Circuit (1) électronique comprenant : une couche semiconductrice (2), dite « couche qubits », présentant une première face (2a) ; des piliers semiconducteurs (3), distants les uns des autres, s’étendant perpendiculairement à la face avant (2a) de la couche qubits (2) depuis la couche qubits (2), chaque pilier semiconducteur (3) comprenant une première extrémité (31), dite « base », en contact avec la face avant (2a) de la couche qubits (2) ; des couches diélectriques (41) dites « diélectriques de flanc », chaque diélectrique de flanc (41) entourant le flanc (33) d’un des piliers semiconducteurs (3) ; une couche diélectrique (42) dite « espaceur » s’étendant au contact de la face avant (2a) de la couche qubits (2) et entourant la base (31) de chaque pilier semiconducteur (3) ; des premières électrodes conductrices (61), dites « lignes de couplage », parallèles les unes aux autres et s’étendant parallèlement à la face avant (2a) de la couche qubits (2), chaque ligne de couplage (61) étant en contact avec le diélectrique de flanc (41) d’au moins un des piliers semiconducteurs (3) ; des deuxièmes électrodes conductrices (62) dites « colonnes de couplage », parallèles les unes aux autres et perpendiculaires aux lignes de couplage (61), s’étendant parallèlement à la face avant (2a) de la couche qubits (2) et distantes des lignes de couplage (61), chaque colonne de couplage (62) étant en contact avec le diélectrique de flanc (41) d’au moins un des piliers semiconducteurs (3) ; le circuit étant caractérisé en ce qu’il comprend également : des troisièmes électrodes conductrices (71), dites « lignes de contrôle », parallèles les unes aux autres et parallèles aux lignes de couplages (61) et s’étendant sur l’espaceur (42), chaque ligne de contrôle (71) étant distante des lignes de couplage (61), des colonnes de couplage (62) et des diélectriques de flanc (41) des piliers semiconducteurs (3) ; et des vias conducteurs (72), dits « vias de contrôle », distants des colonnes de couplage (62), des lignes de contrôle (71) et des diélectriques de flanc (41) des piliers semiconducteurs (3), chacun des vias de contrôle (72) s’étendant perpendiculairement à la face avant (2a) de la couche qubits (2), chaque via (72) présentant une première extrémité (721) disposée à proximité de la face avant (2a) de la couche qubits (2), sans contact électrique avec la couche qubits (2). Circuit (1) selon la revendication précédente, dans lequel la première extrémité (721) de chaque via (72) est disposée à moins de 15 nm de la face avant (2a) de la couche qubits (2). Circuit (1) selon l’une des revendications précédentes, dans lequel l’épaisseur de l’espaceur (42) est inférieure à 15 nm. Circuit (1) selon l’une des revendications précédentes, dans lequel chaque ligne de contrôle (71) est disposée entre deux lignes de couplage (61) consécutives et chaque via de contrôle (72) est disposé entre deux colonnes de couplage (62) consécutives. Circuit (1) selon l’une des revendications précédentes, dans lequel chacun des vias de contrôle (72) traverse, sans contact électrique, une des lignes couplages (61). Circuit (1) selon l’une des revendications précédentes, dans lequel chaque ligne de couplage (61) s’étend sur l’espaceur (42). Circuit (1) selon l’une des revendications précédentes, dans lequel les lignes de couplage (61) et les lignes de contrôle (71) s’étendent dans un premier plan, parallèle à la première face (2a) de la couche qubit (2), dans lequel les colonnes de couplage (62) s’étendent dans un deuxième plan également parallèle à la première face (2a) de la couche qubit (2), le premier plan étant disposé entre la première face (2a) de la couche qubit (2) et le deuxième plan. Circuit (1) selon l’une des revendications précédentes, dans lequel chaque via (72) présente une deuxième extrémité (722), opposée à la première extrémité (721), les deuxièmes extrémités (722) d’une pluralité de vias (72) étant électriquement connectées entre elles. Circuit (1) selon l’une des revendications précédentes, dans lequel chaque pilier semiconducteur (3) comprend une deuxième extrémité (32), dite « tête », opposée à la base (31), la tête (32) du pilier semiconducteur (3) comprend une surface de contact (330) n’étant pas entourée par le diélectrique de flanc (41). Circuit (1) selon la revendication précédente, dans lequel le circuit (1) comprend également des quatrièmes électrodes (81) dites « lignes de lecture », chaque ligne de lecture (81) étant en contact avec la surface de contact (330) d’au moins un des piliers semiconducteurs (3). Circuit (1) selon l’une des deux revendications précédentes, dans lequel le circuit (1) comprend également des structures de grilles (82) dites « grilles de chargement », chaque grille de chargement (82) étant en contact avec la tête (32) d’au moins un des piliers semiconducteurs (3). Procédé de fabrication d'un circuit électronique, le procédé étant mis en œuvre à partir d’un substrat (9) comportant sur l’une de ses surfaces une première couche semiconductrice (91) monocristalline et comprenant les étapes suivantes : former (S1) des piliers semiconducteurs (3) distants les uns des autres, chaque pilier semiconducteur (3) présentant une première extrémité (31), dite « base » ; et une couche semiconductrice (2) dite « couche qubits », à la base (31) de chaque pilier semiconducteur (2), la couche qubits (2) présentant une première face (2a) dite « face avant » ; oxyder (S2) le flanc de chaque pilier semiconducteur (3) et la face avant (2a) de la couche qubits (2) de manière à former une première couche diélectrique (4) comprenant des premières portions (41), dites « diélectriques de flanc », chaque diélectrique de flanc (41) entourant le flanc d’un des piliers semiconducteurs (3), et une deuxième portion (42) dite « espaceur », s'étendant au contact de la face avant (2a) de la couche qubits (2) et entourant la base (31) de chaque pilier semiconducteur (3) ; former (S3) des premières électrodes conductrices (61) dites « lignes de couplage », parallèles les unes aux autres et s'étendant parallèlement à la face avant (2a) de la couche qubits (2), chaque lignes de couplage (61) étant en contact avec le diélectrique de flanc (41) d'au moins un des piliers semiconducteurs (3) ; former (S4) des troisièmes électrodes conductrices (71), dites « lignes de contrôle », parallèles les unes aux autres et parallèles aux lignes de couplages (61) et s'étendant sur l’espaceur (42), chaque ligne de contrôle (71) étant distante des lignes de couplage (61) et des diélectriques de flanc (41) des piliers semiconducteurs (3) ; former (S6) des deuxièmes électrodes conductrices (62) dites « colonnes de couplage », parallèles les unes aux autres et perpendiculaires aux lignes de couplage (61), s'étendant parallèlement à la face avant (2a) de la couche qubits (2) et distantes des lignes de couplage (61) et des lignes de contrôle (71), chaque colonne de couplage (62) étant en contact avec le diélectrique de flanc (41) d'au moins un des piliers semiconducteurs (3) ; former (S10) des vias conducteurs (72), dits « vias de contrôle », distants des colonnes de couplage (62), des lignes de contrôle (71) et des diélectriques de flanc (41) des piliers semiconducteurs (3), chacun des vias de contrôle (72) s’étendant perpendiculairement à la face avant (2a) de la couche qubits (2) depuis l’espaceur (42) et traversant, sans contact électrique, une des lignes couplages (61). Procédé de fabrication selon la revendication précédente, dans lequel les lignes de couplage (61) et les lignes de contrôle (71) sont formées (S3, S4) simultanément.