Dispositif mémoire comprenant un amplificateur de détection (80), dans lequel l'amplificateur comprend un premier inverseur (108), une entrée et une sortie du premier inverseur étant reliées par un premier transistor (118) configuré pour être passant durant une étape de précharge d'une cellule mémoire. Dispositif selon la revendication 1, dans lequel l'amplificateur comprend une porte logique NON ET (110) dont une première entrée est reliée à la sortie du premier inverseur (108) et une deuxième entrée reliée à un noeud d'application d'une première tension (PRECHN), la sortie de la porte logique étant reliée à une sortie de l'amplificateur. Dispositif selon la revendication 2, dans lequel la première tension (PRECHN) est configurée pour être égale à une deuxième tension de référence durant l'étape de précharge et être égale à une troisième tension d'alimentation durant une étape de lecture de la cellule mémoire. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel l'amplificateur comprend des deuxième (100) et troisième (102) transistors reliés en série entre un noeud d'application de la troisième tension d'alimentation et un noeud d'application de la deuxième tension de référence, le point milieu (104) entre les deuxième et troisième transistors (100, 102) étant relié à l'entrée du premier inverseur. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel l'amplificateur comprend des quatrième (86) et cinquième (88) transistors reliés en série entre un noeud d'application de la troisième tension d'alimentation et une borne (82) de la cellule mémoire, le quatrième transistor (86) étant monté en diode, une borne de commande du quatrième transistor (86) étant reliée à une borne de commande du deuxième transistor (100). Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel l'amplificateur comprend des sixième (94) et septième (96) transistors reliés en série entre la borne de la cellule mémoire et un noeud d'application de la deuxième tension de référence. Dispositif selon la revendication 4 ou 5 et selon la revendication 6, dans lequel les courants traversants les deuxième et troisième transistors (100, 102) sont sensiblement égaux et sont dépendants du courant traversant le sixième transistor (96). Dispositif selon la revendication 6 ou 7, dans lequel le dispositif est configuré pour que, durant l'étape de précharge, la première tension soit égale à la deuxième tension de référence et les bornes de commande des premier (118) et septième (96) transistors soient au moins égales à la troisième tension d'alimentation. Dispositif selon la revendication 6 ou 7, dans lequel le dispositif est configuré pour que, durant l'étape de lecture, la première tension soit égale à la troisième tension d'alimentation et les bornes de commande des premier (118) et septième (96) transistors soient égales à la deuxième tension de référence. Dispositif selon l'une quelconque des revendications 1 à 9, dans lequel le premier inverseur est configuré pour être alimentée par une quatrième tension (VDDsense) appliquée entre des première (114) et deuxième (116) borne du premier inverseur, la quatrième tension étant distincte de la troisième tension d'alimentation. Dispositif selon la revendication 10, dans lequel la quatrième tension prend une première valeur durant l'étape de précharge et une deuxième valeur en dehors de l'étape de précharge. Dispositif selon la revendication 11, dans lequel le dispositif comprend un circuit (120) de génération de la quatrième tension, le circuit de génération comprenant une première borne de sortie (124) configurée pour être reliée à la première borne (114) du premier inverseur (108), et une deuxième borne de sortie (126) configurée pour être reliée à la deuxième borne (116) du premier inverseur (108), la première borne de sortie étant reliée à un noeud d'application de la troisième tension d'alimentation par une première résistance (128) et un huitième transistor (130) reliés en parallèle, la deuxième borne de sortie étant reliée à un noeud d'application de la deuxième tension de référence par une deuxième résistance (132) et un neuvième transistor (134) reliés en parallèle, le circuit de génération comprenant en outre une borne d'entrée (122) reliée à un noeud d'application de la tension de commande du septième transistor (96), la borne d'entrée étant reliée à une borne de commande du huitième transistor (130) et étant reliée, par un deuxième inverseur (136), à une borne de commande du neuvième transistor (134). Procédé de commande d'un dispositif mémoire comprenant un amplificateur de détection (80), l'amplificateur comprenant un premier inverseur (108), une entrée et une sortie du premier inverseur étant reliées par un premier transistor (118), le procédé comprenant la mise à l'état passant du premier transistor durant une étape de précharge d'une cellule mémoire. Procédé selon la revendication 13 appliqué à un dispositif selon l'une quelconque des revendications 1 à 12.