Dispositif intégré de mémoire comprenant -une cellule mémoire programmable une fois (CEL) comportant un premier barreau semiconducteur (BR1) possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante (RIS1) située entre une première zone de la face inférieure et une région semiconductrice (SB), une deuxième région électriquement isolante (RIS2) plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, la cellule mémoire possédant un premier état logique en présence d’une première région isolante non électriquement claquée et un deuxième état logique en présence d’une première région isolante électriquement claquée, -des premiers moyens (MT1) configurés pour appliquer une différence de potentiel de claquage entre la région semiconductrice et le premier barreau semiconducteur de façon à claquer la première région isolante, et -des deuxièmes moyens (MT2) configurés pour appliquer une tension de lecture entre deux emplacements de la face supérieure du barreau de silicium et pour déterminer la valeur du courant circulant entre les deux emplacements de façon à déterminer l’état logique de la cellule mémoire. Dispositif selon la revendication 1, dans lequel la cellule-mémoire (CEL) comporte au moins un premier contact électriquement conducteur (CT1), un deuxième contact électriquement conducteur (CT2) et un troisième contact électriquement conducteur (CT3), les premiers moyens (MT1) étant configurés pour appliquer la différence de potentiel de claquage entre le troisième contact et le premier ou le deuxième contact et les deux moyens (MT2) état configurés pour appliquer la tension de lecture et déterminer la valeur dudit courant entre le premier contact (CT1) et le deuxième contact (CT2). Dispositif selon la revendication 1 ou 2, dans lequel le premier barreau comprend une diode PIN (DPIN) comportant une région de polysilicium intrinsèque entre une région d’anode et une région de cathode, la première zone de la face inférieure de la diode PIN comportant au moins une partie de la face inférieure de la région de polysilicium intrinsèque, ou de la région d’anode ou de la région de cathode, les premiers moyens (MT1) sont configurés pour appliquer la différence de potentiel de claquage entre la région semiconductrice (SB) et la région d’anode (RAN) et/ou la région de cathode (RCAT), et les deuxièmes moyens (MT2) sont configurés pour appliquer la tension de lecture entre un emplacement de la face supérieure de la région d’anode et un emplacement de la face supérieure de la région de cathode. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend une région semiconductrice de substrat (SB), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région d’anode (RAN) et la deuxième zone de la face inférieure de la diode PIN est située à côté de la première zone et comprend le reste de la face inférieure de la diode PIN, la première région isolante (RIS1) comprend une couche isolante, et la deuxième région isolante (RIS2) comprend une tranchée isolante peu profonde s’étendant à côté de cette couche isolante sous la deuxième zone de la face inférieure de la diode PIN. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend une région semiconductrice de substrat (SB), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de cathode (RCAT) et la deuxième zone de la face inférieure de la diode PIN est située à côté de la première zone et comprend le reste de la face inférieure de la diode PIN, la première région isolante comprend une couche isolante, et la deuxième région isolante comprend une tranchée isolante peu profonde s’étendant à côté de cette couche isolante sous la deuxième zone de la face inférieure de la diode PIN. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend une région semiconductrice de substrat (SB), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région d’anode (RAN) et au moins une partie de la face inférieure de la région de cathode (RCAT), et la deuxième zone de la face inférieure de la diode PIN est située entre ladite au moins une partie de la face inférieure de la région d’anode (RAN) et ladite au moins une partie de la face inférieure de la région de cathode (RCAT) et comprend le reste de la face inférieure de la diode PIN, la deuxième région isolante (RIS2) comprend une tranchée isolante peu profonde s’étendant sous la deuxième zone de la face inférieure de la diode PIN et la première région isolante (RIS1) comprend deux couches isolantes respectivement situées de part et d’autre de la tranchée isolante peu profonde. Dispositif selon la revendication 4, 5 ou 6, dans lequel la région semiconductrice de substrat (SB) a un type de conductivité opposé au type de conductivité de la région d’anode. Dispositif selon la revendication 3, dans lequel la région semiconductrice comprend un deuxième barreau semiconducteur (BR2) situé entre la face inférieure de la diode PIN et une troisième région électriquement isolante (RIS3), la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque (RINT) et la deuxième zone de la face inférieure de la diode PIN est située de part et d’autre de la première zone, la première région isolante comporte une première couche isolante et la deuxième région isolante comporte une deuxième couche isolante plus épaisse que la première couche isolante. Dispositif selon la revendication 8, dans lequel la troisième région isolante (RIS3) comporte une tranchée isolante peu profonde. Dispositif selon la revendication 8 ou 9, dans lequel le deuxième barreau (BR2) a un type de conductivité opposé à celui de la région d’anode. Dispositif selon la revendication 3, dans lequel la première zone de la face inférieure de la diode PIN comporte au moins une partie de la face inférieure de la région de polysilicium intrinsèque (RINT) et la deuxième zone de la face inférieure de la diode PIN est située de part et d’autre de la première zone, la première région isolante (RIS1) comporte une première couche isolante et la deuxième région isolante comporte une deuxième couche isolante (RIS2) plus épaisse que la première couche isolante, la région semiconductrice comporte une tranchée semiconductrice (TRN) au contact de la première couche isolante et s’étendant au travers d’une quatrième région isolante (RIS4). Dispositif selon la revendication 11, dans lequel la quatrième région isolante (RIS4) comporte une tranchée peu profonde. Dispositif selon la revendication 10 ou 11, dans lequel la tranchée semiconductrice (TRN) a un type de conductivité opposé au type de conductivité de la région d’anode. Dispositif selon la revendication 1 ou 2, dans lequel le premier barreau semiconducteur (BR100) a un unique type de conductivité. Dispositif selon la revendication 14, dans lequel le type de conductivité du premier barreau (BR100) est opposé au type de conductivité de la région semiconductrice (SB). Procédé de gestion de l’état logique d’une cellule mémoire intégrée programmable une fois, la cellule-mémoire comportant un premier barreau semiconducteur (BR1) possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante située entre une première zone de la face inférieure et une région semiconductrice, une deuxième région électriquement isolante plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, procédé dans lequel on confère à la cellule mémoire un premier état logique (ETL1) en présence d’une première région isolante non électriquement claquée et un deuxième état logique (ETL2) en présence d’une première région isolante claquée, et on claque la première région isolante par application d’une différence de potentiel de claquage (HV) entre la région semiconductrice et le barreau semiconducteur. Procédé de gestion de l’état logique d’une cellule mémoire intégrée programmable une fois, la cellule-mémoire comportant un premier barreau semiconducteur (BR1) possédant une face inférieure et une face supérieure opposée à la face inférieure, une première région électriquement isolante située entre une première zone de la face inférieure et une région semiconductrice, une deuxième région électriquement isolante plus épaisse que la première région isolante située entre une deuxième zone de la face inférieure et ladite région semiconductrice, procédé dans lequel on confère à la cellule mémoire un premier état logique (ETL1) en présence d’une première région isolante non électriquement claquée et un deuxième état logique (ETL2) en présence d’une première région isolante électriquement claquée, et on détermine l’état logique de la cellule mémoire par application d’une tension de lecture (RV) entre deux emplacements de la face supérieure du barreau de silicium et détermination de la valeur du courant (IRV) circulant entre les deux emplacements. Procédé selon la revendication 16 ou 17, dans lequel le premier barreau (BR1) comprenant une diode PIN comportant une région de polysilicium intrinsèque entre une région d’anode et une région de cathode, la première zone de la face inférieure de la diode PIN comportant au moins une partie de la face inférieure de la région de polysilicium intrinsèque, ou de la région d’anode et/ou de la région de cathode, on applique la différence de potentiel de claquage (HV) entre la région semiconductrice et la région d’anode et/ou la région de cathode, et on applique la tension de lecture (RV) entre un emplacement de la face supérieure de la région d’anode et un emplacement de la face supérieure de la région de cathode.