INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le procédé comprend une étape de formation S3 des lignes de couplage 61. La structure résultante est illustrée par la . Les lignes de couplage 61 sont destinées à appliquer un champ électrostatique sur chaque première portion de pilier 3 dépassant de l’espaceur 42, permettant de permettre ou bloquer le passage d’électrons dans le pilier 3 vers le qubit ou à partir du qubit. Pour cela, elles forment avantageusement, avec les diélectriques de flanc 41, une grille au niveau d’une portion du pilier 3. Afin d’améliorer le couplage de chaque ligne de couplage 61 avec un pilier 3, il est préférable que chaque ligne de couplage 61 entoure une première portion annulaire du diélectrique de flanc 33 du pilier 3. Pour cela, chaque ligne de couplage 61 est en contact avec le diélectrique de flanc 41 entourant au moins un pilier 3. De préférence, chaque ligne de couplage 61 est formée S3 de manière à s’étendre sur l’espaceur 41, de manière à entourer une première portion annulaire d’au moins un diélectrique de flanc 41 dépassant de l’espaceur 41. Chaque ligne de couplage 61 est en contact avec au moins un diélectrique de flanc 41. Chaque ligne de couplage 61 peut également être en contact avec une pluralité de diélectriques de flanc 41. De la sorte, une ligne de couplage 61 peut appliquer un champ électrostatique sur plusieurs piliers 3. En combinaison avec les colonnes de couplage (décrites ci-après), elle permet l’indexation de chaque pilier 3 et donc de chaque qubit de manière indépendante. Les piliers 3 étant disposés en quinconce, chaque ligne de couplage 61 peut contacter plusieurs diélectriques de flanc 41 en s’étendant selon la direction Y, coïncidant avec une ligne de piliers 3. La illustre une vue 3D des piliers 3 et des lignes de couplages 61 obtenues à l’issue de leur formation S3. Les piliers sont agencés en quinconce formant des lignes selon la direction Y et des colonnes selon la direction X.
Le procédé comprend également une étape de formation S4 des lignes de contrôle 71. La structure résultante illustrée par la comprend d’ailleurs également les lignes de contrôle 71. En fait, les étapes de formations S3, S4 des lignes de couplages 61 et de contrôle 71 peuvent être réalisées de manière concomitante en parallèle. On parle alors de formation conjointe S3, S4. Il en résulte alors que les lignes de couplages 61 et les lignes de contrôle 71 réalisées s’étendent dans un même plan, parallèlement à la face avant 2a de la couche qubits 2, et directement contre l’espaceur 42.
Les lignes de contrôle 71 sont parallèles aux lignes de couplage 61 et disposées entre deux lignes de couplage 61 consécutives selon la direction X. Les lignes de contrôle 71 ne sont pas en contact avec les diélectriques de flanc 41 des piliers 3, et sont même distantes de ces diélectriques 41.
La formation conjointe S3, S4 des lignes de couplage 61 et de contrôle 71 est détaillée par les figures 8, 9 et 10. L’étape de formation S3, S4 peut comprendre un premier dépôt conforme d’une première couche conductrice M1, par exemple en silicium polycristallin dopé ou en nitrure de titane. Le premier dépôt est préférentiellement conforme et permet de recouvrir intégralement l’espaceur 42, les diélectriques de flanc 41 et les plots de protection 3a. La première couche conductrice M1 peut présenter une épaisseur, mesurée perpendiculairement à la couche diélectrique 4, comprise entre 10 nm à 15 nm. L’étape de formation peut comprendre un dépôt d’une couche diélectrique sacrificielle F, par exemple en oxyde de silicium, de manière à recouvrir complètement l’ensemble.
L’étape de formation conjointe peut également comprendre une gravure de la couche diélectrique sacrificielle F, telle qu’illustrée par la , réalisée de manière anisotrope et sélective par rapport à la première couche conductrice M1. La première gravure permet de mettre à nu une pluralité de portions CAP de la première couche conductrice M1, dites « capuchons ». Chaque capuchon CAP recouvre un plot de protection 3a et une portion supérieure d’un pilier 3. La gravure de la couche diélectrique sacrificielle F est arrêtée de manière à laisser une épaisseur résiduelle de 10 nm à 15 nm, mesurée perpendiculairement à la face avant 2a de la couche qubits 2, à la base de chaque capuchon CAP.
L’étape de formation conjointe peut également comprendre une gravure de la première couche conductrice M1 et de la couche diélectrique sacrificielle F, telle qu’illustrée par la , de manière à retirer les capuchons CAP ainsi que l’épaisseur résiduelle de la couche diélectrique sacrificielle F. La première couche conductrice M1 restante s’étend alors sur l’espaceur 42 et entoure une première portion annulaire de chaque diélectrique de flanc 41.
La gravure de la première couche conductrice M1 peut être réalisée en une seule fois, par exemple par gravure non sélective et isotrope, permettant de retirer dans un même temps la pluralité de capuchons CAP et l’épaisseur résiduelle de la couche diélectrique sacrificielle F. L’épaisseur résiduelle de la couche diélectrique sacrificielle F est alors avantageusement choisie de sorte qu’elle soit complètement retirée lorsque les capuchons CAP sont retirés.
La gravure peut également être réalisée en deux sous-étapes. Une première sous-étape comprenant une gravure sélective de la première couche conductrice M1 par rapport à l’épaisseur résiduelle de la couche diélectrique sacrificielle F de manière à retirer les capuchons CAP. Une deuxième sous-étape comprenant une gravure anisotrope de l’épaisseur résiduelle de la couche diélectrique sacrificielle F de manière à retirer la couche diélectrique sacrificielle F. N’étant pas réalisée de manière sélective, la deuxième sous-étape est arrêtée avant de graver substantiellement la première couche conductrice M1.
Afin de finaliser les lignes de couplage 61 et les lignes de contrôle 71, telles qu’illustrées par la , l’étape de formation conjointe S3, S4 peut comprendre la gravure de la première couche conductrice M1 à travers un masque de résine de manière à obtenir les lignes de couplage 61 et les lignes de contrôle 71. L’étape de formation conjointe S3, S4 peut par exemple comprendre, avant ladite gravure, une photolithographie d’un masque de résine sur la première couche conductrice M1, suivi de la gravure de la première couche conductrice M1 à travers le masque de résine de manière à obtenir les lignes de couplage 61 et les lignes de contrôle 71. Les lignes de couplage 61 et les lignes de contrôle 71 sont préférentiellement sensiblement parallèles les unes aux autres et s’étendent préférentiellement selon la direction Y. Par sensiblement parallèle, on entend à ± 30° près, préférentiellement à ± 20° près, voire à ± 10° près.
Selon une variante de la gravure de la première couche conductrice M1, seuls les capuchons CAP sont retirés, par exemple par gravure sélective. L’épaisseur résiduelle de la couche diélectrique sacrificielle F est alors utilisée pour former un masque lors de la sous-étape de photolithographie précitée et permettre ainsi la gravure des lignes 61, 71 à travers ledit masque. La couche diélectrique sacrificielle F est retirée, par exemple par gravure sélective, après l’obtention des lignes 61, 71.
La présente schématiquement une étape de dépôt S5 d’une première couche de séparation 51. La première couche de séparation 51 est déposée de manière à recouvrir les lignes de couplage 61 et de contrôle 71, assurant ainsi leur isolation électrique. La première couche de séparation 51 peut également être déposée de manière à recouvrir l’espaceur 42. Le dépôt S5 de la première couche de séparation 51 est avantageusement réalisé à partir d’oxyde de silicium SiO2. Pour cela, la première couche de séparation 51 peut être déposée, dans un premier temps, de manière à recouvrir intégralement les piliers 3 ainsi que les plots de protection 3a. Un aplanissement et une gravure anisotrope de la première couche de séparation 51 permettent de contrôler l’épaisseur de ladite couche 51. L’aplanissement, par exemple par polissage mécanique et/ou chimique, s’arrête au sommet des plots de protection 3a. La gravure de la première couche de séparation 51 aplanie est arrêtée avant d’atteindre les lignes de couplage 61 et de contrôle 71. L’épaisseur finale de la première couche de séparation 51, mesurée perpendiculairement à la face avant 2a et à partir de l’espaceur 42, est alors préférentiellement comprise entre 20 nm et 40 nm. Ainsi, au moins une première portion de chaque pilier 3 dépasse de la première couche de séparation 51. Le dépôt S5 peut être réalisé par dépôt chimique en phase vapeur (ou « CVD » en anglais) et/ou dépôt chimique assisté par plasma. À l’issue de l’étape dudit dépôt, la première couche de séparation 51 recouvre les lignes de couplage 61 et de contrôle 71.
L’épaisseur de la première couche de séparation 51 est préférentiellement choisie de sorte qu’au moins une portion de chaque pilier 3 dépasse de la première couche de séparation 51.
Le procédé selon l’invention permet également de simplifier la fabrication des circuits en réduisant le nombre de reports nécessaire pour fabriquer les lignes et colonnes de couplage et la couche qubits. Il permet également de ne pas avoir besoin de retourner la couche qubits 2 pour former le réseau de contrôle 7 et permet ainsi d’éviter un désalignement des réseaux de couplage et de contrôle 6, 7 entre eux.
La formation S1 des piliers 3 et de la couche qubits 2 peut être réalisée au moyen d’une gravure réalisée dans un substrat 9 tel qu’illustré par la , comportant sur l’une de ces surfaces la première couche semiconductrice 91. La première couche semiconductrice 91 est monocristalline et comprend avantageusement une densité de défauts inférieure à 10 6 cm -3 . La première couche semiconductrice 91 présente une épaisseur, mesurée perpendiculairement à la surface libre, préférentiellement supérieure ou égale à 100 nm. L’épaisseur de la première couche semiconductrice 91 permet de graver ladite couche 91 de manière à former la couche qubits 2 tout en s’assurant que les piliers 3 soient suffisamment hauts pour dépasser les lignes et colonnes de couplage 61, 62. L’épaisseur de la première couche semiconductrice 91 peut être réduite ou augmentée selon que le circuit 1 à fabriquer comporte plus ou moins de lignes/colonnes de couplage. Par exemple, des troisièmes électrodes conductrices, formant par exemple des diagonales de couplage, pourraient être ajoutées, nécessitant des piliers 3 plus grands.
Comme mentionné précédemment, la première couche semiconductrice 91 est en silicium monocristallin afin d’être compatible avec des procédés de fabrication standard dans le domaine. Le silicium de la première couche semiconductrice S1, s’il y a lieu, peut également être enrichi par un isotope tel que le silicium 28. Ce dernier permet d’augmenter le temps de cohérence intrinsèque des qubits. La concentration de silicium 28 dans la première couche semiconductrice 91 est par exemple supérieure à 99,9 %.
La première couche semiconductrice 91 peut être obtenue à partir d’un substrat 9, par exemple de type SOI, comprenant une couche semiconductrice monocristalline en face avant 911, une couche semiconductrice en face arrière 93 et une couche isolante 92. La couche isolante est disposée entre les deux couches précédentes 911, 93, autrement dit enterrée sous la couche semiconductrice en face avant 911. Une épitaxie à partir de la couche semiconductrice monocristalline en face avant 911 permet d’obtenir une couche semiconductrice épitaxiée 912. La couche semiconductrice monocristalline en face avant 911 et la couche semiconductrice épitaxiée 912 forment ainsi la première couche semiconductrice 91. Une épitaxie réalisée de préférence en pleine plaque permet de conserver la qualité cristalline de la couche semiconductrice en face avant 911 et ainsi obtenir une première couche semiconductrice 91 monocristalline. De plus, réaliser une épitaxie permet de contrôler l’épaisseur de la couche semiconductrice épitaxiée 912 et donc l’épaisseur de la première couche semiconductrice 91 sans recourir à une étape de gravure. La première couche semiconductrice 91 comprend alors la couche semiconductrice épitaxiée 912 et la couche semiconductrice en face avant 911. Il est préférable que la première couche semiconductrice 91 présente une bonne qualité cristalline afin de fabriquer un circuit électronique quantique présentant de bonnes caractéristiques électroniques et une faible variabilité. C’est la raison pour laquelle il est préférable que la première couche semiconductrice soit obtenue en partie par épitaxie.
La couche semiconductrice épitaxiée 912 peut également être amincie si elle est trop épaisse. Une méthode bien connue de la personne du métier, telle que des étapes successives d’oxydation/gravure, peut être mise en œuvre.
La illustre la formation S1 de la première couche semiconductrice S1 de manière à obtenir les piliers 3 et la couche qubits 2. Pour cela, une première partie de la première couche semiconductrice 91 est gravée afin d’obtenir le circuit intermédiaire illustré en . Afin d’obtenir la pluralité de piliers 3, ladite gravure est avantageusement réalisée de manière anisotrope, c’est à dire selon une direction préférentielle, préférentiellement perpendiculaire à la surface libre de la première couche semiconductrice 91. Des plots de protection 3a, dits « masques durs », peuvent être disposés sur la surface de la première couche semiconductrice 91, pour protéger une partie de ladite couche et permettre de former un pilier 3 sous chacun des plots de protection 3a.
Un agencement particulier des qubits au sein de la couche qubits dans le circuit en fonctionnement permet de mettre en œuvre une méthode de correction d’erreurs appelée « surface code ». Pour cela, les qubits sont préférentiellement agencés selon un réseau carré présentant un pas donné. Une première partie des qubits est destinée à former des qubits de données et une seconde partie des qubits est destinée à former des qubits de mesure. Les qubits de données et de mesure sont disposés de manière alternée formant ainsi un réseau de qubits de données en quinconce et un réseau de qubits de mesure en quinconce. Les réseaux de qubits en quinconce présentent ainsi un pas double par rapport au pas du réseau carré. Seul les qubits de mesure sont destinés à être disposés à l’aplomb des piliers 3, il est ainsi avantageux de disposer également ces derniers en quinconce.
La gravure de la première partie de la première couche semiconductrice 91 est également réalisée de manière à conserver une deuxième partie 2 de la première couche semiconductrice 91, formant la couche qubits. Par conserver, on entend que la gravure est par exemple arrêtée avant que toute l’épaisseur de la première couche semiconductrice 91 ne soit gravée. Ladite gravure est réalisée de sorte que l’épaisseur de la couche qubits 2, mesurée parallèlement au sens de la gravure, soit préférentiellement comprise entre 5 nm et 35 nm, de préférence entre 10 nm et 20 nm, par exemple égale à 15 nm. La couche qubits présente une face avant 2a et une face arrière 2b. La face arrière 2b est la face orientée vers la couche enterrée 92. La face avant 2a est préférentiellement plane.
Les piliers 3, tels qu’illustrés par la , reposent ainsi sur la face avant 2a de la couche qubits 2. La base 31 (c’est-à-dire l’une des deux extrémités) de chaque pilier 3 repose sur la couche qubit 2. La tête 32 de chaque pilier 3 est préférentiellement disposée sous un plot de protection 3a. La gravure de la première couche semiconductrice 91 permet ainsi d’obtenir une continuité cristalline entre les piliers 3 et la couche qubits 2 au niveau de chaque base 31 des piliers 3. La première couche semiconductrice 91 étant monocristalline, la couche qubits 2 et les piliers 3 sont donc réalisés dans le même cristal. Chaque pilier 3 peut présenter une hauteur, mesurée perpendiculairement à la couche qubits 2, depuis la base dudit pilier 3 jusqu’à sa tête, supérieure à 50 nm et préférentiellement supérieure ou égale à 80 nm.
Chaque pilier 3 peut présenter un ou plusieurs flancs 33 selon que ce dernier soit cylindrique ou parallélépipédique. Afin de simplification dans le reste de la description, il ne sera fait mention que « du flanc » d’un pilier 3 pour désigner le flanc ou les flancs dudit pilier 3, selon que ce dernier soit cylindrique ou parallélépipédique. Lorsque la gravure met en œuvre des plots de protection 3a, le flanc 33 de chaque pilier 3 est ainsi disposé à l’aplomb du pourtour de chaque plot de protection 3a. Le diamètre de chaque pilier 3, mesuré selon un plan parallèle à la face avant 2a de la couche qubits 2, peut coïncider avec le diamètre de chaque plot de protection 3a et est par exemple compris entre 30 nm et 60 nm, par exemple égal à 50 nm. Le diamètre de chaque pilier 3 peut également être inférieure au diamètre de chaque plot de protection 3a, notamment lorsque la gravure mise en œuvre n’est pas totalement anisotrope. Ainsi le flanc de chaque pilier 3a est légèrement en retrait de l’aplomb du pourtour de chaque plot 3a.
Le procédé comporte avantageusement, avant la gravure de la première couche semiconductrice 91, la formation de la pluralité de plots de protection 3a sur la première couche semiconductrice 91. Les plots de protection 3a sont préférentiellement formés par dépôt d’une couche de masque dur, suivi de la photolithographie d’un masque de résine et gravure anisotrope des plots 3a à travers le masque de résine. Les plots de protection 3a peuvent également être formés par photolithographie d’un masque de résine et dépôt d’une couche dite de masque dur, par exemple de SiN. De préférence, les plots de protection 3a présentent un contour pouvant être circulaire ou rectangulaire. Chaque plot de protection 3a présente une hauteur, mesurée perpendiculairement à la surface libre de la première couche semiconductrice 91, pouvant être comprise entre 20 nm et 80 nm. Lorsque les plots de protection 3a sont cylindriques, ils présentent chacun un diamètre, mesuré parallèlement à la surface libre de la première couche semiconductrice 91, pouvant être compris entre 30 nm et 60 nm. Lorsque les plots de protection 3a sont parallélépipédiques, ils présentent chacun une diagonale pouvant être compris entre 30 nm et 60 nm. Afin de simplification dans la description, on désignera par « diamètre » tant le diamètre des plots cylindriques que la diagonale des plots parallélépipédiques.
Afin de former les piliers 3 en quinconce par rapport au réseau de qubits, il est avantageux de disposer les plots de protection 3a en quinconce sur la première couche semiconductrice 91.
Lorsque le procédé est réalisé sur un substrat de type SOI, la couche qubits 2 s’étend alors sur la couche enterrée 92 (qui est isolante) et plus particulièrement entre la pluralité de piliers 3 et la couche enterrée 92.
La illustre une première mise en œuvre de l’oxydation S2 du flanc 33 de chaque pilier 33 et de la face avant 2a de la couche qubits. Ladite oxydation S2 est réalisée de manière à former une couche diélectrique 4 continue et présentant une épaisseur sensiblement constante, c’est-à-dire constante à 20 % près, voire 10 % près. La couche diélectrique 4 est formée au niveau de chaque flanc 33 et sur la face avant 2a de la couche qubits 2.
La couche diélectrique 4 présente une première portion 41 qui forme l’espaceur 41 sur lequel pourront s’étendre les lignes de couplage 61 et les lignes de contrôles 71. L’espaceur 41 s’étend sur la face avant 2a de la couche qubits 2 et entoure la base 31 de chaque pilier 3. L’espaceur 41 est considéré comme étant plan même s’il peut s’écarter un peu de cette définition au niveau de la base 31 des piliers 3. L’espaceur 41 montre en revanche une épaisseur, mesurée perpendiculairement à la face avant 2a, sensiblement constante et inférieure à 10 nm.
La couche diélectrique 4 présente des premières portions 41, formant les diélectriques de flanc. Chaque pilier 3 est ainsi entouré d’un diélectrique de flanc 41. Ladite oxydation S2 est préférentiellement réalisée par oxydation thermique. De cette manière, un diélectrique de flanc 41 enrobe complètement le flanc de chaque pilier 3. De même que l’épaisseur de l’espaceur 42, l’épaisseur de chaque diélectrique de flanc 41, mesurée perpendiculairement à la surface libre, est préférentiellement comprise entre 5 nm et 10 nm. Une oxydation thermique forme un oxyde de meilleur qualité qu’un oxyde déposé. Il est donc avantageux de former l’espaceur 42 et les diélectriques de flanc 41 de cette manière.
En effet, la première position extrême, respectivement la deuxième position extrême, de l’élément de support 14, est par exemple adaptée à une utilisation de l’élément fonctionnel 18 par un utilisateur assis sur le siège passager, respectivement le siège conducteur.
En outre, l’élément de garnissage 10 tel que décrit ci-dessus propose une solution compacte autorisant une mobilité de l’élément de support 14, et notamment en raison de l’escamotage du dispositif d’actionnement 16 à l’intérieur de l’élément de garnissage 10 de manière non-visible.
Par ailleurs, le dispositif d’actionnement 16 est peu complexe et économique. En particulier, un tel dispositif d’actionnement 16 comprenant deux actionneurs linéaires 30, 32 permet une mobilité de de l’élément de support 14, sans utilisation de systèmes complexes nécessitant un asservissement complexe.
Dans un autre mode de réalisation, la rotation du support 14 est réalisé par l’actionnement en coordination des deux actionneurs linéaires 30, 32. Les poussoirs 36, 46 des deux actionneurs 30, 32 poussent en même temps l’élément de support 14 mais à des vitesses différentes, de sorte à guider le glissement du pion 62 du bras 28 vers une des deux portions 56, 58 du dispositif de guidage 34. Le dispositif de guidage 34 transforme ainsi la translation des deux actionneurs linéaires 30,32 en une rotation de l’élément de support 14 selon un des deux axes de rotation.
En variante, l’élément de garnissage 10 est une console centrale. Dans ce cas, la direction longitudinale X définie précédemment s’étend selon une direction d’élévation du véhicule, correspondant à la hauteur du véhicule. La direction d’élévation Z définie précédemment est définie par rapport à la direction selon laquelle circule le véhicule.
Elément de garnissage de véhicule et procédé de fabrication associé La présente invention concerne un élément de garnissage de véhicule. L’invention concerne en outre un procédé de fabrication d’un tel élément de garnissage de véhicule.
Dans le domaine des éléments de garnissage de véhicule, il est connu de doter certains éléments de garnissage de sources lumineuses, comme par exemple d’écrans d’affichage. Ces sources lumineuses permettent par exemple d’éclairer un habitacle du véhicule et/ou d’afficher des informations dans l’habitacle.
Afin de protéger de telles sources lumineuses, il est en outre connu de doter ces éléments de garnissage de panneaux translucides, de préférence transparent, recouvrant les sources lumineuses. De tels panneaux translucides sont par exemple réalisés en matériau thermoplastique injecté, notamment en raison du faible coût de production de réalisation de tels panneaux, mais aussi des propriétés physiques de ces matériaux, telles notamment leur bonne résistance aux chocs.
L’anisotropie de l’indice de réfraction de certain de ces matériaux thermoplastiques injectés crée parfois de la biréfringence lorsque ces matériaux sont éclairés par une source de lumière polarisée, c’est-à-dire que le spectre lumineux traversant dépend de la polarisation de la lumière incidente. Les panneaux translucides formés à l’aide de tels matériaux, appelés biréfringents, définissent toutefois en tout point du panneau des axes principaux d’indice de réfraction, c’est-à-dire que si la polarisation de la lumière incidente est parallèle à un de ces axes principaux, la lumière traversante garde la même direction de polarisation.
Par ailleurs, les sources lumineuses génèrent parfois de la lumière polarisée, par exemple lorsque les sources lumineuses sont des écrans d’affichage, de tels écrans étant généralement équipés de filtres polarisants, comme des écrans à cristaux liquides.
L’utilisation de panneaux en un matériau tel que précité, combinés à de telles sources lumineuses peut alors s’avérer problématique.