Procédé de découpe d’une plaquette semiconductrice comportant un substrat semiconducteur (SUB), un réseau d’interconnexions (INTRCX) muni de couches de métaux et d’au moins une couche diélectrique à constante diélectrique ultra-faible, au moins une zone de contact (BOND_REG) et au moins une zone de découpe (SL_REG), le procédé comprenant une formation d’un masque dur (HM) dont le motif définit le chemin de découpe, la formation du masque dur (HM) comprenant : - une étape de formation (101, 202) de couches diélectriques (D1, D2, D3) sur la plaquette dans la zone de contact (BOND_REG) et dans la zone de découpe (SL_REG), - une première étape de gravure (102, 201) d’une ouverture dans la zone de découpe (SL_REG) , à travers lesdites couches du réseau d’interconnexions (INTRCX), - une deuxième étape de gravure (104 ,203) d’une ouverture dans la zone de contact (BOND_REG) découvrant un contact métallique (PAD) du réseau d’interconnexions (INTRCX), - une étape de traitement chimique (105, 204) de nettoyage de la surface découverte du contact métallique (PAD), le procédé comprenant en outre : - une étape de dépôt (103, 202) d’une couche diélectrique verticale (BUFF1, BUFF2) recouvrant les flancs de l’ouverture définissant le chemin de découpe (SL_REG), avant ledit traitement chimique de nettoyage du contact métallique (PAD). Procédé selon la revendication 1, dans lequel ladite première étape de gravure (102) est faite après ladite étape de formation des couches diélectriques (101), et à travers lesdites couches diélectriques (D1, D2, D3) et lesdites couches du réseau d’interconnexions (INTRCX) jusqu’à découvrir le substrat semiconducteur (SUB), de manière à façonner ledit motif du masque dur (HM) définissant le chemin de découpe. Procédé selon la revendication 2, dans lequel la première étape de gravure (102) comprend : - une formation d’un premier masque provisoire dédié (RES1), le premier masque provisoire recouvrant les couches diélectriques (D1, D2, D3) dans la zone de contact (BOND_REG) et découvrant les couches diélectriques (D1, D2, D3) dans la zone de découpe (SL_REG), et - un retrait des couches diélectriques (D1, D2, D3) et desdites couches du réseau d’interconnexions (INTRCX) dans la zone de découpe (SL_REG) jusqu’à découvrir le substrat semiconducteur (SUB) dans le motif du masque dur. Procédé selon l’une des revendications 1 à 3, dans lequel l’étape de dépôt (103) de la couche diélectrique verticale (BUFF1) comprend un dépôt d’une couche conforme d’un matériau choisi parmi le nitrure de silicium ou l’oxyde de silicium sur toute la plaquette. Procédé selon les revendications 1 à 4, dans lequel la deuxième étape de gravure (104) comprend : - une formation d’un deuxième masque provisoire dédié (RES2) recouvrant la zone de découpe (SL_REG) et découvrant les couches diélectriques (D1, D2, D3) dans la zone de contact (BOND_REG) et - un retrait des couches diélectriques (D1, D2, D3) jusqu’à découvrir une surface du contact métallique (S_PAD). Procédé selon la revendication 1, dans lequel ladite première étape de gravure (201) est faite avant ladite étape de formation des couches diélectriques (202). Procédé selon la revendication 6, dans lequel la première étape de gravure (201) comprend : - une formation d’un troisième masque provisoire dédié (RES3) recouvrant le réseau d’interconnexion (INTRCX) dans la zone de contact (BOND_REG) et découvrant le réseau d’interconnexions (INTRCX) dans la zone de découpe (SL_REG), et - un retrait desdites couches du réseau d’interconnexions (INTRCX) dans la zone de découpe (SL_REG) jusqu’à découvrir le substrat semiconducteur (SUB) dans la zone de découpe (SL_REG). Procédé selon les revendications 6 ou 7, dans lequel l’étape de dépôt de la couche diélectrique verticale (BUFF2) est faite lors de ladite étape de formation des couches diélectriques (202). Procédé selon les revendications 6 à 8, dans lequel la deuxième étape de gravure (203) comprend simultanément : - un retrait des couches diélectriques (D1, D2, D3) dans la zone de contact (BOND_REG) jusqu’à découvrir ledit contact métallique (PAD), et - un retrait des couches diélectriques (D1, D2, D3) dans la zone de découpe (SL_REG) jusqu’à découvrir le substrat semiconducteur (SUB), de manière à façonner ledit motif du masque dur (HM) définissant le chemin de découpe. Procédé selon les revendications 8 et 9 prises en combinaison, dans lequel la deuxième étape de gravure (203) comprend une formation d’un quatrième masque provisoire (RES4) présentant une ouverture dans la zone de contact (BOND_REG) définissant la région découverte du contact métallique (PAD), et une ouverture dans la zone de découpe (SL_REG) définissant le motif du masque dur (HM) de sorte qu’une portion verticale des couches diélectriques (D1, D2, D3) recouvre latéralement (FL) le réseau d’interconnexions (INTRCX) sur un flanc de la zone de découpe (SL_REG), dans le motif du masque dur (HM). Procédé selon l’une des revendications précédentes, dans lequel la première étape de gravure (102, 201) est réalisée par un plasma de type ionique réactif. Procédé selon l’une quelconque des revendications 1 à 11, comprenant en outre une étape de découpe par plasma de la plaquette semiconductrice en dispositifs de puces semiconductrices séparés les uns les autres (DISP), dans le chemin de découpe (SL_REG) définit par le motif du masque dur. Procédé selon l’une quelconque des revendications précédentes, dans lequel ladite au moins une zone de découpe (SL_REG) présente une largeur (Lsl) inférieure à 100µm. Dispositif de puce semiconductrice (DISP) délimitée par un bord extérieur, comportant un substrat semiconducteur (SUB), un réseau d’interconnexions (INTRCX) muni de couches de métaux et d’au moins une couche diélectrique à constante diélectrique ultra-faible, des couches diélectriques (D1, D2, D3) recouvrant le réseau d’interconnexions (INTRCX) et possédant une ouverture découvrant un contact métallique (PAD) dans une zone de contact (BOND_REG), le réseau d’interconnexions (INTRCX) étant recouvert par une couche diélectrique verticale (CDV1, CDV2) sur le bord extérieur (FL) de la puce. Dispositif selon la revendication 14, dans lequel la couche diélectrique verticale (CDV1, CDV2) est adaptée pour recouvrir le réseau d’interconnexions (INTRCX) sur le bord extérieur (FL) de la puce sur tout le pourtour du dispositif de puce semiconductrice (DISP). Dispositif selon la revendication 14 ou 15, dans lequel la couche diélectrique verticale (CDV1) comprend un matériau choisi parmi le nitrure de silicium ou l’oxyde de silicium. Dispositif selon la revendication 14 ou 15, dans lequel la couche diélectrique verticale (CDV2) comprend une portion verticale des couches diélectriques (D1, D2, D3) recouvrant le réseau d’interconnexions (INTRCX) sur le bord extérieur (FL) de la puce. Plaquette semiconductrice, apte à être découpée en dispositifs de puce semiconductrice séparés les uns les autres(DISP), comportant un substrat semiconducteur (SUB), un réseau d’interconnexions (INTRCX) muni de couches de métaux et d’au moins une couche diélectrique à constante diélectrique ultra-faible, au moins une zone de contact (BOND_REG) et au moins une zone de découpe (SL_REG), la plaquette comportant un masque dur (HM) dont le motif définit le chemin de découpe, le masque dur (HM) comprenant : - des couches diélectriques (D1, D2, D3) disposées sur la plaquette dans la zone de contact (BOND_REG), - une ouverture dans la zone de découpe (SL_REG) définissant le chemin de découpe, - une ouverture dans la zone de contact (BOND_REG) découvrant un contact métallique (PAD) du réseau d’interconnexions (INTRCX), la surface découverte du contact métallique (PAD), la plaquette comportant en outre une couche diélectrique verticale (CDV1, CDV2) recouvrant les flancs de l’ouverture définissant le chemin de découpe.