Circuit de lecture comprenant un amplificateur de lecture configuré et commandé par une unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d’une mémoire résistive, la cellule de mémoire possédant une résistance variable (R data ), caractérisé en ce que l’amplificateur de lecture comprend : une première branche comprenant des premier et deuxième transistors (M 3 , M 1 ) montés pour former un premier inverseur logique, et dont les électrodes d’entrée sont raccordées, directement ou non, à une alimentation (V dd ) et à la masse respectivement ; une deuxième branche comprenant des troisième et quatrième transistors (M 4 , M 2 ) montés pour former un deuxième inverseur logique, et dont les électrodes d’entrée sont raccordées, directement ou non, à l’alimentation et à la masse respectivement ; un condensateur (C 0 ) reliant une sortie du premier inverseur logique avec une entrée du deuxième inverseur logique ; un jeu d’interrupteurs comprenant : un premier interrupteur (S 1 ) reliant l’électrode de commande et l’électrode de sortie du premier transistor (M 3 ) ; un deuxième interrupteur (S 2 ) reliant l’électrode de commande et l’électrode de sortie du troisième transistor (M 4 ) ; un troisième interrupteur (S 3 ) reliant l’électrode de commande du premier transistor (M 3 ) et l’électrode de sortie du troisième transistor (M 4 ) ; un quatrième interrupteur (S 4 ) reliant la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée d’un des transistors (M 1 à M 4 ) qui est situé sur une des première et deuxième branches ; et un cinquième interrupteur (S 5 ) reliant ladite électrode d’entrée d’un des transistors à une première extrémité d’une première résistance de référence (R ref1 ) dont une deuxième extrémité est reliée à un élément donné du groupe constitué de l’alimentation et de la masse ; une deuxième résistance de référence (R ref0 ), de même valeur que la première résistance de référence, et ayant une première extrémité reliée audit élément donné du groupe constitué de l’alimentation et de la masse, et une deuxième extrémité reliée à l’électrode d’entrée d’un autre des transistors (M 1 à M 4 ) qui est situé sur l’autre des première et deuxième branches ; et en ce que l’unité de commande est configurée pour commander les interrupteurs (S 1 à S 5 ) selon un fonctionnement en phases successives comprenant : une première phase dans laquelle les premier, deuxième et cinquième interrupteurs (S 1 , S 2 , S 5 ) sont fermés et les troisième et quatrième interrupteurs (S 3 et S 4 ) sont ouverts ; une deuxième phase se distinguant de la première phase en ce que les deuxième et cinquième interrupteurs (S 2 , S 5 ) sont ouverts et le quatrième interrupteur (S 4 ) est fermé ; et une troisième phase se distinguant de la deuxième phase en ce que le premier interrupteur (S 1 ) est ouvert et le troisième interrupteur (S 3 ) est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur une sortie du deuxième inverseur logique. Circuit de lecture selon la revendication 1, dans lequel la deuxième phase est composée de deux sous-phases successives : une première sous-phase se distinguant de la première phase en ce que le deuxième interrupteur (S 2 ) est ouvert ; et une deuxième sous-phase se distinguant de la première sous-phase en ce que le cinquième interrupteur (S 5 ) est ouvert et le quatrième interrupteur (S 4 ) est fermé. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du deuxième transistor (M 1 ) situé sur la première branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du deuxième transistor (M 1 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à la masse ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l’électrode d’entrée du quatrième transistor (M 2 ) situé sur la deuxième branche. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du quatrième transistor (M 2 ) situé sur la deuxième branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du quatrième transistor (M 2 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à la masse ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l’électrode d’entrée du deuxième transistor (M 1 ) situé sur la première branche. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du troisième transistor (M 4 ) situé sur la deuxième branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du troisième transistor (M 4 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à l’alimentation (V dd ) ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à l’alimentation (V dd ) et sa deuxième extrémité reliée à l’électrode d’entrée du premier transistor (M 3 ) situé sur la première branche. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du premier transistor (M 3 ) situé sur la première branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du premier transistor (M 3 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à l’alimentation (V dd ) ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à l’alimentation (V dd ) et sa deuxième extrémité reliée à l’électrode d’entrée du troisième transistor (M 4 ) situé sur la deuxième branche. Circuit de lecture selon l’une quelconque des revendications 1 à 6, comprenant en outre un circuit de précharge de la ligne de bit comprenant : une troisième branche, de structure similaire à la première branche et comprenant des cinquième et sixième transistors (M 3a , M 1a ), les électrodes de commande et de sortie des cinquième et sixième transistors (M 3a , M 1a ) étant raccordées directement entre elles; et un sixième interrupteur (S 6 ) reliant la troisième branche à la ligne de bit et en ce que l’unité de commande est configurée pour commander l’interrupteur (S 6 ) comme le cinquième interrupteur (S 5 ). Circuit de lecture selon l’une quelconque des revendications 1 à 7, dans lequel chacune des première et deuxième branches comprend un interrupteur supplémentaire toujours fermé (S 8 , S 9 ) pour compenser, en nombre d’interrupteurs fermés concurremment, un interrupteur de sélection de ladite cellule de mémoire (Sel i ). Circuit de lecture selon l’une quelconque des revendications 1 à 8, dans lequel celle des première et deuxième branches sur laquelle ne sont pas reliés les quatrième et cinquième interrupteurs (S 4 , S 5 ) comprend un autre interrupteur supplémentaire toujours fermé (S 7 ) pour compenser, en nombre d’interrupteurs fermés concurremment, un des quatrième et cinquième interrupteurs (S 4 , S 5 ). Circuit de lecture selon l’une quelconque des revendications 1 à 9, dans lequel l’unité de commande est formée par, ou comprise dans, un contrôleur de la mémoire résistive. Circuit de lecture selon l’une quelconque des revendications 1 à 10, dans lequel les premier et troisième transistors (M 3 , M 4 ) sont de type P et les deuxième et quatrième transistors (M 1 , M 2 ) sont de type N. Circuit de lecture selon l’une quelconque des revendications 1 à 11, dans lequel l’électrode d’entrée, l’électrode de sortie et l’électrode de commande correspondent respectivement : à la source, au drain et à la grille dans le cas d’un transistor à effet de champ ; et à l’émetteur, le collecteur et la base dans le cas d’un transistor bipolaire. Circuit de lecture selon l’une quelconque des revendications 1 à 12, dans lequel la mémoire résistive est de type non volatil. Dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire, caractérisé en ce qu ’il comprend (m+1) circuits de lecture selon l’une quelconque des revendications 1 à 13, partageant une unité de commande commune, chacun des (m+1) circuits de lecture comprenant un amplificateur de lecture configuré et commandé par l’unité de commande commune pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière. Dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire, caractérisé en ce qu ’il comprend un circuit de lecture selon l’une quelconque des revendications 1 à 13 et un multiplexeur (m+1) vers 1 permettant de connecter sélectivement une des (m+1) lignes de bit vers l’amplificateur de lecture compris dans le circuit de lecture, l’amplificateur de lecture étant commandé par l’unité de commande comprise dans le circuit de lecture pour amplifier et verrouiller un signal de donnée lu, via la ligne de bit connectée parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit connectée.