INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Dans la première phase P1, illustrée sur la , les interrupteurs S 1 , S 2 et S 5 sont fermés et les interrupteurs S 3 et S 4 sont ouverts. Ainsi, chacun des deux inverseurs logiques a son entrée connectée à sa sortie et les résistances de référence R ref1 et R ref0 sont connectées sur la source des transistors M 1 et M 2 respectivement. L’offset de la structure est stocké aux bornes du condensateur C 0 et les deux inverseurs logiques sont polarisés dans leur zone d’amplification.
La deuxième phase P2, illustrée sur la , se distingue de la première phase en ce que les interrupteurs S 2 et S 5 sont ouverts et l’interrupteur S 4 est fermé. Ainsi, l’ouverture de l’interrupteur S 2 permet de configurer le deuxième inverseur logique en régime d’amplification. La résistance variable R data (résistance à évaluer) est connectée à la place de la résistance de référence R ref1 . Le signal obtenu par cette connexion de la résistance variable R data est transféré, par la branche de gauche et le condensateur de couplage C 0 , sur l’entrée du deuxième inverseur logique (inverseur de sortie) afin d’être amplifié par le gain de celui-ci.
La troisième phase P3, illustrée sur la , se distingue de la deuxième phase en ce que l’interrupteur S 1 est ouvert et l’interrupteur S 3 est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur la sortie du deuxième inverseur logique (qui est également la sortie V out de l’amplificateur de lecture). En effet, une telle connexion des deux inverseurs logiques permet de développer un signal logique dans le point mémoire ainsi formé.
Ainsi, l’amplificateur de lecture proposé permet de déterminer si la résistance variable inconnue R data a une valeur supérieure ou inférieure à la valeur de la résistance de référence R ref0 . Sa structure est notamment caractérisée par le fait que les résistances R data et R ref0 sont connectées sur les sources des transistors M 1 et M 2 respectivement, afin d’amplifier le signal représenté par la différence entre R data et R ref0 . Son fonctionnement est caractérisé par les phases de contrôle des interrupteurs afin de réduire les erreurs de lecture en compensant l’offset électronique de l’amplificateur de lecture et d’augmenter les marges de lectures.
La illustre une première variante de l’amplificateur de lecture de la , incluant un circuit (référencé 30) de précharge de la ligne de bit (référencée « Bitline »). Le circuit de précharge 30 comprend une troisième branche, de structure similaire à la première branche et comprenant des transistors M 3a et M 1a . La grille et le drain des transistors M 3a et M 1a sont raccordés directement entre eux. Les drains des transistors M 3a et M 1a sont raccordés directement entre eux. Les grilles des transistors M 3a et M 1a sont raccordées directement entre elles. La source du transistor M 3a est raccordée à l’alimentation V dd . Le circuit de précharge 30 comprend également un interrupteur S 6 reliant la troisième branche (et plus précisément la source du transistor M 1a ) à la ligne de bit pendant la première phase (il est fermé pendant la même phase que l’interrupteur S 5 ). Le circuit de précharge permet d’améliorer (réduire) le temps de lecture en utilisant une structure identique à la branche de gauche de l’amplificateur de lecture, afin que le potentiel sur la ligne de bit soit, dès la fin de la première phase P1, proche de sa valeur finale.
Selon une caractéristique particulière, également illustrée sur la , celle des première et deuxième branches sur laquelle ne sont pas reliés les interrupteurs S 4 et S 5 (c'est-à-dire la branche de droite dans la configuration de la ) comprend un interrupteur supplémentaire toujours fermé S 7 pour compenser, en nombre d’interrupteurs fermés concurremment, un des interrupteurs S 4 et S 5 (un seul des deux étant fermé à chaque phase). L’interrupteur supplémentaire S 7 permet d’augmenter la symétrie de la structure et de réduire l’offset à compenser. Il peut être mis en œuvre indépendamment du circuit de précharge.
Selon une autre caractéristique particulière, également illustrée sur la , chacune des première et deuxième branches peut comprendre un interrupteur supplémentaire (aussi appelé interrupteur d’équilibrage) toujours fermé (référencés S 8 pour la branche de gauche et S 9 pour la branche de droite) pour réduire le désappariement, en rendant égal le nombre d’interrupteurs fermés concurremment dans chacune des branches de l’amplificateur de lecture. En effet, comme illustré sur la , chaque ligne de bit d’une mémoire est associée à (n+1) cellules de mémoire et chacune des cellules de mémoire possède une résistance variable (dont une extrémité est raccordée à la masse, dans cette configuration). Pour une ligne de bit, il y a donc (n+1) résistances variables qui sont notées R data0 à R datan sur la . Chaque cellule de mémoire (et donc chaque résistance variable) peut être sélectionnée pour la lecture grâce à un interrupteur de sélection qui lui est associé. Pour une ligne de bit, il y a donc (n+1) interrupteurs de sélection qui sont notés Sel 0 à Sel n sur la . Un seul est fermé à la fois. En nombre d’interrupteurs fermés concurremment sur une branche, l’interrupteur S 9 de la branche de droite compense donc l’interrupteur S 8 de la branche de gauche quand l’interrupteur S 5 est fermé ou bien l’un des interrupteur Sel 0 à Sel n de la branche de gauche quand l’interrupteur S 4 est fermé. Les interrupteurs supplémentaires S 8 et S 9 permettent eux aussi d’augmenter la symétrie de la structure et de réduire l’offset à compenser. Ils peuvent être mis en œuvre indépendamment du circuit de précharge.
La illustre une deuxième variante de l’amplificateur de lecture de la , qui se distingue de la première variante de la en ce que m+1 lignes de bit (référencées « Bitline_0 » à « Bitline_m ») sont connectées à l’amplificateur de lecture en utilisant un multiplexeur m+1 vers 1 (référencé 31). Dans cette variante, optionnellement, deux interrupteurs d’équilibrage supplémentaires peuvent être ajoutés en série avec R ref0 et R ref1 respectivement, afin de compenser l’interrupteur interne fermé du multiplexeur.
La deuxième variante se distingue également de la première en en ce que les interrupteurs S 8 , S 9 et Sel 0 à Sel n sont connectés au plus près de la masse pour une meilleure performance de ceux-ci.
La présente la structure d’un amplificateur de lecture selon un deuxième mode de réalisation de l’invention. Ce deuxième mode de réalisation se distingue du premier, celui de la en ce que : la résistance variable R data et la résistance de référence R ref1 , ainsi que les interrupteurs associés S 4 et S 5 , sont situés sur la branche de droite et sont connectés à une extrémité à la source du transistor M 2 (via leurs interrupteurs associés) et à l’autre extrémité à la masse ; et la résistance de référence R ref0 est située sur la branche de gauche et est connectée à une extrémité à la source du transistor M 1 et à l’autre extrémité à la masse.
La présente la structure d’un amplificateur de lecture selon un troisième mode de réalisation de l’invention. Ce troisième mode de réalisation se distingue du premier, celui de la en ce que : la résistance variable R data et la résistance de référence R ref1 , ainsi que les interrupteurs associés S 4 et S 5 , sont situés sur la branche de droite et sont connectés à une extrémité à la source du transistor M 4 (via leurs interrupteurs associés) et à l’autre extrémité à l’alimentation V dd ; et la résistance de référence R ref0 est située sur la branche de gauche et est connectée à une extrémité à la source du transistor M 3 et à l’autre extrémité à l’alimentation V dd .
La présente la structure d’un amplificateur de lecture selon un quatrième mode de réalisation de l’invention. Ce quatrième mode de réalisation se distingue du premier, celui de la en ce que : la résistance variable R data et la résistance de référence R ref1 , ainsi que les interrupteurs associés S 4 et S 5 , sont situés sur la branche de gauche et sont connectés à une extrémité à la source du transistor M 3 (via leurs interrupteurs associés) et à l’autre extrémité à l’alimentation V dd ; et la résistance de référence R ref0 est située sur la branche de droite et est connectée à une extrémité à la source du transistor M 4 et à l’autre extrémité à l’alimentation V dd .
Selon l’invention, le procédé comporte une détermination par l’unité de calcul d’un problème de contrôle optimal à deux niveaux, et une résolution dudit problème de contrôle optimal, ledit problème de contrôle optimal à deux niveaux s’écrivant :
ladite solution étant déterminée par implémentation d’une méthode de résolution utilisant la méthode des tirs simple du principe du maximum de Pontryagin.
La méthode des tirs simples est ainsi dénommée par opposition à la méthodes des tirs multiples.
Avantageusement, préalablement à une résolution dudit problème de contrôle optimal à deux niveaux, les coûts de passages optimaux , d’un état initial à un état final sont remplacés par des coûts de passage estimés prédéterminées avant résolution du problème de contrôle optimal par l’unité de calcul, le problème de contrôle optimal à deux niveaux devenant deux problèmes indépendants, à savoir un problème d’optimisation et problèmes de commande optimal
Selon un mode de réalisation, les étapes de résolution et ( sont réalisées en ligne.
De préférence, le procédé comporte en outre une étape de détermination des coûts de passage estimés prédéterminées à partir d’un ensemble comportant des états initiaux , des états finaux et un coût de passage optimal .
Par exemple, chacun des coûts de passage optimal d’un état initial , à un état final est déterminé par résolution du problème de contrôle optimal intermédiaire :
Selon une possibilité, le problème de contrôle optimal intermédiaire est résolu par implémentation d’une méthode de résolution utilisant le principe du maximum de Pontryagin, de préférence par une méthode de tir.
Selon un deuxième aspect de l’invention, il est proposé une unité de calcul pour déterminer une commande optimale d’une motorisation de véhicule, ladite unité de calcul étant configurée pour mettre en œuvre un procédé selon le premier aspect de l’invention, ou l’un ou plusieurs de ses perfectionnements.
Description des figures D'autres avantages et particularités de l’invention apparaîtront à la lecture de la description détaillée de mises en œuvre et de modes de réalisation nullement limitatifs, au regard de dessins annexés sur lesquels : la représente, dans un schéma de principe d’un exemple de réalisation d’un procédé selon l’invention.
Description de modes de réalisation Les modes de réalisation décrits ci-après n’étant nullement limitatifs, on pourra notamment considérer des variantes de l'invention ne comprenant qu'une sélection de caractéristiques décrites, par la suite isolées des autres caractéristiques décrites, si cette sélection de caractéristiques est suffisante pour conférer un avantage technique ou pour différencier l'invention par rapport à l'état de la technique antérieure. Cette sélection comprend au moins une caractéristique, de préférence fonctionnelle sans détails structurels, ou avec seulement une partie des détails structurels si cette partie uniquement est suffisante pour conférer un avantage technique ou pour différencier l'invention par rapport à l'état de la technique antérieure.
Description générale L’invention adresse un procédé de résolution d’un problème de contrôle optimal qui peut s’écrire sous sa forme générale :
avec: l’état, de dimension n, le contrôle, de dimension , la fonction de coût, la fonction de dynamique d’état éventuellement des contraintes d’état : , éventuellement des contraintes de commande : : les contraintes initiales d’état : les contraintes finales d’état Passage à un problème équivalent à deux niveaux dit
Une idée qui est à la base de l’invention est de transformer le problème de contrôle optimal en un problème équivalent à deux niveaux, avec un niveau, dit , présentant un problème de contrôle optimal, et un autre niveau, dit , comportant une pluralité de problème de contrôle optimal, à partir de temps intermédiaires sur l’intervalle fixés au préalable.
Selon une autre caractéristique de l’invention, la bague extérieure présente une collerette radiale à l’extrémité axiale agencée à proximité de la face de butée, le tampon étant intercalé axialement entre la collerette et la face de butée.
BREVE DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention apparaitront au cours de la lecture de la description détaillée qui va suivre pour la compréhension de laquelle on se reportera aux dessins annexés brièvement décrits ci-après.
La est une vue en coupe axiale qui représente une articulation élastique qui est réalisée selon les enseignements de l’invention et qui relie un élément de liaison au sol à un châssis de véhicule automobile.
La est une vue en perspective qui représente l’articulation élastique de la .
La est une vue en perspective qui représente une coupelle de l’articulation élastique de la selon un premier mode de réalisation de l’invention.
La est une vue en perspective qui représente une coupelle de l’articulation élastique de la selon un deuxième mode de réalisation de l’invention.
La est une vue en perspective qui représente une coupelle de l’articulation élastique de la selon un troisième mode de réalisation de l’invention.
DESCRIPTION DETAILLEE DES FIGURES Dans la suite de la description, des éléments présentant une structure identique ou des fonctions analogues seront désignés par des mêmes références.
Dans la suite de la description, on adoptera à titre non limitatif les orientations suivantes :
- axiale qui est parallèle à l’axe « A » de l’articulation élastique ;
- radiales qui sont orthogonalement par rapport à l’axe « A » de l’articulation élastique et qui rayonnent depuis ledit axe « A » de l’intérieur, à proximité de l’axe « A », vers l’extérieur.
On a représenté très schématiquement à la un châssis 10 de véhicule automobile. Un élément 12 de liaison au sol du véhicule automobile est destiné à être relié au châssis 10 représenté à la est destiné à recevoir.
L’élément 12 de liaison au sol est par exemple un berceau est destiné à porter un moteur du véhicule et qui est destiné à être relié aux roues avant du véhicule. En variante, l’élément 12 de liaison au sol est une traverse d’essieu ou un bras de suspension.
De manière connue, l’élément 12 de liaison au sol est relié au châssis 10 par l’intermédiaire d’une articulation 14 élastique présentant un axe « A » principal.
Comme représenté aux figures 1 et 2, l'articulation 14 élastique comporte une bague 16 tubulaire extérieure d'axe "A". A titre non limitatif, l’axe « A » est ici orienté verticalement. La bague 16 extérieure comporte ici à son extrémité inférieur une collerette 18 qui s’étend radialement en saillie.
L'articulation 14 comporte en outre une bague 20 tubulaire intérieure concentrique à la bague 40 extérieure.
Cela permet de limiter l’échauffement de la batterie.
L’invention porte en outre par un véhicule automobile comprenant au moins un module de batterie selon l'invention.
Un autre objet de l'invention concerne un procédé de refroidissement pour un module de batterie d’un véhicule selon l’invention, comprenant une étape d’immersion des tubes dans un liquide, ou une étape de mise en place des tubes dans un fluide frigorigène.
L'invention sera davantage détaillée par la description de modes de réalisation non limitatifs, et sur la base des figures annexées illustrant des variantes de l'invention, dans lesquelles : - illustre schématiquement des vues dans l’espace d’exemples d’agencement de cellules de batterie de l’art antérieur ; - illustre schématiquement une vue en coupe d’un module de batterie d’un véhicule automobile selon un premier mode de réalisation ; - illustre schématiquement une vue en coupe d’un module de batterie d’un véhicule automobile selon un deuxième mode de réalisation ; - illustre schématiquement un schéma d’un assemblage de cellules de batterie dans un tube.
L'invention concerne un véhicule automobile comprenant au moins un module de batterie B.
Le véhicule automobile est décrit dans un repère dans l’espace comprenant un axe longitudinal X suivant une direction de déplacement du véhicule automobile, un axe latéral Y perpendiculaire à l’axe longitudinal Y, et un axe vertical Z perpendiculaire à l’axe longitudinal X et à l’axe latéral Y.
Pour plus de simplicité, le véhicule automobile n’est pas représenté dans les figures. Par ailleurs, l’axe longitudinal X correspond à un axe longitudinal du boîtier BT comprenant des tubes T logeant, chacun, des cellules de batterie C. Les modules de batterie B des figures 3 et 4 peuvent être disposés horizontalement sous le plancher du véhicule entre les quatre roues du véhicule automobile. L’axe M des figures 3 et 4 représente un axe médian du module de batterie B, et également un axe médian du véhicule automobile.
Le module de batterie B comprend une suite de cellules de batterie C cylindriques. Chaque cellule de batterie C présente un axe de cellule passant par un pôle positif P à une première base, et par un pôle négatif N à une deuxième base. Les cellules de batterie sont logées dans plusieurs tubes T, de forme cylindrique. De même, chaque tube T présente un axe de tube A passant par un pôle positif P à une première base, et par un pôle négatif N à une deuxième base.
En particulier, les axes de cellule sont alignés les uns par rapport aux autres, et les cellules de batterie C sont alignées et agencées en position tête-bêche. Cela peut être illustré par la .
Le tube T peut comprendre un corps CT et un bouchon BT refermant le corps CT. En outre, le tube T peut comprendre un ressort RT appuyant intérieurement sur le bouchon BT et sur les cellules de batterie C. Cet aspect est illustré en .
Les cellules de batterie C peuvent être montées en série. Dans ce cas, les cellules de batterie C sont disposées en sens opposé avec les pôles positifs P apposés contre les pôles négatifs N à la suite dans le tube T.
Selon l’invention, les tubes T sont agencés parallèlement entre eux de manière séparable dans le boîtier BT. Ainsi, les axes de tube A sont dans des directions parallèles entre elles. En outre, les cellules de batterie C peuvent être mises en série dans le tube T.
Dans un premier mode de réalisation illustré en , les axes de tube A sont juxtaposés dans un même plan, et sont parallèles à l’axe longitudinal X du véhicule automobile. Ainsi, les tubes T sont allongées dans le sens de la longueur du boîtier.
En outre, le module de batterie B comprend des barres de bus B1, B2 reliant les pôles P, N d’un côté et de l’autre des tubes T (à gauche et à droite de la ).
L’idée est de remplir un tube T d’un diamètre adapté, de cellules électrochimiques cylindriques (dans le même sens que la longueur du tube) afin de constituer un module B avec des connectiques électriques uniquement aux extrémités.
Les tubes T peuvent être montées en parallèle. Dans ce cas, les tubes T sont disposés dans le même sens avec les pôles positifs P juxtaposés ensemble d’un côté de la batterie, et les pôles négatifs N juxtaposés ensemble de l’autre côté.
Selon une caractéristique particulière, la mémoire résistive est de type non volatil.
Les performances de la solution proposée sont particulièrement intéressantes pour une application à la lecture d’une mémoire résistive de type non-volatil. Mais comme déjà mentionné plus haut, la solution proposée s’applique également à la lecture d’une mémoire résistive de type volatil.
Dans un autre mode de réalisation de l'invention, il est proposé un dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire. Le dispositif mémoire comprend (m+1) circuits de lecture (tels que celui présenté plus haut, dans l’un quelconque de ses modes de réalisation), partageant une unité de commande commune, chacun des (m+1) circuits de lecture comprenant un amplificateur de lecture configuré et commandé par l’unité de commande commune pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière.
Du fait qu’il comprend (m+1) circuits de lecture tels que celui discuté plus haut (dans l’un quelconque de ses différents modes de réalisation), les avantages d’un tel dispositif mémoire sont ceux déjà discutés plus haut pour le circuit de lecture (et l’amplificateur de lecture qu’il contient).
Dans un autre mode de réalisation de l'invention, il est proposé un dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire. Le dispositif mémoire comprend un circuit de lecture (tel que celui présenté plus haut, dans l’un quelconque de ses modes de réalisation) et un multiplexeur (m+1) vers 1 permettant de connecter sélectivement une des (m+1) lignes de bit vers l’amplificateur de lecture compris dans le circuit de lecture, l’amplificateur de lecture étant commandé par l’unité de commande comprise dans le circuit de lecture pour amplifier et verrouiller un signal de donnée lu, via la ligne de bit connectée parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit connectée.
Dans cette variante, du fait qu’il comprend un (seul) circuit de lecture tel que celui discuté plus haut (dans l’un quelconque de ses différents modes de réalisation), les avantages d’un tel dispositif mémoire sont ceux déjà discutés plus haut pour le circuit de lecture (et l’amplificateur de lecture qu’il contient).
La présente la structure d’un amplificateur de lecture selon un premier mode de réalisation de l’invention ;
Les figures 2A à 2C illustrent un premier mode de fonctionnement, en trois phases successives, de l’amplificateur de lecture de la ;
La illustre une première variante de l’amplificateur de lecture de la , incluant un circuit de précharge de la ligne de bit et des interrupteurs supplémentaires conférant de la symétrie, et illustrant la connexion à la masse des résistances variables des différentes cellules de mémoire associées à la ligne de bit ;
La illustre une deuxième variante de l’amplificateur de lecture de la , qui se distingue de la première variante de la en ce que plusieurs lignes de bit sont connectées à l’amplificateur de lecture en utilisant un multiplexeur ;
La présente la structure d’un amplificateur de lecture selon un deuxième mode de réalisation de l’invention ;
La présente la structure d’un amplificateur de lecture selon un troisième mode de réalisation de l’invention ;
La présente la structure d’un amplificateur de lecture selon un quatrième mode de réalisation de l’invention ;
La illustre une variante de l’amplificateur de lecture de la , incluant un circuit de précharge de la ligne de bit et des interrupteurs supplémentaires conférant de la symétrie, et illustrant la connexion à l’alimentation des résistances variables des différentes cellules de mémoire associées à la ligne de bit ;
La illustre un dispositif mémoire selon un premier mode de réalisation de l’invention, comprenant m+1 amplificateurs de lecture selon la première variante de la et fonctionnant en trois phases comme illustré sur les figures 2A à 2C ;
Une mémoire accessible à l’élément sécurisé comprend un ensemble de métriques entre des points biométriques prédéterminés sur une image d’empreintes digitales de référence.
Lorsqu’un individu active le lecteur d’empreintes digitales, les empreintes digitales lues sont comparées aux empreintes digitales de référence. En l’espèce, on extrait des empreintes digitales lues les mêmes points biométriques que ceux des empreintes digitales de référence. On peut alors calculer les métriques des empreintes digitales lues et les comparer aux métriques des empreintes digitales de référence.
La carte à puce 100 est alimentée en énergie électrique par source d'énergie externe ou embarquée.