INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
De tels polyéthers-polyuréthanes sont vendus notamment par la société ROHM & HAAS sous les appellations Aculyn® 46 et Aculyn® 44. L’ACULYN® 46 est un polycondensat de polyéthylèneglycol à 150 ou 180 moles d’oxyde d’éthylène, d’alcool stéarylique et de méthylène-bis(4-cyclohexylisocyanate) (SMDI), à 15% en poids dans une matrice de maltodextrine (4%) et d’eau (81%); l’ACULYN® 44 est un polycondensat de polyéthylèneglycol à 150 ou 180 moles d’oxyde d’éthylène, d’alcool décylique et de méthylène-bis(4-cyclohexylisocyanate) (SMDI), à 35% en poids dans un mélange de propylèneglycol (39%) et d’eau (26%).
On peut également citer le polycondensat de polyéthylèneglycol à 240 moles d’oxyde d’éthylène, d’alcool décyltetradécylique polyoxyéthyléné ayant 20 motifs d’oxyde d’éthylène et d’hexaméthylène diisocyanate (HDI) tel que celui vendu sous la dénomination Adekanol GT-730 par la société Adeka USA Corporation (nom INCI : copolymère PEG-240/HDI Copolymer Bis-Decyltetradeceth-20 Ether).
Cationiques
Les polyuréthanes associatifs cationiques sont choisis de préférence parmi les polyuréthanes associatifs cationiques dont la famille a été décrite par la demanderesse dans la demande de brevet français N°0009609 ; elle peut être représentée par la formule générale (Ia) suivante :
R-X-(P) n -[L-(Y) m ] r -L'-(P') p -X'-R' (Ia)
- R et R’, identiques ou différents, représentent un groupement hydrophobe ou un atome d’hydrogène ;
- X et X', identiques ou différents, représentent un groupement comportant une fonction amine portant ou non un groupement hydrophobe, ou encore le groupement L" ;
- L, L’ et L", identiques ou différents, représentent un groupement dérivé d’un diisocyanate ;
- P et P’, identiques ou différents, représentent un groupement comportant une fonction amine portant ou non un groupement hydrophobe ;
- Y représente un groupement hydrophile ;
- r est un nombre entier compris inclusivement entre 1 et 100, de préférence entre inclusivement 1 et 50 et en particulier entre inclusivement 1 et 25,
- le pignon d’entrée engrène avec deux premiers pignons intermédiaires des lignes de transmission intermédiaire et le pignon de sortie engrène avec deux deuxièmes pignons intermédiaires des lignes de transmission intermédiaire et en ce que chaque premier pignon intermédiaire et chaque deuxième pignon intermédiaire comprend une première hélice et une deuxième hélice s’engrenant chacune avec une hélice correspondante du pignon d’entrée et du pignon de sortie.
- le réducteur de vitesse comprend au moins deux roues d’entraînement qui sont chacune d’une part, entraînée en rotation respectivement par le premier pignon intermédiaire d’une ligne de transmission intermédiaire et qui d’autre part, entraîne en rotation un pignon complémentaire monté sur chaque rotor, le pignon complémentaire du rotor comprenant un axe de rotation parallèle à l’axe d’entrée et parallèle à l’axe de la roue d’entraînement.
- chaque roue d’entraînement comprend une première denture externe engrenant avec une denture externe d’un premier pignon intermédiaire et une deuxième denture externe engrenant avec une denture externe du pignon complémentaire.
- les machines électriques sont agencées en aval du réducteur de vitesse.
- - l’axe de rotation du premier pignon intermédiaire est parallèle à l’axe longitudinal.
- - l’axe de du deuxième pignon intermédiaire est parallèle à l’axe longitudinal.
- - l’axe de rotation du pignon de sortie est coaxial à l’axe longitudinal.
- - la machine électrique est annulaire.
- - la machine électrique présente une forme générale cylindrique.
L’invention concerne également une turbomachine comprenant un ensemble présentant l’une quelconque des caractéristiques précédentes et une entrée d’air agencée en-dessous du réducteur de vitesse, selon une direction verticale perpendiculaire à l’axe longitudinal.
La est une vue de dessous d’un exemple d’agencement d’un mécanisme de réduction et d’au moins une machine électrique selon l’invention ;
Un mode de réalisation d'un circuit électronique configuré pour exécuter une forme d'onde à partir des paramètres bruts de la forme d'onde va maintenant être décrit dans le cas d'une forme d'onde comprenant des rampes linéaires.
Le circuit électronique 10 comprend : - une mémoire 12 (Mémoire raw) dans laquelle sont stockés les paramètres bruts de la forme d'onde Start_val, End_val, Duration ; - un circuit de décodage 20 (Decode) configuré pour fournir les paramètres de données Start_val, Coeff, Rest et les paramètres de contrôle Cycles, Index de la forme d'onde à partir des paramètres bruts de la forme d'onde stockés dans la mémoire 12 ; - une mémoire 30 (Mémoire données), également appelée mémoire de données 30, dans laquelle sont stockés les paramètres de données Start_val, Coeff, Rest de la forme d'onde fournis par le circuit de décodage 20 ; - une mémoire 32 (Mémoire contrôle), également appelée mémoire de contrôle 32, dans laquelle sont stockés les paramètres de contrôle Cycles, Index de la forme d'onde fournis par le circuit de décodage 20 ; et - un circuit d'exécution 40 (Execute) configuré pour déterminer les valeurs numériques successives du signal numérique Sn correspondant à la forme d'onde à partir des paramètres de données Start_val, Coeff, Rest stockés dans la mémoire de données 30 et des paramètres de contrôle Cycles, Index stockés dans la mémoire de contrôle 32.
Le circuit de décodage 20 comprend : - un module de division 22 (Division) configuré pour recevoir les paramètres brus Start_val, End_val, Duration stockés dans la mémoire 12 et fournir les paramètres de données Start_val, et Coeff ; - un module de calcul de durée 24 (Total duration) configuré pour recevoir les paramètres bruts Duration stockés dans la mémoire 12, déterminer la durée totale de chaque rampe de la forme d'onde et fournir le paramètre de données Rest et les paramètres de contrôle Cycles, Index ; - un module de fusion 26 (Merger) configuré pour recevoir les paramètres de contrôle Cycles, Index déterminés par le module de calcul de durée 24, et fournir les paramètres de contrôle Cycles, Index modifiés ; et - un module de réorganisation 28 (Shuffler) configuré pour recevoir les paramètres de contrôle Cycles, Index déterminés par module de fusion 26 et fournir les paramètres de contrôle Cycles, Index modifiés.
Le circuit d'exécution 40 comprend : - un module d'interprétation 42 (data interpreter) recevant les paramètres de données Start_val, Coeff, et Rest de la forme d'onde à exécuter stockés dans la mémoire de données 30, et fournissant des données Value, Coeff, Offset, et Dur ; - un module de recherche 44 (Fetch) recevant les paramètres de contrôle Cycles et Index stockés dans la mémoire de contrôle 32 et commandant le fonctionnement du module d'interprétation 42 ; et - un module d'interpolation 46 (interpolator) configuré pour recevoir les données Value, Coeff, Offset, et Dur fournies par le module d'interprétation 42 et fournir les valeurs numériques du signal numérique Sn correspondant à la forme d'onde.
Un mode de réalisation d'un procédé de fourniture des paramètres de données Start_val, Coeff, et Rest et des paramètres de contrôle Cycles et Index d'une forme d'onde par le circuit de décodage 20 à partir des paramètres bruts Start_val, End_val, Duration de la forme d'onde va maintenant être décrit. Selon un mode de réalisation, le circuit de décodage 20 traite les paramètres bruts stockés dans la mémoire 12 par lots et lit simultanément les paramètres bruts relatifs à Nout rampes successives de la forme d'onde.
En tant que substituant, on peut citer, par exemple, un groupe alkyle, un groupe acyle, un groupe alcényle, un groupe alcoxyle, un groupe amino et un groupe alcoxycarbonyle.
Le groupe alkyle peut être un groupe alkyle linéaire, ramifié ou cyclique. Le groupe alkyle peut être un groupe alkyle en C 1 -C 6 linéaire ou ramifié, préférentiellement un groupe alkyle en C 1 -C 4 , tel qu’un groupe méthyle, un groupe éthyle, un groupe propyle, un groupe i-propyle et un groupe butyle. Par ailleurs, le groupe alkyle peut être un groupe alkyle en C 3 -C 6 cyclique, tel qu’un groupe cyclopentyle et un groupe cyclohexyle.
Le groupe acyle peut être un groupe acyle en C 1 - C 6 tel qu’un groupe formyle et un groupe acétyle.
Le substituant ci-dessus peut être en outre substitué par au moins un groupe tel qu’un atome halogène, un groupe amino, un groupe nitro, un groupe cyano, un groupe hydroxyle et un groupe aromatique tel qu’un groupe phényle.
Le type de sels d’acides aminés ou de sels de dérivés d’acides aminés n'est pas limité. Les sels peuvent être des sels acides ou des sels basiques. En tant que sels acides, on peut citer, par exemple, les sels d’acide inorganique tels que le chlorhydrate, les sulfates, les nitrates et les phosphates, et les sels d’acide organique tels que les citrates, les oxalates, les acétates, les formiates, les maléates et les tartrates. En tant que sels basiques, on peut citer, par exemple, les sels basiques inorganiques tels que le sel de sodium, le sel de potassium, le sel de calcium, le sel de magnésium, le sel de cuivre, le sel de zinc, le sel d’aluminium et les sels d’ammonium, et les sels basiques organiques tels que les sels de triéthylammonium, les sels de triéthanolammonium, les sels de pyridinium et les sels de diisopropyl ammonium.
Les dipeptides selon la présente invention peuvent être constitués de deux des mêmes acides aminés ou de deux d'acides aminés différents. Dans un mode de réalisation de la présente invention, les deux acides aminés constituant le dipeptide sont des acides aminés différents.
Dans encore un autre mode de réalisation de la présente invention, le dipeptide est choisi parmi les dipeptides d’imidazole. L’expression « dipeptide d'imidazole » désigne ici un dipeptide dans lequel l’un des acides aminés constituant le dipeptide est l’histidine. En d’autres termes, le dipeptide comprend au moins une histidine en tant qu'acides aminés constituant le dipeptide.
En tant que dipeptide d'imidazole, on peut citer la carnosine, l’ansérine et la balénine. La carnosine est un dipeptide constitué d’alanine et d’histidine. La carnosine peut être la L-carnosine ou la D-carnosine. L’ansérine, également connue sous le nom de β-alanyl-N-méthylhistidine, est un dipeptide constitué de β-alanine et d’histidine N-méthylée, à savoir, une histidine où un atome d’azote dans un cycle imidazole est méthylé. La balénine, également connue sous le nom de β-alanyl-1-méthyl-L-histidine, est un dipeptide constitué de β-alanine et de 3-méthyl histidine.
Des exemples non limitatifs des dipeptides convenables sont ceux disponibles dans le commerce et connus sous le nom INCI de Dipeptide-1, Dipeptide-2, Dipeptide-3, Dipeptide-4, Dipeptide-5, Dipeptide-6, Dipeptide-7, Dipeptide-8 et carnosine. La carnosine est préférée et est composée de β-alanine et de L-histidine.
Dans un mode de réalisation préféré de la présente invention, le dipeptide est la carnosine.
L’épaisseur de la première couche conductrice 5 est strictement positive et préférentiellement inférieure ou égale à l’épaisseur de la couche active 4. L’épaisseur de la première couche conductrice 5 est par exemple sensiblement égale à l’épaisseur de la couche active 4. La première couche conductrice 5 présente l’avantage de favoriser la cristallisation de la couche active 4 dans sa phase orthorhombique ou tétragonale, notamment avec des épaisseurs de couche active assez faibles (i.e. de l’ordre de 5 nm).
Comme expliqué précédemment, la cellule 1 de la peut fonctionner aussi bien en tant que mémoire filamentaire de type OxRAM qu’en tant que mémoire capacitive de type FeRAM (ferroélectrique si la couche active est cristallisée dans un état orthorhombique ou anti-ferroélectrique si la couche active est cristallisée dans un état tétragonal).
La représente une matrice 100 selon l’invention comportant une pluralité de cellules 1 telles que représentées en . L’architecture de la matrice 100 est une architecture de type 1T1R (1 transistor de sélection 101 en série avec une cellule mémoire 1). La est un grossissement de la matrice 100 sur un ensemble 1T1R. Ici l’électrode supérieur 3 de la cellule 1 est reliée au drain du transistor 101.
La matrice 100 comporte ainsi une pluralité d’ensemble 1T1R disposés respectivement en ligne et en colonne.
La matrice 100 comporte une pluralité de lignes de mot (« Word line » selon la terminologie anglaise) 102 représentés ici verticalement. Chaque ligne de mot 102 est connectée à chaque grille d’une pluralité de transistors de sélection 101 disposés sur une même colonne.
La matrice 100 comporte également une pluralité de lignes de source (« source line » selon la terminologie anglaise) 103 représentées ici horizontalement. Chaque ligne de source 103 est connectée à chaque source de la pluralité de transistors de sélection 101 disposés sur une même ligne.
La matrice 100 comporte également une pluralité de lignes de bit (« bit line » selon la terminologie anglaise) 104 représentées ici horizontalement. Chaque ligne de bit 104 est connectée à l’électrode inférieure 2 de la pluralité de cellules 1 disposés sur une même ligne.
La matrice 100 comporte ainsi une pluralité de premières lignes d’accès 103 (lignes de source) et une pluralité de secondes lignes d’accès 104 (lignes de bit), chaque cellule mémoire 1 en série avec un transistor 101 étant située à une intersection entre une première ligne d’accès et une seconde ligne d’accès permettant son adressage individuel, la matrice comportant en outre une pluralité de lignes de mot 102 connectées aux grilles des transistors 101.
La sélection de la cellule mémoire 1 à programmer se fait en activant le transistor 101 par application d’une tension sur sa grille via la ligne de mot et en injectant une tension de programmation souhaitée (SET ou RESET) via la ligne de bit.
La matrice 100 de la est représentée à des fins purement illustrative, étant entendu que d’autres types d’architecture matricielle peuvent être envisagés pour l’invention. En particulier, dans la , les lignes de bit et les lignes de source sont parallèles entre elles, mais elles peuvent également être perpendiculaires entre elles. Dans ce cas, les lignes de mot peuvent être parallèles aux lignes de bit. Ainsi, la matrice selon l’invention pourrait également être une matrice comportant une pluralité de cellules 1 en série avec un sélecteur tel qu’une diode PN ou un sélecteur OTS ("Ovonic Threshold Switching" selon la terminologie anglaise). De même, la matrice selon l’invention peut être une matrice bidimensionnelle ou une matrice tridimensionnelle.
Afin d’illustrer les avantages de la matrice selon l’invention en fonctionnement OxRAM, la demanderesse a réalisé trois matrices 1T1R différentes de 16kb (i.e. environ 16384 cellules par matrice) : Une première matrice M1 comportant des cellules OxRAM comportant une couche active en HfO 2 amorphe non dopée d’une épaisseur de 5nm avec une première couche conductrice en Ti d’une épaisseur de 5nm en contact avec la couche active ; Une seconde matrice M2 selon l’invention avec des cellules à la fois OxRAM et FeRAM comportant une couche active en HfO 2 cristallisé (orthorhombique ou tétragonale) dopée avec du Si à 1% (i.e. dose de dopant de 2.10 14 ions/cm 2 avec une énergie d’implantation de 2keV) d’une épaisseur de 5nm avec une première couche conductrice en Ti d’une épaisseur de 5nm en contact avec la couche active ; Une troisième matrice M3 avec des cellules OxRAM comportant une couche active en HfO 2 amorphe dopée avec du Si à 10% (i.e. dose de dopant de 2.10 15 ions/cm 2 avec une énergie d’implantation de 2keV) d’une épaisseur de 5nm avec une première couche conductrice en Ti d’une épaisseur de 5nm en contact avec la couche active
On notera que les autres éléments des cellules sont identiques d’une matrice à l’autre et sont formés par : Une première électrode en TiN de même épaisseur Une seconde couche conductrice de la deuxième électrode en TiN de même épaisseur.
La demanderesse a réalisé plusieurs cyclages (un premier type de cyclage correspondant à une série d’opérations de SET et un deuxième type de cyclage correspondant à une série d’opérations de RESET) dans les mêmes conditions sur chacune des matrices M1, M2 et M3. Les séries correspondent respectivement à 10, 100, 1000 et 10 5 cycles (i.e. écriture SET ou RESET selon le premier ou le deuxième type de cyclage) et ont été réalisées de sorte à avoir un courant de compliance de l’ordre de 105µA lorsque les cellules sont dans un état bassement résistif LRS. De façon plus générale, le dispositif (ici le transistor) de sélection est dimensionné pour fournir une courant de compliance inférieur ou égal à 150 µA.
La montre respectivement la fonction de distribution cumulative empirique ECDF (« Empirical Cumulative Distribution Function » selon la terminologie anglaise) en fonction de la valeur de résistance pour les matrices M1, M2 et M3 et pour les différents cyclages de SET et RESET.
Deux observations importantes ressortent de ces courbes.
Tout d’abord, on note que la matrice M2 selon l’invention présente beaucoup moins de points mémoire où on ne parvient plus à distinguer l’état LRS de l’état HRS (cas des courbes qui se croisent) que dans le cas des matrices M1 et M3. Ainsi, pour de faibles courants de compliance (i.e. avantageusement inférieur à 150µA), les performances de la matrice M2 sont bien meilleures que celles des matrices M1 et M3. Un tel résultat est particulièrement intéressant lorsqu’on cherche à utiliser des transistors de sélection de plus petite taille et donc globalement des tailles de cellules 1T1R plus faibles, entraînant de facto une consommation énergétique moindre.
Le module de division 22 comprend un module 100 qui reçoit le paramètre brut Duration et qui fournit le bit Dur_exponant de poids le plus significatif du paramètre brut Duration. Le module de division 22 comprend un module 102 qui reçoit le paramètre brut Duration et qui fournit un signal Dur_mantissa égal au paramètre brut Duration dont les bits ont été décalés d'une position vers le bit de poids le plus significatif et qui correspond donc à la mantisse du paramètre brut Duration. Le signal Dur_mantissa est ainsi normalisé entre 0,5 et 1.
Le module de division 22 comprend un bloc DSP0 réalisant l'initialisation de l'algorithme en mettant en oeuvre la relation Math 4 et comprenant un multiplicateur MUL0 recevant le signal Dur_mantissa et le signal T1 et fournissant le produit du signal Dur_mantissa et du signal T1 et comprenant un soustracteur SOUS0 recevant le signal fourni par le multiplicateur MUL0 et le signal T1 et fournissant le signal X 0 .
Le module de division 22 comprend des blocs DSP1 et DSP2 mettant en oeuvre une première itération selon la relation Math 2. Le bloc DSP1 comprend un multiplicateur MUL1 recevant le signal X 0 et le signal Dur_mantissa et fournissant le produit du signal X 0 et du signal Dur_mantissa et comprenant un soustracteur SOUS1 recevant le signal fourni par le multiplicateur MUL1 et le chiffre 2 et fournissant la différence entre le chiffre 2 et le signal fourni par le multiplicateur MUL1. Le bloc DSP2 comprend un multiplicateur MUL2 recevant le signal fourni par le soustracteur SOUS1 et le signal X 0 et fournissant le signal X 1 .
Le module de division 22 comprend des blocs DSP3, DSP4 et DSP5 mettant en oeuvre une deuxième itération selon la relation Math 2. Le bloc DSP3 comprend un multiplicateur MUL3 recevant le signal Amp_mantissa et le signal X 1 et fournissant un signal Amp*X 1 égal au produit du signal Amp_mantissa et du signal X 1 . Le bloc DSP4 comprend un multiplicateur MUL4 recevant le signal X 1 et le signal Dur_mantissa et fournissant le produit du signal X 1 et du signal Dur_mantissa et comprenant un soustracteur SOUS4 recevant le signal fourni par le multiplicateur MUL4 et le chiffre 2 et fournissant la différence entre le chiffre 2 et le signal fourni par le multiplicateur MUL4. Le bloc DSP5 comprend un multiplicateur MUL5 recevant le signal Amp*X1 et le signal fourni par le soustracteur SOUS4 et fournissant le signal Amp*X2 égal au produit du signal X 2 et du signal Amp_mantissa.
Le module de division 22 comprend un soustracteur 104 qui reçoit le paramètre brut Start_val et le paramètre brut End_val et qui détermine une donnée Amp égale à la différence entre le paramètre brut End_val et le paramètre brut Start_val. Le module de division 22 comprend un module 106 qui détermine si la donnée Amplitude est positive et un module 108 qui fournit alors le bit Amp_exponant de poids le plus significatif de la donnée Amplitude et un module 110 qui détermine si la donnée Amplitude est négative et un module 112 qui fournit alors le bit Amp_exponant de poids le plus significatif de la donnée Amplitude. Le module de division 22 comprend un module 114 qui reçoit la donnée Amplitude et fournit un signal Amp_mantissa égal à la donnée Amplitude dont les bits ont été décalées d'un nombre de position égal à 13-Amp-exponant vers le bit de poids le plus significatif. Le signal Amp_mantissa correspond donc à la mantisse de la donnée Amplitude. Le signal Amp_mantissa est ainsi normalisé entre 0,5 et 1.
Le module de division 22 comprend un additionneur ADD1 qui reçoit le signal Amp_exponant, le chiffre 3, et le signal Dur_exponant et fournit un signal Coeff_exponant égal à la somme entre le signal Amp_exponant, le chiffre 3, diminuée du signal Dur_exponant.
Le module de division 22 comprend un module 116 qui reçoit le signal Amp*X 2 et le signal Coeff_exponant et fournit un signal Coeff_mantissa.
Le module de division 22 comprend un automate fini 118. Le rôle de l'automate fini 118 est de fournir les adresses d'écriture de la mémoire de données 30 pour l'écriture des paramètres de données Coeff_mantissa, Coeff_exponant, Start_val, et Rest dans la mémoire de données 30, les paramètres de données Rest étant fournis par le module de calcul de durée 24. L'automate fini 118 comprend deux états INIT_B et RUN_B. A l'état INIT_B, l'automate fini 118 est au repos. Le passage de l'état INI_B à l'état START_B est réalisé lorsque l'automate fini 21 met un bit start_B à la valeur logique "1". A l'état RUN_B, l'automate fini 118 reçoit l'adresse start_adresse de la mémoire de données 30 à laquelle doit débuter l'écriture des paramètres de données Coeff_mantissa, Coeff_exponant, et Start_val dans la mémoire de données 30, et détermine les adresses d'écriture write address successives de la mémoire de données 30 auxquelles sont écrits les paramètres de données Coeff_mantissa, Coeff_exponant, Start_val, et Rest dans la mémoire de données 30 au fur et à mesure de leur fourniture. Le passage de l'état RUN_B à l'état INI_B est réalisé lorsque l'automate fini 21 met le bit start_B à la valeur logique "0".