Circuit de connexion (116, 118) reliant un premier circuit (112, 114) d’un dispositif (100) à un bus (110) configuré pour permettre accès à un espace mémoire adressable (106, 108) du dispositif, le circuit de connexion étant configuré pour : - recevoir une adresse d’entrée, transmise par le premier circuit, l’adresse d’entrée correspondant à une adresse dans une première ou dans une deuxième plage d’adresses (106, 200) de l’espace mémoire adressable, l’espace mémoire adressable comprenant en outre une troisième plage d’adresse (300), non adressable par le premier circuit ; - comparer l’adresse d’entrée avec une adresse seuil ; - sur la base de la comparaison, générer une partie d’une adresse de sortie, l’adresse de sortie appartenant à la deuxième ou à la troisième plage d’adresses (200, 300) de l’espace mémoire adressable ; et - fournir la partie de l’adresse de sortie au bus (110). Circuit de connexion selon la revendication 1, dans lequel la partie de l’adresse de sortie comprend un ou plusieurs bits d’adresse supplémentaires, et le circuit de connexion (116, 118) est configuré pour fournir au bus (110) lesdits un ou plusieurs bits d’adresse supplémentaires comme bits les plus significatifs de l’adresse de sortie. Circuit de connexion selon la revendication 1 ou 2, configuré en outre pour : - si l’adresse d’entrée appartient à la deuxième plage d’adresse (200), générer l’un ou plusieurs bits le plus significatif de l’adresse de sortie à la valeur binaire "0" ; et - si l’adresse d’entrée appartient à la première plage d’adresse (106), générer l’un ou plusieurs bits le plus significatif de l’adresse de sortie à la valeur binaire "1". Dispositif comprenant : - un ou plusieurs circuits mémoires (106, 108) définissant un espace mémoire adressable comprenant une première, une deuxième et une troisième plages d’adresses (106, 200, 300) ; - un premier circuit (112, 114) n’étant pas capable de générer une adresse faisant partie de la troisième plage d’adresses ; - le circuit de connexion (116, 118) selon l’une quelconque des revendications 1 à 3 reliant le premier circuit à l’espace mémoire adressable. Dispositif selon la revendication 4, comprenant en outre un processeur (104), dans lequel le circuit de connexion (116) comprend en outre un registre (600), programmable par le processeur, le registre étant configuré pour mémoriser un premier bit dont la valeur définie si le circuit est dans un premier état ou dans un deuxième état, le deuxième état étant un état dans lequel le circuit de connexion est désactivé. Dispositif selon la revendication 5, dans lequel le registre (600) est configuré pour mémoriser un deuxième bit, programmable par le processeur et dont la programmation verrouille l’état du circuit de connexion (116) à l’état défini par la valeur du premier bit. Dispositif selon la revendication 5 ou 6, dans lequel le processeur (104) est un processeur 64 bits et le premier circuit (112, 114) est un circuit périphérique de 32 bits. Dispositif selon l’une quelconque des revendications 5 à 7, dans lequel l’espace mémoire comprenant les deuxième et troisième plages d’adresses est mis en œuvre par une mémoire volatile (108), la troisième plage d’adresse (300) étant adressable par le processeur (104). Dispositif selon l’une quelconque des revendications 5 à 8, dans lequel le premier circuit est un circuit périphérique (112) du dispositif. Dispositif selon l’une quelconque des revendications 5 à 8, dans lequel le premier circuit est un circuit d’accès direct à la mémoire (114), le circuit d’accès direct à la mémoire (114) étant configuré pour envoyer, sur la base du contenu d’un registre (702, 706), un signal d’activation au circuit de connexion, le signal d’activation programmant le circuit de connexion dans le premier état. Dispositif selon l’une quelconque des revendications 4 à 10, dans lequel le premier circuit est configuré pour transmettre l’adresse d’entrée au bus (110) relié à l’espace mémoire adressable et dans lequel l’adresse de sortie correspond à la concaténation de l’adresse d’entrée avec la partie de l’adresse de sortie fournie par le circuit de connexion (118). Dispositif selon l’une quelconque des revendications 4 à 11, dans lequel l’espace mémoire comprenant la première plage d’adresses est mis en œuvre par une mémoire interne (106) du dispositif. Procédé comprenant : - la transmission, par un premier circuit d’un dispositif, d’une adresse d’entrée, à un circuit de connexion du dispositif, le circuit de connexion reliant le premier circuit à un bus (110) configuré pour permettre accès à un espace mémoire adressable (106, 108) du dispositif, l’adresse d’entrée correspondant à une adresse dans une première ou dans une deuxième plage d’adresses d’un espace mémoire adressable, l’espace mémoire adressable comprenant en outre une troisième plage d’adresse, non adressable par le premier circuit ; et - la comparaison par le circuit de connexion de l’adresse d’entrée avec une adresse seuil ; et - sur la base de la comparaison, la génération, par le circuit de connexion, d’une partie d’une adresse de sortie, l’adresse de sortie appartenant à la deuxième ou à la troisième plage d’adresses (200, 300) de l’espace mémoire adressable ; et - fournir la partie de l’adresse de sortie au bus (110). Procédé selon la revendication 13, comprenant en outre : - transmettre, par le premier circuit, l’adresse d’entrée au bus (110) relié à l’espace mémoire adressable, l’adresse de sortie correspondant à la concaténation de l’adresse d’entrée avec la partie de l’adresse de sortie fournie par le circuit de connexion.