INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
La composition C1 selon l’invention a permis d’augmenter de manière significative (p=0.1%) la production de biomasse sèche par rapport au témoin et à la struvite (voir ).
Composition fertilisante favorisant le développement des mycorhizes La présente invention concerne une composition fertilisante favorisant le développement des mycorhizes.
- la est une vue en coupe schématique du collage du substrat donneur de la sur le substrat support de la ;
- la est une vue en coupe schématique du substrat semi-conducteur sur isolant obtenu après détachement du substrat donneur le long de la zone de fragilisation ;
- la est une vue schématique en coupe de l’oxydation thermique de la couche active du substrat semi-conducteur sur isolant de la ;
- la est une vue schématique en coupe du substrat semi-conducteur de la après retrait de la couche d’oxyde ;
- la est une illustration schématique d’une étape d’implantation d’espèces dans un substrat semi-conducteur
- la est une illustration schématique d’un mode de réalisation comportant une étape d’oxydation thermique ;
- la est un graphe présentant des courbes de concentration en bore en fonction de la profondeur dans le substrat semi-conducteur sur isolant, respectivement à l’issue d’un procédé de fabrication standard comprenant un traitement thermique rapide de lissage (I), d’un procédé de fabrication basé sur un substrat donneur appauvri en bore et l’utilisation d’un outil annulaire de protection du substrat pendant un traitement thermique rapide de lissage conçu pour minimiser la contamination par le bore (II) et d’un procédé mis en œuvre dans les mêmes conditions que le procédé (II) suivi du procédé de réduction de la concentration en bore selon l’invention (III).
Pour des raisons de lisibilité des figures, les différentes couches n’ont pas nécessairement été représentées à l’échelle.
Description détaillée de modes de réalisation Les figures 1 à 4 représentent, de manière connue de l’état de la technique, un procédé de fabrication Smart Cut TM d’un substrat semi-conducteur sur isolant, comprenant successivement au moins les étapes suivantes :
- l’implantation d’espèces ioniques dans un premier substrat semiconducteur 10, dit substrat donneur, de sorte à former une zone de fragilisation 11, tel que représenté sur la , ladite zone de fragilisation limitant une couche 12 à transférer ;
- la formation, sur un second substrat semiconducteur 20, appelé substrat receveur, d’une couche électriquement isolante 21, notamment obtenue par oxydation d’une partie superficielle du substrat 20, tel que représenté sur la ;
- le transfert d’une couche 12 du substrat donneur 10 par collage sur le substrat receveur 20, par l’intermédiaire de la couche électriquement isolante 21, puis par détachement du substrat donneur 10 le long de la zone de fragilisation 11, tel que représenté aux figures 3 et 4. Un substrat 1 de type semi-conducteur sur isolant est ainsi obtenu (cf. ).
De manière avantageuse, le substrat 1 est configuré pour les applications photoniques. De ce fait, l’épaisseur de la couche 12 transférée est préférentiellement comprise entre 100 et 600 nm et l’épaisseur de la couche électriquement isolante est préférentiellement comprise entre 200 nm et 3000 nm.
Selon une alternative, la couche électriquement isolante 21 peut être formée sur le substrat donneur 10 avant l’étape d’implantation.
L’invention concerne un procédé visant à réduire la concentration en bore de la couche semi-conductrice 12 du substrat.
Dans son mode de réalisation général, ce procédé fait intervenir, postérieurement à l’étape de transfert, un cycle de traitement thermique. Ce cycle comprend une étape d’oxydation thermique de la couche semi-conductrice 12, afin de former une couche sacrificielle d’oxyde 120 sur la couche semi-conductrice, cette étape étant représentée sur la . Durant l’oxydation, un phénomène de ségrégation a lieu, durant lequel des atomes de bore se déplacent de la couche semi-conductrice vers la couche sacrificielle d’oxyde 120, réduisant ainsi la concentration en bore de la couche semi-conductrice 12. Le cycle de traitement thermique comprend également une étape de traitement thermique, réalisée soit postérieurement à l’étape d’oxydation, soit simultanément à celle-ci. Cette étape de traitement thermique permet une redistribution des atomes de bore dans la couche semi-conductrice 12. Enfin, et en référence à la , on retire la couche sacrificielle d’oxyde 120 de sorte à exposer la couche semi-conductrice 12.
décrit les étapes du calcul d’un premier élément de données de sortie par un composant logique programmable, dans un mode de réalisation particulier de la technique proposée ;
décrit les étapes du calcul d’un deuxième élément de données de sortie par un composant logique programmable, dans un mode de réalisation particulier de la technique proposée.
Description détaillée de l’invention 1. Rappels des principes Comme explicité précédemment, l’invention vise à disposer d’une plateforme de calcul, notamment pour l’exécution d’algorithmes d’intelligence artificielle, qui soit polyvalente et peu gourmande en énergie. Pour ce faire, les inventeurs ont mis en œuvre une méthode de création d’un composant de calcul pseudo-générique, ce composant étant associée, au sein d’une plateforme, à un processeur généraliste, pour fournir une solution flexible d’exécution d’algorithmes d’intelligence artificielle, notamment. Le composant pseudo-générique est issu d’un travail de généralisation des calculs, notamment ceux réalisés dans le cas d’algorithmes d’intelligence artificielle, travail qui est présenté par la suite. Le principe général de l’invention consiste à effectuer une conception d’un composant pseudo-générique (également appelé composant logique programmable ou composant d’exécution), cette conception « pseudo générique » consistant à définir les calculs que ce composant d’exécution est en mesure de réaliser. Une fois le composant pseudo-générique paramétré (c’est-à-dire une fois que l’on a délimité les types de calculs que ce que ce composant peut effectuer), on configure ce composant d’exécution à la volée (c’est-à-dire au moment où son utilisation est requise) pour lui faire effectuer des calculs spécifiques. La configuration à la volée du composant consiste en la transmission d’un fichier de configuration. Ce fichier de configuration comprend les paramètres (fonctions, valeurs, coefficients, etc.) nécessaires à la mise en œuvre des calculs, dans les limites de généricité déterminées au moment de la conception. L’organisation de la mise en œuvre du composant pseudo-générique est effectuée par un processeur généraliste, associé, au sein d’une plateforme d’exécution, à ce composant pseudo-générique. Cette plateforme, globalement, peut se présenter sous la forme d’un SOC (de l’anglais pour « système on chip »). La plateforme d’exécution comprend ainsi un processeur généraliste, ayant la capacité d’accéder à une mémoire dite de niveau 1 (L1). Le processeur généraliste dispose également d’un accès à une ou plusieurs interfaces externes, telle que des interfaces réseaux, USB, UART, SPI, etc. Le processeur généraliste exécute un logiciel en charge de l’orchestration des exécutions du composant pseudo-générique. C’est ce logiciel qui fournit le fichier de configuration « à la volée » et des données sur lesquelles les calculs doivent être réalisés. Une fois cette configuration et ces données reçues, le composant pseudo-générique (ou composant logique programmable) effectue les calculs demandés par le fichier de configuration. Pour ce faire, le composant logique programmable met en œuvre conjointement sa propre mémoire (appelée mémoire de niveau 0, ou L0) et la mémoire de niveau 1 de la plateforme. Ainsi, le composant logique programmable dispose également des instructions permettant l’accès en lecture et en écriture à cette mémoire de niveau 1.
Ainsi, d’une manière générale, sur la base de la généralisation des calculs effectuée par les inventeurs, le procédé de création du composant logique programmable objet de l’invention comprend, comme illustré sur la dans un mode de réalisation particulier : Une étape d’obtention 11 d’un fichier de paramétrisation du composant logique programmable, comprenant, pour au moins une caractéristique dudit composant logique programmable, une valeur représentative de la capacité du composant logique programmable à disposer de cette caractéristique ; Une étape de compilation 12 du fichier de paramétrisation du composant logique programmable, délivrant, d’une part un fichier binaire (de type « bitstream ») d’implantation du composant logique programmable et d’autre part un fichier exécutable d’orchestration du fonctionnement du composant logique programmable ; Une étape de création 13 du composant logique programmable en fonction du fichier binaire (par exemple opération de flashage du fichier binaire « bitstream » sur un FPGA, ou encore création d’un ASIC sur la base du fichier binaire) ; et Une étape de chargement 14 du fichier exécutable par le processeur généraliste.
Ces étapes peuvent conduire à la fabrication (initialisation) d’une plateforme d’exécution intégrée (de type SOC, de l’anglais pour « System On Chip » ) comprenant à la fois le processeur généraliste, de la mémoire de niveau 1 accessible par le processeur généraliste, le composant logique programmable issu du fichier de paramétrisation (ce composant disposant de ressources déterminées à partir du fichier de paramétrisation et disposant d’une mémoire de niveau 0).
Muni de ce composant logique programmable et plus généralement de cette plateforme de mise en œuvre, l’invention se rapporte ensuite à la manière dont ce composant est utilisé au sein de la plateforme, notamment pour configurer et exécuter les différentes fonctionnalités d’intelligence artificielle qui y sont implantés. L’invention porte notamment sur la manière dont le composant logique programmable reçoit les données de configuration et exécute les algorithmes d’intelligence artificielle selon les directives fournies par le logiciel s’exécutant sur le processeur généraliste, en réalisant des écritures et lectures de mémoire de niveau 0 et de niveau 1).
Les sections suivantes détaillent les différentes caractéristiques du composant pseudo-générique et de la plateforme qui y est associée.
2. Généralisation des calculs En premier lieu, les inventeurs ont défini une formalisation d’opérations menées dans le cadre d’une série de calculs. Les calculs en question peuvent être des calculs matriciels, mais pas uniquement. Plus particulièrement, il est possible de décrire la méthodologie mise en œuvre par les inventeurs en se basant sur l’exemple particulier des réseaux de neurones. Ainsi, sur la base des constatations d’inefficacité, notamment énergétique, détaillées précédemment, les inventeurs ont défini une description générique de réseaux de neurones (a) disposant de capacités d'entraînement en ligne, (b) permettant la configuration et la reconfiguration à la volée pour tout type de réseau de neurone, (c) portable sur tout dispositif embarqué mais ciblant particulièrement les dispositifs FPGA/ASIC et (d) permettant la possibilité d'intégration dans une architecture d'apprentissage fédérée ou distribuée.
La base de l’approche des inventeurs repose sur l'affirmation que tous les réseaux neuronaux sont, en fait, des transformations d'un espace multidimensionnel (les dimensions d'entrée) en un autre (les dimensions de sortie). D’une manière générale, tout calcul est une transformation d'un espace multidimensionnel d'entrée en un espace multidimensionnel de sortie. Éventuellement, ces espaces d’entrée et de sortie peuvent être monodimensionnels (une transformation polynomiale à une seule variable par exemple).
Plus spécifiquement, deux opérations globales principales sont utilisées pour tout réseau de neurones :
- l'inférence : il s'agit de l'opération de prédiction, c'est généralement la partie qui s'exécute sur le composant électronique embarqué une fois que le réseau de neurones à été paramétré et entrainé ; cette inférence peut globalement être définie comme la résolution d’une équation à partir d’une pluralité de variable d’entrées ;
- l'apprentissage : c'est l'opération d'apprentissage composée de deux phases. La descente de gradient dans laquelle le but est de propager l'erreur entre la sortie (générée par le réseau de neurones) et la sortie attendue (étiquette, label) à toutes les couches et la seconde phase où l'objectif est de corriger la transformation afin de la rendre plus optimale pour la prochaine étape d'inférence (pour simplifier, mises à jour des coefficients de la transformation).
Ces deux phases sont décrites ci-après, et l’on constate qu’elles sont toutes deux équivalentes à un calcul matriciel multidimensionnel, comprenant un ensemble de paramètres d’entrées et de sorties (dimension d’entées, dimensions de sorties) et des paramètres internes (dimensionalité des matrices des couches cachées, poids – c’est-à-dire valeurs - de ces matrices, tailles et valeurs des biais et fonctions d’activation sélectionnées).
2.1 Opérations d'inférence (passe « feedforward »)
Pour la phase d'inférence complète (c'est-à-dire la passe « feedforward ») d'un réseau de neurones complexe, en considérant que Output = Y, Input = X, et W les données internes (internes à la transformation complète, généralement appelées les poids), il est possible écrire qu'un réseau de neurones est une fonction f(..) de X et W à Y :
Ou plus formellement,
Le cas échéant, le signal de commande peut comprendre l’une au moins des données suivantes : mesure de température, mesure de courant, consigne de tension, signal de verrouillage, signal CAN ou KLR30 par exemple.
L’unité de commande portée par la première carte électronique peut elle-même échanger des informations avec des modules portés par la première carte électronique, encore appelés « drivers », ces derniers commandant tout ou partie des interrupteurs électroniques. En variante, la commande des interrupteurs électroniques peut se faire directement via l’unité de commande.
Le chemin pour le signal de commande dans la première carte peut être ménagé par des pistes électriques de la première carte, notamment disposées sur une surface d’extrémité de cette première carte, et le chemin pour le signal de commande dans la deuxième carte peut être ménagé par des pistes électriques de la deuxième carte, notamment disposées sur une surface d’extrémité de cette deuxième carte.
Le chemin pour le signal de puissance dans la première carte peut être ménagé par des pistes électriques de la première carte, notamment disposées sur une surface d’extrémité de cette première carte, et le chemin pour le signal de puissance dans la deuxième carte peut être ménagé par des pistes électriques de la deuxième carte, notamment disposées sur une surface d’extrémité de cette deuxième carte. La connexion entre ces deux chemins de puissance peut se faire par un interconnecteur ou par une connexion vissée, par exemple mettant en œuvre des barres bus.
Dans tout ce qui précède, les interrupteurs électroniques peuvent être des transistors Mosfet ou des IGBT. Ces interrupteurs électroniques sont par exemple appariés en série pour définir des bras de commutation.
Ces interrupteurs électroniques peuvent définir un unique convertisseur de tension, par exemple un onduleur/redresseur ou un convertisseur DC/DC. En variante, la première carte électronique porte :
- un premier jeu d’interrupteurs électroniques définissant un onduleur/redresseur, et
- un deuxième jeu d’interrupteur électroniques définissant un convertisseur DC/DC.
Dans cette variante, le signal de commande peut être associé à un seul des deux convertisseurs, ou aux deux convertisseurs.
Dans tout ce qui précède, le chemin pour le signal de commande dans la deuxième carte électronique peut être ménagé dans une zone de cette deuxième carte électronique située en bordure de cette deuxième carte. Le fait de confiner la zone de la deuxième carte électronique dédiée au chemin pour le signal de commande en bordure de la deuxième carte électronique peut permettre de laisser le plus de place possible au traitement du signal de puissance par la deuxième carte électronique.
Le chemin pour le signal de commande dans la deuxième carte électronique peut être ménagé dans une zone de cette deuxième carte électronique délimitée par un blindage électromagnétique. Ce blindage permet d’éviter que le signal de commande ne soit pollué par le signal de puissance également acheminé via la deuxième carte électronique.
Ce blindage électromagnétique peut être assuré par un muret métallique, notamment en aluminium, coopérant avec la deuxième carte électronique. Ce muret peut être porté par une paroi du boîtier renfermant tout ou partie du composant électronique, ce muret venant en butée contre la deuxième carte électronique après assemblage du composant électronique. Ce muret est par exemple disposé d’un côté de la carte électronique. Ce blindage électromagnétique peut en variante, ou en combinaison, être assuré par des lames précontraintes élastiquement sur la deuxième carte. La précontrainte élastique des languettes est par exemple exercée par un couvercle dudit boîtier. Ces lames peuvent être disposées du côté de la deuxième carte électronique opposé à celui sur lequel est disposé le muret.
La zone de la deuxième carte électronique délimitée par le blindage électromagnétique peut représenter entre 5 et 15% de la surface de la deuxième carte électronique.
Dans tout ce qui précède, le signal de puissance peut véhiculer un courant alternatif, et l’étage de filtrage peut réaliser un filtrage du courant de mode commun et/ou un filtrage du courant différentiel de ce courant alternatif.
En variante, dans tout ce qui précède, le signal de puissance peut véhiculer un courant continu, et l’étage de filtrage peut réaliser un filtrage des bruits dans ce signal.
Le convertisseur de la première carte électronique est par exemple l’un d’un onduleur/redresseur et d’un convertisseur DC/DC.
Les joints des grains de silicium constituant la couche polycristalline constituent des pièges pour les charges électriques susceptibles de circuler. Ces pièges peuvent être formés par les liaisons chimiques non complètes ou pendantes au niveau de ces joints. On prévient ainsi la conduction électrique dans la couche de piégeage qui présente en conséquence une résistivité élevée, typiquement supérieure à 1000 Ohms.cm.
Outre le silicium polycristallin, la couche de piégeage peut être formée plus généralement d’une couche non monocristalline présentant des défauts structurels, tels que des dislocations, des joints de grains, des zones amorphes, des interstices, des inclusions, des pores…, ces défauts structurels étant aptes à piéger des charges électriques.
La couche de piégeage peut ainsi être formée par une implantation d’espèce relativement lourde, telle que de l’argon, dans une épaisseur superficielle du substrat de base, afin d’y former les défauts structurels constituant les pièges électriques. A titre d’exemple de cette approche, le document US10224233 propose une couche de piégeage formée de nanocavités disposées dans une zone superficielle d’un substrat de base, et obtenues par implantation d’hélium et d’azote.
On peut également former cette couche par porosification d’une épaisseur superficielle du substrat de base. Le document US10290533 propose ainsi une couche de piégeage constituée de pores formés à la surface du substrat de base, oxydés et emplis d’un matériau semi-conducteur, polycristallin ou amorphe.
Pour des raisons de simplicité de mise en œuvre, la couche de piégeage est toutefois généralement formée par dépôt d'une couche de silicium polycristallin déposée sur le substrat de base. Afin de préserver la qualité polycristalline de cette couche au cours des traitements thermiques que peut subir le support, on peut avantageusement prévoir une couche amorphe, en dioxyde de silicium par exemple, sur le substrat de base avant le dépôt de la couche de piégeage comme cela est proposé par les documents US8765571 et US9129800.
Le document US2015115480 propose quant à lui de former la couche de piégeage comme un empilement de couches amorphes ou polycristallines élémentaires passivées. Ces couches élémentaires peuvent notamment être composées de silicium, germanium, silicium germanium. On cherche par cet empilement à rendre plus robuste la couche de piégeage aux traitements thermiques que le support est amené à subir, en particulier lors des étapes de fabrication du substrat composite employant un tel support.
Le document US11251265 propose dans certains modes de mise en œuvre de former la couche de piégeage à partir d’une couche principale polycristalline et, intercalée dans cette couche, d’une couche intermédiaire formée d’un alliage de silicium et de carbone.
Dans le document WO2021110513 une couche polycristalline de carbure de silicium est formée directement sur le substrat de base, avant d’y placer la couche de piégeage polycristalline.
Dans le document EP3195352, la couche de piégeage est choisie dans le groupe constitué par le nitrure de carbone, le nitrure de carbone de silicium et une combinaison de ces matériaux.
Dans le document EP3195353, la couche de piégeage, amorphe ou cristalline, est formée d’un matériau présentant une bande interdite large et notamment un matériau choisi dans le groupe constitué par le nitrure d'aluminium, le nitrure de bore, le nitrure d'indium, le nitrure de gallium, le nitrure d'aluminium-gallium, le nitrure d'aluminium-gallium-indium, le nitrure d'aluminium-gallium-indium et de bore.
Dans le document EP3189544, la couche de piégeage est une couche amorphe de silicium dopé au carbone. Cette couche est formée sur un substrat de base en silicium présentant une couche superficielle d’oxyde de silicium.
Dans le document EP3266038, le dépôt de la couche de piégeage en silicium polycristallin est précédé par la formation d’une couche de nucléation constituée d’un oxyde de silicium, d’un nitrure de silicium ou d’un oxynitrure de silicium. Cette couche de nucléation est traitée thermiquement pour y former des trous.
Le document US10468295 prévoit de former une couche de nitrure de silicium ou d’oxynitrure de silicium entre une couche de piégeage en silicium polycristallin et une couche diélectrique d’oxyde de silicium. Cette couche peut être obtenue par dépôt ou par nitruration/oxynitruration de la couche de piégeage et vise à préserver la résistivité de la couche de piégeage et à éviter sa recristallisation.
D’une manière générale, cet état de la technique révèle le besoin de disposer d’un support pour un substrat composite comportant une couche de piégeage qui présente une résistivité élevée. Cette couche de piégeage a pour but d’assurer la linéarité d’un signal électrique se propageant dans une couche active formée en surface du substrat et incluant la couche mince cristalline, en diminuant le couplage entre cette couche active et le support. La linéarité doit être suffisante pour répondre au cahier des charges d’une grande variété d’applications, en particulier les applications radiofréquences.
Le document US 2021/0111019 A1 propose une solution visant à limiter l’absorption de signaux RF et reposant sur l’utilisation d’une couche semiconductrice poreuse, en particulier une couche de silicium poreux, intégrée dans une structure de type SOI (Silicon On Insulator) incluant une couche de piégeage de charges électriques et une couche cristalline épitaxiée sur la couche semiconductrice poreuse. On ne connait cependant pas de solution technique satisfaisante pour intégrer la formation de couches de silicium poreux dans un procédé industriel de fabrication de composants semiconducteurs tels que des circuits RF sur de substrats de type SOI. En outre, le silicium poreux présente certaines limitations comme une importante fragilité mécanique due à sa porosité qu’il est difficile de réduire suffisamment, l’influence sur les performances radiofréquences de la conductivité initiale du silicium rendu poreux ou encore l’impossibilité de le former directement sur des substrats de haute résistivité électrique.