Système (1) comprenant une mémoire (8), la mémoire (8) comprenant une pluralité d’unités mémoires (8a, 8b, 8c, 8d, 8e) accessibles en écriture et en lecture, chaque unité mémoire comprenant une matrice (MEM) de cellules mémoire et un circuit périphérique (PER) d'accès auxdites cellules mémoire, chaque unité mémoire étant configurable dans un premier ou un deuxième mode de fonctionnement, la matrice de cellules mémoire étant configurée, dans le premier et le deuxième modes de fonctionnement, pour retenir des données jusqu’à une mise hors tension ultérieure de l’unité mémoire, le circuit périphérique étant alimenté dans le premier mode de fonctionnement et n'étant pas alimenté dans le deuxième mode de fonctionnement, le système comprenant en outre un contrôleur (10) configuré pour configurer dans le deuxième mode de fonctionnement toute unité mémoire de la mémoire n’ayant subi aucun accès en écriture ou en lecture pendant une durée déterminée. Système selon la revendication 1, dans lequel le contrôleur (10) est configuré pour configurer dans le premier mode de fonctionnement toute unité mémoire (8a, 8b, 8c, 8d, 8e) de la mémoire (8) pour laquelle un accès en écriture ou en lecture est réalisé. Système selon la revendication 1 ou 2, dans lequel, pour chaque unité mémoire (8a, 8b, 8c, 8d, 8e), le circuit périphérique (PER) de l'unité mémoire est alimenté par une source (vddm) d'un potentiel de référence haut par l'intermédiaire d'un interrupteur (SWa, SWb, SWc, SWd, SWe) commandable, le contrôleur (10) étant configuré pour commander la fermeture de l'interrupteur commandable lorsque l'unité mémoire est dans le premier mode de fonctionnement et pour commander l'ouverture de l'interrupteur commandable lorsque l'unité mémoire est dans le deuxième mode de fonctionnement. Système selon l’une quelconque des revendications 1 à 3, dans lequel le contrôleur (10) comprend, pour chaque unité mémoire (8a, 8b, 8c, 8d, 8e), un registre (12a, 12b, 12c, 12d, 12e) et dans lequel le contrôleur (10) comprend une unité de traitement (14) configurée pour stocker une première valeur dans le registre lorsque l'unité mémoire correspondante est dans le premier mode de fonctionnement ou une deuxième valeur dans le registre lorsque l'unité mémoire correspondante est dans le deuxième mode de fonctionnement. Système selon la revendication 4, dans lequel le contrôleur (10) comprend un compteur (18a, 18b, 18c, 18d, 18e) pour chaque unité mémoire (8a, 8b, 8c, 8d, 8e), chaque compteur étant incrémenté à chaque impulsion d'un signal d'horloge (CLK), l'unité de traitement (14) étant configurée pour réinitialiser le compteur lorsqu'un accès en lecture ou en écriture à l'unité mémoire correspondante est réalisé. Système selon la revendication 5, dans lequel, pour chaque unité mémoire (8a, 8b, 8c, 8d, 8e), l'unité de traitement (14) est configurée pour stocker la deuxième valeur dans le registre (12a, 12b, 12c, 12d, 12e) correspondant lorsque le compteur (18a, 18b, 18c, 18d, 18e) correspondant dépasse un seuil. Système selon l’une quelconque des revendications 1 à 6, dans lequel la mémoire est une mémoire volatile, par exemple une mémoire RAM. Système selon l’une quelconque des revendications 1 à 7, du type système sur puce. Procédé de contrôle d’une mémoire (8), comprenant une pluralité d’unités mémoires (8a, 8b, 8c, 8d, 8e) accessibles en écriture et en lecture, chaque unité mémoire comprenant une matrice (MEM) de cellules mémoire et un circuit périphérique (PER) d'accès auxdites cellules mémoire, la matrice de cellules mémoire étant configurée, dans le premier et le deuxième modes de fonctionnement, pour retenir des données jusqu’à une mise hors tension ultérieure de l’unité mémoire, le circuit périphérique étant alimenté dans le premier mode de fonctionnement et n'étant pas alimenté dans le deuxième mode de fonctionnement, le procédé comprenant la configuration dans le deuxième mode de fonctionnement de toute unité mémoire de la mémoire n’ayant subi aucun accès en écriture ou en lecture au-delà d'une durée déterminée. Procédé selon la revendication 9, comprenant la configuration dans le premier mode de fonctionnement de toute unité mémoire (8a, 8b, 8c, 8d, 8e) de la mémoire (8) pour laquelle un accès en écriture ou en lecture est réalisé.