INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Résumé Des modes de réalisation concernent un procédé pour la sauvegarde et la restauration d'une graine détenue par un portefeuille de cryptoactifs, comprenant les étapes consistant à prévoir une pluralité de serveurs de sauvegarde et, au moyen du portefeuille de cryptoactifs, générer une pluralité de données secrètes à partir de la graine et transférer à chaque serveur de sauvegarde l'une des données secrètes fournies par le portefeuille de cryptoactifs, le procédé comprenant également une étape de chiffrement, au moyen d’une fonction de chiffrement de graine et d'une clé de chiffrement de graine, d’au moins une des données secrètes générées à partir de la graine, avant de la transférer à un serveur de sauvegarde.
Selon un mode de réalisation, l'étape de chiffrement d'au moins une des données secrètes comprend au moins l’une des étapes suivantes : au moyen de la fonction de chiffrement de graine et de la clé de chiffrement de graine, chiffrer la graine avant de générer la pluralité de données secrètes à partir de la graine, au moyen de la fonction de chiffrement de graine et de la clé de chiffrement de graine, chiffrer ladite au moins une donnée secrète avant de la transférer à un serveur de sauvegarde.
Cette charge parasite dépendante des tensions de seuil entre le transistor évacuation et le transistor de comptage est une erreur de deuxième ordre car la capacité parasite du nœud d’aiguillage est très inférieure à la capacité d’injection, mais cette erreur devient dominante dans le cadre de l’invention qui a supprimé les erreurs de premier ordre.
Pour améliorer la précision du compteur analogique et réduire l’amplitude possible des seuils du signal de sortie, il peut être recherché d’annuler la différence de tension de seuil entre le transistor d’évacuation et le transistor de comptage des deux lignes du circuit d’aiguillage. Pour ce faire, il est possible d’utiliser une phase de réinitialisation du compteur pour mémoriser dans une capacité d’offset la différence de tension de seuil entre les deux transistors des deux lignes du circuit d’aiguillage. Il est ensuite possible de soustraire cette valeur d’offset stockée dans la capacité d’offset pour obtenir le signal logique d’entrée variable à partir d’un signal logique d’entrée contrôlé. Ainsi, les charges transférées dans la capacité d’intégration peuvent être indépendantes de la différence de tension de seuil entre le transistor d’évacuation et le transistor de comptage des deux lignes du circuit d’aiguillage et les seuils de tension du signal de sortie peuvent être réduits, de sorte à augmenter la précision du compteur analogique.
Dans ce mode de réalisation, la ligne d’évacuation des charges comprend également : - une capacité d’offset connectée entre un signal logique d’entrée contrôlé et la grille du transistor d’évacuation de sorte que le signal logique d’entrée variable soit obtenu à partir du signal logique d’entrée contrôlé en appliquant un offset généré par la tension de la capacité d’offset ; - un premier transistor d’offset monté entre le drain du transistor d’évacuation et la troisième tension de polarisation, la source du premier transistor d’offset étant connectée à la troisième tension de polarisation, son drain étant connecté au drain du transistor d’évacuation et sa grille étant commandée par un premier signal d’offset généré par le circuit de génération de signaux de commande ; et - un second transistor d’offset monté entre le drain et la grille du transistor d’évacuation, le drain du second transistor d’offset étant connecté au drain du transistor d’évacuation, sa source étant connectée à la grille du transistor d’évacuation et sa grille étant commandée par un second signal d’offset généré par le circuit de génération de signaux de commande.
Le circuit de génération de signaux de commande est alors configuré pour commander le premier signal d’offset et le second signal d’offset de sorte à générer successivement les épisodes suivants dans une période de réinitialisation : - un épisode de charge de la capacité d’offset dans lequel le premier transistor d’offset est passant et le second transistor d’offset est passant ; - un épisode de décharge de la capacité d’offset dans lequel le premier transistor d’offset est bloqué et le second transistor d’offset est passant, cet épisode de décharge étant maintenu pendant un certain nombre de cycles de calibration au cours desquels les phases d’initialisation, de précharge et de charge sont mises en œuvre ; et - un épisode d’échantillonnage de la capacité d’offset dans lequel le premier transistor d’offset est bloqué et le second transistor d’offset est bloqué ; - le signal d’entrée logique contrôlé étant fixé à une valeur de tension de réinitialisation durant les épisodes de charge, de décharge et d’échantillonnage.
Le circuit de génération de signaux de commande est également configuré pour commander le premier signal d’offset et le second signal d’offset de sorte que le premier transistor d’offset soit passant et le second transistor d’offset soit bloqué dans la période de comptage.
Pour mettre en œuvre ce mode de réalisation, le signal de commande doit donc correspondre à un signal logique d’entrée « contrôlé », c’est-à-dire un signal logique généré par le circuit de génération de signaux de commande.
Dans la période de réinitialisation, pour obtenir un chargement de la capacité d’offset avec une tension représentant la différence de tension de seuil entre le transistor d’évacuation et le transistor de comptage des deux lignes du circuit d’aiguillage, il est nécessaire de fixer le signal de logique d’entrée contrôlé à une tension prédéfinie.
Cette tension prédéfinie est appliquée sur une première borne de la capacité d’offset alors que la seconde borne de la capacité d’offset est reliée à la troisième tension de polarisation, à travers le second transistor d’offset qui est rendu passant. Le premier transistor d’offset étant initialement passant dans l’épisode de charge, la capacité d’offset est alors chargée à sa charge maximale. Le premier transistor d’offset est ensuite bloqué, le drain et la grille du transistor d’évacuation devient un nœud flottant dans l’épisode de décharge, polarisé par la capacité d’offset.
Pour calibrer la capacité d’offset à la valeur voulue, des charges calibrées doivent être générées par le circuit de génération périodique de charges calibrées en mettant en œuvre les phases d’initialisation, de précharge et de charge autrement utilisées dans l’épisode de décharge. Ainsi, en utilisant plusieurs cycles de calibration consécutifs dans l’épisode de décharge, par exemple 5 cycles, il est possible de décharger progressivement la capacité d’offset vers une valeur voulue finale qui est représentative de la différence de tension de seuil entre le transistor d’évacuation et le transistor de comptage des deux lignes du circuit d’aiguillage.
Cette valeur est atteinte de façon asymptotique car, dans un premier temps, les charges calibrées passent par le transistor d’évacuation, et déchargent la capacité d’offset, cette décharge fait baisser la tension de grille du transistor d’évacuation jusqu’à son seuil de conduction, c’est-à-dire le moment ou les charges calibrées passent entièrement par le deuxième transistor. Ce seuil de conduction sur la grille du transistor d’évacuation est représentatif de la différence de tension de seuil entre le transistor d’évacuation et le transistor de comptage.
Pour terminer cette période de réinitialisation, le deuxième transistor d’offset est bloqué pour échantillonner la valeur voulue sur la capacité d’offset. Ainsi, dans l’épisode d’échantillonnage, le premier transistor d’offset est rendu passant pour revenir aux conditions initiales. La grille du transistor d’évacuation est alors commandée avec un décalage d’offset qui aligne le seuil de conduction à la même valeur pour tous les pixels, la charge parasite du nœud d’aiguillage est alors identique pour tous les pixels, il n’y a plus de dépendance avec la différence des tensions de seuil entre le transistor d’évacuation et le transistor de comptage.
Préférentiellement, le compteur analogique de l’invention est intégré dans un pixel d’une matrice dans laquelle chaque pixel intègre un compteur analogique. Pour ce faire, chaque pixel a besoin de signaux de commande pour fonctionner correctement. Ces signaux peuvent être des signaux de polarisation, des signaux logiques classiques prenant le niveau des alimentations, des signaux logiques avec des niveaux de tension spécifiques pour le « 0 » et le « 1 », et des signaux logiques ou analogiques qui sont dépendants de l’entrée logique qui valide le comptage… Il peut également y avoir des signaux plus complexes tels que le signal d’entrée contrôlé qui doit prendre trois niveaux de tension distincts : un niveau de tension dans la période de réinitialisation et deux niveaux de tension pour valider ou non le comptage dans la période de comptage.
Dans la mesure du possible, tous ces signaux sont générés à l’extérieur de la matrice de pixels, mais le signal d’entrée logique est spécifique à chaque pixel, et il est donc généré dans le pixel, c’est par exemple la sortie d’un comparateur, ou les deux sorties complémentées d’un comparateur. Il y a donc nécessité d’avoir un circuit dans le pixel pour mettre en forme les signaux de commande à partir du signal d’entrée interne au pixel. Ce circuit doit être le plus petit possible car il est implanté dans le pixel.
Ainsi, pour optimiser la surface disponible pour le compteur analogique, il est préférable d’utiliser des signaux de commande identiques pour plusieurs compteurs analogiques afin que ces signaux de commande puissent être mutualisés et générés à l’extérieur de la surface de chaque pixel. Pour ce faire, il est possible d’améliorer la ligne d’évacuation des charges pour fixer la tension sur le signal logique d’entrée dans la période de réinitialisation par des signaux externes, générés de manière centralisée.
Dans ce mode de réalisation, la ligne d’évacuation des charges comprend également un circuit de génération du signal logique d’entrée variable; ce circuit comprenant : - un premier transistor de génération dont une première borne, source ou drain, est connectée à un premier signal de génération, une seconde borne, source ou drain, est connectée au signal logique d’entrée contrôlé, et la grille est connectée à un signal logique d’entrée non-contrôlé ; et - un second transistor de génération dont une première borne, source ou drain, est connectée à un second signal de génération, une seconde borne, source ou drain, est connectée au signal logique d’entrée contrôlé, et la grille est connectée à un signal complémentaire du signal logique d’entrée non-contrôlé.
Le circuit de génération de signaux de commande est configuré pour commander le premier signal de génération et le second signal de génération de sorte que : - le premier signal de génération est à l’état bas dans la phase de charge et à l’état haut dans les phases d’initialisation et de précharge de la période de comptage ; et - le second signal de génération est à l’état haut dans les phases d’initialisation, de précharge et de charge de la période de comptage ; le premier signal de génération et le second signal de génération présentant une tension de réinitialisation durant une période de réinitialisation de sorte à fixer le signal logique d’entrée contrôlé à la tension de réinitialisation durant une période de réinitialisation.
Pour détecter les événements sur un signal logique d’entrée vp ou vn, ce signal logique d’entrée est pris en considération dans le circuit d’aiguillage 16. Ce circuit d’aiguillage 16 permet de transférer les charges calibrées de la capacité d’injection Cinj dans la capacité d’intégration Cint lorsque le comptage est validé par le signal logique d’entrée vp ou vn ou d’évacuer ses charges vers une troisième tension de polarisation Vpol3. Pour ce faire, le circuit d’aiguillage 16 comprend préférentiellement deux lignes L1 et L2. Une ligne d’évacuation des charges L1 est formée par un transistor d’évacuation Md1. Dans l’exemple de la , le transistor d’évacuation Md1 est constitué d’un transistor NMOS dont la source est connectée sur le nœud d’aiguillage N2 et dont le drain est connecté à la troisième tension de polarisation Vpol3.
La seconde ligne correspond à une ligne de transfert de charges L2 qui comporte un transistor de comptage Md2. Dans l’exemple de la , le transistor de comptage Md2 est constitué d’un transistor NMOS dont la source est connectée sur le nœud d’aiguillage N2 et dont le drain est connecté à la tension de sortie Vint, c’est-à-dire à la capacité d’intégration Cint.
La grille des transistors Md1 et Md2 est commandée par deux signaux logiques d’entrée vp et vn qui déterminent si les charges stockées dans la capacité d’injection Cinj sont évacuées ou transférées dans la capacité d’intégration Cint. Plus précisément, ces deux signaux logiques d’entrée vp et vn fonctionnent comme une paire différentielle, et c’est la différence entre ces deux signaux logiques d’entrée vp et vn qui déterminent si les charges stockées dans la capacité d’injection Cinj sont évacuées ou transférées dans la capacité d’intégration Cint. Ainsi, en plaçant le signal logique d’entrée vn à une valeur fixe, il est possible de définir si les charges stockées dans la capacité d’injection Cinj sont évacuées ou transférées, simplement en modifiant l’état du signal logique d’entrée vp.
Le fonctionnement de ce circuit de la est plus particulièrement décrit en référence avec la qui illustre un exemple de mise en œuvre de deux cycles de détection Cd au cours d’une période de comptage Pc. Chaque cycle de détection Cd comporte trois phases.
Une phase d’initialisation E1 permet de charger la capacité d’injection Cinj. Lors de cette phase, le transistor de contrôle d’injection Mct et le transistor de charge Mc sont passants alors que le transistor de transfert Mt est bloqué. Pour commander cette phase d’initialisation E1, le signal d’horloge Φ est placé à l’état haut alors que le signal d’horloge /Φ est placé à l’état bas. La durée de cette phase d’initialisation E1 est sélectionnée pour que la capacité d’injection Cinj puisse être complètement chargée.
Après cette phase initialisation E1, une phase de précharge E2 consiste à placer le transistor de contrôle d’injection Mct et le transistor de transfert Mt passants, alors que le transistor de charge Mc est bloqué. Ainsi, cette phase de précharge E2 est obtenue en passant le signal Φ à l’état bas et le signal d’horloge /Φ à l’état haut. Par ailleurs, dans cette phase de précharge E2, la tension de commande vt est fixée à une première valeur vtx1. Suite à cette phase de précharge E2, une phase de charge E3 consiste à modifier la tension de commande vt à une seconde valeur vtx2 afin d’appliquer une discontinuité de tension aux bornes de la capacité d’injection Cinj.
Cette discontinuité de tension entre la phase de précharge E2 et la phase de charge E3 entraîne un transfert de charges commandé par la variation de tension appliquée sur le signal de commande vt.
Plus précisément, dans la phase de précharge E2, la capacité Cinj se décharge progressivement jusqu’à ce que la tension Vinj aux bornes de cette capacité soit polarisée à vtx1-vtMct, avec vtMct correspondant à la tension de seuil du transistor de contrôle d’injection Mct. En appliquant un second niveau de tension vtx2 > vtx1 lors de la phase de charge E3, la capacité Cinj se décharge et le signal Vinj passe de vtx1-vtMct à vtx2-vtMct, la quantité de charges transférée est alors exactement vtx2-vtx1 divisé par la valeur de capacité de la capacité Cinj.
La tension de seuil du transistor de contrôle d’injection vtMct évolue légèrement, par effet bulk, avec la polarisation de la source du transistor de contrôle d’injection Vinj, cet effet réduit très légèrement la valeur de la charge transférée par rapport à la théorie, mais la dégradation de la précision de la charge transférée est du second ordre.
Dans l’exemple de la , lors du premier cycle de détection Cd, le signal vp passe de la valeur vp1 à vp2 avant que le signal de commande vt passe de la valeur vtx1 à vtx2.
Ainsi, le signal vp est à l’état bas vp2 lors de la transition entre la phase de précharge E2 et la phase de charge E3. Ce niveau de tension du signal logique d’entrée vp induit un comptage, c’est-à-dire un transfert de charges depuis la capacité d’injection Cinj vers la capacité d’intégration Cint. Il s’ensuit que la valeur Vint aux bornes de la capacité d’intégration Cint est diminuée depuis la tension vs1 à la tension vs2 lors de ce comptage.
Lors du second cycle de détection Cd illustré sur la , lorsque le signal vt passe de la tension vtx1 à vtx2, aucun évènement n’apparait sur le signal d’entrée vp et le signal vp reste à l’état haut. Il s’ensuit que les charges sont évacuées vers la troisième tension de polarisation Vpol3 et que la tension de sortie Vint n’est pas modifiée.
La tension Vinj aux bornes de la capacité d’injection Cinj illustre bien les deux phases de décharge de cette capacité d’injection avec les niveaux de tension Vi1 et Vi2 qui résultent des phases de précharge E2 et des phases de charge E3. De même, l’évolution de la tension sur les nœuds d’injection N1 et d’aiguillage N2 illustre également l’évolution de la tension dans le circuit de la selon qu’il y a ou non un transfert des charges de la capacité d’injection Cinj vers la capacité d’intégration Cint.
Pour assurer les décharges nécessaires de la capacité d’injection Cinj dans les phases de précharge E2 et de charge E3, et assurer la précision de la charge transférée pour le comptage, la durée de convergence de la décharge de la capacité d’injection Cinj peut être choisie identique dans les phases de précharge E2 et de charge E3. Cette durée est définie entre le début de la phase E2 et l’instant de commutation de vp entre vp1 et vp2.
Outre la forme des signaux visibles sur cette et permettant de commander le compteur 10 de la , il est à noter que l’amplitude du signal d’horloge /Φ peut également être réglée pour que le transistor de transfert Mt assure une fonction cascode avec le transistor de contrôle d’injection Mct. Ainsi, ce transistor de transfert Mt n’est pas en régime ohmique. Typiquement, le signal Φ peut évoluer entre 0 et 5 Volts alors que le signal /Φ peut évoluer entre 0 et 2,1 Volts. La tension vt peut quant à elle évoluer entre la tension vtx1 comprise entre 0,7 et 1,1 Volt et la tension vtx2 comprise entre 1,5 et 1,9 Volts. En fixant le signal vn entre 2,3 et 2,5 Volts, le signal vp peut évoluer à l’état haut entre 2,6 et 2,9 Volts et à l’état bas entre 1,9 et 2,2 Volts.
Bien entendu, le schéma de la est illustré avec des transistors NMOS et la première et la seconde tension de polarisation Vpol1 et Vpol2 sont fixées à la masse alors que la troisième tension de polarisation Vpol3 correspond un niveau de tension haut, par exemple 5 Volts. Comme il est connu dans la technologie CMOS, il est possible de réaliser un circuit équivalent en utilisant des transistors PMOS pour former le transistor de contrôle d’injection Mct, les deux transistors de transfert Mc et Mt, et les deux transistors Md1 et Md2 du circuit d’aiguillage 16. Pour ce faire, la première et la seconde tension de polarisation Vpol1 et Vpol2 correspondent à des niveaux hauts de tension alors que la troisième tension de polarisation Vpol3 est fixée à la masse.
est une représentation schématique d’une première partie des signaux de commande et des tensions du compteur analogique de la ;
est une représentation schématique d’une seconde partie des signaux de commande et des tensions du compteur analogique de la ;
est une représentation schématique d’une première partie des signaux de commande et des tensions du compteur analogique de la dans un épisode de charge d’une période de réinitialisation ;
est une représentation schématique d’une seconde partie des signaux de commande et des tensions du compteur analogique de la dans un épisode de charge de la période de réinitialisation ;
est une représentation schématique d’une première partie des signaux de commande et des tensions du compteur analogique de la dans un épisode d’échantillonnage de la période de réinitialisation ; et
est une représentation schématique d’une seconde partie des signaux de commande et des tensions du compteur analogique de la dans un épisode d’échantillonnage de la période de réinitialisation.
Description détaillée de l’invention La illustre un compteur analogique 10 selon un mode de réalisation de l’invention. Au sein de ce compteur analogique 10, un circuit électronique permet de compter le nombre d’événements d’un signal logique d’entrée vp ou vn survenus au cours d’une période de comptage Pc. Pour ce faire, le circuit électronique est divisé en plusieurs parties : - un circuit de génération périodique d’une quantité calibrée de charge 15, - un circuit d’aiguillage 16, - un circuit de génération de signaux de commande 17 et - un circuit de remise à zéro 18.
Ces différents circuits 15 à 18 visent à commander le stockage d’une quantité de charges prédéterminée dans chaque cycle de détection Cd de la période de comptage Pc lorsqu’un événement est détecté sur le signal logique d’entrée vp ou vn. Ces quantités calibrées de charges sont stockées dans une capacité d’intégration Cint montée entre une tension de sortie Vint et la masse.
Le circuit de remise à zéro 18 permet de réinitialiser la tension de sortie Vint aux bornes de la capacité d’intégration Cint au moyen d’un signal reset. Pour ce faire, le circuit de remise à zéro 18 peut être réalisé au moyen d’un transistor Mr de type PMOS dont le drain est connecté à la tension Vint et la source est connectée à une tension d’initialisation Vinit correspondant à la tension à appliquer à la tension de sortie Vint pour réinitialiser le compteur analogique 10.
La grille du transistor Mr est commandée par un signal de remise à zéro reset généré par le circuit de génération de signaux de commande 17. Par exemple, la tension Vinit peut correspondre à une tension de 3 Volts permettant de réinitialiser la tension Vint aux bornes de la capacité d’intégration Cint à 3 Volts au début du comptage. Ce circuit de remise à zéro 18 peut prendre d’autres formes sans changer l’invention.
Pour générer des charges calibrées lors de chaque cycle de détection Cd, l’invention propose d’implémenter un circuit de génération périodique 15 d’une quantité calibrée de charges comportant une capacité d’injection Cinj, un transistor de contrôle d’injection Mct, un transistor de charge Mc et un transistor de transfert Mt. La capacité d’injection Cinj, ainsi que la capacité d’intégration Cint, peuvent être réalisées par des capacités MOS. Contrairement à la capacité d’intégration Cint qui vise à stocker plusieurs quantités de charges distinctes afin de compter les événements survenus sur le signal logique d’entrée vp ou vn, la capacité d’injection Cinj peut présenter une valeur de capacité beaucoup plus faible que celle de la capacité d’intégration Cint. L’ordre de grandeur de la capacité d’injection Cinj est la dizaine de femtofarad, par exemple 10 fF, alors que l’ordre de grandeur de la capacité d’intégration Cint est la centaine de femtofarad, par exemple 500 fF.
Cette capacité d’injection Cinj est connectée à l’une de ses bornes à une première tension de polarisation Vpol1, alors que l’autre borne de la capacité d’injection Cinj est connectée au transistor de contrôle d’injection Mct. Dans l’exemple de la , le transistor de contrôle d’injection Mct est constitué d’un transistor NMOS, dont la source est connectée à la capacité d’injection Cinj alors que le drain est connecté à un nœud d’injection N1. Par ailleurs, la grille du transistor de contrôle d’injection Mct est connectée à une tension de commande vt générée par le circuit de génération de signaux de commande 17.
Le nœud d’injection N1 est également connecté au transistor de charge Mc et au transistor de transfert Mt. Plus précisément, le transistor de charge Mc est connecté entre le nœud d’injection N1 et une seconde tension de polarisation Vpol2.