Compteur analogique (10-12) du nombre d’évènements d’au moins un signal logique d’entrée (vp, vn, vdata, outcomp) au cours d’une période de comptage (Pc), ladite période de comptage (Pc) comportant un ensemble de cycles de détection (Cd) au cours desquels un évènement du signal logique d’entrée (vp, vn, vdata, outcomp) peut être détecté, caractérisé en ce que le compteur analogique (10-12) comprend : - un circuit de génération périodique d’une quantité calibrée de charges (15) pour chaque cycle de détection (Cd) ; - une capacité d’intégration (Cint) configurée pour stocker ladite quantité calibrée de charges lors de chaque cycle de détection (Cd) de la période de comptage (Pc) pour lequel un évènement du signal logique d’entrée (vp, vn, vdata, outcomp) est détecté de sorte qu’une tension de sortie (Vint), aux bornes de la capacité d’intégration (Cint), est représentative du nombre d’évènements du signal logique d’entrée (vp, vn, vdata, outcomp) détectés au cours de la période de comptage (Pc) ; - un circuit d’aiguillage (16) de la quantité calibrée de charges commandé par le signal logique d’entrée (vp, vn, vdata, outcomp) pour stocker ladite quantité calibrée de charges dans la capacité d’intégration (Cint) uniquement lorsqu’un évènement est détecté sur le signal logique d’entrée (vp, vn, vdata, outcomp) ; - un circuit de génération de signaux de commande (17) du compteur analogique (10-12) ; et - un circuit de remise à zéro (18) de la tension de sortie (Vint) aux bornes de la capacité d’intégration (Cint) de sorte à réinitialiser le comptage ; - le circuit de génération périodique d’une quantité calibrée de charges (15) comprenant : - une capacité d’injection (Cinj) configurée pour stocker la quantité calibrée de charges lors de chaque cycle de détection (Cd) et connectée par l’une de ses bornes à une première tension de polarisation (Vpol1) ; - un transistor de contrôle d’injection (Mct) dont la source est connectée à l’autre borne de la capacité d’injection (Cinj), dont la grille est connectée à une tension de commande (Vt), et dont le drain est connecté à un nœud d’injection (N1) ; - un transistor de charge (Mc) dont la source est connectée à une seconde tension de polarisation (Vpol2) et dont le drain est connecté au nœud d’injection (N1) ; et - un transistor de transfert (Mt) dont la source est connectée au nœud d’injection (N1) et dont le drain est connecté à un nœud d’aiguillage (N2) ; - la grille des deux transistors de charge et de transfert (Mc, Mt) étant commandée par des signaux d’horloge (Φ, /Φ) en opposition de phase de sorte à charger ladite capacité d’injection (Cinj), puis à transférer les charges accumulées dans ladite capacité d’injection (Cinj) au circuit d’aiguillage (16) ; - le circuit de génération de signaux de commande (17) étant configuré pour commander la tension de commande (Vt) et les signaux d’horloge (Φ, /Φ) de sorte à générer successivement les phases suivantes à chaque cycle de détection (Cd) : - une phase d’initialisation (E1) au cours de laquelle le transistor de contrôle d’injection (Mct) et le transistor de charge (Mc) sont passants alors que le transistor de transfert (Mt) est bloqué ; - une phase de précharge (E2) au cours de laquelle le transistor de contrôle d’injection (Mct) et le transistor de transfert (Mt) sont passants alors que le transistor de charge (Mc) est bloqué, la tension de commande (Vt) étant fixée à une première valeur (vtx1) ; et - une phase de charge (E3) au cours de laquelle le transistor de contrôle d’injection (Mct) et le transistor de transfert (Mt) sont passants alors que le transistor de charge (Mc) est bloqué, la tension de commande (Vt) étant fixée à une seconde valeur (vtx2). Compteur analogique selon la revendication 1, dans lequel le circuit d’aiguillage (16) comprend deux lignes (L1, L2) : - une ligne d’évacuation des charges (L1) comprenant un transistor d’évacuation (Md1) dont la source est connectée sur le nœud d’aiguillage (N2) et dont le drain est connecté à une troisième tension de polarisation (Vpol3) ; et - une ligne de transfert des charges (L2) comprenant un transistor de comptage (Md2) dont la source est connectée sur ledit nœud d’aiguillage (N2) et dont le drain est connecté à la capacité d’intégration (Cint) ; - la grille des transistors (Md1, Md2) des deux lignes (L1, L2) étant commandée par des signaux logiques d’entrée (vp, vn, vdata, outcomp) qui déterminent si les charges stockées dans la capacité d’injection (Cinj) sont évacuées ou transférées dans la capacité d’intégration (Cint). Compteur analogique selon la revendication 2, dans lequel le transistor de contrôle d’injection (Mct), les deux transistors de transfert (Mc, Mt), le transistor d’évacuation (Md1) et le transistor de comptage (Md2) sont constitués par des transistors NMOS, la première tension de polarisation (Vpol1) et la seconde tension de polarisation (Vpol2) correspondant à des niveaux bas de tension alors que la troisième tension de polarisation (Vpol3) correspond à un niveau haut de tension. Compteur analogique selon la revendication 2, dans lequel le transistor de contrôle d’injection (Mct), les deux transistors de transfert (Mc, Mt), le transistor d’évacuation (Md1) et le transistor de comptage (Md2) sont constitués par des transistors PMOS, la première tension de polarisation (Vpol1) et la seconde tension de polarisation (Vpol2) correspondant à des niveaux haut de tension alors que la troisième tension de polarisation (Vpol3) correspond à un niveau bas de tension. Compteur analogique selon l’une des revendications 2 à 4, dans lequel le transistor d’évacuation (Md1) de la ligne d’évacuation des charges (L1) est commandé par un signal logique d’entrée variable (vp), alors que le transistor de comptage (Md2) de la ligne de transfert des charges (L2) est commandé par un signal fixe (vn), de sorte qu’une activation du signal logique d’entrée variable (vp) dans la phase de charge (E3) entraine un transfert des charges calibrés dans la capacité d’intégration (Cint). Compteur analogique selon la revendication 5, dans lequel la ligne d’évacuation des charges (L1) comprend également : - une capacité d’offset (Caz) connectée entre un signal logique d’entrée contrôlé (vdata) et la grille du transistor d’évacuation (Md1) de sorte que le signal logique d’entrée variable (vp) est obtenu à partir du signal logique d’entrée contrôlé (vdata) en appliquant un offset généré par la tension de la capacité d’offset (Caz) ; - un premier transistor d’offset (Mo1) monté entre le drain du transistor d’évacuation (Md1) et la troisième tension de polarisation (Vpol3), la source du premier transistor d’offset (Mo1) étant connectée à la troisième tension de polarisation (Vpol3), son drain étant connecté au drain du transistor d’évacuation (Md1) et sa grille étant commandée par un premier signal d’offset (setvp) généré par le circuit de génération de signaux de commande (17) ; et - un second transistor d’offset (Mo2) monté entre le drain et la grille du transistor d’évacuation (Md1), le drain du second transistor d’offset (Mo2) étant connecté au drain du transistor d’évacuation (Md1), sa source étant connectée à la grille du transistor d’évacuation (Md1) et sa grille étant commandée par un second signal d’offset (resetvp) généré par le circuit de génération de signaux de commande (17) ; le circuit de génération de signaux de commande (17) étant configuré pour commander le premier signal d’offset (setvp) et le second signal d’offset (resetvp) de sorte à générer successivement les épisodes suivants dans une période de réinitialisation (Pr) : - un épisode de charge (P1) de la capacité d’offset (Caz) dans lequel le premier transistor d’offset (Mo1) est passant et le second transistor d’offset (Mo2) est passant ; - un épisode de décharge (P2) de la capacité d’offset (Caz) dans lequel le premier transistor d’offset (Mo1) est bloqué et le second transistor d’offset (Mo2) est passant, cet épisode de décharge (P2) étant maintenu pendant un certain nombre de cycles de calibration (Cc) au cours desquels les phases d’initialisation (E1), de précharge (E2) et de charge (E3) sont mises en œuvre ; et - un épisode d’échantillonnage (P3) de la capacité d’offset (Caz) dans lequel le premier transistor d’offset (Mo1) est bloqué et le second transistor d’offset (Mo2) est bloqué ; le signal d’entrée logique contrôlé (vdata) étant fixé à une valeur de tension de réinitialisation (vmilieu) durant les épisodes de charge (P1), de décharge (P2) et d’échantillonnage (P3) ; le circuit de génération de signaux de commande (17) étant configuré pour commander le premier signal d’offset (setvp) et le second signal d’offset (resetvp) de sorte que le premier transistor d’offset (Mo1) est passant et le second transistor d’offset (Mo2) est bloqué dans la période de comptage (Pc). Compteur analogique selon l’une des revendications 2 à 6, dans lequel la ligne d’évacuation des charges (L1) comprend également un circuit de génération du signal logique d’entrée variable (19), ce dernier comprenant : - un premier transistor de génération (M1) dont une première borne, source ou drain, est connectée à un premier signal de génération (muxtx), une seconde borne, source ou drain, est connectée au signal logique d’entrée (vp, vdata), et la grille est connectée à un signal logique d’entrée non-contrôlé (outcomp) ; et - un second transistor de génération (M2) dont une première borne, source ou drain, est connectée à un second signal de génération (muxvh), une seconde borne, source ou drain, est connectée au signal logique d’entrée contrôlé (vp, vdata), et la grille est connectée à un signal complémentaire (/outcomp) du signal logique d’entrée non-contrôlé (outcomp) ; le circuit de génération de signaux de commande (17) étant configuré pour commander le premier signal de génération (muxtx) et le second signal de génération (muxvh) de sorte que : - le premier signal de génération (muxtx) est à l’état bas dans la phase de charge (E3) et à l’état haut dans les phases d’initialisation (E1) et de précharge (E2) de la période de comptage (Pc) ; et - le second signal de génération (muxvh) est à l’état haut dans les phases d’initialisation (E1), de précharge (E2) et de charge (E3) de la période de comptage (Pc) ; le premier signal de génération (muxtx) et le second signal de génération (muxvh) présentant une tension de réinitialisation (vmilieu) durant une période de réinitialisation (Pr) de sorte à amener le signal logique d’entrée (vdata) à la tension de réinitialisation (vmilieu) durant une période de réinitialisation (Pr). Compteur analogique selon l’une des revendications 1 à 7, dans lequel le circuit de génération de signaux de commande (17) est configuré pour transmettre un signal d’horloge (/Φ) sur le transistor de transfert (Mt) dont l’amplitude est limitée de sorte que le transistor de transfert (Mt) n’est pas en régime ohmique dans les phases de précharge (E2) et de charge (E3). Compteur analogique selon l’une des revendications 1 à 8, dans lequel le circuit de remise à zéro (18) est réalisé par un transistor (Mr) dont le drain est connecté à la tension (Vint) aux bornes de la capacité d’intégration (Cint), dont la source est connectée à une tension d’initialisation (Vinit) et dont la grille est commandée par un signal de remise à zéro (reset) généré par le circuit de génération de signaux de commande (17). Compteur analogique selon l’une des revendications 1 à 9, dans lequel la capacité d’injection (Cinj) et la capacité d’intégration (Cint) sont réalisées par des capacités MOS de même technologie de réalisation CMOS.