Dispositif de mémoire statique à accès aléatoire comprenant une matrice mémoire (M) dotée de cellules mémoires SRAM chacune desdites cellules dudit ensemble comprenant un premier nœud (N T ) de stockage et un deuxième nœud (N F ) de stockage, le dispositif étant doté en outre d’un circuit de commande (160, 180, 120, T 1 ) desdites cellules configuré pour, après une mise sous tension de la matrice (M), mettre la matrice dans un premier mode de fonctionnement dans lequel un premier ensemble (E1) de cellules situé dans une première zone (Z1) de la matrice est dans un état indéterminé dit « métastable » pour lequel leur premier nœud (N T ) de stockage et leur deuxième nœud (N F ) de stockage respectifs sont mis à des potentiels égaux ou sensiblement égaux tandis qu’un deuxième ensemble (E2) de cellules situé dans une deuxième zone (Z2) de la matrice (M) distincte de la première zone (Z1) sont dans un état déterminé dans lequel, suite à une opération d’initialisation ou d’écriture, leurs premier nœud (N T ) et deuxième nœud (N T ) respectifs sont à des potentiels respectifs différents entre un état bas, correspondant en particulier à un état logique donné ‘0’, et un état haut, correspondant à un état logique complémentaire ‘1’, permettant la mémorisation d’une valeur par les cellules de cette deuxième zone. Dispositif de mémoire statique à accès aléatoire selon la revendication 1, dans lequel le premier ensemble (E1) de cellules contient une fonction physique non clonable (PUF). Dispositif de mémoire statique à accès aléatoire selon l’une des revendications 1 ou 2, dans lequel consécutivement à la mise sous tension de la matrice (M) au moins une grille ou ligne conductrice (170) est mise à un potentiel d’alimentation (Vdd) et dans lequel le circuit de commande est doté d’au moins un élément interrupteur (160) apte, alternativement à connecter ou déconnecter une ligne d’alimentation (VirVdd) de cellules dudit premier ensemble à ladite grille ou ligne conductrice (170), et dans lequel les cellules sont mis dans l’état métastable en déconnectant la ligne d’alimentation (VirVdd) de ladite grille ou ligne conductrice (170). Dispositif de mémoire statique à accès aléatoire selon l’une des revendications 1 à 3, dans lequel les cellules du premier ensemble (E1) sont mises dans ledit état « métastable » par mise en connexion l’un à l’autre de leurs premier et deuxième nœuds de stockage respectifs. Dispositif de mémoire statique à accès aléatoire selon l’une des revendications 1 à 4, dans lequel chaque cellule dudit premier ensemble est dotée : - d’un premier inverseur (INV1) et d’un deuxième inverseur (INV2) connectés de façon croisée entre ledit premier nœud de stockage et ledit deuxième nœud de stockage, le premier inverseur et/ou le deuxième inverseur étant connectés à une ligne d’alimentation (VirVdd) dite « haute » pouvant être mise à un potentiel d’alimentation (VDD), - d’un premier transistors d’accès (TA T ) au premier nœud (N T ) de stockage et d’un deuxième transistor d’accès (TA F ) au deuxième nœud (N F ) de stockage, le premier transistor d’accès et le deuxième transistor d’accès étant respectivement connectés à une première ligne de bit (BL T ) et à une deuxième ligne (BL F ), le circuit de commande est doté d’au moins un élément commutateur (180) apte, alternativement à connecter entre elles ou à déconnecter l’une de l’autre la première ligne de bit et la deuxième ligne de bit, les cellules du premier ensemble étant mises dans l’état dit « métastable » par ledit circuit de commande en activant les transistors d’accès et en connectant l’une à l’autre la première ligne de bit avec la deuxième ligne de bit. Dispositif de mémoire statique à accès aléatoire selon l’une des revendications 1 à 5, comprenant en outre un module (210) destiné à produire une signature numérique et/ou une clef d’encryptage à partir de données mémorisées dans des cellules dudit premier ensemble de cellules, ledit module (210) étant apte à produire un signal (S PUF ) de demande d’accès au premier ensemble de cellules, le circuit de commande étant configuré pour consécutivement à la réception dudit signal (S PUF ) de demande d’accès, mettre les cellules dudit premier ensemble de cellules dans un état permettant une opération de mémorisation d’une valeur après une opération d’initialisation et dans un état d’accessibilité en en lecture, en : - en isolant l’un de l’autre le premier nœud (N T ) du deuxième nœud (N T ) de chaque cellule du deuxième ensemble ou, - appliquant un potentiel d’alimentation (Vdd) aux cellules du premier ensemble, ou - isolant le premier nœud (N T ) du deuxième nœud (N T ) de chaque cellule du premier ensemble tout en appliquant un potentiel d’alimentation (Vdd) aux cellules du premier ensemble. Dispositif de mémoire statique à accès aléatoire selon la revendication 6 lorsque rattachée à la revendication 5, dans lequel pour mettre les cellules dudit premier ensemble de cellules sont initialisées librement en désactivant leur premier transistor d’accès (TA T ) et deuxième transistor d’accès (TA F ) tout en mettant la ligne d’alimentation haute (VirVdd) au potentiel d’alimentation (VDD) afin d’alimenter leur premier inverseur et leur deuxième inverseur. Dispositif de mémoire statique à accès aléatoire selon la revendication 7, dans lequel le circuit de commande (160, 180, 120, T 1 ) est configuré pour consécutivement à une détection d’un signal d’accès frauduleux, mettre le premier ensemble (E1) de cellules situé dans une première zone (Z1) de la matrice dans ledit état métastable.