INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Lorsque le sujet est fixe, le système de capture peut fonctionner sur le principe suivant. Dans une première étape, le sujet est détecté et localisé au sein du volume de capture. Ensuite, le système de capture attend la stabilisation du sujet. Lorsque le sujet est stable, une étape précise de localisation de la zone d’intérêt permet d’en obtenir les coordonnées en trois dimensions. Ces coordonnées permettent alors de positionner la caméra de capture, équipée de moteurs permettant son orientation, dans la direction précise de la zone d’intérêt visée. Une série d’images est alors capturée jusqu’à obtention de la qualité suffisante pour l’application, typiquement la reconnaissance de l’iris ou la lecture du code QR. Il est à noter que les applications envisagées nécessitent la capture d’une image de bonne résolution, que ce soit pour la reconnaissance des iris ou la lecture du code QR.
Lorsque le sujet est en mouvement, la capture d’images nettes de la zone d’intérêt se complique. En effet, le mouvement du sujet peut générer des images floues. De plus, du fait de la résolution et de la sensibilité nécessaire, les images capturées présentent une très faible profondeur de champs. Une imprécision sur la distance de la zone d’intérêt produit alors également la capture d’une image floue.
L’invention vise à résoudre ce problème en proposant une méthode de capture d’images d’une zone d’intérêt portée par un sujet en mouvement qui produise rapidement et de manière fiable au moins une image nette de la zone d’intérêt visée.
Selon un aspect de l’invention, il est proposé un procédé de capture d’images d’une zone d’intérêt d’un sujet en mouvement au sein d’un volume de capture caractérisé en ce que le procédé comporte les étapes suivantes : - calcul répété à une première fréquence de la position en trois dimensions de la zone d’intérêt dans le volume de capture par capture du volume de capture par un système de caméra de contexte, et détection et localisation de la zone d’intérêt dans le volume de capture ; - estimation à une fréquence, identique ou différente de la première fréquence, d’une trajectoire en trois dimensions de la zone d’intérêt dans le volume de capture à partir des positions calculées ; - capture d’une série d’images de la zone d’intérêt par une caméra de capture à une seconde fréquence par estimation d’une position de la zone d’intérêt à au moins un instant t futur à partir de la trajectoire estimée en trois dimensions de la zone d’intérêt, pointage de la caméra de capture dans la direction de la position estimée de la zone d’intérêt à l’instant t , réglage de la mise au point de la caméra de capture sur la distance entre la caméra de capture et la position estimée de la zone d’intérêt à l’instant t additionnée d’un facteur de mise au point variant dans un intervalle centré sur zéro, et capture d’une image par la caméra de capture à l’instant t .
Dans un mode de réalisation, le système de caméra de contexte comporte deux caméras produisant des images stéréoscopiques.
La couche de semi-conducteur 120 est ensuite déposée sur l’ensemble de la structure, en recouvrant la couche 112 formant les diélectriques de grille (voir ), de manière à remplir complètement les espaces restants en forme de tunnels. Les cavités 150 ne sont pas complètement remplies par le dépôt de la couche 120 et de la couche 112 formant les diélectriques de grille.
Les régions de source 116 / drain 118 sont ensuite réalisées, par exemple en réalisant un premier dépôt (par exemple ALD) de TiN (désigné par la référence 154 sur la ), puis en remplissant le reste de l’espace disponible par du tungstène (désigné par la référence 156 sur la ). Dans l’exemple décrit ici, ce dépôt de tungstène achève également la réalisation de la grille de commande 110.
Dans l’exemple de réalisation représenté sur la , la grille de commande 110 est commune à plusieurs dispositifs 100, c’est-à-dire commande simultanément ces différents dispositifs, dont les régions 116, 118 sont isolées électriquement de celles des autres dispositifs 100 voisins par les portions du matériau diélectrique d’isolation 128. En variante, il est possible que les grilles 110 réalisées ne soient pas communes aux différents dispositifs 100 réalisés.
Dans les précédents exemples de réalisation, le dispositif microélectronique 100 réalisé correspond à un transistor MOSFET. Plus particulièrement, le transistor décrit est de type « GAA stacked nanosheet ».
Les étapes décrites ci-dessus pour réaliser les dispositifs 100 peuvent être répétées une deuxième fois lorsque les dispositifs 100 réalisés sont de type CFET, en modifiant alors la conductivité de la couche de semi-conducteur réalisée pour la seconde structure localisée sur la première structure. Différentes configurations sont envisageables : première structure dotée d’une couche de semi-conducteur 120 de type n sur laquelle une deuxième structure dotée d’une couche de semi-conducteur 120 de type p est réalisée, ou inversement.
Dans l’exemple de réalisation représenté sur la , chacune des régions de source et de drain 116, 118 est disposée dans une cavité comprenant des parois latérales formées par les espaceurs diélectriques 114, 115 et par un matériau diélectrique d’isolation 128. Dans cette configuration, les deuxièmes zones 124 de la couche de semi-conducteur 120 recouvrent les parois latérales et les parois de fond des cavités dans lesquelles sont disposées les régions de source et de drain 116, 118.
En alternative, il est possible que des régions de source et de drain soient communes à plusieurs dispositifs 100. Par exemple, il est possible que pour deux dispositifs 100 adjacents, le matériau diélectrique d’isolation 128 ne soit pas présent afin qu’une même région de source / drain, par exemple la région de source, soit couplée électriquement aux canaux de ces deux dispositifs 100 voisins.
Dans les exemples et variantes précédemment décrits, la couche 112 comporte un matériau diélectrique destiné à former les diélectriques de grille des dispositifs 100 réalisés qui correspondent à des transistors de type GAA à nanofils ou « nano-sheets » empilés, ou CFET. En variante, il est possible que la couche 112 comporte un matériau ferroélectrique tel que du HfO 2 ou HfZrO 2 , cette couche 112 correspondant dans ce cas à une couche mémoire ferroélectrique. Les dispositifs 100 réalisés correspondent à des dispositifs microélectroniques ayant une fonction mémoire de type FeFET. Les différentes variantes de réalisation de la couche 112 précédemment décrites s’appliquent également à une couche 112 comportant un matériau ferroélectrique. En outre, lorsque la couche 112 comporte un matériau ferroélectrique, il est avantageux que la couche 112 soit déposée dans les espaces formés par la gravure des portions 138 et dans les cavités 150, juste avant le dépôt de la couche de semi-conducteur 120, ou déposée lors de deux étapes différentes comme précédemment décrit. Ainsi, la surface de matériau ferroélectrique formée par la couche 112 est plus importante que si elle était déposée uniquement juste avant la réalisation de la grille 110, ce qui réduit la variabilité de la mémoire en termes de performance.
Transistor à effet de champ à haute mobilité à fiabilité améliorée DOMAINE DE L’INVENTION L’invention se situe dans le domaine des transistors à effet de champ à haute mobilité électronique dénommés transistors HEMT (acronyme de l’expression anglo-saxonne « High Electron Mobility Transistor ») en technologie GaN et pour des applications hyperfréquences, typiquement à des fréquences allant jusqu’à 40 GHz, voir 80 GHz dans un proche avenir.
Plus particulièrement l’invention concerne l’amélioration de la fiabilité du transistor HEMT. L’invention s’applique aux transistors HEMT de puissance RF et aux transistors pour la commutation.
ETAT DE LA TECHNIQUE La représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique, dans un plan XZ, réalisé sur un substrat SUB0. Classiquement on utilise un substrat SUB0 isolant ou semi-conducteur, par exemple comprenant du silicium (Si), du carbure de silicium (SiC), du nitrure de gallium (GaN) ou du saphir (Al 2 O 3 ), sur lequel est réalisé un empilement selon l’axe Z d’au moins deux couches de semi-conducteur qui s’étendent dans le plan XY.
Une première couche BUF0 dénommée couche tampon, ou « buffer » (terme utilisé dans la littérature anglo-saxonne), présente typiquement une large bande interdite (matériau semi-conducteur dit à grand gap) comprenant un matériau de la famille des III-N, famille de semiconducteurs composée d’éléments de la colonne 3 de Mendeleiev et d’azote, pouvant être par exemple un composé binaire tel le GaN ou un composé ternaire tel que l’AlGaN, ou plus précisément l’Al x Ga 1-x N.
Une seconde couche Bar0 dénommée couche barrière présente typiquement une bande interdite plus grande que celle de la couche tampon BUF0. Cette couche comprend un matériau à base de composé quaternaire, ternaire ou binaire de nitrure d’éléments de la colonne III, dénommé III-N, à base de Al, Ga, In, B ou Sc.
Selon un exemple de réalisation, un modèle de document tel que celui de la peut être utilisé au départ pour générer un premier apprentissage d’un modèle d’apprentissage machine permettant d’exécuter une ou plusieurs fonctions apprenantes. Selon un autre exemple, le modèle est construit à partir de réels documents et permet d’effectuer un contrôle de cohérence avec des prédictions calculées par des fonctions apprenantes.
Selon un autre exemple, un modèle de document peut être utilisé pour générer un autre modèle de document.
Action correctrice Le procédé de l’invention permet, à partir d’une interface utilisateur, de réaliser une action correctrice réalisée par un utilisateur sur le document D 1 .
Selon un mode de réalisation, l’action correctrice AC 1 correspond à un déplacement du document D 1 qui a été précédemment enregistré automatiquement par l’exécution d’au moins une fonction apprenante. Un déplacement issu d’une action correctrice AC 1 permet de modifier la ressource mémoire stockant le document ou de modifier le lien permettant d’y accéder.
Selon un autre mode de réalisation, l’action correctrice AC 2 correspond à un renommage d’un document D 1 ou D 2 qui a été précédemment renommé automatiquement par l’exécution d’au moins une fonction apprenante. Un renommage d’un document D 1 ou D 2 issu d’une action correctrice AC 1 permet de modifier le nom du document numérique D 1 ou D 2 . Ici la dénomination « D 1 » est utilisée lorsque le document a été précédemment déplacé automatiquement dans un répertoire avant d’être renommé. La dénomination « D 2 » est utilisée lorsque le document a été renommé automatiquement sans avoir été précédemment déplacé dans un répertoire.
Selon un autre mode de réalisation, l’action correctrice AC 3 correspond à une correction apportée à un document produit par la première action telle que l’action A 3 consécutivement à l’exécution d’au moins une fonction apprenante.
L’acquisition de l’action correctrice peut être effectuée selon différents modes de réalisation de l’invention.
Selon un premier mode de réalisation, l’action correctrice est acquise au moyen d’une interface utilisateur spécialement conçue pour renseigner une action correctrice. Cette interface utilisateur comprend un champ permettant de désigner le document auquel on souhaite apporter une action correctrice et un champ permettant d’effectuer l’action correctrice. Cette action correctrice est alors réalisée en deux temps, un premier temps permet de définir quelle action doit être entreprise et un second temps permet d’exécuter cette action correctrice à partir des données acquises par l’interface. Un avantage est de permettre une meilleure acquisition de la donnée corrigée qui peut être enrichie par l’interface utilisateur.
Selon un second mode de réalisation, l’action correctrice est acquise directement à partir d’un explorateur de fichiers permettant de déplacer un fichier d’un répertoire vers un autre répertorie ou d’accéder au nom d’un fichier pour l’éditer par exemple en sélectionnant une iconographie représentant le document numérique. Un avantage de cette option est d’être effectuée en un temps seulement directement grâce à l’action utilisateur.
Selon un troisième mode de réalisation, l’action correctrice est acquise directement au sein du document D 1 , D 2 , ou D 3 à partir d’une interface utilisateur permettant de visualiser le contenu du document pour éditer au moins une donnée de ce document. L’édition consiste en une correction d’une donnée document, il peut s’agir d’une donnée numérique ou alphabétique telle que d’une date, une entité nommée. Selon un exemple, il peut s’agir d’une portion d’une page telle qu’un paragraphe, une image ou une portion de la page. Selon un autre exemple, il peut s’agir d’une zone d’une page ou d’une pluralité de pages.
Selon un quatrième mode de réalisation, qui est un mode amélioré du troisième mode de réalisation, un modèle de document est utilisé pour interpréter l’action correctrice d’un utilisateur au sein d’un document qui a été généré par la première action. L’intérêt d’utiliser un modèle de document est de reconnaitre automatiquement des informations modifiées dans un fichier pour extraire des données supplémentaires associées à cette modification ou pour enrichir de données supplémentaires à partir d’une autre source les informations modifiées. Un avantage est d’identifier d’une part la prédiction erronée réalisée par la fonction apprenante et de déterminer l’ensemble des valeurs de paramètres ayant contribué à produire cette prédiction erronée.
Selon un exemple, si une liste de valeurs d’un document est corrigée par une action correctrice soit par une suppression d’une valeur, soit par un ajout d’une valeur soit par la modification d’une valeur de la liste, alors le modèle permet de récupérer l’ensemble des valeurs de la liste qui n’a pas été corrigé et de récupérer l’ensemble des données utilisées pour produire la prédiction erronée et les prédictions correctes. Un intérêt est d’améliorer l’entraînement des modèles d’apprentissage machine.
Génération d’une valeur modifiée de la prédiction
Selon un exemple de réalisation, l’action correctrice a pour conséquence de générer automatiquement une valeur corrigée de la prédiction et une annotation.
Le procédé de l’invention permet d’enregistrer la valeur modifiée représentative de l’action correctrice AC 1 , AC 2 , c’est-à-dire de la valeur de la prédiction finale. La valeur peut être un nom de répertoire ou encore un nom de fichier comportant une nomenclature donnée.
La valeur modifiée de l’action correctrice AC 1 , AC 2 peut être enregistrée avec la valeur résultante de la première action A 1 , respectivement A 2 . Si le document a été enregistré dans un dossier « A » et qu’une action correctrice a conduit à déplacer ce document dans un nouveau répertoire « B », le procédé de l’invention permet d’enregistrer cette nouvelle valeur « B » et de l’associer à l’ancienne valeur « A ».
Selon une première variante du procédé selon l’invention ensuite on fait croître une couche L2D de matériau bidimensionnel Mat2D isolant sur la face supérieure 11 de la couche tampon. Typiquement la croissance est réalisée par une épitaxie de type Quasi Van der Waals.
Puis on fait croître une couche barrière Bar sur la couche de matériau bidimensionnel, la couche barrière comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et comprenant de l’aluminium. Typiquement la croissance est réalisée par une épitaxie de type Quasi Van der Waals.
De manière classique la couche barrière et la couche tampon sont configurées pour former un gaz bidimensionnel d’électron 9 dans une zone de la couche tampon dénommée canal disposée au voisinage de la face supérieure 11 de la couche tampon.
Enfin on réalise de manière classique une source S, un drain D, et une grille G qui est déposée sur une face supérieure 12 de la couche barrière entre la source et le drain.
Selon une deuxième variante, on dispose également d’une couche du matériau bidimensionnel Mat2D crû sur un substrat auxiliaire SUB’. Ce substrat est par exemple du cuivre, du nickel ou un catalyseur métallique. Puis on transfère la couche 2D sur une face supérieure 11 de la couche tampon et on enlève le substrat auxiliaire.
Ensuite on fait croître la couche barrière Bar sur la couche de matériau bidimensionnel L2D.
Enfin on réalise la source, le drain et la grille de manière classique.
Dispositif électronique à c ellule de transistors La présente description concerne de façon générale le domaine de la microélectronique, et en particulier les transistors, ainsi que les cellules comprenant plusieurs transistors. La présente description concerne également des circuits intégrés comprenant des cellules de transistors.
La présente description concerne également des cellules précaractérisées, plus connues sous la dénomination anglosaxonne "standard cells" que l’on peut traduire par "cellules standard", telles que celles utilisées pour la conception de circuits intégrés.
Dans le domaine de la microélectronique, il existe une méthodologie dite de "cellule précaractérisée" ou "cellule standard", qui est une méthode de conception de circuits intégrés, notamment de circuits intégrés spécifiques à une application, plus connus sous la dénomination anglosaxonne "application specific integrated circuit", ou "ASIC".
Un cellule standard peut être définie pour intégrer plusieurs transistors, avec des circuits d'interconnexion, afin de fournir, par exemple, une fonction logique booléenne (par exemple, les fonctions AND, OR, XOR, XNOR, ou inverseur), ou une fonction de stockage (par exemple, bascule ou verrou).
Un circuit intégré peut être conçu en utilisant une ou plusieurs cellules standard d'une bibliothèque, permettant par exemple l’utilisation répétée de cellules standard dans le circuit intégré. Par exemple, le concepteur d’un circuit intégré souhaitant intégrer une variété de fonctions dans le circuit intégré peut utiliser, dans la phase de conception, une bibliothèque de fonctions connues, et sélectionner des éléments de la bibliothèque, ou cellules standard, qui contiennent des éléments préconfigurés, tels que des transistors avec des circuits d'interconnexion. Le motif d’implantation (ou "layout" en anglais) généré en phase de conception peut ensuite être mis en œuvre dans une phase de fabrication du circuit intégré, qui peut ainsi comprendre plusieurs cellules de transistors.
Une cellule de transistors peut être fabriquée sur une technologie CMOS, de l’anglais "Complementary Metal Oxide Semiconductor", et comporter plusieurs transistors à effet de champ métal oxyde semiconducteur, plus connus sous la dénomination anglosaxonne "MOSFET" pour "Metal Oxide Semiconductor Field Effect Transistor". On peut désigner ces transistors également sous la dénomination de transistors MOS. Typiquement, une cellule de transistors peut comporter au moins un transistor NMOS et au moins un transistor PMOS situés dans, et sur, un substrat de type silicium sur isolant, ou substrat SOI, de l’anglais "Silicon on Insulator". Un transistor NMOS est un transistor MOS à canal N, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type N. Un transistor PMOS est un transistor MOS à canal P, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type P.
Un circuit intégré peut comprendre plusieurs cellules de transistors isolées entre elles, par exemple à l’aide de tranchées isolantes, du type STI (pour Shallow Trench Isolation en anglais).
Un inconvénient est que, pour des transistors de même taille de type N et P formés selon une technologie CMOS, les transistors PMOS peuvent avoir moins de performances que les transistors NMOS, ce que l’on peut tenter de compenser en augmentant la taille des transistors PMOS, voire les concentrations de dopage des transistors PMOS. Une alternative est de former dans un transistor PMOS une région de canal contrainte, par exemple avec une région de canal en silicium-germanium (SiGe). Un transistor à région de canal contrainte, ou transistor contraint, est un transistor à effet de champ dans lequel une région semiconductrice de formation de canal présente des contraintes mécaniques. La présence de contraintes dans la région de formation de canal permet d'augmenter la rapidité du transistor, en augmentant notamment la mobilité des trous pour un transistor de type PMOS.
De plus, lorsque les transistors PMOS sont à région de canal contrainte, et lorsqu’on souhaite intégrer plusieurs cellules dans un même circuit intégré, il est préférable de ne pas isoler les régions de canal de ces transistors PMOS entre eux par des tranchées isolantes, car ceci peut avoir comme inconvénient de relâcher la contrainte dans la région de canal. Une solution est de former des régions actives continues entre les différents transistors PMOS, et d’isoler les cellules adjacentes par des grilles non actives, ou grilles d’isolation ("gate tie" ou "tying gate" en anglais). Pour remplir cette fonction d’isolation, les grilles d’isolation sont polarisées à la tension d’alimentation Vdd. Cependant, ces grilles d’isolation induisent d’autres inconvénients.
La simulation de la luminance à 0° dans le SiN en fonction de l’épaisseur de GaN poreux ( ) confirme que la luminance est beaucoup plus robuste aux variations d’épaisseur de GaN qu’avec la structure de l’exemple 1 comparatif (i.e. quasi indépendante de l’épaisseur de GaN poreux avec une valeur proche du maximum du cas de l’exemple 1).
Exemple 3 : exemple comparatif avec une structure LED recouverte d’ITO, de SiN et de SiO 2 :
Dans ce premier exemple illustratif, l’empilement LED étudié comprend successivement ( ) : une couche d’aluminium 202, une couche dopée p 107, des puits quantiques 106, une couche de GaN dopée n 105 d’indice optique 2,4, une couche d’oxyde transparent conducteur 301 en ITO d’indice optique 1,91, une couche d’encapsulation 302 en SiN d’indice optique 1,95, une couche anti-reflet 303 en SiO 2 .
La simulation de la luminance à 0° dans l’air, situé au-dessus de la couche 303, en fonction de l’épaisseur de n-GaN ( ) montre que la luminance dépend très fortement des variations de l’épaisseur GaN.
Exemple 4 : exemple illustratif avec une structure LED recouverte d’ITO, de SiN et de SiO 2 :
Dans cet exemple, l’empilement LED étudié comprend successivement ( ) : une couche d’aluminium 202, une couche dopée p 107, des puits quantiques 106, une couche de GaN dopée n 105 d’indice optique 2,4, une couche de GaN poreuse 104’ d’indice optique 1,9, une couche d’oxyde transparent conducteur 301 en ITO d’indice optique 1,91, une couche d’encapsulation 302 en SiN d’indice optique 1,95, une couche anti-reflet 303 en SiO 2 .
L’épaisseur de GaN non porosifié est choisie de manière à être à un maximum d’extraction.
La simulation de la luminance à 0° dans l’air, situé au-dessus de la couche 303, en fonction de l’épaisseur de GaN poreux ( ) confirme que la luminance est beaucoup plus robuste aux variations d’épaisseur de GaN qu’avec la structure de l’exemple 3 comparatif, c’est-à-dire quasi-indépendante de l’épaisseur de GaN poreux.
De plus, la simulation de la luminance dans l’air en fonction de l’angle d’observation pour différentes épaisseurs de GaN poreux ( ) montre que la luminance dans l’air est peu impactée par l’épaisseur de GaN poreux même aux angles différents de 0°.
La simulation 2D du rendement quantique externe ou EQE (dans l’air) d’une micro-LED ayant des mésas de taille d’environ 1µm en fonction de l’épaisseur de GaN a également été étudiée ( ). La microLED n’est pas recouverte par une couche d’encapsulation. Il est à noter que cette simulation représente l’EQE globale (entre 0 et 90°).
Il est intéressant de noter que plus les épaisseurs de GaN sont faibles, plus les EQE sont élevés et plus les oscillations en fonction de l’épaisseur de GaN sont importantes. Il est probable que les effets d’oscillations seront d’autant plus forts que l’espace angulaire sera réduit, par exemple si l’émission considérée est entre 0 et 18.5° dans l’axe perpendiculaire au plan de la structure .
PROCEDE DE POROSIFICATION DE MÉSA FACILITANT LA REPRISE DE CONTACT La présente invention se rapporte au domaine général des micro-écrans couleur.