Circuit électronique (30) comprenant une pluralité de transistors dont : - au moins un premier transistor MOS (101) d’un premier type de conductivité disposé dans, et sur, au moins une première zone active (ZA1) d’un substrat semiconducteur (120) ; - au moins un deuxième transistor MOS (102) du deuxième type de conductivité disposé dans, et sur, au moins une deuxième zone active (ZA2) du substrat semiconducteur (120) ; chaque première zone active (ZA1) étant délimitée par une première région d’isolation (341) qui est en retrait par rapport à une première face (120A) du substrat semiconducteur (120) d’une première profondeur (P1) ; et chaque deuxième zone active (ZA2) étant délimitée par une deuxième région d’isolation (342) qui affleure la première face du substrat semiconducteur, ou qui est en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur (P2) inférieure à la première profondeur (P1). Circuit électronique selon la revendication 1, dans lequel la première face (120A) du substrat semiconducteur (120) est surmontée par des régions de grille (131, 132) du au moins un premier transistor MOS (101) et du au moins un deuxième transistor MOS (102), chaque région de grille étant isolée du substrat semiconducteur par une couche d’isolant de grille (133, 134). Circuit électronique selon la revendication 1 ou 2, dans lequel les au moins une première et une deuxième régions d’isolation sont des tranchées d’isolation, par exemple des tranchées d’isolation peu profondes. Circuit électronique selon l’une quelconque des revendications 1 à 3, dans lequel les au moins une première et une deuxième régions d’isolation sont jointes. Circuit électronique selon l’une quelconque des revendications 1 à 4, dans lequel la première profondeur (P1) est supérieure ou égale à 12 nm, et la deuxième profondeur (P2) est inférieure à 12 nm. Circuit électronique selon l’une quelconque des revendications 1 à 5, dans lequel la région de grille d’au moins un transistor parmi la pluralité de transistors comporte au moins une zone de contre-dopage (350) d’un type de conductivité opposé au type de conductivité dudit au moins un transistor, ladite au moins une zone de contre-dopage étant positionnée et dimensionnée de manière à atténuer l’effet bosse dudit au moins un transistor, par exemple ladite au moins une zone de contre-dopage est positionnée au niveau d’une zone de chevauchement entre la région de grille et la zone active dudit au moins un transistor. Circuit électronique selon la revendication 6, dans lequel le au moins un transistor est le au moins un premier transistor MOS (101). Circuit électronique selon l’une quelconque des revendications 1 à 7, dans lequel le premier type de conductivité est le type N, chaque premier transistor MOS étant un transistor NMOS, et le deuxième type de conductivité est le type P, chaque deuxième transistor MOS étant un transistor PMOS. Circuit électronique selon l’une quelconque des revendications 1 à 8, dans lequel le substrat semiconducteur comprend du silicium, et les au moins une première et une deuxième régions d’isolation comprennent un oxyde de silicium, par exemple du dioxyde de silicium. Circuit électronique selon l’une quelconque des revendications 1 à 9, compris dans une mémoire non volatile, par exemple une mémoire non volatile électriquement effaçable et programmable. Procédé de fabrication (400) d’un circuit électronique comprenant une pluralité de transistors dont : - au moins un premier transistor MOS (101) d’un premier type de conductivité disposé dans, et sur, au moins une première zone active (ZA1) d’un substrat semiconducteur (120) ; - au moins un deuxième transistor MOS (102) du deuxième type de conductivité disposé dans, et sur, au moins une deuxième zone active (ZA2) du substrat semiconducteur (120) ; le procédé de fabrication comprenant la formation d’au moins une première (341) et une deuxième (342) régions d’isolation configurées de sorte que : chaque première zone active (ZA1) soit délimitée par une première région d’isolation (341) en retrait par rapport à une première face (120A) du substrat semiconducteur (120) d’une première profondeur (P1) ; et chaque deuxième zone active (ZA2) soit délimitée par une deuxième région d’isolation (342) affleurant la première face du substrat semiconducteur, ou en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur (P2) inférieure à la première profondeur (P1). Procédé selon la revendication 11, dans lequel la formation des au moins une première et une deuxième régions d’isolation comprend la formation de la au moins une deuxième région d’isolation (342) ; puis la formation de la au moins une première région d’isolation (341). Procédé selon la revendication 11 ou 12, dans lequel la formation des au moins une première et une deuxième régions d’isolation comprend une étape de gravure de régions d’isolation initiales (140) délimitant la première zone active (ZA1) et la deuxième zone active (ZA2), ladite étape de gravure comprenant : - une première gravure (404A) des régions d’isolation initiales (140) à partir de la première face (120A) du substrat semiconducteur (120) et jusqu’à la deuxième profondeur (P2), de manière à former des deuxièmes régions d’isolation (342) ; puis - une deuxième gravure (404B) d’au moins une parmi les deuxièmes régions d’isolation (342), à partir de la première face (120A) du substrat semiconducteur (120) et jusqu’à la première profondeur (P1), de manière à former la au moins une première région d’isolation (341) ; la deuxième gravure étant réalisée à travers un deuxième masque de gravure (512) configuré pour accéder à chaque premier transistor et masquer chaque deuxième transistor. Procédé selon la revendication 13, dans lequel la première gravure est réalisée à travers un premier masque de gravure (511) configuré pour accéder à chaque premier transistor et à chaque deuxième transistor. Circuit intégré comprenant un circuit électronique selon l’une quelconque des revendications 1 à 10.