Dispositif de mémoire comprenant une matrice mémoire (M 1 ) agencée en lignes (LIN 1 ,…,LIN m ) et en colonnes (COL 1 ,…,COL n ) de cellules mémoires (C 11 ,…, C nm ) SRAM, chaque colonne comprenant une première ligne de bit (BLTi) et une deuxième ligne de bit complémentaire (BLFi) reliées respectivement à des transistors d’accès des cellules mémoire de la colonne, chaque colonne étant associée à un circuit d’initialisation (100i, 100j) comprenant un premier élément de couplage (131) et un deuxième élément de couplage (132) placés respectivement entre d’une part les première et deuxième lignes de bits de la colonne associée et d’autre part un bloc de pilotage, le bloc de pilotage étant apte à imposer une tension sur les lignes de bit quand au moins un desdits éléments (131, 132) de couplage est rendu conducteur dans un mode d’initialisation déterministe de tout ou partie des cellules de la colonne, et dans lequel ledit bloc de pilotage comprend au moins un étage (110) de tirage de valeur aléatoire, pour générer une valeur ou un état logique parmi deux valeurs ou états logiques ‘0’ ou ‘1’ possibles associé à une colonne, et dans lequel, dans une phase d’initialisation dite déterministe aléatoire, le bloc de pilotage commande successivement pour au moins une colonne sélectionnée : - la génération d’une valeur aléatoire par ledit étage (110) de tirage de valeur aléatoire associé à chaque colonne sélectionnée ; puis - la mise en conduction d’au moins un élément de couplage parmi lesdits premier et deuxième éléments de couplage d’un circuit d’initialisation associé à chaque colonne sélectionnée pour relier au moins une des lignes de bits au bloc de pilotage qui impose une valeur de tension, le choix dudit élément couplage mis en conduction ou le choix de la valeur de tension imposée étant fonction de la valeur aléatoire préalablement générée pour la colonne sélectionnée, et la mise en conduction simultanée d’au moins un transistor d’accès d’au moins une cellule de la colonne sélectionnée. Dispositif de mémoire selon la revendication 1 dans lequel l’étage (110) de tirage de valeur aléatoire est apte à être couplé à une colonne (COL i ) de cellules parmi lesdites colonnes et doté d’un premier nœud (NA) de sortie et d’un deuxième nœud (NB) de sortie, ledit étage (110) de tirage de valeur aléatoire étant configuré pour, consécutivement à la réception d’un signal d’activation d’initialisation (RAND_ENABLE), produire, de manière aléatoire, respectivement un premier potentiel au premier nœud (NA) correspondant à un état logique donné et un deuxième potentiel au deuxième nœud (NB) de sortie différent du premier potentiel et correspondant à un état logique donné complémentaire dudit état logique donné, au moins un premier circuit d’initialisation (100i) associé à une première colonne (COL i ) étant configuré pour, préalablement à une phase d’initialisation déterministe aléatoire : - isoler le premier nœud (NA) de sortie et le deuxième nœud (NB) de sortie respectivement d’une première ligne de bit (BLTi) et d’une deuxième ligne de bit (BLFi) de ladite première colonne (COLi) tout en mettant le premier nœud (NA) de sortie et le second nœud (NB) à un même potentiel, puis, lors de la phase d’initialisation déterministe aléatoire déclenchée par la réception dudit signal d’activation d’initialisation (RAND_ENABLE), - laisser le premier nœud (NA) de sortie et le second nœud (NB) s’établir respectivement à des potentiels différents, tout en couplant le premier nœud (NA) de sortie à ladite première ligne de bit et le deuxième nœud (NB) de sortie à ladite deuxième ligne de bit de la première colonne. 3. Dispositif de mémoire selon la revendication 2, dans lequel ledit étage (110) de tirage de valeur aléatoire est doté d’un premier inverseur (INVA) et d’un deuxième inverseur (INB) mutuellement connectés de façon croisée. 4. Dispositif de mémoire selon l’une des revendications 2 ou 3, dans lequel le circuit d’initialisation (100i, 100j) comprend : - un étage (102) de commutation à transistors (103, 104, 105), agencé entre un premier élément de polarisation (L’Vdd) et les nœuds (NA, NB) de sortie dudit étage (110) de tirage de valeur aléatoire, configuré pour, hors de phases d’initialisation déterministe aléatoire, connecter les nœuds (NA, NB) de sortie dudit étage (110) de tirage de valeur aléatoire au premier élément de polarisation (LVdd) et pour isoler les nœuds de sortie de l’étage (110) de tirage de valeur aléatoire dudit premier élément de polarisation (LVdd) lors desdites phases d’initialisation déterministe aléatoire, - un élément interrupteur, en particulier un transistor (115), configuré pour, hors desdites phases d’initialisation déterministe aléatoire, isoler ledit étage (110) de tirage de valeur aléatoire (110) d’un deuxième élément de polarisation (LGND) et lors desdites phases d’initialisation déterministe aléatoire, connecter ledit étage (110) de tirage de valeur aléatoire audit deuxième élément de polarisation (LGND). 5. Dispositif de mémoire selon la revendication 4, dans lequel l’étage (102) de commutation à transistors (103, 104, 105) est configuré en outre pour, hors desdites phases d’initialisation déterministe aléatoire, isoler l’un de l’autre les nœuds (NA, NB) de sortie dudit étage (110) de tirage de valeur aléatoire et lors desdites phases d’initialisation déterministe aléatoire, connecter l’un à l’autre les nœuds (NA, NB) de sortie dudit étage (110) de tirage de valeur aléatoire. 6. Dispositif de mémoire selon l’une des revendications 2 à 5, dans lequel le premier élément de couplage est un premier transistor (131) de couplage entre la première ligne de bit (BLT) et un premier nœud de sortie (NA) de l’étage (110) de tirage de valeur aléatoire, dans lequel le deuxième élément de couplage est un deuxième transistor (132) de couplage agencé entre la deuxième ligne de bit (BLF) et un deuxième nœud de sortie (NB) de l’étage (110) de tirage de valeur aléatoire, le premier transistor (131) de couplage et le deuxième transistor (132) de couplage étant commandés par ledit signal d’activation d’initialisation déterministe aléatoire (RAND_ENABLE). 7. Dispositif de mémoire selon la revendication 1, dans lequel ledit l’étage (110) de tirage de valeur aléatoire comprend un étage partagé de tirage d’un nombre aléatoire sur plusieurs bits, chaque bit étant associé à une colonne. 8. Dispositif de mémoire selon l’une des revendications 1 à 6, dans lequel au moins une partie de la matrice de cellules mémoire inclut des cellules dites sensibles et comprenant un contrôleur mémoire apte à imposer une initialisation déterministe aléatoire de ces cellules sensibles lors d’une mise sous tension du dispositif mémoire ou consécutivement à une opération d’effacement de la matrice mémoire.