Circuit électronique (100) de pilotage d’un circuit quantique, destiné à être positionné en interface entre une électronique haut-niveau (6) et le circuit quantique (10), le circuit électronique étant relié au circuit quantique par une pluralité de lignes de polarisation (11, 12, 13, 14), une ligne de polarisation étant portée à un potentiel de contrôle d’une configuration d’un qubit (1, 2, 3, 4) du circuit quantique, le circuit électronique comportant : - au moins un convertisseur numérique analogique – DAC (102) délivrant une tension analogique (Ve) à partir d’un signal numérique de pilotage statique (Se) fourni par l’électronique haut-niveau ; - une pluralité de cellules mémoire (110, 120, 130, 140), connectées en parallèle en sortie du convertisseur numérique analogique, chaque cellule mémoire comportant, entre une entrée et un nœud intermédiaire, un interrupteur commandé (I1, I2, I3, I4), et, entre le nœud intermédiaire et un nœud porté à un potentiel de référence, une capacité dite statique (C1, C2, C3, C4), la sortie de la cellule mémoire étant reliée au nœud intermédiaire, la capacité statique étant capable de mémoriser un niveau de potentiel statique auquel maintenir une ligne de polarisation de la pluralité de lignes de polarisation qui est connectée en sortie de la cellule mémoire ; et, - un moyen de génération de signaux de commande (104) adapté pour générer, en synchronisation avec le DAC, à partir d’un signal d’adressage (Sc) fourni par l’électronique haut-niveau, un signal de commande associé à chaque cellule mémoire, le signal de commande associé à une cellule mémoire étant adapté pour basculer l’interrupteur commandé de la cellule mémoire entre un état bloquant et un état passant, - une valeur de la capacité statique d’une cellule mémoire étant sélectionnée pour rendre négligeable une capacité parasite affectant une section distale de la ligne de polarisation reliée à ladite cellule mémoire et qui circule parallèlement à une section distale d’une ligne de polarisation voisine. Circuit électronique selon la revendication 1, dans lequel la ligne de polarisation reliée à la cellule mémoire comporte une section proximale présentant une capacité de routage, la valeur de la capacité statique étant sélectionnée en tenant compte de la capacité de routage de la section proximale de la ligne de polarisation. Circuit électronique selon la revendication 1 ou la revendication 2, dans lequel la section distale de la ligne de polarisation reliée à la cellule mémoire ayant une longueur entre 10 et 100µm, la valeur de la capacité statique (C1) est sélectionnée entre 10 et 1000 fF, de préférence entre 50 et 200 fF, de préférence encore égale à 100 fF. Circuit électronique (400) selon l’une quelconque des revendications précédentes, dans lequel au moins une cellule mémoire (410) de la pluralité de cellules mémoire comporte, en outre, une capacité dite dynamique (C’1), connectée entre le nœud intermédiaire et une borne d’alimentation (d), en parallèle de la capacité statique (C1), le circuit électronique (400) comportant un bloc de génération d’une tension analogique alternative (408) piloté par un signal numérique de pilotage dynamique (Sd) fourni par l’électronique haut-niveau (6) et adapté pour appliquer une tension analogique alternative (Vd_1) à la borne d’alimentation pour porter à un potentiel dynamique, la ligne de polarisation reliée en sortie de ladite au moins une cellule mémoire. Circuit électronique selon l’une quelconque des revendications précédentes, dans lequel le bloc de génération des signaux de commande et le ou chaque DAC sont synchronisés par un signal d’horloge commun. Circuit électronique selon l’une quelconque des revendications précédentes, dans lequel le ou chaque DAC est positionné dans un domaine à température ambiante ou dans un domaine à température intermédiaire, dans lequel la pluralité de cellules mémoire est positionnée dans un domaine à température cryogénique, et dans lequel le bloc de génération des signaux de commande est soit intégralement positionné dans le domaine à température cryogénique, soit réparti entre le domaine à température cryogénique et un domaine parmi le domaine à température ambiante ou le domaine à température intermédiaire. Circuit électronique (200) selon l’une quelconque des revendications précédentes, dans lequel, pour une cellule mémoire courante de la pluralité de cellules mémoire, le signal de commande bascule l’interrupteur de ladite cellule mémoire courante dans l’état passant alors qu’une valeur courante de la tenson analogique (Ve) appliquée en entrée de ladite cellule mémoire courante est égale soit à un niveau de potentiel à mémoriser dans ladite cellule mémoire courante, soit un niveau de potentiel déjà mémorisé dans ladite cellule mémoire courante et à maintenir dans ladite cellule mémoire courante alors qu’une modification est réalisée sur le niveau de potentiel mémorisé par une cellule mémoire voisine, la cellule mémoire voisine étant une cellule mémoire de la pluralité de cellules mémoire à laquelle est reliée une ligne voisine de la ligne de polarisation reliée à la cellule mémoire courante. Circuit électronique selon l’une quelconque des revendications 1 à 7, dans lequel le DAC étant un premier DAC (202_1) et la pluralité de cellules mémoire étant une première pluralité de cellules mémoire, le circuit comporte une seconde pluralité de cellules mémoire et un second DAC (202_2), une seconde cellule mémoire (220) de la seconde pluralité de cellules mémoire étant connectée en sortie du second DAC, une seconde ligne de polarisation (12) reliée à la seconde cellule mémoire étant positionnée entre une première ligne de polarisation (11) reliée à une première cellule mémoire de la première pluralité de cellules mémoire et une troisième ligne de polarisation (13) reliée à une troisième cellule mémoire de la première pluralité de cellules mémoire. Circuit électronique (300) selon l’une quelconque des revendications 1 à 7, dans lequel le DAC étant une premier DAC (302_1) et la pluralité de cellules mémoire étant une première pluralité de cellules mémoire connectées au premier DAC, le circuit comporte, d’une part, un second DAC (302-2) et une seconde pluralité de cellules mémoire connectées au second DAC, et, d’autre part, un troisième DAC (302-3) et une troisième pluralité de cellules mémoire connectées au troisième DAC, une seconde ligne de polarisation (12) reliée à une seconde cellule mémoire ayant comme lignes de polarisation voisines une première ligne de polarisation (11) reliée à une première cellule mémoire et une troisième ligne de polarisation (13) reliée à une troisième cellule mémoire. Circuit électronique selon l’une des revendications précédentes, dans lequel le circuit quantique comprend un ensemble de qubits de spin auxquels sont reliées lesdites lignes de polarisation. Calculateur quantique (1) comportant une électronique haut-niveau (6), un circuit électronique et un circuit quantique (10), le circuit électronique étant en interface entre l’électronique haut-niveau et le circuit quantique pour piloter la circuit quantique, caractérisé en ce que le circuit électronique (100, 200, 300, 400) est conforme à l’une quelconque des revendications 1 à 8.