Convertisseur numérique vers analogique (DAC) comprenant : - au moins un premier pixel (103B) comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du premier pixel et un nœud de lecture capacitif (SN) ; - au moins un deuxième pixel comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du deuxième pixel (103B) et le nœud de lecture capacitif (SN) ; - un transistor de réinitialisation (220) reliant le nœud de lecture à un premier rail d'alimentation de tension (VRTRST) ; et - un circuit de commande (109) configuré pour : stocker une charge électrique au niveau de chacun des nœuds mémoire en activant le transistor de réinitialisation (220) pour appliquer une tension de référence (VLOW) au nœud mémoire (214) de chacun des premier et deuxième pixels ; et générer une tension de sortie du DAC au niveau du nœud de lecture en désactivant le transistor de réinitialisation (220) et en commandant, sur la base d'un signal d'entrée numérique, les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN). Convertisseur selon la revendication 1, comprenant en outre, après l'application de la tension de référence (VLOW) aux nœuds mémoire (214) et avant la désactivation du transistor de réinitialisation (220), la commande par le circuit de commande (109) du transistor de réinitialisation (220) et du premier rail d'alimentation de tension (VRTRST) pour appliquer une tension initiale (VRT) au nœud de lecture (SN) pendant que les nœuds mémoire (214) des premier et deuxième pixels sont isolés du nœud de lecture (SN) par les premières grilles de connexion (215). Convertisseur selon la revendication 1 ou 2, dans lequel: le premier pixel comprend une deuxième grille de connexion (217) reliant le nœud mémoire (214) du premier pixel à un nœud d'entrée (210) du premier pixel ; et le deuxième pixel comprend une deuxième grille de connexion (217) reliant le nœud mémoire (214) du deuxième pixel à un nœud d'entrée (210) du deuxième pixel ; dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire (214) comprend en outre, avant l'activation du transistor de réinitialisation (220), la commande, par le circuit de commande (109), de la deuxième grille de connexion (217) du premier pixel pour éviter le transfert de la charge entre le nœud mémoire (214) du premier pixel et le nœud d'entrée (210) du premier pixel, et la commande, par le circuit de commande (109), de la deuxième grille de connexion (217) du deuxième pixel pour éviter le transfert de la charge entre le nœud mémoire (214) du deuxième pixel et le nœud d'entrée (210) du deuxième pixel. Convertisseur selon la revendication 3, dans lequel : le premier pixel comprend une barrière de potentiel constant (PEM) séparant le nœud mémoire (214) du premier pixel de la deuxième grille de connexion (217) du premier pixel ; et le deuxième pixel comprend une barrière de potentiel constant (PEM) séparant le nœud mémoire (214) du deuxième pixel de la deuxième grille de connexion (217) du deuxième pixel ; dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire (214) comprend en outre, avant la commande des premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN), la commande, par le circuit de commande (109), de la deuxième grille de connexion (217) du premier pixel pour obtenir un transfert d'une quantité partielle de la charge stockée au niveau du nœud mémoire (214) du premier pixel, au-delà de la barrière à potentiel constant (PEM), au nœud d'entrée du premier pixel et la commande, par le circuit de commande (109), de la deuxième grille de connexion du deuxième pixel pour obtenir un transfert d'une quantité partielle de la charge stockée au niveau du nœud mémoire (214) du deuxième pixel, au-delà de la barrière à potentiel constant (PEM), au nœud d'entrée du deuxième pixel. Convertisseur selon la revendication 4, dans lequel: le premier pixel comprend une troisième grille de connexion (219) reliant un deuxième rail d'alimentation de tension (VRT) au nœud d'entrée (210) du premier pixel ; et le deuxième pixel comprend une troisième grille de connexion (219) reliant le deuxième rail d'alimentation de tension (VRT) au nœud d'entrée (210) du deuxième pixel ; dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire (214) comprend en outre, avant la commande des premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN), la commande, par le circuit de commande (109), de la troisième grille de connexion (219) et du deuxième rail d'alimentation de tension (VRT) du premier pixel pour transférer la quantité partielle de charge du nœud d'entrée (210) du premier pixel au deuxième rail d'alimentation de tension (VRT), et la commande, par le circuit de commande (109), de la troisième grille de connexion (219) et du deuxième rail d'alimentation de tension (VRT) du deuxième pixel pour transférer la quantité partielle de charge du nœud d'entrée (210) du deuxième pixel au deuxième rail d'alimentation de tension (VRT). Convertisseur selon l'une quelconque des revendications 1 à 5, dans lequel les premier et deuxième pixels comprennent chacun une diode (216), l'anode de la diode étant reliée à un potentiel de masse, la cathode de la diode du premier pixel étant reliée au nœud mémoire (214) du premier pixel, et la cathode de la diode du deuxième pixel étant reliée au nœud mémoire (214) du deuxième pixel. Convertisseur selon l'une quelconque des revendications 3 à 6, dans lequel les premier et deuxième pixels du DAC comprennent chacun une photodiode (PPD), l'anode de la photodiode étant reliée à un rail d'alimentation de tension supplémentaire (VSS), la cathode de la diode du premier pixel étant reliée au nœud d'entrée du premier pixel, et la cathode de la diode du deuxième pixel étant reliée au nœud d'entrée du deuxième pixel. Générateur de rampe comprenant le DAC selon l'une quelconque des revendications 1 à 7, dans lequel le circuit de commande (109) est configuré pour générer une rampe de tension au niveau du nœud de lecture (SN) en activant séquentiellement les premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau du nœud mémoire (214) du premier pixel au nœud de lecture (SN) avant de transférer la charge stockée au niveau du nœud mémoire (214) du deuxième pixel au nœud de lecture (SN). Générateur de rampe selon la revendication 8, dans lequel le DAC comprend N pixels comportant les premier et deuxième pixels, N étant un entier égal au moins à 3, chacun des N pixels comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du pixel et le nœud de lecture capacitif (SN), dans lequel le circuit de commande (109) est configuré pour générer une rampe de tension au niveau du nœud de lecture en commandant les premières grilles de connexion (215) des N pixels pour transférer séquentiellement la charge stockée au niveau du nœud mémoire (214) de chacun des N pixels au nœud de lecture (SN). Générateur de rampe selon la revendication 8, dans lequel le DAC comprend N pixels comportant les premier et deuxième pixels, N étant un entier égal au moins à 3, chacun des N pixels comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du pixel et le nœud de lecture capacitif (SN), dans lequel le circuit de commande (109) est configuré pour générer une rampe de tension au niveau du nœud de lecture (SN) en activant séquentiellement les premières grilles de connexion (215) d'ensembles des N pixels pour transférer la charge stockée au niveau du nœud mémoire (214) d'un des ensembles de pixels au nœud de lecture (SN) avant de transférer la charge stockée au niveau du nœud mémoire (214) d'un autre des ensembles de pixels au nœud de lecture (SN). Générateur de rampe selon l'une quelconque des revendications 8 à 10, comprenant en outre un tampon d'impédance (250) relié entre le nœud de lecture (SN) et un rail de conduction de tampon du DAC (RAMP_DAC_BUF), le rail de conduction de tampon du DAC étant relié à tous les pixels (103B) du DAC. Générateur de rampe selon la revendication 11, dans lequel le tampon d'impédance (250) comprend un premier transistor (SF) et un deuxième transistor (222) reliés en série l'un à l'autre et reliant un troisième rail d'alimentation de tension (VSF) au rail de conduction de tampon du DAC (RAMP_DAC_BUF), un nœud de commande du premier transistor (SF) étant relié au nœud de lecture (SN) et un nœud de conduction principal du deuxième transistor (222) étant relié au rail de conduction de tampon du DAC (RAMP_DAC_BUF). Capteur d'image comprenant : - le générateur de rampe selon la revendication 11 ou 12 ; - une matrice (102) de pixels (103A) configurée pour transformer une lumière entrante en un signal de sortie représentatif de la quantité de lumière entrante, les pixels (103A) ayant leurs sorties reliées ensemble à un tampon d'impédance (250) et à un rail de conduction de capteur commun (VX_SENSOR_rail) ; et - un comparateur (402) ayant une première entrée reliée capacitivement au rail de conduction de tampon du DAC (RAMP_DAC_BUF) et une deuxième entrée inverseuse (422) reliée capacitivement au rail de conduction de capteur (VX_SENSOR_rail), le comparateur (402) étant configuré pour fournir, au niveau d'une sortie du comparateur (402), un signal indiquant le moment auquel un signal sur le rail de conduction de tampon du DAC (RAMP_DAC_BUF) croise un signal sur le rail de conduction de capteur (VX_SENSOR_rail). Capteur d'image selon la revendication 13, dans lequel le générateur de rampe est configuré pour générer, sur le rail de conduction de tampon du DAC (RAMP_DAC_BUF), une rampe de tension croissant de façon monotone ou décroissant de façon monotone ; le capteur d'image comprenant en outre un autre générateur de rampe selon la revendication 12 ou 13 configuré pour générer une rampe de tension de décalage (RAMP_OFF_BUF) sur un rail de rampe de décalage (VX_DAC_RAMP_OFF_BUF) relié capacitivement à la deuxième entrée du comparateur (402), la rampe de tension de décalage étant soit une rampe de tension croissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC croît de façon monotone, soit une rampe de tension décroissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC (RAMP_DAC_BUF) décroît de façon monotone. Procédé de conversion numérique vers analogique par un convertisseur numérique vers analogique (DAC) selon l’une des revendications 1 à 7, le procédé comprenant : le stockage de la charge électrique, par un circuit de commande (109) du DAC, au niveau d'un nœud mémoire (214) d'un premier pixel et au niveau d'un nœud mémoire (214) d'un deuxième pixel, le premier pixel comprenant une première grille de connexion (215) reliant le nœud mémoire (214) du premier pixel et un nœud de lecture capacitif (SN), le deuxième pixel comprenant une première grille de connexion (215) reliant le nœud mémoire (MEM) du deuxième pixel et le nœud de lecture capacitif (SN), en activant un transistor de réinitialisation (220), pour appliquer une tension de référence (VLOW) au nœud mémoire (214) de chacun des premier et deuxième pixels, le transistor de réinitialisation (220) reliant le nœud de lecture (SN) à un premier rail d'alimentation de tension (VRTRST) ; la génération, par le circuit de commande (109), d'une tension de sortie du DAC au niveau du nœud de lecture (SN) en désactivant le transistor de réinitialisation (220) et en commandant, sur la base d'un signal d'entrée numérique, les premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN).