INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Dans un exemple de mode de réalisation, le circuit de comparateur peut comprendre : - un premier comparateur de tension comprenant une première entrée couplée à la sortie du calculateur de valeur moyenne et une deuxième entrée configurée pour recevoir la valeur seuil haute, et - un deuxième comparateur de tension comprenant une première entrée couplée à la sortie du calculateur de valeur moyenne et une deuxième entrée configurée pour recevoir la valeur seuil basse, et - une porte OU exclusif ayant deux entrées couplées aux sorties des premier et deuxième comparateurs de tension.
Les différentes variantes décrites précédemment pour le premier mode de réalisation peuvent s’appliquer aux deuxième et/ou troisième modes de réalisation.
Le dispositif de surveillance de spectre RF et de détection de signal peut en outre comprendre un élément de réception comprenant un amplificateur de bruit faible et/ou un filtre passe-bande RF, une entrée de l’élément de réception étant configurée pour recevoir le signal RF, et une sortie de l’élément de réception étant couplée à l’entrée du circuit abaisseur de fréquence en bande de base I/Q. Le filtre passe-bande RF permet d’améliorer l’immunité vis-à-vis des interférences et des signaux indésirables se situant en dehors de la bande d’intérêt. L’amplificateur de bruit faible améliore les performances de bruit du dispositif, et ainsi améliore la sensibilité du dispositif. Le dispositif peut également comprendre une antenne destinée à recevoir le signal RF, une entrée de l’élément de réception (ou l’entrée du circuit abaisseur de fréquence en bande de base I/Q si le dispositif ne comprend pas l’élément de réception) étant couplée à l’antenne.
Le dispositif de surveillance de spectre RF et de détection de signal peut être configuré pour détecter au moins un signal appartenant à une bande ISM de 2,4 GHz.
Le dispositif de surveillance de spectre RF et de détection de signal peut en outre comprendre : - un premier circuit de détection d’énergie comprenant une entrée couplée à la première sortie du circuit abaisseur de fréquence en bande de base I/Q ; - un premier circuit de détection de franchissement de seuil comprenant une entrée couplée à une sortie du premier circuit de détection d’énergie ; - un deuxième circuit de détection d’énergie comprenant une entrée couplée à la deuxième sortie du circuit abaisseur de fréquence en bande de base I/Q ; - un deuxième circuit de détection de franchissement de seuil comprenant une entrée couplée à une sortie du deuxième circuit de détection d’énergie.
Dans ce cas, le dispositif de surveillance de spectre RF et de détection de signal peut en outre comprendre : - plusieurs premiers filtres passe-bande complexes de bande de base ayant chacun des entrées couplées aux première et deuxième sorties du circuit abaisseur de fréquence en bande de base I/Q et une sortie couplée à une entrée de l’un parmi plusieurs premiers circuits de détection de signe d’amplitude ; - plusieurs deuxièmes filtres passe-bande complexes de bande de base ayant chacun des entrées couplées aux première et deuxième sorties du circuit abaisseur de fréquence en bande de base I/Q et une sortie couplée à une entrée de l’un parmi plusieurs deuxièmes circuits de détection de signe d’amplitude ; - plusieurs premiers circuits de détection d’énergie comprenant chacun une entrée couplée à la sortie de l’un des premiers filtres passe-bande de bande de base ; - plusieurs premiers circuits de détection de franchissement de seuil comprenant chacun une entrée couplée à une sortie de l’un des premiers circuits de détection d’énergie ; - plusieurs deuxièmes circuits de détection d’énergie comprenant chacun une entrée couplée à la sortie de l’un des deuxièmes filtres passe-bande de bande de base ; - plusieurs deuxièmes circuits de détection de franchissement de seuil comprenant chacun une entrée couplée à une sortie de l’un des deuxièmes circuits de détection d’énergie.
L’invention propose également un procédé de surveillance de spectre RF et de détection de signal, comprenant : - la réception d’un signal RF ; - l’abaissement de fréquence en bande de base I/Q du signal RF en une composante abaissée en fréquence en bande de base en phase et une composante abaissée en fréquence en bande de base en quadrature ; - la génération d’un premier signal de signe d’amplitude dont la valeur d’amplitude dépend du signe de l’amplitude de la composante abaissée en fréquence en bande de base en phase, et d’un deuxième signal de signe d’amplitude dont la valeur d’amplitude dépend du signe de l’amplitude de la composante abaissée en fréquence en bande de base en quadrature ; - la génération d’un signal de signe de fréquence dont la valeur d’amplitude, ou la présence ou l’absence d’oscillations dans le signal de signe de fréquence, dépend du signe de la différence de phase entre les premier et deuxième signaux de signe d’amplitude, et est ainsi représentative du signe de fréquence d’un signal RF abaissé en fréquence en bande de base comprenant la composante abaissée en fréquence en bande de base en phase du signal RF et la composante abaissée en fréquence en bande de base en quadrature du signal RF.
Tout au long du texte de cette demande, le terme « couplé » peut désigner soit une connexion directe entre deux éléments, sans élément intermédiaire entre eux, soit une connexion indirecte entre ces deux éléments, à savoir une connexion formée à travers au moins un élément intermédiaire.
La présente invention sera mieux comprise après lecture de la description de modes de réalisation donnés à titre d’exemple donnés simplement à titre informatif et aucunement limitatif en référence aux dessins joints dans lesquels : la montre schématiquement un dispositif de surveillance de spectre RF et de détection de signal selon un premier mode de réalisation de l’invention ; la montre des exemples de signaux de domaine temporel obtenus dans le dispositif de surveillance de spectre RF et de détection de signal selon le premier mode de réalisation de l’invention ; la , la , la , la et la montrent différentes mises en œuvre des premier et deuxième circuits de détection de signe d’amplitude du dispositif de surveillance de spectre RF et de détection de signal selon l’invention ; la montre schématiquement le dispositif de surveillance de spectre RF et de détection de signal selon une variante du premier mode de réalisation de l’invention ; la montre des exemples de signaux de domaine temporel obtenus dans le dispositif de surveillance de spectre RF et de détection de signal selon la variante du premier mode de réalisation de l’invention tel que montré sur la ; la montre schématiquement un dispositif de surveillance de spectre RF et de détection de signal selon un deuxième mode de réalisation de l’invention ; la montre schématiquement un dispositif de surveillance de spectre RF et de détection de signal selon un troisième mode de réalisation de l’invention ; la montre schématiquement un exemple de mise en œuvre d’une partie du dispositif de surveillance de spectre RF et de détection de signal selon le troisième mode de réalisation de l’invention ; la montre schématiquement un dispositif de surveillance de spectre RF et de détection de signal selon le deuxième mode de réalisation de l’invention et comprenant plusieurs éléments optionnels ; la montre schématiquement un dispositif de surveillance de spectre RF et de détection de signal selon un quatrième mode de réalisation de l’invention.
Les parties identiques, similaires ou équivalentes des diverses figures décrites ci-dessous portent les mêmes références numériques de façon à faciliter le passage d’une figure à l’autre.
Les différentes parties montrées sur les figures ne sont pas nécessairement montrées à une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent s’entendre comme non mutuellement exclusives et peuvent être combinées les unes avec les autres.
Des cription détaillée des modes de réalisation particuliers
Dans les différents exemples précédemment décrits, les deuxièmes zones 124 de la couche de semi-conducteur 120 recouvrent tous les flancs et les parois de fond des régions de source 116 et de drain 118. D’une manière générale, il est possible que les deuxièmes zones 124 de la couche de semi-conducteur 120 s’étendent entre les régions de source 116 et de drain 118 et les espaceurs diélectriques 114 et/ou contre des parois des régions de source et de drain différentes de celles disposées contre les espaceurs diélectriques 114. En outre, les parois des régions de source 116 et de drain 118 peuvent n’être recouvertes que partiellement par les deuxièmes zones 124 de la couche de semi-conducteur 120.
Dans les exemples de réalisation précédemment décrits pour les premier et deuxième modes de réalisation, la couche 112 de diélectrique de grille et la ou les grilles de commande électrostatique 110 sont réalisés sur la ou les portions de matériau temporaires 160 avant la réalisation de la couche de semi-conducteur 120 (approche dite « gate first »). En variante, il est possible de réaliser, à la place de la couche 112 de diélectrique de grille et de la ou des grilles de commande électrostatique 110, une ou plusieurs grilles temporaires sur la ou les portions de matériau temporaires 160, puis, après la réalisation de la couche de semi-conducteur 120, de graver la ou les grilles temporaires et de réaliser la couche 112 de diélectrique de grille et la ou les grilles de commande électrostatique 110 à la place de la ou des grilles temporaires gravées (approche dite « gate last »).
Dans les exemples de réalisation précédemment décrits, la couche 112 de diélectrique de grille est réalisée juste avant la réalisation de la ou des grilles de commande électrostatique 110, qu’une ou plusieurs grilles temporaires aient été utilisées ou non. En variante, il est possible que la ou les grilles de commande électrostatique 110 soient réalisées sans avoir réalisé au préalable la couche 112 de diélectrique de grille. Dans ce cas, la couche 112 de diélectrique de grille peut être déposée juste avant le dépôt de la couche de semi-conducteur 120, au moins contre les parois du ou des emplacements obtenus en gravant la ou les portions de matériau temporaire 160. Dans ce cas, la couche 112 vient recouvrir les différentes parois sur lesquelles le matériau de la couche de semi-conducteur 120 est destiné à être déposé, homogénéisant ainsi les surfaces, et donc les interfaces, contre lesquelles la couche de semi-conducteur 120 est ensuite déposée.
Selon une autre variante, il est possible que la couche 112 soit déposée lors de deux étapes différentes : tout d’abord juste avant la réalisation de grille 110 comme précédemment décrit en lien avec la , puis dans les espaces formés par la gravure des portions 160 et dans les cavités 150, juste avant le dépôt de la couche de semi-conducteur 120. Dans ce cas, les parties de la couche 112 localisées à l’aplomb de la grille 110 sont plus épaisses que les autres parties de la couche 112 car ces parties cumulent les épaisseurs de matériau déposées au cours des deux étapes de dépôt.
Dans les exemples et variantes précédemment décrits, la couche 112 comporte un matériau diélectrique destiné à forme les diélectriques de grille des dispositifs 100 réalisés qui correspondent à des transistors FinFET. En variante, il est possible que la couche 112 comporte un matériau ferroélectrique tel que du HfO 2 ou HfZrO 2 , cette couche 112 correspondant dans ce cas à une couche mémoire ferroélectrique. Les dispositifs 100 réalisés correspondent à des dispositifs microélectroniques ayant une fonction mémoire de type FeFET. Les différentes variantes de réalisation de la couche 112 précédemment décrites s’appliquent également à une couche 112 comportant un matériau ferroélectrique. En outre, lorsque la couche 112 comporte un matériau ferroélectrique, il est avantageux que la couche 112 soit déposée dans les espaces formés par la gravure des portions 160 et dans les cavités 150, juste avant le dépôt de la couche de semi-conducteur 120, ou déposée lors de deux étapes différentes comme précédemment décrit. Ainsi, la surface de matériau ferroélectrique formée par la couche 112 est plus importante que si elle était déposée uniquement juste avant la réalisation de la grille 110, ce qui réduit la variabilité de la mémoire en termes de performance.
DISPOSITIF MICROELECTRONIQUE FET COMPRENANT D’IMPORTANTES SURFACES DE CONTACT ENTRE LE CANAL DE CONDUCTION ET LES REGIONS DE SOURCE ET DRAIN L’invention concerne le domaine des dispositifs microélectroniques appliqués aux technologies CMOS avancées. L’invention porte notamment sur des dispositifs microélectroniques de type FET (« Field-Effect Transistor » en anglais, ou transistor à effet de champ), notamment de type RFET (« Reconfigurable Field-Effect Transistor » en anglais, ou transistor à effet de champ reconfigurable), en particulier à base de matériaux bidimensionnels, ou matériaux 2D, ou oxydes semi-conducteurs, ainsi que la réalisation de tels dispositifs microélectroniques.
État de la technique antérieure La miniaturisation de l’électronique est en constante augmentation, mais l’industrie approche désormais de la limite d’échelle pour les matériaux classiques tels que le silicium. Dernièrement, les matériaux 2D sont apparus comme des candidats prometteurs pour une utilisation dans les dispositifs électroniques et optoélectroniques miniaturisés en raison de leurs propriétés uniques et de la très faible épaisseur des couches de ces matériaux qui peuvent être constitués d'une seule couche d'atomes ou de molécules.
Le document de K. P. O'Brien et al ., "Advancing 2D Monolayer CMOS Through Contact, Channel and Interface Engineering," 2021 IEEE International Electron Devices Meeting (IEDM) , 2021, pp. 7.1.1-7.1.4, propose de réaliser un transistor MOSFET en intégrant une couche de MoS 2 pour former le canal de conduction. Cette couche est connectée à deux régions de source et drain métalliques à base d’or, de palladium, de TiN, de tungstène ou encore de nickel. La grille arrière est formée par une couche de silicium dopé positionnée en face arrière sous une couche de diélectrique à base de SiO 2 , HfO 2 ou d’Al 2 O 3 .
Afin de s’affranchir des contraintes liées au dépôt des matériaux métalliques des régions de source et de drain sur le matériau 2D, il est possible de former ces régions non pas sur la face supérieure de la couche de matériau 2D, mais contre les flancs de la couche de matériau 2D. Cette configuration, appelée « side contact », est toutefois problématique car la surface de contact entre la couche de matériau 2D et les régions de source et de drain est faible, ce qui engendre d’importantes résistances de contact aux interfaces entre la couche de matériau 2D et les régions de source et de drain.
Le document US 2022/045176 A1 décrit plusieurs procédés de réalisation de transistors FET de type « gate-last », dans lesquels des portions de silicium servent de support pour le dépôt d’une couche de matériau 2D. Outre les inconvénients liés au fait que les transistors réalisés ont des interfaces canal / source-drain de type « side contact », les portions de silicium utilisées pour déposer le matériau 2D forment une barrière de potentiel à l’interface avec le matériau 2D, ce qui n’est pas favorable car une partie du transport des charges peut s’effectuer dans ces portions de silicium et non dans le matériau 2D.
Un but de la présente invention est de proposer un dispositif microélectronique de type FET, en particulier RFET, dont la structure soit compatible avec tout type de matériau semi-conducteur dont les matériaux 2D ou d’autres matériaux de type oxydes semiconducteurs, et ne présentant pas les inconvénients d’une configuration « side contact ».
Pour cela, la présente invention propose un dispositif microélectronique FET comprenant au moins : - un substrat ; - une couche de semi-conducteur comprenant au moins une première zone formant un canal de conduction électrique du dispositif microélectronique FET ; - plusieurs grilles de commande électrostatique distinctes, espacées les unes des autres et disposées sur la première zone de la couche de semi-conducteur ; - une couche de diélectrique de grille disposée entre chacune des grilles de commande électrostatique et la première zone de la couche de semi-conducteur ; - des espaceurs diélectriques disposés contre des flancs de chacune des grilles de commande électrostatique ; - des régions de source / drain couplées électriquement à la première zone de la couche de semi-conducteur par des deuxièmes zones de la couche de semi-conducteur, les deuxièmes zones de la couche de semi-conducteur s’étendant entre les régions de source / drain et les espaceurs diélectriques ; et dans lequel les deuxièmes zones de la couche de semi-conducteur ne sont pas disposées directement contre la grille de commande électrostatique et forment, avec la première zone, une couche continue.
Le dispositif microélectronique proposé se base sur une architecture de type FET ne comportant pas d’interface de type « side contact » entre le canal et les régions de source / drain grâce aux deuxièmes zones de la couche de semi-conducteur réalisant le couplage électrique entre le canal formé par la première zone de la couche de semi-conducteur et les régions de source / drain. Ces deuxièmes zones de la couche de semi-conducteur, qui s’étendent contre au moins une partie des parois latérales, ou flancs, des régions de source / drain, forment une grande surface de contact avec régions de source / drain, ce qui permet de réduire les résistances de contact des régions de source / drain. Ainsi, le courant électrique circulant dans le canal n’est pas réduit à cause de ces résistances de contact, ce qui ne réduit pas les performances du dispositif.
De plus, avec l’architecture proposée, la couche de semi-conducteur peut être réalisée juste avant la réalisation des régions de source / drain ou juste avant le dépôt métallique des régions de source / drain. Ainsi, la couche de semi-conducteur dont la première zone est destinée à former le canal de conduction n’est pas détériorée par les étapes liées à la réalisation des régions de source / drain. Cela est particulièrement avantageux lorsque la couche de semi-conducteur comporte un matériau 2D.
En outre, la réalisation d’un tel dispositif ne nécessite pas de conserver des portions de silicium pour déposer la couche de semi-conducteur destinée à former le canal, supprimant ainsi le problème de barrière de potentiel à l’interface avec le matériau de la couche de semi-conducteur.
La couche de semi-conducteur peut comporter un matériau bidimensionnel ou tout autre matériau semi-conducteur déposé par MOCVD (« Metal Organic Chemical Vapor Deposition » en anglais, ou dépôt chimique en phase vapeur aux organométalliques), CVD (« Chemical Vapor Deposition » en anglais, ou dépôt chimique en phase valeur) ou ALD (« Atomic Layer Deposition » en anglais, ou dépôt en couche atomique). Dans ce cas, le dispositif microélectronique peut être réalisé avec de très faibles dimensions.
La déjà citée représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique.
La illustre un exemple d’une monocouche d’un matériau 2D de type MX 2 .
La illustre un empilement de trois monocouches d’un matériau 2D de type DMCT MS 2 .
La à gauche illustre un empilement de deux couches de la variété hexagonale de h-BN vu en perspective, la à droite illustre une monocouche vue de dessus.
La illustre l’empilement de deux monocouches de h-BN vu de dessus en légère perspective.
La illustre la structure d’un transistor comprenant deux couches en hBN selon l’état de la technique.
La illustre un transistor HEMT selon l’invention.
La illustre un exemple des bandes de valence BV et de conduction BC d’une structure HEMT selon l’invention BUF/L2D/Bar pour les matériaux GaN / h-BN / AlN (énergie E en eV).
La représente les diagrammes des bandes de conduction (respectivement BC0 et BC) simulées pour une structure classique sans matériau 2D (A) et pour une structure selon l’invention avec un matériau 2D inséré entre la couche tampon et la barrière (B).
La représente le gain en puissance en fonction de la fréquence pour la structure classique sans matériau 2D et pour la structure selon l’invention dans laquelle une monocouche d’un matériau 2D, ici du h-BN, est insérée entre la barrière et la couche tampon.
DESCRIPTION DETAILLEE DE L’INVENTION Le transistor HEMT selon l’invention intègre dans sa structure une couche de matériau bidimensionnelle de manière originale. Nous allons tout d’abord rappeler ce que sont les matériaux bidimensionnels et comment dans l’état de la technique ils sont utilisés dans des dispositifs électroniques de type transistors.
Les matériaux bidimensionnels ont été développés récemment. Ils présentent une structure planaire et sont composés de une à quelques monocouches L, chaque monocouche comprenant quelques plans atomiques (typiquement 1 à 5), le nombre de plans étant fonction de la structure atomique. Les liaisons chimiques à l’intérieur d’une monocouche sont covalentes.
Un exemple bien connu de ce type de matériau sont les dichalcogénures de métaux de transition DCMT de formule chimique générale MX, MX 2 ou MX 3 avec M métal et X chalcogène tels que S, Te ou Se, présentant une structure 2D.
MX : M : Fe, Ga ; X : S, Se, Te
MX : FeSe, FeS, GaSe, GaTe
Selon cet exemple, les moyens d’alignement peuvent comprendre deux poutres 31 et 32 présentant une section rectangulaire. Notamment, la poutre 31 est fixée à la première face interne 15a tandis que la poutre 32 est fixée à la face interne 15b.
La poutre 31 et la poutre 32 sont, plus particulièrement, fixées en leur centre, respectivement, à la première face interne 15a et à la première face interne 15b, et au moyen d’une cale de fixation 33, 34.
Ainsi, chaque poutre 31 et 32 s’étend de part et d’autre de la cale 33 et 34 au moyen de laquelle elle est fixée à l’une des premières faces interne 15a et 15b.
Plus particulièrement, chaque poutre 31 et 32 comprend deux bras flexibles s’étendant de part et d’autre de la cale de fixation selon une direction parallèle à l’intersection du plan formé par la première face 11 et du plan supportant la première face interne 15a, 15b sur laquelle est fixée ladite poutre.
Notamment, la poutre 31 comprend deux bras flexibles 31a et 31b qui s’étendent de part et d’autre de la cale de fixation 33 selon une direction parallèle à l’intersection du plan formé par la première face 11 et du plan supportant la première face interne 15a.
De manière équivalente, la poutre 32 comprend deux bras flexibles 32a et 32b qui s’étendent de part et d’autre de la cale de fixation 34 selon une direction parallèle à l’intersection du plan formé par la première face 11 et d6u plan supportant la première face interne 15b.
Par ailleurs, chaque bras flexible peut comprendre en son extrémité libre une languette qui s’étend perpendiculairement une face de la poutre opposée à la première face interne supportant ladite poutre, et dite face libre.
Ainsi, les bras flexibles 31a et 31b comprennent chacun en leur extrémité libre, respectivement, une languette 35a et une languette 35b.
De manière équivalente, les bras flexibles 32a et 32b comprennent chacun en leur extrémité libre, respectivement, une languette 36a et une languette 36b.
Dans l’exemple illustré à la , chaque poutre coopère avec deux taquets 41a, 41b. Notamment, chacun des deux bras flexibles 31a et 31b coopère avec un taquet 41a, tandis que chacun des deux bras flexibles 32a et 32b coopère avec un taquet 41b.
A cet égard, le déplacement relatif de la première plaque 19 par rapport à la deuxième plaque 20, de la deuxième position vers la première position provoque un fléchissement des bras flexibles 31a et 31b vers la première face interne 15a d’une part, et des bras flexibles 32a et 32b vers la première face interne 15b d’autre part.
Le déplacement relatif de la première plaque 19 par rapport à la deuxième plaque 20, de la première position vers la deuxième position permet aux bras flexibles 31a, 31b, 32a et 32b de retrouver leur position d’engagement.