Circuit de lecture à amplification différentielle (10) comprenant : un composant résistif (12) ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), un bloc de lecture (14) de l’état du composant résistif (12) par comparaison de la valeur de résistance du composant résistif (12) à la valeur de résistance d’un composant de référence (20), le bloc de lecture (14) étant parcouru par un courant de lecture, et un bloc de contrôle (16) propre à amplifier de manière différentielle le courant appliqué au composant résistif (12) et au composant de référence (20), indépendamment du courant de lecture. Circuit de lecture à amplification différentielle (10) selon la revendication 1, dans lequel le circuit de lecture (10) est un générateur de bits aléatoires variables, le composant résistif ayant deux états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), la probabilité du composant résistif (12) d’être dans chacun des états dépendant de l’énergie appliquée au composant résistif (12), le bloc de contrôle (16) étant propre à contrôler la probabilité du composant résistif (12) d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif (12). Circuit de lecture à amplification différentielle (10) selon la revendication 2, dans lequel la valeur de résistance du composant de référence (20) est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif (12). Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 3, dans lequel le bloc de lecture (14) présente deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture (14) est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif (12) est lu par le bloc de lecture (14), le bloc de lecture (14) comprenant : une unité de commutation (22) propre à commuter le bloc de lecture (14) entre les deux modes de fonctionnement en fonction d’un signal de commutation (CLK) appliqué à l’unité de commutation (22), le composant de référence (20), et un comparateur (24) de la valeur de résistance du composant résistif (12) à la valeur de résistance du composant de référence (20). Circuit de lecture à amplification différentielle (10) selon la revendication 4, dans lequel le comparateur (24) est un circuit dont les sorties sont les tensions en deux nœuds de référence (Q, ) du comparateur (24). Circuit de lecture à amplification différentielle (10) selon la revendication 5, dans lequel le bloc de lecture (14) comprend, en outre, un verrou RS (26) dont les entrées sont les tensions des deux nœuds de référence (Q, ) du comparateur (24). Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 4 à 6, dans lequel l’unité de commutation (22) comprend deux transistors (M1, M2) de même polarité et un transistor (M0) de polarité opposée. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 7, dans lequel le bloc de contrôle (16) est commandé par un signal de contrôle (CTRL) de sorte que le courant appliquée au composant résistif (12) dépend de l’amplitude du signal de contrôle (CTRL). Circuit de lecture à amplification différentielle (10) selon la revendication 8 dans sa dépendance avec l’une des revendications 4 à 6, dans lequel le signal de commutation (CLK) et le signal de contrôle (CTRL) sont synchrones. Circuit de lecture à amplification différentielle (10) selon la revendication 8 ou 9, dans lequel le signal de contrôle (CTRL) est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 10, dans lequel le bloc de contrôle (16) comprend deux transistors (M7, M8) commandés par le signal de contrôle (CTRL), l’un des transistors (M7) étant connecté au composant résistif (12), et l’autre transistor (M8) étant connecté au composant de référence (20). Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 11, dans lequel le composant résistif (12) est une jonction tunnel magnétique comprenant un assemblage de couches, les deux états correspondant, d’une part, à une aimantation parallèle des couches de la jonction et, d’autre part, à une aimantation antiparallèle des couches de la jonction.