Dispositif microélectronique FET (100) comprenant au moins : - un substrat (102) ; - une couche de semi-conducteur (120) comprenant au moins une première zone (122) formant une portion semi-conductrice en forme d’ailette et servant de canal de conduction électrique du dispositif microélectronique FET (100) ; - une grille de commande électrostatique (110) ; - une couche (112) de diélectrique de grille ou une couche (112) mémoire ferroélectrique, disposée entre la grille de commande électrostatique (110) et la première zone (122) de la couche de semi-conducteur (120) en recouvrant plusieurs faces distinctes de la première zone (122) de la couche de semi-conducteur (120) ; - des espaceurs diélectriques (114) disposés contre des flancs de la grille de commande électrostatique (110) ; - des régions de source (116) / drain (118) en forme d’ailettes, couplées électriquement à la première zone (122) de la couche de semi-conducteur (120) par des deuxièmes zones (124) de la couche de semi-conducteur (120), les deuxièmes zones (124) de la couche de semi-conducteur (120) s’étendant entre les régions de source (116) / drain (118) et les espaceurs diélectriques (114) ; dans lequel les deuxièmes zones (124) de la couche de semi-conducteur (120) ne sont pas disposées directement contre la grille de commande électrostatique (110) et forment, avec la première zone (122), une couche continue ; et dans lequel la couche de semi-conducteur (120) comporte un matériau bidimensionnel ou tout autre matériau semi-conducteur déposé par MOCVD, CVD ou ALD. Dispositif microélectronique FET (100) selon la revendication 1, dans lequel la grille de commande électrostatique (110) et la couche (112) de diélectrique de grille recouvrent ensemble plusieurs faces distinctes de la portion semi-conductrice. Dispositif microélectronique FET (100) selon l’une des revendications précédentes, dans lequel : - chacune des régions de source (116) / drain (118) est disposée dans une cavité (150) comprenant des parois latérales formées au moins par les espaceurs diélectriques (114) et par un matériau diélectrique d’isolation (128) ; - les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent au moins une partie, de préférence entièrement, des parois des cavités (150) dans lesquelles sont disposées les régions de source (116) / drain (118). Dispositif microélectronique FET (100) selon l’une des revendications précédentes, comportant en outre au moins une portion diélectrique entourée par la première zone (122) de la couche de semi-conducteur (120). Dispositif microélectronique FET (100) selon l’une des revendications précédentes, dans lequel la couche de semi-conducteur (120) comporte plusieurs premières zones (122) formant plusieurs portions semi-conductrices distinctes en forme d’ailettes, disposées sur le substrat (102) et telles que la couche (112) de diélectrique de grille ou la couche (112) mémoire ferroélectrique soit disposée entre la grille de commande électrostatique (110) et chacune des premières zones (122) de la couche de semi-conducteur (120) en recouvrant plusieurs faces distinctes de chacune des premières zones (122) de la couche de semi-conducteur (120). Procédé de réalisation d’un dispositif microélectronique FET (100), comprenant au moins : a) réalisation d’au moins une portion de matériau temporaire (160) sur un substrat (102), puis b) réalisation, au moins sur la portion de matériau temporaire (160), d’au moins une grille de commande électrostatique (110) et d’espaceurs diélectriques (114) disposés contre des flancs de la grille de commande électrostatique (110), la grille de commande électrostatique (110) recouvrant plusieurs faces distinctes de la portion de matériau temporaire (160), puis c) gravure de la portion de matériau temporaire (160), puis d) réalisation d’une couche de semi-conducteur (120) comportant un matériau bidimensionnel ou tout autre matériau semi-conducteur déposé par MOCVD, CVD ou ALD, la couche de semi-conducteur (120) comprenant au moins une première zone (122) formant une portion semi-conductrice en forme d’ailette disposée sur le substrat (102) et configurée pour servir de canal de conduction électrique du dispositif microélectronique FET (100), disposée sous la grille de commande électrostatique (110) et les espaceurs diélectriques (114) dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), et telle que la couche de semi-conducteur (120) se prolonge, sans discontinuité avec la première zone (122), en formant des deuxièmes zones (124) couvrant au moins une partie des flancs des espaceurs diélectriques (114) et qui ne sont pas disposées directement contre la grille de commande électrostatique (110), puis e) réalisation, sur le substrat (102), de régions de source (116) / drain (118) en forme d’ailettes, couplées électriquement à la première zone (122) de la couche de semi-conducteur (120) par les deuxièmes zones (124) de la couche de semi-conducteur (120), et telles que des deuxièmes zones (124) de la couche de semi-conducteur (120) s’étendent entre les régions de source (116) / drain (118) et les espaceurs diélectriques (114), dans lequel le procédé comporte en outre la réalisation d’une couche de diélectrique de grille ou d’une couche mémoire ferroélectrique telle qu’elle soit disposée entre la grille de commande électrostatique et la première zone de la couche de semi-conducteur en recouvrant plusieurs faces distinctes de la première zone de la couche de semi-conducteur. Procédé selon la revendication 6, comportant en outre, avant la mise en œuvre de l’étape c), un dépôt d’un matériau diélectrique d’isolation (128) autour des espaceurs diélectriques (114), puis une gravure de cavités (150) dans le matériau diélectrique d’isolation (128) telle que les cavités (150) comprennent au moins une paroi latérale formée par l’un des espaceurs diélectriques (114), et dans lequel : - l’étape d) est mise en œuvre telle que les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent au moins une partie des parois latérales des cavités (150) ; - l’étape e) est mise en œuvre telle que chacune des régions de source (116) / drain (118) soit disposée dans une des cavités (150). Procédé selon l’une des revendications 6 ou 7, dans lequel : - l’étape a) comporte la réalisation de plusieurs portions de matériau temporaires (160) sur le substrat (102), et - l’étape b) est mise en œuvre telle que la grille de commande électrostatique (110) recouvre plusieurs faces distinctes de chacune des portions de matériau temporaires (160), et - l’étape c) comporte la gravure de toutes les portions de matériau temporaires (160), et - l’étape d) est mise en œuvre telle que plusieurs premières zones (122) de la couche de semi-conducteur (120) soient disposées dans des emplacements formés par la gravure des portions de matériau temporaires (160), les premières zones (122) de la couche de semi-conducteur (120) formant plusieurs portions semi-conductrice disposées sur le substrat (102) et telles que la grille de commande électrostatique (110) recouvre plusieurs faces distinctes de chacune des premières zones (122) de la couche de semi-conducteur (120). Procédé selon l’une des revendications 6 à 8, comportant en outre une étape de dépôt de la couche (112) de diélectrique de grille ou d’une couche (112) mémoire ferroélectrique mise en œuvre : - entre les étapes a) et b), sur la portion de matériau temporaire (160), la grille de commande électrostatique (110) étant réalisée ensuite sur la couche (112) de diélectrique de grille ou la couche (112) mémoire ferroélectrique, et/ou - entre les étapes c) et d), sous la grille de commande électrostatique (110) et les espaceurs diélectriques (114), dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), la couche de semi-conducteur (120) étant réalisée ensuite en recouvrant la couche (112) de diélectrique de grille ou la couche (112) mémoire ferroélectrique. Procédé de réalisation d’un dispositif microélectronique FET (100), comprenant au moins : a) réalisation d’au moins une portion de matériau temporaire (160) sur un substrat (102), puis b) réalisation, au moins sur la portion de matériau temporaire (160), d’au moins une grille temporaire et d’espaceurs diélectriques (114) disposés contre des flancs de la grille temporaire, la grille temporaire recouvrant plusieurs faces distinctes de la portion de matériau temporaire (160), puis c) gravure de la portion de matériau temporaire (160), puis d) réalisation d’une couche de semi-conducteur (120) comportant un matériau bidimensionnel ou tout autre matériau semi-conducteur déposé par MOCVD, CVD ou ALD, la couche de semi-conducteur (120) comprenant au moins une première zone (122) formant une portion semi-conductrice en forme d’ailette disposée sur le substrat (102) et configurée pour servir de canal de conduction électrique du dispositif microélectronique FET (100), disposée sous la grille temporaire et les espaceurs diélectriques (114) dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), et telle que la couche de semi-conducteur (120) se prolonge, sans discontinuité avec la première zone (122), en formant des deuxièmes zones (124) couvrant au moins une partie des flancs des espaceurs diélectriques (114) et qui ne sont pas disposées directement contre la grille temporaire, puis e) gravure de la grille temporaire, et réalisation d’une grille de commande électrostatique (110) à la place de la grille temporaire, puis f) réalisation, sur le substrat (102), de régions de source (116) / drain (118) en forme d’ailettes, couplées électriquement à la première zone (122) de la couche de semi-conducteur (120) par les deuxièmes zones (124) de la couche de semi-conducteur (120), et telles que des deuxièmes zones (124) de la couche de semi-conducteur (120) s’étendent entre les régions de source (116) / drain (118) et les espaceurs diélectriques (114). Procédé selon la revendication 10, comportant en outre, avant la mise en œuvre de l’étape c), un dépôt d’un matériau diélectrique d’isolation (128) autour des espaceurs diélectriques (114), puis une gravure de cavités (150) dans le matériau diélectrique d’isolation (128) telle que les cavités (150) comprennent au moins une paroi latérale formée par l’un des espaceurs diélectriques (114), et dans lequel : - l’étape d) est mise en œuvre telle que les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent au moins une partie des parois latérales des cavités (150) ; - l’étape f) est mise en œuvre telle que chacune des régions de source (116) / drain (118) soit disposée dans une des cavités (150). Procédé selon l’une des revendications 10 ou 11, dans lequel : - l’étape a) comporte la réalisation de plusieurs portions de matériau temporaire (160) sur le substrat (102), et - l’étape b) est mise en œuvre telle que la grille temporaire recouvre plusieurs faces distinctes de chacune des portions de matériau temporaire (160), et - l’étape c) comporte la gravure de toutes les portions de matériau temporaires (160), et - l’étape d) est mise en œuvre telle que plusieurs premières zones (122) de la couche de semi-conducteur (120) soient disposées dans des emplacements formés par la gravure des portions de matériau temporaires (160), les premières zones (122) de la couche de semi-conducteur (120) formant plusieurs portions semi-conductrices disposées sur le substrat (102) et telles que la grille temporaire recouvre plusieurs faces distinctes de chacune des premières zones (122) de la couche de semi-conducteur (120). Procédé selon l’une des revendications 10 à 12, comportant en outre une étape de dépôt d’une couche (112) de diélectrique de grille ou d’une couche (112) mémoire ferroélectrique mise en œuvre : - lors de l'étape e), sur la première zone (122) de la couche de semi-conducteur (120), la grille de commande électrostatique (110) étant réalisée ensuite sur la couche (112) de diélectrique de grille ou la couche (112) mémoire ferroélectrique, et/ou - entre les étapes c) et d), sous la grille temporaire et les espaceurs diélectriques (114), dans au moins un emplacement formé par la gravure de la portion de matériau temporaire (160), la couche de semi-conducteur (120) étant réalisée ensuite en recouvrant la couche (112) de diélectrique de grille ou la couche (112) mémoire ferroélectrique.