INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
c) retirer le substrat de base 101, puis le cas échéant la couche tampon 102 et la couche de nid GaN 103, par exemple par amincissement, moyennant quoi on obtient un substrat d’intérêt comprenant un substrat support 201, l’électrode supérieure 202, la couche de GaN dopée p 107, des puits quantiques GaN/InGaN 106, une couche de GaN dopée n 105, une couche de GaN fortement dopée 104 ( ),
- graver la couche de GaN n++ 104 et une partie de la couche de GaN n 105 pour former des ‘pré-pixels’ s’arrêtant dans une première partie de la couche de n-GaN 105, le pré-pixel comprenant la couche de GaN n++ 104 et une partie de la couche de GaN n 105 ( ),
d) porosifier la périphérie de la couche de GaN fortement dopée n 104 (la porosification électro-chimique commençant par le contour des pixels, le processus de porosification est arrêté avant que le cœur ne soit porosifié), la deuxième partie de la couche de n-GaN 105 non gravée permettant de conduire le courant pour l’étape de porosification électro-chimique ( ), moyennant quoi on obtient une couche de GaN partiellement porosifiée 104’,
e) former des mésas dans le substrat d’intérêt à partir des pré-pixels, en gravant la deuxième partie de la couche de GaN dopée 105, les puits quantiques 106, la couche de GaN dopée p 107, l’électrode inférieure 202 et une partie du substrat support 201, les mésas comprenant ainsi la couche la couche de GaN fortement dopée partiellement porosifiée 104’, la couche de GaN dopée 105, les puits quantiques 106, la couche de GaN dopée p 107, la première électrode 108 et une partie du substrat support 201 ( ),
f) recouvrir les mésas par une électrode supérieure 301 formée d’une couche d’oxyde transparent conducteur,
Nous avons décrit précédemment des variantes de réalisation mettant en œuvre une étape de porosification après report (intégration avec collage monolithique de l’épitaxie).
Selon une autre variante (qui est compatible avec la première variante ci-dessus), il est possible que la couche 112 formant le diélectrique de grille du transistor de sélection du dispositif mémoire 100 ne soit pas déposée juste avant la réalisation de la grille 110 comme précédemment décrit, mais que cette couche soit déposée dans les espaces formés par la gravure des portions 138 et dans les cavités 1150, juste avant le dépôt de la couche de semi-conducteur 120. Dans ce cas, la couche 112 vient recouvrir les différentes parois sur lesquelles le matériau de la couche de semi-conducteur 120 est destiné à être déposé, homogénéisant ainsi les surfaces, et donc les interfaces, contre lesquelles la couche de semi-conducteur 120 est ensuite déposée.
Selon une autre variante (qui est compatible avec la première variante décrite ci-dessus), il est possible que la couche 112 soit déposée lors de deux étapes différentes : tout d’abord juste avant la réalisation de la grille 110 comme précédemment décrit en lien avec la , puis dans les espaces formés par la gravure des portions 138 et dans les cavités 150, juste avant le dépôt de la couche de semi-conducteur 120. Dans ce cas, les parties de la couche 112 localisées à l’aplomb de la grille 110 sont plus épaisses que les autres parties de la couche 112 car ces parties cumulent les épaisseurs de matériau déposées au cours des deux étapes de dépôt.
Dans l’exemple de réalisation précédemment décrit, toutes les parois latérales des cavités 150 sont recouvertes par les deuxièmes zones 124 de la couche de semi-conducteur 120. En variante, il est possible qu’une partie seulement de ces parois latérales soit recouverte par les deuxièmes zones 124.
Les figures 17 à 20 représentent schématiquement une partie des étapes du procédé mis en œuvre combinant les deux variantes décrites ci-dessus.
Les étapes précédemment décrites en lien avec les figures 1 à 12 sont tout d’abord mises en œuvre.
Ensuite, contrairement au précédent exemple de réalisation dans lequel la couche de semi-conducteur 120 est déposée, la couche 112 formant les diélectriques de grille, comprenant avantageusement un matériau diélectrique high-K tel que du HfO 2 , est déposée sur l’ensemble de la structure (voir ). Des parties de cette couche 112 sont localisées dans les espaces en forme de tunnels précédemment formés, formant ainsi les diélectriques de grille, et d’autres parties de cette couche 112 recouvrent les parois des cavités 150.
La couche de semi-conducteur 120 est ensuite déposée sur l’ensemble de la structure, en recouvrant la couche 112 formant les diélectriques de grille (voir ), de manière à remplir complètement les espaces restants en forme de tunnels. Les cavités 150 ne sont pas complètement remplies par le dépôt de la couche de semi-conducteur 120 et de la couche 112 formant les diélectriques de grille.
Les régions de contact 116, 118 sont ensuite réalisées, par exemple en réalisant un premier dépôt (par exemple ALD) de TiN (désigné par la référence 154 sur la ), puis en remplissant le reste de l’espace disponible par du tungstène (désigné par la référence 156 sur la ). Dans l’exemple décrit ici, ce dépôt de tungstène achève également la réalisation de la grille de commande 110. En outre, au cours du dépôt de tungstène, celui-ci est stoppé pour réaliser l’empilement mémoire 158 au sein de la région de contact 118, puis repris pour achever la réalisation des régions de contact 116, 118.
L’une des variantes ci-dessus peut être mise en œuvre sans que l’autre ne le soit. Par exemple, il est possible de déposer la couche 112 formant le diélectrique de grille dans les espaces formés par la gravure des portions 138, avant le dépôt de la couche de semi-conducteur 120, et que des espaces vides soient encore présents après le dépôt de la couche de semi-conducteur 120. Dans ce cas, les portions diélectriques 126 peuvent être réalisées comme précédemment décrit en lien avec les figures 14 et 15.
Dans l’exemple de réalisation représenté sur la , la grille de commande 110 est commune à plusieurs dispositifs 100, c’est-à-dire commande simultanément ces différents dispositifs, dont les régions de contact 116, 118 sont isolées électriquement de celles des autres dispositifs 100 voisins par les portions du matériau diélectrique d’isolation 128. En variante, il est possible que les grilles 110 réalisées ne soient pas communes aux différents dispositifs 100 réalisés.
En outre, chacune des premières zones 122 de la couche de semi-conducteur 120 peut être entourée par une même grille de commande électrostatique 110, comme c’est le cas dans les exemples précédemment décrits, ou par une grille de commande électrostatique différente de celle entourant les autres premières zones 122 de la couche de semi-conducteur 120.
Dans l’exemple de réalisation représenté sur la , chacune des régions de contact 116, 118 est disposée dans une cavité comprenant des parois latérales formées par les espaceurs diélectriques 114, 115 et par un matériau diélectrique d’isolation 128. Dans cette configuration, les deuxièmes zones 124 de la couche de semi-conducteur 120 recouvrent les parois latérales et les parois de fond des cavités dans lesquelles sont disposées les régions de contact 116, 118.
En alternative, il est possible que des régions de contact soient communes à plusieurs dispositifs 100. Par exemple, il est possible que pour deux dispositifs 100 adjacents, le matériau diélectrique d’isolation 128 ne soit pas présent afin qu’une même région de contact, par exemple la région de contact 118 incluant l’empilement mémoire 158, soit couplée électriquement aux canaux de ces deux dispositifs 100 voisins. Une telle configuration permet par exemple la réalisation de dispositifs mémoires de type 2T1R ou 2T1C.
DISPOSITIF MICROELECTRONIQUE FET COMPRENANT D’IMPORTANTES SURFACES DE CONTACT ENTRE LE CANAL DE CONDUCTION ET LES REGIONS DE SOURCE ET DRAIN L’invention concerne le domaine des dispositifs microélectroniques appliqués aux technologies CMOS avancées. L’invention porte notamment sur des dispositifs microélectroniques de type FET (« Field-Effect Transistor » en anglais, ou transistor à effet de champ), notamment de type FinFET (« Fin Field-Effect Transistor » en anglais, ou transistor à effet de champ à ailettes) ou FeFET (« Ferroelectric Field Effect Transistor » en anglais, ou transistor ferroélectrique à effet de champ), en particulier à base de matériaux bidimensionnels, ou matériaux 2D, ou oxydes semi-conducteurs, ainsi que la réalisation de tels dispositifs microélectroniques.
Suite à l’assemblage du sous-substrat support 1 et du sous-substrat donneur 2, le procédé peut comprendre la séparation d’une couche superficielle du sous-substrat donneur 2, au niveau de la zone de fragilisation 22, comme sur les exemples illustrés en . Cette séparation peut être faite thermiquement ou mécaniquement, selon des étapes connues de la personne du métier.
Suite à la séparation, la surface 3a obtenue peut être irrégulière et endommagée. Un polissage, lissage chimique, guérison chimique et/ou mécanique et/ou thermique et/ou par faisceau ionique à base d'amas d'atomes ou à base de monomères de la surface 3a peut être réalisé, de sorte que la surface 3a présente une qualité cristalline et une rugosité adaptées pour d’autres procédés ultérieurs. Toute méthode de polissage mécano-chimique (CMP, abrégé de l’anglais Chemical Mechanical Polishing ) ou thermique destinée à lisser une surface à base de semi-conducteur et notamment de silicium peut être envisagée.
Selon un exemple pouvant être illustré par les figures 5A et 5B, la couche 21 peut former la couche superficielle du sous-substrat donneur 2. On peut notamment réaliser un collage direct oxyde de semi-conducteur, par exemple oxyde de silicium, contre oxyde de semi-conducteur, par exemple oxyde de silicium. Suite à leur assemblage, la couche 21 et la couche 11 vont former la deuxième couche 31 du substrat 3. Leurs épaisseurs respectives peuvent donc être choisies pour obtenir l’épaisseur L31 voulue. Selon cet exemple, on comprend que la paroi supérieure 322 des tranchées 32 et le cas échéant la paroi supérieure 322 des rainures 35 peut être formée d’un matériau diélectrique. La paroi supérieure 322 des tranchées 32 peut par exemple présenter une épaisseur sensiblement comprise entre 1 nm et 600 nm.
Selon un exemple alternatif non illustré, la couche 20 peut former la couche superficielle du sous-substrat donneur 2. On peut réaliser un collage direct oxyde de semi-conducteur, par exemple oxyde de silicium, contre semi-conducteur, et notamment silicium. Suite à leur assemblage, la couche 11 seule va former la deuxième couche 31 du substrat 3. Son épaisseur peut donc être choisie pour obtenir l’épaisseur L 31 voulue. Selon cet exemple, on comprend que la paroi supérieure 322 des tranchées 32 peut être formée d’un matériau semi-conducteur.
Selon un exemple, la couche 20 peut former la couche superficielle du sous-substrat donneur 2. On peut réaliser un collage direct de semi-conducteur ou piézoélectrique contre semi-conducteur, et notamment silicium, lorsque la couche 20 est à base d’un matériau semi-conducteur ou piézoélectrique. On peut réaliser un collage direct d’oxyde de semi-conducteur contre semi-conducteur, et notamment silicium, lorsque la couche 20 est à base d’un matériau diélectrique, et notamment d’un oxyde, ce qui est souhaité dans un contexte de recours à une zone de fragilisation 22 formée par implantation d’ions, telle qu’en . Suite à leur assemblage, la couche 20 va former l’ensemble 36 du substrat 3. Son épaisseur peut donc être choisie pour obtenir l’épaisseur voulue qui peut être au moins égale à la valeur décrite pour L 31 .
Selon un autre exemple, la couche 20 peut toujours former la couche superficielle du sous-substrat donneur 2 et le sous-substrat support 1 ne comporte pas de couche superficielle 11 (en particulier s’il n’est pas souhaité de disposer d’une couche diélectrique à l’interface de collage et dans les tranchées 32). Dans ce cas, la couche 20 peut toujours servir à un collage direct de semi-conducteur ou piézoélectrique contre semi-conducteur, et notamment silicium, lorsque la couche 20 est à base d’un matériau semi-conducteur (et notamment silicium) ou piézoélectrique et lorsque la surface exposée 1a du sous-substrat support 1 est en semi-conducteur (et notamment silicium).
Ainsi, on obtient un substrat 3 doté de tranchées définissant des zones individuelles qui pourront être singularisées après la fabrication des composants. Le substrat 3 peut être fourni ainsi pour fabriquer de tels composants et présenter une structure telle que dans l’exemple de la .
Le procédé de fabrication de composants de dispositifs microélectroniques 4 est maintenant décrit en référence aux figures 6A à 7B.
Dans ce procédé, les tranchées 32 servent à délimiter les zones individuelles 331. Des composants 40 sont fabriqués dans ces zones, de préférence en empilement et ce, sans s’étendre latéralement au-delà des zones individuelles 331, c’est-à-dire sans chevaucher la zone de présence des tranchées 32.
Le procédé peut comprendre une fourniture du substrat 3. Le procédé peut comprendre le dépôt de couches de composants 40 (illustré en par exemple), par exemple de transistor, de diode, de point mémoire. Ce dépôt peut par exemple comprendre les étapes du FEOL, correspondant à des étapes de début de ligne.
Comme par exemple illustré sur la , le procédé peut comprendre le dépôt d’au moins une portion de couche 401 sur la surface avant 3a du substrat 3. Dans la suite, on considère à titre non limitatif que plusieurs couches 401 sont déposées. En alternative ou en complément, une ou des portion(s) de ces couches peut/peuvent être gravée(s) dans la surface exposée avant 3a du substrat 3.
Ces composants 40 peuvent être métalliques et peuvent aussi notamment former des lignes d’interconnexions métalliques. Typiquement, ces portions métalliques 40 peuvent servir à redistribuer des signaux électriques. Ces portions métalliques peuvent aussi être désignées niveaux de métallisation. Il peut y avoir plusieurs portions métalliques avec des interconnexions entre ces portions. Ce dépôt peut par exemple comprendre les étapes du BEOL.
Afin de faciliter la manipulation du substrat 3, le procédé peut ensuite comprendre le montage d’un support 41 du côté de la surface avant 3a exposée du substrat 3, par exemple par le biais d’un collage 410 réalisé sur les dépôts précédents, comme illustré par la par exemple. Cela permet en outre de protéger les dépôts réalisés en surface avant 3a du substrat 3.
Les cavités présentent, dans le plan de la surface principale du substrat receveur, une taille légèrement supérieure à celle des pavés (cavités et pavés présentant de préférence une forme identique) et sont réparties selon un motif similaire à celui des pavés, chaque cavité étant destinée à recevoir un pavé respectif. Alternativement, une cavité peut être destinée à recevoir plusieurs pavés adjacents. Dans ce cas, la taille de ladite cavité est adaptée pour recevoir l’ensemble des pavés respectifs.
Les cavités présentent par ailleurs une profondeur inférieure à l’épaisseur des pavés. Ainsi, lors de l’assemblage du substrat temporaire sur le substrat receveur, chaque pavé est reçu sur au moins une partie de son épaisseur dans une cavité respective et adhère au fond de ladite cavité.
Par exemple, dans le cas où les pavés ne comprennent pas de zone de fragilisation, la profondeur des cavités peut être comprise entre 20 µm et 1000 µm, de préférence comprise entre 100 µm et 700 µm.
Dans le cas où les pavés présentent une zone de fragilisation, la profondeur des cavités peut être environ égale à l’épaisseur de la couche à transférer délimitée par la zone de fragilisation. Par exemple, la profondeur des cavités peut être comprise entre 30 nm et 1,5 µm.
Dans certains modes de réalisation, les cavités sont formées par gravure du second matériau, qui se trouve à la surface du substrat receveur. A cet effet, un masque peut être formé au préalable sur la surface du substrat receveur de sorte à recouvrir les zones à protéger. Ledit masque peut être typiquement réalisé en nitrure ou en oxyde de silicium. Le masque présente des ouvertures définissant la surface à graver pour former les cavités. On met ensuite en œuvre la gravure, par exemple une gravure de type humide (l’agent de gravure pouvant être HF, TMAH, KOH) ou sèche (par exemple une gravure ionique réactive, RIE, acronyme du terme anglo-saxon « reactive ion etching ») pour éliminer le second matériau. La durée de la gravure est choisie en fonction de l’épaisseur souhaitée pour les cavités.
Dans le cas où le substrat receveur est un substrat de type semiconducteur sur isolant, la couche électriquement isolante sert avantageusement de couche d’arrêt de gravure, de sorte que les cavités s’étendent sur toute l’épaisseur de la couche du second matériau, jusqu’à la couche électriquement isolante.
Dans d’autres modes de réalisation, si le second matériau est recouvert d’une couche électriquement isolante, les cavités sont formées par gravure du matériau de ladite couche électriquement isolante. Dans ce cas, le second matériau sert avantageusement de couche d’arrêt de gravure, de sorte que les cavités s’étendent sur toute l’épaisseur de la couche électriquement isolante, jusqu’au second matériau. Les zones restantes de la couche électriquement isolante permettent d’isoler électriquement des pavés adjacents.
Dans certains modes de réalisation, après la gravure des cavités, on forme une couche électriquement isolante sur la paroi et le fond des cavités. Une telle couche électriquement isolante peut par exemple être formée par oxydation du second matériau lors d’un recuit dans une atmosphère oxydante. De manière alternative, la couche électriquement isolante peut être formée par un procédé de dépôt, par exemple un dépôt chimique en phase vapeur (CVD, acronyme du terme anglo-saxon « chemical vapor deposition »). La couche ainsi formée permet d’isoler électriquement les pavés du substrat receveur et d’isoler électriquement des pavés adjacents. La couche d’oxyde peut éventuellement remplir la fonction de couche de collage pour les pavés.
Dans le cas où les cavités ont été formées dans une couche électriquement isolante recouvrant le second matériau, il est possible de déposer une couche électriquement isolante additionnelle uniquement sur le fond des cavités, afin d’isoler électriquement les pavés du substrat receveur.
Enfin, on retire le substrat intermédiaire de sorte à transférer au moins une portion des pavés sur le substrat receveur pour former la structure composite.
Dans certains modes de réalisation, le retrait du substrat intermédiaire peut être réalisé par enlèvement de matière, par exemple en meulant le substrat intermédiaire par sa face opposée au substrat receveur.
Dans d’autres modes de réalisation, si les pavés comprennent une zone de fragilisation, on met en œuvre un détachement des pavés le long de la zone de fragilisation, qui peut être initié par une contrainte mécanique, thermique et/ou chimique. On peut alors détacher du substrat receveur le substrat intermédiaire et le reliquat des pavés, la portion des pavés délimitant la zone de fragilisation étant transférée sur le substrat receveur.
De préférence, la surface libre des portions de pavés est légèrement en relief par rapport à la surface libre du substrat receveur. Par exemple, la surface libre des portions pavés dépasse d’une hauteur comprise entre 1% et 10% de l’épaisseur totale de la portion transférée de la surface libre du substrat receveur. On peut alors réaliser un polissage de la surface des pavés, pour retirer la zone éventuellement endommagée par l’implantation et pour uniformiser l’épaisseur des pavés. Ledit polissage peut être un polissage mécano-chimique (CMP, acronyme du terme anglo-saxon « Chemical Mechanical Polishing »). A l’issue du polissage, la surface libre des pavés est sensiblement alignée avec la surface libre du substrat receveur.
Les pavés ou portions de pavés étant logés dans les cavités, la structure composite formée du substrat receveur et des pavés ou portions de pavés présente une surface plane. Lors des étapes ultérieures mises en œuvre sur ladite structure composite, notamment des étapes de photolithographie ou de métrologie, on évite ainsi des défauts d’alignement (connus sous le terme « overlay » dans la terminologie anglo-saxonne) ou des erreurs de mesure.
La est une vue schématique en coupe d’une structure composite selon un mode de réalisation de l’invention. Ladite structure comprend des pavés P1, P2, P3 du premier matériau et un substrat 3 du second matériau. Chaque pavé est agencé dans une cavité respective du substrat 3 formée dans la surface principale dudit substrat 3, de sorte que la surface libre des pavés est sensiblement alignée (coplanaire) avec la surface du substrat 3.
Comme on le voit mieux dans l’insert qui représente une vue grossie du pavé P3 dans sa cavité, la surface libre de chaque pavé est située à une hauteur h par rapport à la surface du substrat 3. La hauteur h peut être nulle (la surface libre des pavés et la surface principale du substrat étant coplanaires), positive (les pavés étant alors en léger relief par rapport à la surface principale du substrat) ou négative (les pavés étant alors en léger retrait par rapport à la surface principale du substrat). En valeur absolue, la hauteur h est typiquement comprise entre 1 et 10% de l’épaisseur totale de la portion transférée des pavés.
Au cours d’une étape 100, on prend en compte une hypothèse selon laquelle l’objet est homogène : la couche superficielle et la couche profonde sont considérées comme présentant les mêmes propriétés optiques de diffusion et d’absorption.
On prend en compte un coefficient de diffusion réduit µs’ déterminé a priori. Le document EP3054281 décrit une méthode permettant de déterminer le coefficient de diffusion réduit d’un milieu. Des modèles empiriques analytiques peuvent être utilisés.
Au cours de cette étape, on effectue une mesure de la réflectance selon deux distances de détection élevées, c’est-à-dire la deuxième distance d2 et la troisième distance d3.
A partir des signaux détectés et , on met en œuvre les expressions (1) à (3) pour obtenir des absorbances et .
(10), dérivé de (4)
, dérivé de (5)
est une estimation, au premier ordre, du coefficient d’absorption de la couche superficielle L1, à l’instant t1 ;
est une estimation, au premier ordre, du le coefficient d’absorption de la couche profonde L2, à l’instant t1 ;
et sont déduits de l’expression (10) sachant que est connu.
et et se déduisent de et en prenant en compte une première fonction de calibration d’absorption, établie sur la base de modélisations et/ou de fantômes de calibration en prenant en compte des coefficients et connus. La fonction de calibration d’absorption permet de prendre en compte la réponse instrument, en particulier lorsque des fantômes connus sont utilisés, ou si la réponse instrument est prise en compte dans la modélisation.
La illustre un exemple de fonction de calibration d’absorption linéaire, de type :
En appliquant cette fonction à (ou à on obtient et
Sur la figure 3, l’axe des ordonnées correspond à la vraie valeur et l’axe des abscisses correspond à la valeur résultant de la combinaison des expressions (10) et (11), à partir de signaux de détection mesurés sur fantômes homogènes ou modélisés. Par fantôme homogène, on entend un fantôme dont les propriétés optiques sont homogènes. Les scalaires et sont des paramètres de la fonction de calibration d’absorption.
Le transistor de commutation 330 représenté est un transistor de type NMOS, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type N.
Le transistor de commutation 330 comporte une zone active 336 formée dans le substrat semiconducteur 304 ainsi qu’une structure de grille 332, 334, similaire à la structure de grille 232, 234 de la , surmontant la zone active 336, la structure de grille 332, 334 étant entre une troisième région de source S3 et une troisième région de drain D3 de la zone active 336. Cette structure de grille est commune à plusieurs transistors de commutation dans la direction Y.