Dispositif mémoire (100) comprenant au moins un empilement mémoire (158) connecté électriquement en série avec un transistor de sélection, le dispositif mémoire (100) comprenant un substrat (102) sur lequel le transistor de sélection comprend : - une couche de semi-conducteur (120) comprenant plusieurs premières zones (122) superposées les unes au-dessus des autres, les premières zones (122) formant un canal de conduction électrique du transistor de sélection ; - une grille de commande électrostatique (110) et une couche (112) de diélectrique de grille du transistor de sélection, des parties de la couche (112) de diélectrique de grille étant chacune disposée entre une partie (106, 108) de la grille de commande électrostatique (110) et l’une des premières zones (122) de la couche de semi-conducteur (120) ; - des espaceurs diélectriques (114) disposés contre des flancs de la grille de commande électrostatique (110) ; - des régions de contact (116, 118) couplées électriquement aux premières zones (122) de la couche de semi-conducteur (120) par des deuxièmes zones (124) de la couche de semi-conducteur (120), les deuxièmes zones (124) de la couche de semi-conducteur (120) s’étendant entre les régions de contact (116, 118) et les espaceurs diélectriques (114), les régions de contact (116, 118) formant des régions de source / drain du transistor de sélection, dans lequel l’une des régions de contact (118) comprend l’empilement mémoire (158) interposé entre une première portion conductrice (157), reliant électriquement l’empilement mémoire (158) à la couche de semi-conducteur (120), et une deuxième portion conductrice (156) formant un contact électrique de l’empilement mémoire (158) ; et dans lequel les deuxièmes zones (124) de la couche de semi-conducteur (120) ne sont pas disposées directement contre la grille de commande électrostatique (110) et forment, avec les premières zones (122), une couche continue. Dispositif mémoire (100) selon la revendication 1, dans lequel la couche de semi-conducteur (120) comporte un matériau bidimensionnel ou tout autre matériau semi-conducteur déposé par MOCVD, CVD ou ALD. Dispositif mémoire (100) selon l’une des revendications précédentes, dans lequel : - chacune des régions de contact (116, 118) est disposée dans une cavité (150) comprenant des parois latérales formées au moins par les espaceurs diélectriques (114) et par un matériau diélectrique d’isolation (128) ; - les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent au moins une partie des parois des cavités (150) dans lesquelles sont disposées les régions de contact (116, 118). Dispositif mémoire (100) selon l’une des revendications précédentes, dans lequel le transistor de sélection est tel que chacune des premières zones (122) de la couche de semi-conducteur (120) est entourée par une même grille de commande électrostatique (110) ou par une grille de commande électrostatique (110) différente de celle entourant les autres premières zones (122) de la couche de semi-conducteur (120). Dispositif mémoire (100) selon l’une des revendications précédentes, dans lequel le transistor de sélection comporte en outre une ou plusieurs portions diélectriques (126) chacune disposée entre deux premières zones (122) de la couche de semi-conducteur (120) et telles que chacune des portions diélectriques (126) soit entourée par les premières zones (122) de la couche de semi-conducteur (120). Dispositif mémoire (100) selon l’une des revendications précédentes, dans lequel le transistor de sélection comporte en outre des espaceurs diélectriques internes (115) disposés contre des flancs d’une ou plusieurs parties (108) de la grille de commande électrostatique (110). Dispositif mémoire (100) selon l’une des revendications précédentes, dans lequel l’empilement mémoire (158) comporte une couche de matériau ferroélectrique ou une couche d’oxyde ou une couche ionique. Composant microélectronique (1000) comportant plusieurs dispositifs mémoires (100) selon l’une des revendications précédentes, et dans lequel : - les grilles de commande électrostatiques (110) des transistors de sélection de plusieurs des dispositifs mémoires (100) sont communes et formées par les mêmes portions de matériau, et/ou - l’une des régions de contact (116, 118) est commune à deux transistors de sélection de dispositifs mémoires (100) voisins. Procédé de réalisation d’un dispositif mémoire (100) comprenant au moins un empilement mémoire (158) connecté électriquement en série avec un transistor de sélection, comprenant : a) réalisation, sur un substrat (102), d’au moins un empilement (134) alterné de portions d’un premier matériau (136) et de portions d’un deuxième matériau (138), les premier et deuxième matériaux étant aptes à être gravés sélectivement l’un vis-à-vis de l’autre, puis b) réalisation d’une grille temporaire (142) recouvrant une partie d’une face supérieure et de faces latérales de l’empilement (134), puis c) réalisation d’espaceurs diélectriques (114) contre des flancs de la grille temporaire (142), puis d) gravure de parties de l’empilement (134) non recouvertes par la grille temporaire (142) et les espaceurs diélectriques (114), puis e) gravure de la grille temporaire (142), puis f) gravure des portions du premier matériau (136) sélectivement vis-à-vis des portions du deuxième matériau (138), puis g) réalisation d’au moins une partie d’une grille de commande électrostatique (110) du transistor de sélection dans un espace formé par la gravure de la grille temporaire (142), telle que les espaceurs diélectriques (114) soient disposés contre les flancs de la grille de commande électrostatique (110), puis h) gravure des portions du deuxième matériau (138), puis i) réalisation d’une couche de semi-conducteur (120) comprenant plusieurs premières zones (122) configurées pour former un canal de conduction électrique du transistor de sélection et disposées contre la grille (110) dans des emplacements formés par la gravure des portions du deuxième matériau (138), la couche de semi-conducteur (120) se prolongeant, sans discontinuité avec les premières zones (122), en formant des deuxièmes zones (124) couvrant au moins une partie des flancs des espaceurs diélectriques (114) et qui ne sont pas disposées directement contre la grille de commande électrostatique (110), puis j) réalisation, sur le substrat (102), des régions de contact (116, 118) couplées électriquement aux premières zones (122) de la couche de semi-conducteur (120) par les deuxièmes zones (124) de la couche de semi-conducteur (120), chaque deuxième zone (124) de la couche de semi-conducteur (120) s’étendant entre les régions de contact (116, 118) et les espaceurs diélectriques (114), les régions de contact (116, 118) formant des régions de source / drain du transistor de sélection, l’une des régions de contact (118) comportant l’empilement mémoire (158) interposé entre une première portion conductrice (157), reliant électriquement l’empilement mémoire (158) à la couche de semi-conducteur (120), et une deuxième portion conductrice (156) formant un contact électrique de l’empilement mémoire (158), dans lequel le procédé comporte en outre la réalisation d’une couche de diélectrique de grille du transistor de sélection telle que des parties de la couche de diélectrique de grille sont chacune disposées entre une partie de la grille de commande électrostatique et l’une des premières zones de la couche de semi-conducteur. Procédé selon la revendication 9, comportant en outre, entre les étapes d) et e), un dépôt d’un matériau diélectrique d’isolation (128) autour des espaceurs diélectriques (114), puis une gravure de cavités (150) dans le matériau diélectrique d’isolation (128) telle que chacune des cavités (150) comprenne au moins une paroi latérale formée par l’un des espaceurs diélectriques (114), et dans lequel : - l’étape i) est mise en œuvre telle que les deuxièmes zones (124) de la couche de semi-conducteur (120) recouvrent au moins une partie des parois latérales des cavités (150), et - l’étape j) est mise en œuvre telle que chacune des régions de contact (116, 118) soit disposée dans une des cavités (150). Procédé selon l’une des revendications 9 ou 10, comportant une étape de dépôt de la couche (112) de diélectrique de grille du transistor de sélection mise en œuvre : - entre les étapes f) et g), dans l’espace formé par la gravure de la grille temporaire (142), la grille de commande électrostatique (110) du transistor de sélection étant dans ce cas réalisée sur la couche (112) de diélectrique de grille, et/ou - entre les étapes h) et i), dans les emplacements formés par la gravure des portions du deuxième matériau (138), la couche de semi-conducteur (120) étant réalisée ensuite en recouvrant la couche (112) de diélectrique de grille. Procédé selon l’une des revendications 9 à 11, dans lequel l’étape i) est mise en œuvre telle que les premières zones (122) de la couche de semi-conducteur (120) recouvrent des parois des emplacements formés par la gravure des portions du deuxième matériau (138), et le procédé comporte en outre, entre les étapes i) et j), une réalisation de portions diélectriques (126) dans des espaces restants des emplacements et telles que chacune des portions diélectriques (126) soient entourées par les premières zones (122) de la couche de semi-conducteur (120). Procédé selon l’une des revendications 9 à 11, dans lequel l’étape i) est mise en œuvre telle que les premières zones (122) de la couche de semi-conducteur (120) remplissent les emplacements formés par la gravure des portions du deuxième matériau (138). Procédé selon l’une des revendications 9 à 13, comportant en outre, entre les étapes d) et e), une gravure de parties des portions du premier matériau (136) disposées à l’aplomb des espaceurs diélectriques (114), et une réalisation d’espaceurs diélectriques internes (115) à la place des parties gravées des portions du premier matériau (136).