Structure pour applications microélectroniques, s’étendant selon un plan d’extension (xy), comprenant une couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions (x, y) normales l’une à l’autre et comprises dans le plan d’extension (xy). Structure selon la revendication 1, dans laquelle la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore est monocristalline. Structure selon la revendication 1 ou 2, comprenant en outre une couche (3C-SiC lay , 3C-SiC splt.lay ) de carbure de silicium de polytype 3C en contact direct avec la couche (BAs lay , BAs splt.lay ) d’arséniure de bore. Structure selon la revendication 3, dans laquelle l’une de la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore et de la couche (3C-SiC lay , 3C-SiC splt.lay ) de carbure de silicium de polytype 3C comprend une couche d’implantation (Imp) comprenant de l’hydrogène et/ou de l’hélium. Structure selon l’une quelconque des revendications 1 à 3, comprenant un support temporaire (Temp Sprt ) attaché à la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore. Structure selon la revendication 5, le support temporaire (Temp Sprt ) étant un ruban thermique adhésif. Structure selon la revendication 5 ou 6, comprenant une couche (Stres lay ) de matériau stressant entre le support (Temp sprt ) temporaire et la couche (BAs lay ) cristalline d’arséniure de bore. Dispositif électronique (Dev) intégrant la structure selon l’une quelconque des revendications 1 à 3. Dispositif électronique (Dev) selon la revendication 8, comprenant un substrat semiconducteur (Sub) intégrant au moins un circuit (Crct) électronique juxtaposé à la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore. Dispositif électronique selon la revendication 9, dans lequel la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore est assemblée au substrat semiconducteur (Sub) par collage direct. Dispositif électronique (Dev) selon la revendication 8, comprenant un transistor (Tr) configuré pour comprendre un canal se formant dans la couche (BAs lay , BAs splt.lay ) cristalline d’arséniure de bore. Procédé de fabrication d’une structure pour applications microélectroniques, comprenant les étapes de : - fournir une couche (3C-SiC lay ) de carbure de silicium de polytype 3C présentant une surface plane; et - faire croître une couche cristalline d’arséniure de bore (BAs lay ) sur la couche (3C-SiC lay ) de carbure de silicium, la couche (3C-SiC lay ) de carbure de silicium et la couche cristalline d’arséniure de bore (BAs lay ) présentant deux dimensions chacune d’au moins 2 cm selon, respectivement, deux directions normales l’une à l’autre et comprises dans un plan d’extension parallèle à la surface plane de la couche de carbure de silicium. Procédé selon la revendication 12, comprenant en outre la formation d’une couche de détachement (Imp, vdW lay ) et le détachement, au niveau de la couche de détachement, d’au moins une partie (BAs lay , BAs splt.lay ) de la couche cristalline d’arséniure de bore (BAs lay ) vis-à-vis d’au moins une partie de la couche (3C-SiC lay ) de carbure de silicium. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement (Imp) comprend une étape d’introduction d’une espèce légère dans la couche de carbure de silicium de manière à y définir un plan (Frgl SiC ) de fragilisation avant l’étape de croissance de la couche cristalline d’arséniure de bore, puis un traitement thermique de fracture de la couche de carbure de silicium en deux parties au niveau du plan de fragilisation. Procédé de fabrication selon la revendication 14, dans lequel l’étape de croissance de la couche cristalline d’arséniure de bore (BAs lay ) sur la couche (3C-SiC lay ) de carbure de silicium est mise en œuvre à une température inférieure à 850°C. Procédé de fabrication selon la revendication 14 ou 15, dans lequel on fait croître la couche cristalline d’arséniure de bore jusqu’à une épaisseur comprise entre 100 µm et 2000 µm. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement (Imp) comprend une étape d’introduction d’une espèce légère dans la couche cristalline d’arséniure de bore de manière à y définir un plan (Frgl BAs ) de fragilisation, puis un traitement thermique de fracture de la couche de d’arséniure de bore en deux parties au niveau de ce plan de fragilisation. Procédé de fabrication selon la revendication 17, dans lequel on fait croître la couche cristalline d’arséniure de bore jusqu’à une épaisseur comprise entre 0,5 µm et 5 µm. Procédé de fabrication selon la revendication 13, dans lequel la formation de la couche de détachement comprend une étape de recouvrir le substrat de carbure de silicium d’une couche (vdW lay ) de matériau de van der Waals avant l’étape de faire croître la couche cristalline d’arséniure de bore. Procédé selon la revendication 19 dans laquelle la couche de matériau de van der Waals comprend une couche de graphène. Procédé selon la revendication 19 ou 20, comprenant en outre une étape de détachement de la couche d’arséniure de bore (BAs lay ) de la couche (3C-SiC lay ) de carbure de silicium par traction appliquée sur un support intermédiaire (Temp Sprt ) attaché à la couche d’arséniure de bore. Procédé de fabrication d’un circuit microélectronique, comprenant le procédé de fabrication d’une structure pour applications microélectroniques selon la revendication 12, et comportant en outre les étapes de : - assembler la couche cristalline d’arséniure de bore à un substrat semiconducteur (Sub) sur lequel est intégrée une pluralité de circuits électroniques (Crct) ; et - une étape de séparation des circuits électroniques les uns des autres après l’étape d’assemblage.