Circuit intégré comprenant : - un convertisseur numérique-analogique (MDAC) configuré pour convertir un mot numérique (DIGW) en un signal analogique (SDAC), - un circuit de commutation comportant : ○ un premier transistor (PMOS1) de type PMOS présentant un drain configuré pour recevoir le signal analogique (SDAC) et une source connectée à un drain d’un deuxième transistor (PMOS2) de type PMOS, ○ un troisième transistor (NMOS1) de type NMOS présentant un drain configuré pour recevoir le signal analogique (SDAC) et une source connectée à un drain d’un quatrième transistor (NMOS2) de type NMOS, - un circuit de contrôle de tensions configuré pour appliquer une tension sur la source du premier transistor (PMOS1) et sur la source du troisième transistor (NMOS1) de manière à limiter une tension drain-source du premier transistor (PMOS1) et une tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique. Circuit intégré selon la revendication 1 dans lequel le deuxième transistor (PMOS2) de type PMOS et le quatrième transistor (NMOS2) de type NMOS présentent chacun une source configurée pour pouvoir être connectée à un appareil électrique externe (EXTD) au circuit intégré. Circuit intégré selon l’une quelconque des revendications 1 ou 2, comprenant en outre un commutateur (SWUNBUF) présentant une première borne configurée pour recevoir le signal analogique (SDAC) généré par le convertisseur numérique-analogique (MDAC) et une deuxième borne connectée électriquement à un élément électronique interne du circuit intégré (INTD). Circuit intégré selon la revendication 3, comprenant en outre une unité de contrôle configurée pour commander le circuit de commutation (SWDAC) et le commutateur selon un mode de fonctionnement afin de transmettre le signal analogique (SDAC) généré par le convertisseur numérique-analogique soit vers l’appareil électrique externe (EXTD) soit vers l’élément électronique interne (INTD) du circuit intégré. Circuit intégré selon l’une des revendications 1 à 4, dans lequel le circuit de contrôle de tensions est configuré pour : - appliquer une tension nulle sur la source du premier transistor (PMOS1) de type PMOS (PN) lorsque la valeur du mot numérique (DIGW) est inférieure à un premier seuil (S1), et une tension proche d’une tension du signal analogique (SDAC) sur la source du premier transistor (PMOS1) lorsque la valeur du mot numérique (DIGW) est supérieure au premier seuil (S1), de manière à limiter la tension drain-source du premier transistor (PMOS1) quelle que soit la valeur dudit mot numérique, - appliquer une tension proche d’une tension du signal analogique sur la source du troisième transistor (NMOS1) de type NMOS (NN) lorsque la valeur du mot numérique (DIGW) est inférieure à un deuxième seuil (S2), et une tension (VDD) correspondant à une tension maximale délivrée par le convertisseur numérique-analogique (MDAC) sur la source du troisième transistor (NMOS1) lorsque la valeur du mot numérique (DIGW) est supérieure au deuxième seuil (S2), le deuxième seuil (S2) étant inférieur au premier seuil (S1), de manière à limiter la tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique (DIGW). Circuit intégré selon l’une des revendications 1 à 5, dans lequel le circuit de contrôle de tensions comprend : - un premier commutateur (M1a) présentant une première borne connectée à la source du premier transistor (PMOS1) et une deuxième borne connectée à la masse (GND), ce commutateur (M1a) étant contrôlé par un premier signal (Dyn_P), - un deuxième commutateur (M2a) présentant une première borne connectée à la première borne du circuit de commutation (SWDAC) et une deuxième borne connectée à la source du premier transistor (PMOS1), ce commutateur (M2a) étant contrôlé par le premier signal (Dyn_P), - un troisième commutateur (M3a) présentant une première borne connectée à la source du troisième transistor (NMOS1), et une deuxième borne configurée pour recevoir une tension (VDD) correspondant à une tension maximale délivrée par le convertisseur numérique-analogique (MDAC), ce commutateur (M3a) étant contrôlé par un deuxième signal (Dyn_N) inversé, - un quatrième commutateur (M4a) présentant une première borne connectée à la première borne du circuit de commutation (SWDAC) et une deuxième borne connectée à la source du troisième transistor (NMOS1), ce commutateur (M4a) étant contrôlé par le deuxième signal (Dyn_N), - un circuit de commande (DEC) configuré pour générer le premier signal (Dyn_P) et le deuxième signal (Dyn_N) en fonction de la valeur du mot numérique (DIGW), de manière à limiter la tension drain-source du premier transistor (PMOS1) et la tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique. Circuit intégré selon l’une des revendications 1 à 5, dans lequel le circuit de contrôle de tension comprend : - un premier commutateur (M1b) présentant une première borne connectée à la source du premier transistor (PMOS1) et une deuxième borne connectée à la masse (GND), ce commutateur (M1b) étant contrôlé par un premier signal (Dyn_P), - un premier amplificateur opérationnel (AOP1) présentant une entrée non inverseuse connectée à la première borne du circuit de commutation (SWDAC), une sortie connectée à la source du premier transistor (PMOS1) et à une entrée inverseuse de ce premier amplificateur opérationnel (AOP1), et une entrée d’alimentation commandée par le premier signal (Dyn_P) inversé, - un deuxième commutateur (M2b) présentant une première borne connectée à la source du troisième transistor (NMOS1), et une deuxième borne configurée pour recevoir une tension (VDD) correspondant à une tension maximale délivrée par le convertisseur numérique-analogique (MDAC) , ce deuxième commutateur (M2b) étant contrôlé par un deuxième signal (Dyn_N) inversé, - un deuxième amplificateur opérationnel (AOP2) présentant une entrée non inverseuse connectée à la première borne du circuit de commutation (SWDAC), une sortie connectée à la source du troisième transistor (NMOS1) et à une entrée inverseuse de ce deuxième amplificateur opérationnel (AOP2), et une entrée d’alimentation commandée par le deuxième signal (Dyn_N), - un circuit de commande (DEC) configuré pour générer le premier signal (Dyn_P) et le deuxième signal (Dyn_N) en fonction de la valeur du mot numérique (DIGW), de manière à limiter la tension drain-source du premier transistor (PMOS1) et la tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique. Circuit intégré selon l’une des revendications 1 à 5, dans lequel le circuit de contrôle de tension comprend un convertisseur numérique-analogique auxiliaire (ADAC) configuré pour appliquer des tensions sur la source du premier transistor (PMOS1) et sur la source du troisième transistor (NMOS1) en fonction de la valeur du mot numérique (DIGW) de manière à limiter la tension drain-source du premier transistor (PMOS1) et la tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique. Circuit intégré selon la revendication 8, dans lequel le convertisseur numérique-analogique auxiliaire (ADAC) comprend : - un circuit diviseur de tension (VDIV) configuré pour générer des tensions proches d’une tension (VDD) correspondant à une tension maximale délivrée par le convertisseur numérique-analogique (MDAC) et des tensions proches de la masse (GND), - un premier groupe de commutateurs (M11, M12, M13, M14, M15) configuré pour appliquer lesdites tensions proches de la masse ou la tension maximale (VDD) sur la source du premier transistor (PMOS1), - un deuxième groupe de commutateurs (M21, M22, M23, M24, M25) configuré pour appliquer lesdites tensions proches de la tension maximale (VDD) ou la tension de la masse (GND) sur la source du troisième transistor (NMOS1), - un circuit de commande (DEC) pour commander les commutateurs du convertisseur-analogique auxiliaire (ADAC) selon la valeur du mot numérique (DIGW) de manière à limiter la tension drain-source du premier transistor (PMOS1) et la tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique. Circuit intégré selon la revendication 8, dans lequel le convertisseur numérique-analogique auxiliaire (ADAC) comprend : - une première paire de commutateurs (M11, M12) configurée pour appliquer une tension (VDD) correspondant à une tension maximale délivrée par le convertisseur numérique-analogique (MDAC) ou une tension de masse (GND) sur la source du premier transistor (PMOS1) - une deuxième paire de commutateurs (M21, M22) configurée pour appliquer la tension maximale (VDD) ou une tension de masse (GND) sur la source du troisième transistor (NMOS1), - un circuit de commande (DEC) pour commander les paires de commutateurs du convertisseur-analogique auxiliaire (ADAC) selon la valeur du mot numérique (DIGW) de manière à limiter la tension drain-source du premier transistor (PMOS1) et la tension drain-source du troisième transistor (NMOS1) quelle que soit la valeur dudit mot numérique.