INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le dispositif de brassage comporte un ou plusieurs éléments agitateurs, ou mélangeurs, solidaires de l’arbre d’entraînement et installés dans une zone dégagée de la deuxième cavité où l’encombrement est moindre, c'est-à-dire une zone dépourvue de composants ou cartes électroniques 120 ou une zone où les composants et cartes électroniques 120 sont relativement espacés. Le/les éléments agitateurs peuvent, par exemple, être des éléments agitateurs dits « axiaux », installés au centre de la deuxième cavité 22 et s’étendant principalement suivant l’axe longitudinal Z, le long de l’arbre d’entraînement 40 ; le dispositif de brassage comportant ces éléments agitateurs axiaux est un dispositif dit « axial », référencé 50 sur la ; ce dispositif de brassage axial 50, essentiellement longitudinal, est peu étendu radialement. Au contraire, le/les éléments agitateurs peuvent, par exemple, être des éléments agitateurs dits « radiaux », installés à une extrémité de la deuxième cavité 22 et s’étendant principalement suivant l’axe radial Y, depuis l’arbre d’entraînement 40 en direction de la paroi cylindrique du carter 20 ; le dispositif de brassage comportant ces éléments agitateurs radiaux est un dispositif dit « radial », référencé 60 sur la ; ce dispositif de brassage radial 60 est peu étendu longitudinalement.
Selon une alternative, la deuxième cavité 22 peut abriter deux dispositifs de brassage, à savoir un dispositif de brassage axial 50 comportant un ou des éléments agitateurs axiaux et un dispositif de brassage radial 60 comportant un ou des éléments agitateurs radiaux.
Selon un mode de réalisation, le premier dispositif de surveillance de marge est mis en œuvre par des transistors du premier type structurel, et le circuit comprend en outre un deuxième circuit de surveillance de marge mis en œuvre par des transistors du deuxième type structurel.
Selon un mode de réalisation, le circuit comprend en outre un circuit de commande de système agencé pour générer un signal de sélection pour réaliser la sélection de l’un des premier et deuxième signaux de détection.
Selon un mode de réalisation, le circuit comprend en outre une autre boucle de commande comprenant un capteur d’informations temporelles, de procédé, de tension et/ou de température, le circuit de polarisation étant agencé pour générer ladite au moins une tension de polarisation sur la base en outre de l’autre boucle de commande.
Selon un autre aspect, on prévoit un circuit intégré comprenant : une première région de circuit recevant un premier signal d’horloge locale ; une deuxième région de circuit recevant un deuxième signal d’horloge locale ; et le circuit de polarisation adaptative de substrat susmentionné, dans lequel les circuits de la pluralité de circuits de retard du premier module de retard sont agencés pour retarder au moins un front du premier signal d’horloge locale, ou d’un signal d’horloge généré sur la base du premier signal d’horloge locale, le circuit de polarisation adaptative de substrat comprenant en outre un autre module de retard comprenant une autre pluralité de circuits de retard agencés pour retarder au moins un front du deuxième signal d’horloge locale, ou d’un signal d’horloge généré sur la base du deuxième signal d’horloge locale, pour générer un ou plusieurs autres signaux de sortie, et un autre circuit de surveillance de marge agencé pour générer un autre signal de détection indiquant quand un temps de marge d’un signal sélectionné parmi les autres signaux de sortie est inférieur à un premier seuil.
Selon un autre aspect, on prévoit un procédé de polarisation adaptative de substrat de transistors dans une région de circuit d’un circuit intégré, le procédé comprenant : retarder, par un premier module de retard comportant une pluralité de circuits de retard, au moins un front d’un signal d’horloge locale de la région de circuit, dans lequel un premier des circuits de retard fournit un premier signal de sortie retardé d’un premier retard par rapport au signal d’horloge locale, et un deuxième des circuits de retard fournit un deuxième signal de sortie retardé d’un deuxième retard par rapport au signal d’horloge locale ; sélectionner l’un des premier et deuxième signaux de sortie ; générer, par un premier dispositif de surveillance de marge, un premier signal de détection indiquant quand un temps de marge du signal sélectionné parmi les premier et deuxième signaux d’horloge de sortie est inférieur à un premier seuil ; et générer, par un circuit de polarisation, au moins une tension de polarisation pour polariser des puits de transistors dans la région de circuit sur la base du premier signal de détection.
la représente schématiquement un transistor MOS à canal P (PMOS) et un transistor MOS à canal N (NMOS) recevant des tensions de polarisation de substrat ;
la est un graphique représentant un exemple de plages de tension de polarisation de substrat pour des transistors PMOS et NMOS dans des puits conventionnels (transistor à canal N dans un puits du type P et transistor à canal P dans un puits du type N) ;
la représente schématiquement un circuit intégré comprenant des îlots selon un exemple de réalisation de la présente description ;
la représente schématiquement un circuit de polarisation adaptative de substrat selon un exemple de réalisation de la présente description ;
la représente schématiquement un générateur d’horloge variable du circuit de la plus en détail selon un exemple de réalisation ;
la représente schématiquement des détecteurs de marge et un circuit de prétraitement du circuit de la plus en détail selon un exemple de réalisation ;
la représente schématiquement des chemins de marge des détecteurs de marge de la plus en détail selon un exemple de réalisation ;
la représente schématiquement un circuit de surveillance de marge de la plus en détail selon un exemple de réalisation ;
la représente schématiquement une pompe de charge de puits N du circuit de la plus en détail selon un exemple de réalisation ;
la représente schématiquement une pompe de charge de puits P du circuit de la plus en détail selon un exemple de réalisation ;
Selon une autre réalisation, la ligne de déchirure 30 permet le guidage de la déchirure du flan sans prédécoupe préalable dudit flan, par exemple au moyen d’une ligne de pliage ou de rainurage du flan, et/ou d’une orientation particulière des fibres de la couche extérieure 2b le long de ladite ligne.
Tête de distribution de produit cosmétique, dispositif de conditionnement et de distribution, et procédé associé La présente invention concerne une tête de distribution de produit cosmétique, destinée à être montée sur au moins un réservoir de produit cosmétique, la tête de distribution comprenant :
- une base définissant au moins un orifice traversant de distribution de produit provenant du réservoir,
- une coiffe, présentant au moins une région fixée sur la base.
La tête de distribution est destinée notamment à être montée sur un réservoir de produit cosmétique pour former un dispositif de conditionnement et de distribution de produit cosmétique destiné à être utilisé par un utilisateur.
Le produit cosmétique est par exemple un produit cosmétique de soin, un produit cosmétique de coloration ou un produit cosmétique de maquillage.
Pour distribuer des produits cosmétiques à partir d’un réservoir les contenant, il est par exemple connu de disposer un mécanisme de pompe actionné par un poussoir mobile sur le réservoir.
Le mécanisme de pompe comporte un tube plongeur plongeant dans le produit au fond du réservoir. Pour distribuer le produit, l’utilisateur appuie sur le poussoir mobile, ce qui engendre une distribution de produit provenant du réservoir par déplacement d’un piston à l’intérieur de la pompe. Lors de ce déplacement, le produit circule à travers un conduit de distribution jusqu’à un orifice de sortie situé en général dans un bec faisant saillie transversalement sur le poussoir.
Une telle tête de distribution est simple d’utilisation. Cependant, elle ne donne pas entière satisfaction, notamment dans le cas où le produit distribué est suffisamment visqueux pour ne pas être totalement distribué jusqu’à l’utilisateur.
Dans ce cas, il est connu que du produit stagne dans le conduit de distribution une fois sa distribution terminée, le poussoir étant remonté dans sa position de repos. Le reliquat de produit qui se trouve alors dans le conduit de distribution, ou éventuellement à la sortie de celui-ci est soumis à l’oxydation et au séchage.
Ceci provoque un risque d’obstruction partielle ou totale du conduit de distribution, notamment lorsque le produit est susceptible de sécher et de se solidifier. En outre, le reliquat de produit est susceptible de contaminer le produit distribué ultérieurement, notamment lors de l’actionnement suivant du poussoir, ce qui nuit au confort de l’utilisateur, qui peut avoir l’impression que la tête de distribution est sale ou/et contaminée.
Pour pallier ce problème, l’utilisateur se débarrasse généralement de la première dose de produit redistribuée, ce qui provoque un gâchis de produit.
Un but de l’invention est donc de fournir une tête de distribution de produit qui permette une distribution simple de produit cosmétique, notamment à travers un mécanisme de poussoir ou par simple application d’une surpression dans un réservoir de produit cosmétique, tout en évitant ou limitant significativement la formation d’un reliquat de produit après distribution.
À cet effet, l’invention a pour objet une tête de distribution du type précité, caractérisée en ce que la coiffe couvre la base, au moins une de la coiffe et de la base présentant au moins une région déformable par rapport à l’autre de la coiffe et de la base, la région déformable étant disposée en regard ou adjacente à l’orifice de distribution, la région déformable étant propre à passer d’une configuration de repos dans laquelle la région déformable est en appui sur l’autre de la coiffe et de la base au moins à la périphérie de l’orifice de distribution, et une configuration de distribution de produit, dans laquelle la région déformable est déformée par le produit sortant de l’orifice de distribution, au moins un chemin de fuite étant formé entre l’autre de la coiffe et de la base et la région déformable jusqu’à un orifice de sortie de produit hors de la tête de distribution.
Grâce à la présence de la région déformable, il est possible de créer, de manière réversible entre la base et la coiffe, un chemin étanche de fuite de produit, ce chemin étanche se refermant une fois le produit distribué. De la sorte, le volume mort dans lequel du produit pourrait stagner est minimisé, voire supprimé. Ceci conduit généralement à la suppression de la formation de reliquat solide, ce qui empêche le bouchage du conduit de distribution et évite également de polluer le produit distribué lors d’une nouvelle distribution.
Polarisation adaptative de substrat utilisant des détecteurs de marge La présente description concerne de façon générale le domaine des circuits intégrés, et en particulier une polarisation adaptative de substrat (ABB) basée sur une mesure de marge.
On a déjà proposé de modifier les tensions de polarisation du substrat de transistors de circuits intégrés afin d’augmenter les performances et/ou de réduire la consommation d’énergie. Le passage à une technologie de transistors basée sur SOI (de l’anglais silicon on insulator - silicium sur isolant) fait de la polarisation du substrat une proposition particulièrement intéressante puisque cette technologie permet d’appliquer une plage relativement grande de tensions de polarisation, par exemple descendant jusqu’à -3 V et montant jusqu’à +3 V, au substrat des dispositifs. Cela est à comparer à une plage de polarisation de substrat plus limitée de -300 mV à +300 mV dans le cas de transistors à substrat massif. La tension de polarisation est appliquée au puits de type P ou de type N sous-jacent dans chaque dispositif de transistor SOI, parfois appelé grille arrière.
La polarisation de substrat directe (FBB) implique l’application d’une tension de polarisation de substrat pour diminuer la tension de seuil du transistor et augmenter ainsi les performances en augmentant la vitesse des transistors.
La polarisation de substrat inverse (RBB) implique l’application d’une tension de polarisation qui augmente la tension de seuil du transistor et réduit ainsi le courant de fuite et ainsi la consommation d’énergie.
On a aussi proposé d’améliorer les performances des circuits et/ou de réduire la consommation d’énergie en modifiant des fréquences d’horloge et/ou des tensions d’alimentation fournies à des régions de circuits intégrés. Par exemple, cela permet une réduction ou une annulation des variations de performances/consommation associées à la température, à la tension d’alimentation ou à des variations dans le procédé technologique.
Il serait souhaitable de prévoir un système de contrôle adaptatif des tensions de polarisation de substrat de certains transistors d’un circuit intégré pour un meilleur contrôle des performances et de la consommation d’énergie. Toutefois, il y a des difficultés dans la mise en œuvre d’un tel système dans des cas où la fréquence d’horloge et/ou la tension d’alimentation peuvent aussi être modifiées de manière dynamique.
Selon un aspect, on prévoit un circuit de polarisation adaptative de substrat pour une région de circuit, comprenant : un premier module de retard comportant une pluralité de circuits de retard agencés pour retarder au moins un front d’un signal d’horloge locale de la région de circuit, un premier des circuits de retard fournissant un premier signal de sortie retardé d’un premier retard par rapport au signal d’horloge locale, et un deuxième des circuits de retard fournissant un deuxième signal de sortie retardé d’un deuxième retard par rapport au signal d’horloge locale ; un multiplexeur agencé pour sélectionner l’un des premier et deuxième signaux de sortie ; un premier circuit de surveillance de marge agencé pour générer un premier signal de détection indiquant quand un temps de marge du signal sélectionné parmi les premier et deuxième signaux de sortie est inférieur à un premier seuil ; et un circuit de polarisation agencé pour générer au moins une tension de polarisation pour polariser des puits de transistors dans la région de circuit sur la base du premier signal de détection.
Selon un mode de réalisation, le premier dispositif de surveillance de marge, ou un deuxième dispositif de surveillance de marge, est agencé pour générer un deuxième signal de détection indiquant quand un temps de marge du signal sélectionné parmi les premier et deuxième signaux de sortie est supérieur à un autre seuil, le circuit de polarisation étant agencé pour générer ladite au moins une tension de polarisation sur la base des premier et deuxième signaux de détection.
Selon un mode de réalisation, les circuits de la pluralité de circuits de retard sont couplés en série entre eux pour retarder la propagation d’au moins un front du signal d’horloge locale.
Selon un mode de réalisation, chaque circuit de retard comprend un ou plusieurs éléments logiques constitués de transistors ayant des puits polarisés par au moins une tension de polarisation.
Selon un mode de réalisation, le circuit de polarisation est agencé pour générer une première tension de polarisation pour polariser des puits de type N de transistors d’un premier type de conductivité dans la région de circuit, et une deuxième tension de polarisation pour polariser des puits de type P de transistors d’un deuxième type de conductivité dans la région de circuit.
Selon un mode de réalisation, le circuit comprend en outre un premier générateur de tension agencé pour générer la première tension de polarisation et un deuxième générateur de tension agencé pour générer la deuxième tension de polarisation.
Selon un mode de réalisation, les premier et/ou deuxième générateurs de tension sont des pompes de charge.
Selon un mode de réalisation, le circuit comprend en outre un détecteur d’asymétrie agencé pour détecter si les première et deuxième tensions de polarisation provoquent une asymétrie entre les polarisations de puits N et de puits P, le circuit de polarisation étant agencé pour générer ladite au moins une tension de polarisation sur la base de la détection d’asymétrie.
Selon un mode de réalisation, les circuits de retard du premier module de retard comprennent chacun un ou plusieurs éléments logiques constitués de transistors d’un premier type structurel ayant des tensions de seuil tombant dans une première plage, le circuit de polarisation adaptative de substrat comprenant en outre : un deuxième module de retard comportant une pluralité de circuits de retard agencés pour retarder ledit au moins un front du signal d’horloge locale de la région de circuit, dans lequel les circuits de retard du deuxième module de retard comprennent chacun un ou plusieurs éléments logiques d’un type différent de ceux constituant le premier module de retard, lesdits un ou plusieurs éléments logiques du deuxième module de retard étant constitués de transistors du premier type structurel.
Selon un mode de réalisation, le circuit comprend en outre : un troisième module de retard comportant une pluralité de circuits de retard agencés pour retarder ledit au moins un front du signal d’horloge locale de la région du circuit, dans lequel les circuits de retard du troisième module de retard comprennent chacun un ou plusieurs éléments logiques constitués de transistors d’un deuxième type structurel ayant des tensions de seuil tombant dans une deuxième plage.
la est un chronogramme représentant le fonctionnement du circuit de polarisation adaptative de substrat de la selon un exemple de réalisation ; et
la représente schématiquement un circuit de polarisation adaptative de substrat selon un autre exemple de réalisation de la présente description.
En outre, on donnera aux termes suivants les définitions suivantes :
tension de polarisation de substrat - tension appliquée à des puits N ou des puits P de transistors CMOS à substrat massif ou SOI (silicium sur isolant) (aussi connus sous le nom de transistors SOI complètement appauvris (FDSOI)) provoquant ainsi une modification de la tension de seuil de grille Vth des transistors ;
polarisation de substrat directe (FBB) - application de tensions de polarisation de substrat à des transistors PMOS et/ou NMOS afin d’abaisser leur tension de seuil Vth et d’augmenter les performances en augmentant leur vitesse ; et
polarisation de substrat inverse (RBB) - application de tensions de polarisation de substrat à des transistors PMOS et/ou NMOS afin d’augmenter leur tension de seuil Vth et de réduire la consommation d’énergie en réduisant la fuite de courant.
La représente schématiquement un transistor PMOS et un transistor NMOS, qui sont par exemple formés dans des puits classiques, le transistor PMOS étant par exemple formé dans un puits du type N (NWELL), qui est couplé à une tension de polarisation de substrat VNW, et le transistor NMOS par exemple étant formé dans un puits du type P (PWELL), qui est couplé à une tension de polarisation de substrat VPW.
Dans le cas d’une configuration à puits retourné (non illustrée en ), le transistor NMOS est formé dans un NWELL couplé à la tension de polarisation de substrat VNW, et le transistor PMOS est formé dans un PWELL couplé à la tension de polarisation de substrat VPW.
La est un graphique représentant des exemples de plages des tensions de polarisation de substrat VPW et VNW appliquées respectivement à des PWELL et des NWELL de transistors PMOS et NMOS classiques, comme ceux de la . Les tensions de polarisation de substrat VPW et VNW sont toutes deux par exemple à 0 V dans le cas où aucune tension de polarisation de substrat n’est appliquée. La tension de polarisation de substrat VPW est par exemple une tension négative comprise entre 0 V et -3 V dans le cas d’une tension de polarisation de substrat inverse RBB. La tension de polarisation de substrat VNW est par exemple une tension positive comprise entre 0 V et +3 V dans le cas d’une tension de polarisation de substrat inverse RBB.
Dans le cas d’une configuration à puits retourné (non illustrée en ), la tension de polarisation de substrat VPW est par exemple une tension négative comprise entre 0 V et -3 V dans le cas d’une tension de polarisation de substrat directe FBB, et la tension de polarisation de substrat VNW est par exemple une tension positive comprise entre 0 V et +3 V dans le cas d’une tension de polarisation de substrat directe FBB.
Ainsi, dans le cas d’un circuit comprenant des configurations classiques et/ou à puits retourné, la tension de polarisation de substrat VPW devrait toujours être négative, et la tension de polarisation de substrat VNW devrait toujours être positive.
La représente schématiquement un circuit 300 d’un circuit intégré comprenant des îlots selon un exemple de réalisation de la présente description. Par exemple, un circuit comprenant des îlots est aussi décrit plus en détail dans la demande de brevet US US2007/0132021.
Chaque circuit de surveillance de marge 710_0 à 710_m fournit aussi par exemple le signal Q correspondant au signal de sortie du circuit de retard correspondant couplé à partir des circuits 703_0 à 703_n, recevant comme horloge le signal d’horloge CK_0. Dans un mode de réalisation, chaque circuit de surveillance de marge est mis en œuvre par le circuit SlackGuard décrit dans la demande de brevet français déposée le 24 décembre 2018 et portant le numéro FR 1874138. En variante, on va maintenant décrire un autre exemple de mise en œuvre en faisant référence à la .
Alternativement, le corps solide flexible peut être une mousse thermique. Une telle mousse a la capacité de pouvoir être déformée et de reprendre sa forme initiale. De plus, cette mousse permet d’amortir au moins en partie les vibrations.
Alternativement, le corps solide flexible peut être une plaque enrobée de silicone, aussi désignée par le terme anglophone « gap pad ».
Alternativement, le corps solide flexible peut être une colle.
L’élément d’interface peut comporter à la fois la couche externe électriquement isolante et un corps solide flexible parmi les alternatives décrites ci-dessus. Un tel arrangement est notamment mis en œuvre lorsque le plot est conducteur électriquement et que le corps solide flexible n’est pas parfaitement isolant électriquement. Cela permet également de réduire la hauteur, ou l’épaisseur, du corps solide flexible.
Le rapport entre une hauteur du plot par rapport à une hauteur de l’élément d’interface selon un axe d’extension du plot peut être supérieur à un, de préférence sensiblement égal à deux. Autrement dit, la hauteur du plot est de préférence deux fois supérieure à la hauteur de l’élément d’interface, selon l’axe d’extension du plot. Il a été constaté que la rigidité et la tenue mécanique de l’ensemble formé par le plot, l’élément d’interface et le composant, sont améliorées lorsque la hauteur du plot est supérieure à la hauteur de l’élément d’interface (lorsque le rapport est supérieur à un). Il a également été constaté que, outre l’amélioration de la rigidité et de la tenue mécanique de cet ensemble, l’assemblage du composant et la fabrication de l’onduleur sont facilités lorsque la hauteur du plot est sensiblement deux fois supérieure à la hauteur de l’élément d’interface.
La hauteur de l’élément d’interface selon un axe d’extension du plot peut être comprise entre 0,5 mm et 6 mm, de préférence entre 3 mm et 5 mm.
Le composant peut comporter au moins une borne d’entrée, c’est-à-dire par laquelle le courant rentre dans le composant, au moins un plot distinct étant associé à chaque borne d’entrée. Le composant peut comporter au moins une borne de sortie, c’est-à-dire par laquelle le courant sort du composant au moins un plot distinct étant associé à chaque borne de sortie. Comme cela a été précédemment décrit, une des causes les plus courantes de porosité est le refroidissement inégal de la pièce à l'intérieur du moule. Cela permet ainsi d’éviter des blocs massifs au niveau du carter, soit lorsqu’un composant comporte plusieurs bornes, soit lorsque le carter comporte plusieurs composants ayant chacun au moins une borne.