Circuit de polarisation adaptative de substrat pour une région d’un circuit (302, 304), comprenant : - un premier module de retard (602) comportant une pluralité de circuits de retard (703_0, 703_n) agencés pour retarder au moins un front d’un signal d’horloge locale (Co) de la région de circuit, un premier des circuits de retard (703_0, 703_n) fournissant un premier signal de sortie retardé d’un premier retard par rapport au signal d’horloge locale, et un deuxième des circuits de retard (703_0, 703_n) fournissant un deuxième signal de sortie retardé d’un deuxième retard par rapport au signal d’horloge locale (CK) ; - un multiplexeur (709) agencé pour sélectionner l’un des premier et deuxième signaux de sortie ; - un premier circuit de surveillance de marge (710_0, 710_m) agencé pour générer un premier signal de détection (FLAG1, FLAG2) indiquant quand un temps de marge du signal sélectionné parmi les premier et deuxième signaux de sortie est inférieur à un premier seuil ; - un circuit de polarisation (410, 412, 414) agencé pour générer, sur la base du premier signal de détection (FLAG1, FLAG2), une première tension de polarisation (VNW) pour polariser des puits de type N de transistors d’un premier type de conductivité dans la région de circuit, et une deuxième tension de polarisation (VPW) pour polariser des puits de type P de transistors d’un deuxième type de conductivité dans la région de circuit ; et un détecteur d’asymétrie (416) agencé pour détecter si les première et deuxième tensions de polarisation (VNW, VPW) provoquent une asymétrie entre les polarisations de puits N et de puits P, dans lequel le circuit de polarisation (410, 412, 414) est agencé pour générer ladite au moins une tension de polarisation (VNW, VPW) sur la base de la détection d’asymétrie. Circuit de polarisation adaptative de substrat selon la revendication 1, dans lequel le premier dispositif de surveillance de marge (710_0, 710_m), ou un deuxième dispositif de surveillance de marge (710_0, 710_m), est agencé pour générer un deuxième signal de détection (FLAG1, FLAG2) indiquant quand un temps de marge du signal sélectionné parmi les premier et deuxième signaux de sortie est supérieur à un autre seuil, dans lequel le circuit de polarisation (410, 412, 414) est agencé pour générer ladite au moins une tension de polarisation (VNW, VPW) sur la base des premier et deuxième signaux de détection. Circuit selon la revendication 1 ou 2, dans lequel les circuits de la pluralité de circuits de retard (703_0, 703_n) sont couplés en série entre eux pour retarder la propagation d’au moins un front du signal d’horloge locale (Co). Circuit selon l’une quelconque des revendications 1 à 3, dans lequel chaque circuit de retard (703_0, 703_n) comprend un ou plusieurs éléments logiques constitués de transistors ayant des puits polarisés par au moins une tension de polarisation (VNW, VPW). Circuit selon l’une quelconque des revendications 1 à 4, comprenant en outre un premier générateur de tension (412) agencé pour générer la première tension de polarisation et un deuxième générateur de tension (414) agencé pour générer la deuxième tension de polarisation. Circuit selon la revendication 5, dans lequel les premier et/ou deuxième générateurs de tension sont des pompes de charge. Circuit selon l’une quelconque des revendications 1 à 6, dans lequel les circuits de retard (703_0, 703_n) du premier module de retard (602) comprennent chacun un ou plusieurs éléments logiques constitués de transistors d’un premier type structurel ayant des tensions de seuil (VT1) tombant dans une première plage, le circuit de polarisation adaptative de substrat comprenant en outre : - un deuxième module de retard (602) comportant une pluralité de circuits de retard (703_0, 703_n) agencés pour retarder ledit au moins un front du signal d’horloge locale (Co) de la région de circuit, dans lequel les circuits de retard (703_0, 703_n) du deuxième module de retard comprennent chacun un ou plusieurs éléments logiques d’un type différent de ceux constituant le premier module de retard, lesdits un ou plusieurs éléments logiques du deuxième module de retard étant constitués de transistors du premier type structurel. Circuit selon la revendication 7, comprenant en outre : - un troisième module de retard (602) comportant une pluralité de circuits de retard (703_0, 703_n) agencés pour retarder ledit au moins un front du signal d’horloge locale (Co) de la région du circuit, dans lequel les circuits de retard (703_0, 703_n) du troisième module de retard comprennent chacun un ou plusieurs éléments logiques constitués de transistors d’un deuxième type structurel ayant des tensions de seuil (VT2) tombant dans une deuxième plage. Circuit selon la revendication 8, dans lequel le premier dispositif de surveillance de marge est mis en œuvre par des transistors du premier type structurel, et le circuit comprend en outre un deuxième circuit de surveillance de marge (710_0, 710_m) mis en œuvre par des transistors du deuxième type structurel. Circuit selon l’une quelconque des revendications 1 à 9, comprenant en outre un circuit de commande de système (428) agencé pour générer un signal de sélection (SLACK_SEL[]) pour réaliser la sélection de l’un des premier et deuxième signaux de détection. Circuit selon l’une quelconque des revendications 1 à 10, comprenant en outre une autre boucle de commande comprenant un capteur d’informations temporelles, de procédé, de tension et/ou de température (1102), le circuit de polarisation (410, 412, 414) étant agencé pour générer lesdites première et deuxième tensions de polarisation (VNW, VPW) sur la base en outre de l’autre boucle de commande. Circuit intégré comprenant : - une première région de circuit (302) recevant un premier signal d’horloge locale (CK1) ; - une deuxième région de circuit (304) recevant un deuxième signal d’horloge locale (CK2) ; et - le circuit de polarisation adaptative de substrat (320) selon l’une quelconque des revendications 1 à 11, dans lequel les circuits de la pluralité de circuits de retard du premier module de retard sont agencés pour retarder au moins un front du premier signal d’horloge locale (CK1), ou d’un signal d’horloge (Co) généré sur la base du premier signal d’horloge locale (CK1), le circuit de polarisation adaptative de substrat (320) comprenant en outre un autre module de retard comprenant une autre pluralité de circuits de retard agencés pour retarder au moins un front du deuxième signal d’horloge locale (CK2), ou d’un signal d’horloge (Co) généré sur la base du deuxième signal d’horloge locale (CK2), pour générer un ou plusieurs autres signaux de sortie, et un autre circuit de surveillance de marge (710_0, 710_m) agencé pour générer un autre signal de détection (FLAG1, FLAG2) indiquant quand un temps de marge d’un signal sélectionné parmi les autres signaux de sortie est inférieur à un premier seuil. Procédé de polarisation adaptative de substrat de transistors dans une région de circuit (302, 304) d’un circuit intégré, le procédé comprenant : - retarder, par un premier module de retard comportant une pluralité de circuits de retard (703_0, 703_n), au moins un front d’un signal d’horloge locale (Co) de la région de circuit, dans lequel un premier des circuits de retard (703_0, 703_n) fournit un premier signal de sortie retardé d’un premier retard par rapport au signal d’horloge locale, et un deuxième des circuits de retard fournit un deuxième signal de sortie retardé d’un deuxième retard par rapport au signal d’horloge locale ; - sélectionner l’un des premier et deuxième signaux de sortie ; - générer, par un premier dispositif de surveillance de marge (710_0, 710_m), un premier signal de détection (FLAG1, FLAG2) indiquant quand un temps de marge du signal sélectionné parmi les premier et deuxième signaux d’horloge de sortie est inférieur à un premier seuil ; - générer, par un circuit de polarisation (410, 412, 414) sur la base du premier signal de détection (FLAG1, FLAG2), une première tension de polarisation (VNW) pour polariser des puits de type N de transistors d’un premier type de conductivité dans la région de circuit, et une deuxième tension de polarisation (VPW) pour polariser des puits de type P de transistors d’un deuxième type de conductivité dans la région de circuit ; et - détecter, par un détecteur d’asymétrie (416), si les première et deuxième tensions de polarisation (VNW, VPW) provoquent une asymétrie entre les polarisations de puits N et de puits P, dans lequel le circuit de polarisation (410, 412, 414) est agencé pour générer ladite au moins une tension de polarisation (VNW, VPW) sur la base de la détection d’asymétrie. Procédé selon la revendication 13, dans lequel la génération desdites première et deuxième tensions de polarisation (VNW, VPW) est basée en outre d’une autre boucle de commande comprenant un capteur d’informations temporelles, de procédé, de tension et/ou de température (1102).