Méthode de réalisation d’opérations de multiplication et d’accumulation (MAC) en mémoire, notamment pour un réseau de neurones, dans laquelle on détermine le résultat du produit matriciel d’un vecteur composé de éléments représentés chacun sur ) bits et d’une matrice W = composée de éléments représentés chacun sur bits : chaque élément du produit matriciel étant la somme de produits scalaires avec , i ∈ {1, ..., }, j ∈ {1, ..., }, avec le vecteur de bits et le vecteur de bits de poids , les opérations de multiplication et d’accumulation conduisant au produit scalaire en appliquant à un ensemble de portes logiques les valeurs des vecteurs et et celles de masques temporels associés, les masques temporels étant associés aux bits des éléments du vecteur et les masques temporels étant associés aux bits des éléments du vecteur , de sorte à générer au moins un signal de commande SC d’au moins une source de courant, le signal de commande SC activant ladite au moins une source de courant de façon à accumuler des charges capacitives dans une ligne d’accumulation, notamment de manière proportionnelle au produit scalaire . Méthode selon la revendication précédente, l’un au moins des deux vecteurs est signé, étant le bit de signe du vecteur et/ou étant le bit de signe du vecteur de bits de poids , l’ensemble de portes logiques générant un signal de polarité SP = chargeant ou déchargeant la ligne d’accumulation (AL). Méthode selon l'une des deux revendications précédentes, les masques temporels PX et PW étant générés sous forme d’impulsions. Méthode selon l'une quelconque des revendications précédentes, les masques temporels PX et PW étant générés par un bloc générateur de masques temporels situé hors mémoire. Méthode selon l'une quelconque des revendications précédentes, les masques temporels étant générés de manière à s’activer successivement pendant une durée sensiblement égale à , T étant un temps unitaire correspondant à la durée d’activation du masque temporel associé au bit du vecteur de poids le plus faible, les masques temporels étant générés de manière à s’activer successivement pour chaque pendant une durée sensiblement égale à T. Méthode selon la revendication précédente, le signal de commande SC commandant une seule valeur d’intensité de courant en valeur absolue, en chargeant ou déchargeant la ligne d’accumulation, tel que : , avec i ∈ {1, ..., }, j ∈ {1, ..., }. Méthode selon l'une quelconque des revendications 1 à 4, au moins deux sources de courant (CS) étant présentes, chacune étant commandée par un signal de commande SC respectif, les masques temporels étant générés de manière à s’activer successivement pendant une durée sensiblement égale à T d = , avec d ∈ {0, ..., }, les ) bits de PW étant répartis en k intervalles k étant le nombre de sources de courant ou de signaux de commande, avec l ∈ {0, ..., }, , { étant choisis de telle sorte que l’ensemble des intervalles représente une partition de l’intervalle , l’intervalle le plus long étant [0 , ] , T étant un temps unitaire correspondant à la durée d’activation du masque temporel associé au bit du vecteur de poids le plus faible, les masques temporels étant générés de manière à s’activer successivement pour chaque pendant une durée sensiblement égale à T. Méthode selon la revendication précédente, les signaux de commande étant tels que : , l ∈ {0, ..., k-1}. Méthode selon l’une quelconque des revendications précédentes, la tension aux bornes de la ligne d’accumulation (AL) pour une opération de multiplication et d’accumulation étant égale à : C étant la valeur de la capacité de la ligne d’accumulation (AL) et I l’intensité du courant de la source de courant (CS) de poids le plus faible (i.e. pour =0). Circuit (1) de réalisation d’opérations de multiplication et d’accumulation (MAC) en mémoire, notamment pour un réseau de neurones, configuré pour déterminer le résultat du produit matriciel d’un vecteur composé de éléments représentés chacun sur ) bits et d’une matrice W = composée de éléments représentés chacun sur bits : chaque élément du produit matriciel étant la somme de produits scalaires avec , i ∈ {1, ..., }, j ∈ {1, ..., }, avec le vecteur de bits et le vecteur de bits de poids , le circuit comportant : - un bloc logique (LG) comportant des portes logiques auxquelles sont appliquées les valeurs des vecteurs et et celles de masques temporels associés, les masques temporels étant associés aux bits des éléments du vecteur et les masques temporels étant associés aux bits des éléments du vecteur , le bloc logique étant configuré pour générer en sortie au moins un signal de commande SC destiné à activer au moins une source de courant (CS) ; et - ladite au moins une source de courant (CS) configurée pour être activée par le signal de commande SC de sorte à accumuler des charges capacitives dans une ligne d’accumulation (AL). Circuit selon la revendication précédente, l’un au moins des deux vecteurs étant signé, étant le bit de signe du vecteur et/ou étant le bit de signe du vecteur de bits de poids , ladite ligne d’accumulation (AL) étant configurée pour être chargée ou déchargée en fonction d’un signal de polarité SP = ce signal SP étant notamment obtenu en sortie d’une porte logique XOR ou XNOR recevant en entrée le bit de signe et le bit de signe . Circuit selon l’une des deux revendications précédentes, le bloc logique (LG) comportant des portes logiques NAND et/ou NOR. Circuit selon la revendication précédente, le bloc logique (LG) comportant un premier sous-bloc logique (LGX) pour le masquage temporel des bits et un deuxième sous-bloc logique (LGW) pour le masquage temporel des bits de poids , ces deux sous-blocs étant mis en cascade de sorte que les sorties du premier sous-bloc soient en entrée du deuxième sous-bloc. Circuit selon la revendication précédente, le premier sous-bloc (LGX) recevant en entrée les masques temporels PX et PW ainsi que les bits , et comportant deux étages de portes logiques : - un premier étage (10) comportant plusieurs niveaux de portes logiques, les niveaux étant connectés en cascade de sorte que le signal ou les signaux en sortie d’un niveau soient le signal ou les signaux en entrée du niveau suivant jusqu’à aboutir à un seul signal en sortie, premier étage dans lequel chaque bit et le masque temporel PX associé sont en entrée d’une porte logique de premier niveau, notamment une porte NAND ou NOR ; et - un deuxième étage (11) comportant au moins un niveau de portes logiques, dans lequel le signal en sortie du premier étage et chaque masque temporel PW sont en entrée d’une porte logique dudit niveau, notamment une porte NAND ou NOR. Circuit selon la revendication précédente, le deuxième sous-bloc (LGW) recevant en entrée les signaux en sortie du premier sous-bloc (10) et les bits de poids et comportant plusieurs niveaux (12) de portes logiques, les niveaux étant connectés en cascade de sorte que le signal ou les signaux en sortie d’un niveau soient le signal ou les signaux en entrée du niveau suivant jusqu’à aboutir à un seul signal en sortie correspondant au signal de commande SC, chaque porte logique de premier niveau recevant en entrée un signal en sortie du premier sous-bloc (LGX) et le bit de poids correspondant. Circuit selon la revendication précédente dans son rattachement à la revendication 11, comportant une porte XOR ou XNOR recevant en entrée le bit de signe du vecteur de bits et le bit de signe du vecteur de bit . Circuit selon l’une quelconque des revendications 10 à 16, ladite au moins une source de courant (CS) étant créée par des miroirs de courant utilisant des transistors CMOS (14, 15). Circuit selon la revendication précédente, les miroirs de courant comprenant des transistors PMOS (14) pour charger la ligne d’accumulation (AL) et des transistors NMOS (15) pour décharger ladite ligne. Circuit selon la revendication 17 ou 18, les miroirs de courant ayant une architecture cascodée. Circuit selon l’une quelconque des revendications 10 à 19, comportant au moins un interrupteur électronique (SW), étant notamment une porte de transmission, commandé par le signal de commande SC pour l’activation de ladite au moins une source de courant (CS). Circuit selon l’une quelconque des revendications 10 à 20, comportant au moins un condensateur en sortie dudit au moins un interrupteur électronique (SW) pour augmenter la capacité de la ligne d’accumulation (AL). Circuit selon l’une quelconque des revendications 10 à 21, comportant une ligne d’accumulation secondaire (DAL) connectée à la ligne d’accumulation (AL) par l’intermédiaire d’un amplificateur suiveur (19). Circuit selon la revendication précédente, comportant un amplificateur suiveur (19) connecté entre la ligne d’accumulation (AL) et la ligne d’accumulation secondaire (DAL). Circuit selon la revendication 22 ou 23, comportant un convertisseur analogique-numérique (ADC) connecté soit directement à la ligne d’accumulation (AL) en l’absence de ligne d’accumulation secondaire (DAL), soit à la ligne d’accumulation secondaire notamment par le biais d’un amplificateur suiveur (20). Circuit selon la revendication précédente, le convertisseur analogique-numérique (ADC) comportant : - deux comparateurs analogiques (22, 23), l’un comparant à +LSB et l’autre à -LSB la valeur de la charge de la ligne d’accumulation (21) à laquelle le convertisseur analogique-numérique est connecté ; - un compteur (24) configuré pour s’incrémenter ou décrémenter en fonction du résultat de la comparaison des comparateurs, et dont la sortie (30) étant celle du convertisseur ; - un bloc injecteur de charges (25) configuré pour ramener la charge de la ligne d’accumulation (21) connectée au convertisseur à sa valeur initiale dans le cas où le compteur indique que cette ligne a été déchargée ; et - un bloc déchargeur (26) configuré pour décharger la ligne d’accumulation (21) connectée au convertisseur et la ramener à sa valeur initiale dans le cas où le compteur (24) indique qu’elle a été chargée. Circuit selon la revendication précédente, le convertisseur analogique-numérique (ADC) comportant une table de correspondance (LUT) recevant en entrée la sortie (30) du compteur (24) et étant configurée pour appliquer en sortie une valeur de substitution choisie lors de l’étalonnage et/ou correspondant à une fonction d’activation. Circuit selon la revendication précédente, dans le cas où les valeurs de la table de correspondance (LUT) sont choisies lors de l’étalonnage, la sortie de la table de correspondance agit via une boucle de rétroaction (32) sur les valeurs des entrées de référence +LSB et -LSB des comparateurs analogiques (22, 24) et/ou sur le temps unitaire (T) et/ou sur le courant unitaire (I). Circuit selon l’une quelconque des revendications 10 à 27, comportant un bloc générateur de masques temporels (PG) situé hors mémoire. Circuit selon la revendication précédente, le bloc générateur (PG) étant configuré pour générer les masques temporels de sorte que les masques temporels PW(d) soient activés successivement pendant une durée sensiblement égale à , et que les masques temporels PX(c) soient activés successivement pour chaque pendant une durée sensiblement égale à T, T étant un temps unitaire correspondant à la durée d’activation du masque temporel associé au bit du vecteur de poids le plus faible. Circuit selon la revendication 28, comportant au moins deux sources de courant (CS), chacune étant commandée par un signal de commande SC respectif, le bloc générateur (PG) étant configuré pour générer les masques temporels de sorte que les masques temporels PW(d) soient activés successivement pendant une durée T d sensiblement égale à , avec d ∈ {0, ..., }, les ) bits de PW étant répartis en k intervalles k étant le nombre de sources de courant ou de signaux de commande, avec l ∈ {0, ..., }, , { étant choisis de telle sorte que l’ensemble des intervalles représente une partition de l’intervalle , l’intervalle le plus long étant [0 , ] , T étant un temps unitaire correspondant à la durée d’activation du masque temporel associé au bit du vecteur de poids le plus faible, et que les masques temporels PX(c) soient activés successivement pour chaque pendant une durée sensiblement égale à T. Ensemble de circuits de réalisation d’opérations de multiplication et d’accumulation (MAC) en mémoire, notamment pour un réseau de neurones, configuré pour déterminer le résultat du produit matriciel d’un vecteur par une matrice de poids W= comportant une pluralité de circuits (1) selon l'une quelconque des revendications 10 à 30 mis en parallèle les uns avec les autres et partageant un seul bloc générateur (PG) de masques temporels situé hors mémoire.