Emetteur radiofréquence (9) comprenant au moins un circuit de filtrage (400), ledit au moins un circuit de filtrage comprenant : un registre à décalage (402) série/parallèle comprenant une entrée binaire (In) et N sorties binaires Oi, avec N un entier supérieur ou égal à OSR, OSR un entier supérieur ou égal à 2, et i un indice entier allant de 0 à N-1, le registre à décalage (402) étant configuré pour recevoir un signal binaire de donnée (DATA ; I, Q) à une fréquence Fdata sur son entrée (In) et pour mettre en œuvre des décalages sur ses sorties Oi à une fréquence égale à Fdata*OSR ; un premier circuit (404) défini par N coefficients Ci et configuré pour fournir, pour chaque coefficient Ci non nul, un signal SIGi analogique déterminé par ledit coefficient Ci et par un état binaire de la sortie Oi correspondante ; et un circuit sommateur (408, 502) configuré pour fournir un signal analogique de sortie (OUT ; OUTI, OUTQ) dudit circuit de filtrage égal à la somme des signaux analogiques SIGi. Procédé mis en œuvre dans un émetteur radiofréquence (9) comprenant au moins un circuit de filtrage (400), le procédé comprenant : recevoir un signal binaire de donnée (DATA ; I, Q) à une fréquence Fdata sur une entrée binaire (In) d'un registre à décalage (402) série/parallèle dudit au moins un circuit de filtrage (400), le registre à décalage (402) comprenant N sorties binaires Oi, avec N un entier supérieur ou égal à OSR, OSR un entier supérieur ou égal à 2 et i un indice entier allant de 0 à N-1 ; mettre en œuvre avec le registre à décalage (402) des décalages de ses sorties Oi à une fréquence Fdata*OSR ; avec un premier circuit (404) dudit au moins un circuit de filtrage (400), ledit premier circuit (404) étant défini par N coefficients Ci, fournir, pour chaque coefficient Ci non nul, un signal SIGi déterminé par le coefficient Ci et un état binaire de la sortie Oi correspondante ; et fournir, avec un circuit sommateur (408 ; 502) dudit au moins un circuit de filtrage (400), un signal analogique de sortie (OUT ; OUTI, OUTQ) dudit circuit de filtrage égal à la somme des signaux analogiques SIGi. Emetteur selon la revendication 1 ou procédé selon la revendication 2, dans lequel les coefficients Ci sont déterminés par une réponse impulsionnelle h(t) d'un filtre d'interpolation, de préférence de type à cosinus surélevés. Emetteur selon la revendication 1 ou 3, ou procédé selon la revendication 2 ou 3, dans lequel : - pour i allant de 0 à N-1, chaque coefficient Ci est égal à un coefficient Dp d'indice p entier égal à i+min, min étant un entier positif ou nul ; - chaque coefficient Dp est déterminé par la formule suivante : , où j est un indice entier, Dj est nul lorsque j est strictement négatif, et Bp est un coefficient d'indice p ; et - chaque coefficient Bp est déterminé par la formule suivante : Bp = h((2*p-P+1)/(2*OSR)) où h(t) est normalisée et centrée sur t=0, et P est un entier impair strictement supérieur à N. Emetteur selon l'une quelconque des revendications 1, 3 et 4, ou procédé selon l'une quelconque des revendications 2 à 4 dans lequel le registre à décalage (402) dudit au moins un circuit de filtrage (400) comprend N verrous synchrones (600) commandés par un signal d'horloge (clk) à une fréquence égale à Fdata*OSR/2, les N verrous étant connectés en série en alternant les verrous actifs sur un premier niveau du signal d'horloge (clk) et les verrous actifs sur un deuxième niveau du signal d'horloge (clk), les sorties Oi correspondant aux sorties (Q) des N verrous. Emetteur ou procédé selon la revendication 5, dans lequel le registre à décalage (402) dudit au moins un circuit de filtrage (400) comprend en outre une bascule synchrone de type D ayant une entrée de donnée (D) couplée, de préférence connectée, à l'entrée série (In) dudit registre à décalage, une entrée de synchronisation configurée pour recevoir le signal d'horloge (clk), et une sortie (Q) connectée à une entrée de donnée (D) du premier desdits N verrous (600) connectés en série. Emetteur selon l'une quelconque des revendications 1, 3 et 4, ou procédé selon l'une quelconque des revendications 2 à 4, dans lequel le registre à décalage (402) dudit au moins un circuit de filtrage (400) comprend N bascules synchrones (500) de type D commandées par un signal d'horloge (clk) à une fréquence égale à Fdata*OSR, les N bascules (500) étant connectées en série, et les sorties Oi correspondant aux sorties (Q) des N bascules. Emetteur selon l'une quelconque des revendications 1, 3 et 4, ou procédé selon l'une quelconque des revendications 2 à 4, dans lequel le registre à décalage (402) dudit au moins un circuit de filtrage (400) comprend N bascules synchrones de type D commandées par un signal d'horloge à une fréquence égale à Fdata*OSR/2, les N bascules synchrones étant connectées en série en alternant les bascules (600) actives sur les fronts montants du signal d'horloge (clk) et les bascules (600) actives sur les fronts descendants du signal d'horloge (clk), et les sorties Oi correspondant aux sorties (Q) des N bascules. Emetteur selon l'une quelconque des revendications 1 et 3 à 8, ou procédé selon l'une quelconque des revendications 2 à 8, dans lequel, pour chaque coefficient Ci non nul : le premier circuit (404) dudit au moins un circuit de filtrage (400) comprend un nombre Ki de circuits élémentaires identiques (700) ayant chacun une sortie (701) configurée pour fournir : - un signal analogique S0 lorsque la sortie correspondante Oi est dans un premier état binaire et que le coefficient Ci est positif, - un signal S1 complémentaire du signal S0 lorsque la sortie correspondante Oi est dans un deuxième état binaire et que le coefficient Ci est positif, - le signal S1 lorsque la sortie correspondante Oi est dans le premier état binaire et que le coefficient Ci est négatif, et - le signal S0 lorsque la sortie correspondante Oi est dans le deuxième état binaire et que le coefficient Ci est négatif ; et le nombre Ki est égal la valeur absolue de l'arrondi à une valeur entière du produit du coefficient Ci par un entier INT identique pour tous les coefficients Ci. Emetteur ou procédé selon la revendication 9, dans lequel, le premier circuit (404) dudit au moins un circuit de filtrage (400) comprend une pluralité de circuits élémentaires identiques (700) pour chaque coefficient Ci, le premier circuit (404) comprenant en outre un circuit de sélection (SEL) configuré pour sélectionner, pour chaque coefficient Ci, Ki circuits élémentaires (700) parmi ladite pluralité de circuits élémentaires (700) et pour éteindre les circuits élémentaires non sélectionnés, Ki étant nul pour les coefficients Ci nuls. Emetteur ou procédé selon la revendication 9 ou 10, dans lequel chaque circuit élémentaire (700) reçoit un même signal périodique (SIGLO ; SIGLO+, SIGLO- ; SIGLOI, SIGLOQ) et est configuré pour que le signal S0 soit en phase avec ce signal périodique et à la même fréquence que ce signal périodique. Emetteur ou procédé selon la revendication 11, dans lequel : la sortie (701) de chaque circuit élémentaire (700) comprend un premier noeud de sortie (7012) et un deuxième noeud de sortie (7011) ; chaque circuit élémentaire comprend : - un premier transistor MOS (800) couplant un noeud de référence (802) à un premier noeud interne (804), - un deuxième transistor MOS (806) couplant le noeud de référence (802) à un deuxième noeud interne (808), - un troisième transistor MOS (810) couplant le premier noeud interne (804) au premier noeud de sortie (7012) et ayant une grille configurée pour recevoir ledit signal périodique (SIGLO ; SIGLO+), - un quatrième transistor MOS (814) couplant le premier noeud interne (804) au deuxième noeud de sortie (7011) et ayant une grille configurée pour recevoir un signal (SIGLO-) en opposition de phase avec le signal périodique (SIGLO ; SIGLO+), - un cinquième transistor MOS (818) couplant le deuxième noeud interne (808) au premier noeud de sortie (7012) et ayant une grille configurée pour recevoir le signal (SIGLO-) en opposition de phase, et - un sixième transistor MOS (820) couplant le deuxième noeud interne (808) au deuxième noeud de sortie (7011) et ayant une grille configurée pour recevoir le signal périodique (SIGLO ; SIGLO+) ; et pour chaque coefficient Ci non nul et pour chacun des Ki circuits élémentaires (700) de ce coefficient Ci, les premier et deuxième transistors (800, 802) sont commandés à partir de la sortie correspondante Oi, en en opposition de phase l'un par rapport à l'autre. Emetteur selon l'une quelconque des revendications 1 et 3 à 12, ou procédé selon l'une quelconque des revendications 2 à 12, dans lequel : l'émetteur (9) comprend deux circuits de filtrage (400) configurés pour fournir leurs signaux de sortie (OUT ; OUTI, OUTQ) à un même noeud (900) couplé à une antenne (ANT) de l'émetteur (9) ; l'entrée (In) du registre à décalage (402) d'un premier des deux circuits de filtrage (400) reçoit un premier signal binaire de donnée (I) à la fréquence Fdata ; et l'entrée (In) du registre à décalage (402) d'un deuxième des deux circuits reçoit un deuxième signal binaire de donnée (Q) à la fréquence Fdata. Emetteur ou procédé selon la revendication 13 prise dans sa dépendance à la revendication 11 ou 12, dans lequel : l'émetteur (9) comprend au moins un oscillateur local (LO) configuré pour fournir un premier signal périodique (LO1) et un deuxième signal périodique (LO2) en quadrature avec le premier signal périodique (LO1) ; ledit même signal périodique reçu par les circuits élémentaires (700) du premier circuit de filtrage (400) est le premier signal périodique (LO1) ; et ledit même signal périodique reçu par les circuits élémentaires (700) du deuxième circuit de filtrage (400) est le deuxième signal périodique (LO2). Emetteur selon l'une quelconque des revendications 1 et 3 à 14 ou procédé selon l'une quelconque des revendications 2 à 14, dans lequel l'émetteur est configuré pour émettre dans la bande des 60 GHz.