Procédé de fourniture d’un aléa pour un algorithme cryptographique, le procédé étant mis en œuvre par un calculateur électronique (10) comprenant un cœur (12) et un ensemble (14) de mémoire(s), l’ensemble de mémoire(s) (14) comportant une mémoire de référence (18) présentant un caractère aléatoire intrinsèque dans un état prédéfini de génération d’aléa, le procédé comprenant les étapes suivantes : - lecture (100) d’un message de référence dans une première zone mémoire (Z1), la première zone mémoire (Z1) étant incluse dans la mémoire de référence (18), l’étape de lecture (100) étant effectuée à l’état de génération d’aléa de la mémoire de référence (18) ; - écriture (110) du message de référence dans une deuxième zone mémoire (Z2A ; Z2B), distincte de la première zone mémoire (Z1), la deuxième zone mémoire (Z2A ; Z2B) étant incluse dans l’ensemble (14) de mémoire(s) ; - lecture ultérieure (120) du message de référence dans la deuxième zone mémoire (Z2A ; Z2B), le message de référence lu dans la deuxième zone mémoire (Z2A ; Z2B) formant l’aléa pour l’algorithme cryptographique. Procédé selon la revendication 1, dans lequel la mémoire de référence (18) est choisie parmi le groupe consistant en : une mémoire à changement de phase, et une mémoire vive statique. Procédé selon la revendication 2, dans lequel lorsque la mémoire de référence (18) est la mémoire à changement de phase, l’état prédéfini de génération d’aléa est un état vierge initial de ladite mémoire (18) ; et lorsque la mémoire de référence (18) est la mémoire vive statique, l’état prédéfini de génération d’aléa est un état à l’allumage de ladite mémoire (18). Procédé selon la revendication 2 ou 3, dans lequel lorsque la mémoire de référence (18) est la mémoire à changement de phase (PCM), le procédé comprend en outre une étape (130) de contrôle de l’état de la mémoire de référence (18), pour contrôler si la première zone mémoire (Z1) est toujours à l’état de génération d’aléa ; l’étape de contrôle (130) comportant de préférence un contrôle d’une absence d’écriture dans la première zone mémoire (Z1) via une lecture d’un registre de configuration associé ; ou/et un contrôle d’accès mémoire interdisant un accès en écriture de la première zone mémoire (Z1). Procédé selon l’une quelconque des revendications précédentes, dans lequel le procédé comprend en outre une étape (140) de vérification de l’aléa comportant une lecture d’une portion du message de référence dans la première zone mémoire (Z1), une lecture de la portion du message de référence dans la deuxième zone mémoire (Z2A ; Z2B), puis une comparaison des deux portions de message de référence lues, l’aléa étant considéré correct si une différence entre les deux portions lues est inférieure à un seuil prédéfini ; le message de référence étant de préférence un message binaire, et la différence étant le nombre de bits distincts entre les deux portions lues lors d’une comparaison bit à bit desdites portions ; la différence étant de préférence encore le poids de Hamming d’une portion de comparaison, la portion de comparaison étant obtenue via une opération de OU EXCLUSIF entre les deux portions lues ; chaque portion étant de préférence encore un même lot de bits du message de référence, lu dans la zone mémoire correspondante (Z1, Z2A ; Z1, Z2B). Procédé selon l’une quelconque des revendications précédentes, dans lequel la première zone mémoire (Z1) comporte des lignes de mot (50), des lignes de bit (52), des lignes de source (54) et des cellules mémoire (60) organisées selon une matrice comportant des rangées (62) et des colonnes (64), les cellules mémoire (60) d’une même rangée (62) étant sélectionnables par une ligne de mot (50), les cellules mémoire (60) d’une même colonne (64) étant reliées à au moins une ligne de bit (52) et au moins une ligne de source (54), chaque cellule mémoire (60) comportant au moins un composant mémoire (66) apte à mémoriser une valeur et au moins un commutateur (68), chaque commutateur (68) étant commandé via une ligne de mot (50) respective ;et la première zone mémoire (Z1) comporte des diodes (70A, 70B) de blocage de l’écriture dans les cellules mémoire (60), chaque ligne de bit (52) étant connectée à une masse électrique (72) via une diode de blocage (70A) respective, la diode de blocage (70A) étant alors connectée par son anode à la ligne de bit (52) correspondante et par sa cathode à la masse électrique (72), chaque diode de blocage (70A, 70B) étant passante au dépassement d’un seuil de tension dont la valeur est supérieure à une tension de lecture des cellules mémoire (60) et inférieure à une tension d’écriture des cellules mémoire (60) ; chaque ligne de source (54) étant de préférence connectée à la masse électrique (72) via une diode de blocage (70B) respective, la diode de blocage (70B) étant alors connectée par son anode à la ligne de source (54) correspondante et par sa cathode à la masse électrique (72), le message de référence étant de préférence encore un message binaire, et chaque cellule mémoire (60) étant apte à mémoriser un bit respectif du message binaire. Procédé selon l’une quelconque des revendications précédentes, dans lequel le message de référence est un message binaire comportant N bits, N étant un nombre entier ; N étant de préférence compris entre 256 et 8192. Procédé de traitement d’une donnée via un algorithme cryptographique utilisant un aléa, le procédé étant mis en œuvre par un calculateur électronique (10), dans lequel l’aléa est fourni par un procédé selon l’une quelconque des revendications précédentes. Procédé selon la revendication 8, dans lequel l’algorithme cryptographique est choisi parmi le groupe consistant en : un algorithme de chiffrement ; et un algorithme d’authentification, tel qu’un algorithme de hachage ou un algorithme de signature. Programme d’ordinateur comportant des instructions qui, lorsqu’elles sont exécutées par un calculateur (10), mettent en œuvre un procédé selon l’une quelconque des revendications précédentes.