Circuit de calcul (4 ; 104 ; 204) comportant au moins une chaîne de calcul (6 ; 106 ; 206) comprenant une pluralité de blocs de calcul (7 ; 107 ; 207) comportant chacun un multiplieur (9 ; 109 ; 209) comprenant une première entrée et une deuxième entrée, et un accumulateur (10 ; 110 ; 210) comprenant une première entrée reliée à une sortie du multiplieur, le circuit de calcul étant agencé pour, de manière cadencée par des cycles d’horloge, appliquer sur les premières entrées des multiplieurs des blocs de calcul de ladite chaîne de calcul une succession de données primaires formant au moins un vecteur primaire, et appliquer sur les deuxièmes entrées des multiplieurs des blocs de calcul de ladite chaîne de calcul une succession de séries de données secondaires formant des vecteurs secondaires, chaque bloc de calcul de ladite chaîne de calcul étant agencé pour, à chaque cycle d’horloge, additionner un résultat d’une multiplication réalisée par ledit bloc de calcul avec une valeur accumulée au cycle d’horloge précédent par l’accumulateur dudit bloc de calcul ou d’un autre bloc de calcul de ladite chaîne de calcul, la chaîne de calcul étant ainsi agencée pour produire successivement des résultats de multiplications du au moins un vecteur primaire par chaque vecteur secondaire. Circuit de calcul selon la revendication 1, comprenant un nombre N de chaînes de calcul (6 ; 106 ; 206) formant des lignes d’une structure matricielle, chaque chaîne de calcul comprenant un nombre M de blocs de calcul (7 ; 107 ; 207), les deuxièmes entrées des multiplieurs des blocs de calcul d’une même colonne de ladite structure matricielle étant connectées entre elles. Circuit de calcul selon l’une des revendications précédentes, chaque bloc de calcul de chaque chaîne de calcul comportant un premier multiplexeur (8 ; 108 ; 208) comprenant une première entrée et une deuxième entrée, la première entrée du multiplieur dudit bloc de calcul étant reliée à une sortie dudit premier multiplexeur, les premières entrées des premiers multiplexeurs (8 ; 108 ; 208) des blocs de calcul de ladite chaîne de calcul étant reliées entre elles et les deuxièmes entrées des premiers multiplexeurs (8 ; 108 ; 208) des blocs de calcul de ladite chaîne de calcul étant reliées entre elles, le circuit de calcul étant agencé pour appliquer sur les premières entrées desdits premiers multiplexeurs une succession de premières données primaires formant un premier vecteur primaire, appliquer sur les deuxièmes entrées desdits premiers multiplexeurs (8 ; 108 ; 208) une succession de deuxièmes données primaires formant un deuxième vecteur primaire, la chaîne de calcul étant agencée pour produire successivement et en série des résultats de multiplications du premier vecteur primaire par chaque vecteur secondaire puis du deuxième vecteur primaire par chaque vecteur secondaire. Circuit de calcul selon l’une des revendications précédentes, chaque bloc de calcul (207) de chaque chaîne de calcul (206) comprenant un deuxième multiplexeur (208’) agencé de sorte que : - une sortie dudit deuxième multiplexeur est reliée à une deuxième entrée de l’accumulateur (210) dudit bloc de calcul ; - une sortie dudit accumulateur étant reliée à une première entrée dudit deuxième multiplexeur ; - une sortie dudit accumulateur étant relié à une première entrée d’un bloc suivant de ladite chaîne de calcul. Circuit de calcul selon l’une des revendications précédentes, dans lequel les blocs de calcul (7) de chaque chaîne de calcul comprennent un bloc d’entrée (7a), un bloc de sortie (7b) et des blocs intermédiaires (7c) positionnés entre le bloc d’entrée et le bloc de sortie, la chaîne de calcul (6) étant agencée de sorte qu’une sortie de l’accumulateur (10) de chacun des bloc d’entrée (7a) et blocs intermédiaires (7c) est reliée à une deuxième entrée de l’accumulateur d’un bloc suivant de ladite chaîne de calcul. Circuit de calcul selon la revendication 5, dans lequel la sortie de l’accumulateur du bloc de sortie (7b) est reliée à une deuxième entrée de l’accumulateur du bloc d’entrée (7a). Circuit de calcul selon l’une des revendications précédentes, dans lequel chaque chaîne de calcul comprend un multiplexeur de sortie (113), ladite chaîne de calcul étant agencée de sorte que, pour chaque bloc de calcul (107), la sortie de l’accumulateur (110) dudit bloc de calcul est reliée à une entrée distincte du multiplexeur de sortie (113). Circuit de calcul selon l’une des revendications précédentes, dans lequel chaque chaîne de calcul (6 ; 206) comprend en outre un accumulateur de sortie (11 ; 211) ayant une première entrée reliée à la sortie de l’accumulateur (10 ; 210) d’un bloc de sortie (7b ; 207b) de ladite chaîne de calcul. Circuit de calcul selon la revendication 7, dans lequel chaque chaîne de calcul comprend en outre un accumulateur de sortie (111) ayant une première entrée reliée à la sortie du multiplexeur de sortie (113) de ladite chaîne de calcul. Circuit de calcul selon la revendication 3, comprenant en outre un premier buffer (12 ; 112 ; 212) relié à la première entrée du premier multiplexeur (8 ; 108 ; 208) d’un bloc d’entrée (7a ; 107a ; 207a) de la chaîne de calcul, et un deuxième buffer (14 ; 114 ; 214) relié à la deuxième entrée du premier multiplexeur (8 ; 108 ; 207) du bloc d’entrée de la chaîne de calcul. Circuit de calcul selon l’une des revendications 8 ou 9, comprenant en outre un troisième buffer (15 ; 115 ; 215) ayant une entrée reliée à une sortie de l’accumulateur de sortie (11 ; 111 ; 211) et une sortie reliée à une deuxième entrée de l’accumulateur de sortie. Circuit de calcul selon l’une des revendications précédentes, comprenant un bloc de mémoire vive primaire (17 ; 117 ; 217) pour chaque chaîne de calcul, et une pluralité de blocs de mémoire vive secondaires (18 ; 118 ; 218), les données primaires et les données secondaires étant appliquées pour chaque chaîne de calcul respectivement via le bloc de mémoire vive primaire associé à ladite chaîne de calcul et via les blocs de mémoire vive secondaires, les blocs de mémoire vive primaires et les blocs de mémoire vive secondaires permettant de fournir aux chaînes de calcul plusieurs fois des mêmes données primaires ou secondaires sans avoir besoin d’accéder à chaque fois à une ou des sources de données (16 ; 116 ; 216) desquelles proviennent les données primaires et les données secondaires. Circuit de calcul selon la revendication 2 ou la revendication 5, le circuit de calcul étant configuré pour effectuer un produit de convolution d’un tenseur d’entrée par un masque de taille N masque pour obtenir un tenseur de sortie, le circuit de calcul étant tel que : N masque = K.M, où K est un entier positif. Circuit de calcul selon la revendication 3, le circuit de calcul étant agencé pour : - appliquer les séries de données secondaires selon une séquence cyclique prédéfinie ; - démarrer l’application des premières données primaires sur les premières entrées des premiers multiplexeurs (8 ; 108) puis, après un nombre prédéfini de cycles d’horloge, démarrer l’application des deuxièmes données primaires sur les deuxièmes entrées des premiers multiplexeurs (8 ; 108) ; - piloter les premiers multiplexeurs de sorte que la chaîne de calcul (6 ; 106), simultanément, termine une multiplication du premier vecteur primaire par chacun des vecteurs secondaires et débute une multiplication du deuxième vecteur primaire par chacun des vecteurs secondaires. Circuit de calcul selon la revendication 14, les vecteurs secondaires formant une matrice, la séquence cyclique prédéfinie comportant des cycles comprenant chacun une première phase au cours de laquelle les séries de données secondaires comprennent un nombre croissant de composantes de lignes ou de colonnes successives de la matrice, une deuxième phase au cours de laquelle les séries de données secondaires comprennent un nombre constant de composantes de lignes ou de colonnes successives de la matrice, et une troisième phase au cours de laquelle les séries de données secondaires comprennent un nombre décroissant de composantes de lignes ou de colonnes successives de la matrice. Circuit de calcul selon l’une des revendications précédentes, dans lequel le circuit de calcul comprend plusieurs chaînes de calcul et un multiplexeur additionnel ayant une ou des entrées reliées à un ou des accumulateurs d’un ou de blocs de calcul de la même chaîne de calcul et/ou d’une autre chaîne de calcul. Circuit de calcul selon l’une des revendications précédentes, comprenant une pluralité de structures de calcul (5a, 5b, 5c) comprenant chacune une pluralité de chaînes de calcul (6), les structures de calcul étant arrangées selon une architecture pipeline. Circuit de calcul selon la revendication 17, chaque structure de calcul étant agencée pour effectuer des produits de convolution pour une couche de convolution distincte d’un modèle de réseau de neurones. Composant électronique dans lequel est réalisé le circuit de calcul selon l’une des revendications précédentes. Composant électronique selon la revendication 19, le composant électronique étant un FPGA. Composant électronique selon la revendication 20, le FPGA comprenant des blocs DSP, chaque bloc de calcul étant réalisé dans un bloc DSP. Composant électronique selon la revendication 21, le circuit de calcul comprenant au moins une structure de calcul présentant une architecture matricielle comprenant une pluralité de chaînes de calcul formant des lignes de l’architecture matricielle, le circuit de calcul comprenant des blocs DSP dans chacun desquels sont réalisés deux blocs de calcul de deux lignes successives. Composant électronique selon la revendication 19, le composant électronique étant un ASIC.