INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
A cet effet, un objet de l’invention est un procédé de réglage et de mesure pour centrale photovoltaïque comprenant au moins une chaine photovoltaïque, chaque chaine photovoltaïque comprenant des panneaux solaires branchés en série et comprenant un onduleur adapté pour transformer une tension continue générée par ladite chaine photovoltaïque en une tension alternative, chaque onduleur comprenant au moins une entrée en tension continue, ledit procédé comprenant les étapes suivantes : A. Mesurer une fréquence d’une tension alternative générée par ladite centrale photovoltaïque, calculer une variation de fréquence de ladite tension alternative par rapport à une fréquence de référence prédéterminée telle que : et calculer une variation de puissance à appliquer par la centrale photovoltaïque à partir de ladite variation de fréquence, B. Si répéter l’étape A, sinon : sélectionner une entrée en tension continue parmi les entrées en tension continue, dite i-ième entrée avec i entier allant de 1 à afin de commencer ou reprendre une mesure de courbe « courant en fonction de tension » de la i-ième entrée, la i-ième entrée présentant une tension continue dite initale , puis mesurer une puissance générée par l’onduleur de la i-ième entrée, et créer un point de mesure d’abscisse et d’ordonnée à ladite courbe « courant en fonction de tension », C. Si une plage de pilotage de tension continue de la i-ième entrée, formée d’une tension continue dite maximale et une tension continue dite minimale de la i-ième entrée, est inconnue : déterminer, en appliquant une consigne en tension ou en puissance à la i-ième entrée selon ladite mesure de la puissance , la tension maximale et la tension minimale de la i-ième entrée, C’. : - appliquer une tension à la i-ième entrée, avec un entier compris entre 1 et appelé point de mesure, ladite tension étant différente des tensions pour allant de 1 à et étant comprise entre la tension maximale et la tension minimale , puis, - mesurer une puissance générée par l’onduleur de la i-ième entrée et créer un p-ième point de mesure à ladite courbe « courant en fonction de tension » d’abscisse (p) et d’ordonnée . D. Calculer une variation de puissance dite résiduelle à appliquer par ladite centrale photovoltaïque telle que . E. Si annuler ladite variation de puissance résiduelle en répartissant ladite variation sur des entrées différentes de la i-ième entrée, F. Répéter les étapes C’ à E une pluralité de fois en incrémentant entre chaque itération, de manière à créer une pluralité de points de mesure différents de ladite courbe « courant en fonction de tension » mesurée.
Selon un mode de réalisation, lorsqu’un nombre de points de mesure créés de ladite courbe « courant en fonction de tension » de la i-ième entrée est égal à à l’issue de l’étape F, les étapes A à F sont répétées en incrémentant i de manière à commencer ou reprendre une mesure de courbe « courant en fonction de tension » d’une entrée différente de la i-ième entrée.
Selon un mode de réalisation, les étapes A à F sont répétées en incrémentant i de manière à commencer ou reprendre une mesure de courbe « courant en fonction de tension » des M entrées, jusqu’à l’obtention de N points de mesure pour chacune des M entrées.
Selon un mode de réalisation, lorsque qu’une nouvelle variation de fréquence de ladite tension alternative générée par ladite centrale photovoltaïque par rapport à la fréquence de référence mesuré dans l’étape F, est supérieure à un seuil prédéterminé , les étapes A à F sont répétées. De manière préférentielle, la valeur seuil de fréquence prédéterminée vaut 5 mHz.
Selon un mode de réalisation, les étapes A-E du procédé de l’invention sont mises en œuvre dans un intervalle de temps prédéterminé. De manière préférentielle, une durée dudit intervalle de temps prédéterminé est égale à 10s.
Selon un mode de réalisation, si l’étape C consiste à déterminer une tension de circuit ouvert de la i-ième entrée, la tension maximale étant égale à la tension du circuit ouvert de la i-ième, la tension minimale étant alors une tension prédéterminée de la i-ième entrée.
Selon un mode de réalisation, si , l’étape C consiste à appliquer une consigne en puissance à la i-ième entrée en augmentant la tension jusqu’à à atteindre ladite tension maximale , la tension minimale étant alors égale à .
Selon un mode de réalisation, la variation de puissance est calculée par l’équation suivante : , avec k une constante positive paramétrable traduisant un niveau d’engagement annoncé par un exploitant de la centrale photovoltaïque.
Selon un mode de réalisation, l’étape E consiste en : appliquer des consignes en puissance sur les entrées différentes de la i-ième entrée, de manière à modifier une puissance produite par ladite centrale d’une valeur égale à ladite variation de puissance résiduelle , ou répéter les étapes B à D, en incrémentant i, et avec de manière à commencer ou reprendre une mesure de courbe « courant en fonction de tension » d’une entrée en tension différente de la i-ième entrée, ladite mesure de la i-ième entrée étant alors suspendue.
ETAT DE LA TECHNIQUE Les transistors, par exemple les transistors composés de GaN épitaxié sur du silicium (couramment désignés transistors « GaN-sur-Si »), présentent en général trois contacts : une source, une grille et un drain. Dans le cadre spécifique de l’intégration de plusieurs composants latéraux épitaxiés sur un substrat hétérogène, tels que plusieurs transistors GaN-sur-Si, il est notoirement connu, compte tenu de l’architecture et des propriétés des différentes couches constituant les composants, qu’il est nécessaire que le potentiel du substrat de chacun des composants soit équivalent à celui de sa source. Cela permet en effet de limiter les phénomènes dits de « current collapse » (en français « chute de courant »), qui se traduisent par une augmentation importante de la résistance à l’état passant du composant après un blocage à forte tension. Il apparaît ainsi que l’intégration de plusieurs composants ne peut pas être réalisée sur un même substrat, dont le potentiel serait commun à tous les composants. Cela est notamment le cas pour les dispositifs type « bras de pont », intégrant deux composants en série.
Il existe différentes solutions permettant la fabrication de dispositifs intégrant plusieurs composants.
Les approches visant à remplacer le substrat de silicium par un isolant électrique épais (par exemple de plusieurs microns), même très bon conducteur thermique, ont également pour impact de réduire l’influence de la polarisation du substrat sur la répartition du potentiel au sein du dispositif, ce qui peut être équivalent au fait d’avoir un potentiel de substrat flottant. Cet effet est bien documenté dans le cadre des dispositifs de type SOI avec oxyde enterré épais (voir notamment : Q. Xie, C. Lee, J. Xu, C. Wann, J. Y. -. Sun et Y. Taur, "Comprehensive Analysis of Short-Channel Effects in Ultrathin SOI MOSFETs," in IEEE Transactions on Electron Devices, vol. 60, no. 6, pp. 1814-1819, June 2013). Cela a pour conséquence d’empirer les phénomènes de « current collapse ».
Le document GaN Integrated Bridge Circuits on Bulk Silicon Substrate : Issues and Proposed Solution , Jin Wei, Meng Zhang, Gang Lyu et Kevin Chen propose une approche permettant par exemple d’isoler les composants entre eux et d’assurer une polarisation indépendante de chacun, mais au prix de l’ajout de couches de silicium supplémentaires pouvant impacter négativement la résistance thermique et ajoutant potentiellement des capacités parasites supplémentaires. La tenue en tension verticale est en revanche toujours assurée par les couches GaN épitaxiées.
D’autres approches (voir là encore GaN Integrated Bridge Circuits on Bulk Silicon Substrate : Issues and Proposed Solution , Jin Wei, Meng Zhang, Gang Lyu et Kevin Chen) visent à utiliser un potentiel médian ou variable, mais cette polarisation non-idéale se traduit par exemple par des problèmes de type « current collapse ».
Une autre solution consiste à former un empilement des différentes couches qui constitueront les composants unitaires, et former dans cet empilement des tranchées permettant d’individualiser les composants. Les différents composants peuvent tous s’étendre depuis un socle commun laissé intact lors de la formation des tranchées.
Chacun des composants unitaires présente alors typiquement la structure suivante : un substrat, des couches tampon, couramment désignées couches buffers, permettant d’ajuster les contraintes entre les différences de maille du matériau constituant le substrat et du matériau à la base des couches actives, les couches actives du composant.
Dans le cadre spécifique d’un composant GaN-sur-Si, le substrat est conducteur. Ainsi, la tenue en tension entre celui-ci et le contact de drain (qui sera polarisé à la tension haute, typiquement 100V, 200V, 650V, 1200V ou plus, selon la classe de composant) est conditionnée par les propriétés isolantes des couches buffers. Ces couches buffers doivent notamment présenter les caractéristiques suivantes : La capacité à tenir la tension maximum qui sera appliquée sur le composant, que ce soit pour des temps brefs ou des durées très longues. La capacité à présenter un faible courant de fuite, c’est-à-dire à se comporter au maximum comme un isolant diélectrique.
Un autre aspect important est que les couches buffers sont en général reliées au radiateur lié au boitier du dispositif, afin d’évacuer la chaleur générée lors du fonctionnement du composant, notamment les pertes résistives et les pertes en commutation. Ainsi, il est souhaitable que ces couches buffers présentent une conductivité thermique élevée. Cela permet d’évacuer plus facilement la chaleur contenue dans le dispositif et de limiter l’échauffement menant à la dégradation des performances du composant et plus généralement sa dégradation globale.
Cependant, les couches buffers permettant l’ajustement des contraintes entre le substrat et les couches actives des composants ne présentent pas toujours les propriétés permettant à la fois une bonne tenue en tension des composants et une bonne évacuation thermique.
L’article Monolithically Integrated GaN Power ICs - The demonstration of half -bridges and single-stage buck converters takes GaN power ICs another step forward de Xiangdong Li et Stefaan Decoutere présente les résultats obtenus pour un dispositif du type venant d’être décrit. La solution présentée dans cet article permet théoriquement d’isoler entre eux les composants et de polariser indépendamment chacune des faces arrière des composants, en incluant une couche isolante entre un substrat support de silicium et une couche de silicium de nucléation de l’épitaxie des couches actives, en isolant latéralement les composants entre eux grâce à des tranchées. La couche de nucléation est également connectée à la source grâce à un contact traversant. En revanche, cette solution ne fonctionne pas pour des dispositifs devant supporter des tensions élevées (i.e. supérieures à 200V), car les épaisseurs d’épitaxie de couches GaN sur un substrat SOI nécessaires pour la tenue en tension verticale induisent des contraintes mécaniques trop élevées.
Un objectif de la présente invention est ainsi de proposer un dispositif microélectronique intégrant plusieurs composants unitaires et présentant à la fois une bonne tenue en tension et une bonne évacuation thermique.
RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit un dispositif microélectronique comprenant : un premier transistor à effet de champ comprenant une première couche active ainsi qu’un premier drain, une première source, une première grille surmontant la première couche active, un deuxième transistor à effet de champ comprenant une deuxième couche active ainsi qu’un deuxième drain, une deuxième source et une deuxième grille surmontant la deuxième couche active, la deuxième source étant reliée électriquement au premier drain, une première électrode arrière, sous-jacente à la première couche active selon une direction d’empilement perpendiculaire à un plan transversal défini par une première direction et une deuxième direction, la première électrode arrière étant reliée électriquement à la première source, une deuxième électrode arrière , sous-jacente à la deuxième couche active selon la direction d’empilement, la deuxième électrode arrière étant séparée de la première électrode arrière, la deuxième électrode arrière étant reliée électriquement à la deuxième source, un empilement.
L’empilement comprend notamment : une troisième couche active continue et à base de GaN, sous-jacente à la première couche active d’une part et à la deuxième couche active d’autre part, et une couche isolante s’étendant, selon la direction d’empilement, entre la première électrode arrière et la première couche active d’une part et la deuxième électrode arrière et la deuxième couche active d’autre part, la couche isolante étant continue et à base d’un premier diélectrique, la couche isolante présentant selon la direction d’empilement un champ critique E c , la couche isolante présentant selon la direction d’empilement une épaisseur dite épaisseur de diélectrique e1500 comprise entre 2*e 1500,min et 10*e 1500,min , avec e 1500,min =V cible /E c , V cible étant une tension de claquage cible de la couche isolante, le premier diélectrique présentant une conductivité thermique λ1 supérieure à 1 W.m -1 .K -1 .
La couche assurant la tenue en tension verticale dans le dispositif est ici la couche isolante. Son épaisseur est dimensionnée de façon à optimiser cette tenue. Elle permet notamment de garantir que le dispositif résiste à l’application de toute tension inférieure à la tension de claquage cible V cible . Cette tension de claquage cible V cible de la couche isolante est indiquée dans la fiche de spécification.
Le niveau de conductivité thermique du premier diélectrique permet en outre de garantir une bonne évacuation de la chaleur contenue dans le dispositif.
Selon un premier aspect, l’invention concerne un matériau consistant en un PVDF irradié, sous forme de poudre, sur lequel est greffé au moins un monomère vinylique, ledit PVDF irradié et greffé portant des groupes sulfonates échangeurs de protons, caractérisé en ce que la masse volumique apparente tassée de ladite poudre est supérieure à 0,4 g/ml.
Selon un autre aspect, l’invention concerne une membrane électrolyte polymère échangeuse de protons, ladite membrane étant obtenue à partir dudit matériau en PVDF.
Selon diverses réalisations, ledit matériau et ladite membrane comprennent les caractères suivants, le cas échéant combinés. Les teneurs indiquées sont exprimées en poids, sauf si indiqué autrement.
PVDF Le polymère fluoré utilisé dans l'invention désigné génériquement par l’abréviation PVDF est un polymère à base de difluorure de vinylidène.
Selon un mode de réalisation, le PVDF est un poly(fluorure de vinylidène) homopolymère ou un mélange d’homopolymères de fluorure de vinylidène. Le terme « homopolymère de VDF » inclut les PVDF homopolymères comprenant jusqu’à 1% en poids d’un comonomère parmi ceux cités ci-après.
Selon un mode de réalisation, le PVDF est un copolymère de fluorure de vinylidène (VDF) et d’hexafluoropropylène (HFP)) (P(VDF-HFP)), ayant un pourcentage en poids d'unités monomères d'hexafluoropropylène de 1 à 35%, de préférence de 2 à 23 %, de préférence de 4 à 20 % en poids par rapport au poids du copolymère.
Selon un mode de réalisation, le copolymère de fluorure de vinylidène de l’invention est un copolymère thermoplastique hétérogène transformable à l'état fondu, et comprend deux ou plusieurs phases co-continues, ledites phases co-continues comprenant :
a) de 25 à 50% en poids d'une première phase co-continue comprenant 90 à 100% en poids de motifs monomères de fluorure de vinylidène et 0 à 10% en poids de motifs d'au moins un autre monomère fluoré, et
En effet, par « un circuit dans le premier domaine (respectivement deuxième domaine) », on entend que ce circuit appartient au premier domaine (resp. au deuxième domaine), qu’il est alimenté par la première tension d’alimentation VDD11 (resp. la deuxième tension d’alimentation VDD22) et que son fonctionnement est cadencé par le premier signal d’horloge CLK11 (resp. le deuxième signal d’horloge CLK22), indépendamment du signal de réinitialisation affectant ces circuits.
Corollairement, par « le premier domaine V11 est configuré pour être réinitialisé par un premier signal de réinitialisation PADRST » on entend que ce sont les circuits destinés à la fonction première du premier domaine V11 qui sont affectés par le premier signal de réinitialisation PADRST, et pas nécessairement les circuits appartenant au circuit d’interface INTF, notamment destinés au transfert d’informations entre le premier domaine V11 et le deuxième domaine V22 (ce qui n’est pas la fonction première du premier domaine V11).
Les éléments de transfert RDEP, ADPT1 du circuit d’interface INTF permettent de transférer des données PWDAT, PADD, depuis un registre de départ RDEP vers un registre de destination RDEST ; ou d’établir une procédure d’établissement de liaison (usullement « handshake » en anglais) avec un signal d’établissement de liaison CDC22 issu du deuxième domaine V22 et renvoyé vers le deuxième domaine V22 après un passage CDC11 dans le premier domaine V11.
Un circuit de commande CMD appartenant au premier domaine V11 et configuré pour être réinitialisé par le premier signal de réinitialisation PADRST, permet de générer un signal de commande Wr_i à transmettre au registre de destination RDEST afin de commander (W_pls_sync) une saisie des données transférées PWDAT, PADD issues du registre de départ RDEP.
Le signal de commande Wr_i est ensuite communiqué au circuit de décalage de niveau LS via le circuit de synchronisation FFSYNC et via le circuit conditionnel d’étirement CD_STRCHR.
Le circuit de synchronisation FFSYNC, pour transmettre le signal de commande Wr_i, peut comporter une série de bascules de type D, en nombre suffisant pour garantir un risque de propagation d’une métastabilité inférieur à une spécification de durée moyenne entre pannes du système sur puce SOC (usuellement désignée par l’acronyme « MTBF » des termes anglais « Mean Time Between Failures »).
Ainsi, on notera que le signal de commande Wr_i est resynchronisé Wr_i_resync sur un nombre entier de cycles du premier signal d’horloge CLK11, par le circuit de synchronisation FFSYNC.
Du point de vue de la protection contre une corruption causée par une réinitialisation asynchrone au cours du transfert, le circuit d’interface INTF est par exemple configuré pour mettre en œuvre des mesures 100, 200, 300 pour assurer une absence de risque de corruption.
Dans la première mesure 100, les éléments de transfert RDEP, ADPT1, ainsi que le circuit de synchronisation FFSYNC et le circuit conditionnel d’étirement CD_STRCHR sont configurés pour ne pas être réinitialisés par le premier signal de réinitialisation PADRST, contrairement aux autres circuits du premier domaine V11.
Dans la troisième mesure 300, le circuit de commande CMD est configuré pour générer le signal de commande Wr_i, destiné au registre de destination RDEST, un cycle du premier signal d’horloge CLK11 après la fourniture desdites données PWDAT, PADD.
Cela permet de garantir que des données conservées accDAT, accADD par le registre de départ RDEP, éventuellement corrompues par une réinitialisation PADRST se produisant lors du premier cycle du transfert, ne soient pas saisies par le registre de destination RDEST (étant donné que la réinitialisation PADRST empêche la génération et la transmission du signal de commande Wr_i, et en outre sans risque de métastabilité non plus du fait du circuit de synchronisation FFSYNC).
Le circuit de commande CMD comporte un moyen de commande, par exemple une machine d’état FSM, pour générer le signal de commande Wr_i. Par exemple, la machine d’état FSM est capable de commander les actions du transfert, et notamment générer le signal de commande Wr_i, en fonction de signaux d’entrée PWRITE, PSEL, PENABLE, pour être issus d’un bus « APB » (acronyme des termes anglais usuels « Advanced Peripheral Bus »).
Et, par exemple à partir d’un signal opérationnel PRDY du protocole APB, et une condition cumulative entre un front descendant du signal opérationnel décalé d’un cycle PRDY_fe_d avec un signal de validité d’accès AccVld, on obtient l’instant de déclenchement du signal de commande Wr_i, dont l’impulsion est initialement générée sur un seul cycle du premier signal d’horloge CLK11 par une bascule D cadencée par le premier signal d’horloge CLK11.
Le signal de commande Wr_i est par exemple finalement obtenu par un circuit d’étirement d’impulsion STRCHR, configuré pour allonger l’impulsion initiale du signal de commande jusqu’à une durée suffisamment longue pour traverser le circuit de décalage de niveaux de tension LS, par exemple une durée de N cycles du premier signal d’horloge CLK11.
L’homme du métier pourra, à toute fin utile concernant le système sur puce SOC et notamment les mécanismes du circuit d’interface INTF mentionnés ci-avant, se référer à la demande de brevet français n°2203375 déposée le 12 avril 2022, dont l’intégralité du contenu est incorporée à la présente description.
D’autre part, le premier domaine V11 est configuré pour être réinitialisé par un premier signal de réinitialisation PADRST, ou par un deuxième signal de réinitialisation POR distinct du premier signal de réinitialisation PADRST. Le deuxième domaine V22 est configuré pour être réinitialisé par un signal de réinitialisation POR_V22 qui lui est propre, mais qui peut aussi être le même signal que le deuxième signal de réinitialisation POR du premier domaine V11.
Les signaux de réinitialisation PADRST, POR (respectivement POR_V22) ont pour effet de placer le domaine numérique V11 (respectivement V22) dans un état vierge et maîtrisé (typiquement pour redémarrer le domaine), et notamment à cet égard d’interrompre les actions en cours et d’effacer les données de travail.
Le deuxième signal de réinitialisation POR peut quant à lui être généré lors d’un processus synchrone de réinitialisation au démarrage du système sur puce SOC, usuellement désigné par les termes anglais « power-on reset ».
On considère que le signal de réinitialisation POR_V22 du deuxième domaine V22 est lui aussi généré en interne de façon synchrone, par exemple lors du processus de réinitialisation au démarrage du système sur puce SOC.
Des informations critiques à conserver dans le deuxième domaine V22 peuvent être écrites par des initiateurs issus du premier domaine V11, et le système sur puce SOC comporte à cet égard un circuit d’interface INTF configuré pour transférer des données et des signaux entre les deux domaines V11, V22.
Le circuit d’interface INTF permet de rendre compatibles, en particulier selon les couples tension-fréquence respectifs à chaque domaine, les signaux et données issus du premier domaine V11 pour le deuxième domaine V22, et éventuellement les signaux et données issus du deuxième domaine V22 pour le premier domaine V11.
En outre, le circuit d’interface INTF permet de protéger les données, potentiellement critiques, contre une corruption causée par une réinitialisation asynchrone se produisant au cours du transfert. En effet, une réinitialisation asynchrone peut causer des états métastables dans des registres. Dans l’état métastable d’un registre, un signal de sortie oscille entre l’état haut et l’état bas pendant un certain temps puis converge vers un état aléatoire.
Du point de vue de la compatibilité entre la première tension d’alimentation VDD11 et la deuxième tension d’alimentation VDD22, le circuit d’interface INTF comporte des circuits de décalage de niveaux LS configurés pour convertir les tensions des niveaux logiques de l’un des deux domaines V11, V22 à la tension correspondante de l’autre domaine V22, V11.
Les circuits de décalages de niveaux LS présentent typiquement une bande passante limitée, avec notamment un effet passe-bas, c’est à dire une coupure des hautes fréquences, intrinsèquement par construction des circuits de décalages de niveaux LS.