Système sur puce (SOC) comportant : - au moins un domaine de microprocesseur (CPU_DMN) comportant un microprocesseur (CPU) et au moins une ressource (RES) ; et - un système d’isolation des ressources (RIF) comportant un module de filtrage (RIS) pour chaque ressource et configuré pour détecter une violation de droits d’accès de sécurité (SEC, NSEC), de privilège (PRIV, NPRIV), et éventuellement de compartimentation (CID) de la ressource, par des transactions arrivant à la ressource (RES), le module de filtrage (RIS) étant configuré, en cas de violation d’au moins un droit d’accès de la ressource par une transaction, pour générer un premier signal d’erreur (ILAC_SEC, ILAC_PRIV, ILAC_CID) représentatif du droit d’accès violé de la ressource, et un deuxième signal d’erreur (ILAC_TRS_SEC, ILAC_TRS_CID) représentatif d’au moins un droit d’accès de cette transaction (TRS_SEC, TRS_CID). Système sur puce selon la revendication 1, dans lequel le système d’isolation des ressources (RIF) comporte en outre une unité de gestion d’accès illégaux (IAC) configurée pour coder, à partir du premier signal d’erreur (ILAC_SEC, ILAC_PRIV, ILAC_CID) et du deuxième signal d’erreur (ILAC_TRS_SEC, ILAC_TRS_CID), dans un registre de statuts (ILAC_STAT_FLG) accessible en lecture par le microprocesseur (CPU), une violation des droits d’accès de sécurité d’une ressource (FLG_SEC), une violation des droits d’accès de privilège d’une ressource d’un environnement sécurisé (FLG_PRIV_SEC), et une violation des droits d’accès de privilège d’une ressource d’un environnement non-sécurisé (FLG_PRIV_NSEC). Système sur puce selon la revendication 2, dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour communiquer une première interruption (IT_NSEC) à un environnement non-sécurisé (NSEC) du microprocesseur (CPU), et/ou une deuxième interruption (IT_SEC) à un environnement sécurisé (SEC) du microprocesseur (CPU), en fonction du cas détecté de violation des droits d’accès (FLG_SEC, FLG_PRIV_SEC, FLG_PRIV_NSEC). Système sur puce selon la revendication 3, dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour générer la première interruption (IT_NSEC) en cas de violation des droits d’accès d’une ressource de l’environnement non-sécurisé (FLG_PRIV_NSEC), et pour générer la deuxième interruption (IT_SEC) en cas de violation des droits d’accès d’une ressource de l’environnement sécurisé (FLG_SEC, FLG_PRIV_SEC). Système sur puce selon l’une des revendications 1 à 4, dans lequel ledit module de filtrage (RIS) est configuré, en cas de violation des droits d’accès de sécurité (SEC, NSEC) et/ou de privilège (PRIV, NPRIV) d’une ressource par une transaction, pour générer le deuxième signal d’erreur (ILAC_SEC) représentatif du droit d’accès de sécurité de cette transaction (ILAC_TRS_SEC). Système sur puce selon l’une des revendications 1 à 5, comportant le premier domaine de microprocesseur (CPU_DMN) et au moins un deuxième domaine de microprocesseur (CPU_DMN2), dans lequel les ressources dudit premier domaine de microprocesseur (CPU_DMN1) et dudit au moins un deuxième domaine de microprocesseur (CPU_DMN2) ont des droits d’accès de compartimentation respectifs (CID1, CID2). Système sur puce selon la revendication 6 prise en combinaison avec la revendication 2, le premier domaine de microprocesseur (CPU_DMN1) étant qualifié de confiance (TDCID), dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour coder dans le registre de statuts (ILAC_STAT_FLG1, ILAC_STAT_FLG2), accessible en lecture par le microprocesseur (CPU1) dudit premier domaine de confiance (TDCID), chacun desdits cas de violation des droits d’accès (FLG_SEC, FLG_PRIV_SEC, FLG_PRIV_NSEC) d’une ressource de l’un quelconque desdits domaines, par une transaction engagée depuis l’un quelconque desdits domaines. Système sur puce selon la revendication 7 prise en combinaison avec la revendication 3, dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour communiquer ladite première interruption (IT_NSEC) et ladite deuxième interruption (IT_SEC) au microprocesseur (CPU1) dudit premier domaine de confiance (TDCID). Système sur puce selon la revendication 6 prise en combinaison avec la revendication 2, dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour coder dans un registre de statuts (ILAC_STAT_FLG1, ILAC_STAT_FLG2) respectivement dédiée à chacun des domaines (CPU_DMN1, CPU_DMN2), accessible en lecture par le microprocesseur (CPU1, CPU2) du domaine respectif, chacun desdits cas de violation des droits d’accès (FLG_SEC, FLG_PRIV_SEC, FLG_PRIV_NSEC) d’une ressource de l’un quelconque desdits domaines, par une transaction engagée depuis ledit domaine respectif (CPU_DMN1, CPU_DMN2). Système sur puce selon la revendication 9 prise en combinaison avec la revendication 3, dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour communiquer ladite première interruption (IT_NSEC) et ladite deuxième interruption (IT_SEC) au microprocesseur (CPU1, CPU2) dudit domaine respectif. Système sur puce selon l’une des revendications 6 à 10 prise en combinaison avec la revendication 2, le premier domaine de microprocesseur (CPU_DMN1) étant qualifié de confiance (TDCID), dans lequel l’unité de gestion d’accès illégaux (IAC) est configurée pour communiquer une troisième interruption (IT_CID) au microprocesseur (CPU) du premier domaine de confiance (TDCID), en cas de détection d’une violation des droits d’accès de compartimentation (ILAC_CID). Système sur puce selon l’une des revendications 6 à 10 prise en combinaison avec la revendication 5, dans lequel ledit module de filtrage (RIS) est configuré, en cas de violation des droits d’accès de sécurité (SEC, NSEC) et/ou de privilège (PRIV, NPRIV) d’une ressource par une transaction, pour générer le deuxième signal d’erreur (ILAC_TRS_CID) représentatif en outre du droit d’accès de compartimentation de cette transaction (TRS_CID). Procédé de gestion de l’isolation de ressources d’un système sur puce (SOC), dans lequel : - le système sur puce (SOC) comprend au moins un domaine de microprocesseur (CPU_DMN) comportant un microprocesseur (CPU) et au moins une ressource (RES) ; et - le procédé comprend, pour chaque ressource, une détection d’une violation de droits d’accès de sécurité (SEC, NSEC), de privilège (PRIV, NPRIV), et éventuellement de compartimentation (CID) de la ressource, par des transactions arrivant à la ressource (RES), et, en cas de violation d’au moins un droit d’accès de la ressource par une transaction, une génération d’un premier signal d’erreur (ILAC_SEC, ILAC_PRIV, ILAC_CID) représentatif du droit d’accès violé de la ressource, et d’un deuxième signal d’erreur (ILAC_TRS_SEC, ILAC_TRS_CID) représentatif d’au moins un droit d’accès de cette transaction (TRS_SEC, TRS_CID). Procédé selon la revendication 13, comprenant en outre un codage, à partir du premier signal d’erreur (ILAC_SEC, ILAC_PRIV, ILAC_CID) et du deuxième signal d’erreur (ILAC_TRS_SEC, ILAC_TRS_CID), dans un registre de statuts (ILAC_STAT_FLG) accessible en lecture par le microprocesseur (CPU), d’une violation des droits d’accès de sécurité d’une ressource (FLG_SEC), d’une violation des droits d’accès de privilège d’une ressource d’un environnement sécurisé (FLG_PRIV_SEC), et d’une violation des droits d’accès de privilège d’une ressource d’un environnement non-sécurisé (FLG_PRIV_NSEC). Procédé selon la revendication 14, comprenant en outre une communication d’une première interruption (IT_NSEC) à un environnement non-sécurisé (NSEC) du microprocesseur (CPU), et/ou d’une deuxième interruption (IT_SEC) à un environnement sécurisé (SEC) du microprocesseur (CPU), en fonction du cas détecté de violation des droits d’accès (FLG_SEC, FLG_PRIV_SEC, FLG_PRIV_NSEC). Procédé selon la revendication 15, dans lequel la première interruption (IT_NSEC) est générée en cas de violation des droits d’accès d’une ressource de l’environnement non-sécurisé (FLG_PRIV_NSEC), et la deuxième interruption (IT_SEC) est générée en cas de violation des droits d’accès d’une ressource de l’environnement sécurisé (FLG_SEC, FLG_PRIV_SEC). Procédé selon l’une des revendications 13 à 16, dans lequel, en cas de violation des droits d’accès de sécurité (SEC, NSEC) et/ou de privilège (PRIV, NPRIV) d’une ressource par une transaction, le deuxième signal d’erreur (ILAC_SEC) est représentatif du droit d’accès de sécurité de cette transaction (ILAC_TRS_SEC). Procédé selon l’une des revendications 13 à 17, le système sur puce comportant le premier domaine de microprocesseur (CPU_DMN) et au moins un deuxième domaine de microprocesseur (CPU_DMN2), dans lequel les ressources dudit premier domaine de microprocesseur (CPU_DMN1) et dudit au moins un deuxième domaine de microprocesseur (CPU_DMN2) ont des droits d’accès de compartimentation respectifs (CID1, CID2). Procédé selon la revendication 18 prise en combinaison avec la revendication 14, le premier domaine de microprocesseur (CPU_DMN1) étant qualifié de confiance (TDCID), dans lequel ledit codage est fait dans le registre de statuts (ILAC_STAT_FLG1, ILAC_STAT_FLG2) accessible en lecture par le microprocesseur (CPU1) dudit premier domaine de confiance (TDCID), pour chacun desdits cas de violation des droits d’accès (FLG_SEC, FLG_PRIV_SEC, FLG_PRIV_NSEC) d’une ressource de l’un quelconque desdits domaines, par une transaction engagée depuis l’un quelconque desdits domaines. Procédé selon la revendication 19 prise en combinaison avec la revendication 15, dans lequel les communications de ladite première interruption (IT_NSEC) et de ladite deuxième interruption (IT_SEC) sont faites au microprocesseur (CPU1) dudit premier domaine de confiance (TDCID). Procédé selon la revendication 18 prise en combinaison avec la revendication 14, dans lequel ledit codage est fait dans un registre de statuts (ILAC_STAT_FLG1, ILAC_STAT_FLG2) respectivement dédiée à chacun des domaines (CPU_DMN1, CPU_DMN2), accessible en lecture par le microprocesseur (CPU1, CPU2) du domaine respectif, pour chacun desdits cas de violation des droits d’accès (FLG_SEC, FLG_PRIV_SEC, FLG_PRIV_NSEC) d’une ressource de l’un quelconque desdits domaines, par une transaction engagée depuis ledit domaine respectif (CPU_DMN1, CPU_DMN2). Procédé selon la revendication 21 prise en combinaison avec la revendication 15, dans lequel les communications de ladite première interruption (IT_NSEC) et de ladite deuxième interruption (IT_SEC) sont faites au microprocesseur (CPU1, CPU2) dudit domaine respectif. Procédé selon l’une des revendications 18 à 22 prise en combinaison avec la revendication 14, le premier domaine de microprocesseur (CPU_DMN1) étant qualifié de confiance (TDCID), comprenant en outre une communication d’une troisième interruption (IT_CID) au microprocesseur (CPU) du premier domaine de confiance (TDCID), en cas de détection d’une violation des droits d’accès de compartimentation (ILAC_CID). Procédé selon l’une des revendications 18 à 22 prise en combinaison avec la revendication 17, dans lequel, en cas de violation des droits d’accès de sécurité (SEC, NSEC) et/ou de privilège (PRIV, NPRIV) d’une ressource par une transaction, le deuxième signal d’erreur (ILAC_TRS_CID) est en outre représentatif du droit d’accès de compartimentation de cette transaction (TRS_CID).