Empilement (100) de couches adapté à la réalisation de dispositifs microélectroniques à architecture 3D comprenant des transistors, incluant plusieurs premières couches (104) de silicium non intentionnellement dopé, plusieurs deuxièmes couches (106) de SiGe non intentionnellement dopé, et au moins une troisième couche (108) de silicium dopé de type P ou du SiGe dopé de type P, et tel que les premières, deuxièmes et troisième couches (104, 106, 108) soient empilées les unes au-dessus des autres. Empilement (100) de couches selon la revendication 1, dans lequel le silicium ou le SiGe de la troisième couche (108) a une concentration en dopants de type P supérieure ou égale à 5.10 19 at/cm 3 . Empilement (100) de couches selon l’une des revendications précédentes, dans lequel le SiGe intrinsèque a une concentration en germanium supérieure ou égale à 10 % et inférieure à 50 %. Empilement (100) de couches selon l’une des revendications précédentes, dans lequel le nombre de premières ou deuxièmes couches (104, 106) de l’empilement (100) est compris entre 4 et 300. Empilement (100) de couches selon l’une des revendications précédentes, dans lequel chacune des premières et deuxièmes couches (104, 106) est disposée entre deux troisièmes couches (108) et est en contact avec ces deux troisièmes couches (108). Empilement (100) de couches selon l’une des revendications 1 à 4, comportant en outre plusieurs autres troisièmes couches de silicium dopé de type P ou du SiGe dopé de type P, et dans lequel chacune des premières et troisièmes couches (104, 108) est disposée entre deux des deuxièmes couches (106) et est en contact avec ces deux deuxièmes couches (106). Empilement (100) de couches selon l’une des revendications 1 à 4, comprenant au moins : - un premier sous-empilement (121) formé d’une alternance de premières et deuxièmes couches (104, 106) et tel que chaque première couche (104) du premier sous-empilement (121) soit disposé entre deux deuxièmes couches (106) du premier sous-empilement (121) ou que chaque deuxième couche (106) du premier sous-empilement (121) soit disposée entre deux premières couches (104) du premier sous-empilement (121) ; - un deuxième sous-empilement (122) formé d’une alternance de premières et deuxièmes couches (104, 106) et tel que chaque première couche (104) du deuxième sous-empilement (122) soit disposée entre deux deuxièmes couches (106) du deuxième sous-empilement (122) ou que chaque deuxième couche (106) du deuxième sous-empilement (122) soit disposée entre deux premières couches (104) du deuxième sous-empilement (122) ; et dans lequel la troisième couche (108) est disposée entre les premier et deuxième sous-empilements (121, 122). Empilement (100) de couches selon la revendication 7, comportant en outre plusieurs autres troisièmes couches de silicium dopé de type p ou du SiGe dopé de type p entre lesquelles les premier et deuxième sous-empilements (121, 122) sont disposés. Empilement (100) de couches selon l’une des revendications 1 à 5, dans lequel les premières et deuxièmes couches (104, 106) sont disposées les unes au-dessus des autres de manière alternée, et la troisième couche (108) est disposée sous un ensemble formé par les premières et deuxièmes couches (104, 106). Procédé de réalisation de dispositifs microélectroniques à architecture 3D (200) comprenant des transistors, comportant la mise en œuvre des étapes suivantes : a) réalisation d’un empilement (100) selon la revendication 5 sur un substrat (102) ; b) gravure de tranchées (124) et/ou de cavités à travers au moins une partie de l’épaisseur de l’empilement (100), telle que des portions restantes des premières, deuxièmes et troisièmes couches (104, 106, 108) forment des nanofils ou des nano-feuilles ; c) gravure sélective d’une partie des portions restantes des premières couches (104) telle que des parties restantes (112) des premières couches (104) soient configurées pour former des canaux des transistors ; d) dépôt d’au moins un premier matériau diélectrique (116) dans des premiers espaces (114) formés par la gravure sélective d’une partie des portions restantes (112) des premières couches (104), à côté des canaux des transistors ; e) gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106) ; f) dépôt d’au moins un deuxième matériau diélectrique (118) dans des seconds espaces (115) formés par la gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106), entre les portions restantes des troisièmes couches (108) ; g) gravure sélective des portions restantes des troisièmes couches (108) ; h) dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective des portions restantes des troisièmes couches (108), formant une grille (120) au moins au-dessus et en dessous de chacun des canaux des transistors. Procédé de réalisation de dispositifs microélectroniques à architecture 3D (200) comprenant des transistors, comportant la mise en œuvre des étapes suivantes : a) réalisation d’un empilement (100) selon la revendication 5 sur un substrat (102) ; b) gravure de tranchées (124) et/ou de cavités à travers au moins une partie de l’épaisseur de l’empilement (100), telle que des portions restantes des premières, deuxièmes et troisièmes couches (104, 106, 108) forment des nanofils ou des nano-feuilles ; c) gravure sélective d’une partie des portions restantes des deuxièmes couches (106) telle que des parties restantes des deuxièmes couches (106) soient configurées pour former des canaux des transistors ; d) dépôt d’au moins un premier matériau diélectrique (116) dans des premiers espaces (114) formés par la gravure sélective d’une partie des portions restantes des premières couches (106), à côté des canaux des transistors ; e) gravure sélective d’au moins une partie des portions restantes des premières couches (104) ; f) dépôt d’au moins un deuxième matériau diélectrique (118) dans des seconds espaces (115) formés par la gravure sélective d’au moins une partie des portions restantes des premières couches (104), entre les portions restantes des troisièmes couches (108) ; g) gravure sélective des portions restantes des troisièmes couches (108) ; h) dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective des portions restantes des troisièmes couches (108), formant une grille (120) au moins au-dessus et en dessous de chacun des canaux des transistors. Procédé de réalisation de dispositifs microélectroniques à architecture 3D (200) comprenant des transistors, comportant la mise en œuvre des étapes suivantes : a) réalisation d’un empilement (100) selon la revendication 6 sur un substrat (102) ; b) gravure de tranchées (124) et/ou de cavités à travers au moins une partie de l’épaisseur de l’empilement (100), telle que des portions restantes des premières, deuxièmes et troisièmes couches (104, 106, 108) forment des nanofils ou des nano-feuilles ; c) gravure sélective d’une partie des portions restantes des premières couches (104) telle que des parties restantes (112) des premières couches (104) soient configurées pour former des canaux des transistors ; d) dépôt d’au moins un premier matériau diélectrique (116) dans des premiers espaces (114) formés par la gravure sélective d’une partie des portions restantes (112) des premières couches (104), à côté des canaux des transistors ; e) gravure sélective d’au moins une partie des portions restantes des troisièmes couches (108) ; f) dépôt d’au moins un deuxième matériau diélectrique (118) dans des seconds espaces (115) formés par la gravure sélective d’au moins une partie des portions restantes des troisièmes couches (108), entre les portions restantes des deuxièmes couches (106) ; g) gravure sélective des portions restantes des deuxièmes couches (106) ; h) dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective des portions restantes des deuxièmes couches (106), formant une grille (120) au moins au-dessus et en dessous de chacun des canaux des transistors. Procédé selon l’une des revendications 10 à 12, dans lequel les étapes e) et f) sont mises en œuvre entre les étapes b) et c). Procédé de réalisation de dispositifs microélectroniques à architecture 3D (200) comprenant des transistors, comportant la mise en œuvre des étapes suivantes : a) réalisation d’un empilement (100) selon l’une des revendications 7 ou 8 sur un substrat (102) ; b) gravure de tranchées (124) et/ou de cavités à travers au moins une partie de l’épaisseur de l’empilement (100), telle que des portions restantes des premières et deuxièmes couches (104, 106) des premier et deuxième sous-empilements (121, 122) et des portions restantes de la troisième couche (108) ou des troisièmes couches forment des nanofils ou des nano-feuilles ; c) gravure sélective d’au moins une partie des portions restantes de la troisième couche (108) ou des troisièmes couches ; d) dépôt d’au moins un premier matériau diélectrique (126) dans des premiers espaces formés par la gravure sélective d’au moins une partie des portions restantes de la troisième couche (108) ou des troisièmes couches ; e) gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106) du premier sous-empilement (121) lorsque, dans le premier sous-empilement (121), chaque première couche (104) est disposée entre deux deuxièmes couches (106), ou gravure sélective d’au moins une partie des portions restantes des premières couches (104) du premier sous-empilement (121) lorsque, dans le premier sous-empilement (121), chaque deuxième couche (106) est disposée entre deux premières couches (104) ; f) dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des deuxièmes espaces formés par la gravure sélective de l’étape e), formant une grille (128) au moins au-dessus et en dessous de chacune des portions restantes des premières ou deuxièmes couches (104, 106) du premier sous-empilement (121). Procédé selon la revendication 14, dans lequel : - lorsque chaque première couche (104) est disposée entre deux deuxièmes couches (106) dans les premier et deuxième sous-empilements (121, 122), l’étape e) inclut également une gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106) du deuxième sous-empilement (122), et l’étape f) inclut également un dépôt du diélectrique de grille et du matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106) du deuxième sous-empilement (122), formant une grille (128) au moins au-dessus et en dessous de chacune des portions restantes des premières couches (104) du deuxième sous-empilement (122), ou - lorsque chaque deuxième couche (106) est disposée entre deux premières couches (104) dans les premier et deuxième sous-empilements (121, 122), l’étape e) inclut également une gravure sélective d’au moins une partie des portions restantes des premières couches (104) du deuxième sous-empilement (122), et l’étape f) inclut également un dépôt du diélectrique de grille et du matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective d’au moins une partie des portions restantes des premières couches (104) du deuxième sous-empilement (122), formant une grille (128) au moins au-dessus et en dessous de chacune des portions restantes des deuxièmes couches (106) du deuxième sous-empilement (122), ou - lorsque chaque première couche (104) est disposée entre deux deuxièmes couches (106) dans le premier sous-empilement (121) et que chaque deuxième couche (106) est disposée entre deux premières couches (104) dans le deuxième sous-empilement (122), le procédé comporte en outre, après l’étape f), une étape g) de gravure sélective d’au moins une partie des portions restantes des premières couches (104) du deuxième sous-empilement (122), puis une étape h) de dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective d’au moins une partie des portions restantes des premières couches (104) du deuxième sous-empilement (122), formant une grille (128) au moins au-dessus et en dessous de chacune des portions restantes des deuxièmes couches (106) du premier sous-empilement (121), ou - lorsque chaque deuxième couche (106) est disposée entre deux premières couches (104) dans le premier sous-empilement (121) et que chaque première couche (104) est disposée entre deux deuxièmes couches (106) dans le deuxième sous-empilement (122), le procédé comporte en outre, après l’étape f), une étape g) de gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106) du deuxième sous-empilement (122), puis une étape h) de dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des troisièmes espaces formés par la gravure sélective d’au moins une partie des portions restantes des deuxièmes couches (106) du deuxième sous-empilement (122), formant une grille (128) au moins au-dessus et en dessous de chacune des portions restantes des premières couches (104) du premier sous-empilement (121). Procédé de réalisation de dispositifs microélectroniques à architecture 3D (200) comprenant des transistors, comportant la mise en œuvre des étapes suivantes : a) réalisation d’un empilement (100) selon la revendication 9 sur un substrat (102) ; b) gravure de tranchées (124) et/ou de cavités à travers au moins une partie de l’épaisseur de l’empilement (100), telle que des portions restantes des premières et deuxièmes couches (104, 106) des premier et deuxième sous-empilements (121, 122) et des portions restantes de la troisième couche (108) forment des nanofils ou des nano-feuilles ; c) gravure sélective d’au moins une partie des portions restantes de la troisième couche (108) ; d) dépôt d’au moins un premier matériau diélectrique dans des premiers espaces formés sous les portions restantes des premières et deuxièmes couches (104, 106), assurant une isolation électrique entre les portions restantes des premières et deuxièmes couches (104, 106) et le substrat (102) ; e) gravure sélective d’au moins une partie des portions restantes des premières couches (104) ou des deuxièmes couches (106) ; f) dépôt d’au moins un diélectrique de grille et d’au moins un matériau conducteur de grille dans des deuxièmes espaces formés par la gravure d’au moins une partie des portions restantes des premières couches (104) ou des deuxièmes couches (106), formant une grille (128) au moins au-dessus et en dessous de chacune des portions restantes des premières couches (104) ou des deuxièmes couches (106).