Circuit de stockage de données (1) de type NOR comprenant : une structure mémoire tridimensionnelle (10), réalisée sur un premier substrat semiconducteur (SUB1), et comprenant une pluralité de plans mémoire (P i ) de rang i allant de 1 à N, avec N un entier naturel supérieur à 1, chaque plan formant une matrice bidimensionnelle de cellules mémoire non volatiles, résistives et programmables, chaque cellule mémoire ayant un nœud de sélection (WL), un premier nœud d’entrée/sortie (SL) et un second nœud d’entrée/sortie (BL) ; ladite matrice comprenant M lignes (L j ) de rang j allant de 1 à M et K colonnes (C k ) de rang k allant de 1 à K, avec M et K deux entiers naturels non nuls; pour chaque plan mémoire (P i ) : les premiers nœuds d’entrée/sorties (SL) des cellules mémoires appartenant à la même colonne (C k ) sont interconnectés; et les seconds nœuds d’entrée/sorties (BL) des cellules mémoires appartenant à la même colonne (C k ) sont interconnectés ; la structure mémoire tridimensionnelle (10) ayant une surface supérieure (Sur1) comprenant une pluralité de connecteurs (BL k , SL k , BL kb ) répartis sur ladite surface ; chaque connecteur (BL k , SL k , BL k b ) étant connecté à au moins l’un parmi les premiers ou les seconds nœuds d’entrée/sortie (SL, BL) d’une même colonne (C k ) ; un circuit de contrôle (20) configuré pour appliquer des tensions de commande (VBL, VSL, VWL) sur les nœuds de chaque cellule mémoire ; et réalisé sur un second substrat semiconducteur (SUB2); le circuit de contrôle (20) étant superposé à ladite surface supérieure (Sur1) ; une structure d’interconnexion (30) comprenant : une pluralité de plots de connexions (31, 32, 33) disposés entre le circuit de contrôle (20) et ladite surface supérieure (Sur1) ; chaque plot de connexion (31, 32, 33) connectant le circuit de contrôle (20) à un connecteur (BL k , SL k , BL kb ) dédié ; chaque plot de connexion (31, 32, 33) étant connecté à un groupe élémentaire de cellules mémoires appartenant à des plans mémoires distincts (P i ), ladite pluralité de plots de connexion formant une répétition périodique d’un motif unitaire (50) dans un plan (XZ) parallèle à la surface supérieure (Sur1). Circuit de stockage de données (1) selon la revendication 1 dans lequel chaque plot de connexion (31, 32, 33) présente une première dimension (e z ) selon une première direction (Z) et une seconde dimension (e x ) selon une seconde direction (X) ; la largeur (s z ) selon la première direction (Z) du motif unitaire (50) selon la première direction (Z) étant égale à la première dimension (e z ) multipliée par 4* nb x , avec nb x le nombre de connecteurs (BL k , SL k , BL kb ) couverts par l’aire plot de connexion (31, 32, 33) appartenant à un même plan mémoire (P i ) selon la seconde direction (X) ; la longueur (s x ) étant égale à deux fois la seconde dimension (e x ) dudit plot de connexion (31, 32, 33) selon la seconde direction (X). Circuit de stockage de données (1) selon l’une quelconque des revendications 1 ou 2 dans lequel la structure d’interconnexion comprend en outre pour chaque groupe élémentaire (51) : une première piste de connexion (40) pour interconnecter les premiers nœuds d’entrée/sortie (SL) des cellules mémoires (CM) appartenants à des colonnes (C k ) de même rang k d’une pluralité de plans mémoire distincts ; une seconde piste de connexion (41) pour interconnecter les seconds nœuds d’entrée/sortie (BL) des cellules mémoires (CM) appartenants à des colonnes (C k ) de même rang k d’une pluralité de plans mémoire distincts. Circuit de stockage de données (1) selon l’une quelconque des revendications précédentes comprenant en outre une couche de diélectrique (60) encapsulant la structure mémoire tridimensionnelle (10) et supportant la pluralité de plots de connexions (31, 32, 33) ;et dans lequel la structure d’interconnexion (30) comprend en outre un ensemble de vias (38) traversant la couche de diélectrique (60) , chaque via (38) parmi l’ensemble de vias étant destiné à connecter un plot de connexions (31, 32, 33) à un connecteur (BL k , SL k , BL kb ) associé. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 4 comprenant en outre au moins un circuit de lecture (70) réalisé sur le second substrat semiconducteur (SUB2). Circuit de stockage de données (1) selon la revendication 5 dans lequel chaque circuit de lecture (70) comprend un inverseur (72) apte à réaliser une lecture différentielle de deux cellules mémoires appartenant à deux colonnes adjacentes et ayant un premier nœud d’entrée/sortie (SL) commun et ayant deux seconds nœuds d’entrée/sortie (BL 1, BL 1b ) destinés à recevoir des signaux de commande (VBL 1, VBL 1b ) complémentaires. Circuit de stockage de données (1) selon l’une quelconque des revendications précédentes dans lequel chaque cellule mémoire (CM) comprend : une structure de stockage résistive programmable ayant : une électrode supérieure (EL1) connectée au second nœud d’entrée/sortie (BL) de ladite cellule mémoire (CM) ; et une électrode inférieure (EL2) ; un transistor de sélection (T1) ayant une grille connectée au nœud de sélection (WL) de ladite cellule mémoire et reliant l’électrode inférieure (EL2) au premier nœud d’entrée/sortie (SL) de ladite cellule mémoire (CM). Circuit de stockage de données (1) selon la revendication 7 dans lequel chaque colonne (C k ) de cellules mémoire (CM) comprend : Un empilement d’une pluralité de transistors de sélection (T1) selon une première direction (Δ) ; chaque transistor de sélection étant de type grille enrobante et comprenant un canal de conduction (CC), perpendiculaire à la première direction (Δ) en un matériau semiconducteur et ayant deux extrémités ; la première extrémité du canal correspondant à la source du transistor de sélection et la seconde correspondant au drain du transistor ; un premier pilier métallique (BL 1 ) selon la première direction (Δ) connectant les sources des différents transistors de sélection ; une seconde couche en diélectrique (C’2) parallèle à la première direction (Δ) et couvrant latéralement les drains des transistors de sélection ; au moins une couche métallique (C’3) parallèle à la première direction et déposée sur la couche en diélectrique ; un second pilier métallique (BL 1b ) selon la première direction (Δ) ayant un contact latéral avec l’au moins une couche métallique ; pour chaque transistor de sélection, l’ensemble formé par la source, la couche en diélectrique (C’2) et la couche métallique (C’3) constitue une structure de stockage élémentaire résistive (S1). Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 8 dans lequel : l’aire d’un plot de connexion est égale à l’aire d’une zone de la surface supérieure (Sur1) comprenant un seul connecteur (BL 1, SL 1 , BL 1b ) ; le motif unitaire (50) comprend trois plots de connexions (31, 32, 33) ; le motif unitaire (50) couvre un groupe élémentaire (51) de cellules mémoires appartenant à six plans mémoires distincts (P i ) successifs. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 8 dans lequel : l’aire d’un plot de connexion est égale à l’aire d’une zone de la surface supérieure (Sur1) comprenant au moins six connecteurs (BL 1, SL 1 , BL 1b , BL 2, SL 2 , BL 2b ) ; le motif unitaire (50) comprend au moins six plots de connexions (31, 32, 33, 34, 35, 36) ; le motif unitaire (50) couvre un groupe élémentaire (51) de cellules mémoires appartenant à au moins 96 plans mémoires distincts (P i ) successifs. Circuit de stockage de données (1) selon l’une quelconque des revendications précédentes dans lequel le motif unitaire (50) comprend un premier sous-groupe de plots de connexion et un deuxième sous-groupe de plots de connexion, les sous-groupes étant symétriques l’un par rapport à l’autre selon un point central (O) du motif unitaire (50). Circuit de stockage de données (1) selon l’une quelconque des revendications précédentes dans lequel le motif unitaire (50) recouvre deux groupes d’un nombre égal de colonne(s), chaque groupe de colonne(s) étant connecté à un même nombre de plots de connexion.