Système sur puce comportant un premier domaine numérique (V11), un deuxième domaine numérique (V22), et un circuit d’interface (INTF) comportant un circuit de décalage de niveaux (LS) apte à convertir un signal entre le premier domaine numérique (V11) et le deuxième domaine numérique (V22), - le premier domaine numérique (V11) comportant un circuit de commande (CMD) configuré pour générer un signal de commande (Wr_i) destiné au deuxième domaine numérique (V22), le signal de commande comportant une impulsion ayant une durée nominale adaptée au circuit de décalage de niveaux (LS) ; - le circuit d’interface comportant en outre, dans le premier domaine (V11) en entrée du circuit de décalage de niveaux (LS), un circuit conditionnel d’étirement d’impulsion (CD_STRCHR) configuré pour allonger la durée de l’impulsion du signal de commande (Wr_i_resync) à la durée nominale si la durée du signal de commande est plus courte que la durée nominale et non-nulle. Système sur puce selon la revendication 1, dans lequel le circuit de commande (CMD) est configuré pour être réinitialisé par un premier signal de réinitialisation (PADRST), tandis que le circuit conditionnel d’étirement d’impulsion (CD_STRCHR) est configuré pour ne pas être réinitialisé par le premier signal de réinitialisation (PADRST). Système sur puce selon la revendication 2, dans lequel le premier signal de réinitialisation (PADRST) est un signal externe asynchrone, tandis que le circuit conditionnel d’étirement d’impulsion (CD_STRCHR) est configuré pour être réinitialisé par un deuxième signal de réinitialisation (POR) interne synchrone. Système sur puce selon l’une des revendications précédentes, dans lequel le premier domaine numérique (V11) comporte un générateur d’horloge (CLKGEN11) configuré pour générer un premier signal d’horloge (CLK11), la durée nominale correspondant à un nombre nominal de cycles du premier signal d’horloge (CLK11), le circuit conditionnel d’étirement d’impulsion (CD_STRCHR) étant configuré pour allonger ladite durée de l’impulsion (Wr_i_resync), si le nombre de cycles de l’impulsion est inférieur au nombre nominal et supérieur à un. Système sur puce selon la revendication 4, dans lequel le circuit d’interface comporte en outre, dans le premier domaine, entre le circuit de commande (FSM) et le circuit conditionnel d’étirement d’impulsion (CD_STRCHR), un circuit de synchronisation (FFSYNC) configuré pour synchroniser le signal de commande (Wr_i) de manière à aligner le signal de commande synchronisé (Wr_i_sync) sur des cycles entiers du premier signal d’horloge (CLK11). Procédé de transfert de signal de commande entre au moins un premier domaine numérique (V11) et un deuxième domaine numérique (V22) d’un système sur puce (SOC), comprenant une génération, dans le premier domaine numérique (V11), d’un signal de commande (Wr_i) destiné au deuxième domaine numérique (V22) comprenant une impulsion destinée à avoir une durée nominale adaptée à un circuit de décalage de niveaux (LS) apte à convertir un signal entre le premier domaine numérique (V11) et le deuxième domaine numérique (V22), le procédé comprenant en outre, en entrée du circuit de décalage de niveaux (V11), un allongement de la durée de l’impulsion du signal de commande (Wr_i_resync) à la durée nominale si la durée du signal de commande est plus courte que la durée nominale et non-nulle. Procédé selon la revendication 6, dans lequel un premier signal de réinitialisation (PADRST) provoque une réinitialisation du premier domaine (V11) mais ne provoque pas une réinitialisation d’un circuit conditionnel d’étirement d’impulsion (CD_STRCHR) configuré pour effectuer ledit allongement de la durée de l’impulsion. Procédé selon la revendication 7, dans lequel le premier signal de réinitialisation (PADRST) est un signal externe asynchrone, tandis qu’un deuxième signal de réinitialisation (POR) interne synchrone provoque une réinitialisation du circuit conditionnel d’étirement d’impulsion (CD_STRCHR). Procédé selon l’une des revendications 6 à 8, dans lequel la durée nominale correspondant à un nombre nominal de cycles d’un premier signal d’horloge (CLK11) généré dans le premier domaine (V11), et le procédé comprend ledit allongement de la durée de l’impulsion (Wr_i_resync), si le nombre de cycles de l’impulsion du signal de commande est inférieur au nombre nominal et supérieur à un. Procédé selon la revendication 9, comprenant en outre une synchronisation du signal de commande (Wr_i) alignant le signal de commande synchronisé (Wr_i_sync) sur des cycles entiers du premier signal d’horloge (CLK11).