Circuit électronique (10) propre à mettre en œuvre des opérations de calcul fournissant chacune une sortie binaire, le circuit comprenant : - des lignes de mot (WL) ; - des paires de lignes de bit complémentaires (BL, BLb) ; - des lignes de source (SL) ; - un ensemble de cellules mémoire (12) organisées selon une matrice (14) comportant des rangées (16) et des colonnes (18), les cellules mémoire (12) d’une même rangée (16) étant sélectionnables par au moins une ligne de mot (WL), les cellules mémoire (12) d’une même colonne (18) étant reliées à une paire de lignes de bit complémentaires (BL, BLb) et au moins une ligne de source (SL) ; chaque cellule mémoire (12) comportant au moins une paire de memristors et au moins une paire de commutateurs, chaque memristor d’une cellule mémoire (12) respective étant connecté à un commutateur respectif et relié à la même ligne de source (SL) lors de chaque opération de calcul, chaque paire de memristors mémorisant respectivement une valeur binaire en présentant respectivement des première et deuxième valeurs de résistances différentes ; les commutateurs étant reliés, pour leur activation, à une ligne de mot (WL) respective et reliés respectivement à une paire de lignes de bit complémentaires (BL, BLb), les deux commutateurs d’une paire respective étant reliés à une même ligne de mot (WL) ; - un module de lecture (24) mis en œuvre lors de chaque opération de calcul, le module de lecture (24) comportant : + une unité logique (50) pour chaque colonne (18), chaque unité logique (50) comprenant au moins une borne d’entrée (52) connectée à une ligne de source (SL) respective pour recevoir une valeur d’entrée dite valeur de colonne, l’unité logique (50) étant propre à effectuer une opération logique présentant un basculement entre une valeur basse et une valeur haute en fonction d’une comparaison de la valeur de colonne par rapport à une valeur de seuil de basculement (INV th ), lors de l’opération de calcul, et + une unité de modification (60) propre à modifier, pour au moins une unité logique (50) et en fonction de l’opération de calcul souhaitée, une différence entre la valeur de colonne et la valeur de seuil de basculement (INV th ). Circuit électronique (10) selon la revendication 1, dans lequel l’unité de modification (60) est propre à modifier la différence entre la valeur de colonne et la valeur de basculement (INV th ) pour une unité logique (50) respective, en commandant une modification des tensions complémentaires appliquées sur la paire de lignes de bit complémentaires (BL, BLb) pour la colonne (18) associée à ladite unité logique (50). Circuit électronique (10) selon la revendication 1 ou 2, dans lequel l’unité de modification (60) est propre à modifier la différence entre la valeur de colonne et la valeur de seuil pour une unité logique (50) respective, en commandant une modification de la valeur de seuil de ladite unité logique (50) ; ladite valeur de seuil étant de préférence modifiée via un changement de la tension d’alimentation de ladite unité logique (50) et/ou via un changement de la tension de polarisation d’une grille arrière d’au moins un transistor de ladite unité logique (50). Circuit électronique (10) selon l’une quelconque des revendications précédentes, dans lequel l’unité de modification (60) est propre à modifier, de manière incrémentale selon un pas d’incrémentation prédéfini, ladite différence entre la valeur de colonne et la valeur de seuil de basculement (INV th ), pour déterminer - parmi une pluralité de valeurs possibles prédéfinies - une valeur résultante correspondant à la tension de la ligne de source (SL) respective correspondant à ladite valeur de colonne ; le pas d’incrémentation dépendant de ladite pluralité de valeurs possibles. Circuit électronique (10) selon la revendication 4, dans lequel le module de lecture (24) comporte en outre une unité de mémorisation (80) pour au moins une colonne (18), chaque unité de mémorisation (80) étant propre à stocker la valeur résultante déterminée pour la colonne (18) respective, dans l’attente de la détermination de toutes les valeurs résultantes pour un groupe respectif de plusieurs colonnes (18) ; chaque unité de mémorisation (80) comportant de préférence un registre de bits (82) pour stocker sous forme binaire ladite valeur résultante déterminée. Circuit électronique (10) selon la revendication 4 ou 5, dans lequel le module de lecture (24) comporte en outre une unité d’extinction (70) pour chaque colonne (18), chaque unité d’extinction (70) étant propre - après détermination de la valeur résultante pour la colonne (18) respective et dans l’attente de la détermination de toutes les valeurs résultantes pour un groupe respectif - à commander l’application de la même tension à la paire de lignes de bit complémentaires (BL, BLb) pour la circulation d’un courant sensiblement nul dans la ligne de source (SL) de la colonne (18) respective. Circuit électronique (10) selon l’une quelconque des revendications précédentes, dans lequel chaque cellule mémoire (12) comporte deux paires de memristors et deux paires de commutateurs. Circuit électronique (10) selon la revendication 7, dans lequel une première paire de commutateurs (32, 34) est reliée à une première ligne de mot (WL) assignée à une entrée (IN), et respectivement une deuxième paire de commutateurs (34, 32) est reliée à une deuxième ligne de mot (WLb) assignée à l’inverse de ladite entrée (IN) ; et dans lequel une première paire de memristors (28, 30) est associée à la première paire de commutateurs (32, 34) et mémorisant une valeur binaire (w), et respectivement une deuxième paire de memristors (30, 28) est associée à la deuxième paire de commutateurs (34, 32) et mémorisant l’inverse de la même valeur binaire (w). Circuit électronique (10) selon l’une quelconque des revendications 1 à 6, dans lequel chaque cellule mémoire (12) comporte une seule paire de memristors et une seule paire de commutateurs, chaque paire de memristors mémorisant respectivement un poids synaptique. Circuit électronique (10) selon l’une quelconque des revendications précédentes, dans lequel l’opération logique effectuée par l’unité logique (50) est une inversion, et l’opération de calcul associée est choisie parmi : une opération de calcul neuronal, telle que l’opération MAC ; une opération ET ; une opération OU ; une opération Majorité. Circuit électronique (10) selon la revendication 11, dans lequel la valeur du seuil de basculement (INV th ) dépend de l’opération de calcul associée ; lorsque l’opération de calcul associée est l’opération ET ou l’opération OU, la valeur du seuil de basculement (INV th ) étant de préférence à un pas de tension d’une tension de ligne bit (BL, BLb) correspondante, la tension de ligne bit (BL, BLb) correspondante étant l’une des tensions de lignes de bit complémentaires (BL, BLb) pour l’opération ET et l’autre desdites tensions pour l’opération OU, le pas de tension vérifiant l’équation suivante : où P réprésente le pas de tension ; ΔBL représente le différentiel de tension entre la tension de la ligne de bit (BL) et la tension de la ligne de bit complémentaire (BLb), et OPD représente le nombre d’opérandes auxquelles l’opération de calcul est appliquée ; lorsque l’opération de calcul associée est l’opération Majorité, la valeur du seuil de basculement (INV th ) étant de préférence une valeur médiane des tensions de lignes de bit complémentaires (BL, BLb). Circuit électronique (10) selon la revendication 10 ou 11, dans lequel le module de lecture (24) comporte en outre une unité de combinaison (90) pour au moins une colonne (18), chaque unité de combinaison (90) étant propre à combiner les résultats d’opérations logiques effectuées successivement par une unité logique (50) respective, pour mettre en œuvre une opération logique combinée ; chaque unité de combinaison (90) comportant de préférence une bascule (92) connectée en sortie de l’unité logique (50) respective ; l’opération logique combinée étant de préférence encore choisie parmi le groupe consistant en : une opération de ou-exclusif et une opération de non-ou-exclusif. Circuit électronique (10) selon l’une quelconque des revendications précédentes, dans lequel chaque cellule mémoire (12) d’une colonne (18) respective comprend au moins une paire de sous-cellules, chaque sous-cellule comportant un memristor et un commutateur, chaque memristor d’une sous-cellule respective étant connecté à une ligne de source et à un commutateur respectifs, les memristors de chaque paire de sous-cellules mémorisant respectivement une valeur binaire en présentant respectivement des première et deuxième valeurs de résistances différentes ; les commutateurs étant reliés, pour leur activation, à une ligne de mot (WL) respective et reliés respectivement à une paire de lignes de bit complémentaires (BL, BLb), les deux commutateurs d’une paire respective de sous-cellules étant reliés à une même ligne de mot (WL) ; les deux lignes de source associées à une paire respective de sous-cellules étant connectées entre elles via un commutateur auxiliaire lors de chaque opération de calcul et formant alors la même ligne de source (SL) à laquelle chaque memristor d’une cellule mémoire (12) respective est relié lors de chaque opération de calcul. Circuit électronique (10) selon l’une quelconque des revendications précédentes, dans lequel le circuit électronique (10) est un circuit neuromorphique propre à mettre en œuvre un réseau de neurones à sortie binaire, chaque cellule mémoire (12) étant associée à un poids synaptique respectif d’un neurone, et les lignes de mot (WL) étant aptes à recevoir des tensions d’entrée lors d’une opération de calcul neuronal. Circuit électronique (10) selon l’une quelconque des revendications précédentes, comprenant un premier contrôleur (20) permettant de sélectionner les cellules mémoire (12) d’une rangée (16) qui sont reliées à une même ligne de mot (WL), et comprenant un deuxième contrôleur (22) relié aux paires de lignes de bit (BL, BLb) et permettant d’appliquer sur chaque paire de ligne de bit (BL, BLb) des tensions différentes et symétriques par rapport à une tension milieu, la tension appliquée sur une ligne de bit (BL) étant supérieure ou inférieur à celle appliquée sur la ligne de bit complémentaire (BLb) associée. Circuit électronique (10) selon l’une quelconque des revendications précédentes, dans lequel le circuit électronique (10) comporte plusieurs ensembles distincts de cellules mémoire (12) propres à fonctionner en parallèle.