Circuit intégré comportant : - une première mémoire (WMEM) configurée pour stocker des paramètres d’un réseau de neurones à exécuter, - une deuxième mémoire (DMEM) configurée pour stocker des données fournies en entrée du réseau de neurones à exécuter ou générées par ce réseau de neurones, - une unité de calcul (PEBK) configurée pour exécuter le réseau de neurones, - un premier circuit à décalage par rotation (BS1) entre une sortie de la deuxième mémoire (DMEM) et l’unité de calcul (PEBK), le premier circuit à décalage par rotation étant configuré pour transmettre les données de la sortie de la deuxième mémoire à l’unité de calcul, - un deuxième circuit à décalage par rotation (BS2) entre l’unité de calcul (PEBK) et la deuxième mémoire (DMEM), le deuxième circuit à décalage par rotation étant configuré pour délivrer les données générées lors de l’exécution du réseau de neurones par l’unité de calcul, - une unité de contrôle (CTRL) configurée pour contrôler l’unité de calcul (PEBK), les premier et deuxième circuits à décalage par rotation (BS1, BS2) ainsi que les accès à la première mémoire (WMEM) et à la deuxième mémoire (DMEM) . Circuit intégré selon l’une des revendications 1, dans lequel l’unité de calcul (PEBK) comprend un banc d’éléments de traitement (PE#0, …, PE#N-1) configuré pour paralléliser l’exécution du réseau de neurones, le premier circuit à décalage par rotation étant configuré pour transmettre les données de la deuxième mémoire aux différents éléments de traitement. Circuit intégré selon l’une des revendications 1 ou 2 comportant en outre un premier étage multiplexeur (MUX1), le premier circuit à décalage par rotation (BS1) étant relié à la deuxième mémoire (DMEM) par l’intermédiaire du premier étage multiplexeur (MUX1), le premier étage multiplexeur (MUX1) étant configuré pour délivrer au premier circuit à décalage par rotation (BS1) un vecteur de données à partir des données stockées dans la deuxième mémoire (DMEM), le premier circuit à décalage par rotation (BS1) étant configuré pour décaler le vecteur de données du premier étage multiplexeur (MUX1). Circuit intégré selon la revendication 3, comportant un deuxième étage multiplexeur (MUX2), l’unité de calcul (PEBK) étant reliée au premier circuit à décalage par rotation (BS1) par l’intermédiaire du deuxième étage multiplexeur (MUX2), le deuxième étage multiplexeur (MUX2) étant configuré pour délivrer le vecteur de données décalé par le premier circuit à décalage par rotation (BS1) à l’unité de calcul (PEBK). Circuit intégré selon l’une des revendications 1 à 4, comportant en outre une mémoire tampon (WB), le deuxième circuit à décalage par rotation (BS2) étant relié à l’unité de calcul (PEBK) par l’intermédiaire de la mémoire tampon (WB), la mémoire tampon (WB) étant configurée pour stocker temporairement les données générées par l’unité de calcul (PEBK) lors de l’exécution du réseau de neurones avant que le deuxième circuit à décalage par rotation (BS2) délivre ces données à la deuxième mémoire (DMEM). Circuit intégré selon la revendication 5, comportant en outre un étage d’élagage (PS) entre la mémoire tampon (WB) et le deuxième circuit à décalage par rotation (BS2), l’étage d’élagage (PS) étant configuré pour supprimer certaines données parmi les données générées par l’unité de calcul (PEBK). Circuit intégré selon l’une des revendications 1 à 6 dans lequel la deuxième mémoire (DMEM) est configurée pour stocker des matrices de données fournis en entrée du réseau de neurones à exécuter ou générées par ce réseau de neurones, chaque matrice de donnée pouvant présenter plusieurs canaux de données, les données de chaque matrice de données étant regroupées dans la deuxième mémoire (DMEM) dans au moins un groupe de données, les groupes de données étant stockés dans différents bancs de la deuxième mémoire (DMEM), les données de chaque groupe de données étant destinées à être traitées en parallèle par les différents éléments de traitement de l’unité de calcul (PEBK). Circuit intégré selon la revendication 7 dans lequel chaque groupe de données d’une matrice de données comporte des données d’au moins une position de la matrice de données pour au moins un canal de la matrice de données. Système sur puce comportant un circuit intégré selon l’une des revendications 1 à 8.