Circuit (2) de génération de nombres aléatoires de type à oscillateur en anneau à échantillonnage corrélé comprenant : un premier oscillateur en anneau (RO1) et un deuxième oscillateur en anneau (RO2) comprenant chacun des éléments à retard connectés en série en boucle fermée, les premier et deuxième oscillateurs (RO1, RO2) étant identiques et mis en œuvre en technologie Métal Oxyde Semiconducteur Complémentaire sur silicium sur isolant complétement déplété ; un premier circuit (104) configuré pour échantillonner et mémoriser l'état d'une sortie (O1) du premier oscillateur (RO1) à une fréquence d'une sortie (O2) du deuxième oscillateur (RO2) et pour fournir un signal binaire (Beat) correspondant ; et un deuxième circuit (200) configuré pour commander des grilles arrière de transistors PMOS et NMOS d'au moins un élément à retard d'au moins un des premier et deuxième oscillateurs (RO1, RO2), sur la base d'un écart de période entre les sorties (O1, O2) des premier et deuxième oscillateurs (RO1, RO2). Circuit selon la revendication 1, dans lequel la commande des grilles arrière desdits transistors PMOS et NMOS dudit au moins un élément à retard est configurée pour augmenter une fréquence du premier oscillateur (RO1) par rapport à une fréquence du deuxième oscillateur (RO2) lorsque la période de la sortie (O1) du premier oscillateur (RO1) est plus faible que la période de la sortie (O2) du deuxième oscillateur (RO2), et pour diminuer la fréquence premier oscillateur (RO1) par rapport à la fréquence du deuxième oscillateur (RO2) lorsque la période de la sortie (O1) du premier oscillateur (RO1) est plus grande que la période de la sortie (02) du deuxième oscillateur (RO2). Circuit selon la revendication 1 ou 2, dans lequel le deuxième circuit (200) est configuré pour commander les grilles arrière desdits transistors PMOS et NMOS dudit au moins un élément à retard de sorte à réduire l'écart de période. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel le deuxième circuit (200) est configuré pour commander les grilles arrière desdits transistors PMOS et NMOS dudit au moins un élément à retard de sorte que l'écart de période soit au moins N fois plus faible que la période du deuxième oscillateur (RO2), avec N un nombre déterminé pour qu'une contribution du bruit thermique soit prépondérante devant une contribution du bruit de quantification dans la gigue de la sortie (O2) du deuxième oscillateur (RO2). Circuit selon la revendication 4, dans lequel N est supérieur ou égal à 1000, par exemple égal à 1000. Circuit selon la revendication 4 ou 5, dans lequel le deuxième circuit (200) comprend un compteur (202) configuré pour compter, à une fréquence de la sortie (O2) du deuxième oscillateur (RO2), un nombre (Ni) de fois où ledit signal binaire (Beat) est à un premier état binaire pendant une durée de N périodes de la sortie (O2) du deuxième oscillateur (RO2). Circuit selon la revendication 6, dans lequel ladite durée est une durée glissante. Circuit selon la revendication 6 ou 7, dans lequel le deuxième circuit (200) comprend en outre un comparateur (204) configuré pour comparer ledit nombre (Ni) à une valeur égale à N/2. Circuit selon la revendication 8, dans lequel le deuxième circuit (200) est configuré pour commander les grilles arrière desdits transistors PMOS et NMOS dudit au moins un élément à retard à partir d'un signal de sortie (CMP) du comparateur (204) indiquant le résultat de ladite comparaison. Circuit selon l'une quelconque des revendications 1 à 5 , dans lequel le deuxième circuit (200) comprend un détecteur de fréquence de phase (PFD) configuré pour recevoir les sorties (O1, O2) des premier et deuxième oscillateurs (RO1, RO2). Circuit selon la revendication 10, dans lequel le circuit (2) de génération de nombres aléatoires comprend au moins une pompe de charge (PC1, PC2) commandée par le détecteur de fréquence de phase (PFD) et configurée pour charger et décharger une capacité (C1, C2) connectée à une sortie de ladite au moins une pompe de charge, une tension de commande (VBG1, -VBG1) des grilles arrière desdits transistors PMOS et NMOS dudit au moins un élément à retard étant disponible aux bornes de la capacité (C1, C2). Circuit selon l'une quelconque des revendications 1 à 11, dans lequel le deuxième circuit (200) est configuré pour commander la grille arrière de chacun des transistors PMOS et NMOS d'un seul des premier et deuxième oscillateurs (RO1, RO2). Circuit selon la revendication 12, dans lequel le deuxième circuit est configuré pour fournir une même première tension (VBG1) à la grille arrière de chacun des transistors PMOS dudit un seul des premier et deuxième oscillateurs (RO1, RO2), et une même deuxième tension (-VBG1) à la grille arrière de chacun des transistors NMOS dudit un seul des premier et deuxième oscillateurs (RO1, RO2). Circuit selon l'une quelconque des revendications 1 à 11, dans lequel le deuxième circuit (200) est configuré pour commander la grille arrière de chacun des transistors de chacun des premier et deuxième oscillateurs (RO1, RO2). Circuit selon la revendication 14, dans lequel le deuxième circuit (200) est configuré pour fournir une même première tension (VBG1) à la grille arrière de chacun des transistors PMOS du premier oscillateur (RO1), une même deuxième tension (-VBG1) à la grille arrière de chacun des transistors NMOS du premier oscillateur (RO1), une même troisième tension (-VBG2) à la grille arrière de chacun des transistors PMOS du deuxième oscillateur (RO2), et une même quatrième tension (VBG2) à la grille arrière de chacun des transistors NMOS du deuxième oscillateur (RO2).