Procédé (3) de communication d’une indication de fonctionnement correct par un premier processeur (12) à un deuxième processeur (11), le premier processeur (12) implémentant une fonction de maintenance du deuxième processeur (11), le deuxième processeur (11) implémentant une fonction de contrôle d’un moteur, le premier processeur (12) et le deuxième processeur (11) étant isolés en communication par un FPGA (21), le FPGA (21) comprenant : une première liaison (L1) de communication bidirectionnelle avec le deuxième processeur (11), une deuxième liaison (L2) de communication unidirectionnelle depuis le FPGA (21) vers le premier processeur (12), une troisième liaison (L3) de communication unidirectionnelle depuis le premier processeur (12) vers le FPGA (21), le procédé (3) comprenant au moins les étapes de : Réception (31), par le FPGA (21), via la troisième liaison (L3), d’au moins une trame envoyée par le premier processeur (12), Evaluation (33), par le FPGA (21), d’un paramètre prédéfini pour obtenir une valeur du paramètre prédéfini, la valeur du paramètre prédéfini dépendant de la trame reçue, Accès (34), par le deuxième processeur (11), via la première liaison (L1), à la valeur du paramètre prédéfini, via le FPGA (21). Procédé (3) selon la revendication précédente selon lequel le FPGA (21) est configuré pour implémenter un mode opérationnel dans lequel les trames reçues via la troisième liaison (L3) sont supprimées par le FPGA (21) après l’étape d’évaluation, et un mode maintenance dans lequel les trames reçues via la troisième liaison (L3) sont stockées par le FPGA (21) après l’étape de réception (31), le procédé (3) étant mis en œuvre en mode opérationnel. Procédé (3) selon l’une des revendications précédentes selon lequel le paramètre est un compteur de nombre de trames reçues, le compteur étant incrémenté à chaque nouvelle réception de trame. Procédé (3) selon l’une des revendications précédentes comprenant en outre, avant l’étape d’évaluation (33), une étape de vérification (32), par le FPGA (21), de l’intégrité de chaque trame reçue via la troisième liaison (L3), l’étape d’évaluation (33) n’étant réalisée, pour chaque trame reçue, que si la trame reçue est intègre. Procédé (3) selon la revendication précédente selon lequel l’étape de vérification d’intégrité (32) comprend une évaluation d’un contrôle de redondance cyclique compris dans la trame ou d’une somme de contrôle comprise dans la trame. Procédé (3) selon l’une des revendications précédentes selon lequel le moteur contrôlé par la fonction de contrôle est un moteur d’aéronef. Système (2) configuré pour mettre en œuvre le procédé (3) selon l’une quelconque des revendications précédentes, le système (2) comprenant : un moteur d’aéronef, un premier processeur (12), un deuxième processeur (11), un FPGA (21) comprenant : une première liaison (L1) de communication bidirectionnelle avec le deuxième processeur (11), une deuxième liaison (L2) de communication unidirectionnelle depuis le FPGA (21) vers le premier processeur (12), une troisième liaison (L3) de communication unidirectionnelle depuis le premier processeur (12) vers le FPGA (21), le premier processeur (12) implémentant une fonction de maintenance du deuxième processeur (11), le deuxième processeur (11) implémentant une fonction de contrôle du moteur d’aéronef, le premier processeur (12) et le deuxième processeur (11) étant isolés en communication par le FPGA (21). Produit programme d'ordinateur comprenant des instructions qui, lorsque le programme est exécuté par un ordinateur, conduisent celui-ci à mettre en œuvre le procédé (3) selon l’une quelconque des revendications 1 à 6. Support d'enregistrement lisible par ordinateur comprenant des instructions qui, lorsqu'elles sont exécutées par un ordinateur, conduisent celui-ci à mettre en œuvre le procédé (3) selon l’une quelconque des revendications 1 à 6.