Circuit de stockage de données (1) comprenant : une matrice (2) de cellules mémoire telle que chaque cellule mémoire (CM ij ) comprend : un composant élémentaire de stockage (NVM) de type ferroélectrique à polarisation électrique variable et ayant une première électrode (EL1) et une seconde électrode (EL2) ; un premier nœud d’entrée/sortie (SL) connecté à la seconde électrode (EL2) ; un second nœud d’entrée/sortie (BL) ; un nœud de sélection (WL); un transistor de sélection (T1) ayant une grille connectée au nœud de sélection (WL) et reliant la première électrode (EL1) au second nœud d’entrée/sortie (BL) ; dans laquelle, chaque cellule mémoire peut présenter un premier (« 0 ») ou un deuxième (« 1 ») état logique correspondant respectivement à des niveaux différents de charges stockées dans le composant élémentaire de stockage (NVM) associé ; un circuit de lecture (3) associé à au moins une cellule mémoire, comprenant un étage amplificateur à transimpédance capacitive (31) configuré pour lire une donnée stockée dans une cellule mémoire (CM ij ) sélectionnée via la mise en conduction du transistor de sélection (T1) correspondant en appliquant un signal de sélection (VWL) sur le nœud de sélection (WL) ; ledit étage amplificateur à transimpédance capacitive (31) comprenant : un amplificateur opérationnel (AO) ayant : une première entrée (e1_ao) connectée au second nœud d’entrée/sortie (BL) de la cellule mémoire associée, une seconde entrée (e2_ao) pour recevoir un premier signal de référence (VREF1) ; et une sortie (s1_ao) pour fournir un signal de lecture (Vs1_ao) analogique ; une impédance capacitive de rétroaction (CCR) montée entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel. un circuit séquenceur (33) configuré pour, suite à la lecture d’une donnée correspondant au second état logique (« 1 »), appliquer un signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) ayant une amplitude inférieure au premier signal de référence (VREF1) et maintenir le transistor de sélection (T1) à un état passant de sorte à remettre, dans le composant élémentaire de stockage (NVM) de la cellule mémoire sélectionnée, un niveau de charges correspondant au second état logique (« 1 »). Circuit de stockage de données (1) selon la revendication 1, dans lequel ledit circuit séquenceur (33) est configuré pour, lors de la lecture, appliquer un signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) ayant une amplitude sensiblement égale au premier signal de référence (VREF1) de sorte à engendrer un transfert de charges depuis le composant élémentaire de stockage (NVM) de la cellule sélectionnée vers ledit étage amplificateur à transimpédance capacitive (31). Circuit de stockage de données (1) selon la revendication 2, dans lequel ledit premier état logique («0») correspond à un état non chargé d’un composant élémentaire de stockage (NVM), et dans lequel ledit circuit séquenceur (33) est tel que, suite à la lecture d’une donnée correspondant à un premier état logique (« 0 »), ledit circuit séquenceur (33) est configuré pour rendre non conducteur ledit transistor de sélection (T1) dela cellule mémoire sélectionnée (CM ij ) avant de modifier le signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) vers une nouvelle valeur, pour maintenir la cellule mémoire venant d’être lue à un état non chargé. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 3 dans lequel le circuit de lecture (3) comprend en outre un comparateur (32) ayant une première entrée (e1_cmp) connectée à la sortie (s1_ao) de l’amplificateur opérationnel, une seconde entrée (e2_cmp) pour recevoir un second signal de référence (VREF2) ; et une sortie (s1_cmp) pour fournir un signal de lecture (Vs1_cmp) numérique ; Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 4 dans lequel : le signal de contrôle (VSL) est une première impulsion ; le signal de sélection (VWL) est une seconde impulsion; le circuit séquenceur (33) étant configuré pour réduire la durée de la première impulsion par rapport à celle de la seconde impulsion suite à la lecture d’une donnée correspondant à un état logique haut. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 5 dans lequel le circuit de lecture (3) comprend en outre un interrupteur de réinitialisation (i1) monté entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 6 dans lequel le circuit de lecture (3) comprend en outre un premier interrupteur d’activation de rétroaction (i2) entre l’impédance capacitive de rétroaction (CCR) et la première entrée (e1_ao) de l’amplificateur opérationnel. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 7 comprenant un interrupteur d’activation de lecture (i3) entre la première entrée (e1_ao) de l’amplificateur opérationnel et le second nœud d’entrée/sortie (BL) de la cellule mémoire associée. Circuit de stockage de données (1) selon l’une quelconque des revendications 3 à 8 dans lequel le circuit de lecture (3) est configuré pour réaliser en outre, avant la lecture de ladite cellule mémoire associée: une étape de réinitialisation pour décharger l’impédance capacitive de rétroaction (CCR) et polariser la première entrée (e1_ao) de l’amplificateur opérationnel au premier signal de référence (VREF1) ; Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 9 dans lequel l’amplitude du premier signal de référence (VREF1) est comprise dans l’intervalle [VDD/2 - 50% ; VDD/2 + 50%] avec VDD une tension d’alimentation du circuit de stockage de données (1). Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 10 comprenant au moins un composant élémentaire de stockage (NVM) configurable selon une configuration de fonctionnement correspondant à une mémoire résistive à filament conducteur variable ; Le circuit de lecture (3) comprenant en outre : une impédance résistive de rétroaction (RCR) montée entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel (AO) ; un second interrupteur d’activation de rétroaction (i4) entre l’impédance résistive de rétroaction (RCR) et la première entrée (e1_ao) de l’amplificateur opérationnel (A0) . Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 11 dans lequel la matrice (2) de cellules mémoire est composée de N lignes et M colonnes tel que : les cellules mémoire (CM ij ) appartenant à une même colonne présentent des premiers nœuds d’entrée/sortie (SL) interconnectés, et des seconds nœuds d’entrée/sortie (BL) interconnectés ; les cellules mémoire (CM ij ) appartenant à une même ligne présentent des nœuds de sélection (WL) interconnectés. Circuit de stockage de données (1) selon l’une quelconque des revendications précédentes dans lequel le composant élémentaire de stockage (NVM) est de type FeRAM ou de type jonction tunnel ferroélectrique FTJ.