Système comprenant un dispositif de mémoire (DMM) comportant un premier domaine mémoire (DM1) comportant au moins une première partie d’au moins une première zone mémoire (sram1) destinée à stocker des données et un deuxième domaine mémoire (DM2) comportant au moins une deuxième partie d’une deuxième zone mémoire (sram5) destinée à stocker des bits de contrôle de code correcteur d’erreurs associés aux données, un registre (RG), et des moyens de traitement (MT) configurés pour lors d’une première lecture d’une donnée dans ladite première partie de la première zone mémoire, faire lire au cours d’un même accès mémoire les bits de contrôle de code correcteur d’erreur associés à cette donnée ainsi que tous les autres bits de contrôle de code correcteur d’erreurs stockés dans la deuxième partie de la deuxième zone mémoire et faire stocker dans le registre ces autres bits de contrôle de code correcteur d’erreurs, et lors d’une lecture ultérieure d’une autre donnée dans la première partie de la première zone mémoire, faire extraire du registre les bits de contrôle de code correcteur d’erreurs associés à cette autre donnée. Système selon la revendication 1, dans lequel ladite au moins une première zone mémoire et la deuxième zone mémoire comportent des rangées, dans lequel chaque rangée de ladite au moins une première zone mémoire (sram1) et chaque rangée de la deuxième zone mémoire (sram5) sont configurées pour stocker des mots de p octets, les bits de contrôle associés aux données stockées dans p rangées successives de ladite au moins une première zone mémoire sont stockés dans les p octets d’une rangée de la deuxième zone mémoire, et les moyens de traitement (MT) sont configurés pour lors de ladite première lecture d’une donnée stockée dans une rangée de la première zone mémoire, faire lire au cours d’un même accès mémoire l’octet contenant les bits de contrôle de code correcteur d’erreur associés à cette donnée et stockés dans la rangée correspondante de la deuxième zone mémoire ainsi que les p-1 autres octets stockés dans ladite rangée correspondante de la deuxième zone mémoire et faire stocker dans le registre ces p-1 autres octets, et lors de ladite lecture ultérieure d’une autre donnée dans une autre rangée de la première zone mémoire, faire extraire du registre l’octet contenant les bits de contrôle de code correcteur d’erreurs associés à cette autre donnée. Système selon l’une des revendications précédentes, dans lequel le dispositif de mémoire (DMM) est un dispositif de mémoire volatile. Procédé de gestion de la consommation d’un système, le système comprenant un dispositif de mémoire (DMM) comportant un premier domaine mémoire (DM1) comportant au moins une première partie d’au moins une première zone mémoire stockant des données, un deuxième domaine mémoire (DM2) comportant une deuxième partie d’une deuxième zone mémoire stockant des bits de contrôle de code correcteur d’erreurs associés aux données, et un registre, le procédé comprenant lors d’une première lecture d’une donnée dans la première partie de la première zone mémoire, une lecture au cours d’un même accès mémoire, des bits de contrôle de code correcteur d’erreur associés à cette donnée ainsi que de tous les autres bits de contrôle de code correcteur d’erreurs stockés dans la deuxième partie de la deuxième zone mémoire et un stockage dans le registre de tous les autres bits de contrôle de code correcteur d’erreurs, et lors d’une lecture ultérieure d’une autre donnée dans la première partie de la première zone mémoire, une extraction du registre des bits de contrôle de code correcteur d’erreurs associés à cette autre donnée. Procédé selon la revendication 4, dans lequel, ladite au moins une première zone mémoire et la deuxième zone mémoire comportant des rangées, chaque rangée de ladite au moins une première zone mémoire (sram1) et chaque rangée de la deuxième zone mémoire stockant des mots de p octets, les bits de contrôle associés aux données stockées dans p rangées successives de ladite au moins une première zone mémoire étant stockés dans les p octets d’une rangée de la deuxième zone mémoire (sram5), le procédé comprend lors de ladite première lecture d’une donnée stockée dans une rangée de la première zone mémoire, un lecture au cours d’un même accès mémoire de l’octet contenant les bits de contrôle de code correcteur d’erreur associés à cette donnée et stocké dans la rangée correspondante de la deuxième zone mémoire ainsi que des p-1 autres octets stockés dans ladite rangée correspondante de la deuxième zone mémoire et un stockage dans le registre de ces p-1 autres octets, et lors de ladite lecture ultérieure d’une autre donnée dans une autre rangée de la première zone mémoire, une extraction du registre de l’octet contenant les bits de contrôle de code correcteur d’erreurs associés à cette autre donnée. Procédé selon l’une des revendications 4 ou 5, dans lequel le dispositif de mémoire (DMM) est un dispositif de mémoire volatile.