Circuit de stockage de données (1) comprenant : une matrice (2) de cellules mémoire (CM ij ) telle que chaque cellule mémoire (CM ij ) comprend: un composant élémentaire de stockage (NVM) non volatile ayant une première électrode (EL1) et une seconde électrode (EL2), un premier nœud d’entrée/sortie (SL) connecté à la seconde électrode (EL2), un second nœud d’entrée/sortie (BL), un nœud de sélection (WL); et un transistor de sélection (T1) ayant une grille connectée au nœud de sélection (WL) et reliant la première électrode (EL1) au second nœud d’entrée/sortie (BL), un circuit de traitement logique (3) configuré pour réaliser une opération logique ayant pour opérandes N données binaires (x1, x2, x3) stockées dans N cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) avec N≥2; les seconds nœuds d’entrée/sortie (BL) desdites cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) étant reliés par une ligne de bits commune ; le circuit de traitement logique (3) comprenant : un étage amplificateur à transimpédance (31) configuré pour fournir un signal de lecture (Vs1_ao) analogique à partir de la tension de la ligne de bits commune (BL); ; un comparateur (32) destiné à comparer le signal de lecture (Vs1_ao) analogique à une première tension de référence ajustable (VREF_cmp) pour générer un signal de sortie numérique (Vs1_cmp) correspondant au résultat de l’opération logique ; une unité de contrôle (34) configurée pour ajuster la tension de référence (VREF_cmp) à une amplitude choisie parmi N amplitudes prédéterminées (VREF1, VREF2, VREF3) distinctes, selon le type de l’opération logique. Circuit de stockage de données (1) selon la revendication 1 comprenant en outre un séquenceur (33) configuré pour appliquer: un signal de contrôle d’écriture et de lecture (VSL) sur le premier nœud d’entrée/sortie (SL) de chacune des cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) ; un signal de sélection (VWL1, VWL2, VWL3) sur le nœud de sélection (WL) de chacune des cellules mémoires d’entrée (CM 1, CM 2, CM 3 ). Circuit de stockage de données (1) selon l’une quelconque des revendications 1 ou 2 dans lequel les premiers nœuds d’entrée/sortie (SL) desdites cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) sont reliés par une ligne de source commune. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 3 dans lequel l’étage amplificateur à transimpédance capacitive (31) comprend : un amplificateur opérationnel (AO) ayant : une première entrée (e1_ao) connectée au second nœud d’entrée/sortie (BL) des cellules mémoires d’entrée, et une seconde entrée (e2_ao) pour recevoir une seconde tension de référence (VREF0) ; et une sortie (s1_ao) pour fournir ledit signal de lecture (Vs1_ao) analogique ; une impédance de rétroaction (CCR) montée entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel. Circuit de stockage de données (1) selon la revendication 4 dans lequel le circuit de traitement logique (3) comprend en outre un interrupteur de réinitialisation (i1) monté entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel. Circuit de stockage de données (1) selon l’une quelconque des revendications 4 ou 5 dans lequel l’impédance de rétroaction (CCR) est une impédance capacitive et dans lequel les composants élémentaires de stockage (NVM) des cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) sont de type ferroélectrique à polarisation électrique variable, chaque cellule mémoire peut présenter un premier (« 0 ») ou un deuxième (« 1 ») état logique correspondant respectivement à des niveaux différents de charges stockées dans le composant élémentaire de stockage (NVM) associé . Circuit de stockage de données (1) selon la revendication 6 dans lequel chaque composant élémentaire de stockage (NVM) des cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) présente une première capacité prédéterminée, et dans lequel l’impédance de rétroaction (CCR) est un élément capacitif (C1) ayant une seconde capacité supérieure à N fois ladite première capacité prédéterminée. Circuit de stockage de données (1) selon la revendication 7 dans lequel les N amplitudes prédéterminées (VREF1, VREF2, VREF3) sont ordonnées selon un ordre décroissant, et dans lequel le circuit de traitement logique (3) est configuré pour réaliser une opération logique en exécutant les étapes suivantes : une étape de réinitialisation pour décharger l’élément capacitif (C1), polariser la première entrée (e1_ao) de l’amplificateur opérationnel à la seconde tension de référence (VREF0) et ajuster la première tension de référence (VREF_cmp) à l’amplitude maximale parmi les N amplitudes prédéterminées (VREF1) ; une étape de lecture d’une première cellule mémoire d’entrée (CM 1 ) en mettant à l’état passant son transistor de sélection (T1) et en appliquant un signal de contrôle de lecture (VSL) sur son premier nœud d’entrée/sortie (SL) ayant une amplitude sensiblement égale à la seconde tension de référence (VREF0) de sorte à engendrer un transfert de charges depuis le composant élémentaire de stockage (NVM) de la cellule mémoire sélectionnée vers son élément capacitif associé (C1).une étape d’ajustement de la première tension de référence (VREF_cmp) par l’unité de contrôle (33) en ajustant l’amplitude de la première tension de référence à l’amplitude d’ordre suivant (VREF2) parmi les N amplitudes prédéterminées lorsque la donnée binaire lue dans l’étape précédente est un état logique haut ; réitérer les étapes ii) et iii) pour les N cellules mémoires d’entrée (CM 2, CM 3 ) ; une étape d’ajustement de la première tension de référence (VREF_cmp) à une valeur prédéterminée, selon le type de l’opération logique, parmi les N amplitudes par l’unité de contrôle (33) pour générer un signal de sortie numérique (Vs1_cmp) correspondant au résultat de l’opération logique. Circuit de stockage de données (1) selon la revendication 6 dans lequel chaque composant élémentaire de stockage (NVM) des cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) présente une première capacité prédéterminée, et dans lequel l’impédance de rétroaction (CCR) est réalisée par N éléments capacitifs (C1, C2, C3) montés en parallèle, chaque élément capacitif (C1, C2, C3) étant associé à une cellule mémoire d’entrée (CM 1, CM 2, CM 3 ) et ayant une seconde capacité supérieure ou égale à ladite première capacité prédéterminée. Circuit de stockage de données (1) selon la revendication 9 dans lequel le circuit de traitement logique (3) est configuré pour réaliser une opération logique en exécutant les étapes suivantes : i’) une étape de réinitialisation pour décharger les éléments capacitifs (C1, C2, C3), polariser la première entrée (e1_ao) de l’amplificateur opérationnel à la seconde tension de référence (VREF0) et ajuster la première tension de référence (VREF1, VREF2, VREF3) à l’amplitude maximale parmi les N amplitudes prédéterminées ; ii’) une étape de lecture d’une première cellule mémoire d’entrée (CM 1 ) en mettant à l’état passant son transistor de sélection (T1) et en appliquant un signal de contrôle de lecture (VSL) sur son premier nœud d’entrée/sortie (SL) ayant une amplitude sensiblement égale à la seconde tension de référence (VREF0) de sorte à engendrer un transfert de charges depuis le composant élémentaire de stockage (NVM) de la cellule mémoire sélectionnée vers son élément capacitif associé (C1). iii’) réitérer l’étape ii’) pour les N cellules mémoires d’entrée (CM 2, CM 3 ) ; iv’) une étape d’ajustement de la première tension de référence (VREF_cmp) à une valeur prédéterminée, selon le type de l’opération logique, parmi les N amplitudes pour générer un signal de sortie numérique (Vs1_cmp) correspondant au résultat de l’opération logique. Circuit de stockage de données (1) selon l’une quelconques des revendications 6 à 10 dans lequel le circuit séquenceur (33) est configuré pour, suite à la lecture d’une donnée correspondant au second état logique (« 1 ») dans une cellule mémoire sélectionnée, appliquer un signal de contrôle (VSL), sur le premier nœud d’entrée/sortie (SL) de ladite cellule mémoire sélectionnée, ayant une amplitude inférieure à la seconde tension de référence (VREF0) et maintenir le transistor de sélection (T1) de la cellule mémoire sélectionnée à un état passant de sorte à remettre, dans son composant élémentaire de stockage (NVM), un niveau de charges correspondant au second état logique (« 1 »). Circuit de stockage de données (1) selon l’une quelconque des revendications 2 à 11, dans lequel ledit premier état logique («0») correspond à un état non chargé d’un composant élémentaire de stockage (NVM), et dans lequel ledit circuit séquenceur (33) est tel que, suite à la lecture d’une donnée correspondant à un premier état logique (« 0 »), ledit circuit séquenceur (33) est configuré pour rendre non conducteur ledit transistor de sélection (T1) de la cellule mémoire sélectionnée avant de modifier le signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) vers une nouvelle valeur, pour maintenir la cellule mémoire venant d’être lue à un état non chargé. Circuit de stockage de données (1) selon l’une quelconque des revendications 6 à 12 dans lequel le composant élémentaire de stockage (NVM) d’une cellule mémoire d’entrée (CM 1, CM 2, CM 3 ) est de type FeRAM ou de type jonction à tunnel ferroélectrique FTJ. Circuit de stockage de données (1) selon l’une quelconque des revendications 4 ou 5 dans lequel l’impédance de rétroaction (CCR) est une impédance résistive et dans lequel les composants élémentaires de stockage (NVM) des cellules mémoires d’entrée (CM 1, CM 2, CM 3 ) sont de type résistif à filament conducteur variable. Circuit de stockage de données (1) selon la revendication 14 lequel le circuit de traitement logique (3) est configuré pour réaliser une opération logique en exécutant les étapes suivantes : une étape de réinitialisation pour polariser la première entrée (e1_ao) de l’amplificateur opérationnel à la seconde tension de référence (VREF0) et ajuster la première tension de référence (VREF_cmp) à l’amplitude maximale (VREF1) parmi les N amplitudes prédéterminées ; une étape de lecture des cellules mémoire d’entrée (CM 1, CM 2, CM 3 ), en mettant à l’état passant leurs transistors de sélection (T1) parallèlement ou séquentiellement, et en appliquant un signal de contrôle de lecture (VSL) positif sur leurs premiers nœuds d’entrée/sortie (SL) ; une étape d’ajustement de la première tension de référence (VREF_cmp) à une valeur prédéterminée, selon le type de l’opération logique, parmi les N amplitudes, par l’unité de contrôle (33), pour générer un signal de sortie numérique (Vs1_cmp) correspondant au résultat de l’opération logique. Circuit de stockage de données (1) selon l’une quelconque des revendications 8 ou 10 ou 15 dans lequel lors de l’étape d’ajustement de la première tension de référence (VREF_cmp) selon le type de l’opération logique, l’unité de contrôle (33) est configurée pour ajuster la première tension de référence (VREF_cmp) à l’amplitude minimale(VREF3) parmi les N amplitudes prédéterminées lorsque l’opération logique est de type ET. Circuit de stockage de données (1) selon l’une quelconque des revendications 8 ou 10 ou 15 dans lequel lors de l’étape d’ajustement de la première tension de référence (VREF_cmp) selon le type de l’opération logique, l’unité de contrôle (33) est configurée pour ajuster la première tension de référence (VREF_cmp) à l’amplitude maximale (VREF1) parmi les N amplitudes prédéterminées lorsque l’opération logique est de type OU.