Dispositif de mémoire non volatile à architecture du type à « tension partagée », comprenant un plan mémoire matriciel (PM) comportant des colonnes de mots-mémoire, ces mots-mémoire (MTMi) étant formés respectivement sur chaque rangée du plan-mémoire par des groupes de cellules-mémoires, chaque cellule-mémoire comportant un transistor d’état (TR) ayant une grille de commande et une grille flottante et un transistor de sélection (TA), tous les transistors d’état des cellules-mémoires d’un mot-mémoire étant commandés sur leur grille par un élément de commande (CGSWij), tous les éléments de commande d’une même rangée étant pilotés par un premier signal de pilotage (CLj) issu d’un premier dispositif de verrou de type RS (DISV1) associé à ladite rangée, un décodeur rangée (RDEC) configuré pour, afin d’écrire une donnée dans un mot mémoire, sélectionner la rangée contenant ce mot-mémoire et des premiers moyens de pilotage-rangée (MPLR1), associés à ladite rangée sélectionnée et configurés pour, afin d’écrire la donnée dans le mot mémoire, conférer au premier signal de pilotage (CLj) une tension d’effacement correspondant à un premier état logique du premier signal de pilotage puis une tension de programmation correspondant à un deuxième état logique du premier signal de pilotage (CLj) sans modifier l’état de la borne de sortie (OUT) du premier dispositif de verrou (DISV1) associé à cette rangée sélectionnée entre l’effacement et la programmation du mot-mémoire. Dispositif de mémoire selon la revendication 1, dans lequel les premier moyens de pilotage-rangée (MPLR1) comportent un premier circuit de pilotage (CPLT0) possédant une première entrée de circuit connectée à la borne de sortie du premier dispositif de verrou, une deuxième entrée de circuit apte à recevoir un premier signal de commande (ControlHV) et une première sortie de circuit apte à délivrer le premier signal de pilotage (CLj) dont l’état logique dépend de la valeur du premier signal de commande, et un premier étage de commande (ETCM1) configuré pour délivrer ce premier signal de commande. Dispositif de mémoire selon la revendication 2, dans lequel ledit premier circuit de pilotage comporte -une porte logique du type NON OU EXCLUSIF (PL2) possédant une première entrée de porte connectée à ladite première entrée de circuit, une deuxième entrée de porte connectée à la deuxième entrée de circuit et une sortie de porte, et -un premier inverseur (INV1) connecté entre la sortie de porte et la première sortie de circuit. Dispositif de mémoire selon l’une des revendications précédentes, dans lequel le plan mémoire comprend R rangées, et le dispositif de mémoire comprend -M premiers dispositifs de verrou (DISV1), chaque premier dispositif de verrou étant associé à un bloc de N rangées, R étant égal au produit de N par M, ainsi que -pour chaque premier dispositif de verrou, N premiers moyens de pilotage-rangée respectivement associés aux N rangées du bloc de rangées associé à ce premier dispositif de verrou, et le décodeur rangée comporte un circuit de décodage bloc (CDCBLC) configuré pour sélectionner un premier dispositif de verrou parmi les M premiers dispositifs de verrou et un premier circuit de décodage rangée (PL1) configuré pour sélectionner une rangée parmi les N rangées du bloc de rangées associé au premier dispositif de verrou sélectionné. Dispositif de mémoire selon les revendications 3 et 4, dans lequel le circuit de décodage bloc (CDCBLC) est connecté à l’entrée d’initialisation de chaque premier dispositif de verrou (DISV1) et le premier circuit de décodage rangée comporte au sein de chaque premier circuit de pilotage, une première porte logique (PL1) connectée en entrée d’une part à la première entrée de circuit et d’autre part à une première entrée de décodage (EDC1) apte à recevoir un signal de décodage rangée (P0HVCL0), et connectée en sortie à la deuxième entrée de porte de la porte logique NON OU EXCLUSIF. Dispositif de mémoire selon l’une des revendications précédentes, dans lequel tous les transistors de sélection des cellules-mémoires d’une même rangée sont pilotés par un deuxième signal de pilotage (WLj) issu d’un deuxième dispositif de verrou de type RS (DISV2) associé à ladite rangée, le décodeur rangée étant configuré pour, afin de programmer une donnée dans un mot mémoire, sélectionner la rangée contenant ce mot-mémoire et le dispositif de mémoire comprend des deuxièmes moyens de pilotage-rangée (MPLR2), associés à ladite rangée sélectionnée et configurés pour, afin de programmer la donnée dans le mot mémoire, conférer au deuxième signal de pilotage (WLj) une tension de sélection. Dispositif selon les revendications 2 et 6, dans lequel les deuxièmes moyens de pilotage-rangée comportent un deuxième circuit de pilotage (CPLT20) possédant une première entrée de circuit connectée à la borne de sortie du deuxième dispositif de verrou et une deuxième sortie de circuit apte à délivrer le deuxième signal de pilotage. Dispositif de mémoire selon la revendication 7, dans lequel ledit deuxième circuit de pilotage comporte un deuxième inverseur (INV2) dont la sortie est connectée à la deuxième sortie de circuit. Dispositif de mémoire selon l’une des revendications 6 à 8, prise en combinaison avec la revendication 4, dans lequel chaque paire formée du premier dispositif de verrou (DISV1) et du deuxième dispositif de verrou (DISV2) est associée à un même bloc de N rangées, et le dispositif de mémoire comporte pour chaque deuxième dispositif de verrou, N deuxièmes moyens de pilotage-rangée respectivement associés aux N rangées du bloc de rangées associé à ce deuxième dispositif de verrou, et le décodeur rangée comporte, outre le circuit de décodage bloc (CDCBLC) configuré pour sélectionner une paire de premier et deuxième dispositifs de verrou parmi les M paires, un deuxième circuit de décodage rangée (PL12) configuré pour sélectionner une rangée parmi les N rangées du bloc de rangées associé au deuxième dispositif de verrou sélectionné. Dispositif de mémoire selon la revendication 9, dans lequel le circuit de décodage bloc (CDCBLC) est connecté à l’entrée d’initialisation de chaque deuxième dispositif de verrou et le deuxième circuit de décodage rangée comporte au sein de chaque deuxième circuit de pilotage, une deuxième porte logique (PL12) connectée en entrée d’une part à la première entrée de circuit et d’autre part à une deuxième entrée de décodage (EDC2) apte à recevoir un signal de décodage rangée (P0HVWL0) et connectée en sortie au deuxième inverseur. Dispositif de mémoire selon les revendications 5 et 10, dans lequel la première porte logique (PL1) et la deuxième porte logique (PL12) sont des portes NON ET. Dispositif de mémoire selon l’une des revendications précédentes, dans lequel le premier dispositif de verrou est capable sur commande de délivrer et de maintenir sur sa borne de sortie (OUT) soit une haute tension soit une basse tension, et comprend -une première bascule verrou du type RS (BSV) apte à être alimentée entre une première tension d’alimentation (Vplus) et une deuxième tension d’alimentation (Vminus) inférieure à la première tension d’alimentation et possédant une première (A) et une deuxième (B) entrées de bascule et une sortie de bascule (OUTN2) connectée à la borne de sortie (OUT), et -un module de commande (MCM) configuré o pour positionner la première bascule verrou dans un état initialisé ou dans un état réinitialisé lorsque la première tension d’alimentation (Vplus) a une première valeur inférieure à la basse tension puis, o la première bascule verrou étant positionnée, pour conférer la haute tension à la première tension d’alimentation (Vplus) et la basse tension à la deuxième tension d’alimentation (Vminus) et pour délivrer simultanément à partir d’un instant de délivrance, aux deux entrées de bascule, deux tensions d’entrée correspondant en théorie à un état logique interdit, dans des conditions de délivrance telles que ces deux tensions d’entrée ne se traduisent pas en réalité pour ladite première bascule par l’état logique interdit, de façon à faire délivrer et maintenir sur la sortie de bascule la haute tension ou la basse tension. Dispositif de mémoire selon la revendication 12, dans lequel le module de commande comporte -une première porte logique NON ET (NAND1), apte à être alimentée entre une première tension auxiliaire (VdVp) et une deuxième tension auxiliaire (VgVm), possédant une première entrée de porte (END10) connectée à la sortie du circuit de décodage bloc, une deuxième entrée de porte (END11) apte à recevoir un troisième signal de commande (NoGsN), et une première sortie de porte (OUTD1) couplée à la première entrée de bascule (A), -une deuxième porte logique NON ET (NAND2), apte à être alimentée entre la première tension auxiliaire (VdVp) et la deuxième tension auxiliaire (VgVm), possédant une première entrée de porte (END20) apte à recevoir le troisième signal de commande (NoGsN), une deuxième entrée de porte (END21) apte à recevoir un signal logique (ResetN) de réinitialisation de la première bascule verrou, et une deuxième sortie de porte (OUTD2) couplée à la deuxième entrée de bascule (B), -des moyens de contrôle (MCTRL) configurés pour, en fonction de différentes phases de fonctionnement de la première bascule verrou, attribuer une valeur logique au troisième signal de commande, délivrer le signal de réinitialisation dans son état logique inactif ou actif et gérer les valeurs de la première tension d’alimentation (Vplus), de la deuxième tension d’alimentation (Vminus), de la première tension d’alimentation auxiliaire (VdVp) et de la deuxième tension d’alimentation auxiliaire (VgVm). Dispositif de mémoire selon la revendication 12 ou 13, prise en combinaison avec la revendication 6, dans lequel le deuxième dispositif de verrou (DISV2) a une architecture similaire à celle du premier dispositif de verrou (DISV1). Dispositif de mémoire selon l’une des revendications précédentes, étant un dispositif de mémoire du type EEPROM.