Procédé de fabrication d’un circuit intégré incluant une fabrication d’un premier transistor (GP) pour une première gamme de tensions comprenant : - des étapes (300, 400) de formation d’une première région de grille (GPG) sur une face avant (FA) d’un substrat semiconducteur (PSUB) et ayant des flancs perpendiculaires à la face avant ; - des étapes (500, 800, 900, 1100) de dépôts de couches diélectriques (ONO, HVSP, NVSP, LVSP) s’accumulant sur les flancs de la première région de grille (GPG) de manière à former des régions d’espaceurs ayant une largeur (w2) dans une direction perpendiculaire aux flancs de la première région de grille ; - une étape de gravure (510) retirant une partie des couches diélectriques (ONO) accumulées sur les flancs de la première région de grille de façon à réduire la largeur (w1) des régions d’espaceurs ; - une première étape d’implantation de dopants (1100) alignée sur les régions d’espaceurs, formant des premières régions de conduction faiblement dopées (LDD0/1) du premier transistor (GP) ; - une deuxième étape d’implantation de dopants (1200) formant des premières régions conduction (SD) du premier transistor (GP), plus fortement dopées que les régions de conduction faiblement dopées (LDD0/1). Procédé selon la revendication 1, dans lequel : - lesdites étapes de dépôts de couches diélectriques comportent une étape (500) de dépôt de couche(s) diélectrique(s) (ONO) antérieure à ladite étape de gravure (510) et au moins une autre étape (800, 900, 1100) de dépôt de couche(s) diélectrique(s) (HVSP, NVSP, LVSP) ultérieure à ladite étape de gravure (510) ; - ladite étape de gravure (510) est adaptée pour retirer la ou les couche(s) diélectrique(s) (ONO) déposée lors de l’étape antérieure (500). Procédé selon la revendication 2, dans lequel l’étape (500) de dépôt de couches diélectriques (ONO) antérieure à l’étape de gravure (510) comporte un dépôt d’une superposition de couches conformes d’oxyde de silicium (O), de nitrure de silicium (N), et d’oxyde de silicium (O). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un deuxième transistor (HV) pour une deuxième gamme de tensions comprenant : - des étapes (300, 400) de formation d’une deuxième région de grille (HVG) sur la face avant (FA) du substrat semiconducteur (PSUB) et ayant des flancs perpendiculaires à la face avant ; - les mêmes étapes (500, 800, 900, 1100) de dépôts de couches diélectriques (ONO, HVSP, NVSP, LVSP) pour former des régions d’espaceurs sur les flancs de la deuxième région de grille (HVG) ; et - une étape de masquage (505) adaptée pour empêcher ledit retrait, lors de l’étape de gravure (510), d’une partie des accumulations de couches diélectriques (ONO) déposées sur les flancs de la deuxième région de grille (HVG). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un troisième transistor à grille flottante (NVM) comprenant : - les mêmes étapes (300, 400) de formation de la première région grille pour former la grille flottante du troisième transistor à grille flottante (NVM), comprenant : - une formation (300) d’une couche diélectrique tunnel (TNOX) sur la face avant (FA) ; - une formation (400) d’une couche électriquement conductrice (P1) sur la couche diélectrique tunnel (TNOX). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un quatrième transistor (SRAM, GO1) pour une quatrième gamme de tensions comprenant : - la même première étape d’implantation de dopants (1100), formant des quatrièmes régions de conduction faiblement dopées (LDD0, LDD1) du quatrième transistor (SRAM, GO1). Procédé selon l’une des revendications précédentes, incluant une fabrication d’un quatrième transistor (SRAM, GO1) pour une quatrième gamme de tensions comprenant : - la même étape de gravure (510) retirant une partie des couches diélectriques (ONO) accumulées sur la face avant (FA) du substrat semiconducteur (PSUB). Circuit intégré comportant un premier transistor (GP) adapté pour une première gamme de tensions, et un deuxième transistor (HV) adapté pour une deuxième gamme de tensions, - le premier transistor (GP) comportant une première région de grille (GPG) et le deuxième transistor (HV) comportant une deuxième région de grille (HVG), les régions de grilles (GPG, HVG) étant situées sur une face avant (FA) d’un substrat semiconducteur (PSUB) et ayant des flancs perpendiculaires à la face avant, et comprenant chacune une couche conductrice (P1) ayant la même constitution et la même épaisseur, - le premier transistor (GP) et le deuxième transistor (HV) comportant une accumulation de couches diélectriques (HVSP, NVSP, LVSP) ayant les mêmes constitutions et les mêmes épaisseurs sur les flancs de leurs régions de grille (P1) de manière à former des régions d’espaceurs ayant, respectivement, une première largeur (w1) et une deuxième largeur (w2) dans une direction perpendiculaire aux flancs des régions de grille, - le premier transistor comportant, dans le substrat semiconducteur (PSUB), des premières régions de conduction faiblement dopées (LDD0/1) alignées sur les régions d’espaceurs, et des premières régions de conduction plus fortement dopées (SD), dans lequel le deuxième transistor (HV) comporte en outre au moins une couche diélectrique supplémentaire (ONO) dans ladite accumulation de manière à former des régions d’espaceurs ayant une deuxième largeur (w2) plus grande que la première largeur (w1) des régions d’espaceurs du premier transistor (GP). Circuit intégré selon la revendication 8, comportant en outre un troisième transistor à grille flottante (NVM) comportant une région de grille flottante (FG) comprenant une couche diélectrique tunnel (TNOX) sur la face avant (FA) et, sur la couche diélectrique tunnel (TNOX), une couche conductrice (P1) ayant la même constitution et la même épaisseur que la couche conductrice (P1) de la première région de grille (GPG) et de la deuxième région de grille (HVG), dans lequel la première région de grille (GPG) comporte une couche diélectrique (TNOX) sur la face avant (FA) ayant la même constitution et la même épaisseur que la couche diélectrique tunnel (TNOX). Circuit intégré selon l’une des revendications 8 ou 9, comportant en outre un quatrième transistor (SRAM, GO1) adapté pour une quatrième gamme de tensions comprenant, dans le substrat semiconducteur (PSUB), des quatrièmes régions de conduction faiblement dopées (LDD0, LDD1) ayant la même constitution et la même profondeur que les premières régions de conductions faiblement dopées (LDD0/1).