INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
La représente un module de commande pour un système d'impression d'étiquettes selon un mode de réalisation ;
Le dispositif 100 comporte également un circuit 106 de mesure et de commande délivrant, par exemple sous la forme de signaux numériques, le signal de commande « Com_PS » ainsi que d’autres signaux de commande destinés au pilotage des circuits du dispositif 100 destinés à commander et protéger le transistor de puissance 102 (ces autres signaux de commande seront détaillés plus loin). Sur l’exemple de la , ces signaux de commande sont délivrés par une unité de commande numérique 108 faisant partie du circuit 106.
Le circuit 106 comporte également, sur l’exemple de la , une unité de traitement de mesure 110 recevant en entrée différents signaux de mesure destinés à être émis par les circuits destinés à commander et protéger le transistor de puissance 102. Ces signaux de mesure seront détaillés plus loin.
Un des circuits destinés à commander et protéger le transistor de puissance 102 correspond à un circuit de commutation nominale 103 du transistor de puissance 102, configuré pour commander une commutation nominale du transistor de puissance 102 d’un état passant à un état bloqué, maintenir le transistor de puissance 102 à l’état bloqué, et commander une commutation nominale du transistor de puissance 102 de l’état bloqué à l’état passant. Comme cela sera décrit plus loin, le maintien du transistor de puissance 102 à l’état passant sera assuré par un autre circuit du dispositif 100.
Sur l’exemple de réalisation représenté sur la , le circuit de commutation nominale 103 comporte un premier circuit push-pull formé par deux interrupteurs correspondant ici à un n-MOSFET 112 et un p-MOSFET 114.
Un premier potentiel électrique de référence V SS1 délivré par l’alimentation programmable 104 est appliqué sur la source du n-MOSFET 112, et le drain du n-MOSFET 112 est couplé à la grille du transistor de puissance 102 à travers une première résistance 116. Un premier potentiel électrique d’alimentation V DD 1 délivré par l’alimentation programmable 104 est appliqué sur la source du p-MOSFET 114, et le drain du p-MOSFET 114 est couplé à la grille du transistor de puissance 102 à travers une diode 117 d'anti-recirculation du courant de grille et une deuxième résistance 118 couplée en série avec la diode 117. La diode 117 permet d’éviter la conduction en inverse du p-MOSFET 114 lors d’un court-circuit de type FUL, c’est-à-dire éviter une réinjection de courant de grille parasite par la diode de substrat du p-MOSFET 114 lorsqu’un défaut de type FUL apparait avec une augmentation de potentiel sur la grille du transistor de puissance 102.
Etant donné que le premier circuit push-pull est destiné à commander les phases de commutation du transistor de puissance 102 en assurant des temps de commutation courts tout en minimisant les pertes par commutation, les valeurs des première et deuxième résistances 116, 118 sont choisies de manière à minimiser les pertes par commutation ou satisfaire, par exemple, un compromis de performances pertes – CEM. A titre d’exemple, les valeurs des première et deuxième résistances 116, 118 peuvent être respectivement égales à 2 Ω et 10 Ω.
Sur l’exemple de réalisation représenté sur la , le circuit de commutation nominale 103 comporte également un premier circuit 120 de conversion de niveau de tension comprenant une première entrée de commande sur laquelle un signal de commande de commutation nominal du transistor de puissance 102, appelé « Ctrl H/L Fast » sur la , est destiné à être appliqué depuis le circuit 106. Ce circuit 120 comporte également des sorties couplées aux grilles des MOSFETs 112 et 114 et sur lesquelles des signaux de commande du premier circuit push-pull sont destinés à être délivrés, en fonction de la valeur du signal de commande « Ctrl H/L Fast ». Le circuit 120 comporte également une deuxième entrée de commande destinée à recevoir un signal de mise à l’état haute impédance des première et deuxième sorties du premier circuit push-pull, appelé « Hi-Z Fast » sur la , depuis le circuit 106. Un tel état haute impédance du premier circuit push-pull correspond à une mise à l’état flottant des tensions de grille des MOSFETs 112, 114. Il convient de noter que cet état flottant n’empêche pas la possibilité d’une conduction en inverse du p-MOSFET 114, la diode 117 étant couplée au drain du p-MOSFET 114 pour éviter cette conduction en inverse.
Le circuit 106 commande le circuit de commutation nominale 103 tel que, lorsque le transistor de puissance 102 est destiné à fonctionner dans un mode de commutation nominal, le circuit de commutation nominale 103 applique, à travers la deuxième résistance 118, un potentiel électrique sur la grille du transistor de puissance 102 commandant la commutation (de l’état passant à l’état bloqué, ou de l’état bloqué à l’état passant) du transistor de puissance 102, via la mise à l’état passant du transistor p-MOSFET 114 et la mise à l’état bloqué du transistor n-MOSFET 112. La valeur du potentiel électrique appliqué sur la grille du transistor de puissance 102 lors d’une commutation est par exemple égale à 20 V. Lorsque le transistor de puissance 102 doit être maintenu à l’état bloqué, le circuit de commutation nominale 103 applique sur la grille du transistor de puissance 102, à travers la première résistance 116, un autre potentiel électrique maintenant le transistor de puissance 102 à l’état bloqué, avec dans ce cas la mise à l’état bloqué du transistor p-MOSFET 114 et la mise à l’état passant du transistor n-MOSFET 112. La valeur du potentiel électrique appliqué sur la grille du transistor de puissance 102 lors d’une commutation est par exemple comprise entre -2 V et -5 V.
Un autre des circuits du dispositif 100 est configuré pour maintenir le transistor de puissance 102 à l’état passant et détecter une augmentation de la valeur de la tension V GS du transistor de puissance 102 au-dessus d’une valeur d’une tension de référence haute appelée V REF_H , ou une baisse de la valeur de la tension V GS en dessous d’une valeur d’une tension de référence basse appelée V REF_L , qui sont représentatives d’un court-circuit du transistor de puissance 102. Cet autre circuit, portant la référence 105, forme donc un circuit de détection de court-circuit du transistor de puissance 102.
Sur l’exemple de réalisation de la , le circuit de détection de court-circuit 105 comporte un interrupteur 122 (correspondant à un transistor p-MOSFET sur l’exemple de la ), appelé premier interrupteur, comprenant une sortie (correspondant au drain du transistor p-MOSFET) couplée à la grille du transistor de puissance 102 à travers une troisième résistance 124 dont la valeur est, dans l’exemple de réalisation décrit ici, égale à 2 kΩ. Un deuxième potentiel électrique d’alimentation V DD2 délivré par l’alimentation programmable 104 est appliqué sur la source du p-MOSFET formant le premier interrupteur 122.
A titre d’exemple, la valeur de la troisième résistance 124 peut être comprise entre 1 kΩ et 5 kΩ. D’une manière générale, le rapport de la valeur de la troisième résistance 124 sur la valeur de la première résistance 116 et le rapport de la valeur de la troisième résistance 124 sur la valeur de la deuxième résistance 118 sont supérieurs ou égaux à 100, contribuant à créer une dépolarisation de la tension de grille lors d’un court-circuit de type HSF ou une surpolarisation par un effet ohmique avec une sensibilité de détection adaptée lors d’un court-circuit de type FUL.
Sur l’exemple de réalisation de la , le circuit de détection de court-circuit 105 comporte également un deuxième circuit 126 de conversion de niveau de tension comprenant une entrée de commande sur laquelle un signal de commande de détection de court-circuit, appelé « Ctrl Vgs Depolar. / Surpolar. SC detec. » et délivré en sortie du circuit 106, est destiné à être appliqué, et configuré pour délivrer, sur une sortie couplée à une entrée de commande du premier interrupteur 122 (la grille du MOSFET dans l’exemple de la ), au moins un signal de commande du premier interrupteur 122. Le circuit 106 commande, grâce au signal « Ctrl Vgs Depolar. / Surpolar. SC detec. », le circuit de détection de court-circuit 105 tel que, lorsque le transistor de puissance 102 fonctionne dans un mode de commutation nominale, le circuit de détection de court-circuit 105 applique, à travers la troisième résistance 124, un potentiel électrique sur la grille du transistor de puissance 102 commandant le maintien à l’état passant du transistor de puissance 102 via la mise à l’état passant du premier interrupteur 122. La valeur du potentiel électrique appliqué sur la grille du transistor de puissance 102 lors d’un maintien à l’état passant du transistor de puissance 102 est par exemple comprise entre 15 V et 20 V.
La représente des exemples de signaux de commande appliqués par le circuit de commutation nominale 103 et le circuit de détection de court-circuit 105 sur la grille du transistor de puissance 102. La référence 10 désigne le signal de commande appliqué par le circuit de commutation nominale 103 lors d’une phase de commutation du transistor de puissance 102 passant de l’état bloqué à l’état passant entre les instants t1 et t2, et lors d’une phase de commutation du transistor de puissance 102 passant de l’état passant à l’état bloqué entre les instants t3 et t4. La référence 20 désigne le signal de commande appliqué par le circuit de détection de court-circuit 105 et qui a une valeur positive lorsque le transistor de puissance 102 est maintenu à l’état passant. En pratique, la détection de court-circuit n'est effective qu'entre les temps t2 à t3. En effet, entre t1 et t2 et entre t3 et t4, le circuit de commutation nominale 103 est activé en parallèle du circuit de conversion de tension 126 du circuit de détection de court-circuit 105. Compte tenu des plus faibles valeurs des résistances 116, 118, le circuit de détection de court-circuit 105 n’utilise pas toute sa sensibilité de détection. En d’autres termes, les intervalles de temps t2 – t1 et t4 – t3 se comportent comme des intervalles de masquage vis-à-vis de la détection d'un défaut de court-circuit éventuel.
Le circuit de détection de court-circuit 105 comporte également un premier circuit comparateur 128 comprenant, sur l’exemple de la , une entrée non inverseuse couplée à la grille du transistor de puissance 102 et recevant donc le potentiel de grille V G (ou la tension V GS ). Le premier circuit comparateur 128 comporte également une entrée inverseuse sur laquelle la tension de référence haute V REF _H est appliquée. Ce premier comparateur 128 délivre en sortie un signal appelé « Vgs Surpolar. / SC detec. » dont la valeur est positive lorsque la valeur de la tension V GS dépasse la valeur de cette tension de référence haute V REF_H , et qui est envoyé en entrée de l’unité de traitement de mesure 110 du circuit 106.
Lorsque la tension V GS dépasse cette tension de référence haute V REF_H , cela signifie qu’un court-circuit de type FUL est détecté au niveau du transistor de puissance 102. En effet, dans le cas d’un tel court-circuit de type FUL, la variation dv/dt subie par le transistor entre ses électrodes de drain et de source conduit à une élévation de potentiel de son drain par rapport à sa source et à l’apparition, via un couplage capacitif drain – grille interne à tout transistor de puissance, d'un courant capacitif de plusieurs centaines de mA circulant depuis la grille du transistor de puissance 102 vers la troisième résistance 124 qui élève anormalement la tension de grille (phénomène de surpolarisation ohmique) d’un ou plusieurs volts au-dessus de la tension nominale de commande. L’apparition d’un tel court-circuit de type FUL est schématisé sur la qui représente le bras du convertisseur 200 dont fait partie le transistor 102 et qui est soumis à un défaut de charge symbolisé par une résistance 202. Sur l’exemple de la , le transistor de puissance 102 est à l’état passant, avec une tension de commande Vcde de 18 V appliquée sur sa grille, et l’autre transistor de puissance, désigné par la référence 204, du bras du convertisseur 200 est à l’état bloqué, avec une tension de commande égale à -3 V appliquée sur sa grille.
Lorsque la valeur de la troisième résistance 124 est très supérieure à celle de la deuxième résistance 118 (ce qui est le cas pour les exemples de valeurs précédemment décrits), le circuit de détection de court-circuit 105 peut être laissé actif (transistor 122 laissé à l’état passant) lors des phases de commutation déclenchées par le circuit de commutation nominal 103.
Dans certains modes de réalisation de la présente divulgation, dans S3, la réaction est effectuée entre 550 °C et 1 100 °C. En outre, la réaction est effectuée pendant 2 min à 60 min.
Dans certains modes de réalisation de la présente divulgation, dans S3, le ou les gaz protecteurs sont choisis dans le groupe consistant en l’azote, l’argon, l’oxygène et leurs mélanges, et le débit d’admission du ou des gaz protecteurs est de 5 sccm à 50 sccm.
La présente divulgation fournit également l’utilisation du procédé décrit ci-dessus dans la préparation d’une batterie au lithium-ion, ou plus particulièrement un procédé de préparation d’une batterie au lithium-ion comprenant au moins les étapes S1 à S3.
Selon un mode de réalisation préféré de la présente divulgation, la présente divulgation a au moins les effets bénéfiques suivants.
1. Dans la présente divulgation, un matériau de cathode ternaire à haute teneur en nickel fritté et broyé est d’abord davantage fritté avec de l’ozone. D’une part, sous la forte oxydabilité de l’ozone, les alcalins résiduels réagissent davantage avec le nickel divalent qui n’est pas oxydé, et une quantité extrêmement petite d’hydroxyde de lithium et de carbonate de lithium dans le lithium résiduel sera progressivement décomposée en oxyde de lithium. D’autre part, le lithium résiduel en surface est également davantage oxydé en peroxyde de lithium, et le peroxyde de lithium réagit avec le tétrachlorure de titane pour produire du titanate de lithium, en réalisant ainsi la neutralisation du lithium résiduel sur la surface du matériau de cathode ternaire à haute teneur en nickel. Finalement, le tétrachlorure de titane et l’oxygène sont soumis à une réaction de dépôt en phase vapeur pour déposer une couche de revêtement de particules de dioxyde de titane sur la surface du matériau de cathode ternaire à haute teneur en nickel. Un principe de réaction est le suivant :
O 3 +3Li 2 O→3Li 2 O 2 ;
2Li 2 O 2 +TiCl 4 →Li 2 TiO 3 +Li 2 O+2Cl 2 ; et
O 2 +TiCl 4 →TiO 2 +2Cl 2 .
2. Le matériau de cathode ternaire à haute teneur en nickel est en outre fritté avec de l’ozone, et le lithium résiduel sur la surface est oxydé et ensuite neutralisé par le tétrachlorure de titane pour produire du titanate de lithium, ce qui résout les problèmes causés par les alcalins résiduels, tels que l’absorption d’eau et la production de substance gélatineuse, réduit l’alcalinité de la surface du matériau et évite la précipitation du lithium dans le réseau causée par le lavage à l’eau pour éliminer le lithium résiduel ; en plus, le dioxyde de titane est revêtu sur la surface du matériau par dépôt en phase vapeur. Le tétrachlorure de titane est utilisé comme matière première tout au long du procédé, ce qui évite un procédé complexe en raison du remplacement de la matière première. Le procédé de la présente divulgation peut réduire une teneur en alcalins résiduels sur la surface du matériau ternaire à haute teneur en nickel et protéger la structure interne du matériau ternaire à haute teneur en nickel par un revêtement de dioxyde de titane, de manière à garantir la maniabilité, les performances de sécurité et les performances électrochimiques du matériau ternaire à haute teneur en nickel.
La présente divulgation est décrite plus en détail ci-dessous en se référant aux dessins et exemples joints.
est une image prise par microscopie électronique à balayage (MEB) d’un matériau de cathode ternaire à haute teneur en nickel revêtu de dioxyde de titane préparé dans l’exemple 1 de la présente divulgation.
Le concept de la présente divulgation et les effets techniques produits par celle-ci vont être décrits ci-dessous de manière claire et complète en se référant aux exemples, afin de bien comprendre les objectifs, les caractéristiques et les effets de la présente divulgation. Évidemment, les exemples décrits sont seulement une partie de tous les exemples de la présente divulgation. Tous les autres exemples obtenus sans effort créatif par l’homme du métier sur la base des exemples de la présente divulgation tomberont dans la portée de protection de la présente divulgation.
Étape 1. Un matériau de cathode ternaire à haute teneur en nickel fritté et broyé (NCM811, formule chimique : LiNi 0,8 Co 0,1 Mn 0,1 O 2 ) a été placé dans une chambre de réaction d’un dispositif de dépôt en phase vapeur, dans lequel un taux de remplissage du matériau de cathode ternaire à haute teneur en nickel était de 5 % ; et de l’ozone y a été introduit à un débit de 50 sccm, et le matériau a d’abord été chauffé à 700 °C et soumis à une réaction à cette température pendant 5 h, puis refroidi jusqu’à 110 °C et maintenu à cette température pendant 1,5 h.
Étape 2 : De l’azote a été introduit et l’ozone a été évacué, et le matériau a été chauffé à 150 °C.
- le contrôleur 21 du dispositif D_BOB indique au dispositif D_ALICE, via le bloc d’émission/réception RF 23, par un message transmis sur le canal classique 40, la base de polarisation choisie pour chaque photon de la séquence reçue à l’étape 102 ;
- chaque contrôleur 11, respectivement 21, compare ensuite pour chaque rang dans la séquence, la base de polarisation choisie reçue sur le canal classique 40 et la base de polarisation associée à ce rang qui est stockée, dans la mémoire du dispositif 10, respectivement 20 ; il ne retient sélectivement (étape de Sifting) que les qubits générés (D_ALICE 10) et mesurés (D_BOB 20) sur une même base. Statistiquement seuls 50% des bits sont retenus.
Tous ces qubits retenus ont été transmis à Bob, avec une probabilité de 1-ε, c’est-à-dire aux erreurs près induites par les bruits, les défauts de réglage / synchronisation et les imperfections de réalisation. Le sifting a permis d’écarter les qubits dont la détection a été réalisée sur une autre base que la base de génération, ces qubits étant non fiables (à 50% : donc aléatoires). Chaque qubit retenu est identifié par son rang dans la séquence émise par D_ALICE/reçue par D_BOB.
Dans l’exemple en , les bits de rang 1, 3, 6 et 8 sont ainsi seuls retenus, parmi les huit premiers bits de la séquence, pour la suite des étapes.
Etape 104
Les blocs de contrôle 11 et 21 évaluent ensuite le taux d'erreurs de transmission des qubits (QBER pour ‘Quantum Bit Error Rate) séparant leurs ensembles respectifs de bits retenus à l’étape 103 de sfiting, afin de détecter l’interception éventuelle par Eve, d’évaluer la quantité d’information interceptée par Eve sur le canal quantique lors de la transmission à l’étape 101 et pour sélectionner éventuellement, en fonction du taux d’erreur évalué, un code correcteur d’erreur (choix du code et du rendement) ou pour paramétrer un protocole itératif de correction d’erreur par requête/réponse pour la suite du traitement. Pour ce faire, un certain nombre de qubits sont "sacrifiés" puisqu'ils sont communiqués sur le canal classique 40 : ils sont eux aussi écartés des bits retenus par les blocs de contrôle 11 et 21 pour la suite du post-traitement.
En fonction de la comparaison entre cette évaluation du taux d’erreurs et un seuil donné (déterminant si un tiers a écouté le canal quantique pendant la transmission des qubits), il est mis fin à la présente opération de distribution (qui pourra alors être ré-initiée à partir de l’étape 101) ; dans le cas contraire, l’étape 105 est mise en œuvre.
Etape 105
Dans cette étape 105, en référence à la , chaque bloc de contrôle 11, respectivement 21, en parallèle l’un de l’autre, partitionne en trois ensembles les M qubits issus du sifting 103 et retenus à l’issue de l’étape 104, selon une règle de partition commune et prédéfinie : un ensemble 60_1 de N qubits, destinés à constituer la Sifted Key respectivement pour Alice et Bob (la règle de partition les définit par exemple comme les N bits de plus faible rang, ou alors de plus fort rang) ; et les M-N qubits restant sont répartis, eux, en deux ensembles : un ensemble 60_2 des qubits de valeur 0 et un ensemble des qubits 60_3 des bits de valeur 1.
Le bloc de contrôle 11, 21 stocke en mémoire 14, 24, pour chacun des M bits, une indication de l’ensemble 60_1, 60_2 ou 60_3 auquel ce bit a été affecté, en association avec la valeur du bit.
L’ensemble 60_2 des bits de valeur 0 comporte P bits et l’ensemble des bits 60_3 des bits de valeur 1 comporte Q bits. La génération aléatoire est supposée produire des ‘0’ et des‘1’ de manière indépendante et équi-probable. Pour M-N assez grand, par exemple supérieur à 20 , en général P ≈ Q.
Dans l’exemple représenté en , M = 105, N = 100, P = 3 et Q =2.
La liste 61 des numéros d’index en indique le numéro d’index associé à chacun des M qubits. Suivant les modes de réalisation, le numéro d’index est égal au rang (i.e. numéro d’ordre) du qubit dans la séquence émise/reçue (avant sifting), ou est égal au rang du qubit dans les M qubits retenus (après sifting) parmi les N0 bits transmis ou plus généralement déterminé en fonction d’un tel rang du qubit parmi les qubits. Notamment si le numéro d’index est différent du rang, le bloc de contrôle 11, 21 stocke en outre en mémoire 14, 24, pour chacun des M bits, le numéro d’index associé à ce bit. La règle de définition du numéro d’index est bien sûr commune aux dispositifs D_ALICE 10 et D_BOB 20 et est prédéfinie.
Dans l’exemple de la :
- les numéros d’index des qubits affectés à l’ensemble 60_2 des qubits égaux à 0 sont : 101, 102 et 104, tandis que les numéros d’index des qubits affectés à l’ensemble 60_3 des qubits égaux à 1 sont : 103, 105 ;
- la Sifted Key est définie par la suite des qubits associés aux numéros d’index 1 à 100.
Lorsque la portion non soudée est éjectée lors du retrait de l’ensemble 7 soudé du bâti de soudage, un trou subsiste dans le logement 13 à la place de la portion non soudée. Ce trou doit être bouché par exemple avec un filler.
La illustre un deuxième mode de mise en œuvre d’un ensemble de soudure 16 comprenant une première pièce 17 disposée sur une deuxième pièce 18, un logement 19 étant pratiqué dans une première zone de soudage 20 de la première pièce 17 et dans une deuxième zone de soudage 21 de la deuxième pièce 18.
Le logement 19 est destiné à recevoir un moyen de positionnement et de maintien 22 de la première zone de soudage de la première pièce sur la deuxième zone de soudage de la deuxième pièce.
Ce deuxième mode de mise en œuvre diffère du premier mode de mise en œuvre en ce que le moyen de positionnement 22 est un insert ne comprenant qu’une tige 22a, et donc en ce que le logement 19 est fermé et inaccessible lorsque la première pièce 17 est disposée sur la deuxième pièce 18. En effet, le logement 19 est composé d’une première portion usinée dans la première zone de soudage 20 et d’une deuxième portion usinée dans la deuxième zone de soudage 21, comme sur le premier mode de mise en œuvre. La première portion du logement 19 est identique à celle du logement 13, et à la différence du premier mode de mise en œuvre, la deuxième cavité est symétrique à la première cavité par rapport au plan des surfaces en contact des première et deuxième pièces 17 et 18.
Pour le deuxième mode de mise en œuvre illustré sur la , l’installation E2 du moyen de positionnement et de maintien 22 est nécessairement antérieur au positionnement de la première pièce 17 sur la deuxième pièce 18, le logement 19 dans le deuxième mode de mise en œuvre n’étant pas accessible lorsque la surface inférieure 17a de la première pièce 17 est disposée sur la surface supérieure 18a de la deuxième pièce 18.