INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Enfin, et comme cela est représenté sur la , l’étape de soudage E30 est généralement mise en œuvre de sorte que la direction de soudage 23 soit quasiment parallèle ou confondue avec la direction de laminage de la première tôle épaisse 3 et la direction de laminage de la deuxième tôle épaisse 5. En d’autres termes, la première tôle épaisse 3 et la deuxième tôle épaisse 5 sont soudées entre elles le long de leur direction de laminage pour former l’assemblage intermédiaire soudé 7. Les dispositions précédemment décrites permettent de mettre en œuvre l’étape de soudage E30 plus simplement.
Selon un mode de réalisation non limitatif, le procédé de fabrication peut également comprendre une étape de préformage E35, mise en œuvre entre l’étape de soudage E30 et une étape de déformation E40 qui sera décrite ci-après. Lors de cette étape de préformage E35, l’assemblage intermédiaire soudé 7 est préformé par roulage ou presse. De cette manière, il est possible de prévoir un assemblage intermédiaire soudé 7 de plus grande taille qui soit apte à être inséré dans une enceinte permettant la mise en œuvre de l’étape de déformation E40.
Lors de cette étape de déformation E40, l’assemblage intermédiaire soudé 7 est déformé par une technique de formage par explosion, de sorte à former un assemblage intermédiaire déformé 9. Par exemple, ladite technique de formage par explosion peut être un hydroformage à haute énergie, appelé également « High-Energy HydroForming » (HEHF), selon la dénomination anglo-saxonne dédiée. Selon un mode de réalisation, l’étape de déformation est réalisé à des vitesses de déformation comprises entre 100 s -1 et 1000 s -1 , préférentiellement entre 200 s -1 et 500 s -1 .La illustre de manière schématique un mode de réalisation non limitatif de l’étape de déformation E40. Selon ce mode de réalisation, l’étape de déformation E40 comprend tout d’abord une première phase E41 dans laquelle l’assemblage intermédiaire soudé 7 est fixé sur un moule de déformation 31 par l’intermédiaire de moyens de fixation. Le moule de déformation 31 définit intérieurement une cavité de déformation 32 qui peut être connectée à un dispositif de mise sous vide, de manière à appliquer une dépression dans la cavité de déformation 32. L’ensemble constitué du moule de déformation 31 fixé à l’assemblage intermédiaire soudé 7 sur laquelle une charge explosive 33 est positionnée est placé dans une cuve remplie d’eau. Lors d’une deuxième phase E42, l’explosion de la charge explosive 33 est déclenchée, conduisant à la déformation de l’assemblage intermédiaire soudé 7. Cette déformation conduit ensuite à la phase E43 dans laquelle l’assemblage intermédiaire soudé 7 vient épouser la forme du moule de déformation 31, et former ainsi l’assemblage intermédiaire déformé 9.
Optionnellement, le procédé de fabrication comprend ensuite une étape d’usinage E50, dans laquelle la zone de soudage 21 de l’assemblage intermédiaire soudé 7, ou de l’assemblage intermédiaire déformé 9 est usinée. Cette étape d’usinage peut être mise en œuvre soit après l’étape de soudage E30, soit après l’étape de déformation E40.
Enfin, le procédé de fabrication comprend une étape de revenu E60, dans laquelle l’assemblage intermédiaire déformé 9 est durci par précipitation, de sorte à obtenir le panneau final 1 à un état métallurgique final. Généralement l’état métallurgique final du panneau final 1 est un état T8 ou T8X. Ainsi le panneau final 1 est durci et présente une bonne résistance à la corrosion. L’étape de revenu E60 est mise en œuvre en plaçant l’assemblage intermédiaire déformé 9 à au moins une température de revenu comprise entre 100 °C et 190 °C, préférentiellement entre 120 °C et 170 °C, et pendant au moins une durée de revenu comprise entre 5 h et 100 h. Plus particulièrement, il est possible de définir ladite durée de revenu en fonction d’un temps équivalent t eq grâce à la formule suivante :
Dans cette formule ledit temps équivalent t eq est exprimée en heures, T est la température de revenu exprimée en Kelvin ; t est le temps exprimé en heures ; et Tref est une température de référence fixée à 428 K. De manière générale, la constante Q/R = 16378 K est dérivée de l'énergie d'activation pour la diffusion du Cuivre Q = 136100 J/mol et R correspond à la constante des gaz parfaits R=8.314 J /mol/K.
Selon un mode de réalisation de l’invention, la durée de revenu est telle que le temps équivalent t eq à 428 K est compris entre 10h et 100h.
Préférentiellement, le temps équivalent est compris entre 30h et 70h lorsque l’assemblage intermédiaire comprend une première tôle épaisse 3 et une deuxième tôle épaisse 5 en un alliage d’aluminium de composition c3 (en % en poids) : Cu : 4,5 – 6,5 ; Mg : 0 – 0,8, préférentiellement 0,2 – 0,8 ; Ag : 0 – 0,6, préférentiellement 0,1 – 0,5 ; Mn : 0,2 – 0,6 ; Zr : 0,05 – 0,15 ; Zn : 0 – 0,5 ; Ti : 0 – 0,15 ; Si : 0,15 max ; Fe : 0.1 max ; autres éléments <0,05 chacun, et <0,15 du total ; le reste aluminium.
Préférentiellement, le temps équivalent est compris entre 10h et 30h lorsque l’assemblage intermédiaire comprend une première tôle épaisse 3 et une deuxième tôle épaisse 5 en un alliage d’aluminium de composition c4 (en % en poids) : Cu : 3,2 – 4,0 ; Mg : 0,2 – 0,7 ; Li : 0,7 – 1,5, préférentiellement 0,9 – 1,3 ; Ag : 0 – 0,5, préférentiellement 0,1 – 0,4, ou inférieur à 0,1 ; Mn : 0,1 – 0,5 ; Zr : 0,05 – 0,15 ; Zn : 0 – 0,7, préférentiellement inférieur à 0,25 ; Ti : 0 – 0,15 ; Si : 0,15 max ; Fe : 0.1 max ; autres éléments <0,05 chacun, et <0,15 du total ; le reste aluminium.
Selon un mode de réalisation, l’étape de revenu E60 comprend plusieurs paliers de revenu pendant lesquels l’assemblage intermédiaire déformé est placé à différentes températures de revenu pendant différentes durées ou non.
Ainsi, chacun des calculateurs est de type duplex, c’est-à-dire qu’il comprend deux modules similaires, appelés unité A et unité B, configurés pour contrôler des actionneurs selon un haut niveau d’intégrité. Chaque unité mets en œuvre des partitions logicielles d’un même logiciel. L’unité agissant en mode moniteur surveille l’unité agissant en mode commande de façon à détecter une éventuelle défaillance du couple d’unité A et B.
Au sein d'une unité, deux partitions logicielles couplées sont séparées dans l’unité A et l’unité B pour que toute erreur d'une partition ne puisse pas être répercutée sur l'autre, garantissant des opérations de haute intégrité.
Les partitions logicielles de l’unité A sont liées avec celles de l’unité B.
La présente un exemple de l’art antérieur. La partition logicielle P1(A) mise en œuvre dans l'unité A et la partition logicielle P1(B) mise en œuvre dans l'unité B effectuent des opérations basées sur des données entrées similaires (Input 1, Input 2, Input 3). Des sources redondantes sont utilisées pour faire face aux objectifs de sécurité et s'assurer que tout comportement anormal d'une entrée est détecté, passivé et isolé,
Les sorties, les résultats des calculs de la partition logicielle P1(A), sont relues par la partition logicielle P1(B). Toute divergence confirmée par l'une ou l'autre des partitions conduit les deux partitions jumelées à arrêter et à transférer leurs opérations à une autre paire sur un autre calculateur.
Toute unité du calculateur planifie à l'infini une trame principale (MAF), « major frame » en anglais. Une trame principale (MAF) est composée de plusieurs trames mineures (MIF), « minor frame » en anglais. Chaque trame mineure (MIF) planifie une séquence de partitions de logiciels configurée de manière statique. Chaque trame mineure (MIF) est couplée à une trame mineure (MIF) dans l'unité opposée du même calculateur. Les trames mineures couplées peuvent être décalés d'une durée variable mais limitée.
L’unité A et l'unité B sont synchronisées de manière à lancer les partitions P1(A) et P1(B) de manière synchronisée. Le démarrage d’une trame mineure (MAF) pour des partitions couplées (au démarrage de la plate-forme et au redémarrage de la partition) est synchronisé.
Le formalisme imposé par des calculateurs de type duplex permet de programmer tout ou partie des partitions de logiciel dans le même sous-cycle.
Chaque unité A et B comporte sa propre horloge. Bien que basé sur les même données, l'asynchronisme entre les voies créé des calculs asynchrones, dont les résultats sont différents. Il devient donc difficile et/ou impossible d'effectuer des surveillances de grandes précisions, et les commandes de vol ne peuvent donc pas faire de calcul en temps et complexité très restreint.
Aujourd’hui, chacune des unités A et B a besoin des données d’entrées nécessaires à la partition logicielle P1(A) ainsi que celles nécessaires à la partition logicielle P1(B) afin de pouvoir effectuer sa fonction de surveillance envers l’autre unité. L’intégralité des données doit donc être acquise une première fois par l’unité A et une deuxième fois par l’unité B.
L’invention permet de palier à cet inconvénient. Elle concerne un système de commande de vol d’un aéronef comprenant un ensemble d’actionneurs de contrôle d’aéronef et un ensemble de calculateurs de commande de vol prévus pour commander les actionneurs de l’ensemble d’actionneurs, chaque calculateur est de type duplex, comprenant une première et deuxième unités de calculs configurées pour mettre en œuvre des partitions logicielles à partir de données d’entrées, caractérisé en ce qu’au moins une donnée d’entrée synchronisée est acquise par une partition logicielle de la première unité de calcul puis transmise à une partition logicielle de la deuxième unité de calcul, les partitions logicielle de la première unité de calcul de la deuxième unité de calcul étant couplées.
Un calculateur selon l’invention comporte deux unités A et B configurées pour mettre en œuvre des partitions de logiciel P1(A) par l’unité A et des partitions logiciel P1(B) par l’unité B, les partitions logicielles P1(A) et P1(B) étant couplées.
La représente un schéma-blocs d'un mode de réalisation d'un pixel d'affichage 12 i,j de l'écran d'affichage 10. Pour un écran d'affichage couleur, le pixel d'affichage 12 i,j comprend au moins trois diodes électroluminescentes émettant des rayonnements de différentes couleurs, une seule diode électroluminescente LED étant représentée en . Chaque diode électroluminescente LED est reliée en série à une source de courant commandable CS, comprenant par exemple un transistor MOS. Dans le présent exemple, pour chaque diode électroluminescente LED, l'anode de la diode électroluminescente LED reçoit un potentiel de référence haut Vcc, reçu au niveau d'un plot conducteur P_Vcc du pixel d'affichage 12 i,j , et la cathode de la diode électroluminescente LED est par exemple reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant le potentiel de référence bas Gnd, reçu au niveau d'un plot conducteur P_Gnd du pixel d'affichage 12 i,j . A titre de variante, la cathode de la diode électroluminescente LED reçoit le potentiel de référence bas Gnd et l'anode de la diode électroluminescente LED est reliée à une borne de la source de courant commandable CS, l'autre borne de la source de courant commandable CS recevant le potentiel de référence haut Vcc.
Le pixel d'affichage 12 i,j comprend en outre un circuit 40 pour commander la source de courant commandable CS. Le circuit de commande 40 peut en particulier comprendre des composants électroniques tels que des transistors MOS. Il peut être souhaitable d'utiliser une tension d'alimentation réduite, inférieure à 4 V, par exemple de l'ordre de 1 V ou de 1,8 V, pour alimenter les composants électroniques du circuit de commande 40, cette tension d'alimentation réduite correspondant par exemple à la tension susceptible d'être appliquée entre les bornes de puissance des transistors MOS. Pour ce faire, le pixel d'affichage 12 i,j peut comprendre un circuit 42 (Génération de Vdd) pour fournir, à partir de la tension d'alimentation Vcc, une tension d'alimentation réduite Vdd utilisée en particulier pour alimenter le circuit de commande 40. Le circuit 42 comprend par exemple un diviseur de tension.
Selon un mode de réalisation, le signal de synchronisation Com i , reçu au niveau d'un plot conducteur P_Row de chaque pixel d'affichage 12 i,j , est un signal binaire alternant entre un état logique bas "0" et un état logique haut "1", l'état logique bas correspondant au potentiel de référence bas Gnd et l'état logique haut "1" correspondant à la tension d'alimentation Vdd. Le signal de données Data j , reçu au niveau d'un plot conducteur P_Col de chaque pixel d'affichage 12 i,j , est un signal binaire alternant entre un état logique bas "0" et un état logique haut "1", l'état logique bas correspondant au potentiel de référence bas Gnd et l'état logique haut "1" correspondant à la tension d'alimentation Vdd.
Le circuit de commande 40 comprend un circuit 46 (Sélection de Mode) relié au plot conducteur P_Col recevant le signal de données Data j et relié au plot conducteur P_Row recevant le signal de synchronisation Com i , et configuré pour fournir un signal d'horloge Clk à partir du signal de synchronisation Com i et un signal de données Data à partir du signal de données Data j à un circuit de stockage 48 (Registres de données de couleur) ou pour fournir un signal de synchronisation de modulation PWM à partir du signal de synchronisation Com i à un circuit 50 (Commande LED) pour commander la source de courant commandable CS associée à chaque diode électroluminescente LED.
Le circuit de stockage 48 est synchronisé par le signal d'horloge Clk et est configuré pour stocker des signaux numériques de couleur R, G, B sur la base des données numériques reçues Data. Les signaux numériques de couleur R, G, B comprennent chacun un nombre NB de bits et sont représentatifs des composantes couleur du pixel d'image à afficher. Le circuit 50 (LED driver) est configuré pour commander les sources de courant commandables CS reliées aux diodes électroluminescentes LED avec des signaux I_red, I_green et I_blue, obtenus à partir des signaux de couleur numériques R, G, B, et à partir du signal de synchronisation de modulation PWM.
La représente un chronogramme du signal de synchronisation Com i et du signal de données Data j envoyés à un pixel d'affichage 12 i,j selon un mode de réalisation d'un procédé de commande du pixel d'affichage 12 i,j . Des régions noires correspondent à des périodes de temps auxquelles le signal de synchronisation Com i / le signal de données Data j alterne entre les états logiques "0" et "1".
L'affichage d'un nouveau pixel d'image par un pixel d'affichage 12 i,j , où i varie de 1 à M et j varie de 1 à N, comprend une première phase P1 suivie d'une deuxième phase P2. Pendant la première phase P1, également appelée phase de programmation, le pixel d'affichage 12 i,j est sélectionné et le signal de données Data j est transmis au pixel d'affichage sélectionné 12 i,j . Les signaux numériques de couleur R, G, B sont stockés par le pixel d'affichage sélectionné 12 i,j sur la base des signaux de données reçus Data j . Pendant la deuxième phase P2, également appelée phase d'affichage, les diodes électroluminescentes du pixel d'affichage 12 i,j sont commandées à partir des signaux numériques de couleur R, G, B, pour afficher le pixel d'image. La phase d'affichage P2 est suivie par la phase de programmation P1 pour un nouveau pixel d'image.
Selon un mode de réalisation, la sélection d'un pixel d'affichage 12 i,j pendant la phase P1 est déclenchée par la fourniture simultanée d'un premier motif du signal de synchronisation Com i et d'un deuxième motif du signal de données Data j et est achevée par la fourniture simultanée d'un troisième motif du signal de synchronisation Com i et d'un quatrième motif du signal de données Data j . Selon un mode de réalisation, le premier motif du signal de synchronisation Com i pour déclencher la phase P1 est identique au troisième motif du signal de synchronisation Com i pour achever la phase P1 et le deuxième motif du signal de données Data j pour déclencher la phase P1 est différent du quatrième motif du signal de données Data j pour achever la phase P1. Pendant la phase P1, le signal de synchronisation Com i ne présente pas le premier motif en même temps que le signal de données Data j présente le deuxième motif. Selon un mode de réalisation, la commande des diodes électroluminescentes LED pendant la phase P2 commence dès que la phase P1 s'achève.
Selon un mode de réalisation, les signaux utilisés par le pixel d'affichage 12 i,j pendant la phase P1 pour stocker tous les signaux numériques de couleur R, G, B dans le circuit de stockage 48 et également pendant la phase P2 pour commander les diodes électroluminescentes LED n'ont pas besoin de présenter simultanément les premier et deuxième motifs, ni simultanément les troisième et quatrième motifs. Par conséquent, la combinaison simultanée des premier et deuxième motifs ou la combinaison simultanée des troisième et quatrième motifs peut être empêchée de se produire par inadvertance pendant la phase de programmation P1 et/ou pendant la phase d'affichage P2, mais est seulement spécifiquement envoyée intentionnellement pour déclencher/achever la phase de programmation P1 et/ou la phase d'affichage P2.
Selon un mode de réalisation, les diodes électroluminescentes LED du pixel d'affichage 12 i,j sont commandées par modulation de largeur d'impulsion pendant une phase P2. Pour ce faire, pendant une phase d'affichage P2, le signal de synchronisation Com i présente une succession d'impulsions, par exemple à l'état logique "0", qui cadence le fonctionnement du circuit 50 pour la commande des diodes électroluminescentes LED par une modulation de largeur d'impulsion. Le nombre d'impulsions dans la succession d'impulsions correspond au nombre NB de bits de chaque signal de couleur numérique R, G et B. A titre d'exemple, lorsque la source de courant CS correspond à un transistor MOS, ce transistor est passant ou est bloqué, à la fréquence des impulsions du signal de synchronisation Com i , en fonction de la valeur logique "0" ou "1" de chaque bit du signal de couleur R, G ou B, depuis le bit le plus significatif jusqu'au bit le moins significatif, ce transistor étant maintenu passant ou bloqué jusqu'à l'impulsion suivante du signal de synchronisation Com i . La durée entre deux impulsions successives du signal de synchronisation Com i est divisée à chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente est allumée dépende de la valeur du signal de couleur R, G ou B. A titre de variante, le transistor est passant ou est bloqué, à la fréquence des impulsions du signal de synchronisation Com i , en fonction de la valeur logique "0" ou "1" de chaque bit du signal de couleur R, G ou B, depuis le bit le moins significatif jusqu'au bit le plus significatif, le transistor étant maintenu passant ou bloqué jusqu'à l'impulsion suivante du signal de synchronisation Com i . La durée entre deux impulsions successives du signal de synchronisation Com i est ensuite multipliée à chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente est allumée dépende de la valeur du signal de couleur R, G ou B. En , une nouvelle phase d'écriture P1 suit l'impulsion du signal de synchronisation Com i de la phase d'affichage précédente P2 correspondant au bit le moins significatif du signal de couleur R, G ou B. Selon un autre mode de réalisation, la succession d'impulsions du signal de synchronisation de signaux Com i peut être répétée jusqu'à l'affichage d'un autre pixel d'image. Dans ce cas, la succession d'impulsions du signal de synchronisation de signaux Com i constitue un cycle d'affichage et la phase d'affichage P2 comprend plus d'un cycle d'affichage. Selon un mode de réalisation, le signal de données Data j demeure à un état logique stable, par exemple à l'état logique "0", pendant chaque impulsion du signal de synchronisation Com i utilisé pour la modulation de largeur d'impulsion pendant la phase P2.
Selon un mode de réalisation, le signal d'horloge Clk est égal au signal de synchronisation Com i pendant la phase P1 et le signal Data est égal au signal de données Data j pendant la phase P1. Des bits sont stockés dans le circuit de stockage 48 synchronisé par le signal d'horloge Clk. Cela signifie que le signal d'horloge Clk déclenche le stockage des bits du signal Data dans le circuit de stockage 48. A titre d'exemple, lorsque le circuit de stockage 48 comprend plusieurs cellules mémoire, les mises à jour des bits stockés dans les cellules mémoire sont déclenchées par le signal d'horloge Clk. En particulier, pendant la phase P1, une mise à jour du circuit de stockage 48 peut être effectuée seulement à chaque front montant du signal de synchronisation Com i , ou seulement à chaque front descendant du signal de synchronisation Com i , ou à chaque front montant et à chaque front descendant du signal de synchronisation Com i . Le bit qui est stocké dans une cellule mémoire du circuit de stockage 48 peut être égal au niveau logique du signal Data au moment de la mise à jour.
La , la , la , la , la et la représentent des chronogrammes du signal de synchronisation Com i et du signal de données Data j envoyés à un pixel d'affichage 12 i,j selon des modes de réalisation d'un procédé de sélection du pixel d'affichage. Dans ces figures, la phase de programmation P1 commence à un instant P1_Start et s'achève à un instant P1_End. Pendant la phase P1, des bits sont stockés dans le circuit de stockage 48 du pixel d'affichage 12 i,j . Pendant la phase P1, le circuit 46 envoie le signal d'horloge Clk au circuit de stockage 48. Le signal d'horloge Clk est égal au signal de synchronisation Com i pendant la phase P1 et le signal Data est égal au signal de données Data j pendant la phase P1. Les bits successifs du signal de données Data j envoyés au circuit de stockage 48 sont indiqués dans les à 10 par une référence "0/1". Selon un mode de réalisation, les bits sont envoyés au circuit de stockage 48 depuis le bit le plus significatif MSB jusqu'au bit le moins significatif LSB des signaux numériques de couleur R, G, B à stocker dans le circuit de stockage 48. Pendant la phase P1, certains bits D du signal Data j peuvent ne pas correspondre aux bits des signaux numériques R, G, B. Cela peut être le cas du premier bit du signal Data j envoyé au circuit de stockage 48 après l'instant P1_Start et/ou du dernier bit du signal Data j envoyé au circuit de stockage 48 avant l'instant P1_End.
Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant deux fronts montants successifs, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte le deuxième front montant, à l'instant P1_Start, des deux fronts montants successifs du signal de données Data j alors que le signal de synchronisation Com i demeure au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte le deuxième front descendant, à l'instant P1_End, des deux fronts descendants successifs du signal de données Data j alors que le signal de synchronisation Com i demeure au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 à chaque front montant et chaque front descendant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front montant/du front descendant du signal de synchronisation Com i .