INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Epaississants de phase hydrophobe A titre d’épaississants de phase hydrophobe, on peut citer tout particulièrement les épaississants minéraux hydrophobes comme les argiles modifiées, les silices, modifiées, ou leurs mélanges.
Argiles modifiées hydrophobes Les argiles sont des silicates contenant un cation pouvant être choisi parmi les cations de calcium, de magnésium, d’aluminium, de sodium, de potassium, de lithium, et leurs mélanges.
A titre d’exemples de tels produits, on peut citer les argiles de la famille des smectites, ainsi que de la famille des vermiculites, de la stévensite, des chlorites. Ces argiles peuvent être d’origine naturelle ou synthétique.
De préférence, on met en œuvre des argiles organophiles, plus particulièrement des argiles modifiées, comme la montmorrillonite, la bentonite, l’hectorite, l’attapulgite, la sépiolite, et leurs mélanges. L’argile est de préférence une bentonite ou une hectorite.
Ces argiles sont modifiées avec un composé chimique choisi parmi les amines quaternaires, les amines tertiaires, les acétates aminés, les imidazolines, les savons aminés, les sulfates gras, les alkyl aryl sulfonates, les oxides amines, et leurs mélanges.
On peut ainsi mentionner les hectorites modifiées par une amine quaternaire, plus précisément par un halogénure, comme un chlorure, d’ammonium d’acide gras en C 10 à C 22 , comprenant ou non un groupement aromatique ; comme l’hectorite modifiée par un halogénure, de préférence un chlorure, de di-stéaryl di-méthyl ammonium (nom CTFA : Disteardimonium hectorite), telle que, par exemple, celle commercialisée sous la dénomination de Bentone 38V, Bentone 38V CG, Bentone EW CE, par la société ELEMENTIS ; les stearalkonium Hectorites comme notamment le produit Bentone 27 V.
On peut également citer les quaternium-18 bentonites telles que celles vendues, entre autres, sous les dénominations Bentone 34 commercialisé par la société Elementis, Claytone 40, Tixogel VP par la société United catalyst par la société Southern Clay ; les stéaralkonium bentonites telles que celles vendues sous les dénominations Tixogel LG par la société United Catalyst, Claytone AF, Claytone APA par la société Southern Clay ; les quaternium-18/benzalkonium bentonite telles que celles vendues sous la dénomination Claytone HT par la société Southern Clay.
Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant successivement un front montant et un front descendant, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte, à l'instant P1_Start, un front descendant du signal de données Data j qui suit un front montant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte, à l'instant P1_End, un front montant P1_End du signal de données Data j qui suit un front descendant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 seulement à chaque front montant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front descendant du signal de synchronisation Com i .
Selon le mode de réalisation représenté en , le premier motif correspond au signal Com i restant à l'état logique "0", le deuxième motif correspond au signal Data j ayant successivement un front descendant et un front montant, le troisième motif est identique au premier motif et le quatrième motif est le complément logique du deuxième motif. Par conséquent, la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 est déclenchée lorsque le circuit 46 détecte, à l'instant P1_Start, un front montant du signal de données Data j qui suit un front descendant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0" et la sélection d'un pixel d'affichage 12 i,j de l'écran d'affichage 10 s'achève lorsque le circuit 46 détecte, à l'instant P1_End, un front descendant P1_End du signal de données Data j qui suit un front montant du signal de données Data j alors que le signal de synchronisation Com i est au niveau logique "0". Selon un mode de réalisation, pendant la phase P1, un bit est stocké dans le circuit de stockage 48 seulement à chaque front descendant du signal de synchronisation Com i , le bit stocké étant égal au niveau logique du signal Data au moment du front descendant du signal de synchronisation Com i .
La sélection d'un pixel d'affichage 12 i,j sur la base d'un motif spécifique du signal de synchronisation Com i et du signal de données Data j permet une mise à jour partielle de l'image affichée.
La représente schématiquement une image Im affichée sur un écran d'affichage pour lequel seulement une partie Im5 a besoin d'être mise à jour, le reste de l'image Im demeurant inchangée. L'image Im peut être divisée en neuf parties. La partie Im5 correspond aux pixels d'affichage situés dans des rangées qui reçoivent le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui reçoivent le motif de sélection du signal de données Data j . Chaque partie Im1, Im3, Im7 et Im9 correspond aux pixels d'affichage situés dans des rangées qui ne reçoivent pas le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui ne reçoivent pas le motif de sélection du signal de données Data j . Chaque partie Im2 et Im8 correspond aux pixels d'affichage situés dans des rangées qui ne reçoivent pas le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui reçoivent le motif de sélection du signal de données Data j . Chaque partie Im4 et Im6 correspond aux pixels d'affichage situés dans des rangées qui reçoivent le motif de sélection du signal de synchronisation Com i et situés dans des colonnes qui ne reçoivent pas le motif de sélection du signal de données Data j .
En sont également représentés un signal de synchronisation Com 1-2-3 envoyé aux pixels d'affichage dans une rangée croisant les parties Im1, Im2 et Im3 de l'image Im, un signal de synchronisation Com 4-5-6 envoyé aux pixels d'affichage dans une rangée croisant les parties Im4, Im5 et Im6 de l'image Im, un signal de synchronisation Com 7-8-9 envoyé aux pixels d'affichage dans une rangée croisant les parties Im7, Im8 et Im9 de l'image Im, un signal de données Data 1-4-7 envoyé aux pixels d'affichage dans une colonne croisant les parties Im1, Im4 et Im7 de l'image Im, un signal de données Data 2-5-8 envoyé aux pixels d'affichage dans une colonne croisant les parties Im2, Im5 et Im8 de l'image Im, et un signal de données Data 3-6-9 envoyé aux pixels d'affichage dans une colonne croisant les parties Im3, Im6 et Im9 de l'image Im.
La représente un chronogramme des signaux Com 1-2-3 , Com 4-5-6 , Com 7-8-9 , Data 1-4-7 , Data 2-5-8 et Data 3-6-9 selon le mode de réalisation du procédé de sélection de pixels d'affichage représentés dans les figures 7 et 8. Le signal Vsynch est un signal binaire ayant une impulsion au début de l'affichage d'une image mise à jour. Des régions noires WR correspondent à des périodes de temps pendant lesquelles le signal de synchronisation et le signal de données alternent entre des états logiques "0" et "1" et démarrent avec un motif de sélection. En , les références Im1, Im2, Im3, Im4, Im5, Im6, Im7, Im8, et Im9 indiquent quelles parties de l'image Im de la sont associées aux pixels d'affichage recevant le signal de données Data 1-4-7 , Data 2-5-8 , et Data 3-6-9 . Seulement les pixels d'affichage associés à la partie Im5 reçoivent un motif de sélection pour le signal de synchronisation (signal Com 4-5-6 ) et un motif de sélection pour le signal de données (signal Data 2-5-8 ) et sont par conséquent sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Les pixels d'affichage associés aux parties Im1, Im3, Im7 et Im9 de l'image Im ne reçoivent pas de motif de sélection pour le signal de synchronisation (signaux Com 1-2-3 et Com 7-8-9 ) et ne reçoivent pas de motif de sélection pour le signal de données (signaux Data 1-4-7 et Data 3-6-9 ) et ne sont par conséquent pas sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Les pixels d'affichage associés aux parties Im2 et Im8 de l'image Im ne reçoivent pas de motif de sélection pour le signal de synchronisation (signaux Com 1-2-3 et Com 7-8-9 ) mais reçoivent un motif de sélection pour le signal de données (signal Data 2-5-8 ) et ne sont par conséquent pas sélectionnés pour un stockage de signaux numériques de couleur mis à jour. Les pixels d'affichage associés aux parties Im4 et Im6 de l'image Im reçoivent un motif de sélection pour le signal de synchronisation (signal Com 4-5-6 ) mais ne reçoivent pas un motif de sélection pour le signal de données (signaux Data 1-4-7 et Data 3-6-9 ) et ne sont par conséquent pas sélectionnés pour un stockage de signaux numériques de couleur mis à jour.
Selon un mode de réalisation, le circuit 46 comprend une machine d'état fini.
La est un diagramme d'état d'un mode de réalisation de la machine d'état fini du circuit 50 adapté pour mettre en œuvre le procédé de sélection représenté dans les figures 7 et 8. La machine d'état fini comprend trois états S1, S2 et S3. Dans l'état S1, le pixel d'affichage 12 i,j est sélectionné et effectue une opération d'écriture. Cela signifie que le circuit 46 transmet au circuit 48 les bits du signal numérique Data synchronisé par le signal d'horloge Clk. Dans l'état S2, le pixel d'affichage 12 i,j n'est pas sélectionné et effectue une opération d'affichage. Cela signifie que le circuit 50 commande l'allumage/l'extinction des diodes électroluminescentes en utilisant le signal PWM qui est égal au signal de synchronisation Com i et qui est adapté pour effectuer une modulation de largeur d'impulsion. Dans l'état S3, le pixel d'affichage 12 i,j n'est pas sélectionné et n'effectue pas d'opération d'affichage. Dans cet état, le signal PWM est fixé à "0" indépendamment du signal de synchronisation de signaux Com i . L'état S3 est utilisé lorsqu'un pixel d'affichage 12 i, j ne doit pas être sélectionné mais reçoit un signal de synchronisation Com i qui est adapté pour une opération d'écriture et par conséquent ne peut pas être utilisé pour générer le signal PWM adapté pour effectuer une modulation de largeur d'impulsion.
L'action d'entrée dans l'entrée S1 survient lorsqu'un événement E1 est détecté. Une fois dans l'état S1, une transition de l'état S1 à l'état S2 se produit lorsqu'un événement E2 est détecté. Une fois dans l'état S1, la machine d'état fini reste dans l'état S1 lorsqu'un événement E1 est détecté. Une fois dans l'état S2, une transition de l'état S2 à l'état S1 se produit lorsqu'un événement E1 est détecté. Une fois dans l'état S2, une transition de l'état S2 à l'état S3 se produit lorsqu'un événement E2 est détecté. Une fois dans l'état S3, une transition de l'état S3 à l'état S2 se produit lorsqu'un événement E2 est détecté. Les états peuvent être définis par les états logiques de deux bits CTL1 et CTL2 générés dans le pixel d'affichage. A titre d'exemple, le bit CTL1 est fixé à l'état logique "0" et le bit CTL2 est fixé à l'état logique "1" dans l'état S1. Le bit CTL1 est fixé à l'état logique "1" et le bit CTL2 est fixé à l'état logique "1" dans l'état S2. Le bit CTL1 est fixé à l'état logique "1" et le bit CTL2 est fixé à l'état logique "0" dans l'état S3. L'événement E1 correspond au démarrage d'une phase de programmation P1 et l'événement E2 correspond à la fin d'une phase de programmation P1.
La représente des événements E1 et E2 déclenchant des transitions dans le diagramme d'état de la correspondant au mode de réalisation représenté en . L'événement E1 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front montant du signal de données Data j pendant que le signal de synchronisation Com i est à l'état logique "0". L'événement E2 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front descendant du signal de données Data j pendant que le signal de synchronisation Com i est à l'état logique "0".
La , la et la représentent des chronogrammes de signaux fournis à des pixels d'affichage pour afficher l'image Im de la et des signaux générés dans les pixels d'affichage selon le mode de réalisation avec le diagramme d'état de la et les événements E1 et E2 représentés en .
La représente un chronogramme des signaux Com 4-5-6 et Data 2-5-8 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im5 de l'image Im, et des bits CTL1 et CTL2 calculés par le pixel d'affichage. A l'instant P1_Start, l'événement E1 est détecté de sorte que le bit CTL1, qui était égal à l'état logique "1", soit fixé à l'état logique "0" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini passe de l'état S2 à l'état S1. Dans l'état S1, l'écriture des signaux numériques de couleur mis à jour R, G et B est effectuée. A titre d'exemple, le signal Data 2-5-8 comprend successivement les bits du signal numérique de couleur R, un bit à l'état logique "0", les bits du signal numérique de couleur G, un bit à l'état logique "0" et les bits du signal numérique de couleur B. A l'instant P1_End, l'événement E2 est détecté de sorte que le bit CTL1 soit fixé à l'état logique "1" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini passe à l'état S2.
La représente un chronogramme du signal Com 4-5-6 et du signal Data 1-4-7 /Data 3-6-9 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im4 ou Im6 de l'image Im et les bits CTL1 et CTL2 calculés par le pixel d'affichage. Le circuit de fourniture de données 24 fournit un signal Data 1-4-7 /Data 3-6-9 ayant des impulsions telles que, à l'instant E2_S, l'événement E2 est détecté de sorte que le bit CTL1 reste à l'état logique "1" et que le bit CTL2, qui était égal à l'état logique "1", soit fixé à l'état logique "0". Par conséquent, la machine d'état fini passe de l'état S2 à l'état S3. Dans cet état, le signal PWM est fixé à "0" indépendamment du signal de synchronisation de signaux Com 4-5-6 . A un instant E2_E, l'événement E2 est détecté de sorte que le bit CTL1 demeure à l'état logique "1" et que le bit CTL2 soit fixé à l'état logique "1". Par conséquent, la machine d'état fini passe à l'état S2 et le signal PWM est égal au signal de synchronisation de signaux Com 4-5-6 .
La représente un chronogramme du signal Com 1-4-7 /Com 3-6-9 et du signal Data 1-4-7 /Data 3-6-9 reçus par un pixel d'affichage pour afficher un pixel d'image d'une partie Im1, ou Im2, ou Im3, ou Im7, ou Im8, ou Im9 de l'image Im, et des bits CTL1 et CTL2 calculés par le pixel d'affichage. Aucun événement n'est détecté de sorte que le bit CTL1 reste à un état logique "1" et que le bit CTL2 reste à l'état logique "1". Par conséquent, la machine d'état fini reste à l'état S2.
Le mode de réalisation décrit précédemment en relation avec la peut être mis en œuvre en utilisant la machine d'état fini ayant le diagramme d'état de la dans lequel des événements E1 et E2 sont permutés.
La représente des événements E1 et E2 déclenchant des transitions dans le diagramme d'état de la correspondant au mode de réalisation représenté en . L'événement E1 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front descendant du signal de données Data j alors que le signal de synchronisation Com i est à l'état logique "0". L'événement E2 est détecté par le pixel d'affichage 12 i,j lorsqu'il y a un front montant du signal de données Data j alors que le signal de synchronisation Com i est à l'état logique "0".
Cette estimation
de l’état du système à l’instant t+1 sera ensuite utilisée lors de l’étape E3 de l’itération suivante à l’instant t+2.
La position p(t+1) du dispositif 10 est déterminée à l’instant (t+1) dans une étape E9 .
L'état du système x(t +1 ) est un vecteur colonne comportant les coordonnées de position du dispositif 10 à l’instant (t+1) et les coordonnées de vitesse du dispositif 10 à l’instant (t+1 ) :
L'estimation des coordonnées de position au temps ( t+1 ) est obtenu e par projection de l’estimation de l’état du système
Ainsi, l 'évolution d e la position du dispositif 10 e st décrite selon l’équation suivante :
De même, l'évolution de la vitesse du dispositif 10 est décrite selon l’équation suivante :
Il existe donc une matrice Φ telle que x(t+1) = Φ. x(t) + A(t) + W(t), où le bruit W(t) est le vecteur colonne (w(t), w'(t)), et où A(t) est une fonction qui ne dépend que de l'accélération. Cette matrice Φ est le modèle décrit précédemment intervenant dans l'algorithme et est définie de préférence une seul e fois avant ou lors de la première itération .
Dans une forme de réalisation, les calculs, notamment sur les coefficients de gain, peuvent être réalisés par un réseau de neurones à partir d’un échantillon prédéterminé. Dans ce cas, les paramètres de la fonction de coût à minimiser sont les poids W du réseau neuronal qui minimise l’écart entre les données d’apprentissage et les sorties dudit réseau neuronal.
Cette disposition peut être vue comme une généralisation du dispositif précédemment décrit. Dans sa version la plus simple, une seule couche cachée de neurone est suffisante, avec des fonctions d'activation linéaire. Avantageusement, ce n’est pas la matrice de gain K qui est remplacée par un réseau neuronal, mais la matrice K 0 (définie en 0170). La structure de filtre est alors :
où θ est la matrice de paramètres définie précédemment, choisie comme précédemment pour minimiser l'innovation, et NN le réseau neuronal.
Exemples de simulations
On a représenté sur la un exemple de comparaison de l'erreur quadratique entre la trajectoire réelle et la trajectoire estimée (c'est-à-dire la norme au carré de la différence des trajectoires réelle et estimée à chaque instant) avec un procédé de l’art antérieur basé sur un filtre de Kalman (courbe du haut AA, légendée « Error NN TKF ») et avec le procédé selon l’invention (courbe du bas INV, légendée « Error NN TAF ») pour un dispositif 10 mobile passant sous un pont entre deux instants t1 et t2.
L’axe des abscisses représente le nombre d’itérations du procédé. L’axe des ordonnées représente l'erreur quadratique (en mètre), c’est-à-dire le carré de l'écart entre la trajectoire estimée et la trajectoire de référence.
• synchrone primaire/secondaire: la donnée est égale dans les deux partitions couplées et il est nécessaire de surveiller l’intégrité du transfert.
Chaque partition de logiciel regarde toutes les données dont elle fait l'acquisition et elle les configure:
• non synchrone: elle garde la propriété exclusive de la donnée en question
• Synchrone: la chaîne de calcul de la partition de logiciel va se charger de faire l'acquisition de la donnée et de la transférer à la chaîne de calcul opposée. Le tout en assurant que la même donnée est vue par les deux partitions de logiciel couplées.
• Synchrone primaire/secondaire: la chaîne de calcul de la partition de logiciel va se charger de faire l'acquisition et de la transférer à la chaîne de calcul opposée. Dans chaque chaîne une surveillance est effectuée.
Pour assurer la détection des erreurs de configuration : si un indicateur d’entrée numérique (DGI) est configurée « SYNCHRONOUS SECONDARY X » par une Partition logicielle, alors une seule étiquette DGI sera configurée « SYNCHRONOUS PRIMARY X » dans sa Partition couplée. Toute incohérence est une invalidité de configuration de synchronisation. pour une entrée numérique (DGI) configurée « SYNCHRONOUS PRIMARY X » par une partition et « SYNCHRONOUS SECONDARY X » dans sa paire de partitions, les indicateurs d’étiquette doivent correspondre. Toute non-concordance est une invalidité de configuration de synchronisation.
Pour un couple de partitions de logiciels, les données primaires synchrones et les données secondaires synchrones doivent avoir la même classe de latence.
Toute invalidité de configuration de synchronisation empêchera la génération de la partition de logiciel.
Le nombre d'acquisitions effectuées par une partition dans une unité peut ne pas être égal au nombre d'acquisitions effectuées par sa partition jumelée. C'est notamment le cas pour les entrées très critiques pour lesquelles un nombre impair d'acquisitions est préféré afin de permettre le vote majoritaire et le rejet d'une seule entrée fonctionnant en erreur.
Dans le cas de partitions synchronisées, un module de contrôle est configuré pour comparer les données de sorties de l’unité A et de l’unité B avec les données d’entrées. Si la donnée de sortie de l’unité B diffère de l’inverse de la donnée de sortie de l’unité A le module de contrôle identifie une invalidité et rejette le calcul.
Ainsi, l'invention prend en charge la détection des erreurs sur le transfert pour préserver la capacité d'effectuer des opérations de haute criticité.
La représente un mode de synchronisation simple. L’unité UA comporte un module d’acquisition de données asynchrones A1, un module de transmission de données locales A2, et un module de mise à disposition de données synchrones A5.
La deuxième unité UB comporte un module d’acquisition de données opposées B3 et un module de mise à disposition de données synchrones B5.
Le module d’acquisition de données asynchrones A1 est associé à un ensemble de partition logicielle de l’unité UA, tel que la partition logicielle P1(A). Le module d’acquisition de données asynchrones A1 est configuré pour identifier la donnée d’entrée D requise par la partition logicielle P1(A) qui lui est associée et y accéder par la couche physique de l’unité UA. Le module est configuré pour transmettre la donnée d’entrée D au module de mise à disposition de données synchrones A5.
Le module de transmission de données A2 est associé à un ensemble de partition logicielle de l’unité UA, tel que la partition logicielle P1(A). Le module de transmission de données A2 est configuré pour transmettre la donnée d’entrée D vers le module de d’acquisition de données opposées B3 de la deuxième unité UB.
Le module de mise à disposition de données synchrones A5 est associé à un ensemble de partition logicielle de l’unité UA, tel que la partition logicielle P1(A). Le module de mise à disposition de données synchrones A5 est configuré pour transmettre à la partition logicielle P1(A) la donnée d’entrée D transmise à la deuxième unité UB par le module de transmission de données A2. Le module d’acquisition des données opposées B2 de l’unité UB est associé à un ensemble de partition logicielle de l’unité UB, tel que la partition logicielle P1(B). Le module d’acquisition des données opposées B2 est configuré pour identifier l’ensemble des partitions logicielles couplées et les données d’entrées requises pour celles-ci et reçues par le module de transmission de données locales A2 de l’unité opposée UA. Le module d’acquisition des données opposées B2 extrait la donnée D de la couche physique de l’unité UB puis la transmet au module de mise à disposition des données synchrones B5 de l’unité UB.
La mention « facilement biodégradable » est applicable aux substances pures.
Tableau 4 ECOTOXICITE sur Daphnies : Test Effet Descripteurs toxicologiques VG BLUE Daphnies Immobilisation EC 100-24h > 100 mg/L EC 50-24h > 100 mg/L EC 20-24h > 100 mg/L EC 10-24h > 100 mg/L EC 0-24h 100 mg/L Daphnies Immobilisation EC 100-48h > 100 mg/L EC 50-48h > 100 mg/L EC 20-48h > 100 mg/L EC 10-48h > 100 mg/L EC 0-48h 100 mg/L Résultats en mg/L de VG BLUE pour letest d’immobilisation
Entre parenthèse : Intervalle de confiance à 95% des CErX % (si calculable)
ECOTOXICITE sur algues vertes unicellulaires NF EN ISO 8692, résultats des descripteurs toxicologiques Test Effet Descripteur écotoxicologique VG BLUE Algues Taux de croissance CEr50-72h > 100 mg/L CEr20-72h > 100 mg/L CEr10-72h > 100 mg/L CSEO-72h 100 mg/L Résultats en mg/L de VG BLUE pour le test d’inhibition de la croissance