Procédé (P1), mis en œuvre par ordinateur, de test de fiabilité d’un circuit (CE) comprenant un ensemble de composants électroniques, ledit ensemble comprenant une pluralité d’unités de traitement (PE) de rang i=1 à N et configurés pour exécuter en parallèle des opérations de calcul (op i,j ) selon un ordonnancement statique parallèle prédéterminé (S0), ledit procédé comprenant les étapes suivantes : recevoir une distribution des opérations de calcul (op i,j ) selon l’ordonnancement statique ; recevoir au moins un modèle de fautes (F1, F2, F3, F4) appliqué à l’ordonnancement statique ; générer une séquence d’exécution en série (S1) à partir de l’ordonnancement statique parallèle (S0)) ; générer un calendrier (C1) d’injection de fautes ; exécuter la séquence d’exécution (S1) en série avec injection de faute à partir du calendrier de fautes (C1) par un processeur (PROC) ; évaluer le résultat final de l’exécution par rapport à un résultat attendu. Procédé (P1) selon la revendication 1 dans lequel l’injection de faute lors de l’exécution de la séquence d’exécution (S1) est déclenchée par un compteur (cont) configuré pour compter le nombre d’opérations de calcul (op i,j ) prévues entre l’injection d’une faute et l’injection de la faute suivante. Procédé (P1) selon l’une quelconque des revendications 1 ou 2 dans lequel chaque faute du modèle de fautes (F1, F2, F3, F4) est caractérisée par trois paramètres : au moins un composant électronique du circuit (CE) impacté par la faute, un type de faute et un instant d’injection de la faute dans l’ordonnancement statique prédéterminé (S0). Procédé (P1) selon la revendication 3 dans lequel l’étape iii) comprend les sous-étapes suivantes : iii.a) identifier chaque opération de calcul (op i,j ) par un premier indice correspondant au rang de l’unité de traitement (PE i ) exécutant ladite opération et par un second indice correspondant à l’instant d’exécution de ladite opération selon l’ordonnancement statique parallèle ; iii.b) déterminer pour chaque opération de calcul (op i,j ) un ensemble des composants utilisés lors de l’exécution de ladite opération ; iii.c) générer un calendrier de fautes en associant à chaque faute du modèle au moins une opération de calcul selon la comparaison entre : - d’une part l’ensemble des composants impactés par ladite faute et d’autre part l’ensemble des composants utilisés par l’au moins opération de calcul. Procédé (P1) selon l’une quelconque des revendications 3 ou 4 dans lequel la séquence d’exécution en série (S1) est décomposée en deux groupes de sous-séquences (S1a,S1b), les opérations de calcul associées à des fautes étant disposées dans les sous-séquences du premier groupe ; chaque sous-séquence d’exécution (S1a) du premier groupe étant exécutée lors de l’étape v) par un processeur de type unité centrale de traitement (CPU) ; chaque sous-séquence d’exécution (S1b) du second groupe étant exécutée lors de l’étape v) par un processeur graphique (GPU). Procédé (P1) selon l’une quelconque des revendications 3 à 5 dans lequel l’injection de fautes lors de l’étape v) est réalisée par l’application d’une opération de masquage logique sur une donnée d’entrée ou une donnée de sortie de l’opération de calcul (op ij ) associées à la dite faute (f ij ). Procédé (P1) selon l’une quelconque des revendications 3 à 6 dans lequel le type d’une faute est choisi parmi le blocage d’un nœud à un état logique, l’inversement de l’état logique d’un bit, le court-circuit d’une connexion électrique. Procédé (P1) selon l’une quelconque des revendications 3 à 7 dans lequel le composant impacté par la faute est une unité de traitement (PE i ) ou une mémoire de stockage (MEM) ou une connexion électrique ou un réseau de distribution d’un signal horloge. Procédé (P1) selon l’une quelconque des revendications 3 à 7 dans lequel au moins un des paramètres modèle de fautes (F1) est généré d’une manière aléatoire. Procédé (P1) selon l’une quelconque des revendications précédentes dans lequel le circuit (CE) est configuré pour mettre en œuvre un réseau de neurones artificiels, et dans lequel les unités de traitement (PE) sont des circuits multiplieurs-accumulateurs configurés pour calculer des sommes de données pondérées par des coefficients synaptiques. Dispositif de test de fiabilité d’un circuit (CE) comprenant un ensemble de composants électroniques, ledit ensemble comprenant une pluralité d’unités de traitement (PE) de rang i=1 à N et configurés pour exécuter en parallèle des opérations de calcul (op i,j ) selon un ordonnancement statique parallèle prédéterminé (S0), ledit dispositif étant configuré pour exécuter les étapes du procédé (P1) selon l’une quelconque des revendications 1 à 10. Dispositif de test selon la revendication 11, comprenant un processeur de type unité centrale de traitement (CPU) et un processeur graphique (GPU) ; ledit dispositif de test étant configuré pour exécuter les étapes du procédé (P1) selon la revendication 5. Programme d’ordinateur comprenant des instructions qui, lorsque le programme d’ordinateur est exécuté par le dispositif de test selon l’une quelconque des revendications 11 ou 12, conduisent ledit dispositif de test à mettre en œuvre le procédé de test selon l’une quelconque des revendications 1 à 10.