Dispositif semiconducteur du type silicium sur isolant comportant - au moins un transistor NMOS (TNM) dans et sur un film semiconducteur (FLMn) séparé d’un caisson dopé de type P (PW) aménagé dans un substrat porteur (PSUB) par une couche diélectrique enterrée (BOX), - au moins un transistor PMOS (TPM) dans et sur un film semiconducteur (FLMp) séparé d’un caisson dopé de type N (NW) aménagé dans le substrat porteur (PSUB) par la couche diélectrique enterrée (BOX), et - un circuit d’alimentation (ALM) configuré pour générer des tensions (+V 0 , -V 0 ) dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre (NBB), directe (FBB) et inverse (RBB), au transistor NMOS et au transistor PMOS, dans lequel le circuit d’alimentation est configuré pour générer, dans la condition de polarisation arrière neutre (NBB), une première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW), les transistors NMOS et PMOS étant respectivement configurés pour avoir des tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Dispositif selon la revendication 1, dans lequel le circuit d’alimentation (ALM) est configuré pour générer, dans la condition de polarisation arrière directe (FBB), une tension supérieure (-V 0 +Δf) à ladite première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une tension inférieure (+V 0 -Δf) à ladite première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW). Dispositif selon l’une des revendications 1 ou 2, dans lequel le circuit d’alimentation (ALM) est configuré pour générer, dans la condition de polarisation arrière inverse (RBB), une tension inférieure (-V 0 -Δr) à ladite première tension négative non-nulle (-V 0 ) dans le caisson de type P (PW) et une tension supérieure (+V 0 +Δr) à ladite première tension positive non-nulle (+V 0 ) dans le caisson de type N (NW). Dispositif selon l’une des revendications précédentes, dans lequel ledit au moins un transistor NMOS comporte une région de canal contrainte en tension (STRN), dans le film semiconducteur respectif (FLMn), et ledit au moins un transistor PMOS comporte une région de canal contrainte en compression (CMPR), dans le film semiconducteur respectif (FLMp). Dispositif selon l’une des revendications précédentes, dans lequel ledit au moins un transistor PMOS comporte une région de canal en alliage de silicium-germanium (SiGe30%), dans le film semiconducteur respectif (FLMp), avec une concentration de germanium supérieure à 25% en pourcentage atomique. Dispositif selon l’une des revendications précédentes, dans lequel les transistors NMOS et PMOS comportent une couche diélectrique de grille située entre une région conductrice de grille (NG, PG) et le film semiconducteur respectifs (FLMn, FLMp), la couche diélectrique de grille comprenant de l’azote de manière à former une couche d’oxynitrure de silicium SiON (Ndose). Dispositif selon l’une des revendications précédentes, dans lequel lesdits transistors NMOS et PMOS comportent une région conductrice de grille (NG, PG) comportant du nitrure de titane et un additif au nitrure de titane choisi parmi le lantane et l’aluminium, de façon à moduler le travail de sortie de la grille pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Dispositif selon l’une des revendications précédentes, dans lequel lesdits transistors NMOS et PMOS (TNM, TPM) comportent une région de canal respective comportant une concentration en espèces dopantes adaptée pour moduler le travail de sortie de la région de canal de façon à obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Dispositif selon l’une des revendications précédentes, comportant au moins un circuit CMOS muni du transistors NMOS (TNM) et du transistor PMOS (TPM), configurés pour avoir des tensions de seuil nominales (SLVT, LVT, iRVT, RVT, HVT) dans la condition de polarisation arrière neutre, dans au moins l’un des intervalles suivants : - un intervalle de tensions de seuil dites super basses (SLVT) comprises entre 0,15 V et 0,25 V, en valeurs absolues ; - un intervalle de tensions de seuil dites basses (LVT) comprises entre 0,2 V et 0,3 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes inférieures (iRVT) comprises entre 0,25 V et 0,35 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes supérieures (RVT) comprises entre 0,3 V et 0,4 V, en valeurs absolues ; - un intervalle de tensions de seuil dites hautes (HVT) comprises entre 0,35 V et 0,45 V, en valeurs absolues. Procédé de fabrication d’un dispositif semiconducteur du type silicium sur isolant comprenant : - une formation (600) d’au moins un transistor NMOS (TNM) dans et sur un film semiconducteur (FLMn) séparé d’un caisson dopé de type P (PW) aménagé dans un substrat porteur (PSUB) par une couche diélectrique enterrée (BOX), - une formation (700) d’au moins un transistor PMOS (TPM) dans et sur un film semiconducteur (FLMp) séparé d’un caisson dopé de type N (NW) aménagé dans le substrat porteur (PSUB) par la couche diélectrique enterrée (BOX), et - une formation d’un circuit d’alimentation (ALM) apte à générer des tensions (+V 0 , -V 0 ) dans les caissons de type P et de type N, de manière à procurer sélectivement des conditions de polarisation arrière neutre (NBB), directe (FBB) et inverse (RBB), au transistor NMOS et au transistor PMOS, la condition de polarisation arrière neutre (NBB) comprenant une première tension négative non-nulle (-V 0 ) appliquée dans le caisson de type P (PW) et une première tension positive non-nulle (+V 0 ) appliquée dans le caisson de type N (NW), lesdites formations des transistors NMOS et PMOS (600, 700) étant configurées pour procurer aux transistors NMOS et PMOS des tensions de seuil nominales respectives dans la condition de polarisation arrière neutre (NBB). Procédé selon la revendication 10, dans lequel la condition de polarisation arrière directe (FBB) comprend une tension supérieure (-V 0 +Δf) à ladite première tension négative non-nulle (-V 0 ) appliquée dans le caisson de type P (PW) et une tension inférieure (+V 0 -Δf) à ladite première tension positive non-nulle (+V 0 ) appliquée dans le caisson de type N (NW). Procédé selon l’une des revendications 10 ou 11, dans lequel la condition de polarisation arrière inverse (RBB) comprend une tension inférieure (-V 0 -Δr) à ladite première tension négative non-nulle (-V 0 ) appliquée dans le caisson de type P (PW) et une tension supérieure (+V 0 +Δr) à ladite première tension positive non-nulle (+V 0 ) appliquée dans le caisson de type N (NW). Procédé selon l’une des revendications 10 à 12, dans lequel la formation dudit au moins un transistor NMOS (600) comprend une formation (620) d’une région de canal contrainte en tension (STRN) dans le film semiconducteur respectif (FLMn), et la formation dudit au moins un transistor PMOS (700) comporte une formation d’une région de canal (720) contrainte en compression (CMPR) dans le film semiconducteur respectif (FLMp). Procédé selon l’une des revendications 10 à 13, dans lequel la formation dudit au moins un transistor PMOS (700) comporte formation d’une région de canal (720) en alliage de silicium-germanium (SiGe30%) dans le film semiconducteur respectif (FLMp), avec une concentration de germanium supérieure à 25% en pourcentage atomique. Procédé selon l’une des revendications 10 à 14, dans lequel les formations desdits transistors NMOS et PMOS (600, 700) comportent une formation d’une couche diélectrique de grille (620, 720) située entre une région conductrice de grille (NG, PG) et le film semiconducteur respectifs (FLMn, FLMp), la couche diélectrique de grille comprenant de l’azote de manière à former une couche d’oxynitrure de silicium SiON (Ndose). Procédé selon l’une des revendications 10 à 15, dans lequel les formations desdits transistors NMOS et PMOS (600, 700) comportent une formation d’une région conductrice de grille (NG, PG) comportant du nitrure de titane et un additif au nitrure de titane choisi parmi le lantane (631, 731) et l’aluminium (632, 732), de façon à moduler le travail de sortie de la grille pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Procédé selon l’une des revendications 10 à 16, les formations desdits transistors NMOS et PMOS (600, 700) comportent une formation d’une région de canal respective (641, 642, 741, 742) comportant une concentration en espèces dopantes modulant le travail de sortie de la région de canal de façon adaptée pour obtenir lesdites tensions de seuil nominales dans la condition de polarisation arrière neutre (NBB). Procédé selon l’une des revendications 10 à 17, comportant une formation d’au moins un circuit CMOS muni du transistors NMOS (TNM) et du transistor PMOS (TPM), configurée pour procurer aux transistors NMOS et PMOS des tensions de seuil nominales (SLVT, LVT, iRVT, RVT, HVT) dans la condition de polarisation arrière neutre (NBB), dans au moins l’un des intervalles suivants : - un intervalle de tensions de seuil dites super basses (SLVT) comprises entre 0,15 V et 0,25 V, en valeurs absolues ; - un intervalle de tensions de seuil dites basses (LVT) comprises entre 0,2 V et 0,3 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes inférieures (iRVT) comprises entre 0,25 V et 0,35 V, en valeurs absolues ; - un intervalle de tensions de seuil dites médianes supérieures (RVT) comprises entre 0,3 V et 0,4 V, en valeurs absolues ; - un intervalle de tensions de seuil dites hautes (HVT) comprises entre 0,35 V et 0,45 V, en valeurs absolues.