Système sur puce (SYS) comportant un circuit de mémoire (CT_MEM) comprenant une première région mémoire (MEM_S) accessible avec un premier niveau de droit d’accès et une deuxième région mémoire (MEM_NS) accessible avec le premier niveau de droit d’accès ou un deuxième niveau de droit d’accès, au moins un premier périphérique (PER_S) ayant le premier niveau de droit d’accès, au moins un deuxième périphérique (PER_NS) ayant le deuxième niveau de droit d’accès, et un circuit d’accès direct en mémoire (CT_DMA) apte à générer des accès directs en mémoire (DMA_S, DMA_NS), dans lequel le circuit d’accès direct en mémoire (CT_DMA) comporte au moins un premier contrôleur d’accès direct en mémoire (CTRL_S) ayant le premier niveau de droit d’accès et au moins un deuxième contrôleur d’accès direct en mémoire (CTRL_NS) ayant le deuxième niveau de droit d’accès, le système sur puce (SYS) comportant un circuit de routage (CT_RTG) configuré pour coupler matériellement ledit au moins un premier périphérique (PER_S) avec ledit au moins un premier contrôleur (CTRL_S) et pour coupler matériellement ledit au moins un deuxième périphérique (PER_NS) avec ledit au moins un deuxième contrôleur (CTRL_NS). Système sur puce selon la revendication 1, comprenant en outre au moins un troisième périphérique (PER_SNS) apte à avoir un niveau de droit d’accès dynamiquement attribué entre le premier niveau de droit d’accès et le deuxième niveau de droit d’accès, et un moyen de gestion de niveau de droit d’accès (CT_SNS) configuré pour attribuer le niveau de droit d’accès audit au moins un troisième périphérique (PER_SNS), dans lequel ledit circuit de routage (CT_RTG) comprend des moyens de commutation (SW_SNS) configurés pour coupler matériellement ledit au moins un troisième périphérique (PER_SNS) avec ledit au moins un premier contrôleur (CTRL_S) lorsque le premier niveau de droit d’accès est attribué au troisième périphérique (PER_SNS), et pour coupler matériellement ledit au moins un troisième périphérique (PER_SNS) avec ledit au moins un deuxième contrôleur (CTRL_NS) lorsque le deuxième niveau de droit d’accès est attribué au troisième périphérique (PER_SNS). Système sur puce selon l’une des revendications 1 ou 2, dans lequel lesdits périphériques (PER_S, PER_NS, PER_SNS) sont configurés pour générer des requêtes ayant le niveau de droit d’accès identique au niveau de droit d’accès du périphérique respectif (PER_S, PER_NS, PER_SNS), ledit au moins un premier contrôleur d’accès direct en mémoire (CTRL_S) est configuré pour générer un accès direct en mémoire, en réponse à une requête ayant le premier niveau de droit d’accès, comprenant un transfert d’une salve de données entre le périphérique (PER_S, PER_SNS) qui a généré la requête et la première région mémoire (MEM_S) ou la deuxième région mémoire (MEM_NS), et ledit au moins un deuxième contrôleur d’accès direct en mémoire (CTRL_NS) est configuré pour générer un accès direct en mémoire, en réponse à une requête ayant le deuxième niveau de droit d’accès, comprenant un transfert d’une salve de données entre le périphérique qui a généré la requête (PER_NS, PER_SNS) et la deuxième région mémoire (MEM_NS). Système sur puce selon l’une des revendications 2 ou 3, dans lequel le circuit de routage (CT_RTG) est adapté pour coupler dynamiquement un nombre N desdits périphériques (PER_S, PER_SNS) ayant le premier niveau de droit d’accès audit au moins un premier contrôleur d’accès direct en mémoire (CTRL_S) et pour coupler dynamiquement un nombre M desdits périphériques (PER_NS, PER_SNS) ayant le deuxième niveau de droit d’accès audit au moins un deuxième contrôleur d’accès direct en mémoire (CTRL_NS). Système sur puce selon l’une des revendications précédentes, dans lequel le premier niveau de droit d’accès est un niveau de droit d’accès sécurisé correspondant à des fonctions sécurisées et le deuxième niveau de droit d’accès est un niveau de droit d’accès non-sécurisé correspondant à des fonctions non-sécurisées, le système sur puce comportant des moyens matériels de séparation physique (SEC) entre les éléments ayant le niveau de droit d’accès sécurisé et les éléments ayant le niveau de droit d’accès non-sécurisé. Système sur puce selon l’une des revendications précédentes prise en combinaison avec la revendication 2, comprenant en outre un processeur (PROC) capable de définir le niveau de droit d’accès dudit au moins un troisième périphérique (PER_SNS), et un bus (BS) configuré pour acheminer des signaux de communication entre le processeur (PROC), lesdits périphériques (PER_S, PER_SNS, PER_NS) et le circuit de mémoire (CT_MEM). Procédé d’accès direct en mémoire à une première région mémoire (MEM_S) accessible avec un premier niveau de droit d’accès et à une deuxième région mémoire (MEM_NS) accessible avec le premier niveau de droit d’accès ou un deuxième niveau de droit d’accès, par au moins un premier périphérique (PER_S) ayant le premier niveau de droit d’accès et par au moins un deuxième périphérique (PER_NS) ayant le deuxième niveau de droit d’accès, lesdits accès directs en mémoire (DMA_S) par ledit au moins un premier périphérique (PER_S) étant générés par au moins un premier contrôleur d’accès direct en mémoire (CTRL_S) ayant le premier niveau de droit d’accès d’un circuit d’accès direct en mémoire (CT_DMA), et lesdits accès directs en mémoire (DMA_NS) par ledit au moins un deuxième périphérique (PER_NS) étant générés par au moins un deuxième contrôleur d’accès direct en mémoire (CTRL_NS) ayant le deuxième niveau de droit d’accès. Procédé selon la revendication 7, comprenant un accès direct en mémoire (DMA_S, DMA_NS) à la première région mémoire (MEM_S) et à la deuxième région mémoire (MEM_NS) par au moins un troisième périphérique (PER_SNS) apte à avoir un niveau de droit d’accès dynamiquement attribué entre le premier niveau de droit d’accès et le deuxième niveau de droit d’accès, l’accès direct en mémoire par ledit au moins un troisième périphérique (PER_SNS) étant généré par ledit au moins un premier contrôleur d’accès direct en mémoire (CTRL_NS) lorsque le premier niveau de droit d’accès est attribué au troisième périphérique (PER_SNS) et par ledit au moins un deuxième contrôleur d’accès direct en mémoire (CTRL_NS) lorsque le deuxième niveau de droit d’accès est attribué au troisième périphérique (PER_SNS). Procédé selon l’une des revendications 7 ou 8, dans lequel des requêtes sont générées par les périphériques (PER_S, PER_SNS, PER_NS), les requêtes ayant le niveau de droit d’accès identique au niveau de droit d’accès du périphérique respectif, et les accès directs en mémoire (DMA_S) générés par ledit au moins un premier contrôleur (CTRL_S), en réponse à une requête ayant le premier niveau de droit d’accès, comprennent un transfert d’une salve de données entre le périphérique (PER_S, PER_SNS) qui a généré la requête et la première région mémoire (MEM_S) ou la deuxième région mémoire (MEM_NS) , et, les accès directs en mémoire (DMA_NS) générés par ledit au moins un deuxième contrôleur (CTRL_NS) en réponse à une requête ayant le deuxième niveau de droit d’accès comprennent un transfert d’une salve de données entre le périphérique (PER_NS, PER_SNS) qui a généré la requête et la deuxième région mémoire (MEM_NS). Procédé selon l’une des revendications 8 ou 9, comprenant un couplage dynamique d’un nombre N desdits périphériques (PER_S, PER_SNS) ayant le premier niveau de droit d’accès audit au moins un premier contrôleur d’accès direct en mémoire (CTRL_S) et un couplage dynamique d’un nombre M desdits périphériques (PER_NS, PER_SNS) ayant le deuxième niveau de droit d’accès audit au moins un deuxième contrôleur d’accès direct en mémoire (CTRL_NS). Procédé selon l’une des revendications 7 à 10, dans lequel le premier niveau de droit d’accès est un niveau de droit d’accès sécurisé correspondant à des fonctions sécurisées et le deuxième niveau de droit d’accès est un niveau de droit d’accès non-sécurisé correspondant à des fonctions non-sécurisées, les éléments ayant le niveau de droit d’accès sécurisé (PER_S, MEM_S) et les éléments ayant le niveau de droit d’accès non-sécurisé (PER_NS, MEM_NS) étant séparés physiquement par des moyens matériels de séparation physique (SEC). Procédé selon l’une des revendications 7 à 11 prise en combinaison avec la revendication 8, comprenant un acheminement de signaux de communication par un bus (BS) entre lesdits périphériques (PER_S, PER_SNS, PER_NS), le circuit de mémoire (CT_MEM) et un processeur (PROC) capable de définir le niveau de droit d’accès dudit au moins un troisième périphérique (PER_SNS).