Cellule mémoire (10), comprenant : - une première borne principale (12), une deuxième borne principale (14) et une borne auxiliaire (16) ; - M memristor(s) (20) connecté(s) entre les deux bornes principales (12, 14), M étant un nombre entier supérieur ou égal à 1 ; - M commutateur(s) primaire(s) (22), chacun étant connecté en parallèle d’un memristor (20) respectif ; et - un commutateur secondaire (24) connecté entre la deuxième borne principale (14) et la borne auxiliaire (16) ; la cellule mémoire (10) étant configurée pour l’écriture d’une valeur respective dans au moins un memristor (20) via l’ouverture du ou de chaque commutateur primaire (22) en parallèle dudit au moins un memristor (20), la fermeture du ou de chaque éventuel autre commutateur primaire (22), la fermeture du commutateur secondaire (24) et l’application d’une tension de programmation correspondante entre la première borne principale (12) et la borne auxiliaire (16) ; la cellule mémoire (10) étant configurée pour la lecture d’une valeur respective dans au moins un memristor (20) via l’ouverture du ou de chaque commutateur primaire (22) en parallèle dudit au moins un memristor (20), la fermeture du ou de chaque éventuel autre commutateur primaire (22), l’ouverture du commutateur secondaire (24) et la mesure d’une grandeur électrique correspondante entre les deux bornes principales (12, 14). Cellule mémoire (10) selon la revendication 1, dans laquelle la cellule mémoire (10) est configurée en outre pour la multiplication d’une valeur d’au moins un memristor (20) respectif par un multiple (X i,k ), via une alternance d’ouverture(s) et de fermeture(s) du ou de chaque commutateur primaire (22) en parallèle dudit au moins un memristor (20) au cours d’un cycle d’inférence, la fermeture du ou de chaque éventuel autre commutateur primaire (22), l’ouverture du commutateur secondaire (24) et la mesure d’une grandeur électrique correspondante entre les deux bornes principales (12, 14), un ratio (ρ) entre une durée cumulée d’ouverture du ou de chaque commutateur primaire (22) en parallèle dudit au moins un memristor (20) au cours du cycle d’inférence et une durée dudit cycle étant représentatif du multiple (X i,k ). Cellule mémoire (10) selon la revendication 1 ou 2, dans laquelle la cellule mémoire (10) comprend exactement M memristor(s) (20). Cellule mémoire (10) selon l’une quelconque des revendications 1 à 3, dans laquelle la cellule mémoire (10) comprend exactement M+1 commutateurs (22, 24) ; la cellule mémoire (10) étant de préférence constituée des première et deuxième bornes principales (12, 14), de la borne auxiliaire (16), du memristor (20), et des commutateurs primaire(s) et secondaire (22, 24). Cellule mémoire (10) selon l’une quelconque des revendications 1 à 3, dans laquelle la cellule mémoire (10) comprend en outre M commutateur(s) tertiaire(s) (300), chacun étant connecté à un memristor (20) respectif, le commutateur tertiaire (300) et le memristor (20) étant connectés en série, en parallèle du commutateur primaire (22) associé ; la cellule mémoire (10) étant de préférence constituée des première et deuxième bornes principales (12, 14), de la borne auxiliaire (16), du memristor (20), et des commutateurs primaire(s), secondaire et tertiaire(s) (22, 24, 300). Cellule mémoire (10) selon l’une quelconque des revendications précédentes, dans laquelle M est égal à 1, et la cellule mémoire (10) est alors configurée pour l’écriture d’une valeur respective via l’ouverture du commutateur primaire (22), la fermeture du commutateur secondaire (24) et l’application d’une tension de programmation correspondante entre la première borne principale (12) et la borne auxiliaire (16) ; la cellule mémoire (10) étant configurée pour la lecture d’une valeur respective via l’ouverture du commutateur primaire (22), l’ouverture du commutateur secondaire (24) et la mesure d’une grandeur électrique correspondante entre les deux bornes principales (12, 14). Cellule mémoire (10) selon l’une quelconque des revendications 1 à 5, dans laquelle M est strictement supérieur à 1, les M memristors (20) sont connectés en série entre les deux bornes principales (12, 14). Cellule mémoire (10) selon la revendication 7, dans laquelle la cellule mémoire (10) est configurée pour l’écriture d’une valeur respective dans un memristor (20) via l’ouverture du commutateur primaire (22) en parallèle dudit memristor (20), la fermeture du ou de chaque autre commutateur primaire (22), la fermeture du commutateur secondaire (24) et l’application d’une tension de programmation correspondante entre la première borne principale (12) et la borne auxiliaire (16) ; la cellule mémoire (10) étant configurée pour la lecture d’une valeur respective dans un memristor (20) via l’ouverture du commutateur primaire (22) en parallèle dudit memristor (20), la fermeture du ou de chaque autre commutateur primaire (22), l’ouverture du commutateur secondaire (24) et la mesure d’une grandeur électrique correspondante entre les deux bornes principales (12, 14). Circuit électronique (30), comprenant : - des lignes de valeur (32) ; - des lignes de programmation (34) ; - des lignes de source (36) ; et - un ensemble (40) de cellules mémoire (10), chaque cellule mémoire (10) étant selon l’une quelconque des revendications précédentes, pour chaque cellule mémoire (10), une électrode de commande (28) d’un commutateur primaire (22) respectif étant connectée à une ligne de valeur (32) respective, une électrode de commande (28) du commutateur secondaire (24) étant connectée à une ligne de programmation (34) respective, et la borne auxiliaire (16) étant connectée à une ligne de source (36) respective. Circuit électronique (30) selon la revendication 9, dans lequel chaque cellule mémoire (10) est selon la revendication 5, le circuit électronique (30) comprend en outre des lignes de programmation complémentaire (310), et pour chaque cellule mémoire (10), une électrode de commande (28) d’un commutateur tertiaire (300) respectif est connectée à une ligne de programmation complémentaire (310) respective. Circuit électronique (30) selon la revendication 9 ou 10, dans lequel le circuit électronique (30) comprend en outre des multiplexeurs (72), chaque ligne de source (36) étant connectée à un multiplexeur (72) respectif, chaque multiplexeur (72) étant configuré pour sélectionner, en fonction d’un signal de sélection et parmi plusieurs valeurs prédéfinies (VH, VL), une valeur de potentiel électrique à appliquer à la ligne de source (36) associée. Circuit électronique (30) selon l’une quelconque des revendications 9 à 11, dans lequel le circuit électronique (30) comprend en outre des commutateurs auxiliaires (80), chaque ligne de source (36) étant connectée à un commutateur auxiliaire (80) respectif, chaque commutateur auxiliaire (80) étant configuré pour, en cas de réception d’une commande de limitation, limiter un courant électrique circulant dans la ligne de source (36) associée ; chaque commutateur auxiliaire (80) étant de préférence un transistor (26), et la commande de limitation étant un potentiel prédéfini de limitation appliqué à une électrode de commande (28) dudit commutateur auxiliaire (80) ; le circuit électronique (30) comprenant de préférence encore des multiplexeurs auxiliaires (82), l’électrode de commande (28) de chaque commutateur auxiliaire (80) étant connectée à un multiplexeur auxiliaire (82) respectif, chaque multiplexeur auxiliaire (82) étant configuré pour sélectionner, en fonction d’un signal de limitation et parmi plusieurs valeurs prédéfinies (VCOMPL, VDD), une valeur de potentiel électrique à appliquer à l’électrode de commande (28) associée. Circuit électronique (30) selon l’une quelconque des revendications 9 à 12, dans lequel l’ensemble (40) de cellules mémoire (10) est agencé sous forme d’une matrice comportant des rangées (52) et des colonnes (54), les cellules mémoire (10) d’une même rangée (52) étant connectées à M même(s) ligne(s) de valeur (32) et à une même ligne de source (36), et les cellules mémoire (10) d’une même colonne (54) étant connectées à une même ligne de programmation (34). Circuit électronique (30) selon les revendications 10 et 13, dans lequel les cellules mémoire (10) d’une même rangée (52) sont connectées en outre à M même(s) ligne(s) de programmation complémentaire (310). Circuit électronique (30) selon la revendication 13 ou 14, dans lequel le circuit électronique (30) comprend en outre des modules de mesure (60), et les cellules mémoire (10) d’une même colonne (54) sont connectées en série les unes des autres, chaque colonne (54) comportant une première extrémité (56) connectée à un potentiel de référence (VR) et une deuxième extrémité (58) connectée à un module de mesure (60) respectif, chaque module de mesure (60) étant configuré pour mesurer une tension cumulée des cellules mémoire (10) de la colonne (54) à laquelle il est connecté ; le circuit électronique (30) comprenant de préférence en outre une ligne de référence (38) à laquelle est appliquée le potentiel de référence (VR), les premières extrémités (56) des colonnes (54) étant alors connectées à la ligne de référence (38) ; chaque module de mesure (60) comportant de préférence encore un comparateur (62) configuré pour détecter l’atteinte, par la tension cumulée des cellules mémoire (10) de la colonne (54) respective, d’une tension prédéfinie de seuil respective. Procédé de programmation d’au moins une cellule mémoire (10) d’une rangée (52) respective de cellules mémoire (10) d’un circuit électronique (30) selon l’une quelconque des revendications 13 à 15, le procédé comprenant les étapes suivantes : - ouverture (100) de commutateurs primaires (22) des cellules mémoire (10) de ladite rangée (52), via l’application d’une commande d’ouverture sur une ligne de valeur (32) respective connectée à ladite rangée (52) ; - fermeture (105) d’éventuels autres commutateurs primaires (22) des cellules mémoire (10) de ladite rangée (52), via l’application d’une commande de fermeture sur la ou les éventuelles autres lignes de valeur (32) connectées à ladite rangée (52) ; - fermeture (110) de l’au moins un commutateur secondaire (24) de ladite au moins une cellule mémoire (10), via l’application d’une commande de fermeture sur l’au moins une ligne de programmation (34) connectée à ladite au moins une cellule mémoire (10) de ladite rangée (52) ; - assignation (120) d’une valeur à au moins un memristor (20) de ladite au moins une cellule mémoire (10), avec une tension de programmation correspondant à la valeur entre l’au moins une première borne principale (12) et l’au moins une borne auxiliaire (16) de ladite au moins une cellule mémoire (10), via l’application d’un premier potentiel électrique (V1) au(x) ligne(s) de source (36) agencée(s) du côté de l’au moins une première borne principale (12) et d’un deuxième potentiel électrique (V2) au(x) autre(s) ligne(s) de source (36), agencée(s) du côté l’au moins une borne auxiliaire (16), la tension de programmation correspondant à la valeur assignée étant égale à la différence entre les premier et deuxième potentiels (V1, V2), le ou chaque commutateur primaire (22) en parallèle dudit au moins un memristor (20) étant ouvert. Procédé de programmation selon la revendication 16, le circuit électronique (30) étant selon la revendication 14, dans lequel le procédé comprend en outre, avant l’étape d’assignation (120), une étape de fermeture (115) des commutateurs tertiaires (300) des cellules mémoire (10) de ladite rangée (52), via l’application d’une commande de fermeture sur la ou les lignes de programmation complémentaire (310) connectées à ladite rangée (52) ; lors de l’étape d’assignation (120), le premier potentiel électrique (V1) étant de préférence appliqué à la seule ligne de source (36) reliée à l’au moins une première borne principale (12) et le deuxième potentiel électrique (V2) étant appliqué à la seule ligne de source (36) connectée à l’au moins une borne auxiliaire (16) de ladite rangée (52) ; le procédé comprenant de préférence encore, avant l’étape d’assignation (120), en outre une étape d’ouverture (117) des autres commutateurs tertiaires (300), via l’application d’une commande d’ouverture sur la ou les autres lignes de programmation complémentaire (310) du circuit électronique (30). Procédé de programmation selon la revendication 16 ou 17, le circuit électronique (30) étant selon l’une quelconque des revendications 13 à 15, prise avec la revendication 12, dans lequel l’étape d’assignation (120) comporte en outre la fermeture des commutateurs auxiliaires (80) connectés aux lignes de source (36) auxquelles l’un des premier et deuxième potentiels (V1, V2) est appliqué ; le commutateur auxiliaire (80) associé à ladite rangée (52) étant de préférence en outre commandé avec un potentiel prédéfini de limitation appliqué à son électrode de commande (28). Procédé de multiplication et accumulation d’un lot de cellule(s) mémoire (10) d’une colonne (54) respective de cellules mémoire (10) d’un circuit électronique (30) selon la revendication 15, le procédé comprenant les étapes suivantes : - ouverture (200) des commutateurs secondaires (24) des cellules mémoire (10) de ladite colonne (54), via l’application d’une commande d’ouverture sur la ligne de programmation (34) connectée à ladite colonne (54) ; - si ledit lot n’inclut pas toutes les cellules mémoire (10) de ladite colonne (54), fermeture (210) de chaque commutateur primaire (22) de chaque cellule mémoire (10) distincte dudit lot au sein de ladite colonne (54), via l’application d’une commande de fermeture sur chaque ligne de valeur (32) connectée à chaque cellule mémoire (10) distincte dudit lot ; - pilotage (220) de chaque commutateur primaire (22) dudit lot de cellule(s) mémoire avec une alternance d’ouverture(s) et de fermeture(s) au cours d’un cycle d’inférence, via l’application de commandes alternées d’ouverture(s) et de fermeture(s) sur chaque ligne de valeur (32) connectée à chaque commutateur primaire (22) dudit lot, pour multiplier la valeur de chaque memristor (20) dudit lot par un multiple respectif (X i,k ) ; un ratio (ρ) entre une durée cumulée d’ouverture du commutateur primaire (22) respectif au cours du cycle d’inférence et une durée dudit cycle étant représentatif du multiple respectif (X i,k ) ; - obtention (230) d’une somme pondérée de valeur(s) de memristor(s) (20) dudit lot, chaque valeur de memristor (20) étant multipliée par le multiple respectif (X i,k ), via une mesure de la tension cumulée des cellules mémoire (10) de ladite colonne (54). Procédé de multiplication et accumulation selon la revendication 19, le circuit électronique (30) étant selon les revendications 14 et 15, dans lequel le procédé comprend en outre, avant l’étape de pilotage (220), une étape de fermeture (215) de chaque commutateur tertiaire (300) dudit lot, via l’application d’une commande de fermeture sur chaque ligne de programmation complémentaire (310) connectée à chaque commutateur tertiaire (300) dudit lot.