Système sur puce comportant au moins un premier domaine numérique (V11) configuré pour être réinitialisé par un premier signal de réinitialisation (PADRST), un deuxième domaine numérique (V22) et un circuit d’interface (INTF) comportant au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2) dans le premier domaine, le circuit d’interface étant configuré pour transférer des données (PWDAT, PADD, CDC11) dudit au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2) vers le deuxième domaine (V22), dans lequel ledit au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2) est configuré pour ne pas être réinitialisé par le premier signal de réinitialisation (PADRST). Système sur puce selon la revendication 1, dans lequel le deuxième domaine (V22) est configuré pour être réinitialisé par un deuxième signal de réinitialisation (POR), ledit au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2) étant configuré pour être réinitialisé par le deuxième signal de réinitialisation (POR). Système sur puce selon l’une des revendications 1 ou 2, dans lequel le premier domaine (V11) est configuré pour être cadencé par un premier signal d’horloge (CLK11) à une première fréquence et le deuxième domaine (V22) est configuré pour être cadencé par un deuxième signal d’horloge (CLK22) à une deuxième fréquence inférieure à la première fréquence. Système sur puce selon les revendications 2 et 3, dans lequel le premier domaine (V11) est configuré pour recevoir le premier signal de réinitialisation (PADRST) de l’extérieur du système sur puce (SOC) de manière asynchrone avec le premier signal d’horloge (CLK11), et le deuxième domaine (V22) est configuré pour générer le deuxième signal de réinitialisation (POR) lors d’un processus synchrone de réinitialisation au démarrage du système sur puce (SOC). Système sur puce selon l’une des revendications 1 à 4, dans lequel le circuit d’interface (INTF) comporte un registre de départ (RDEP) parmi ledit au moins un élément de transfert, un registre de destination (RDEST) dans le deuxième domaine et un circuit de synchronisation (FFSYNC) dans le premier domaine, le circuit d’interface étant configuré pour transférer des données (PWDAT, PADD) du registre de départ (RDEP) vers le registre de destination (RDEST) sur commande d’un signal de commande (W_pls_sync) transmis par le circuit de synchronisation (FFSYNC), dans lequel le circuit de synchronisation (FFSYNC) est configuré pour ne pas être réinitialisé par le premier signal de réinitialisation (PADRST). Système sur puce selon la revendication 5 prise en combinaison avec la revendication 3, dans lequel le premier domaine (V11) est configuré pour communiquer les données à transférer (PWDAT, PADD) sur une entrée du registre de départ (RDEP) et pour communiquer le signal de commande (W_pls) au circuit de synchronisation (FFSYNC) au moins un cycle du premier signal d’horloge (CLK11) après lesdites données, et dans lequel le registre de départ (RDEP) est configuré pour saisir les données à transférer (PWDAT, PADD) en un seul cycle du premier signal d’horloge (CLK11) et ensuite conserver lesdites données (accDAT, accADD) indépendamment de ladite entrée. Système sur puce selon l’une des revendications précédentes, dans lequel le circuit d’interface (INTF) comporte un élément d’adaptation de signal (ADPT1, ADPT2), parmi ledit au moins un élément de transfert, configuré pour transférer, entre le premier domaine (V11) et le deuxième domaine (V22), un signal d’établissement de liaison (CDC11, CDC22). Système sur puce selon la revendication 7, dans lequel ledit au moins un élément d’adaptation de signal (ADPT2) comporte un deuxième registre de départ (RDEP2) configuré pour saisir la valeur d’un signal de conditionnement d’établissement de liaison (flg11) (flg11) en un seul cycle dudit premier signal d’horloge (CLK11) et ensuite conserver ladite valeur (acc_flg). Système sur puce selon l’une des revendications 5, 6 ou 8, dans lequel un circuit logique de commande (FSM) est configuré pour générer un signal d’état de transfert (PRDY) pendant le premier cycle du premier signal d’horloge (CLK11) du transfert des données du premier domaine vers le deuxième domaine, le(s) registre(s) de départ (RDEP, RDEP2) étant configuré(s) pour saisir lesdites données (PWDAT, PADD) ou ledit signal de conditionnement d’établissement de liaison (flg11) sur commande du signal d’état de transfert (PRDY_fe), de sorte que ledit un seul cycle du premier signal d’horloge (CLK11) est ce premier cycle. Système sur puce selon la revendication 9, dans lequel le circuit logique de commande (FSM) est configuré pour fournir le signal d’état de transfert décalé (PRDY_fe_d) d’au moins un cycle du premier signal d’horloge (CLK11) au circuit de synchronisation (FFSYNC) et adapté pour déclencher la transmission dudit signal de commande (W_pls, W_pls_sync). Procédé de transfert de données entre au moins un premier domaine numérique (V11) et un deuxième domaine numérique (V22) d’un système sur puce (SOC), comprenant un transfert des données (PWDAT, PADD, CDC11) depuis au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2) dans le premier domaine vers le deuxième domaine, dans lequel un premier signal de réinitialisation (PADRST) provoque une réinitialisation du premier domaine (V11) mais ne provoque pas une réinitialisation dudit au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2). Procédé selon la revendication 11, dans lequel un deuxième signal de réinitialisation (POR) réinitialise le deuxième domaine (V22), et ledit au moins un élément de transfert (RDEP, ADPT1, ADPT2, RDEP2). Procédé selon l’une des revendications 11 ou 12, dans lequel le premier domaine (V11) est cadencé par un premier signal d’horloge à une première fréquence (CLK11) et le deuxième domaine (V22) est cadencé par un deuxième signal d’horloge à une deuxième fréquence (CLK22) inférieure à la première fréquence. Procédé selon les revendications 12 et 13, dans lequel le premier signal de réinitialisation (PADRST) provient de l’extérieur du système sur puce (SOC) de manière asynchrone avec le signal d’horloge du premier domaine (CLK11), et le deuxième signal de réinitialisation (POR) est généré lors d’un processus synchrone de réinitialisation au démarrage du système sur puce (SOC). Procédé selon l’une des revendications 11 à 14, dans lequel ledit transfert comprend un transfert de données (PWDAT, PADD) fait depuis un registre de départ (RDEP) parmi ledit au moins un élément de transfert, vers un registre de destination (RDEST) dans le deuxième domaine, sur commande d’un signal de commande (W_pls_sync) transmis par un circuit de synchronisation (FFSYNC) du premier domaine, le premier signal de réinitialisation (PADRST) ne provoquant pas une réinitialisation un circuit de synchronisation (FFSYNC). Procédé selon la revendication 15 prise en combinaison avec la revendication 13, comprenant une communication des données à transférer (PWDAT, PADD) sur une entrée du registre de départ (RDEP) et une communication du signal de commande (W_pls) au circuit de synchronisation (FFSYNC) au moins un cycle du premier signal d’horloge (CLK11) après lesdites données, et dans lequel le transfert des données (PWDAT, PADD) comprend une saisie, par le registre de départ (RDEP), des données à transférer (PWDAT, PADD) en un seul cycle du premier signal d’horloge (CLK11) et une conservation desdites données ensuite (accDAT, accADD), indépendamment de ladite entrée. Procédé selon l’une des revendications 11 à 16, dans lequel ledit transfert comprend une adaptation de signal (ADPT1) depuis un élément d’adaptation de signal (ADPT1) parmi ledit au moins un élément de transfert, comprenant un transfert d’un signal d’établissement de liaison (CDC11, CDC22) entre le premier domaine et le deuxième domaine. Procédé selon la revendication 17, dans lequel ladite moins une adaptation de signal (ADPT2) comprend une saisie, dans un deuxième registre de départ (RDEP2), de la valeur d’un signal de conditionnement d’établissement de liaison (flg11) en un seul cycle dudit premier signal d’horloge (CLK11) et une conservation de ladite valeur ensuite (acc_flg). Procédé selon l’une des revendications 15, 16 ou 18, comprenant une génération d’un signal d’état de transfert (PRDY) pendant le premier cycle du premier signal d’horloge (CLK11) du transfert des données du premier domaine vers le deuxième domaine, ladite saisie dans le(s) registre(s) de départ (RDEP, RDEP2) étant commandée par le signal d’état de transfert (PRDY_fe), de sorte que ledit un seul cycle du premier signal d’horloge (CLK11) est ce premier cycle. Procédé selon la revendication 19, dans lequel on fournit le signal d’état de transfert décalé (PRDY_fe_d) d’au moins un cycle du premier signal d’horloge (CLK11) au circuit de synchronisation (FFSYNC) et déclenchant la transmission dudit signal de commande (W_pls, W_pls_sync).