Circuit intégré comportant : - un transistor de puissance à enrichissement (P2-P8), dont le drain est connecté à une première borne (DRAIN) du circuit intégré et dont la source est connectée à une seconde borne (SOURCE) du circuit intégré, - un circuit d’adaptation de la tension fournie à la grille dudit transistor de puissance à enrichissement (P2-P8), ledit circuit d’adaptation comportant au moins une branche (100-108) connectée entre une borne d’entrée (INPUT) adaptée pour recevoir un signal pouvant adopter un état bas et un état haut, et la seconde borne (SOURCE), ladite au moins une branche (100-108) comprenant : - un transistor de tête à appauvrissement (M1, M11, M21, M31, M41, M51, M61, M71), dont le drain est connecté à l’entrée (INPUT), - un transistor de queue à appauvrissement (M2, M14, M24, M34, M46, M56) dont la source est reliée à une borne d’un premier dipôle (R1, R11, R21, M4), et dont la grille est reliée à la seconde borne du premier dipôle (R1, R11, R21, R31, R41, R51, R61, R71, M4), - un quadripôle de liaison (10, 20, 30, 40) dont la première borne (Q1) est reliée à la grille du transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), dont la deuxième borne (Q2) est reliée à la source du transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), dont la troisième borne (Q3) est reliée à la source du transistor de queue (M2, M14, M26, M36, M44, M54, M64, M74) et dont la quatrième borne (Q4) est reliée au drain du transistor de queue (M2, M14, M26, M36, M44, M54, M64, M74), et - un transistor de pied à enrichissement (M3, M16, M29, M39, M46, M56, M76) dont la source est connectée à la seconde borne (SOURCE) et dont la grille est connectée à son drain, ledit drain étant connecté à une seconde borne (A4) d’un second dipôle (15, 25, 35), dont la première borne (A3) est connectée à la seconde borne du premier dipôle (R1, R11, R21, R31, R41, R51, R61, R71, M4), ledit circuit d’adaptation étant connecté, par la source du transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), sur la grille du transistor de puissance (P2-P8). Circuit intégré selon la revendication 1, caractérisé en ce que le quadripôle de liaison (10) est constitué de deux courts-circuits reliant respectivement les première et troisième bornes (Q1, Q3) et les seconde et quatrième bornes (Q2, Q4). Circuit intégré selon la revendication 1, caractérisé en ce que le quadripôle de liaison (20) comporte deux transistors à appauvrissement (M12, M13, M42, M52, M43, M53, M62, M63, M72, M73) : un transistor haut (M12, M42, M52, M62, M72) et un transistor bas (M13, M43, M53, M63, M73), la source du transistor haut (M12, M42, M52, M62, M72) étant reliée au drain du transistor bas (M13, M43, M53, M63, M73) et à la première borne (Q1) du quadripôle de liaison (20), le drain du transistor haut (M12, M42, M52, M62, M72) étant relié à la deuxième borne (Q2) du quadripôle de liaison (20), la grille du transistor bas (M13, M43, M53, M63, M73) étant reliée à la troisième borne (Q3) du quadripôle de liaison (20) et la grille du transistor haut (M12, M42, M52, M62, M72) et la source du transistor bas (M13, M43, M53, M63, M73) étant reliées à la quatrième borne (Q4) du quadripôle de liaison (20). Circuit intégré selon la revendication 1, caractérisé en ce que le quadripôle de liaison (40) est constitué de n quadripôles élémentaires (QE1, QEi, QEi+1, QEn), avec n > 1, chaque quadripôle élémentaire (QEi) comportant deux transistors à appauvrissement : un transistor haut (M42, M52, M44, M54) et un transistor bas (M23, M33, M25, M35), la source du transistor haut (M22, M24) étant reliée au drain du transistor bas (M23, M25) et à une première borne (QEi-1) du quadripôle élémentaire (QEi), le drain du transistor haut (M22, M24) étant relié à une deuxième borne QEi-2 du quadripôle élémentaire (QEi), la grille du transistor bas (M23, M25) étant reliée à une troisième borne (QEi- 3) du quadripôle élémentaire (QEi) et la grille du transistor haut (M22, M24) et la source du transistor bas (M23, M25) étant reliées à une quatrième borne (QEi-4) du quadripôle élémentaire (QEi) ; les quadripôles élémentaires étant connectés en série, avec deux quadripôles élémentaires (QEi, QEi+1) consécutifs reliés de sorte que la première borne (QEi+1-1) du quadripôle élémentaire (QEi+1) est reliée à la troisième borne (QEi-3) du quadripôle élémentaire (QEi) et la deuxième borne (QEi+1-2) du quadripôle élémentaire (QEi+1) est reliée à la quatrième borne (QEi-4) du quadripôle élémentaire (QEi) ; la première et la deuxième borne (QE1-1, QE1-2) du quadripôle élémentaire (QE1) formant la première et la seconde borne (Q1, Q2) du quadripôle de liaison (40) et la troisième et la quatrième borne (QEn-3, QEn-4) du quadripôle élémentaire (QEn) formant la troisième et la quatrième borne (Q3, Q4). Circuit intégré selon la revendication 1, caractérisé en ce que les transistors à appauvrissement (M1, M2, M11-M14, M21-M26, M31-M36, M41-M46, M51-M54, M61-M64, M71-M74) et à enrichissement (M3, M15, M27-M29, M37-M39, M45, M46, M55, M56, M75, M76) sont des transistors GaN ou des transistors MOS. Circuit intégré selon la revendication 1, caractérisé en ce que le premier dipôle est une résistance (R1, R11, R21, R31, R41, R51, R61, R71). Circuit intégré selon la revendication 1, caractérisé en ce que le premier dipôle est un transistor à enrichissement (M4) dont la grille est reliée à son drain. Circuit intégré selon la revendication 2, caractérisé en ce que le second dipôle (15) est un court-circuit. Circuit intégré selon la revendication 3, caractérisé en ce que le second dipôle (25) comporte un transistor à enrichissement (M15) dont la source est connectée à la seconde borne du second dipôle (25) et dont la grille est connectée à son drain, ledit drain étant connecté à la première borne (A3) du second dipôle (25). Circuit intégré selon la revendication 4, caractérisé en ce que le second dipôle (35) comporte n transistors à enrichissement (M27, M28), chacun desdits transistors (M27, M28) ayant sa grille connectée à son drain, lesdits transistors (M27, M28) étant connectés en série, deux transistors (M27, M28) consécutifs étant connectés par la source de l’un et le drain de l’autre et, le drain du premier transistor (M27) formant la première borne (A3) du second dipôle (35) et la source du dernier transistor (M28) formant la seconde borne (A4) du second dipôle (35). Circuit intégré selon la revendication 1, caractérisé en ce qu’ il comporte m branches (101-108) connectées en parallèle, chaque branche étant connectée par la source de son transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), sur la grille du transistor de puissance (P2-P8).