Circuit intégré, comprenant un dispositif de mémoire (DM) comportant un plan mémoire (SMA) ayant des cellules mémoires non volatiles et étant non observable en lecture depuis l’extérieur du dispositif de mémoire, des moyens de commande (MCM), internes au dispositif de mémoire, configurés pour détecter le contenu mémorisé du plan mémoire, et lorsque le contenu mémorisé contient un contenu dit de verrouillage (MREF2), verrouiller tout accès au plan mémoire depuis l’extérieur du dispositif de mémoire, le circuit intégré étant alors dans un statut dit verrouillé, et autoriser une délivrance à l’extérieur du dispositif de mémoire d’au moins une donnée dite sensible (DTS) stockée dans le plan-mémoire. Circuit intégré selon la revendication 1, dans lequel le dispositif de mémoire (DM) comporte une interface (IF1) configurée pour recevoir des données à écrire dans le plan mémoire, et des moyens de traitement (MT) configurés pour, lorsque le plan mémoire contient un contenu particulier (MREF1) correspondant à un statut dit déverrouillé du circuit intégré, mémoriser dans le plan mémoire via l’interface, ledit contenu de verrouillage (MREF2) correspondant au statut verrouillé du circuit intégré et ladite au moins une donnée dite sensible, les moyens de commande (MCM) étant configurés pour lorsque le contenu mémorisé contient le contenu de verrouillage, interdire tout accès au plan mémoire via ladite interface et autoriser une délivrance de ladite au moins une donnée sensible (DTS) à l’extérieur du dispositif de mémoire. Circuit intégré selon la revendication 1 ou 2, comprenant au moins un domaine fonctionnel (DMF), ladite au moins une donnée dite sensible contribuant à assurer la fonctionnalité du domaine fonctionnel. Circuit intégré selon la revendication 2 ou 3, dans lequel les cartographies respectives du contenu particulier (MREF1) et du contenu de verrouillage (MREF2), la localisation de ladite au moins une donnée sensible dans le plan mémoire ainsi que les caractéristiques structurelles du plan mémoire sont telles que lorsque le circuit intégré est dans son statut verrouillé, une tentative de modification du contenu mémorisé dans le plan mémoire, place le circuit dans un statut dit invalide interdisant la délivrance de ladite au moins une donnée sensible à l’extérieur du dispositif de mémoire et/ou détruise au moins une partie de ladite au moins une donnée sensible mémorisée. Circuit intégré selon l’une des revendications précédentes prise en combinaison avec la revendication 2, dans lequel les moyens de commande (MCM) sont configurés pour détecter le contenu mémorisé dans le plan mémoire et signaler une anomalie si le contenu mémorisé est différent du contenu particulier ou du contenu de verrouillage. Circuit intégré selon l’une des revendications précédentes prise en combinaison avec la revendication 2, dans lequel le contenu particulier comporte un premier contenu de référence (MREF1) étant au moins une partie du contenu du plan mémoire obtenu à l’issue de la fabrication du circuit intégré. Circuit intégré selon la revendication 6, dans lequel le contenu particulier appartient au groupe formé par le premier contenu de référence (MREF1) et par au moins un premier contenu de test destiné à être utilisé pour tester le plan mémoire avant la mémorisation du contenu de verrouillage. Circuit selon l’une des revendications précédentes, dans lequel les moyens de commande comportent des moyens de verrouillage (MVR) configurés pour, en présence d’un signal de commande, verrouiller l’accès de la mémoire en écriture, et un bloc de contrôle configuré pour détecter le contenu mémorisé dans le plan mémoire, et pour lorsque le contenu de verrouillage est détecté, délivrer le signal de commande aux moyens de verrouillage et autoriser la délivrance de ladite au moins une donnée sensible à l’extérieur du dispositif de mémoire. Circuit selon les revendications 5 et 8, dans lequel le bloc de contrôle (BLC) est configuré pour signaler ladite anomalie si le contenu mémorisé est différent du contenu particulier ou du contenu de verrouillage. Circuit selon l’une des revendications précédentes, dans lequel le plan mémoire (SMA) est effaçable par bloc de cellules-mémoires. Circuit intégré selon l’une des revendications précédentes, dans lequel la taille surfacique de chaque cellule-mémoire (Mi,j) est inférieure à une taille limite. Circuit intégré selon l’une des revendications précédentes, dans lequel chaque cellule-mémoire (Mi,j) est configurée pour posséder un premier état correspondant à une première valeur logique d’un bit stocké dans cette cellule-mémoire et un deuxième état correspondant à une deuxième valeur logique du bit stocké dans cette cellule-mémoire, dans lequel ladite au moins une donnée sensible comporte au moins un bit et le plan mémoire comporte une première zone (ZM1) contenant une ou plusieurs premières cellules-mémoires configurées pour stocker respectivement le ou les bits de ladite au moins une donnée sensible, une deuxième zone (ZM2) et une troisième zone (ZM3), et dans lequel dans le statut verrouillé, la première zone contient ladite au moins une donnée sensible, les cellules-mémoires de la deuxième zone sont dans leur premier état et les cellules-mémoires de la troisième zone sont dans leur deuxième état, les valeurs logiques des bits des cellules-mémoires de la deuxième zone et de la troisième zone formant le contenu de verrouillage. Circuit intégré selon la revendication 12, dans lequel le premier état correspond à l’état effacé de la cellule-mémoire (Mi,j), le bit stocké dans cette cellule-mémoire à l’état effacé ayant la valeur logique 1, et le deuxième état correspond à l’état programmé de la cellule-mémoire (Mi,j), le bit stocké dans cette cellule-mémoire à l’état programmé ayant la valeur logique 0. Circuit intégré selon la revendication 12 ou 13 prise en combinaison avec la revendication 6 ou 7, dans lequel dans le statut déverrouillé, ladite au moins une donnée sensible (DTS) n’est pas stockée dans la première zone (ZM1) et la troisième zone comporte un nombre, supérieur à un seuil, de cellules-mémoires de la troisième zone étant dans leur premier état, les valeurs logiques de ces cellules-mémoires dans leur premier état formant le premier contenu de référence. Circuit intégré selon la revendication 14, dans lequel le seuil est égal à 90% du nombre de cellules-mémoires (M3i,j) de la troisième zone. Circuit intégré selon l’une des revendications 12 à 15, dans lequel le nombre de premières cellules-mémoires (M1i,j) est inférieur au nombre de cellules-mémoires de la troisième zone et les premières cellules-mémoires sont dispersées au sein du plan mémoire. Circuit intégré selon la revendication 16, dans lequel le nombre de premières cellules-mémoires (M1i,j) est inférieur à 15% du nombre de cellules-mémoires du plan mémoire. Circuit intégré selon l’une des revendications 12 à 17, dans lequel le nombre de cellules-mémoire (M2i,j) de la deuxième zone est inférieur au nombre de cellules-mémoires de la troisième zone et les cellules-mémoire de la deuxième zone sont dispersées au sein du plan mémoire. Circuit intégré selon la revendication 18, dans lequel le nombre de cellules-mémoire (M2i,j) de la deuxième zone est inférieur à 15% du nombre de cellules-mémoires du plan mémoire. Circuit intégré selon l’une des revendications précédentes prise en combinaison avec la revendication 7, dans lequel ledit au moins un contenu de test comporte des « 0 » logiques et des « 1 » logiques formant ensemble un damier. Circuit intégré selon l’une des revendications précédentes prise en combinaison avec les revendications 2 et 12, dans lequel, pour mémoriser le contenu de verrouillage et ladite au moins une donnée sensible dans le plan mémoire, les moyens de traitement (MT) sont configurés pour placer dans leur premier état toutes les cellules-mémoire du plan mémoire, puis pour stocker ladite au moins une donnée sensible dans la ou les premières cellules-mémoires, puis placer toutes les cellules-mémoire de la troisième zone dans leur deuxième état. Circuit intégré selon la revendication 21, comportant en outre une mémoire temporaire (MMT) configurée pour stocker ladite au moins une donnée sensible lorsque le circuit intégré est dans son statut déverrouillé, et les moyens de traitement sont configurés pour copier ladite au moins une donnée sensible dans la ou les premières cellules-mémoire et pour effacer la mémoire temporaire. Circuit intégré selon l’une des revendications précédentes, dans lequel les cellules-mémoire (Mi,j) sont des cellules-mémoire ayant chacune une grille flottante, une grille de commande et un transistor de sélection enterré dans un substrat. Circuit intégré selon l’une des revendications précédentes, formant un microcontrôleur. Procédé de protection d’un circuit intégré, comprenant -a) équiper le circuit intégré (IC) d’un dispositif de mémoire (DM) comportant un plan mémoire (SMA) ayant des cellules mémoires non volatiles et étant non observable en lecture depuis l’extérieur du dispositif de mémoire, -b) faire détecter par le dispositif de mémoire lui-même le contenu mémorisé du plan mémoire, et lorsque le contenu mémorisé contient un contenu de verrouillage, -c) faire verrouiller par le dispositif de mémoire lui-même, tout accès au plan mémoire depuis l’extérieur du dispositif de mémoire, le circuit intégré étant alors dans un statut verrouillé, et faire autoriser par le dispositif de mémoire lui-même une délivrance à l’extérieur du dispositif de mémoire d’au moins une donnée dite sensible (DTS) stockée dans le plan-mémoire. Procédé selon la revendication 25, dans lequel le dispositif de mémoire comportant une interface, l’étape b) comprend en outre : lorsque le plan mémoire contient un contenu particulier (MREF1) correspondant à un statut dit déverrouillé du circuit intégré, mémoriser dans le plan mémoire via l’interface, le contenu de verrouillage (MREF2) et ladite au moins une donnée sensible, et l’étape c) comprend faire interdire par le dispositif de mémoire tout accès au plan mémoire via ladite interface et faire autoriser par le dispositif de mémoire lui-même la délivrance de ladite au moins une donnée sensible (DTS) à l’extérieur du dispositif de mémoire. Procédé selon la revendication 25 ou 26, dans lequel l’étape a) est effectuée lors de la fabrication du circuit intégré, et les étapes b) et c) sont effectuées après la fabrication du circuit intégré (IC) et avant une livraison du circuit intégré à un utilisateur. Procédé selon l’une des revendications 25 à 27, comprenant après livraison du circuit intégré à l’utilisateur, lors du fonctionnement du circuit intégré, avant toute opération effectuée par le circuit intégré nécessitant au moins une utilisation de ladite au moins une donnée sensible (DTS), une détection par le dispositif de mémoire, du contenu mémorisé du plan mémoire, et si le contenu mémorisé contient le contenu de verrouillage (MREF2), une délivrance par le dispositif de mémoire de ladite au moins une donnée sensible à l’extérieur du dispositif de mémoire. Procédé selon l’une des revendications 25 à 28, dans lequel lorsque le circuit intégré est dans son statut verrouillé, une tentative de modification du contenu mémorisé dans le plan mémoire, place le circuit dans un statut dit invalide interdisant la délivrance de ladite au moins une donnée sensible (DTS) à l’extérieur du dispositif de mémoire et/ou détruit au moins une partie de ladite au moins une donnée sensible mémorisée (DTS). Procédé selon l’une des revendications 25 à 29, dans lequel le circuit intégré comprend au moins un domaine fonctionnel (DMF), ladite au moins une donnée dite sensible contribuant à assurer la fonctionnalité du domaine fonctionnel. Procédé selon l’une des revendications 25 à 30 prise en combinaison avec la revendication 26, dans lequel le dispositif de mémoire signale une anomalie si le contenu mémorisé est différent du contenu particulier (MREF1) ou du contenu de verrouillage (MREF2). Procédé selon l’une des revendications 25 à 31 prise en combinaison avec la revendication 26, dans lequel le contenu particulier comporte un premier contenu de référence (MREF1) étant au moins une partie du contenu du plan mémoire obtenu à l’issu de la fabrication du circuit intégré. Procédé selon la revendication 32, dans lequel le contenu particulier appartient au groupe formé par le premier contenu de référence (MREF1) et au moins un premier contenu de test, et l’étape b) comprend en outre un test de plan mémoire avec ledit au moins un premier contenu de test. Procédé selon l’une des revendications 25 à 33 prise en combinaison avec la revendication 26, dans lequel dans le statut déverrouillé, on ne stocke ladite au moins une donnée sensible dans une mémoire temporaire distincte du plan mémoire, et la mémorisation du contenu de verrouillage comprend un effacement de toutes les cellules-mémoire (Mi,j) du plan mémoire, puis un stockage de ladite au moins une donnée sensible dans le plan mémoire et une écriture du contenu de verrouillage dans la plan mémoire et un effacement de la mémoire temporaire.