Dispositif (DIS) configuré pour pouvoir communiquer sans contact avec un lecteur par une modulation active de charge, comportant une entrée pour recevoir un premier signal de porteuse (Fref) émis par le lecteur, une sortie pour délivrer un deuxième signal de porteuse (ALM) et un circuit de synchronisation (MSYNC) configuré pour synchroniser un premier signal de porteuse (Fref) et le deuxième signal de porteuse (OUT), le circuit de synchronisation (MSYNC) comprenant une boucle à verrouillage de phase (PLL) comportant : - un premier domaine (ANLG) comportant un oscillateur (DCO) contrôlé numériquement configuré pour générer un signal à une fréquence donnée, et un circuit (CNTD) configuré pour générer des informations (cnt_out) représentatives de la fréquence du signal généré par l’oscillateur, et pour générer, à partir du signal généré par l’oscillateur (DCO), ledit deuxième signal de porteuse (ALM) et un signal d’horloge (CLK_54MHz) de fréquence comprise entre la fréquence du deuxième signal de porteuse et la fréquence du signal généré par l’oscillateur, le premier domaine étant cadencé par le premier signal de porteuse, - un deuxième domaine (DGTL) comportant un circuit configuré pour comparer numériquement la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur en fonction d’un résultat de cette comparaison, le deuxième domaine étant cadencé par ledit signal d’horloge (CLK_54MHz), - un circuit d’adaptation de fréquence (FADPT) entre le premier domaine (ANLG) et le deuxième domaine (DGTL), le circuit d’adaptation (FADPT) étant configuré pour recevoir du premier domaine (ANLG) les informations (cnt_out) représentatives de la fréquence du signal généré par l’oscillateur (DCO) à la fréquence du premier signal de porteuse (Fref) et pour délivrer ces informations au deuxième domaine à la fréquence du signal d’horloge (CLK_54MHz). Dispositif selon la revendication 1, dans lequel le premier domaine comporte un compteur-diviseur (CNTD) configuré pour générer en sortie : - ledit deuxième signal de porteuse (ALM) à partir du signal généré par l’oscillateur (DCO) de sorte que le deuxième signal de porteuse présente une fréquence réduite d’un facteur donné par rapport à la fréquence du signal généré par l’oscillateur (DCO), - ledit signal d’horloge (CLK_54MHz) à partir du signal généré par l’oscillateur, - lesdites informations (cnt_out) représentatives de la fréquence du signal généré par l’oscillateur en comptant un nombre de coups d’horloge du signal généré par l’oscillateur. Dispositif selon la revendication 2, dans lequel le compteur diviseur (CNTD) comporte : - une première série (FS) de bascules D montées chacune en diviseur de fréquence de façon à diviser la fréquence du signal généré par l’oscillateur (DCO) pour obtenir ledit deuxième signal de porteuse (ALM) et ledit signal d’horloge (CLK_54MHz), - une deuxième série (SS) de bascules D, chaque bascule D recevant comme horloge un signal inversé par rapport au signal de fréquence de référence et prenant en entrée le signal pris comme horloge d’une bascule D de même rang de la première série, et générant en sortie une valeur de comptage (cnt_out) comme information représentative de la fréquence du signal généré par l’oscillateur. Dispositif selon l’une quelconque des revendications 2 ou 3, dans lequel le deuxième domaine (DGTL) comporte : ○ un accumulateur (ACC) configuré pour générer une valeur de sortie en accumulant une valeur égale audit facteur à chaque coup d’horloge du premier signal de porteuse, ○ un comparateur (CMP1) de fréquences et un additionneur de décalage de phase (ADD1) entre le signal généré par l’oscillateur et ledit premier signal de porteuse, ○ un filtre de boucle (PLL_f) relié à la sortie du comparateur (CMP1) par l’intermédiaire de l’additionneur de décalage de phase (ADD1). Dispositif selon la revendication 4, dans lequel le deuxième domaine comporte également un circuit de modulation sigma-delta (ΣΔ) relié à la sortie du filtre de boucle (PLL_f) et permettant de commander l’oscillateur (DCO). Dispositif selon l’une des revendication 1 à 5, dans lequel le circuit d’adaptation de fréquence (FADPT) comporte un registre FIFO configuré pour recevoir en entrée lesdites informations représentatives de la fréquence du signal généré par l’oscillateur depuis le premier domaine de la boucle à verrouillage de phase (PLL) et pour délivrer en sortie ces informations représentatives de la fréquence du signal généré par l’oscillateur au deuxième domaine de la boucle à verrouillage de phase (PLL), le registre FIFO étant cadencé en entrée par le signal de fréquence de référence et étant cadencé en sortie par le signal d’horloge. Dispositif selon la revendication 6, dans lequel le registre FIFO comporte : - un compteur à code Gray (Gr_ptr) configuré pour compter chaque coup d’horloge du signal de fréquence de référence, - un démultiplexeur (DMUX) présentant une entrée configurée pour recevoir lesdites informations représentatives de la fréquence du signal généré par l’oscillateur en entrée du registre FIFO, une entrée de sélection reliée à une sortie du compteur à code Gray, et une pluralité de sortie pouvant être sélectionnée selon une valeur du compteur à code Gray reçue par l’entrée de sélection, - une pluralité de registres (RG) cadencés par le signal de fréquence de référence et présentant chacun une entrée reliée à une sortie donnée du démultiplexeur de façon à pouvoir stocker lesdites informations représentatives de la fréquence du signal généré par l’oscillateur à chaque coup d’horloge du signal de fréquence de référence, - au moins un registre (REG1, REG2) cadencé par le signal d’horloge et étant configuré pour recevoir une valeur du compteur Gray, - un multiplexeur (MUX) présentant des entrées reliées aux différents registres (RG) de ladite pluralité de registres (RG) et présentant une entrée de sélection reliée audit au moins un registre (REG1, REG2), et une sortie permettant de transmettre en sortie du registre FIFO lesdites informations relatives à la fréquence du signal générée par l’oscillateur. Dispositif selon l’une des revendications 1 à 7 dans lequel le circuit d’adaptation de fréquence (FADPT) comporte également une bascule D cadencée par le signal de fréquence de référence et présentant une entrée configurée pour recevoir lesdites informations relatives à la fréquence du signal générée par l’oscillateur depuis le premier domaine et une sortie configurée pour transmettre ces informations en entrée du registre FIFO. Dispositif selon l’une revendications 4 à 8 dans lequel le premier signal de porteuse (Fref) présente une fréquence porteuse de l’ordre de 13,56MHz, l’oscillateur étant configuré pour délivrer un signal de fréquence de l’ordre de 868MHz, le compteur diviseur (CNTD) étant configuré pour diviser la fréquence du signal généré par l’oscillateur de soixante-quatre et l’accumulateur (ACC) étant configuré pour accumuler une valeur égale à soixante-quatre à chaque coup d’horloge du signal de fréquence de référence. Dispositif selon l’une des revendications 1 à 9, dans lequel le circuit de synchronisation (MSYNC) comporte également une boucle à verrouillage de fréquence et de phase (FLL) comportant : - un premier domaine (ANLG) comportant l’oscillateur (DCO) contrôlé numériquement configuré pour générer un signal à une fréquence donnée, et un circuit configuré pour générer des informations représentatives de la fréquence du signal généré par l’oscillateur, le premier domaine étant cadencé à partir d’un signal d’horloge de référence (XOCK) , - un deuxième domaine (DGTL) comportant un circuit configuré pour comparer numériquement la fréquence du signal généré par l’oscillateur à la fréquence du premier signal de porteuse et pour contrôler l’oscillateur en fonction d’un résultat de cette comparaison, le deuxième domaine étant cadencé par ledit signal d’horloge, - un circuit d’adaptation de fréquence (FADPT) entre le premier domaine (ANLG) et le deuxième domaine (DGTL), le circuit d’adaptation (FADPT) étant configuré pour recevoir du premier domaine (ANLG) les informations représentatives de la fréquence du signal généré par l’oscillateur (DCO) à la fréquence du signal (XOCK) généré par l’oscillateur interne de référence et pour délivrer ces informations au deuxième domaine à la fréquence du signal d’horloge. Dispositif selon l’une des revendications 7 à 10, comportant en outre un circuit de génération de jeton configuré pour générer un signal de jeton à chaque changement de valeur du compteur à code Gray, chaque élément du deuxième domaine étant mis en œuvre lorsqu’un signal de jeton est généré.