Circuit de calcul dans la mémoire (10) comprenant une pluralité de plans mémoire (P i ) de rang i allant de 1 à N, avec N un entier naturel supérieur à 1, chaque plan formant une matrice bidimensionnelle de cellules mémoire non volatiles, résistives et programmables , chaque cellule mémoire ayant un nœud de sélection (WL), un premier nœud d’entrée/sortie (SL) et un second nœud d’entrée/sortie (BL) ; ladite matrice comprenant M lignes (L j ) de rang j allant de 1 à M et K colonnes (C k ) de rang k allant de 1 à K, avec M et K deux entiers naturels non nuls; ledit circuit de calcul (10) comprenant : des moyens de contrôle pour commander des opérations de stockage et de calcul en mémoire réalisées par le circuit de calcul ; au moins un groupe élémentaire de cellules mémoires comprenant : une première cellule mémoire (CM A ) appartenant à l’un quelconque des plans mémoire (P in1 )et destinée à stocker une première donnée d’entrée (A) ; une deuxième cellule mémoire (CM B ) appartenant à l’un quelconque des plans mémoire (P in1 ) et destinée à stocker une deuxième donnée d’entrée (B) ; une troisième cellule mémoire (CM OR, CM AND ) appartenant à un plan mémoire (P OR1 ) différent de celui de la première et la deuxième cellules mémoire (CM A CM b ); la troisième cellule mémoire étant destinée à stocker le résultat d’une première opération logique ayant pour opérandes la première et la deuxième données d’entrée ; la première, deuxième et troisième cellules mémoire (CM A, CM B ,CM OR ) appartenant à des colonnes (C k ) de même rang k dans leurs matrices respectives ; la première, la deuxième et la troisième cellules mémoire (CM A, CM B , CM OR ) étant interconnectées par une ligne d’interconnexion commune (BL 1a , SL 1a ). Circuit de calcul dans la mémoire (10) selon la revendication 1 dans lequel pour chaque plan mémoire (P i ): les nœuds de sélection (WL) des cellules mémoires appartenant à la même ligne (L j ) sont interconnectés par une ligne de sélection (WL ij ) ; les premiers nœuds d’entrée/sorties (SL) des cellules mémoires appartenant à la même colonne (C k ) sont interconnectés ; les seconds nœuds d’entrée/sorties (BL) des cellules mémoires appartenant à la même colonne (C k ) sont interconnectés. Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 1 ou 2 dans lequel chaque cellule mémoire (CM A, CM B, CM OR ) comprend : une structure de stockage résistive programmable ayant : une électrode supérieure (EL1) connectée au second nœud d’entrée/sortie (BL) de ladite cellule mémoire (CM A, CM B, CM OR ) ; et une électrode inférieure (EL2) ; un transistor de sélection (T1) ayant une grille connectée au nœud de sélection (WL) de ladite cellule mémoire et reliant l’électrode inférieure (EL2) au premier nœud d’entrée/sortie (SL) de ladite cellule mémoire (CM A, CM B, CM OR ). Circuit de calcul dans la mémoire (10) selon la revendication 3 dans lequel chaque colonne (C k ) de cellules mémoire (CM) comprend : Un empilement d’une pluralité de transistors de sélection (T1) selon une première direction (Δ) ; chaque transistor de sélection, notamment de type grille enrobante, comprenant un canal de conduction (CC), perpendiculaire à la première direction (Δ) en un matériau semiconducteur et ayant deux extrémités ; la première extrémité du canal correspondant à la source du transistor de sélection et la seconde correspondant au drain du transistor ; un premier pilier métallique (SL 1a ) selon la première direction (Δ) connectant les sources des différents transistors de sélection ; une couche en diélectrique (C’2) parallèle à la première direction (Δ) et couvrant latéralement les drains des transistors de sélection ; au moins une couche métallique (C’3) en parallèle à la première direction déposée sur la couche en diélectrique ; un second pilier métallique (BL 1a ) selon la première direction (Δ) ayant un contact latéral avec l’au moins couche métallique ; pour chaque transistor de sélection, l’ensemble formé par le drain, la couche en diélectrique (C’2) et la couche métallique (C’3) constitue une structure de stockage résistive (S1). Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications précédentes tel que pour chaque plan mémoire (P in1 , P OR1 ) : les premiers nœuds d’entrée/sortie (SL) des cellules mémoire appartenant aux colonnes (C k ) de rangs impairs sont interconnectés formant une première ligne de source (SL 1a ) ; les premiers nœuds d’entrée (SL) des cellules mémoire appartenant aux colonnes (C k ) de rangs pairs sont interconnectés formant une seconde ligne de source (SL 1b ) ; la première ligne de source et la seconde ligne de source étant distinctes ; Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 1 à 5 dans lequel le groupe élémentaire de cellules mémoires comprend en outre une quatrième cellule mémoire (CM XNOR ) appartenant à un plan mémoire différent de celui de la première, deuxième et troisième cellules mémoire (CM A CM b , CM OR ); la quatrième cellule mémoire étant destinée à stocker le résultat d’une deuxième opération logique ayant pour opérandes la première et la deuxième données d’entrée et utilisant le résultat de la première opération logique stocké dans la troisième cellule mémoire (CM OR ) ; la quatrième cellule mémoire (CM XNOR ) étant connectée à la première, à la deuxième et à la troisième cellules mémoire (CM A, CM B ,CM OR ) via la ligne d’interconnexion commune (BL 1a, SL 1a ). Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 1 à 6 dans lequel pour chaque groupe élémentaire de cellules mémoires , la ligne d’interconnexion (BL 1a ) connecte l’un à l’autre les seconds nœuds d’entrée/sortie (BL) des cellules mémoire dudit groupe élémentaire. Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 1 à 7 dans lequel la première opération logique est une fonction booléenne OU. Circuit de calcul dans la mémoire (10) selon la revendication 8 dans lequel les moyens de contrôle sont configurés pour réaliser les étapes suivantes afin de réaliser la fonction logique OU : Initialiser la troisième cellule à un état résistif haut ; sélectionner la première et la troisième cellule mémoire (CM A , CM OR ) en mettant à l’état passant leurs transistors de sélection (T1) ; appliquer une première tension de lecture positive sur le premier nœud d’entrée/sortie (SL 1a ) de la première cellule mémoire et connecter simultanément le premier nœud d’entrée/sortie (SL 2a ) de la troisième cellule mémoire à la masse électrique ; sélectionner la deuxième et la troisième cellule mémoire (CM B , CM OR ) en mettant à l’état passant leurs transistors de sélection (T1) ; appliquer la première tension de lecture positive sur le premier nœud d’entrée/sortie (SL 1a ) de la première cellule mémoire et connecter simultanément le premier nœud d’entrée/sortie (SL 2a ) de la troisième cellule mémoire à la masse électrique ; chaque cellule mémoire présentant: un premier seuil de tension (V set ) pour passer d’un état résistif haut à un état résistif bas ; et un second seuil de tension (V reset ) pour passer d’un état résistif bas à un état résistif haut supérieur au premier seuil de tension (V set ) ; ladite première tension de lecture étant positive avec une amplitude supérieure ou égale au premier seuil de passage et strictement inférieure au second seuil de passage. Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 8 ou 9 en combinaison avec la revendication 6 dans lequel la deuxième opération logique est une fonction booléenne NON-OU exclusive (XNOR). Circuit de calcul dans la mémoire (10) selon la revendication 10 dans lequel les moyens de contrôle sont configurés pour réaliser les étapes suivantes afin de réaliser la fonction logique NON-OU exclusive (XNOR) : Initialiser la quatrième cellule à un état résistif bas ; sélectionner la première, la troisième et la quatrième cellule mémoire (CM A , CM OR, CM XNOR ) en mettant à l’état passant leurs transistors ; réaliser simultanément : l’application d’une deuxième tension de lecture positive (VSL 1a ) sur le premier nœud d’entrée/sortie (SL 1a ) de la première cellule mémoire (CM A ) ; l’application d’une troisième tension de lecture négative (VSL 2a ) sur le premier nœud d’entrée/sortie (SL 2a ) de la troisième cellule mémoire (CM OR ) ; et l’application d’une quatrième tension de lecture positive (VSL 3a ) sur le premier nœud d’entrée/sortie (SL 3a ) de la quatrième cellule mémoire (CM XNOR ) ; sélectionner la deuxième, la troisième et la quatrième cellule mémoire (CM B , CM OR, CM XNOR ) en mettant à l’état passant leurs transistors de sélection (T1) ; réaliser simultanément : l’application de la deuxième tension de lecture positive (VSL 1a ) sur le premier nœud d’entrée/sortie (SL 1a ) de la deuxième cellule mémoire (CM B ) ; l’application de la troisième tension de lecture négative (VSL 2a ) sur le premier nœud d’entrée/sortie (SL 2a ) de la troisième cellule mémoire (CM OR ) ; et l’application d’une quatrième tension de lecture positive (VSL 3a ) sur le premier nœud d’entrée/sortie (SL 3a ) de la quatrième cellule mémoire (CM XNOR ) ; la valeur absolue de la troisième tension de lecture (VSL 2a ) étant sensiblement égale à la valeur absolue de la deuxième tension de lecture (VSL 1a ) ; la somme de la valeur absolue de la quatrième tension de lecture (VSL 3a ) et de la troisième tension de lecture (VSL 2 a ) étant supérieure au second seuil de passage (V reset ). Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 1 à 7 dans lequel la première opération logique est une fonction booléenne ET. Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications précédentes comprenant pour chaque ligne d’interconnexion (BL 1a, BL 1b BL 2a BL 2b ) un transistor de régulation (T reg ) ; chaque transistor de régulation (T reg ) ayant une grille recevant un signal de régulation (VWL BL ) et reliant la ligne d’interconnexion associée à la masse de manière à réaliser une impédance variable. Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications précédentes comprenant une pluralité de groupes élémentaires de cellules mémoires ; chaque ligne d’interconnexion (BL 1a, BL 1b BL 2a BL 2b ) étant connectée à une ligne d’interconnexion (BL 1a, BL 1b BL 2a BL 2b ) adjacente par l’intermédiaire d’un interrupteur (i1). Circuit de calcul dans la mémoire (10) selon la revendication 14 dans lequel les moyens de contrôle sont configurés pour réaliser le transfert d’une donnée stockée d’une cellule mémoire de départ (CM 1 ) à une cellule mémoire d’arrivée (CM 2 ) appartenant à un plan différent de celui de la cellule mémoire de départ et connectée à une ligne d’interconnexion adjacente à celle de la cellule mémoire de départ ; le transfert est réalisé en exécutant les étapes suivantes : i’- initialiser la cellule d’arrivée (CM2) à un état résistif haut ; ii’- mettre l’interrupteur i1 à l’état passant iii’- réaliser simultanément : l’application d’une première tension de transfert positive sur le premier nœud d’entrée/sortie (SL 1a ) de la cellule mémoire de départ (CM 1 ) ; la connexion du premier nœud d’entrée/sortie (SL 2b ) de la cellule mémoire d’arrivée à la masse électrique ; l’application d’une seconde tension de transfert positive sur le premier nœud d’entrée/sortie (SL 1b ) de la cellule mémoire (CM par_in ) appartenant au même plan de la cellule mémoire de départ et connectée à la même ligne d’interconnexion de la cellule mémoire d’arrivée ; l’application de la seconde tension de transfert positive sur le premier nœud d’entrée/sortie (SL 2a ) de la cellule mémoire (CM par_out ) appartenant au même plan de la cellule mémoire d’arrivée et connectée à la même ligne de bits de la cellule mémoire de départ ; l’amplitude de la seconde tension de transfert étant inférieure ou égale à la moitié de la première tension de transfert. Circuit de calcul dans la mémoire (10) selon l’une quelconque des revendications 1 à 6 dans lequel, pour chaque groupe élémentaire de cellules mémoires, la ligne d’interconnexion (SL 1a ) connecte l’un à l’autre les premiers nœuds d’entrée/sortie (SL) des cellules mémoire dudit groupe élémentaire.