INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
De préférence, l’étage de compensation comporte : - un premier transistor présentant un drain connecté à la deuxième borne de la première résistance et une source connectée à la source de courant de sorte que la deuxième borne de la première résistance est reliée à la source de courant par l’intermédiaire dudit premier transistor, et - un deuxième transistor présentant un drain connecté à la deuxième borne de la deuxième résistance et une source connectée au drain du transistor de sorte que la deuxième borne de la deuxième résistance est reliée au drain du transistor par l’intermédiaire dudit deuxième transistor, le premier transistor et le deuxième transistor présentant une grille configurée pour recevoir une tension fixe permettant au premier transistor et au deuxième transistor de fonctionner comme cascodes. Cette tension fixe peut être celle délivrée par ledit au moins un régulateur au module électronique.
Ce premier transistor permet au potentiel au niveau de la deuxième borne de la première résistance de varier librement en fonction du courant traversant cette première résistance. Ce deuxième transistor permet de protéger le transistor de l’étage de compensation commandé par l’amplificateur opérationnel des tensions élevées, et permet au potentiel au niveau de la deuxième borne de la deuxième résistance de varier librement en fonction du courant traversant cette deuxième résistance.
Avantageusement, la source de courant comprend au moins un miroir de courant configuré pour générer le courant de source à partir d’un courant de référence. Ainsi, la source de courant peut comprendre un unique ou bien plusieurs miroirs de courant pour générer le courant de source. Lorsque la source de courant comporte plusieurs miroirs de courant, ces derniers peuvent être activés ou bien désactivés selon la valeur souhaitée du courant de source.
Dans un mode de réalisation avantageux, la source de courant comporte : - une branche de référence comprenant : ● un transistor de référence dudit au moins miroir de courant, ● un transistor de cascode présentant un drain configuré pour recevoir ledit courant de référence et connecté à une grille du transistor de référence, une source connectée à un drain du transistor de référence, et une grille configurée pour recevoir une tension fixe, ● un transistor présentant un drain connecté à une source du transistor de référence, une source connectée au point froid et une grille configurée pour recevoir une tension délivrée par ledit au moins un régulateur au module électronique, - une branche de génération de courant auxiliaire pour chaque miroir de courant comportant : ● un transistor de copie dudit miroir de courant présentant une grille connectée à une grille du transistor de référence et étant configuré pour générer au moins en partie le courant de source, ● un transistor de cascode présentant un drain relié à la deuxième sortie dudit au moins un régulateur, une source connectée à un drain du transistor de copie, ● un transistor sélection présentant un drain connecté à une source du transistor de copie, une source connectée au point froid et une grille configurée pour être commandée par un signal de sélection.
Le courant de référence peut être de l’ordre de 5μA par exemple. Chaque miroir de courant comporte le transistor de référence et un transistor de copie permettant de multiplier le courant de référence. La somme des courants générés par chaque miroir de courant correspond au courant de source généré par la source de courant.
Chaque transistor de sélection permet d’activer ou bien de désactiver le miroir de courant auquel il est associé pour modifier la valeur du courant de source généré par la source de courant.
Avantageusement, le transistor de cascode de la branche de génération de chaque miroir de courant présente une grille configurée pour recevoir une tension fixe.
De préférence, le transistor de cascode est commun à chaque branche de génération, la source de courant comportant en outre un amplificateur opérationnel présentant une entrée non inverseuse connectée au drain du transistor de référence, une entrée inverseuse connectée à la source du transistor commun, et une sortie connectée à la grille du transistor. L’amplificateur opérationnel permet alors d’obtenir une tension de drain du transistor de copie du miroir de courant identique à la tension au niveau du drain du transistor de référence du miroir de courant. Il est ainsi possible d’utiliser un transistor de cascode commun plus petit permettant de réduire les capacités parasites de sorte que le circuit de compensation est plus réactif aux variations de courant.
La illustre un dispositif électronique DIS, notamment un système sur puce, comportant un module électronique, notamment un microprocesseur CPU, et un régulateur de tension LDO. Le régulateur LDO est configuré pour adapter une tension VCC fournie par une source d’alimentation électrique ALIM à une tension souhaitée pour alimenter le microprocesseur CPU. Par exemple, le régulateur LDO peut être adapté pour fournir une tension de 1,2V au microprocesseur CPU à partir d’une tension de 3V générée par la source d’alimentation électrique ALIM. Le régulateur de tension LDO peut être de type à faible chute de tension (connu également par l’expression « low-dropout regulator » ou « LDO regulator »).
Le régulateur de tension LDO présente une entrée I1 connectée à une borne d’alimentation BA du dispositif électronique DIS. La borne d’alimentation BA est configurée pour pouvoir être connectée à ladite source d’alimentation électrique ALIM. Le régulateur LDO présente également une première sortie O1 connectée à une borne d’alimentation du microprocesseur CPU. De la sorte le régulateur de tension LDO est configuré pour tirer un courant I vdd délivré par la source d’alimentation électrique ALIM et transmettre ce courant au microprocesseur CPU. La valeur du courant I vdd peut varier en fonction des opérations pouvant être effectuées par le microprocesseur.
Le dispositif électronique DIS comporte également un circuit de compensation JSCR configuré pour pouvoir tirer un courant I JSCR délivré par la source d’alimentation ALIM, de sorte que le courant total I VCC tiré depuis la source d’alimentation soit constant quel que soit la valeur du courant I vdd requis par le microprocesseur CPU.
En particulier, le circuit de compensation JSCR comporte une première entrée IN1 connectée à une deuxième sortie O2 du régulateur de tension LDO, et une deuxième entrée IN2 connectée à la borne d’alimentation BA du dispositif électronique DIS de façon à pouvoir être reliée à la source d’alimentation ALIM.
La deuxième sortie O2 du régulateur de tension est configurée pour délivrer au circuit de compensation JSCR un courant auxiliaire I aux égal à I vdd /100, c’est-à-dire à un centième du courant I vdd . Pour ce faire, le régulateur de tension LDO peut comprendre un miroir de courant. Le miroir de courant peut alors comporter une première branche ayant un premier transistor présentant des dimensions données, et une deuxième branche ayant un deuxième transistor de dimensions cent fois plus petites que celles du premier transistor. Le miroir de courant peut également comporter sur sa première branche un nombre de transistors identiques montés en parallèle cent fois supérieur à un nombre de transistors identiques montés en parallèle prévus sur sa deuxième branche.
Ensuite, le premier module de génération 51 génère un premier signal sinus SIN1 et un premier signal cosinus COS1 caractérisant les variations angulaires de la cible 12 lors de la rotation de l’arbre 11. Cette génération de signaux sinus et cosinus à partir des variations de direction champ électromagnétique générés par la cible 12 en rotation étant connue en soi, elle ne sera pas davantage détaillée ici.
Ces deux étapes sont communes aux trois modes de réalisation décrits ci-après.
Premier mode de réalisation (correspondant à la première forme de réalisation de la deuxième configuration)
Le capteur 50 construit un deuxième signal sinus SIN2 et un deuxième signal cosinus COS2 comme expliqué précédemment et génère un premier signal de valeur d’angle SA1 représentatif d’une première position angulaire de l’arbre 11 à partir du premier signal sinus SIN1 généré et du premier signal cosinus COS1 généré et un deuxième signal de valeur d’angle SA2 représentatif d’une deuxième position angulaire de l’arbre 11 à partir du deuxième signal sinus SIN2 construit et du deuxième signal cosinus COS2 construit.
Ensuite, le capteur 50 calcule la position angulaire moyenne PAM de l’arbre 11 à partir du premier signal de valeur d’angle SA1 et du deuxième signal de valeur d’angle SA2 et de la valeur de déphasage DPH prédéterminée selon la formule suivante :
- si
, alors :
où SA1(t) est la valeur du premier signal de valeur d’angle à l’instant t, SA2(t) est la valeur du deuxième signal de valeur d’angle à l’instant t et DPH est la valeur de déphasage prédéterminée.
Deuxième mode de réalisation (correspondant à la deuxième forme de réalisation de la deuxième configuration)
Ensuite, le capteur 50 envoie le premier signal de valeur d’angle SA1 et le deuxième signal de valeur d’angle SA2 à l’unité de contrôle électronique 40.
L’unité de contrôle électronique 40 reçoit le premier signal de valeur d’angle SA1 et le deuxième signal de valeur d’angle SA2 puis calcule la position angulaire moyenne PAM de l’arbre 11 à partir du premier signal de valeur d’angle SA1 et du deuxième signal de valeur d’angle SA2 et de la valeur de déphasage DPH prédéterminée selon la formule suivante :
Le régulateur LDO est donc configuré pour tirer un courant total I VDD égal à la somme du courant I vdd requis par le microprocesseur et du courant I aux égal à I vdd /100 délivré au circuit de compensation.
Le circuit de compensation JSCR peut comprendre un premier amplificateur AMP_LDO configuré pour contrôler une grille d’un premier transistor PCASLDO de type PMOS. L’amplificateur AMP_LDO comporte une entrée inverseuse reliée à la deuxième sortie O2 du régulateur LDO par l’intermédiaire de la première entrée IN1 du circuit de compensation et à la sourcedu transistor PCASLDO. L’amplificateur AMP_LDO comporte également une entrée non inverseuse reliée à la première sortie O1 du régulateur LDO de façon à recevoir une tension vdd! en entrée du microprocesseur CPU. Ainsi, le premier amplificateur AMP_LDO et le transistor PCASLDO permettent d’obtenir un potentiel au niveau de la deuxième sortie O2 du régulateur LDO identique au potentiel au niveau de la première sortie O1 du régulateur LDO de façon à assurer un courant I vdd /100 conforme au courant I vdd alimentant le microprocesseur CPU.
Le circuit de compensation JSCR comprend en outre une source de courant SC présentant une première borne connectée au drain du transistor PCASLDO et une deuxième borne connectée à un point froid, notamment à une masse GND. La source de courant SC est de type NMOS et est ainsi configurée pour générer un courant I src égal à I set /100 vers le point froid GND. La valeur du courant I set est choisi pour être supérieure à un maximum du courant I vdd . Le rapport entre le courant I src et le courant I set est choisi pour être identique au rapport entre le courant I aux et I vdd . Des modes de réalisation d’une telle source de courant sont décrits ci-après en relation avec les figures 2 et 3.
Le circuit de compensation JSCR comprend en outre un étage de compensation. L’étage de compensation comprend un transistor CASMINUS de type NMOS. Le transistor CASMINUS présente une grille reliée à la première sortie du régulateur LDO de façon à recevoir une tension fixe permettant au transistor CASMINUS de fonctionner comme cascode. Cette tension fixe peut être la tension vdd!. Le transistor CASMINUS comporte en outre une source reliée à la première borne de la source de courant et au drain du transistor PCASLDO.
L’étage de compensation CSTG comporte une résistance R 0 présentant une première borne connectée à la deuxième entrée IN2 du circuit de compensation JSCR de façon à pouvoir être reliée à la source d’alimentation ALIM et une deuxième borne reliée à un drain du transistor CASMINUS. L’étage de compensation comporte également une résistance R 1 présentant une première borne connectée à la première borne de la résistance R 0 et à la deuxième entrée IN2 du circuit de compensation JSCR de façon à pouvoir être reliée à la source d’alimentation ALIM. La valeur de la résistance R 1 est choisie de sorte que le rapport entre la résistance R 1 et la résistance R 0 soit le même que le rapport entre le courant I aux et I vdd , et le même que le rapport entre le courant I src et le courant I set . Par exemple, la résistance R 1 présente une valeur égale à R 0 /100. Le transistor CASMINUS permet au potentiel au niveau de la deuxième borne de la résistance R 0 de varier librement en fonction du courant traversant cette résistance R 0 .
L’étage de compensation CSTG comporte également un transistor CASPLUS de type NMOS. Le transistor CASPLUS présente une grille reliée à la première sortie du régulateur LDO de façon à recevoir une tension fixe permettant au transistor CASPLUS de fonctionner comme cascode. Cette tension fixe peut être la tension vdd!. Le transistor CASPLUS présente également un drain relié à une deuxième borne de la résistance R 1 .
L’étage de compensation CSTG comporte également un transistor LV de type NMOS. Le transistor LV présente un drain relié à la source du transistor CASPLUS et une source reliée au point froid, notamment à la masse. Le transistor CASPLUS permet de protéger le transistor LV des tensions élevées, et permet au potentiel au niveau de la deuxième borne de la résistance R 1 de varier librement en fonction du courant traversant cette résistance R 1 .
L’étage de compensation CSTG comprend en outre un amplificateur opérationnel AMP3 présentant une entrée inverseuse reliée à la deuxième borne de la résistance R 0 et une entrée non inverseuse reliée à la deuxième borne de la résistance R 1 . L’amplificateur opérationnel AMP3 présente également une sortie reliée à la grille du transistor LV de façon à pouvoir commander le transistor LV. Ainsi, l’amplificateur AMP3 permet d’obtenir un potentiel au niveau de la deuxième borne de la résistance R 1 identique au potentiel au niveau de la deuxième borne de la résistance R 0 .
De la sorte, la résistance R 0 est traversée par un courant I int égal à (Iset-Ivdd)/100, et la résistance R 1 est traversée par un courant I SMT égal à Iset-Ivdd.
Ainsi, le courant I VCC délivré par la source d’alimentation ALIM est égale à la somme du courant I vdd requis par le microprocesseur CPU, du courant Ivdd/100 délivré au niveau de la deuxième sortie O2 du régulateur LDO et du courant I JSCR correspondant à la somme du courant I int traversant la résistance R 0 et I SMT traversant la résistance R 1 . Ainsi, le courant I VCC s’exprime selon la formule suivante :
Le courant IVCC ayant pour valeur 1,01*I set ne dépend plus du courant I vdd requis par le microprocesseur CPU, et est donc constant.
Un tel circuit de compensation JSCR présente l’avantage d’être relativement simple tout en permettant un lissage du courant tiré depuis source d’alimentation et étant réactif aux variations du courant requis par le microprocesseur CPU.
La illustre un dispositif électronique DIS tel que décrit précédemment dont la source de courant SC permettant de générer le courant I src est représentée selon un premier mode de réalisation.
Dans ce mode de réalisation, la source de courant SC comporte une branche BREF de référence et au moins une branche BGEN de génération de courant I src .
La branche de référence comporte un transistor de cascode MCREF de type NMOS et chaque branche de génération BGEN de courant comporte un transistor de cascode MCDAC de type NMOS. Les transistors MCREF et MCDAC présentent chacun une grille configurée pour recevoir tension fixe vcas5u. Le drain MCREF est configuré pour recevoir un courant de référence I ref , de 5μA par exemple.
La source de courant SC comporte en outre un miroir de courant MIR pour chaque branche BGEN de génération de courant. Chaque miroir de courant MIR permet de multiplier le courant de référence I ref afin d’obtenir le courant I src égal à I set /100 en sortie de la source de courant. En particulier, la branche de génération comporte un transistor MMREF de type NMOS. Ce transistor MMREF présente un drain relié à une source du transistor MCREF, une grille reliée à un drain du transistor MCREF et une source reliée à un drain d’un transistor MSREF de la branche de référence. Ce transistor MSREF comporte également une source reliée au point froid, notamment à la masse, et une grille configurée pour recevoir la tension vdd!.
[Fig 1] – Activités lactonases relatives des variants SsoPox de l’alanine-scanning de la boucle 8 en utilisant les souches rapportrices CV026 et Pseudomonas putida KS35 . ( A ) et ( B ) : La production de violacéine par CV026, induite par l’ajout de C4-HSL et C6-HSL, a été mesurée en niveaux de gris avec le logiciel ImageJ et transformée en activité relative. Une activité relative élevée correspond à l'absence de production de violacéine par la souche rapportrice. ( C ), ( D ) et ( E ) : La fluorescence émise par P. putida KS35 en présence de 3-oxo-C8-HSL, 3-oxo-C10-HSL et 3-oxo-C12-HSL a été mesurée et transformée en activité relative. Une activité relative élevée correspond à une faible émission de fluorescence par la souche rapportrice. SsoPox V82I est l'enzyme de base pour la mutagenèse.
[Fig 2] – Représentation générale des activités des variants de SsoPox mutés au niveau de la boucle 8. Les valeurs logarithmiques des kcat/K M (s -1 .M -1 ) sont affichées sur les cercles, et sont également représentées par des nuances de gris allant du blanc jusqu’au noir. L'amélioration de l’activité par rapport à SsoPox WT est représentée par la taille des cercles.
[Fig 3] – Diminution progressive de la violacéine produite par Chromobacterium violaceum traitée avec SsoPox V82I et SsoPox V82I/A275G après 16h de croissance à 30 °C . Les points représentent la croissance bactérienne mesurée par l’absorbance 600 nm. Les barres représentent la violacéine extraite mesurée par l’absorbance 585 nm.
[Fig 4] –Bioluminescence de Vibrio harveyi traitée par SsoPox 5A8 (inactive), SsoPox V82I et SsoPox V82I/A275G, après 24h de croissance à 30°C.
[Fig 5] – Croissance et production de prodigiosine de Serratia sp. 39006 non traité ou traité avec SsoPox 5A8 (inactive), SsoPox V82I et SsoPox V82I/A275G à 0,25 mg.mL-1. Les bactéries ont été cultivées pendant 24h à 30°C. Les barres noires représentent la croissance bactérienne mesurée par l'absorbance 600 nm et les barres grises représentent la production de prodigiosine, mesurée par l'absorbance 534 nm après extraction.
[Fig 6] – Nombre de peptides liés à la production de carbapénèmes identifiés dans une culture de 24h de Serratia sp. 39006 , non traité ou traité avec SsoPox V82I et SsoPox V82I/A275G à 0.25 mg.mL -1 .
[Fig 7] – A : nombre total de peptides identifiés, par taille, dans les 3 conditions de culture de Serratia sp. 39006 . B : Variation du nombre de peptides détectés par rapport au contrôle non traité.
[Fig 8] – Analyses en composantes principales sur 506 protéines de Serratia sp. 39006 . Les protéines retenues ont au moins 2 peptides dénombrés et un facteur d'abondance spectrale normalisé ≥ 0,05 %.
[Fig 9] – Le variant SsoPox V82I inhibe l'infection par P. atrosepticum CFBP6276 dans la pomme de terre.
[Fig 10] – Alignement de séquences de PLL d'archées extrêmophiles. A : Alignement SisLac vs SsoPox . B : Alignement SacPox vs SsoPox . C : Alignement multiple ( SsoPox , SisLac et SacPox ) avec Clustal Omega. La barre supérieure représente la variation de la séquence consensus, du noir (même résidu) au gris clair (résidu complètement différent). La barre noire indique la boucle 8.
[Fig 11] - Alignement des séquences de PLL d'archées extrêmophiles à l'aide de Clustal Omega. Les barres verticales indiquent la fréquence d'un acide aminé dans toutes les séquences alignées, du noir (même résidu dans toutes les séquences) au gris clair (plusieurs résidus différents). La séquence consensus est définie avec un seuil de 70 %. La barre horizontale gris clair indique la boucle 8 et la barre horizontale noire indique la zone L242-P289.
MATERIELS ET METHODES Substrats Les homosérine-lactones synthétiques (C4-HSL, C6-HSL, 3-oxo-C6-HSL, C8-HSL, 3-oxo-C10-HSL et 3-oxo-C12-HSL) ont toutes été achetées auprès de COGER.
Préparation des milieux et des cultures Chromobacterium violaceum CV026 et C. violaceum 12742 ont été cultivées en milieu Luria-Bertani (LB). P. putida KS35 a été cultivée en milieu LB supplémenté en kanamycine à 50 µg/mL. V. harveyi DSM623 a été cultivée en milieu AB (0.3 M NaCI, 0.05 M MgSO 4 , 0.2% casaminoacides (Difco), supplémenté avec 200 µL de potassium phosphate 1M (pH 7.0), 200 µL de L-arginine 0.1 M, et 250 µL de Glycerol 80% pour un volume final de 20 mL). Serratia sp. 39006 a été cultivée en milieu PGM (Peptone végétale 5 g/L (Sigma) et Glycérol 1%). Toutes les bactéries ont été cultivées à 30°C.
Production-purification de Sso Pox sauvage et variants
Les gènes codant pour les variants de Sso Pox ont été clonés dans un plasmide pET22b. Les productions ont été réalisées en utilisant la souche Escherichia coli BL21(DE3)-pGro7/GroEL. Les cultures ont été réalisées en milieu ZYP auto-inductible (supplémenté par 100 µg.mL -1 d'ampicilline et 34 µg.mL -1 de chloramphénicol). Lorsque l’absorbance 600 nm a atteint une valeur de 0.8-1, du CoCl 2 a été ajouté (concentration finale de 0.2 mM) ainsi que du L-arabinose (concentration finale de 2 g.L -1 ) pour induire la production de chaperonnes GroEL/ES et la température a été abaissée à 23°C pendant 20 heures. Les cellules ont été récoltées par centrifugation (4 400 g, 10 °C, 20 minutes) et remises en suspension dans du tampon de lyse (50 mM HEPES pH 8, 150 mM NaCl, 0.2 mM CoCl 2 , 0.25 mg.mL -1 lysozyme, 0.1 mM PMSF et 10 µg. mL -1 DNAseI) et ont été conservées à -80°C. Les cellules ont été décongelées et lysées par trois étapes de 30 secondes de sonication (Qsonica, Q700 ; Amplitude 45). Les débris cellulaires ont été éliminés par centrifugation (20 000 g, 10 °C, 15 minutes). Comme Sso Pox et ses variants sont hyperthermostables, une étape de pré-purification a été réalisée en chauffant le lysat pendant 30 minutes à 70 °C. Les protéines de l’hôte ayant précipitées ont été éliminées par centrifugation (20 000 g, 10 °C, 15 minutes). Sso Pox et ses variants ont été collectés par précipitation au sulfate d'ammonium (75%) et remis en suspension dans 8 ml de tampon Sso Pox (50 mM HEPES pH 8, 150 mM NaCl). Le sulfate d'ammonium restant a été éliminé par injection sur une colonne de dessalage (HiPrep 26/10 desalting, GE Healthcare ; ÄKTA Avant) et concentré à 2 mL pour une séparation par chromatographie d’exclusion de taille (HiLoad 16/600 SuperdexTM 75 pg, GE Healthcare ; ÄKTA Avant). La pureté finale a été contrôlée par SDS-PAGE et la concentration en protéines a été mesurée par le protocole de Bradford(1).
Chaque patte de centrage est pourvue d’une portion de raccordement prolongeant vers l’extérieur le corps principal, et d’une portion de centrage prolongeant au moins axialement la portion de raccordement et entourant localement le support de la brosse de mise à la terre en restant radialement à distance dudit support. Ladite portion de centrage est délimitée dans le sens circonférentiel par des faces frontales libres.
Ainsi, les portions de centrage des pattes sont indépendantes des languettes de retenue et du corps de la plaque de montage. Il n’existe aucune liaison dans le sens circonférentiel entre les faces frontales des portions de centrage des pattes et entre les languettes de retenue et le corps.
Les portions de centrage des pattes définissent le diamètre extérieur de la plaque de montage.
Par ailleurs, la conception de la plaque de montage avec des pattes de centrage permet de simplifier le montage dans l’alésage du carter du moteur électrique associé compte tenu du caractère plus flexible des pattes en comparaison d’une bride extérieure annulaire comme cela est le cas avec les plaques de montage conventionnelles.