Système sur puce comprenant : un processeur muni d'au moins un cœur (C) ; une mémoire principale (MM) partagée munie d'une table de pages d'entrées/sorties (IOPT) ; un dispositif d'interconnexions (INT) des éléments du système ; et au moins une unité (IOMMU) de gestion des accès de périphériques (PER) à la mémoire partagée du système sur puce, configurée pour adresser des requêtes au processeur, comprenant : une mémoire tampon (TLB) de traductions munie, pour chaque entrée correspondant à une traduction d’une page virtuelle en une page physique permettant de traduire des transactions issues des périphériques (PER) à destination du système, d'un bit de réservation (Res) additionnel représentatif d'un état de réservation ou non d'une entrée de traduction de la mémoire tampon (TLB) pour un périphérique ; et un circuit logique (Logic) associé à la mémoire tampon (TLB) de traductions, configuré pour gérer le bit de réservation (Res) de sorte à éviter de remplacer une entrée de traduction de la mémoire tampon (TLB) correspondant à une traduction lorsque le bit de réservation (Res) de la ligne a une valeur correspondant à un état réservé, et configuré pour, de manière sporadique à distance d'interarrivée bornée, remettre l'ensemble des bits de réservations des entrées de la mémoire tampon (TLB) à l'état non-réservé. Système selon la revendication 1, dans lequel le circuit logique (Logic) est configuré, lorsqu'une traduction demandée par une requête mémoire (1) d'un périphérique est présente (2) dans la mémoire tampon (TLB), pour traduire l'adresse et la transférer à la mémoire principale partagée (MM), et tester (3) si le bit de réservation (Res) de l'entrée correspond à une non-réservation, auquel cas le circuit logique (Logic) réserve l'entrée pour ledit périphérique. Système selon la revendication 2, dans lequel le circuit logique (Logic) est configuré, lorsqu'une traduction demandée par une requête mémoire d'un périphérique est absente dans la mémoire tampon (TLB), pour la chercher dans la table de pages d'entrées/sorties (IOPT) au moyen d'un module (PTW) de pointeur courant de page des tables, et en cas de non-obtention de la traduction dans la table de pages d'entrées/sorties (IOPT), pour lever une interruption à destination du cœur (C) correspondant. Système selon la revendication 3, dans lequel le circuit logique (Logic) est configuré, en cas d'obtention de la traduction dans la table de pages d'entrées/sorties (IOPT), pour chercher la présence d'une entrée invalide dans la mémoire tampon (TLB), et en cas de présence d'une entrée invalide dans la mémoire tampon (TLB), pour allouer l'entrée invalide de la mémoire tampon (TLB) à la ladite traduction et l'y écrire. Système selon la revendication 3 ou 4, dans lequel, le circuit logique (Logic) est configuré, en cas d'obtention de la traduction dans la table de pages d'entrées/sorties (IOPT), pour chercher la présence d'une entrée invalide dans la mémoire tampon (TLB), et en cas d'absence d'une entrée invalide dans la mémoire tampon (TLB), pour chercher la présence d'une entrée non-réservée dont le bit de réservation (Res) correspond à une non-réservation dans la mémoire tampon (TLB), et en cas de présence d'une entrée non-réservée dans la mémoire tampon (TLB), pour allouer l'entrée non-réservée de la mémoire tampon (TLB) à la ladite traduction et l'y écrire. Système selon l'une des revendications 3 à 5, dans lequel, le circuit logique (Logic) est configuré, en cas d'obtention de la traduction dans la table de pages d'entrées/sorties (IOPT), pour chercher la présence d'une entrée invalide dans la mémoire tampon (TLB), et en cas d'absence d'une entrée invalide dans la mémoire tampon (TLB), pour chercher la présence d'une entrée non-réservée dont le bit de réservation (Res) correspond à une non-réservation dans la mémoire tampon (TLB), et en cas d'absence d'une entrée non-réservée dans la mémoire tampon (TLB), pour chercher la présence d'une entrée réservée dont le bit de réservation (Res) correspond à une réservation dans la mémoire tampon (TLB) dont la transaction est en cours de traitement, pour allouer l'entrée réservée dont la transaction est en cours de traitement à la ladite traduction et l'y écrire. Système selon l'une des revendications précédentes, dans lequel l'unité (IOMMU) de gestion des accès de périphériques (PER) à la mémoire partagée du système sur puce est configurée pour être réservée à des périphériques n'étant pas prédéfinis comme de confiance. Système selon l'une des revendications précédentes, dans lequel le processeur est également muni d'au moins une unité de gestion de mémoire (MMU), et d'une table de pages d'unité de gestion de mémoire (MMUPT).