Système sur puce comportant un capteur de procédé-tension-température « PVT » (SNS) comprenant un circuit de filtre (FLT) configuré pour engager un signal numérique à motif (PDS) et pour propager le signal numérique à motif d’une manière réagissant aux variations d’un matériau semi-conducteur (Smc), d’une tension d’alimentation de fonctionnement (Vdd) et d’une température de fonctionnement (Tmp) du système sur puce (SOC), et un circuit de comparaison numérique (CMP) configuré pour comparer le signal numérique à motif engagé (PDSi) au signal numérique à motif propagé (PDSo), et pour générer un signal d’alerte (SV, HV) en cas de divergence entre les signaux numériques à motif comparés. Système sur puce selon la revendication 1, dans lequel le circuit de filtre (FLT) comporte un premier circuit de bascule (DF10, FFC1) adapté pour propager le signal numérique à motif (PDS), et un premier circuit de retard (DEL10) configuré pour retarder le signal numérique à motif à une entrée de données (D10, D1) du premier circuit de bascule (DF10, FFC1) et configuré pour réagir aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce. Système sur puce selon l’une quelconque des revendications 1 et 2, dans lequel le circuit de filtre (FLT) comporte un deuxième circuit de bascule (DF20, FFC2) adapté pour propager le signal numérique à motif (PDS) et devant être cadencé par un signal d’horloge (clk), un deuxième circuit de retard (DEL2) configuré pour retarder le signal numérique à motif à une entrée de données du deuxième circuit de bascule (FFC2) et configuré pour réagir aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, et un troisième circuit de retard (DEL3) configuré pour retarder le signal d’horloge (clk) à l’entrée d’horloge du deuxième circuit de bascule et configuré pour être moins sensible aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce que le deuxième circuit de retard (DEL2). Système sur puce selon l’une quelconque des revendications précédentes, dans lequel le capteur PVT (SNS) comporte des registres (REG) configurés pour stocker des paramètres internes (PVT_config, CMP_config) qui déterminent la sensibilité du circuit de filtre (FLT) aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, les paramètres internes étant configurables. Système sur puce selon la revendication 4 en combinaison avec l’une quelconque des revendications 2 et 3, dans lequel les paramètres internes comprennent la durée de retard du ou des circuit(s) à retard respectif(s) (PVT_config). Système sur puce selon l’une quelconque des revendications précédentes, dans lequel le système sur puce comporte en outre des circuits périphériques (IP2, …, IP6) et au moins un bus interne (BUS, Bus_APB) qui relie les circuits périphériques entre eux dans un domaine de bus respectif (APB_1), le capteur PVT (SNS) étant incorporé dans le domaine de bus (APB_1) à proximité physique des circuits périphériques (IP2, …, IP6), et recevant la même tension d’alimentation et le même signal d’horloge que les circuits périphériques du domaine de bus. Système sur puce selon la revendication 6, dans lequel le capteur PVT (SNS) comprend les mêmes composants que les composants des circuits périphériques (IP2, …, IP6) qui sont à proximité physique du capteur PVT. Système sur puce selon l’une quelconque des revendications 6 et 7, dans lequel le capteur PVT (SNS) comporte une interface de bus (INTFC) configurée pour recevoir et pour émettre des communications sur le bus interne (BUS). Système sur puce selon la revendication 8 en combinaison avec l’une quelconque des revendications 4 et 5, dans lequel le système sur puce (SOC) comporte une unité de maître (Cœur n° 1, Cœur n° N) adaptée pour exécuter des opérations logicielles comprenant la communication de commandes de configuration au capteur PVT (SNS) via le bus interne, les commandes de configuration étant adaptées pour configurer les paramètres internes (PVT_config, CMP_config) du capteur PVT (SNS). Système sur puce selon l’une quelconque des revendications 8 et 9, dans lequel le capteur PVT (SNS) est configuré pour communiquer le signal d’alerte à une unité de décision (Cœur n° 1, Cœur n° N) via le bus interne (BUS). Procédé pour détecter les variations de procédé-tension-température « PVT » dans un système sur puce (SOC), comprenant l’engagement d’un signal numérique à motif (101), la propagation du signal numérique à motif (103) par un circuit de filtre (FLT) d’une manière réagissant aux variations dans un matériau semi-conducteur (Smc), d’une tension d’alimentation de fonctionnement (Vdd) et d’une température de fonctionnement (Tmp) du système sur puce, la comparaison numérique (105) du signal numérique à motif engagé (PDSi) avec le signal numérique à motif propagé (PDSo), et la génération d’un signal d’alerte (107) en cas de divergence entre les signaux numériques à motif comparés. Procédé selon la revendication 11, dans lequel la propagation du signal numérique à motif (103) comprend le fait de passer dans un premier circuit de bascule (DF10, FFC1), et d’appliquer un premier retard (DEL10) au signal numérique à motif à une entrée de données du premier circuit de bascule, le premier retard (DEL10) réagissant aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce. Procédé selon l’une quelconque des revendications 11 et 12, dans lequel la propagation du signal numérique à motif (103) comprend le fait de passer dans un deuxième circuit de bascule (DF20, FFC2) cadencé par un signal d’horloge (clk), d’appliquer un deuxième retard (DEL2) au signal numérique à motif à l’entrée de données du deuxième circuit de bascule (FFC2), et d’appliquer un troisième retard (DEL20) au signal d’horloge sur l’entrée d’horloge du deuxième circuit de bascule (DF20, FFC2), le deuxième retard (DEL20) réagissant aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, le troisième retard réagissant moins aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce que le deuxième retard. Procédé selon l’une quelconque des revendications 11 à 13, comprenant le stockage dans des registres (REG) de paramètres internes (PVT_config, CMP_config) déterminant la sensibilité du circuit de filtre (FLT) aux variations du matériau semi-conducteur (Smc), de la tension d’alimentation de fonctionnement (Vdd) et de la température de fonctionnement (Tmp) du système sur puce, les paramètres internes étant configurables. Procédé selon la revendication 14 en combinaison avec l’une quelconque des revendications 12 et 13, dans lequel les paramètres internes comprennent la durée du ou des retard(s) respectif(s) (PVT_config). Procédé selon l’une quelconque des revendications 11 à 15, dans lequel la détection des variations de procédé-tension-température « PVT » est réalisée à proximité physique de circuits périphériques (IP1, …, IP6) reliés entre eux par au moins un bus interne (BUS, Bus_APB) dans un domaine de bus respectif (APB_1) du système sur puce, et est réalisée avec la même tension d’alimentation et le même signal d’horloge que les circuits périphériques du domaine de bus. Procédé selon la revendication 16, dans lequel la détection des variations de procédé-tension-température ou « PVT » est réalisée avec les mêmes composants que les composants des circuits périphériques (IP1, …, IP6) à proximité physique de la détection. Procédé selon l’une quelconque des revendications 16 et 17 en combinaison avec l’une quelconque des revendications 14 et 15, comprenant la réception et l’émission de communications sur le bus interne (BUS) via une interface de bus (INTFC) incluant la communication de commandes de configuration qui configurent les paramètres internes (PVT_config, CMP_config), émises par une unité de maître (Cœur n° 1, Cœur n° N) du système sur puce adaptée pour exécuter des opérations logicielles. Procédé selon l’une quelconque des revendications 17 et 18, comprenant le fait de communiquer le signal d’alerte (SH, HV) à une unité de décision (Cœur n° 1, Cœur n° N) du système sur puce via le bus interne (BUS).