Système comportant : - un processeur (CPU) ; - un circuit (SDMA) de transfert direct d’une séquence de données entre un circuit mémoire source et un circuit mémoire destination sans passer par le processeur, une sous-région du circuit mémoire source comprenant une suite d'emplacements consécutifs en terme d’adressage contenant les éléments (A x,y ; B x,y ) d'une matrice de données (A ; B), dans lequel le circuit de transfert direct (SDMA) est adapté à recevoir et décoder une information de noyau de calcul dite BIT_PATTERN d’un motif élémentaire de données à transférer défini à partir d’une matrice élémentaire d’une taille prédéfinie inférieure à la taille de ladite matrice de données et destinée à identifier une fenêtre matricielle élémentaire de ladite matrice, chaque élément de la matrice élémentaire comprenant un bit pouvant prendre un premier ou un deuxième état selon respectivement que l’élément n’appartient pas ou appartient audit motif, la matrice élémentaire du BIT_PATTERN comprenant un élément de référence (S) ; le circuit de transfert direct (SDMA) recevant une adresse source pour un premier motif à transférer, cette adresse source correspondant à l’adresse dans ladite sous-région dudit élément de référence du BIT_PATTERN et correspondant à une donnée de référence de ladite matrice de données située à cette adresse source, les autres éléments du BIT_PATTERN étant associés à d’autres données de ladite matrice par positionnement relatif par rapport respectivement à l’élément de référence du BIT_PATTERN et à la donnée de référence de ladite matrice ; le circuit de transfert direct étant adapté, lors de l'exécution du transfert d’un motif élémentaire, à récupérer les données de ladite matrice associées à des éléments du BIT_PATTERN dont le bit est audit deuxième état. Système selon la revendication 1, dans lequel ledit circuit de transfert (SDMA) direct est adapté à parcourir ladite matrice élémentaire du BIT_PATTERN selon un sens prédéfini en considérant ainsi une suite d’éléments de la matrice élémentaire présentant ledit deuxième état et à transférer successivement les données de la matrice présentes dans la le circuit mémoire source et respectivement associées à cette suite d’éléments. Système selon l’une des revendications précédentes, dans lequel ledit circuit de transfert direct (SDMA) est adapté à écrire, dans le circuit mémoire destination, les données récupérées pour un motif élémentaire autour d’une donnée de référence en les ré-agençant selon un vecteur ligne ou colonne, et dans lequel le circuit mémoire destination est un circuit mémoire intelligent adapté à mettre en œuvre des opérations de calcul et à réaliser des opérations élémentaires incluant une lecture ou une écriture de données dans le circuit mémoire ou un calcul à partir de données présentes dans le circuit mémoire. Système selon l’une des revendications précédentes, dans lequel ladite sous-région est une suite d'emplacements consécutifs en terme d’adressage définis à partir d’une adresse de base BASE_ADDR contenant l'adresse d'une première cellule mémoire de la sous-région, chaque donnée de la matrice (A ; B) présentant une dimension définie par une paramètre EL_SIZE, la largeur des lignes de la matrice (A ; B) étant définie par un paramètre R_WIDTH ; l’adresse d’une donnée de la matrice étant définie par des coordonnées relatives Xpos et Ypos correspondant aux coordonnées, ligne et colonne, dans ladite matrice et à partir de ladite adresse de base BASE_ADDR, et dudit paramètre EL_SIZE, et dans lequel les données de la matrice sont rangées selon un sens de parcours prédéfini de la matrice. Système selon les revendications 2 et 4, dans lequel les coordonnées S[i].x, dans la direction des lignes, et S[i].y, dans la direction des colonnes, d’un élément de ladite matrice élémentaire associée à un BIT PATTERN sont définies par des indices positifs ou négatifs autour de coordonnées nulles associées audit élément de référence de la matrice élémentaire, les indices positifs ou négatifs d’une coordonnée d’un élément de la matrice élémentaire étant définis en fonction de ladite matrice de données et dudit sens de parcours prédéfini de ladite matrice élémentaire. Système selon la revendication 5, dans lequel l’adresse Addr(Ax,y) d’une donnée de la matrice est définie selon la formule suivante : Addr(Ax,y)=BASE_ADDR+EL_SIZE*(Xpos*R_WIDTH+YPos), et dans lequel l’adresse Addr(S[i]) d’une donnée de la matrice correspondant à un élément du BIT_PATTERN à transférer est définie selon la formule suivante : Addr(S[i])=BASE_ADDR+EL_SIZE*(S[i].x*R_WIDTH+S[i].y). Système selon les revendications 2 et 3, dans lequel ladite séquence de données comprend plusieurs itérations de transfert d’un même motif élémentaire défini à partir d’un même BIT_PATTERN associé à ladite suite d’éléments de la matrice élémentaire, chaque itération de transfert visant à transférer des données situées respectivement dans plusieurs fenêtres matricielles élémentaires prédéfinies de mêmes dimensions du circuit mémoire source (MEM1) et décalées les unes par rapport aux autres, les décalages étant définis par une suite de décalages d’adresses à partir de l’adresse de la donnée source de la première fenêtre élémentaire (S1 R ), et dans lequel le circuit de transfert direct (SDMA) est adapté, lors de l'exécution du transfert, à réaliser pour chaque élément de la suite d’éléments, une suite de lecture dans le circuit mémoire source des données correspondant à un même élément de la matrice élémentaire mais situées respectivement dans lesdites plusieurs fenêtres matricielles élémentaires, en définissant les adresses successives des données de cette suite à partir de l’adresse d’une première donnée correspondant à cet élément et associée à une première fenêtre matricielle élémentaire et de ladite suite de décalages et dans lequel le circuit de transfert est adapté à transférer les données desdites fenêtres matricielles élémentaires en les agençant respectivement selon des vecteurs colonne distincts dans le circuit mémoire destination (MEM2), une suite de données associées à un même élément de matrice élémentaire du BIT PATTERN étant écrites dans des emplacement successifs en terme d’adressage de la mémoire destination dans une ou plusieurs lignes de la mémoire destination. Système selon la revendication précédente, dans lequel le circuit de transfert direct est adapté à recevoir et décoder les paramètres de transfert suivants : - SEQ_LEN : le nombre d'itérations du motif élémentaire dans la séquence de données à transférer ; - SRC_OFFSET : le décalage des adresses sources entre deux itérations successives du motif élémentaire de la séquence de données à transférer ; - DST_OFFSET : le décalage des adresses d'écriture, dans le circuit mémoire destination entre deux itérations successives du motif élémentaire de la séquence de données à transférer. Système selon l'une quelconque des revendications 1 à 8, comportant au moins un premier (253 ; MEM1) et un deuxième (201 ; MEM2) circuits mémoire ; et - le circuit (203 ; SDMA) de transfert direct étant adapté à transférer directement des données entre les premier (253 ; MEM1) et deuxième (201 ; MEM2) circuits mémoire, dans lequel le circuit de transfert direct (203 ; SDMA) est adapté à recevoir des instructions spécifiques en provenance d'un processeur externe (231 ; CPU), et à décoder lesdites instructions et commander en conséquence des transferts de données entre les premier (253 ; MEM1) et deuxième (201 ; MEM2) circuits, dans lequel lesdites instructions spécifiques comprennent : - une instruction spécifique SET_REGION de définition d'une sous-région dans le premier circuit mémoire (253 ; MEM1) vers ou depuis laquelle seront transférées les données ; et - une instruction spécifique de transfert (READ_TRANSFER, WRITE_TRANSFER, COPY) entre ladite sous-région et le deuxième circuit mémoire (201 ; MEM2), l'instruction spécifique de transfert comprenant un premier champ d’adresses contenant les coordonnées relatives, dans ladite sous-région, d'une première cellule de référence (S1 R ; @0), et dans lequel le circuit de transfert direct (203 ; SDMA) est adapté à exécuter plusieurs instructions de transfert (READ_TRANSFER ; WRITE_TRANSFER ; COPY) successives vers ou depuis une même sous-région entre deux exécutions d’une instruction SET_REGION.