INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Les cellules 3 sont des cellules d’accumulateur prismatiques, c’est-à-dire que les bobineaux les constituants sont aplatis et sont disposés dans un boitier prismatique (ces bobineaux pouvant être placés dans des contenants rigides ou des sachets souples). Cette disposition permet la mise en œuvre de cellules d’accumulateur 3 de grande dimension et de forte puissance, qui comportent des bornes de connexion 6 également de grande dimension, et qui présentent une forte densité d’énergie. Cet agencement est incontournable dans de nombreuses applications exigeantes, notamment dans les véhicules électriques. Cependant, cet agencement nécessite une force de contention importante sur les parois latérales des modules 1. À titre d’exemple, un module d’accumulateur de véhicule électrique actuel nécessite une force de contention de l’ordre de 2 kN par cellule d’accumulateur et qui peut aller jusqu’à 15 kN en fin de vie de l’accumulateur. Cette force de contention est procurée par la ou les poche de compression 4, grâce à l’appui résultant sur le boiter de contention 2.
Sur la , le module d’accumulateur 1 comporte une série de cellules 3 alignées qui sont toutes mises en compression par une seule poche de compression 4 insérée entre une cellule 3 d’extrémité et le boîtier de contention 2. Les cellules 3 d’extrémité sont les cellules situées de part et d’autre de l’empilement ou de l’alignement de cellules 3 (considérés dans la direction où un effort de compression est à exercer), et qui sont en vis-à-vis du boitier de contention 2.
Le boîtier de contention 2 est ici un boîtier simple, sans aucun mécanisme dédié à la compression. Le boîtier de contention 2 est simplement dimensionné pour supporter la force de compression requise sans se déformer. Le boîtier de contention 2 peut comporter de plus un rebord 5 permettant la fixation d’un couvercle (non représenté).
La poche de compression 4 est remplie d’un fluide sous pression de sorte que cette poche de compression 4 forme un élément élastique exerçant deux forces résultantes, égales et opposées, l’une vers la face de la cellule 3 contre laquelle la poche de compression 4 est disposée, et l’autre vers la face interne du boîtier de contention 2.
La présente une réalisation similaire à celle de la , si ce n’est que l’ensemble des cellules 3 du module 1 est encadré par deux poches de compression 4. Une poche de compression 4 est ainsi prévue entre chacune des cellules 3 d’extrémité et la face interne correspondante du boîtier de contention 2.
L’agencement des poches de compression 4 au sein des modules d’accumulateur 1 est très peu contraignant sur l’agencement des cellules 3. Notamment, les cellules 3 bénéficient d’une grande liberté dans le positionnement des bornes de connexion 6 (sur leur face supérieure dans l’exemple de la , et sur une face latérale dans l’exemple de la ). Quelle que soit la disposition des bornes de connexion 6, ou de tout autre élément de connectique ou de câblage, les poches de compression 4 n’interfèrent pas avec cet agencement, et ne présentent aucun risque électrique, à la différence de l’art antérieur où les mécanismes de serrage généralement employés peuvent cheminer à proximité des bornes de connexion.
Au-delà des exemples des figures 1 et 2, d’autres agencements peuvent être envisagés pour le positionnement des poches de compression 4 au sein du module d’accumulateur 1, tant qu’au moins une poche de compression 4 exerce un effort de compression sur au moins une face d’une cellule 3. Une ou plusieurs poches de compression 4 peuvent ainsi être par exemple intercalées chacune entre deux cellules 3 qui ne sont pas des cellules d’extrémité, de sorte qu’un effort de compression soit exercé entre deux cellules. Cet effort tendrait à écarter ces deux cellules de sorte que toutes les cellules 3 subissent cet effort, les cellules d’extrémité s’appuyant alors directement sur le boîtier de contention 2.
En référence à l’exemple illustré aux figures 1 et 2, la est une vue de profil montrant la coopération entre une cellule 3 d’extrémité, la poche de compression 4 et le boîtier de contention 2.
La poche de compression 4 est une poche souple qui présente un profil bombé dû à son remplissage en fluide sous-pression. La poche de compression 4 est ainsi en contact, selon une certaine surface de contact, d’un côté avec la face de la cellule 3 correspondante, et de l’autre côté avec la face interne correspondante du boîtier de contention 2.
Pour le cas CSI-R2, on calcule directement le SINR-MU. Ce SINR-MU est déterminé, pour une sous-bande donnée et pour une couche spatiale d’un récepteur de type CSI-R2, à partir de la matrice de canal (obtenue par réciprocité du canal), et du précodage appliqué au récepteur.
A partir du canal blanchi , on obtient la matrice grâce à la décomposition en valeurs singulières décrite ci-dessus, sur la matrice de canal entre l’émetteur et le récepteur de type CSI-R2 (où est le nombre de couches spatiales dudit récepteur ). Le SINR pour chaque couche spatiale est alors de la forme .
A titre illustratif, le SINR d’un récepteur linéaire du type LMMSE-IRC, pour une sous-bande et une transmission de rang , peut s’exprimer sous la forme ci-dessous (l’indice du récepteur est omis pour plus de lisibilité) :
où sont respectivement une matrice de précodage pour une transmission de rang sur la sous-bande et sur un élément de ressource , la matrice de canal de la sous-bande k et la matrice de covariance. Quant à , il est défini par l’expression ci-après (où est le i-eme vecteur de dimension de la base canonique, i.e. un vecteur avec une coordonnée 1 à la position i, et 0 ailleurs) :
Il est fait référence à la figure 10, qui illustre un mode de réalisation de cette détermination d’un SINR-MU dans le cas CSI-R2. La détermination du SINR-MU d’un récepteur courant de type CSI-R2 comprend ( désignant la version compressée de la matrice de covariance du récepteur courant ) :
- une étape EST_R2 d’estimation d’une matrice de canal du canal entre l’émetteur et le récepteur courant ,
- une étape DET1_R2 de détermination de la matrice de canal après blanchiment de l’interférence, notée , satisfaisant l’équation ,
- une étape DET2_R2 de détermination des valeurs singulières de la matrice de canal après blanchiment de l’interférence par décomposition en valeurs singulières, chaque valeur singulière étant associée à une couche spatiale du récepteur courant , et
- une étape DET3_R2 de détermination du SINR-MU pour une couche spatiale dudit récepteur sur la sous-bande , à partir de la valeur singulière de ladite couche spatiale et de la puissance précédemment déterminée pour ladite couche .
5. 4 Périodicité et apériodicité de la remontée d’information
Dans un mode de réalisation, la remontée de l’information par un récepteur est réalisée de manière périodique et/ou apériodique, par exemple suite à une variation du canal entre ledit récepteur et l’émetteur 2.
Dans le cas périodique, le récepteur peut notamment émettre de manière régulière un signal de référence à l’émetteur 2, par exemple du type SRS ( « Sounding Reference Signal » en anglais). Dans le cas apériodique, le récepteur peut émettre un signal de référence à réception d’une requête de l’émetteur 2, par exemple de type « SRS trigger command ». Cela peut se faire sur requête de l’émetteur 2 au récepteur .
Il est fait référence aux figures 11 à 13, qui représentent schématiquement un ordre d’échanges entre le récepteur et l’émetteur. Dans les figures 11 à 13, les échanges entre l’émetteur 2 et le récepteur (ici notés E et R , respectivement) peuvent comprendre, dans l’ordre :
S10 (E vers R ) envoi (optionnel) d’une instruction sur la méthode de compression de la covariance à utiliser pour le récepteur. La méthode de compression peut notamment être configurée par la couche RRC de façon semi-statique,
S20 (E vers R ) envoi de signaux CSI-RS et CSI-IM, afin que le récepteur R puisse estimer la matrice de covariance et la matrice de canal. Ces signaux peuvent être transmis de façon périodique ou apériodique,
S30 (R vers E) envoi de l’information relative à la technique CSI considérée pour le récepteur,
Par « code correcteur binaire linéaire», il est entendu un ensemble de mots de code qui sont générés en rajoutant un nombre défini (r) de bits de vérification à une pluralité k de bits de données, les bits de vérification étant générés à partir des bits de données en respectant l’équation suivante :
[Math. 1] Equation (1)
Où ν est un vecteur colonne correspond à un mot de code (k bits de données et r bits de vérification) et H correspond à une matrice de parité, la matrice de parité comprenant uniquement des valeurs binaires (‘0’ ou ‘1’), chaque colonne de la matrice étant différente des autres colonnes, et chaque colonne de la matrice comprenant au moins une valeur différente de 0.
Les codes correcteurs linéaires systématiques sont définis à l'aide d'une matrice de parité H = [P, I r ] composée d’une sous-matrice P où chaque colonne correspond à des bits de données, et d’une sous-matrice d’identité I r où chaque colonne correspond à des bits de vérification. La illustre une matrice de parité H pour un code correcteur linéaire binaire avec 3 bits de données (k=3) et 3 bits de vérification (r=3). Les premières 3 colonnes correspondent à la sous-matrice P et les dernières 3 colonnes à la sous-matrice I r pour r égal à 3.
L’exemple présenté en figure 5 correspond à un code correcteur systématique, i.e., chaque mot de code est divisé en un vecteur de bits de données d et un vecteur de bits de vérification c et peut être noté :
[Math. 2] Equation (2)
Ce mot de code doit satisfaire l’équation (1) et les bits de vérification sont par exemple calculés de la façon suivante : c1 = d2 + d3 ; c2 = d1 + d3 ; c3 = d1 + d2 + d3, chaque bit de vérification correspondant à une valeur congrue à la somme modulo 2 (donc chaque bit de vérification ayant une valeur binaire, ‘0’ ou ‘1’). Dans l’exemple de la matrice de la , les bits de vérification c1 et c2 sont pairs (car liés à deux valeurs de bits de données), le bit c3 est un bit de vérification impair (car lié à trois valeurs de bits de données).
Ainsi, selon cet exemple, si tous les bits de données sont inversés, c1 et c2 préserveront leurs valeurs alors que la valeur de c3 sera inversée. Ceci est particulièrement dû au fait que c3 dépend d’un nombre impair de bits de données.
Un ECC binaire linéaire est dit « invariant à l’inversion » lorsque l’inversion de tous les bits de données d’un mot de code nécessite l’inversion de tous les bits de vérification afin d’obtenir un nouveau mot de code. Ainsi et suivant ce qui a été rappelé précédemment, un ECC binaire linéaire est invariant à l’inversion lorsque tous les bits de vérification dépendent d’un nombre impairs de bits de données. Il résulte qu’avec un ECC linéaire et invariant à l’inversion, tous les bits de vérification deviennent 0 ou 1 si tous les bits de données sont respectivement égaux à 0, 1. Par conséquent, un ECC linéaire et invariant à l’inversion contient un mot de code ou tous les bits sont égaux 0 et un autre mot de code ou tous les bits sont égaux 1.
La représente un système général 100 qui utilise une mémoire résistive et permet de mettre en œuvre les étapes d’un procédé d’électroformage d’une mémoire résistive selon un mode de réalisation de l’invention. Le système comprend un sous-système électronique 110, aussi appelé sous-système électronique hôte, un contrôleur mémoire 112 comprenant un encodeur de code correcteur d’erreur 130 (appelé encodeur ECC) ayant un registre d’entrée 120 et un registre de sortie 140, et une mémoire résistive 150. Le sous-système électronique hôte peut comprendre un ou plusieurs cœurs de processeur, un microcontrôleur et un circuit logique programmable aussi appelé FPGA (acronyme de l’anglais « Field Programmable Gate Array »). En plus ou alternativement, le sous-système hôte peut correspondre à un circuit intégré ASIC (acronyme de l’anglais « Application-Specific Integrated Circuit »).
Lors d’une opération d’électroformage, comme pour une opération d’écriture et de lecture, d’une mémoire résistive telle que celle comprise dans le système général 100, des bits de données sont émis par le sous-système électronique 110 et envoyé au contrôleur mémoire par l’intermédiaire du registre d’entrée dans l’encodeur ECC. Un contrôleur mémoire pilote l’opération de programmation nécessaire à l’opération d’électroformage, ainsi que les futures opérations d’écriture et de lecture dans la mémoire résistive. Les opérations de programmation sont effectuées selon les bits de données d’un mot émis par le sous-système électronique 110. Le contrôleur mémoire 112 comprend un encodeur et un décodeur ECC, l’encodeur étant utilisé lors d’une opération d’écriture (ou de programmation) et le décodeur utilisé lors d’une phase de lecture. Les bits de données d’un mot émis par le sous-système électronique 110 sont d’abord utilisés par l’encodeur ECC qui génère des bits de vérification qui sont ajoutés à la suite des bits de données afin de former un mot de code. Tous les bits du mot de code seront programmés/écrits à la même adresse lors d’une procédure d’électroformage ou d’écriture. Ces bits de vérification pourront notamment être utilisés par un décodeur ECC pour corriger d’éventuelles erreurs de stockage d’un mot dans la mémoire résistive lors d’une opération de lecture.
La représente un procédé d’électroformage 200 d’une mémoire résistive d’un dispositif mémoire tel que par exemple celui de la incluant un contrôleur mémoire et un encodeur calculant un code correcteur. Le procédé comprend une étape 210 de requête d’une écriture de données dans le dispositif mémoire à une adresse initiale qui correspond à la sélection de plusieurs cellules mémoires, i.e. pour écrire les résistors correspondants. Ces données à écrire comprennent k bits de données qui présentent tous une même première valeur logique, dite d’électroformage, sélectionnée parmi les deux valeurs logiques « 0 » et « 1 ».
Le procédé selon la se poursuit par une étape 220 d’encodage des bits de données avec un code correcteur d’erreur linéaire et invariant à l’inversion, résultant en un mot de code comprenant les k bits de données et r bits de vérification. Les bits de vérification dépendent d’un nombre impair de bits de données, ce qui implique que les bits de données et les bits de vérification ont tous la même première valeur logique (toujours sélectionnée parmi les deux valeurs logiques « 0 » et « 1 »).
Le procédé selon la se poursuit par une étape 230 d’écriture du mot de code obtenu à l’étape précédente dans les résistors sélectionnés de la mémoire résistive. Le contrôleur mémoire réalise cette opération en mode 1T1R par l’écriture individuelle de chaque résistor, les plaçant dans des états HRS ou LRS selon la valeur logique respective de chaque bit du mot de code et selon des conditions d’écriture permettant un électroformage, c’est-à-dire notamment selon une haute tension.
La détaille des étapes du procédé d’électroformage décrit précédemment, pour une mémoire résistive couplée à un contrôleur mémoire et ayant des données protégées par un code correcteur d’erreur linéaire et invariant à l’inversion. Le procédé d’électroformage 300 comprend une étape 310 consistant à encoder des bits de données égaux à 1 avec un code correcteur d’erreur (ECC) linéaire et invariant à l’inversion.
A la suite de l’encodage de ces bits de donnés et l’obtention d’un mot de code, le procédé comprend une étape 320 consistant à initialiser l’adresse d’électroformage dans la mémoire résistive à une première valeur correspondant par exemple à la plus petite valeur d’adresse parmi les valeurs d’adresse permettant de sélectionner une cellule mémoire. En outre, lors de l’étape 320, le contrôleur mémoire est configuré en mode d’écriture 1T1R et en mode électroformage pour cette opération d’écriture « spéciale électroformage ». Il est notamment indiqué que la configuration du contrôleur mémoire est en 1T1R car le procédé d’électroformage est également nécessaire pour des mémoires résistives différentielles qui doivent être programmées en mode 1T1R lors des opérations d’électroformage.
SOC_former(i)=1;
if SOC_former(i)>= SOC_former_max;
SOC_former(i)=SOC_former_max;
Excess = Excess + Pbat_former(i)/60*Num;
Exces= Excess/Eload*100;
if SOC_former(i)< SOC_former_min;
SOC_former(i)=SOC_former_min;
%LPSP Calcuation Edificit = Edificit + Pbat_former(i)/60*Num;
LPSP= ((Edificit)/Eload)*100;
Synchronisation entre mini-réseaux L’invention concerne le domaine des mini-réseaux électriques, plus communément appelés « mini-grids ».
En variante, les deux unités de supervision 24, 25 sont reliées à une même unité de surveillance, le réseau électrique 2 comprenant une seule unité de surveillance.
Les contrôleurs de supervision 20, 21, et l’unité de supervision 24 sont reliés entre eux par exemple par un premier bus de données 26.
Les contrôleurs de supervision 22, 23, et l’unité de supervision 25 sont reliés entre eux par exemple par un deuxième bus de données 27.
Comme les premiers et deuxièmes contrôleurs de supervision 20, 21, 22, 23 sont d’architecture identique, la illustre un exemple de réalisation du premier contrôleur 20.
Le premier contrôleur 20 comprend une première interface de communication 28 reliée aux premiers jeux de capteurs 11 du premier module 8, et une deuxième interface de communication 29 reliée au premier bus de données 26.
Le premier contrôleur 20 comprend en outre des moyens de traitement 30 réalisés par exemple à partir d’une unité de traitement, et des moyens de stockage 31 comprenant par exemple une mémoire non volatile.
Les moyens de traitement 30 reçoivent les mesures de température délivrées par les capteurs de température 12 et les mesures de tension délivrées par les capteurs de tension 13.
Les moyens de traitement détectent une surtension d’au moins une des cellules CM à partir des mesures de tension en comparant par exemple la tension relevée aux bornes de chacune des cellules CM à un seuil de tension prédéterminée.
Si la tension relevée aux bornes d’une cellule CM est supérieure au seuil de tension, ladite cellule est considérée comme en surtension.
Le seuil de tension est par exemple égal à 4.2 volt.
De plus, les moyens de traitement détectent une surchauffe d’au moins une des cellules CM à partir des mesures de température en comparant par exemple la température de chacune des cellules CM à un seuil de température prédéterminé.
Si la température d’une cellule CM est supérieure au seuil de température, ladite cellule est considérée comme en surchauffe.
Le seuil de température est par exemple égal à 60°C.
Les moyens de traitement 30 déterminent en outre l’état de charge de chaque cellule CM à partir des mesures de tension.
Les moyens de stockages 31 sauvegardent les mesures de température et les mesures de tension reçues de l’ensemble des premiers jeux 11 de capteurs et l’état de charge de chaque cellule CM.
Les moyens de stockages 31 sauvegardent en outre des données indicatives de la détection d’un évènement comportant une surtension ou une surchauffe de l’une des cellules CM.
Un autre objet de l’invention concerne un dispositif d’électroformage d’une mémoire résistive d’un dispositif mémoire incluant un contrôleur mémoire et un encodeur calculant un code correcteur d’erreur linéaire et invariant à l’inversion, le dispositif d’électroformage comprenant des moyens pour mettre en œuvre les étapes de l’un des procédés d’électroformage décrits précédemment.
Avantageusement, les moyens comprennent un processeur hôte et les étapes du procédé d’électroformage sont mises en œuvre par des interactions entre le processeur hôte et le contrôleur mémoire.
Avantageusement, le code correcteur d’erreur linéaire et invariant à l’inversion est de type SEC, SEC-DED, DEC, DEC-TED, TEC, TEC-QED...
L’invention concerne également un procédé de vérification d’écriture dans une mémoire résistive d’un dispositif mémoire incluant un contrôleur mémoire et un encodeur calculant un code correcteur d’erreur linéaire et invariant à l’inversion, le procédé comprenant les étapes suivantes : requérir une lecture d’un mot de code écrit à une adresse initiale et vérifier si tous les bits de ce mot de code ont tous une même valeur logique parmi deux valeurs logiques « 0 » et « 1 » possibles : si tous les bits de ce mot de code ont tous la même valeur logique « 0 » ou « 1 », lire un registre de statut du contrôleur mémoire pour vérifier la présence ou non d’une erreur corrigeable ou non-corrigeable dans le mot qui vient d’être lu ; et selon le résultat de la vérification : signaler une erreur d’écriture ; ou terminer le procédé. si tous les bits de ce mot de code n’ont pas tous la même valeur logique « 0 » ou « 1 », signaler une erreur d’écriture.
Avantageusement, les étapes du procédé décrit au paragraphe [0034] sont mises en œuvre pour la vérification de l’écriture d’un mot de code d’une opération d’électroformage.
Avantageusement, les étapes du procédé décrit au paragraphe [0034] sont mises en œuvre pour la vérification de l’écriture d’un mot de code après des étapes consistant à : requérir une écriture dans le dispositif mémoire à une adresse initiale correspondant à la sélection de plusieurs résistors, avec des données à écrire comprenant k bits de données et présentant tous une même première valeur logique parmi deux valeurs logiques possibles « 0 » ou « 1 » ; encoder les k bits de données avec le code correcteur d’erreur linéaire et invariant à l’inversion de manière à obtenir un mot de code comprenant les bits de données et r bits de vérification, tel que les bits de vérification dépendent d’un nombre impair des bits de données résultant en ce que les bits de données et les bits de vérification ont tous la même première valeur logique ; et réaliser l’écriture du mot de code dans les résistors sélectionnés de ladite mémoire résistive, le contrôleur mémoire réalisant une écriture en mode 1T1R ou 2T2R du mot de code dans les résistors sélectionnés.
L’invention concerne également un dispositif de vérification d’écriture dans une mémoire résistive d’un dispositif mémoire incluant un contrôleur mémoire, un encodeur calculant un code correcteur d’erreur linéaire et invariant à l’inversion et un décodeur associé, le dispositif mémoire étant relié à un processeur externe, le dispositif de vérification comprenant des moyens pour mettre en œuvre les étapes de l’un des procédés décrits dans les paragraphes [0034] à [0036].
Brève description des figures D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux dessins annexés donnés à titre d’exemple et qui représente :
La représente un système général qui utilise une mémoire résistive et permet de mettre en œuvre les étapes d’un procédé d’électroformage d’une mémoire résistive selon un mode de réalisation de l’invention.
La représente un procédé d’électroformage d’une mémoire résistive d’un dispositif mémoire incluant un contrôleur mémoire et un encodeur calculant un code correcteur d’erreur linéaire et invariant à l’inversion.
La détaille des étapes du procédé d’électroformage de la .
La représente un procédé de vérification d’une opération d’électroformage, et en particulier un électroformage réalisé selon le procédé des figures 2 ou 3.
La est une illustration d’une matrice de parité H pour un code correcteur d’erreur avec 3 bits de données.
Description détaillée de l’invention Face au problème énoncé précédemment de simplifier les opérations d’électroformage des cellules mémoires codant les bits d’ECC, différentes approches peuvent être envisagées.