INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Selon un mode de réalisation particulier, le procédé de communication mis en œuvre dans l’émetteur 2 comprend, pour au moins une ressource temps-fréquence associée à une sous-bande de fréquences et une sous-trame temporelle , une étape de réception RCP1 d’au moins une information 10 relative à une technique CSI, en provenance d’au moins un récepteur, et une étape de sélection SEL1 d’un sous-ensemble de récepteurs partageant les mêmes ressources temps-fréquence.
L’information 10 en provenance d’au moins un récepteur est relative à une technique d’acquisition de la connaissance du canal en émission. On note qu’au moins un récepteur est configuré pour envoyer une information relative à une première technique (par exemple CSI-D, CSI-R1, CSI-R2), et au moins un récepteur est configuré pour envoyer une information relative à au moins une deuxième technique, distincte de la première technique.
Le récepteur envoyant une information relative à la première technique et le récepteur envoyant une information relative à la deuxième technique peuvent être différents (par exemple un récepteur de type CSI-D et l’autre de type CSI-R2 pour une sous-trame donnée) ou être le même récepteur pour deux sous-trames distinctes (par exemple CSI-D à un instant donné, et CSI-R2 à un autre instant). Dit autrement, l’émetteur est apte à traiter l’information en provenance d’un récepteur, peu importe que cette information soit relative à la première technique ou à une deuxième technique. Ainsi, l’émetteur peut gérer des récepteurs de types différents, voire de type variable au cours du temps.
Dans le cas CSI-R2, l’information remontée par le récepteur u comprend une version compressée de la matrice de covariance de l’interférence . La matrice de covariance de l’interférence est représentative de la structure spatiale de l’interférence entre les antennes de réception 6-u d’un récepteur donné (u étant compris entre 1 et ). Cette version compressée de la matrice de covariance de l’interférence est obtenue par le récepteur en estimant la matrice de covariance de l’interférence , puis en compressant cette matrice de covariance de l’interférence .
Ici, la structure de l’interférence se réfère à la corrélation de l’interférence sur les différentes antennes de réception pour une sous-porteuse (fréquence donnée) d’un symbole OFDM par exemple. L’interférence sera qualifiée de « structurée » lorsque la matrice de covariance de l’interférence s’éloigne d’une matrice identité (à un facteur multiplicatif près), c'est-à-dire, lorsque la corrélation entre les antennes de réception est forte.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les circuits (transistors et connexions) des pixels n'ont pas été détaillés, les modes de réalisation et variantes décrits étant compatibles avec les circuits de pixels usuels. Par ailleurs, les circuits de lecture, ou décodeurs colonnes, les circuits de commande, ou décodeurs lignes, et les applications dans lesquelles peuvent être prévus des capteurs d'images n'ont pas été détaillés, les modes de réalisation et variantes décrits étant compatibles avec les circuits de lecture et les circuits de commande des capteurs d'images usuels, ainsi qu'avec les applications usuelles mettant en œuvre des capteurs d'images.
La est une vue de dessus, schématique et partielle, d'un pixel 100 de capteur d'images selon un mode de réalisation. Les figures 2 et 3 sont des vues en coupe, selon les plans AA et BB de la , respectivement, du pixel 100 de la .
Dans l'exemple représenté, le pixel 100 est formé dans et sur un substrat semiconducteur 101, par exemple en silicium. À titre d'exemple, le substrat 101 présente une épaisseur comprise entre 5 et 20 µm.
Dans l'exemple représenté, le pixel 100 comporte des premières zones photosensibles 103 formées dans le substrat semiconducteur 101. Comme illustré en , chaque zone photosensible 103 s'étend verticalement dans l'épaisseur du substrat semiconducteur 101 depuis une face inférieure 101B du substrat 101 et jusqu'à une profondeur inférieure à l'épaisseur du substrat 101. Dans l'exemple illustré, le pixel 100 comporte plus précisément quatre premières zones photosensibles 103. Chaque zone photosensible 103 présente, vue de dessus, un pourtour de forme sensiblement carrée. Les quatre zones photosensibles 103 sont, dans l'exemple représenté, coplanaires et arrangées, en vue de dessus, selon une forme générale sensiblement carrée. Les zones photosensibles 103 sont par exemple formées dans une région du substrat 101 dopée d'un premier type de conductivité, par exemple le type n.
Dans l'exemple représenté, le pixel 100 comporte en outre une deuxième zone photosensible 105 formée dans le substrat semiconducteur 101. La deuxième zone photosensible 105 est située à l'aplomb des premières zones photosensibles 103 (au-dessus des premières zones photosensibles 103, dans l'orientation des figures 2 et 3). Comme illustré en figures 2 et 3, la zone photosensible 105 s'étend verticalement dans l'épaisseur du substrat semiconducteur 101 depuis une face supérieure 101T du substrat 101, opposée à la face inférieure 101B. Vue de dessus, la zone photosensible 105 présente un pourtour de forme sensiblement carrée. Dans cet exemple, la zone photosensible 105 présente des dimensions latérales sensiblement égales à celles du carré formé par les quatre zones photosensibles 103. La zone photosensible 105 est par exemple formée dans une région du substrat 101 dopée d'un deuxième type de conductivité opposé au premier type de conductivité, le type p dans cet exemple. À titre d’exemple, le substrat 101 présente, dans la région où est formée la zone photosensible 105, un taux de dopage compris entre 1 x 10 10 et 1 x 10 1 7 at./cm 3 . Dans cet exemple, la deuxième zone photosensible 105 est en contact, par sa face inférieure, avec la face supérieure des premières zones photosensibles 103 sous-jacentes.
Chaque zone photosensible 103, 105 est par exemple destinée à collecter des photons, lors de phases d'illumination du capteur d'images dont fait partie le pixel 100, et à convertir ces photons en paires électron-trou. Dans cet exemple, les premières zones photosensibles 103 sont adaptées à capter de la lumière dans une première gamme de longueurs d'ondes et la deuxième zone photosensible 105 est adaptée à capter de la lumière dans une deuxième gamme de longueurs d'ondes, différente de la première gamme de longueur d'ondes. Les premières zones photosensibles 103 sont par exemple destinées à capturer des images 2D et la deuxième zone photosensible 105 est par exemple destinée à capturer des images de profondeur. À titre d'exemple, les zones photosensibles 103 du pixel 100 sont adaptées à capter de la lumière visible, par exemple de la lumière bleue, et la zone photosensible 105 du pixel 100 est adaptée à capter un rayonnement infrarouge, par exemple un rayonnement infrarouge proche.
Dans l'exemple représenté où les premières zones photosensibles et la deuxième zone photosensible sont en le même matériau, par exemple le silicium, la lumière visible et le rayonnement infrarouge sont absorbés majoritairement à des profondeurs différentes dans le substrat 101 depuis sa face inférieure 101B. Dans cet exemple, la profondeur d'absorption majoritaire de la lumière visible est inférieure à celle du rayonnement infrarouge. À titre d'exemple, la deuxième zone photosensible présente une épaisseur supérieure à celle des premières zones photosensibles, afin d'optimiser l'absorption du rayonnement infrarouge dans la deuxième zone photosensible. À titre de variante, on peut prévoir que les premières zones photosensibles soient en un premier matériau, par exemple le silicium, et que la deuxième zone photosensible soit en un deuxième matériau différent du premier matériau, par exemple le germanium ou un alliage silicium-germanium. Les premier et deuxième matériaux sont alors respectivement adaptés à absorber majoritairement des rayonnements infrarouge et visible.
Dans l'exemple représenté, le pixel 100 comporte en outre une tranchée d'isolation périphérique 107, par exemple une tranchée d'isolation capacitive, délimitant latéralement la deuxième zone photosensible 105 et l'arrangement formé par les premières zones photosensibles 103. Plus précisément, dans cet exemple, la tranchée d'isolation périphérique 107 entoure entièrement la zone photosensible 105 et présente, en vue de dessus, un contour de forme sensiblement carrée.
La tranchée d'isolation périphérique 107 permet d'isoler électriquement les zones photosensibles 103 et 105 du pixel 100 par rapport aux zones photosensibles des pixels voisins, non représentés en figures 1 à 3. La tranchée d'isolation périphérique 107 est formée dans le substrat 101. Dans l'orientation des figures 2 et 3, la tranchée d'isolation périphérique 107 s'étend verticalement dans l'épaisseur du substrat 101 depuis la face supérieure 101T du substrat 101 et jusqu'à la face inférieure 101B du substrat 101. En d'autres termes, la tranchée d'isolation périphérique 107 s'étend verticalement, dans cet exemple, sur toute l'épaisseur du substrat 101 et débouche du côté des faces supérieure 101T et inférieure 101B du substrat 101.
La tranchée d'isolation périphérique 107 présente par exemple une largeur comprise entre 200 et 600 nm, et une profondeur comprise entre 1 et 20 µm. Dans l'exemple illustré en figures 2 et 3, la tranchée d'isolation périphérique 107 présente une profondeur égale à l'épaisseur du substrat 101.
L’utilisation d’une couche sacrificielle permet donc que les contraintes liées à l’emploi de la sérigraphie portent sur le matériau employé pour la réalisation de cette couche sacrificielle et non sur l’encre d’impression. Cela permet ainsi de gagner en liberté dans la formulation de l’encre d’impression et notamment de pouvoir opter pour des encres d’impression plus conductrices que celles employées actuellement, améliorant ainsi les capacités des réacteurs électrochimiques fabriqués à partir de guides d’écoulement selon l’invention.
Ce nouveau degré de liberté concernant les propriétés de l’encre d’impression, et notamment concernant sa viscosité, permet également d’opter pour un dépôt par enduction et ainsi d’envisager une augmentation de la percolation entre les particules électriquement conductrices constituant le cas échéant en partie l’encre d’impression et une amélioration de l’état de surface des dents obtenues, ce qui conduit le cas échéant à une amélioration de la conductivité entre plaque(s) et/ou électrode(s) d’un réacteur électrochimique. D’autres méthodes que l’enduction, comme le raclage ou la pulvérisation, peuvent, en complément ou en alternative à l’enduction, bénéficier des mêmes avantages en termes de relâchement de contraintes sur la formulation de l’encre d’impression.
De plus, la couche sacrificielle fonctionne également comme un masque lors du dépôt de la première couche non sacrificielle, ce qui permet d’éviter les bavures souvent obtenues lors du dépôt de la première couche non sacrificielle par sérigraphie sans couche sacrificielle, ou lors d’une éventuelle étape de calandrage subséquente de cette première couche non sacrificielle.
Selon un exemple, le procédé de fabrication du premier aspect de l’invention peut comprendre en outre les étapes suivantes : Fournir un deuxième écran maillé comprenant des deuxièmes ouvertures configurées pour former au moins un négatif d’un deuxième motif des nervures du deuxième guide d’écoulement, Imprimer, sur la seconde face du substrat, une deuxième couche sacrificielle à base d’un deuxième élastomère par sérigraphie à l’aide du deuxième écran maillé, et déposer, sur la deuxième face du substrat, une deuxième couche non sacrificielle à base d’une deuxième encre d’impression pour former les nervures du deuxième guide d’écoulement.
Le procédé selon le premier aspect de l’invention permettant d’obtenir, au recto du substrat, une surface complètement, ou du moins sensiblement, plane après le dépôt de la première couche non sacrificielle et avant le retrait de la première couche sacrificielle, permet ainsi de réaliser facilement le même procédé au verso du substrat, ainsi que de procéder au calandrage de la plaque, que ce soit par l’une ou l’autre de ses faces ou par les deux faces, l’une après l’autre ou simultanément, en limitant l’inhomogénéité des contraintes appliquées aux différentes zones des circuits fluidiques imprimés de part et d’autre du substrat.
Un deuxième aspect de l’invention concerne un procédé de fabrication d’une plaque bipolaire pour réacteur électrochimique, et en particulier pour pile à combustible à membrane échangeuse de protons, comprenant un procédé de fabrication selon un mode de réalisation du premier aspect de l’invention.
Un troisième aspect de l’invention concerne une plaque bipolaire pour réacteur électrochimique obtenu par mise en œuvre d’un mode de réalisation du procédé de fabrication selon le premier aspect de l’invention.
La représente schématiquement une vue en perspective regroupée d’un empilement de deux parties d’un réacteur électrochimique selon le mode de réalisation illustré sur la .
Les figures 6A à 6C représentent schématiquement des vues partielles de dessus illustrant différentes étapes d’un mode de réalisation du procédé de fabrication d’un guide d’écoulement selon le premier aspect de l’invention.
La représente schématiquement une vue en coupe du premier écran maillé permettant l’impression d’un motif tel qu’illustré sur la .
Les figures 7B et 7C représentent schématiquement des vues partielles en coupe illustrant différentes étapes du premier mode de réalisation du procédé de fabrication d’un guide d’écoulement selon le premier aspect de l’invention mettant en œuvre le premier écran maillé illustré sur la .
La sortie de la porte ET 1216 provoque également l'activation du signal de requête sur la ligne 1208 lorsque le signal d'accusé de réception ackx sur la ligne 1206 est activé. Par exemple, le signal de requête est activé lorsque deux commutateurs 1224, 1226 sont activés, le commutateur 1224 étant activé par la sortie de la porte ET 1216 et le commutateur 1226 étant activé par le signal d'accusé de réception ackx. Dans certains modes de réalisation, le signal de requête est actif à l'état bas et les commutateurs 1224, 1226 sont reliés en série l'un à l'autre entre la ligne 1208 et la masse. Par exemple, les commutateurs 1224, 1226 sont mis en œuvre par des transistors, tels que des transistors NMOS, reliés en série par l'intermédiaire de leurs nœuds principaux de conduction, le commutateur 1224 ayant sa grille reliée à la sortie de la porte ET 1216, et le commutateur 1226 ayant sa grille reliée à la ligne 1206. Bien sûr, il serait également possible que la ligne 1208 soit active à l'état haut, en remplaçant les transistors NMOS par des transistors PMOS et en inversant leur commande respective d'entrée numérique.
La réinitialisation du circuit de signalisation d'événement 1102 est par exemple effectuée par une porte ET 1230 qui a par exemple une de ses entrées reliée à la ligne d'accusé de réception 1206, l'autre de ses entrées reliée à la ligne d'accusé de réception 1210 et sa sortie reliée aux bascules 1214, 1218 afin de réinitialiser leurs états. Dans le cas où les bascules 1214, 1218 sont des bascules RS, la sortie de la porte ET 1230 est par exemple reliée à l'entrée de mise à zéro R de ces bascules.
La représente schématiquement un circuit de pixel 1300 selon encore un autre exemple de mode de réalisation de la présente description. Le circuit de pixel 1300 est similaire au circuit de pixel 1200, mais avec les mêmes modifications que celles appliquées dans le circuit de pixel 400 de la par rapport au circuit de pixel 200 de la . Le circuit de pixel 1200 pourrait également être mis en œuvre selon la solution intermédiaire de la .
La représente schématiquement un capteur d'image 1400 comprenant un réseau de circuits de pixel selon un autre exemple de mode de réalisation de la présente description. Les circuits de pixel sont par exemple mis en œuvre par le circuit de pixel 1100 de la ou 12 ou par le circuit de pixel 1300 de la . En particulier, le capteur d'image 1400 comprend par exemple un réseau de capteurs (SENSOR ARRAY) 1402 comprenant, par exemple, un ou plusieurs étages qui comportent les capteurs 102 et au moins une partie des comparateurs des circuits de pixel et un réseau logique (LOGIC ARRAY) 1404 empilé sur le réseau de capteurs 1402 et comprenant, par exemple, le circuit de signalisation d'événement 1102 des circuits de pixel et dans certains cas une partie des comparateurs 104 des circuits de pixel.
Le réseau logique 1404 comprend par exemple un circuit logique périphérique destiné à enregistrer un événement. En particulier, un circuit de détection d'événement de colonne (X REGISTER) 1406 est par exemple relié aux lignes de signalisation de colonne, telles que les lignes de colonne 1204, 1206, de chaque colonne de circuits de pixel, et un circuit de détection d'événement de rangée (Y REGISTER) 1408 est par exemple relié aux lignes de signalisation de rangée, telles que les lignes de rangée 1208, 1210, de chaque rangée de circuits de pixel. Les circuits de détection d'événement de colonne et de rangée 1406, 1408 sont par exemple configurés pour traiter des événements signalés par des circuits de pixel du réseau un par un lorsqu'ils surviennent et pour assurer un arbitrage entre les événements de sorte que tous les événements soient correctement traités. Par exemple, la mise en œuvre décrite dans US2021/0337150 mentionné précédemment peut être utilisée.
Un codeur de colonne (X ENCODER) 1410 est par exemple relié au circuit de détection d'événement de colonne 1406 et génère une adresse de colonne X ADDRESS. Un codeur de rangée (Y ENCODER) 1412 est par exemple relié au circuit de détection d'événement de rangée 1408 et génère une adresse de rangée Y ADDRESS.
Le capteur d'image 1400 comprend également par exemple un compteur (COUNTER) 1414, qui est par exemple un compteur à 8 bits, 10 bits ou 12 bits, configuré pour générer le signal de rampe numérique DATA_RAMP, qui n'est pas fourni aux circuits de pixel des réseaux 1402, 1404, mais à un DAC 1416 et à une mémoire d'image 1418. Le DAC 1416 est configuré pour convertir le signal de rampe numérique DATA_RAMP en un signal de tension afin de générer la rampe de tension V_RAMP fournie au réseau de capteurs 1402 et, en particulier, au comparateur 104 de chacun des circuits de pixel. La mémoire d'image 1418 est par exemple une mémoire intégrée dans le capteur d'image 1400 ou pourrait être selon une variante une mémoire externe, c'est-à-dire une mémoire qui est externe au capteur d'image 1400.
Le capteur d'image 1400 comprend également par exemple un circuit de commande (CONTROL) 1420, mis par exemple en œuvre par une machine d'état fini et configuré pour générer le signal INIT, qui est fourni au réseau logique 1404 et, en particulier, au circuit de signalisation d'événement 1102 de chaque circuit de pixel, et les signaux TG, AZ et V_BIAS, qui sont fournis au réseau de capteurs 1402 et, en particulier, au capteur 102, au commutateur de mise à zéro automatique 112 et au comparateur 104 de chaque circuit de pixel. Le circuit de commande 1420 génère également par exemple le signal STAMP_INT, qui est fourni à la mémoire d'image 1418 et un signal d'horloge CK et un signal numérique D_VRST au compteur 1414. Le signal numérique D_VRST fixe une valeur initiale du compteur 1414 et le signal d'horloge CK commande le moment où le compteur 1414 incrémente son compte. Le circuit de commande 1420 est par exemple configuré pour recevoir un signal de fin de balayage (END_OF_SCAN) en provenance du circuit de détection d'événement de colonne ou de rangée 1406 ou 1408 indiquant le moment où tous les circuits de pixel signalant un événement ont été traités.
Les signaux numériques DATA_RAMP et STAMP_INT constituent ensemble une valeur numérique PIXVAL qui est stockée dans la mémoire d'image 1418 sous la commande d'un signal d'écriture WRITE généré par le circuit de commande 1420. La valeur PIXVAL est écrite à une adresse dans la mémoire d'image 1418 indiquée par les adresses de colonne et de rangée X ADDRESS, Y ADDRESS. Par exemple, la mémoire d'image 1418 comprend une adresse correspondant à chaque circuit de pixel du réseau.
Bien que cela ne soit pas illustré en , le capteur d'image 1400 comprend par exemple également une interface permettant de lire la mémoire 1418 et/ou un dispositif de reconstruction d'image destiné à reconstruire des images à large gamme dynamique, similaires aux éléments 514 et 516 de la .
Le fonctionnement du capteur d'image 1400 sera maintenant décrit plus en détail en relation avec le chronogramme de la .
La est un chronogramme représentant des phases de lecture du capteur d'image de la selon un exemple de mode de réalisation de la présente description. La représente en particulier le signal TG, les signaux INIT et AZ qui sont par exemple le même signal dans des solutions pilotées par événement, le signal V_RAMP, le signal DATA_RAMP, le signal STAMP_INT et les signaux X ADDRESS et Y ADDRESS.
Avant le premier cycle de lecture, la rampe de tension V_RAMP est par exemple amenée depuis le niveau de tension Vsat au niveau de tension Vrst à un instant t0. Les signaux INIT et AZ sont ensuite pulsés à un instant t1 pendant que VRAMP = Vrst pour initialiser le pixel. Le signal TG est ensuite pulsé à l'instant de début d'une première phase de lecture et la tension de nœud de lecture Vpix est générée au niveau de l'entrée du comparateur.
A un instant t2, le signal numérique STAMP_INT est par exemple fixé à une valeur associée à la première phase de lecture.
A un instant t3, la rampe numérique DATA_RAMP et la rampe de tension V_RAMP commence à incrémenter par marches. Pour chaque marche, tous les circuits de pixel ayant leur tension de nœud de lecture Vpix qui est croisée par la rampe de tension V_RAMP génère un événement. Toutes les adresses correspondantes de ces circuits de pixel sont codées séquentiellement ou en parallèle, en fonction de l'architecture considérée, en terminant individuellement le protocole d'authentification. Ces adresses, ainsi que les valeurs numériques courantes DATA_RAMP et STAMP-INT, sont lues et/ou stockées dans la mémoire d'image 1418, sous la commande du signal d'écriture (WRITE) transmis par le circuit de commande 1420 à la mémoire 1418. Par exemple, le signal d'écriture WRITE est activé en réponse à chaque front significatif d'un signal d'horloge clk pendant que le signal de fin de balayage END_OF_SCAN n'est pas activé. Le signal d'horloge clk est par exemple l'horloge qui est utilisée pour synchroniser temporellement les circuits de détection d'événement de colonne et de rangée 1406, 1408 et indique ainsi la vitesse de lecture du réseau de pixels.
Une fois qu'il n'y a plus de requête de pixel à traiter, le signal de fin de balayage END_OF_SCAN est par exemple activé et le circuit de commande 1420 est configuré pour incrémenter le signal de rampe numérique DATA_RAMP d'une marche amenant la rampe de tension V_RAMP à augmenter d'un niveau de tension équivalent d'un LSB. Le cycle recommence ensuite. Les amplitudes du signal de rampe numérique DATA_RAMP et de la rampe de tension V_RAMP pendant les phases de lecture suivantes sont par exemple choisies de la même façon que cela a été décrit précédemment, toutes les rampes montant par exemple à une valeur intermédiaire Vm, sauf la rampe de la phase de lecture finale de la trame, qui est par exemple une rampe pleine plage.
Selon un mode de réalisation, la couche conductrice est gravée de manière à former, dans la zone de contournement, au moins une plage de connexion à une spire de rang supérieur à 1 du premier groupe de spires.
Selon un mode de réalisation, le procédé comprend une étape consistant à relier une première des premières bornes de connexion du microcircuit à la plage de connexion d’une spire de rang supérieur à 1 du premier groupe de spires.
Selon un mode de réalisation, la couche conductrice est gravée de manière à former, dans la zone centrale, au moins une plage de connexion à une spire de rang inférieur à N du second groupe de spires.