INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
On peut également citer les pigments de TiO2 dopés par au moins un métal de transition tel que le fer, le zinc, le manganèse et plus particulièrement le manganèse. De préférence, lesdits pigments dopés sont sous forme de dispersion huileuse. L’huile présente dans la dispersion huileuse est de préférence choisie parmi les triglycérides dont ceux des acides capriques/capryliques. La dispersion huileuse de particules d’oxyde de titane peut comporter en plus un ou plusieurs agents dispersants comme par exemple un ester de sorbitan comme l’isostéarate de sorbitan, un ester d’acide gras et de glycérol polyoxyalkyléné comme le TRI-PPG3 MYRISTYLETHER CITRATE et le POLYGLYCERYL-3 POLYRICINOLEATE. De préférence, la dispersion huileuse de particules d’oxyde de titane comporte au moins un agent dispersant choisi parmi les esters d’acide gras et de glycérol polyoxyalkyléné. On peut citer plus particulièrement la dispersion huileuse de particules de TiO2 dopées au manganèse dans le triglycéride d’acide caprique/caprylique en présence de TRI-PPG-3 MYRISTYLETHER CITRATE et le POLYGLYCERYL-3-POLYRICINOLEATE et SORBITAN ISOSTERATE de nom INCI : TITANIUM DIOXIDE (and) TRI-PPG-3 MYRISTYLETHER CITRATE (and) POLYGLYCERYL-3 RICINOLEATE (and) SORBITAN ISOSTEARATE comme le produit vendu sous le nom commercial OPTISOL TD50 ®par la société CRODA.
l'instant de début de la quatrième phase de lecture comprend un front montant d'une impulsion positive du signal TG.
A un instant t7 après l'instant , le signal de rampe numérique DATA_RAMP commence à s'incrémenter par des marches binaires, amenant la rampe de tension V_RAMP à augmenter par marches de Vsat à la tension Vrst. Cette rampe a par exemple une amplitude A2 correspondant à la plage complète depuis le niveau de tension Vsat au niveau de tension Vrst.
A un instant t8 après l'instant t7, le niveau de tension de la rampe de tension V_RAMP croise la tension Vpix(j) au nœud de lecture SN du pixel j. Cela provoque l'activation du signal d'écriture WRITE_PIXj associé au pixel j et amène la mémoire 108 du pixel j à stocker les valeurs numériques STAMP_INT + D_PIXj que le signal de cachet STAMP_INT et le signal de rampe numérique DATA_RAMP ont à l'instant t8. En outre, le signal de désactivation DISABLE du pixel j est activé par le circuit logique 110 de sorte que le comparateur du pixel j soit désactivé (COMP PIX j DISABLED) et, dans le cas du circuit de pixel 100, une opération de réinitialisation est également appliquée à la photodiode du pixel j.
A un instant t9 après l'instant t8, le signal de rampe numérique DATA_RAMP atteint par exemple une valeur correspondant au niveau de tension Vrst et donc la tension de rampe V_RAMP atteint également le niveau de tension Vrst puis chute pour revenir à Vsat, amenant le signal d'écriture WRITE_PIXj du pixel j à chuter à l'état bas, achevant ainsi l'opération de lecture du pixel j dans sa mémoire 108.
Comme la quatrième phase de lecture est par exemple la phase finale d'écriture de la trame, une réinitialisation de pixel est ensuite appliquée par exemple en activant, à un instant t10, les signaux TG et AZ, puis en amenant de nouveau ces signaux à l'état bas à un instant t11. Les phases d'intégration et de lecture d'une trame suivante commencent ensuite par exemple, correspondent à l'instant de la .
Lorsqu'une image doit être fournie par le capteur d'image 500, la mémoire 108 de chacun des circuits de pixel est par exemple lue, et les valeurs numériques sont par exemple reconstruites par le dispositif de reconstruction d'image 516 de la , pour générer une image à large gamme dynamique. Cette reconstruction comprend par exemple la conversion de chaque valeur numérique lue à partir de la mémoire 108 de chaque circuit de pixel en une valeur de pixel d'image en utilisant une conversion appropriée sur la base de la durée du temps d'intégration. Le tableau suivant (Table 1) fournit un exemple de conversion sur la base de l'exemple des phases de lecture des figures 6 et 7 : T DURATION ILLUM RANGE MSB ADC BINARY DIG VALUE MIN MAX MIN MAX MIN MAX T1 T1 1024 2047 11 00000000 11111111 768 1023 T2 2xT1 512 1023 10 00000000 11111111 512 767 T3 4xT1 256 511 01 00000000 11111111 256 511 T4 8xT1 1 255 00 00000000 11111111 1 255
Dans ce tableau : T indique les temps d'intégration (T1), (T2), (T3) et (T4) ; la durée (DURATION) de chaque temps d'intégration est exprimée sous forme d'un multiple du temps d'intégration le plus petit T1 ; la gamme d'éclairement (ILLUM RANGE) allant d'un minimum (MIN) à un maximum (MAX) indique, dans des unités arbitraires, la gamme d'éclairement relatif pour les pixels de capteur d'image à chaque période T1 à T4 ; les deux bits les plus significatifs (MSB) de la valeur d'éclairement, correspondant à la valeur de cachet STAMP_INT, est indiquée ; la gamme du minimum au maximum de la valeur binaire numérique (ADC BINARY) résultant de la conversion de rampe est indiquée ; et la gamme du minimum au maximum de la valeur correspondante de pixel d'image numérique est indiquée (DIG VALUE).
Comme l'illustre le tableau 1, la conversion analogique vers numérique est par exemple fixée arbitrairement de sorte que, quelle que soit l'amplitude de la rampe, chaque valeur de signal maximum en plage complète corresponde à la valeur binaire maximale et la valeur de signal minimale corresponde à la valeur binaire zéro.
La figure 8 est un graphe représentant des valeurs numériques de pixel (ADC VALUE (ADU)), similaires aux valeurs DIG VALUE du tableau 1, dans des unités numériques arbitraires, capturées par les pixels du capteur d'image 500 de la figure 5 en fonction de la luminosité (ILLUMINANCE (AU)) en unités arbitraires (AU), similaires aux valeurs ILLUM RANGE du tableau 1, selon un exemple de mode de réalisation de la présente description, et élaborées sur la base du tableau 1 ci-dessus. Ce graphe représente en particulier l'opération de compression, en particulier la représentation d'une dynamique de 2047 (environ 67 dB), qui est huit fois celle obtenue en utilisant un procédé à une seule intégration. En effet, la période d'intégration la plus longue est huit fois plus longue que la période d'intégration la plus courte .
Bien entendu, bien que les figures 6 et 7 soient basées sur quatre phases de lecture, un nombre différent de phases de lecture pourrait être utilisées. Un exemple basé sur huit phases de lecture sera maintenant décrit en relation avec la .
La est un graphe représentant des valeurs numériques de pixel capturées par des pixels du capteur d'image de la en fonction de la luminosité selon un autre exemple de mode de réalisation de la présente description.
Le graphe de la est basé sur une conversion telle que représentée dans le tableau 2 ci-dessous, qui a une présentation similaire à celle du tableau 1, mais comporte huit périodes d'intégration T1 à T8, avec un facteur de quatre entre la durée d'une période d'intégration et la suivante. En particulier, la période T1 a une durée nominale, la période T2 une durée de quatre fois T1, la période T3 une durée de quatre fois T2 et donc 16 fois T1, etc. T DURATION ILLUM RANGE MSB ADC BINARY DIG VALUE MIN MAX MIN MAX MIN MAX T1 T1 524288 2097151 111 0 1111111 896 1023 T2 4xT1 131072 524287 110 0 1111111 768 895 T3 16xT1 32768 131071 101 0 1111111 640 767 T4 64xT1 8192 32767 100 0 1111111 512 639 T5 256xT1 2048 8191 11 0 1111111 384 511 T6 1024xT1 512 2047 10 0 1111111 256 383 T7 4096xT1 128 511 1 0 1111111 128 255 T8 16384xT1 0 127 0 0 1111111 0 127
Dans cet exemple, la valeur numérique STAMP_INT est une valeur à 3 bits, la longueur de conversion est seulement de 7 bits et la gamme dynamique équivalente atteindrait 127 dB comme cela est illustré par la réponse log-log de la . L'amélioration de la gamme dynamique dans cet exemple a un facteur de 16384.
Un étagement amélioré de la rampe est par exemple décrit dans les publications de Snoeji MF, et al. “A low power column parallel 12-bit ADC for CMOS imagers”, dans IEEE workshop on CCDs 8 AIS, 2005, p169-172, et Snoeji MF, et al. “Multiple-ramp column-parallel ADC architectures for CMOS image sensors” dans IEEE journal of solid-state image circuits, vol. 42, no. 12, pp 2968-2977. Sur la base de l'équation suivante citée dans la dernière publication : , avec = 6000e-, n = 10 bits, r= 0,1 et k=(1,2,4,8), seules les marches x2 et x4 sont utiles pour convertir des cycles à demi-dynamique. Des calculs indiquent que moins de 200 marches sont suffisantes pour une résolution à 10 bits compatible pour les trois premiers cycles. La même configuration peut être utilisée pour la dernière conversion, où une plage complète est balayée.
Les figures 11D et 11E représentent, en vue de dessus, des agrandissements d’une partie d’un réacteur électrochimique comprenant un substrat selon une autre variante relativement à celle illustrée sur les figures 11A et 11B, la couche de diffusion gazeuse illustrée sur la ne l’étant pas sur la .
La illustre une vue partielle en coupe schématique d’une étape d’assemblage d’un substrat selon un mode de réalisation du premier aspect de l’invention avec une plaque d’un réacteur électrochimique.
La illustre une vue partielle en coupe schématique d’une étape d’assemblage d’un substrat selon un autre mode de réalisation du premier aspect de l’invention avec une autre plaque d’un réacteur électrochimique, relativement à la .
La illustre une vue partielle en coupe schématique d’une étape d’assemblage de deux substrats selon des modes de réalisation du premier aspect de l’invention différents entre eux avec deux plaques d’un réacteur électrochimique.
La illustre schématiquement le résultat de l’étape d’assemblage illustrée sur la .
La illustre un agrandissement d’une vue partielle en coupe schématique d’une étape d’assemblage d’un substrat selon le premier aspect de l’invention avec une plaque d’un réacteur électrochimique comprenant une nervure d’accroche.
La illustre schématiquement un résultat, le cas échéant intermédiaire, de l’étape d’assemblage illustrée sur la .
DESCRIPTION DÉTAILLÉE Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles du premier aspect de l’invention qui peuvent éventuellement être utilisées en association ou alternativement.
Selon un exemple, les premières nervures s’étendent depuis la première face du substrat, et plus particulièrement, depuis une portion plane de la première face du substrat.
Selon un exemple, les premières nervures forment des protubérances s’étendant chacune depuis un plan dans lequel s’inscrit la première face du substrat.
Selon un exemple, chaque première nervure présente des côtés latéraux s’étendant chacun depuis un plan dans lequel s’inscrit la première face du substrat.
Selon un exemple, chaque première nervure est à base d’un matériau différent d’un matériau à base duquel le substrat est formé.
Selon un exemple, le substrat selon le premier aspect de l’invention comprend en outre une deuxième face, opposée à la première face du substrat, sur laquelle s’étend, ou est destiné à s’étendre, un deuxième guide d’écoulement pour réacteur électrochimique, ou le substrat comprend une deuxième face, opposée à la première face du substrat, destinée à être mise en regard d’un deuxième guide d’écoulement d’une plaque pour réacteur électrochimique, le substrat comprenant en outre, sur la deuxième face, au moins un deuxième joint d’étanchéité autour d’au moins une zone dite zone d’intérêt de la deuxième face qui est destinée à être étanchéifiée, et au moins deux deuxièmes nervures configurées de sorte à former au moins une gorge dans laquelle ledit au moins un deuxième joint d’étanchéité s’étend, ledit deuxième joint d’étanchéité présentant une épaisseur strictement supérieure à l’épaisseur d’une des deux deuxièmes nervures, de préférence strictement supérieure aux épaisseurs des deuxièmes nervures.
Sont énoncées ci-après des caractéristiques optionnelles du premier aspect de l’invention qui peuvent éventuellement concernés la deuxième face du substrat et/ou le deuxième guide d’écoulement et/ou le deuxième joint d’étanchéité et/ou les deuxièmes nervures tels qu’introduits ci-dessus.
Selon un premier mode de réalisation, la zone d’intérêt comprend au moins une zone sur laquelle s’étend ou est destiné à s’étendre, ou en vis-à-vis de laquelle est destiné à s’étendre, de préférence étroitement, le premier guide d’écoulement ; cette zone est parfois appelée ci-dessous zone d’intérêt principale.
Dans l'exemple de la figure 2, le comparateur 104 comprend un premier étage mis en œuvre par des transistors MOS à canal N (NMOS) M1, M2, MSTBY et MBIAS, et par des transistors PMOS M3 et M4. Les transistors M1 et M2 constituent une paire différentielle, la grille du transistor M1 étant reliée à l'entrée négative du comparateur 104 et la grille du transistor M2 étant reliée à l'entrée positive du comparateur 104. Un des nœuds principaux de conduction de courant, par exemple les sources, de chacun des transistors M1 et M2 sont reliées, ou connectées, à un nœud commun 202 qui est à son tour relié par l'intermédiaire du transistor de polarisation MBIAS et du transistor de polarisation MSTBY au rail de masse. La grille du transistor de polarisation MBIAS reçoit par exemple une tension de polarisation V_BIAS et la grille du transistor de veille MSTBY est par exemple reliée à la ligne de désactivation qui fournit le signal de désactivation qui, en figure 2, est un signal de désactivation inversé . L'autre nœud principal de conduction du courant, par exemple le drain, du transistor M1 fournit par exemple la tension de sortie du premier étage du comparateur 104 et est par exemple reliée par l'intermédiaire du transistor M3 au rail d'alimentation Vdd. Les grilles des transistors M3 et M4 sont par exemple reliées l'une à l'autre et au drain du transistor M4, qui est par exemple un nœud commun de drain des transistors M4 et M2. Le commutateur de mise à zéro automatique 112 est par exemple mis en œuvre par un transistor NMOS MAZ qui relie, par l'intermédiaire de ses nœuds principaux de conduction de courant, la grille et le drain du transistor M1.
Le comparateur 104 comprend en outre un deuxième étage 204 comprenant une bascule de Schmitt 206 qui génère par exemple le signal de sortie WRITE du comparateur 104. La bascule de Schmitt 206 introduit une hystérésis afin de compenser de faibles transitions par le premier étage du comparateur et assure également une immunité contre le bruit.
La mémoire 108 est par exemple mise en œuvre par un réseau, éventuellement un réseau linéaire, de cellules SRAM (de l'anglais "static random-access memory", mémoire vive statique). Dans certains modes de réalisation, la mémoire 108 est une mémoire à deux ports, de sorte que des opérations simultanées d'écriture et de lecture sont possibles, permettant par exemple de lire les mémoires 108 des pixels du réseau en même temps que l'intégration et la conversion de rampe ADC s'effectuent.
Dans le mode de réalisation de la , le circuit de pixel 100 est mis en œuvre dans trois étages TIER 1, TIER 2 et TIER 3 de l'empilement tridimensionnel. Les étages TIER 1, TIER 2 et TIER 3 constituent par exemple un niveau de capteur (SENSOR LEVEL) et sont par exemple constitués par un empilement séquentiel. L'étage TIER 3 constitue par exemple un niveau logique (LOGIC LEVEL) tel qu'un niveau logique avancé. L'étage TIER 1 comprend par exemple le capteur 102, et l'étage TIER 2 comprend par exemple le premier étage du comparateur et le transistor de mise à zéro automatique MAZ.
Une interconnexion 208 entre le nœud de lecture SN du capteur 102 et l'entrée négative du comparateur 104 destinée à transmettre la tension de nœud de lecture Vpix est par exemple mise en œuvre par un via entre les étages TIER 1 et TIER 2. De façon similaire, une interconnexion 210 entre la ligne de désactivation fournie par le circuit logique 110 et la grille du transistor de réinitialisation MRST du capteur 102 est par exemple mise en œuvre par un via supplémentaire entre les étages TIER 1 et TIER 2.
Une interconnexion 211 entre la sortie du premier étage du comparateur et l'entrée de la bascule de Schmitt 206 est par exemple mise en œuvre en utilisant des contacts de liaison hybrides entre les étages TIER 2 et TIER 3. De façon similaire, une interconnexion 212 entre la sortie de désactivation du circuit logique 110 et la grille du transistor MSTBY et le via 210 est par exemple également mis en œuvre en utilisant des contacts de liaison hybrides entre les étages TIER 2 et TIER 3.
La représente schématiquement le circuit de pixel 100 de la plus en détail selon un autre exemple de mode de réalisation de la présente description. L'exemple de la est similaire à celui de la , si ce n'est que les transistors M3 et M4 du premier étage du comparateur sont déplacés dans l'étage TIER 3. Une telle solution peut être avantageuse dans le cas où l'espace est limité dans l'étage TIER 2. Il y a donc une interconnexion supplémentaire 302 entre les étages TIER 2 et TIER 3 afin de relier les transistors M2 et M4, cette interconnexion étant par exemple mise en œuvre par un contact de liaison hybride.
La représente schématiquement un circuit de pixel 400 selon un autre exemple de mode de réalisation de la présente description. Le circuit de pixel 400 est similaire au circuit de pixel 100 de la , si ce n'est que des modifications ont été apportées afin de réduire les interconnexions entre les étages. En effet, il peut être souhaitable de limiter, en particulier, le nombre de contacts de liaison hybride entre les étages TIER 2 et TIER 3. Par conséquent, dans le mode de réalisation de la , le transistor de réinitialisation MRST du capteur 102 n'est plus présent, permettant ainsi d'enlever l'interconnexion 210 entre les étages TIER 1 et TIER 2. En outre, le transistor de veille MSTBY est retiré de l'étage TIER 2 et placé par contre dans l'étage TIER 3 entre un nœud commun 402 relié, ou connecté, aux sources des transistors M3 et M4, et le rail d'alimentation Vdd. Le transistor de veille MSTBY est également mis en œuvre par exemple sous forme d'un transistor PMOS plutôt que d'un transistor NMOS et le signal de désactivation DISABLE généré par le circuit logique 110 et appliqué à la grille du transistor de veille MSTBY n'est donc, dans ce mode de réalisation, plus un signal inversé. Il y a donc seulement deux interconnexions 302 et 211 entre les étages TIER 2 et TIER 3.
La représente schématiquement un capteur d'image 500 comprenant un réseau de circuits de pixel selon un exemple de mode de réalisation de la présente description. Les circuits de pixel sont par exemple mis en œuvre par le circuit de pixel 100 des figures 1, 2 ou 3, ou par le circuit de pixel 400 de la . En particulier, le capteur d'image 500 comprend par exemple un réseau de capteurs (SENSOR ARRAY) 502 comprenant, par exemple, un ou plusieurs étages qui comportent les capteurs 102 et au moins une partie des comparateurs des circuits de pixel, et un réseau logique (LOGIC ARRAY) 504 empilé sur le réseau de capteurs 502 et comprenant, par exemple, la mémoire 108 et un circuit logique 110 des circuits de pixel et, dans certains cas, une partie des comparateurs 104 des circuits de pixel.
Le capteur d'image 500 comprend également par exemple un compteur (COUNTER) 506, qui est par exemple un compteur à 8 bits, 10 bits ou 12 bits, configuré pour générer le signal de rampe numérique DATA_RAMP qui est fourni au réseau logique 504 et, en particulier, à la mémoire 108 de chacun des circuits de pixel. En outre, le capteur d'image 500 comprend par exemple un convertisseur numérique vers analogique (DAC) 508 configuré pour convertir le signal de rampe numérique DATA_RAMP en un signal de tension afin de générer la rampe de tension V_RAMP fourni au réseau de capteurs 502 et, en particulier, au comparateur 104 de chacun des circuits de pixel.
Le capteur d'image 500 comprend également par exemple un circuit de commande (CONTROL) 510, mis en œuvre, par exemple, par une machine d'état fini et configuré pour générer les signaux STAMP_INT et INIT, qui sont fournis au réseau logique 504 et, en particulier, à la mémoire 108 et au circuit logique 110, respectivement, de chaque circuit de pixel et les signaux TG, AZ et V_BIAS, qui sont fournis au réseau de capteurs 502 et, en particulier, au capteur 102, au commutateur de mise à zéro automatique 112 et au comparateur 104 de chaque circuit de pixel.
Le capteur d'image 500 comprend également par exemple un décodeur d'adresse mémoire (MEMORY ADDRESS DECODER) 512 relié au réseau logique 504 et une interface de sortie (O/P INTERFACE) 514 reliée au décodeur d'adresse mémoire 512. L'interface de sortie 514 est par exemple configurée pour lire des images capturées par le réseau de capteurs en fournissant le signal de lecture READ et un signal d'adresse ADDRESS au décodeur d'adresse mémoire 512. Il y a par exemple un bus de données de pixel allant de la mémoire 108 de chaque circuit de pixel au décodeur d'adresse mémoire 512 et le signal d'adresse ADDRESS désigne par exemple un seul circuit de pixel qui doit être lu. Le décodeur d'adresse mémoire 512 est par exemple configuré pour fournir le signal READ à la mémoire 108 du circuit de pixel désigné par l'adresse et la mémoire 108 du circuit de pixel répond en fournissant le signal de données de pixel correspondant DATA_PIX à partir de sa mémoire.
Le capteur d'image 500, ou un circuit externe (non représenté), comprend en outre par exemple un dispositif de reconstruction d'image (HDR IMAGE RECONST.) 516 qui est par exemple configuré pour reconstruire une image à large gamme dynamique sur la base de mesures de pixels provenant du réseau, ainsi que cela sera décrit plus en détail ultérieurement. Par exemple, le dispositif 516 est mis en œuvre par un dispositif de traitement, tel qu'une CPU (de l'anglais "central processing unit", unité centrale de traitement) ou un ISP (de l'anglais "image signal processor", processeur de signal d'image).
La est un chronogramme représentant des phases de lecture du capteur d'image 500 de la selon un exemple de mode de réalisation de la présente description. L'exemple de la est basé sur quatre phases de lecture, mais dans des variantes de mode de réalisation il pourrait y avoir au moins deux phases de lecture et, par exemple, jusqu'à 6, 8, 12, 16 ou 32 phases de lecture. La représente le temps (TIME) le long de l'axe x et la valeur de pixel (PIXEL VALUE) le long de l'axe y, où la valeur de pixel correspond par exemple à la tension de pixel Vpix. Cette tension de pixel est par exemple dans une plage allant d'un niveau de tension bas Vsat, par exemple à ou proche de la tension de masse (0 V) correspondant à la tension la plus basse à laquelle le nœud de lecture SN peut chuter lorsque l'éclairement est à un maximum et un niveau de tension haut correspondant à la tension de réinitialisation Vrst.
Une période d'intégration pour une n-ième trame (FRAME_n) débute à un instant .
Une première phase de lecture débute à un instant après que la commande TG ai été impulsée, cette impulsion TG étant par exemple une commande globale pour tous les pixels dans le réseau. Tous les porteurs photo-générés pendant la période allant de à sont simultanément transférés et stockés aux nœuds Vpix correspondants. La première phase de lecture implique une rampe de tension V_RAMP ayant une plage allant de Vsat à Vm, où Vm est par exemple la tension de point milieu entre les tensions Vsat et Vrst. Dans le cas où le transfert de charge est soustractif comme dans l'exemple de la et en supposant que Vsat soit la tension de masse, la tension Vm est choisie par exemple comme Vrst/2. Inversement, dans le cas (non représenté) où le transfert de charge est additif, les tensions Vrst et Vsat sont inversées et si la tension Vrst est à la tension de masse, la tension Vm est par exemple choisie comme Vsat/2.