Système (200) comportant : - au moins un premier (253 ; MEM1) et un deuxième (201 ; MEM2) circuits mémoire ; et - un circuit (203 ; SDMA) de transfert direct de données entre les premier (253 ; MEM1) et deuxième (201 ; MEM2) circuits mémoire, dans lequel le circuit de transfert direct (203 ; SDMA) est adapté à recevoir des instructions spécifiques en provenance d'un processeur externe (231 ; CPU), et à décoder lesdites instructions et commander en conséquence des transferts de données entre les premier (253 ; MEM1) et deuxième (201 ; MEM2) circuits, dans lequel lesdites instructions spécifiques comprennent : - une instruction spécifique SET_REGION de définition d'une sous-région dans le premier circuit mémoire (253 ; MEM1) vers ou depuis laquelle seront transférées les données ; et - une instruction spécifique de transfert (READ_TRANSFER, WRITE_TRANSFER, COPY) entre ladite sous-région et le deuxième circuit mémoire (201 ; MEM2), l'instruction spécifique de transfert comprenant un premier champ d’adresses contenant les coordonnées relatives, dans ladite sous-région, d'une première cellule de référence (S1 R ; @0), et dans lequel le circuit de transfert direct (203 ; SDMA) est adapté à exécuter plusieurs instructions de transfert (READ_TRANSFER ; WRITE_TRANSFER ; COPY) successives vers ou depuis une même sous-région entre deux exécutions d’une instruction SET_REGION. Système (200) selon la revendication 1, dans lequel : - ladite sous-région est une suite d'emplacements consécutifs en terme d’adressage dans le premier circuit mémoire (253 ; MEM1), contenant les éléments (A x,y ; B x,y ) d'une matrice (A ; B) ; - l'instruction SET_REGION comprend un premier champ (BASE_ADDR) contenant l'adresse d'une première cellule mémoire de la sous-région, un deuxième champ (EL_SIZE) contenant la dimension des éléments de la matrice (A ; B), et un troisième champ (R_WIDTH) contenant la largeur des lignes de la matrice (A ; B) ; et - ledit premier champs d’adresse de l'instruction de transfert comprend des premier (X pos) et deuxième (Y pos) sous-champs contenant les coordonnées, ligne et colonne, dans ladite matrice de la première cellule de référence. Système (200) selon la revendication 1 ou 2, dans lequel le deuxième circuit mémoire (201) est un circuit mémoire intelligent adapté à mettre en œuvre des opérations de calcul et à réaliser des opérations élémentaires incluant une lecture ou une écriture de données dans le circuit mémoire ou un calcul à partir de données présentes dans le circuit mémoire, et dans lequel le circuit de transfert direct (203 ; SDMA) est associé audit deuxième circuit mémoire (201) soit de par son positionnement matériel proche du deuxième circuit mémoire soit de par une configuration du circuit de transfert direct au moyen par exemple d’un registre de configuration du circuit de transfert direct qui est accessible au processeur externe, le circuit de transfert direct connaissant, du fait de cette association, la plage d’adresses système permettant d’accéder au circuit mémoire intelligent via un bus système comprenant un bus d’adresses ; et dans lequel l'instruction spécifique de transfert comprend un deuxième champs d’adresse contenant les coordonnées relatives, dans cette plage d’adresse système dédiée au circuit mémoire intelligent, d'une deuxième cellule de référence (S1 R ; @0), le nombre de bits du deuxième champs d’adresse étant inférieur à la taille du bus d’adresses. Système (200) selon la revendication 3, comprenant une instruction spécifique READ_TRANSFER de commande d'un transfert d'une séquence de données depuis ladite sous-région du premier circuit mémoire (253 ; MEM1) vers le deuxième circuit mémoire intelligent (201 ; MEM2), et comprenant une instruction spécifique WRITE_TRANSFER de commande d'un transfert d'une séquence de données depuis le deuxième circuit mémoire intelligent (201 ; MEM2) vers ladite sous-région dans premier circuit mémoire (253 ; MEM1). Système selon la revendication 2, comprenant un premier jeu de registres d’adressage mémorisant des premières valeurs du premier champ (BASE_ADDR), du deuxième champ (EL_SIZE) et du troisième champ (R_WIDTH) d’une première instruction SET-REGION reçue par le circuit de transfert direct (203 ; SDMA) et comprenant en outre un deuxième jeu de registres d’adressage mémorisant des deuxièmes valeurs du premier champ (BASE_ADDR), du deuxième champ (EL_SIZE) et du troisième champ (R_WIDTH) d’une deuxième instruction SET-REGION reçue par le circuit de transfert direct (203 ; SDMA) pour définir une deuxième sous-région ; et dans lequel une instruction spécifique de transfert comprend un deuxième champs d’adresse contenant les coordonnées relatives, dans ladite deuxième sous-région, d'une première cellule de référence (S1 R ; @0) dans cette deuxième sous-région. Système (200) selon la revendication 3, dans lequel l'instruction spécifique de transfert (READ_TRANSFER, WRITE TRANSFER, COPY) comprend en outre un quatrième champ (Src off.) définissant un décalage en lecture, dans le premier circuit mémoire source, entre deux itérations consécutives d'un motif élémentaire à transférer, un cinquième champ (Dst off.) définissant un décalage en écriture, dans le deuxième circuit mémoire destination, entre deux itérations consécutives du motif élémentaire à transférer, un sixième champ (Length) définissant le nombre d'itérations du motif élémentaire à transférer, et un septième champ (Pattern) définissant le motif élémentaire de la séquence à transférer. Système (200) selon l'une quelconque des revendications précédentes, dans lequel le circuit de transfert direct (203 ; SDMA) comprend une mémoire contenant une pluralité de motifs élémentaires prédéfinis, l'instruction de transfert (READ_TRANSFER ; WRITE_TRANSFER ; COPY) comprenant un champ contenant un code de sélection de l'un desdits motif élémentaire prédéfini. Système (200) selon l'une quelconque des revendications précédentes, dans lequel lesdites instructions spécifiques comprennent une instruction spécifique (COPY) de commande d'un transfert interne de données au sein du même circuit mémoire. Système (200) selon l'une quelconque des revendications précédentes, comprenant une liaison interne (204) d'échange de données reliant directement le deuxième circuit mémoire (201) au circuit de transfert direct (203). Système selon l'une quelconque des revendications 1 à 9, comportant au moins un troisième circuit mémoire (MEM3), le circuit de transfert direct (SDMA) étant en outre adapté à transférer directement des données entre les premier (MEM1) et troisième (MEM3) circuits mémoire et entre les deuxième (MEM2) et troisième (MEM3) circuits mémoire. Système (200) selon l'une quelconque des revendications 1 à 9, dans lequel le circuit (SDMA) de transfert direct est adapté à transférer une séquence de données entre les premier et deuxième circuits mémoire appelés respectivement circuit mémoire source et circuit mémoire destination, une sous-région du circuit mémoire source comprenant une suite d'emplacements consécutifs en terme d’adressage contenant les éléments (A x,y ; B x,y ) d'une matrice de données (A ; B), dans lequel le circuit de transfert direct (SDMA) est adapté à recevoir et décoder une information de noyau de calcul dite BIT_PATTERN d’un motif élémentaire de données à transférer défini à partir d’une matrice élémentaire d’une taille prédéfinie inférieure à la taille de ladite matrice de données et destinée à identifier une fenêtre matricielle élémentaire de ladite matrice, chaque élément de la matrice élémentaire comprenant un bit pouvant prendre un premier ou un deuxième état selon respectivement que l’élément n’appartient pas ou appartient audit motif, la matrice élémentaire du BIT_PATTERN comprenant un élément de référence (S) ; le circuit de transfert direct (SDMA) recevant une adresse source pour un premier motif à transférer, cette adresse source correspondant à l’adresse dans ladite sous-région dudit élément de référence du BIT_PATTERN et correspondant à une donnée de référence de ladite matrice de données située à cette adresse source, les autres éléments du BIT_PATTERN étant associés à d’autres données de ladite matrice par positionnement relatif par rapport respectivement à l’élément de référence du BIT_PATTERN et à la donnée de référence de ladite matrice ; le circuit de transfert direct étant adapté, lors de l'exécution du transfert d’un motif élémentaire, à récupérer les données de ladite matrice associées à des éléments du BIT_PATTERN dont le bit est audit deuxième état.