INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Plus particulièrement, sur la , on a représenté plus en détail (en partie droite de la figure) un exemple de réalisation du circuit buffer 303 du circuit 203.
Dans cet exemple, le circuit buffer 303 comprend deux sous-circuits de transfert unidirectionnel 401 et 403 de type FIFO (de l'anglais "First In First Out" – premier entré premier sorti). Le circuit 401 est adapté à transmettre des données du circuit mémoire 201 du module 200 vers le bus système mémoire 251. Le circuit 403 est quant à lui adapté à transmettre des données du bus système mémoire 251 vers le circuit mémoire 201. Le circuit 401 comprend un port d'entrée relié à un port de sortie du circuit mémoire 201 (non visible sur la ), via la liaison interne 204. Dans cet exemple, un registre de transmission de données 405 (TDR) fait interface entre la liaison 204 et le port d'entrée du circuit 401. Le circuit 401 comprend en outre un port de sortie relié au bus système mémoire 251, via la liaison 321. Dans cet exemple, un registre de transmission de données 407 (TSR) fait interface entre le port de sortie du circuit 401 et la liaison 321. Le circuit 403 comprend un port de sortie relié à un port d'entrée du circuit mémoire 201, via la liaison interne 204. Dans cet exemple, un registre de transmission de donnée 409 (RDR) fait interface entre le port de sortie du circuit 403 et la liaison 204. Le circuit 403 comprend en outre un port d'entrée relié au bus système mémoire 251, via la liaison 321. Dans cet exemple, un registre de transmission de données 411 (RSR) fait interface entre la liaison 321 et le port d'entrée du circuit 403.
Les circuits 401 et 403 permettent de stocker temporairement les données pendant leur transfert du circuit mémoire 201 vers le bus système mémoire 251 ou du bus système mémoire 251 vers le circuit mémoire 201. Plus généralement, tout autre agencement du circuit buffer 303 adapté à remplir cette fonction peut être prévu.
Le circuit buffer 303 peut en outre avoir une fonction d'adaptation de la taille des données entre la liaison 204 et la liaison 321. A titre d'exemple, la liaison 204 peut avoir une largeur de données J, la liaison 321 peut avoir une largeur de données L, et le bus système mémoire 251 peut avoir une largeur de données I, avec J, L et I entiers supérieurs à 1. La largeur J peut être égale à la largeur L. A titre de variante, la largeur J peut être différente de la largeur L. Dans ce cas, le circuit buffer 303 est configuré pour adapter la taille des données transmises. Par exemple, la largeur J peut être supérieure à la largeur L. L'adaptation de la taille des données peut être réalisée par les registres 405, 407, 409 et 411. A titre d'exemple, les registres 409 et 411 peuvent être des registres à décalage. Par ailleurs, la largeur I peut être égale à la largeur L, ou différente de la largeur L. A titre d'exemple, la largeur I est inférieure à la largeur L. L'adaptation de taille des données (sérialisation) entre la liaison 321 et le bus système mémoire 251 peut être réalisée par le circuit d'interface 241a.
A titre d'exemple, non limitatif, la largeur J est égale à 2048 bits, la largeur L est égale à 512 bits, et la largeur I est égale à 128 bits.
La largeur des mots des buffers 401 et 403 est par exemple égale à la largeur J, ou à la largeur L.
A titre d'exemple, lors d'une transmission de données du bus système mémoire 251 vers le circuit mémoire 201, le buffer 403 est rempli successivement par sous-mots de largeur L jusqu'à ce qu'un mot complet de largeur J soit disponible pour être transmis au circuit mémoire 201 via la liaison 204. Lors d'une transmission de données du circuit mémoire 201 vers le bus système mémoire 251, le buffer 401 est lu par sous-mots de largeur L, transmis successivement au bus système mémoire 251 via la liaison 321.
Du point de vue de la programmation, le circuit d'accès direct 203 du module 200 est contrôlé par le processeur 231 par l'intermédiaire des registres d'instruction 301. Des instructions dédiées sont utilisées pour contrôler les transferts de données via le circuit 203.
Les accès en écriture au circuit mémoire 201 du module 200, par exemple pour transférer des données depuis le circuit mémoire externe 253 vers le circuit mémoire 201, via le circuit d'interface 241a et le circuit d'accès direct 203, peuvent être mis en œuvre comme suit. D'abord, le processeur 231 écrit une instruction complète de transfert dans les registres d'instruction 301 du circuit 203 via le circuit d'interface 233b et le circuit 207 de distribution des instructions du module 200. L'instruction comprend notamment l'adresse source des données à transférer (c'est-à-dire l'adresse des données dans le circuit mémoire externe 253), la taille du bloc de données à transférer, l'adresse destination des données à transférer (c'est-à-dire l'adresse des données dans le circuit mémoire 201), et, éventuellement, une consigne de réagencement des données lors du transfert. Le circuit logique de contrôle 305 du circuit 203 décode l'instruction et génère une requête d'accès en lecture au circuit mémoire 253 à l'adresse source spécifiée (fournie par le générateur d'adresses 307). Cette requête est envoyée par le circuit d'interface 241a du module 200 au circuit d'interface 255a du circuit mémoire externe 253, via le bus système mémoire 251. Lorsque les données source sont prêtes, le circuit mémoire externe 253 envoie l'ensemble des données requises, par exemple en salve continue, directement dans le circuit buffer 303 du circuit 203, via les circuits d'interface 255a et 241a et le bus système mémoire 251. Les données sont ensuite transférées du circuit buffer 303 vers le circuit mémoire 201, par l'intermédiaire de la liaison interne 204 du module 200, lorsque le circuit d'arbitrage 309 autorise ce transfert. Ce transfert peut être un transfert continu au fur et à mesure que les données sont rendues disponibles en sortie du circuit buffer 303. A titre de variante, on peut attendre que la totalité des données soit disponible dans le circuit buffer 303 pour réaliser le transfert vers le circuit mémoire 201. Le choix du mode de transfert peut être effectué en fonction d'une éventuelle différence de fréquence de fonctionnement entre le circuit mémoire externe 253 et le circuit mémoire 201 du module 200. Lors du transfert, les adresses destination sont communiquées au circuit de contrôle 205 du circuit mémoire 201 par le circuit d'arbitrage 309. Lorsque l'exécution de l'instruction de transfert est terminée, une interruption est renvoyée par le circuit de contrôle 305 à destination du processeur.
Les accès en lecture au circuit mémoire 201 du module 200, par exemple pour transférer des données depuis le circuit mémoire 201 vers le circuit mémoire externe 253, via le circuit d'accès direct 203 du module 200 et le circuit d'interface 241a, peuvent être réalisés selon un chemin inverse à ce qui vient d'être décrit. Le processeur 231 écrit d'abord l'instruction complète dans les registres d'instruction 301 du circuit 203, via le circuit d'interface 233b et le circuit 207 de distribution des instructions du module 200. Le circuit logique de contrôle 305 du circuit 203 décode l'instruction et génère une requête d'accès en lecture au circuit mémoire 201 à l'adresse source spécifiée. Cette requête est transmise au circuit mémoire 201 par l'intermédiaire du circuit d'arbitrage 309 et du circuit de contrôle 205. Les données sont alors transférées du circuit mémoire 201 vers le circuit buffer 303 via la liaison 204. Le contenu du circuit buffer 303 est ensuite transféré à l'adresse destination du circuit mémoire externe 253, via la liaison 321, le circuit d'interface 241a, le bus système mémoire 251, et le circuit d'interface 255a.
Dans le système de la , des accès aux données du circuit mémoire 201 du module 200 peuvent aussi être réalisés directement par le processeur 231 ou le bus système processeur 239, via la liaison 233 et en particulier via le circuit d'interface 233b. Par exemple, des données peuvent être transférées du circuit mémoire externe 253 vers le circuit mémoire 201 du module 200 en passant, dans l'ordre, par : le bus système mémoire 251, un circuit d'interconnexion système 361 reliant le bus 251 au bus système processeur 239 du processeur, le bus système processeur 239, le circuit d'interface 233c, le circuit d'interface 233b, le circuit de distribution 207, et le circuit de contrôle 205. Pour transférer des données du circuit mémoire 201 vers le circuit mémoire externe 253, le chemin inverse peut être utilisé. De tels transferts peuvent toutefois être relativement longs et bloquer l'accès au processeur pendant une période de temps importante. Un avantage du circuit d'accès direct 203 est de permettre des transferts directs de données depuis ou vers le circuit mémoire 200, sans bloquer l'accès au processeur.
La illustre schématiquement un exemple d'une opération de traitement de données pouvant être mise en œuvre dans un système du type décrit en relation avec les figures 1 à 4.
Dans cet exemple, le traitement considéré est une opération de convolution d'une matrice d'entrée A(IN) par un noyau de convolution K, produisant une matrice de sortie B(OUT).
Dans l'exemple représenté, la matrice d'entrée A(IN) est une matrice de 5x5 valeurs, le noyau de convolution est une matrice de 3x3 valeurs, et la matrice de sortie B(OUT) est une matrice de 5x5 valeurs. Les modes de réalisation décrits ne se limitent bien entendu pas à cet exemple particulier. En particulier, en pratique, les matrices A et B peuvent avoir des dimensions bien plus importantes. A titre d'exemple, la matrice A peut correspondre à une image de plusieurs milliers à plusieurs millions de valeurs.
La partie gauche de la est une représentation matricielle des données d'entrée et de sortie et du noyau de convolution.
La partie droite de la figure représente les données stockées selon un agencement adapté à un traitement de l'opération de convolution par une unité de calcul vectoriel, sans réagencement des données.
Ces techniques sont aussi difficilement applicables au cas d’accumulateurs plus complexes, comportant de nombreuses cellules raccordées selon différents sous-ensembles, et pour lesquels les mesure à l’échelle de la cellule ne sont pas disponibles.
L’invention a pour but d’améliorer les procédés de l’art antérieur, dans la détermination d’un indicateur de rendement d’un accumulateur électrique.
À cet effet, l’invention vise un procédé de détermination d’un indicateur de rendement d’un accumulateur électrique, ce procédé comportant les étapes suivantes : – acquérir des mesures de paramètres représentatifs au moins du courant relatif à l’accumulateur électrique, et d’un indicateur d’état de charge de l’accumulateur électrique, cette acquisition étant réalisée sur une période de mesure comportant un ensemble d’opérations de charge et de décharge de l’accumulateur électrique ; et – a) convertir l’ensemble d’opérations de charge et de décharge de la période de mesure en un ensemble équivalent de cycles reconstitués symétriques, chaque cycle reconstitué symétrique comportant une opération de charge et une opération de décharge de même amplitude de l’indicateur d’état de charge (une même amplitude de charge ou de décharge) ; – b) sélectionner au moins un cycle reconstitué symétrique dont l’amplitude de l’indicateur d’état de charge est supérieure à une valeur prédéterminée ; – c) pour une grandeur physique prédéterminée impliquant au moins le courant relatif à l’accumulateur électrique, et pour au moins un cycle reconstitué symétrique sélectionné : déterminer une première quantité de ladite grandeur physique prédéterminée qui est fournie à l’accumulateur électrique lors de l’opération de charge, et déterminer une deuxième quantité de ladite grandeur physique prédéterminée qui est fournie par l’accumulateur électrique lors de l’opération de décharge ; – d) déterminer l’intégrale par rapport au temps de ladite première quantité et de ladite deuxième quantité ; – e) déterminer un indicateur de rendement de l’accumulateur électrique en divisant l’intégrale de la deuxième quantité par l’intégrale de la première quantité.
Selon un autre objet, l’invention vise un système de gestion de batterie ou un système de gestion de l’énergie d’une centrale électrique, configuré pour mettre en œuvre le procédé décrit.
Selon un autre objet, l’invention vise un produit programme d’ordinateur comprenant des instructions qui conduisent le système de gestion de batterie ou le système de gestion de l’énergie d’une centrale électrique à exécuter les étapes du procédé décrit.
Le procédé selon l’invention détermine le rendement de l’accumulateur directement à partir des données disponibles et notamment des données disponibles dans un système de gestion de batteries classiques, quel que soit l’échelle à laquelle ces données sont produites. En effet, un accumulateur électrique peut être constitué d’une ou plusieurs cellules élémentaires, éventuellement reliées entre elles selon différents niveaux de complexité, de façon à obtenir un générateur électrique de tension et de capacité désirée. Notamment, un accumulateur électrique peut être : – une simple cellule élémentaire ; – un module fait d’un ensemble de ces cellules unitaires reliées ; – un rack constitué d’un ensemble de modules; – un conteneur constitué d’un ensemble de racks déconnectables ; – un ensemble de conteneurs formant une centrale de stockage.
Quelle que soit l’échelle considérée pour un tel accumulateur électrique, le procédé selon l’invention détermine le rendement de l’accumulateur à son échelle, sans nécessiter de mesures au niveau des éventuels sous-ensembles composant l’accumulateur. Le procédé selon l’invention s’applique à tout accumulateur associé à des moyens électroniques permettant de réaliser les mesures de tension, de courant et/ou d’état de charge nécessaires. Les systèmes de gestion de batterie classiques sont généralement capables de fournir ces données.
Le procédé selon l’invention ne requiert pas d’opération spécifique telle qu’une recharge complète ou une décharge complète. Aucune intrusion n’est nécessaire dans le fonctionnement de la batterie, la détermination du rendement étant réalisée avec les données classiquement disponibles, de manière totalement transparente sur les cycles de charge et de décharge.
Une gestion fine de la charge de l’accumulateur, en charge ou en décharge, est permise par l’invention. Il est par exemple possible de déterminer avec une meilleure précision les moments où charge et décharge sont préférentiellement stoppées, au vu du rendement estimé de l’accumulateur à cet instant. Il est aussi possible de déterminer quelle est la charge à appliquer à l’accumulateur pour disposer d’une quantité d’énergie en sortie déterminée. Une telle gestion affinée de la charge et décharge de l’accumulateur contribue de manière significative à l’augmentation de la durée de vie des accumulateurs.
– dans l’étape a), la conversion en cycles reconstitués symétriques est réalisée en associant par paires les minima croissants et les maxima décroissants des opérations de charge et de décharge de la période de mesure ;
– dans l’étape a), la conversion est réalisée par application de la méthode de comptage rainflow ;
– ladite grandeur physique prédéterminée est le courant relatif à l’accumulateur électrique, l’intégrale de cette grandeur par rapport au temps étant une capacité, l’indicateur de rendement déterminé étant un indicateur de rendement faradique ;
– ladite grandeur physique prédéterminée est la puissance relative à l’accumulateur électrique, l’intégrale de cette grandeur par rapport au temps étant une énergie, l’indicateur de rendement déterminé étant un indicateur de rendement énergétique ;
– lors de l’étape b), une pluralité de cycles reconstitués symétriques sont sélectionnés, et à l’étape e), les indicateurs de rendement relatifs à tous les cycles reconstitués symétriques sélectionnés sont moyennés ;
– à l’étape b), tous les cycles reconstitués symétriques dont l’amplitude de l’indicateur d’état de charge est supérieure à ladite valeur prédéterminée, de l’ensemble de la période de mesure, sont sélectionnés ;
– après l’étape d), l’intégrale par rapport au temps de ladite première quantité et de ladite deuxième quantité est rapportée à l’amplitude de l’indicateur d’état de charge, en divisant l’intégrale par l’amplitude de l’indicateur d’état de charge du cycle reconstitué symétrique sélectionné ;
– après l’étape d), l’intégrale par rapport au temps de ladite première quantité et de ladite deuxième quantité est rapportée à un nombre de sous-ensembles déconnectables qui constituent l'accumulateur électrique, en multipliant l’intégrale par un facteur relatif au rapport entre les sous-ensembles connectés lors de l’opération de décharge du cycle reconstitué symétrique sélectionné, et les sous-ensembles connectés lors de l’opération de charge du cycle reconstitué symétrique sélectionné ;
– lesdites mesures de paramètres représentatifs au moins du courant délivré par l’accumulateur électrique, et de l’indicateur d’état de charge de l’accumulateur électrique, sont réalisées par un système de gestion de batterie connecté à l’accumulateur électrique ;
– ledit indicateur de l’état de charge de l’accumulateur électrique est : l’état de charge quand cette donnée est disponible et fiable ; la tension limitante dans le cas contraire.
– la illustre un exemple simplifié d’ensembles de cycles de charge et de décharge d’un accumulateur ;
– la illustre un exemple de sélection de cycles en utilisant la tension limitante ;
– la illustre un ensemble équivalent de cycles reconstitués symétriques de l’ensemble de cycles de la ;
– la illustre un premier exemple réel d’ensembles de cycles de charge et de décharge d’un accumulateur ;
– la illustre un deuxième exemple réel d’ensembles de cycles de charge et de décharge d’un accumulateur.
DESCRIPTION DÉTAILLÉE Le procédé selon l’invention vise à déterminer un indicateur de rendement d’un accumulateur. L’accumulateur peut-être tout accumulateur doté d’un système de gestion de batterie permettant de fournir la tension, le courant, et l’état de charge de l’accumulateur. L’état de charge (SOC pour « State of Charge », en anglais) est un indicateur donnant le rapport entre la charge actuelle de l’accumulateur et sa capacité totale actuelle. Ces données sont bien connues dans le domaine de la gestion des batteries et sont de préférence directement délivrées par le système de gestion de batterie. Le procédé selon l’invention lui-même peut être mis en en œuvre par le système de gestion de batterie.
L’indicateur de rendement obtenu par la mise en œuvre du procédé peut être un indicateur de rendement énergétique et/ou un indicateur de rendement faradique. Le rendement énergétique est, sur un cycle donné de charge/décharge, le rapport de l’énergie (par exemple en Wh) fournie par l’accumulateur lors de sa phase de décharge, sur l’énergie (par exemple en Wh) qui a été fournie à l’accumulateur lors de sa phase de charge. Le rendement faradique est, sur un cycle donné de charge/décharge, le rapport de la quantité de charge (par exemple en Ah) tirée de l’accumulateur lors de sa phase de décharge, sur la quantité de charge (par exemple en Ah) qui a été fournie à l’accumulateur lors de sa phase de charge.
L’accumulateur électrique peut être tout accumulateur, quelle que soit son échelle, associé à un système de gestion de batterie, notamment une cellule élémentaire, un module, un rack, un conteneur, une centrale de stockage.
Dans le présent exemple, l’accumulateur électrique est un conteneur formé de plusieurs racks déconnectables. Dans cette mise en œuvre particulière du procédé, ce dernier nécessite également un indicateur relatif au nombre de racks présents à chaque instant dans le conteneur formant l’accumulateur Cette information peut également être fournie par le système de gestion de batterie.
Le procédé de détermination du rendement de l’accumulateur prend place dans une fenêtre temporelle d’acquisition dénommée « période de mesure ». La illustre un exemple simple d’évolution d’un indicateur représentatif de l’état de charge de l’accumulateur électrique en fonction du temps t, sur la période de mesure PM. Dans le présent exemple, l’indicateur représentatif de l’état de charge est l’état de charge SOC. La période de mesure PM comporte un ensemble d’opérations de charge et de décharge de l’accumulateur, toutes les données évoquées de tension, courant, et état de charge de l’accumulateur, ayant été relevées durant cette période de mesure PM. La période de mesure PM peut être statique ou bien glissante, c’est-à-dire qu’elle s’actualise au fur et à mesure.
La représente de façon schématique un exemple d'un système comportant un module mémoire 200 adapté à mettre en œuvre des opérations de calcul selon un mode de réalisation.
Le module mémoire 200 de la comprend un circuit mémoire 201 (CSRAM) adapté à mettre en œuvre des opérations de calcul.
Le circuit mémoire 201 peut être un circuit mémoire de type IMC (de l'anglais "In Memory Computing" – calcul en mémoire), c'est-à-dire dans lequel des calculs sont mis en œuvre directement au sein de la matrice de cellules élémentaires du circuit mémoire, par exemple tel que décrit en relation avec la ou dans la demande de brevet EP3252774 susmentionnée. Plus généralement, le circuit mémoire 201 peut être tout circuit mémoire adapté à mettre en œuvre des opérations de calcul, par exemple un circuit de type NMC (de l'anglais "Near Memory Computing" – calcul à proximité de la mémoire), c'est-à-dire dans lequel les calculs ne sont pas réalisés directement au sein de la matrice de cellules élémentaires du circuit mémoire, mais dans des circuits de calcul intégrés en périphérie immédiate de la matrice de cellules élémentaires.
Le système de la comprend un processeur 231 (CPU). Plus généralement, le processeur 231 peut être remplacé par tout circuit adapté à générer un flux d'instructions de contrôle. Le système de la comprend en outre une mémoire d'instructions 235 (IM) directement reliée au processeur 231 par l'intermédiaire d'une liaison 237. Le processeur 231 et la mémoire d'instructions 235 sont en outre reliés à un même bus système 239 (CDB), aussi appelé bus système processeur ou bus de données processeur ou bus de données CPU ("CPU data bus" en anglais). Le bus 239 peut être un bus du type classiquement utilisé pour échanger des données entre un processeur et des périphériques, par exemple des circuits mémoire, d'un système de traitement de données. Le bus 239 peut notamment comprendre un bus de données, un bus d'adresses et/ou un bus de contrôle. Le bus 239 peut être implémenté au moyen d'un système d'interconnexion distribué de type réseau sur puce ("network on chip" en anglais).
Le module 200 comprend en outre un circuit 203 (DIMA) d'accès direct au circuit 201. Le circuit 203 est relié directement au circuit mémoire 201, par l'intermédiaire d'une liaison de transfert de données 204 interne au module 200. Le circuit 203 est en outre relié directement à un bus système de transfert de données 251 (MSB), aussi appelé bus système mémoire ("memory system bus" en anglais) externe au module 200, par l'intermédiaire d'une liaison 241. Dans cet exemple, le bus système mémoire 251 n'est pas directement connecté au processeur 231. Le bus 251 est un bus spécifiquement dédié au transfert direct (i.e. sans passer par le processeur 231) de données entre le circuit mémoire 201 du module 200 et d'autres circuits périphériques du système, par exemple une mémoire distante, ou toute autre mémoire interne ou externe susceptible d'échanger des données avec le circuit mémoire 201. Le bus 251 peut notamment comprendre un bus de données, un bus d'adresses et/ou un bus de contrôle. Le bus 251 peut être implémenté au moyen d'un système d'interconnexion distribué de type réseau sur puce ("network on chip" en anglais).