INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Dans un mode de réalisation, un module inclut un ou plusieurs circuit intégré à application spécifique ayant une pluralité de composants logiques prédéfinis.
Dans un mode de réalisation, un module inclut un ou plusieurs réseau de portes programmables sur site, chacun ayant une pluralité de composants logiques programmables.
Dans un mode de réalisation, le circuit inclut un ou plusieurs composants couplés de manière opérationnelle (par exemple, en communication, de manière, électromagnétique, magnétique, ultrasonique, optique, inductive, électrique, capacitive, sans fil, ou équivalents) les uns aux autres.
Dans un mode de réalisation, le circuit inclut un ou plusieurs composants situés à distance.
Dans un mode de réalisation, les composants situés à distance sont couplés de manière opérationnelle, par exemple, via une communication sans fil, comme avec le dispositif informatique connecté 200.
Dans un mode de réalisation, les composants situés à distance sont couplés de manière opérationnelle, par exemple, via un ou plusieurs modules de communication, récepteurs, émetteurs, émetteurs-récepteurs, ou équivalents.
Dans un mode de réalisation, l'unité centrale de traitement 112 ou d'autres composants de circuit illustrés en peuvent être remplacés par d'autres éléments de circuit. Des exemples de circuit incluent une mémoire qui, par exemple, stocke des instructions ou des informations. Des exemples non limitatifs de mémoire incluent une mémoire volatile (par exemple, une mémoire vive (RAM), une mémoire vive dynamique (DRAM), ou équivalents), une mémoire non volatile (par exemple, une mémoire morte (ROM), une mémoire morte programmable effaçable électriquement (EEPROM), une mémoire morte sur disque compact (CD-ROM), ou équivalents), une mémoire persistante, ou équivalents. D'autres exemples non limitatifs de mémoire incluent une mémoire morte programmable et effaçable (EPROM), une mémoire flash, etc.
Dans un mode de réalisation, la mémoire est couplée, par exemple, à un ou plusieurs dispositifs informatiques par une ou plusieurs instructions, informations ou bus d'alimentation.
Dans un mode de réalisation, les circuits incluent un ou plusieurs lecteurs de supports lisibles par ordinateur, des prises d'interface, des ports USB (bus série universel), des emplacements pour cartes mémoire ou équivalents, et un ou plusieurs composants d'entrée/sortie tels que, par exemple, une interface utilisateur graphique, un afficheur, un clavier, un pavé numérique, une boule de commande, une manette de jeu, un écran tactile, une souris, un commutateur, un cadran ou équivalents, et tout autre dispositif périphérique.
Dans un mode de réalisation, un module inclut un ou plusieurs composants d'entrée/sortie utilisateur qui sont couplés de manière opérationnelle à au moins un dispositif informatique configuré pour commander (commande électrique, électromécanique, mise en œuvre par logiciel, mise en œuvre par micrologiciel, ou tout autre commande ou combinaisons de celles-ci) au moins un paramètre associé, par exemple, à la détermination d'une ou plusieurs propriétés thermiques du tissu en réponse à des décalages détectés de la tension d’allumage.
Dans un mode de réalisation, le circuit inclut un lecteur de support lisible par ordinateur ou un emplacement de mémoire qui est configuré pour accepter un support porteur de signaux (par exemple, un support de mémoire lisible par ordinateur, un support d'enregistrement lisible par ordinateur, ou équivalents).
Description brève de l’invention L’invention vise à pallier tout ou partie des problèmes cités plus haut en proposant un procédé d’écriture pour des mémoires de types résistives de type 2T2R qui est moins contraignant et également plus rapide. Ce procédé d’écriture permet de garantir la fonctionnalité de la mémoire résistive malgré la variabilité intrinsèque des opérations d’écriture pour des mémoires résistives.
A cet effet, l’invention a pour objet un procédé d’écriture d’un mot de données dans une mémoire résistive composée de cellules différentielles 2T2R comprenant chacune des premier et deuxième ensembles d’un résistor (R) et d’un transistor de sélection (T), le procédé comprenant des étapes consistant à : générer un mot de code initial à partir de bits de données initiales et de bits de vérification générés à partir du mot de données, et initialiser un compteur de nombre de programmations, le nombre de programmations correspondant à un nombre maximum de programmations pour ledit mot dans un groupe de cellules différentielles sélectionnées ; programmer en mode 1T1R ce mot de code initial dans la mémoire résistive, en sélectionnant les premiers ensembles 1T1R des cellules différentielles sélectionnées, puis réaliser une lecture 1T1R de vérification et incrémenter ou décrémenter le compteur de nombre de programmations ; répéter l’étape précédente tant que tous les bits du mot de code initial n’ont pas été programmés correctement et que le nombre maximum de programmations n’est pas atteint ; inverser le mot de code initial et réinitialiser le compteur de nombre de programmations ; programmer en mode 1T1R dans la mémoire résistive, le mot de code initial inversé à l’étape précédente, en sélectionnant les deuxièmes ensembles 1T1R des cellules différentielles sélectionnées, puis réaliser une lecture 1T1R de vérification et incrémenter ou décrémenter le compteur de nombre de programmations ; répéter l’étape précédente tant que tous les bits du mot de code initial inversé n’ont pas été programmés correctement et que le nombre maximum de programmations n’est pas atteint ; réaliser une lecture de vérification en mode différentiel 2T2R des cellules différentielles sélectionnées et vérifier à minima que les données lues correspondent auxdites données initiales ; et selon le résultat de la vérification, terminer le procédé d’écriture ou signaler une erreur du procédé d’écriture.
Dans un mode de réalisation, ladite lecture de vérification en mode différentiel 2T2R inclut la vérification de tous les bits du mot de code lus par rapport aux bits du mot de code initial.
Dans un mode de réalisation, l’étape consistant à répéter l’étape précédente (programmer en mode 1T1R ce mot de code initial dans la mémoire résistive) comprend les sous-étapes suivantes consistant à : vérifier par lecture en mode 1T1R dans la mémoire résistive s’il reste des bits de données et de vérification non programmés ; et s’il reste des bits non programmés et si le nombre maximum d’écritures en mémoire pour ledit mot de code initial n’est pas atteint, répéter l’étape consistant à programmer en mode 1T1R ledit mot de code initial dans la mémoire résistive ; ou s’il ne reste pas de bits non programmés ou si le nombre maximum d’écritures en mémoire pour ledit mot de code initial est atteint, poursuivre par l’étape suivante.
Dans un mode de réalisation, l’étape consistant à répéter l’étape précédente (s’il reste des bits non programmés et si le nombre maximum d’écritures en mémoire pour ledit mot de code initial n’est pas atteint ) comprend les sous-étapes suivantes consistant à : vérifier par lecture en mode 1T1R dans la mémoire résistive s’il reste des bits de données et de vérification du mot de code initial inversé non programmés ; et s’il reste des bits non programmés et si le nombre maximum d’écritures en mémoire pour ledit mot de code initial inversé n’est pas atteint, répéter l’étape consistant à programmer en mode 1T1R ledit mot de code initial inversé dans la mémoire résistive ; ou s’il ne reste pas de bits non programmés ou si le nombre maximum d’écritures en mémoire pour ledit mot de code initial inversé est atteint, poursuivre par l’étape suivante (réaliser une lecture de vérification en mode différentiel 2T2R des cellules différentielles sélectionnées et vérifier à minima que les données lues correspondent auxdites données initiales).
Dans un mode de réalisation, l’étape consistant à répéter l’étape précédente (programmer en mode 1T1R dans la mémoire résistive, le mot de code initial inversé à l’étape précédente) comprend les sous-étapes suivantes consistant à : vérifier par lecture en mode 1T1R dans la mémoire résistive s’il reste des bits de données et de vérification du mot de code initial inversé non programmés ; et s’il reste des bits non programmés et si le nombre maximum d’écritures en mémoire pour ledit mot de code initial inversé n’est pas atteint, répéter l’étape consistant à programmer en mode 1T1R ledit mot de code initial inversé dans la mémoire résistive ; ou s’il ne reste pas de bits non programmés ou si le nombre maximum d’écritures en mémoire pour ledit mot de code initial inversé est atteint, poursuivre par l’étape suivante (réaliser une lecture de vérification en mode différentiel 2T2R des cellules différentielles sélectionnées et vérifier à minima que les données lues correspondent auxdites données initiales).
Dans un mode de réalisation, l’étape consistant à terminer le procédé d’écriture est effectuée si les données lues en mode 2T2R correspondent auxdites données initiales; et dans lequel l’étape consistant à signaler une erreur du procédé d’écriture est effectuée si les données lues en mode 2T2R ne correspond pas auxdites données initiales.
Dans un mode de réalisation, l’étape consistant à programmer en mode 1T1R le mot de code initial dans la mémoire résistive et/ou l’étape consistant à programmer en mode 1T1R le mot de code initial inversé dans la mémoire résistive comprenant des sous-étapes consiste à : lire en mode 1T1R dans la mémoire résistive les bits à l’adresse de programmation du mot de code et comparer les bits lus à ladite adresse de programmation et les bits du mot de code à programmer, et programmer en mode 1T1R dans la mémoire résistive uniquement les bits du mot de code qui ne correspondent pas aux bits lus.
Dans un mode de réalisation, l’étape consistant à programmer en mode 1T1R le mot de code initial dans la mémoire résistive ou l’étape consistant à programmer en mode 1T1R le mot de code initial inversé dans la mémoire résistive sont effectuées par un unique circuit d’écriture adapté pour configurer dans un état HRS ou LRS les cellules de la mémoire résistive.
Dans un mode de réalisation, l’étape consistant à programmer en mode 1T1R le mot de code initial dans la mémoire résistive et/ou l’étape consistant à programmer en mode 1T1R le mot de code initial inversé dans la mémoire résistive sont effectuées par un premier circuit d’écriture uniquement adapté pour configurer dans un état HRS les cellules de la mémoire résistive et, en parallèle, par un second circuit d’écriture uniquement adapté pour configurer dans un état LRS les cellules de la mémoire résistive.
Dans un mode de réalisation, l’étape consistant à programmer en mode 1T1R le mot de code initial dans la mémoire résistive et/ou l’étape consistant à programmer en mode 1T1R le mot de code initial inversé dans la mémoire résistive sont effectuées premièrement par le premier circuit d’écriture concernant les cellules de la mémoire résistive à programmer dans un état HRS puis étant effectuée secondairement par le second circuit d’écriture concernant les cellules de la mémoire résistive à programmer dans un état LRS, ou inversement.
L’invention concerne également un dispositif d’écriture d’un mot de données dans une mémoire résistive composée de cellules différentielles 2T2R comprenant chacune des premier et deuxième ensembles d’un résistor (R) et d’un transistor de sélection (T), le dispositif comprenant des moyens pour mettre en œuvre les étapes du procédé d’écriture de l’invention.
Dans un mode de réalisation, les moyens du dispositif d’écriture d’un mot de données comprennent un contrôleur mémoire couplé à la mémoire résistive pour mettre en œuvre l’étape de lecture de vérification en mode différentiel 2T2R du procédé d’écriture de l’invention.
Dans un mode de réalisation, les moyens du dispositif d’écriture d’un mot de données comprennent un processeur hôte couplé à la mémoire résistive adapté pour mettre en œuvre l’étape de lecture de vérification en mode différentiel 2T2R du procédé de l’invention.
La et la illustrent des implémentations respectivement d’une cellule mémoire 1T1R et d’une cellule mémoire 2T2R.
Les propriétés électriques de la première portion 114 dépendent en partie de ses dimensions. La structure particulière de l’ensemble 1 permet ainsi d’ajuster les propriétés électriques du sélecteur associé à la première portion 114, en fonction de l’agencement de la première électrode supérieure 121 sur la première couche active 11, en particulier en fonction de l’étendue de cette première électrode, et en fonction de son positionnement plus ou moins à l’aplomb de l’électrode inférieure 13.
De la même manière, l’ensemble 1 permet d’ajuster les propriétés électriques du sélecteur associé à la deuxième portion 115, en fonction de l’agencement de la deuxième électrode supérieure 121 sur la première couche active 11.
Une portion de la deuxième couche active 21, appelée troisième portion 211, est en contact avec le premier flanc 1111 de la première électrode supérieure 121. La première électrode supérieure 121 peut également influencer la conduction électrique au niveau de cette troisième portion 211. Par exemple, l’application d’une tension entre la première électrode supérieure 121 et une surface opposée de la deuxième couche active 21, permet de faire passer la troisième portion 211 de son état hautement résistif à son état bassement résistif. La troisième portion 211 assure donc, localement, une fonction de mémoire non-volatile.
Les propriétés électriques de la troisième portion 211 dépendent également en partie de ses dimensions. Ses dimensions de la troisième portion 211 dépendent notamment de la surface (i.e. : de l’aire) du premier flanc 1111. L’ajustement de la surface du premier flanc 111, obtenu par exemple en ajustant l’épaisseur de la couche 121, permet donc d’ajuster les propriétés électriques de la mémoire non-volatile associée à la troisième portion 211. La surface du premier flanc 1111 est par exemple ajustable en fonction de l’épaisseur D3 de la première électrode supérieure 121.
L’ensemble 1 permet donc d’ajuster de manière indépendante les dimensions du sélecteur associé à la première portion 111 et de la mémoire non-volatile associée à la troisième portion 211. Ainsi, les propriétés électriques dudit sélecteur et de ladite mémoire peuvent être ajustées indépendamment.
Le même raisonnement s’applique à la quatrième portion 311 (portion de la troisième couche active 31). L’ajustement de la surface (i.e. : de l’étendue surfacique) du deuxième flanc 1222 permet d’ajuster les propriétés électriques d’une mémoire non-volatile associée à la quatrième portion 311.
Ici, une partie seulement de la première électrode supérieure 121 se superpose à l’électrode inférieure 13. Ainsi, le cinquième flanc 1212 est situé au-dessus de l’électrode inférieure 13, à l’aplomb de celle-ci, tandis que le premier flanc 1211 est décalé latéralement par rapport à l’électrode inférieure 13 et n’est pas situé à l’aplomb de l’électrode inférieure 13, au-dessus de celle-ci. Par à l’aplomb, on entend aligné selon une direction verticale. Le sélecteur associé à la première portion 114 de la couche active 114 s’établi alors entre les surfaces en regard 1230 (i.e. : en superposition) de la première électrode supérieure 121 et l’électrode inférieure 13. Le décalage latéral entre la première électrode supérieure 121 et l’électrode inférieure 13 permet (de même que la largueur réduite D2 de l’électrode supérieure) d’obtenir, pour le sélecteur en question, une surface effective (en l’occurrence une surface sur laquelle il y a superposition entre les électrodes 121 et 13) plus petite que F 2 où F est une finesse de gravure de la technologie de fabrication considérée au niveau considéré dans le BEOL. Le fait que l’on puisse obtenir une surface inférieure à F 2 est surprenant à priori. Cela résulte notamment de la structure géométrique particulière de l’ensemble 1, et du fait que les précisions d’alignement, lors de gravures ou dépôt (précision par exemple meilleure que 15nm), peuvent être meilleures que la finesse F (par exemple égale à une quarantaine de nm).
Une certaine variabilité des caractéristiques électriques du premier empilement planaire 10 peut être causée par des étapes de fabrication dudit empilement 10 ou des empilements verticaux 20, 30 introduisant des défauts dans une partie de la première couche active 11. Les défauts sont généralement localisés au niveau des flancs de la première couche active 11 (donc notamment au niveau des troisième et quatrième flancs 1111, 1122), exposés à des étapes de gravure ou de dépôt. Les caractéristiques électriques au niveau de ces flancs sont alors modifiées localement. Il est alors prévu d’éloigner les troisième et quatrième flancs 1111, 1122 l’un de l’autre, pour qu’ils soient séparés par une troisième distance D4, supérieure à une largeur D5 de l’électrode inférieure 13. Ainsi, chaque sélecteur associé aux portions 114, 115 de la première couche active, est alors éloigné des flancs 1111, 1122 de la première couche active 11. Ils sont donc peu influencés par les caractéristiques électriques au niveau des troisième et quatrième flancs 1111, 1122. Chaque sélecteur présente ainsi une variabilité minimale de ses caractéristiques électriques.
La illustre un appareil de génération d’impulsions électromagnétiques ultrabrèves isolées selon un mode de réalisation de l’invention. Cet appareil se compose principalement d’un système laser SL pour générer les impulsions génératrices IL1 et sources IL2 et d’un système optique SO pour diriger ces impulsions sur une cible à état condensé CEC.
Le système laser SL comprend un oscillateur laser OL qui délivre des impulsions laser dites initiales ILI, typiquement de durée femtoseconde ou picosecondes, généralement dans l’infrarouge proche ou moyen. Un séparateur de faisceau SF sépare ces impulsions en deux composantes. Il est avantageux que l’oscillateur laser présente une phase de la porteuse par rapport à l’enveloppe (CEP) stabilisée, ce qui peut être obtenu par des techniques connues de l’art antérieur. En effet, l’impulsion source se réfléchit sur le miroir plasma pendant une fraction déterminée du cycle optique de l’impulsion génératrice. Il est donc très important que la position du champ sous l’enveloppe de l’impulsion génératrice soit identique à chaque tir. Ce paramètre est donné par la CEP de l’impulsion génératrice, qui à son tour dépend de celle de l’impulsion initiale. À noter que la CEP de l’impulsion source n’est pas, en soi, un paramètre important à contrôler.
Une première composante de chaque impulsion est convertie vers de plus grandes longueurs d’onde et amplifiée par un dispositif amplificateur tel qu’un amplificateur paramétrique optique à impulsions étirées (OPCPA, de l’anglais « Optical Parametric Chirped Pulse Amplification ») pour former une impulsion génératrice IL1 ; à titre d’exemple (von Grafenstein 2020) décrit un OPCPA opérant dans le moyen infrarouge et pouvant convenir à la mise en œuvre de l’invention. Une deuxième composante, destinée à former une impulsion source IL2 subit un élargissement spectral par propagation dans un milieu non linéaire MNL suivi par une compression optique dans une ligne à retard dispersive LRD – voir par exemple (Nisoli 1998) – de manière à réduire sa durée à peu de cycles optiques, voire idéalement à un seul cycle optique. La ligne à retard dispersive LRD permet également d’ajuster le retard Δt entre l’impulsion génératrice et l’impulsion source (en variante, une ligne à retard séparée peut être utilisée).
La génération des impulsions génératrices et sources à partir d’un même oscillateur laser est une caractéristique préférentielle de l’invention, même si elle n’est pas essentielle. En effet, le retard Δt entre les deux impulsions doit être contrôlé avec une précision de l’ordre d’une fraction de T 2 , c’est-à-dire de quelques femtosecondes ou moins. Cela peut être obtenu sans difficulté particulière à l’aide d’une ligne à retard classique, mais il serait beaucoup plus difficile de synchroniser deux sources lasers distinctes avec une telle précision.
Le système optique SO recombine les impulsions IL1 et IL2 de manière à les rendre colinéaires et à les focaliser sur ou à proximité de la cible. Dans sa forme la plus simple il peut comprendre deux miroirs concaves, M1 et M2, dont un (M2) est percé en son centre.
En général, l’impulsion génératrice devra être fortement focalisée – idéalement proche de la limite de diffraction – pour lui permettre d’atteindre des intensités relativistes. Par contre, il n’est pas nécessaire de focaliser fortement l’impulsion source : au contraire, il est préférable de ne pas le faire pour éviter qu’elle perturbe la dynamique du miroir plasma, qui idéalement devrait être contrôlée exclusivement par l’impulsion génératrice. En outre, plus la tâche formée par le faisceau IL2 sur le miroir plasma est grande – sans dépasser les dimensions du miroir lui-même, qui est définie par la tache formée par le faisceau IL1 sur la cible – plus grand sera le « waist » de l’impulsion réfléchie IR2 et plus elle sera collimatée, ce qui permettra sa focalisation efficace.
Le système laser peut être plus complexe que celui représenté sur la . Par exemple, il peut également comprendre un dispositif de contrôle de la polarisation de l’impulsion source, tel qu’une lame biréfringente ou une suite de telles lames. En effet, la polarisation de l’impulsion source a peu d’influence sur l’efficacité de conversion et elle se transmet à l’impulsion réfléchie. Cela permet, par exemple, d’obtenir une impulsion EUV de polarisation arbitraire (e.g. elliptique ou circulaire) en changeant simplement la polarisation de l’impulsion source, ce qui est très difficile, voire impossible, avec les techniques connues de l’art antérieur utilisant un seul faisceau générateur (et pour lesquelles l’efficacité de génération vers l’EUV/X dépend fortement de la polarisation de ce faisceau). En outre, il peut être utile de tourner le plan de polarisation de l’impulsion source pour qu’elle se trouve, sur la cible, en polarisation « s ». Cela permet d’éviter une composante du champ électrique de l’impulsion source normal à la cible et de minimiser ainsi l’impact de cette même impulsion sur la dynamique du miroir plasma.
Le système laser peut également comprendre un système de mise en forme temporelle (« Pulse Shaping » en anglais) de l’impulsion source – par exemple, un modulateur acousto-optique – afin de contrôler la forme temporelle de l’impulsion EUV. Comme pour la polarisation, la forme temporelle de l’impulsion source n’a pas d’influence sur l’efficacité de conversion et se transmet donc à l’impulsion réfléchie. La mise en forme temporelle d’impulsions EUV est très difficile, voire impossible, à obtenir avec les techniques connues de l’art antérieur.