Procédé (500) de correction d’erreurs d’un mot de code stocké dans une mémoire résistive de type 2T2R, un mot de code étant composé de bits de données et de bits de vérification, la mémoire résistive 2T2R comprenant une matrice de cellules mémoires résistives 2T2R élémentaires où chaque cellule élémentaire comprend deux transistors et deux éléments résistifs pour stocker la valeur non-inversée et la valeur inversée d’un bit, et pour lire les bits stockés en mode différentiel, la lecture en mode différentiel ou lecture 2T2R consistant à comparer l’une par rapport à l’autre, les valeurs du premier et deuxième élément résistif de la cellule élémentaire utilisée pour stocker chaque bit d’un mot à une adresse indiquée, afin de déterminer la valeur lue, le procédé de correction d’erreurs comprenant au moins les étapes suivantes : - déterminer (502, 504, 506, 508), après une opération de correction d’erreurs par un code correcteur d’erreur couplé à la mémoire résistive, qu’un mot de code lu en lecture 2T2R contient des erreurs non corrigées qui affectent un nombre de bits supérieur à un seuil prédéfini ; - effectuer (510, 512) au moins une lecture en mode simple ou lecture 1T1R du mot de code stocké, consistant à comparer à une valeur de référence R ERASURE , la valeur d’un des deux éléments résistifs des cellules élémentaires adressées pour chaque bit du mot de code, afin de déterminer la valeur lue ; - comparer (514) pour chaque bit du mot de code, la valeur lue par la dite au moins une lecture 1T1R à la valeur lue en lecture 2T2R pour identifier des bits susceptibles d’être erronés, lesdits bits susceptibles d’être erronés étant : - des bits pour lesquels la valeur lue en lecture 1T1R est identique à la valeur lue en lecture 2T2R, si ladite au moins une lecture 1T1R se fait sur les éléments résistifs de la cellule élémentaire encodant les valeurs inversées des bits ; ou - des bits pour lesquels la valeur lue en lecture 1T1R est différente de la valeur lue en lecture 2T2R, si ladite au moins une lecture 1T1R se fait sur les éléments résistifs de la cellule élémentaire encodant les valeurs non-inversées des bits ; - inverser (516), dans ledit mot de code lu en lecture 2T2R, lesdits bits identifiés comme susceptibles d’être erronés ; et - corriger (518, 520) avec le code correcteur d’erreur ledit mot de code obtenu après l’étape d’inversion. Procédé selon la revendication 1 dans lequel, l’étape de déterminer qu’un mot de code contient des erreurs non corrigées qui affecte un nombre de bits supérieur à un seuil prédéfini, consiste à déterminer que ledit nombre de bits affectés est égal au nombre maximum de bits erronés que le décodeur du code correcteur d’erreur peut détecter dans un mot de code. Procédé selon la revendication 1 ou 2, dans lequel : - l’étape d’effectuer au moins une lecture 1T1R consiste par comparaison à la valeur de référence R ERASURE à : effectuer une première lecture 1T1R de chaque premier élément résistif des cellules élémentaires adressées pour chaque bit du mot de code, afin de déterminer une première valeur lue ; et effectuer une deuxième lecture 1T1R de chaque deuxième élément résistif des cellules élémentaires adressées pour chaque bit du mot de code, afin de déterminer une deuxième valeur lue ; et dans lequel : - l’étape de comparaison pour identifier des bits susceptibles d’être erronés consiste à comparer la première valeur lue en mode 1T1R à la deuxième valeur lue en mode 1T1R, et à identifier lesdits bits susceptibles d’être erronés comme étant les bits pour lesquels la première valeur lue et la deuxième valeur lue sont identiques. Procédé selon l’une quelconque des revendications 1 à 3 comprenant avant l’étape de détermination, une étape consistant à stocker la valeur de chaque bit du mot de code lu en mode 2T2R dans un registre couplé à la mémoire résistive. Procédé selon l’une quelconque des revendications 1 à 4 dans lequel l’étape de corriger le mot de code obtenu après inversion, comprend des étapes consistant à : - stocker la valeur de chaque bit dudit mot de code obtenu après inversion dans un registre couplé à la mémoire résistive ; - corriger par le code correcteur d’erreur ledit mot de code stocké ; et - stocker le mot de code corrigé dans le registre de sortie du décodeur du code correcteur d’erreur. Procédé selon l’une quelconque des revendications 1 à 5, dans lequel l’étape de comparaison comprend des étapes consistant à : - stocker la valeur de chaque bit lu en mode 1T1R dans un registre couplé à la mémoire résistive ; et - comparer la valeur de chaque bit stocké à la valeur de chaque bit du mot de code lu en mode 2T2R. Le procédé selon l’une quelconque des revendications 1 à 6 dans lequel l’étape d’effectuer au moins une lecture en mode 1T1R consiste à comparer la valeur lue à une valeur de référence R ERASURE qui peut être identique à la valeur de référence utilisée pour programmer les cellules élémentaires de la mémoire résistive. Un dispositif de correction d’erreurs d’un mot de code stocké dans une mémoire résistive de type 2T2R, un mot de code étant composé de bits de données et de bits de vérification, la mémoire résistive 2T2R comprenant une matrice de cellules mémoires résistives 2T2R élémentaires où chaque cellule élémentaire comprend deux transistors et deux éléments résistifs pour stocker la valeur non-inversée et la valeur inversée d’un bit, et pour lire les bits stockés en mode différentiel, la lecture en mode différentiel ou lecture 2T2R consistant à comparer l’une par rapport à l’autre, les valeurs du premier et deuxième élément résistif de la cellule élémentaire utilisée pour stocker chaque bit d’un mot à une adresse indiquée, afin de déterminer la valeur lue, le dispositif comprenant des moyens permettant de mettre en œuvre les étapes du procédé selon l’une quelconque des revendications 1 à 7. Le dispositif selon la revendication 8 dans lequel le code correcteur d’erreur est un circuit de type SEC-DED ou DEC-TED. Le dispositif selon la revendication 8 ou 9 dans lequel la mémoire résistive est choisie dans le groupe des mémoires résistives à pont conducteur CBRAM, des mémoires résistives à base d’oxyde OxRAM, ou des mémoires résistives à changement de phase PCM. Un système électronique de type FPGA ou ASIC comprenant un dispositif selon l’une quelconque des revendications 8 à 10. Programme d'ordinateur comportant des instructions de code pour l'exécution des étapes du procédé selon l’une quelconque des revendications 1 à 7, lorsque ledit programme est exécuté par un processeur.