Circuit de stockage de données (10) comprenant une matrice de cellules mémoire (BC i j ), de N lignes (L i ) et M colonnes (C j ) réalisée sur un substrat semi-conducteur, comprenant : Pour chaque ligne (L i ) un premier nœud d’entrée (WL ) configuré pour recevoir un signal de sélection (VWL ) ; au moins un second nœud d’entrée (SL ) configuré pour recevoir une première tension d’écriture (VSL ) ; Pour chaque colonne (C j ) un nœud d’entrée/sortie (BL ) configuré pour recevoir une seconde tension d’écriture (VBL ) et fournir une tension de lecture (VBL ) ; les cellules mémoire (BC i j ) étant configurables et non volatiles ; chacune étant destinée à fonctionner selon l’une quelconque parmi deux configurations de fonctionnement (CONF1, CONF2) ; la première configuration de fonctionnement (CONF1) correspondant à une mémoire ferroélectrique à polarisation électrique variable; et la seconde configuration de fonctionnement (CONF2) correspondant une mémoire résistive à filament conducteur variable ; chaque cellule mémoire (BC ij ) comprenant : un empilement de couches minces (NVM) selon l’ordre suivant : une première couche (C1) en un matériau électriquement conducteur formant une électrode inférieure (EL1), une seconde couche (C2) en un matériau diélectrique et ferromagnétique, une troisième couche (C3) en matériau électriquement conducteur formant une électrode supérieure (EL2) connecté au second nœud d’entrée (SL ) associé à la colonne de ladite cellule mémoire (BC ij ) ; un transistor de sélection (T1) ayant une grille connectée au premier nœud d’entrée (WL ) associé à la ligne de ladite cellule mémoire (BC i j ) et reliant l’électrode inférieure (EL1) au nœud d’entrée/sortie (BL ) associé à la colonne de ladite cellule mémoire (BC i j ) ; le circuit de stockage de données (10) étant configuré pour réaliser, à chaque transition d’une configuration de fonctionnement, dénommée configuration de départ, vers l’autre configuration (CONF1, CONF2) de fonctionnement, dénommée configuration d’arrivée: - la lecture de chaque cellule mémoire (BC i j ) selon la configuration de départ et le stockage temporaire d’un signal de lecture résultant; - l’application d’une tension de transformation sur chaque cellule mémoire (BC i j ) ; - la conversion de chaque signal de lecture selon la configuration de départ en un signal d’écriture compatible avec la configuration d’arrivée ; - la réécriture de chaque cellule mémoire (BC i j ) à partir des signaux d’écriture compatibles avec la configuration de départ. Circuit de stockage de données (10) selon la revendication 1 comprenant en outre: un circuit d’écriture (CW) pour écrire dans chaque cellule mémoire (BC i j ) en fournissant la première ou la seconde tension d’écriture (VSL , VBL ) à partir d’un signal de contrôle d’écriture (cont_w); chacune des tensions d’écriture (VSL , VBL ) étant adaptables selon la configuration de fonctionnement choisie (CONF1 ,CONF2) ; la durée et/ou l’amplitude de ladite tension d’écriture (VSL , VBL ) associée à la première configuration de fonctionnement étant inférieure à celle associée à la seconde configuration de fonctionnement (CONF2) ; un circuit de lecture (CL) pour fournir un signal de lecture (x(fe) ij , x(ox) ij ) pour chaque cellule mémoire sélectionnée. Circuit de stockage de données (10) selon la revendication 2 comprenant en outre : au moins une mémoire de stockage intermédiaire (MEM_INT) destinée à stocker temporairement chaque signal de lecture (x(fe) i j ) lorsque la première configuration (CONF1) est choisie ; des moyens de contrôle (CONT) pour commander les circuits de lecture et le circuit d’écriture selon la configuration (CONF1, CONF2) choisie et fournir le signal de sélection (VWL ) de la ligne (L i ) ; Circuit de stockage de données (10) selon la revendication 3 dans lequel les moyens de contrôle (CONT) comprennent un circuit de conversion (CONV) configuré pour convertir, pour chaque cellule mémoire, le signal de lecture (x(fe) ij ) résultant de la première configuration de fonctionnement (CONF1) en un signal de contrôle d’écriture (CONT_W ) compatible avec la seconde configuration de fonctionnement (CONF2). Circuit de stockage de données (10) selon la revendication 4 dans lequel le circuit d’écriture (CW) est configuré pour appliquer sur chaque second nœud d’entrée (SL ) une tension électrique de transformation pour former un filament conducteur dans la deuxième couche (C2) partant de la troisième couche (C3) dans chaque cellule mémoire (BC ij ) ; ledit filament correspondant à un état résistif bas. Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 5 dans lequel l’au moins une mémoire de stockage intermédiaire (MEM_INT) est destinée en outre à stocker chaque signal de lecture (x(ox) i j ) lorsque la seconde configuration (CONF2) est choisie ; et dans lequel le circuit de conversion (CONV) est configuré pour convertir, pour chaque cellule mémoire, le signal de lecture (x(ox) ij ) résultant de la seconde configuration de fonctionnement (CONF2) en un signal de contrôle d’écriture (CONT_W ) compatible avec la première configuration de fonctionnement (CONF1). Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 6 dans lequel le circuit de lecture (CL) comprend une pluralité de circuits de lecture élémentaires (CL ) comprenant chacun : un comparateur (COMP) pour comparer la tension de lecture (VBL ) et une tension de référence (VREF) afin de fournir le signal de lecture (x(fe) ij , x(ox) ij ) de la cellule mémoire en cours de lecture. Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 7 dans lequel l’au moins une mémoire de stockage intermédiaire (MEM_INT) est une bascule synchrone. Circuit de stockage de données (10) selon l’une quelconque des revendication 7 ou 8 dans lequel le circuit de lecture pour chaque colonne (C j ) est configuré pour réaliser une opération de lecture en exécutant les étapes suivantes : sélectionner la cellule mémoire à lire en mettant à l’état passant le transistor de sélection (T1) correspondant à ladite cellule mémoire ; initialiser le nœud d’entrée/sortie (BL ) associé à ladite colonne à une tension nulle ; appliquer une impulsion de lecture sur le second nœud d’entrée (SL ) associé à ladite colonne afin de charger le nœud d’entrée/sortie (BL ) associé à la même colonne ; comparer la tension de lecture (VBL ) sur le nœud d’entrée/sortie (BL ) avec la tension de référence (VREF) . Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 6 dans lequel le circuit de lecture (CL) et l’au moins une mémoire de stockage intermédiaire (MEM_INT) sont réalisées par un seul circuit de détection et de stockage (CL+MEM_INT) comprenant : une bascule à verrou (LATCH) ayant deux nœuds d’entrée/sortie (N’ 1, N’ 2) ; un premier nœud (N1) d’entrée étant destiné à recevoir la tension de référence (VREF) et étant connecté au premier nœud d’entrée/sortie (N1’) de la bascule à verrou à travers un premier interrupteur (I1); un second nœud (N2) d’entrée étant destiné à recevoir la tension de lecture (VBL ) et étant connecté au second nœud d’entrée/sortie (N1’) de la bascule à verrou à travers un second interrupteur (I2). la bascule à verrou (LATCH) étant connectée à un nœud d’alimentation (NVDD) à travers un premier transistor de contrôle (T cmd1 ) et à la masse électrique à travers un second transistor de contrôle (T cmd 2 ) Circuit de stockage de données (10) selon la revendication précédente dans lequel le circuit de lecture pour chaque colonne (C j ) est configuré pour réaliser une opération de lecture en exécutant les étapes suivantes : sélectionner la cellule mémoire à lire en activant le transistor de sélection (T1) correspondant à ladite cellule mémoire ; initialiser le nœud d’entrée/sortie (BL ) associé à ladite colonne à une tension nulle ; mettre le premier et le second interrupteur (I1, I2) à un état passant et mettre le premier et le second transistor de contrôle (T cmd1 T cmd 2 ) à un état bloquant afin de désactiver la bascule à verrou (LATCH), appliquer une impulsion de lecture sur le second nœud d’entrée (SL ) associé à ladite colonne afin de charger le nœud d’entrée/sortie (BL ) associé à la même colonne ; mettre le premier et le second interrupteur (I1, I2) à un état passant afin de comparer la tension de lecture (VBL ) sur le nœud d’entrée/sortie (BL ) avec la tension de référence (VREF) et fournir le signal de lecture (x(fe) i j , x(ox) i j ); mettre le premier et le second interrupteur (I1, I2) à un état bloquant afin de stocker temporairement le signal de lecture (x(fe) i j , x(ox) i j ). Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 11 dans lequel le circuit d’écriture est configuré pour réécrire les données lues dans une cellule mémoire après chaque opération de lecture lorsque la première configuration (CONF1) est choisie. Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 12 dans lequel, le circuit d’écriture est configuré pour appliquer une tension d’écriture présentant une amplitude et/ou une durée suffisante pour établir un filament conducteur traversant un état résistif bas irréversible. Circuit de stockage de données (10) selon l’une quelconque des revendications précédentes dans lequel : la première (C1) et la troisième (C3) couche sont réalisées en nitrure de titane ; la deuxième couche (C2) est réalisée en oxyde d'hafnium dopé avec du silicium ou réalisée en HfZrO2. Calculateur (CALC) pour exécuter un algorithme de calcul impliquant une pluralité de variables numériques (w) selon au moins deux phases de fonctionnement, la première phase de fonctionnement (Ph1) impliquant essentiellement des opérations d’écriture de la variable numérique ; la seconde phase de fonctionnement (Ph2) impliquant essentiellement des opérations de lecture de la variable numérique ; ledit calculateur (CALC) comprenant un circuit de stockage de données (10) selon l’une quelconque des revendications précédentes pour stocker les variables numériques (w) et dans lequel : les cellules mémoires (BC ij ) sont configurées par les moyens de contrôle (CONT) pour fonctionner selon la première configuration (CONF1) lors de l’exécution de la première phase de fonctionnement ; les cellules mémoires (BC ij ) sont configurées par les moyens de contrôle (CONT) pour fonctionner selon la seconde configuration (CONF1) lors de l’exécution de la seconde phase de fonctionnement. Calculateur (CALC) selon la revendication précédente configuré pour mettre en œuvre un réseau de neurones artificiels, le réseau de neurones étant composé d’une succession de couches (C k, C k+1 ) étant chacune constituée d’un ensemble de neurones, chaque couche étant associée à un ensemble de coefficients synaptiques (w i,j ); dans lequel : les variables numériques sont les coefficients synaptiques du réseau de neurones, la première phase de fonctionnement est une phase d’apprentissage ; la seconde phase de fonctionnement est une phase d’inférence ; Procédé de commande d’un circuit de stockage selon l’une quelconque des revendications 3 à 14 pour piloter le passage de la première configuration (CONF1) à la seconde configuration (CONF2) comprenant les étapes suivantes pour chaque ligne de la matrice de mémoires : sélectionner la ligne de la matrice de cellules mémoire (100) via le signal de sélection (VWL ) ; lire chaque cellule mémoire et stocker chaque signal de lecture (x(fe) ij ) de la ligne dans les mémoires de stockage intermédiaire (MEM_INT) de manière à détecter le sens de la polarisation électrique de chaque cellule mémoire ; appliquer sur chaque second nœud d’entrée (SL ) de ladite ligne une tension électrique de transformation afin de former un filament conducteur dans la deuxième couche (C2) partant de la troisième couche (C3) dans chaque cellule mémoire (BC i j ) ; ledit filament correspondant à un état résistif haut, convertir les signaux de lecture (x(fe) ij ) stockés dans les mémoires de stockage intermédiaire (MEM_INT) pendant le fonctionnement selon la première configuration (CONF1) à des signaux de contrôle d’écriture compatibles avec la seconde configuration (CONF2) ; écrire dans les cellules mémoires de ladite ligne selon les signaux de contrôle d’écriture compatibles avec la seconde configuration (CONF2) de manière à faire varier la longueur du filament conducteur formé.