Dispositif de pilotage de transistors (1) comprenant : Un substrat (10) à base d’un matériau semiconducteur, présentant un premier type de conductivité (P), Une couche isolante (11) à base d’un matériau diélectrique sur ledit substrat (10), Une couche (12) à base du matériau semiconducteur, dite couche active, située sur la couche isolante (11), Une pluralité de transistors (20) comprenant chacun un canal (12c) formé dans la couche active (12) et configuré pour être complétement déplété, Une pluralité de premiers caissons (21, 21a, 21b, 21c, 21d, 21e, 21f, 21g, 21h) formés dans le substrat (10) et présentant le premier type de conductivité (P), chaque premier caisson (21) étant associé à et disposé sous un groupe de transistors de la pluralité de transistors (20), Au moins un deuxième caisson (22, 22a, 22b, 22c, 22d) présentant un deuxième type de conductivité (N), formé dans le substrat (10) sous et autour des premiers caissons (21), de sorte à isoler les premiers caissons (21) entre eux et vis-à-vis du substrat (10), Un circuit de polarisation configuré pour appliquer au moins une première tension de polarisation V1 aux premiers caissons (21), et au moins une deuxième tension de polarisation V2 à l’au moins un deuxième caisson (22), Le dispositif (1) étant caractérisé en ce que tous les transistors (20) de la pluralité de transistors présentent le deuxième type de conductivité (N). Dispositif (1) selon la revendication précédente dans lequel l’au moins un deuxième caisson (22) comprend une pluralité de deuxièmes caissons (22a, 22b, 22c, 22d) séparés les uns des autres par le substrat (10), chaque deuxième caisson (22, 22a, 22b, 22c, 22d) étant associé à et disposé sous et autour d’un premier caisson (21, 21a, 21b, 21c, 21d) de la pluralité de premiers caissons. Dispositif (1) selon l’une quelconque des revendications précédentes dans lequel les transistors (20) sont séparés les uns des autres par des tranchées d’isolation (23) d’un seul type (STI). Dispositif (1) selon l’une quelconque des revendications précédentes dans lequel les transistors (20) sont des transistors de sélection, le dispositif (1) comprenant en outre un élément résistif (1R) associé à chaque transistor de sélection et formant avec ledit transistor de sélection une cellule mémoire (1T1R). Dispositif (1) selon l’une quelconque des revendications précédentes dans lequel tous les transistors (20) de la pluralité de transistors sont des transistors MOS et dans lequel le deuxième type de conductivité est de type N. Procédé de pilotage d’un dispositif de pilotage de transistors (1) selon l’une quelconque des revendications précédentes comprenant : Appliquer une première tension de polarisation V1 à au moins un premier caisson (21) de la pluralité de premiers caissons, Appliquer une deuxième tension de polarisation V2 à l’au moins un deuxième caisson (22) entourant ledit au moins un premier caisson (21), Lesdites applications des première et deuxième tensions V1, V2 étant telles qu’il n’y a pas de conduction électrique entre lesdits au moins un premier et deuxième caissons (21, 22). Procédé selon la revendication précédente dans lequel tous les transistors (20) sont des transistors MOS de type N, et dans lequel la deuxième tension de polarisation V2 est comprise entre 0V et 6V. Procédé selon l’une quelconque des deux revendications précédentes dans lequel la première tension de polarisation V1 est comprise entre -6V et +6V. Procédé selon l’une quelconque des trois revendications précédentes dans lequel la deuxième tension de polarisation V2 est supérieure ou égale à la première tension de polarisation V1. Procédé selon l’une quelconque des revendications 6 à 9 dans lequel la première tension de polarisation V1 est telle que V2 – 6 ≤ V1 ≤ V2. Procédé selon l’une quelconque des revendications 6 à 10, dans lequel les transistors (20) sont des transistors de sélection, le dispositif (1) comprenant en outre un élément résistif (1R) associé à chaque transistor de sélection et formant avec ledit transistor de sélection une cellule mémoire (1T1R), ledit procédé comprenant en outre : Appliquer une tension de commande fixe à certains au moins des transistors de sélection, de façon à sélectionner certaines cellules mémoire associées auxdits transistors de sélection, et Faire varier la première tension de polarisation V1 de certains premiers caissons (21) sous-jacents auxdites cellules mémoire sélectionnées, selon au moins trois valeurs de polarisation distinctes de sorte à créer au moins trois niveaux distincts de résistance du transistor de sélection (R1, R2, R3) pour lesdites cellules mémoire sélectionnées. Procédé selon l’une quelconque des revendications 6 à 10, dans lequel les transistors (20) sont des transistors de sélection, le dispositif (1) comprenant en outre un élément résistif (1R) associé à chaque transistor de sélection et formant avec ledit transistor de sélection une cellule mémoire (1T1R), ledit procédé comprenant en outre : Fixer la deuxième tension de polarisation V2 de l’au moins un deuxième caisson (22), Faire varier la première tension de polarisation V1 de certains premiers caissons (21) sous-jacents aux transistors de sélection, selon au moins trois valeurs de polarisation distinctes de sorte à créer au moins trois niveaux distincts de résistance du transistor de sélection (R1, R2, R3) pour les cellules mémoire associées auxdits premiers caissons.