Procédé de réalisation d’une zone d’individualisation (1) d’une puce microélectronique, ladite puce présentant au moins une autre zone (2), distincte de la zone d’individualisation (1), destinée à former une zone fonctionnelle de la puce, le procédé comprenant au moins les étapes suivantes effectuées au niveau de la zone d’individualisation (1) de la puce : fournir un empilement comprenant au moins une couche de masque (300), former une couche de transfert (400) à base d’un matériau carboné hydrogéné sur la couche de masque (300), ladite couche de transfert (400) présentant une épaisseur h c , graver la couche de transfert (400) de sorte à former des premiers motifs de lignes (410) de largeur l organisés selon un plan d’agencement prédéfini et traversant la zone d’individualisation (1) de part en part, lesdits premiers motifs de lignes (410) étant destinés à être transférés dans la couche de masque (300), graver la couche de masque (300) entre les premiers motifs de lignes (410), de sorte à former des deuxièmes motifs de lignes (310) dans la couche de masque (300), sous les premiers motifs de lignes (410), le procédé étant caractérisé en ce que l’épaisseur h c et la largeur l sont choisies telles que h c /l ≥ 6, de sorte à ce que les premiers motifs de lignes (410) présentent, après gravure de la couche de transfert (400), des oscillations aléatoires. Procédé selon la revendication précédente dans lequel la formation de la couche de transfert (400) comprend une centrifugation du matériau carboné hydrogéné. Procédé selon la revendication 1 dans lequel la formation de la couche de transfert (400) comprend un dépôt de carbone amorphe. Procédé selon l’une quelconque des revendications précédentes dans lequel les premiers motifs de lignes (410) sont rectilignes avant gravure de la couche de transfert (400). Procédé selon l’une quelconque des revendications précédentes dans lequel la zone d’individualisation (1) de la puce comprend au moins : un niveau de transistors comprenant des grilles (211) de transistors, un niveau de contacts comportant des vias (21) destinés à connecter électriquement les grilles (211) des transistors, l’empilement comprenant au moins un empilement de grille (201) sous la couche de masque (300), ledit procédé comprenant en outre : une gravure dudit empilement de grille (201) entre les deuxièmes motifs de lignes (310) formés dans la couche de masque (300), de sorte à former les grilles (211, 211 KO ) du niveau de transistors, sous lesdits deuxièmes motifs de lignes (310), une formation des vias (21, 21 OK , 21 KO ) du niveau de contacts en fonction du plan d’agencement prédéfini, les oscillations aléatoires étant telles que certains au moins des vias (21 KO ) ne sont pas connectés ou ne sont pas entièrement connectés aux grilles (211) du niveau de transistors. Procédé selon la revendication précédente dans lequel la couche de masque (300) est à base d’au moins un matériau pris parmi le dioxyde de silicium et le nitrure de silicium. Procédé selon l’une quelconque des revendications 1 à 5 dans lequel la zone d’individualisation (1) de la puce comprend au moins : un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), un niveau (30A) d’interconnexions situées entre les premiers (10A) et deuxième (20A) niveaux de pistes électriques (10, 20) et comportant des vias (30) destinés à connecter électriquement des pistes électriques (10) du premier niveau (10A) avec des pistes électriques (20) du deuxième niveau (20A), l’empilement comprenant au moins une couche diélectrique (202) sous la couche de masque (300), ledit procédé comprenant en outre : une gravure de ladite couche diélectrique (202) entre les deuxièmes motifs de lignes (310) formés dans la couche de masque (300), de sorte à former des tranchées (22) dans la couche diélectrique (202), un remplissage par un matériau électriquement conducteur des tranchées (22) formées dans la couche diélectrique (202), de sorte à former les pistes électriques de l’un au moins parmi les premier (10A) et deuxième (20A) niveaux de pistes électriques (10, 20), une formation des vias (30, 30 OK , 30 KO 1 , 30 KO2 ) du niveau d’interconnexions (30A) en fonction du plan d’agencement prédéfini, une formation de l’autre parmi les premier (10A) et deuxième (20A) niveaux de pistes électriques (10, 20), les oscillations aléatoires étant telles que certains au moins des vias (30 KO 1 , 30 KO 2 ) ne sont pas connectés ou ne sont pas entièrement connectés aux pistes électriques (10 KO ) du premier niveau (10A) ou du deuxième niveau (20A) de pistes électriques (10, 20). Procédé selon la revendication précédente dans lequel la couche de masque (300) est à base d’au moins un matériau pris parmi le titane et le nitrure de titane. Procédé selon l’une quelconque des revendications précédentes comprenant en outre une formation de motifs de lignes (410b) dans la zone fonctionnelle (2), lesdits motifs de lignes (410b) présentant une hauteur h f et une largeur l f telles que h f /l f Procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré comprenant au moins une zone d’individualisation (1) réalisée en mettant en œuvre le procédé selon l’une quelconque des revendications précédentes sur une partie seulement du circuit intégré.