Procédé de gestion d’une mémoire cache (3) destinée à équiper un dispositif électronique comprenant un processeur et une mémoire principale, caractérisé en ce qu’il comporte les étapes suivantes : -générer une valeur aléatoire (R) pour chaque processus d’accès à la mémoire cache (3), -transformer des adresses (A) de la mémoire cache (3) au moyen de ladite valeur aléatoire en des adresses correspondantes, dites adresses randomisées (Ar) destinées à indexer la mémoire cache (3), -associer chaque valeur aléatoire correspondant à un processus d’accès, à un identifiant (PID) dudit processus d’accès formant ainsi, des couples d’identifications ayant pour fonction de partitionner dynamiquement la mémoire cache tout en répertoriant l’accès à ladite mémoire cache, -stocker chaque couple d’identification composé d’une valeur aléatoire et d’un identifiant correspondant dans une table d’historique (7), et -gérer chaque processus d’accès à la mémoire cache en fonction desdits couples d’identifications stockés dans ladite table d’historique. Procédé selon la revendication 1, caractérisé en ce qu’il comporte les étapes suivantes : - recevoir une requête courante comprenant l’identifiant courant (PIDc) d’un processus d’accès courant et une adresse d’accès courante (Ac) à la mémoire cache, - parcourir les lignes de la table d’historique (7) pour vérifier s’il existe un identifiant (PIDi) dans la table d’historique qui correspond à l’identifiant courant (PIDc) du processus d’accès courant, - calculer dans le cas positif, l’adresse randomisée (Ar) de ladite adresse d’accès courante en utilisant la valeur aléatoire associée à l’identifiant PIDi trouvé dans la table d’historique correspondant à l’identifiant courant PIDc, et - déclencher dans le cas négatif, un défaut de cache entrainant la génération d’une valeur aléatoire courante destinée à être associée à l’identifiant dudit processus d’accès courant pour former un couple d’identification courant, et - stocker ledit couple d’identification courant sur une ligne disponible de la table d’historique (7). Procédé selon la revendication 1, caractérisé en ce qu’il comporte l’étape de stocker dans un champ de la mémoire cache, dit champ de permission (PP), un vecteur de permission (VP) de dimension égale au nombre de lignes de la table d’historique (7), chaque composant dudit vecteur de permission correspondant à une et une seule ligne de ladite table d’historique (7) et dont sa valeur indique une légitimité ou une non-légitimité du processus d’accès référencé par son identifiant stocké dans ladite ligne. Procédé selon la revendication 3, caractérisé en ce qu’il comporte les étapes suivantes : - parcourir les lignes de la table d’historique (7) de manière séquentielle pour calculer à chaque ligne courante, l’adresse randomisée indexant la mémoire cache (3) à partir de la valeur aléatoire (R j ) stockée dans ladite ligne courante et de l’adresse (Ac) indiquée dans la requête, et - vérifier la validité de la ligne courante de la mémoire cache (3) définie par l’adresse randomisée (A r ) correspondante. Procédé selon la revendication 4, caractérisé en ce qu’il comporte l’étape de déclencher un défaut de cache au cas où on arrive à la fin de la table d’historique (7) tout en ne validant aucune ligne de la mémoire cache. Procédé selon la revendication 5, caractérisé en ce qu’il comporte les étapes suivantes : - vérifier la correspondance entre l’identifiant courant (PIDc) et l’identifiant (PIDj) appartenant au couple (R j , PID j ) relatif à la ligne courante, au cas où la ligne de la mémoire cache soit validée, - vérifier si l’identifiant courant (PIDc) existe dans la table d’historique (7) en cas de non-correspondance entre l’identifiant courant (PIDc) et le dit identifiant (PIDj) relatif à ladite ligne courante, - relever, la position (k) d’un identifiant (PIDk) stocké dans la table d’historique si cet identifiant (PIDk) est égal à l’identifiant courant (PIDc), - déclencher un cache hit si le bit de légitimité du vecteur de permission VP à une position (k) correspondante à ladite position (k) relevée dudit identifiant (PID k ) stocké dans la table d’historique (7), est valide, - simuler le déclenchement d’un défaut de cache si le bit de légitimité à ladite position (k) du vecteur de permission (VP) est non valide. Procédé selon la revendication 6, caractérisé en ce que dans le cas où un défaut de cache est déclenché, ledit procédé comporte l’étape de retirer la légitimité d’un processus d’accès à une donnée partagée, sans supprimer ladite donnée partagée de la mémoire cache (3) dans le cas où ledit processus d’accès requiert d’évincer ladite donnée partagée de la mémoire cache ou dans le cas où il quitte la table d’historique (7). Procédé selon la revendication 6 ou 7, caractérisé en ce qu’il comporte l’étape de réécrire ladite donnée partagée dans la mémoire principale (19) au cas où d’une part elle a été modifiée et d’autre part qu’un dernier processus d’accès ayant une légitimité à ladite donnée partagée l’évince de la mémoire cache (3) ou quitte la table d’historique (7). Système de gestion d’une mémoire cache (3) destinée à équiper un dispositif électronique comprenant un processeur (17) et une mémoire principale (19), caractérisé en ce que ledit système comporte : -un module de randomisation (5) configuré pour générer une valeur aléatoire (R) pour chaque processus d’accès à la mémoire cache (3), et pour transformer des adresses de la mémoire cache (3) au moyen de ladite valeur aléatoire en des adresses correspondantes, dites adresses randomisées (Ar) destinées à indexer la mémoire cache (3), -une table d’historique (7) composée d’un nombre déterminé de lignes configurée pour y stocker sur chaque ligne un couple d’identification associant une valeur aléatoire correspondant à un processus d’accès, à un identifiant dudit processus d’accès correspondant, formant ainsi, des couples d’identifications ayant pour fonction de partitionner dynamiquement la mémoire cache tout en répertoriant l’accès à ladite mémoire cache, et - une machine d’état (9) configurée pour accéder à la table d’historique (7) et pour gérer chaque processus d’accès à la mémoire cache en fonction desdits couples d’identifications stockés dans ladite table d’historique (7). Système selon la revendication 9, caractérisé en ce qu’il comporte : -un ensemble de registres (13) destinés à recevoir une requête courante comprenant l’identifiant d’un processus d’accès courant et une adresse d’accès courante à la mémoire cache, et - une machine d’état (9) configurée pour : - parcourir les lignes de la table d’historique (7) pour vérifier s’il existe un identifiant (PIDi) dans la table d’historique qui correspond à l’identifiant courant (PIDc) du processus d’accès courant, - calculer dans le cas positif, l’adresse randomisée (Ar) de ladite adresse d’accès courante en utilisant la valeur aléatoire associée à l’identifiant (PIDi) trouvé dans la table d’historique correspondant à l’identifiant courant (PIDc), et - déclencher dans le cas négatif, un défaut de cache entrainant la génération d’une valeur aléatoire courante destinée à être associée à l’identifiant dudit processus d’accès courant pour former un couple d’identification courant, et - stocker ledit couple d’identification courant sur une ligne disponible de la table d’historique (7). Système selon la revendication 10, caractérisé en ce que la mémoire cache (3) est subdivisée en plusieurs lignes dont chacune comporte un champ de permission (PP) du processus d’accès configuré pour y stocker un vecteur de permission (VP) de dimension égale au nombre de lignes de la table d’historique (7), chaque composant dudit vecteur de permission correspondant à une et une seule ligne de ladite table d’historique et dont sa valeur indique une légitimité ou une non-légitimité du processus d’accès référencé par son identifiant stocké dans ladite ligne. Système selon la revendication 11, caractérisé en ce que la machine d’état (9) est configurée pour : - parcourir les lignes de la table d’historique (7) de manière séquentielle pour calculer à chaque ligne courante, l’adresse randomisée indexant la mémoire cache (3) à partir de la valeur aléatoire (R j ) stockée dans ladite ligne courante et de l’adresse (Ac) indiquée dans la requête, et - vérifier la validité de la ligne courante de la mémoire cache (3) définie par l’adresse randomisée (A r ) correspondante. Système selon la revendication 12, caractérisé en ce que la machine d’état (9) est configurée pour : - vérifier la correspondance entre l’identifiant courant (PIDc) et l’identifiant (PIDj) appartenant au couple (R j , PID j ) relatif à la ligne courante (j), au cas où la ligne de la mémoire cache soit validée, - vérifier si l’identifiant courant (PIDc) existe dans la table d’historique (7) en cas de non-correspondance entre l’identifiant courant (PIDc) et le dit identifiant (PIDj) relatif à ladite ligne courante, - relever, la position (k) d’un identifiant (PIDk) stocké dans la table d’historique si cet identifiant (PIDk) est égal à l’identifiant courant (PIDc), - déclencher un cache hit si le bit de légitimité du vecteur de permission (VP) à une position (k) correspondante à ladite position (k) relevée dudit identifiant (PID k ) stocké dans la table d’historique (7), est valide, - simuler le déclenchement d’un défaut de cache si le bit de légitimité à ladite position (k) du vecteur de permission (VP) est non valide. Dispositif électronique comprenant un processeur (17), une mémoire principale (19), et une mémoire cache (3) caractérisé en ce qu’il comporte en outre un système de gestion (1) de la mémoire cache (3) selon l’une quelconque des revendications 9 à 11.