Circuit intégré (IC) comprenant au moins une cellule d’entrée/sortie (CEL) ayant une première borne de signal (E1) pour recevoir/transmettre un signal et ayant une deuxième borne de signal (ND3) connectée à un domaine (DV) configuré pour fonctionner sous une tension d’alimentation V0 et capable de supporter une tension maximale V1 supérieure à V0, dans lequel la cellule d’entrée/sortie (CEL) comporte un réseau de N diodes connectées en série entre la deuxième borne de signal (ND3) et un point froid d’alimentation (GND), ledit réseau ayant une tension de seuil globale supérieure à V1, et des moyens de commande (M0, M2) connectés entre la première borne de signal (E1) et le réseau de diodes et configurés pour, en présence d’une tension V2 sur la première borne de signal (E1) supérieure à la tension V1, court-circuiter automatiquement et de façon autonome au moins une des diodes (D3, D4) de façon à limiter la tension sur la deuxième borne de signal (ND3) à une valeur V3 inférieure à V1. Circuit intégré selon la revendication 1, dans lequel le nombre N est choisi de façon à limiter les fuites de courant entre la deuxième borne de signal (ND3) et le point froid d’alimentation (GND) en deçà d’un seuil lors du fonctionnement du domaine (DV). Circuit intégré selon la revendication 1 ou 2, dans lequel les moyens de commande comportent une première résistance (R2) connectée entre la première borne de signal (E1) et la deuxième borne de signal (ND3), un premier transistor PMOS (M2) dont la source (S2) et la grille (G2) sont respectivement connectées aux deux bornes de la première résistance (R2) et un deuxième transistor NMOS (M0) dont la grille (G0) est connectée au drain (D2) du premier transistor (M2), dont la source (S0) est connectée au point froid d’alimentation (GND) par une deuxième résistance (R4) et dont le drain (D0) est connecté à un nœud (ND4) du réseau de diodes situé entre deux diodes consécutives. Circuit intégré selon la revendication 3, dans lequel les moyens de commande comprennent en outre une troisième résistance (R1) connectée entre la première résistance (R2) et la première borne de signal (E1), la source du premier transistor (M2) étant connectée au nœud commun (ND1) à la première résistance (R2) et à la troisième résistance (R1). Circuit intégré selon la revendication 3 ou 4, comprenant une quatrième résistance (R3) connectée entre le drain du premier transistor (M2) et la deuxième résistance (R4), le grille du deuxième transistor (M0) étant connectée au nœud commun (ND2) à la deuxième résistance (R4) et à la quatrième résistance (R3). Circuit intégré selon l’une des revendications 3 à 5, dans lequel la cellule d’entrée/sortie (CEL) comprend en outre un condensateur (Cbs) connecté entre la première borne de signal (E1) et la grille du deuxième transistor NMOS (M0). Procédé de protection d’au moins un domaine d’un circuit intégré (IC) contre des surtensions, dans lequel le domaine (DV) fonctionnant sous une tension d’alimentation V0, et étant capable de supporter une tension maximale V1 supérieure à V0, et recevant/transmettant un signal via une première borne de signal (E1) d’une cellule d’entrée/sortie (CEL), on connecte à l’intérieur de la cellule (CEL) entre une deuxième borne de signal (ND3) connectée audit domaine (DV) et un point froid d’alimentation (GND), un réseau de N diodes en série, ledit réseau ayant une tension de seuil globale supérieure à V1, et en présence d’une tension V2 sur la première borne de signal (E1) supérieure à la tension V1, la cellule (CEL) court-circuite elle-même automatiquement et de façon autonome au moins une des diodes (D3, D4) de façon à limiter la tension sur la deuxième borne de signal (ND3) à une valeur V3 inférieure à V1. Procédé selon la revendication 7, dans lequel le nombre N est choisi de façon à limiter les fuites de courant entre la deuxième borne de signal (ND3) et le point froid d’alimentation (GND) en deçà d’un seuil lors du fonctionnement du domaine (DV).