Procédé de gestion d’une mémoire au sein d’un système sur puce (SOC) comportant au moins un processeur (PROC), une mémoire (MEM) et un dispositif de pare-feu (FWL), ledit au moins un processeur (PROC) étant configuré pour générer des requêtes (REQ) d’accès à la mémoire (MEM) ayant chacune un niveau de droit d’accès respectif (Sec, NSec), la mémoire (MEM) comportant des régions mémoires (MEM_Sec, MEM_Sh, MEM_NSec) dédiées à des niveaux de droits d’accès respectifs (Sec, NSec) et au moins l’une des régions mémoire (MEM_Sh) étant dédiée à un niveau de droit d’accès pouvant être modifié par le processeur (PROC), le dispositif de pare-feu (FWL) étant configuré pour contrôler les accès aux régions mémoires (MEM_Sec, MEM_Sh, MEM_NSec) en fonction du niveau de droit d’accès (Sec, NSec) des requêtes (REQ) et du niveau de droit auquel est dédiée la région mémoire respective, le procédé comprenant, en cas de modification du niveau de droit d’accès (S->NS, NS->S) auquel est dédiée une région mémoire (MEM_Sh), un effacement de la région mémoire (MEM_Sh) mis en œuvre matériellement par le dispositif de pare-feu (FWL). Procédé selon la revendication 1, dans lequel le dispositif de pare-feu (FWL) comprend, pour chaque région mémoire (MEM_Sec, MEM_Sh, MEM_NSec), un attribut (S, NS) représentatif du niveau de droit d’accès (Sec, NSec) de la région mémoire correspondante, et est configuré pour contrôler les accès aux régions mémoires (MEM_Sec, MEM_Sh, MEM_NSec) en comparant le niveau de droit d’accès (Sec, NSec) des requêtes (REQ) avec l’attribut (S, NS) de la région mémoire respective, le procédé comprenant en outre, en cas de modification du niveau de droit d’accès (S->NS, NS->S) auquel est dédiée la région mémoire (MEM_Sh), une modification de l’attribut (S, NS) de la région mémoire après ledit effacement de la région mémoire (MEM_Sh) mis en œuvre matériellement par le dispositif de pare-feu (FWL). Procédé selon l’une des revendications 1 ou 2, dans lequel le dispositif de pare-feu (FWL) comporte en outre, pour chaque modification de niveau de droit d’accès possible, une étiquette (TAG(S->NS), TAG(NS->S)) communiquant une condition de mise en œuvre dudit effacement, et, en cas de modification du niveau de droit d’accès (S->NS, NS->S) auquel est dédiée la région mémoire (MEM_Sh), ledit effacement de la région mémoire (MEM_Sh) est mis en œuvre matériellement par le dispositif de pare-feu (FWL) de manière commandée par la condition communiquée par l’étiquette (TAG(S->NS), TAG(NS->S)) correspondante. Procédé selon l’une des revendications précédentes, comprenant en outre un verrouillage de ladite région mémoire (MEM_Sh) par le dispositif de pare-feu (FWL), bloquant les accès à la région mémoire (MEM_Sh), pendant l’effacement. Procédé selon l’une des revendications précédentes, dans lequel les niveaux de droits d’accès comprennent un niveau sécurisé (Sec) et un niveau non-sécurisé (NSec), ou un niveau privilégié (Priv) et un niveau non-privilégié (NPriv), ou des niveaux de droits d’accès respectifs de plusieurs processeurs (PROC) pouvant accéder à ladite mémoire (MEM_Sh). Procédé selon l’une des revendications précédentes, dans lequel la mémoire (MEM) comprend en outre un contrôleur de mémoire (MEM_CTRL) configuré pour effacer au moins l’une des régions mémoire (MEM_Sec, MEM_Sh, MEM_NSec) de la mémoire (MEM), l’effacement de ladite région mémoire (MEM_Sh) comprenant une transmission d’une commande d’effacement par le dispositif de pare-feu (FWL) au contrôleur de mémoire (MEM_CTRL). Procédé selon l’une des revendications précédentes, dans lequel l’effacement de ladite région mémoire (MEM_Sh) comprend une transmission par le dispositif de pare-feu (FWL) d’une salve de données d’effacement (TRAFF) dans ladite région mémoire sur un bus d’accès direct en mémoire (DMA). Système sur puce (SOC), comportant au moins un processeur (PROC), une mémoire (MEM) et un dispositif de pare-feu (FWL), ledit au moins un processeur (PROC) étant configuré pour générer des requêtes (REQ) d’accès à la mémoire (MEM) ayant chacune un niveau de droit d’accès respectif, la mémoire (MEM) comportant des régions mémoires (MEM_Sec, MEM_Sh, MEM_NSec) dédiées à des niveaux de droits d’accès respectifs et au moins l’une des régions mémoire (MEM_Sh) étant dédiée à un niveau de droit d’accès pouvant être modifié par le processeur (PROC), le dispositif de pare-feu (FWL) étant configuré pour contrôler les accès aux régions mémoire (MEM_Sec, MEM_Sh, MEM_NSec) en fonction du niveau de droit d’accès (Sec, NSec) des requêtes (REQ) et du niveau de droit auquel est dédiée la région mémoire respective, dans lequel le dispositif de pare-feu (FWL) est matériellement configuré, en cas de modification du niveau de droit d’accès auquel est dédié une région mémoire (MEM_Sh), pour effacer la région mémoire (MEM_Sh). Système sur puce selon la revendication 8, dans lequel le dispositif de pare-feu (FWL) comprend, pour chaque région mémoire (MEM_Sec, MEM_Sh, MEM_NSec), un attribut (S, NS) représentatif du niveau de droit d’accès de la région mémoire correspondante, et est configuré pour contrôler les accès aux régions mémoires (MEM_Sec, MEM_Sh, MEM_NSec) en comparant le niveau de droit d’accès (Sec, NSec) des requêtes (REQ) avec l’attribut (S, NS) de la région mémoire respective, le dispositif de pare-feu (FWL) étant configuré, en cas de modification du niveau de droit d’accès (S->NS, NS->S) auquel est dédiée la région mémoire (MEM_Sh), pour modifier l’attribut (S, NS) de la région mémoire (MEM_Sh), après l’effacement de la région mémoire (MEM_Sh) par le dispositif de pare-feu (FWL). Système sur puce selon l’une des revendications 8 ou 9, dans lequel le dispositif de pare-feu (FWL) comporte en outre, pour chaque modification de niveau de droit d’accès possible (S->NS, NS->S), une étiquette (TAG(S->NS), TAG(NS->S)) communiquant une condition de mise en œuvre dudit effacement, et, en cas de modification du niveau de droit d’accès (S->NS, NS->S) auquel est dédiée la région mémoire (MEM_Sh), le dispositif de pare-feu (FWL) est configuré pour mettre en œuvre ledit effacement de la région mémoire (MEM_Sh) de manière commandée par la condition communiquée par l’étiquette (TAG(S->NS), TAG(NS->S)) correspondante. Système sur puce selon l’une des revendications 8 à 10, dans lequel le dispositif de pare-feu (FWL) est en outre configuré pour verrouiller la région mémoire (MEM_Sh), bloquant les accès à la région mémoire (MEM_Sh), pendant l’effacement. Système sur puce selon l’une des revendications 8 à 11, dans lequel lesdits niveaux de droits d’accès comprennent un niveau sécurisé (Sec) et un niveau non-sécurisé (NSec), ou un niveau privilégié (Priv) et un niveau non-privilégié (NPriv), ou des niveaux de droits d’accès respectifs de plusieurs processeurs (PROC) pouvant accéder à ladite mémoire (MEM_Sh). Système sur puce selon l’une des revendications 8 à 12, dans lequel la mémoire (MEM) comprend en outre un contrôleur de mémoire (MEM_CTRL) configuré pour effacer au moins l’une des régions mémoire (MEM_Sec, MEM_Sh, MEM_NSec) de la mémoire (MEM), le dispositif de pare-feu (FWL) étant en outre configuré pour transmettre une commande d’effacement au contrôleur de mémoire (MEM_CTRL) pour effacer la région mémoire (MEM_Sh). Système sur puce selon l’une des revendications 8 à 13, dans lequel le dispositif de pare-feu (FWL) est en outre configuré pour transmettre une salve de données d’effacement (TRAFF) dans la région mémoire (MEM_Sh) sur un bus d’accès direct en mémoire (DMA) pour effacer la région mémoire (MEM_Sh).