Dispositif électronique (54, 92) comprenant : - une première entrée (20d), configurée pour recevoir un signal d'horloge (CLK), reliée par un premier buffer d'entrée (24d) à un premier circuit (26) ; et - au moins une sortie (20e, 20f, 20g, 20h) reliée par un buffer de sortie (24e, 24f, 24g, 24h) au premier circuit (26), le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge (CLK), dans lequel le premier buffer d'entrée (24d) comprend une entrée de donnée reliée à la première entrée (20d) et est configuré pour maintenir la valeur sur sa sortie constante quel que soit la valeur sur son entrée de donnée durant une durée (T) après chaque premier front du signal d'horloge. Dispositif selon la revendication 1, dans lequel le dispositif comprend : - une deuxième entrée (20c), configurée pour recevoir une tension d'alimentation (VDD), reliée à un premier circuit (26) ; et - une troisième entrée (20b), configurée pour recevoir une tension de référence (GND), reliée au premier circuit (26). Dispositif selon la revendication 1 ou 2, dans lequel le dispositif comprend une quatrième entrée (20a), configurée pour recevoir une tension d'autorisation (SN), reliée par un deuxième buffer d'entrée (24a) au premier circuit (26). Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel le premier circuit comprend une mémoire, les valeurs sur la au moins une sortie sont des valeurs binaires provenant de la mémoire. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel le dispositif comprend plusieurs sorties (Q1, Q2, Q3, Q4) synchronisées sur le même signal d'horloge (CLK), les sorties étant configurées pour fournir des valeurs binaires distinctes. Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel la durée (T) a une valeur inférieure à la période du signal d'horloge (CLK). Dispositif selon l'une quelconque des revendications 1 à 6, dans lequel la durée (T) a une valeur inférieure à la moitié de la période du signal d'horloge (CLK). Dispositif selon l'une quelconque des revendications 1 à 7, dans lequel chaque buffer d'entrée (24a, 24d) comprend une entrée de commande recevant un signal de commande (F) prenant une première valeur durant la durée (T) et une deuxième valeur durant le reste de chaque période du signal d'horloge (CLK). Dispositif selon la revendication 8 dans son rattachement à la revendication 3, dans lequel le dispositif comprend une porte logique ET (57) configurée pour recevoir sur une entrée le signal de commande (F) et sur une autre entrée un signal de sortie du deuxième buffer d'entrée (24a), une sortie de la porte logique ET (57) étant reliée sur l'entrée de commande du deuxième buffer d'entrée (24a). Dispositif selon la revendication 8 ou 9, dans lequel le dispositif comprend un deuxième circuit (56) de génération du signal de commande (F), relié en entrée à la sortie du premier buffer (24d). Dispositif selon l'une quelconque des revendications 8 à 10, dans lequel le circuit (54) de génération du signal de commande (F) comprend un circuit (84) de retard introduisant un retard égal à la durée T. Dispositif selon l'une quelconque des revendications 8 à 11, dans lequel le circuit (54) de génération du signal de commande (F) comprend une porte logique (86) comprenant une entrée reliée à la sortie du premier buffer (24d), et une autre entrée reliée à la sortie du premier buffer (24d) par le circuit de retard (84), la porte logique (86) étant une porte ET, dans le cas où les buffers de sorties sont synchronisés sur les fronts montants, ou une porte NON OU, dans le cas où les buffers de sorties sont synchronisés sur les fronts descendants. Procédé de commande d'un dispositif électronique (54, 92) comprenant : - une première entrée (20d), configurée pour recevoir un signal d'horloge (CLK), reliée par un premier buffer d'entrée (24d) à un premier circuit (26) ; et - au moins une sortie (20e, 20f, 20g, 20h) reliée par un buffer de sortie (24e, 24f, 24g, 24h) au premier circuit (26), le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge (CLK), le premier buffer d'entrée (24d) comprenant une entrée de donnée reliée à la première entrée (20d), dans lequel la valeur sur la sortie du premier buffer d'entrée est maintenue constante quel que soit la valeur sur son entrée de donnée durant une durée (T) après chaque premier front du signal d'horloge. Procédé selon la revendication 13 appliqué à un dispositif selon l'une quelconque des revendications 1 à 12.