INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
La gestion des droits d’accès est également prévue de sorte qu’une tâche de niveau non-privilégié NPriv ne peut pas accéder à des données ou des fonctions de niveau privilégié Priv. Ces niveaux de droit d’accès privilégié Priv et non-privilégié NPriv permettent notamment de donner l’accès ou respectivement d’empêcher l’accès à une région mémoire pour le stockage de données d’applications mettant en œuvre des fonctions sensibles, telles que des fonctions manipulant les données de démarrage du système logiciel (usuellement « boot » en anglais).
On peut également envisager dans cette alternative un niveau de droit d’accès par processeur pour lequel le dispositif de pare-feu FWL est capable de donner ou empêcher l’accès à la région mémoire MEM_Sh. Dans ce cas, des attributs correspondants aux niveaux de droit d’accès par processeur peuvent être prévus dans le dispositif de pare-feu FWL.
Quels que soient les types de droits d’accès utilisés (sécurisé/non-sécurisé et/ou privilégié/non-privilégié et/ou associés à des processeurs respectifs) le dispositif de pare-feu FWL est matériellement configuré, en cas de modification du niveau de droit d’accès auquel est dédié une région mémoire MEM_Sh, pour effacer la région mémoire MEM_Sh, éventuellement par le biais du mécanisme optionnel et avantageux des étiquettes, pour chaque modification de niveau de droit d’accès possible, communiquant une condition de mise en œuvre dudit effacement.
L’effacement peut, par exemple, être une transmission par le dispositif de pare-feu FWL d’une salve de données d’effacement TRAFF dans la région mémoire MEM_S par un mécanisme d’accès direct en mémoire DMA. Ainsi, les données sécurisées data-sec stockées dans la région mémoire MEM_Sh sont écrasées et effacées.
Dans un autre exemple de mise en œuvre de l’effacement, la mémoire MEM comprend un contrôleur de mémoire MEM_CTRL. Le contrôleur mémoire MEM_CTRL peut être prévu dans la plupart des mémoires vives « RAM » et permettent de recevoir et traiter des signaux de commande dans un protocole de communication donnée, et de mettre en œuvre dans la mémoire MEM les actions commandées, telles qu’une lecture, une écriture ou un effacement de données. Dans ce cas, le dispositif de pare-feu FWL peut alors transmettre une commande au contrôleur de mémoire MEM_CTRL pour effacer la région mémoire MEM_SH.
Par ailleurs, l’invention n’est pas limitée à ces modes de réalisation et de mise en œuvre, mais en embrasse toutes les variantes, par exemple les niveaux de droit d’accès spécifiques « sécurisé » et « non-sécurisé » décrits en relation avec les figures 1 à 5 ont été données à titre d’exemple, et pourraient être remplacés par tout autre type de niveau de droit d’accès, tel que par exemple les niveaux de droit d’accès mentionnés en relation avec la .
En outre, bien qu’il ait été décrit un mécanisme avantageux utilisant les étiquettes de transition de niveaux de droit d’accès, l’invention pourra prévoir par exemple de matériellement mettre en œuvre l’effacement par le dispositif de pare-feu FWL à chaque fois que les droits d’accès d’une région mémoire sont modifiés.
Dispositif à sortie synchrone La présente description concerne de façon générale les dispositifs électroniques, et plus précisément les dispositifs à sorties synchrones.
Parmi les dispositifs électroniques, certains dispositifs sont des dispositifs à sorties synchrones. Par des sorties synchrones, on entend des sorties dont la valeur n'est modifiée que lors d'un front du signal d'horloge, montant ou descendant. Il s'agit généralement de dispositifs dans lequel les valeurs de sortie sont des valeurs binaires.
Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs électronique à sorties synchrones connus.
Un mode de réalisation prévoit un dispositif électronique comprenant une première entrée, configurée pour recevoir un signal d'horloge, reliée par un premier buffer d'entrée à un premier circuit ; et au moins une sortie reliée par un buffer de sortie au premier circuit, le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge, dans lequel le buffer d'entrée comprend une entrée de donnée reliée à la première entrée et est configuré pour maintenir la valeur sur sa sortie constante quel que soit la valeur sur son entrée de donnée durant une durée après chaque premier front du signal d'horloge.
Un autre mode de réalisation prévoit un procédé de commande d'un dispositif électronique comprenant une première entrée, configurée pour recevoir un signal d'horloge, reliée par un premier buffer d'entrée à un premier circuit, et au moins une sortie reliée par un buffer de sortie au premier circuit, le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge, le buffer d'entrée comprenant une entrée de donnée reliée à la première entrée, dans lequel la valeur sur la sortie du buffer d'entrée est maintenue constante quel que soit la valeur sur son entrée de donnée durant une durée après chaque premier front du signal d'horloge.
A l’issue du procédé, une structure SI d’intégration selon le premier aspect de l’invention est obtenue.
Troisième pr océdé de fabrication
Un autre aspect de l’invention concerne un procédé de fabrication d’une structure d’intégration SI à partir d’un substrat SB comprenant une première face S1 et une deuxième face S2. Dans un mode de réalisation, le substrat SB est un substrat de silicium comportant une couche d’oxyde de silicium au niveau de la première face.
Formation simultanée d’au moins un via non traversant supra conducteur et d’un via non traversant conducteur
Le procédé selon cet aspect comprend une étape de formation simultanée d’au moins un via non traversant supraconducteur VS et d’un via non traversant conducteur VC non supraconducteur.
Dans un mode de réalisation illustré à la et , cette étape comprend une sous-étape de formation d’une première pluralité de trous cylindriques (ou de tranchées – mode de réalisation non représenté) et d’une deuxième pluralité de trous cylindriques (ou de tranchées), les trous cylindriques (ou les tranchées) de la première pluralité ayant un diamètre (ou une largeur pour les tranchées) compris entre 10 et 100 µm et une hauteur (ou profondeur) comprise entre 100 et 200 µm et les trous cylindriques (ou les tranchées) de la deuxième pluralité ayant un diamètre (ou une largeur pour les tranchées) compris entre 0.5 et 5 µm et une hauteur (ou profondeur) comprise entre 50 et 200 µm (et de préférence identique à celle des trous cylindriques de la première pluralité de trous cylindriques). Dans un mode de réalisation, lorsqu’une première et un deuxième pluralité de tranchées est formée lors de cette sous-étape, alors la longueur de ces tranchées est comprise entre une fois la largeur et cinquante fois la largeur desdites tranchées.
Cette étape comprend ensuite une sous-étape de dépôt conforme d’une couche de titane (par exemple par CVD ou PVD) suivie d’une sous-étape de dépôt conforme d’une couche de nitrure de titane (par exemple par CVD). Dans un mode de réalisation, la couche de titane déposée a une épaisseur comprise entre 5 et 20 nm. Dans un mode de réalisation, la couche de nitrure de titane a une épaisseur compris entre 5 et 50 nm.
Cette étape comprend enfin une sous-étape de dépôt d’une couche de cuivre, ce dépôt se faisant en deux phases, une première phase de dépôt par technique PVD et une deuxième phase de dépôt par technique ECD. Durant la première phase, une couche de cuivre va venir se former au fond des trous formés lors de la gravure. Dans le cas de la deuxième pluralité de trous cylindriques (ou de tranchées), compte tenu du faible diamètre des trous (ou de la faible largeur des tranchées), un bouchon de cuivre va également se former à l’entrée de chaque trou (ou tranchée) de sorte à obstruer ce dernier (ou ces dernières). Durant la deuxième phase, les trous cylindriques (ou les tranchées) de la première pluralité vont ensuite se remplir de cuivre tandis que les trous cylindriques (ou les tranchées) de la deuxième pluralité de trous cylindriques vont demeurer vides en leur centre. Ainsi, lors d’une même sous-étape de dépôt, la première pluralité de trous cylindriques permet d’obtenir des vias conducteurs VC non supraconducteurs tandis que la deuxième pluralité de trous cylindriques permet d’obtenir des vias supraconducteurs VS. Ainsi, comme déjà mentionné, pour les vias conducteurs VC non supraconducteurs, le diamètre du cylindre en cuivre (ou l’épaisseur de la couche de cuivre dans le cas de tranchées) est suffisant pour annuler, par effet de proximité, les propriétés supraconductrices du nitrure de titane. En revanche, en l’absence de cylindre de cuivre (ou de couche de cuivre) pour les vias supraconducteurs VS, le nitrure de titane demeure supraconducteur.
Les étapes du procédé sont ensuite identiques aux étapes du procédé selon un deuxième aspect de l’invention à l’issue de la formation des vias conducteurs VC et supraconducteurs VS. Aussi, ce procédé peut être considéré comme une variante du procédé selon un premier aspect de l’invention.
Assemblage selon l’invention
Un quatrième aspect de l’invention illustré aux à concerne un assemblage comprenant une structure d’intégration SI selon un premier aspect de l’invention, un premier dispositif semi-conducteur DS, dit puce fonctionnelle PF et un deuxième dispositif semi-conducteur, dit puce de contrôle PC, la puce fonctionnelle PF étant connectée à la structure d’intégration SI au niveau de la première face S1 et la puce de contrôle étant connectée à la structure d’intégration au niveau de la deuxième face S2.
Dans un mode de réalisation illustré aux à , la puce fonctionnelle PF et/ou la puce de contrôle PC comportent des métallisations sous billes conductrices et des métallisations sous billes supraconductrices, les métallisations sous billes conductrices de la puce fonctionnelle PF et/ou de la puce de contrôle PC étant connectées aux métallisations sous billes conductrices UBMC de la structure d’intégration SI à l’aide de billes conductrices BIC non supraconctrices et les métallisations sous billes supraconductrices UBMS de la puce fonctionnelle PF et/ou de la puce de contrôle PC étant connectées aux métallisations sous billes supraconductrices UBMS de la structure d’intégration SI à l’aide de billes supraconductrices BIS. Ainsi, une cage thermique (en grisée sur les figures) est formée à partir des vias conducteurs VC, des pistes conductrices PC, des métallisations sous billes UBMC et des billes conductrices BIC entourant la structure d’intégration SI, la puce fonctionnelle PF et la puce de contrôle PC.
Dans un mode de réalisation alternatif non représenté, la puce fonctionnelle PF et/ou la puce de contrôle PC comportent des plots conducteurs non supraconducteurs et des plots supraconducteurs, les plots conducteurs non supraconducteurs de la puce fonctionnelle PF et/ou de la puce de contrôle PC étant connectés aux plots conducteurs non supraconducteurs de la structure d’intégration SI par collage direct de sorte à former des premiers moyens de connexion et les plots supraconducteurs de la puce fonctionnelle PF et/ou de la puce de contrôle PC étant connectés aux plots supraconducteurs de la structure d’intégration SI par collage direct de sorte à former des deuxièmes moyens de connexion. Dans un mode de réalisation, chaque premier moyen de connexion comprend une première couche d’un matériau conducteur non supraconducteur, une deuxième couche d’un matériau supraconducteur et une troisième couche d’un matériau conducteur non supraconducteur, le collage se faisant au niveau de la couche de matériau supraconducteur. Dans ce même mode de réalisation, les deuxièmes moyens de connexion sont entièrement supraconducteurs. Pour les moyens de connexion, le terme « d’un matériau conducteur » ou « d’un matériau supraconducteur » pourra désigner ici une pluralité de couches d’un même matériau qui, après collage, ne forme qu’une couche unique de ce matériau.
Dans un mode de réalisation, le substrat SB de la structure d’intégration SI est un substrat en silicium ce qui permet d’améliorer l’isolation thermique de la puce fonctionnelle PF par rapport à la puce de contrôle PC car le Si devient isolant thermiquement aux très basses températures nécessaires au fonctionnement des puces fonctionnelles PF.
Système selon l’invention
- formation dans lesdites une ou plusieurs couches de masquage dudit empilement : d’une ou plusieurs paires de blocs de masquage, chaque paire de bloc de masquage comportant un premier bloc de masquage et un deuxième bloc de masquage en regard du premier bloc de masquage, le premier bloc de masquage et le deuxième bloc de masquage étant disposés en regard l’un de l’autre et de part et d’autre de ladite tranchée, puis,
- gravure de ladite couche de matériau de grille de sorte à former un bloc de grille dans le prolongement de chaque bloc de masquage et à retirer, au fond de ladite tranchée, au moins une partie de ladite zone active située dans le prolongement desdites une ou plusieurs portion(s) superficielle(s) retirée(s) de ladite au moins une couche de matériau de grille.
Avec un tel procédé, on mutualise la gravure de la couche de matériau de grille qui se prolonge dans la zone active et l’on réalise un auto-alignement des blocs de grille par rapport aux régions restantes de la zone active, tout en limitant le nombre d’étapes nécessaires pour cela.
Selon une première possibilité de mise en œuvre du procédé de fabrication, la tranchée de séparation est formée par gravure prolongée de sorte à effectuer ledit retrait d’une portion superficielle de ladite au moins une couche de matériau de grille.
Avantageusement, le retrait au fond de la tranchée de ladite au moins une partie de ladite zone active est effectué de sorte à partager la zone active en une première région semi-conductrice et une deuxième région semi-conductrice entièrement disjointe de la première région semi-conductrice.
Selon une possibilité de mise en œuvre, la tranchée formée peut s’étendre au-delà de la zone active.
Selon une mise en œuvre possible du procédé, après ledit retrait au fond de ladite tranchée desdites une ou plusieurs portion(s) superficielle(s), la formation des blocs de masquage peut comprendre des étapes de :
- formation d’un ou plusieurs éléments masquant transversaux par rapport à ladite tranchée, lesdits éléments masquant transversaux recouvrant ladite tranchée, lesdits éléments masquant étant formés par dépôt et structuration d’au moins une couche de masque dur, ladite couche de masque dur étant préservée dans ladite tranchée,
- gravure anisotrope de zones desdites une ou plusieurs couches de masquage non protégées par les éléments masquant transversaux,
- retrait desdits éléments masquant.
Selon une deuxième possibilité de mise en œuvre du procédé de fabrication, la tranchée peut être réalisée par gravure desdites une ou plusieurs couches de masquage en s’arrêtant sur la couche de matériau de grille, le procédé comprenant en outre, après réalisation de la tranchée, la formation d’un ou plusieurs éléments masquant traversant ladite tranchée, lesdits éléments masquant étant transversaux par rapport à ladite tranchée et étant disjoints les uns des aux autres, le retrait desdites portions superficielles de ladite au moins une couche de matériau de grille dans le prolongement de ladite tranchée et la formation desdites une ou plusieurs paires de blocs de masquage étant réalisés par gravure anisotrope de zones non protégées par les éléments masquant, le procédé comprenant en outre, préalablement à ladite gravure de ladite couche de matériau de grille de sorte à former un bloc de grille : le retrait des éléments masquant.
Dans ce cas, avantageusement, la tranchée peut s’étendre entièrement en regard de la zone active.
Selon une possibilité de mise en œuvre, la gravure anisotrope desdites zones non protégées par les éléments masquant transversaux peut être prolongée de sorte à partager la zone active en une première région semi-conductrice et une deuxième région semi-conductrice, la première région semi-conductrice et la deuxième région semi-conductrice étant reliées entre elles par des portions semi-conductrices.
Avantageusement, après l’étape de formation des paires de blocs de grilles, le procédé peut comprendre en outre : la formation d’espaceurs isolants autour de chaque bloc de grille, une région des espaceurs s’étendant dans la tranchée.
Avantageusement, le procédé peut comprendre en outre après l’étape de formation des paires de blocs de grilles : une étape de croissance de matériau semi-conducteur dopé sur des régions de la zone active disposées de part et d’autre des blocs de grilles, de sorte à former des réservoirs de dopants.
Après la formation des réservoirs de dopants, le procédé peut comprendre la siliciuration d’une face supérieure desdits réservoirs de dopants et des blocs de grille.
Le résultat de chaque troisième opération mathématique effectuée au niveau d’un nœud NS de la couche de sortie CS correspond à un score de prédiction d’une valeur d’une propriété de la pluralité de propriétés décrivant chaque usage numérique de l’ensemble d’usages numériques. Un taux de probabilité est ainsi associé à chaque valeur de chaque propriété de la pluralité de propriété en sortie du réseau de neurones artificiels, et ainsi typiquement à chaque valeur de catégorie d’application utilisée, d’application utilisée, d’opération mise en œuvre au niveau de l’application, d’état d’interaction de l’utilisateur, de dispositif utilisé, de système d’exploitation utilisé et, lorsque l’application est une application web, de navigateur utilisé.
La troisième opération mathématique est typiquement l’application de la fonction softmax, appelée aussi fonction exponentielle normalisée, à la somme des résultats pondérés des nœuds NC2 de la deuxième couche intermédiaire CC2, la fonction softmax étant définie par la formule suivante, pour le nœud NS l,m , où l appartient à l’intervalle [1, S], où S est le nombre de propriétés de la pluralité de propriétés dont les valeurs décrivent les usages numériques, et m ∈ [1, T l ], où T l est le nombre de valeurs que peut prendre la propriété l, le nœud NS l,m étant ainsi le nœud associé à la valeur m de la propriété l :
où b l,m représente la somme des résultats pondérés des nœuds NC2 de la deuxième couche intermédiaire CC2, avec :
où k appartient à l’intervalle [1, R], R étant le nombre de nœuds NC2 de la deuxième couche cachée CC2, P3 kl,m étant ainsi le poids P3 liant le nœud NC2 k de la deuxième couche cachée CC2 au nœud NS l,m de la couche de sortie CS.
Nous allons maintenant décrire, un exemple d’entraînement primaire pouvant être mis en œuvre dans un mode de réalisation de l’invention.
Cet entraînement primaire est effectué en utilisant le premier ensemble de données d’entraînement primaire EDEP1 obtenu à l’étape S311.
Dans le mode de réalisation décrit ici, le premier ensemble de données d’entraînement primaire EDEP1 est divisé en 3 sous-ensembles, à savoir : - un premier sous-ensemble EDEP1 E pour l’entraînement primaire à proprement parler ; - un deuxième sous-ensemble EDEP1 V pour valider l‘entraînement primaire ; et - un troisième sous-ensemble EDEP1 T pour tester l’entraînement primaire.
Dans le mode de réalisation décrit ici, les premier, deuxième et troisième sous-ensembles EDEP1 E , EDEP1 V , EDEP1 T représentent environ 80%, 10% et 10% du premier ensemble de données d’entraînement primaire EDEP1.
Dans une étape S330, le premier sous-ensemble du premier ensemble de données d’entraînement primaire EDEP1 E est appliqué, par le premier module d’application 120, à l’entrée CE du réseau de neurones RN artificiels.
Plus précisément, chaque donnée d’entraînement du premier sous-ensemble du premier ensemble de données d’entraînement primaire EDEP1 E correspond à un ou plusieurs nœuds NE de la couche d’entrée CE. Lorsque la valeur de la donnée d’entraînement prend la forme d’un vecteur de valeurs binaires, le nombre de nœuds NE de la couche d’entrée CE correspondant à ladite donnée d’entraînement est égal au nombre de valeurs binaires du vecteur, et chaque nœud NE prend alors la valeur d’une des valeurs binaires du vecteur. Lorsque la donnée d’entraînement comprend une unique valeur, un unique nœud NE de la couche d’entrée CE correspond à la donnée d’entraînement, et prend ainsi la valeur de la donnée d’entraînement.
Le nombre de nœuds NE de la couche d’entrée CE est ainsi supérieur ou égal au nombre de données d’entraînement du premier ensemble de données d’entraînement EDE1.
Les première, deuxième et troisième opérations mathématiques sont alors appliquées en utilisant le premier sous-ensemble du premier ensemble de données d’entraînement primaire EDEP1 E , respectivement dans la première couche cachée CC1, la deuxième couche cachée CC2 et la couche de sortie CS.
Le réseau de neurones RN artificiels délivre alors en sortie un score de prédiction pour chaque valeur de chaque propriété de la pluralité de propriétés décrivant chaque usage numérique.
Dans une étape S340, au moins un poids P1, P2 ou P3 du réseau de neurones NR artificiels est modifié, par le module de modification 130, en fonction du premier ensemble de valeurs cibles de propriété et des scores de prédictions obtenus à l’étape S330.
Le ou les poids P1, P2, P3 sont typiquement modifiés selon une méthode de rétropropagation du gradient.
Plus précisément, comme indiqué précédemment, chaque valeur de chaque propriété de la pluralité de propriétés décrivant l’usage numérique est associée à un nœud NS différent de la couche de sortie CS, le nœud délivrant un score de prédiction pour cette valeur.
Dans l’exemple de réalisation illustré sur la , on effectue ensuite un retrait partiel par gravure de ce matériau isolant 71 de sorte à le retirer de portions d’extrémités 1411, 1412, et 1421, 1422 respectivement de la première région 141, et de la deuxième région 142 de la zone active 14.
Pour compléter la formation de réservoirs de dopants sur ces portions 1411, 1412, et 1421, 1422 et augmenter leur épaisseur on peut ensuite faire croitre une ou plusieurs couches de matériau(x) semi-conducteur(s) 83 sur ces portions 1411, 1412, et 1421, 1422 dévoilées de la zone active ( ). On peut effectuer cela par croissance épitaxiale de silicium ou par le biais d’un dépôt CVD (pour « chemical vapor deposition », i.e. dépôt chimique en phase vapeur) par exemple de Germanium. Un dopage peut être alors réalisé par implantation ionique ou bien par dopage in situ effectué concomitamment à la croissance de la ou les couches de matériau(x) semi-conducteur(s) 83 par exemple pour former du Si:P (silicium dopé au phosphore) ou du SiGe:B (Silicium Germanium dopé au Bore).
Afin de diminuer la résistance de contact des réservoirs à dopants et/ou des blocs 64, 65 de grille lorsqu’au moins une partie de ces blocs est réalisée en matériau semi-conducteur dopé, on peut ensuite former des zones à base de matériau métallique sur ces réservoirs et/ou blocs de grille. Pour cela, on retire le restant des blocs de masquage (figures 12 et 13) agencés sur les blocs 64, 65 de grille de manière à dévoiler la face supérieure 64s, 65s de ces derniers. Un tel retrait peut être réalisé au moyen d’un procédé de gravure chimique sélective. Par exemple, une gravure à l’aide de H 3 PO 4 à une température de l’ordre de 100°C et pendant une durée d’une heure peut être mise en œuvre lorsqu’on souhaite retirer la couche 21b de masquage en SiN. La durée de gravure peut être de l’ordre de 30 min, pour une couche de SiN de l’ordre de 20 nm déposée par PECVD.