Procédé (PROC) de fabrication d'un circuit électronique quantique, le procédé étant mis en œuvre à partir d’un substrat (SUB) comportant sur l’une de ses surfaces une première couche semiconductrice (S1) monocristalline et comprenant les étapes suivantes : graver (PROC102) la première couche semiconductrice (S1) de manière à : obtenir une pluralité de piliers semiconducteurs (PLR), chaque pilier semiconducteur (PLR) présentant une première extrémité (PLRa), dite "base" ; et conserver une partie (QBL) de la première couche semiconductrice (S1) dite "couche qubits", à la base (PLRa) de chaque pilier semiconducteur (PLR) ; oxyder (PROC103) le flanc de chaque pilier semiconducteur (PLR) de manière à former une pluralité de premières couches diélectriques (LIN), dites "diélectriques de flanc" ; déposer (PROC104) une deuxième couche diélectrique (SEP1), dite "première couche de séparation", sur la couche qubits (QBL) ; former (PROC105) une pluralité de premières électrodes (CL) conductrices sensiblement parallèles entre elles, dites "lignes de couplage", sur la première couche de séparation (SEP1), chaque ligne de couplage étant en contact avec le diélectrique de flanc (LIN) d'au moins un pilier semiconducteur (PLR) ; déposer (PROC106) une troisième couche diélectrique (SEP2), dite "deuxième couche de séparation", sur la pluralité de lignes de couplage (CL) ; former (PROC107) une pluralité de deuxièmes électrodes (CC) conductrices sensiblement parallèles entre elles, dites "colonnes de couplage", sur la deuxième couche de séparation (SEP2), chaque colonne de couplage étant en contact avec le diélectrique de flanc (LIN) d'au moins un pilier semiconducteur (PLR) ; déposer (PROC108) une quatrième couche diélectrique (SEP3), dite "troisième couche de séparation", sur la pluralité de colonnes (CC) de sorte qu'une portion de chaque diélectrique de flanc (LIN) dépasse de la troisième couche de séparation (SEP3) ; et graver (PROC109) chaque portion des diélectriques de flanc (LIN) dépassant de la troisième couche de séparation (SEP3) afin d’exposer une surface (CS) de chaque pilier semiconducteur (PLR), dite "surface de contact". Procédé (PROC) selon la revendication précédente, dans lequel l'épaisseur (TQBL) de la couche qubits (QBL) est comprise entre 5 nm et 35 nm. Procédé (PROC) selon l'une des revendications précédentes, dans lequel les lignes de couplage (CL) croisent les colonnes de couplages (CC). Procédé (PROC) selon l'une des revendications précédentes, dans lequel la première couche semiconductrice (S1) est en silicium enrichi par un isotope. Procédé (PROC) selon l'une des revendications précédentes, dans lequel la première couche semiconductrice (S1) comprend une couche semiconductrice monocristalline en face avant (FRT) et une couche semiconductrice monocristalline épitaxiée (EPI), la couche semiconductrice monocristalline épitaxiée (EPI) étant obtenue au moyen d'une épitaxie pleine plaque à partir de la couche semiconductrice monocristalline en face avant (FRT). Procédé (PROC) selon l'une des revendications précédentes, dans lequel l'étape d'oxydation (PROC103) permettant de former le diélectrique de flanc (LIN) pour chaque pilier semiconducteur (PLR) comprend les sous-étapes suivantes : oxyder (PROC103-1) la surface libre de chaque pilier semiconducteur (PLR) de sorte à former, au niveau du flanc de chaque pilier semiconducteur (PLR), une couche diélectrique sacrificielle ; retirer (PROC103-2) la couche diélectrique sacrificielle ; et oxyder (PROC103-3) la surface libre de chaque pilier semiconducteur (PLR) de sorte à former, au niveau du flanc de chaque pilier semiconducteur (PLR), le diélectrique de flanc (LIN). Procédé (PROC) selon l'une des revendications précédentes, dans lequel chaque diélectrique de flanc (LIN) est obtenu par oxydation thermique du flanc de chaque pilier semiconducteur (PLR). Procédé (PROC) selon l'une des revendications précédentes, dans lequel la formation (PROC105) de la pluralité de lignes de couplage (CL) comprend : déposer (PROC105-1) de manière conforme d'une première couche conductrice (M1) recouvrant intégralement la première couche de séparation (SEP1) et chaque pilier semiconducteur (PLR) ; déposer (PROC105-2) une cinquième couche de diélectrique (D3) de manière à recouvrir complètement la première couche conductrice (M1) ; graver (PROC105-3) la cinquième couche de diélectrique (D3) de manière à mettre à nu une pluralité de portions CAP de la première couche conductrice (M1), dites "capuchons", et conserver une épaisseur résiduelle (TD3) de la cinquième couche de diélectrique (D3), chaque capuchon (CAP) recouvrant une portion supérieure de chaque pilier semiconducteur (PLR) ; graver (PROC105-4) la première couche conductrice (M1) et la cinquième couche diélectrique (D3) de manière à retirer chaque capuchon (CAP) et l'épaisseur résiduelle (TD3) de la cinquième couche diélectrique (D3) ; graver (PROC105-6) la première couche conductrice (M1) de manière à obtenir les lignes de couplage (CL). Procédé (PROC) selon l'une des revendications précédentes, comprenant, avant la gravure (PROC102) de la première couche semiconductrice (S1), la formation (PROC101) d'une pluralité de plots de protection (B) sur la première couche semiconductrice (S1), la gravure (PROC102) de la première couche semiconductrice (S1) comprenant une gravure anisotrope d'une première partie (G) de la première couche semiconductrice (S1) de manière à obtenir un pilier semiconducteur (PLR) sous chaque plot sacrificiel (B). Procédé (PROC) selon la revendication 8, comprenant, après la gravure (PROC109) de chaque portion des diélectriques de flanc (LIN), les étapes supplémentaires suivantes : retirer (PROC201) le plot de protection (B) de chaque pilier semiconducteur (PLR) de manière à exposer la tête (PLRb) dudit pilier semiconducteur (PLR) ; et déposer (PROC202) une couche conductrice dopée, dite "couche d'initialisation", recouvrant au moins la deuxième extrémité (PLRb) et la surface de contact (CS) de chaque pilier semiconducteur (PLR). Procédé (PROC) selon la revendication précédente, dans lequel la couche d'initialisation (INI) est en silicium polycristallin fortement dopé. Procédé (PROC) selon la revendication 8, comprenant, après la gravure (PROC109) de chaque portion des diélectriques de flanc (LIN), les étapes supplémentaires suivantes : former (PROC301) une pluralité de troisièmes électrodes (RDT) conductrices dopées, dites "lignes de lecture", chaque ligne de lecture (RDT) étant en contact avec au moins un pilier semiconducteur (PLR) ; déposer (PROC302) une sixième couche diélectrique (SEP4), dite "quatrième couche de séparation", recouvrant les lignes de lecture (RDT) et recouvrant la pluralité de plots de protection (B) ; aplanir (PROC303) la quatrième couche de séparation (SEP4) et la pluralité de lignes de lecture (RDT) jusqu'à atteindre les plots de protection (B) ; graver (PROC304) sélectivement la pluralité de plots de protection (B) de manière à laisser une pluralité de cavités à l'aplomb de chaque pilier semiconducteur (PLR) ; et former (PROC305) une structure de grille, "dite grille de chargement", dans chaque cavité. Procédé (PROC) selon la revendication précédente dans lequel chaque ligne de lecture (RDT) est en contact avec la surface de contact (CS) d'au moins un pilier semiconducteur (PLR). Circuit (DISP) électronique quantique susceptible d'être obtenu par la mise en œuvre du procédé (PROC) de fabrication selon l'une quelconque des revendications précédentes.