Convertisseur temps numérique comprenant : un premier circuit (C1) configuré pour fournir, à chaque front actif d'un premier signal (S1), une première impulsion (P1) de durée déterminée par un écart entre ledit front actif du premier signal (S1) et un front actif immédiatement successif d'un deuxième signal (S2) ; un circuit intégrateur (INT) configuré, à chaque première impulsion (P1), pour intégrer : - la première impulsion (P1), - une deuxième impulsion (P2) débutant après la première impulsion (P1) et en synchronisme avec un signal d'horloge (clk), et - une troisième impulsion (P3) débutant après la deuxième impulsion (P2) et en synchronisme avec le signal d'horloge (clk), un deuxième circuit (C2) configuré pour générer, pour chaque première impulsion (P1), la deuxième impulsion correspondante (P2) ; un troisième circuit (C3) configuré pour quantifier sur un bit (comp1) un signal de sortie (RES1) du circuit intégrateur (INT) et, au début de chaque troisième impulsion (P3), mémoriser sur un premier bit (OUT1) ladite quantification binaire ; et un quatrième circuit (C4) configuré pour générer, pour chaque première impulsion (P1), la troisième impulsion (P3) correspondante à partir du premier bit (OUT1). Convertisseur selon la revendication 1, dans lequel le deuxième circuit (C2) est configuré pour recevoir le signal d'horloge (clk), et pour générer, au moins en partie à partir du signal d'horloge (clk), au moins un troisième signal (CMD3) configuré pour commander les mémorisations par le troisième circuit (C3) et les générations des troisièmes impulsions (P3) par le quatrième circuit (C4). Convertisseur selon la revendication 2, dans lequel le premier circuit (C1) est configuré pour fournir un quatrième signal (CMD1) indiquant un début et une fin de chaque première impulsion (P1), le deuxième circuit (C2) étant configuré pour recevoir le quatrième signal (CMD1) et pour générer le troisième signal (CMD3) à partir du signal d'horloge (clk) et du quatrième signal (CMD1). Convertisseur selon l'une quelconque des revendications 1 à 3, dans lequel : les premier (C1) et deuxième (C2) circuits sont configurés pour que les deuxièmes impulsions (P2) placent un zéro de conversion du convertisseur (1) au milieu de la dynamique du convertisseur (1) ; et le quatrième circuit (C4) est configuré pour que l'intégration de chaque troisième impulsion (P3) mette en oeuvre une soustraction de la quantification binaire mémorisée (OUT1) au début de ladite troisième impulsion (P3). Convertisseur selon l'une quelconque des revendications 1 à 4, dans lequel : le convertisseur (1) est de type sigma-delta ; les premier (C1) et deuxième (C2) circuits sont configurés pour que chaque deuxième impulsion (P2) provoque, sur le signal de sortie (RES1) du circuit intégrateur (INT), une variation d'amplitude identique et de signe opposé à une variation d'amplitude que provoquerait une première impulsion (P1) de durée déterminée par la moitié de la dynamique du convertisseur (1) ; et le quatrième circuit (P4) est configuré pour que chaque troisième impulsion (P3) mette en œuvre une contre réaction négative sigma-delta. Convertisseur selon l'une quelconque des revendications 1 à 5, dans lequel : les premières, deuxièmes et troisièmes impulsions (P1, P2, P3) sont signées ; les premier et deuxième circuits (C1, C2) sont configurés pour qu'un signe des deuxièmes impulsions (P2) soit opposé à un signe des premières impulsions (P1) et qu'une durée maximale des premières impulsions que le convertisseur (1) peut convertir multipliée par une amplitude des premières impulsions (P1) soit égale à deux fois une durée des deuxièmes impulsion (P2) multipliée par une amplitude des deuxièmes impulsions (P2) ; et le quatrième circuit est configuré pour qu'un signe de chaque troisième impulsion (P3) soit déterminé par un état du premier du bit (OUT) et qu'une amplitude des troisièmes impulsions (P3) multipliée par une durée des troisièmes impulsion soit égale à la durée des deuxièmes impulsion (P2) multipliée par l'amplitude des deuxièmes impulsions (P2). Convertisseur selon l'une quelconque des revendications 1 à 6, dans lequel les deuxièmes et troisièmes impulsions (P2, P3) ont chacune une durée multiple d'une période du signal d'horloge (clk), de préférence égale à une période du signal d'horloge (clk). Convertisseur selon l'une quelconque des revendications 1 à 7, dans lequel une sortie (TDCOUT) dudit convertisseur (1) est au moins en partie déterminée par le premier bit (OUT1). Convertisseur selon l'une quelconque des revendications 1 à 8, dans lequel le convertisseur (1) est du type sigma-delta à mise en forme du bruit à étage multiple, le convertisseur (1) comprenant un premier étage (STAGE1) comprenant le circuit intégrateur (INT) et les premier, deuxième, troisième et quatrième circuits (C1, C2, C3, C4), et un deuxième étage (STAGE2) configuré pour recevoir un signal de sortie (RES1) du circuit intégrateur (INT) du premier étage (STAGE1) et pour fournir un signal numérique de sortie (NUM ; OUT2, OUT2-1) du deuxième étage à partir du signal de sortie (RES1) du circuit intégrateur (INT) du premier étage, une sortie (TDCOUT) dudit convertisseur (1) étant déterminée au moins en partie par le premier bit (OUT1) et le signal numérique de sortie (NUM ; OUT2, OUT2-1) du deuxième étage (STAGE2). Convertisseur selon la revendication 9, dans lequel le deuxième étage (STAGE2) est configuré pour : générer, après chaque troisième impulsion (P3), une quatrième impulsion (CMD4) débutant en synchronisme avec le signal d'horloge (clk) ; intégrer, pendant chaque quatrième impulsion (CMD4), une somme (S) du signal de sortie (RES1) du circuit intégrateur (INT) du premier étage (STAGE1) et d'un signal de contre réaction (CR), quantifier sur un bit (comp2) un résultat de ladite intégration et mémoriser sur un deuxième bit (OUT2) ladite quantification binaire (comp2) à la fin de la quatrième impulsion (CMD4) ; générer, pendant chaque troisième impulsion (P3), une cinquième impulsion (P4) à partir du deuxième bit (OUT2), et le signal de contre réaction (CR) en intégrant ladite cinquième impulsion (P4) ; et mémoriser le deuxième bit (OUT2) sur un troisième bit (OUT2-1) à chaque front actif du premier signal (S1), le signal numérique de sortie (NUM ; OUT2, OUT2-1) du deuxième étage (STAGE2) étant généré à partir des deuxième et troisième bits ou correspondant aux deuxième et troisième bits. Convertisseur selon la revendication 9, dans lequel le deuxième étage (STAGE2) comprend : un cinquième circuit (C5) configuré pour générer, après chaque troisième impulsion, une quatrième impulsion (CMD4) débutant en synchronisme avec le signal d'horloge (clk) ; un circuit intégrateur (INT2) configuré pour intégrer, pendant chaque quatrième impulsion (CMD4), une somme (S) du signal de sortie (RES1) du circuit intégrateur (INT) du premier étage (STAGE1) et d'un signal de contre réaction (CR) ; un sixième circuit (C6) configuré pour quantifier sur un bit (comp2) une sortie (RES2) du circuit intégrateur (INT2) du deuxième étage (STAGE2) et mémoriser ladite quantification binaire (comp2) sur un deuxième bit (OUT2), à la fin de chaque quatrième impulsion (CMD4) ; un septième circuit (C7) configuré, à chaque troisième impulsion (P3), pour fournir ledit signal de contre réaction (CR) en intégrant, pendant ladite troisième impulsion (P3), une cinquième impulsion (P4) déterminée à partir du deuxième bit (OUT2) ; et un circuit configuré pour mémoriser le deuxième bit (OUT2) sur un troisième bit (OUT2-1) à chaque front actif du premier signal (S1), le signal numérique de sortie (NUM ; OUT2, OUT2-1) du deuxième étage (STAGE2) étant généré à partir des deuxième et troisième bits ou correspondant aux deuxième et troisième bits. Convertisseur selon l'une quelconque des revendications 1 à 11, dans lequel le convertisseur (1) comprend une première entrée configurée pour recevoir le premier signal (S1) et une deuxième entrée configurée pour recevoir le signal d'horloge (clk), et dans lequel : le deuxième signal (S2) et le signal d'horloge (clk) sont confondus, ou le convertisseur (1) comprend un circuit (700) diviseur de fréquence, de préférence par deux, configuré pour recevoir le signal d'horloge (clk) et pour fournir le deuxième signal (S2). Boucle à verrouillage de phase en tout numérique (4) configurée pour recevoir un signal (clkref) à une première fréquence et pour fournir un signal (clk) à une deuxième fréquence égale à N/D fois la première fréquence, avec N et D deux valeurs positives, la boucle à verrouillage de phase (4) comprenant un convertisseur (1) selon la revendication 12, la première entrée du convertisseur étant configurée pour recevoir le signal (clkref) à la première fréquence et la deuxième entrée du convertisseur étant configurée pour recevoir le signal (clk) à la deuxième fréquence. Boucle à verrouillage de phase (4) selon la revendication 13 comprenant un circuit (accN) configuré pour fournir un premier signal numérique (accNOUT) incrémenté de la valeur N à la première fréquence ; un circuit (accD, reg) configuré pour fournir un deuxième signal numérique (accDOUT) incrémenté de la valeur D à la deuxième fréquence et un troisième signal numérique (accDOUT') correspondant à une mémorisation du deuxième signal numérique (accDOUT) cadencée à la première fréquence ; un filtre numérique (402) configuré pour recevoir une soustraction d'une sortie (TDCOUT) du convertisseur (1) et du troisième signal numérique (accDOUT') au premier signal numérique (accNOUT) et pour commander un oscillateur (404) configuré pour fournir le signal (clk) à la deuxième fréquence, dans laquelle le deuxième signal (S2) du convertisseur (1) est confondu avec le signal (clk) à la deuxième fréquence. Boucle à verrouillage de phase selon la revendication 13 comprenant soit un circuit (accN) configuré pour fournir un premier signal numérique (accNOUT) incrémenté de la valeur N à la première fréquence, et un circuit configuré pour un deuxième signal numérique incrémenté de la valeur D/2 à la deuxième fréquence, avec D pair, soit un circuit configuré pour fournir un premier signal numérique incrémenté de la valeur 2N à la première fréquence et un circuit (accD) configuré pour fournir un deuxième signal numérique (accDOUT) incrémenté de la valeur D à la deuxième fréquence ; un circuit (reg) configuré pour fournir un troisième signal numérique (accDOUT') correspondant à une mémorisation du deuxième signal numérique (accDOUT) cadencée par le deuxième signal (S2) du convertisseur ; un filtre numérique (402) configuré pour recevoir une soustraction d'une sortie (TDCOUT) du convertisseur (1) et du troisième signal numérique (accDOUT') au premier signal numérique (accNOUT) et pour commander un oscillateur (404) configuré pour fournir le signal (clk) à la deuxième fréquence, dans laquelle le deuxième signal (S2) du convertisseur (1) est obtenu en divisant par deux la fréquence du signal (clk) à la deuxième fréquence.