Circuit intégré comprenant un calculateur matériel adapté pour calculer parallèlement une première composante de sortie d’un premier rang et une deuxième composante de sortie d’un deuxième rang supérieur et consécutif au premier rang, suivant la formule : , en une série d’opérations, le calculateur matériel comportant une première voie de calcul (VC1) dédiée à la première composante de sortie , une deuxième voie de calcul (VC2) dédiée à la deuxième composante de sortie , dans lequel, à chaque opération, un premier registre (R3) est configuré pour contenir une paire de premiers facteurs correspondant aux termes de ladite opération dans la première voie (VC1), un deuxième registre (R7, R6) est configuré pour contenir une paire de deuxièmes facteurs correspondant aux termes de ladite opération dans la première voie (VC1), et un troisième registre (R6, R7) est configuré pour contenir une paire de deuxièmes facteurs correspondant aux termes de la prochaine opération dans la première voie (VC1), les deux voies de calculs (VC1, VC2) étant configurées pour accéder chacune au premier registre (R3), au deuxième registre (R7) et au troisième registre (R6), de manière à utiliser dans chaque opération les premiers facteurs et les deuxièmes facteurs à la position correspondante de l’indice de sommation dans ladite formule de rang respectif à chacune des composantes de sortie . Circuit intégré selon la revendication 1, dans lequel, à chaque opération : - la première voie de calcul (VC1) est configurée pour calculer et accumuler dans un premier registre de sortie (R0) la paire de deux produits entre les premiers facteurs contenus dans le premier registre (R3) et les deuxièmes facteurs contenus dans le deuxième registre (R7, R6), - la deuxième voie de calcul (VC2) est configurée pour calculer et accumuler dans un deuxième registre de sortie (R4) la paire de deux produits entre les mêmes premiers facteurs contenus dans le premier registre (R3) et les deuxièmes facteurs correspondant au calcul du deuxième rang , contenus dans le deuxième registre (R7g, R6d) et dans le troisième registre (R6g, R7d) ; - le calculateur matériel est configuré pour charger dans le premier registre (R3) une paire de premiers facteurs correspondant au calcul de la prochaine opération de la première voie (VC1), et pour charger dans le deuxième registre une paire de deuxièmes facteurs correspondant au calcul de l’opération suivant la prochaine opération de la première voie (VC1). Circuit intégré comprenant un calculateur matériel adapté pour calculer parallèlement une première composante de sortie d’un premier rang et une deuxième composante de sortie d’un deuxième rang supérieur et consécutif au premier rang, suivant la formule : , en une série d’opérations, le calculateur matériel comportant une première voie de calcul (VC1) dédiée à la première composante de sortie , une deuxième voie de calcul (VC2) dédiée à la deuxième composante de sortie , un premier registre (R3) destiné à contenir une paire de premiers facteurs , un deuxième registre (R7, R6) destiné à contenir une paire de deuxièmes facteurs et un troisième registre (R6, R7) destiné à contenir une paire de deuxièmes facteurs , caractérisé en ce qu’à chaque opération, le calculateur matériel est configuré pour : - avec la première voie (VC1), calculer et accumuler dans un premier registre de sortie (R0) une paire de deux produits entre les premiers facteurs contenus dans le premier registre (R3) et les deuxièmes facteurs contenus dans le deuxième registre (R7, R6) ; - avec la deuxième voie (VC2), calculer et accumuler dans un deuxième registre de sortie (R4) une paire de deux produits entre les mêmes premiers facteurs contenus dans le premier registre (R3) et les deuxièmes facteurs correspondant au calcul du deuxième rang , contenus dans le deuxième registre (R7, R6) et dans le troisième registre (R6, R7) ; - charger dans le premier registre (R3) une paire de premiers facteurs correspondant au calcul de la prochaine opération de la première voie (VC1), - charger dans le deuxième registre une paire de deuxièmes facteurs correspondant au calcul de l’opération suivant la prochaine opération de la première voie (VC1). Circuit intégré selon l’une des revendications précédentes, dans lequel le calculateur matériel est configuré, dans la série d’opérations, pour permuter les fonctions du deuxième registre (R7, R6) et du troisième registre (R6, R7), à chaque opération successive. Circuit intégré selon l’une des revendications précédentes, dans lequel le premier registre (R3), le deuxième registre (R7, R6), le troisième registre (R6, R7) ainsi que le premier registre de sortie (R0) et le deuxième registre de sortie (R4) ont une taille de 2M bits et contiennent chacun une paire de deux données codées sur M bits. Circuit intégré selon l’une des revendications précédentes, dans lequel le calculateur matériel comporte un circuit de sélection (SWT) configuré pour distribuer les accès au deuxième registre (R7, R6) et au troisième registre (R6, R7) à la première voie de calcul (VC1) et à la deuxième voie de calcul (VC2), de sorte que la première voie (VC1) ait accès aux deuxièmes facteurs correspondant à ladite opération contenus dans le deuxième registre (R7, R6), et que la deuxième voie (VC2) ait accès aux deuxièmes facteurs correspondant à ladite opération contenus dans le deuxième registre (R7, R6) et dans le troisième registre (R6, R7). Circuit intégré selon l’une des revendications précédentes, dans lequel le calculateur matériel est adapté en outre pour calculer parallèlement une troisième composante de sortie , d’un troisième rang supérieur et consécutif au deuxième rang , suivant la même formule, le calculateur matériel comportant une troisième voie de calcul dédiée à la troisième composante de sortie , et dans lequel, à chaque opération, le calculateur matériel est en outre configuré pour : - avec la troisième voie, calculer et accumuler dans un troisième registre de sortie une paire de deux produits entre les mêmes premiers facteurs contenus dans le premier registre (R3) et les deuxièmes facteurs correspondant au calcul du troisième rang , contenus dans le troisième registre (R6, R7). Circuit intégré selon l’une des revendications précédentes, incorporant un processeur de signaux numériques (DSP). Procédé, mis en œuvre au sein d’un calculateur matériel, de calcul parallèle d’une première composante de sortie d’un premier rang et d’une deuxième composante de sortie d’un deuxième rang supérieur et consécutif au premier rang, suivant la formule : , en une série d’opérations, dans lequel, à chaque opération : - le calcul de la première composante comprend un calcul et une accumulation de deux produits entre des premiers facteurs contenus dans un premier registre (R3) et des deuxièmes facteurs contenus dans un deuxième registre (R7, R6) ; - le calcul de la deuxième composante comprend un calcul et une accumulation de deux produits entre les mêmes premiers facteurs contenus dans le premier registre (R3) et des deuxièmes facteurs correspondant au calcul du deuxième rang , contenus dans le deuxième registre (R7, R6) et dans un troisième registre (R6, R7) ; - un chargement, dans le premier registre (R3), d’une paire de premiers facteurs correspondant au calcul de la prochaine opération, - un chargement, dans le deuxième registre (R7, R6), d’une paire de deuxièmes facteurs correspondant au calcul de l’opération suivant la prochaine opération de la première voie (VC1). Procédé selon la revendication 9, comprenant, dans la série d’opérations, une permutation des fonctions du deuxième registre (R7, R6) et du troisième registre (R6, R7), à chaque opération successive. Procédé selon l’une des revendications 9 ou 10, dans lequel le premier registre (R3), le deuxième registre (R7, R6), le troisième registre (R6, R7) ainsi que le premier registre de sortie (R0) et le deuxième registre de sortie (R4) ont une taille de 2M bits et contiennent chacun une paire de deux données codées sur M bits. Procédé selon l’une des revendications 9 à 11, dans lequel les accès au deuxième registre (R7, R6) et au troisième registre (R6, R7) sont distribués de sorte qu’une première voie de calcul (VC1) dédiée à la première composante de sortie , ait accès aux deuxièmes facteurs correspondant à ladite opération contenus dans le deuxième registre (R7, R6), et qu’une deuxième voie de calcul (VC2) dédiée à la deuxième composante de sortie , ait accès aux deuxièmes facteurs correspondant à ladite opération contenus dans le deuxième registre (R7, R6) et dans le troisième registre (R6, R7). Procédé selon l’une des revendications 9 à 12, comprenant en outre un calcul parallèle d’une troisième composante de sortie , d’un troisième rang supérieur et consécutif au deuxième rang , suivant la même formule, dans lequel, à chaque opération, le procédé comprend en outre : - le calcul de la troisième composante comprend un calcul et une accumulation de deux produits entre les mêmes premiers facteurs contenus dans le premier registre (R3) et les deuxièmes facteurs correspondant au calcul du troisième rang , contenus dans le troisième registre (R6, R7).