Dispositif de mémoire statique à accès aléatoire comprenant une matrice mémoire (M 1 ) dotée d’au moins un ensemble de cellules mémoires SRAM chacune desdites cellules dudit ensemble comprenant : - un premier nœud (NT) de stockage et un deuxième nœud (NF) de stockage, - un premier inverseur (INV1) et un deuxième inverseur (INV2) connectés de façon croisée entre ledit premier nœud et ledit deuxième nœud, le premier inverseur et/ou le deuxième inverseur étant connectés à une ligne d’alimentation (VirVdd) dite « haute » pouvant être mise à un potentiel d’alimentation (VDD) et à une ligne d’alimentation (LGND) dite « basse » pouvant être mise à un potentiel de référence (GND), - un premier transistors d’accès (TA T ) au premier nœud de stockage et un deuxième transistor d’accès (TA F ) au deuxième nœud de stockage, le premier transistor d’accès et le deuxième transistor d’accès étant respectivement connectés à une première ligne de bit (BL T ) et à une deuxième ligne (BL F ), la première ligne de bit et la deuxième ligne de bit étant partagée par lesdites cellules de ladite colonne, une activation ou une désactivation des transistors d’accès étant commandée par une ligne de mot (WL), le dispositif étant doté en outre d’un circuit d’initialisation (100) de cellules dudit ensemble configuré pour, selon un premier mode d’initialisation, - selon une première phase dite d’effacement : placer le premier nœud (NT) et le second nœud (NF) d’au moins un groupe de cellules mémoires à des potentiels égaux l’un de l’autre ou sensiblement égaux l’un de l’autre, puis, - selon une deuxième phase, polariser la première ligne de bit (BLT) différemment de la deuxième ligne de bit (BLF) tout en activant le premier transistor d’accès et le deuxième transistor d’accès des cellules dudit groupe, le circuit d’initialisation (100) étant configuré en outre pour, selon un deuxième mode d’initialisation, - selon une première phase dite d’effacement, placer le premier nœud (NT) et le second nœud (NF) d’au moins un groupe de cellules à des potentiels égaux puis après la première phase : - selon une deuxième phase, désactiver le premier transistor d’accès (TA T ) et le deuxième transistor d’accès (TA F ) des cellules dudit groupe tout en mettant la ligne d’alimentation haute (VirVdd) au potentiel d’alimentation (VDD) afin d’alimenter le premier inverseur et le deuxième inverseur. Dispositif selon la revendication 1, dans lequel lors de la phase d’effacement, le premier nœud (NT) et le second nœud (NF) sont placés à des potentiels égaux ou sensiblement égaux l’un de l’autre, en connectant entre elles ladite première ligne de bit (BLT) et ladite deuxième ligne de bit (BLF), le circuit d’initialisation (100) étant doté en outre : d’un élément interrupteur, en particulier un transistor (171), configuré pour alternativement connecter entre elles et déconnecter l’une de l’autre la première ligne de bit (BL T ) et la deuxième ligne de bit (BL F ), ledit élément interrupteur (171) étant commandé par un premier signal de commande (ERASE_IO), de sorte à déconnecter l’une de l’autre la première ligne de bit (BLT) et la deuxième ligne de bit (BLF) lors de ladite deuxième phase du premier mode d’initialisation et du deuxième mode d’initialisation. Dispositif selon la revendication 2, le circuit d’initialisation (100) est doté en outre d’un autre élément interrupteur, en particulier un autre transistor (161), configuré pour alternativement découpler la ligne d’alimentation (VirVDD) dite « haute » à une alimentation lors de la phase d’initialisation et pour coupler la ligne d’alimentation (VirVDD) « haute » et ladite alimentation lors de la deuxième phase, l’autre élément interrupteur (161) étant commandé par ledit premier signal de commande (ERASE_IO). Dispositif selon l’une des revendications 2 ou 3, dans lequel la matrice (M 1 ) est agencée en outre en rangées d’une ou plusieurs cellules SRAM et dans lequel une pluralité de ligne de mot (WL 0 ,…,WL n-1 ) sont connectées respectivement à ladite pluralité de cellules mémoires SRAM de ladite colonne, chaque ligne mot permettant, lorsqu’elle est activée, de sélectionner la ou les cellules mémoires d’une rangée donnée de cellules SRAM parmi lesdites rangées de cellules SRAM, le circuit d’initialisation (100) comprenant en outre un étage (WD, 181, 143) d’activation simultanée desdites lignes de mots pour, lors de la deuxième phase dudit premier mode d’initialisation, effectuer, par le biais d’un deuxième signal de commande (ERASE_WL), maintenir une activation simultanée desdites lignes de mots dudit groupe de cellules. Dispositif selon l’une des revendications 1 à 4, dans lequel le circuit d’initialisation (100) comprend : - une première ligne de polarisation (193, 693) apte, lorsqu’elle est couplée à la première ligne de bit (BLT) à imposer un premier potentiel de polarisation (VDD, Vpol1) à la première ligne de bit (BLT), - un premier transistor (191, 691) de couplage entre la première ligne de polarisation (193, 693) et la première ligne de bit (BLT) commandé par un premier signal de contrôle (SETN, SET’), - une deuxième ligne (194, 694) de polarisation apte, lorsqu’elle est couplée à la deuxième ligne de bit (BLF) à imposer un deuxième potentiel de polarisation (VDD, Vpol2) à la deuxième ligne de bit, - un deuxième transistor (192, 692) de couplage agencé entre la deuxième ligne de polarisation (194, 694) et la deuxième ligne de bit et commandé par un deuxième signal de contrôle (RESETN, RESET’). Dispositif selon la revendication 5, dans lequel le premier transistor de couplage est prévu pour alternativement coupler la première ligne de polarisation (193) à la première ligne de bit ou découpler la première ligne de polarisation (193) de la première ligne de bit, le deuxième transistor de couplage étant prévu pour alternativement coupler la deuxième ligne de polarisation (194, 694) à la deuxième ligne de bit ou découpler la deuxième ligne de polarisation (194, 694) de la deuxième ligne de bit, de sorte que : lors de la phase d’effacement du premier mode d’initialisation et du deuxième mode d’initialisation : la première ligne de polarisation (193) et la deuxième de polarisation sont découplées respectivement de la première ligne de bit et de la deuxième ligne de bit, lors de la deuxième phase du premier mode d’initialisation : la première ligne de polarisation est couplée à la première ligne de bit tandis que la deuxième ligne de polarisation est découplée de la deuxième ligne de bit ou bien la première ligne de polarisation est découplée de la première ligne de bit tandis que la deuxième ligne de polarisation est couplée à la deuxième ligne de bit, lors de la deuxième phase du deuxième mode d’initialisation, la première ligne de polarisation est découplée de la première ligne de bit tandis que la deuxième ligne de polarisation est découplée de la deuxième ligne de bit. Dispositif selon l’une des revendications 1 à 6, dans lequel lors de la deuxième phase du premier mode d’initialisation l’une desdits première ligne de bit (BLT) et deuxième ligne de bit (BLF) est mise au potentiel d’alimentation (VDD) tandis que l’autre desdits première ligne de bit (BLT) et deuxième ligne de bit (BLF) est laissée flottante ou mise à la masse (GND) ou à un potentiel inférieur au potentiel de référence servant de masse. Dispositif selon l’une des revendications 5 à 7, dans lequel la première ligne de polarisation (193) et la deuxième ligne de polarisation (194) sont mises au potentiel d’alimentation (VDD). Dispositif selon la revendication 5 ou 6, dans lequel le premier transistor (691) de couplage a une taille W1/L1 et dans lequel le deuxième transistor de couplage (692) a une taille W2/L2 différente de celle du premier transistor de couplage (691) et/ou dans lequel au moins l’un desdits premier potentiel de polarisation (Vpol1) et deuxième potentiel de polarisation (Vpol2) est prévus à une valeur ∆V telle que : GND Dispositif selon l’une des revendications 1 à 9, dans lequel le circuit d’initialisation (100) est doté d’un bloc de commande logique (140) apte à recevoir un premier signal de déclenchement (SET) du premier mode d’initialisation et un signal de déclenchement (RAND) du deuxième mode d’initialisation et à produire consécutivement à la réception du premier signal de déclenchement (SET) une première séquence de signaux de commande (ERASE_WL, ERASE_IO), mettant le circuit d’initialisation (100) dans le premier mode d’initialisation et à produire consécutivement à la réception du deuxième signal de déclenchement (SET), une deuxième séquence desdits signaux de commande (ERASE_WL, ERASE_IO), distincte de la première séquence et mettant le circuit d’initialisation (100) dans le deuxième mode d’initialisation. Dispositif selon la revendication 9, dans lequel parmi lesdits signaux de commande (ERASE_WL, ERASE_IO) figure : - un premier signal de commande (ERASE_IO) pour, lorsque le premier signal de commande (ERASE_IO) est dans un premier état, commander une connexion des lignes de bits entre elles et une déconnexion entre la ligne d’alimentation haute et ladite alimentation et lorsque le premier signal de commande (ERASE_IO) est dans un deuxième état commander une déconnexion des lignes de bits l’une de l’autre et une connexion de la ligne d’alimentation haute à ladite alimentation et, - un deuxième signal de commande (ERASE_WL) pour, lorsque le deuxième signal de commande (ERASE_WL) est dans un premier état, commander une activation simultanée des lignes de mots, lorsque le deuxième signal de commande (ERASE_WL) est dans un deuxième état, commander une désactivation simultanée des lignes de mots. Dispositif selon la revendication 11, dans lequel le bloc de commande logique (140) est doté d’un premier multiplexeur (144) et d’un deuxième multiplexeur (143), produisant respectivement le premier signal de commande (ERASE_IO) et le deuxième signal de commande (ERASE_WL), une première entrée du premier multiplexeur (144) étant reliée à une deuxième entrée du deuxième multiplexeur (143) et recevant un signal d’effacement (ERASE) dont l’état dépend du premier signal de déclenchement (SET) et du deuxième signal de déclenchement (RAND), une deuxième entrée du premier multiplexeur (144) étant reliée à une première entrée du deuxième multiplexeur (143), et recevant le signal d’effacement (ERASE) avec un retard prédéterminé, le deuxième signal de déclenchement (RAND) formant un signal de sélection commun au premier multiplexeur (144) et au deuxième multiplexeur. Dispositif selon l’une des revendications 10 à 12, dans lequel un changement d’état du deuxième signal de déclenchement (RAND) est consécutif à une détection d’accès frauduleux au dispositif mémoire. Dispositif selon l’une des revendications 10 à 13, dans lequel un changement d’état du premier signal de déclenchement (SET) est consécutif à une émission d’un signal provenant d’un module (120) configuré pour générer une signature numérique et/ou une clef d’encryptage et/ou un nombre aléatoire. Dispositif selon l’une des revendications 1 à 14, dans lequel lors de la première phase du premier mode d’initialisation et du deuxième mode d’initialisation, la ligne d’alimentation (VirVDD) « haute » est découplée d’une alimentation au potentiel d’alimentation VDD, de sorte à ne pas alimenter le premier inverseur et le deuxième inverseur, et dans lequel lors de la deuxième phase du premier mode et du deuxième mode d’initialisation, la ligne d’alimentation (VirVDD) « haute » est couplée à une alimentation au potentiel d’alimentation VDD, de sorte à alimenter le premier inverseur et le deuxième inverseur. Utilisation d’un dispositif selon l’une des revendications 1 à 15, pour générer une signature numérique et/ou une clef d’encryptage et/ou un nombre aléatoire. Procédé de commande d’un dispositif selon la revendication 9, dans lequel : lors d’une première étape d’initialisation selon le premier mode d’initialisation, au moins une ligne de polarisation donnée parmi lesdites lignes de polarisation (691, 693) est mise à un potentiel de polarisation donné ΔV1 compris entre le potentiel de référence et le potentiel d’alimentation VDD et en particulier tel que ΔV1 lors d’une deuxième étape d’initialisation selon le premier mode d’initialisation, ladite ligne de polarisation donnée (691, 693) est mise à un potentiel de polarisation ΔV2 différent du potentiel de polarisation donné et compris entre le potentiel de référence et le potentiel d’alimentation VDD et en particulier tel que ΔV2