Circuit intégré (CI) comportant une partie logique (LG) comprenant des cellules pré-caractérisées (CPC) agencées dans des rangées (RG) parallèles le long d’une première direction (X) et ayant une largeur fixe (W_RG) couvrant, dans une deuxième direction (Y) perpendiculaire à la première direction (X), une demi-largeur d’un premier caisson semiconducteur (PW) dopé d’un premier type et une demi-largeur d’un deuxième caisson semiconducteur (NW) dopé d’un deuxième type opposé au premier type, chaque caisson (PW, NW) étant commun à deux rangées (RG) adjacentes, dans lequel, parmi les cellules pré-caractérisées (CPC), au moins une structure capacitive de remplissage (SCR) appartient à deux rangées adjacentes et comporte une interface capacitive entre une armature conductrice (SGV, SGH) et le premier caisson (PW), l’étendue du deuxième caisson (NW) dans la première direction (X) étant interrompue sur la longueur de la structure capacitive de remplissage (L_SCR) de sorte que le premier caisson (PW) occupe dans la deuxième direction (Y) la largeur des deux rangées de la structure capacitive de remplissage (W_SCR), la structure capacitive de remplissage (SCR) comportant en outre une structure conductrice (CONDa, CONDb) adaptée à relier électriquement le deuxième caisson (NW) de part et d’autre de la structure capacitive de remplissage (SCR) dans la première direction (X). Circuit intégré selon la revendication 1, dans lequel la structure conductrice (CONDa) comprend au moins une piste métallique (M1) située dans un niveau de métal et s’étendant dans la première direction (X) en regard de la longueur de la structure capacitive de remplissage (L_SCR), l’interface capacitive s’étendant dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR). Circuit intégré selon la revendication 1, dans lequel la structure conductrice (CONDb) comprend une bande semiconductrice surfacique (BDN+) fortement dopée du deuxième type (N+) située dans le premier caisson (PW) et s’étendant dans la première direction (X) sur la longueur de la structure capacitive de remplissage (L_SCR), l’interface capacitive s’étendant dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR) excepté dans la largeur de la bande semiconductrice surfacique (BDN+). Circuit intégré selon la revendication 3, dans lequel ladite bande semiconductrice surfacique (BDN+) comprend du siliciure de métal. Circuit intégré selon l’une des revendications 3 ou 4, dans lequel la structure conductrice (CONDb) comporte des tranchées d’isolation peu profondes (STI) de part et d’autre, dans la deuxième direction (Y), de ladite bande semiconductrice surfacique (BDN+). Circuit intégré selon l’une des revendications 3 à 5, dans lequel ladite bande semiconductrice surfacique (BDN+) comprend des espèces dopantes du premier type (N) implantées dans le premier caisson (PW) avec une densité volumique comprise entre dix puissance quinze atomes par centimètres-cubes « 10 15 cm -3 » et dix puissance seize atomes par centimètres-cubes « 10 16 cm -3 ». Circuit intégré selon l’une des revendications précédentes, dans lequel ladite armature conductrice de la structure capacitive de remplissage (SCR) comprend au moins une structure de grille verticale (SGV) s’étendant en profondeur dans le premier caisson (PW). Circuit intégré selon la revendication 7, dans lequel ladite au moins une structure de grille verticale (SGV) comprend une région dopée du deuxième type (NS) implantée au niveau d’une extrémité verticale de la structure de grille verticale (SGV) située dans la profondeur du premier caisson (PW), et une région dopée du deuxième type (AS) implantée au niveau d’une extrémité verticale de la structure de grille verticale (SGV) située en surface du premier caisson (PW). Circuit intégré selon l’une des revendications 7ou 8, dans lequel ladite armature conductrice de la structure capacitive de remplissage (SCR) comprend en outre au moins une structure de grille horizontales (SGH) située sur la surface du premier caisson (PW) en regard de ladite au moins une structure de grille verticale (SGV). Circuit intégré selon l’une des revendications 7 à 9, comportant en outre une mémoire non-volatile (NVM) comprenant des cellules mémoires munies d’un transistor d’accès enterré à grille verticale (GV) et d’un transistor d’état à grille flottante (GC, GF), dans lequel la structure de grille verticale (SGV) de ladite armature conductrice est constituée des mêmes matériaux et a la même profondeur que les grilles verticales des transistors d’accès enterrés (GV) des cellules mémoires. Procédé de fabrication d’un circuit intégré (CI), comprenant une fabrication d’une partie logique (LG) comprenant une formation d’une alternance de premiers caissons semiconducteurs (PW) dopés d’un premier type et de deuxièmes caissons semiconducteurs (NW) dopés d’un deuxième type opposé au premier type, s’étendant parallèlement en longueur dans une première direction (X), et une formation de cellules pré-caractérisées (CPC) agencées dans des rangées (RG) parallèles le long de la première direction (X) et ayant une largeur fixe (W_RG) couvrant, dans une deuxième direction (Y) perpendiculaire à la première direction (X), une demi-largeur de l’un des premiers caissons (PW) et une demi-largeur de l’un des deuxièmes caissons (NW), chaque caisson (PW, NW) étant commun à deux rangées adjacentes, dans lequel le procédé comprend en outre une formation, parmi les cellules pré-caractérisées (CPC), d’au moins une structure capacitive de remplissage (SCR) appartenant à deux rangées adjacentes et comprenant une formation d’une interface capacitive entre une armature conductrice (SGV, SGH) et le premier caisson (PW), le deuxième caisson (NW) étant formé de sorte que son étendue dans la première direction (X) est interrompue sur la longueur (L_SCR) de la structure capacitive de remplissage (SCR), le premier caisson (PW) étant formé de manière à occuper dans la deuxième direction (Y) la largeur des deux rangées de la structure capacitive de remplissage (W_SCR), la formation de la structure capacitive de remplissage (SCR) comportant en outre une formation d’une structure conductrice (CONDa, CONDb) adaptée à relier électriquement le deuxième caisson (NW) de part et d’autre de la structure capacitive de remplissage (SCR) dans la première direction (X). Procédé selon la revendication 11, dans lequel la formation de la structure conductrice (CONDa) comprend une formation d’au moins une piste métallique (M1) située dans un niveau de métal et s’étendant dans la première direction (X) en regard de la longueur de la structure capacitive de remplissage (SCR), et l’interface capacitive est formée de façon à s’étendre dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR). Procédé selon la revendication 12, dans lequel la formation de la structure conductrice (CONDb) comprend une formation d’une bande semiconductrice surfacique (BDN+) fortement dopée du deuxième type dans le premier caisson (PW) et s’étendant dans la première direction (X) sur la longueur de la structure capacitive de remplissage (L_SCR), et l’interface capacitive est formée de façon à s’étendre dans la deuxième direction (Y) sur toute la largeur des deux rangées de la structure capacitive de remplissage (W_SCR), excepté dans la largeur de la bande semiconductrice surfacique (BDN+). Procédé selon la revendication 13, dans lequel la formation de ladite bande semiconductrice surfacique (BDN+) comprend une étape de siliciuration formant du siliciure de métal dans la bande semiconductrice surfacique (BDN+). Procédé selon l’une des revendications 13 ou 14, dans lequel la formation de la structure conductrice (CONDb) comporte une formation de tranchées d’isolation peu profondes (STI) de part et d’autre, dans la deuxième direction (Y), de ladite bande semiconductrice surfacique (BDN+). Procédé selon l’une des revendications 13 à 15, dans lequel la formation de ladite bande semiconductrice surfacique (BDN+) comprend une implantation d’espèces dopantes du premier type (N) dans le premier caisson (PW) avec une densité volumique comprise entre dix puissance quinze atomes par centimètres-cubes « 10 15 cm -3 » et dix puissance seize atomes par centimètres-cubes « 10 16 cm -3 ». Procédé selon l’une des revendications 11 à 16, dans lequel la formation de ladite armature conductrice comporte une formation d’au moins une structure de grille verticale (SGV) s’étendant en profondeur dans le premier caisson (PW). Procédé selon la revendication 17, dans lequel la formation de ladite structure de grille verticale (SGV) comprend une formation d’une tranchée (TR) gravée dans le premier caisson (PW) et couverte sur le fond et les flancs d’une enveloppe diélectrique (OX), une implantation d’une région dopée du deuxième type dans le premier caisson au fond de la tranchée (NS), un remplissage de la tranchée par un matériau conducteur (P0), et une implantation d’une région dopée du deuxième type (AS) adjacente à la tranchée en surface du premier caisson (PW). Procédé selon l’une des revendications 17 ou 18, dans lequel la formation de ladite armature conductrice de la structure capacitive de remplissage (SCR) comprend en outre une formation d’une structure de grille horizontales (SGH) située sur la surface du premier caisson (PW) en regard de ladite au moins une structure de grille verticale (SGV). Procédé selon l’une des revendications 17 à 19, comportant en outre une fabrication d’une mémoire non-volatile (NVM) comprenant des cellules mémoires (CEL) munies d’un transistor d’accès enterré à grille verticale (GV) et d’un transistor d’état à grille flottante (GC, GF), dans lequel la formation de la structure de grille verticale (SGV) de ladite armature conductrice est faite simultanément avec une formation des grilles verticales des transistors d’accès enterrés (GV) des cellules mémoires (CEL).