INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
De préférence, l’amplificateur de détection comprend en outre des moyens de compensation de température comportant un capteur de température configuré pour mesurer une température de la mémoire, les moyens de compensation de température étant configurés pour adapter un contrôle des cellules mémoire de façon à adapter le courant de lecture généré par la cellule mémoire en fonction d’une température mesurée par le capteur de température.
Les moyens de compensation de température permettent de réduire, voire d’éliminer, des erreurs dans la détermination de la valeur correspondant au signal amplifié pouvant résulter de variations de température de la mémoire.
Dans un mode de réalisation avantageux, l’amplificateur de détection comprend en outre des moyens de calibration configurés pour : - définir un courant de base en entrée de l’amplificateur de détection lorsqu’aucune cellule mémoire n’est sélectionnée de façon à définir une valeur minimale souhaitée pouvant être comptée par le compteur, et - adapter un gain de l’amplificateur pour obtenir une valeur maximale souhaitée pouvant être comptée par le compteur.
De la sorte, les moyens de calibration permettent de calibrer automatiquement l’amplificateur de détection de façon à réduire, voire d’éliminer, les erreurs dans la détermination de la valeur correspondant au signal amplifié qui peuvent résulter de variations dans la mise en œuvre de la mémoire.
Avantageusement, le compteur est sur huit bits.
La illustre un circuit intégré CI selon un mode de réalisation de l’invention.
Le circuit intégré CI comprend une mémoire MEM comportant plusieurs cellules mémoire BC. Chaque cellule mémoire BC est une cellule multi-niveaux. Chaque cellule mémoire est donc configurée pour stocker une information sur plus de deux niveaux. Ainsi, l’information stockée dans une cellule mémoire peut prendre plus de deux valeurs.
Chaque cellule mémoire BC comprend une sortie configurée pour délivrer un signal électrique présentant une intensité représentative de la valeur stockée par cette cellule mémoire BC.
Comme illustré à la , une cellule mémoire BC peut comprendre un transistor de mémorisation TM et un transistor de sélection TS. Le transistor de mémorisation TM est configuré pour pouvoir stocker une information sur plus de deux niveaux.
En particulier, le transistor de mémorisation TM comprend une source S1 reliée à un drain D2 du transistor de sélection TS. Le transistor de mémorisation TM comprend un drain D1 formant une sortie de la cellule mémoire BC. Cette sortie est reliée à une ligne de bit BL.
Ce procédé permet d’une part de passer à l’échelle le principe du test d’intrusion, puisque les simulations peuvent être menées à bien en temps raisonnable et avec des résultats harmonisés sur l’ensemble des SI d’une organisation et pour l’ensemble des MOA connus. D’autre part, ce procédé assure un caractère évolutif puisque les résultats peuvent être maintenus à jour au cours du temps, en fonction de l’évolution de l’intérêt des MOA envers l’organisation, de leur sophistication et de leurs répertoires de procédures d’attaque ainsi qu’en fonction de l’évolution des procédures de sécurité déployées par l’organisation.
- l’étape consistant à déterminer pseudo-aléatoirement la capacité de la procédure de cybersécurité assurant la défense passive, respectivement la défense active, à bloquer l’attaque informatique et la capacité de l’attaque informatique à compromettre la procédure de cybersécurité assurant la défense passive, respectivement la défense active, comprend la détermination de valeurs pseudo-aléatoires formant :
- un premier, et respectivement deuxième, score offensif, représentatif de la capacité de l’attaque informatique à compromettre la procédure de cybersécurité assurant la défense passive, respectivement la défense active;
- un premier, respectivement deuxième, score défensif représentatif de la capacité de la procédure de cybersécurité assurant la défense passive, respectivement la défense active, à bloquer l’attaque informatique ;
et l’étape consistant à déterminer la mise en échec du bien informatique comprend la comparaison du premier score offensif avec le premier score défensif et la comparaison du deuxième score offensif avec le deuxième score défensif.
- l’attaque informatique menée par l’attaquant sur un bien informatique comprend une ou plusieurs procédures d’attaque visant à compromettre la procédure de cybersécurité assurant la défense passive ou la procédure de cybersécurité assurant la défense active ;
- chaque simulation comprend, pour chacun des biens informatiques du chemin de compromission et pour chacune des procédures d’attaque visant à compromettre la procédure de cybersécurité assurant la défense passive, respectivement la défense active, le tirage aléatoire d’un premier, respectivement deuxième, indicateur d’offensivité avec une probabilité de sélection qui dépend d’une sophistication de la procédure d’attaque et d’une incertitude sur ladite sophistication ; et la valeur pseudo-aléatoire formant le premier, respectivement deuxième, score offensif est déterminée à partir des premiers, respectivement deuxièmes, indicateurs d’offensivité tirés pour chacune des procédures d’attaque visant à compromettre la procédure de cybersécurité assurant la défense active, respectivement la défense passive ;
- la procédure de cybersécurité assurant la défense passive, respectivement la défense active, activée au niveau d’un bien informatique comprend une ou plusieurs mesures de sécurité qui assurent une fonction de cybersécurité du type défense passive, respectivement du type une défense active, contre les procédures d’attaque visant à compromettre la procédure de cybersécurité assurant la défense passive, respectivement la défense active;
- chaque simulation comprend, pour chacun des biens informatiques du chemin de compromission et pour chacune des mesures de sécurité qui assurent une fonction de cybersécurité du type défense passive, respectivement du type défense active, le tirage aléatoire d’un premier, respectivement deuxième, indicateur de défense avec une probabilité de sélection qui dépend d’une sophistication de la mesure de sécurité et d’une incertitude sur ladite sophistication ; et la valeur pseudo-aléatoire formant le premier, respectivement deuxième, score défensif est déterminée à partir des premiers, respectivement deuxièmes, indicateurs de défense, tirés pour chacune desdites mesures de sécurité qui assurent une fonction de cybersécurité du type défense passive, respectivement du type défense active ;
- déterminer pseudo-aléatoirement une capacité d’une procédure de cybersécurité assurant une défense active du bien informatique à bloquer l’attaque informatique, et une capacité de l’attaque informatique à compromettre la procédure de cybersécurité assurant la défense active du bien informatique comprend la détermination pseudo-aléatoire d’une capacité d’une procédure de cybersécurité du type détection activée au niveau du bien informatique à détecter l’attaque informatique, d’une capacité d’une procédure de cybersécurité du type réponse activée au niveau du bien informatique à bloquer l’attaque informatique, d’une capacité de l’attaque informatique à compromettre la procédure de cybersécurité du type détection, et d’une capacité de l’attaque informatique à compromettre la procédure de cybersécurité du type réponse ;
- une absence de mise en échec d’un bien informatique est déterminée :
. lorsque la capacité de la procédure de cybersécurité assurant la défense passive à bloquer l’attaque informatique est supérieure à la capacité de l’attaque informatique à compromettre la procédure de cybersécurité assurant la défense passive, ou
. dans le cas contraire, à la fois lorsque la capacité de la procédure de cybersécurité du type détection à détecter l’attaque informatique est supérieure à la capacité de l’attaque informatique à compromettre la procédure de cybersécurité du type détection et lorsque la capacité de la procédure de cybersécurité du type réponse à bloquer l’attaque informatique est supérieure à la capacité de l’attaque informatique à compromettre la procédure de cybersécurité du type réponse ;
- chacune des capacités de la procédure de cybersécurité assurant la défense passive, respectivement la défense active, du bien informatique, est augmentée d’un bonus basé sur une capacité d’une procédure de cybersécurité du type identification activée au niveau du bien informatique ;
- il comprend en outre, dans une simulation de propagation de l’attaque informatique sur un chemin de compromission, la constatation que l’attaque est bloquée en cas de non-détermination d’une mise en échec pour au moins un des biens informatiques du chemin de compromission ;
L’amplificateur CM présente également une sortie configurée pour délivrer un signal amplifié SGA à partir du signal circulant sur la ligne de bit BL. L’amplificateur CM permet d’amplifier le signal sur la ligne de bit BL pour que ce dernier présente une amplitude suffisante pour le fonctionnement du générateur d’oscillations RO.
En particulier, le générateur d’oscillations RO comprend une entrée configurée pour recevoir le signal amplifié SGA délivré par l’amplificateur CM. Le générateur d’oscillations RO présente également une sortie configurée pour délivrer un signal de sortie SGO présentant une succession régulière d’oscillations, notamment de créneaux. La fréquence des oscillations dans le signal de sortie dépend de l’intensité du signal amplifié reçu en entrée du générateur d’oscillations. En particulier, plus l’intensité du signal amplifié SGA est grande plus la fréquence des oscillations dans le signal de sortie SGO est élevée. La fréquence des oscillations dépend donc directement de l’intensité des courants délivrés par les cellules mémoire BC sélectionnées en lecture.
Le compteur CPT comprend une entrée configurée pour recevoir le signal SGO délivré en sortie du générateur d’oscillations RO. Le compteur CPT est configuré pour compter le nombre CNT d’oscillations dans le signal SGO pendant au moins une période de temps donnée. Ainsi, plus la fréquence des oscillations dans le signal SGO est élevée plus la valeur CNT comptée du compteur sur ladite période de temps est grande. La relation entre les valeurs comptées CNT et le courant sur la ligne de bit BL est alors une fonction de transfert linéaire.
De préférence, le compteur CPT est sur 8bits.
Le circuit de traitement numérique DB est configuré pour déterminer une valeur correspondant au signal sur la ligne de bit BL en fonction de la valeur CNT comptée par le compteur CPT.
En particulier, le circuit de traitement numérique DB peut utiliser une table de correspondance faisant correspondre des valeurs CNT pouvant être comptées par le compteur à des valeurs représentatives de la somme des valeurs stockées dans les cellules mémoire BC sélectionnées en lecture.
De la sorte, la mémoire peut déterminer simplement la valeur des informations stockées dans les cellules mémoire.
Par ailleurs, l’amplificateur de détection SA est configuré pour appliquer un poids aux valeurs des informations stockées dans les cellules mémoire BC. L’application d’un poids sur ces valeurs est effectuée en modifiant la sélection des cellules mémoire BC au cours du temps. En particulier, le poids appliqué à une valeur stockée dans une cellule mémoire BC correspond au nombre de périodes de temps pendant lesquelles cette cellule mémoire BC est sélectionnée. Le poids à appliquer à une valeur d’une information stockée dans une cellule mémoire BC est donc défini simplement, en contrôlant un temps de sélection de cette cellule mémoire BC.
Par ailleurs, le circuit de traitement numérique DB est également configuré pour effectuer des soustractions entre les valeurs des informations stockées dans les cellules mémoire BC à partir d’une lecture des valeurs formant un diminuende de la soustraction et d’une lecture des valeurs formant un diminuteur de la soustraction. En particulier, les valeurs formant un diminuende de la soustraction sont additionnées lors d’une première lecture et les valeurs formant un diminuteur de la soustraction sont additionnées lors d’une deuxième lecture, avant d’effectuer la soustraction à l’aide du circuit de traitement numérique DB.
Ainsi, la mémoire MEM est configurée pour effectuer des calculs en son sein de manière simple et rapide. Il n’est donc pas nécessaire de transmettre les valeurs des informations stockées dans les cellules mémoire à un processeur pour effectuer ces calculs.
L’amplificateur de détection SA comprend en outre des moyens de compensation de température TCM configurés pour compenser des erreurs pouvant résulter de variations de température de la mémoire MEM. Les moyens de compensation de température TCM peuvent comprendre un capteur de température adapté pour capter la température de la mémoire. Les moyens de compensation de température TCM peuvent également comprendre une valeur de référence stockée dans une cellule mémoire BC de la mémoire, et permettant de délivrer un courant de référence CR. Lorsque le capteur détecte une variation de température, le circuit de traitement numérique DB est alors configuré pour adapter la tension du signal délivré à la grille flottante du transistor de mémorisation en fonction d’une comparaison entre la valeur lue à partir de la cellule mémoire BC stockant la valeur de référence et la valeur de référence enregistrée.
L’amplificateur de détection SA comprend en outre des moyens de calibration CAM configurés pour pouvoir calibrer automatiquement l’amplificateur de détection SA. La calibration permet de compenser des variations de mise en œuvre de la mémoire. En particulier, les moyens de calibration CAM permettent de calibrer la fonction de transfert linéaire entre les valeurs comptées par le compteur et le courant sur la ligne de bit. Les moyens de calibration CAM sont donc configurés pour adapter un rapport entre les valeurs comptées par le compteur et le courant sur la ligne de bit. Les moyens de calibration CAM peuvent être activés par le circuit de traitement numérique. En particulier, les moyens de calibration CAM comprennent un premier circuit CAM1 configuré pour définir un courant de base sur la ligne de bit lorsqu’aucune cellule mémoire BC n’est sélectionnée de façon à définir une valeur minimale souhaitée pouvant être comptée par le compteur. Les moyens de calibration comprennent également un deuxième circuit CAM2 configuré pour adapter le gain de l’amplificateur pour obtenir une valeur maximale souhaitée pouvant être comptée par le compteur lorsque le courant est élevé sur la ligne de bit (c’est-à-dire lorsque l’ensemble des cellules mémoires BC1, BC2, BC3 et BC4 sont sélectionnées). La calibration effectuée par les moyens de calibration CAM peut être effectuée en utilisant des courants de référence CR.
La illustre un exemple de mise en œuvre du circuit intégré permettant de calculer une valeur Sout correspondant à la formule suivante :
, où B1, B2, B3 et B4 sont les valeurs stockées respectivement dans les cellules mémoire BC1, BC2, BC3, BC4, et où W1, W2, W3, W4 sont des poids à appliquer respectivement aux valeurs B1, B2, B3 et B4.
Ici, les valeurs B1, B2, B3 et B4 sont égales à trois. La valeur W1 est égale à un, W2 est égale à deux, W3 est égale à trois et W4 est égale à quatre.
Les signaux WL1, WL2, WL3, WL4 représentent respectivement les signaux de sélection en lecture des cellules mémoire BC1, BC2, BC3, BC4.
Le transistor de mémorisation TM comprend en outre une grille G1 et une grille flottante FG1. La grille G1 est configurée pour recevoir un signal CG permettant de contrôler la grille G1 du transistor de mémorisation afin d’effectuer une écriture d’une information dans le transistor de mémorisation TM ou bien une lecture d’une information stockée par le transistor de mémorisation TM.
En particulier, la grille flottante FG1 est configurée pour stocker des charges électriques en fonction du courant appliqué sur la grille G1. La quantité de charges électriques stockées correspond à une information stockée par le transistor de mémorisation TM. Le transistor de mémorisation TM est configuré pour stocker différentes quantités de charges électriques. Un courant de lecture est généré lorsqu’une lecture de l’information stockée dans le transistor de mémorisation est effectuée. Ce courant de lecture dépend de la quantité de charges électriques stockées par la grille flottante FG1.
Par exemple, la illustre une répartition des courants de lecture correspondant à une information pouvant prendre quatre valeurs. Ainsi, un premier niveau N0 de courant de lecture ayant un écart type σ0 correspond à une valeur ‘0’, un deuxième niveau N1 de courant de lecture ayant un écart type σ1 correspond à une valeur ‘1’, un troisième niveau N2 de courant de lecture ayant un écart type σ2 correspond à une valeur ‘2’ et un quatrième niveau N3 de courant de lecture ayant un écart type σ3 correspond à une valeur ‘3’. La valeur de l’information stockée par le transistor de mémorisation TM peut donc être représentée sur deux bits.
Le transistor de sélection TS comprend une source S2 connectée à une ligne de source SL reliée à un point froid, notamment à une masse GND. Le transistor de sélection TS comprend une grille G2 configurée pour recevoir un signal WL. Le signal WL permet de sélectionner la cellule mémoire BC pour une lecture ou une écriture d’une information dans le transistor de mémorisation TM.
Les cellules mémoire BC de la mémoire peuvent être séparées en différents groupes. Par exemple, un groupe de quatre cellules mémoire BC1, BC2, BC3 et BC4 est représenté à la .
La mémoire MEM comprend en outre pour chaque groupe de cellules mémoire BC un amplificateur de détection SA. Cet amplificateur de détection SA est adapté pour lire les informations stockées dans les cellules mémoire d’un même groupe. L’amplificateur de détection SA est également adapté pour effectuer des calculs sur les informations stockées dans les cellules mémoire d’un même groupe.
En particulier, l’amplificateur de détection SA est relié à la sortie de chaque cellule mémoire BC de façon à pouvoir recevoir des courants électriques représentatifs de l’information stockée dans les cellules mémoire BC.
L’amplificateur de détection SA comprend des moyens de pondération WM permettant d’appliquer un poids aux informations stockées en mémoire.
L’amplificateur de détection SA comprend également des moyens d’addition AM permettant d’additionner les informations pondérées ou non.
L’amplificateur de détection SA comprend également des moyens de détection DM configurés pour déterminer la valeur pondérée ou non des informations stockées dans les cellules mémoire BC ou pour déterminer la valeur calculée par les moyens d’addition AM à partir des valeurs des informations stockées dans les cellules mémoire BC. La valeur déterminée par les moyens de détection DM est alors indiquée dans le signal numérique Sout.
Les moyens de détection DM comprennent en particulier un générateur d’oscillations RO (en anglais « ring oscillator »), un compteur CPT ainsi qu’un circuit de traitement numérique DB. Ces moyens de détection DM sont détaillés ci-dessous.
La mémoire prévoit également des courants de référence CR. Ces courants de référence sont utilisés par des moyens de compensation de température TCM et par des moyens de calibration CAM décrits dans la suite.
La illustre un mode de réalisation d’un amplificateur de détection SA. L’amplificateur de détection SA présente une entrée connectée à une ligne de bit BL (en anglais « bit line ») configurée pour recevoir des courants de lecture issus de cellules mémoire d’un même groupe qui sont connectées à cette ligne de bit BL.
Le signal sur la ligne de bit BL présente donc une intensité égale à la somme de l’intensité des courants de lecture issus des cellules mémoire BC sélectionnées en lecture. Ainsi, comme l’intensité d’un courant de lecture issu d’une cellule mémoire dépend de la valeur de l’information stockée dans cette cellule mémoire, l’intensité du signal sur la ligne de bit BL dépend de la somme des valeurs stockées dans les cellules mémoire BC sélectionnées.
En particulier, l’amplificateur de détection SA comprend un amplificateur opérationnel AOP configuré pour polariser la ligne de bit BL de façon à obtenir un courant de lecture qui circule dans les cellules mémoire BC qui soit lisible par l’amplificateur de détection SA. L’amplificateur opération AOP est configuré pour recevoir le signal de la ligne de bit BL et un signal BG et pour délivrer un signal VBIAS permettant de polariser la ligne de bit via un élément capacitif CAP. Le signal VBIAS est généré à partir du signal BG utilisé pour polariser la ligne de bit BL.
L’amplificateur de détection SA comprend en outre un amplificateur CM permettant d’amplifier le signal sur la ligne de bit BL. L’amplificateur CM peut être un miroir de courant. L’amplificateur CM présente une entrée reliée à la ligne de bit BL de façon à recevoir le signal circulant sur la ligne de bit BL. L’amplificateur CM présente également une entrée configurée pour recevoir le signal VBIAS généré par l’amplificateur opérationnel AOP pour activer l’amplificateur de détection SA.
En fonctionnement, une faible quantité des gaz issus de la première cavité annulaire de recirculation 60 peuvent déboucher dans la seconde cavité de recirculation 64 au travers du jeu formé entre le becquet amont 47 et le premier becquet aval 54. Ces gaz sont alors mélangés au flux d’air de purge issu de la cavité de purge 62, pénétrant dans la seconde cavité de recirculation 64 au travers du jeu formé entre le second becquet aval 58 et la pièce d’étanchéité aval 43. Une fois mélangé à l’air, ces gaz sont redirigés vers la première cavité de recirculation 60 puis vers la veine annulaire 11. La forme de la seconde cavité 64 permet de générer des vortex ou tourbillons, illustrés par des flèches à la , permettant de faciliter un tel mélange et une telle évacuation. On limite, voire on empêche, ainsi un écoulement des gaz vers la cavité de purge 62.
La illustre une variante de réalisation dans laquelle une partie du second becquet aval 58, par exemple l’extrémité aval du second becquet aval, comporte une partie en saillie 58a radialement vers l’extérieur, par exemple une partie oblique radialement vers l’extérieur et longitudinalement vers l’aval. Une telle partie en saillie 58a permet d’améliorer encore l’efficacité d’évacuation du vortex créé au niveau de la seconde cavité de recirculation 64.
Selon une variante non représentée, la pièce annulaire d’étanchéité 50 peut être venue de matière avec la bride annulaire radiale 36 du distributeur 30.
CARTER D’INJECTION D’AIR DE REFROIDISSEMENT POUR TURBINE DE TURBOMACHINE DOMAINE DE L'INVENTION L'invention se situe dans le domaine de la ventilation d’une turbine de turbomachine, notamment la ventilation d’une turbine haute pression d’une turbomachine à double corps, telle qu’un turboréacteur d’avion.
Plus précisément, l’invention concerne un carter d’injection d’air de refroidissement du disque de rotor d’une turbine, notamment une turbine haute pression, d’une turbomachine.
ETAT DE LA TECHNIQUE Une turbomachine à double corps comprend notamment une turbine haute-pression, qui est positionnée en sortie d'une chambre de combustion pour récupérer de l'énergie du flux de gaz de combustion et ainsi entraîner en rotation, un compresseur haute-pression, disposé en amont de ladite chambre de combustion et alimentant cette dernière en air sous pression (voir la jointe).
Dans la suite de la description et des revendications, les termes « amont » et « aval » sont à prendre en considération par rapport au sens d’écoulement de l’air à l’intérieur de la turbine haute pression, ainsi qu’à l’intérieur du carter d’injection d’air de refroidissement conforme à l’invention.
Typiquement, et comme on peut le voir sur la jointe qui illustre l’état de la technique, une turbine haute-pression A comprend un disque de rotor B, disposé en sortie de la chambre de combustion C et sur lequel sont montées des aubes de turbine D, entraînées en rotation par le flux de gaz éjecté par cette chambre de combustion.