Dispositif (1) comprenant : - une première borne (200) destinée à être connectée à une première source de tension (4) fournissant un premier potentiel d'alimentation (Vbat) référencé à la masse (GND) ; - une deuxième borne (202) configurée pour fournir un deuxième potentiel d'alimentation (Vsw) référencé à la masse (GND) ; - une troisième borne (204) destinée à être connectée à une deuxième source de tension (5) fournissant un troisième potentiel d'alimentation (Vdd) référencé à la masse (GND) ; - un premier transistor PMOS (T1) ayant une source connectée à la deuxième borne (202) et un drain connecté à la troisième borne (204) ; - un deuxième transistor PMOS (T2) ayant une source connectée à la deuxième borne (202) ; et - un troisième transistor PMOS (T3) ayant une source connectée à la première borne (200) et un drain connecté au drain du deuxième transistor PMOS (T2). Dispositif selon la revendication 1 comprenant en outre un circuit commande (3) des premier, deuxième et troisième transistors (T1, T2, T3), le circuit de commande étant configuré pour recevoir les premier, deuxième et troisième potentiels d'alimentation (Vsw, Vdd, Vbat). Dispositif selon la revendication 2, dans lequel le circuit de commande (3) est configuré pour recevoir un premier signal binaire (EN), et pour commander les premier, deuxième et troisième transistors (T1, T2, T3) au moins sur la base du premier signal (EN), un premier état binaire du premier signal (EN) correspondant à une requête au circuit de commande (3) de rendre passants les deuxième et troisième transistors (T2, T3) et bloqué le premier transistor (T1), et un deuxième état binaire du premier signal (EN) correspondant à une requête au circuit de commande (3) de rendre bloqués les deuxième et troisième transistors (T2, T3) et passant le premier transistor (T1). Dispositif selon la revendication 3, dans lequel le circuit de commande (3) est en outre configuré pour conditionner une mise à l'état passant des deuxième et troisième transistors (T2, T3) au fait que le premier potentiel (Vbat) est non nul. Dispositif selon la revendication 2 ou 3, dans lequel le circuit de commande (3) est en outre configuré pour comparer le troisième potentiel d'alimentation (Vdd) à la masse (GND), et pour forcer une mise à l'état passant du troisième transistor (T3) si le troisième potentiel d'alimentation (Vdd) est nul. Dispositif selon l'une quelconque des revendications 2 à 5, dans lequel le circuit de commande comprend : un premier circuit (400) configuré pour fournir un premier potentiel de référence haut (VrefHB) égal à A fois le premier potentiel d'alimentation (Vbat) et un premier potentiel de référence bas (VrefLB) égal à B fois le premier potentiel d'alimentation (Vbat), avec A et B des nombres positifs strictement inférieurs à 1, A étant supérieur à B ; et un deuxième circuit (402) configuré pour fournir un deuxième potentiel de référence haut (VrefHS) égal à C fois le deuxième potentiel d'alimentation (Vsw) et un deuxième potentiel de référence bas (VrefLS) égal à D fois le deuxième potentiel d'alimentation (Vsw), avec C et D des nombres positifs strictement inférieurs à 1, C étant supérieur à D. Dispositif selon la revendication 6, dans lequel une différence maximale de potentiels pouvant être appliquée entre la grille et la source de chacun des premier, deuxième et troisième transistors (T1, T2, T3) détermine les nombres A, B, C et D. Dispositif selon la revendication 6 ou 7, dans lequel le circuit de commande (3) comprend : un troisième circuit (404) configuré pour recevoir un deuxième signal binaire (cmd3') compris entre la masse (GND) et le premier potentiel de référence haut (VrefHB) et pour fournir, à la grille (G3) du troisième transistor (T3), un troisième signal binaire (cmd3) déterminé par le deuxième signal (cmd3') et compris entre le premier potentiel de référence bas (VrefLB) et le premier potentiel d'alimentation (Vbat) ; un quatrième circuit (406) configuré pour recevoir un quatrième signal binaire (cmd2') compris entre la masse (GND) et le deuxième potentiel de référence haut (VrefHS) et pour fournir, à la grille (G2) du deuxième transistor (T2), un cinquième signal binaire (cmd2) déterminé par le quatrième signal (cmd2') et compris entre le deuxième potentiel de référence bas (VrefLS) et le deuxième potentiel d'alimentation (Vsw) ; et un cinquième circuit (408) configuré pour recevoir un sixième signal binaire (cmd1') compris entre la masse (GND) et le deuxième potentiel de référence haut (VrefHS) et pour fournir, à la grille (G1) du premier transistor (T1), un septième signal binaire (cmd1) déterminé par le sixième signal (cmd1') et compris entre le deuxième potentiel de référence bas (VrefLS) et le deuxième potentiel d'alimentation (Vsw). Dispositif selon l'une quelconque des revendications 8, dans lequel le circuit de commande (3) comprend : un sixième circuit (410) configuré pour être alimenté entre le deuxième potentiel de référence haut (VrefHS) et la masse (GND), pour recevoir le premier signal binaire (EN), pour fournir les quatrième (cmd2') et sixième (cdm1') signaux ; un septième circuit (412) configuré pour être alimenté entre le premier potentiel de référence haut (VrefHB) et la masse (GND), pour recevoir un signal binaire (cmd3'') du sixième circuit (410) compris entre le deuxième potentiel de référence haut (VrefHS) et la masse (GND), et pour fournir le deuxième signal binaire (cmd3') au moins à partir du signal binaire (cmd3'') reçu du sixième circuit (410). Dispositif selon la revendication 9, dans lequel le sixième circuit (410) est configuré pour déterminer l'état des quatrième (cmd2') et sixième (cmd1') signaux et du signal binaire (cmd3'') que le sixième circuit (410) fournit au septième circuit (412) au moins sur la base du premier signal (EN). Dispositif selon la revendications 9 ou 10, dans lequel : le circuit de commande (3) comprend en outre un huitième circuit (418) configuré pour recevoir le premier potentiel de référence haut (VrefHB), pour détecter lorsque le premier potentiel de référence haut (VrefHB) est strictement positif, et pour fournir au sixième circuit (410) un huitième signal binaire (cmd4) compris entre le deuxième potentiel de référence haut (VrefHS) et la masse (GND) et ayant un état binaire déterminé par ladite détection, et le sixième circuit (410) est configuré pour déterminer l'état des quatrième (cmd2') et sixième (cmd1') signaux et du signal binaire (cmd3'') que le sixième circuit (410) fournit au septième circuit (412) au moins sur la base du premier signal (EN) et du huitième signal (cmd4). Dispositif selon l'une quelconque des revendications 9 à 11, dans lequel le septième circuit (412) comprend un neuvième circuit (414) configuré pour recevoir le signal binaire (cmd3'') reçu du sixième circuit (410) et fournir un neuvième signal binaire (cmd3''') déterminé par le signal binaire (cmd3'') reçu et compris entre la masse (GND) et le premier potentiel de référence haut (VrefHB), le septième circuit (412) étant configuré pour déterminer l'état du deuxième signal binaire (cmd3') au moins sur la base du neuvième signal binaire (cmd3'''). Dispositif selon l'une quelconque des revendications 9 à 12, dans lequel : le circuit de commande (3) comprend un dixième circuit (420) configuré pour fournir un troisième potentiel de référence haut (VrefHM) égal à E fois le troisième potentiel d'alimentation (Vdd), avec E un nombre positif strictement inférieur à 1 déterminé par la différence maximale de potentiels pouvant être appliquée entre la grille et la source de chacun des premier, deuxième et troisième transistors ; le circuit de commande (3) comprend un onzième circuit (422) configuré pour recevoir le troisième potentiel de référence haut (VrefHM), pour détecter lorsque le troisième potentiel de référence haut (VrefHM) est strictement positif, et pour fournir au septième circuit (412) un dixième signal binaire (cmd5) compris entre le premier potentiel de référence haut (VrefHB) et la masse (GND) et ayant un état binaire déterminé par ladite détection, et le septième circuit (412) est configuré pour déterminer l'état du deuxième signal binaire (cmd3') au moins la base du signal binaire (cmd3'') reçu du sixième circuit (410) et du dixième signal (cmd5). Dispositif selon l'une quelconque des revendications 1 à 13, dans lequel les premier, deuxième et troisième transistors PMOS (T1, T2, T3) sont à drain étendu. Dispositif selon l'une quelconque des revendications 1 à 14, comprenant en outre les première et deuxième sources de tension.