Méthode de protection, contre les erreurs réversibles, d’un circuit intégré numérique reconfigurable au moyen d’une mémoire de configuration, le circuit intégré numérique comprenant plusieurs canaux de traitement parallèles comprenant chacun une instance d’un bloc logique fonctionnel et une unité de détection d’erreur à partir des sorties des canaux de traitement, le circuit implémentant un mécanisme de rejeu de données et un mécanisme d’autotest, la méthode comprenant les étapes successives de : Activer (501) l’unité de détection d’erreur pour détecter une erreur dans au moins un canal de traitement, en réponse à une erreur détectée par l’unité de détection d’erreur dans au moins un canal de traitement, exécuter (502) le mécanisme de rejeu de données pour chaque canal de traitement, puis activer (503) l’unité de détection d’erreur pour détecter une erreur dans au moins un canal de traitement, Si une erreur est à nouveau détectée par l’unité de détection d’erreur, exécuter (504) un autotest sur chaque canal de traitement, Pour chaque canal de traitement, Si l’autotest ne détecte aucune erreur, exécuter le mécanisme de rejeu de données pour ce canal de traitement, Si l’autotest détecte une erreur, reconfigurer au moins la partie de la mémoire de configuration associée à ce canal de traitement. Méthode de protection d’un circuit intégré numérique selon la revendication 1 dans lequel l’étape d’exécuter le mécanisme de rejeu de données comprend les sous- étapes de : réinitialiser le bloc logique fonctionnel, exécuter, à un rythme supérieur au rythme nominal d’exécution du circuit intégré, le bloc logique fonctionnel pour des données antérieures sauvegardées dans une mémoire tampon. Méthode de protection d’un circuit intégré numérique selon l’une quelconque des revendications précédentes dans laquelle l’étape d’exécuter un autotest sur un canal de traitement comprend les sous-étapes de : Interrompre le fonctionnement nominal du canal de traitement, Exécuter le bloc logique fonctionnel pour des données d’autotest générées par le mécanisme d’autotest, Comparer la sortie du bloc logique fonctionnel avec des données prédéfinies correspondant à un fonctionnement attendu du canal de traitement. Méthode de protection d’un circuit intégré numérique selon l’une quelconque des revendications précédentes comprenant en outre une étape de synchronisation, après reconfiguration, du canal de traitement pour lequel une erreur a été détectée par l’autotest avec les autres canaux de traitements. Méthode de protection d’un circuit intégré numérique selon l’une quelconque des revendications précédentes dans laquelle l’étape de détecter une erreur dans au moins un canal de traitement consiste au moins à comparer les sorties de tous les canaux de traitement et à déclarer la présence d’une erreur si toutes les sorties ne sont pas identiques. Méthode de protection d’un circuit intégré numérique selon l’une quelconque des revendications 1 à 4 dans laquelle les nombres traités par le circuit intégré numérique sont codés selon un système modulaire de représentation par les résidus dit RNS dans lequel les nombres sont exprimés dans une base de représentation RNS définie par une pluralité de modules mutuellement premiers entre eux, un nombre étant codé par un vecteur dont chaque composante correspond au modulo du nombre par un module de la base RNS, chaque canal de traitement étant destiné à traiter une composante et l’ensemble des canaux de traitement comprenant au moins un canal associé à une composante redondante. Méthode de protection d’un circuit intégré numérique selon la revendication 6 dans laquelle l’étape de détecter une erreur dans au moins un canal de traitement consiste au moins à : Convertir les composantes en sortie de l’ensemble des canaux de traitements en un nombre, Détecter une erreur si ce nombre dépasse la dynamique de la base RNS sans redondance. Méthode de protection d’un circuit intégré numérique selon l’une quelconque des revendications 6 ou 7 dans laquelle la dynamique d’entrée des nombres traités par le circuit intégré numérique est adaptable de manière à associer indistinctement au moins un canal de traitement à une composante redondante. Ensemble d’au moins un circuit intégré numérique (100,200,600,700) reconfigurable comprenant plusieurs canaux de traitement parallèles (101,102,601,602,603,604,605) comprenant chacun une instance d’un bloc logique fonctionnel (BLF), une mémoire de configuration de l’au moins un circuit, une unité de détection d’erreur (103,606,704) à partir des sorties des canaux de traitement et un contrôleur (104), chaque circuit implémentant un mécanisme de re-jeu de données et un mécanisme d’autotest des canaux de traitement, le contrôleur (104) étant configuré pour commander les éléments de l’au moins un circuit intégré numérique de manière à implémenter une méthode de protection contre les erreurs réversibles selon l’une quelconque des revendications précédentes. Ensemble d’au moins un circuit intégré numérique selon la revendication 9 comprenant une mémoire FIFO d’entrée (FIFO e ) pour alimenter en échantillons chaque canal de traitement, une mémoire FIFO de sortie (FIFO s ) pour recevoir des échantillons provenant de l’unité de détection d’erreur, une mémoire tampon (RAM) alimentée en échantillons par la mémoire FIFO d’entrée (FIFO e ), le contrôleur (104) étant apte à commander l’accès en lecture dans la mémoire FIFO d’entrée (FIFO e ) et l’accès en écriture dans la mémoire FIFO de sortie (FIFO s ) et étant configuré pour exécuter un mécanisme de rejeu consistant à réinitialiser chaque bloc logique fonctionnel (BLF), suspendre l’accès en lecture dans la mémoire FIFO d’entrée (FIFO e ), suspendre l’accès en écriture dans la mémoire FIFO de sortie (FIFO s ) et basculer l’entrée des canaux de traitements vers la sortie de la mémoire tampon (RAM). Ensemble d’au moins un circuit intégré numérique selon l’une quelconque des revendications 9 ou 10 comprenant en outre un générateur de stimuli d’autotest (AS) apte à générer une séquence d’autotest d’entrée, une mémoire comprenant une séquence d’autotest attendue en sortie de chaque bloc (BLF) et une unité de détection d’erreur (AC) apte à comparer la séquence obtenue en sortie de chaque bloc logique fonctionnel (BLF) en injectant en entrée la séquence d’autotest d’entrée avec la séquence d’autotest attendue stockée dans la seconde mémoire. Ensemble d’au moins un circuit intégré numérique selon l’une quelconque des revendications 9 à 11 dans lequel chaque bloc logique fonctionnel (BLF) comprend en outre un opérateur logique modulo (MOD) applicable aux données d’entrée et dans lequel les fonctions logiques du bloc logique fonctionnel sont implémentées via une projection (PROJ) sur une composante d’une base RNS. Ensemble d’au moins un circuit intégré numérique selon la revendication 12 comprenant en outre un module de cadrage (CAD) des nombres en entrée de chaque bloc logique fonctionnel (BLF) afin d’adapter leur dynamique. Ensemble d’au moins un circuit intégré numérique selon l’une quelconque des revendications 9 à 13 comprenant un circuit intégré source, plusieurs circuits intégrés esclaves et un circuit intégré maitre, les différents canaux de traitement étant répartis sur les différents circuits intégrés esclaves.