Capteur d’image (2) comprenant : une matrice (100) de pixels (10) dans et sur un substrat (40a) ; un circuit de commande (20) configuré pour appliquer au substrat (40a) : pendant une première phase (R), un potentiel (Vpixsub2) de masse (GND) ; et pendant une deuxième phase (I), un potentiel (Vpixsub1) positif par rapport au potentiel de masse. Procédé de commande d’un capteur d’image, le capteur d’image (2) comprenant : une matrice (100) de pixels (10) dans et sur un substrat (40a) ; un circuit de commande (20) ; procédé dans lequel le circuit de commande (20) est configuré pour appliquer au substrat (40a) : pendant une première phase (R), un potentiel (Vpixsub2) de masse (GND) ; et pendant une deuxième phase (I), un potentiel (Vpixsub1) positif par rapport au potentiel de masse (GND). Capteur d’image selon la revendication 1, dans lequel chaque pixel (10) comprend : une première zone (PD) adaptée à générer des charges à partir d’une excitation lumineuse, et au moins deux ensembles (E1, E2) comprenant chacun : une deuxième zone (mem1, mem2) adaptée à stocker les charges provenant de la première zone (PD) ; et une première grille de transfert (TGmem1, TGmem2) adaptée à contrôler un transfert de charges entre la première zone (PD) et la deuxième zone (mem1, mem2). Capteur d’image selon la revendication 3, dans lequel le circuit de commande (20) est configuré pour permettre, pour chaque première grille de transfert (TGmem1, TGmem2) de chaque ensemble (E1, E2) de chaque pixel (10) : une mise à l'état passant de la première grille de transfert (TGmem1, TGmem2) en lui appliquant un troisième potentiel (VTGmemHI1, VTGmemHI2), et une mise à l'état bloqué de la première grille de transfert (TGmem1, TGmem2) en lui appliquant un quatrième potentiel (VTGmemLO1, VTGmemLO2) inférieur au troisième potentiel (VTGmemHI1, VTGmemHI2). Capteur d’image selon la revendication 4, dans lequel le premier potentiel (Vpixsub1) est déterminé de sorte que la première grille de transfert (TGmem1, TGmem2) soit bloquée lorsque le premier potentiel (Vpixsub1) est appliqué au substrat (40a) et que le quatrième potentiel (VTGmemLO1, VTGmemLO2) est appliqué à la première grille de transfert (TGmem1, TGmem2), le quatrième potentiel étant égal ou inférieur au potentiel du substrat (40a). Capteur d’image selon la revendication 5, dans lequel le circuit de commande (20) est configuré pour abaisser, entre la deuxième phase (I) et la première phase (R), le quatrième potentiel (VTGmemLO1, VTGmemLO2). Capteur d’image selon l’une quelconque des revendications 3 à 6, dans lequel chaque pixel (10) comporte un deuxième circuit (30) reliant les ensembles de mémoire (E1, E2) à au moins une ligne conductrice (Vx), le deuxième circuit (30) comprenant une deuxième grille de transfert (TGread1, TGread2), pilotée par le circuit de commande (20) et adaptée à permettre un transfert des charges stockées au niveau des deuxièmes zones (mem1, mem2) vers un nœud de détection (SN); dans lequel le circuit de commande (20) est configuré pour abaisser, entre la deuxième phase (I) et la première phase (R), un cinquième potentiel (VTGReadLO1, VTGReadLO2) appliqué à la deuxième grille de transfert (TGread1, TGread2), de la valeur du premier potentiel (Vpixsub1). Capteur d’image selon la revendication 7, dans lequel le deuxième circuit (30) comprend : un premier transistor (RST) dont le drain est relié au premier nœud de détection (SN) ; un deuxième transistor (SF) dont une grille de commande est reliée au premier nœud (SN) ; un troisième transistor (TRS) connecté entre la ligne conductrice (Vx) à une source du deuxième transistor (SF), et dans lequel le circuit de commande (20) est configuré pour abaisser, de la valeur du premier potentiel (Vpixsub1), entre la deuxième phase (I) et la première phase (R) : un sixième potentiel (VTGReadHI1, VTGReadHI2) appliqué à la deuxième grille de transfert (TGRead1, TGread2); et un septième et un huitième potentiels (RSTHI, RSTLO) de commande du premier transistor (RST). Capteur d’image selon l’une quelconque des revendications 3 à 8, dans lequel le circuit de commande (20) comprend : un quatrième transistor (T4) de type PMOS adapté à être commandé indépendamment d’un cinquième transistor (T5) de type NMOS, le drain du quatrième transistor (T4) étant relié au drain du cinquième transistor (T5) au niveau d’un deuxième nœud (N2), la source du quatrième transistor (T4) étant en outre reliée à un rail de tension d’alimentation (VDD) ; la source du cinquième transistor (T5) étant en outre reliée à la masse (GND) ; un premier interrupteur (K1) connecté entre le deuxième nœud (N2) et un quatrième nœud (N4) ; un deuxième interrupteur (K3) connecté entre la masse (GND) et le quatrième nœud (N4) ; une deuxième capacité (C1) connectée entre un troisième nœud (N3) et le quatrième nœud (N4), une source de tension (21) adaptée à fournir le premier potentiel (Vpixsub1), la source (21) étant connectée entre la masse et un troisième interrupteur (K4) ; le troisième interrupteur (K4) étant connecté entre la source de tension (21) et le troisième nœud (N3); un quatrième interrupteur (K2) connecté entre la masse (GND) et le troisième nœud (N3) ; et dans lequel la première grille de transfert (TGmem1, TGmem2) est reliée au deuxième nœud (N2). Capteur d’image selon la revendication 9, dans lequel, entre la deuxième phase (I) et la première phase (R), le quatrième transistor (T4) et le cinquième transistor (T5) sont pilotés de sorte que le quatrième transistor (T4) soit dans un état bloqué et que le cinquième transistor (T5) soit dans un état passant ; puis le quatrième transistor (T4) et le cinquième transistor (T5) sont pilotés indépendamment de sorte à être dans un état bloqué ; puis le troisième interrupteur (K4) est mis dans un état non passant ; puis le deuxième interrupteur (K3) est mis dans un état non passant ; puis les premier et quatrième interrupteurs (K1, K2) sont mis dans un état passant. Capteur d’image selon la revendication 10, dans lequel la première phase (I) et la deuxième phase (R) sont alternées dans le temps, et dans lequel, entre la première phase (R) et la deuxième phase (I), les premier et quatrième interrupteurs (K1, K2) sont mis dans un état non passant; puis le deuxième interrupteur (K3) est mis dans un état passant ; puis le troisième interrupteur (K4) est mis dans un état passant ; puis le quatrième transistor (T4) et le cinquième transistor (T5) sont pilotés pour être conducteurs de manière alternée. Capteur d’image selon l’une quelconque des revendications 3 à 11, dans lequel la deuxième phase (I) correspond à une phase de transfert et de stockage de charges générées par la première zone (PD) de chaque pixel (10) dans au moins une desdites deuxièmes zones (mem1, mem2) dudit pixel (10) ; et dans lequel la première phase (R) correspond à une phase de lecture d’un état représentatif des charges stockées au niveau des zones mémoires (mem1, mem2). Capteur d’image selon l’une quelconque des revendications 1, 3 à 12, dans lequel le capteur d’image est de type à temps de vol indirect.