INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Selon un mode de réalisation, l'étape a) comprend une étape de report, sur le circuit intégré de contrôle, d'une structure comprenant, sur un substrat de support, les diodes électroluminescentes inorganiques, et, entre les diodes électroluminescentes inorganiques, un empilement comprenant, depuis le substrat de support, une première couche conductrice, une couche isolante et une deuxième couche conductrice, la deuxième couche conductrice affleurant une face des diodes électroluminescentes inorganiques opposée au substrat de support.
Selon un mode de réalisation, le procédé comprend en outre, après l’étape de report, une étape de retrait du substrat de support puis une étape de gravure de la deuxième couche conductrice, dans laquelle la couche isolante sert de couche d’arrêt de gravure.
Selon un mode de réalisation, le procédé comporte, après l'étape b), une étape de fixation d'un substrat de support temporaire du côté d'une face du dispositif opposée au circuit intégré, suivie d'une étape de découpe de l'ensemble comportant le circuit intégré, la couche active semiconductrice photosensible et les diodes électroluminescentes inorganiques en une pluralité de puces élémentaires.
Selon un mode de réalisation, le procédé comporte en outre une étape de transfert et de fixation desdites puces élémentaires sur un substrat de report du dispositif, puis une étape de retrait du substrat de support temporaire.
Un mode de réalisation prévoit un dispositif optoélectronique comportant : – un circuit intégré de contrôle formé dans et sur un substrat semiconducteur ; – une pluralité de diodes électroluminescentes inorganiques disposées sur une face du circuit intégré de contrôle ; et – une couche active semiconductrice photosensible s’étendant latéralement entre les diodes électroluminescentes.
Un mode de réalisation prévoit un dispositif optoélectronique comportant un substrat de report, et une pluralité de puces élémentaires fixées et connectées électriquement au substrat de report, chaque puce élémentaire comprenant un dispositif tel que décrit précédemment, le circuit intégré de contrôle étant disposé du côté du substrat de report.
Toutefois, il est également possible de positionner le neurone 24 en périphérie de la matrice de cellules 14.
Il peut aussi être envisagé de réaliser les cellules élémentaires 12 en utilisant des cellules 1T1R dans lesquelles les lignes de sources seraient connectées deux à deux pendant le calcul. Dans une telle configuration, deux cellules 1T1R se comportent pendant le calcul comme une cellule 2T2R.
Par ailleurs, comme cela a été décrit, le circuit neuromorphique 10 est bien adapté pour une implémentation dans un circuit intégré plan, ou bidimensionnel (2D), c’est-à-dire un circuit réalisé sur un seul substrat, les composants électroniques de ce circuit étant réalisés les uns à côté des autres sur ce substrat.
En variante, le circuit neuromorphique 10 est réalisé sur un circuit intégré tridimensionnel (3D) qui correspond à un circuit électronique dont les composants électroniques sont répartis dans plusieurs couches (niveaux ou substrats) distinctes superposées les unes au-dessus des autres et reliées électriquement entre elles.
En particulier, il peut être envisagé des structures tridimensionnelles à nanofils empilés ou avec plusieurs tiers. Dans ce dernier cas, chaque ligne 16 de la matrice de cellules 14 a ses lignes de source SL connectées à un neurone situé sur le tiers supérieur. Il est alors possible d’envisager que les lignes de source SL soient connectées entre elles sur le troisième tiers.
Il est également possible d’envisager des réalisations plus compactes du neurone 24 comme cela est illustré schématiquement par la . Par rapport à l’exemple représenté en , les deux inverseurs en série reliés au pont sont supprimés. La fonction inverseur est ici réalisée en utilisant les commutateurs associés aux mémoires MV1 et MV2 formant les éléments du pont.
Dans cet exemple, les commutateurs sont des transistors de type NMOS. Il est ainsi prévu d’ajouter un transistor PMOS 120 en bout de chaque ligne de source SL. Pour chaque colonne, nous avons donc un transistor PMOS 120 dont le drain est relié à une alimentation Vdd et la grille reliée à la ligne de source SL de la colonne. La source du transistor PMOS 120 est reliée aux drains des commutateurs reliés aux memresistors MV1 et MV2 de cette même colonne, cette liaison constituant l’équivalent de la sortie d’un inverseur formé par le transistor PMOS 120 et les deux commutateurs NMOS ainsi montés en parallèle.
Un autre transistor de type PMOS peut être prévu en bout de chaque ligne de source SL pour pouvoir réinitialiser l’état des éléments du pont, c’est-à-dire les memresistors MV1 et MV2. Ce transistor PMOS complémentaire permet, quand il est activé, de polariser à Vdd la ligne de source et par suite de polariser à gnd la sortie de l’inverseur formé par le transistor PMOS 120 et les commutateurs. Les deux électrodes de chaque memristor sont alors polarisés à Vdd lors de cette phase de réinitialisation des memristor.
Comme seule la manière d’implémenter l’unité logique 48 est modifiée, le fonctionnement du circuit neuromorphique 10 de la est similaire à ce qui a été décrit précédemment.
De plus, ce circuit neuromorphique 10 présente les mêmes avantages auxquels viennent s’ajouter les avantages qui suivent.
Il n’est plus utile d’utiliser les lignes de cellules reliées aux lignes de mot WL 2 et WL 3 . Il est par contre nécessaire de prévoir, en dehors de la matrice de cellules, n transistors PMOS. La surface occupée par le neurone 24 est globalement plus faible.
Cette variante est également intéressante parce que la réalisation physique de l’inversion par un « vrai inverseur CMOS » constitué d’un transistor PMOS et d’un transistor NMOS (les deux commutateurs en parallèle) permet de réaliser une inversion de meilleure qualité. De ce fait, cela permet d’obtenir une meilleure immunité par rapport à la variabilité des memristors, et donc une meilleure fiabilité des calculs effectués.
De plus, il n’est plus utile de mettre en œuvre la procédure permettant de passer des cellules 2T2R non formées à deux inverseurs comme décrite en référence aux figures 17 à 19.
Cela permet de gagner en simplicité de mise en œuvre du circuit neuromorphique 10.
Procédé pour normaliser la variabilité d’une image, application de ce procédé à la détection d’anomalie et système d’inspection visuelle implémentant cette détection Domaine de l’invention La présente invention vise un procédé pour normaliser la variabilité d’une image. Elle vise également une application de ce procédé de normalisation à la détection d’anomalie, ainsi qu’un système d’inspection visuelle implémentant cette application de détection.
Le domaine de l’invention est plus particulièrement celui du contrôle qualité en production industrielle automatisée.
Le traitement thermique 40 peut être réalisé sous vide ou sous pression.
Dans un mode de réalisation où le traitement thermique d’imprégnation 40 permet la fusion de la composition solide, des phénomènes de capillarité permettent d’améliorer encore l’imprégnation de la porosité interne de la pièce par la composition fondue.
L’association de la couche obtenue grâce à la composition d’imprégnation et de la composition ramollie ou fondue d’un verre de protection permet de réaliser, directement dans la porosité interne de la pièce un revêtement protecteur contre l’oxydation conjuguant un rôle de piège des catalyseurs d’oxydation du carbone et de barrière de diffusion de l’oxygène.
La illustre un procédé selon un autre mode de réalisation.
Ce procédé comprend les étapes 10, 20, 30 et 40 identiques à celles décrites précédemment.
En particulier, et comme décrit plus haut, l’étape 20 est optionnelle dans le procédé illustré en .
Le procédé décrit en comprend en outre une étape 31 de dépôt d’une deuxième composition solide, identique ou différente de la composition solide déposée au cours de l’étape 30.
Le procédé comprend ensuite une étape de deuxième traitement thermique 41 permettant d’obtenir les mêmes effets que le traitement thermique d’imprégnation, pour la deuxième composition solide déposée au cours de l’étape 31.
Par exemple, si la composition solide utilisée pour l’étape 31 est la même que pour l’étape 30, le deuxième traitement thermique d’imprégnation 41 peut être identique au traitement thermique d’imprégnation 40. Toutefois, lorsque les compositions solides des étapes 30 et 31 sont différentes, les durées et/ou températures des traitements thermiques 40 et 41 peuvent être différentes.
Le procédé de la comprend ensuite une étape de dépôt par voie sèche d’une troisième composition solide 32.
La composition solide déposée par voie sèche au cours de l’étape 32 peut être identique ou différente de celle de l’étape 30 et/ou de celle de l’étape 31.
Le procédé décrit sur la comprend ensuite une étape de troisième traitement thermique 42 permettant d’obtenir le ramollissement ou la fusion de la troisième composition solide, son imprégnation dans la porosité interne de la pièce et la formation d’un troisième verre de protection contre l’oxydation.
Le troisième traitement thermique permet d’obtenir les mêmes effets que le traitement thermique d’imprégnation 40 décrit plus haut, mais pour la troisième composition solide.
Il est également possible, selon un mode de réalisation non illustré, qu’un procédé comprenne une étape d’application d’une composition d’imprégnation 10, éventuellement un traitement thermique préliminaire 20, le dépôt par voie sèche d’une composition solide d’un verre de protection contre l’oxydation 30, un traitement thermique d’imprégnation 40, le dépôt par voie sèche d’une deuxième composition solide d’un verre de protection contre l’oxydation 31 et un deuxième traitement thermique 41, ces étapes pouvant chacune être réalisées comme décrit plus haut.
Dans la réalisation des procédés de l’invention, la quantité de composition solide totale déposée peut être supérieure ou égale à 3,0 mg/cm 2 , voire supérieure ou égale à 6,0 mg/cm 2 .
Dans des modes de réalisation comprenant le dépôt par voie sèche d’une seule composition solide, la quantité de composition solide déposée peut être comprise entre 2,0 et 10,0 mg/cm 2 , voire entre 3,0 et 8,0 mg/cm 2 .
illustre un organigramme des différentes étapes d’un procédé de contrôle d’un ensemble d’objets embarqués dans un véhicule, par exemple le véhicule 10, selon un exemple de réalisation particulier et non limitatif de la présente invention. Le procédé est par exemple mis en œuvre par un ou plusieurs dispositifs embarqués dans le véhicule 10 ou par un ou plusieurs dispositifs 3 de la .
Dans une première étape 41, un ensemble d’objets embarqués dans le véhicule est détecté à partir de données représentatives de chaque objet de l’ensemble d’objets, les données étant obtenues d’une radio-étiquette associée à chaque objet par un dispositif embarqué dans le véhicule et configuré pour lire les données stockées sur la radio-étiquette.
Dans une deuxième étape 42, l’ensemble d’objets détectés est associé au véhicule.
Dans une troisième étape 43, l’ensemble d’objets associé au véhicule est contrôlé en temps réel en fonction des données obtenues de la radio-étiquette associée à chaque objet de l’ensemble d’objets détectés.
Bien entendu, la présente invention ne se limite pas aux exemples de réalisation décrits ci-avant mais s’étend à un procédé de contrôle de livraison d’objets par un ou plusieurs véhicules qui inclurait des étapes secondaires sans pour cela sortir de la portée de la présente invention. Il en serait de même d’un dispositif configuré pour la mise en œuvre d’un tel procédé.
les figures 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1I, 1J, 1K, 1L, 1M, 1N, 1O, 1P, 1Q, 1R, 1S et 1T sont des vues schématiques et partielles illustrant des étapes successives d’un exemple d’un procédé de fabrication d’un dispositif optoélectronique selon un mode de réalisation ;
Selon une autre variante possible, la couche de fixation possède une face inférieure profilée épousant la face supérieure profilée de l’enrobage et une face supérieure plane, et le dissipateur thermique possède une face inférieure plane fixée sur la face supérieure plane de la couche de fixation et une face supérieure plane.
L’espace volumique de chaleur est plus ou moins important en fonction de la taille de la puce.
L’homme du métier saura adapter le profil de la face supérieure de l’enrobage en fonction de la taille de la puce, de ses points chauds de fonctionnement et de l’amélioration de la dissipation thermique souhaitée.
Ainsi selon un mode de réalisation, la portion du profil de la face supérieure profilée de l’enrobage comporte au moins une première zone en creux s’étendant en direction du substrat support et délimitant au moins une première portion de la région réduite de l’enrobage recouvrant au moins partiellement ladite au moins une puce.
Il est également possible que la portion du profil de la face supérieure profilée de l’enrobage comporte au moins une deuxième zone en creux s’étendant en direction du substrat support et délimitant au moins une deuxième portion de la région réduite de l’enrobage située latéralement par rapport à la première portion de la région réduite de l’enrobage.
Le boîtier peut être du type utilisant la technologie de « soudage de fils » (« wire bonding »). Dans ce cas ladite au moins une puce comporte une face inférieure fixée sur ladite face substrat support par une couche de colle et une face supérieure comportant des plages de contact électriquement reliées à des plages de contact de la face du substrat support par des fils de connexion.
L’enrobage enrobe alors également les plages de contacts et les fils de connexion.
En variante le boîtier peut être du type utilisant la technologie dite de « puce retournée » (« Flip chip »). Dans ce cas la puce comporte une face inférieure munie de billes de connexion électriquement conductrices fixées sur ladite face du substrat et noyée dans une couche de sous-remplissage (« underfill »).
La illustre schématiquement une vue en coupe d’un boîtier de circuit intégré BT selon un mode de réalisation de l’invention. Le boîtier BT comprend un substrat support 1 et au moins une puce électronique 2 fixée sur une face supérieure de montage FS du substrat support 1. Le boîtier BT peut également comprendre plusieurs autres puces électroniques.
Cela étant, à des fins de simplification, dans les modes de réalisation décrits ici, une seule puce 2 est représentée.
En fonctionnement, la puce électronique 2 présente des points chauds. Ces points chauds dégagent de la chaleur dans un espace volumique de chaleur.
A l’étape S2 de la , des tranchées 40 sont gravées à travers la couche diélectrique 32 jusqu’à atteindre le substrat 31. Ces tranchées 40 peuvent être formées grâce à une technique de gravure anisotrope, telle que la gravure ionique réactive (ou RIE, pour « reactive ionic etching » en anglais). Chaque tranchée 40 présente de préférence une largeur L1 comprise entre 20 nm et 100 nm, une longueur comprise entre 50 µm et 2000 µm et une profondeur P1 comprise entre 50 nm et 300 nm. La largeur L1, aussi appelée « dimension critique », est la plus petite dimension des tranchées 40 dans un plan parallèle à la face principale du substrat 31 (celle sur laquelle est disposée la couche diélectrique 32). Elle est ici mesurée dans le plan de coupe de la . La longueur des tranchées 40 est mesurée perpendiculairement au plan de coupe de la . La profondeur P1 des tranchées 40 est mesurée perpendiculairement à la face principale du substrat 31.
Avantageusement, les tranchées 40 s’étendent en outre dans une partie du substrat 31, comme cela est représenté sur la . La profondeur P1’ des tranchées 40 au sein du substrat 31 est de préférence comprise entre 50 nm et 200 nm.
A l’étape S3 de la , des premières cavités 50 sont formées dans le substrat 31 en le gravant de manière isotrope et sélective par rapport à la couche diélectrique 32. Par exemple, un plasma CF 4 /N 2 /O 2 peut être utilisé pour graver (de manière isotrope) un substrat 31 en silicium sélectivement par rapport à une couche diélectrique 32 en SiO 2 .
Les premières cavités 50 dans le substrat 31 communiquent avec les tranchées 40 dans la couche diélectrique 32. En effet, le substrat 31 est gravé en partant des tranchées 40. Lorsque celles-ci débouchent sur la face supérieure du substrat 31, les premières cavités 50 ont globalement la forme d’un demi-cylindre. Lorsque les tranchées 40 s’étendent en outre partiellement dans le substrat 31, les premières cavités 50 ont une forme plus allongée et s’étendent plus profondément dans le substrat 31.
De préférence, chacune des premières cavités 50 présente une largeur L2 comprise entre 200 nm et 5000 nm et une profondeur P2 comprise entre 100 nm et 2500 nm. La longueur des premières cavités 50 est sensiblement égale à la longueur des tranchées 40, par exemple comprise entre 50 µm et 2000 µm.
Les tranchées 40 peuvent avoir des dimensions identiques, bien que cela ne soit pas nécessaire à l’obtention des première cavités 50. De la même façon, les premières cavités 50 peuvent avoir des dimensions identiques (tel est le cas lorsque les tranchées 40 ont des dimensions identiques).
Ensuite, à l’étape S4 de la , une couche de piégeage des charges électriques mobiles 60 est formée sur des parois des premières cavités 50 et sur des parois latérales des tranchées 40. Une couche de piégeage des charges électriques mobiles désigne une couche comprenant des pièges susceptibles de capturer des charges électriques mobiles.
La couche de piégeage 60 présente avantageusement une résistivité électrique supérieure à 50 Ω.cm pour des fréquences comprises entre 100 MHz et 100 GHz. Ainsi, la couche de piégeage 60 empêche ou limite significativement la propagation de signaux électriques dont la fréquence est comprise entre 100 MHz et 100 GHz.
La couche de piégeage 60 est déposée de manière à boucher les tranchées 40 dans la couche diélectrique 32, fermant ainsi les premières cavités 50 dans le substrat 31. De préférence, une technique de dépôt conforme telle que le dépôt chimique en phase vapeur à basse pression (ou LPCVD, pour « low pressure chemical vapor deposition » en anglais) est employée lors de l’étape S4. La couche de piégeage 60 est alors d’épaisseur constante, de préférence comprise entre 10 nm et 50 nm, et suit les contours du substrat 31 et de la couche diélectrique 32. En particulier, la couche de piégeage 60 recouvre toutes les parois latérales des tranchées 40 et toutes les parois des premières cavités 50. Elle s’étend également à la surface de la couche diélectrique 32.
En revanche, la couche de piégeage 60 ne remplit pas entièrement les premières cavités 50. La partie restante des premières cavités 50 est remplie d’un gaz ou d’un mélange gazeux, par exemple d’air ou d’autres gaz introduits dans le réacteur de dépôt. La pression qui règne dans les premières cavités 50 peut être très faible (elle est notamment fonction des pressions partielles des gaz introduits dans le réacteur de dépôt), afin d’arriver à une configuration de quasi-vide. Elle est de préférence comprise entre 1 Pa et 100 Pa.
La couche de piégeage 60 est de préférence formée d’un matériau présentant des propriétés de piégeage des charges électriques mobiles (électrons), tel que le silicium polycristallin.
Alternativement, la couche de piégeage 60 est en un matériau diélectrique, de préférence un oxyde tel que SiO 2 ou un nitrure tel que SiN.
Enfin, l’étape S5 de la est une étape optionnelle consistant à retirer la portion de la couche de piégeage 60 déposée sur la couche diélectrique 32. Ce retrait peut être accompli par gravure, par exemple au moyen d’un plasma, ou par polissage mécano-chimique (CMP).
Ainsi, en référence à la , la structure multicouche 100 comprend : le substrat 31 ; la couche diélectrique 32 disposée sur le substrat 31 ; les tranchées 40 s’étendant à travers la couche diélectrique 32 jusqu’au substrat 31 ; les premières cavités 50 s’étendant dans le substrat 31, depuis l’interface entre le substrat 31 et la couche diélectrique 32 ; la couche de piégeage 60 remplissant entièrement les tranchées 40 dans la couche diélectrique 32 et tapissant des parois des premières cavités 50 aménagées dans le substrat 31 (sans toutefois les remplir entièrement).
Comme il est connu dans le domaine des structures multicouches SOI pour les applications radiofréquences, une couche diélectrique (par exemple en SiO 2 ) sur un substrat semi-conducteur comporte des charges positives. Ces charges sont compensées par des charges négatives venant du substrat, au niveau de l’interface avec la couche diélectrique. Ces charges génèrent une couche de conduction parasite de surface (PSC) dans le substrat sous la couche diélectrique, ce qui diminue la résistivité effective du substrat. Les performances électriques sensibles à la résistivité du substrat (comme la linéarité du signal, le niveau de pertes d'insertion, les facteurs de qualité des composants passifs...) sont donc fortement dégradées par la présence de cette couche de conduction.
Les premières cavités 50 et la couche de piégeage 60 (lorsque cette dernière n’est pas en matériau diélectrique) limitent la surface sur laquelle les charges électriques mobiles s’accumulent. En outre, elles empêchent le mouvement de ces charges électriques dans le substrat 31 à l’interface avec la couche diélectrique 32. Les charges électriques sont obligées de contourner les premières cavités 50, traversant ainsi des zones du substrat 31 de plus forte résistivité (plus les premières cavités 50 sont profondes, plus cet effet de contournement est prononcé). Il en résulte que la résistivité effective du substrat 31 est grandement améliorée.
Dans ce cas, l’attache inférieure 54 peut être de forme complémentaire de celle de la protubérance de la barre de support 36 pour engager mécaniquement la protubérance par complémentarité de forme. En plus ou en variante, l’attache inférieure 54 peut être configurée pour attacher l’élément de couverture 5 à la chape 3 par pincement de la protubérance.
En plus ou en variante, l’élément de couverture 5 est assemblé de manière détachable à la chape 3 par le moyen de fixation 50, en particulier pour pouvoir remplacer l’élément de couverture 5.
En plus ou en variante, l’élément de couverture 5 est également à distance de la surface avant S1 de l’étrier 2, lorsque le frein 1 est en position de repos et que l’étrier 2 est en position avant de repos.
En plus ou en variante, le moyen de fixation 50 comprend un élément de fixation de l’élément de couverture 5 à la chape 3, par exemple de type vis-écrou.
En plus ou en variante, le moyen de fixation 50 comprend une seule attache latérale 52, 53. Le moyen de fixation peut également comporter plusieurs attaches latérales 52, 53 espacées selon la direction verticale V-V, notamment de chaque côté de l’étrier 2.
En plus ou en variante, le moyen de fixation 50 comprend au moins deux attaches inférieures 54 qui sont espacées latéralement pour attacher l’élément de couverture 5 à la barre de support 36.
L’élément de couverture 5 peut également comporter une attache pour attacher l’élément de couverture 5 au nez d’étrier 22.