INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le premier amplificateur 114 est disposé sur la première branche 101, tandis que le deuxième amplificateur 115 est disposé sur la deuxième branche 102. Le premier amplificateur 114 et le deuxième amplificateur 115 sont ainsi agencés pour amplifier selon un gain G, respectivement, le premier rayonnement et le deuxième rayonnement.
L’intégration d’un amplificateur optique à matériaux semi-conducteurs à un guide d’onde est décrite dans le document [1] cité à la fin de la description. Notamment, un tel amplificateur optique à matériaux semi-conducteurs peut comprendre un multi puit quantique formé de couches de InGaAsP. Plus particulièrement, cet amplificateur optique à matériaux semi-conducteurs peut former un guide d’onde hybride couplé avec le guide d’onde de la branche de modulation. Ce couplage peut faire intervenir une section de transition, et notamment un guide d’onde effilé (« tappered waveguide » selon la terminologie Anglo-Saxonne). Plus particulièrement, le couplage peut être adiabatique tel que décrit dans le document [4] cité à la fin de la description.
Par ailleurs, un amplificateur optique à matériaux semi-conducteurs peut être collé ou formé par épitaxie sur un guide d’onde, et notamment un guide d’onde de silicium.
Selon la première variante, l’amplificateur optique à matériaux semi-conducteurs d’une branche de modulation est disposé en aval de la section de modulation de la branche de modulation considérée. En d’autres termes, le premier amplificateur 114 est disposé entre la première section de modulation 105 et la sortie optique intermédiaire 103, tandis que le deuxième amplificateur 115 est disposé entre la deuxième section de modulation 106 et la sortie optique intermédiaire 104.
La illustre une deuxième variante du premier mode de réalisation de la présente invention. Selon cette deuxième variante, l’amplificateur optique à matériaux semi-conducteurs d’une branche de modulation est disposé en amont de la section de modulation de la branche de modulation considérée. En d’autres termes, le premier amplificateur 114 est disposé entre l’entrée optique intermédiaire 103 et la première section de modulation 105, tandis que le deuxième amplificateur est disposé entre l’entrée optique intermédiaire 103 et la deuxième section de modulation 106.
L’agencement des amplificateurs optiques à matériaux semi-conducteurs selon ce premier mode de réalisation permet d’amplifier des rayonnements lumineux modulés en phase uniquement, et non pas en intensité tel que décrit dans le document [1] cité à la fin de la description. En d’autres termes, cet agencement permet de limiter, voire de prévenir, les effets de non linéarité des amplificateurs optiques à matériaux semi-conducteurs.
La présente invention concerne également un deuxième mode de réalisation. A cet égard, la illustre une première variante du deuxième mode de réalisation.
Les circuits électroniques de contrôle des puces élémentaires 153 sont alors remplacés par des circuits électroniques de commande des éléments de capture ou d'actuation, par exemple des circuits de commande des transducteurs ultrasonores en émission et/ou en réception.
A titre de variante, les éléments de capture ou d'action externes aux puces 153 peuvent être des photodétecteurs de nature différente des photodétecteurs D1, par exemple des photodétecteurs organiques. Les circuits électroniques de contrôle des puces élémentaires 153 comprennent alors des circuits de lecture des photodétecteurs externes.
DISPOSITIF D’AFFICHAGE A COMPRESSION ET DECOMPRESSION LOCALES DES DONNEES NUMERIQUES AFFICHEES L’invention concerne le domaine des dispositifs d’affichage à matrice de pixels. L’invention s’applique avantageusement à la réalisation d’écrans de grandes dimensions.
État de la technique antérieure Classiquement, un dispositif d’affichage tel qu’un écran de télévision ou un écran d’ordinateur reçoit un signal vidéo à travers un câble vidéo, par exemple un câble HDMI. Le signal vidéo correspond à un signal numérique codant, sans compression, des valeurs de luminosité à afficher par chaque pixel du dispositif (généralement au moins trois valeurs pour chaque pixel, c’est-à-dire une pour chaque couleur, dans le cas de pixels RVB). Ce signal vidéo est par exemple calculé par une carte graphique d’un dispositif (ordinateur, décodeur, etc.) auquel le dispositif d’affichage est relié par le câble vidéo.
Le signal vidéo reçu par le dispositif d’affichage est en pratique réceptionné par une carte vidéo qui réalise différentes opérations de décodage, de conversion et de distribution de données à destination d’une matrice de pixels du dispositif d’affichage. La carte vidéo peut réaliser tout ou partie d’une conversion numérique-analogique des données destinées à la matrice de pixels. Dans le cas le plus fréquent où la conversion numérique-analogique est réalisée dans la carte vidéo, celle-ci délivre des valeurs analogiques affichables par la matrice de pixels. Dans le cas où la carte vidéo envoie des valeurs numériques aux pixels, la carte vidéo doit assurer la génération d’un ensemble de signaux de contrôle des pixels afin de commander le temps d’affichage de chaque pixel, par exemple avec des signaux de commande de modulation PWM (modulation de largeur d’impulsion) ou BCM (modulation codée binaire). Dans ces exemples de signaux de contrôle des pixels, il n’y a pas de conversion numérique-analogique dans la mesure où chaque pixel est commandé en « tout ou rien » (en anglais « On/Off »), ou autrement dit « émet / n’émet pas ».
Chaque pixel du dispositif d’affichage comprend généralement plusieurs éléments lumineux permettant l’affichage d’un pixel de chacune des images à afficher par le dispositif. Un pixel comporte généralement au moins trois éléments lumineux modulables en intensité et chacun dédié à l’une des couleurs rouge, vert et bleu. Chaque élément lumineux peut comporter soit un émetteur de lumière modulable en intensité directement dans la couleur cible de cet élément (cas de l’OLED) ou composé d’une source de lumière bleue qui est filtrée et/ou additionnée de phosphores pour obtenir la couleur cible (cas d’autres types de LED), soit un modulateur lumineux (cas des cristaux liquides) couplé à un filtre coloré adéquat pour obtenir, à partir d’une lumière blanche émise par une source commune aux pixels, la couleur cible.
Les valeurs analogiques obtenues après conversion numérique – analogique ou les durées d’émission pour chaque pixel sont proportionnelles aux niveaux d’intensité lumineuse à afficher par chacun des éléments lumineux des pixels. Chaque élément lumineux peut être couplé à un transistor de sélection permettant de commander l’affichage du signal lumineux par l’élément lumineux. Le dispositif d’affichage comporte également des circuits d’attaque de ligne (« row driver » en anglais) commandant les transistors de sélection, et des circuits d’attaque de colonnes (« column driver » en anglais) envoyant aux pixels les valeurs correspondant aux données à afficher.
L’augmentation de la résolution des dispositifs d’affichage se traduit par une augmentation du nombre de lignes et de colonnes de la matrice de pixels du dispositif (7680 colonnes et 4320 lignes dans le format 8K), qui a pour conséquence de multiplier le nombre de puces électroniques (formant notamment les circuits d’attaque de ligne et de colonne) autour de la matrice de pixels, ainsi que le nombre de fils nécessaires pour adresser les éléments lumineux des pixels.
De plus, dans le cas d’un dispositif permettant l’affichage de vidéos ou d’images 3D, c’est-à-dire d’affichage en multiscopie, le nombre d’informations envoyées pour chaque pixel est encore plus important compte tenu de la multitude de points de vue de l’image à afficher par le dispositif, ce qui nécessite une multiplication du nombre d’éléments lumineux par pixel, et donc un plus grand nombre de fils nécessaires pour adresser les éléments lumineux des pixels. L’énergie requise pour les éléments lumineux et qui est à transmettre aux pixels est également importante.
Une réduction du nombre de fils nécessaires pour adresser les éléments lumineux des pixels serait judicieuse. Cela s’accompagnerait toutefois d’une augmentation du débit de données à transmettre sur les fils restants.
Un but de la présente invention est de proposer un dispositif d’affichage dont l’architecture permette de réduire la complexité du câblage et le nombre de fils nécessaires pour adresser les éléments lumineux des pixels du dispositif d’affichage, tout en limitant le débit des données transitant sur ces fils.
Pour cela, l’invention propose un dispositif d’affichage comportant au moins :
- une matrice de blocs d’affichage, chaque bloc d’affichage étant configuré pour afficher au moins un pixel d’une image et comprenant plusieurs éléments lumineux et au moins un circuit de pilotage configuré pour générer des signaux de commande des éléments lumineux du bloc d’affichage à partir de données numériques destinées à être affichées par les éléments lumineux du bloc d’affichage ;
- une matrice de circuits de contrôle, chacun couplé et associé à au moins un bloc d’affichage et comportant un premier circuit mémoire principal configuré pour stocker les données numériques destinées à être affichées par les éléments lumineux du bloc d’affichage associé ;
- une carte vidéo comprenant au moins une entrée configurée pour recevoir un signal numérique à afficher par la matrice de blocs d’affichage, et au moins une sortie couplée à la matrice de circuits de contrôle, la carte vidéo étant configurée pour décoder le signal numérique et envoyer aux circuits de contrôle les données numériques destinées à être affichées par les éléments lumineux et encodées dans un format adapté à la matrice de blocs d’affichage ;
Les potentiels RSTHI, RSTLO de commande du premier transistor RST peuvent également être optionnellement abaissés, de la valeur du potentiel Vpixsub1, entre la phase d’intégration et la phase de lecture. Cela permet que les tensions en relatif soient préservées au niveau des pixels 10. Le tableau 3 représente ce cas de figure.
I R Substrat des pixels +Vpixsub1(V) Vpixsub2 (V)=0V VTGmemLO1, VTGmemLO2 0(V) 0(V)-Vpixsub1(V) VTGReadLO1, VTGReadLO2 -1(V) -1(V)-Vpixsub1(V) VTGReadHI1, VTGReadHI2 +2.8 (V) +2.8 (V) -Vpixsub1(V) RSTHI +3.6 (V) +3.6 (V)-Vpixsub1(V) RSTLO +1.3 (V) +1.3 (V)-Vpixsub1(V)
Dans l’exemple des figures 4 et 5, les grilles de transfert, les interrupteurs, et les transistors sont préférentiellement de type MOS.
La représente de manière schématique, le circuit de commande 20 du capteur d'image des figures 1 et 4 selon un mode de réalisation de la présente description. L’exemple de la se base sur le cas où, pendant la phase de lecture, la puissance à fournir par l’alimentation au niveau des grilles TGmem1, respectivement TGmem2, est de préférence nulle.
La représente en particulier la partie du circuit de commande 20 configurée pour générer la tension VTGmem1 appliquée aux grilles de transfert TGmem1 de pixels compris dans des colonnes 500 de pixels (les pixels n’étant pas représentés dans leur globalité, seuls les transistors TGmem1 de certains pixels étant représentés). Le circuit de commande 20 est également configuré pour générer le potentiel Vpixsub appliqué au substrat des pixels des colonnes 500 de pixel, et notamment aux noeuds de substrat des grilles de transfert TGmem1. La représente un exemple avec deux colonnes 500 de pixels, bien qu’en pratique, il peut y avoir plusieurs centaines ou milliers de colonnes 500 alimentées par le circuit de commande 20.
Il existe, par exemple, dans chaque colonne 500 de pixel, une capacité parasite C2 présente entre les grilles de transfert TGmem1 et les noeuds de substrat de ces grilles de transfert TGmem1 (correspondant à la région de substrat 40a). De plus, il existe une capacité C4 entre les noeuds de substrat des grilles de transfert TGmem1 de l’ensemble des colonnes 500 de pixel et le reste du substrat (correspondant au substrat global 40). Bien que cela ne soit pas illustré dans la , le circuit de commande 20 comprend par exemple en outre un circuit similaire pour générer la tension VTGmem2 appliquée aux grilles des transistors TGmem2 des pixels des colonnes 500 de pixels.
Le circuit 20 comprend, dans chaque colonne 500 de pixels, une paire de transistors T4 et T5 reliés en série entre le rail d’alimentation VDD et le rail de potentiel de masse GND. Le transistor T4 est par exemple un transistor PMOS, et le transistor T5 est par exemple un transistor NMOS, et ils sont par exemple couplés en série par leurs drains. Un noeud intermédiaire N2 entre les transistors T4 et T5 est relié, par exemple connecté, aux grilles de transfert TGmem1 des pixels de la colonne 500 de pixels correspondante, et fournit la tension VTGmem1. Les transistors T4 et T5 sont commandés indépendamment l’un par rapport à l’autre. Par exemple, le circuit de commande 20 comprend un circuit de pilotage (DRIVER) 22 configuré pour générer des signaux ST4 et ST5 pour piloter les grilles des transistors T4 et T5 respectivement de chaque colonne, par exemple par l’intermédiaire d’inverseurs.
Le circuit de commande 20 comprend en outre, dans chaque colonne, un interrupteur K1 reliant le noeud N2 à un nœud N4. Le circuit de commande 20 comprend également un interrupteur K3 reliant le nœud N4 au rail de potentiel de masse GND, et un interrupteur K2 connecté entre un noeud N3 et le rail de potentiel de masse GND. Le noeud N3 est relié, par exemple connecté, aux noeuds de substrat des pixels de chaque colonne de pixels, et en particulier au noeuds de substrat des transistors TGmem1, et fournit le potentiel Vpixsub. Le noeud N3 est également relié par un interrupteur K4 à une source de tension 21, qui est par exemple reliée à la masse. La source de tension 21 est configurée pour générer le potentiel Vpixsub1, égale par exemple à environ 300 mV. Une capacité C1 est par exemple connectée entre le nœud N3 et le nœud N4. Cette capacité C1 est réalisée par exemple par un condensateur externe au circuit de commande 20. Les interrupteurs K1, K2, K3 et K4 sont par exemple commandés par des signaux de commande respectifs SK1, SK2, SK3 et SK4, ces signaux étant générés par exemple par le circuit de pilotage 22. Les interrupteurs K1, K2, K3, K4 sont par exemple réalisés par des transistors par exemple de type MOS.
Pendant la phase d’intégration des pixels des colonnes 500 de pixels, les interrupteurs K1 et K2 sont par exemple à l’état bloqué, et les interrupteurs K3 et K4 sont par exemple à l’état passant, de sorte que le noeud N3, et donc le potentiel Vpixsub, sont au niveau Vpixsub1. A l’intérieur de chaque colonne de pixels 500 les transistors T4 et T5 sont pilotés en alternance afin d’activer et désactiver les grilles de transfert TGmem1.
Pour passer à la phase de lecture, les interrupteurs K1 à K4 sont commandés de sorte que le potentiel Vpixsub soit réduit, par exemple à 0 V, et la tension VTGmem1 soit réduite, par exemple à -300 mV, comme cela va maintenant être expliqué plus en détail avec référence à la .
La est un chronogramme représentant un exemple des signaux dans le circuit de commande 20 de la . La représente en particulier un exemple du signal de tension VTGmem1 en fonction de l’activation des transistors T4 et T5 par les signaux de commande ST4 et ST5, et des interrupteurs K1, K2, K3, K4 par les signaux de commande SK1, SK2, SK3 et SK4. Par convention, l’état des interrupteurs décrits en relation avec la est à l’état passant quand la commande est à l’état haut, bien que l’inverse puisse être réalisé en pratique.
La illustre quelques cycles de commutation des transistors T4 et T5 pendant une dernière partie de la phase d’intégration. A la fin de la phase d’intégration, les signaux ST4 et ST5 sont au niveau haut de manière que la sortie VTGmem1 soit au niveau bas, les signaux SK1 et SK2 sont par exemple au niveau bas, de sorte que les interrupteurs K1 et K2 soient à l’état bloqué, et les signaux SK3 et SK4 sont par exemple au niveau haut, de sorte que les interrupteurs K3 et K4 soient à l’état passant. Les transistors T4 et T5 sont pilotés en alternance afin d’activer et désactiver les grilles de transfert TGmem1.
Lors du passage de la phase d’intégration à la phase de lecture, les transistors T4 et T5 sont pilotés indépendamment, à un instant de temps t1 dans la , de sorte à être tous les deux dans un état bloqué en mettant respectivement la tension ST4 à la grille du transistor T4 à l’état haut et la tension ST5 à la grille du transistor T5 à l’état bas. En d’autres termes, il s’agit de mettre en état haute impédance l’étage de puissance réalisé par les transistors T4 et T5.
Ensuite, à un instant de temps t2 après l’instant t1, le signal SK4 est amené à l’état bas, afin d’échantillonner une tension égale à Vpixsub1 aux bornes de la capacité C1.
Ensuite, à un instant de temps t3 après l’instant t2, le signal SK3 est amené à l’état bas, afin de rendre la capacité C1 flottante.
Ensuite, à un instant de temps t4 après l’instant t3, les signaux SK1 et SK2 sont amenés à l’état haut l’un après l’autre ou de façon simultanée, de sorte que le noeud N3 soit à la masse (0 V), et la tension VTGmem1 devienne négative d’environ le niveau de tension fourni par la source de tension 21. Par exemple, si le niveau de tension fourni par la source de tension 21 est d’environ 300 mV, la tension VTGmem1 devient égale à environ -300 mV. La phase de lecture peut alors démarrer, pendant laquelle les transistors T4 et T5 restent à l’état bloqué.
Selon un mode de réalisation, le motif en résine formé pour chaque niveau du site d’assemblage est dimensionné pour que les poteaux isolants comprennent des poteaux isolants aux bords du site d’assemblage plus larges dans la au moins une direction du plan principal que les poteaux isolants situés entre lesdits bords.
Selon un mode de réalisation, le motif en résine formé pour au moins le premier niveau du site d’assemblage est dimensionné pour former sur la zone périphérique du support des poteaux complémentaires dans la couche isolante.
Selon un mode de réalisation particulier, les poteaux complémentaires sont configurés pour diminuer la mouillabilité de la zone périphérique par rapport à la mouillabilité du site d’assemblage. Par exemple, les poteaux complémentaires présentent une largeur dans une direction du plan principal comprise entre 0,5 µm et 1 µm, une hauteur comprise entre 50 nm et 2 µm, et deux poteaux complémentaires adjacents sont distants d’un écartement compris entre 0,5 µm et 2 µm dans ladite direction.
Selon un mode de réalisation, la formation d’un premier niveau du site d’assemblage comprend : - une étape de formation d’une couche isolante en un premier matériau diélectrique sur le support ; puis - une étape de photolithographie adaptée pour former un motif en résine sur la couche isolante ; puis - une étape de gravure depuis la face de la couche isolante recouverte par le motif formant masque de gravure, de manière à former une pluralité de tranchées dans ladite couche isolante séparées entre elles par des poteaux isolants en le premier matériau diélectrique ; puis - une étape de retrait du motif ; puis - une étape de formation d’une couche conductrice en un premier matériau métallique sur la face gravée de la couche isolante de manière à au moins remplir les tranchées, le premier matériau métallique inséré dans les tranchées formant des plots conducteurs séparés entre eux par les poteaux isolants ; puis - une étape de polissage, par exemple mécanochimique, de la couche conductrice, ladite étape de polissage étant adaptée à faire affleurer les plots conducteurs au même niveau que les poteaux isolants de la couche isolante gravée.
Le premier matériau métallique est par exemple du cuivre ou du cobalt.
Selon un mode de réalisation, la formation d’un premier niveau du site d’assemblage comprend : - une étape de formation d’une couche conductrice en un deuxième matériau métallique sur le support ; puis - une étape de photolithographie adaptée pour former un motif en résine sur la couche conductrice ; puis - une étape de gravure depuis la face de la couche conductrice recouverte par le motif formant masque de gravure, de manière à former une pluralité de tranchées dans la couche conductrice et des plots conducteurs en le deuxième matériau métallique séparés entre eux par lesdites tranchées ; puis - une étape de retrait du motif ; puis - une étape de formation d’une couche isolante en un deuxième matériau diélectrique sur la face gravée de la couche conductrice de manière à au moins remplir les tranchées, le deuxième matériau diélectrique inséré dans lesdites tranchées formant des poteaux isolants isolant les plots conducteurs entre eux ; puis - une étape de polissage, par exemple mécanochimique, de la couche isolante, ladite étape de polissage étant adaptée à faire affleurer les poteaux isolants au niveau des plots conducteurs.
Le deuxième matériau métallique est par exemple de l’aluminium, du tungstène, ou un alliage à base d’aluminium et de cuivre ou d’aluminium et de silicium.
Selon un mode de réalisation, la formation du premier niveau du site d’assemblage comprend, préalablement à l’étape de formation de la couche isolante en le premier matériau diélectrique ou de la couche conductrice en le deuxième matériau métallique, une étape de formation d’une couche d’arrêt de gravure sur le support, par exemple une couche en nitrure de silicium.
Selon un mode de réalisation, les étapes de formation du premier niveau du site d’assemblage sont réitérées au moins une fois de manière à former un autre niveau de site d’assemblage comprenant d’autres plots conducteurs et d’autres poteaux isolants, lesdits autres plots conducteurs, respectivement lesdits autres poteaux isolants, étant disposés au droit des plots conducteurs, respectivement des poteaux isolants, du niveau du site d’assemblage précédemment formé. Selon un exemple, ledit procédé comprend une étape préalable de formation d’une couche d’arrêt de gravure sur le niveau du site d’assemblage précédemment formé.
Selon un mode de réalisation, le procédé de fabrication comprend une étape complémentaire de photolithographie adaptée à recouvrir le site d'assemblage d'un motif complémentaire en résine, ledit motif complémentaire débordant d’une dimension par exemple comprise entre 1 nm et 1 µm, par exemple 300 nm, de part et d’autre dudit site d’assemblage au-dessus de la zone périphérique.
Selon un mode de réalisation particulier, le procédé de fabrication comprend, ultérieurement à l’étape complémentaire de photolithographie, une étape complémentaire de gravure, de préférence humide, d’une partie de la au moins une couche conductrice localisée sur la zone périphérique.
Selon un mode de réalisation particulier, le procédé de fabrication comprend une étape, ultérieure à l’étape complémentaire de photolithographie et, le cas échéant, à l’étape complémentaire de gravure, de formation d'une couche, d’épaisseur par exemple comprise entre 1 et 300 nm, en un matériau hydrophobe sur la zone périphérique, le matériau hydrophobe étant par exemple un matériau fluoré, de préférence fluorocarboné.