INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Dans cet exemple, les LED 123 sont commandées au moyen de signaux de consigne numériques à codage binaire, par exemple selon un procédé de commande de type PWM (de l'anglais "Pulse Width Modulation" – modulation en largeur d'impulsion), par exemple du type décrit dans la demande de brevet EP3079142 précédemment déposée par le demandeur. Chacun des sous-pixel R, G et B comprend un circuit mémoire 401 (MEM), par exemple une mémoire SRAM (de l'anglais "Statique Random Access Memory" – mémoire statique à accès aléatoire) ou une bascule de type D, adapté à mémoriser une suite de valeurs binaires (0 ou 1) définissant respectivement un état bloqué ou passant du transistor SW, et donc un état éteint ou allumé de la LED 123 du sous-pixel. A titre de variante, le circuit mémoire 401 peut comprendre un simple interrupteur et une capacité à faible fuite. Chaque circuit mémoire comprend un noeud de sortie relié, par exemple connecté, à un noeud de commande (grille) du transistor SW. Dans cet exemple, chacun des sous-pixels R, G et B comprend en outre une bascule D 403 ayant un noeud d'entrée de données D, un noeud de sortie de données Q relié, par exemple connecté, à un noeud d'entrée du circuit mémoire 401 du sous-pixel, et un noeud de commande CK relié, par exemple connecté, à la borne P4 d'application du signal de commande SELECT. Dans cet exemple, les bascules 403 des différents sous-pixels de la puce sont reliées en série. Plus particulièrement, dans l'exemple représenté, la bascule 403 du sous-pixel R a son noeud d'entrée de données D relié, par exemple connecté, à la borne P2 d'application du signal de données d'émission DATA_D, la bascule 403 du sous-pixel G a son noeud d'entrée de données D relié, par exemple connecté, au noeud Q de sortie de la bascule 403 du sous-pixel R, et la bascule 403 du sous-pixel B a son noeud d'entrée de données D relié, par exemple connecté, au noeud Q de sortie de la bascule 403 du sous-pixel G.
Dans cet exemple, le circuit READ de lecture du photodétecteur 211 comprend trois transistors MOS à canal N RST, SF et RD. Le transistor RST a son drain relié, par exemple connecté, à la borne P1 d'application du potentiel d'alimentation haut VDD et sa source reliée, par exemple connectée, à la borne P6 de cathode du photodétecteur 211 (électrode EL1 dans l'exemple des figures 2 et 3A à 3E). Dans cet exemple, la grille du transistor RST est connectée au drain de ce même transistor. Le transistor SF a son drain relié, par exemple connecté, à la borne P1 et sa source reliée, par exemple connectée, au drain du transistor RD. Le transistor SF a sa grille reliée, par exemple connectée, à la source du transistor RST. Le transistor RD a sa source reliée, par exemple connectée, à la borne P3 de fourniture du signal de sortie DATA_S du photodétecteur. La grille du transistor RD est reliée, par exemple connectée, à la borne P4 d'application du signal de commande SELECT.
La est un diagramme illustrant de façon schématique le fonctionnement de la puce élémentaire de pixel 153 de la . La représente plus particulièrement l'évolution, en fonction du temps, des signaux SELECT, DATA_S, DATA_D, et des signaux MEM(R), MEM(G) et MEM(B) contenus respectivement dans les mémoires MEM des sous-pixels R, G et B.
Dans cet exemple, des signaux de consigne d'émission respectifs DATA R, DATA G et DATA B des LED 123 des sous-pixels R, G et B sont des signaux numériques multiplexés temporellement sur la borne P2 (signal DATA_D). A chaque front montant du signal SELECT, un bit de donnée d'émission du signal DATA_D est transmis de la borne P2 à la mémoire 401 du sous-pixel R, le bit de données d'émission précédent est transmis de la borne de sortie Q de la bascule D 403 du sous-pixel R à la mémoire 401 du sous-pixel G, et le bit de données d'émission précédent est transmis de la borne de sortie Q de la bascule D 403 du sous-pixel G à la mémoire 401 du sous-pixel B. Ainsi, trois périodes du signal SELECT sont nécessaires pour transmettre trois signaux de consigne respectivement aux trois sous-pixels R, G et B du dispositif d'affichage.
La configuration en diode du transistor RST fonctionnant en régime de faible inversion implique une réponse logarithmique de la tension sur sa source en fonction du courant qui traverse son canal, dans ce cas le photocourant généré par la photodiode 211. Ainsi, le circuit de lecture READ met en oeuvre une lecture logarithmique du photo-courant généré par le photodétecteur 211. A chaque période d'activation du signal SELECT, le transistor RD du circuit de lecture READ est rendu passant. Le signal DATA_S fourni sur la borne de sortie P3 est alors une tension analogique représentative de la luminosité instantanée reçue par le photodétecteur 211 du pixel. Le signal DATA_S peut être lu et numérisé en pied de colonne. A titre d'exemple, à chaque mise à jour des signaux de consigne d'émission des sous-pixels R, G et B de la puce, le signal DATA_S du pixel peut être lu successivement trois fois et une moyenne des trois valeurs peut être réalisée, de façon à minimiser le bruit de lecture.
La est un schéma électrique des circuits d'un autre exemple d'une puce élémentaire de pixel 153 d'un dispositif d'affichage interactif du type décrit ci-dessus.
Dans cet exemple, la puce élémentaire 153 comprend neuf plots de connexion 131 distincts destinés à être connectés respectivement à neuf plages métalliques de connexion distinctes P1, P2, P3, P4, P5, P6, P7, P8 et P9.
Les interconnexions des bornes P1, P2, P3, P4 et P5 des différents pixels en lignes et en colonnes sont identiques ou similaires à ce qui a été décrit précédemment. Comme dans l'exemple précédent, la borne P6 est connectée à l'électrode inférieure (cathode) du photodétecteur 211 du pixel. Dans cet exemple, les bornes P7 des pixels d'une même colonne sont interconnectées via une même piste conductrice de colonne, par exemple formée dans le niveau M1 du substrat de report. De façon similaire, les bornes P8 des pixels d'une même colonne sont interconnectées via une même piste conductrice de colonne, par exemple formée dans le niveau M1 du substrat de report. De plus, dans cet exemple, les bornes P9 des pixels d'une même ligne son interconnectées via une même piste conductrice de ligne, par exemple formée dans le niveau M2 du substrat de report. La personne du métier saura adapter en conséquence la réalisation du substrat de report 200 du dispositif.
Comme dans l'exemple de la , la puce 153 de la comprend trois sous-pixels d'affichage R, G et B adaptés à émettre dans trois gammes de longueurs d'onde différentes, par exemple adaptés à émettre respectivement de la lumière rouge, de la lumière verte et de la lumière bleue. La puce 153 comprend en outre un circuit READ de lecture d'un signal représentatif d'une intensité lumineuse reçue par le photodétecteur 211 du pixel.
La puce 153 de la diffère de la puce 153 de la en ce que, dans l'exemple de la , les signaux de consigne d'émission DATA R, DATA G et DATA B des différents sous-pixels R, G et B ne sont pas multiplexés temporellement sur une même borne d'entrée de données de la puce, mais sont appliqués en parallèle respectivement sur les bornes P2, P7 et P8.
Ainsi, dans l'exemple de la , les bascules 403 des sous-pixels de la puces 153 de la sont omises. Dans chacun des sous-pixels R, G et B, le circuit mémoire 401 a un noeud d'entrée de données relié, par exemple connecté, à la borne d'entrée de données P2, respectivement P7, respectivement P8 du sous-pixel, et un noeud de commande relié, par exemple connecté, à la borne P4 d'application du signal de commande SELECT.
La puce 153 de la diffère en outre de la puce 153 de la en ce que, dans l'exemple de la , la grille du transistor de réinitialisation RST du circuit de lecture READ n'est pas reliée au drain du transistor RST, mais est connectée à la borne P9, sur laquelle est appliquée un signal de commande de réinitialisation RESET.
Les droits d’accès des tâches logicielles sont typiquement prévus pour des raisons de sécurité lorsqu’un système d’exploitation sécurisé planifie une tâche consommant une tranche de mémoire occupée par une autre tâche.
Les enchainements de tâches s’exécutant ayant des droits d’accès hiérarchiquement plus élevés peuvent utiliser des tranches de mémoire des enchainements de tâches ayant des droits d’accès hiérarchiquement plus faibles.
La mémoire est mappée uniquement pour interdire aux tâches ayant des droits d’accès inférieurs d’accéder aux tranches de mémoire réservées à des droits d’accès hiérarchiquement supérieurs pendant que tâches ayant des droits d’accès supérieurs utilisent ces tranches de mémoire.
Lorsque ces tranches de mémoire sont « cachable », c’est-à-dire qu’il est possible de les précharger dans une mémoire cache qui est une mémoire intermédiaire de travail à accès rapide, avant d’être utilisées par le processeur, il est classiquement nécessaire de vider les lignes de cache contenant ces tranches de mémoire pour définir de nouveaux droits d’accès pour ces tranches de mémoire.
On se réfère à cet égard aux figures 1A et 1B.
La représente un état 110 des droits d’accès d’un exemple de microcontrôleur. Les droits d’accès sont gérés par une unité de traitement (ou « processeur ») CPU et par une unité de protection de mémoire MPU/MMU, qui définissent un droit d’accès inférieur « non-privilégié » NPriv à la tâche active (dans l’état 110, la tâche active est la tâche Tsk_B), afin de garantir que la tâche active Tsk_B ne pourra pas accéder au code et aux données des autres tâches Tsk_A, Tsk_C, qui sont attribuées d’un droit d’accès « privilégié » Priv.
En effet, en plus du processeur CPU et de l’unité de protection de mémoire MPU/MMU, un pare-feu matériel FWL contrôle et protège l’accès aux différentes régions OS, Dat_A, Dat_B, Dat_C de la mémoire MEM. Le pare feu FWL permet en outre de contrôler et protéger des accès aux différentes régions de mémoire par différents périphériques pilotés par les tâches exécutées.
Le pare-feu FWL peut être dynamiquement programmé de manière à suivre la programmation des droits d’accès Priv, NPriv des tâches exécutées. Ce type de pare-feu dynamique permet notamment d’empêcher l’accès à des données Dat_A de la mémoire MEM relatives à l’une des tâches (par exemple la tâche Tsk_A, dont le code programme peut être la propriété d’un tiers), par une autre tâche lors de son exécution (par exemple la tâche Tsk_B dont le code programme peut être la propriété d’un autre tiers).
Dans cet état 110, seule la tâche B a été exécutée. La mémoire cache CCH ne contient que le code et les données de la tâche Tsk_B, et aussi du système d’exploitation OS.
La représente un état 120 dans lequel les droits d’accès de l’état 110 ont été modifiés, de sorte que la tâche Tsk_A est devenu la tâche active.
Ainsi, la tâche Tsk_A est attribuée d’un droit d’accès « non-privilégié » NPriv, tandis que la tâche Tsk_B est attribuée d’un droit d’accès « privilégié » Priv.
L’unité de protection de mémoire MPU/MMU et le pare-feu FWL sont reconfigurés suivant cette modification.
Cela étant, les lignes de cache qui contiennent des informations sur la tâche B sont toujours marquées d’un attribut « non-privilégié » NP dans la mémoire cache.
En cas d’éviction d’une ligne de cache, c’est-à-dire lorsqu’une ligne de la mémoire cache allouée à la tâche précédemment active Tsk_B est réallouée à la tâche active courante Tsk_A, alors les données contenues dans cette ligne devraient être écrites dans la région Dat_B de la mémoire MEM réservée à la tâche précédemment active Tsk_B.
Or, le pare-feu FWL détecte un accès illégal et bloque l’accès en écriture de la ligne de mémoire cache ayant un attribut NP (non-priviligié) étant donné que les droits d’accès de la tâche Tsk_B sont devenus privilégiée Priv lors de l’exécution de la tâche Tsk_A.
Une solution actuelle est de vider la mémoire cache CCH avant chaque reconfiguration de l’unité de protection de mémoire MPU/MMU et du pare-feu FWL, ou bien de ne pas autoriser l’utilisation de la mémoire cache CCH pour les régions de mémoire MEM relatives à certaines tâches (par exemple la région Dat_B de la tâche Tsk_B).
Le canal ZCH du transistor d’état est avantageusement un canal surfacique de sorte qu’il puisse être possible de pouvoir bloquer la conduction du canal par application d’une tension de commande acceptable sur la grille de commande du transistor d’état.
L’énergie d’implantation des dopants définit la profondeur du canal ZCH. A titre indicatif, cette énergie peut être comprise entre 5keV et 100keV conduisant alors à une profondeur de canal de l’ordre de 100 nm.
Dans le cas d’un canal de type de conductivité N, les dopants implantés peuvent être par exemple de l’arsenic As, et la concentration de dopants détermine la tension de seuil Vth0 du transistor d’état d’une cellule mémoire à l’état vierge. Le transistor d’état est ici configuré pour avoir une telle tension de seuil Vth0 négative. A cet égard, on peut utiliser une dose de dopants implantés comprise entre 10 12 atomes/cm 2 et 10 14 atomes/cm 3 .
Avec une telle dose de dopants on peut obtenir une tension Vth0 négative comprise par exemple entre -1 volt et -0,5 volt.
Sur la , on a représenté schématiquement les différentes tensions de seuil Vthe, Vth0 et Vthp correspondant respectivement par exemple à des cellules-mémoires effacées, vierges et programmées.
En mode de lecture, on peut appliquer une tension de lecture nulle sur la grille de commande CG du transistor d’état et appliquer une tension positive sur la ligne de bits BL.
Le transistor d’état étant à appauvrissement avec une tension Vth0 négative, il est normalement passant pour une cellule mémoire vierge, c’est-à-dire lorsqu’aucune charge n’est présente dans la grille flottante.
Il ressort alors de la qu’un transistor d’état d’une cellule mémoire effacée sera passant tandis que le transistor d’état d’une cellule mémoire programmée sera bloqué. Et, le fait d’appliquer une tension nulle sur la grille de commande et par conséquent sur la grille flottante FG du transistor d’état, n’induit pas de stress en lecture (« read stress »).
Par ailleurs la programmation ou l’effacement d’un transistor à grille flottante s’effectue ici par l’injection ou l’extraction des charges électriques dans la grille du transistor par injection d’électrons chauds au moyen de haute(s) tension(s).
Plus particulièrement, l'effacement d'une cellule mémoire est assuré en combinant une tension positive appliquée au substrat à une tension négative appliquée à la grille de commande de son transistor d’état à grille flottante.
En ce qui concerne la cellule jumelle, si l’on souhaite qu’elle ne soit pas simultanément effacée, on applique une tension positive sur la grille de commande de son transistor d’état.
La programmation d'une cellule mémoire peut être assurée par exemple en appliquant une tension positive à la ligne de bit concernée, en appliquant une tension nulle au substrat, et une tension positive sur la grille de commande de son transistor d’état à grille flottante.
La sélection d’une telle cellule mémoire à programmer s’effectue en appliquant une tension positive supérieure à la tension de seuil du transistor d’état, sur la ligne de mot concernée.
En ce qui concerne la cellule jumelle, si l’on souhaite qu’elle ne soit pas simultanément programmée, on applique une tension faiblement négative, par exemple -0,5 Volt ou -1 Volt, ou nulle sur la grille de commande de son transistor d’état.
Enfin, comme indiqué ci-avant, la lecture d'une cellule mémoire est assurée en appliquant une tension nulle à la grille de commande CG de son transistor d’état, ainsi qu'une tension positive à la ligne de bit correspondante.
La sélection d’une telle cellule mémoire à lire s’effectue en appliquant une tension positive supérieure à la tension de seuil du transistor d’état, sur la ligne de mot concernée.
Le fluide caloporteur pénètre dans la batterie par l’entrée de fluide caloporteur 111. Il circule dans le collecteur de distribution 115, à partir duquel il est distribué dans les sous-collecteurs de distribution 153. A partir d’un sous-collecteur de distribution 153, il est distribué dans les canaux de circulation en U 145, à travers les passages 161 ménagées sous la barre de blocage 85. Il circule dans les canaux de circulation en U 145 au contact des trois petites faces 15, 17 de la cellule de stockage d’électricité 7 correspondante, jusqu’au sous-collecteur d’évacuation 155 correspondant.
Il passe du canal de circulation en U 145 au sous-collecteur d’évacuation 155 à travers les passages 161 situées sous la barre de blocage 85 opposée.
Le fluide caloporteur suit ensuite chaque sous-collecteur d’évacuation 155 jusqu’au collecteur d’évacuation 117, puis jusqu’à la sortie de fluide caloporteur 113.
Selon un aspect avantageux applicable à tous les modes de réalisation et toutes les variantes décrits plus haut, des éléments de rigidification 165 sont fixés sur les poutres transversales d’extrémité 33 (figures 10 et 11).
Par exemple, au moins un élément de rigidification 165 est fixé sur une grande face extérieure de chaque poutre transversale d’extrémité 33, c’est-à-dire sur la grande face tournée vers l’extérieur du compartiment 37 délimité par la poutre transversale d’extrémité 33.
L’élément de rigidification 165 est par exemple un profilé métallique en U, d’orientation transversale, s’étendant sur toute la longueur de la poutre transversale d’extrémité 33 et soudé à la poutre transversale d’extrémité 33.
Les éléments de rigidification 165 permettent d’empêcher le flambage des poutres transversales 33. Le bloc constitué par les poutres 33, 35 et les modules 5 devient alors assez rigide, du fait de l’absence de jeu entre les poutres 33, 35 et les modules 5, et du fait que les éléments de rigidification 165 empêchent le flambage des poutres transversales 33.
Les éléments de rigidification 165 confèrent notamment à ce bloc une bonne résistance en cas d’effort transversal, par exemple suite à un choc latéral sur le véhicule 1. Les poutres transversales 33 et les barres de blocage 85 ne présentent en effet pas elles-mêmes une résistance mécanique élevée, car elles ne comportent pas de nervures pouvant augmenter leur résistance au flambage.
De même, en cas d’accélération importante suivant la direction longitudinale L, par exemple en cas de choc longitudinal, les éléments de rigidification 165 vont encaisser l’effort de pression appliqué par les cellules de stockage d’électricité 7 sur les poutres transversales 33.
La batterie de stockage d’électricité 3 décrite ci-dessus présente de multiples avantages.
Elle est avantageusement refroidie par un fluide caloporteur qui circule au contact des cellules. Ceci permet de refroidir de manière extrêmement efficace les cellules.
Le fait d’utiliser des éléments en résine qui comportent des parties placées à cheval sur les poutres transversales permet de revêtir de manière commode les deux grandes faces de ces poutres transversales.
Le fait que ces mêmes éléments en résine comportent également des ailes latérales, prolongeant les ailes centrales et définissant le fond des compartiments, permet de revêtir de manière commode le fond des compartiments d’une couche de résine.
Les éléments transversaux en résine peuvent être utilisés pour créer un canal passant sous les faces inférieures des cellules, et distribuant le fluide caloporteur dans des canaux de refroidissement ménagés entre les grandes faces des cellules. Ceci permet d’organiser de manière intelligente la circulation du fluide caloporteur et de créer facilement un collecteur de distribution du fluide dans les canaux de refroidissement.
Les éléments transversaux en résine peuvent également être utilisés pour créer des canaux de circulation du fluide caloporteur au contact des petites faces latérales et inférieures des cellules. Ceci permet d’organiser de manière économique et efficace la circulation du fluide caloporteur au contact des cellules.
Les éléments transversaux en résine sont avantageusement utilisés pour délimiter les collecteurs de distribution et d’évacuation du fluide caloporteur.
Le circuit de liquide 10 peut aussi comprendre une cuve de rinçage 23 destinée à contenir du liquide de rinçage, tel que de l’eau claire, et une voie de rinçage 24 reliant la cuve de rinçage 23 au dispositif de rinçage 12a du système de transfert étanche 12 et comprenant une pompe de rinçage 24a conçue pour aspirer du liquide de rinçage provenant de la cuve de rinçage 23 et pour le refouler vers le dispositif de rinçage 12a du système de transfert étanche 12. La pompe de rinçage 24a est par exemple une pompe à pistons membranes.
Dans la suite de la description, les termes « amont » et « aval » tiennent compte du sens de circulation du liquide dans le circuit de liquide 10, qui est imposé par la pompe de rinçage 24a.
Un capteur de pression 24b peut encore prévu en aval de ou intégré à la pompe de rinçage 24a. Le capteur de pression 24b est conçu pour mesurer une pression du liquide de rinçage circulant le long de la voie de rinçage 24. L’unité de commande 18 ou une unité de commande intégrée à la pompe de rinçage 24a est par exemple conçue pour commander la pompe de rinçage 24a de s’arrêter, lorsque la pression mesurée par le capteur de pression 24b est supérieure ou égale à une pression seuil, et pour commander la pompe de rinçage 24a de fonctionner, lorsque la pression mesurée par le capteur de pression 24b est strictement inférieure à la pression seuil. Cela permet ainsi de s’assurer que la pression en aval de la pompe de rinçage 24a est supérieure ou égale à la pression seuil. La pression seuil est par exemple préenregistrée dans la mémoire de données de l’unité de commande 18 ou de l’unité de commande intégrée à la pompe de rinçage 24a. La pression seuil peut sinon être enregistrée par l’agriculteur dans la mémoire de données de l’unité de commande 18 ou de l’unité de commande intégrée à la pompe de rinçage 24a, via l’interface utilisateur 19 ou une interface utilisateur dédiée à la pompe de rinçage 24a.
Une vanne de rinçage 24c peut encore être prévue le long de la voie de rinçage 24, notamment en aval de la pompe de rinçage 24a. La vanne de rinçage 24c est conçue pour ouvrir et pour fermer la voie de rinçage 24, de manière à autoriser ou empêcher du liquide de rinçage d’alimenter le dispositif de rinçage 12a du système de transfert étanche 12. La vanne de rinçage 24a peut être pilotée manuellement ou par l’unité de commande 18.
La voie de rinçage 24 peut aussi comprendre un clapet anti-retour (non référencé), notamment agencé en amont de la pompe de rinçage 24a, de manière à empêcher un retour de liquide de rinçage vers la cuve de rinçage 23.
Le système de transfert étanche 12 peut aussi être équipé d’un évent 121 communiquant d’une part avec l’air extérieur et d’autre part avec l’intérieur du bidon 14, lorsque le bidon 14 est connecté de manière étanche au système de transfert étanche 12. L’évent 121 permet d’incorporer de l’air à l’intérieur du bidon 14 afin d’éviter toutes déformations ou tous écrasements de ce dernier lors de sa vidange. L’évent 121 peut en outre être équipé d’un clapet anti-retour (non référencé) conçu pour empêcher du produit liquide provenant du bidon 14 de s’échapper par l’évent 121.
Le circuit de liquide 10 comprend par exemple aussi un ensemble de pompage 25, des lignes d’alimentation 26a, 26b, 26c et des lignes de refoulement 27a, 27b, 27c, 27d, 27e, 27f dont la ligne d’incorporation 16 fait partie.
L’ensemble de pompage 25 comprend une pompe principale 25a comprenant elle-même une entrée par laquelle la pompe principale 25a aspire un liquide et au moins une sortie par laquelle la pompe principale 25a refoule le liquide aspiré par l’entrée.
Dans la suite de la description, les termes « amont » et « aval » tiennent compte du sens de circulation du liquide dans le circuit de liquide 10, qui est imposé par la pompe principale 25a.
Les lignes d’aspiration 26a, 26b, 26c sont chacune reliées, en aval, à l’entrée de la pompe principale 25a. Les lignes d’aspiration 26a, 26b, 26c sont ainsi agencées en amont de la pompe principale 25a. La pompe principale 25a peut ainsi aspirer du liquide dans chacune des lignes d’aspiration 26a, 26b, 26c pour le refouler. Les lignes d’aspiration 26a, 26b, 26c sont parallèles entre elles.