Procédé de gestion de droits d’accès de tâches logicielles (Tsk_A, Tsk_B, Tsk_C) exécutées par une unité de traitement (CPU) utilisant une mémoire cache (CCH) pour contenir des données d’exécution desdites tâches dans des emplacements mémoire ayant chacun un attribut (P, NP ; S, NS) représentatif du niveau de droit d’accès (Priv, NPriv ; Sec, NSec) de la tâche respective, le procédé comprenant, en cas de modification des droits d’accès (Priv, NPriv ; Sec, NSec) d’au moins une tâche (Tsk_B), un processus d’actualisation des droits (220 ; 320 ; 400) mis en œuvre par l’unité de traitement (CPU), comprenant une modification des attributs (P, NP ; S, NS) des emplacements de la mémoire cache (CCH) contenant des données d’exécution relatives à ladite au moins une tâche (Tsk_B) et une conservation des données d’exécution contenues dans lesdits emplacements de la mémoire cache (CCH). Procédé selon la revendication 1, dans lequel les droits d’accès (Priv, NPriv ; Sec, NSec) des tâches logicielles sont définis par une unité de gestion des droits d’accès (MPU/MMU ; SAU/MMU). Procédé selon l’une des revendications 1 ou 2, dans lequel un mécanisme de pare-feu (FWL) contrôle un accès à une mémoire (MEM) contenant des données (Dat_A, Dat_B, Dat_C, Dat_shrd) relatives aux tâches logicielles (Tsk_A, Tsk_B, Tsk_C) de façon conditionnée sur les droits d’accès desdites tâches logicielles, le procédé comprenant, en cas de modification des droits d’accès (Priv, NPriv ; Sec, NSec) d’au moins une tâche (Tsk_B ; Dat_shrd), une modification des conditions de l’accès aux données (Dat_B ; Dat_shrd) relatives à ladite au moins une tâche (Tsk_B ; Dat_shrd) du mécanisme de pare-feu, suivant ladite modification des droits d’accès. Procédé selon l’une des revendications précédentes, dans lequel les droits d’accès des tâches logicielles comprennent un niveau privilégié et un niveau non-privilégié (Priv, NPriv), de sorte qu’une tâche de niveau non-privilégié (NPriv) ne peut pas accéder à des données ou des fonctions de niveau privilégié (Priv). Procédé selon l’une des revendications précédentes, dans lequel les droits d’accès des tâches logicielles comprennent un niveau sécurisé et un niveau non-sécurisé (Sec, NSec), de sorte qu’une tâche de niveau non-sécurisé (NSec) ne peut pas accéder à des données ou des fonctions respectivement contenues ou mises en œuvre par un élément matériel de niveau sécurisé (Sec). Procédé selon l’une des revendications précédentes, dans lequel le processus d’actualisation des droits (400) comprend en outre un verrouillage (404) des emplacements de la mémoire cache contenant les données d’exécution relatives à ladite au moins une tâche (Tsk_B), avant ladite modification des attributs respectifs (406), et un déverrouillage (410) après ladite modification des attributs (406). Procédé selon l’une des revendications précédentes, dans lequel le processus d’actualisation des droits (400) comprend en outre une désactivation des interruptions de l’unité de traitement (402-421) pendant tout le processus d’actualisation (400). Procédé selon l’une des revendications précédentes, dans lequel le processus d’actualisation des droits (220 ; 320 ; 400) ne peut être commandé que par une tâche, exécutée par l’unité de traitement, ayant un niveau de droit d’accès hiérarchiquement supérieur ou égal (Priv ; Sec) au niveau de droit d’accès représenté par l’attribut modifié. Circuit intégré comportant une unité de traitement (CPU) configurée pour exécuter des tâches logicielles (Tsk_A, Tsk_B, Tsk_C), une mémoire cache (CCH) configurée pour contenir des données d’exécution desdites tâches logicielles dans des emplacements mémoire ayant chacun un attribut (P, NP ; S, NS) représentatif d’un niveau de droit d’accès (Priv, NPriv ; Sec, NSec) de la tâche respective, dans lequel l’unité de traitement (CPU) est configurée, en cas de modification des droits d’accès d’au moins une tâche (Tsk_B), pour modifier les attributs (P, NP ; S, NS) des emplacements de la mémoire cache (CCH) contenant des données d’exécution relatives à ladite au moins une tâche (Tsk_B), et pour conserver les données d’exécution contenues dans ces emplacements de la mémoire cache (CCH). Circuit intégré selon la revendication 9, comportant une unité de gestion de droits d’accès (MPU ; SAU/MMU) configurée pour définir les droits d’accès (Priv, NPriv ; Sec, NSec) des tâches logicielles (Tsk_A, Tsk_B, Tsk_C). Circuit intégré selon l’une des revendications 9 ou 10, apte à coopérer avec un mécanisme de pare-feu (FWL) configuré pour contrôler un accès à une mémoire (MEM) destinée à contenir des données (Dat_A, Dat_B, Dat_C, Dat_shrd) relatives aux tâches logicielles (Tsk_A, Tsk_B, Tsk_C), de façon conditionnée sur les droits d’accès desdites tâches logicielles, l’unité de traitement étant configurée, en cas de modification des droits d’accès (Priv, NPriv ; Sec, NSec) d’au moins une tâche (Tsk_B, Dat_shrd), pour modifier les conditions de l’accès aux données (Dat_B ; Dat_shrd) relatives à ladite au moins une tâche (Tsk_B, Dat_shrd) du mécanisme de pare-feu (FWL), suivant ladite modification. Circuit intégré selon l’une des revendications 9 à 11, dans lequel les droits d’accès des tâches logicielles comprennent un niveau privilégié et un niveau non-privilégié (Priv, NPriv), l’unité de traitement (CPU) étant configurée de sorte qu’une tâche de niveau non-privilégié (NPriv) ne peut pas accéder à des données ou des fonctions de niveau privilégié (Priv). Circuit intégré selon l’une des revendications 9 à 12, comprenant des éléments matériels de niveau sécurisé (Sec) et des éléments matériels de niveau non-sécurisé (NSec), dans lequel les droits d’accès des tâches logicielles comprennent un niveau sécurisé (Sec) et un niveau non-sécurisé (NSec), et l’unité de traitement (CU) est configurée de sorte qu’une tâche de niveau non-sécurisé (NSec) ne peut pas accéder à des données ou des fonctions respectivement contenues ou mises en œuvre par un élément matériel de niveau sécurisé (Sec). Circuit intégré selon l’une des revendications 9 à 13, dans lequel l’unité de traitement (CPU) est en outre configurée pour verrouiller (404) les emplacements de la mémoire cache contenant les données d’exécution relatives à ladite au moins une tâche, avant ladite modification des attributs respectifs (406), et pour les déverrouiller (410) après ladite modification des attributs (406). Circuit intégré selon l’une des revendications 9 à 14, dans lequel l’unité de traitement (CPU) est en outre configurée pour désactiver les interruptions (402, 412) de l’unité de traitement (CPU) pendant la modification des attributs des emplacements de la mémoire cache (400). Circuit intégré selon l’une des revendications 9 à 15, dans lequel l’unité de traitement (CPU) est configurée de sorte que ladite modification des droits d’accès d’au moins une tâche (Tsk_B), ne peut être commandée que par une tâche, exécutée par l’unité de traitement, ayant un niveau de droit d’accès hiérarchiquement supérieur ou égal (Priv ; Sec) au niveau de droit d’accès représenté par l’attribut modifié. Processus d’actualisation d’au moins un attribut (P, NP ; S, NS) représentatif d’un niveau de droit d’accès (Priv, NPriv ; Sec, NSec) d’un contenu d’un emplacement mémoire respectif d’une mémoire cache (CCH), comprenant, sur commande d’une unité de traitement (CPU), une modification d’au moins un attribut (P, NP ; S, NS), sans modifier le contenu de l’emplacement mémoire correspondant. Dispositif de mémoire cache (CCH), destiné être commandé par une unité de traitement (CPU), comprenant des emplacements mémoire configurés pour avoir chacun un attribut (P, NP ; S, NS) représentatif d’un niveau de droit d’accès (Priv, NPriv ; Sec, NSec) du contenu de l’emplacement mémoire respectif, la mémoire cache (CCH) étant capable, sur commande de l’unité de traitement (CPU), d’effectuer une modification d’au moins un attribut (P, NP ; S, NS) sans modifier le contenu de l’emplacement mémoire correspondant.