Procédé de communication d’une valeur d’une base de temps de référence contenue dans un registre de compteur (RCNT) accessible par une unité de traitement (CPU) de microcontrôleur (MCU) pouvant avoir un fonctionnement en mode veille (VEI) et en mode actif (ACT), comprenant une génération d’un signal d’horloge dit basse fréquence (LPclk) ayant une première fréquence, dans le mode veille et dans le mode actif, et une génération d’un signal d’horloge dit haute fréquence (HSclk) ayant une deuxième fréquence supérieure à la première fréquence, dans le mode actif, dans lequel la valeur de la base de temps de référence est actualisée à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode veille (VEI), et l’accès au registre de compteur (RCNT) est cadencé avec le signal d’horloge haute fréquence (HSclk) dans le mode actif. Procédé selon la revendication 1, dans lequel le registre de compteur (RCNT) inclut un registre de lecture (CNT) accessible en lecture par l’unité de traitement (CPU) et contenant ladite valeur de la base de temps de référence, ainsi qu’un registre de comparaison (CMP) accessible en écriture par l’unité de traitement (CPU) et contenant une valeur d’un instant d’interruption programmé. Procédé selon l’une des revendications 1 ou 2, dans lequel la valeur de la base de temps de référence (CNT) est actualisée d’un incrément correspondant à la première fréquence, à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode veille, et est actualisée d’un incrément correspondant à la deuxième fréquence, à chaque période du signal d’horloge haute fréquence (HSclk) dans le mode actif. Procédé selon la revendication 3, dans lequel la valeur de la base de temps de référence actualisée à chaque période du signal d’horloge haute fréquence (HSclk) dans le mode actif est réalignée sur chaque période du signal d’horloge basse fréquence (LPclk), le réalignement comprenant soit un saut (330) à la prochaine valeur égale à un multiple du rapport de la deuxième fréquence (HSclk) sur la première fréquence (LSclk) à la fin de ladite période du signal d’horloge basse fréquence (LPclk), soit un arrêt (320) sur une valeur égale à un multiple dudit rapport jusqu’à la fin de ladite période du signal d’horloge basse fréquence (LPclk). Procédé selon l’une des revendications 1 ou 2, dans lequel la valeur de la base de temps de référence (HSCNT ; HSCNT_msb) du registre de compteur accessible par l’unité de traitement (RCNT) est actualisée à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode actif. Procédé selon la revendication 5, dans lequel une valeur de la base de temps de référence (LPCNT) contenue par un registre de compteur racine (RCNTR) est actualisée à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode veille et dans le mode actif, la valeur de la base de temps de référence (HSCNT) du registre de compteur accessible par l’unité de traitement (RCNT) étant synchronisée (sync_cnt) sur la valeur de la base de temps de référence (LPCNT) du registre de compteur racine (RCNTR), à chaque période du signal d’horloge basse fréquence (LPclk), dans le mode actif. Procédé selon la revendication 6, dans lequel le registre de compteur accessible par l’unité de traitement (RCNT) contient des bits de poids fort (HSCNT_msb) et des bits de poids faible (HSCNT_msb) de la valeur de la base de temps de référence, et dans lequel c’est la valeur des bits de poids fort (HSCNT_msb) qui est synchronisée sur la valeur de la base de temps de référence (LPCNT) du registre de compteur racine (RCNTR) à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode actif, la valeur des bits de poids faible (HSCNT_lsb) étant actualisée à chaque période du signal d’horloge haute fréquence (HSclk) dans le mode actif. Procédé selon la revendication 7, dans lequel la valeur des bits de poids faible (HSCNT_lsb) est réalignée sur chaque période du signal d’horloge basse fréquence (LPclk), le réalignement comprenant soit une réinitialisation des bits de poids faible (HSCNT_lsb) à la fin de ladite période du signal d’horloge basse fréquence (LPclk), soit un blocage de la valeur des bits de poids faible (HSCNT_lsb) à une valeur plafond égale au rapport de la deuxième fréquence (HSclk) sur la première fréquence (LPclk), jusqu’à à la fin de ladite période du signal d’horloge basse fréquence (LPclk). Procédé selon l’une des revendications 6 à 8 prise en combinaison avec la revendication 2, dans lequel la valeur de l’instant d’interruption programmé contenue dans le registre de comparaison (CMP) appartenant au registre de compteur (RCNT) accessible en écriture par l’unité de traitement (CPU), est synchronisée (sync_cmp) dans un registre de comparaison (LPCMP) appartenant au registre de compteur racine (RCNTR) avant chaque transition du mode actif (ACT) vers le mode veille (VEI). Circuit intégré de microcontrôleur (MCU) pouvant avoir un fonctionnement en mode veille (VEI) et en mode actif (ACT), comprenant une unité de traitement (CPU), et un circuit de référence temporelle (TMPref) comportant un registre de compteur (RCNT) configuré pour contenir une valeur d’une base de temps de référence et accessible par l’unité de traitement (CPU), un premier circuit d’horloge (LPTIM) configuré pour générer un signal d’horloge dit basse fréquence (LPclk) ayant une première fréquence, dans le mode veille et dans le mode actif, et un deuxième circuit d’horloge (HSTIM) configuré pour générer un signal d’horloge dit haute fréquence (HSclk) ayant une deuxième fréquence supérieure à la première fréquence, dans le mode actif, dans lequel le circuit de référence temporelle (TMPref) est configuré pour actualiser la valeur de la base de temps de référence à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode veille (VEI), et pour cadencer l’accès au registre de compteur (RCNT) avec le signal d’horloge haute fréquence (HSclk) dans le mode actif (ACT). Circuit intégré selon la revendication 10, dans lequel le registre de compteur (RCNT) inclut un registre de lecture (CNT) accessible en lecture par l’unité de traitement (CPU) et contenant ladite valeur de la base de temps de référence, ainsi qu’un registre de comparaison (CMP) accessible en écriture par l’unité de traitement (CPU) et contenant une valeur d’un instant d’interruption programmé. Circuit intégré selon l’une des revendications 10 ou 11, dans lequel le circuit de référence temporelle (TMPref-2) comporte un circuit logique (LGQ) configuré pour actualiser la valeur de la base de temps de référence d’un incrément correspondant à la première fréquence, à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode veille, et pour actualiser la valeur de la base de temps de référence d’un incrément correspondant à la deuxième fréquence, à chaque période du signal d’horloge haute fréquence (HSclk) dans le mode actif. Circuit intégré selon la revendication 12, dans lequel le circuit de référence temporelle (TMPref-2) comporte en outre un circuit de compensation de dérive (CPSDR) configuré pour commander le circuit logique (LGQ) de manière à réaligner la valeur de la base de temps de référence (CNTval) actualisée à chaque période du signal d’horloge haute fréquence (HSclk) dans le mode actif, sur chaque période du signal d’horloge basse fréquence (LPclk), le réalignement comprenant soit un saut (330) à la prochaine valeur égale à un multiple du rapport de la deuxième fréquence (HSclk) sur la première fréquence (LPclk) à la fin de ladite période du signal d’horloge basse fréquence (LPclk), soit un arrêt (320) sur une valeur égale à un multiple dudit rapport jusqu’à la fin de ladite période du signal d’horloge basse fréquence (LPclk). Circuit intégré selon l’une des revendications 10 ou 11, dans lequel le circuit de référence temporelle (TMPref-4 ; TMPref-6) est en outre configuré pour actualiser la valeur de la base de temps de référence (HSCNT ; HSCNT_msb) du registre de compteur accessible par l’unité de traitement (RCNT) à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode actif. Circuit intégré selon la revendication 14, dans lequel le circuit de référence temporelle (TMPref-4 ; TMPref-6) comporte en outre un registre de compteur racine (RCNTR) configuré pour contenir une valeur de la base de temps de référence (LPCNT) actualisée à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode veille et dans le mode actif, le circuit de référence temporelle (TMPref-4 ; TMPref-6) étant configuré pour synchroniser (sync_cnt) la valeur de la base de temps de référence (HSCNT) du registre de compteur accessible par l’unité de traitement (RCNT) sur la valeur de la base de temps de référence (LPCNT) du registre de compteur racine (RCNTR), à chaque période du signal d’horloge basse fréquence (LPclk), dans le mode actif. Circuit intégré selon la revendication 15, dans lequel le registre de compteur accessible par l’unité de traitement (RCNT) est adapté pour contenir des bits de poids fort (HSCNT_msb) et des bits de poids faible (HSCNT_lsb) de la valeur de la base de temps de référence, et dans lequel le circuit de référence temporelle (TMPref-6) est configuré pour synchroniser (sync_cnt) la valeur desdits bits de poids fort (HSCNT_msb) sur la valeur du registre de compteur racine (RCNTR), à chaque période du signal d’horloge basse fréquence (LPclk) dans le mode actif, et pour actualiser la valeur desdits bits de poids faible (HSCNT_lsb) de la valeur de la base de temps de référence à chaque période du signal d’horloge haute fréquence (HSclk) dans le mode actif. Circuit intégré selon la revendication 16, dans lequel le registre de compteur accessible par l’unité de traitement (RCNT) est configuré pour réaligner la valeur des bits de poids faible (HSCNT_lsb) sur le signal d’horloge basse fréquence (LPclk), le réalignement comprenant soit une réinitialisation des bits de poids faible (HSCNT_lsb) à la fin de ladite période du signal d’horloge basse fréquence (LPclk), soit un blocage de la valeur des bits de poids faible (HSCNT_lsb) à une valeur plafond égale au rapport de la deuxième fréquence (HSclk) sur la première fréquence (LPclk), jusqu’à la fin de ladite période du signal d’horloge basse fréquence (LPclk). Circuit intégré selon l’une des revendications 15 à 17 prise en combinaison avec la revendication 11, dans lequel le registre de compteur racine (RCNTR) comporte un registre de comparaison (LPCMP), le circuit de référence temporelle (TMPref-4 ; TMPref-6) étant configuré pour synchroniser (sync_cmp) une valeur d’un instant d’interruption programmé de mode veille (LPCMP) dans le registre de comparaison (LPCMP) du registre de compteur racine (RCNTR), sur la valeur de l’instant d’interruption programmé contenue dans le registre de comparaison (CMP) appartenant au registre de compteur (RCNT) accessible en écriture par l’unité de traitement (CPU), avant chaque transition du mode actif (ACT) vers le mode veille (VEI).