Dispositif de mémoire non volatile, comprenant un plan mémoire (PM) comportant au moins une zone mémoire(ZM) incluant une matrice de cellules mémoires (Mi,j) ayant deux rangées et N colonnes, chaque cellule-mémoire comprenant un transistor d’état ayant une grille de commande et une grille flottante, sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée, chaque colonne de cellules-mémoires incluant une paire de cellules-mémoires jumelles, les deux transistors de sélection d’une paire de cellules-mémoires jumelles ayant une grille de sélection commune, et des moyens de traitement (MTR) configurés pour stocker dans la zone mémoire une information (D0-D31) comportant une succession de N bits de sorte que, à l’exception du dernier bit de la succession, un bit courant de ladite succession est stocké dans deux cellules-mémoires situées sur une même rangée et sur deux colonnes adjacentes et un bit courant et le bit suivant sont respectivement stockés dans deux cellules jumelles. Dispositif selon la revendication 1, dans lequel les moyens de traitement (MTR) sont configurés pour, afin de pouvoir lire un bit stocké dans une première cellule jumelle, remplacer au préalable le bit stocké dans la deuxième cellule jumelle par un bit de référence ayant une valeur de référence choisie pour permettre une restitution correcte de la valeur du bit stocké dans la première cellule jumelle. Dispositif selon la revendication 2, dans lequel les moyens de traitement (MTR) sont en outre configurés pour lire séquentiellement les N bits de l’information et remplacer un bit courant déjà lu de ladite information par le bit de référence avant de pouvoir lire le bit suivant de ladite succession. Dispositif selon l’une des revendications 1 à 3, dans lequel la zone mémoire (ZM) comporte une seule ligne de bits par colonne, connectée aux drains des transistors d’état de la paire de cellules jumelles de la colonne correspondante, et une ligne de contrôle de grille, par rangée de cellules-mémoire, connectée à toutes les grilles de commande des transistors d’états des cellules-mémoires de la rangée correspondante. Dispositif selon l’une des revendications 1 à 4, dans lequel les moyens de traitement (MTR) comprennent un décodeur colonne (DECC) configuré pour sélectionner individuellement les deux lignes de bit associées aux deux colonnes situées aux deux extrémités de la zone mémoire et pour sélectionner simultanément deux lignes de bits adjacentes (BLj ; BLj+1), aussi bien pour l’opération de stockage de l’information que pour l’opération de lecture et de remplacement préalable des bits. Dispositif selon l’une des revendications précédentes prise en combinaison avec la revendication 2 ou 3, dans lequel chaque cellule-mémoire (Mi,j) a un premier état dans lequel elle stocke un bit ayant une première valeur logique et un deuxième état dans lequel elle stocke un bit ayant une deuxième valeur logique 1, et le bit de référence a la deuxième valeur logique. Dispositif selon la revendication 6, dans lequel le transistor d’état d’une cellule-mémoire (Mi,j) est configuré pour être passant lorsque la cellule-mémoire est dans son premier état et pour être bloqué lorsque la cellule-mémoire est dans son deuxième état. Dispositif selon la revendication 7, dans lequel le transistor d’état est du type à appauvrissement, et le transistor d’état a, dans le premier état de la cellule-mémoire (Mi,j), une tension de seuil négative et inférieure à la tension de seuil du transistor d’état de la cellule-mémoire à l’état vierge tandis que dans le deuxième état de la cellule-mémoire, la tension de seuil du transistor d’état est positive et supérieure à la tension de seuil du transistor d’état de la cellule-mémoire à l’état vierge. Dispositif selon la revendication 8, dans lequel les moyens de traitement (MTR) sont configurés pour appliquer une tension de lecture nulle sur la grille de commande du transistor d’état d’une cellule-mémoire lors d’une opération de lecture de cette cellule-mémoire. Dispositif selon la revendication 8 ou 9, dans lequel le premier état d’une cellule-mémoire (Mi,j) correspond à un état effacé de la cellule et la première valeur logique est un 1, le deuxième état d’une cellule-mémoire correspond à un état programmé de la cellule et la deuxième valeur logique est un 0, et les moyens de traitement sont configurés pour, afin de remplacer un bit déjà lu, programmer les deux cellules-mémoires contenant ce bit déjà lu. Dispositif selon la revendication 10, dans lequel préalablement au stockage de l’information dans la zone mémoire (ZM), toutes les cellules-mémoires (Mi,j) de la zone mémoire sont dans un état effacé. Dispositif selon l’une des revendications précédentes, comprenant plusieurs zones mémoires (ZM1-ZMK) destinées à contenir la même information de N bits, et les moyens de traitement sont configurés pour lire successivement les différentes zones mémoires. Procédé, comprenant un stockage d’une information comportant une succession de N bits (D0-D31) dans un dispositif de mémoire non volatile (DM), le dispositif comprenant un plan mémoire (PM) comportant au moins une zone mémoire (ZM) incluant une matrice de cellules mémoires (Mi,j) ayant deux rangées et N colonnes, chaque cellule-mémoire comprenant un transistor d’état ayant une grille de commande et une grille flottante, sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée, chaque colonne de cellules-mémoires incluant une paire de cellules-mémoires jumelles (Mi,j ; Mi-1,j), les deux transistors de sélection d’une paire de cellules-mémoires jumelles ayant une grille de sélection commune, le stockage des N bits étant effectué de sorte qu’à l’exception du dernier bit de la succession, un bit courant de ladite succession est stocké dans deux cellules-mémoires situées sur une même rangée et sur deux colonnes adjacentes et qu’un bit courant et le bit suivant sont respectivement stockés dans deux cellules jumelles. Procédé selon la revendication 13, comprenant, afin de pouvoir lire un bit stocké dans une première cellules jumelle (Mi,j), un remplacement préalable du bit stocké dans la deuxième cellule jumelle (Mi-1,j) par un bit de référence ayant une valeur de référence choisie pour permettre une restitution correcte de la valeur du bit stocké dans la première cellule jumelle. Procédé selon la revendication 14, comprenant en outre une lecture séquentielle des N bits (D0-D31) et un remplacement d’un bit courant déjà lu de ladite succession par le bit de référence avant de pouvoir lire le bit suivant de ladite succession. Procédé selon la revendication 14 ou 15, comprenant une application d’une tension de lecture nulle sur la grille de commande du transistor d’état d’une cellule-mémoire (Mi,j) lors d’une opération de lecture de cette cellule-mémoire. Procédé selon l’une des revendications 13 à 16, comprenant une sélection individuelle des deux lignes de bit associées aux deux colonnes situées aux deux extrémités de la zone mémoire et une sélection simultanée de deux lignes de bits adjacentes (BLj ; BLj+1), aussi bien pour l’opération de stockage de l’information que pour l’opération de lecture et de remplacement préalable des bits. Procédé selon l’une des revendications 13 à 17, dans lequel chaque cellule-mémoire (Mi,j) possède un premier état correspondant à un état effacé de la cellule dans lequel elle stocke un 1 logique, et un deuxième état correspondant à un état programmé de la cellule dans lequel elle stocke un 0 logique, et le procédé comprend, afin de remplacer un bit déjà lu, une programmation des deux cellules-mémoires contenant ce bit déjà lu. Procédé selon la revendication 18, comprenant préalablement au stockage de l’information dans la zone mémoire (ZM), un effacement de toutes les cellules-mémoires de la zone mémoire. Procédé selon l’une des revendications 13 à 19, comprenant un stockage de ladite information dans plusieurs zones mémoires (ZM1-ZMK), et une lecture successive des différentes zones mémoires.