Dispositif mémoire comprenant un élément mémoire résistif (10) et un transistor de sélection (30) de type FDSOI connecté en série avec l’élément mémoire résistif (10), le transistor de sélection comprenant une région de canal (31) et une couche isolante enterrée (39), caractérisé en ce que le transistor de sélection (30) comprend en outre une grille arrière (38’) séparée de la région de canal (31) par la couche isolante enterrée (39) et en ce que le dispositif mémoire comprend en outre un circuit de polarisation de la grille arrière (38’) du transistor de sélection (30), le circuit de polarisation étant configuré pour appliquer une polarisation arrière directe au transistor de sélection (30) lors d’une opération de programmation ou d’initialisation de l’élément mémoire résistif (10). Dispositif mémoire selon la revendication 1, dans lequel l’élément mémoire résistif (10) est de type OxRAM, CBRAM ou PCRAM. Circuit mémoire (300) comprenant une pluralité de cellules mémoire (200), chaque cellule mémoire comprenant un élément mémoire résistif (10) et un transistor de sélection (30) de type FDSOI connecté en série avec l’élément mémoire résistif, le transistor de sélection comprenant une région de canal (31) et une couche isolante enterrée (39), caractérisé en ce que le transistor de sélection (30) comprend en outre une grille arrière (38’) séparée de la région de canal (31) par la couche isolante enterrée (39) et en ce que le circuit mémoire (300) comprend en outre un circuit de polarisation de la grille arrière (38’) des transistors de sélection (30), le circuit de polarisation étant configuré pour appliquer une polarisation arrière directe au transistor de sélection (30) d’au moins une cellule mémoire (200) lors d’une opération de programmation ou d’initialisation de ladite au moins une cellule mémoire. Circuit mémoire (300) selon la revendication 3, dans lequel : les transistors de sélection (30) des cellules mémoire (200) sont agencés en lignes (Li) et en colonnes (Ci) ; les lignes (Li) de transistors forment plusieurs groupes (Gi) de transistors, chaque groupe de transistors comprenant au moins deux lignes (Li) de transistors consécutives ; le circuit mémoire comprenant des régions distinctes de silicium dopé appelées caissons (38), chaque caisson comprenant les grilles arrière (38’) des transistors de sélection (30) appartenant à un seul et même groupe de transistors (Gi). Circuit mémoire (300) selon la revendication 4, dans lequel les caissons (38) sont dopés d’un même type de conductivité et espacés les uns des autres. Circuit mémoire (300) selon la revendication 4, comprenant des caissons (38a) dopés d’un premier type de conductivité et au moins un caisson (38b) dopé d’un deuxième type de conductivité opposé, les caissons (38a) dopés du premier type de conductivité et ledit au moins un caisson (38b) dopé du deuxième type de conductivité étant disposés en alternance. Circuit mémoire (300) selon la revendication 6, dans lequel les caissons (38a) dopés du premier type de conductivité et ledit au moins un caisson (38b) dopé du deuxième type de conductivité sont adjacents ou séparés par des tranchées d’isolation électrique. Circuit mémoire (300) selon l’une quelconque des revendications 4 à 7, dans lequel chaque groupe de transistors (Gi) comprend une ou plusieurs paires de lignes de transistors consécutives et dans lequel, pour chaque paire, les transistors de sélection (30) appartenant à une même colonne (Ci) partagent une même région choisie parmi la région de source (32) et la région de drain (33). Circuit mémoire (300) selon l’une quelconque des revendications 4 à 8, dans lequel le circuit de polarisation est configuré pour appliquer un potentiel de polarisation arrière directe (V BB ) à un premier caisson (38) lors d’une opération de programmation ou d’initialisation d’une ou plusieurs cellules mémoire (200) dont le transistor de sélection (30) appartient au groupe (Gi) associé au premier caisson. Circuit mémoire (300) selon la revendication 9, dans lequel le circuit de polarisation est en outre configuré pour appliquer un potentiel de polarisation arrière inverse (V BB ) à au moins un deuxième caisson (38) distinct du premier caisson. Procédé de fonctionnement d’un circuit mémoire (300) comprenant une pluralité de cellules mémoire (200), chaque cellule mémoire comprenant un élément mémoire résistif (10) et un transistor de sélection (30) de type FDSOI connecté en série avec l’élément mémoire résistif, le transistor de sélection (30) comprenant une région de canal (31), une couche isolante enterrée (39), une grille arrière (38’) séparée de la région de canal (31) par la couche isolante enterrée (39), le procédé comprenant une opération de programmation ou d’initialisation d’au moins une cellule mémoire, lors de laquelle une polarisation arrière directe est appliquée au transistor de sélection (30) de ladite au moins une cellule mémoire (200). Procédé selon la revendication 11, comprenant en outre une opération de lecture de ladite au moins cellule mémoire (200), lors de laquelle une polarisation arrière inverse est appliquée au transistor de sélection (30) de ladite au moins une cellule mémoire (200). Procédé selon l’une des revendications 11 à 12, comprenant en outre l’application d’une polarisation arrière inverse aux transistors de sélection (30) des cellules mémoire (200) en dehors des opérations de programmation, d’initialisation et de lecture des cellules mémoire.