Carte mezzanine pour le traitement numérique de signal ( DSP ), comportant une entité de base de traitement numérique et une entité d'entrée / sortie interconnectable. La présente invention concerne le secteur technique spécifique du traitement numérique de signal et des cartes dites DSP correspondantes, pour Digital Signal Processor ou Processeur de Traitement numérique de signal. On sait qu'une carte mezzanine s'implante sur une carte mère ou porteuse, elle même connectée à un système informatique destiné à remplir des fonctions quelconques. La carte mère est conçue sous un certain format, qui définit le type de bus et le facteur de forme (c'est à dire les dimensions mécaniques). Les cartes DSP actuelles sont monobloc, et comportent des fonctions intégrées d'acquisition (en fait, entrée / sortie) de signal en provenance de sources extérieures (qui sont fonction du domaine d'application considéré) et de traitement du signal. On comprend que, pour sensiblement chaque domaine d'application (ou de fonctionalités) différent, il faudra recourir à une carte différente. L'invention a pour objet de proposer une carte DSP universelle, c'est à dire capable de s'adapter par modularité à toutes les applications envisageables. Résumé de l'invention L'invention concerne un nouveau concept de carte mezzanine DSP, caractérisé en ce que ladite carte comporte deux entités modulaires interconnectables entre elles, la première entité ou entité de base comportant les fonctionnalités de traitement numérique du signal, et la seconde entité comportant les fonctions d'acquisition (entrée / sortie) du signal. Divers facteurs s'opposaient, pour l'homme de métier, à cette partition en deux entités, notamment l'impératif de compacité, en particulier s'agissant de l'entité de base de traitement numérique du signal. Une des difficultés majeures à consisté à réaliser une entité de base de surface minimale, de manière à laisser une surface maximale pour l'entité d'entrée / sortie qui peut nécessiter une circuiterie électronique relativement complexe. L'invention est parvenue à surmonter ce problème par une implantation judicieuse des composants principaux. On pouvait craindre également l'apparition de certains inconvénients au niveau du traitement du signal, du fait de l'implantation de l'entité de base dans un module séparé. L'homme de métier sait en effet qu'il est impératif de toujours traiter numériquement le signal au plus proche de l'acquisition. Or, la carte selon l'invention n'engendre aucun de ces inconvénients. II en résulte une carte dont l'élément de base est unique, mais dont l'entité d'entrée / sortie est interchangeable et donc facilement adaptable aux applications envisagées. On obtient donc une grande souplesse d'utilisation ainsi qu'un coût plus faible, tout en conservant les qualités requises de traitement. Description détaillée de l'invention La carte DSP multifonctions est une carte mezzanine PMC (norme PCI / mezzanine / Card ou carte mezzanine PCI, pour Peripheral Component Interface ou interface de composant périphérique ?>) qui vient se connecter à une carte porteuse et dialogue avec cette dernière au travers d'un bus PCI / PMC. La carte est strictement conforme à norme PMC qui définit le facteur de forme ainsi que l'interface du bus d'interconnexion avec la carte support (électrique et mécanique). Cette norme est un standard du marché et est définie par une norme internationale. La présente invention offre une solution complète permettant la réalisation des deux fonctions principales nécessaires aux systèmes numériques de traitements du signal # L'acquisition physique de signaux ou de données externes, # Le traitement numérique de ces signaux ou de ces données. Le traitement numérique des signaux ou des données permet de s'affranchir de leur nature électrique puisque, une fois numérises, ceux-ci ne sont plus que des nombres exploitables par une unité de calcul numérique. L'acquisition (ou la restitution) ( entrée / sortie ) des signaux SIG ou des données est quand à elle très dépendante de la nature de ces signaux. La réalisation d'un système d'acquisition universel capable de s'adapter à tout stimuli physique est irréalisable. Il est donc impératif dans l'art antérieur de posséder un système d'acquisition propre à chaque type de signaux et qui, de plus, est bien souvent spécifique aux traitements a réaliser. Selon l'invention, la carte DSP multifonctions qui est destinée à offrir une plate-forme universelle d'acquisition et de traitement de données a été scindée en deux entités connectables . L'invention concerne donc une carte multifonctions caractérisée en ce qu'elle comporte deux entités interconnectables # Une entité de base disposant tous les éléments nécessaires aux traitements numériques, # Une entité d'entrée / sortie interconnectable, libre au niveau de sa conception, permettant d'interfacer différents types d'entrées / sorties à l'entité de base. Selon un mode de réalisation tout à préféré, l'entité de base reste toujours la même, quelque soit la nature des signaux acquis par l'entité d'entrée / sortie, ce qui préserve l'investissement et donc réduit les coûts. L'universalité de la carte est assurée les trois critères suivants # sa capacité à s'implanter indifféremment sur des cartes porteuses aux formats standards du marché que sont notamment le standard VME (pour VersabusTM Modular Expansion , pour Expansion Modulaire Versabus'", le standard PCI et standard Compact PCI, et aux standards futurs susceptibles d'apparaître. # son entité de base disposant d'une grande puissance de calcul, utilisable quelque soit la nature des signaux à traiter. # sa capacité à acquérir et restituer tout type de données, grâce à la présence d'un sous-ensemble d'entrée sortie interchangeable. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre, et se référant au dessin annexé sur lequel - la figure 1 représente la conception générale de la carte selon l'invention ; - la figure 2 représente la conception mécanique et fonctionnelle de la carte selon l'invention. Sur les figures, les mêmes références ont les mêmes significations. On trouvera ci-dessous un exemple de réalisation non limitatif. D'autres composants seront accessibles à l'homme de métier, ainsi que d'autres configurations, à la lecture de la présente description, des exemples présentés, des dessins, et de ses connaissances propres. L'invention couvre l'ensemble de ces variantes accessibles à l'homme de métier. Conception générale: (Figure 1) Selon un mode particulier de réalisation, la carte mezzanine DSP 100 selon l'invention est scindée en deux sous-ensembles 1 et 2 qui, lorsqu'ils sont couplés, offrent une carte totalement conforme à la norme PMC # un sous-ensemble ou entité de base 1 (BASE -MEZZ) : il constitue l'unité de traitement universelle et est commun à toutes les fonctionnalités. C e sous-ensemble de base dispose d'une unité de traitement basée sur un DSP Texas InstrumentsTM TMS 320C6202 à 250 MHz et un FPGA (pour Field Programmable Gate Array ou Champ de Portes Programmable) ALTERATM EPF10K130E. Ce sous-ensemble de base dispose de 3 bus. Un bus PCI pour la connexion à la carte mère 3, art bus d'entrée / sortie E/S et permettant la connexion au sous-ensemble d'entrée / sortie 2, et un bus externe BTS (pour Bus Temps Synchrone) permettant la distribution ou l'acquisition d'un temps toutes les microsecondes. # un sous-ensemble d'entrée sortie 2 (ES-MEZZ) : ce sous-ensemble vient s'accoupler au sous-ensemble de base au travers du bus d'entrée / sortie E/S. Libre au niveau son design électronique, ce sous ensemble permet la réalisation de coupleurs divers et variés. Les deux entités sont connectées entre-elles par l'intermédiaire du bus d'entrée / sortie . Ce bus passe par un connecteur 100 points au pas de 1 mm. Le protocole de communication entre les deux entités 1 et 2 au travers du bus E/S est géré par le FPGA de l'entité de base 1, il est donc reconfigurable, et contribue donc à l'universalité de la carte selon l'invention. Ce bus véhicule les signaux suivants # Alimentations : 3,3 V, + 1 2V, +5V et masses associées, # 2 ports série bidirectionnels débit à 100 Mbits / s, # 2 timers / compteurs à 75 , # 64 signaux d'entrée / sortie libres au niveau de leur utilisation car directement reliés au FPGA l'entité de base. Suivant la configuration logicielle donnée au FPGA, les 64 signaux d'entrée / sortie peuvent être utilisés pour traiter tout type d'entrée / sortie tels que des bus synchrones ou asynchrones, des tout ou rien , des commandes / status. Le FPGA peut aussi être configuré pour contenir des FIFO ( first-in, first-out : mémoire tampon où les données sont stockées temporairement, et où la première donnée entrée est la première à être chassée de la mémoire) permettant d'absorber un fort débit de données, des registres, ou même réaliser un prétraitement des données. Conception fonctionnelle et mécanique : (Figure 2) L'entité d'entrée / sortie 2 dispose systématiquement des EEP ( Electrically Erasable Programmable Read-Only Memory ou mémoire morte effaçable électriquement) de configuration du FPGA de l'entité base , ce qui permet d'associer à une entité d'entrée / sortie un programme FPGA particulier. Architecture matérielle A) sous-ensemble de base 1 est architecturé autour de deux composants principaux # un TMS 320C6202 de Texas Instruments TM à 250 MHz (2000 Mips / 5 MFlops) ou TMS 320C6203 à 300 MHz (2400 Mips /6 MFlops) ou encore TMS 320C6702 à 200 MHz (1600 Mips 1,2 Gflops 32 bits/600 GFlops 64 bits). # un FPGA ALTERATM 10K130E (50 % des ressources utilisées) ou 10K200E (30 % des ressources utilisées). Sur la figure 1 (ainsi que sur la figure 2) on a conservé les acronymes techniques utilisés couramment par l'homme de métier, afin de rendre la lecture plus facile à ce dernier TMS désigne comme ii a été dit ci-dessus une référence Texas instrumentsTM ; ALTERA désigne une référence ALTERATM ; DSP, PCI, E/S, et FGPA ont été définis ci-dessus; Pn1, etc.... désignent des connecteurs définis par la norme PMC ; 12 pts, etc.... signifie 12 points, c'est à dire le nombre de broches ; 384 pin BGA signifie 384 broches dans le tableau de billes ( Ball Grid Array ) ; FLASH est une mémoire Flash ; 56 micro BGA définit le facteur de forme du bottier (il s'agit d'une mémoire RAM non volatile, c'est dire que les données sont sauvegardées même si l'alimentation est coupée). Le processeur DSP est particulièrement bien adapté aux traitements de données, d'une part par son extraordinaire puissance de calcul, approximativement 2 à 3 fois supérieure à celle d'un processeur RISC (pour Reduced Instructions set computer ou processeur à jeu d'instructions réduit) classique de type Power PC", d'autre part parce qu'il est optimisé pour réaliser des transferts de données rapide et sans avoir recours à une mémoire cache. Le FGPA réalise quatre fonctions # L'interface avec le DSP, au travers d'un bus spécifique de ce dernier. Le FPGA peut ainsi accéder directement à tout l'espace mémoire interne et externe géré par le DSP, aussi bien en écriture lecture. # L'interface avec le bus PMC (bus PCI), totalement conforme avec la norme PCI 2.1. L'interface actuelle est de type 32 bits / 33 MHz, peut-être portée à 66 MHz, pour un débit maximale de 266 Mo / s. Cette interface consomme environ 30 % de ses ressources (pour un EPF 10K130E). # L'interface avec le bus temps. Le FGPA contient un compteur 48 bits synchronisable sur une horloge interne ou externe. Ce compteur représente le temps en microsecondes avec une résolution de 366 jours (1 an). Ce temps peut-être distribué sur le bus temps synchrone ?> BTS toute les microsecondes, ou bien récupéré par ce bus pour synchroniser le compteur interne. # L'interface avec le bus d'entrée / sortie. De base, des FIFO en entree et en sortie sont prévues dans le FPGA, mais tout autre type de traitement ou communication peut-être implanté. Cette partie est libre à l'utilisateur. Grâce FPGA, les chemins que peuvent suivre les données sont multiples et performants. Toutes les combinaisons sont possibles, notamment entre les trois entités principales que sont le bus PMC, le bus d'E/S et le P. Ainsi, les données acquises peuvent transiter directement du bus d'E/S vers la mémoire du DSP pour traitement puis être transférées du DSP vers le bus PMC pour exploitation par la carte hôte. Le DSP peut booter de deux manières # soit il exécute le programme chargé en mémoire FLASH en usine, # soit il exécute un programme qu'on lui télécharge par l'intermédiaire bus PCI en phase opérationnelle. La consommation électrique maximale du sous-ensemble de base de 10 W sur le +3,3 Volts. Typiquement, cette consommation est en moyenne de 6 Watts. B) Le sous-ensemble d'entrée sortie présente une architecture qui est libre et est dictée par les fonctionnalités à réaliser et les signaux SIG à acquérir ou à restituer. seule contrainte se situe au niveau du connecteur reliant le sous-ensemble d'entrée sortie au sous-ensemble de base. sous-ensemble d'entrée / sortie 2 supporte les deux EEPROM de programmation du FPGA ALTERATM du sous-ensemble de base 1. choix permet d'associer directement au sous-ensemble d'entree sortie un programme FPGA à exécuter sur le sous-ensemble de base. Applications et avantages de l'invention telle carte mezzanine permet de traiter de nombreux problèmes par logiciels grâce à son DSP surpuissant . Les outils de programmation et d'emulation sont très performants et il n'est plus nécessaire, avec cette génération de DSP, de réaliser du code assembleur pour obtenir de bonnes performances. La facilité de développement est exceptionnelle. Le sous-ensemble 2 d'entrée / sortie vient se connecter au d'entrée / sortie E / S qui permet toute latitude quand aux accès de données grâce à son bus 64 bits configurable, ses deux ports série bidirectionnels à 100 Mbits / s et les deux timers ou compteurs qui permettent la gestion d'horloges ou de signaux de synchronisation jusqu'à 75 Ainsi, ce sous-ensemble peut réaliser simplement l'interface avec n'importe quels types de signaux SIG, tout en conservant le même module de base 1. # Le format PMC et la conformité à cette norme permet de placer la mezzanine indifféremment sur des cartes au format VME, PCI et Compact PCI. # La carte est autonome et peut fonctionner quelque soit la plate-forme réceptrice et donc indépendamment du processeur hôte. Elle peut même se comporter comme une carte micro-contrôleur qui fonctionnera seule, sans carte support, à condition bien sûr de l'alimenter. # Les ressources libres dans le FGPA (estimées à 50 %) permettent de réaliser des traitements non réalisables par le DSP. Ce FPGA peut notamment être remplacé par la version gonflée qui est pin à pin ( broche à broche ) compatible (EPF1 OK200E) et offrant 2 fois plus de ressources. # Le bus temps BTS (qui peut par ailleurs servir à d'autres fonctions puisqu'il est directement routé sur le FGPA), peut-être configuré en entrée comme en sortie, permet la datation fine des données acquises et ceci entre plusieurs cartes. Enfin, existe la possibilité de disposer d'une carte connectable d'autres types de bus non conformes à la norme PMC par simple modification du contrôleur de bus réalisé dans le FPGA du sous-ensemble de base, ce qui n'est possible avec aucune carte de l'art antérieur. voit donc que l'invention, en étant parvenue à surmonter les difficultés prévisibles d'un assemblage modulaire à fonctions séparées, est parvenue à une carte - universelle - de coût réduit - ne présentant pas les inconvénients que l'homme de métier pouvait légitimement attendre d'un tel assemblage, - et au contraire tire parti de cet assemblage, notamment du bus E/S d'interconnection, et d'autres éléments comme le bus temps BTS (cf. énumération ci-dessus) pour procurer des avantages déterminants et inconnus dans l'art antérieur. L'invention concerne également le procédé de traitement de signal de type DSP entre une source de signai extérieure et un système informatique comportant une carte porteuse 3, caractérisé en ce que le signal est acquis et traité numériquement, et restitué le cas échéant, au moyen d'une carte DSP telle que décrite ci-dessus, connectée d'une part à la carte mère par son entité de base 1 et d'autre part à la source extérieure de signal par son entité d'entrée / sortie 2, connectable à l'entité de base 1. II est rappelé que les exemples qui ont été fournis le sont à titre non limitatif, et que l'homme de métier saura envisager des options et des variantes accessibles à la lecture de la présente demande et de ses connaissances. L'invention couvre ces variantes et options.