REVENDICATIONS 1. Procédé pour allonger le temps de passage à zéro d'une borne d'un transistor de sortie (TOUT) de type MOS connectée à une ligne de transmission de données (31) présentant une capacité électrique déterminée (CBUS), tout en conservant un point de fonctionnement (VOL, IOL) à l'état bas du transistor (TOUT) sensiblement identique, la grille du transistor étant pilotée par un circuit logique (11) présent dans un circuit intégré (20) recevant une tension d'alimentation déterminée (Vcc), procédé caractérisé en ce qu'il comprend une étape consistant à abaisser la tension de polarisation grillesource (VGs) du transistor à l'état passant relativement à celle (Vcc) qui apparaîtrait naturellement à la sortie du circuit logique (11) si une telle étape n'était pas prévue, et une étape de conception du transistor consistant à augmenter le rapport (W/L) largeur sur longueur de grille du transistor pour conserver le point de fonctionnement initial à l'état bas (VOL, IOL) du transistor. 2. Procédé selon la revendication 1, comprenant une étape consistant à connecter la grille du transistor à un circuit de polarisation de grille (41). 3. Procédé selon la revendication 2, dans lequel le circuit de polarisation de grille est agencé pour réduire la tension à l'état haut (Vcc) délivrée par le circuit logique (11) sur la grille du transistor. 4. Procédé selon la revendication 3, caractérisé en ce que le circuit de polarisation de grille comprend au moins en série un premier transistor MOS (T4) monté en diode, sensiblement identique au transistor de sortie, et un transistor natif (T3) également agencé en diode. 5. Procédé selon l'une des revendications 1 à 4, dans lequel on applique au transistor de sortie une tension de polarisation grille-source (VGS) inférieure à 2 Volt pour rendre le transistor passant. 6. Circuit intégré (20,50) alimenté électriquement par une tension déterminée (VCC) et comprenant un transistor MOS de sortie (TOUT) dont la grille est pilotée par la sortie d'un circuit logique (11), caractérisé en ce que qu'il comprend un circuit (41) de polarisation de la grille du transistor (TOUT) prévu pour abaisser la tension de polarisation grille-source (VGS) du transistor à l'état passant relativement à celle (Vcc) qui serait fixée par la sortie du circuit logique (11) en l'absence d'un tel circuit de polarisation (41). 7. Circuit intégré selon la revendication 6, dans lequel la tension de polarisation grille-source (VGS) du transistor à l'état passant est inférieure à 2 Volt. 8. Circuit intégré selon l'une des revendications 6 et 7, dans lequel le circuit de polarisation (41) est agencé pour réduire la tension à l'état haut (Vcc) délivrée par le circuit logique (11). 9. Circuit intégré selon la revendication 8, caractérisé en ce que le circuit de polarisation (41) comprend au moins un premier transistor MOS (T4) agencé en diode sensiblement identique au transistor de sortie. 10. Circuit intégré selon la revendication 9, caractérisé en ce que le circuit de polarisation comprend un transistor natif (T3) agencé en diode, en série avec le premier transistor diode (T4). 11. Circuit intégré selon l'une des revendications 6 à 10, caractérisé en ce que le transistor de sortie (tout) présente un rapport (W/L) largeur (W) sur longueur (L) de grille lui conférant un point de fonctionnement à l'état bas (PoL, VOL' IoL) conforme aux spécifications des bus I2C et un temps de descente (TFALL) du signal de sortie au moins égal à 20 nanosecondes. 12. Circuit intégré selon l'une des revendications 6 à 11, caractérisé en ce qu'il prend la forme d'une mémoire EEPROM (50) et en ce que l'étage de sortie (40) est agencé pour délivrer des données Wi,j) lues dans la mémoire.