REVENDICATIONS 1. Dispositif de protection en lecture d'au moins une zone d'une mémoire non volatile (10), caractérisé en ce qu'il comprend : - un décodeur d'adresses (40) pour fournir sur une des bornes de sortie un signal d'adressage (NSHADOW1SEL, NSHADOWnSEL) lorsque l'adresse correspond à une des zones protégées en lecture de la mémoire (10), - une mémoire d'état (mil, Mn) par zone protégée en lecture pour fournir un signal d'état (PMPR1, PMPRn) indiquant que la zone est protégée ou non en lecture, - un décodeur d'instructions de programme (DIP) pour fournir un signal de programme (OP) indiquant que l'opération d'adressage en cours correspond ou non à une instruction de programme, et - un circuit logique (42), auquel sont appliqués le signal d'adressage (NSHADOW1SEL, NSHADOWnSEL), le signal d'état (PMPR1, PMPRn) et le signal de programme (OP), pour fournir un signal (RIO) d'instruction de lecture de la zone protégée en lecture lorsque le signal de programme (OP) indique que l'opération d'adressage en cours concerne une instruction de programme. 2. Dispositif selon la revendication 1, caractérisé en ce que le circuit logique (42) comprend par zone de mémoire protégée en lecture : - une porte logique OU (pal, Pn) dont une des deux bornes d'entrée est connectée à la borne de sortie d'une mémoire d'état (mil, Mn) correspondant'à la zone considérée et dont l'autre borne d'entrée est connectée à la borne de sortie du décodeur d'instruction de programme (DIP) pour recevoir le signal de programme (OP), et - un circuit de verrouillage (bel, Bn) dont la borne d'entrée (D) est connectée à la borne de sortie du décodeur d'adresses (40) correspondant à la zone considérée, dont la borne d'entrée d'horloge (CK) est connectée à la borne de sortie de la porte logique OU (pal, Pn) et dont la borne de sortie (Q) est connectée à une des bornes d'entrée d'une porte logique ET 46 ledit circuit logique (42) comprenant, en outre, une porte logique ET dont les bornes d'entrée sont connectées respectivement aux bornes de sortie (Q) des circuits de verrouillage (bel, Bn) et aux bornes de sortie du décodeur d'adresses (40) correspondant aux zones de mémoire prévues pour n'être pas protégées en lecture. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que chaque mémoire d'état (Ml, Mn) comprend une cellule de mémoire qui est sélectionnée en lecture ou écriture par un signal d'adresse (NPMPR1SEL, NPMPRnSEL) du décodeur d'adresses (40) et dont la borne de sortie est connectée à la borne d'entrée d'écriture de manière à interdire toute nouvelle écriture lorsque la cellule de mémoire a été mise dans l'état indiquant que la zone correspondante est protégée en écriture. 4. Dispositif selon la revendication 3, caractérisé en ce qu'il comprend, en outre, - une mémoire d'état (MR) constituée d'une cellule de mémoire qui est sélectionnée en lecture ou écriture par un signal d'adressage (NFMPSEL) du décodeur d'adresses (40), un premier état 1 correspondant à une protection globale en lecture de la mémoire (10) et un deuxième état 0 correspondant à une absence de protection en lecture, un détecteur (DET) du passage de l'état 1 à l'état 0 de la mémoire d'état (MR) pour fournir un signal représentatif de ce passage de manière à commander l'auto-effacement de la mémoire (10), et - une porte logique OU (FRDIS) dont les bornes d'entrée sont connectées aux bornes de sortie des mémoires d'état des zones susceptibles d'être protégées en lecture et dont la borne de sortie est connectée à la mémoire d'état (FMPR) indiquant la protection globale ou non en lecture de la mémoire (10) pour interdire l'écriture d'un état 0 lorsqu'une mémoire d'état de zone est dans l'état de protection en lecture et ainsi empêcher l'auto-effacement. 5. Dispositif selon la revendication 3 ou 4, caractérisé en ce qu'il comprend, en outre, - une mémoire d'état (MW) constituée d'une cellule de mémoire qui est sélectionnée en lecture ou écriture par un signal d'adressage (NFMPWSEL) du décodeur d'adresses (40), un premier état 1 correspondant à une protection globale en écriture de la mémoire (10) et un deuxième état 0 correspondant à une absence de protection en écriture, - une porte logique OU inversée (NWSEL) dont les bornes d'entrée reçoivent : = la première un signal indiquant s'il s'agit d'une opération d'écriture ou non, = la deuxième un signal indiquant si la sélection concerne une cellule d'une des zones protégées en lecture, = la troisième le signal d'état de la mémoire d'état (MW) indiquant l'état de protection globale en écriture de la mémoire (10). - en ce que la borne de sortie de la mémoire d'état (MW) de protection globale en écriture est connectée à une borne d'entrée du circuit OU (FRDIS) de manière à interdire l'auto-effacement de la mémoire (110) lorsque cette dernière est protégée globalement en écriture. 6. Procédé pour protéger en lecture au moins une zone d'une mémoire non volatile (10), caractérisé en ce qu'il comprend les étapes suivantes consistant à : (a) diviser la mémoire (10) en une pluralité de zones, (b) choisir au moins une zone pour être protégée en lecture, (c) détecter l'adressage d'une cellule de la mémoire (10) dans l'une des zones choisies, (d) déterminer l'adressage en cours concerne une instruction du programme en cours de déroulement, et (e) autoriser la lecture de la cellule de mémoire dans la zone protégée en lecture si la réponse à l'étape (d) est positive et l'empêcher dans le cas contraire.