INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Les polyorganosiloxanes à fonctions esters de formule (I) sont présents à l'état liquide dans les conditions normales de température et de pression, c'est-à-dire à une température de l'ordre de 10 à 30"C sous pression atmosphérique. Ils présentent des viscosités généralement inférieures à 5000 mPa.s.
En outre, à partir des conditions d'arrêt, si la pompe est ré-activée par une commande externe, le changement de phase suivant de l'horloge suffit à fournir le niveau négatif voulu en sortie pour l'application : le temps de réponse de la pompe est ainsi optimal.
Quand il nty a pas de commande d'activation externe, la pompe est arrêtée tant que les conditions d'arrêt sont détectées, c'est à dire tant que le niveau sur l'avant-dernier étage est assez négatif, plus que le seuil.
Si ce niveau augmente du fait de fuites inévitables, la pompe est à nouveau activée, pour revenir à un niveau plus négatif.
Dans une variante applicable dans le cas ou la pompe ne comporte qu'un seul étage, mais qui est aussi utilisable dans le cas où la pompe comporte plus d'un étage, le circuit de régulation selon l'invention utilise directement le niveau de sortie VF de la pompe.
Dans ce cas, on retrouve les mêmes conditions d'arrêt il faut arrêter la pompe sur le niveau haut du signal VF, quand ce niveau haut devient inférieur à un seuil défini. La détection consiste ici à comparer directement le niveau de tension VF du dernier étage à ce seuil. Mais il faut en plus échantillonner le résultat de cette détection, pour ne prendre en compte que la détection sur le niveau haut et ignorer la détection sur le niveau bas du signal VF. Le seuil est défini pour que l'on obtienne le niveau négatif voulu en sortie pour l'application dès le changement de phase suivant de l'horloge. En d'autres termes, dès que le niveau haut devient assez négatif pour permettre la génération au changement de phase suivant d'un niveau bas assez négatif pour l'application, on arrête la pompe. Et la pompe reste arrêtée tant que ces conditions sont remplies.
Le circuit de régulation selon l'invention, dans la première variante ou la deuxième variante de réalisation, n'est pas limité à son application à une pompe de charges négatives selon l'invention. Il est applicable d'une manière générale à toutes les pompes de charges négatives de l'état de la technique, pour améliorer la consommation tout en assurant un temps de réponse très performant. On pourra noter que la pompe utilisée pourra en pratique fournir un niveau plus négatif que celui attendu pour l'application. C'est la détermination de seuil de régulation qui permet de garantir le niveau bas négatif attendu en sortie, pour une application donnée.
Enfin, on peut utiliser une commande de mise en veille de la pompe, appliquée notamment au circuit de comparaison pour l'empêcher de fonctionner (et donc de consommer) et au circuit logique (directement, ou indirectement en utilisant la sortie du circuit de comparaison) pour empêcher la transmission du signal d'horloge sur la pompe.
Un tel dispositif de pompe de charges négatives selon l'invention pourra avantageusement être combiné à un circuit de génération d'un créneau de tension entre le niveau VDD de tension d'alimentation et un niveau négatif compris entre moins quelques centaines de millivolts et ~VDD, pour commander un circuit de commutation de la tension négative, permettant ainsi de commuter le maximum de cette tension négative sur une charge. L'ensemble du dispositif de l'invention, avec le circuit de pompe, le circuit de régulation et le circuit de génération d'un créneau est particulièrement adapté à une alimentation en basse tension d'l volt ou moins du circuit intégré.
D'autres caractéristiques et avantages de l'invention sont présentés dans la description suivante, faite à titre indicatif et non limitatif de l'invention, en référence aux dessins annexés dans lesquels - la figure 1 représente un schéma d'un dispositif à pompe de charges négatives, à un seul étage, selon l'invention; - la figure 2 représente un dispositif à pompe de charges négatives comportant plusieurs étages selon un premier mode de réalisation de l'invention; - la figure 3 montre l'évolution des différents signaux de tension dans le dispositif de la figure 2; - la figure 4 représente un dispositif de pompe de charges négatives comportant plusieurs étages selon un deuxième mode de réalisation l'invention; - la figure 5 représente un schéma-bloc d'un dispositif de commutation d'une tension négative fournie par un dispositif à pompe de charges selon l'invention, sur une rangée de cellules mémoires dans un circuit intégré à mémoire dynamique; - la figure 6 est un schéma plus détaillé du dispositif de commutation ainsi qu'un schéma-bloc d'un dispositif à pompes de charges avec un circuit de régulation selon l'invention; - la figure 7 montre une variante de réalisation de la commande de commutation de tension négative; - les figures 8 et 9 montrent l'allure des signaux obtenus avec le dispositif de la figure 6; - la figure 10 est un schéma détaillé d'un premier mode de réalisation d'un circuit de régulation d'une pompe de charges négatives selon l'invention, qui peut être utilisé avec un circuit de pompe comprenant plus d'un étage.
- la figure 11 montre un schéma-bloc d'un circuit de régulation selon un deuxième mode de réalisation de l'invention; - la figure 12 est un schéma détaillé d'un circuit logique de régulation correspondant et - la figure 13 est un schéma détaillé d'un circuit de comparaison correspondant.
Tout ce qui suit s'adresse à un circuit intégré réalisé comprenant des transistors MOS sur substrat P et recevant comme tensions d'alimentation, la tension d'alimentation logique VDD positive et la masse électrique GND. Par ailleurs, par souci de simplification, on utilise la même référence pour désigner le niveau de tension ou le signal lui-même.
Enfin, les mêmes éléments dans les figures portent les mêmes références.
La figure 1 représente un dispositif comprenant un circuit de pompe de charges négatives PCN selon l'invention, capable de fournir une tension négative VF sur une charge élevée. Ce circuit de pompe permet par exemple d'appliquer une tension négative stable avec des temps de réponse performants sur une rangée de cellules d'une mémoire dynamique.
On connaît bien les circuits à pompe de charge. Ils consistent en des arrangements à transistors de commutation, diodes et condensateurs, séquencés par deux signaux d'horloge en opposition de phase.
Le circuit à pompe de charges selon l'invention, consiste en une structure à transistors de commutation, et condensateurs, dans laquelle chaque transistor de commutation est un transistor MOS réalisé dans un caisson et dont la prise de caisson est reliée ensemble à sa grille et sa source, pour recevoir un signal d'horloge, le drain étant lui relié à l'une des bornes d'un condensateur associé. Dans l'exemple, les transistors MOS sont de type P et réalisés dans un caisson N. On pourrait aussi avoir des transistors N réalisés dans un caisson P dans une zone de caisson N (technologie dite à double caisson, encore appelée "triple wells" dans la littérature anglo-saxonne).
Les condensateurs peuvent être des capacités pures. Ce sont de préférence des transistors MOS, dont le drain et la source sont reliés ensemble et forment une borne des condensateurs, la grille formant l'autre borne. Dans l'exemple, ils sont de type P et réalisés dans un caisson N. La prise de caisson est de préférence reliée à la source et au drain, pour éviter l'effet de capacité parasite que l'on observe lorsque la prise de caisson est rattachée à la tension d'alimentation VDD.
Cinquièmement, il est souvent intéressant d'accorder des priorités à certaines familles de processus en vue d'une optimisation du système. Or, avec des systèmes du type Windows NT (marque déposée), aucune optimisation n'est possible puisque l'on ne peut obtenir de manière complète tous les membres d'une même famille.
Sixièmement, il est avantageux de suivre les diverses consommations de l'unité centrale, de la mémoire ou autres pour chacun des processus, de prévoir des outils de comptabilisation des activités sur un ou plusieurs systèmes informatiques, ce qui n'est pas réalisable avec les systèmes d'exploitation en question.
Résumé de l'invention Un premier but de la présente invention est d'obtenir à tout instant des informations multiples sur l'ensemble des processus en cours d'exécution ou terminés ou sur une partie d'entre eux.
Un deuxième but additionnel de l'invention est de faciliter le dépannage et la maintenance des systèmes informatiques concernés.
Un troisième but de l'invention est également de retrouver tous les membres d'une famille de processus dans un système donné afin d'optimiser ce dernier.
Un quatrième but de l'invention est de faciliter la création d'applications lourdes ainsi que d'assurer le suivi des traitements par lots.
Un cinquième but de l'invention est de connaître les diverses consommations de l'unité centrale, de la mémoire ou autres pour chacun
des processus, de mettre en place des outils de comptabilisation des activités.
Dans ce contexte, la présente invention propose un procédé d'obtention d'informations relatives à au moins un processus opérant au sein d'un système d'exploitation, caractérisé en ce qu'il consiste à : # créer une structure dans laquelle les caractéristiques de chaque processus créé ou terminé sont mémorisées et les relations entre processus sont ordonnées ; et # extraire des informations à partir de ladite structure.
La présente invention se rapporte également à un système informatique comprenant au moins un processeur, au moins un bloc de mémoire centrale, le système informatique étant géré par un système d'exploitation dans lequel opère au moins un processus, caractérisé en ce qu'il contient en mémoire un programme permettant l'exécution d'un processus de gestion apte à créer une structure dans laquelle les caractéristiques de chaque processus créé ou terminé sont mémorisées et les relations entre processus sont ordonnées Présentation des figures Les caractéristiques et avantages de l'invention apparaîtront à la lumière de la description qui suit, donnée à titre d'exemple illustratif et non limitatif de la présente invention, en référence aux dessins annexés dans lesquels : # la figure 1 est un schéma simplifié global d'un système informatique selon la présente invention ; # la figure 2 représente de manière simplifiée le corps du programme d'un processus ;
# la figure 3 représente de manière simplifiée le corps du programme d'une bibliothèque chargeable dynamiquement ; # la figure 4 est un schéma simplifié partiel du système informatique selon la figure 1 ; # la figure 5 est un schéma simplifié partiel du système informatique selon la figure 1 en cours d'exécution ; # la figure 6 est un diagramme synoptique de l'algorithme utilisé dans l'une des étapes du procédé selon l'invention.
Description d'une forme de réalisation de l'invention Comme représenté sur la figure 1, le système informatique 1 selon la présente invention comprend de manière connue au moins un processeur 2 effectuant toutes les opérations nécessaires au déroulement d'au moins un processus désigné par la référence générale P, au moins un bloc de mémoire centrale 3, une mémoire de masse 4 constituée dans le cas présent d'un périphérique de type disque, et des périphériques tels que des terminaux 5 et une imprimante 6.
Un système d'exploitation de type Windows NT (marque déposée) gère le fonctionnement du système informatique 1.
Au sens de la présente description, un processus P est un programme en cours d'exécution. Il correspond à un partage logique du travail dans le système d'exploitation. L'activité sur un système est générée par les processus. Il est à noter qu'un programme est une entité passive contenue dans un fichier en mémoire 3 alors qu'un processus est une entité active réalisant des fonctionnalités prévues dans le programme et comportant à cet effet un espace d'adressage virtuel en mémoire, un programme exécutable, un ou plusieurs chemins d'exécution appelés plus communément threads, une partie des ressources d'un utilisateur et une
partie des ressources du système d'exploitation. Chaque processus est désigné par un numéro qui l'identifie dans le système, ci-après appelé l'identifiant du processus, plus communément appelé PID (Process IDentificator), et possède un ensemble de caractéristiques telles que : * un nom ; * un code de terminaison indiquant si le processus s'est correctement terminé ; # des paramètres de lancement ; # des liens de parenté avec d'autres processus : un processus est appelé processus fils lorsqu'il a été créé à partir d'un autre processus, dit processus père ; # une consommation Unité Centrale/Mémoire # un nom d'utilisateur ayant lancé le processus ; # etc.
Comme illustré sur la figure 2, le programme d'un processus P contient des traitements que ledit processus doit exécuter successivement.
De nombreux modes de réalisation différents de la présente invention peuvent être construits sans que l'on s'écarte ni de l'esprit ni du cadre de la présente invention et il doit être bien compris que la présente invention n'est pas limitée aux modes de réalisation spécifiques décrits dans la présente description à l'exception de ce qui est défini dans les revendications annexées.
La présente invention est relative à des séquences nucléiques codant pour une protéine apte à interagir avec le récepteur AT2, à des oligonucléotides compris dans lesdites séquences, à leurs applications en tant que sondes et pour l'expression desdites protéines, aux vecteurs utiles pour ladite expression, aux hôtes cellulaires contenant lesdits vecteurs, ainsi qu'à un modèle d'étude du récepteur AT2.
La présente invention est également relative aux dites protéines ainsi qu'à leurs applications.
L'octapeptide angiotensine II, principalement connu comme régulateur de la pression artérielle, a également été décrit comme un important modulateur de la croissance cellulaire. De façon intéressante ce peptide semble exercer des effets opposés sur la croissance cellulaire, selon qu'il se lie sur l'un ou l'autre de ses deux sous-types de récepteurs membranaires (AT1 ou AT2).
Le récepteur de sous-type AT2, qui appartient aussi à la famille des récepteurs couplés aux protéines G, est encore mal caractérisé tant du point de vue de ses mécanismes d'activation que de son rôle physiologique (C. Nahmias et al., Trends Pharmacol Sci, 1995,16, 223-225). Plusieurs arguments suggèrent cependant un rôle de ce récepteur dans les phénomènes de prolifération, de différenciation ou d'adhésion cellulaire.
Le récepteur AT2 est fortement exprimé au cours de la vie foetale, disparaît chez l'adulte dans la plupart des tissus, mais se trouve réexprimé dans des conditions pathophysiologiques impliquant la restructuration des tissus.
Des études réalisées in vivo ont mis en évidence le rôle inhibiteur exercé par le sous-type AT2 sur la prolifération des cellules musculaires de l'intima, après lésion vasculaire (P. Janiak et al., Hypertension, 1992,20, 737- 745 ; M. Nakajima et al., Proc. Natl. Acad. Sci. USA, 1995,92,10663-10667).
Par ailleurs, la stimulation du récepteur AT2 active la phosphatase SHP-1 (Bedecs K. et al; Biochem. J., 1997,325, 449-454). Le fait que le
récepteur AT2 active une phosphatase est en accord avec ses effets antiprolifératifs.
Compte tenu de ce qui précède, il a été montré que sur des cellules en culture, le récepteur AT2 : - inhibe la synthèse d'ADN et la prolifération, induites par l'angiotensine II (Ang II) et le bFGF (M. Stoll et al., J. Clin. Invest., 1995, 95,651- 657), - induit l'apoptose (T. Yamada et al., Proc. Natl. Acad. Sci. USA, 1996, 93,156-160) et - induit la différenciation neuronale (L. Laflamme et al., J. Biol.
Chem., 1996, 271, 22729-22735).
L'étude des voies de signalisation, associées au récepteur AT2, a été abordée dans les cellules de la lignée N1E-115, dérivées d'un neuroblastome murin, qui n'expriment que le sous-type AT2. Une première étude a permis de mettre en évidence une déphosphorylation rapide et transitoire de certaines protéines sur résidus tyrosine, suite au traitement des cellules N1E- 115 par l'angiotensine II (C. Nahmias et al., Biochem. J., 1995,306, 87-92). Il a également été montré que le récepteur AT2 interfère avec les voies d'activation des récepteurs aux facteurs de croissance et inhibe l'activité des MAP kinases (ERK1 et ERK2) (mitogen-activated protein), qui jouent un rôle clé dans les phénomènes de prolifération et de différenciation cellulaire. L'effet inhibiteur de l'AT2 sur l'activation des MAP kinases est rapide et transitoire, ne fait pas intervenir une protéine régulatrice sensible à la toxine pertussique (de type Gi/Go), mais implique l'activation d'une tyrosine phosphatase sensible à l'orthovanadate.
Compte tenu du rôle du récepteur AT2 sur la prolifération cellulaire, les Inventeurs ont cherché à mettre au point des outils aptes à réguler l'action du récepteur AT2. En effet, l'activation du récepteur AT2 peut avoir des répercussions en cancérologie (inhibition de la prolifération cellulaire).
De manière générale, le récepteur AT2 présente des effets inverses de ceux de l'AT1 sur l'activation des MAP kinases et sur la prolifération cellulaire ; l'étude de la communication qui peut exister entre ces deux sous-types de récepteurs, liant le même ligand, présente par conséquent de l' intérêt.
L'étude des voies de signalisation et de la régulation du récepteur AT2 représente également un enjeu important pour la santé humaine sachant qu'aujourd'hui des antagonistes du récepteur AT1 sont administrés aux patients atteints d'hypertension. Dans ce contexte il devient essentiel de connaître les effets biologiques associés au récepteur AT2 qui reste activable par l'Ang II circulante dans ce type de traitement.
La présente invention a pour objet un fragment d'acides nucléiques (ADN ou ARN) isolé, codant pour une protéine apte à se lier au récepteur AT2, lequel fragment est sélectionné dans le groupe constitué par les séquences SEQ ID NO:1, 3,5, 7 et 9, telles que présentées dans la liste des séquences, incluse dans la présente Demande.
Tous les registres mappés de mémoire (système) dans le processeur sont spécifiés dans le manuel d'architecture AM en utilisant une forme tabulaire standard représentée par exemple au tableau 1.
La représentation de document de trame du manuel d'architecture est convertie en MIF, par exemple en utilisant un programme appelé FMBATCH. Alors, le processus P3 convertit le fichier MIF en une base de données de table brute .tab au format de la base de données. Un identificateur de table est utilisé comme clé primaire pour chaque entrée dans la base de données de table, l'identificateur étant produit en utilisant le type de table plus un numéro spécifique à trois chiffres. L'identificateur de table est associé à trois champs subsidiaires appelés : titre en-têtes texte.
Le programme P4 convertit alors la base de données de table en entrées de données dans la base de données architecturale AD. Il réalise également une "vérification sanitaire" de chaque table qui décrit un registre, en assurant par exemple que la plage de bits associée à un champ particulier est cohérente avec sa dimension. Dans le format de base de données décrit cidessus, le champ de clé primaire stocke le nom de registre suivi de champs appelés champ, dimension et adresse. Les champs sont décrits une fois par ligne en utilisant cinq paramètres : nom, bit de départ, largeur, attribut d'accès (RW/RO) et valeur initiale.
Le champ de dimension est la largeur du registre en octets. L'adresse est spécifiée par rapport à l'adresse de base du processeur.
Le format de la table dans la base de données de table .tab est illustré au tableau 2. L'entrée de données équivalente dans la base de données architecturale est représentée au tableau 3.
A titre d'exemple, on va maintenant décrire la production d'une vue de modèle exécutable EMV par le processus P5. La technique utilisée est similaire à celle décrite ci-dessus pour produire le manuel d'architecture. Toutefois, au lieu que les champs pretext, posttext et traps, SDF6, SDF7 et SDF8 soient évalués dans un environnement de MIF produisant des commandes, l'environnement est un langage de modélisation tel que C++ qui produit une représentation propre à être utilisée dans un modèle exécutable.
On se référé maintenant à la figure 8. Le processus P5 va être considéré de façon générale en deux parties telles que représentées schématiquement par la ligne en pointillés traversant l'ovale marqué P5. Selon la première partie, une liste de définitions DL et une liste de méthodes d'exécution EML sont produites comme instructions dans la base de données architecturale AD. Ceci est effectué de la façon suivante : i) lire la base de données d'instructions ; ii) obtenir une instruction à partir de la base de données ; iii) produire une définition de classe C pour l'insertion en incorporant des détails pour l'usage d'opérandes (les attri- buts src et dst qui sont maintenus dans les champs d'opé- randes SDF2, SDF3 et SDF4) ; iv) rattacher une nouvelle définition à la liste de définitions DL ; v) créer un procédé d'exécution C++ pour l'instruction en uti- lisant les informations d'usage d'opérandes et également les champs pretext, traps et posttext SDF6, SDF7 et SDF8 pour
produire un code décrivant le comportement de l'instruc- tion ; vi) rattacher le nouveau procédé d'exécution à la liste de procédés d'exécution ; vii) répéter à partir de l'étape ii) jusqu'à ce que toutes les instructions soient traitées.
Les définitions de classe C++ produites pour les instructions add8s et leapngz indiquées à titre d'exemple dans les annexes Ia et Ib sont illustrées aux annexes Va et Vb. La mise en oeuvre des procédés d'exécution est également donnée dans les annexes VIa et VIb.
Une fois que la liste de définitions DL et la liste de procédés d'exécution EML ont été produites de cette façon, l'autre partie du processus P5 reçoit des gabarits pour un fichier d'en-tête et un fichier de mise en oeuvre. Pour produire un fichier d'en-tête .h, le repère de gabarit est remplacé par la liste de définitions. Pour produire un fichier de mise en oeuvre . c, le repère de gabarit est remplacé par une liste de procédés d'exécution. De cette façon, le fichier de mise en oeuvre .c et le fichier d'en-tête .h peuvent être reproduits.
Dans les annexes V et VI, on se référera à une classe InstrState. Cette classe contient tout l'état associé à l'exécution d'une instruction, par exemple un réseau d'opérandes et un enregistrement de toute interruption provoquée par l'instruction.
On se référera également à une classe d'entiers, qui contient des entiers à précision illimitée. Ceci peut être nécessaire car les résultats des expressions peuvent dépasser la dimension de l'opérande résultant et le dépassement peut devoir être vérifié en tant que partie de l'exécution de l'instruction.
ANNEXE Ia +=add8s +name add 8-byte signed +opl dst, 8, s, register +op2 src, 8, s, register
+op3 src, 8, s, any +args result, srcl, src2 +pretext result, srcl, src2 +pretext result [becomes] srcl + src2 +traps [exetrap OVERFLOW { result [lt] [power-2 63] [lor] [power 2 63] [lessequal] result }] +posttext ANNEXE Ib +=leapngz +name branch if not greater than zero +opl nul +op2 nul +op3 src, z, s, register +args condition +posttext [IF {condition [lessequal] 0} {[IPTR~] [becomes] [IPTR]} 1 +traps ANNEXE II package require Dbase Dbase iset iset read InstructionSet.db foreach m [iset entrylist] { puts "$m : : [iset entry name] } ANNEXE III add8s : : add 8-byte signed
ANNEXE IV > # end of Font > # end of Font > # end of ParaLine ANNEXE Va class Instr~add8s : public Instr public: Instr~add8s() Instr("add8s" ,ArgUse(6),ArgUse(1)) {} void execute(InstrState &is ); } ANNEXE Vb class Instr~leapngz : public Instr public: Instr~leagngz () Instr("leapngz",ArgUse(1), ArgUse(0))