INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Les étapes de copie (d) et de ligation (e) de la méthode de l'invention, également dé s i gn é e s conjointement ci-après "réaction combinée" ou "réaction combinée en chaîne", consiste à soumettre, après la dénaturation de l'étape (b) et l'hybridation de l'étape (c) la molécule d'acide nucléique préparé à l'étape (a) et le vecteur clivé, à l'action d'une polymérase et d'une ligase thermostables, puis, avantageusement, à renouveler les étapes (b) à (e) selon une série de cycles de température.
Les étapes (d) et (e) peuvent être réalisées soit
successivement soit sensiblement simultanément après les étape de dénaturation puis d'hybridation.
La réaction combinée permet à la fois : - la réplication totale du vecteur clivé à partir d'une amorce constituée de l'extrémité 3' de la molécule d'acide nucléique préparée à l'étape (a), puis la ligation simple brin de l'extrémité 3' nouvellement générée sur l'extrémité 5', phosphorylée, de la molécule d'acide nucléique ayant servi d'amorce.
- la réplication du fragment d'acide nucléique à partir d'une amorce constituée par l'extrémité du vecteur clivé, puis ligation simple brin de l'extrémité nouvellement générée sur l'extrémité 5', phophorylée, du vecteur de la molécule d'acide nucléique La synthèse par une polymérase thermostable d'un brin représentant la taille complète du vecteur peut être difficile à réaliser, aussi, selon une forme préférée de mise en #uvre de la méthode de l'invention, l'étape (d) est effectuée en présence de relais, c'est à dire des oligonuclotides phosphorylés homologues de différentes parties du vecteur répartis de façon homogène sur chacun des deux brins du plasmide, à une distance entre eux de 500 à 2000 paires de bases.
Comme indiqué précédemment la molécule d'acide nucléique comprenant le fragment d'acide nucléique à intégrer dans un vecteur est préparée à l'étape (a) par amplification dudit fragment par une réaction de polymérisation en chaîne (PCR) à partir de deux oligonucléotides amorces, chacun composé de deux parties : - une partie 3' homologue à une extrémité du fragment à insérer.
- une partie 5', constituant l'acide nucléique étiquette, comprenant une séquence nucléique homologue à l'une des extrémités d'un vecteur clivé.
D 1 un autre côté, à l'étape S1424, si l'événement est un cas dans lequel un poste mobile utilise des canaux multiples, la CPU produit un numéro de code de 0 et le SF de 256 se rapportant à l'élément de commande attribué au canal de commande.
A l'étape S1502, la CPU détermine le nombre de canaux de données.
A l'étape S1504, si le nombre de canaux de données est deux canaux de données, la CPU produit un numéro de code de 1 et un SF de 4 se rapportant à un premier élément de données attribué à un premier canal de données couplé à une branche I.
A l'étape S1506, la CPU produit un numéro de code de 1 et le SF de 4 se rapportant à un deuxième élément de données attribué à un deuxième canal de données.
D'un autre côté, à l'étape S1508, si le nombre de canaux de données est trois canaux de données, la CPU produit le numéro de code de 1 et un SF de 4 se rapportant à un premier élément de données attribué au premier canal de données.
A l'étape S1510, la CPU produit le numéro de code de 1 et le SF de 4 se rapportant au deuxième élément de données attribué au deuxième canal de données.
A 1 ' étape S1512, la CPU produit un numéro de code de 3 et le SF de 4 se rapportant au troisième élément de données attribué au troisième canal de données.
D'un autre côté, à l'étape S1514, si le nombre de canaux de données est quatre canaux de données, la CPU produit le numéro de code de 1 et le SF de 4 se rapportant à un premier élément de données attribué au premier canal de données.
A l'étape S1516, la CPU produit le numéro de code de 1 et le SF de 4 se rapportant au deuxième élément de données attribué au deuxième canal de données.
A 1 ' étape S1518, la CPU produit le numéro de code de 3 et le SF de 4 se rapportant au troisième élément de données attribué au troisième canal de données.
A l'étape S1520, la CPU produit le numéro de code de 3 et le SF de 4 se rapportant au quatrième élément de données attribué à un quatrième canal de données.
D'un autre côté, à l'étape S1522, si le nombre de canaux de données est cinq canaux de données, la CPU produit le numéro de code de 1 et le SF de 4 se rapportant au premier élément de données attribué au premier canal de données.
A 1 ' étape S1524, la CPU produit le numéro de code de 1 et le SF de 4 se rapportant au deuxième élément de données attribué au deuxième canal de données.
A l'étape S1526, la CPU produit le numéro de code de 3 et le SF de 4 se rapportant au troisième élément de données attribué au troisième canal de données.
A l'étape S1528, la CPU produit le numéro de code de 3 et le SF de 4 se rapportant au quatrième élément de données attribué au quatrième canal de données.
A l'étape S1530, la CPU produit le numéro de code de 2 et le SF de 4 se rapportant à un cinquième élément de données attribué à un cinquième canal de données.
A la figure 2, sur laquelle les mmes éléments qu'à la figure 1 portent les mmes références, on a représenté le schéma d'un dispositif de collecte des valeurs des sorties d'une unité logique selon l'invention A la différence des cellules de test CT'1 à CT'p du dispositif de la figure 1 qui comprenaient une bascule sensible à un front de signal, les cellules de test CT1 à CTp du dispositif selon l'invention comprennent chacune une et une seule bascule sensible à un niveau de signal. Les cellules CT1 à CTN sont donc activées par le niveau des signaux logiques appliqués sur leurs entrées de commande et non pas par les fronts de ces signaux.
Dans un mode de réalisation préféré, les bascules CT1 à CTp sont des bascules multiplexées comprenant une première et une seconde entrées de donnée référencées D1 et D2, ainsi qu'une première et une seconde entrées de commande référencées LD1 et LD2. Les entrées de commandes LD1 et LD2 sont associées respectivement à la première et à la seconde entrées de donnée D1 et D2. Dans la suite, les bascules multiplexées sont confondues avec les cellules de test CT1 à CTp.
Ces bascules multiplexées sont connues en soi. Elles réalisent à la fois une fonction de sélection (ou multiplexage) des entrées et une fonction de mémorisation de l'entrée sélectionnée. Le fonctionnement d'une telle bascule multiplexée est le suivant : -lorsque l'une seulement des entrées de commande LD1 ou LD2 est activée (i. e., est au niveau haut) et pas l'autre, la sortie Q passe au niveau haut ou bas de l'entrée de donnée associée, respectivement D1 ou D2 : c'est la fonction de sélection ou multiplexage. Lorsque l'entrée de commande qui était active repasse au niveau bas, la sortie Q reste au mme niveau jusqu'à ce qu'une entrée de commande soit à nouveau activée : c'est la fonction de mémorisation ; -lorsqu'aucune des entrées de commande n'est activée, la sortie Q reste au niveau auquel elle était auparavant. C'est la fonction de mémorisation du circuit.
On notera que le cas où les deux entrées de commande sont actives simultanément n'est pas utilisé dans la pratique.
Selon l'invention, les bascules multiplexées sont connectées à l'unité logique 10 de la manière suivante : -la première entrée de donnée D1 de chaque bascule est reliée respectivement à une des sorties Sl,..., Sp de l'unité logique 10 ; -la seconde entrée de donnée D2 de chaque bascule autre que la première (c'est à dire CT1) est reliée à la sortie de la bascule précédente.
La seconde entrée de donnée D2 de la première bascule CT1 est par exemple reliée à sa première entrée de donnée D1 (comme représenté à la figure 2), ou à un noeud présentant un potentiel fixe (potentiel d'alimentation ou masse par exemple). En variante, le première bascule CT1 ne comporte pas d'entrées de donnée D1 ni d'entrées de commande LD1 et LD2, qui ne sont pas nécessaires à la réalisation de sa fonction.
Dit autrement, selon cette variante, la cellule CT1 est une simple bascule de type D sensible à un niveau de signal.
En outre, la sortie Q de la dernière bascule (c'est à dire CTp) est reliée au noeud de collecte TDO. De cette maniere, les cellules de test CT1 à CTp forment un registre à décalage pour la propagation des valeurs logiques des sorties Sl,..., Sp de l'unité logique 10 vers le noeud TDO en mode test.
Le dispositif selon l'invention comporte des moyens pour commander les cellules de test de manière à propager dans le registre à décalage les valeurs logiques d'une sortie de l'unité logique 10 sur deux dans une première phase, puis les valeurs logiques des autres sorties de l'unité logique 10 dans une seconde phase, ainsi que des moyens pour recharger les valeurs logiques des sorties Sl,..., Sp de l'unité logique 10 dans les cellules de test CT1,..., CTp entre la première et la seconde phase.
Plus particulièrement, le dispositif comporte des moyens pour générer un premier signal d'horloge de test CLKTEST1 et un second signal d'horloge de test CLKTEST2 de mme fréquence, en opposition de phase et non recouvrants (c'est à dire n'étant pas simultanément au niveau haut). De cette manière, on évite la perte de valeurs logiques dans le registre à décalage. Le signal CLKTEST1 est appliqué sur les secondes entrées de commande LD2 des bascules de rangs impairs du registre à décalage (c'est à dire CT1, CT3, CT5,...). Le signal CLK TEST 2 est appliqué sur les secondes entrées de commande LD2 des bascules de rangs pairs du registre à décalage (c'est à dire CT2, CT4, CT6,...).
Le fonctionnement du dispositif pour la mise en oeuvre du procédé selon l'invention est alors le suivant.
Dans une première phase, les valeurs logiques d'une sortie de l'unité logique 10 sur deux sont propagées dans le registre à décalage puis, dans une seconde phase, les valeurs logiques des autres sorties de l'unité logique 10 sont propagées dans le registre à décalage, les valeurs logiques des sorties Sl,..., Sp de l'unité logique 10 étant rechargées dans les cellules de test entre la première et la seconde phase. A cet effet, les signaux CLOCK, CLK TEST~1 et CLKTEST2, qui sont appliqués sur les entrées de commande LD1 et LD2 des bascules CT1 à CTp, présentent des échelons de tension pour activer ces entrées de commande de la manière qui va tre décrite cidessous. Des chronogrammes de ces trois signaux sont représentés respectivement sur les figures 3a, 3b et 3c.
Le signal CLOCK, visible à la figure 3a, présente un premier échelon ayant pour fonction de charger les valeurs logiques des sorties SI à Sp respectivement dans les bascules CT1 à CTp. Dans la pratique, ce résultat est déjà obtenu dès lors que le circuit électronique a fonctionné en mode normal.
Cette étape n'est donc pas une étape essentielle du procédé selon l'invention.
Ensuite, dans la première phase du procédé selon l'invention, les signaux CLK TEST-1 et CLK TEST 2 présentent alternativement des échelons qui ne se recouvrent pas deux à deux (on dit qu'ils sont non recouvrants). Dit autrement, ces signaux d'horloge sont de mme fréquence, sont en opposition de phase et sont non recouvrants. En outre dans cette première phase, le signal CLK TEST-1 est en avance de phase par rapport à CLKTEST2. De cette manière ce sont les valeurs logiques des sorties S2, S4, S6,... préalablement chargées dans les cellules de test de rangs pairs qui sont propagées dans le registre à décalage vers le noeud de collecte TDO.
Le signal CLOCK présente ensuite un second échelon ayant pour fonction de recharger les valeurs logiques des sorties SI à Sp respectivement dans les bascules CT1 à CTp.
Comme on le représente, à l'étape S1302, un codeur reçoit un message de données à transmettre à un poste de base.
A l'étape S1304, le codeur code le message de données ayant un ou plusieurs éléments de données et produit un élément de commande.
A l'étape S1306, le codeur évalue un SF se rapportant à l'élément ou à plusieurs éléments de données pour envoyer le SF en provenance d'un codeur à une CPU.
A l'étape S1308, la CPU produit des informations nécessaires pour produire des codes d'étalement à attribuer aux canaux.
A l'étape S1310, un générateur de code produit les codes d'étalement.
A l'étape S1312, un dispositif d'étalement étale l'élément de commande et l'élément ou les plusieurs éléments de données par les codes d'étalement. A l'étape S1314, un dispositif de cryptage crypte l'élément de commande et l'élément ou les plusieurs éléments de données étalés et un code de cryptage à valeur complexe, pour produire de ce fait un signal à modulation de canal ayant une pluralité de couples de données en phase (I) et en quadrature de phase (Q) dans le poste mobile.
En se référant aux figures 17 à 19, on représente des organigrammes décrivant une procédure pour produire des informations nécessaires pour produire des codes d'étalement à attribuer aux canaux.
Comme on le représente, à l'étape S1402, la CPU reçoit le SF se rapportant à l'élément ou aux plusieurs éléments de données en provenance du codeur.
A 'l 1 étape S1404, la CPU détermine un type d'événement.
A l'étape S1408, si l'événement est un cas dans lequel un poste mobile utilise deux canaux, la CPU produit un SF de 256 et un numéro de code de 0 se rapportant à l'élément de commande.
A l'étape S1410, la CPU produit un numéro de code de SF/4 se rapportant à l'élément de données particulier dans lequel SF 2X et N = 2 à 8.
A l'étape S1412, la CPU envoie les numéros de code et les SF se rapportant aux éléments de données et de commande au générateur de code.
D'un autre côté, à l'étape S1414, si l'événement est un cas dans lequel des postes mobiles multiples partagent un code de cryptage commun à valeur complexe, la CPU produit une signature S.
A l'étape S1416, la CPU produit le SF de 256 et un numéro de code de 16(S - 1) + 15 se rapportant à l'élément de commande dans lequel S 1 à 16.
1 A 1 ' étape S1418, la CPU produit un numéro de code de SF(S - 1)116 se rapportant à l'élément de données particulier dans lequel SF 2N, N = 2 à 8 et S 1 à 16.
A l'étape S1420, la CPU envoie les numéros de code et les SF se rapportant aux éléments de données et de commande au générateur de code.
Résultats : l'activation enzymatique dans des protoplastes élicités est exprimée en % de l'activité dans les contrôles. Les résultats sont rapportés dans le tableau récapitulatif 1.
Tableau 1 8Il -Loi -M - - - il' - :. ;:-::::::.:;'4S .
- - ~ ; .T-= ou --- J" '""S'K'T'1*'"
e 146 Tableau 1 : comparative des réponses (1,3-P-D-glucanase) induites par "l'éliciteur" (polymère 1,4-P-D-glucuronane (400 ug/L) (a), oligo 1,4-(3-D-glucuronane de DP moyen 8 (50 nM) (b), polymère 1,4-p-D-galacturonane (400 g/L) (c), oligo 1,4-p-D- mannuronane de DP 4 (50 nM) (d), oligo 1,4-ss-D-guluronane de DP 4 (50 nM) (e).
L'analyse électrophorétique par SDS-PAGE des protéines composant les extraits enzymatiques a été réalisée. Le marquage de protéines sur empreintes par un sérum reconnaissant des 1,3-P-D-glucanases isolées du tabac contaminé par la mosaïque du tabac (Ori et al. (1990) EMBO J., 9(11), 3429-36) confirme la présence de PR-protéines.
L'oligomère 1,4-P-D-glucuronane de DP moyen 8 et le polyglucuronane, utilisés à une concentration nanomolaire, amplifie en 20 min d'un facteur 1. 5 et 1. 3 respectivement l'activité 1,3 P-D-glucanase dans des protoplastes végétaux. Parmi les autres produits testés, c'est l'oligo 1,4-p-D-guluronane de DP4 qui est le plus efficace.
C) Réponse 1,4-p-D-glucanase induite dans des protoplastes de Rubus.
Conditions expérimentales d'élicitation : identiques à celles rapportées cidessus.
Méthodologie : la mesure de l'activité (1,4 P-D-glucanase) repose sur le dosage colorimétrique (test au ferricyanure) décrit ci-dessus des unités réductrices du substrat (cellopentaose réduit) libérées au cours de l'hydrolyse.
Résultats : les résultats sont rapportés dans le tableau 2.
(% contôle)
- --- - " a - ~~~~ ~ '"" ~ ==#- ~
iIIIl @ Tableau 2 : comparative des réponses (1,4 ss-D-glucanase) induites par "l'éliciteur" (polymère 1,4-3-D-glucuronane (400 gg/L) (a), oligo 1,4-i-D-glucuronane de DP moyen 8 (50 nM) (b), polymère 1,4-p-D-galacturonane (400 g/L) (c), oligo 1,4-p-D- mannuronane de DP 4 (50 nM) (d), oligo 1,4-ss-D-guluronane de DP 4 (50 nM) (e).
L'oligomère 1,4-ss-D-glucuronane de DP moyen 8 utilisé à une concentration nanomolaire, amplifie en 20 min d'un facteur 1.2 l'activité 1,4 P-D-glucanase dans des protoplastes végétaux.
COMPOSITIONS COSMETIQUES CONTENANT UN POLYMERE AMPHOTERE ET UN AGENT CONDITIONNEUR ET LEURS UTILISATIONS.
Enfin, dans la seconde phase du procédé selon l'invention, les signaux CLKTEST1 et CLK TEST-2 présentent à nouveau alternativement des échelons non recouvrants. Néanmoins, dans cette seconde phase, c'est le signal CLKTEST2 qui est en avance de phase par rapport au signal CLKTEST1. De cette manière ce sont les valeurs logiques des sorties S1, S3, S5, ... préalablement chargées dans cellules de test de rangs impairs qui sont propagées dans le registre à décalage vers le noeud de collecte TDO.
On notera que, au cours de chacune des deux phases cidessus, les cellules de rangs pairs et impairs se comportent alternativement comme cellules maîtres et cellules esclaves.
De cette manière, il est possible de propager les valeurs logiques des sorties de l'unité logique 10 vers le noeud de collecte TDO sans pertes de données. Ce résultat est obtenu en deux phases.
Comme on l'aura compris, ces valeurs logiques ne sont pas collectées à l'extrémité du registre à décalage (i. e., au noeud de collecte TDO) dans l'ordre des cellules de test. Au contraire, on collecte d'abord les valeurs logiques qui étaient préalablement chargées dans les cellules de test de rangs pairs puis celles qui étaient chargées dans les cellules de test de rangs impairs. Ceci n'est pas un réel inconvénient car un instrument de test connecté au noeud de collecte TDO peut les traiter en tenant compte de leur ordre de collecte.
Ainsi qu'on l'a constaté ci-dessus, les moyens pour recharger les valeurs des sorties Sl,..., Sp de l'unité logique 10 dans les cellules de test CT1,..., CTp entre la première phase et la seconde phase sont particulièrement simples puisqu'ils comprennent des moyens pour activer les premières entrées de commande LD1 des bascules. Il est nécessaire que les valeurs logiques des sorties Sl,..., Sp n'aient pas été modifiées entre la première et la seconde phase. Ceci est le cas puisque, en général, les deux conditions suivantes sont réunies si bien que l'état de l'unité logique 10 n'est pas modifié : -l'unité logique 10 est de nature ; -les valeurs logiques des entrées El,..., En ne sont pas modifiées entre la première et la seconde phase.
Si, un cas particulier, l'une des conditions ci-dessus n'est pas respectée, il sera nécessaire de prévoir des moyens, qui sont à la portée de l'homme du métier, pour rétablir l'état des sorties de l'unité logique 10 avant le début de la seconde phase.
A la figure 4, on a représenté le schéma d'un circuit de base pour générer deux signaux périodiques de mme fréquence, en opposition de phase et non recouvrants.
Un tel circuit comporte deux portes logiques de type NON OU référencées NOR1 et NOR2. Une entrée I de ce circuit est reliée à une première entrée A de chaque bascule. L'entrée I reçoit un signal d'horloge CK. Au contraire de l'entrée A de la porte NOR1, l'entrée A de la porte NOR2 est une entrée inverseuse. La sortie S de la porte NOR1 est reliée à une seconde entrée B de la porte NOR2. Réciproquement, La sortie S de la porte NOR2 est reliée à une seconde entrée B de la porte NOR1. La sortie S de la porte NOR1 est reliée à un noeud de sortie OUT1 du circuit. La sortie S de la porte NOR2 est reliée à un noeud de sortie OUT2 du circuit. Les noeuds OUT1 et OUT2 délivrent respectivement les signaux d'horloge de test CLK1 et CLK ~2 qui sont de mme fréquence (celle du signal TCK), en opposition de phase et non recouvrants.
A la figure 5, on a représenté le schéma d'un circuit pour générer les signaux des figures 3b et 3c, qui est compris dans le dispositif selon l'invention.
Le circuit de la figure 5 constitue une adaptation du circuit de base de la figure 4, et les éléments communs portent les mmes références. Les portes NOR1 et NOR2 y remplissent la mme fonction. L'entrée I du circuit reçoit un signal d'horloge TCK (dit signal d'horloge de test au sens de la norme du JTAG). Il s'agit d'un signal d'horloge qui est généré pendant tout le mode test. Les sorties OUT1 et OUT2 délivrent respectivement les signaux d'horloge de test CLK TEST 1 et CLK TEST 2.
Par rapport au circuit de base de la figure 4, le circuit de la figure 5 est complété par les moyens suivants : -d'une part, des moyens de temporisation DEL1 et DEL2 pour maintenir un temps de garde entre le moment où l'un des signaux d'horloge de test CLK TEST~1 ou CLK TEST 2 passe du niveau haut au niveau bas, et le moment où l'autre signal d'horloge passe au niveau haut. Les moyens DEL1 sont connectés entre la sortie OUT1 et l'entrée B de la porte NOR2. Les moyens DEL2 sont connectés entre la sortie OUT2 et l'entrée B de la porte NOR1. Ces moyens comprennent préférentiellement une ou plusieurs portes logiques introduisant un retard entre le passage de la sortie OUT1 (respectivement OUT2) au niveau haut, et le passage correspondant de l'entrée B de la porte NOR2 (respectivement NOR1) au niveau haut. Les moyens DEL1 et DEL2 n'introduisent pas d'inversion du niveau logique des signaux CLKTEST1 et CLK TEST~2 qu'ils transmettent sur les entrées B des portes respectivement NOR2 et NOR1 ; -d'autre part, des moyens pour sélectionner celui du premier signal d'horloge de test CLKTEST1 ou du second signal d'horloge de test CLKTEST2 qui est en avance de phase par rapport à l'autre. Ces moyens comprennent une porte de type OU EXCLUSIF, référencée XOR1, qui est connectée par une première entrée A à l'entrée 1 du circuit et par sa sortie S aux entrées A des portes NOR1 et NOR2. Une seconde entrée B de la porte XOR1 reçoit un signal CLKINV dont la fonction est de sélectionner, en fonction de son niveau haut ou bas, celui des signaux CLK TEST~1 ou CLKTEST2 qui est en avance de phase par rapport à l'autre ; -enfin, des moyens pour empcher ou provoquer la génération des échelons des signaux CLKTEST1 et CLK TEST 2 à partir des échelons du signal TCK. Ces derniers moyens comprennent d'une part une première porte logique de type NON ET, référencée NAND1, connectée par une première entrée A à la sortie S de la porte NOR1 et par sa sortie S à la sortie OUT1 à travers un premier inverseur logique INV1, et d'autre part une seconde porte logique de type NON ET, référencée NAND2, connectée par une première entrée A à la sortie S de la porte NOR2 et par sa sortie S à la sortie OUT2 à travers un second inverseur logique INV2. Une seconde entrée B de chacune des portes NAND1 et NAND2 reçoit un mme et unique signal de commande CLK EN. Ainsi, en fonction du niveau haut ou bas du signal de commande CLKEN, les échelons des signaux CLK TEST~1 et CLKTEST2 respectivement sont ou ne sont pas générés. Bien entendu, les moyens décrits ci-dessus dans une forme de réalisation préférée peuvent tre réalisés d'une autre manière, par exemple à l'aide de simples portes logiques de type ET à la place d'une porte logique de type NON ET suivie d'un inverseur.
Aux figures 6a à 6c, on a représenté des chronogrammes des signaux respectivement TCK, CLKINV, CLKEN, CLKTEST1 et CLK TEST 2 en mode test.
Comme on l'a dit, le signal TCK est un signal d'horloge de test qui oscille entre le niveau haut et le niveau bas en permanence en mode test.
Un premier et un second échelons du signal CLKEN déterminent respectivement la première et la seconde phase du procédé selon l'invention.
On notera que le signal CLKINV passe du niveau haut au niveau bas entre la première et la seconde phase (c'est à dire lorsque le signal CLKEN est au niveau bas), de manière à inverser l'avance de phase des signaux CLKTEST1 et CLK TEST 2 En outre, on notera que les échelons des signaux CLK TEST 1 et CLKTEST2 sont moins larges que les échelons du signal TCK, en raison de l'action des moyens de temporisation DEL1 et DEL2. Ainsi, on est certain que les signaux CLK TEST~1 et CLKTEST2 sont non recouvrants en toutes circonstances.