REVENDICATIONS 1. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: un substrat semiconducteur (1) un transistor à effet de champ à grille isolée (T) incluant un film d'isolation de grille (3) formé sur une surface dudit substrat semiconducteur (1), une électrode de grille (4) formée sur le film d'isolation de grille (3) et des régions de source et de drain (5, 6) formées dans une couche de surface dudit substrat semiconducteur (1) sur les deux côtés de l'électrode de grille (4); un film isolant (8) formé au-dessus de la surface dudit substrat semiconducteur (1) et recouvrant l'électrode de grille (4); un film ferroélectrique (9) formé sur ledit film isolant (8); et une paire d'électrodes de condensateur (11, 12) formées sur ledit film ferroélectrique (9) et se faisant face l'une l'autre, une électrode (11) de ladite paire d'électrodes de condensateur étant connectée électriquement à l'électrode de grille (4). 2. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'un espace entre ladite paire d'électrodes de condensateur (11, 12) présente une valeur plus importante d'un facteur de trois ou moins qu'une épaisseur dudit film ferroélectrique (9). 3. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'une électrode (11) de ladite paire d'électrodes de condensateur (11, 12) est disposée au-dessus de l'électrode de grille (4). 4. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce que ledit film ferroélectrique (9) est réalisé en SBT ou en PZT ou en PLZT. 5. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce que les électrodes de ladite paire d'électrodes de condensateur (11, 12) sont enterrées dans ledit film isolant (8), des surfaces de ladite paire d'électrodes de condensateur (11, 12) et dudit film isolant (8) forment une surface commune et ledit film ferroélectrique (9) recouvre ladite paire d'électrodes de condensateur (11, 12) et ledit film isolant (8). 6. Dispositif de mémoire ferroélectrique selon la revendication I, caractérisé en ce que l'autre électrode (12) de ladite paire d'électrodes de condensateur (11, 12) est connectée électriquement à l'une des régions de source/drain (5, 6). 7. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: un transistor à effet de champ à grille isolée (T) comportant une source (5), un drain (6) et une grille isolée (4); et une cellule de mémoire (MC) incluant un condensateur ferroélectrique connecté à la source (5) et à la grille isolée (4). 8. Dispositif de mémoire ferroélectrique selon la revendication 7, caractérisé en ce que ledit transistor à effet de champ à grille isolée (T) présente une valeur de capacité source/grille isolée supérieure à une valeur de capacité drain/grille isolée. 9. Dispositif de mémoire ferroélectrique selon la revendication 8, caractérisé en ce que ledit transistor à effet de champ à grille isolée (T) présente une zone en chevauchement entre la grille isolée (4) et la source (6) plus importante qu'une zone en chevauchement entre la grille isolée (4) et le drain (6). 10. Dispositif de mémoire ferroélectrique selon la revendication 7, caractérisé en ce qu'il comprend en outre une ligne de bit (BL) connectée au drain (6) et une ligne de mot (WL) connectée à la source (5). 11. Dispositif de mémoire ferroélectrique selon la revendication 10, caractérisé en ce qu'il comprend en outre un circuit de commande permettant d'exécuter une opération d'écriture consistant à écrire une première information dans le condensateur ferroélectrique en appliquant un potentiel positif à la ligne de bit (BL) par rapport à un potentiel de la ligne de mot (WL) et une opération d'écriture consistant à écrire une seconde information dans le condensateur ferroélectrique en appliquant un potentiel négatif à la ligne de bit par rapport au potentiel de la ligne de mot. 12. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: une pluralité de lignes de bit (BLm, BLm+i ...) disposées en parallèle; une pluralité de lignes de mot (WLn, WLn+i ...) disposées en parallèle, les lignes de mot croisant lesdites lignes de bit; et une cellule de mémoire ferroélectrique (MC) connectée au niveau de chaque point de croisement entre lesdites lignes de bit (BLm, BLm+1...) et de mot (WLn, WLn+i ...), ladite cellule de mémoire ferroélectrique incluant un transistor à effet de champ à grille isolée (T) comportant une source (5), un drain (6) et une grille isolée (4), et un condensateur ferroélectrique connecté entre le drain et la grille isolée. 13. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce que le transistor à effet de champ à grille isolée (T) présente une valeur de capacité source/grille isolée supérieure à une valeur de capacité drain/grille isolée. 14. Dispositif de mémoire ferroélectrique selon la revendication 13, caractérisé en ce que le transistor à effet de champ à grille isolée (T) présente une zone en chevauchement entre la grille isolée (4) et la source (5) plus importante qu'une zone en chevauchement entre la grille isolée (4) et le drain (6). 15. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'un taux de couplage R = Cgs/(Cgs + Cf) vaut 0,2 ou plus où Cf est une valeur de capacité du condensateur ferroélectrique et Cgs est une valeur de capacité de source-grille isolée. 16. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'il comprend en outre un circuit de commande permettant d'exécuter une opération d'écriture consistant à écrire une première information dans le condensateur ferroélectrique en appliquant un potentiel positif à la ligne de bit (BL) par rapport à un potentiel de la ligne de mot (WL) et une opération d'écriture consistant à écrire une seconde information dans le condensateur ferroélectrique en appliquant un potentiel négatif à la ligne de bit par rapport au potentiel de la ligne de mot. 17. Procédé de pilotage d'un dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend une pluralité de lignes de bit (BLm, BLm+1...) disposées en parallèle; une pluralité de lignes de mot (WLn, WLn+i ...) disposées en parallèle, les lignes de mot croisant lesdites lignes de bit; et une cellule de mémoire ferroélectrique (MC) connectée au niveau de chaque point de croisement entre lesdites lignes de bit (BLm, BLm+i ...) et de mot (WLn, WLn+i ...), ladite cellule de mémoire ferroélectrique incluant un transistor à effet de champ à grille isolée (T) comportant une source (5), un drain (6) et une grille isolée (4), et un condensateur ferroélectrique connecté entre le drain et la grille isolée, le procédé comprenant les étapes de: (a) connexion d'une ligne de mot sélectionnée à un potentiel de masse et application d'un premier potentiel de référence à d'autres lignes de mot et à toutes les lignes de bit afin d'écrire une première information dans toutes les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée; (b) application en succession du potentiel de masse et du premier potentiel de référence à des cellules de mémoire ferroélectrique destinées à recevoir en écriture une première information parmi les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée et application d'un second potentiel de référence inférieur au premier potentiel de référence à d'autres lignes de bit et d'un troisième potentiel de référence supérieur au second potentiel de référence à d'autres lignes de mot afin d'écrire une première information dans les cellules de mémoire ferroélectrique destinées à recevoir en écriture une première information ; et (c) établissement de potentiels des lignes de bit et de potentiels des lignes de mot autres que la ligne de mot sélectionnée aux mêmes potentiels que ladite étape (b) et application d'un quatrième potentiel de référence supérieur au premier potentiel de référence à la ligne de mot sélectionnée afin d'écrire une seconde information dans des cellules de mémoire ferroélectrique qui ne reçoivent pas en écriture une première information au niveau de ladite étape (b) parmi les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée. 18. Procédé de pilotage d'un dispositif de mémoire ferroélectrique selon la revendication 17, caractérisé en ce que, lorsque le premier potentiel de référence vaut Vcc, les second, troisième et quatrième potentiels de référence valent respectivement environ Vcc/3, 2Vcc/3 et 4Vcc/3. 19. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: un substrat semiconducteur (1) ; une électrode de grille isolée (4) formée sur ledit substrat semiconducteur (1); une région de source (5) et une région de drain (6) formées dans une couche de surface dudit substrat semiconducteur (1) sur les deux côtés de ladite grille isolée (4) ; une première couche isolante (17) formée au-dessus d'une surface dudit substrat semiconducteur (1) qui entoure ladite électrode de grille isolée (4) et qui forme une surface supérieure commune; une gorge d'ouverture (23) qui atteint le drain (6) au travers de ladite première couche isolante (17) un câblage de bit qui enterre ladite gorge d'ouverture (23) et qui forme une surface supérieure commune avec ledit premier film isolant (17) ; et une couche ferroélectrique (20) formée sur la surface supérieure commune et recouvrant ladite électrode de grille isolée (4) et ledit câblage de bit. 20. Dispositif de mémoire ferroélectrique selon la revendication 19, caractérisé en ce qu'il comprend en outre: une seconde couche isolante (21) formée au-dessus dudit substrat semiconducteur (1) et recouvrant ladite couche ferroélectrique (20); une ouverture (23) qui atteint la région de source (5) au travers desdits second et premier films isolants (21, 7); et un câblage de mot qui enterre ladite ouverture (23), qui croise ledit câblage de bit, et qui s'étend sur ladite seconde couche isolante (21).