INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Analyses Microanalyse % calculés % trouvés C 57,43 58,01 H 6,86 6,97 N 7,95 7,93 S 9,10 9,15 Spectre IR dans CHCl3 (cl 1) =C-NH- { 3470 =C-NH2 { 3415 { 3370 { 3290 / C=O { 1660 NH2 { 1593 +Amide II { 1585 +Aromatique { 1570 +C=C { 1492 Spectre W dans l'éthanol Max 235 nm E = 13900 Max 290 nm E = 28800 STADE 2 : 2-butyl-4-( (4-méthoxyphényl) thio) -lH-imidazole-5- carboxylate d' éthyle On introduit 1,75 g de pentachlorure de phosphore et 87,5 ml de chlorure de méthylène/NK20 et refroidit à -700C puis ajoute en 5 minutes la solution de 1,127 g de 4-diméthylaminopyridine et 11,27 ml de chlorure de méthylène/NK20.
On agite 10 minutes à -70 C puis ajoute en 5 minutes la solution de 1,48 g du produit obtenu au stade 1 ci-dessus et 14,8 ml de chlorure de méthylène/NK20.
Pareillement, lorsque la tension de source (VCC - VEE) diminue, alors (AVdd + AVee) < 0 et chacun des courants de drain du second FET (55) et du FET (32) du circuit d'amplification diminue, ce qui augmente les premier et second potentiels de sortie (Vdd et Vee) et ce qui réduit la fluctuation moyenne (AVdd + AVee) des premier et second potentiels de sortie.
Par conséquent, (aVdd + AVee) est commandé de manière à valoir 0.
Selon le second mode du premier aspect de la présente invention, comme représenté sur la figure 3 ou sur la figure 4 par exemple, ledit circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE), dans lequel le circuit d'amplification (3) comprend un FET (32) en tant que source de courant, dans lequel le circuit de retour de mode commun (50A) comprend : des première et seconde résistances (12A et 12B) un premier FET (52A) connecté entre le premier potentiel de source et la première résistance, une grille du premier FET recevant le premier potentiel de sortie (Vdd) ; un second FET (52B) connecté entre le premier potentiel de source et la seconde résistance, une grille du second FET recevant le second potentiel de sortie (Vee) une diode de décalage de niveau (53 et 54), une anode de la diode de décalage de niveau étant connectée aux première et seconde résistances ; un troisième FET (55) connecté entre une cathode de la diode de décalage de niveau et le second potentiel de source, une grille du troisième FET étant connectée à son drain ainsi qu'à une grille du FET du circuit d'amplification.
Du fait que la fluctuation d'un potentiel au niveau de l'anode de la diode de décalage de niveau (53 et 54) est proportionnelle à (AVdd + AVee), le même fonctionnement que selon le premier mode est réalisé.
Selon le troisième mode du premier aspect de la présente invention, comme représenté sur la figure 1 par exemple, un circuit de décalage de niveau (42B et 43B) pour décaler vers le bas le second potentiel de sortie (Vee) afin d'obtenir un premier potentiel de référence (VBB) et afin de produire une tension de sortie entre un potentiel (VAA) correspondant au premier potentiel de sortie (Vdd) et le premier potentiel de référence (VBB).
Avec le troisième mode, une tension de source (VAA VBB) suffisante pour le circuit sur lequel elle doit être appliquée est obtenue moyennant la condition consistant en ce que le premier potentiel d'entrée (Vaa) est pratiquement égal au second potentiel d'entrée (Vbb), d'où la réalisation d'un fonctionnement symétrique au niveau du circuit d'amplification (30) et du circuit de retour de mode commun (40) et d'où la réduction du bruit au niveau de la tension (VAA - VBB) de manière plus efficace que lors d'un fonctionnement non symétrique.
Selon le quatrième mode du premier aspect de la présente invention, comme représenté sur la figure 2 par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre : un circuit de décalage de niveau et de retour de mode commun (40) pour décaler vers le bas les premier et second potentiels de sortie (Vdd et Vee) de la même tension afin d'obtenir respectivement des premier et second potentiels de référence (VDD et VBB) et afin de produire une tension de sortie entre un potentiel (VAA) correspondant au premier potentiel de sortie (Vdd) et le second potentiel de référence (VBB) et afin de commander une moyenne des premier et second potentiels de référence de telle sorte qu'elle soit constante.
Avec le quatrième mode, puisque la commande est réalisée de telle sorte que le potentiel moyen du premier potentiel de sortie et du second potentiel de sortie soit constant à la fois dans le circuit de retour de mode commun (50) et dans le circuit de décalage de niveau et de retour mode commun (40), la commande est réalisée de telle sorte que lorsque la tension de source fluctue du fait du bruit, un effet sur la tension entre le premier potentiel de sortie et le second potentiel de sortie devienne faible.
Selon le cinquième mode du premier aspect de la présente invention, comme représenté sur la figure 2 par exemple, le circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE) et le circuit de décalage de niveau et de retour de mode commun (40) comprend : un premier FET (41 A), une grille du premier FET recevant le premier potentiel de sortie (Vdd) ; un second FET (41B), une grille du second FET recevant le second potentiel de sortie (Vee) ; un circuit miroir de courant constitué par des troisième, quatrième et cinquième FET (46A, 46B et 46), les grilles des troisième, quatrième et cinquième FET étant connectées les unes aux autres, un drain du cinquième FET (46) étant connecté à sa grille, des sources des troisième, quatrième et cinquième FET étant connectées au second potentiel de source (VEE) ; une première diode de décalage de niveau (42A et 43A) connectée entre le premier FET et le troisième FET ; une seconde diode de décalage de niveau (42B et 43B) connectée entre le second FET et le quatrième FET ; des première et seconde résistances (44A et 44B) connectées en série l'une à l'autre entre une cathode de la première diode de décalage de niveau et une cathode de la seconde diode de décalage de niveau ; et une diode commune, une cathode de la diode commune (45) étant connectée à un drain du cinquième FET, une anode de la diode commune étant couplée à un potentiel d'un point entre les première et seconde résistances.
Avec le cinquième mode, la fluctuation du potentiel d'anode de la diode commune (45) est proportionnelle à la fluctuation moyenne (AVAA+ AVBB) de la somme (VAA + VBB).
Lorsque la tension de source (VCC - VEE) augmente, alors (AVAA+ aVBB) > 0 et chacun des courants de drain du troisième FET (46A) et du quatrième FET (46B) augmente, ce qui abaisse (VAA et VBB) et ce qui réduit la fluctuation moyenne (AVAA+ AVBB).
Pareillement, lorsque la tension de source (VCC - VEE) diminue, alors (AVAA+ VBB) < 0 et chacun des courants de drain du troisième FET (46A) et du quatrième FET (46B) diminue, ce qui augmente (VAA et VBB) et ce qui réduit la fluctuation moyenne (AVAA+ AVBB).
Pareillement, lorsque la tension de source (VCC - VEE) diminue, (AVAA+ AVBB) < 0 et chacun des courants de drain du troisième FET (46A) et du quatrième FET (46B) diminue, ce qui augmente (VAA et VBB) et ce qui réduit la fluctuation moyenne (AVAA + AVBB).
Par conséquent (VAA + AVBB) est commandé de manière à valoir 0 au moyen du circuit de décalage de niveau et de retour de mode commun (40) de même que (Vdd + AVee) est commandé de manière à être égal à 0 par le circuit de retour de mode commun (50).
Selon le sixième mode du premier aspect de la présente invention, comme représenté sur la figure 5G par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre un circuit de décalage différentiel (60) incluant un élément de charge (62) ; un premier transistor (61A) connecté entre l'élément de charge et le premier potentiel de source ; une source de courant (63) connectée entre l'élément de charge et le second potentiel de source ; et un second transistor (61 B), une extrémité du second transistor étant connectée au potentiel de source ; des entrées de commande des premier et second transistors (61A et 61B) recevant respectivement les premier et second potentiels de sortie (Vdd et Vee) et le circuit de décalage différentiel (60) émettant en sortie une tension entre une autre extrémité du second transistor (61 B) et l'extrémité considérée de la source de courant (63).
Avec le sixième mode, I'impédance de l'élément de charge (62) est établie de manière à être approximativement égale à l'impédance d'un circuit objet sur lequel la sortie du circuit de décalage différentiel est appliquée en tant que tension de source, et le premier potentiel d'entrée et le second potentiel d'entrée sont établis de manière à être approximativement égaux l'un à l'autre. Dans ces conditions, une commande est réalisée de telle sorte que la fluctuation du courant qui circule au travers du circuit objet devienne faible lorsque la fluctuation est dans les lignes de potentiel de source du fait du bruit, ce qui réduit la fluctuation de la tension de sortie (VAA - VBB) Selon le septième mode du premier aspect de la présente invention, le circuit d'amplification différentielle est une combinaison du premier mode et du sixième mode.
A partir des trois conditions (A), (B), (C) on peut définir la forme de la rampe Ms comme représenté sur les diagrammes de la figure 11. En figure 11(a) on a représenté un cas extrême qui correspond à un courant de sortie Iout maximum (lout = +Ioutmax, charge maximum en sortie). Dans ce cas, Is2 est quasiment nul mais négatif le courant Isl atteint la limite supérieure d'un gabarit délimité par des valeurs +Ms et -hIs, et on voit que Isl = +als En figure 11(b) un autre cas extrême et inverse du premier est représenté, celui d'une charge Z qui restitue de l'énergie dans le convertisseur (Iout = -but max).Isl est quasiment nul mais positif Is2 atteint la limite inférieure du gabarit et Is2 = -AIs. En figure 11(c) est représenté un cas moyen où la rampe de courant Ms (qui est constante conformément à l'hypothèse (C)) se situe dans la partie médiane du gabarit. Dans ce dernier cas, le courant de sortie Iout est nul (pas de charge en sortie). Les figures 10d et 10e, qui ne sont données que pour fixer les idées, montrent des formes de rampes de courant Is entièrement positives ou entièrement négatives que la présente invention cherche à éviter, conformément à la condition (A).Si le cas des figures 10d et 10e se réalisait, il n'y aurait pas de phases de conduction des diodes Dp et Ds et pas de commutation douce à la fermeture des interrupteurs Tp, Ts.
Ms étant maintenant définie, on voit que lorsque le courant de sortie Iout est maximum (Iout = Ioutmax, figure 1 la), on peut écrire (8) hIs = Isl Par ailleurs, toujours dans le cas où le courant de sortie Iout est maximum, la relation (7) devient (9) Iout = Ioutmax = 1/2*Isl*(T3/(T1 + T3)) En combinant les relations (8) et (9), il vient (10) Ioutmax = 1/2*Ms*(T3/(Tl + T3)) En combinant la relation (6) et la relation (10), il vient (11) Ioutmax = 1/2 *Ms* [(Nsp*Vin)/(Vout+(Nsp*Vin))], Nsp représentant le rapport Ns/Np.
En combinant la relation (11) et la relation (2), il vient (12) T3 = 2 [Ioutmax*LslVout]*[(Vout+Nsp*Vin)/(Nsp*Vin)].
On obtient ainsi la relation T3 = f (Vout, Vin, Ioutmax) recherchée, réalisée par le circuit 80 de la figure 10. Les paramètres Ls et Nsp étant des constantes, ils sont pris en compte dans la constitution du circuit 80. Les paramètres Vin, Vout et la consigne Ioutmax étant des variables, la relation (12) peut être mise en oeuvre selon les options décrites ci-après.
Une première option consiste à calculer T3 à partir de deux paramètres fixes Vint et Vouttt, Vin# étant pris égal à la tension minimale que la source de tension d'alimentation Vin est supposée délivrer, Vout# étant pris égal à la tension de référence Vref de l'asservissement. Dans ce cas, le circuit 80 est "aveugle" et ne connaît pas les conditions réelles de fonctionnement du convertisseur. Le convertisseur fonctionnera toutefois de manière satisfaisante si la tension d'entrée Vin ne varie pas selon une plage de valeurs trop étendue.
Une deuxième option consiste à calculer T3 à partir du paramètre Vout# et la valeur réelle de Vin prélevée en entrée du convertisseur. Dans ce cas, le circuit 80 est capable de s'adapter à des fluctuations importantes de Vin tout en gardant un rendement optimum.
Une troisième option consiste à calculer T3 à partir des valeurs réelles de Vin et Vout, prélevées à l'entrée et à la sortie du convertisseur. Dans ce cas, le convertisseur fonctionne de manière auto adaptative, le rendement restant optimal même en cas de fluctuations importantes de Vin ou de modification de la consigne Vref qui détermine Vout.
La figure 12 représente un exemple de réalisation des circuits 70 et 80 selon la troisième option.
Le circuit 70 comprend une bascule logique 71 de type bascule D, et un comparateur 72 recevant sur son entrée positive le signal V(Ip) et sur son entrée négative le signal G(E). L'entrée D de la bascule 71 est maintenue à 1, L'entrée CL de remise à zéro de la bascule reçoit la sortie du comparateur 72, et l'entrée d'horloge CK reçoit le signal S(T4') délivré par le circuit 80. Le signal de commande Hp de l'interrupteur Tp est délivré par une cellule inverseuse 73 recevant en entrée la sortie inverse /Q de la bascule. La sortie /Q est également appliquée en entrée d'une ligne à retard 74 délivrant le signal S(T2'). La ligne à retard 74 recopie sur sa sortie, avec un retard T2', le signal reçu sur son entrée.
Le circuit 80 comprend une bascule D 81 et un circuit 82, réalisant le calcul de T3 selon la relation (12) et délivrant un signal S(T3) lorsque T3 est expiré. A cet effet, le circuit 82 reçoit en entrée la tension d'entrée Vin, la tension de sortie Vout, et une tension de consigne Vc représentant la consigne de courant Ioutmax. Le circuit 82 reçoit également en entrée le signal S(T2) délivré par le circuit 70, et la sortie Q de la bascule 81. Enfin, la bascule 81 est agencée de la façon suivante. L'entrée D est maintenue à 1, L'entrée CL reçoit le signal S(T3) envoyé par le circuit 82, l'entrée d'horloge CK reçoit le signal S(T2'). La sortie inverse /Q est appliquée à une ligne à retard 83 de retard T4' qui délivre S(T4'), ainsi qu'à une cellule inverseuse 84 qui délivre le signal Hs de commande de l'interrupteur Ts.
Les circuits 70 et 80 fonctionnent comme suit. A la réception d'un front montant du signal S(T4'), la bascule D 71 recopie sur sa sortie Q l'entrée D qui est à 1. La sortie /Q passe à 0 et Hp passe à 1, ce qui provoque la fermeture de l'interrupteur Tp. Lorsque le courant Ip dans le convertisseur est tel que V(Ip) devient supérieur à G(), la sortie du comparateur 72 passe à 1 et la sortie Q de la bascule 71 est remise à 0. La sortie /Q passe à 1, I'interrupteur Tp s'ouvre.
Cela marque la fin de la période T 1. Le front montant de tension apparu sur /Q à l'instant du passage à 1 traverse la ligne à retard 74 et atteint avec un retard T2' l'entrée CK de la bascule 81 ainsi que le circuit 82. Ce front montant est le signal S(T2'). La sortie /Q de la bascule 81 passe à 0, le signal Hs passe à 1 (l'interrupteur Ts se ferme) et le circuit 82 commence le comptage de T3.
Lorsque le temps T3 est écoulé, le circuit 82 délivre un front montant sur sa sortie S(T3). La bascule 81 est remise à 0, Hs passe à 0 et l'interrupteur Ts s'ouvre. C'est la fin de la période T3. Un front montant de tension issu de la sortie /Q de la bascule 81 se propage dans la ligne à retard 83 jusqu'à atteindre la bascule 71 avec un retard T4'. Ce front montant correspond au signal S(T4') et provoque le démarrage d'un nouveau cycle.
Un exemple de réalisation du circuit 82 est illustré par la figure 13. A la réception d'un front montant de S(T2'), un circuit 821 calcule le temps T3 selon la relation (12) et reçoit à cet effet sur ses entrées Vin, Vout, et la consigne Vc (Ioutmax). Il délivre un tension fixe Va égale à K*T3, K étant une constante. Un front montant de S(T2') déclenche également dans un circuit 823 l'élaboration d'un rampe de tension Vb égale à K*t, t représentant le temps. Va et Vb sont comparées dans un comparateur 824 dont la sorhe attaque l'entrée CL de remise à zéro d'une bascule D 825, dont l'entrée D est maintenue à 1 et l'entrée d'horloge CK reçoit le signal Hp (équivalent à la sortie Q de la bascule 71 du circuit 70). La sortie inverse /Q de la bascule 825 délivre le signal S(T3) et la sortie Q est appliquée au circuit 823 pour la remise à zéro de la rampe Vb.
On ne décrira pas plus en détail ces divers circuits dont la réalisation est à la portée de l'homme du métier. En particulier, le circuit 821 qui calcule T3 selon la relation (12) peut être réalisé de façon classique, au moyen de multiplieurs et de diviseurs de tension.
Dans le système de commande qui vient d'être décrit, on peut prévoir que la consigne Vc (Ioutmax) donnée au circuit 821 soit choisie par l'utilisateur, qui pourra ainsi calibrer le convertisseur en fonction de l'application envisagée.
Le FDC n'est cependant pas fabriqué industriellement en raison de l'absence de procédé économiquement rentable pouvant être mis en oeuvre en continu et dans des conditions compatibles avec les exigences actuelles en matière de respect de l'environnement.
Les procédés connus de synthèse du FDC sont soit des réactions stoechiométriques (qui présentent les inconvénients d'être très polluantes, d'engendrer des problèmes de corrosion des installations, d'être coûteuses et difficilement réalisables en continu), soit des réactions en catalyse homogène (qui sont difficilement réalisables en continu et nécessitent une séparation des produits de réaction dissous).
Les réactions d'oxydation du HMF en catalyse hétérogène posent a priori des difficultés dans la mesure où le HMF n'est pas stable aux hautes températures (sa dégradation intervenant à partir de 1000 C) nécessaires à l'activation des catalyseurs solides d'oxydation.
L'oxydation du HMF en milieu liquide en catalyse hétérogène a cependant déjà été décrite. Par exemple, la demande de brevet DE-A-3.826.073 préconise l'emploi de platine sur charbon actif à titre de catalyseur à une température de 700 C pour oxyder une solution aqueuse de HMF. La réaction n'est pas sélective en FDC (le rendement en FDC étant de 24 %) et produit aussi de l'acide formyl-5 furane carboxylique-2 (FFCA) et de l'acide furane dicarboxylique-2,5. Egalement, la publication "Platinium Catalyzed Oxidation of 5-hydroxymethylfurfural" P. VINKE, H.E. van DAM, H. van BEKKUM, New Developments in Selective Oxidation, G. GENTI et F. TRIFIRO Editeur, Elsevier Science Publishers, Amsterdam, Studies in Surface Science and Catalysis, 1990, 55, p 147-156, décrit une réaction d'oxydation du HMF en milieu aqueux catalysée par du platine sur alumine à 600 C en présence d'oxygène.La réaction produit très peu de FDC et est surtout indiquée pour fabriquer sélectivement le FFCA.
Par ailleurs, de nombreuses synthèses d'aldéhydes à partir d'alcools en catalyse hétérogène sont connues de l'art antérieur. Une multitude de catalyseurs ont été utilisés dans ces diverses réactions : la plupart des oxydes métalliques bruts ou supportés (fer, cuivre, zinc, argent, nickel, cobalt, magnésium, vanadium, zirconium, molybdène, bismuth, antimoine...), la silice, les silicates, les zéolithes... Dans la plupart des cas, ces réactions sont effectuées en phase gazeuse à haute température (plus de 2000 C). Toutes ces réactions ne peuvent donc pas a priori être transposées à l'oxydation du HMF du fait de son instabilité thermique qui impose que la réaction se déroule en phase liquide et à basse température (moins de 2000 C).
Dans toute la présente demande, on utilise les termes de sélectivité, de conversion et de rendement en référence aux définitions suivantes c (%) = quantité de HMF transformée x 100 quantité de HMF initiale S (%) = quantité de FDC formée x 100 quantité de HMF transformée R (%) = S x C / 100 = quantité de FDC formée x 100 quantité de HMF initiale avec C = conversion, S = sélectivité, R = rendement.
Dans ce contexte, la présente invention vise un procédé de fabrication sélective du FDC à partir du HMF. L'invention vise en particulier un tel procédé qui présente des qualités autorisant son exploitation industrielle (peu polluant, facile à mettre en oeuvre en continu, rapide, peu coûteux et de rendement satisfaisant).
A cet égard, il est à noter que tant la sélectivité que la conversion du procédé sont essentielles afin de faciliter, ou même d'éviter, les étapes subséquentes, généralement coûteuses, de séparation ou de purification.
Ainsi, l'invention vise en particulier à proposer un procédé dont le rendement en FDC est supérieur à 60 %, et notamment dont la sélectivité en FDC et la conversion sont toutes deux supérieures à 90 %.
A cet effet, l'invention concerne un procédé de fabrication sélective du FDC à partir du HMF en phase liquide et à basse température (moins de 2000 C).
Dans un procédé selon l'invention, on met le HMF dissous dans un solvant liquide au contact d'au moins un composé solide comprenant au moins un métal choisi parmi les métaux des colonnes IV B, V B et VI B de la classification périodique des éléments, et on place le milieu réactionnel à une température comprise entre 75 C et 2000 C.
Parmi les métaux pouvant être utilisés, on peut citer en particulier le titane, le zirconium, le vanadium, le niobium, le chrome, le molybdène et le tungstène. Ces métaux peuvent être utilisés sous forme métallique pure ou de sel, ou de préférence sous forme d'oxydes simples ou mixtes. En outre, ces métaux peuvent être utilisés à l'état massique (non supportés) ou au contraire sur un support. Dans ce dernier cas, le support peut aussi incorporer un métal ou être formé d'un silicate, notamment un tectosilicate ou une argile.
Avantageusement, on utilise au moins un composé solide comprenant de l'oxyde de vanadium. En effet, des résultats nettement améliorés ont été obtenus, de façon surprenante, avec l'oxyde de vanadium V205 Selon l'invention, on effectue la réaction en présence d'oxygène, notamment dans un réacteur dans lequel on maintient une pression de gaz comprenant de l'oxygène. Avantageusement et selon l'invention, on effectue la reaction dans un réacteur dans lequel on maintient une pression d'air comprise entre 5.105 Pa et 30.105 Pa. L'oxygène permet de régénérer en permanence l'oxyde de vanadium qui fait office simultanément d'oxydant et de catalyseur solide. Plus précisément, on maintient une pression partielle d'oxygène suffisante pour maintenir l'oxyde de vanadium à un niveau d'oxydation optimum pour la réaction.
Le composé solide peut être constitué d'oxyde de vanadium à l'état libre non supporté (c'est-àdire massique). Dans ce cas, la réaction est de préférence effectuée à une température supérieure à 1500 C, notamment de l'ordre de 1700 C.
Néanmoins, avantageusement et selon l'invention, on utilise, à titre de composé solide, de l'oxyde de vanadium supporté sur un support d'oxyde métallique de type amphotère à prédominance acide. On a en effet pu mettre en évidence un effet de synergie entre l'oxyde de vanadium et son support d'oxyde métallique, notamment lorsque ce dernier n'est ni acide, ni basique, ni amphotère à prédominance basique. En particulier et selon l'invention, on utilise de l'oxyde de vanadium supporté sur un support d'oxyde de titane.Avantageusement et selon l'invention, le support d'oxyde de titane est formé d'oxyde de titane comprenant entre 50 % et 100 % de phase anatase et entre 50 % et 0 % de phase rutile, plus particulièrement entre 60 % et 75 % de phase anatase et entre 40 % et 25 % de phase rutile, notamment de l'ordre de 64 % de phase anatase et de l'ordre de 36 % de phase rutile. Dans ces conditions en effet, on peut effectuer la réaction à une température très basse, inférieure à 1000 C, notamment de l'ordre de 900 C, tout en obtenant une conversion et une sélectivité toutes deux supérieures à 90 %.