REVENDICATIONS 1. Procédé pour établir sur une ligne de transmission de données numériques (10) une communication de type synchrone au moyen d'un processeur de communication (1) comprenant des entrées (DCD, DSR, CTS, RI) et des sorties (DIS, RTS) de contrôle d'une communication, le processeur (1) délivrant un signal d'interruption (IT) sur changement de l'état logique d'au moins une entrée de contrôle, caractérisé en ce qu'il comprend les étapes consistant à - connecter au moins un fil d'horloge (TC, RC) de la ligne de transmission à une première entrée de contrôle (DCD) du processeur, - connecter un fil de réception de données (RD, TD) de la ligne de transmission (10) à une deuxième entrée de contrôle (DSR) du processeur, - connecter un fil d'émission de données (TD, RD) de la ligne de transmission (10) à une sortie de contrôle du processeur (DTR) et, - en synchronisation avec un signal d'interruption (IT) délivré par le processeur (1) à chaque variation de l'état logique de la première entrée de contrôle (DCD), lire bit à bit sur la deuxième entrée de contrôle (DSR) des données à recevoir ou écrire bit à bit sur la sortie de contrôle (DTR) des données à émettre. 2. Procédé selon la revendication 1, dans lequel la lecture bit à bit sur la deuxième entrée de contrôle (DSR) est faite en synchronisation avec un signal d'interruption (IT) apparaissant à chaque variation, selon un premier sens de variation, de l'état logique de la première entrée de contrôle (DCD), et l'écriture bit à bit sur la sortie de contrôle (DIS) est faite en synchronisation avec un signal d'interruption (IT) apparaissant à chaque variation1 selon un second sens de variation inverse du premier, de l'état logique de la première entrée de contrôle (DCD). 3. Procédé selon l'une des revendications 1 et 2, pour établir communication de type synchrone avec contrôle du signal d'horloge (mode DOS) au moyen d'un processeur de communication (1) comportant une sortie série asynchrone (TD), procédé comprenant les étapes consistant à - connecter la sortie série (TD) du processeur à au moins un fil d'horloge (TC, RC) de la ligne de transmission (10), et - faire émettre par ladite sortie série (TD) du processeur une suite de 1 et de 0 ininterrompue. 4. Procédé selon la revendication 3, dans lequel l'étape consistant à faire émettre par la sortie série (TD) du processeur une suite de 1 et de 0 ininterrompue comprend les opérations consistant à - programner la sortie série du processeur comme suit huit bits de données, pas de bit de parité, un seul bit de stop, et - envoyer continuellement dans un registre tampon (THR) de la sortie série asynchrone du processeur un terme (U) dont la valeur binaire est égale à 01010101. 5. Système informatique (2) équipé d'un processeur de communication (1) comportant des entrées (DCD, DSR, CTS, RI) et des sorties (DTR, RTS) de contrôle d'une communication, le processeur (1) délivrant un signal d'interruption (IT) sur changement de l'état logique dlau moins une entrée de contrôle, caractérisé en ce qu'il comprend des moyens de pilotage (4, 6) du processeur agencés pour, en synchronisation avec un signal d'interruption (IT) délivré par le processeur à chaque variation de l'état logique d'une première entrée de contrôle (DCD), lire bit à bit sur une deuxième entrée de contrôle (DSR) du processeur des données à recevoir, ou écrire bit à bit sur une sortie de contrôle (DIS) du processeur des données à émettre. 6. Système selon la revendication 5, dans lequel lesdits moyens de pilotage du processeur sont agencés pour lire bit à bit la deuxième entrée de contrôle (DSR) en synchronisation avec un signal d'interruption (IT) apparaissant à chaque variation, selon un premier sens de variation, de l'état logique de la première entrée de contrôle (DCD), et écrire bit à bit sur la sortie de contrôle (RTS) en synchronisation avec un signal d'interruption (IT) apparaissant à chaque variation, selon un second sens de variation inverse du premier, de l'état logique de la première entrée de contrôle. 7. Système selon l'une des revendications 5 et 6, dans lequel ledit processeur (1) comporte une sortie série asynchrone (TD), et lesdits moyens de pilotage du processeur sont agencés pour - programmer la sortie série (TD) du processeur comme suit . huit bits de données, . pas de bit de parité, . un seul bit de stop, et - envoyer continuellement dans un registre tampon (THR) de la sortie série du processeur un terme (U) dont la valeur binaire est égale à 01010101. 8. Système selon l'une des revendications 5 à 7, dans lequel lesdits moyens de pilotage du processeur comprennent un programme stocké dans une mémoire (6) du système. 9. Adaptateur (20, 20') pour connecter à une ligne de transmission de données de type synchrone (10) un système informatique (2) équipé d'un processeur de communication (1) comportant des entrées (DCD, DSR, CTS, RI) et des sorties (DTR, RTS) de contrôle d'une communication, caractérisé en ce qu'il est agencé pour - connecter au moins un fil d'horloge (TC, RC) de la ligne de transmission de données (10) à une première entrée de contrôle (DCD) du processeur, - connecter un fil de réception de données (TD, RD) de la ligne de transmission de données à une deuxième entrée de contrôle (DSR) du processeur, et - connecter un fil d'émission de données (RD, TD) de la ligne de transmission de données à une sortie de contrôle (DIR) du processeur. 10. Adaptateur (20') selon la revendication 9, agencé pour connecter une sortie série (TD) du processeur à au moins un fil d'horloge (TC, RC) de la ligne de transmission de données (10).