REVENDICATIONS 1. Circuit d'amplification différentielle caractérisé en ce qu'il comprend un circuit d'amplification (3) pour amplifier une tension entre un premier potentiel d'entrée (Vaa) et un second potentiel d'entrée (Vbb) afin d'obtenir une tension entre un premier potentiel de sortie (Vdd) et un second potentiel de sortie (Vee) et un circuit de retour de mode commun (50) pour commander ledit circuit d'amplification de telle sorte qu'une moyenne dudit premier potentiel de sortie et dudit second potentiel de sortie devienne constante. 2. Circuit d'amplification différentielle selon la revendication 1, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit d'amplification comprend un FET (32) en tant que source de courant, et en ce que ledit circuit de retour de mode commun (50) comprend une diode de décalage de niveau (53 et 55);; un premier FET (52) connecté entre ledit premier potentiel de source et ladite diode de décalage de niveau une première résistance (51 A) connectée entre une grille dudit premier FET et ledit premier potentiel de sortie une seconde résistance (51B) connectée entre ladite grille dudit premier FET et ledit second potentiel de sortie un second FET (55) connecté entre ladite diode de décalage de niveau et ledit second potentiel de source, une grille dudit second FET étant connectée à son drain ainsi qu'à une grille dudit FET (32) dudit circuit d'amplification. 3. Circuit d'amplification différentielle selon la revendication 1, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit d'amplification (3) comprend un FET (32) en tant que source de courant, et en ce que ledit circuit de retour de mode commun (50A) comprend des première et seconde résistances (12A et 12B) un premier FET (52A) connecté entre ledit premier potentiel de source et ladite première résistance, une grille dudit premier FET recevant ledit premier potentiel de sortie (Vdd) un second FET (52B) connecté entre ledit premier potentiel de source et ladite seconde résistance, une grille dudit second FET recevant ledit second potentiel de sortie (Vee) une diode de décalage de niveau (53 et 54), une anode de ladite diode de décalage de niveau étant connectée auxdites première et seconde résistances un troisième FET (55) connecté entre une cathode de ladite diode de décalage de niveau et ledit second potentiel de source, une grille dudit troisième FET étant connectée à son drain ainsi qu'à une grille dudit FET (32) dudit circuit d'amplification. 4. Circuit d'amplification différentielle selon la revendication 3, caractérisé en outre en ce qu'il comprend un circuit de décalage de niveau (42B, 43B) pour décaler vers le bas ledit second potentiel de sortie afin d'obtenir un premier potentiel de référence (VBB) et pour produire une tension de sortie entre un potentiel correspondant audit premier potentiel de sortie (Vdd) et ledit premier potentiel de référence. 5. Circuit d'amplification différentielle selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit de décalage de niveau et de retour de mode commun (40) pour décaler vers le bas lesdits premier et second potentiels de sortie d'une même tension afin d'obtenir respectivement des premier et second potentiels de référence (VDD et VBB) et afin de produire une tension de sortie entre un potentiel correspondant audit premier potentiel de sortie et ledit second potentiel de référence et pour commander une moyenne desdits premier et second potentiels de référence de telle sorte qu'elle soit constante. 6. Circuit d'amplification différentielle selon la revendication 5, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit de décalage de niveau et de retour de mode commun (40) comprend un premier FET (41 A), une grille dudit premier FET recevant ledit premier potentiel de sortie un second FET (41 B), une grille dudit second FET recevant ledit second potentiel de sortie un circuit miroir de courant comportant des troisième, quatrième et cinquième FET (46A, 46B et 46), des grilles desdits troisième, quatrième et cinquième FET étant connectées les unes aux autres, un drain dudit cinquième FET étant connecté à sa grille, des sources desdits troisième, quatrième et cinquième FET étant connectées audit second potentiel de source (VEE) une première diode de décalage de niveau (42A et 43A) connectée entre ledit premier FET et ledit troisième FET une seconde diode de décalage de niveau (42B et 43B) connectée entre ledit second FET et ledit quatrième FET des première et seconde résistances (44A, 44B) connectées en série l'une à l'autre entre une cathode de ladite première diode de décalage de niveau et une cathode de ladite seconde diode de décalage de niveau ; et une diode commune (45), une cathode de ladite diode commune étant connectée à un drain dudit cinquième FET, une anode de ladite diode commune étant couplée à un potentiel d'un point entre lesdites première et seconde résistances. 7. Circuit d'amplification différentielle selon la revendication 1, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel (60) incluant un élément de charge (62); un premier transistor (61 A) connecté entre ledit élément de charge et ledit premier potentiel de source une source de courant (63) connectée entre ledit élément de charge et ledit second potentiel de source ; et un second transistor (61 B), une extrémité dudit second transistor étant connectée audit premier potentiel de source des entrées de commande desdits premier et second transistors recevant respectivement lesdits premier et second potentiels de sortie ; et ledit circuit de décalage différentiel émettant en sortie une tension entre ledit second transistor et ladite source de courant. 8. Circuit d'amplification différentielle selon la revendication 2, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel incluant un élément de charge (62); un premier transistor (61 A) connecté entre ledit élément de charge et ledit premier potentiel de source une source de courant (63) connectée entre ledit élément de charge et ledit second potentiel de source ; et un second transistor (6B), une extrémité dudit second transistor étant connectée audit potentiel de source des entrées de commande desdits premier et second transistors recevant respectivement lesdits premier et second potentiels de sortie ; et ledit circuit de décalage différentiel émettant en sortie une tension entre ledit second transistor et ladite source de courant. 9. Circuit d'amplification différentielle selon la revendication 3, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel incluant un élément de charge (62); un premier transistor (61 A) connecté entre ledit élément de charge et ledit premier potentiel de source une source de courant (63) connectée entre ledit élément de charge et ledit second potentiel de source ; et un second transistor (61 B), une extrémité dudit second transistor étant connectée audit potentiel de source des entrées de commande desdits premier et second transistors recevant respectivement lesdits premier et second potentiels de sortie ; et ledit circuit de décalage différentiel émettant en sortie une tension entre ledit second transistor et ladite source de courant. 10. Circuit d'amplification différentielle selon l'une quelconque des revendications 1, 2 et 3, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel incluant un élément de charge (74)ommande (74);; un premier moyen de commande (71 B), connecté entre ledit premier potentiel de source et ledit élément de charge et comportant une première entrée de commande, pour commander un courant qui circule au travers dudit premier moyen de commande en correspondance avec un potentiel au niveau de ladite première entrée de commande, ladite première entrée de commande recevant un potentiel correspondant audit premier potentiel de sortie un circuit miroir de courant (73) comportant une première entrée, une seconde entrée et une sortie connectée audit second potentiel de source, un courant qui circule dans ladite première entrée étant proportionnel à un courant qui circule dans ladite seconde entrée un circuit de décalage de niveau (75) connecté entre ledit premier moyen de commande et ladite première entrée dudit circuit miroir de courant ; et un second moyen de commande (71A), connecté entre ledit potentiel de source et ladite seconde entrée et comportant une seconde entrée de commande, pour commander un courant qui circule au travers dudit moyen de commande en correspondance avec un potentiel au niveau de ladite seconde entrée de commande, ladite seconde entrée de commande recevant un potentiel correspondant audit second potentiel de sortie ledit circuit de décalage différentiel (70A) émettant en sortie une tension entre une entrée dudit élément de charge et ladite seconde entrée dudit circuit miroir de courant. 11. Circuit d'amplification différentielle selon la revendication 5, caractérisé en ce qu'il comprend en outre un circuit de tampon intermédiaire (80) recevant lesdits premier et second potentiels de sortie pour produire des premier et second potentiels tamponnés correspondant auxdits premier et second potentiels de sortie, ledit circuit de tampon intermédiaire présentant une impédance d'entrée élevée par comparaison avec son impédance de sortie lesdits premier et second potentiels tamponnés étant lesdits potentiels correspondant auxdits premier et second potentiel de sortie. 12. Circuit d'amplification différentielle selon la revendication 11, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit de tampon intermédiaire (80) comprend des première et seconde résistances (82A et 82B) un premier FET (81 A) connecté entre ledit premier potentiel de source et ladite première résistance, une grille dudit premier FET recevant ledit premier potentiel de sortie un second FET (81 B) connecté entre ledit premier potentiel de source et ladite seconde résistance, une grille dudit second FET recevant ledit second potentiel de sortie un troisième FET (83A) connecté entre ladite première résistance et ledit second potentiel de source ; et un quatrième FET (83B) connecté entre ladite seconde résistance et ledit second potentiel de source. 13. Circuit d'amplification différentielle selon la revendication 11, caractérisé en ce qu'il comprend en outre un second circuit de retour de mode commun (90) pour commander un potentiel moyen dudit premier potentiel tamponné et dudit second potentiel tamponné dudit circuit de tampon intermédiaire (80) de telle sorte qu'il soit constant. 14. Circuit d'amplification différentielle selon la revendication 13, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit de tampon intermédiaire (80) comprend un FET (83A et 83B) en tant que source de courant, et en ce que ledit second circuit de retour de mode commun (90) comprend une diode de décalage de niveau (94); des premiers et second FET (93, 92) connectés en série entre ledit premier potentiel de source et ladite diode de décalage de niveau une première résistance (91A) connectée entre une grille dudit second FET (92) et ledit premier potentiel de référence une seconde résistance (91 B) connectée entre ladite grille dudit second FET et ledit second potentiel de référence ; et un troisième FET (95) connecté entre ladite diode de décalage de niveau et ledit second potentiel de source, une grille dudit troisième FET étant connectée à son drain ainsi qu'à une grille dudit FET dudit circuit de tampon intermédiaire. 15. Circuit d'amplification différentielle selon la revendication 14, caractérisé en ce qu'il comprend en outre un circuit de tampon d'entrée (20) connecté au niveau d'un étage précédent dudit circuit d'amplification (30), ledit circuit de tampon d'entré présentant une impédance d'entrée élevée par comparaison avec son impédance de sortie et émettant en sortie ledit premier potentiel d'entrée et ledit second potentiel d'entrée. 16. Circuit intégré à semiconducteur caractérisé en ce qu'il comprend un circuit d'amplification (30) pour amplifier une tension entre un premier potentiel d'entrée et un second potentiel d'entrée afin d'obtenir une tension entre un premier potentiel de sortie et un second potentiel de sortie ; et un circuit de retour de mode commun (50) pour commander ledit circuit d'amplification de telle sorte qu'une moyenne dudit premier potentiel de sortie et dudit second potentiel de sortie devienne constante. 17. Procédé d'enlèvement de bruit caractérisé en ce qu'il comprend les étapes de amplification d'une tension entre un premier potentiel d'entrée et un second potentiel d'entrée afin d'obtenir une tension entre un premier potentiel de sortie et un second potentiel de sortie, ledit premier potentiel d'entrée étant approximativement égal audit second potentiel d'entrée commande d'un potentiel moyen dudit premier potentiel de sortie et dudit second potentiel de sortie de telle sorte qu'il soit constant ; et décalage vers le bas dudit second potentiel de sortie afin d'obtenir un premier potentiel de référence et afin de produire une tension de sortie entre un potentiel correspondant audit second potentiel de sortie et ledit premier potentiel de référence.