REVENDICATIONS 1. Architecture de processeur comprenant une unité centrale de traitement CPU, (2,4) une mémoire de programme (1) et une mémoire de données (3), l'unité centrale de traitement étant constituée fonctionnellement d'une partie d'exécution de programme (1,2) et d'une partie de traitement de données (4), caractérisé en ce qu'afin de réduire le nombre de composants entrant dans la constitution du processeur, au moins un élément (6,11,12) de la partie d'exécution de programme (1,2) est disposé dans la partie de traitement de données (4). 2. Architecture de processeur suivant la revendication 1, dans laquelle la partie d'exécution de programme (1,2) comporte un compteur de programme (6) auquel sont associés un dispositif d'incrémentation (11) et un dispositif d'adressage (12), un contrôleur (8) et la mémoire de programme (1) adressée par le compteur de programme (6), caractérisée en ce que le compteur de programme (6), et ses dispositifs d'incrémentation et d'adressage (12) sont disposés dans la partie de traitement de données (4). 3. Architecture de processeur suivant l'une des revendications 1 et 2, dans lequel la partie de traitement de données (4) comporte une pile de registres (15) et une unité arithmétique et logique (17), la partie de traitement de données (4) étant connectée à la mémoire de données (3) par un bus de données (18) et un bus d'adresses (19), caractérisée en ce que le compteur de programme (6), son dispositif d'incrémentation et son dispositif d'adressage font partie de la pile de registres (15) de la partie de traitement de données (4). 4. Architecture de processeur suivant la revendication 3, caractérisée en ce que la partie de traitement de données (4) comporte en outre une unité de décalage (16) connectée entre la pile de registres (15) et l'unité arithmétique et logique (17) et permettant à un décalage logique ou arithmétique vers la gauche ou la droite d'un contenu de registre d'être positionné avant l'exécution d'une opération sur ce contenu par l'unité arithmétique et logique (17). 5. Architecture de processeur suivant l'une des revendications 1 à 4, caractérisée en ce que le compteur de programme (6) est en outre relié à l'unité arithmétique et logique (17) ou à un décodeur d'instructions de la partie de traitement de données (4) par un bus (13) de transmission d'un signal (PMA) de modification de l'état du compteur de programme (6) lors d'un branchement, d'une interruption ou d'un chargement du compteur de programme (6). 6. Architecture de processeur suivant l'une des revendications 1 à 5, caractérisée en ce que la partie de traitement de données (4) de l'unité centrale de traitement comporte plusieurs registres internes (X,B,AO, Ai, A2, M, SW, PC) pouvant être utilisés comme registres universels ou comme registres spécialisés avec une fonction dédiée. 7. Architecture de processeur suivant la revendication 6, caractérisée en ce que lesdits registres pouvant être utilisés comme registres universels ou comme registres spécialisés, comprennent des registres (X,B) connectés à un dispositif d'incrémentation qui fonctionne en parallèle avec l'unité arithmétique et logique (17) et utilisés comme registres d'adresses lors d'un adressage indirect, un registre (20) de réception du résultat d'une opération un le plus à gauche, associé à un bloc (21) d'opération un le plus à gauche, un registre (M) de multiplication à décalage de Booth (21), un registre (SW) de status ou de commande, un registre (PC) constituant le compteur de programme (6). 8. Architecture de processeur suivant la revendication 7, caractérisée en ce que la multiplication à l'aide du registre à décalage de Booth, est exécutée par une série d'instructions d'addition/décalage (MPY) dont la première (MPY1) permet d'initialiser la séquence de multiplication.