INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Pour parachever le verrouillage du capot sur le col, au moins un des doigts 44 porte un ongle 54 destiné à coopérer avec un épaulement 52 solidaire de la jupe 42 de la tête 40. Cet ongle 54 est particulièrement utile lorsque le col 1 du flacon porte un bourrelet 3 de sa périphérie extérieure, le verrouillage définitif du capot s'effectuant alors par enclipsage simple. Sur l'exemple représenté, le prolongement 42 de la tête 40 est solidaire d'un anneau 56 sur la paroi interne duquel ont été formés les ergots 48, 50 et l'épaulement 52. Bien évidemment ce prolongement 42 et l'anneau 56 pourraient être obtenus dune seule et même pièce.
On a donc obtenu ainsi un capot vaporisateur fonctionnant lorsqu'il est ouvert de façon tout à fait classique et permettant une fermeture étanche du flacon pour une manipulation de ce dernier.
Bien qu'un seul mode de réalisation préféré ait été représenté, il est évident que toute modification apportée par l'homme de l'art dans l'esprit de la présente invention ne sortirait pas du cadre de celle-ci.
ETUI ANTIVOL POUR UN ARTICLE CONTENU DANS UN BOITIER PLAT La présente invention concerne un étui antivol pour un article contenu dans un boîtier plat, et plus précisément un article auquel est associée une étiquette détectrice de vol collée sur le boîtier ou logée à l'intérieur de celui-ci.
L'étui qui fait l'objet de la présente invention a été conçu plus particulièrement pour des articles du type cassette audio ou disque compact. Il peut cependant s'étendre à d'autres applications diverses. Les vols répétés d'articles de petites dimensions dans les grandes surfaces, en particulier les cassettes musicales et les disques audio-numériques, ont conduit les fabricants à concevoir des moyens antivols.
A la connaissance du demandeur, il existe actuellement trois catégories de moyens différentes, qui sont énoncées ci-après 1) la coque surdimensionnée jetable à l'intérieur de laquelle le boîtier contenant l'article est mis en place de manière irréversible, l'enlèvement du boîtier (et corrélativement de l'article) ne pouvant se faire qu'en détériorant la coque, par exemple en découpant un organe d'encliquetage assurant la fermeture de la coque sur le boîtier.
La coque possède des dimensions sensiblement supérieures à celles du boîtier contenant l'article, la partie de coque entourant le boîtier étant prolongée par une languette relativement grande qui sert aussi à accrocher le produit dans des présentoirs.
Ce genre de conditionnement antivol, qui est décrit par exemple dans les documents FR-B-2 630 996 et FR-A-2 639 744, dissuade les acheteurs de dissimuler le produit sous leurs vêtements afin de ressortir du magasin, ce qui permet de limiter considérablement les vols.
Il présente toutefois certains inconvénients.
En premier lieu, la coque est d'un prix de revient assez élevé en raison de son surdimensionnement, qui nécessite une grande consommation de matière à la fabrication. Ceci est un problème d'autant plus gênant que le surconditionnement est jetable, car il n'a plus d'utilité une fois que la vente a été réalisée.
Un autre inconvénient, également lié à son surdimensionnement est qu'il occupe une place importante dans les rayons des magasins, ce qui n'est pas toujours bien accepté par les vendeurs.
Enfin, toujours en raison de l'encombrement, il est assez peu commode pour l'acheteur de le manier au moment de son choix dans le magasin ; la lecture des informations se trouvant sur le boîtier est parfois difficile, certaines d'entre elles étant masquées par la coque.
La référence V 2 désigne une valve en forme de L qui peut tourner d'un angle sensiblement égal à 900 grâce à un moteur de commutation M La valve en forme de L, V 2 peut être commutée de façon à occuper deux positions de fonctionnement incluant le 7 - mode d'absorption du système de nettoyage, illustré par un trait plein et le mode d'absorption du système de coupe,
illustré par un trait interrompu.
La référence V 3 désigne une autre vanne de contrôle et de commande dont la structure est telle qu'elle peut empêcher un écoulement de l'air en sens inverse, lors de son ouverture et
de sa fermeture, en réponse à l'écoulement de l'air, c'est-à-
dire en réponse à une rotation en sens normal des ventilateurs
et à une rotation en sens inverse desdits ventilateurs.
L'orifice d'admission d'air Bl est relié à une chambre d'aspiration B 5 de manière que cette chambre d'aspiration B 5 puisse être reliée a n'importe laquelle des chambres
d'aspiration 21 à 23.
La référence 7 désigne une unité de nettoyage qui est conçue de façon à absorber et à éliminer les poussières
fibreuses provenant du transporteur à bande sans fin 24.
L'unité de nettoyage 7 est elle-même connectée 'à un second orifice d'admission d'air 533 de la troisième boîte filtrante 53 et elle est en outre connectée aux première et seconde
bottes filtrantes 51 et 52.
Un ajutage d'évacuation du ventilateur 61 est connecté à une chambre à air de la table de préhension 4, par l'intermédiaire d'une boîte d'évacuation 41 qui fonctionne comme une boîte de commutation d'évacuation La boîte d'évacuation 41 commute le passage de l'air évacué a partir du ventilateur 61, vers un ajutage d'évacuation 411 ou vers un
ajutage de liaison 412 sur le côté de la table.
La référence 8 indiquée sur la figure 9 désigne un système de commande et de contrôle inverseur qui commande le fonctionnement des ventilateurs 61 à 63 Un circuit de commande et de contrôle de ventilateurs 9 commande la mise en service et la mise hors service de ces ventilateurs 61 à 63, ainsi que le sens de leur rotation (dans le sens des aiguilles d'une montre
et dans le sens inverse) et également le nombre de révolutions.
Le circuit d'attaque 68 reçoit le signal indiquant le niveau haut ou bas, il compense des conditions à haute impédance éventuelles, et il applique un signal de sortie au noeud 20, ce signal de sortie ayant les niveaux de tension corrects pour le dispositif sous test (DST) particulier.
Un double détecteur 70 est également connecté au noeud 20; le double détecteur 70 applique un signal de sortie au générateur de format rapide 66. Le double détecteur 70 comprend un comparateur qui compare un signal reçu à partir du dispositif sous test (DST) avec une valeur haute, et un comparateur qui compare le signal avec une valeur basse. Le générateur de format rapide 66 est égale ment connecté à une paire de processeurs de défaut 72, 74.
Le multiplexeur 122 reçoit de l'information à partir des deux chemins de distribution 40 et 42, et il émet l'information provenant d'un chemin ou de l'autre, sur la base de l'état du signal d'entrée SEL GEN CONF, qui est appliqué à chaque multiplexeur 122 de chacun des générateurs locaux 16 sur une carte de canaux 15 donnée. Différents signaux d'entrée SEL GEN CONF sont appliqués à différentes cartes de canaux. On utilise le signal SEL GEN CONF en association avec le signal SEL MODE 2 qui est appliqué au circuit diviseur 32, sous l'effet duquel le circuit diviseur 32 reçoit des configurations d'adresse à partir de deux générateurs de configurations, et en association avec le signal SEL MODE 1, sous l'effet duquel le circuit diviseur 32 émet, sans aucune division, des configurations d'adresse provenant d'un générateur de configurations, sur le chemin de distribution 40, et des configurations d'adresse provenant d'un autre générateur de configurations sur le chemin de distribution 42. Le signal SEL MODE 1 empêche le générateur de base de temps 62 d'émettre des impulsions de base de temps quelconques, et il commande au générateur de format 66 de rejeter toute information reçue à partir du circuit de génération de signal 52. Ainsi, en association avec les signaux SEL MODE 1 et SEL MODE 2, le signal SEL GEN CONF détermine si une carte de canaux 15 donnée émettra des formes d'onde ayant des caractéristiques determinées par l'information qui est fournie sur le chemin de distribution 40, ou par l'information qui est fournie sur le chemin de distribution 42.
En se référant à la figure 2, on note que chaque chemin de distribution 40, 42 du circuit de distribution 14 comprend deux circuits de distribution d'adresse/base de temps, 80, 82, ayant chacun 4 voies parallèles. Chaque voie parallèle du chemin 40 est connectée au circuit de distribution de bus de canaux 84 par l'intermédiaire d'un câble de structure de ligne de transmission. Chaque voie parallèle du chemin 42 est connectée au circuit de distribution de bus de canaux 86 par ltintermédiaire d'un câble de structure de ligne de transmission. Il y a donc au total huit circuits de distribution de bus de canaux. Chaque paire de circuits de distribution de bus de canaux 84, 86 est connectée à 16 cartes de canaux par l'intermédiaire de pistes de carte mère. Chaque carte de canaux 15 contient huit canaux, et chaque canal contient un circuit générateur local 16. Par conséquent, un circuit de distribution 14 distribue des signaux à 512 circuits générateurs locaux, ce qui fait que le système 10 procure 512 connexions vers un dispositif sous test (DST).
En se référant à la figure 3, on voit l'interconnexion entre le générateur de base de temps 56 et le circuit interpolateur 58. Le générateur de base de temps 56 comprend une logique de commande interne 90 qui reçoit à titre de signal d'horloge un signal CLK à niveaux CMOS de fréquence basse (60 MHz), et un circuit premier entré, premier sorti (PEPS) 92, dont le signal d'horloge d'entrée est le signal CLK, et le signal d'horloge de sortie est un signal CLKOUT de fréquence basse. Le signal CLKOUT est généré par le circuit interpolateur 58. Le circuit PEPS 92 reçoit des signaux d'entrée DONNEES, RESIDU BT et COINCI DENCE provenant de la logique de commande 90, et il fournit des signaux de sortie DONNEES, RESIDU BT et COINCIDENCE, à titre de signaux de sortie du générateur de base de temps 56. On note que le signal RESIDU BT est distinct des signauxRIDU IEPERIODE. Le circuit interpolateur 58 reçoit à titre de signal d'horloge un signal CLKX4 de fréquence élevée (240 MHz); le circuit interpolateur 58 reçoit le signal DONNEES à 1 bit, le signal RESIDU BT à 10 bits et le signal COINCIDENCE à 1 bit provenant du générateur de base de temps 56, ainsi qu'un signal d'entrée d'étalonnage d'interpolateur analogique (ETAL) qui est généré de façon externe, et un signal d'entrée de validation de réglage (VAL REG).
Le circuit interpolateur 58 utilise les signaux DONNEES, RESIDU BT et COINCIDENCE, qui sont des signaux à niveaux CMOS, pour produire une impulsion de sortie ECL retardée de façon précise (SORTIE BT), un bit de données numériques (SORTIE DONNEES) qui est retardé approximativement de la même durée que l'impulsion de sortie retardée de façon précise, et qui a des niveaux ECL, et un signal de sortie de test analogique (SORTIE CANA).
En se référant à la figure 4, on note que le circuit interpolateur 58 est fabriqué sous la forme d'un circuit integré bipolaire, et comprend un circuit de registre 100, un circuit de validation 102, un circuit d'avalement d'impulsions 104, un circuit diviseur 106, un circuit de retard 108, un circuit d'étalonnage 110, un circuit de synchronisation 112, un circuit de génération de signal en rampe 114, un circuit de comparaison 116 et un circuit de sortie 118.
Le circuit de registre 100 comprend une bascule FF1, qui reçoit le signal ENTREE DONNEES, qui est un signal à niveaux CMOS, provenant du générateur de base de temps 56, et qui applique à BASC 1 un signal DONNEES QA, qui est un signal à niveaux ECL, une bascule FF2, qui reçoit huit bits du signal RESIDU BT (bits 0-7), qui est un signal à niveaux CMOS, provenant du générateur de base de temps 56, et qui applique à BASC 2 un signal à huit bits TGR QA, qui est un signal à niveaux ECL, et une bascule FF3, qui reçoit les deux bits restants du signal RESIDU BT (bits 8, 9) provenant du générateur de base de temps 56, et qui applique un signal TGR QA à deux bits au circuit d'avalement d'impulsions 104.
Le circuit de validation 102 comprend des bascules FF4 et FF5. FF4 reçoit le signal d'entree COINCIDERCE BT, qui est un signal à niveaux CMOS, et il applique un signal TGMQ, à niveaux ECL, à la bascule FF5 qui fournit le signal de validation (VAL).
Le circuit d'avalement d'impulsions 104 comprend un décodeur 2:4 (DEC1) qui reçoit le signal TGR QA à deux bits provenant de la bascule FF3 du circuit de registre 100, et le signal VAL provenant de la bascule FF5 du circuit de validation 102. Le décodeur DEC1 fournit quatre signaux de sortie (PS0, PS1, PS2 et PS3). Le signal PS3 est appliqué à la bascule de type D FF8, dont le signal de sortie, Q3, est appliqué à la porte OU OR1. La porte OR1 reçoit également le signal PS2 et elle applique un signal d'entrée, D2, à la bascule de type D FF1, dont le signal de sortie est appliqué à la porte OU OR2. La porte OR2 reçoit également le signal PS1, et elle applique un signal d'entrée, D1, à la bascule de type D FF10, dont le signal de sortie est appliqué à la porte OU OR3. La porte OR3 reçoit également le signal PSO et elle applique un signal d'entrie, DO, à la bascule de type D FFll. La bascule FF11 applique un signal d'entrée à la bascule de type D FF12, ainsi qu'à l'entrée d'horloge de la bascule FF6 et de la bascule FF7 du circuit de synchronisation 112. Le signal de sortie de la bascule FF12 est appliqué à la porte OU/NON-OU différentielle ORNOR1, ainsi qu'à l'entrée d'horloge de la bascule FF14 du circuit de synchronisation 112.
La porte ORNORl applique un signal actif au niveau haut et un signal actif au niveau bas à la bascule de type D entièrement différentielle FF13. La bascule FF13 applique des signaux différentiels TRIG et TRIG* au circuit de génération de signal en rampe 114. Le signal TRIG est également appliqué à l'autre entrée de la porte ORNOR1 et, pour assurer l'égalité de la charge, le signal TRIG* est appliqué à une entrée de la porte OR4. La sortie du circuit de génération de signal en rampe 114 est connectée à l'en- trée négative du comparateur COMP1 du circuit de comparaison 116.
Le circuit diviseur 106 comprend des bascules FF15 ET FF16 et une porte OU-EXCLUSIF XOR1. Les bascules FFl5 et FF16 ont la configuration de bascules de type D, et leur entrée d'horloge est attaquée par le signal CLKX4, qui est isolé par l'amplificateur-separateur BUF2. Le signal de la sortie Q de la bascule FF15 est appliqué à la porte XOR1, à laquelle est également appliqué le signal de la sortie Q de la bascule FF16. Le signal de la sortie Q' de la bascule FF16 est décalé par le circuit de décalage de niveau 120, pour donner le signal CLKOUT* qui est renvoye vers le générateur de base de temps 56. Le signal de la sortie Q de la bascule FF16 est transmis par la bascule FF17 du circuit de retard 108, pour donner le signal d'horloge CLKA pour les bascules FF1-4 du circuit de registre 100.
Le circuit d'étalonnage 110 comprend le circuit de bascules BASC 3, qui reçoit le signal d'entrée à huit bits RESIDU BT 0-7 et le signal d'entrée de validation de réglage (VAL REG), et qui fournit un signal de sortie REG à huit bits au convertisseur numérique-analogique à 8 bits DAC2, qui fournit lui-même un signal de sortie ETAL analogique. Le signal ETAL est un signal de sortie du circuit interpolateur 58, et il est également applique à l'entrée de réglage de gain REG GAIN du convertisseur DAC1. Le convertisseur DAC2 fournit également un signal de sortie de complément (IOUT1), qui est appliqué au multiplexeur analogique 2-1, MUX1.
Le circuit de synchronisation 112 comprend une bascule de type D FF6, qui reçoit le signal DONNEES QB provenant de BASCl,et une bascule de type D FF7, qui reçoit le signal TGR QB à huit bits, provenant de BASC 2.
La bascule FF6 applique un signal d'entrée DONNEES QC à la bascule de type D FF14, qui fournit un signal de sortie DONNEES QD. La bascule FF7 applique un signal de sortie à huit bits TGR QC au circuit de comparaison 116.
Le circuit de comparaison 116 comprend un convertisseur numérique-analogique à 8 bits (DAC1) qui reçoit le signal de sortie à huit bits TGR QC provenant de la bascule FF7 du circuit de synchronisation 112. Le convertisseur DAC1 applique un signal de sortie de courant (IOUT) au convertisseur courant-tension AR1, et il applique un signal de sortie de courant complémentaire (IOUT*) au multiplexeur analogique 2/1 MUX1. Le signal IOUT est appliqué à l'entrée positive du comparateur COMP1. Le comparateur COMP1 fournit un signal de sortie différentiel qui est appliqué au multivibrateur monostable MONO1 du circuit de sortie 118 et à l'entrée de restauration de la bascule FF13.
Avantageusement, les interrupteurs Il et I2 pourront consister en des transistors MOS TM1, TM2 dont les gâchettes sont reliées à un générateur de signaux rectangulaires PWM de période T, par l'intermédiaire de deux circuits de temporisation TP1, TP2 engendrant respectivement un retard Ati pour la commande de I1 et un retard At2 pour la commande de I2.
L'invention ne se limite pas à des convertisseurs de type "f ly back". Elle concerne de nombreux convertisseurs de ce genre qui fonctionnent en mode de conduction discontinu et dont seulement quelques exemples ont été illustrés sur les figures 6 à 11.
Dans le mode d'exécution représenté figure 6, le convertisseur, de type "buck-boost" , comprend une inductance monoenroulement B'1 reliée à une source de tension continue par l'intermédiaire d'un circuit primaire comportant un interrupteur commandable TM1 constitué par un transistor MOS.
L'inductance B'1 est, par ailleurs, reliée aux deux bornes de sortie S1, S2 du convertisseur par un circuit secondaire comprenant une diode de redressement D2 et un condensateur de filtrage C.
Le circuit d'atténuation 2, monté entre les bornes de l'inductance B'1, comprend ici, en série, une diode D3 et un interrupteur commandable TM2 constitué par un second transistor MOS.
La commande des deux transistors MOS TM1, TM2 est assurée par un générateur de tension rectangulaire PWM de période T et de deux circuits de temporisation TP1, TP2 reliant ce générateur aux gâchettes de ces deux transistors TM1, TM2, à savoir - un premier circuit comprenant un temporisateur TP1 de constante de temps Asti, et un circuit d'adaptation G connecté à la gâchette du transistor TMl - un deuxième circuit comprenant un temporisateur TP2 de constante de temps At2, un circuit d'adaptation G2 et un transformateur inverseur 3 connecté à la gâchette du transistor TM2.
Le fonctionnement de ce convertisseur est sensiblement le même que celui précédemment décrit, l'état passant du transistor TM1 déterminant la phase de magnétisation ton (accumulation d'énergie) tandis que l'état passant du transistor TM2 détermine la phase d'atténuation trl qui succède la phase de transfert d'énergie td.
Le convertisseur représenté sur la figure 7 est un convertisseur "fly back" de type similaire à celui représenté sur la figure 2, mais dans lequel le circuit d'atténuation 2 est monté entre les bornes de l'enroulement primaire B1 du transformateur 1.
Les interrupteurs commandables TM1 et TM2 consistent en des transistors MOS pilotés par un circuit de commande analogue à celui précédemment décrit, à la différence près que le circuit de temporisation associé au transistor TM2 ne comprend pas de transformateur inverseur, ce dernier étant remplacé par un circuit de décalage de niveau 8.
Dans l'exemple représenté sur la figure 8, l'inductance comprend un enroulement primaire B1 associé à un circuit primaire analogue à ceux précédemment décrits, et trois enroulements secondaires, à savoir : deux enroulements secondaires B2, B3 qui peuvent être connectés à deux charges respectives par l'intermédiaire de deux circuits secondaires similaires à ceux précédemment décrits (diodes D'2, D"2 et condensateur C', C") et un troisième enroulement B4 dont les deux bornes sont reliées à un circuit d'atténuation 2 du type de ceux précédemment décrits. La commande du transistor MOS TM2 utilisé dans ce circuit d'atténuation, à partir du générateur de signaux rectangulaires s'effectue par l'intermédiaire d'une temporisation TP2 de constante de temps At2 suivi d'un amplificateur inverseur Gi.
Le convertisseur représenté sur la figure 9 fait intervenir un transformateur comprenant un enroulement primaire B1 raccordé à un circuit primaire similaire à celui de la figure 7 et deux enroulements secondaires B'2, B'3 montés en série qui sont respectivement reliés à une sortie de tension positive Vol et à une sortie de tension négative Vo2 par l'intermédiaire de deux circuits de liaison res pectifs comprenant chacun une diode D2i, D22 et un condensateur de filtrage C2i, C22.
Dans cet exemple, le circuit d'atténuation 2 est monté aux bornes de la sortie de tension négative Vo2. La commande du transistor MOS TM2 est alors réalisée par un circuit de temporisation comprenant successivement un temporisateur TP2 de constante de temps At2, un amplificateur inverseur G'i et un transformateur non inverseur TG assurant à la fois une isolation galvanique entre le circuit primaire et le circuit secondaire, et un changement de tension de référence.
Comme précédemment mentionné, l'invention s'applique également à des convertisseurs à transfert direct d'énergie, isolé et à sorties simples ou multiples.
La figure 10 illustre un premier exemple d'exécution d'un tel convertisseur.
Dans cet exemple, le convertisseur fait intervenir un transformateur 1 dont l'enroulement primaire B1 est relié à un circuit primaire du type de ceux précédemment décrits. Ce transformateur 1 comprend trois enroulements secondaires, à savoir - deux enroulements secondaires B2, B3 connectés chacun à une sortie de tension VS2, VS1 par l'intermédiaire de deux liaisons dont 1 'une comprend, en série, une diode D4 et une inductance L, un condensateur C étant connecté aux bornes de cette sortie tandis qu'une diode D5 est disposée entre le point de jonction diode D4/impédance L et la deuxième liaison N, - un troisième enroulement secondaire de démagnétisation B4 en série avec une diode D6, cet ensemble étant connecté aux bornes de la source de tension E.
Dans ce cas, le circuit d'atténuation 2, d'un type similaire à celui décrit en regard des figures 6 à 9 est branché aux bornes de l'enroulement secondaire B4.
correspondant -
Mais, ces dispositifs de cisaillage simultané ne permettent pas de positionner directement les bords découpés des flans de tôle dans le plan du faisceau laser
ce qui nécessite une opération et un dispositif complé-
mentaire de transfert et de positionnement de ces bords
à souder.
La présente invention vise à remédier aux inconvénients précités des dispositifs de cisaillage connus en créant un dispositif de cisaillage par exemple intégré dans une installation de soudage par faisceau laser qui tout en étant d'une construction simple, permet de positionner les bords découpés des deux flans
de tôle dans le plan dudit faisceau laser.
La présente invention a donc pour objet un dispositif de cisaillage simultané de deux flans de tôle comprenant, pour chaque flan de tôle, un ensemble formé, d'une part, par un organe support du flan de tôle correspondant associé à au moins un organe de maintien dudit flan de tôle sur ledit organe support et comportant une arête tranchante rectiligne et, d'autre part, par un couteau mobile muni d'une arête tranchante rectiligne destinée à coopérer avec l'arête tranchante de l'organe support correspondant, caractérisé en ce que les arêtes tranchantes des deux ensembles organe support-couteau sont situées dans un même plan de référence et les organes supports s'étendent de part et d'autre dudit plan
de référence.
Selon d'autres caractéristiques de l'inven-
tion: les organes support sont formés d'une pièce monobloc comportant, de part et d'autre d'un plan de symétrie, une première surface plane supportant le flan de tôle correspondant et une deuxième surface plane située dans le plan de référence, l'intersection des deux surfaces planes formant 1 'arête tranchante de 1 'organe support correspondant, les surfaces planes supportant les flans de tôle sont parallèles entres elles, les surfaces planes supportant les flans de tôle sont parallèles au plan de symétrie, le plan de symétrie est perpendiculaire au plan de référence,
le plan de référence est vertical.
L'invention sera mieux comprise à la lumière
de la description qui va suivre, faite en référence au