- REvENDICATIONS 1 - Processeur d'affichage vidéo (4) pour un système de visualisation sur un écran vidéo (6) par balayage de trame en mode graphique, dans lequel l'image de l'écran est affichée ligne par ligne et point par point à partir de données mémorisées dans une mémoire à accès direct (5) sous la commande d'une unité centrale de traitement (1), quoi est connectée à ce processeur par un bus d'adresses (12B)et un bus de données (12A), caractérisé en ce qu'il comprend des moyens (26, 27) pour interpréter le contenu dudit bus d'adresses (12B), soit comme des adresses proprement dites pour ladite mémoire à accès direct (5), soit comme commandes destinées à l'exécution de fonctions de composition d'image dont est chargé ledit processeur (4). 2 - Processeur d'affichage suivant la'revendica- tion 1, caractérisé en ce que lesdites commandes déterminent des fonctions de composition de l'image devant être affichée sur 17écran (6). 3 - Processeur suivant la revendication 2, carac térisé en ce que lesdits moyens d'interprétation (26, 27) comprennent un décodeur (27) comportant plusieurs sorties de validation (28) destinees à transmettre des signaux d'initiation de fonctions de composition d'image dans le processeur, ce décodeur étant en outre relié à l'unité centrale de traitement par l'intermédiaire d'un conducteur de commande de mode (26) sur lequel circule un signal d'attribution (CM) d'une adresse provenant de l'unité centrale, à une fonction d'adresse proprement dite pour la mémoire (5), ou à une fonction de commande destinée au processeur (4). 4 - Processeur suivant la revendication 3, carac térisé en ce qu'il comporte un bus de transfert interne (19) reliant à travers ce processeur l'unité centrale de traitement (1) à ladite mémoire (5) par une liaison bidi rectionnelle, et en ce que la circulation des données provenant de l'unité centrale et également des adresses élaborées à l'intérieur du processeur pour l'exécution des fonctions de composition, est régie sur ce bus interne (19) avec partage temporel. 5 - Processeur suivant la revendication 4, carac térisé en ce qu'il comporte un circuit de commande de partage temporel (20) qui régit le partage temporel sur le- dit bus interne. 6 - Processeur suivant la revendication 5, carac térisé en ce que ledit circuit de commande de partage temporel (20) est relié aux moyens dvinterpretation (26, 27) pour qu'il puisse attribuer un temps de cycle audit bus interne (19) lorsque des informations doivent circuler en temps partagé sur ce bus (19), 7 - Processeur suivant l'une quelconque des re vendications 1 à 6, caractérisé en ce qusil comporte une pile de registre (33) destinée à contenir des adresses délimitant des zones de ladite mémoire affectées à des fonctions prédéterminées, une unité arithmétique et logique (32) pour opérer sur ces adresses des calculs pre- déterminés destinés à modifier la composition de l'image à afficher, et une interface d'affichage (37) établissant la communication entre le processeur (4) et l'écran (6), ladite pile de registres (33) et ladite unité arithmétique et logique (32) étant reliées audit bus interne (19) et auxdits moyens d'interprétation (27) pour être validées par des adresses interprétées comme des commandes en provenance de ladite unité centrale de traitement (1). 8 - Processeur suivant la revendication 7, carac térisé en ce qu'il comprend un registre de contrôle (24), un registre d'état (30), et au moins un registre tampon (31a, 31b), tous connectés au bus de données (12A) reliant le processeur (4) à ladite unité centrale de traitement (1), et en ce que le ou les registres tampons(31a, 31b) sont connectés également à ladite unité arithmétique et logique (32) pour que cette dernière puisse effectuer des opérations logiques sur une adresse courante et une adresse précédente emmagasinées dans des registres (Px ou Py) de la pile de registres (33). 9 - Processeur suivant la revendication 8, carac térisé en ce.que la pile de registres (33), l'unité arith métique et logique (32), le registre de contrôle (24), Le registre d'état (30), et le ou les registres tampons (31a, 31b) sont tous connectés aux sorties de validation (28) dudit décodeur (27). 10 - Processeur suivant leune quelconque des revendications 3 à 9, caractérisé en ce qu il comporte en outre un registre de masque (23) connecté audit bus de données (12A) relié à l'unité centrale de traitement (1), ce registre étant destiné a contenir un nombre correspondant à une répétition d'une fonction de composition de l'image à exécuter par le processeur (4), ce registre de masque (23) étant également relié audit décodeur. (27) pour, le cas échéant, être validé par celui-ci. 11 - Processeur suivant la revendication 10 lorsqu'elle dépend de l'une des revendications 5 à 9, caractérisé en ce que ledit registre de masque est connecté au circuit de commande de partage temporel (20) qui est destiné à décrémenter le nombre que ce registre contient, à chaque cycle effectué d'une répétition ou autre fonction de composition analogue, et en ce que ledit registre (23) est également relié audit décodeur (27) pour supprimer les signaux de validation sur les sorties (28) de ce dernier lorsque le contenu de ce registre atteint la valeur zéro. 12 - Processeur suivant l'une quelconque des revendications 3 à 11, caractérisé en ce qu'il comporte des moyens (34) pour opérer-des modifications de composition de l'image à afficher par combinaison logique des données d'image déjà mémorisées dans ladite mémoire (5) et de données d'image modificatives qui lui sont appliquées par ladite unité centrale de traitement (1). 13 - Processeur suivant la revendication 12, caractérisé en ce que lesdits moyens de modification (34) comprennent une première entrée (40a) les reliant à ladite unité centrale de traitement (1), et une seconde entrée les reliant audit bus interne (19), sa sortie étant également reliée audit bus, en ce qu'il comporte une entrée de sélection de fonction logique (39) connectée audit décodeur (27), ainsi qu'ufr réseau de circuits logiques (38a à 38e) pour l'exécution des fonctions logiques sur des valeurs binaires qui lui sont appliquées sur ses deux en trées au cours de l'exécution d'une fonction de modification.