INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
I1 est parfois utile de visualiser en pointillé, sans interpolation, la courbe et la ligne de base, ou les deux courbes à comparer. Ceci s'obtient de fagon simple en combinant les impulsions des sorties A - B (12) et A' - B' (28) respectives des deux comparateurs dans une porte OU OU " (29) .
Sur la sortie (30) de @elle-ci on collectera les deux séquences distinctes de la modulation non interpolée. La porte ta OU (29) pourrait ttre mise en amont du monostable (14), mais l'interposition d'un mon@@@able distinct (31) donne plus de souplesse pour permettre une distinction éventuelle des points respectifs par leur durée/luminosité ou pur leurs couleurs I1 est parfois utiLe de chiffrer un ordre de grandeur de ha surface visu@lisée. Cette valeur peut entre obtenue ici au o- yen d'un compteur d'impulsions placé Pour la sortie (35) du monosta ble (24).Le signe de la surface, par rapport à la ligne de base ou à la seconde courbe, neut titre fourhi par les états des sorties (20) ou (21) des comparateurs.
Il va de soi que les impulsions, mélangées ici pour lour visualisation sur un écran économique en noir et blanc, branché en (32), peuvent entre prelevées séparément er (34, 35, 36) pour être réparties entre les canaux d'un téléviseur couleurs, afin de les identifier clairement.
La réalisation pratique peut mettre en oeuvre des circuits intégrés et discrets usuels en électronique , ou des circuits faits à la demande, pour assurer les diverses fonctions ennoncdes dans la description et illustrées quant à leurs liaisons par le diagramme de la figure unique.
lu point de vue des- applications, le dispositif décrit peut entre utilement combiné à un terminal Videotex Teletel. Cela permettrait à deux interlocuteurs de compléter leur dialogue verbal par un dialogue de marquage graphique sur une courbe qu'ils doivent analyser ensemble. IL cet égard, les facilités alpha-numériques de ces terminaux apportent, outre les identifications, un moyen commode pour repdrer des zones ou accidents de la courbe.
Dans cette combinaison fonctionnelle, la gestion alpha-numérique de l'écran reste assurée par la logique du terminal qui fournit les aignaux de commande au dispositif graphique, ainsi qu'à l'index. Le coupleur de ligne avec la partie téléphonique du terminal servira alors d'interface actif pour le dispositif propose.
Pour des séquences d'échantillons transmis an à un ou jusqu'à quelques disaines par seconde, le MCDEM standard de réception à 1200 Bauds de ces terminaux (AVIS-V.23 du CCITT) pourra probablement con venir. Par contre ces terminaux émettent @ ou ormalement à 75 Bauds.
L'adjonction d'une partie é@@ssion à 120C Bauds leur permettrai un dialogue direct en @lternat. graphique compris, ainsi qu'un m@de local.
Des dchantillons bruts transmis en mode ASCII simple permettent une résolution en ordonnées de l'ordre de 63 ou 64 à 95 ou 96 niveaux. Cela peut souvent suffire en fait pour un contrô- le visuel. Cependant, une transmission économique à 1200 Bauds ne permet qu'un taux temporel de l'ordre de 100 (parfois 50) échantillons par seconde sans compression de données.
Lorsque ce taux s'avère trop faible par rapport aux vitesses de variation des ordonnées, la lisibilité de la séquence des points est grandement améliorée par l'interpolation verticale proposée.
Ces conditions peuvent correspondre, par exemple, à celles mi nimales requises pour transmettre un électrocardiogramme ou un aignal équivalent à contrôler visuellement en temps quasi-réel.
Sur les terminaux où un accès au point élémentaire est possible par un logiciel, notamment de génération de vecteur, ce processus peut entre accéléré en programmant le procédé d'interpolation verticale décrit. Cette option, simplifiée par rapport à la génération d'un vecteur quelconque, permet de relever la limite de la vitesse admissible du tracé de courbe.
Par ailleurs, lorsqu'il s'agit de transmettre en temps réel des signaux dont certains composantes, bien que de faibles am- plitudes relatives, correspondent à des fréquences qui peuvent atteindre 90 à 100 Hertz , le CCITT recommande l'emploi de MO- DEMS conformes à l'AVIS-V.16 . De tels MODEMS seraient donc à associer au dispositii de visualisation décrit, par l'intermé- diaire d'un convertisseur, évidemment. Une option de l'AVIS.16 rendue compatible avec l'AVIS-V.23 pourrait ttre envisagée pour être combinée avec des terminaux Teletel Videotex. Cela résoudrait le problème mentionné plus haut de l'émission à 1200 Bauds et éventuellement d'une réception en retour à 75 Bauds.
La deuxième sortie délivre le signal C7D qui est égal à UN quand le contenu du compteur CTRD (205) est égal à sept - un conditionneur (207) ayant trois entrées et une sortie normale. La première entrée reçoit le signal LRE émis par le conditionneur (204), la deuxième entrée reçoit le signal C7D émis par le compteur de bits significatis CTRD (205) et la troisième entrée reçoit le signal DZ* émis par le conditionneur (203). La sortie normale délivre le signal LOR (abréviation de l'anglais -LOAD OUTPUT REGISTER). Ce signal commande le transfert du contenu du registre série RD (208) dans le registre de sortie OR (209). Ce transfert a lieu quand le signal LRE l'autorise et que le compteur CTRD (205) a compté les huit intervalles d'un octet - un registre série SR (208) ayant une tête de commande et sept cellules de registre. La tête de commande comporte deux entrées. La première entrée (SE) qui est une entrée d'autorisation de décalage en série du contenu-des -cellules reçoit le signal DZ* émis par, le conditionneur (203). La deuxième entrée (C2) qui est une entrée de 'synchronisation reçoit le signal d'horloge RC. Les sept cellules de registre sont des bascules de type D à montage seríe-parallele. Le chargement de ces cellules se fait suivant le mode série en entrant par la cellule de poids le plus fort.Le contenu de ces cellules DO, Dl, D2, D3, D4, D5 et D6 est transféré en parallèle vers ie registre de sortie OR (209) - un registre de sortie OR i209) (abréviation de l'anglais OUTPUT REGISTER) comportant une tête de commande à 2 'entrées et huit cellules binaires de registre. La première entrée de la tête de commande (G1) est une entrée d'autorisation de chargement en parallèle des huit cellules de registre. La deuxième entrée (C2), qui est une entrée de synchronisation du chargement en parallèle des huit cellules de registre reçoit le signal d'horloge RC. Les huit cellules de registre sont des bascules de type D.Les entrées des cellules sont attaquées respectivement par les sorties (DO, D1, D2, D3, D4, D5 et D6) du registre série (208) et la sortie RD du registre d'entrée RIR (200). Les sorties des cellules délivrent les bits de l'octet de donnees (RD0, RD1, RD2, RD3, RD4, RD5, RD6 et RD7) vers les circuits utilisateurs.
- un mélangeur (210) ayant deux entrées et une sortie normale. La première entrée est constituée d'un conditionneur à 2 voies : la première voie reçoit le signal FLG émis par la bascule (211) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (206). La deuxième entrée est constituée d'un conditionneur à 2 voies : la premiers voie reçoit le signal 'C6C émis par le convertisseur binairehexadécimal (202) et la deuxième voie reçoit le signal RD* émis par le registre d'entrée RIR (200).La sortie normale du mélangeur (210) délivre le signal FLG1 qui indique que le convertisseur série-parallèle vient de reconnaRtre la configuration d'un FANION - une bascule (211) de type D dont l'entrée D est attaquée par le signal FLG1 émis par le mélangeur (210) et l'entrée de synchronisation est attaquée par le signal d'horloge RC. La sortie normale de la bascule (211) délivre le signal FLG qui indique aux circuits utilisateurs qu'un FANION vient d'être reconnu par les circuits du convertisseur séxie-parallele - un mélangeur (212) ayant deux entrées et une sortie normale.La première entrée est constituée d'un conditionneur à 2 voies : la première voie reçoit le signal ABT émis par la bascule (213) et la deuxième voie reçoit le signal C3D* emis par le convertisseur binaire-octal (206). La deuxième entrée est constituée d'un conditionneur à 3 voies : la première voie reçoit le signal C6C émis par le convertisseur binaire hexadécimal (202), la deuxième voie reçoit le signal RD émis par la bascule RIR (200) et la troisième voie reçoit le signal IDL* émis par la bascule (219). La sortie normale de ce mélangeur (212) délivre le signal AB qui indique qu'un signal ABANDON vient d'être reconnu - une bascule D(213) dont l'entrée D reçoit le signal AB émis par le mélangeur (212) et l'entrée de synchronisation reçoit le signal d'horloge RC.La sortie normale de cette bascule (213) délivre le signal ABT qui indique qu'un signal ABANDON a été reçu par le convertisseur série parallèle - un mélangeur (214) ayant deux entrées et une sortie normale. La première entrée est composée d'un conditionneur à deux voies : la première voie reçoit le signal FP2 émis par la bascule (215) et la deuxième voie reçoit le signal C3D* émis par le convertlsseur binaire-octal (206) La deuxième entrée est composée d'un conditionneur à trois voies : la première voie reçoit le signal C7C émis par le convertisseur binaire hexadécimal (202), la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (200) et la troisième voie reçoit le signal IDL* émis par la bascule (219).La sortie normale de ce mélangeur (214) émet le signal FP qui indique que le convertisseur série-parallèle de la figure 20 a détecté un noyau de code suivi de deux bits égaux à UN.
- une bascule de type D (215) dont l'entrée D reçoit le signal FP émis par le mélangeur (214) et l'entrée de synchronisation reçoit le signal d'horloge RÇ. La sortie normale de cette bascule délivre le signal FP2 qui est la mémorisation du signal FP - un mélangeur (216) comportant deux entrées et une sortie normale. La première entre est constituée d'un conditionneur à deux voies : la première voie reçoit le signal DRC émis par la bascule (217) et la deuxième voie reçoit le signal C3D* émis par le convertisseur binaire-octal (206). La deuxième entrée reçoit le signal LOR émis par le conditionneur (207).
La sortie normale de ce conditionneur (216) délivre le signal DR (abréviation de l'anglais DATA RECEIVED) qui indique qu'un octet a été reçu et qu'il est transféré dans le registre de sortie OR (209) - une bascule de type D (217) dont l'entrée D reçoit le signal DR émis par le mélangeur (216) et I'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (217) délivre le signal DRC (abréviation de l'anglais DATA RECEIVED) 'qui signifie que l'octet reçu est disponible dans le registre de sortie OR (209) - un mélangeur (218) ayant deux entrées et une sortie normale.La première entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal IDL émis par la bascule (219) et la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (200). La deuxième entrée est constituée d'un conditionneur à deux voies : la première voie reçoit le signal Cl4C émis par le convertisseur binaire hexadécimal (202) et la deuxième voie reçoit le signal RD émis par le registre d'entrée RIR (200). La sortie normale de ce mélangeur (218) délivre le signal IDL1 qui signifie que le convertisseur série-parallèle a détecté l'arrivée du dernier bit d'un code INACTIF - une bascule de type D (219) dont l'entrée D reçoit le signal IDL1 émis par le mélangeur (218) et l'entrée de synchronisation reçoit le signal d'horloge RC. La sortie normale de cette bascule (219) délivre le signal IDL qui mémorise le signal IDL1 et la sortie inverse de cette bascule (219) délivre le signal complémentaire IDL* Le fonctionnement du convertisseur série parallèle de la figure 20 est le suivant.
Les signaux transmis en série sur la liaison arrivent en RSD.
Ces signaux sont accompagnés d'un signal d'horloge RC qui indique le moment oA le convertisseur parallèle série peut prélever le signal présent en RSD. Le signal prélevé en RSD vient positjonner la bascule (200) sous contrôle du signal d'horloge RC. Le signal RD de sortie de la bascule (200) représente le bit de donnée qui a été ainsi echantilionné. Le signal RD attaque d'une part l'entrée de la bascule D du 7ème etage (D6) du registre série SR (208) et d'autre part la'entrée dé la bascule du 8ème étage du registre de sortie OR (209?. Ce signal RD est introduit par le signal d'horloge RC dans le registre SR !208) A condition que ce signal d'horloge RC ne corresponde pas à une opération de RETRAIT DE ZERO INSERE.Dans ce cas,, le signal DZ* empêche le décalage du 'registre série SR (208) et le bit correspondant du signal RD, qui est nécessairement un bit ZERO est ignoré. D'autre part, le signal RD attaque la 8ème entrée du registre de sortie OR (209), ce signal RD ne sera introduit dans le registre de sortie OR (209) que sur autorisation du signal LOR de chargement de ce registre de sortie OR (209) Cette disposition est nécessaire pour sauvegarder le 8ème bit de l'octet reçu car comme il est représenté sur la figure, le registre série ne comporte que sept étages et il importe d'introduire le 8ème bit directement dans le registre de sortie OR (209).Quand le signal LOR est affirmatif, les 8 cellules du registre de sortie OR (209) sont respectivement chargées sur commande du signal d'horloge RC, avec le contenu du registre série SR (208) pour les donnees DO, D1, D2, D3, D4, D5 et D6 et le contenu du registre RIR (200)- pour la donnée D7. De la sorte, l'octet reçu est disponible à la sortie du registre de sortie OR (209) sous la forme des signaux ORDO, RD1, RD2, RD3, RD4, RD5, RD6 et RD7.
Par ailleurs, le signal complémentaire RD* est envoyé d'une part sur le compteur CTRC (20-1) et d'autre part sur le conditionneur (203). Sur le compteur CTRC (201) le signal RD* quand il est haut, effectue la remise à zéro de ce compteur CTRC (201). I1 apparaît donc que ce compteur CTRC (201) effectue le comptage du nombre de bits égaux UN consécutifs. C'est ce compteur qui permet la détection des zéros insérés, des codes de service FANION, ABANDON ou INACTIF. -Le signal RD* arrive d'autre part sur le conditionneur (203) oU il est mis en condition avec le signal C5C. Ce signal signifie que le compteur C a détecté cinq signaux égaux à UN consécutifs.Dans ces conditions, il y a bien lieu d'ignorer le 6eme zéro au niveau du registre série SR (208) et le signal DZ* est envoyé par le conditionneur (2G3) vers le registre série SR (208) et le conditionneur (207). Ce signal DZ* de retrait de zéro inséré est également envoyé vers le compteur CTRD (205) ot il interdit le comptage pour une période de l'horloge RC. En effet, puisque le zéro est retiré, il y a lieu de ne pas le compter dans le nombre de bits reçus : il sera vu plus loin que le compteur CTRD (205) sert au comptage du nombre de bits reçus et par la même à définir le moment où un octet entier est contenu dans le registre de sortie OR (209).
Le compteur CTRC (201) compte donc les bits consécutifs égaux à UN. Le comptage de ces bits égaux à un s'effectue dans les 4 cellules binaires (1, 2, 4, 8). La sortie de chacune de ces cellules binaires (1TC, 2TC, 4TC, 8TC) est transmise à l'entrée du convertisseur binaire hexadécimal (202). Ce convertisseur binaire hexadécimal (202) traduit le nombre binaire placé à son entrée en un certain nombre de sorties hexadécimales : la sortie CSC quand le contenu du compteur CTRC (201) est égal à cinq, C6C quand il est égal à six, C7C quand il est égal à sept, Cî4C quand il est égal à quatorze.
Le signal C5C, quand il est présent, est associé au signal RD* dans le conditionneur (203) pour indiquer par le signal DZ* que le zéro représenté par le signal RD* doit être ignoré car il s'agit d'un zéro inséré. Le signal DZ* est appliqué sur le registre série SR (208) sur la porte SE pour interdire le décalage du dit registre et donc l'introduction du signal zéro reçu. Le signal DZ* est également placé sur la porte (+1) du compteur CTRD (205) pour interdire le comptage de ce bit inséré dans le compte des bits de l'octet reçu.
Le signal C6C, quand il est présent, indique qu'un noyau de code a été détecté. Ce signal C6C est envoyé dans le mélangeur (204) pour donner le signal LRE qui ferme le conditionneur (207) qui produit Je signal LOR de chargement du registre de sortie OR (209) : ceci est normal puisque en présence d'un code de service, le registre de sortie OR (209) ne doit pas être chargé puisque le registre série SR (208) contient le code de service qui n'a pas à être transmis. Par ailleurs, le signal C6C est envoyé sur l'entrée de commande (PE) du compteur CTRD (205) : ce signal C6C provoque la remise à zéro du compteur CTRD (205) au signal dthorloge RC suivant. Le compteur CTRD (205) se trouve prêt à compter les bits d'un caractère de données. Cette remise à zéro du compteur CTRD (205) constitue la mise en synchronisme du premier caractère de la trame.Ce compteur CTRD (205) est un compteur modulo 8 puisque -les caractères ont une longueur arbitraire de 8 bits. Le signal C6C est également envoyé dans le mélangeur (210) oZI en association avec le signal RD* il définit l'apparition d'un code de service FANION (FLG). Ce code de servíce FANION (FLG) est mémorisépar l'ensemble de la bascule (211) et du mélangeur (210) grâce à la présence du signal C3D*. Le signal C6C est également transmis au mélangeur (212) où il est associé avec les signaux RD et IDL* pour détecter l'apparition d'un code de service ABANDON (ABT). Ce code de service ABANDON (ABT) est mémorisé par l'ensemble de la bascule (213) et du mélangeur (212) grâce a la présence du signal C3D*.
Le signal C7C est transmis au mélangeur (214) Oa associé aux signaux RD et IDL*, il détecte la présence de- trois bits égaux à 1 après un noyau de code et délivre le signal d'avertissement FP2. Ce signal d'avertissement FP2 est maintenu par l'association de la bascule (215) et- du le mélangeur (214) grâce à la. présence du signal C3D*.
Le signal Cl4C est envoyé sur le mélangeur (218) où associé au signal RD il détecte la présence d'un code INACTIF (IDL).
Ce code inactif est mémorisé par le signal RD, il retombera à la première apparition d'un signal RD nul.
Par ailleurs, le signal 8TC indique que le compteur CTRC (201) a compté au moins huit bits consécutifs égaux à un. Ce signal 8TC est placé à l'entrée du mélangeur (204) où il inhibe le signal LRE. Ceci interdît le chargement du registre de sortie OR (209) en fermant le conditionneur (207). Ce signal LRE est également inhibe lorsque les signaux C6C et 8TC sont simultanément présents (ce qui signifie que le compteur CTRC (201) contient quatorze) Ceci est le cas quand le convertisseur reçoit un signal IDLE.
Le compteur CTRD (205) compte les nombres de bits significatifs reçus à l'intérieur d'un caractère. Il est remis à zéro par le signal C6C ce qui est normal puisque le début d'une trame est défini par la fin d'un code FANION.
Après cette remise à zéro, le compteur compte les périodes d'horloge RC qui s'écoulent sauf les périodes correspondant a un retrait de zéro incorporé (DZ*). Ce compteur délivre à sa sortie les 3 signaux (lTD, 2TD, 4TD). Ces 3 signaux (1TD, 2TD et 4TD) alimentent un convertisseur binaire-octal (206) qu'i, à son tour, délivre le signal C3D* quand son contenu est différent de 3 et le signal C7n quand son contenu est égal à 7.
TACHE I Il s'agit de la tâche exécutée habituellement par l'unité centrale. Si l'une des étiquettes MEFI et MEFII a été établie, l'unité centrale les rétablit et prélève des données d'image de la zone de pile. Les données d'image de l'unité centrale sont décodées et transférées séquentiellement à la zone RBF afin que celle-ci les conserve. Au moment où une ligne de données d'image est complètement décodée, l'unité centrale vérifie les erreurs dans les données reçues et, en l'absence d'erreur, elle établit étiquette MFF1 ou MFFII.
TACHE H L'unité centrale, lorsqu'elle reçoit le signal inth, accepte la demande et exécute la tâche H uniquement lorsque l'étiquette DRF1 ou DRFII a été établie.
La tâche H est la progression du moteur de balayage vertical de la section IV d'un pas et la transmission à la section III de 256 bits de données d'image décodées, par groupe de 8 bits.
Cependant, la synchronisation de l'exécution de la tâche H par l'unité centrale est différente lorsque la densité des lignes de balayage vertical varie. Pour une densité de 7,7 lignes/mm, l'unité centrale, lorsque l'étiquette DRF est établie, fait avancer le moteur d'un pas pour chaque signal inth et transmet complètement une ligne de données d'image à la section III après 8 temps d'interruption. Lorsque la densité est de 3,85 lignes/mm, l'unité centrale, lorsque l'étiquette DRF est établie, accepte un signal inth sur deux et fait avancer le moteur d'un pas et transmet une ligne complète de données d'image à la section III de façon continue deux fois pour 16 signaux inth La figure 28 est un diagramme des temps représentant un exemple de relation entre les tâches F à I pour une densité de lignes de balayge vertical de 3,85 lignes/mm.On suppose que l'unité centrale est dans la tâche I, des données d'image étant transmises à l'unité centrale pour chaque groupe de 8 bits provenant de la zone de pile et étant transmises successivement à la zone tampon de lignes RBF sous forme de données décodées d'image. Lorsqu'un signal intf ou inth de demande d'interruption correspondant au signal de synchronisation sl ou s2 parvient à l'unité centrale, celle-ci établit ou rétablit d'abord l'étiquette DRF, exécute la tâche F et fait avancer le moteur de balayage vertical d'un pas en transmettant à la section III les données décodées de la zone RBF correspondant à la tâche H. Entre temps, le modulateur-démodulateur MDM transmet en série des données d'image reçues à la section IX et, comme décrit précédemment, cette dernière crée un signal de demande d'interruption intg chaque fois quelles données reçues atteignent 8 bits.
A la suite de ce signal inti, l'unité centrale Interrompt la tâche H ou I et exécute la tâche G dans laquelle elle transfère les données à 8 bits de la section IX à la zone de pile.
Après exécution de la tâche G, l'unité centrale reprend la tâche H ou I.
Lorsqu'une ligne de données d'image est couplée à la section III par 8 demande d'interruption des signaux inth, l'unité centrale transmet à nouveau à la section III la même ligne de données d'image à la suite d'autres signaux inth En conséquence, la section IV d'enregistrement décrit deux fois les données d'image.
I1 est évident d'après les figures 27 et 28 que l'unité centrale V consacre la plus grande partie de son temps de traitement aux tâches H et I en exécutant les tâ- ches F et G de temps en temps par interruption. En outre, comme décrit en référence aux figures 15 et 16, si deux lignes seulement de capacité sont disponibles dans la zone RBF, le décodage d'une ligne n'est pas total dans l'intervalle inth du fait de la vitesse irrégulière de la tâche I qui affecte l'autre tâche H si bien que le fonctionnement de l'unité centrale est ralenti.
Par exemple, comme l'indique la figure 29(a), lorsque l'intervalle T du signal intf expire avant la fin du décodage d'une ligne de données 1-1 de la tâche I, les données d'image ne peuvent pas être transmises vers la mémoire dans l'intervalle suivant parce qu'une ligne de données d'image à transmettre à la zone RBF n'e s'est pas remplie. Bien que l'unité centrale se concentre sur la tâche I-2 pour linter- .value concerné, c'est seulement la tâche I que l'unité centrale exécute pendant la période T1 comprise entre la fin de la tâche I-2 et la fin de l'intervalle suivant. I1 s'agit d'une perte des possibilités de l'unité centrale V qui réduit la vitesse de fonctionnement.
Dans ce mode de réalisation la zone RBF de la mémoire à accès direct de la section VII peut contenir trois lignes de données si bien que cette consommation inutile de temps est supprimée et l'unité centrale peut avoir un fonctionnement optimal. Plus précisément, comme représenté sur la figure 17(b), bien que la période T puisse expirer avant la fin de la tâche I-1, la tâche H-l peut être exécutée parce qu'une ligne de données d'image est obligatoirement mémorisée dans la zone RBF, dans l'intervalle suivant. Les données sont renvoyées à la tâche I et permettent l'exécution de la tâche I-3.