INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
L'un composé de pièces blanches ( ou claires ) ; l'autre de pinces noires ( ou foncées ) Il existe quatre sortes de pieces : les " CHEVALIERS " ( planche 1/2 , figure 2 ), les n SOLDATS ( ( planche 1/2 figure 3 ), les " PAYSANS n ( planche 1/2 , figure 4 ), les n DAMES n ( planche 1/2 , figure 5 ) . Chaque jeu est composé de quatre pinces de chaque sorte - Un cache ( planche 1/2 , figure 1,2 ) qui isole les deux moitiés de la grille MARCHE des PINCES . Chaquo pièce peut se déplacer dans tous les sens de une case à la fois . Toutes les cases sont accessibles à condition qu'elles soient libres , exceptt tou- tefois celles où il y a une tour - Prise d'une pince .LA PRISE D'UNE PIECE N'EST JAMAIS OBLIGATOIRE . La prise ne peut s'effectuer que lorsque deux piaces adverses sont situées dans deux cases contigues ( planche 2/2 , figure 1 ) . Elle s'effectue alors selon les réales suivantes : le n Chevalier n prend le n Soldat n et le N Paysan n, le n Soldat n prend le n Paysan " et la " Dame ", le n Paysan n prend la " Dame n,la n Dame prend le " Chevalier N . La pièce prise est enlevie du Jeu . La pièce qui prend reste à la place où elle se trouve . Plusieurs cas peuvent se présenter Cas n 1 ( exemple planche 2/2 , figure 2 ). C'est le cas usuol où la pince qui attaque trouve dans une case contigüe une pince adverse plus faible . Le joueur peut la prendre Cas n02 ( exemple planche 2/2 , figure 3 ).C'est le cas où la pièce qui attaque trouve dans une case contigüe une pièce de même force. Dans ce cas,c'est le JOUEUR ATTAQUE qui dé- cide du résultat de l'attaque . I1 a le choix entre deux pos- sibilités : soit enlever les deux pièces du Jeu ( tout se passe comme si les deux pinces taient prises ) , soit les renvoyer dans leurs camps respectifs . Dans ce dernier cas il peut choisir le lieu du renvoi qui sera : soit la n Grande Salle ",soit la n Salle des Gardes ".
Cas n03 ( exemple planche 2/2 , figure 4 ). C'est le cas ou la pince qui attaque trouve des pieces adverses plus faibles dans plusieurs cases contigües, Le joueur peut en prendre une immediatement . Il pourra prendre les autres à partir du coup suivant,une à chaque coup,si cela est toujours possible Cas n04 ( exemple planche 2/2 , figure 5 ). C'est le cas où la place qui attaque trouve des pieces adverses dans plusieurs cases contigües,ces pièces étant de forces diverses.
Le joueur peut prendre les pieces plus faibles dans les mêmes conditions que dans le cas précédent . Mais rien n'est changé vis à vis des pinces de même force ou plus fortes - La "Grande Salle" et la "Salle des Gardes". Lorsqu'un joueur a l'une de ses pieces dans l'une de ces "Salles",il peut en sortir à tout moment . I1 joue alors en allant se placer sur la case qui permet de sortir de la "Salle" où il se trouve . Si l'un des joueurs parvient chez son adversaire Jusqu'à l'une des cases situées à la sortie de ces "Salles", il peut à partir du coup suivant prendre les pieces qui s'y trouvent . Une par coup . Et ceci quelle que soit leur force.
Elles ne peuvent plus sortir.
- La "Chapelle". C'ost un lieu de refuge. Lorsqu'un jou- eur améne l'une de ses pièces dans sa "Chapelle" ou dans celle de son adversaire, cette pièce devient imprenable et le reste tant qu'elle n'en sort pas. On peut faire entrer dans une "Chapelle" autant de pièces que l'on désire et les en faire sortir dans l'ordre que l'on veut. Les entrées et les sorties se font par l'une des deux cases prévues à cet effet.
- Remarque. Une pince ne peut pas attaquer une piace adverse lorsqu'elle sort d'une des deux "Salles" ci-dessus ou d'une "Chapelle".Elle ne peut le faire qu'à partir du coup qui suit sa sortie.
LNE: LNE est la mémorisation, sur le front de descente de NAS, du signal bus RNWGB. Il signifie à l'état haut que l'échange qui débute est une lecture. A l'état bas il indique une écriture.
'MACART: signal de Validation unité U1; sortie active durant tout l'échange, indique à l'état haut que l'unité U. est sélec tionnée.
NADEC: recopie du signal NDEDEC échantillonnée par NTDEC.
NAQAD : signal. d'acquittement d'adresse; ce signal de sortie est de type "collecteur ouvert". Il indique que l'adresse a été reçue et décodée comme existante.
NAS: signal d'adresse stable ; il indique qu'une adresse est stable sur le bus ADR. L'adresse correspondra à l'adresse de référence pour les transferts jusqu'à la prochaine apparition de NAS. Les adresses doivent être mémorisées en mode décalé et en échange bloc. Ce signal est à en-trée de type à déclen chement ("trigger").
NBLOC : signal d'échanges rapides. par bloc; ce signal d'en trée à déclenchement ("trigger") est- utilisé pour réaliser une suite de transferts rapides de données 'économisant des trans ferts d'adresse. Il est validé durant un transfert et invalidé pendant ou-après le dernier transfert; Ce signal est actif à l'état bas.
NDECPT: signal de décodage d'adresse en comptage ; - signal par lequel l'unité utilisatrice doit indiquer que l'adresse incré- mentée lui reste interne. NDECPT est échantillonné dans l'IGEST. sur le front de descente de NTCPT.
NDEDEC: signal de décodage d'adresse; signal pour entrée à déclenchement ("trigger") sur laquelle l'unité- U. doit indiquer que l'adresse ~présente sur le bus ADR la sélectionne NDEDEC est échantillonné dans l'IGESTi sur le front de descente- de NTDEC.
NDS: signal de données stables; signal déclenchant ef fectivement la procédure du transfert des informations. Il conclut la procédure sur le front arrière. En écriture il indique que les données sont stables et en lecture que les données peuvent être émises sur le bus. Ce signal est à entrée de type à déclenchement ("trigger").
NDSC: signal de données stables internes à -l'unité U. et à flGEST1 ; il recopie le signal NDS conditionné par la validation unité Ui (MACART).
NDSM : signal identique à NDS lors d'un dialogue maître à maître.
NDTACC: ~ signal de demande de temps accès impulsion émi se au début de la sélection de l'unité U.. Elle sert générale ment à celle-ci pour garantir le temps d'accès aux données par rapport à la fin du décodage d'adresse.
NDTACK : signal émis par -une interface donnée 1Di vers l'unité Ui associée-pour lui indiquer que le transfert de donnée est réalise.
NDTCPT: signal de demande de ,temps de comptage; impul sion émise en-mode bloc en début du cycle de comptage. Ce cycle débute en lecture sur le front montant de NDS et en écriture à l'émission de NMRDY. Le temps de comptage sert à garantir le temps d'accès aux données suivants.
NDTDEC: .signal de demande de temps de décodage d'adres se; impulsion émise à laréception de NAS. Elle sert de repère à l'unité Ui pour calculer son temps de décodage.
NMRDY: signal d'acquittement de transfert de données; signal de sortie "collecteur ouvert" émis en réponse au signal NDS. En écriture, son front avant rend compte que la donnée est mémorisée. Pour une lecture, il indique que la donnée est stable sur le bus DON. N'MRDY ne doit pas être désactivé avant l'invalidation de NDS.
Dans l'état actuel de la technique, on impose que le temps de décodage s'accomplisse dans un temps constant nécessairement égal à celui de la plus lente des unités connectées au bus et l'émission d'une nouvelle adresse ne peut être effectuée, au mieux, qu'après ce temps constant.
Cette contrainte diminue fortement l'avantage attendu de l'asynchro- nisme du bus commun.
L'invention vise à pallier cet inconvénient en assurant un découplage total entre les protocoles des transferts d'information utilisés sur le bus commun et les protocoles organisant les transferts coté utilisateur, c'est à dire ceux associés à l'unité adressée L'invention propose un procédé de coordination des transferts d'informations qui permet de lever la contrainte de temps précitée et de garder en attente pour une unité réceptrice donnée un transfert qui lui est destiné tant que le cycle de- décodage d'adresse en cours n'est pas terminé. Le procédé permet à l'unité émettrice de considérer l'échange terminé lorsque l'unité réceptrice destinataire a répondu bien que d'autres unités réceptrices puissent être encore en phase de reconnaissance d'adresse, ce sans risque de fonctionnement erroné.
Un avantage supplémentaire est que toute connexion nouvelle au -bus, retrait au bus ou modification d'une unité n'a aucune incidence sur le reste du système en ce qui concerne les chronologies à respecter.
L'objet de l'invention est donc un procédé de coordination des transferts d'informations numériques dans un système de traitement d'infor- mations comprenant des unités autonomes fonctionnant selon des rythmes de travail distincts, associées chacune à un dispositif de gestion des transferts d'informations et interconnectées à un canal de transmissions bidirectionnelles asynchrone; les transferts s'effectuant entre une unité émettrice et une unité réceptrice~sélectionnée par l'intermédiaire dudit canal de transmissions et comprenant un nombre déterminé d'opérations éié'men?ai'res, ces opérations comportant au moins une première opération de transfert - d'adresse consistant en l'émission -d'un mot d'adresse par L'unité émettrice via ledit canal de transmissions reçu par toutes les unités du système et destiné à sélectionner une de ces unités; chaque opération élémentaire étant initiée sur ledit canal par l'émission par l'unité émettrice, à l'état actif,# d'un signal de validation ; caractérisé en ce qu'il comprend - une phase pendant laquelle chaque unité du système connectée audit canal détermine une première série et une seconde série de temps élémen taires; la première série étant constituée par des temps d'exécution assignés à chaque opération élémentaire nécessaires à leur exécution complète par cette unité et la seconde série étant constituée par des temps d'enchainement nécessaires à cette unité pour le passage d'une opération élémentaire à la suivante ; - et une phase de transfert d'informations comprenant au moins les étapes suivantes: a) dans chaque unité du système et son dispositif de gestion des transferts d'infôrmations associés:: - initialisation conditionnelle à l'opération de transfert d'adresse sur réception, à l'état actif, d'un signal de validation d'adresse émis par runité émettrice, par la génération d'un signal de demande de temps d'exécution de cette opération ~ - décodage de l'adresse transmise par ledit canal de transmissions; - génération d'un signal indiquant la fin du temps d'exécution de cette opération; ; b) génération d'un signal d'acquittement par l'unité réceptrice sélec tionnée par ladite adresse, lors de la génération dans cette unité dudit signal de fin d'exécution de l'opération de transfert d'adresse åchevant cette opération transmis à l'unité émettrice par ledit canal de transmissions et autorisant l'unité émettrice à initialiser sur ce canal une nouvelle opération élémentaire de transferts d'informations;; - c).et activation d'un signal interdisant les prises en compte ultérieures dudit signal de validation d'adresse dans les unités du système dans lesquel les le signal indiquant la fin du temps d'exécution de l'opération de transfert d'adresse n'a pas été généré et désactivation subséquente de ce signal d'interdiction lors de la génération du signal de fin de temps d'exécution de manière à ce que ladite initialisation conditionnelle ne soit effectuée qu'à la double condition de la réception à l'état actif du signal- de validation d'adresse et à l'état non-actif du signal d'interdiction.
L'invention a encore pour objet un dispositif de mise en oeuvre de ce procédé.
L'invention sera mieux comprise et d'autres avantages apparaitront à l'aide de la description qui suit, en référence aux figures annexées - la figure 1 représente schématiquement l'architecture d'un système de traitement de données de l'art connu dans le cadre de laquelle l'invention trouve son application; - la figure 2 représente de façon plus détaillée la configuration du bus commun de transfert d'informations utilisé dans ce système - la figure 3 représente de façon plus détaillée un interface de gestion des transferts d'informations utilisé dans ce système.
- la figure 4 est un chronogra#mme illustrant le fonctionnement du système lors d'un transfert d'information selon un mode particulier.
- la figure 5 est un chronogramme illustrant un point particulier du fonctionnement du système lors de l'adressage d'une des unités connectées.
- la figure 6 représente schématiquement l'architecture d'un disposi#tif de gestion des transferts d'informations selon l'#nvention.
- la figure 7 représente un exemple de réalisation concrète de ce dispositif.
-'les figures 8 et '9 sont des chronogrammmes illustrant un aspect important du procédé de l'invention.
- les figures 10 à 13 illustrent deux exemples d'application du procédé selon l'invention.
Il est tout d'abord utile de rappeler brièvement l'architecture et le fonctionnement d'un système informatique fonctionnant de façon asynchrone.
Pour fixer les idées, et de façon non limitative, un tel système peut être illustré de façon préférentielle par référence à celui décrit dans les deux demandes de brevets français précités déposées le 8 avril 19813 système dans lequel le procédé de l'invention trouvera application de façon avantageuse.
Dans le cadre de ce système, les unités le composant peuvent être de cieux types principaux : des unités "maîtres" et des unités "esclaves". Il faut entendre par là que les unités "maîtres", indifféremment processeurs ou périphériques, peuvent se voir attribuer à tour de rôle la maitrise instantanée du bus de liaison commun par le procédé d'allocation de ressource précité et selon des procédures entièrement décentralisées. Les unités "esclaves" n'ont pas la possibilité d'obtenir la maîtrise du bus.
Ensuite le transfert d'informations proprement dit a lieu.
Les premiers procédés connus permettaient une allocation des ressources en fonction de priorités réparties selon un schéma hiérarchique fixe ou encore selon une repartition temporelle cyclique, sous la commande de moyens entièrement centralisés.
Dans le cadre des systèmes informatiques comportant des moyens de liaison entre les unités du type bus, des procédés d'allocation de ressources plus souples que ceux précédemment évoqués ont été proposés. Ces procédés mettent en jeu des procédures d'attribution dynamique de priorité ou encore des procédures d'échange d'une séquence de messages du type "demandevalidation et/ou acceptation", procédures plus connues sous la dénomination anglo-saxonne 'hand-shake". Des procédés de ce type soirt décrits dans les dem#andes de brevet français publiées sous les n0 FR-A-2 179 031 et FR-A2 376 464.Bien qu'introduisant un plus grand degré de décentralisation dans la prise de décision d'allocation du bus, il est encore nécessaire, selon ces procédés, de disposer d'un organe centralisé pour assurer un bon déroulement des procédures, que ce soit l'un des processeurs connectés au bus. ou une unité spécialisée connue sous différentes dénominations telles que "moniteur de bus" ou "arbitre de bus".
Pour obvier à cet inconvénient1 il a été décrit dans une demande de brevet français n081 070#36 déposée le s avril 1981, un procédé d'allocation de ressources entièrement décentralisé. L'intitulé de cette demande de brevet est: "Procédé et dispositif d'allocation d'une ressource- dans un système comportant des unités de traitement de données autonomes".
Selon ce procédé d'allocation, chaque unité de traitement de donnée d'un système est associée à un circuit'd'interface d'allocation de ressource standard et ces circuits d'interface sont. couplés entre eux à l'aide d'un bus véhiculant un premier signal binaire indiquant qu'au moins une unité demande l'accès à une ressource, un deuxième signal binaire indiquant qu'aucune unité n'utilise cette ressource et un troisième signal binaire d'une durée déterminée autorisant le départ de la -compétition entre unités demanderesses et 1'allocation de la ressource à une unité gagnante, un premier mot binaire indiquant le plus haut niveau de- priorité et un second mot binaire indiquant le-numéro de l'unité gagnante.
L'invention concerne plus spécifiquement la. gestion des transferts d'informations numériques entre les unités une fois que l'allocation du bus a été attribuée à l'une des unités et un dispositif pour la mise en oeuvre du procédé.
Il est en effet nécessaire,# pour cette tâche spécifique de mettre en oeuvre des procédés également souples et performants, de manière à ne pas compromettre les gains en souplesse et efficacité obtenus par la mise en oeuvre du procédé d'allocation précité.
Pour cette tâche, les. procédures de type asynchrone sont également largement utilisées.
Les échanges comportent en général plusieurs phases, typiquement une phase d'adressage suivie d'une phase d'échange de donnée. - La phase d'adressage se traduit concrètement par l'envoi d'un mot d'adresse sur le bus commun par une unité émettrice, c'est à dire celle à qui la maitrise de ce bus commun a été attribué, et sa reconnaissance p#ar une unité réceptrice, c'est à dire l'unité adressée.
La #phase d'échange de données se traduit concrètement par la trans mission dans un sens ou l'autre selon qu'il s'agit d'écriture ou de lecture, d'un ou plusieurs mots successifs de données ou d'instructions à transférer.
Sur les bus asynchrones, la logique de décodage d'adresses et d'instruc- tions doit être répartie dans toutes les unités réceptrices afin d'améliorer leur autonomie fonctionnelle vis à vis des autres éléments constitutifs du système.
La procédure mise en oeuvre pour les transferts d'informations peut également être du type rappelé pour l'allocation de ressource en ce qui concerne la phase de transfert d'adresse' cycle demande (c'est à dire adressage)/validation-acceptation.
Cette dernière opération se traduit par l'émission par l'unité adressée d'un signal ou d'un mot d'acquittement. Un dispositif travaillant-- selon cette procédure est décrit notamment dans la demande de brevet français n081 07 037 déppsée également le 8 avril 1981 et qui sera rappelé de façon plus détaillée dans ce qui suit. Le transfert de donnée après reconnaissance de l'adresse s'effectue également sur la base d'un #cycle demande-accep tation.
Cependant, dans les systèmes actuels, notamment du fait des progrès de la miniaturisation des composants électroniques5 les mémoires associées à chaque unité peuvent être dotées d'une capacité très importante. Il s'ensuit que les mots d'adresse sont également de grande largeur, typique ment 32 bits et peuvent être transmis s-équentiellement par octets par exemple. Enfin les procédures de décodage d'adresse peuvent être très complexes: plusieurs niveaux par exemple, et très différentes d'une unité à l'autre selon la tâche spécifique à accomplir par cette unité, ce naturel lement indépendamment du fait des différences de technologies et/ou de familles déjà rappelées qui se traduisent également par des différences de temps de décodage pour une même procédure.
Le signal (ou le mot) -d'acquittement émis par l'unité adressée peut donc être reçue par l'unité émettrice de l'adresse après un délai très bref suivant - ltémission de l'adresse ou au contraire très long selon l'unité particulière adressée.
Dans des cas limites, le transfert de données suivant la phase de transfert d'adresse peut être terminé et une ou plusieurs autres nouvelles adresses pourraient être émises avant que le décodage de la première adresse soit terminée par l'unité la plus lente connectée au-bus communs ce qui peut se traduire par un fonctionnement défectueux.
La présente invention fournit un appareil et un procédé de réparation des tubes endommagés d'un échangeur de chaleur en introduisant un manchon tubulaire dans le tube endommagé Elle permet également le dressage et l'introduction simultanée de ces manchons tubulaires dans des emplacements géométriques où l'introduction d'un manchon tubulaire droit serait impossible. La présente invention permet le cintrage et le dressage ultérieur de manchons tubulaires afin de les ad-apter à la forme restrictive d'un échangeur de chaleur.
CONVERTISSEUR NUNERIQUE-ANALOGIQUE DE HAUTE RESOLUTION A AUTO-ETALONNAGE La présente invention concerne les convertisseurs numerique-analogique, capables de recevoir un code numérique d'entrée sous forme de N chiffres binaires de poids décroissants, et de fournir à la sortie un courant proportionnel au nombre représenté par ce code.
Un tel convertisseur comprend essentiellement N sources de courant en parallèle, dont les amplitudes sont dans des rapports correspondants aux différents poids binaires ; chaque source peut être mise en service ou interrompue individuellement sous la commande d'un chiffre respectif du code d'entrée.
La figure 1 représente le schéma de principe d'un tel convertisseur. Les sources de courant ont des amplitudes Io, Io/2, Io/4... Io/2N~l dans l'ordre des poids décroissants. On sait faire actuellement des convertisseurs dont la résolution est de douze bits ; la précision d'un tel convertisseur doit alors être d'au moins douze bits, c'est à dire que l'erreur maximale sur le courant engendré par le convertisseur ne doit pas excéder la valeur Po/212 c'est à dire la moitié de l'amplitude de la source de courant de poids le plus faible. Cette précision de douze bits peut être obtenue actuellement par des techniques d'ajustage au laser des résistances de ponts diviseurs servant à définir l'amplitude des sources de courant.
Si on veut réaliser des convertisseurs ayant une résolution de seize bits, il faudrait obtenir une précision de seize bits sur la réalisation des sources de courant, c'est à dire que l'erreur sur le courant global engendre ne doit pas excéder In/216. La technologie ne le permet pas.
Cependant, on peut contourner cette difficulté en réalisant un convertisseur à seize bits dans lequel les onze bits de poids le plus faible ont la précision maximale possible, soit douze bits, c'est à dire que l'erreur sur le courant engendré n'excède pas le quart de l'amplitude de la source de courant de poids le plus faible. Les cinq sources de courant de poids fort, sont aussi réalisées avec une précision de douze bits, ce que l'on sait faire, mais cette précision est tout à fait insuffisante puisqu'elle conduit à une erreur de conversion pouvant atteindre Io/212 soit huit fois la valeur de l'amplitude de la plus petite source de courant (il1215) du convertisseur. Après fabrication, on étalonne et on corrige le convertisseur pour aboutir à une précision effective de seize bits.L'étalonnage et la correction portent sur les cinq sources de poids fort, et ils sont faits avec une précision d'un quart de l'amplitude de la plus petite source de courant ; comme les onze sources de poids faible ont déjà cette précision au moment de la fabrication, la précision sera au total de la moitié de l'amplitude de la plus petite source de courant, ce qui donne bien une precision globale de seize bits.
On a proposé de stocker en mémoire morte des valeurs numériques de correction, la mémoire étant programmée au moment de l'etalonnage et fournissant ensuite, pour chaque combinaison possible des cinq bits de poids fort, la valeur numérique pré- enregistrée de la correction à apporter pour cette combinaison.
Mais ce procédé de correction ne tient pas compte des dérives possibles dans le temps des paramètres électriques du circuit constituant le convertisseur. L'étalonnage est fait une fois pour toutes et ne peut être changé.
On a proposé aussi de faire un réétalonnage périodique du convertisseur en effectuant l'enregistrement des corrections dans une mémoire vive. Le circuit comporte alors ses propres moyens d'étalonnage. Par exemple, le circuit engendre une rampe ultralinéaire (précision 18 bits), en même temps qu'on fait démarrer un compteur à 18 bits comptant à fréquence constante, les cinq premiers bits servant à commander les cinq sources de courant de poids fort. On effectue une comparaison entre le courant de la rampe et le courant de sortie fourni par les combinaisons successives des cinq sources ; le contenu du compteur est relevé et enregistré au moment de l'légalité (pour chaque combinaison).
Moyennant un appariement extrêmement précis et délicat de la fréquence de comptage et de la pente de la rampe, on peut faire en sorte que le contenu du compteur représente l'erreur de conversion pour chaque combinaison possible des cinq bits de poids fort.