REVENDICATIONS 1/ Machine informatique pour le traitement d'informations par des moyens logiques d'adressage, de mémorisation et de calcul comportant une structure de base organisée en deux niveaux de sous-ensembles et un milieu de communication entre ceux-ci, caractérisée par le fait que le premier niveau constituant une première unité à mémoire dite "machine horizontale" (MNA), est interconnecté par l'intermédiaire d'un bus "fermé" (BH) c'est-à-dire ne véhiculant que des informations internes à la machine et détermine l'adresse de la prochaine micro-instruction en fonction de la présente et que le deuxième niveau constituant une deuxième unité à mémoire dite "machine verticale" (MNV) est interconnecté par l'intermédiaire d'un bus ouvert (BV) sur le milieu extérieur et assure les microtraitements en fonction des micro-instructions élaborées par la machine horizontale, le milieu de communication entre les deux niveaux étant constitué principalement par un réseau d'échange (RSE) comportant des organes communs avec les machines verticale et horizontale et des organes propres d'un réseau de transfert. 2/ Machine informatique selon la revendication 1, caractérisée en ce que le réseau d'échange (RSE) comprend un réseau de transfert horizontal (RSH) faisant partie de la machine horizontale (MÈ) pour le transfert d'informations vers la machine horizontale, un réseau de transfert vertical (RSV) faisant partie de la machine verticale (MNV) pour le transfert d'informations dans la machine verticale et un ensemble de transfert pile pour le transfert dans la machine verticale d'informations issues de la machine horizontale et vice-versa ; ledit ensemble de transfert pile comportant en série un réseau (RSP), un registre (RGP) et une mémoire pile (MP) adressée par un compteur (CP), le réseau (RSP) de l'ensemble pile étant en liaison avec le bus vertical (BV), un registre d'instructions (S) de la machine verticale, un registre de commande (MCH) de la machine horizontale et un compteur d'adressage séquentiel (AMS) de la machine horizontale. 3/ Machine informatique selon la revendication 1 ou 2, caractérisée en ce que le réseau d'échange (RSE) est relié d'une part en entrée, à un registre de lecture (RMC, S) de la mémoire (MC, MUR) de chacune desdites machines horizontale et verticale et, d'autre part en sortie, au bus de la machine horizontale (BH) et au bus de la machine verticale (BV), le compteur d'adressage séquentiel (AMS) étant relié au bus "horizontal" et au réseau d'échange pour la sauvegarde de l'adressage en mémoire (MC), le bus "vertical" ayant des liaisons avec des registres de travail (A, P, S, RM), avec un dispositif de calcul (ACC, UAL) et avec des périphériques par des interfaces d'entréessorties (IE3), les échanges dtinformations en mode interne entre lesdits registres de travail et le dispositif de calcul d'une part, ou en mode externe entre lesdits registres de travail et les interfaces entrées-sorties d'autre part, s'effectuant au moyen d'un dispositif d'aiguillage (CAVE de commandes provenant d'un registre de lecture (MCV) de données de la mémoire de la machine horizontale ou d'un registre de travail (A) de la machine verticale détenteur de commandes à destination des périphériques, la mémoire de la machine horizontale étant également adressée soit par des suspensions dont les demandes en attente et les suspensions en cours d'exécution sont traitées hiérarchiquement (MDS), soit à la suite d'alarme provoquant un déroutement de manière à générer un traitement prioritaire. 4/ Machine informatique selon la revendication 3 caractérisée en ce que le registre de lecture (RMC) de la mémoire (MC) de la machine horizontale est constitué en deux sous-registres, d'une part un sous-registre (MCV) contenant un champ codé d'informations dit "champ vertical" destiné au pilotage de la machine verticale, ledit champ vertical (CV) accédant à un circuit d'aiguillage (CAV) dudit champ vers les organes internes ou vers les interfaces entrées-sorties (IES) de la machine verticale pour piloter les traitements internes ou externes de ladite machine, d'autre part, un sous-registre (MCH) contenant un champ codé d'informations dit "champ horizontal" destiné au pilotage de la machine horizontale, ledit sous-registre ayant des liaisons d'accès au réseau d'échange, au bus horizontal et au bus vertical pour transférer des données aux organes de la machine horizontale et de la machine verticale. 5/ Machine informatique selon l'une des revendication 1 à 4, caractérisée en ce que la machine verticale (MNV) comporte une mémoire (MUR) adressable par l'intermédiaire du bus vertical (BV) et de registres associés à la mémoire et audit bus, - un registre de données (RM) ayant des liaisons d'entrées-sorties avec la mémoire (MUR) programmable pour lire ladite mémoire ou écrire dans celleci et des entrées et sorties accédant audit bus pour dialoguer avec le reste de la machine verticale et les entrées-sorties - un registre de lecture (S) ayant d'une part, ses entrées accessibles à des informations de sortie de la mémoire (MUR) ou du bus vertical (BY) et d'autre part, ses sorties reliées au réseau d'échange (RSE), ledit registre recueillant les instructions de ladite mémoire pour adresser celle-ci ou la mémoire de la machine horizontale via le réseau d'échange et le bus vertical ou horizontal - un registre de travail (P) ayant ses entrées reliées au bus vertical (BV) via un additionneur (ADV) et ses sorties reliées audit bus pour effectuer l'adressage séquentiel de la mémoire (MUR). 6/ Machine informatique selon la revendication 2, caractérisée par le fait que dans le réseau d'échange (RSE)' - le réseau "horizontal" (RSH) est constitué de circuits à portes dont les entrées sont reliées d'une part à une première partie (MCA) du sous-registre ( MCH) de lecture de la mémoire de ladite machine horizontale délivrant une constante et, d'autre part, à la sortie du registre d'instructions (S) de la machine verticale délivrant une variable, les sorties desdits circuits à portes étant reliées au bus horizontal (BH) et lesdits circuits étant validés par des microcommandes provenant du champ codé (CH) de la seconde partie (MCB) dudit sous-registre (MCH), les combinaisons formées par la somme de la constante et de la variable permettant d'effectuer des éclatements au cours d'un branchement d'adresse en mémoire (MC) de la machine horizontale - le réseau "vertical" (RSV) est constitué de circuits à portes dont des entrées en nombre différent par circuit sont reliées à des sorties du registre d'instructions (S) et dont les sorties desdits circuits sont reliées au bus (BV) de la machine verticale, lesdits circuits étant validés par des microcommandes issues d'un segment du champ de commande d'un décodeur (DCO) de la machine verticale, ledit réseau permettant l'adressage de registres programmables occupant les adresses de début de la mémoire (MUR) - le réseau (RSP) de l'ensemble pile comportant des circuits à portes en liaison avec le bus vertical (BV), avec le registre d'instructions (S) de la machine verticale, avec le registre de commande (MCH) de la machine horizontale et avec le registre d'adressage séquentiel (AMS) de ladite machine horizontale, les sorties du registre pile (RGP) accédant aux entrées de la mémoire pile (MP) et aux bus horizontal (BH) et vertical (BV), des entrées du réseau pile (RSP) étant reliées à des sorties de lecture de la mémoire pile, ladite mémoire permettant la sauvegarde des informations issues du registre pile par réinscription desdites informations dans ledit registre pile via le réseau pile. 7/ Machine informatique selon l'une des revendications 1 à 6, caractérisée par le fait que les demandes de transfert, à destination du bus (BH) de la machine horizontale des données issues des registres (MCA, RGP, AMS) et du réseau (RSH) de la machine horizontale sont identifiées et validées par un dispositif à deux étages, un premier étage (DEBH) décodeur d'un champ partiel (ebh) stocké dans la seconde partie (MCB) du registre (MCH) commandant l'accès au bus horizontal (BH), ledit champ validant les demandes inconditionnelles de transfert, et un second étage (VEBH) validant le demandes conditionnelles sous le contrôle d'un dispositif de décodage et de test d'indicateurs à deux étages comprenant un premier étage (NIT) décodeur d'un champ partiel (cdt) désignant le numéro d'un indicateur à tester et un second étage (MIT) recevant outre ledit numéro, les états logiques 0 ou 1 d'indicateurs de sorte que si le résultat du test est positif, il y a branchement par un adressage de la mémoire (MC) de la machine horizontale selon des informations issues de l'origine spécifiée par la demande de transfert validée et que, si le résultat du test est négatif, il y a forçage des données du compteur d'adresse dans le bus horizontal pour une continuation d'adressage en séquence de ladite mémoire. 8/ Machine informatique selon la revendication 7, caractérisée par le fait qu'elle comporte des indicateurs utilisés pour valider les transferts de données dans le bus horizontal (BH), constitués par les bits de poids fort du registre pile (RGP), le nombre desdits bits correspondant à la différence de capacité du bus vertical (BV) et du bus horizontal (BH), un circuit d'aiguil lage présentant sur les entrées desdits bits, soit les sorties (pic0 à pic3) de circuits (PIO à PI3) effectuant le positionnement des indicateurs, soit les sorties (rspO à rsp3) de données partielles du réseau pile (RSP) en nombre identique au nombre d'indicateurs. 9/ Machine informatique selon la revendication 8, caractérisée par le fait que chaque indicateur est positionné par un circuit de positionnement (PI0, PI1, ... PI3) de même rang que celui (rO, ri, ... r3) du bit à positionner, chaque circuit de positionnement comportant - un bloc logique d'enregistrement voie 1 (EV1) constitué d'opérateurs à fonctions de calcul telles que débordement, lien, tout-un, et de réception de test des périphériques, les liaisons (v1.0 à v1.2) de la voie 1 attaquant les blocs (EV1) des circuits de positionnement étant issues de l'unité arithmétique et logique (UAL) et la liaison (v1.3) des interfaces entrée-sortie (IES) - un bloc logique d'enregistrement voie 2 (EV2) constitué d'opérateurs à fonctions ET, OU, OU exclusif, réalisant l'enregistrement du résultat positif ou négatif d'une fonction logique à partir de données reçues sur une voie 2 et la valeur de l'indicateur. - un bloc logique de forçage (FOR) d'un bit du registre pile de rang (rO, ri ... r3) correspondant à celui du circuit de positionnement (PIO, PI1 ... PI3) dudit bloc, les sorties des blocs (EV1, EV2, FOR) de chaque circuit de positionnement étant intégrées en OU logique sur la sortie (sp) dudit circuit et les signaux délivrés en sorties (spO à sp3) étant transmis sélectivement aux indicateurs, les sorties (idO à) id3) des indicateurs étant reliées aux entrées de validation des blocs d'enregistrement voie 2 (EV2) et de forçage (FOR) des circuits de positionnement de rang correspondant de sorte que le positionnement des indicateurs par lesdits blocs est fonction de leur état précédent ledit positionnement. 10/ Machine informatique selon l'une des revendications 1, 2, 3 et 6, caractérisée par le fait que les données des sorties de la machine horizontale et de la machine verticale sont transférées sur l'une et (ou) l'autre de deux parties du registre pile, l'une (RGP1) dont la capacité d'enregistrement égale la différence de capacité existant entre le bus de la machine verticale et celui de la machine horizontale, l'autre (RGP2) dont la capacité d'enregistrement est égale à celle du bus horizontal, les entrées de la première partie (RGP1) recevant via le circuit d'aiguillage (CAD) les données transférées en excédant de la capacité de la deuxième partie (RGP2) et lesdites données écrasant les indicateurs. 11/ Machine informatique selon l'une des revendications 1, 2, 3, 6 et 10, caractérisée par le fait que le réseau pile comprend d'une part un premier groupe de circuits à portes (CP10, CP11,....) à faible capacité de transfert de données égalant la différence de capacité d'écoulement existant entre le bus de la machine verticale et celui de la machine horizontale, les sorties desdits circuits étant reliées en point commun sur les entrées d'un circuit à portes (CP1) contrôlant l'accès à la première partie (RGP1) du registre pile et, d'autre part, un second groupe de circuits à portes (CP20, Cl21...) dont la capacité de transfert égale la capacité d'écoulement du bus horizontal, les sorties desdits circuits étant reliées en point commun sur les entrées d'un circuit à portes (CP2) contrôlant l'accès à la seconde partie (RGP2) du registre pile, les entrées des circuits desdits premier et second groupes recueillant, outre les données des sorties de la mémoire pile du bus vertical et du registre (AMS) d'adressage séquentiel de la mémoire (MC) de la machine horizontale, une information constante issue d'une zone (MCA) du sous-registre (MCH) de ladite mémoire et des combinaisons (P1 à P3) de ladite constante et d'une variable issue du registre d'instructions (S) de la machine verticale pour effectuer en mémoire (MC) de la machine horizontale un branchement avec éclatement selon la valeur de la variable. 12/ Machine informatique selon l'une des revendications 1, 2, 3, 4, 10 et 11, caractérisée par le fait que l'écriture ou la lecture de la mémoire pile est réalisée par l'intermédiaire d'un registre d'adresses pile (RAP) fonctionnant en compteur-décompteur par bouclage de ses sorties sur ses entrées via une logique d'incrémentation-décrémentation (LID), les sorties dudit registre et de ladite logique étant reliées en parallèle sur les entrées d'adressage (EA) de la mémoire pile via respectivement un circuit d'adressage en écriture (PA) ou en lecture (PB), lesdits circuits étant l'un validé, l'autre verrouillé (ou viee-versa) selon l'état logique d'un signal (cep) de commande de l'ensemble pile issu du champ horizontal (CH), ledit état activant un opérateur additionneur ou soustracteur dans ladite logique d'incrémentation-décrémentation (LID), la réintroduction dans le registre d'adresses (RAP) de l'adresse incrémentée ou décrémentée présentée en sortie de ladite logique s'effectuant via un circuit de contrôle de transfert (PC) validé soit en écriture par ledit signal (cep), soit en lecture par un signal (lmp) délivré par le réseau pile après décodage du champ de commande (crp) dudit réseau pile après décodage du champ de commande (crp) dudit réseau, de sorte que le compteur pile permette d'inscrire mot après mot les données du registre pile en mémoire pile dans un ordre d'adressage croissant et de relire lesdits mots dans l'ordre décroissant selon une structure de pile dernier entré premier sorti. 13/ Machine informatique selon l'une des revendications 1 à 12, caractérisée par le fait qu'elle comporte des moyens pour traiter hiérarchiquement les demandes de suspension en attente et les suspensions en cours et les adresser en mémoire (MC) de la machine horizontale, comprenant un module (MDS) de réception des demandes de suspension (ds0 à ds7) internes et externes à ladite machine et des commandes de validation globale ou partielle (vsO à vs7) et d'acquittement (aqs) desdites demandes, ledit module de réception étant associé à un circuit d'aiguillage d'adresse (AAD) relié en entrées d'une part au bus horizontal (BH) pour l'adressage de la mémoire (MC) de la machine horizontale en vue de générer les micro-instructions de ladite machine et, d'autre part aux sorties (ash) dudit module de réception (MDS) pour l'adressage en mémoire des demandes de suspension hiérarchisées, ledit module délivrant simultanément une commande (vas) sur l'aiguilleur d'adresse (AAD) et sur le circuit d'adressage séquentiel (ADH-AMS) pour respectivement forcer une adresse correspondant au niveau mis en exécution et sauvegarder l'adresse suspendue en rendant la liaison bus horizontal-registre d'adressage (BH F, AMS) transparente. 14/ Machine informatique selon la revendication 13, caractérisée par le fait qu'elle comporte un module de traitement hiérarchisé des demandes de suspension en attente et des suspensions en cours d'exécution comportant des premiers circuits d'enregistrement dans un premier cycle d'horloge des niveaux des demandes de suspension en attente d'exécution (NAE) et des seconds circuits d'enregistrement dans le cycle suivant du niveau de demande de suspension en voie d'exécution (NCE), les entrées des premiers circuits (NAE) recevant les demandes de suspension (dsO à ds7), les sorties desdits circuits attaquant les entrées impaires d'un encodeur prioritaire (ISH) via des circuits à portes (PV) dont les entrées sont validées partiellement ou globalement (vsO à vs7), les sorties dudit encodeur prioritaire étant reliées, d'une part, à l'aiguilleur d'adresses (AAD) et d'autre part, aux entrées d'un décodeur (DNE) dont les sorties sont reliées aux entrées des circuits d'enregistrements (NCE), les sorties de ces derniers étant reliées aux entrées paires de l'encodeur (ISH) et aux entrées de circuits (ENE) d'effacement des circuits (NCE) mémorisant le niveau en exécution, lesdites entrées étant validées par une commande d'acquittement (aqs) issue d'un circuit de décodage d'un champ partiel (sus) de la machine horizontale, de sorte qu'une demande de suspension en attente de niveau de priorité (nla) supérieur à celui (n2e) d'une suspension en cours d'exécution a priorité sur cette dernière dont l'adresse est sauvegardée en mémoire pile et ensuite restaurée après exécution du traitement de ladite demande en attente (nla) préalablement passée en exécution (nue). 15/ Machine informatique selon la revendication 3, caractérisée en ce que le dispositif d'aiguillage (CAV) de deux champs codés de commande des machines horizontale et verticale permettant le fonctionnement de la machine verticale en mode interne ou externe, l'un issu d'un registre de lecture (MCV) de la mémoire de la machine horizontale et l'autre d'un registre de travail (A) de la machine verticale, comporte un premier étage aiguilleur à deux circuits de transfert (CP10, CP11) de l'un ou l'autre desdits champs sur des sorties (CV04 à CV1S) communes audits circuits de transfert et un second étage de distribution du champ du registre de lecture soit, d'une part, sur une paire de décodeurs (DCO-DCD) de l'origine des données à transférer dans le bus vertical et de la destination des données chargées dans ledit bus, le décodeur órigine" validant le transfert des données de sorties d'un registre de travail dans le bus vertical (BV) et le décodeur "destination"validant le transfert des données du bus vertical (BV) sur les entrées d'un registre de travail, et d'autre part sur l'unité arithmétique et logique (UAL, DDR) au moyen de circuits de transfert (CP12 à CP15) de parties dudit champ sur lesdits organes, soit sur l'interface entrées-sorties (IES) au moyen d'un circuit de transfert (CP16) de la totalité dudit champ pour adresser les périphériques, lesdits circuits de transfert partiel étant validés sélectivement par un circuit d'analyse et de combinaisons (P012, I13) d'états logiques présents sur des sorties communes (CV0O, CV09) du premier étage aiguilleur, ledit circuit d'analyse validant l'interface entrées-sorties en émission ou en réception et validant en réception la partie de champ "origine" (bits O à 3) sur le décodeur de destination (DCD) pour indiquer le registre destinataire des données chargées dans le bus vertical (BV via l'interface (IES), de sorte que ledit dispositif d'aiguillage permet, dans chaque configuration d'aiguillage (MCV -- > CV) ou (A#CV), le fonctionnement de la machine verticale en mode interne ou externe. 16/ Machine informatique selon la revendication 3, caractérisée par le fait que les moyens de déroutement mis en oeuvre par alarme comprennent des circuits de détection (DAA) d'alarmes (I) de premier type en série avec des circuits d'enregistrement (RED), lesdits circuits étant reliés en sortie à des circuits de regroupement (R1-R3, R2-R3) générant un signal de déroutement (DERO) qui, d'une part, force une adresse de déroutement via le circuit d'aiguillage d'adresse (AAD) sur la mémoire (MC) de la machine horisontale et, d'autre part, active une bascule (MAA) mémorisant l'opération de déroutement en cours et interdisant tout autre déroutement tant que celui en cours n'est pas terminé, des alarmes de second type (II), prioritaires sur celles de premier type provoquant la remise à zéro desdits circuits de détection et d'enregistrement et forçant l'adresse de déroutement sur le bus horizontal (BH)