INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le circuit logique de génération de parité et de contrôle de parité 616 contrôle les données du registre de données d'entrée pour engendrer et mémoriser dans la zone de parité 632, 2 bits de parité pour chaque mot de données de 16 bits, ou 1 bit de parité pour chaque multiplet de données pendant une opération d'écriture de mot ou de multiplet en mémoire. Pendant une opération de lecture de mémoire, le générateur de parité et circuit logique de contrôle de parité contrôle également les données de sortie et la parité contenues dans les registres de données de sortie et de parité de sortie 612 et 614 pour chaque mot.
Pendant une opération d'écriture de mot, les deux bits de parité sont mémorisés dans la zone de parité. Cependant, dans le cas d'une opération d'écriture de multiplet, seul le bit de parité applicable pour le multiplet mémorisé en mémoire est mémorisé dans la zone de parité. L'emplacement voisin dans la zone de parité pour le bit de parité opposée n'est pas concerne.
Pendant une opération de lecture de mémoire, un mot de données provenant du registre de données d'entrée 606 et 2 bits de parité provenant du registre de parité de sortie 614 sont contrôles dans le circuit logique de contrôle de parité pour détecter une éventuelle erreur de parité.
S'il se produit une erreur de parité, une bascule d'erreur est mise à un dans un circuit logique d'erreur 626 pour envoyer un signal d'erreur de parité de mémoire à un niveau bas (MEMPER-) au bus de système, et pour faire fonctionner la diode à émission de lumière (LED) indicatrice d'erreur de paris8 618 sur la plaquette de mémoire principale.
Le circuit logique de commande de lecture/écriture 620 contrôle le bus de système-pour qu'un code de commande d'écritur-e/lecture, codé sur les lignes PWRTB0+ et Pz{RTBl+, soit décodé (voir figure 6) pour une commande de lecture (de mot), une commande d'écriture de multiplet O, une commande d 'écriture de multiplet 1 ou une commande d ' écriture de mot, et qu'il envoie la commande codée à la zone de mémoire RAM pour son exécution.Quand une commande de ra fraîchissement est reçue par la mémoire, la commande de lecture est automatiquement codée dans le circuit logique d'écriture/lecture 620 pour-rafrarchir la zone de mémoire.
Le circuit logique de rafraîchissement 622 sert à déclencher et commander les cycles de rafraîchissement nécessaires pour remettre les données à l'état initial dans la mémoire principale (RAM) toutes les 2 millisecondes. La remise à l'état initial des données de mémoire RAM à intervalles de temps réguliers est nécessaire en raison des caractéristiques dynamiques d'un dispositif MOS de mémoire RAM (par exemple, quand un dispositif MOS de mémoire RAM est utilisé comme mémoire dynamique, une détérioration de ses données mémorisées commence au bout d'un temps déterminé moins que celles-ci soient rechargées en mémoire avant l'expiration de ce temps). Ce circuit logique de rafraîchis- sement est défini pour déclencher un cycle de rafraîchisse- ment toutes les 15 microsecondes pour maintenir les données dans une configuration de mémoire principale donnée. Le cycle de rafraîchissement à 15 microsecondes est déterminé par la zone de mémoire RAM à pastille de 16 Kmots (c'est-a- dire, 2 millisecondes/128 lignes = 15 microsecondes.
Le circuit logique de rafraîchissement contrôle le bus de système pour la mise en oeuvre d'un cycle de rafrai chissement par une commande de rafraîchissement normale (PMFRSH- étant à ZERO binaire). - Cette commande doit être sur le bus de système 200 nanosecondes avant qu'une demande de mémoire (PMEMGO- à ZERO binaire) soit lancée pour alerter la mémoIre qu'une commande de rafraNchissement va arrives A la réception d'un signal de parcours de mémoire, le circuit logique de rafraîchissement accepte la commande, contrôle cette commande pour vérifier qu'il s'est écoulé 15 microsecondes depuis la dernière commande de rafraîchissement normale, et lance un cycle de lecture de mémoire pour rllettre en oeuvre la commande.
Le circuit logique invalide également tout transfert de données sur le bus de système pendant tout le cycle de rafraîchissement présent. S'il s'agit d'une commande normale, une ligne logique dans chaque pastille de mémoire RAM est alors rafraîchie (rechargée) avec ses données propres par l'intermédiaire du cycle de lecture présente A la fin de l'opération, un compteur d'adresse de ligne de xafraichis- serment progresse de un en attendant la commande de rafraî- chissement normale suivante. Si une seconde commande de rafraîchissement est reçue dans l'intervalle de 15 microsecondes, une opération de lecture est alors exécutée à un seul emplacement de mémoire spécifié par le registre d'adresse de mémoire, les données ne sont pas transférées sur le bus de système, et le compteur de ligne de rafraî- crissement n'est pas concerne Le circuit de sélection de pastille 624 (désigne également circuit logique d'adresse de début) permet 'l'addi- tion d'autres modules de mémoire principale dans une configuration de mémoire principale donnée.Il exécute cette fonction en déplaçant l'adresse de plaquette de mémoire principale dans la zone d'adresse d'une configuration de mémoire principale donnée. Il définit également une ligne physique O sur la plaquette de mémoire principale comme étant la première ligne de pastilles de mémoire RAM.Deux commutateurs sur l'assemblage de commutateurs d'adresse 638 forment une zone d'adresse binaire à 2 bits utilisée pour établir une des quatre adresses de début (0K, i6K, 32K ou 48K) Les quatre adresses de début présentent une position de ligne logique dans une configuration de mémoire principale Kdo'nn'eé(ligne logique 0 = 16 Kmots, liane 1 = 32 Kmots, ligne 2 = 48 Kmots et ligne 3 = 64 Kmots).
' Une description plus complète du circuit logique de sélection de pastille 624 est faite dans la demande de brevet des E.U.A. n0 921,292 faite par la Demanderesse le 3 juillet li78, intitulée "Rotatiny chip Selection Techni.csze and pparatus".
La mémoire principale du système a sa configuration déterminée en reliant de un à quatre modules de mémoire principale au bus de système B pour fournir un ensemble de mémoire principale de 16 à 64 Kmots. Chaque module de mémoire principale (ou plaquette) contient 16 K, 32 K ou 64 Kmots.
Chaque mot se compose de deux multiplets de 8 bits pour les données et de 2 bits de parité (1 bit de parité par multiplet de données).
L'ensemble de la mémoire principale doit être placé sur le bus de système B qui transmet certains signaux propres à la mémoire principale, ce qui n'est pas le cas sur le bus de système A. En outre, le processeur CPU doit connaître implicitement le bus de système sur lequel se trouve la mémoire principale de façon à ce que, lorsque des données doivent être lues en mémoire principale, le processeur CPU puisse commander les émetteurs-récepteurs de lignes de données des deux bus de système (c'est-à-dire, l'émetteurrécepteur pour le bus de système sur lequel les données arrivent doit être commande pour recevoir des données et 1'6metteur-récepteur de l'autre bus de système doit être commands pour transmettre les données).Par la commande des émetteurs-récepteurs des deux bus de système faite par le processeur CPU de cette manière, les données sur les bus de système A et B sont identiques et, pendant le cycle où les données arrivent de la mémoire principale, le processeur CPU n'a pas besoin de prendre en compte le bus de système sur lequel se trouve le contrôleur TOC qui fait une demande.On notera que, pendant le cycle où les données sont envoyées à la mémoire principale, le processeur CPU prend en compte le bEs de système sur lequel se trouve le contrôleur TOC de sorte que les émetteurs-récepteurs de bus de système peuvent être commandés pour recevoir des informations du bus de système sur lequel le contrôleur TOC se trouve et pour transmettre des informations à l'autre bus de système, ce qui permet d'assurer que les données Cou adresse) sur les deux bus de système sont identiques.
La mémoire principale NOS est rafraîchie toutes les 2 millisecondes par un circuit logique se trouvant sur la plaquette de mémoire principale mais chaque ligne de pastilles de mémoire RAM n'est rafraîchie qu'après réception d'un signal de rafraîchissement provenant du processeur CPU.
sa position initiale.
De façon particulièrement avantageuse la pièce peut être guidée dans un guide cylindrique et le bras radial traverse ledit guide à l'aide d'une fente dont les deux bords forment les
butées extrêmes pour le mouvement de rotation transversale.
L'invention va maintenant être décrite plus en détail à titre d'exemple non limitatif à l'aide du dessin annexé dans lequel: - la figure 1 représente une vue en coupe axiale d'un dispositif selon l'invention
- la figure 2 représente une vue en coupe axiale déca-
lée de 90 de la partie supérieure de ce dispositif - la figure 3 représente une vue de dessus de la partie de guidage de ce dispositif t la figure 4 représente une vue en coupe transversale 4-4 de la figure 1, et
- la figure 5 représente une vue du dessus d'une dispo-
sition des alvéoles dans la boite de Pétri
- la figure 6 représente une vue en coupe axiale agran-
die d'un outil emporte-pièce du dispositif.
Le dispositif représenté sur le dessin comporte un pla-
teau fixe 1 muni d'un orifice central 2, plateau sur lequel est fixée une pièce de guidage 3 munie d'une partie supérieure en
porte-à-faux 3a munie d'un passage coaxial à l'orifice 2 et re-
cevant la partie inférieure 4a d'une cuve 4 obturée à son extré-
mité supérieure par un couvercle 4b et munie d'un orifice d'as-
piration 4c. Au-dessous du prolongement 3a la pièce 3 présente une paroi interne cylindrique 3h qui est complétée par une paroi
On notera que les blocs 901 et 902 de la figure 29 sont relatifs aux memes micro-instructions que les blocs 901 et 902 de la figure 28.
Dans le bloc 943, la partie nicroprogrammée de processeur CPU détermine l'adresse de multiplet en utilisant la syllabe d'adresse d'adresse (AAS) (voir figure 27).
Si une indexation est spécifiée, la valeur d'index est alors exprimée en termes de multiplets par opposition à des mots. L'adresse de multiplet spécifiée par la syllabe AAS, spécifie le début d'emplacement de multiplet dans la mémoire principale du tampon d'E/S duquel/vers lequel le transfert de données en direction de/en provenance du contrôleur IOC doit avoir lieu (voir figure 30). Dans le bloc 944, la partie microprogrammée de processeur CPU détermine le numéro de canal et le code de fonction spé- cifiés par l'instruction TOLD en utilisant la syllabe CAS si c'est nécessaire (voir figure 27B). Dans le bloc 945, un contrôle est exécuté sur le code de fonction pour déterminer s'il s'agit de 09 (hexa). et si ce n'est pas le cas, une interruption 16 est exécutée par le bloc 949 qui indique une erreur de programme et l'exécution de l'instruction IOLD de programme est terminée. Si le bloc 945 détermine que le code de fonction est le code de fonction d'adresse de sortie (09 en hexadécimal), une entrée est faite dans le bloc 946.
Dans le bloc 946, la partie microprogrammée de processeur CPU utilise la syllabe d'adresse de portée (RAS) pour déterminer la portée (en nombre de multiplets) du transfert d'entrée-sortie et mémoriser la portée dans un emplacement de manoeuvre de mémoire SPM. Dans le bloc 947, le numéro de canal et le code de fonction sont envoyés Xu contrôleur IOC par les lignes d'adresse/données de bus de système (BUSXOO à BUSXl5) (voir figure 17, le format de commande d'entree-sortie). De plus, dans le bloc 947, le processeur CPU envoie la commande CPC.rD sur les lignes RDDT de bus de système pour indiquer à tous les contrôleurs IOC qu'un numéro de canal et un code de fonction sont présents sur le bus de système (voir figure 20).Après l'émission de la commande CPChD par le processeur CPU, la partie microprogrammée de processeur CPU commence l'exécution du traitement d'instruction d'entrée-sortie, dans le bloc 948 sur la figure 28, en tournant --ur une boucle jusqu'à ce que le contrôleur IOC adressé (par le numéro de canal) accepte ou rejette la commande CPCMD ou informe le processeur CPU qu'il peut essayer d'exécuter à nouveau l'instruction d'entrée-sortie de programme (c'est-à-dire, condition d'attente). Si le contrôleur IOC adressé accuse réception de la commande CPCMD, une sortie est faite du bloc 948 au bloc 951.
Quand la partie microprogrammde de processeur CPU détecte une condition de traît;nent, (c'est-à-dire un contrôleur IOC qui Omet une réponse) a remis la ligne PROCED de bus de système à un niveau bas et laissé la ligne PBUSY à un niveau haut, une entrée est faite dans le bloc 951.
Dans le bloc 951, la partie microprogrammée de processeur CPU met un UN binaire dans le registre d'indicateur (a) d'entrée sortie et mémorise également l'état de la ligne PBYTEX de bus de système dans la bascule PDMCIO. Si la ligne PBYTEX de bus de système est à un niveau haut, elle indique que le contrôleur IOC qui fait une réponse est un contrôleur de DMC et si elle est à un niveau bas, elle indique que le contrôleur IOC qui fait une réponse est un contrôleur de DMA (voir figure 20). La partie microprogrammée de processeur CPU envoie ensuite au contrôleur IOC qui fait une réponse, une commande ASCMD sur les lignes RDDT de bus de système qui établit la liaison processeur CPU-contrôleur IOC.
Dans le bloc 953, le code de fonction est contrôlé. Si le code de fonction est 09 (hexa.) qui indique un code de fonction d'adresse de sortie, une entrée est faite dans le bloc 954. Dans le bloc 954, le code de fonction est augmenté de quatre, ce qui fait passer le code de fonction d'adresse de sortie de 09 (hexa.) à un code de fonction de gamme de sortie de OD (hexa.). En faisant passer le code de fonction de 09 à OD, quand la partie microprogrammée est à nouveau en cours de déroulement pour le code de fonction de portée de sortie de l'instruction IOLD après qu'une entrée est faite dans le bloc 947, le bloc 953 prend le chemin suivi par la gamme de sortie pour mener au bloc 964.
Après augmentation du code de fonction, une entrée est faite dans le bloc 955 et la bascule PDMCIO est contrôlés pour déterminer le type de contrôleur IOC qui a répondu à la commande CPCMD. Si le contrôleur IOC qui fait une réponse est un contrôleur de DMC, une entrée est faite dans le bloc 956 et l'adresse de multiplet de début de tampon d'EjS déterminée par la syllabe AAS est mémorisée dans l'entrée de table de programme canal associée au numéro de canal spécifié dans la mémoire interprète (voir figure 30). De plus, dans le bloc 956, l'adresse de multiplet de début du tampond'E/S est placée sur les lignes d'adresse/ données de bus de système (BUSXOO à BUSX15) avec la ligne de bus de système PBYTEX indiquant s'il s'agit du multiplet zéro ou du multiplet un.De plus, le bloc 956 envoie la commande EOFLK au contrôleur IOC pour indiquer que les données pour le contrôleur IOC sont sur le bus de système.
Bien que l'adresse de multiplet de début du tampon est transmise sur le bus de système pour des contrôleurs IOC de DMC et de D$a, les contrôleurs IOC de DMC ignorent l'adresse de multiplet de début. L'émission de la commande EOFLK dans le bloc 956 au contrôleur IOC supprime la liaison processeur CPU-contrôleur TOC établie par la commande ASCMD émise dans le bloc 952. Dans le bloc 957, la partie microprogrammée de processeur CPU deten ine la limite supérieure du tampon d'E/S en prenant l'adresse de multiplet de début de tampon d'E/S et en ajOutant 1 portée (en multiplets) du tampon d'E/S.
Dans le bloc 958, la partie microprogrammée d processeur CPU détermine si le dernier multiplet du tampon d'E/S existe dans la mémoire principale pihysiquemrnt présente dans le système en exécutant une opération de rafraichissement de mémoire pour adresser le dernier mot (contenant le dernier multiplet) du tampon. Si les circuits logiques de processeur CPU détectent une tentative d'adresse sage d'un emplacement de mémoire non existant, une interruption de matériel s'ensuit et une entrée est faite dans le bloc 970 ainsi qu'un branchement à une interruption 15 (bloc 961) qui termine l'exécution de l'instruction de programme IOLD. Si le dernier multiplet du tampon d'E/S est contenu dans un emplacement de mémoire principale physiquement présent dans le système, une entrée est faite dans le bloc 959 et un autre contrôle est fait pour voir si le tampon d'E/S a fait une permutation circulaire de l'extrémité supérieure de la mémoire de 64 Kmots dans les emplacements d'adresses inférieures de mémoire. S'il y a eu permutation circulaire, une entrée est faite dans le bloc 961 et une interruption 15 (de ressource non disponible) est exécutée et l'exécution de l'instruction IOLD est terminée. Si le tampon d'E/S n'a pas fait de permutation circulaire, une sortie est faite du bloc 959 au bloc 960 qui relance l'exécution de la partie microprogrammée d'instruction TOLD et extrait la portée.Le bloc 960 mène au bloc 950 qui permet une entrée dans le bloc 947 où commence à ce moment le traitement du code de fonction de portée de sortie (OD en hexadécimal), En retournant au bloc 955, si le type de contrôleur IOC est celui d'un contrôleur de DNS, une entre est faite dans le bloc 962. Dans le bloc 962, l'adresse de multiplet de ébut du tampon d'E/S est envoyée au contrôleur IOC de DMA sur les lignes d1adresse/données de bus de système (BUSXOO à BUSXl5) (voir figure 17), le format d'adresse de mémoire) avec la ligne de bus de système PBYTEX qui indique le multiplet zéro ou le multiplet un.Le bloc 962 envoie également la commande EOFLK au contrôleur IOC sur les lignes RDDT de bus de système par laquelle le contrôleur IOC est informe que l'adres-se se trouve sur le bus de système et par laquelle la liaison processeur CPU-contrôleur TOC établie dans le bloc 952 est supprimée. La partie microprogrammée de processeur CPU sort ensuite jusqu'au bloc 963 pour sortir la portée et par l'intermédiaire du bloc 950 entre dans le bloc 947.
Quand une entrée est faite dans le bloc 947, la seconde fois, pour sortir la portée en direction du contrôleur IOC, le numéro de canal et le code de fonction sont à nouveau envoyés au contrôleur IOC en même temps que la commande CPCMD. Quand le contrôleur IOC adressé fait une réponse de traitement, une entrée est faite dans le bloc 951, puis dans le bloc 952 qui rétablit la liaison processeur CPU-contrôleur IOC pour la seconde fois. Uneentrée est ensuite faite dans le bloc 953 et le code de fonction est contrôlé, au moment où le code de fonction de portée de sortie (OD en hexadécimal) entraîne une entrée dans le bloc 964. Dans le bloc 964, la bascule PDMCTO est contrôlée pour déterminer le type de contrôleur IOC et, si un contrôleur IOC de DIIC a fait une réponse, une entrée est faite dans le bloc 965.Dans le bloc 965, la partie microprogrammée de processeur CPU extrait la portée de l'emplacement de manoeuvre de memoire SPM et mémorise la portée dans le second mot de l'entrée de table de programme canal associée au numéro de canal (voir figure 30). Après le bloc 965, si un contrôleur IOC de DMC a fait une réponse ou si un contrôleur TOC de DMA a fait une réponse, une entrée est faite dans le bloc 966 et un contrôle est fait pour déterminer. si la portée spécifiée dans l'instruction IOLD est égale à zéro. Si la portée est égale à zéro, une entrée est faite dans le bloc 967 et le processeur CPU envoie une commande-EOFRG au contrôleur IOC par les lignes RDDT de bus de système.
Certains contrôleurs IOC mémorisent cette condition de fin-de-portée dans leurs registres d'indicateur d'état et d'autres contrôleurs IOC ignorent cette condition. Dans le bloc 968, le processeur CPU envoie la portée, en nombre de multiplets, au contrôleur IOC sur les lignes a'aidresse/données de bus de système (voir Figure 17, le format de mot de données} et envoie également la commande EOFLK sur les lignes RDDT de bus de système.
Les contrôleurs IOC de DMA et certains contrôleurs IOC de DMC mémorisent la portée dans leurs circuits et d'autres contrôleurs IOC de DMC ignorent la portée. La commande EOFLK dans le bloc 968 supprime la liaison processeur CPU-contrleur IOC établie dans le bloc 952 et libère le bus de système pour une autre utilisation.
La suppression de la liaison processeur CPU-contrôleur IOC termine le traitement de l'instruction de programme IOLD et une sortie est faite pour la partie microprogrammée de processeur CPU qui extrait l'instruction de programme suivante dans le bloc 969.
Avant de terminer l'explication concernant l'instruction de programme IOLD, on notera que du point de vue logiciel, les résultats d'exécution de l'instruc- tion IOLD sont les même si le contrôleur IOC est un contrôleur de DS ou s'il est un contrôleur de DMC. Les différences entre les controleurs de DSNN et de DMC sont masquées pour le logiciel par la partie microprogrammée de processeur CPU. Comme dans le cas de l'instruction TO de programme, le programmeur n'a pas besoin d'avoir connaissance du fait que le dispositif pour lequel il est en train d'écrire un programme d'entrée-sortie est connecté à un contrôleur TOC de DA ou à un contrôleur TOC de DMC.
Bien que le programmeur de logiciel n'a pas besoin de connaître le type de contrôleur IOC, il y a une différence dans la manière selon laquelle le système répond à une instruction IOLD qui spécifie une sortie de limite de tampon d'E/S selon que. le dispositif est connecté à un contrôleur IOC de DMA ou à un contrôleur IOC de DMC.
Le réseau d'échange d'informations RSE est associé à la fois à la machine horizontale et à la machine verticale. Il comporte, outre les réseaux R: et RSV indiqués précédemment, un réseau de transfert d'informations dit "réseau Pile" RSP car donnant accès à un registre Pile RGP. Le réseau pile assure le brassage, le masquage et le cadrage de champs de bits issus du registre S et du bus BV de la machine verticale ainsi que de registres MCA, AMS de la machine horizontale. Le registre pile a ses sorties reliées aux bus BH et BV et à une mémoire pile MP adressée par un compteur pile CP.
La mémoire pile a pour rôle de sauvegarder des informations en provenance d'organes de la machine horizontale (AMS) ou de la machine verticale (registres de travail). Ladite mémoire comporte en sortie des liaisons renvoyant à l'entrée du réseau pile pour la restitution, via le registre pile et les bus BH et BV, des informations sauvegardées.
La machine informatique MIP comporte également une horloge (non représentée) qui délivre une impulsion de 40 nanosecondes à chaque période de 240 nanosecondes, chaque période étant encore appelée temps machine ou cycle d'une micro-instruction. Au cours de chaque cycle a lieu un ou plusieurs microtraitements simultanés et un calcul de l'adresse de la prochaine microinstruction avec extraction de son contenu.
Les machines horizontale et verticale (moins les mémoires MUR et MC) et le réseau d'échange constituent l'unité centrale de la machine MIP qui comporte en outre - un périphérique local - trois interfaces entrées-sorties IES entre le bus BV et liaisons LBV d'échanges d'informations avec l'extérieur - un interface avec un panneau de maintenance.
Par ailleurs un ensemble complexe de circuits de commandes assure à la machine et aux unités externes les microcommandes relatives aux traitement demandés par les micro-instructions.
Le périphérique local se compose - d'un module d'interruptions à 12 niveaux MDI - d'une horloge temps réel - d'un module de déroutement à 8 niveaux MDD - d'un chien de garde opérationnel Le module d'interruptions MDI traite 12 niveaux d'interruptions qu'il regroupe en un niveau de suspension : la suspension 6. Il fonctionne de telle sorte que si un ou plusieurs niveaux devient demandeur d'une interruption, celà suffise à produire la suspension 6. La machine peut savoir quel niveau est appelant par lecture d'un mot d'état regroupant les 12 niveaux. Chaque niveau est positionnable soit par un périphérique, soit par microprogramme. Chaque niveau est effaçable, masquable ou démasquable par microprogramme. De plus l'ensemble du module d'interruptions est masquable.