INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le bus interne 260 est constitué de 16 lignes de transmission des signaux PBUSO0+ à PBUS15s, qui sont utili sées pour le transfert des adresses et des données dans tout le processeur CPU. Les signaux de sortie à trois états de ltemetteur-rEcepteur de données A, 288-1, de ltemetteur- récepteur de données B, 284-1, et du microprocesseur 232 sont combinés selon la fonction logique OU dans un circuit approprié au point 509. Les émetteurs-récepteurs de données A et B, 288-1 et 284-1, se composent chacun de deux émet- teurs-récepteurs de bus de 8 bits du type SN74LS245 fabriqué par Texas Instruments.Selon l'état du signal d'entrée de direction (DIR), les émetteurs-récepteurs de données A et B, 288-1 et 284-1, reçoivent chacun des données provenant du bus de système A et du bus de système B et les placent sur ie.bus- interne 260 ou les prennent du bus interne 26Q et les transmettent au bus de système A et au bus de système B.
Si le signal à l'entrée DIR de l'emetteur-rdeepteur A ou de l!emetteur-récepteur B est à ZERO binaire, les signaux aux entrées D sont placés sur les sorties Q (c'est-a-dire, les données sont reçues du bus de système). Si le signal à l'entrée DIR est à UN binaire, les signaux aux entrée Q sont transmis aux sorties D (c'est-à-dire, les données sur le bus interne sont transmises au bus de système).
On va maintenant décrire le circuit logique d'émetteur-rEcepteur de données.
Comme on l'a expliqué plus haut, la transmission ou la réception de données par l'émetteur-récepteur de données A et par l'émetteur-recepteur de données B est commandée séparément par la partie microprogrammée de processeur CPU. Quand une mémoire principale sur le bus de système fournit des données au processeur CPU ou à un contrôleur TOC qui peut être situé sur l'un des bus de système A et B, l'émetteur-récepteur de données B est établi pour recevoir les données provenant du bus de système par l'intermédiaire des signaux BUSB00+ à BUSB15+ et les transmet au bus interne et l'émetteur-récepteur de données A est commandé pour prendre les informations sur le bus interne et les placer sur le bus de système A par l'intermédiaire des signaux BUSA00+ à BUSA15+. Quand les données sont envoyées par le processeur CPU à la mémoire principale sur le bus de système B ou à un contrôleur TOC sur l'un des bus de système A et B, les deux émetteurs récepteurs de données A et B sont commandes pour prendre les informations et les transmettre au bus de système A et au bus de système B.Si un contrôleur TOC sur le bus A ou le bus B envoie des informations au processeur CPU ou à la mémoire principale, la partie microprogrammée de processeur CPU commande les émetteurs-récepteurs de données A et B de sorte que l'émetteur-récepteur de données associe au bus de système sur lequel le contrôleur TOC qui envoie des données est place, reçoive les informations du bus de système et les place sur le bus- interne et que l'autre émetteur-récepteur de données prenne les informations sur le bus interne et les place sur son bus de système associé.
En commandant les émetteurs-récepteurs de données A et B r 288-1 et 284-1, de cette manière, les données apparaissant sur les 16 lignes d'adresse/donnees sur les bus de système, sont toujours les mêmes.
Si l'on considère maintenant l'émetteur-recepteur de données A, 288-1, le signal d'entrée de direction (DIR), PBSFAP-, est le signal de sortie de porte NI 512. Un signal d'entrée de la porte NI 512, PBSFKP-, est à ZERO binaire quand les bits 24 à 27 du mot de micro-instruction sont à 0101 binaire voir figure 37F3 qui est décodé par un décodeur non repré- senté), le signal PTIME0+ étant à une entrée de - validation inversée.L'autre entrée de la porte NI 512, PENBSA-OO, provient d'un décodeur de commande d'entrée-sortie 1, 244-3, quand les bits 24 à 26 sont égaux à 100 binaire (voir Figure 37C) par l'intermédiaire d'une porte NO 510.
Un signal d'entrée de la porte NI 510, PBSFMD-, provient d'une des sorties du registre de demande d'interruption tSO-1 (voir Figure 42) qui est chargé avec le signal PMRCYCde sortie d'une porte NON-ET 531. L'autre signal d'entrée de la porte NI 510, PENBSB-OO provient également du décodeur de commande d'entrée-sortie 17 244-3, par l'intermédiaire d'une porte NON-ET 534, quand les bits 24 à 2.6 égalent 110 binaire (voir Figure 37C) Les données sur le bus interne 260 peuvent être chargées dans le registre de numéro de canal 296 et, de ce registre, dans le multiplexeur d'adresse de mémoire interne prête 294 dont la sortie est utilisée pour adresser la 'mémoire interprète SPM 236. Alternativement, les données sur le bus interne 260 peuvent être chargées dans le multi plexeur de remplacement de multiplet 262,les signaux de sortie de celui-ci pouvant être écrits dans la mémoire interprète 236. De-plus, les données sur le bus interne 260 peuvent être chargées dans le multiplexeur de sélection de données 269, les signaux de sortie de celui-ci pouvant êtrechargés dans le registre F 274, dans le registre I 270, dans le registre Ml 272 et dans le microprocesseur 232.
Les moyens de test 7 comportent enfin un circuit de comparaison des signaux d'identité pair et impair relatifs au premier et au troisième octet avec les signaux d'identité pair et impair relatifs au deuxième et au quatrième octet.
Ce circuit de comparaison comprend une porte "ET" 53 à quatre entrées dont une est reliée à la sortie de la mémoire 49, qui fournit le signal d'identité impair relatif au deuxième et au quatrième octet, une autre est reliée à la sortie de la porte "ET" 47, qui fournit le signal d'identité impair relatif au premier et au troisieme octet, par l'intermédiaire d'un inverseur 54, une autre est reliée à la sortie de la porte "ET" 44, qui fournit le signal d'identité pair relatif au premier et au troisième octet, une autre est reliée à la sortie de la mémoire 48, qui fournit le signal d'identité impair relatif au deuxième et quatrième octet, par l'intermédiaire d'un inverseur 55.Le signal rsp de sortie de la porte "ET" 53 a un niveau logique haut à condition, d'une part, que le premier et le troisième octet soient identiques à l'octet de synchronisation pair, d'autre part, que le deuxième et le quatrième octet soient identiques à l'octet de synchronition impair.
Le circuit de comparaison comprend également une porte "ET" 56 à quatre entrées dont une est reliée à la sortie de la mémoire 49 par l'intermédiaire d'un inverseur 57, une autre est reliée à la sortie de la porte "ET" 47, une autre est reliée à la sortie de la porte "ET" 44 par l'intermédiaire d'un inverseur 58, une autre est reliée à la sortie de la mémoire 48. Le signal de sortie rsi de la porte "ET" 56 a un niveau logique haut à condition, d'une part, que le premier et le troisième octet soient identiques à l'octet de synchronisation impair, d'autre part, que le deuxième et le quatrième octet soient identiques à l'octet de synchronisation pair.
Le circuit de comparaison comporte enfin une porte "ET" 59 à deux entrées dont l'une reçoit le signal rsp et l'autre le signal PS, une porte "ET" 60 à deux entrées dont l'une reçoit le signal rsi et l'autre le signal PS et une porte "OU" 61. Les portes "ET" 59 et 60 permettent de prendre en compte les signaux rsp et rsi uniquement lorsqu'il y a eu une perte de synchronisation, c'est-à-dire ici lorsque le signal PS est à un niveau logique haut, de manière à agir sur le circuit d'adressage de la mémoire de trame uniquement dans ce cas.La porte "ET" 59 fournit un signal RSP de récupération de synchronisation pair et la porte 'gT" 60 un signal RSI de récupération de synchronisation impair La porte "OU" 61 est une porte "OU" à deux entrées dont l'une reçoit le signal RSP, l'autre le signal RSI et qui fournit le signal RS de récupération de synchronisation.
Si l'on considère maintenant les trois exemples de réalisation décrits précédemment en relation avec les figures 2, 3 et 4, on voit que le temps de recherche de synchronisation est réduit dans tous les cas puisque les moyens de test examinent toujours pzur d'un octet à la fois. Dans l'exemple décrit à la figure 1, le temps de recherche maximal est égal à la durée d'une trame.
Dans les exemples décrits aux figures 3 et 4, le temps de recherche maximal est égal à la durée de deux trames.
Si l'on se réfère ma'tenant à la figure 5, on voit que le circuit de supervision de synchronisation est constitué par un compteur 65 à quatre éléments binaires. Pour pouvoir vérifier les premières conditions précitées, il suffit d'observer les sorties Q1 et Q2 de poids les plus faibles de ce compteur. En effet, selon ces premières conditions, la synchronisation est perdue lorsque trois intervalles de temps de rang O appartenant à trois trames paires consécutives n'ont pas été reconnus conformes à l'intervalle de temps de synchronisation pair. Pour cela, le signal de perte de synchronisation PS est obtenu à la sortie d'un circuit de décodage de la valeur "trois", constitué par une porte "ET" 66 ayant une entrée reliée à la sortie Q1 et une entrée reliée à la sortie Q2.Les entrées de chargement du compteur 65 sont mises à la valeur binaire "zéro". Le compteur 65 est activé, comme le circuit de recherche de synchronisation, par le signal d'horloge distante HD.
L'entrée EN de commande de comptage du compteur 65 est reliée à la sortie d'un circuit de commande de comptage constitué par un décodeur d'adresse 67, par une porte "ET" 68 et par deux inverseurs 69 et 70. Le décodeur d'adresse 67 décode la valeur de l'adresse d'écriture AE de la mémoire de trame correspondant à l'adresse de l'intervalle de temps de synchronisation pair dans la mémoire de trame 9. Le signal de sortie du décodeur 67 est appliqué à une entrée de la porte "ET" 68, qui reçoit sur une autre entrée le signal de perte de synchronisation PS inversé au moyen de l'inverseur 69 et sur une autre entrée le signal R1 visible sur les figures 2 et 3) inversé au moyen de l'inverseur 70.Ainsi le compteur 65 n'est autorisé à compter qu'à condition que le premier octet (qui est inscrit au même moment à l'adresse précitée dans la mémoire de trame) soit différent de l'intervalle de temps de synchronisation pair, alors que la synchronisation n'est pas encore perdue.
L'entrée LD de commande de chargement du compteur 65 est reliée à la sortie d'un circuit de commande de chargement constitué par une porte "OU" 71, par deux portes "ET" 72 et 73 et par un inverseur 74. La porte "ET" 72 est une porte "ET" à deux entrées dont l'une reçoit le signal de perte de synchronisation PS, et l'autre le signal de récupération de synchronisation RS.
La porte "ET" 73 est une porte "ET" à deux entrées dont l'une reçoit le signal R1, et l'autre le signal PS inversé au moyen de l'inverseur 74.
La porte "OU" 71 est une porte "OU" à deux entrées dont l'une est reliée à la sortie de la porte 'gT" 72, et l'autre à la sortie de la porte "ET" 73, @t et qui fournit le signal applique à l'entrée de commande de char- gemment du compteur 65.
Ainsi le compteur 65 est chargé par la valeur "zéro" appliquée à ses entrées de chargement dans deux cas. Un premier cas correspondant au cas ou la synchronisation vient d'être retrouvée, c'est-à-dire où le signal RS est actif alors que le signal PS est encore actif. Un deuxième cas correspond au cas cû le signal R1 est actif (c'est-à-dire ou le premier octet est identique à l'intervalle de temps de synchronisation pair) alors que la synchronisation n'est pas encore perdue.
La description a été faite dans le cas d'une seule jonction entrante.
Mais il est bien évident qu'un tel dispositif de resynchronisation pourrait être utilisé en temps partagé pour plusieurs jonctions entrantes.
D'autre part, il faut remarquer que la mémoire de 512 mots de un élément binaire qui fournit le troisième octet peut être avantageusement confondue avec la mémoire de trame, à condition d'être adressée comme la mémoire de trame.
Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec des exemples particuliers de réalisation, on comprendra clairement que ladite description est faite uniquement à titre d'exemple et ne limite pas la portée de l'inventions
Au point de vue brunissement, le résultat avec le myristate est équivalent à celui du stabilisant stannique seul, de l'exemple 3, au taux de 0,35%.
EXEMPLES 7 à 9 Ces exemples rendent compte des effets favorables des adjuvants, suivant l'invention, sur la viscosité du chlorure de polyvinyle. Les déterminations relatées sont effectuées au moyen de l'appareil Brabender connu, qui est un rhéomètre à couple de rotation. Cet appareil enregistre 11 évolution du couple de mala xage de la résine à une température donnée, en fonction du temps (il est décrit, par exemple, dans Plastiques Modernes et Elastomères, Mars 1975).
Les mesures portent sur la résine de chlorure de polyvinyle connue sous la dénomination commerciale S 111 de constante de viscosité K = 67. La résine est additionnée de certains agents dans les proportions suivantes : Chlorure de polyvinyle 100 parties en poids CaCO3 3 'I TiO2 1 Cire "E" 0,8 " Système stabilisant en les proportions indiquées dans les exemples.
On opère à 200 C avec une vitesse de rotation du rotor du malaxeur Se 60 t/mn.
Les courbes représentant le couple en m.kg en fonction du temps en minutes, à partir de la troisième minute, sont données sur les dessins annexés.
La fig. 1 est un diagramme Brabender d'un mélange de stabilisants stanniques connus.
Fig. 2 est un diagramme similaire, obtenu avec les stabilisants de la fig. 1 additionnés d'un adjuvant suivant l'invention.
Fig. 3 est un diagramme Brabender obtenu avec un autre stabilisant classique seul et additionné d'un adjuvant suivant lt invention.
Fig. 4/rapporte à un troisième stabilisant de type connu.
EXEMPLE 7 Le stabilisant de type connu est un mélange d'anhydride de l'acide butyl-thio-stannotque avec du bis(iso-décyl-mercapto acétate) de di-n.butyl-étain.
Sur le diagramme de la fig.1, on a tracé la courbe 1 Brabender du chlorure de polyvinyle avec 1,8% de mélange stabilisant sus-indiqué, tandis que la courbe 2 correspond à 0,9% du meme stabilisant.
Sur la figure 2, les trois courbes correspondent à du chlorure de polyvinyle renfermant les pourcents suivants de ce même stabilisant classique avec, en plus, du stéarate de mercapto-éthyle.
Stabilisant Stéarate Courbe 3 0,9 1 n 4 out9 2 n 5 0,45 2 On peut voir que courbes de mélange contenant du stéarate, ctest-à-dire les courbes 3 à 5, présentent un palier systématiquement plus bas - de 15% environ - que les courbes 1 et 2 correspondant au stabilisant classique seul. Cela signifie que la puissance nécessaire au travail de la résine est plus faible, lorsque celleci contient un ester suivant l'invention ; l'avantage en est évident, la cadence de production peut être augmentée.
Un autre résultat est qu'à teneur en étain égale, les systèmes contenant du stéarate (courbes 3 et 4) sont bien meilleurs en ce qui concerne la forme et la longueur du plateau des courbes enregistrées. Ainsi, la courbe 4 présente un palier aussi long que la courbe 1, ce qui veut dire que le système contenant 0,9% de stabilisant stannique et 2% de stéarate (courbe 4) est aussi bon que celui qui contient 1,8% du même stabilisant stannique seul (courbe 1) ; il y a donc, du fait de l'adjonction de stéarate, une économie de 50% sur la quantité d'étain utilisée.
De même, la courbe 5 est bien meilleure que la courbe 2, ce qui veut dire que 0,45%de stabilisant stannique avec 2% de stéarate donne des résultats meilleurs que 0,9% de stabilisant stannique seul.
On peut constater d'autre part que les courbes 3 et 5 sont équivalentes, ce qui veut dire que 0,9% de stabilisant avec 1% de stéarate (courbe 3) peuvent êtrekemplacés par 0,45% de stabilisant stannique plus 2% de stéarate (courbe 5) ; donc au prix d'une augmentation de la teneur en stéarate, on peut encore économiser de l'étain.
La relation entre le programme de logiciel exécuté par le processeur CPU et la partie microprogrammee de processeur CPU est visible sur la figure 34 qui représente l'interaction des interruptions de logiciel, des interruptions internes de microprogramme et des interruptions de matériel.
On va maintenant se référer à la figure 34 pour considérer un programme de logiciel. Le programme de logiciel en cours d'exécution (5W) dans le processeur CPU est représenté par le bloc 380. Dans l'exemple de réalisé sation préféré, pendant l'exécution du programme de logiciel en cours 380, celui-ci se trouve dans la mémoire principale où une isntruction est lue à la fois en mémoire principale et traitée par le processeur CPU sous commande microprogramme.Sur la figure 34, trois instructions de programme sont représentées en détail, la précédente instruction de programme 3815, 1'instruction de programme présente 382S et l'instruction de programme suivante 383S. Les modificateurs: précédent, présent, suivant, interviennent en fonction du temps par rapport aux instructions de programme et ne nécessitent pas obligatoirement une description en fonction de la position spatiale des instructions de programme.C'est ainsi qu'en pratique, 1'instruction de programme précédente peut être située à 1'emplacement 1000 de la mémoire principale et, s'il s'agit d'une instruction de branchement, elle peut faire un branciement à ltinstruc tion de programme présente située à 1 |emplacement 2000 avec l'instruction de programme suivante située à l'emplacement 2001. Les modificateurs : précédent, présent, suivant, décrivent donc l'ordre selon lequel les instructions sont exécutées et pas nécessairement leurs emplacements respectifs dans la mémoire principale.
On va maintenant considérer les microprogrammes de la partie microprogrammée.
Si l'on se réfère à nouveau à la Figure 34, on voit que la partie microprogrammée d'instruction de programme précédente est dans le bloc 381F, la partie microprogrammée d'instruction de programme présente est dans le bloc 382F et la partie microprogrammée d'instruction de programme suivante est dans le bloc 383F qui représentent la séquence de micro-instructions de microprogrammes de processeur CPU qui sont exécutées pour traiter l'instruction de programme précédente 381S, l'instruction de programme présente 3828 et l'instruction de programme suivante 3835, respectivement. On notera que la partie microprogrammée représentée par les blocs 381F à 383F représente la séquence.
de micro-instructions de microprogrammes de processeur CPU qui sont exécutées et pas nécessairement les micro-instructions de microprogrammes elles-mêmes qui sont individuel le- ment mémorisées dans la mémoire ROS de microprogrammes (238 sur la Figure 9). On notera que les micro-instructions de microprogrammes exécutées dans le bloc 382F peuvent être les mêmes que les micro-instructions de microprogrammes exécutées dans le bloc 381F Si 1 ' instruction de programme présente 3825 est la même que l'instruction de programme précédente 381S.En particulier, on notera que le bloc de microprogramme d'extraction 384 contenu dans le bloc 382F de microprogrammes d'instruction de programme présente est également exécuté dans le bloc 381F de microprogrammes d'instruction de programme précédente et dans le bloc 383F de microprogrammes d'instruction de programme suivante comme l'est le bloc 385 de décision d'interruption de logiciel, ces deux blocs étant indépendants de l'instruction de programme particulière qui est en cours d'exécution.Comme pour la relation de temps existant entre les instructions de programme, en termes de précédente, de présente et de suivante, si l'on considère les parties microprogrammêes d'instructions de programme, on établît une relation de celles-ci par rapport au temps de leur exécution et non une relation spatiale des micro-instructions elles-mêmes telles qu'elles sont mémorisées dans la mémoire ROS.On voit donc sur la Figure 34 que, lorsque la partie microprogrammée d'instruction de programme précédente du bloc 381F termine le traitement de l'instruction de programme précédente 3815, une entrée est faite dans la partie microprogrammée d'ins- truction de programme présente 382F et à la fin de son traitement, une entrée est faite dans la partie microprogrammée d'instruction de programme suivante 383F.
Si l'on considère maintenant le bloc 382F de partie microprogrammée d'instructions de programme présentes, on peut voir que l'exécution de l'instruction de programme présente 382S peut être stoppée par l'apparition d'une interruption de logiciel, une interruption de matériel ou par une interruption interne. Comme on le verra plus loin, l'apparition d'une interruption de logiciel provoque-tou- jours une suspension du traitement de l'instruction de programme présente et peut, selon le niveau de priorité d'interruption de logiciel, provoquer l'exécution de la procédure de traitement d'interruption de logiciel avant de recommencer l'exécution de l'instruction de programme présente. L'apparition d'une interruption de matériel provoque la suspension de l'exécution de l'instruction de programme présente pendant laquelle la partie microprogrammée de processeur CPU traite l'interruption de matériel et, à la fin de ce traitement, retourne au traitement de l'instruction de programme présente au point de l'interruption de matériel. L'apparition d'une interruption interne provoque l'abandon de l'exécution de llinstruction de programme présente et le traitement de l'interruption interne par une procédure de traitement d'interruption interne qui est un groupe d'instructions de programme réservées au traitement de cette interruption interne.A la fin d'exécution de la procédure de logiciel de traitement d'interruption interne, l'instruction de programme suivante, qui suit l'instruction de programme interrompue, peut être traitée ou une autre exécution de programme de logiciel peut être lancée, comme on le verra plus loin.
On va maintenant prendre en considération les interruptions de logiciel.
Pour cela, on va décrire en détail le bloc 382F de partie microprogrammée d'instruction de programme présente.
Le traitement de l'instruction de programme présente par la partie microprogrammée de processeur CPU commence par l'extraction de l'instruction de programme présente de la mémoire principale par le processeur CPU sous commande microprogrammée dans le bloc 384. A la fin de l'extraction du premier mot de l'instruction de programme présente, un branchement microprogramme est fait pour contrôler s'il y a une interruption de logiciel en attente, dans le bloc 385.
Pour résumer, on se rend compte que la partie microprogrammée de processeur CPU qui exécute une instruction de programme, contrôle en même temps Si une interruption de logiciel est en attente pour effectuer un branchement au microprogramme d'interruption de logiciel particulier qui est réservé au traitement d'une interruption de logiciel particulière, que la partie microprogrammée d'interruption de logiciel contrôle la Priorité de l'interruption de logiciel par rapport à la priorité du programme de logiciel en cours, et que si la priorité est inférieure ou égale à celle du programme de logiciel en cours, le- programme de logiciel en cours n'est pas interrompu et le traitement de l'instruction de logiciel présente est recommencé par la partie microprogrammée de processeur CPU.D'autre part, si l'interruption de logiciel est de priorité supérieure à celle du programme de logiciel en cours d'exécution, l'interruption de logiciel est prise en charge en conservant l'état du programme de logiciel en cours dans la zone de conservation d'interruption et en commençant l'exécution de la procédure de traitement d'interruption de logiciel qui est elle-même un groupe d'instructions de programme. La procédure de traitement d'interruption de logiciel se termine ensuite par une instruction de programme de niveau qui provoque tout de suite ou ultérieurement le redérouîement du programme de logiciel présent interrompu par l'exécution de l'instruction de programme présente qui est établie à nouveau par l'extraction de l'instruction de programme présente de mémoire principale.
On va maintenant considérer les interruptíons de matériel.