REVENDICATIONS 1. Dispositif de resynchronisation de données numériques reçues sur une jonction entrante, organisées en trames de n éléments binaires qui comportent alternativement un intervalle de temps de synchronisation pair et un intervalle de temps de synchronisation impair, de rang fixe, dispositif comportant un circuit de supervision de synchronisation apte à fournir un signal de perte de synchronisation lorsque des premières conditions sont réalisées et un circuit de recherche de synchronisation apte à fournir un signal de récupération de synchronisation lorsque des deuxièmes conditions sont réalisées, caractérisé en ce que le circuit de recherche de synchronisation comporte des moyens de restitution pour restituer simultanément un premier, un deuxième, un troisième et un quatrième octet de même rang appartenant respectivement à un premier, à un deuxième, à un troisième et à un quatrième groupe de n éléments binaires reçus successivement sur la jonction entrante et des moyens de test pour vérifier Si les octets restitués simultanément vérifient les deuxièmes conditions, aptes à fournir le signal de récupération de synchronisation lorsque ces deuxièmes conditions sont verifiees. 2. Dispositif selon la revendication 1, dans lequel les données numériques sont reçues sous forme série au rythme d'un signal d'horloge distante, caractérisé en ce que les moyens de restitution comportent d'une part une mémoire de n mots de un élément binaire, une mémoire de 2n mots de un élément binaire et une mémoire de 3n mots de un élément binaire, adresses respectivement par un compteur "modulo n", par un compteur "modulo 2n" et par un compteur "modulo 3n" activés par les transitions d'un premier sens du signal d'horloge distante, validées en lecture par les transitions d'un premier sens du signal d'horloge distante et en écriture par les transitions d'un deuxième sens du signal d'horloge distante et ayant leur entrée de donnees reliée à la jonction entrante, d'autre part un premier, un deuxième, un troisième et un quatrième registre série-parallèle, activés par les transitions d'un premier sens du signal d'horloge distante, ayant leur entrée série reliée respectivement à la jonction entrante, à la sortie de la memoire de n mots de un élément binaire, à la sortie de la mémoire de 2n mots de un élément binaire et à la sortie de la mémoire de 3n mots de un élément binaire, et dont les sorties parallèle fournissent respectivement le premier, le deuxième, le troisième et le quatrième octet. 3. Dispositif selon les revendications 1 et 2, caractérisé en ce que les moyens de test comportent - un circuit de détection d'identité entre le premier octet et l'octet de synchronisation pair, un circuit de detection d'identité entre le deuxième octet et l'octet de syncllronisation pair, un circuit de détection d'identité entre le troisième octet et l'octet de synchronisation pair, un circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation pair - un circuit de détection d'identité entre le premier octet et l'octet de synchronisation impair, un circuit de détection d'identité entre le deuxième octet et l'octet de synchronisation impair, un circuit de détection d'identité entre le troisième octet et l'octet de synchronisation impair, un circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation impair ; - un circuit de détection de coincidence entre les signaux fournis par le circuit de détection d'identité entre le premier octet et l'octet de synchro nisation pair, par le circuit de détection d'identité entre le troisième octet et l'octet de synchronisation pair, par le circuit de détection d'identité entre le deuxième octet et l'octet de synchronisation impair et par le circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation impair, qui fournit un signal de récupération de synchronisation pair - un circuit de détection de coincidence entre les signaux fournis par le circuit de détection d'identité entre le deuxième octet et l'octet de synchronisation pair, par le circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation pair, par le circuit de détection d'identité entre le premier octet et l'octet de synchronisation impair et par le circuit de détection d'identité entre le troisième octet et l'octet de synchronisation impair, qui fournit un signal de récupération de synchronisation impair ; - une porte "OU" entre les signaux de récupération de synchronisation pair et impair, qui fournit le signal de récupération de synchronisation. 4. Dispositif selon les revendications I et 2, dans lequel les moyens de restitution comportent uniquement le premier, le deuxième et le troisième registre série-parallèle, la mémoire de n mots de un élément binaire et la mémoire de 2n mots de un élément binaire, caractérisé en ce que les moyens de test comportent - un circuit de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair - un circuit de détection d'identité entre le deuxième octet et l'intervalle de temps de synchronisation impair - un circuit de détection d'identité entre le troisième octet et l'intervalle de temps de synchronisation pair - un circuit de détection de coincidence entre les signaux fournis par ces trois circuits de détection d'identité, qui fournit le signal de récupé ration de synchronisation. 5. Dispositif selon les revendications 1 et 2, dans lequel le circuit de restitution comporte uniquement le premier registre série-parallèle, la mémoire de 2n mots de un élément binaire et le troisième registre série parallèle, caractérisé en ce que les moyens de test comportent - un circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation pair, qui fournit un signal d'identité pair ; - un circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation impair, qui fournit un signal d'identité impair ; - un circuit de mémorisation des signaux d'identité pair et impair, apte à fournir les signaux d'identité pair et impair relatifs au deuxième et au quatrième octet ;; - un circuit de comparaison des signaux d'identité pair et impair relatifs au premier et au troisième octet avec les signaux d'identité pair et impair relatifs au deuxième et ; quatrième octet, qu fournit le signal de récu- pération de synchronisation. 6. Dispositif selon la reneadieatiorq 5, caractérisé en ce que le circuit de mémorisation des signaux d'identité pair et impair comporte une mémoire de signaux d'identité pciruet tr une m-aDire de signaux d'identité impairs, de n mots de un élément binaire, adressées par un compteur "modulo n" activé par les transitions d'un premier sens du signal d'horloge distante, validées en lecture par les transit1ans d'un premier sens du signal d'horloge distante et en écriture par les transitions d'un deuxième sens du signal d'horloge distante. 7. Dispositif selon la revendication 5, caractérisé en ce que le circuit de comparaison comporte - une première porte 0'ET" ayant une entrée reliée à la sortie de la mémoire de signaux d'identité iwpairst une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet) le troisième octet et l';nter- valle de temps de synchronisation impair, via un inverseur, une entrée reliée à la sortie de la mémoire de signaux d'identité pairs et une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation pair, via un inverseur ; ; - une deuxième porte "ET" ayant une entrée reliée à la sortie de la mémoire de signaux d'identité impairs, via un inverseur une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet, le troisième octet et l'octet de synchronisation impair, une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet, le troisième octet et l'octet de synchronisation pair, via un inverseur et une entrée reliée à la sortie de la mémoire de signaux d'identité pairs - une porte "OU" ayant une entrée reliée à la sortie de la première porte "ET", une entrée reliée à la sortie de la deuxième porte "ET" et une sortie qui fournit le signal de récupération de synchronisation. 8. Dispositif selon la revendication 1, caractérisé en ce que le circuit de supervision de synchronisation comporte un compteur à au moins deux éléments binaires, activé par le signal d'horloge distante, muni d'un circuit de commande de comptage, d'un circuit de commande de chargement à la valeur "zero" et d'un circuit de décodage de la valeur "trois" de la sortie de ce compteur, ce circuit de décodage fournissant le signal de perte de synchronisation. 9. Dispositif selon la revendication 8, dans lequel les données numériques resynchronisées sont stockées dans une mémoire de trame, caractérisé en ce que le circuit de commande de comptage comporte une porte "ET" dont une entrée reçoit le signal de sortie d'un décodeur de l'adresse de l'intervalle de temps de synchronisation pair dans la mémoire de trame, une autre entrée reçoit le signal de perte de synchronisation inversé au moyen d'un inverseur et une autre entrée reçoit le signal de sortie du circuit de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair inversé au moyen d'un inverseur. 10. Dispositif selon la revendication 8, caractérisé en ce que le circuit de commande de chargement comporte une porte "OU", une premiere entrée de cette porte "OU" étant reliée à la sortie d'une porte "ET" dont une entrée reçoit le signal de récupération de synchronisation et une autre entrée reçoit le signal de perte de synchronisation, une autre entrée de cette porte "OU" étant reliée à la sortie d'une porte "ET" dont une entrée reçoit le signal de sortie du circuit de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair et une autre entrée reçoit le signal de perte de synchronisation inversé au moyen d'un inverseur.