de données de DMC sur le bus de système selon l'invention - la figure 22 représente un chronogramme de fonctionnement d'une séquence de transfert de données de DMA sur le bus de système selon l'invention - la figure 23 représente un chronogramme d'une séquence d'interruption d'entrée-sortie sur le bus de système selon l'invention - la figure 24 représente le format du mot de commande transféré sur le bus de système en réponse a une instruction de programme a d'entrée-sortie selon l'in- vention ; - la figure 25 représente les codes de fonction d'entrée-sortie des instructions de programme d'entrée sortie selon la présente invention ;; - les figures 26A et 26B représentent les formats des instructions de programme 10 et 10H selon l'invention - les figurés 27A et 27B représentent les formats de l'instruction de programme IOLD selon l'invention ; - les: figures 28A a 28C représentent un organigramme de microprogramme d'unité CPU qui met en oeuvre l'instruction de programme IO représentée sur les figures 26A et 26B ; - les figures 29A et 29B représentent un organigramme de mbcaiparogramme d' unité CPU qui met en oeuvre l'instruction de programme IOLD re3résentée sur les figures 27A et 27B ; - la figure 30 représente l'interaction entre 1'instruction de programme IOLD et la table de programme de canal contenue dans la mémoire interprète d'unité CPU selon l'intention ;; - la figure 31 représente la liaison entre des branchements par matériel et des interruptions de programme selon l'invention ; - la figure 32 représente les emplacements de mémoire principale réservés pour différentes fonctions dans le système selon l'invention ; - la figure 33 est un organigramme d'ensemble de microprogramme d'unité CPU selon l'invention ;; - les figures 34A et 34B représentent un organigramme de microprogramme d'unité CPU et l'interaction entre des interruptions de programme, des branchements par matériel et des interruptions de matériel selon l'invention - la figure 35 représente le format du mot de microinstruction de microprogramme d'unité CPU selon l'invention X - les figures 35A a 35D représentent plus en détail les différentes zones de commande du mot de microinstruction de microprogramme d'unité CPU selon l'invention j - la figure 36 représente les opérations ex6- cules par un microprocesseur de l'unité CPU selon l'invention t - les figures 37A a 37G représentent plus en détail les fonctions exécutées par la zone de sous-commandes ou de commande du mot de microinstruction de mltcroprogrknme d'unité CPU représenté sur la figure 35C - les figures 38A et 38B sont un schéma fonctionnel d'un contrôleur d'entrée-sortie selon l'invention t - les figures 39A a 39C représentent les circuits logiques de synchronisation, de demande et de remise a zéro d'un contrôleur d'entrée-sortie IOC selon l'invention, comme il est représenté sur la figure 38 - la figure 40 est un chronogramme des signaux de synchronisation présents sur le bus de système et dans un contrôleur d'entrée-sortie selon l'invention - la figure 41 est un schéma fonctionnel d'un module de mémoire principale selon l'invention ;; les figures 42A a 42C représentent un circuit logique de la mémoire de commande représentée sur la figure 9 ; et - les figures 43A a 43C représentent les circuits logiques de l'unité CPU représentée sur la figure 8.