INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le signal d'horloge PMEMGO+ passe de ZERO binaire à UN binaire au début du temps principal 3 (voir figure 19) quand=le bit de mot de micro-instruction 23 est à UN binaire (voir figure 35C). Quand le signal PMEMGO+ est à UN binaire, le contenu du bus interne 260 correspond à 1 adresse d'un emplacement de mémoire et l'entrée de données (D) de labascule de mémoire non existante 592 indique si oui ou non l'emplacement adressé est physiquement présent en mémoire principale.Si l'emplacement adressé n'est pas physiquement présent en mémoire principale, le signal PBUSLG+ à UN binaire est envoyé dans la bascule de mémoire non existante 592, ce qui fait passer le signal de sortie Q de cette bascule à UN binaire, c'est-à-dire le signal PHNDXM+, et le signal de sortie Q de celle-ci, PHNDXM-, à ZERO binaire. La mise à un du signal PHNDXM+ fait passer le signal de sortie d'une porte NON-ET 594, MEMPER-, à ZERO binaire ainsi que le signal PMMPAR- par l'intermédiaire d'inverseurs 596 et 598.
On voit donc que la détection d'un essai d'adres sage d'un emplacement de mémoire non existant a pour effet de faire passer les signaux d'erreur de parité de mémoire MEMPER- et PMMPAR- à ZERO binaire qui signalent aux contrô leurs TOC sur les bus de système A et B qu'un emplacement de mémoire non existant a ete adressé. Les contrôleurs TOC qui font une demande d'accès à la mémoire conservent l'état de ces lignes d'erreur dans leur registre d'état pour l'indiquer ultérieurement au logiciel.
La mise à un de la -bascule de mémoire non existante 592 fait passer le signal PHNDXM- à ZERO binaire à l'entrée de la plus grande priorité du codeur d'interruption de matériel 250-2 qui, lorsque les interruptions sont permises, provoque la génération d'une interruption de matériel de memoire non existante.Le traitement de 1'interruption de matériel de mémoire non existante permet à la partie microprogrammee de processeur CPU d'effectuer un branchement à l'emplacement 8 de mémoire ROS et de traiter l'interruption de matériel. La micro-routine de mémoire non existante exécute une opération de rafraîchissement de mémoire, en utilisant l'adresse de mémoire principale zéro pour s'assurer qu'il n'y a pas d'erreur de mémoire non existante qui suit, celle-ci faisant passer le signal PBUSLG+ à ZERO binaire et remettant ainsi à zéro la bascule de mémoire non existante 592 et annulant l'interruption de matériel de mémoire non existante en attente.
On notera, pour terminer la description du circuit logique de détection de mémoire non existante, que la détection d'un essai d'accès à un emplacement de mémoire non existant a pour effet de mettre la bascule de mémoire non existante 592 à un, ainsi que la bascule d'erreur de parité 586 par l'intermédiaire du signal de sortie, PMMPAR+, de l'inverseur 596. Bien que la mise à un de la bascule de mémoire non existante 592 entraîne la mise à un de la bascule d'erreur de parité 586, une seule interruption de matériel est traitée et c'est l'interruption de materiel de mémoire non existante qui a la plus grande priorité par rapport à une interruption de matériel d'erreur de parité La priorité d'interruption de matériel est déduite de l'examen des entrées du codeur d'interruption de matériel 250-2.L'interruption de matériel d'erreur de parité de mémoire ne se produit pas car l'opération de rafraichisse- ment de mémoire principale exécutée dans la micro-routine d'interruption de matériel de mémoire non existante remet à zéro les deux bascules de mémoire non existante 592 et d'erreur de parité 586. Après la micro-routine d'interrup- tion de matériel de mémoire non existante, le signal P est à UN binaire et aucune interruption de matériel d'erreur de parité de mémoire n'est en attente.
Si une erreur d'adresse de mémoire non existante ou de parité de mémoire est détectée pendant un transfert de données DMA ou DMC, le signal PTTOGO- est remis à ZzR binaire pendant le cycle de processeur CPU (second cycles) qui suit le cycle pendant lequel le signal de parcours de mémoire est envoyé à la mémoire principale (voir figura 19).
La remise à zéro du signal PTIOGO- fait passer le signal de sortie de la porte NI '584, PARCL à ZERO binaire, ce j remet la bascule de mémoire non existante 592 et la bascule d'erreur de parité 586 à zéro avant que les interruptions dé matériel soient validées par la partie microprogramSSe de processeur CPU, en empêchant ainsi les interruptions de matériel associées.La remise à zéro des bascules 592 et 586 masque les interruptions de me riel potentielles associées aux transferts de données en direction/en provenance des contrôleurs TOC et les empêche d'interrompre le déroulement d'exécution des microprogrammes de processeur CPU. Ce circuit permet aussi d'être assure que l'interruption de matériel de mémoire non existante ou d'erreur de parité de mémoire est due à un accès à la mémoire commande par la partie microprogrammée de processeur CPU pendant le dérou- lement de l'exécution d'une -instruction de programme et qu'elle n'est pas due à un transfert de données DMA ou DMC, qui est également commandé par la partie microprogrammée processeur CPU.
Bien que les lignes d'erreur de mémoire PMMPARet MEMPER- sont positionnées quand le processeur CPU détecte n importe quel essai d'accès à la mémoire à un emplacement non existant, dans le cas d'un transfert de données DMC pour l'écriture de données en mémoire, le positionnement de la ligne d'erreur de mémoire se produit uniquement après que les contrôleurs TOC de DMC ont arrêté de considérer la ligne d'erreur. Sur la figure 21A, la ligne d'erreur de mémoire est positionnée, si une erreur se produit, uniquement après que la commande de fin-de-liaison (EOFLK) ait supprimé la liaison processeur CPU-contrôleur TOC.Les contrôleurs TOC ne contrôlent la ligne d'erreur que 'lorsque le contrôleur TOC est relié au processeur CPU, pour s'assurer qu'aucun signal d'erreur n'est dirigé vers ce contrôleur TOC, et une erreur de mémoire non existante ne serait donc pas visible par un contrôleur TOC de DMC pendant un cycle de transfert dedonnées d'entree.
Pour s'assurer que les erreurs de mémoire non existante ne restent pas non détectées, la borne supérieure (adresse la plus élevée) du bloc à transférer est contrôlée pendant l'exécution de 1'instruction de programme IOLD avant que le transfert de données DMC soit commence (voir figure 29 et la description qui s'y rapporte). On notera que ce contrôle spécial n'a besoin d'être' exécuté que pour -des opérations.- d'entrée de DMC (écriture en mémoire). 'On notera en outre que pendant des opérations d'écriture de mémoire, la ligne d'erreur de mémoire n'est positionnée que pour des erreurs de mémoire non existante, aucun contrôle de parité n'étant fait pendant une écriture de mémoire.Pour des opérations de sortie de DMC et des ope rations d'entrée et de sortie de DMA, la ligne d'erreur de mémoire est positionnée avant la fin-de-liaison, tandis que le contrôleur TOC contrôle encore la ligne d'erreur de mémoire, de sorte qu'aucun contrôle spécial n'est nécessaire dans ces cas.
On va maintenant décrire les circuits logiques d'interruption de logiciel.
Le traitement des interruptions de logiciel a été décrit plus haut en référence à la figure 34. On va considérer maintenant la figure 42 pour décrire en détail les circuits logiques d'interruption de logiciel. Un codeur d'interruption de logiciel 257-1, du type 5N74148 fabriqué par Texas Instruments Inc., a ses entrées qui sont à ZERO binaire, en considérant les interruptions de logiciel de la plus grande priorité à la plus petite priorité, selon l'état de la condition d'interruption de logiciel associée.
Un signal PFTTRP- est à ZERO binaire si un dépassement de capacité de registre est détecté et le bit correspondant est mis à un dans le registre de masque (Ml) (voir figure 4).
Un signal PrATLF- est à ZERO binaire si Xn défaut d'alimentation imminent est détecté. Un signal PFINTî- est à ZERO binaire si un contrôleur TOC sur le bus de système A fait une demande d'interruption et le signal PFTNT2- est à ZERO binaire Si un contrôleur TOC sur le bus de système B fait une demande d'interruption. Un signal PFTTKL- est à ZERO binaire si un contrôle de temps est arrivé à expiration.
relle 9 précitée.
La glissière 19 de guidage de la mâchoire mobile et la tige
de manoeuvre 20 de la mâchoire mobile, sont dans ce cas, articu-
lées par une extrémité 19a - 20a sur un axe de pivotement 21
traversant les parties 18a - 18c du corps et éventuellement blo-
qué par l'organe de serrage 10 de la tourelle.
La tige 20 présente sur une grande partie de sa longueur, un filetage 20b sur lequel se visse un écrou ou organe de manoeuvre 22 dont une portée 22a tourne librement dans la bague 4 de la
mâchoire mbbile qui est retenue longitudinalement entre un épau-
lement 22b de l'organe 22 et un dispositif à rattrapage de jeu
23 (figure 4).
On comprenez qu'ainsi, la mâchoire mobile 2 peut tourner autour
de l'axe 21 pour se présenter face à des mâchoires fixes diffé-
rentes du corps (figure 5), ce qui multiplie les possibilités de
serrage, en combinaison ou non avec les variantes de dimensionne-
ment (a, b, c) des dites mâchoires fixes. A noter encore que le corps 1 ou 18, ou la tourelle 9 peuvent
avoir des formes polygonales différentes, par exemple triangulai-
Les gicleurs 11 prévus sur la rampe 8 sont visibles sur la figure 2. Le gicleur 11 lui-même est constitué par un perçage d'une douille de gicleur 42. Le rebord supérieur intérieur de la douille de gicleur 42 sert en même temps de siège sur lequel est appliquée, en position fermée, l'extrémité en forme de calotte d'un élément d'obturation 43. L'élément d'obturation 43 est équipé d'une aiguille de nettoyage 33 qui pénètre dans le gicleur 11. Ainsi, même après solidification complète du bitume, le gicleur 11 ne peut pas s'obstruer complètement et se trouve, en l'espace de quelques secondes, nettoyé par le bitume chaud s'écoulant, après soulèvement de l'aiguille de nettoyage 33, par I'ouverture.ainsi dégagée. L'élément d'obturation 43 est mobile à l'encontre d'un ressort 44 sous l'action d'une chape de levage 45. En position fermée, l'aiguille de nettoyage 34 pénètre complètement dans la douille de gicleur 42 et débarrasse cette dernière de tout dépôt. L'ouverture du gicleur Il est assurée à l'aide d'un élément de manoeuvre 34 et d'un interrupteur de commande 35. Si, pendant le fonctionnement, il se produit une obstruction du gicleur lt, ce dernier peut être dégagé de nouveau par une fermeture momentanée et une réouverture, effectuées pendant le fonctionnement. Cette opération de nettoyage peut être opérée individuellement sur chaque gicleur ou simultanément sur l'ensemble des gicleurs. La chape de levage 45 peut être manoeuvrée par voie pneumatique ou hydraulique.L'opération de fermeture momentanée et de réouverture, opérée pour le nettoyage, peut être effectuée sans interruption du fonctionnement continu, ce qui permet de respecter les impératifs technologiques.
Lors du déplacement réciproque des deux parties de la rampe de pulvérisation 8, pour amener cette dernière à une plus grande largeur, les gicleurs 11 situés au-delà de la largeur de base s'ouvrent automatiquement de façon connue, de sorte que la distribution du bitume sur la chaussée a lieu de façon absolument uniforme, indépendamment de la largeur de la rampe de pulvérisation.
Le bitume à pulvériser est envoyé du réservoir de bitume 12 par la pompe 4 à la rampe de pulvérisation 8. La pompe 4 est entraînée par la sortie du réducteur-additionnel 17 du véhicule automobile. La transmission additionnelle 17 couplée avec le moteur 25 du véhicule automobile entraîne la pompe 18 qui envoie de l'huile d'un réservoir d'huile 22 à un moteur hydraulique 16. Le moteur hydraulique 16 entraîne la pompe 4 à une vitesse variable de façon continue.
La variation de la puissance de la pompe 4 s'effectue à l'aide d'un régulateur de débit 19. Le régulateur de débit 19 détermine la quantité d'huile parvenant par la canalisation 21 au moteur hydraulique 16. De cette manière, il est possible de faire varier de façon continue la puissance de la pompe 4.
La variation de la vitesse de rotation ou de la puissance de la pompe 4 est nécessaire pour maintenir constante la pression du bitume envoyé à la rampe de pulvérisation 8. La variation de la pression du bitume est décelée par un capteur (manomètre) 13 monté dans la canalisation 7, ce capteur modifiant, en cas de variation de pression, la position d'un potentiomètre 14. Le potentiomètre 14 est relié à une unité de régulation 15. L'unité de régulation 15 compare la valeur de pression de consigne avec le signal fourni par le potentiomètre 14 et actionne, en fonction du résultat de cette comparaison, en passant par un distributeur électromagnétique 24, un vérin de commande 23 agissant sur le régulateur de débit 19.
Au lieu du manomètre 13, on peut également utiliser un détec teur à contact sur lequel peut être réglée la plage de pression désirée de sorte que le régulateur de débit 19 peut être commandé directement par le manomètre 13.
Lorsque la pression du bitume circulant dans la canalisation 7 dépasse la valeur réglée, I1 unité de régulation 15 réduit la quantité de liquide traversant le régulateur de débit 19, ce qui réduit la vitesse de rotation du moteur hydraulique 16. La pompe 4 refoule ainsi moins de bitume et la pression revient à la valeur désirée.
Lorsque la pression de pulvérisation est inférieure à la valeur désirée, l'opération décrite ci-dessus se déroule en sens inverse.
Le système de régulation de pression décrit permet par conséquent de maintenir constante, pendant toute la durée de fonctionnement, la pression du bitume circulant dans le dispositif, sans qu'il soit nécessaire dtintervenir à des fins de régulation ou de contrôle.
Cependant, une pression de bitume constante n'est pas suffisante pour obtenir un schéma de pulvérisation ou de répandage uniforme tel que représenté sur les figures 3a et 3b. Pour obtenir le schéma de pulvérisation correct, la rampe de pulvérisation 8 doit être maintenue à une hauteur constante bien déterminée.
Lorsque la rampe de pulvérisation 8 se trouve à la hauteur A, le bitume se trouve répandu de façon absolument uniforme. Si, par contre, la rampe de pulvérisation 8 se trouve abaissée (hauteur A1) ou soulevée (hauteur A2)entre deux limites définissant la plage O (figure 3a), le schéma de pulvérisation de la rampe présente des bandes en trait mixte ou en tirets sur les figures 3a et 3b . En conséquence, un réglage de la rampe de pulvérisation 8 au début du fonctionnement n'est pas suffisant et il faut au contraire veiller à maintenir constante la hauteur A désirée de la rampe, pendant l'ensemble du cycle de travail.
La hauteur constante A de la rampe de pulvérisation 8 est assurée par une commande automatique en cours de fonctionnement du dispositif de pulvérisation de bitume. A cet effet, la rampe 8 porte des éléments de commande 37 mobiles conjointement avec la rampe 8. Sur l'essieu arrière du véhicule portant le dispositif de pulvérisation de bitume, sont montés des interrupteurs de fin de course 36 se trouvant sur le trajet des éléments de commande 37.
Ces interrupteurs de fin de course montés sur l'essieu arrière se trouvent à une hauteur relativement constante du fait que leur distance mesurée par rapport au sol ne varie qu'en fonction de la dureté des pneumatiques du véhicule. Cet agencement permet de maintenir les mouvements de la rampe de pulvérisation 8 entre des limites déterminées. Dès que la rampe de pulvérisation 8 descend en dessous de la valeur admissible, les éléments de commande 37 entrent en contact avecblinterrupteursde fin de course inférieura 36, lesquels fournissent ainsi un signal de régulation aux vannes électromagnétiques 38 en vue d'un soulèvement de la rampe de pulvérisation 8.Les vérins 39 commandés par les vannes 38 soulèvent alors la rampe de pulvérisation 8 jusqu ce que les éléments de commande 37 quittent les interrupteurs de fin de course inférieurs 36.
En cas de soulèvement de la rampe de pulvérisation 8, l'opération décrite ci-dessus se déroule en sens inverse. Les éléments de commande 37 atteignent les interrupteurs de fin de course supérieurs 36 de sorte que les vérins 39 abaissent de nouveau la rampe de pulvérisation 8. De cette manière, il est possible de maintenir automatiquement la rampe 8 à la hauteur prescrite, au cours du fonctionnement, à l'intérieur de limites de tolérances prédéterminées.
Les limites de mouvement de la rampe de pulvérisation 8 peuvent être déterminées par la distance réciproque des interrupteurs de fin de course 36 et par les dimensions des êléments de commande 37. Les vannes électromagnétiques 38 ne permettent une arrivée d'huile dans les vérins 39 que quand les interrupteurs de fin de course 36 sont fermés.
La rampe de pulvérisation 8 est montée de façon articulée sur les deux vérins 39 et les éléments de commande 37 ainsi que les interrupteurs de fin de course 36 sont disposés sur les deux côtés, de sorte que le système de commande de hauteur conforme à l'invention permet également de rectifier l'inclinaison de la rampe de pulvérisation 8.
D'autres caractéristiques et avantages de la présente invention ressortiront de la description suivante, donnée a titre d'exemple non limitatif, en référence aux dessins annexés dans-lesquels : - la figure 1 est un schéma de principe-d'ensemble d'une configuration de système de traitement de données selon l'invention ; - la figure 2 est un schéma fonctionnel d'un exemple de configuration selon l'invention ; - la figure 3 est un schéma fonctionnel d'ensemble d'une unité centrale de traitement CPU d'un système selon l'invention ; - la figure 4 représente le format des contenus de registres de l'unité CPU selon l'invention - la figure 5 représente les formats de mot et d'adresse selon l'invention ;; - les figures 6A a 6G représentent des signaux d'interface de bus de système selon l'invention - la figure 7 est un schéma général des signaux de bus de système de la figure 6 - la figure 8 est un schéma plus détaillé de l'unité CPU de la figure 3 ; - la figure 9 est un schéma plus détaillé de la mémoire de commande de l'unité CPU de la figure 8 ; - la figure 10 représente un topogramme de mémoire interprètede l'unité CPU selon l'invention ; - la figure 11 représente l'emplacement où les contenus de registres de l'unité CPU sont maintenus dans l'unité CPU selon l'invention 5 - la figure 12 est un schéma plus détaillé d'un dispositif de commande de données de bus de système de la figure 8 ;; - la figure 13 est un chronogramme de fonction nement du bus de système selon l'invention - la figure 14 est un schéma logique d'un circuit logique de synchronisation de système de base selon l'invention ; - la figure 15 est un chronogramme de fonctionnement du circuit logique de synchronisation de système de base de la figure 14 - la figure 16 représente un organigramme de microprogramme d'unité CPU pour une séquence de mise en route/initialisation de système selon l'invention ;; - la figure 17 représente le format d'adresse et de données transférées sur des lignes d'adresse/données du bus de système selon l'invention - la figure 18 représente des commandes d'entrée sortie codes sur des lignes RDDT du bus de système selon l'invention - la figure 19 représente un chronogramme de fonctionnement d'une séquence d'accès de mémoire sur le bus de système selon l'invention - la figure 20 représente un chronogramme de fonctionnement d'une séquence de commande d'unité CPU a un contrôleur IOC sur le bus de système de la présente ivnention - les figures 21A à 21D représentent des chronogrammes de fonctionnement d'une séquence de transfert.
On va maintenant décrire en détail un exemple de iéalisation préféré de la présente invention et préciser les conventions pour cette description.
Dans un système selon 1'invention, des signaux électriques indiquant des chiffres binaires (bits) sont envoyés 9 et engendrés par différentes portes logiques ou autres éléments de circuit. Pour plus de consision dans la description qui suit, les bits proprement dits sont désignés quelquefois, plutôt que les signaux représentant ces bits. De plus, pour plus de concision, les noms de signaux sont quelquefois utilisés pour repérer les lignes reliant les différentes portes logiques et les différents éléments de circuit. Ces signaux sont quelquefois désignés par un groupe de lettres ou de chiffres. Par exemple, sur la figure 14, BCYCOT- indiqué en haut a droite identifie un signal de sortie d'une porte NON-ET 295. Quelquefois un groupe de lettres est suivi d'un signe plus ou d'un signe moins.Le signe plus signifie que lorsque le signal représente un UN binaire (ou état vrai), c'est un signal a un niveau haut et le signe moins signifie que lorsque le signal représente un ZERO binaire (ou état faux), c'est un signal a un niveau bas. Dans certains cas, le signe plus ou le signe moins peut être suivi de deux lettres ou chiffres pour distinguer ce nom de signal de noms de signaux semblables ayant des débuts de nom identiques. Par exemple, sur la figure 43, le signal PROCEDest le signal de sortie d'un décodeur 244-3, le signal PRoeED-2A est le signal de sortie d'un inverseur 546 et le signal PRoeED-20 est le signal de sortie d'une porte NI 550. Quand la signification est claire, le signe plus ou le signe moins ou d'autres suffixes de qualification (lettres ou chiffres) sont omis.Par exemple, sur la feuille 1 de la figure 39, les suffixes BA et BB sont omis pour le signal RDDT29+ pour indiquer que le signal seraitRDDT29+BA si le contrôleur IOC était connecté à un bus de système A et le signal serait RDDT29+BB si le controleur IOC était connecté a un bus de système B.
Dans d'autres cas, quand la signification est claire, la lettre "X" est utilisée dans le nom du signal pour indiquer un signal parmi plusieurs signaux. Par exemple, sur la feuille 1 de la figure 39, les noms de signaux PINTRXet PIOCTX- correspondent aux signaux PINTRI et PIOCTA si le contrôleur IOC est connecté au bus de système A et ils correspondent aux signaux PINTR2- et PIOCTB- si le contrôleur IOC est connecté au bus de système B. Dans certains cas, une série de signaux est indiquée en utilisant un trait d'union après le nom du premier signal suivi du suffixe du nom du dernier signal. Par exemple, sur la feuille 2 de la figure 42, les signaux de sortie du registre 242 sont les 48 signaux désignes par RDDTOO+ a RDDT47+.
Dans un but de simplicité, les portes logiques sont désignées sous le nom de portes ET, OU, NON-ET et b La différence entre une porte ET et une porte NON-ET est que la porte NON-ET comporte un inverseur, indiqué par un petit cercle dans le dessin, sur sa ligne de sortie.
La présence d'un inverseur sur la ligne'de sortie est également utilisee pour distinguer une porte NON-ET d'une porte OU. Des inverseurs sur les lignes d'entrée de portes ne changent pas le nom donné a la porte logique considérée. Par exemple, sur la feuille 1 de la figure 42, la porte 591 est désignée sous le nom de porte ET, la porte 594 sous le nom de porte NON-ET (signal de sortie inversé) et les portes 584 et 595 sous le nom de portes NI (les deux ayant des signaux de sortie inversés et les inverseurs aux entrées de la porte 584 n'étant pas pris en considération pour s'y référer).
On suppose également, â titre d'exemple, qu'on utilise un circuit logique qui nécessite des signaux d'entrée positifs pour engendrer un signal de sortie positif, sauf indication contraire. C'est ainsi que les circuits logiques tels que des portes ET et OU, par exemple, doivent recevoir des signaux d'entrée à un niveau haut pour engendrer un signal de sortie a un niveau haut. Des signaux qui n'ont pas un niveau logique haut sont désignés comme étant à un niveau bas.
On va maintenant faire une description générale du bus de système.
La figure 1 est un schéma général du système de traitement de données. Une unité centrale de traitement ou processeur (CPU) 200 commande le bus de système. Le bus de système est composé de deux bus désignés par bus de système A 202 et bus de système B 204. Les bus de système A et B, 202 et 204, sont utilisés pour relier entre-eux le processeur CPU 200, les contrôleurs d'entréesortie IOC 206, 208, 210 et 212, les mémoires principales/ contrôleurs IOC 214, 216, 218 et 220 et l'unité de conservation de mémoire 222.