INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Si le contrôleur TOC est un contrôleur de DMC, une demande de DMC est envoyée au processeur CPU à partir du contrôleur TOC (voir les figures 21A à 21D). Le processeur CPU accuse réception de la demande et le numéro de canal de contrôleur TOC est chargé sur les lignes d'adresse/dqnnées de bus de système pour le transmettre au processeur CPU.
Après transmission du numéro de canal, un cycle de transfert de données DMC est lancé et un multiplet de données est transféré par le processeur CPU sur le bus de système pour le contrôleur TOC (pour une sortie) ou par le contrôleur TOC sur le bus de système pour le processeur. CPU (pour une entrée). S'il s'agit d'une opération de sortie, un multiplet de données est pris sur les lignes d'adresse/données de bus de système et mémorisé dans un registre de sortie de données 423 avant d'être transmis à l'appareil périphérique.S'il s'agit d'une opération d'entrée, un multiplet de données est pris dans l'appareil périphérique et gardé dans un registre -d'entrée de données 425 ayant d'être transmis au processeur CPU par les lignes d'adresse/données de bus de système.' Dans chaque cas, pour des contrôleurs TOC de DMC, il n'y a pas de circuit logique d'alignement de multiplet de données 427.
Pour des contrôleurs TOC de DMC, l'alignement de multiplet de données est réalise par le processeur CPU quand les données sont transférées du contrôleur TOC de DMC à la mémoire principale ou de la mémoire principale au contrôleur TOC de DMC.
Le circuit logique d'adresse et de portée 445 n'existe que dans les contrleurs TOC de DMA. Dans les contrôleurs TOC de DMC la fonction exécutée par le circuit logique d'adresse et de portée 445 est réalisée par le processeur CPU en utilisant la table de programme canal.
Un compteur de registre d'adresse 447 contient l'adresse de 17 bits extraite du processeur CPU pendant la fonction d'adresse de sortie d'une instruction de programme IOLD. Le compteur de registre d'adresse 447 progresse quand chaque mot (ou multiplet) de données est transféré entre la mémoIre principale et le contrôleur TOC de DOMS. Un compteur de registre de portée 449 est utilisé pour garder la portée (en nombre de multiplets) des données à transférer. Le compteur de portée est initialement positionné par la fonc- tion de portée de sortie d'une instruction de programme IOLD.
Quand chaque mot (ou multiplet) de données est transféré entre le contrôleur TOC de DMA et la mémoire principale, le compteur de registre de portée 449 régresse. Le contenu du compteur de registre d'adresse 447 peut être transféré au processeur CPU par une commande d'entree--sortie d'adresse d'entrée ou de module d'entrée. Le contenu du compteur de registre de portée 449 peut être introduit dans le processeur CPU par une commande d'entrée-sortie de portée d'entrée.
Quand le contrôleur IOC de DMA reçoit un accuse de réception du processeur CPU en réponse à une demande de DMAr le contrôleur TOC est relié au processeur CPU pour un transfert de données et un cycle de DMA commence (voir figure 22). En même temps qu'est réalisée la réception de 1'accusE de réception du processeur CPU, le circuit logique d'adresse et de portée 445 rend les lignes de multiplet O d'écriture et de multiplet 1 d'écriture (P;mRTB0+ et PWRTB1+) actives. Ces deux lignes indiquent à la mémoire principale le type d'opération d'écriture/lecture qu'elle doit exécuter.
Le circuit logique d'adresse et de portée 445 charge l'adresse de mémoire principale sur les lignes d'adresse/données de bus de système (BUSXOO+ à BUSX15F) et le processeur CPU rend la ligne de validation de bus pour le processeur CPU tPENBSX-) active pour l'avoir à sa disposition. S'il se produit une erreur d'adresse de mémoire principale, le processeur CPU rend les lignes d'erreur de mémoire principale (MEMPER- et PMMPAR-) actives en présence du signal PENBSX- pour la notifier au contrôleur TOC de DMA. Quand une opération d'entrée (écriture en mémoire principale) est en cours d'exécution, le signal PENBSX- reste à ZERO binaire pour transférer le mot de données (ou le multiplet) du registre d'entrée de données 425 sur le bus de système et dans la mémoire principale.Quand une opération de sortie (lecture de mémoire principale) est en cours d'exécution, le signal PENBSX- passe à UN binaire. A la réception d'une commande de fin-de-liaison sur les lignes RDDT de bus de système, le contrôleur TOC de DMA charge le contenu du registre d'entrée de données 425 sur les lignes d'adresse/données de bus de système (pour une entrée) ou décharge les lignes d'adresse/ données de bus de système dans le registre de sortie de données 423 (pour une sortie). S'i1 se produit une erreur de parité de mémoire principale, le processeur CPU notifie cette erreur au contrôleur TOC de DMA en mettant à zéro le signal MEMPER-/PMMPAR- pendant la commande de fin-de-liaison.
Le cycle de DMA est termine et la séquence de transfert de données est achevée.
On va maintenant décrire en détail les circuits logiques de mémoire de commande, en se référant â la figure 42. Quand le système est initialisé, le registre d'adresse 1, 246-1, et le registre d'adresse 2, 246-2, sont remis' à zéro, ce qui met les signaux de sortie d'adresse à 10 bits à zéro.
Les signaux d'adresse de mémoire ROS à 10 bits (4SDROO+ à RADIO9+) étant mis à zéro, l'emplacement zéro est lu dans ROS 1, 238-1, et dans ROS 2, 238-2, et il est charge dans le registre local 242 au début du temps principal O. Le mot de micr-instruction de 48 bits contenu dans le registre local 242 est ensuite envoyé dans tout le processeur CPU.Deux bits dans le mot de micro-instruction lu en mémoire ROS commandent la sélection d'une des quatre entrées d'un multiplexeur générateur d'adresse 1, 248-1, dont certaines des sorties sont connectées au registre d'adresse 1, 246-1, et dont les autres sorties sont connectées à un générateur d'adresse 2, 248 2 Les sorties du générateur d'adresse 2, 248-2, sont aussi connectées au registre d'adresse 2, 246-2.
Les sorties des registres d'adresse 1 et 2, 246-1 et 246-2, étant déterminées par le mot de micro-instruction précédent, l'adresse de la micro-instruction suivante est présentée aux mémoires ROS 1 et 2, 238-1 et 238-2, et la micro-instruction suivante est lue et ensuite transférée dans le registre local 242 au début du temps principal O De cette manière, en l'absence d'une interruption de matérial comme on l'a décrit plus haut, la micro-instruction présente détermine la micro-instruction suivante à lire en mémoire ROS.
On va maintenant décrire plus en détail le circuit logique de génération d'adresse de mémoire ROS, et en particulier le fonctionnement des registres d'adresse 1 et 2, 246-1 et 246-2. Quand le système est initialisé, le signal PCLEAR- passe à UN binaire et, à son tour, comme on le verra plus loin, fait passer le signalR:KSRf à UN binaire et le signal PCPCLR- à ZERO binaire au début du temps principal 4.
Quand le signal PCPCLR+ est à UN binaire à une entrée d'une porte NI 595, le signal de sortie de cette porte, RARCLR- passe à ZERO binaire qui remet à zéro le registre d'adresse 1, 246-1, en mettant les signaux RADROO à RADRO5+ des 6 bits de poids fort de l'adresse de mémoire ROS à 10 bits à zéro.
Quand le signal PCPCLR- est à ZERO binaire à l'entrée de remise à zéro (R) du registre d'adresse 2, 246-2, les signaux RADRO6+ à RADRO9+ des bits de poids faible de l'adresse de mémoire ROS à 10 bits sont remis à zéro, les 10 bits de l'adresse de mémoire ROS étant ainsi tous à zéro.Quand le signal KERROS- à l'entrée de validation de lecture (EN) est à ZERO binaire, la mémoire ROS 1, 238-1, adresse l'emplacement spécifie par l'adresse à 10 bits et place les signaux de sortie à 40 bits sur les lignes EROSOO+ à RROS23+ et RROS32+ à RROS47+. Quand les signaux KENROS- et PEEBBT aux entrées de validation de lecture (EN) sont à ZERO binaire, la mémoire ROS 2, 238-2, adresse l'emplacement spécifié par l'adresse à 10 bits et place-les signaux de sortie de 8 bits de celui-ci sur les lignes de sortie RROS24+FM à RROS31+FM.
On notera que la mémoire ROS 1, 238-1, se compose de 10 mémoires PROM programmables de 1024 emplacements par 4 bits et que la mémoire ROS 2, 238-2, et une mémoire PROM de chargement initial 240, se composent chacune de deux mémoires PROM de 1024 emplacements par 4 bits. Ces mémoires PROM de 1024 emplacements par 4 bits sont du type 825137 fabriqué par Signetics Corporation, à Sunnyvale en Californie, qui est décrit dans l'ouvrage "Signetics Bîpolar and MOS Memory Data Manual". Le mot de micro-instruction de 48 bits lu en mémoire ROS 1 et ROS 2 est transféré de façon synchronisée dans le registre local 242 au début du temps principal O par le signal PTIMEO+.Les signaux de sortie du registre local 242, RDDTOO+ à RDDT47+, sont utilisés dans tout le processeur CPU pour commander le processeur central et ils sont également inversés par des inverseurs (non représentés) pour produire des signaux de commande RDDTOOà RDDT47- quand c'est nécessaire.
Le générateur d'adresse de mémoire de commande 248 de la figure 9 est composé d'un multiplexeur générateur d'adresse 1, 248-1, et d'un multiplexeur générateur d'adresse 2, 248-2, sur la figure 42. Le multiplexeur générateur d'adresse 1, 248-1, qui se compose de dix multiplexeurs de 4 à 1 détermine l'adresse de la micro-instruction suivante à extraire de la mémoire ROS 238 selon les types de branchement spécifiés par les bits 36 et 37 du mot de microinstruction présent. La figure 35D montre que Si les deux signaux d'entrée de sélection (SEL) RDDT37+ et RDDT36+ sont à ZERO binaire, le type de branchement spécifié dans la micro-instruction présente est un branchement inconditionnel et l'adresse de mémoire ROS à 10 bits de la micro-instruction suivante est spécifiée par les signaux d'entrée TO, RDDT38+ à RDDT47.Si les bits 36 et 37 de la micro-instruction présente spécifient une valeur Ol binaire, un branchement de contrôle à deux voies est alors spécifié et les entrées Il sont sélectionnées en utilisant : quatre bits du registre d'adresse 1, 246-1, ctest-à-dire les signaux RADROO+ à RADRO3+; cinq bits de la micro-instruction présente, c'està-dire les signaux RDDT42+ à RDDT46+, et le bit du réseau de branchement sur contrôle 254 (voir figure 9), c'est-a- dire, le signal RAS9+. Si les bits 36 et 37 de la microinstruction présente spécifient une valeur 10 binaire, le multiplexeur générateur d'adresse 1 sélectionne les entrées 12 de branchement de contrôle multiple, et il utilise : 6 bits de la micro-instruction présente, c'est-à-dire, les signaux RDDT38+, RDDT39+ et RDDT44+ à RDDT47+; et 4 bits d'un réseau de branchement principal 256 (voir figure 9), c'est-à-dire les signaux RM4BT2+ à RAiBT5+. Si les bits 36 et 37 de la micro-instruction présente spécifient un branchement de retour d'interruption de matériel, les entrées 13 sont alors utilisées et 11 adresse à 10 bits est déterminée par les signaux RITROO+ à RITRO9+ provenant du registre de retour ô" interruption de.matériel 252. Les signaux de sortie du multiplexeur générateur d'adresse 1, 248-1, (RADM.OOt à RADMO9+) sont valides tant que le signal d'entrée (F) de commande de sortie, KENRAM-, reste à ZERO binaire.
Le multiplexeur générateur d'adresse 2, 248-2, est utilisé pour sélectionner les quatre bits de poids faible de l'adresse de mémoire ROS à 10 bits provenant des sorties du multiplexeur générateur d'adresse 1, 248-1, ou du codeur d'interruption de matériel 250-2. S'il n'y a pas d'interruptions de matériel en attente ou si une ou plusieurs interruptions sont en attente mais que des interruptions de matériel sont interdites, le signal PHINTL+ est à ZERO binaire et les signaux d'entrée TO, RADMO6+ à RADMO9+, sont sélectionnés.
Si une ou plusieurs interruptions de matériel sont en attente et que des interruptions de matériel sont autorisées, le signal PHINTL+ est à UN binaire et les entrées Il à UN binaire et les signaux POINT7+ à PHINT9+ sont sélectionnés et les quatre bits de poids faible de l'adresse de mémoire ROS à 10 bits sont determlnes.par le codage de l'interruption de matériel en attente.
Les signaux de sortie du multiplexeur générateur d'adresse 2, 248-2, RADNO6+ à RADNO9+, sont transférés de façon synchronisée dans le registre d'adresse 2, 246-2, au début du temps principal 2 quand le signal PTT'42+ passe de ZERO à UN binaire. Pareillement, le registre d'adresse 1, 246-1, contient les six bits de poids fort de l'adresse de mémoire ROS à 10 bits comme elle est déterminée par les signaux de sortie du multiplexeur générateur d'adresse 1, 248-1.L'adresse de mémoire ROS à 10 bits transférée de façon synchronisée dans les registres d'adresse 1 et 2 au début du temps principal 2 est alors utilisée pour adresser les mémoires ROS 1 et ROS 2 pour lire un mot de micro-instruction de 48 bits qui est ensuite transféré de façon synchro nisée dans le registre local 242 au début du temps principal O. De cette manière, la micro-instruction présente détermine l'adresse de la micro-instruction suivante à lire en présence d'une interruption de matériel ou dune interruption de logiciel.
On va maintenant décrire le circuit logique d'interruption de matériel.
Le traitement des interruptions de matériel et de logiciel va être décrit en détail en référence à la figure 42. Une fois pendant chaque cycle de processeur CPU, à la fin d'un temps principal 4, le registre de demande d'interruption 250-1 est synchronisé par le signal PTTME4-. Les entrées de données du registre de demande d'interruption 250-1 sont connectées respectivement à : bus de système B de demande dtinterruption (signal PINTR2-), bus de système A de demande d'interruption (signal PINTR1-) bus de système B de demande de données DMC (signal PDMCR2-), bus de système A de demande de données DMC (signal PDMCR1-), bus de système A de demande de données DMA (signal PD4AR1-), bus de système B de demande de données DDEN (signal PDÇ-5LR2-), dépassement de temps de rafraîchissement de mémoire principale (signal PHMRFL-), et cycle de lecture de mémoire principale (signal PMRCYCw es signaux de sortie de demande de données DbEç et DMC et de dépassement de temps de rafraîchissement de mémoire principale du registre de demande d'interruption 250-1 sont envoyés aux entrées d'un codeur d'interruption de matériel 250-2. Le signal de sortie d'une bascule d'erreur de parité 586, PHMPER-, et le signal de sortie d'une bascule de mémoire non existante 592r PHNDXM-, sont également envoYéS aux entrées du codeur d'interruption de matériel 250-2. Le codeur d'interruption de matériel 250-2 est un codeur de priorité de 8 lignes à 3 lignes du type SN74148 fabriqué par Texas Instruments Inc., à Dallas au Texas. Le codeur d'interruption de matériel 250-2 code les signaux d'entrée des 8 lignes en signaux de sortie des 3 lignes, c'est-à-dire, les signaux PHINT7+ à PHINT9+ chaque fois que le signal de sortie de validation (EN) est à ZERO binaire.
Le signal de sortie I, PHINTP+, du codeur d'interruption de matériel 250-2 est à UN binaire chaque fois qu'une des huit entrées de celui-ci est à ZERO binaire, ce qui indique qu'il y a une interruption de matériel en attente.
S'ily a une interruption de matériel en attente, le signal de sortie (I) du codeur d'interruption de matériel 250-2, PHINTP+, est à UN binaire, ce qui valide partie11e- ment une porte ET 591. Si le bit 35 du mot de micro-instruction présent est à UN binaire, ce qui valide des interruptions de matériel (voir figure 3su), le signal. RDDT35+ est à UN binaire, celui-ci validant complètement la porte ET 591 et met le signal de sortie PHINTL à UN binaire.Le signal PHINTL étant à UN binaire, une porte ET 593 est en consé- séquence validée partiellement, au début du temps principal 2 le signal TIME2+ passe à UN binaire, ce qui valide complètement la porte ET 593 en faisant passer le signal de sortie de celle-ci, PHINTC+, à UN binaire. Quand une entrée d'une porte NI 595 est à UN binaire, le signal de sortie de celle-ci, RARCLR-, passe à ZERO binaire en remettant à zéro le registre d'adresse 1, 246-1, et ainsi, les six bits de poids fort de l'adresse de mémoire ROS à 10 bits sont remis à zéro.Quand le signal de sortie de la porte ET 591, PHINTL est à UN binaire, le multiplexeur générateur d'adresse 2, 248-2, sélectionne les entrées Il et code les trois bits de poids faible de l'adresse de mémoire ROS à 10 bits, l'adresse correspondant au numéro d'entrée de l'interruption de priorité la plus grande en attente à l'entrée du codeur d'interruption de matériel 250-2. Quand le quatrième bit de poids faible de l'adresse de mémoire ROS à 10 bits est mis à UN binaire par un signal à UN binaire apparaissant à la position de bit zéro d'entrée Il du multiplexeur générateur d'adresse 2, 248-2, on voit que si une interruption de matériel est en attente et que les interruptions de matériel sont validées, la combinaison des signaux de sortie des registres générateurs d'adresse 1 et 2 est une adresse de mémoire ROS à 10 bits dans la gamme de 8 à 15.
On voit donc que Si une interruption de matériel est en attente et que les interruptions de matériel sont validées, les signaux de sortie du codeur d'interruption de matériel 250-2 remettent à z6rt les six bits de poids fort de l'adresse de mémoire ROS à 10 bits en remettart à zéro le registre d'adresse 1, 246-1, et en sélectionnant la priorité codée de l'interruption de matériel par l'intermédiaire du multiplexeur- générateur d'adresse 2, 248 2, et du registre d'adresse 2, 246-2 En utilisant ce procédé, une adresse de mémoire ROS à 10 bits de la micro-routine codée pour traiter l'interruption de matériel particulière en attente est engendrée et la micro-routine est exécutée.
Les sorties picO à pic3 des circuits de positionnement des indicateurs sont reliées aux indicateurs par l'intermédiaire d'un circuit d'aiguillage CAD et les données présentées sur lesdites sorties sont validées par b26. Ledit aiguilleur permet, d'autre part, l'enregistrement par les indicateurs des bits de poids forts délivrés par le réseau pile (entrées rsp O à rsp3 validées par un signal vpf correspondant au OU logique des microcommandes du réseau pile entratnant un transfert de 16 bits).
Commande du réseau pile (crp) Le réseau pile RSP détaillé figure 6 permet d'aiguiller vers le registre pile RGP - les données de la zone d'enregistrement MCA du sous registre MCH - le bus BV - les (ou des) données du registre S - des données combinées de la zone MCA et du registre S - des données de la mémoire pile MP - des données du registre S via un module d'identification des caractères - des données du registre S via un module TBS de traitement desdites données (représenté figure 7).
Les microcommandes du réseau pile sont issues d'un décodeur CRP dont les entrées sont commandées par les données des bits 28 à 31 (portion du champ crp) du champ CH qui déterminent la micro-instruction en cours. L'état O des bits 26 et 27 (TRP = 1) valide le décodeur CRP et tous les transferts vers le registre RGP. Les sorties tr12 du décodeur CRP délivrent des microcomma pour le transfert d'informations vers les bits O4 à 15 du registre pile RGP. Les sorties tr16 délivrent des microcommandes de transfert vers les bits 00 à 15 dudit registre. La liaison RG issue du bit 28 de CH assure selon l'état O ou 1 dudit bit la fermeture ou l'ouverture des circuits à portes CP1 contrôlant l'accès des données aux bits 00 à 03 du registre pile.
Les circuits à portes CP2 contrôlant l'accès des données aux bits 04 à 15 du registre pile sont validés par une commande délivrée sur une liaison RD par une porte OU attaquée par les bits 31 à 28 du champ CH : l'état 1 d'au moins l'un desdits bits assure l'ouverture de ladite porte et des circuits de contrôle d'accès CP2. Donc, lorsque seule la liaison RD est excitée, la micro-instruction du champ CH détermine un transfert sur 12 bits en générant une microcommande sur l'une des sorties 1 à 6 du décodeur CRP, ledit transfert laissant inchangé l'état des bits O à 3 du registre pile, c'est-à-dire des indicateurs (indicateurs préservés).
Lorsque les liaisons RG et RD sont excitées, les données ont accès aux 16 bits du registre pile, écrasant ainsi les indicateurs.
Au coup d'horloge hl marquant la fin de la micro-instruction, le registre pile est chargé. Les microcommandes mpa à icb délivrées en sorties 1 à 15 du décodeur CRP autorisent le transfert dans le registre RGP de données issues d'organes d'enregistrements différents tels que les registres AMS, MCA, S, la mémoire pile MP, le bus BV, ou de combinaisons de données P1 à P4.
Les microcommandes mpa et mpb opèrent respectivement un transfert 12 et 16 bits des données dmp de la mémoire pile dans le registre pile via une porte OU P04 et les circuits à portes CP10 et Cl20. La liaison lmp permet la lecture des données de la mémoire pile (voir "commande de l'ensemble pile" et la figure 9). La microcommande Ck opère un transfert 12 bits de la constante K du registre MCA (bits 32 à 43 du champ CH) via les circuits à portes CP5.
Les microcommandes cp1 à cp3 permettent le transfert de combinaisons P1 à P3 dont la nature et le rôle seront précisés ultérieurement. La microcommande seq opère le transfert des données ams O à 11 du registre AMS afin de sauvegarder en mémoire pile lors d'un déroutement ou d'une suspension, l'adresse circulant sur le bus BH. La microcommande bvp permet de transférer les données BVOO à BV15 (bus BV) dans le registre pile afin de sauvegarder lesdites données en mémoire pile lors d'une suspension.
Les microcommandes tsp, osp, isp opèrent respectivement le transfert des données du registre S, d'un octet dudit registre, ou desdites données avec bit d'imparité calculé sur un octet.
Les combinaisons P1 et P2 comprennent une constante K en poids forts issue de l'unité MCA et une variable V en poids faible issue du registre S.
Elles sont transférées dans le registre pile sous forme de mots représentant la somme K + V. Ces mots permettent ensuite, dans le cas d'un adressage de la mémoire MC par le registre pile RGP, de réaliser un branchement microprogrammé éclatant selon la valeur de V. Une telle procédure est utilisée pour reeonnattre chaque instruction de la mémoire MUR afin de pouvoir ensuite 1 'exécuter.
La combinaison P3 comprend une constante K en poids fort issue de MCA et une variable V en poids faible issue des sorties de codage RS11 à RS15 du module TBS de traitement des bits du registre S. Le mot RS11 à RS15 code le rang du bit à 1 du registre S hiérarchiquement supérieur selon l'ordre de priorité S75 - -) SOO. Le transfert du mot RS dans le registre pile par la microcommande cp3 permet de préparer un branchement en mémoire MC à l'adresse de traitement correspondant au bit à 1 du registre S hiérarchiquement supérieur. Le module TBS est représenté figure 7.Il est constitué d'un encodeur prioritaire COD du rang du 1er bit à 1 rencontré sur les sorties SOO à S15 du registre S dans le sens S15- SOO et d'un décodeur DEC en cascade pour la mise à zéro du premier bit à 1 du registre S. La mise à zéro du premier bit à 1 du registre S est exprimée par l'état des sorties SPOO à SP15 identique à SOO à S15 sauf pour ledit bit, n par exemple, ou Sn = 1 et SPn = O.Les signaux délivrés en sorties SPOO à SP15 des circuits à portes CPT commandent la mise à zéro effective dudit bit dans le registre S en deux temps - transfert SPOO à SP15 dans le registre pile RGP par la microcommande spp du décodeur CRP du réseau pile (figure 6) - transfert du contenu du registre pile dans le registre S par l'intermédiaire du bus BV.
Le tableau ci-après indique les relations entre le rang du premier bit à 1 du registre S et les sorties codées RS11 à RS15.
S S S S S S S S RS RS RS RS RS 00 01 02 11 12 13 14 15 11 12 13 14 15 0 0 0 ------ 0 0 0 0 0 0 1 1 1 1 X X X ------ X X X X 1 1 0 0 0 0 X X X ------ X X X 1 0 1 0 0 0 1 X X X ------ X X 1 0 0 1 0 0 1 0 X X X ------ X 1 0 0 0 1 0 0 1 1 X X X ------1 0 0 0 0 1 0 1 0 0 X X 1 ------ 0 0 0 0 0 1 1 1 0 1 X 1 0 ------ 0 0 0 0 0 1 1 1 1 0 1 0 0 ------O O 0 O O 1 1 1 1 1 X état indifférent.