INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le conducteur appuie sur l'accélérateur et commande successivement: e) le contacteur-inverseur qui va permettre l'ouverture de la vanne et le débrayage du plateau E.
b-) l'envoi du courant dans le moteur,donc l'entratnenient du pignon B.
Marche arrière: Une commande manuelle de blocuage du pignon C sur l'arbre A permet de réaliser un dispositif de marche arrière sans inversion du sens de rotation du moteur.
AVANTAGES DU SYSTEME I ) Récupération partielle d'énergie slec- trique consommée, ce qui permet d'augmenter l'autonomie du véhicule, toutes choses égales d'ailleurs.
2 ) Mécanisme d'inversion de marche commandé par l'inertie du véhicule,donc pas de prélèvement de coursnt sur les b2tteries,excepts celui,faible et de courte durée, utilisé pour commander la vanne.
3") Mécanisme entièrement automatisue sans aucune intervention du conducteur.
La présente invention est relative à la préparation de solutions de blanchiement contenant des huiles parfumées destinées à masquer la déplaisante odeur de chlore qui est la caractéristique de ces solutions.
En parfumerie, le problème que l'on rencontre avec les solutions de décoloration aux hypochlorites alcalins se décompose en deux parties.
En premier lieu, ces solutions sont des systèmes aqueux etcomme la plupart des compositions odoriférantes ne sont pas solubles dans des systèmes aqueux, on doit utiliser un agent surfactif approprié pour assurer la dispersion du parfum dans le décolorant de manière à former une émulsion stable. L'agent surfactif doit être insensible à la forte action oxydante et alcaline de l'agent décolorant.
En second lieu, on doit utiliser de même des huiles ou compositions parfumées qui demeurent inaltérées par l'action oxydante du décolorant.
Décodeur d'adresse du contrôleur 42 - Ce bloc est un décodeur des adresses d'entrée/sortie du contrôleur provenant du bus 41 utilisé dans la liaison de canal. Les adresses se trouvent dans la liste d'entrée/sortie en annexe. Le décodage combinatoire des adresses sert de porte de données d'entrée appliquées au DBI du contrôleur (Entrée d'omnibus de données) 44, et le décodeur ajouté à l'échantillonnage du contrôleur sert de signal d'échantillonnage pour verrouiller les données hors de la DBO 40.
L'analyseur (figures 4, 7, 19a et b) reçoit également l'omnibus d'adresse du contrôleur, et il y a un bloc de décodage semblable pour décoder un autre ensemble d'adresses d'entrée/sortie utilisées dans l'analyseur.
Registre d'état de vol de cycle 46 - Ce registre de 4 bits verrouille les 4 bits d'état hors du bus d'état de canal à la fin d'une opération de vol de cycle. Ces bits sont disponibles pour permettre au contrôleur de déterminer l'état de fin du vol de cycle ainsi qu'un autre état de la liaison de canal (IN X '15').
Décodeur 48 4 à 16 et le bloc de comparaison de niveau 50 Cet élément de la liaison de canal présente la demande d'interruption sur la ligne appropriée de l'omnibus de demande de jonction 52. L'omnibus de demande possède 17 lignes: 16 pour tous les niveaux d'interruption possibles et 1 pour la demande de vol de cycle. Lorsqu'une demande d'interruption concernant n'importe quel dispositif est positionnée, la demande est envoyée sur la ligne appropriée de l'omnibus de demande 52 comme fonction du niveau verrouillé dans le registre de préparation de niveau 16. Lorsque le canal appelle sélectivement en vue d'un service d'interruption, une comparaison est faite entre l'omnibus d'ID d'appel sélectif 54, 4 bits et le niveau demandeur-pour une séquence de saisie de sélection d'interruption.Il a une séquence de saisie pour le vol de cycle également, mais non dans une structure de hiérarchisation de niveaux. Dans ce cas, tous les dispositifs demandent "au même niveau" et l'appel sélectif est saisi par le dispositif le plus proche de la source du canal du signal d'appel sélectif, où une demande de vol de cycle est en instance.
Registre de clé de vol de cycle 56 - Ce registre de 3 bits reçoit la clé du contrôleur avant qu'une demande de vol de cycle ne passe sur le canal. La clé est transmise sur l'omnibus de code de condition (3 bits) du canal, après une saisie d'appel sélectif de vol de cycle par la liaison de canal, pour accomplagner l'adresse de vol de cycle et les données, en cas d'opération interne.
Registre de code de condition d'interruption 58 - Ce registre de 3 bits obtient le code de condition d'interruption du contrôleur avant l'envoi de la demande d'interruption concernant un dispositif particulier (spécifié dans le CLAR). Le code de condition est transmis sur l'omnibus de code de condition de canal 60 pendant la période de service qui fait suite à la séquence de saisie d'appel sélectif d'interruption.
Bloc de génération de code de condition 34- Cet élément logique émet trois bits sur l'omnibus de code de condition selon les indications du tableau ci-après: Sortie Condition ou période Clé CS Séquence de vol de cycle Int CCI Séquence d'interruption 001 Dispositif adressé occupé 010 Exception lin Contrôleur (liaison de canal) occupé 101 Vérification de données de jonction 111 Aucune des conditions ci-dessus Registre d'ID d'interruption 62 - Ce registre de 16 bits reçoit deux multiplets de données relatifs à la demande d'interruption suivante en provenance du contrôleur. Le mot est transmis sur l'omnibus de données du canal seriez pendant la période qui suit la saisie de l'appel sélectif d'interruption par la liaison de canal.
Bascule bistable de deux bits aux indicateurs 64 - Ce registre de 2 bits est chargé à partir de la DBO du contrôleur, des bits 6 et 7, sur une adresse de sortie de X "lD" dans le fichier du PCS. Ces deux indicateurs sont utilisés lors de la mise en service du microcode, pour signaler cette mise en oeuvre.
Elément de vérification/génération de parité 66 - Cet élément logique est une arborescence de parité de 16 bits dont une entrée est soit le bus de données, soit la sortie d'un multiplexeur observant l'entrée de données de vol de cycle de l'ID d'interruption. Lorsqu'une OIO est appliquée au PCS via la liaison de canal, et le second mot de l'IDCB se trouve sur le bus de données, l'arborescence forme un signal de parité qui est utilisé pour indiquer une bonne ou une mauvaise parité impaire sur le bus. Lorsque la liaison de canal transmet des données sur ce bus de données, pendant une opération d'entrée de CS ou pendant une séquence d'interruption, l'arborescence génère une parité par multiplet pour présentation au canal. Quelque soit la source entrée pour génération ou vérification, l'autre n'est pas active afin qu'il n'y ait pas d'interférence.
Registre de données d'entrée de vol de cycle 67 - Ce registre de 16 bits contient les données internes en provenance du contrôleur jusqu'à ce que le vol de cycle demandé (vers l'unité centrale) soit satisfait par une séquence d'appel sélectif, et que les données soient transmises sur le bus de données.
Registre de données de sortie de vol de cycle 68 - Ce registre de 16 bits reçoit les données extérieures appliquées au dispositif en provenance de l'unité centrale lors d'une séquence de vol de cycle demande, tandis que l'indicateur d'entrée au canal est hors service.
Les données sont enregistrées pour être entrées dans le contrôleur lorsque la demande n'est plus active, condition signalée au contrôleur dans l'état.
Logique de commande de pupitre 70 - Cet élément logique relie le pupitre à commande manuelle au contrôleur via un itinéraire de données série 72. La logique contient un registre de 7 bits chargé à partir du contrôleur avec une sortie X 114011 qui positionne un caractère de données de 4 bits appliqué à la cible de données adressées (spécifiée en 3 bits) à l'intérieur du pupitre. Les 7 bits sont transmis de façon séquentielle au pupitre en sortie de la liaison de canal sur des câbles conduisant à l'analyseur, traversent l'analyseur et aboutissent à la liaison sur le fichier du PCS. Une entrée au pupitre provoque l'enregistrement de 8 bits de données série dans la logique de commande; ces bits sont lus par le contrôleur avec une adresse d'entrée de X "40".
Circulation dans le registre d'adresse de vol de cycle -Il s'agit d'une nouvelle fonction de la liaison de canal du PCS qui accomplit une fonction partielle du sous-canal dans la mise à jour de l'adresse de vol de cycle pour les 32 lignes de vol de cycle potentielles. La boucle qui part du registre d'adresse de CS à travers l'incrémenteur 76, entre dans l'empilage, et revient dans le registre, sert à mettre à jour l'adresse initialisée de 1 ou de 2, selon que l'on se trouve en mode de mot ou en mode de multiplet. L'empilage 74 est initialisé par deux sorties en provenance du contrôleur, par l'intermédiaire des registres d'adresse 71 et 73 pour positionner l'adresse de vol de cycle initiale de 16 bits dans la position de l'empilage définie par le positionnement du CLAR.
L'empilage a une configuration de 8 bits sur 64 multiplets, de sorte que les bits du CLAR 38 spécifient les 5 bits de rang supérieur et que la sortie, X "32" ou X "33" spécifie la position impaire ou paire de l'empilage.
Lorsqu'une opération de vol de cycle est commandée par le contrôleur, avec la clé, les données (si internes) et le CLAR précédemment mentionne, la logique de commande associée à cette circulation charge le multiplet O du registre d'adresse 71, 73 à partir de la position paire de l'empilage, et ensuite le multiplet 1 à partir de la position impaire. Ainsi donc, l'adresse associée à ce positionnement du CLAR (le dispositif, ou la ligne demandant le CS) est disponible pour être transmise sur le bus d'adresse pendant la séquence de CS suivante.Dans l'intervalle, la valeur contenue dans le registre d'adresse est incrémentée de façon combinatoire de 1 (si la demande se fait en mode de multiplet) ou de 2, et la logique de commande de charge à nouveau les deux multiplets dans l'emfrilage. N'importe-lequel des 64 multiplets de l'empilage peut être inscrit dans le contrôleur en positionnant le CLAR pour la ligne concernée, et en effectuant une entrée à X "10" ou X "1D" pour les multiplets pairs ou impairs respectivement. Cette possibilité de lecture permet de retirer l'adresse de CS résiduelle si une erreur se produit à l'intérieur d'une séquence.
Lorsque l'instruction LDRP est terminée, le multiplet de données adressé se trouve dans l'empilage des registres, et la valeur contenue dans les quatre DARs est une adresse effective supérieure de un à la valeur antérieur. La détection du nouveau modèle, X'8B', dans les nibbles d'OPO et d'OP1, provoque la génération, par le nouveau module de commande, des signaux logiques requis pour exécuter ltoperation décrite; mais le module émet en sortie un modèle des bits 4 à 7 du registre OP, de sorte que les modules de commande peuvent être forcés de se comporter de la manière désirée. Le tableau ci- après indique les modèles de jeux d'instructions correspondant aux instructions qui se trouvent dans le registre d'OP, lorsqu'elles sont recherchées dans la mémoire, et les sorties du modèle de commande sous forme de modèle filtré.
OP-OP1 OP1 Effective Emise en sortie Chiffres Hex. Instr. Bits 4 à 7 Bits 4 à 7 89 LDR 1001 1001 8B LDRP 1011 1001 8A LDC 1010 1010 8C MIO 1100 1100 8E MIOP 1110 1100 80 DIS 0000 1100 82 ENB 0010 1100 A9 STR 1001 1001 AB STRP 1011 1001 AA STC 1010 1001 AC IOM 1100 1100 AE IOMP 1110 1100 MIOP C'est une instruction mémoire de référence, à 2 cycles qui a pour but de communiquer avec l'unité d'entrée/sortie dont on a spécifié l'adresse.
L'instruction utilise le LDRP décrit ci-dessus mais les données ne vont pas plus loin dans le contrôleur que les registres 148 et 150. Un signal d'échantillonnage, à l'instant T9 du second cycle, signale l'unité d'entrée/sortie accédée dans OP2 et OP3 afin d'enregistrer les données dans les registres 148 et 150.
A la fin de l'instruction MIOP, le multiplet de données adressé se trouve dans lesdits registres 148 et 150, et selon les configurations des circuits extérieurs, peuvent être enregistrés dans l'unité d'entrée/sortie adressée.
LDC L'instruction, dans le contrôleur du PCS, s'étant sur 256 multiplets quand on lui adjoint les mots de 4 bits les moins significatifs. L'adjonction du registre C permet la mise en mémoire des mots de 4 bits les plus significatifs et le contrôleur du PCS utilise cette instruction pour accéder aux multiplets LCB, tandis que le registre C se trouve toujours dans l'état X'80'. Ainsi, DAR n'ont pas besoin d'être constamment recharges pour accéder à la zone LCD de la mémoire. Llins-truction assure essentiellement la commande des multiplexeurs choisis.
STRP C'est une instruction de mémoire à deux cycles. Le premier cycle de toutes les instructions d'enregistrement en mémoire sert à rechercher l'OP suivante à suivre, car les données à mémoriser pendant cette OP ne sont pas présentes à temps à l'entrée de la mémoire, pour utiliser le premier cycle. Ainsi donc, pendant ce premier cycle, le SAR est charge avec l'IAR, et la mémoire de données en provenance des registres source de l'empilage, RX et RY est sélectionnée sur le bus de sortie d'empilage, à travers le multiplexeur en série par mot de 4 bits et place dans les registres 148 et 150, pour être chargé dans la mémoire pendant le second cycle. Le SAR est chargé avec l'adresse effective, les DARs, à la période T11 du premier cycle.La sortie de 16 bits du premier cycle de recherche en mémoire est chargée dans le registre OP au temps T1 du second cycle, de sorte que la NSI apparaft effectivement dans le registre OP pendant le second cycle de l'instruction de mémoire, mais l'execution de l'OP est inhibée pendant le fonctionnement de la mémoire, en fait, le chargement en mémoire du multiplet des registres 348 150 à llEA se déroule.
Le sens des conditions d'une OP d'incrémentation de DAR, EA en provenance des DARs du bit 1 d'OP et du bit 6 d'OP commande à nouveau à l'incrémenteur d'additionner 0001 l'EA dans le SAR, et la sortie de l'incrémenteur est entrée dans les DARs globalement en T8 du second cycle. Dans l'intervalle, le multiplet de données contenu dans les registres 148 et 150 est inscrit dans la mémoire à 1'EA. Lorsque l'instruction est terminée, le multiplet de données contenu dans les registres 148 et 150 est inscrit dans la mémoire à 7'EA. Lorsque l'instruction est terminée, le multiplet de données en provenance des registres de source, RX et RY, est inscrit dans la mémoire a 1'EA et les DARs contiennent la valeur de 1'EA plus 0001. L'instruction placée dans le registre dlOP en T1 du dernier cycle de l'OP de mémoire commence a être exécutée au cycle suivant, et le registre d'OP n'est pas mis en oeuvre comme a l'ordinaire en TO.
IOMP Il s'agit d'une variante d'une instruction de mémorisation de données d'entrée/sortie en mémoire. Elle fonctionne pour l'essentiel comme la STRP décrite ci-dessus, mais les données sont enregistrées dans les registres 148 et 150 à partir d'un dispositif adressé plutôt qu'a partir de deux des registres de mot de 4 bits de l'empilage. L'adresse d'entrée/sortie est présente dans le registre d'OP par suite du chargement de l'OP en TO du premier cycle jusqu'à ce que la NSI soit transmise dans te registre d'OP en T1 du second cycle. Le décodage externe de l'adresse transmet certaines données de source sur l'entrée du bus de données, et le multiplet est transmis dans les registres 148 et 150 en T4 du premier cycle.Comme dans une instruction TN, une impulsion d'échantillonnage de détection est émise en T9 du premier cycle pour informer le dispositif externe de l'acceptation-du multiplet de données.
STC Cette instruction, à l'instar de l'instruction LDC, est identique à l'instruction de mémoire décrite ci-dessus, mais la source de l'adresse effective est commandée par les signaux utilisés pour alimenter les DARs et OP3 dans le SAR. L'établissement de l'adresse effective permet à l'enregistrement du multiplet de données qui se trouvait dans RO et Ri a n'importe quelle adresse de multiplet de la gamme de 256 multiplets prélevés sur la base contenue dans le registre C. Se reporter au schéma de chronologie de la figure 11.
MC L'instruction de chargement du registre C est une opération du contrôleur du PCS qui transmet les mots de 4 bits de données présents dans les registres DO et D1 dans les deux emplacements appropriés du registre C respectivement. Le mot de 4 bits d'instruction 0, B'O111' sert pour les instructions de sortie, et c'est un cas où la détection du modèle, S'74XX' a besoin non seulement de commander le résultat désiré de la mise en oeuvre du registre C, mais aussi d'empêcher d'autres événements logiques, en l'occurrence, l'échantillonnage de commande, d'être extraits du contrôleur. La détection de ce modèle d'OPO et OP1 se déroule dans l'un des modules de commande et l'impulsion de chargement du registre C est générée en T8.
SORTIE L'instruction de sortie constitue une autre variante de cette OP de SORTIE de base du contrôleur où l'échantillonnage de commande est inhibé, mais où l'opération logique qui consiste à repositionner la bascule bistable de niveau est accomplie. Cette OP se contente de repositionner la bascule bistable; elle ne revient pas au point d'interruption, ni n'autorise à nouveau les interruptions. Cette bascule bistable à nouveau sert à déterminer le jeu des registres et de registres auxiliaires disponibles qui seront sélectionnés dans les instructions relatives aux empilages.
INTR L'instruction INTR appelle sélectivement la demande d'interruption, la ligne connectée en collecteur ouvert étant abaissée pendant la durée de l'opération. Si les interruptions sont autorisées et que l'autre condition d'interruption est satisfaite, l'instruction de branchement et liaison forcée sera introduite dans le train d'instructions au second cycle suivant. Se référer à la description des interruptions c; après concernant le fonctionnement d'ensemble du mécanisme.
DIS Ltinstruction dtinyalidation d'interruption est une variante de l'operation de chargement. L'instruction de deux cycles a été choisie parce que les opérations de deux cycles font partie de l'ensemble des opérations qui ne peuvent être interrompues, et cela évite les problèmes de chronologie liés a l'interruption des instructions de commande d'interruption. L'opération d'invalidation nécessite un cycle de lecture de mémoire factice, autrement dit, les données ne sont pas l'objet essentiel de l'opération, mais le multiplet de données à l'EA (DARs) sera toujours chargé dans RO et R1, et les indicateurs seront positionnés.
L'objet principal de cette opération est de repositionner la bascule bistable d'autorisation d'interruption dans la logique de commande d'interruption. Si une demande d'interruption comporte une interruption en file d'attente (voir fonctionnement des interruptions) maintenue ineffective par une série d'instructions de Mode 4 (bit d'opération e actif) ou supérieur, la bascule bistable de file d'attente d'interruptions sera repositionnée également.Cela n'entrain pas la "perte" des interruptions La ligne de demande d'interruption doit être commandée de façon combinatoire à partir d'une condition externe logique (par opposition à une commande par impulsion ou déclenchement de front), et si l'interruption n'est pas réalisée à cet instant, la routine d'interruptions n'effacera pas la condition conduisant à la demande, et la condition d'interruption demeurera présente lors de la remise en oeuvre des interruptions.
ENB L'instruction d'autorisation d'interruptions est également une variante de l'opération de chargement. Cette opération a pour principal objet de repositionner la bascule bistable d'autorisation d'interruption.
Ici encore, la charge factice adressera et entrera le contenu de la mémoire dans RO et R1, et elle modifiera l'état des indicateurs. Comme il s'agit d'une instruction de Mode 4, si une demande est active au moment de l'ENB, l'interruption ne se déroulera pas avant qu'une instruction avec le bit O d'opération hors service soit rencontrée.
Circulation 78 et 80 de vérification de redondance cyclique (CRC) C'est également une nouvelle fonction de la liaison de canal du PCS qui fournit au contrôleur un support câblé dans la zone de calcul d'un caractère de vérification de télécommunications pour chai nage sur le message pendant l'émission, ou pour comparaison pendant la réception.
Ici encore, un empilage 78 est associé à la fonction pour conserver les valeurs par ligne. Ces valeurs sont le polynôme de génération et le reste partiel à raison de 4 multiplets par ligne. La circulation permet l'initialisation de l'empilage par l'intermédiaire de la PLA du reste, et le positionnement des deux multiplets du polynôme dans l'empilage. Le choix de la zone de l'empilage utilisée est spécifié par une valeur précédemment placée dans le CLAR pour indiquer l'adresse de ligne. Une instruction de sortie X'27' provenant du contrôleur avec le caractère de multiplet en données de sortie sur la DBO provoque un cycle du PLA qui continue à calculer le CRC correspondant à cette ligne, sur la base des valeurs empilées du reste partiel, et le polynôme de génération.Une autre paire d'instructions de sortie commande au PLA de rechercher le reste dans la sortie de l'empilage pour rechercher dans le contrôleur, soit pour une émission soit pour une comparaison . Le PLA du CRC 80 comprend un générateur de CRC qui fonctionne de la façon décrite dans le brevet E.U.A. 3 678 469.
La porte de séquence d'interruption 82 transmet le mot d'ID d'interruption sur l'omnibus de données du canal pendant la séquence d'entrée de porte de service.
Les portes 84 et 86 de séquence de vol de cycle transmettent les données d'entrée de vol de cycle dans l'adresse de vol de cycle placée sur les omnibus de canal en service au moment de la séquence de vol de cycle.
Le bloc 92 représente la bascule bistable de repositionnement de mise sous tension.
Le bloc 94 représente l'indicateur de mot/multiplet de vol de cycle. Le bloc 96 représente l'indicateur d'entrée/sortie de vol de cycle. Le bloc 98 est le déclencheur du superviseur d'opération.
CONTROLEUR DU PCS (Figures 3A et 3B) - Le contrôleur est un ordinateur numérique à grande vitesse (cycle de 750 nanosecondes) avec un seul niveau d'interruption, une capacité d'adressage de 16 bits, et d'importantes possibilités de branchement et de liaison Parmi les possibilités du contrôleur, citons: (1) un mot de 16 bits sur seize, un empilage-mémoire permettant d'accueillir jusqu'a seize niveaux de branchements et de liaisons (BAL).
(2) un mot supplémentaire (4 bits) (appelé parfois nibble dans la langue anglosaxonne) ajouté au registre d'adresse de mémoire, au registre d'adresse d'instruction, à l'incrémenteur qui alimente l'IAR, et au multiplexeur qui est la source du SAR et fournit 16 bits de données d'adresse de mémoire.
(3) un quatrième registre d'accès de données, DAR 3, qui fournit aux DARs une capacité de circulation d'adresse de 16 bits.
(4) un autre jeu de registres et registres auxiliaires qui devient actif au niveau d'interruption.
(5) un itinéraire de données de 16 bits qui va de l'incrémenteur aux quatre registres d'accès de données. Cela fournit une capacité de chargement importante pour les DARs, avec la valeur incrémentée de l'adresse de mémoire, lorsque les DARs sont la source de l'adresse effective et que l'incrémentation est spécifiée.
(6) Des circuits qui peuvent être commutés dans les conditions adéquates pour introduire une instruction de branchement et de liaison (BAL) fixe sur l'itinéraire de données de sortie de mémoire afin de réaliser une interruption du traitement normal dans le contrôleur.
(7) Un registre de trois bits avec un itinéraire dans l'entrée du bus de données, qui sera chargé avec les conditions de programmes (indicateurs) après exécution du BAL force pour interruption.
(8) Un registre de huit bits, le registre C, formant les deux mots de 4 bits de rangs supérieurs de l'adresse de mémoire, lors de l'exécution d'une instruction de référence de mémoire utilisant ce mode d'adressage.
Circulation des données - Le texte qui va suivre doit être étudié en référence au schéma de circulation des données (figure 3) du contrôleur du PCS. Les blocs sur le circuit de données ont quatre bits de largeur dans la plupart des cas, de sorte que les registres de 16 bits sont présentés comme des blocs de 4 mots de 4 bits de large.