INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le relais d'opérateur d'interception 1162 est constitué par un relais comportant des contacts pour réaliser la commutation avec raccordement de la pointe et de la bague de la ligne téléphonique bifilaire à une console d'opérateur d'interception afin de permettre une intervention humaine, si cela est souhaité par l'opérateur d'un terminal de fac-similé.En enfonçant le bouton "opérateur" du bloc 1606 d'appel par boutons-poussoirs (Touch-Tone) l'opérateur établit une liaison téléphonique avec l'opérateur d'interception, lorsque le détecteur 1132 d'appels par boutons-poussoirs (Touch-Tone) comme décrit précédemment, identifie les tonalités hautes et basses indicatives du bouton-poussoir enfoncé0 Le processeur CPU 1106 est averti de l'enfoncement du bouton de l'opérateur par le microprocesseur 1064 qui, comme précédemment décrit, explore les niveaux de sortie des détecteurs d'appels par boutonspoussoirs. Ainsi le relais d'interception 1162 répond à des commandes de branchement et de débranchement déclenchées par l'opérateur et provenant du processeur CPU 1106.
L'unité 1164 de démodulation des signaux à fréquence vocale, désignée ci-après par unité VDU, sert d'interface parallèle de liaison avec l'unité VGU 1166 qui, comme décrit précédemment, mémorise les mots de vocabulaire mis sous forme numérique codée. L'unité VGU est décrite en liaison avec les figures 14 et 15.Les données émanant de l'unité VGU 1166 sont transmises à l'unité VDU 1164 par un bus 1765 de transmission de données en parallèle à une vitesse caractéristique de d Xmots/s. L 'unité VDU est un convertisseur numérique-analogique qui, lors de la réception des données par la ligne 1168, décode de telles données reçues pour chaque transfert pour en dériver une tension analogique représentant la parole humaine pour la délivrer à la ligne téléphonique 1104 par l'intermédiaire d'un multiplexeur 1199. L'unité UDU comprend des filtres d'adaptation d'impédance destinés à transmettre les tonalités vocales analogiques décrites dans la ligne téléphonique 1104, de 600 ohms ou 900 ohms de façon typique.Etant donné que les tonalités transmises sont les versions décodées des bits de parole codés, dans l'unité VGU 1166, l'opérateur se trouvant dans le terminal de fac-similé entend un langage humain. L'unité VDU 1164 est raccordée à la pointe et la bague de la ligne téléphonique bifilaire 1104 par un commutateur analogique (représenté sur la figure 16 par le commutateur 1604).
Une interface à canal multiplexé de liaison avec le microprocesseur 1064 est réalisée par le bus sélecteur d'entréegsortie 1072, à savoir un bus de transmission bidirectionnelle et en parallèle des données, incluant des dispositifs pour l'adresse, la commande et les données, et qui- permet au microprocesseur d'adresser sélectivement, pour chaque adaptateur de ligne LAU, son convertisseur de niveau respectif 1120, le relais d'opérateur d'mter- ception 1162, le dispositif de mise en séquence 1154 le détecteur de tonalités de commande 1134, le détecteur 1132 d'appels par boutons poussoirs (Touch Tone) et le détecteur de signaux 1130. Les adresses du microprocesseur 1064 envoyées aux adaptateurs de ligne LAU sont multiplexées dans le temps pour permettre aux adaptateurs de ligne LAU d'exécuter différentes fonctions simultanées. A titre d'exemple, le microprocesseur peut avoir accès à chacun des trente-deux adaptateurs de ligne de façon caractéristique soixante fois par seconde, ledit microprocesseur adressant chaque adaptateur de ligne de façon caractéristique pendant des intervalles de 500 microsecondes.
Qn va maintenant décrire le fonctionnement du processeur 1 1108 travaillant au niveau des bits, en particulier du point de vue de son roule de compression des données. Différents algorithmes systèmes et circuit de compression des données sont connus dans la technique antérieure grâce aux brevets des E.U.A N 3.916.095, 3.830.966 et 3.804.975 qui concernent spicifi- quement de telles techniques de compression. Le codage de longueur d'exécution est particulièrement avantageux dans la transmission fac-similé, car il réduit la redondance des données transmises. Un codage de longueur d'exécution, antérieur, est décrit par Fano, R.Pb dans la revue "Transmission of Information", John Wiley et Sons, Inc.New-York, N.Y 1961, par Huffman, D.A.
dans "A Method for the construction of minimum Redundancy Codes" Proc. Inst.
Radio hlg. Vol 40 (1952) page 109b, et par A.E. Laemmel dans "Coding Processes for Bandwidth Reduction in Picture Transmission", Rapport R 246-51, Microwave Res. Inst. Polytechnic Instar of Brooklyn, N.Y., Août 1951. Le processeur de traitement au niveau des bits selon la présente invention peut utiliser l'algorithme décrit ou d'autres algorithmes connus de compression.
Après conversion des tonalités noires et blanches arrivant des lignes téléphoniques d'arrivée en bits noirs et blancs par les adaptateurs de ligne LAU, ces bits sont explorés par le processeur 1108 de traitement au niveau des bits, qui non seulement applique l'algorithme de compression des données au courait de bits arrivants, mais également lors de la transmission des données aux adapta-t:eurs de ligne, met en oeuvre un algorithme d'extension sur les données comprimées reçues par l'unité 1110 d'accès à la mémoire.Lors de la réception de données par l'intermédiaire de la ligne 1146, un bus multiplexeur à multiplexage par répartition dans le temps (TDM) partant de l'organe de décision logique de sélection 1144 pour l'adaptateur de ligne LAU 1100 et jusqu'à trente-et-un adaptateurs de ligne supplémentaires LAU, un dispositif explorateur et un processeur de traitement au niveau des bits explorent chaque adaptateuus de ligne LAU de façon séquentielle, en créant un créneau temporel de trois microsecondes dans le bus de multiplexage TDM du processeur pour permettre soit la transmission, soit la réception, entre le processeur 110b et l'adaptateur de ligne LAU 1100, de données à des vitesses allant jusqu'à 10,4 Xbits/s. Le processeur 1108 comprend un circuit logique câblé associé et une mémoire RAM 1172 qui contient l'inforation de commande convenant pour l'algorithme de compression/extension. Le processeur 1108 explore les bits de données arrivant de chaque adaptateur de ligne LAU de façon caractéristique pour 1600 bits par ligne d'exploration arrivant à partir de chaque canal pour entrer dans un tampon d'une capacité de 8 bits, étant donné que le débit des données peut varier dans les différents canaux par suite de différences dans la vitesse du tambour de fac-similé, c'est--à-dire 2,5 ou 3 ou 5 tours par seconde, le débit des bits dans chaque voie pouvant entre par exe > uple de 4 Kbits/s, 4,8 Kbits/s ou 8 Kbits/s. Après traitement avec l'algorithme de compression du processeur 1108 travaillant au niveau des bits, les bits arrivant de chaque voie d'arrivée sont mémorisés dans un emplacement de la mémoire RAM 1172 correspondant à la voie associée.
L'algorithme de compression utilisé convertit le nombre des bits semblables dans une rangée, par exemple des bits noirs, en un nombre binaire, c'est-à-dire que si 256 bits noirs sont reçus dans une rangée, ces 256 bits reçus sont convertis en un nombre à 8 bits étant donné que 28 = 256, - et donc 256 bits sont comprimés en 8 bits. L 'algorithme conserve également la trace du fait que le nombre concerne des bits noirs ou des bits blancs des données de fac-similé.Toutes les fois qu'un changement de sens entre les données blanches et noires arrivantes se produit, le nombre accumulé jusqu'à un tel changement est transmis à l'unité FAU 1110, et un compteur interne situé dans le processeur 1108 est ramené à zéro, ce qui permet au processeur de traitement au niveau-des bits de conserver la trace du sens du comptage, à partir de quelle voie d'adaptateur de ligne LAU il est dérivé et à partir de quelle ligne d'exploration il est associé, toutes les données étant transmises à l'unité MAU 1110 en parallèle par un bus spécialisé 1174. Le microprocesseur 1064 raccordé au processeur 110b par l'intermédiaire de ses lignes d'entrée/sortie de multiplexage contrdle-et commande le processeur 1108, entre autres fonctions.Le processeur 170tu de traitement au niveau des bits effectue le transfert décrit précédemment toutes les fois qu'un tel changement de sens se produit, ou que le compteur interne du processeur de traitement au niveau des bits est plein. Etant donné que seuls sont transmis autant de bits que nécessaire pour représenter -le nombre de bits identiques en série, un nombre entre deux et huit bits sont transmis en parallèle par la ligne 1174, ce qui fournit pour aucune compression (bits noirs et blancs alternant en permanence) 1600 x 2 = 3200 bits transmis par ligne d'exploration et pour une compression complète (1600 x 8)/256 = 50 bits par ligne d'exploration.Ainsi dans un appareil de fac-similé dans lequel le tambour a une vitesse de cinq tours par seconde et qui ne présente pas de compression, on aura 5 x 3200 = 1600 bits/s transmis du processeur 1108 à l'unité HAU 1110, tandis que dans un appareil de fac-similé dans lequel le tambour a une vitesse de 2,5 tours par seconde et qui présente une compression totale on aura 2,5 x 50 = 125 bits/s transmis par la ligne 1174 à l'unité MAU 110. Ainsi il apparat que le processeur 1108 peut s'adapter à une variation extrêmement étendue des débits de données provenant d'un nombre de différents appareils de fac-similé présentant une diversité dans les caractéristiques de modulation et dans les vitesses des tambours. Comme décrit plus haut, on peut transmettre en n'importe quel endroit entre 125 et 16.000 bits par seconde à l'unité MAU 1110 sur une base aléatoire à partir du processeur 1108. Ce dernier détectera la fin de chaque ligne d'exploration au moyen de son nombre cumulé.
L'algorithme de compression décrit plus haut sert à réduire les données transmises requises, en réalisant de ce fait une compression de ces dernières uniquement pour trois bits ou un plus grand nombre de bits analogues apparaissant séquentiellement, étant donné qu'un ou deux bits analogues fourniraient un nombre à deux bits, par conséquent les données arrivantes dérivées de terminaux de traitement de données autres qu'un appareil de fac-similé ne sont pas influencées par l'algorithme de compression, mais sont plut8t transmises à l'unité HAU 1110 sous la forme de caractères complets pour une mémorisation en des emplacements dans la mémoire RAM de paquets 1112 correspondant à la voie particulière d'où proviennent les données.La mémoire RAM de paquets 1112 comporte deux tampons à Y bits par voie et possède une capacité de charge, dans le pire des cas, permettant le traitement de 64 Smultiplets par seconde de façon caractéristique pendant 1667 ms avant un dépassement de capacités.
Le processeur 1104 possède également une capacit6 de compensation verticale qui permet une communication entre des terminaux de fac-similé ayant des résolutions verticales différentes. La compression verticale ou l'interclassement de deux lignes d'exploration ensemble à des distances correspondant à un nombre prédéterminé de lignes se produit à titre d'exemple lorsqu'un appareil de fac-similé;; qui fonctionne avec une fréquence de 96 explorations par pouce (2,54 cm) vertical, doit effectuer une transmission à un appareil de fac-similé qui fonctionne à une fréquence de bb explorations par pouce (2,54 cm) vertical, ce qui exige que les 96 explorations soient comprimées en bb explorations, c'est- & dire dans un rapport de 11/12. Ceci est réalisé par fusionnement de chaque 11ème et 12ème lignes d'exploration ensemble, avant la délivrance dans la ligne de réception de fac-similé par l'intermédiaire de la partie émission de l'adaptateur de ligne implique.Réciproquement, l'extension est réalisée au moyen d'une duplication de certaines lignes, par exemple pour passer de bb lignes à 96 lignes.
L'unitéMAU 1110 d'accès à la mémoire non seulement est reliée à la mémoire RAM de paquets 1112 et au processeur 1104 travaillant au niveau des bits, mais également réalise par l'intermédiaire du bus du multiplexeur d'entrée/sortie 1170 une interface parallèle bidirectionnelle de liaison avec le microprocesseur 1064 et avec l'unité CIU 1014. L'unité NAU 1110, décrite de façon plus détaillée en liaison avec la figure 13, comprend une mémoire RAM munie de tampons pour chacun des trente-deux canaux qui peuvent y être raccordées, et ainsi les données du processeur 11or, de traitement au niveau des bits sont transmises par la ligne 1174 à une mémoire RAM d'opération 1300, les instructions du processeur 1104 sont transmises par la ligne 1302 à une mémoire RAM d'instruction 1304, les données de paquets 1112 sont transmises par l'intermédiaire d'une mémoire tampon de paquets 1306, et les données du microprocesseur sont, après tamponnage par un registre trois états 130U, transférées des lignes 1170 du multiplexeur d'entrée/sortie 7/0 du microprocesseur pour commander la mémoire RAM 1304 et actionner la mémoire RAM 1304 et actionner la mémoire RAM 1300.Le tampon de données 1310 et le tampon d'adresses 1312 enregistrent, avec une capacité de 16 bits, les données, qui y sont introduites, provenant de la mémoire RAM d'opération 1300 par l'intermédiaire du bus d'opération 1314 et provenant d'un tampon trois-états 1316 par l'intermédiaire d'une ligne 131U, pour accéder à l'ensemble des trente-deux canaux d 'entrée et transmettre les données avec exploration dans la mémoire RAM de paquets 1112. Le tampon d'adresses 1312 contient les adresses sur une base canal par canal pour la mémoire RAM de paquets 1112. Les mémoires RAM de l'unité HAU sont représentées d'une manière générale sur la figure 11 par la mémoire RAM 1182.
Le nombre de deux à huit bits comprimés en parallèle constitue, comme décrit précédemment, les caractères des terminaux de fac-similé ou du terminal de traitement des données, possédant une origine différente d'un fac-similé arrivant par la ligne 1320, après réception dans l'unité MAU, par l'intermédiaire de lignes 1174 et 1320 et destinés à être mémorisés dans le tampon de données 1310 qui comporte pour chaque canal un registre de tampons de 16 bits. Tous les tampons individuels de données de canaux, 1310 peuvent accumuler concurremment des données sous la commande d'ensemble de l'unité MAU, lorsque le tampon 1310 est plein ou subit un dépassement de capacités par des nombres ou caractères comprimés.Le contenu de ce tampon est transmis par les bus de données 1322, après un adressage approprié dans un registre 1326 de traitement des données des tampons, par l'intermédiaire d'un registre 1326 de données de tampons de paquets à la mémoire RAM de paquets 1112 dans laquelle les nombres sont passés ensemble de façon continue sans démarcations limites.
Le compteur 1344 de créneaux temporels est un compteur modulo 12 dont les sorties sont utilisées comme entrGd d'adresses dans une mémoire R0M de commandes 1346. A la fin du nombre, le compteur de périphérique 1344 est déclenché et avancé de un. Le compteur de créneaux temporels 1344, à titre d'exemple, est déclenché toutes les 250 nanosecondes, alors que son cycle complet s'étend sur des microsecondes. Le compteur de périphérique 134tu est un compteur modulo 32, dont les sorties sont raccordées à l'entrée d'adresses la plus importante à une mémoire RAM de périphérique 1336. Le dispositif 1350 de commande de la mémoire RAM de périphérique commande à la fois le fonctionnement de la mémoire RAM de périphérique 1336 et les entrées d'adresses à cette mémoire à partir du compteur de périphérique 1344. Une mémoire ROM de commande 1346, constituée par quatre mémoires PROM 32 par X, délivre les données pour commander le fonctionnement de l'unité MAU en sorte qu'une seule opération a lieu pendant chaque créneau temporel, c'est-à-dire un classement de registre d'adresses, une gestion de bus, etc ... Le dispositif de cadence et de commande 1342 fournit les échantillons de commande de mémoire, les signaux de périphériques extérieurs, et les impulsions de régénération des tampons de paquets.La mémoire RAM de périphérique 1336 est constituée de quatre mémoires RAM bipolaires à grande vitesse, 256 par 4, agencée en mémoire 256 par 16 pour utilisation en tant que mémoire temporaire. L'ensemble du contenu de 256 mots de la mémoire RAM de périphérique 1336 est subdivisé en trente-deux groupes dont chacun contient huit mots, et est adressé par le dispositif de commande de périphérique 1350. Dans chaque groupe, chaque mot (emplacement de mémoire) est affecté à un type spécifique d'informations, L'entrée dans la mémoire RAM 1336 est effectuée soit par un processeur de traitement d'adresses 1332, soit par un processeur de traitement des données 1324. La sortie de la mémoire RAM 1336 est raccordée aux bus d'opération 1314, ainsi qu'aux sorties de la mémoire RAM d'opération 1300, de la mémoire RAM 1306 de réception de tampons de paquets et au tampon trois états 1316.Le signal de cette sortie peut être chargé dans le tampon d'adresse 1312, ou dans le tampon de données 1310. La mémoire RAM d'opération 1300, constituée par quatre fichiers de registre 4 par 4 et possédant des fonctionnements indépendants de lecture et d'écriture avec des lignes indépendantes d'adresses et de commande permet à l'unité MAU d'utiliser de façon efficace les techniques à créneaux temporels et bus communs, en supprimant l'emploi de multiplexeurs. L'adressage et la commande de la mémoire RAM d'opération 1300 sont assurés par la mémoire RAM de commande 1346, cependant que le microprocesseur 1064, le processeur 1104 de traitement au niveau des bits ou l'unité CIU 1Q64 peuvent y envoyer des données d'entrée.Dans un créneau temporel prédéterminé des données issues de l'un de ces dispositifs sont sélectionnées par l'unité MAU. La sortie de la mémoire RAM 1300 est raccordée soit au tampon de données 1310, soit au tampon -d'adresses 1312 par l'intermédiaire du bus d'opération 1314.
La mémoire RAM 1306 de réception de tampons de données, à laquelle sont envoyées des données de tampons de données par la ligne 1140, comporte quatre fichiers de registre 4 fois 4. Les lignes d'adresses aboutissant à la mémoire RAM 1306 sont commandées par la mémoire de commande ROM 1346 avec un échantillon d'écriture arrivant du tampon de paquets. La sortie de la mémoire RAM 1306 est raccordée au processeur 1324 de traitement des données par le bus d'opération 1314. La mémoire RAM de commande 1304 est constituée de deux fichiers de registres 4 fois 4, et comporte des lignes d'adresses et reçoit des signaux de commande 1346.L'entrée de la mémoire de commande RAM 1304 peut etre sélectionnée par l'unité MAU à partir du processeur de traitement au niveau des bits, par le microprocesseur ou par l'unité CIU dans des créneaux temporels prédéterminés. La sortie de la mémoire RAM de commande est raccordée au processeur d'adresses 1332 et au dispositif de cadence/commande 1342, d'une facon qui supprime tout retard excessif. Ceci est réalisé au moyen d'une "prélecture" de la sortie de l'unité MAU et de son blocage dans un registre à chaque modification du nombre des créneaux temporels.Ainsi la commande à exécuter pendant le créneau temporel (n + 1) est extraite pendant le créneau temporel n, et est bloquée à la fin du créneau temporel nO. Un registre trois-états 1 3ou synchronise le fonctionnement du microprocesseur d'entrée/sortie E/S avec l'unité MAU et le bus commun à l'entrée de la mémoire RAM d'opération 1300 et de la mémoire RAM de commande 1304. Le registre trois-états 1304 peut être constitué de deux registres carrés de type D comportant une sortie à 3 états. Les tampons d'adresses et de données 1312 et 1310 comportent chacun des fichiers de registre 4 par 4, et possèdent des commandes de sortie identiques et des commandes d1 entrée différentes.La sortie du registre à trois-états est raccordée soit à la mémoire RAM 1304, soit à la mémoire RAM 1300 conformément au champ de commande de la ligne-d'adresse du microprocesseur. Le tampon trois-états 1316 comprend trois tampons à troisétats, et est validé chaque fois que l'unité CIU 1064 accède au tampon de paquets. Le signal de sortie du tampon à trois-états 1316 est mémorisé dans le tampon-d'adresses 1312. Le processeur de traitement 1324 des données est constitué de sept cadreurs de positions à o bits à grande vitesse et pewt déplacer des données à partir du tampon de données 1310, si nécessaire. Le processeur d'adresses 1332 comporte quatre additionneurs binaires et deux cadreurs de positions à o bits.Le processeur d'adresses 1332 incrémente le nombre d'adresses, et combine le contenu du tampon d'adresses 1312 et d'un registre d'index pour en tirer une adresse de tampon de paquets à 15 bits.
Le registre d'index est un registre interne à b bits, contenant les bits les plus importants de l'adresse de tampon de paquets. Cette adresse est extraite de la ligne 1360 en direction du registre 1346 d'adresses de tampons de paquets, et est renvoyée à la mémoire RAM de périphérique 1336 en tant que référence pour l'opération suivante. Un multiplexeur de ressort deux à un 1334 sélectionne les entrées, soit une adresse, soit des données, pour une mémorisation dans la mémoire RAM de périphérique 1336. Toutes les adresses, auxquelles on peut accéder dans le tampon de paquets, et les données associées devant autre inscrites dans le tampon de paquets sont enregistrées dans le registre 1346 d'adresses de tampons de paquets et dans le registre 1326 des données de tampons de paquets respectivement.Les registres 1346 et 1326 sont constitués chacun par quatre fichiers de registre 4 par 4 et la commande d'entrée/sortie E/S de ces derniers est associée par la mémoire ROM de commande 1346. Un registre 1362 de données du microprocesseur, constitué de deux registres de type D à 4 bits, possède une sortie dans la ligne 1330, qui est validée lorsque le microprocesseur interroge l'unité MAU, ce qui rend les données disponibles pour le bus d'entrée du microprocesseur. Le registre 1338 des données de l'unité CIU, qui est constitué de registres de type D à 4 bits, sert à transférer les données des tampons de paquets à 1 'unité Clu.
L'unité Clu 1064 d'interface de l'ordinateur réalise une interface de liaison entre l'unité MAU 1110 et l'unité CPU 1106. L'information de commande arrivant de l'unité CIU 1064 est transmise à l'unité CPU 116 par l'intermédiaire d'un canal de multiplexeur 1144 d'une capacité de 4 bits, et les données sont transmises par l'intermédiaire d'un canal 1146 d'accès direct à la moire (DMA), d'une capacité de 16 bits.Les multiplets de données sont transférés par le canal DMA 1146 sous la-commande du canal DNA de l'unité CPU et ce à la vitesse du cycle de la mémoire de l'unité CPU à une cadence allant jusqu'à trois microsecondes par transfert. Le canal DMA est conditionné de manière à exécuter le transfert par l'unité CPU par l'intermédiaire du canal du multiplexeur, mentionné.Un canal 1188 d'interruption à niveau élevé indique à l'unité CPU 1106 un état de disponibilité de tampon pour requérir le transfert de paquets de données d'un gbit entre l'unité CPU 1068 et l'unité CPU 1106, tandis qu'un canal 1190 d'interruption à faible niveau indique à l'unité CPU 1106 d'un canal de inultiplexeur 1144 de requérir le transfert de l'information de commande à l'unité CPU. La capacité de remise à l'état initial est fournie par le canal 1192.Une capacité de réserve est fournie à une autre unité CPU, décrite de façon plus détaillée en liaison avec la figure 3, grâce au bais que les canaux 1184 et 11 6 du multiplexeur et du dispositif DMA peuvent autre respectivement commutes entre deux unités CPU. Du point de vue fonctionnel, l'unité CPU n'interrompt pas le Sonctionnement du processeur frontal lors du transfert de commande vers et à partir de la mémoire RAN 1194 de l'unité CIU 1014 et de paquets de données vers et à partir de la mémoire RAM 1112. La mémoire RAM 1194 de l'unité CIU comprend trente-deux emplacements d'une capacité de 8 bits pour chacun des trente-deux adaptateurs de ligne LAU.