INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
On pulvérise à l'air comprimé chacune des compositionsde noir, de liant et d'heptane sur une face d'un moule à plaque à trou de coulée central de 76 x 76 x 1 mm chauffé à 1300C, pour former un revêtement suffisamment regulier d'environ 0,02 mm d'épaisseur à l'état sec, puis on injecte à 27O0C dans le moule du Makrolon 2801 (polycarbonateplastique) sous une pression suffisante pour provoquer juste le débordement du moulage. Lorsque la matière plastique injectée est solidifiée, on la retire du moule avec la couche de carbone uniformément noyée en surface, et on la place dans un moule de compression, la couche de carbone se trouvant à la partie supérieure.
On met dans le moule une feuille d'une composition de caoutchouc naturel vulcanisable et on vulcanise à 17O0C pendant 15 minutes, avec une pression sur le stratifié de 17 MN/m2.
On recommence ces opérations avec deux des types de noirs, sauf que le mélange caoutchouteux moulé par compression est alors une composition d'un caoutchouc de polybutadiène.
Les liaisons obtenues dans ces essais sont données dans le tableau suivant, dans lequel les lettres représentent les résistances des liaisons d'ordre suivant Résistance de la liaison (kN/m) 1 -- 2 -- 5 -- 10 - Lettres F G VG T La lettre "T" signifie que la liaison est plus solide partout que le caoutchouc, de sorte que c'est le caoutchouc qui se déchire à l'essai.
Composition Type de noir Liant de caoutchouc N110 N330 N358 N785 Caoutchouc BR T T T F Caoutchouc CN T T T G Plastique BR G - G Plastique CN G - F En recommençant ces essais sans application du noir de liaison,on observe que la peau de caoutchouc se sépare de la matière plastique dans tous les cas.
Si les dispersions de noir de carbone sans liant sont régulièrement pulvérisées sur le moule comme ci-dessus, et que le polycarbonate soit ensuite injecté de la même manière, on observe que la couche de noir est irrégulièrement répartie sur la surface de la matière plastique moulée, étant éparse dans la zone centrale de la surface, alors quelle est relativement concentrée dans la zone périphérique.
Si le liant de caoutchouc sans dispersion de noir est uniformément pulvérisé dans le moule et que le poly carbonate soit ensuite injecté comme ci-dessus, on observe que la pellicule de liant se sépare de la matière plastique moulée lorsqu'on retire celle-ci du moule.
EXEMPLE 7 : On disperse de la silice de pyrogénation (obtenue à partir d'une phase vapeur, Aérosil 200) dans du Genklene, qui est de î,1,1-trichloroéthane du commerce, à la concentration de 2 % avec une solution du caoutchouc naturel de manière que le rapport pondéral de la silice au liant caoutchouteux soit de 90:10, on applique à la brosse une certaine quantité de cette dispersion visqueuse sur la moitié d'une face d'une feuille de polypropylène de 0,5 mm d'épaisseur, tandis que sur l'autre côté on passe un tampon imbibé de Genklene seul.On laisse sécher les revêtements et on place la face contre une composition de caoutchouc naturel vulcanisable puis on moule dans un moule de compression à 2000C pendant 10 minutes sous une pression de 5 MN/m. On observe que, tandis qu'il n'y a qu'une légère asso association du polypropyiène au caoutciiouc sur la zone qui a été traitée avec le solvant seul, on obtient une bonne liaison sur la surface qui a été traitée avec la ilice.
EXEMPLE 8 On disperse dans de l'heptane à la concentration de 5 % en poids, de la même manière que dans l'exemple 6, du noir de carbone 1gE Pliilblack O en particules de dimension classée N. 330,à une partie de cette dispersion on ajoute une dispersion à 5 % de caoutchouc naturel dans de l'heptane, pour avoir un rapport pondéral du noir au caoutchouc à l'état sec, de 85:15, et on prépare d'une manière semblable une seconde partie pour avoir un rapport pondéral à l'état sec, du noir au caoutchouc,de 65:35.Les deux mélanges sont ensuite redispersés et appliqués séparément sur un moule à injection, comme dans l'exemple 6, puis on moule par injection un copolymère plastique séquencé de polyester (Hytrel 6350) contre chaque revêtement et on moule par compression une composition de caoutchouc naturel dans les conditions de l'exemple 6, sauf que le caoutchouc est moulé à 150 C pendant 30 minutes sous une pression de 13,6 MN/m.
On recommence les essais ci-dessus, sauf que le liant utilisé est un caoutchouc de butadiène et d'acrylonitrile à teneur moyenne-élevée-en nitrile vendu sous le nom de marque Hycar 1002.
Les stratifiés formés avec le rapport noir : liant de 85:15 ont une liaison solide et ne peuvent être séparés sans que le caoutchouc se déchire, tandis que ceux formés avec le rapport 65:35 du noir au liant peuvent être séparés assez facilement entre la couche de noir et le caoutchouc appliqué.
EXEMPLE 9 : On disperse du noir de carbone Philblack O dans du Genklene à raison de 5 % en poids de la même manière que dans l'exemple 6, puis on ajoute une solution à 5 z d'un caoutchouc nitrile à teneur en nitrile moyenne-élevée (Hycar 1002) en quantité suffisante pour obtenir un rapport pondéral, à l'état sec, du noir au caoutchouc de 80:20 (sauf dans deux cas dans lesquels ce rapport est 90:10 - voir le tableau suivent des résultats). On redisperse le mélange et on l'applique sur un moule à injection comme dans l'exemple 6 puis on moulue par injection les matières plastiques suivantes individuellement, comme dans l'exemple 6, dans le moule revêtu,dans les conditions suivantes de température.
Cependant, aucun décalage prealable de la cle contenue dans les registres 350 et 400 n'est effectué. Pendant les itérations afférentes au dechiffrement, exception faite de la première, le contenu des registres 350 et 400 fait l'objet d'un decalage prédéterminé d'une ou deux positions de bit, comme dans le cas du chiffrement, mais en sens inverse de façon à inverser les opérations effectuées lors du chiffrement et à obtenir un bloc de 64 bits de données identique au bloc originel. D'autre part, la clé contenue dans les registres 350 et 400 fait l'objet d'un décalage de 27 positionsde bits pendant les itérations afferentes au déchiffrement.
En consequence, puisque les registres 350 et 400 ont une capacite de 28 bits, à la fin du déchiffrement, le contenu de ces registres fait l'objet d'un post-décalage d'une position de bit supplémentaire. Cela permet de transferer complètement la cle au travers de ces derniers registres en fonction du "programme" de décalage pour obtenir un alignement approprié des bits de la clé pendant chacune des itérations effectuées lors du déchiffrement et dans l'attente d'un autre déchiffrement.
Le dispositif cryptographique de la présente invention est représenté schématiquement sur les figures 3a à 3j, et décrit ci-apres à l'aide des diagrammes des temps des figures 7a et 7b. On se reportera tout d'abord à la figure 4, qui représente les details logiques d'un circuit de verrouillage utilise dans l'invention. Le circuit de verrouillage 10 peut être réalisé au moyen de circuits dynamiques a transistors a effet de champ utilisant des signaux d'horloge à 4 phases, la durée de chaque phase etant de 250ns, soit un total de îms pour un cycle d'horloge complet.
Le circuit de verrouillage se compose essentiellement d'un transistor à effet de champ (FET) 22 connecte entre une source de tension positive et une ligne 28, et dont la porte reçoit un signal d'horloge de phase 1 (i); des paires parallèles de transistors FET montes en série 23, 24 et 25, 26-, respectivement connectés entre les lignes 28 et 29, les portes de chaque paire étant connectées de maniere a recevoir respectivement les entrées D3, G3 et D4, G4; un transistor FET 30 monté entre la ligne 29 et la masse et dont la porte reçoit un signal d'horloge de phase2, un groupe de trois transistors FET connectés en série 32, 33 et 34 montés entre la source de tension positive et la masse, les signaux d'horloge de phase 3 et 4 étant respectivement appliqués aux portes des dispositifs 32 et 34, cependant que la porte du dispositif 33 est connectee à la ligne 28, la connexion entre les dispositifs 32 et 33 étant prise comme la ligne de sortie 36 du circuit de verrouillage 10 et retransmise en tant qu'entrée D4 à la porte du transistor FET 25. Les resistances parasites qui existent dans le circuit et entre les électrodes des transistors FET sont groupees et représentées en pointilles sous la forme des condensateurs 31 et 35.Les dispositifs 23, 24 et 25, 26 font effectivement fonction de circuits ET, cependant que la ligne 28 assure une fonction OU et que le dispositif 33 fait fonction d'inverseur.
Le fonctionnement du circuit 10 de la figure 4 est expliqué ciaprès à l'aide du diagramme des temps de la figure 5. En supposant que ce circuit 10 se trouve initialement dans l'état 0, l'application du signal d'horloge de phase 1, dont le but est de rendre le transistor 22 conducteur a pour effet de porter la tension de la ligne 28 au niveau de celle qui est engendrée par la source de tension positive etant donne que le dispositif 30 est bloqué en raison de l'absence du signal d'horloge de phase 2. Lorsque ce dernier signal est appliqué, la tension de la ligne 28 est maintenue au même niveau ou diminue en fonction des signaux appliqués aux entres D3 et G3 ou D4 et G4.Etant donné que le circuit de verrouillage 10 est supposé se trouver dans l'état O, un signal de niveau bas est appliqué à l'entrée D4 afin que le dispositif 25 reste bloqué et un signal de niveau bas est appliqué à 1 1entrée G4 afin que le dispositif 26 reste bloqué, interdisant ainsi toute voie de decharge par l'intermédiaire des dispositifs 25, 26 et 30. En ce qui concerne la voie de décharge qui comprend les dispositifs 23 et 24, si un bit 1 (signal de niveau haut) est présent à l'entrée D3 en même temps qu'un signal de porte (signal de niveau haut) à l'entrée G3, les dispositifs 23 et 24 conduisent et fournissent une voie de décharge passant par le dispositif 30, faisant ainsi passer le niveau du signal présent sur la ligne 28 a celui de la masse. En revanche, si un bit 0 (signal de niveau bas) est présent à 1 'entrée D3 en même temps qu'un signal de porte à l'entrée G3, pendant la présence du signal d'horloge de phase 2, le dispositif 23 restera bloqué, la voie de décharge ne pouvant donc pas traverser les dispositifs 24 et 30 depuis la ligne 28, et le signal de niveau haut sera maintenu sur la ligne 28.
Lors de l'application du signal d'horloge de phase 3 à la porte du dispositif 32, la tension de la ligne 36 est portée au niveau de la source de tension positive puisque le dispositif 34 reste bloque par suite de l'absence d'un signal d'horloge de phase 4. Lorsque ce dernier signal est applique à la porte du dispositif 34, la tension de la ligne 36 est maintenue au même niveau ou diminue en fonction du niveau du signal présent sur la ligne 28. Si un signal de niveau bas est présent sur cette dernière ligne, lequel signal représente un bit 1, pendant la présence du signal d'horloge de phase 4, le dispositif 33 reste bloqué, interdisant ainsi la voie de décharge provenant de la ligne 36 et passant par le dispositif 34, et un signal de niveau haut est maintenu sur la ligne 36, indiquant ainsi la présence d'un bit 1.Pendant la présence du signal d'horloge de phase 4, les signaux positifd respectivement appliqués aux entres D4 et G4 permettent de maintenir une voie de décharge pour la ligne 28, si bien qu'un signal de niveau bas est maintenu sur cette ligne indépendamment du niveau des signaux appliqués aux entres D3 et G3. Par ailleurs, si un signal de niveau haut est présent sur la ligne 28, ce signal représentant un bit d'entrée 0, pendant la présence du signal d'horloge de phase 4, le dispositif 33 est conducteur, fournissant ainsi une voie de décharge par l'intermédiaire du dispositif 34, et un signal de niveau bas est maintenu sur la ligne 36, indiquant ainsi la présence d'un bit 0.Dans ce cas, pendant la présence du signal d'horloge de phase 4, le signal de niveau bas appliqué à l'entrée D4 empêche le dispositif 25 de conduire et bloque de ce fait la voie de décharge pour la ligne 28, si bien qu'un signal de niveau haut est maintenu sur cette ligne. De ce fait, le dispositif 33 reste conducteur, la voie de décharge etant donc maintenue par l'intermédiaire du dispositif 34, et un signal de niveau bas est maintenu sur la ligne 36. Ainsi, pendant la phase 4 d'un cycle d'horloge, on a l'assurance d'obtenir des données valides à la sortie du circuit de verrouillage 10.
Lorsque ce dernier circuit se trouve dans l'état 1, un cycle d'horloge est déclenché. L'application d'un signal d'horloge de phase 1 rend le dispositif 22 conducteur et porte la tension de la ligne 28 au niveau de la source de tension positive, comme précédemment. Lors de l'application du signal d'horloge de phase 2, le niveau de tension de la ligne 28 est, comme précédemment, maintenu ou diminue en fonction des signaux appliqués aux entres D3 et G3 ou aux entrées D4 et G4. Si un bit de donnée 1 est applique à l'entrée D3, un signal de niveau bas est maintenu sur la ligne 28, alors que si un bit de donnée 0 est appliqué à l'entrée D3 un signal de niveau haut est maintenu sur la ligne 28, de la façon précédemment décrite.Lorsque le signal d'horloge de phase 3 est appliqué à la porte du dispositif 32, la tension de la ligne 36 est de nouveau portee au niveau de la source de tension positive car le dispositif 34 reste bloque du fait de l'absence d'un signal d'horloge de phase 4. Lorsque ce dernier signal est appliqué à la porte du dispositif 34, la tension de la ligne 36 est maintenue au même niveau ou diminue, comme précédemment, en fonction du niveau du signal présent sur la ligne 28. Si ce signal est de niveau bas, représentant un bit 1, un signal de niveau haut est maintenu sur la ligne 36, indiquant ainsi la présence d'un bit 1, alors que si un signal de niveau haut représentant un bit 0, est présent sur la ligne 28 un signal de niveau bas est maintenu sur la ligne 36, indiquant ainsi la présence d'un bit 0, de la façon précédemment décrite.Le nombre des entres du circuit de verrouillage 10 peut être double en lui incorporant les dispositifs 18 et 19 connectes aux entrées D1 et G1, ou triplé en lui incorporant les dispositifs 20 et 21 connectés aux entrées D2 et G2. Dans la réalisation de la présente invention qui est décrite ciapres, des circuits de verrouillage (L) à 1,2 ou 3 paires d'entrées seront utilisés.
Comme le montre la figure 3a, un bloc de 64 bits de données se composant de 8 octets est applique en série, un octet à la fois, à l'unité P 50 par l'intermédiaire du cable d'entrée de données, Chaque octet fait l'objet d'une permutation initiale dans l'unité P 50 de telle sorte qu'il soit divise en deux moitiés, les bits pairs étant appliqués à la mémoire tampon UIB 100 et les bits impairs à la memoire tampon LIB 150. Chacune de ces mémoires tampon se compose de 4 registres à décalage à 8 étages références UIB, 1UIB, 2UIB, et 3UIB, et LIB, 1LIB, 2LIB et 3LIB. Le premier et le dernier etage du premier registre à décalage, BUIB, sont représentes de façon détaillée sur la figure 3a, les registres à décalage restants étant représentes sous la forme de blocs car ils sont identiques au registre UIB.
Comme on peut le voir sur le diagramme des temps de la figure 7a, pendant le cycle , lorsqu'un multiplet de données valide est appliqué aux mémoires tampon UIB 100 et LIB 150 par l'intermédiaire de l'unité P 50, les signaux sont appliques aux lignes LIB (G3) etflW (G4), provoquant ainsi le chargement du premier octet de donnees dans les bascules a verrouillage du premier étage de chacun des registres a décalage des mémoires tampon 100 et 150. Pendant les cycles 1 à 7, les octets restants du bloc des données sont appliques, un octet à la fois, aux memoires tampon 100 et 150, chaque bit de l'octet étant appliqué au premier etage (D3) de chacun des registres à décalage.Etant donne que les signaux présents sur les lignes LIB et LIB sont appliques à chaque étage des registres à décalage, pendant chacun des cycles 1 à 7 les bits de données sont décalés d'une position dans chacun de ces registres, si bien qu'à la fin du cycle 7 les mémoires tampon 100 et 150 contiennent deux moities du bloc de données appliqué. Les mémoires tampon 100 et 150 effectuent une conversion série/parallèle de telle sorte que les huit octets du bloc actuellement emmagasinés dans ces mémoires tampon permettent d'obtenir en parallèle à leurs sorties deux moitiés de 32 bits chacune du bloc.
On se reportera à present aux figures 3b, 3c et 3d. Dans le même temps que le bloc de 64 bits est reçu et chargé dans les mémoires tampon 100 et 150, la clé de chiffrement est obtenue d'un registre externe d'une capacité de 64 bits et appliquée en serine, un multiplet de 7 bits à la fois, à l'unité P 300 par l'intermédiaire du câble d'entrée de la clé.
Chaque multiplet de 7 bits fait l'objet d'une permutation initiale dans l'unité P 300, de telle sorte que chacun d'eux soit divise en deux moities, les quatre premiers bits de la clé étant appliqués au registre UKR 350 et les 3 bits restants étant transposés et appliqués au registre LKR 400. Les registres 350 et 400 se composent chacun de trois registres à décalage à 8 etages désignés UKR, 1UKR, 2UKR et LKR, 1LKR et 2LKR, respectivement, et d'un registre à décalage à 4 étages, 3UKR et 3LKR, respectivement, la sortie du quatrième étage du registre à décalage 3UKR étant connectee au premier etage du registre à décalage 3LKR.Le registre a décalage à 8 étages UKR se compose d'une bascule à verrouillage (L) à trois paires d'entrées 352 constituant le premier étage et de 7 bascules à verrouillage à deux paires d'entrées, telles que les bascules 354 et 366 constituant respectivement le second étage et le dernier étage du registre à decalage UKR, représentées de façon détaillée sur la figure 3b. Le registre à décalage à 8 etages 1UKR comporte également uee bascule à verrouillage 368 correspondant à la bascule 352 et sept bascules à verrouillage à deux paires d'entrées telles les bascules 370 et 382 correspondant aux bascules 354 et 366 du registre UKR. Le registre à décalage à 8 étages 2UKR est représenté sous la forme d'un bloc sur la figure 3c étant donné qu'il est identique au registre 1UKR. Le registre à décalage à 4 etages 3UKR se compose d'une bascule a verrouillage à 3 paires d'entrées 384 constituant le premier étage et de trois bascules à verrouillage a deux paires d'entrées, telle que la bascule 390 constituant le dernier étage du registre 3UKR, représentées de façon détaillée sur la-figure 3c. De même, les registres à décalage a 8 étages LKR, 1LKR et 2LKR du registre LKR 400 sont représentes sous la forme de blocs sur les figures 3c et 3d étant donne qu'ils sont identiques aux registres à décalage ssUKR, 1UKR et 2UKR du registre 350.Le registre a décalage a 4 étages 3LKR se compose d'une bascule à verrouillage à trois paires d'entrées 402 constituant le premier étage et connectée a la sortie de la bascule 390 du dernier étage du registre à décalage de 3UKR, et de trois bascules à verrouillage à deux paires d'entrées, telle la bascule à verrouillage 408 constituant le dernier etage du registre 3LKR, représentées de façon détaillée sur la figure 3d. Ainsi, pour les besoins du chargement, l'ensemble des registres UKR 350 et LKR 500 peut être considéré comme composé de 7 registres à décalage à 8 étages pour l'emmagasinage des bits de la clé de chiffrement.
Comme le montrent les figures 3b à 3d et le diagramme des temps de la figure 7a, pendant le cycle ss, lorsqu'un multiplet de bits valides de la clé de chiffrement est appliqué aux registres UKR 350 et LKR 400 par l'intermédiaire de l'unité P 300, les signaux sont appliqués aux lignes LDK (G3) et LDK (G4) connectées aux premiers étages des registres à décalage UKR, IUKR, 2UKR, 3UKR, LKR, 1LKR et 2LKR, provoquant ainsi le chargement du premier multiplet de 7 bits de la clé de chiffrement dans les premiers étages de chacun des 7 registres à décalage des unités 350 et 400, par exemple dans les bascules à verrouillage 352, 368, 384 et 402.
Pendant le cycle 1, le second des 8 multiplets de 7 bits de la clé de chiffrement est applique au premier étage de chacun des 7 registres à decalage des unités 350 et 400 et chargé dans ceux-ci. Simultanément, le contenu précédent de ces étages, c'est- -dire le premier des 8 multiplets de 7 bits, est décale d'une position de bit par des signaux appliqués aux lignes SR ( G3) et LDR qui sont connectées au second étage de chacun des registres à décalage 0UKR, 1UKR, 2UKR, 3UKR, OLKR, 1LKR et 2LKR.
Le temps de résolution dans la bascule à verrouillage de n'importe lequel des étages est suffisant pour permettre l'exécution de l'opération de décalage avant qu'un changement quelconque ne se produise à la sortie de la bascule à verrouillage de l'étage précédent.
Pendant le cycle 2, le troisième des 8 multiplets de 7 bits de la clé de chiffrement est charge dans les premiers étages des registres à decalage des dispositifs UKR 350 et LKR 400. Simultanément, le contenu précédent du premier et du second étage, c'est-à-dire le second et le premier des 8 multiplets de 7 bits, respectivement, est décalé d'une position de bit par des signaux appliqués aux lignes SR et LDK qui sont connectées au second étage et au troisième étage des registres a decalage UKR, 1UKR, 2UKR, 3UKR, LKR, 1LKR et 2LKR.
Pendant les cycles 3 et 4, le quatrieme et le cinquième des 8 multiplets de 7 bits de la clé de chiffrement sont successivement chargés dans le premier étage de chacun des 7 registres a décalage des dispositifs 350 et 400 cependant que le contenu de ces derniers est décalé d'une position de bit. Toutefois, on notera, en se reportant aux figures 3c et 3d, que pendant le cycle 4, le bit du dernier étage du registre 3UKR est transféré au premier étage du registre à décalage 3LKR.Pendant les cycles 5, 6 et 7, les multiplets restants de 7 bits de la clé de chiffrement sont appliques, un multiplet de 7 bits à la fois, au premier étage de chacun des registres à décalage UKR, 1UKR, 2UKR, 3UKR, LKR, 1LKR, et 2LKR des dispositifs 350 et 400. Etant donné que les signaux présents sur les lignes LKR et t > sont appliqués au premier étage des registres à décalage et que les signaux presents sur les lignes SR et tR sont appliqués aux étages restants de chacun des registres à décalage, pendant chacun des cycles 5, 6 et 7, les bits de la clé de chiffrement sont décales d'une position de telle sorte qu'à la fin du cycle 7, les registres UKR 350 et UKR 400 contiennent deux moitiés de la clé de chiffrement appliquée.Lors de l'opération de chargement, ces deux derniers registres exécutent effectivement une conversion serie/parallele telle que les 8 multiplets de 7 bits de la clé de chiffrement, qui se trouve alors emmagasinée dans les registres 350 et 400, puissent être considérés comme deux moitiés parallèles de 28 bits.Les tableaux 1 et 2 ci-après montrent la répartition des bits de clé de chiffrement dans les registres UKR 350 et LKR 400: TABLEAU 1 REPARTITION DES BITS DE LA CLE DANS LE REGISTRE UKR Positions UKR- Bits de la clé O - 7 56 48 40 32 24 16 8 0 8 - 15 57 49 41 33 25 17 9 1 16 - 23 58 50 42 34 26 18 10 2 24 - 27 59 51 43 35 TABLEAU 2 REPARTITION DES BITS DE LA CLE DANS LE REGISTRE LKR Positions LKR Bits de la clé O - 7 62 54 46 38 30 22 14 6 8 - 15 61 53 45 37 29 21 13 5 16 - 23 60 52 44 36 28 20 12 4 24 - 27 27 19 11 3 On se reportera à présent aux figures 3a et 7a.Comme le montrent ces figures, les registres UDR 200 et LDR 250 se composent chacun de 32 étages comportant respectivement les bascules bistables UDR à 31UDR, et LDR à 31LDR. Pendant le cycle 8, les signaux sont appliqués aux lignes IBT et tEt pour provoquer un transfert parallèle des 32 bits de données qui se trouvent dans la mémoire tampon UIB 100 et des 32 bits de données qui se trouvent dans la memoire tampon LIB 150 aux registres UDR 200 et LDR 250, respectivement. Ainsi, les 64 bits du bloc de données sont répartis de la façon ci-après dans les registres 200 et 250.
Pendant le début de ce travail, le piston compresseur 4 amorce son mouvement de retour vers l'avant et libère, par conséquent, la balle de fourrage 3.