- REV-ENDICATIONSo - .31spositif de calcul comprenant une seule mémoire extér6ure, aracterise en ce qugil comporte des première et seconde unités cent. aies de traitement formées respectivement sur une seule plaquette de matière semi-conductrice, chaque unité de traitement ayant un cycle de fonctionnement qui comprend une première partie pendant laquelle l'unité de traitement à accès à ladite mémoire extérieure et une seconde partie pendant laquelle des données sont traitées par l'unité centrale de traitement, chaque unité centrale de traitement comportant un registre accumulateur destiné à mémoriser les résultats du traitement des données, ledit dispositif de calcul comportant également un dispositif destiné à synchroniser le fonctionnement desdites première et seconde unités centrales de traitement de manière que ladite première partie de ladite première unité se déroule simultanément avec ladite seconde partie de ladite seconde unité, et un circuit d'interface connecté auxdites première et seconde unités de traitement de manière à relier des entrées extérieures auxdites unités de traitement et à fournir les sorties du dispositif. 2 - Dispositif de calcul selon la revendication 1, caractérisé en ce qu'il comporte un dispositif de mémorisation de données, connecté à chacune desdites première et seconde unités de traitement t audit circuit d'interface et destiné à mémoriser l'instruction exécutée par son unité de traitement associée et à mémoriser sélectivement le contenu dudit registre. 3 - Dispositif de calcul selon la revendication 2, caractérisé en ce que ladite mémoire extérieure consiste en une mémoire à accès direct. 4 - Dispositif de calcul selon la revendication 1, caractérisé en ce que ledit dispositif de synchronisation comporte un dispositif de commutation destiné à placer une unité centrale de traitement dans une position d'attente à la commande d'un premier signal d'entrée sélectionnant ladite autre unité centrale de traitement pour accéder à ladite mémoire extérieure, un dispositif de détection relié auxdites première et seconde unités centrales de traitement et destiné à délivrer un signal d'autorisation à ladite autre unité de traitement en réponse au passage de ladite première unité de traitement dans le mode d'attente et un circuit logique qui, à la fin de la première partie du cycle de fonctionnement de ladite autre unité centrale de traitement, autorise ladite première unité centrale de traitement à passer dans un état de disponibilité pendant la seconde partie du cycle de fonctionnement de ladite autre unité centrale de traitement. 5 - Dispositif de calcul selon la revendication 1, caractérisé en ce que ledit circuit d'interface comporte une ligne de jonction en parallèle qui interconnecte lesdites unités centrales de traitement et ladite mémoire, un dispositif destiné à détecter la courant de sortie desdites unités centrales de traitement et de la mémoire extérieure et à amplifier ce courant jusqu'à des niveaux compatibles avec des circuits logiques transistor/transistor, appliqués sur ladite ligne de jonction vers ladite mémoire et lesdites unités centrales de traitement. 6 - Procédé de commande d'un dispositif de calcul entièrement synchrone qui comporte une mémoire extérieure que se partagent des première et seconde unités centrales de traitement ayant chacune un cycle d'opération comprenant une première partie pendant laquelle l'unité centrale de traitement peut accéder à ladite mémoire et une seconde partie pendant laquelle l'unité centrale de traitement traite les données reçues pendant la première partie, lesdites unités de traitement et la mémoire étant interconnectées par une ligne de jonction commune en parallèle, procédé caractérisé en ce qu'il consiste à synchroniser le fonctionnement desdites première et seconde unités centrales de traitement de manière qu'elles soient complètement déphasées et a exécuter simultanément des programmes séparés respectivement dans lesdites première et seconde unités centrales de traitement. 7 - Procédé selon la revendication 6, caractérisé en ce que la synchronisation du fonctionnement desdites première et seconde unités centrales de traitement consiste à faire passer la première unité de traitement clams un mode d'attente en réponse à un signal qui sélectionne ladite seconde unité de traitement pour accéder à la mémoire, à détecter le moment oit ladite première unité de traitement entre dans ledit mode 8 - Procédé selon la revendication 7, caractérisé en ce qu'il consiste également à détecter le courant de sortie de ladite ligne de jonction provenant desdites unités de traitement ou de la mémoire, à amplifier ledit courant jusqu'à des niveaux compatibles avec des circuits logiques transistor/transistor et à appliquer lesdites tensions sur ladite ligne de jonction vers les entrées de ladite mémoire ou desdites unités centrales de traitement. 9 - Dispositif de calcul selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comprend un circuit rythmeur associé à l'unité centrale de traitement entièrement synchrone dudit dispositif de calcul et destiné à synchroniser des signaux asynchrones avec le fonctionnement de l'unité centrale de traitement, ce circuit rythmeur comportant un dispositif destiné à détecter la présence dudit signal asynchrone et à produire une seule impulsion de sortie en réponse à ce signal, un dispositif de mémorisation destiné à recevoir ladite impulsion de sortie et à la mémoriser jusqu'à l'apparition d'un intervalle de temps prédéterminé de ladite unité centrale de traitement et un circuit logique connecté audit dispositif de mémorisation et destiné à recevoir ladite impulsion mémorisée de manière à synchroniser ledit signal avec un intervalle de temps déterminable de ladite unité centrale de traitement. 10 - Dispositif de calcul selon la revendication 9, caractérisé en ce que ledit dispositif de détection consiste en un détecteur de flanc qui détecte une transition de niveau logique et qui produit une seule impulsion de sortie en réponse à cette transition. 11 - Dispositif de calcul selon l'une quelconque des revendications 1 à 5, 9 et 10, caractérisé en ce qu'il comprend un circuit d'interruption associé à l'unité centrale de traitement entièrement synchrone dudit dispositif de calcul et destiné à interrompre sélectivement le fonctionnement normal de l'unité centrale de traitement, ce circuit d'interruption comportant un dispositif qui produit une seule impulsion de sortie à la réception d'un signal aléatoire indiquant que le fonctionnement de l'unité centrale de traitement doit être interrompu, un dispositif qui mémorise ladite impulsion de sortie jusqu'à ce que l'unité centrale de traitement atteigne un point prédéterminé de son cycle de fonctionnement où une interruption peut être confirmée et un réseau logique programmable qui recroit lesdites impulsions de sortie et qui, à un instant déterminé pendant le cycle de fonctionnement de l'unité centrale de traitement, délivre un signal de sortie qui provoque l'arrêt du cycle normal de fonctionnement de ladite unité centrale de traitement et permet l'introduction d'instructions extérieures sans destruction du contenu de l'unité centrale de traitement. 12 - Dispositif de calcul selon l'une quelconque des revendications 1 à 5 et 8 à 11, caractérisé en ce qu'il comprend un circuit permettant l'utilisation d'une mémoire à accès direct ou d'une mémoire séquentielle sans modification des circuits extérieurs, le dispositif de calcul comprenant une unité centrale de traitement combinée avec une mémoire extérieure, comportant une sortie d'autorisation lorsque la position de mémoire adressée correspond à la position voulue, un circuit rythmeur étant prévu pour produire séquentiellement et en permanence un premier signal central qui autorise ladite unité centrale de traitement à accéder à ladite mémoire extérieure et un second signal central qui autorise ladite unité centrale de traitement à traiter les données extraites de la mémoire pendant ledit premier signal central. 13 - Procédé de commande d'un dispositif de calcul qui comprend une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire qui sont connectées à ladite unité centrale de traitement par une ligne de jonction commune en parallèle, procédé caractérisé en ce qu'il consiste à transmettre séquentiellement des bits d'adresse d'ordre Inférieur, des données d'écriture, des bits d'adresse d'ordre supérieur, et des données de lecture sur une ligne de jonction commune en utilisant tous les canaux de ladite ligne de jonction en parallèle sans doubler ou tripler cette dernière en vue d'adapter l'étendue adressable dudit ensemble de mémoires extérieures utilisant ladite ligne de jonction commune pendant la durée du cycle de ladite unité centrale de traitement. 14 - Procédé selon la revendication 13, caractérisé en ce qu'il consiste également à décoder lesdits bits d'adresse d'ordre inférieur pendant la transmission desdits bits d'adresse d'ordre supérieur. 15 - Dispositif de calcul caractérisé en ce qu'il comprend une mémoire interne contenant une liste d'adresses de programme, dernier entré - premier sorti, et une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire, l'unité de traitement comprenant une partie commande, une unité arithmétique et logique fonctionnant en parallèle, un registre d'instructions et une mémoire à accès direct interconnectés par une ligne de jonction commune en parallèle, et en ce qu'il est prévu un premier groupe de registres de mémoire dynamiques à accès direct destinés à mémoriser les bits d'adresse d'ordre inférieur, un second groupe de registres de mémoire dynamiques à accès direct connectés respectivement audit premier groupe et destinés à mémoriser les bits d'adresse d'ordre supérieur, et un compteur statique bidirectionnel qui sélectionne respectivement dans lesdits premier et second groupes une paire destinée à fonctionner comme registre d'adresse de programme, les autres paires de registres desdits premier et second groupes constituant une liste d'adresses dernier entré - premier sorti, de manière qu'en réponse à un appel de sous-programme, ledit compteur progresse d'une unité dans un premier sens pour sélectionner une paire voisine de registres de données comme nouvelle adresse de programme, la paire précédente de registres de données mémorisant l'adresse pour une instruction de retour qui provoque la progression dudit compteur d'une unité dans le sens opposé. 16 - Dispositif de calcul comprenant une unité arithmétique et logique destinée à effectuer des opérations arithmétiques et logiques en réponse à des instructions codées, caractérisé en ce qu'il comporte un dispositif de décodage qui reçoit lesdites instructions codées et qui délivre plusieurs groupes de signaux de commande de sortie correspondant respectivement à l'opération arithmétique et logique qui doit être effectuée par le dispositif de calcul, et un seul circuit logique qui reçoit lesdits plusieurs groupes de signaux de commande et qui effectue sélectivement les opérations logiques correspondant à l'opération sélectionnée. 17 - Dispositif de calcul selon la revendication 16, caractérisé en ce que ledit circuit logique comporte plusieurs transistors à effet de champ et à électrode de commande isolée, interconnectés de manière à effectuer les opérations logiques d'addition, d'addition avec retenue, de soustraction, de soustraction avec retenue, de combinaison ET, de combinaison OU, de combinaison OU-EXCLUSIF et de comparaison. 18 - Dispositif de calcul selon la revendication 17, caractérisé en ce que lesdits transistors à effet de champ et à électrode de commande isolée constituent une première porte complexe OU-ET NON connectée audit dispositif de décodage de manière a inverser le second terme dans une opération de soustraction, une première porte logique NON-ET connectée i la sortie de ladite porte complexe de manière a effectuer une opération ET et à former le signal de production de retenue dans les opérations d'addition et de soustraction, une porte logique NI connectée à la sortie de ladite porte logique complexe de manière à effectuer une opération logique OU, une seconde porte correspondant à l'inverse d'une porte OU-EXCLUSIF connectée à ladite porte NI et à ladite porte logique complexe de manière à effectuer l'opération OU-EXCLUSIF et à produire un terme de propagation de retenue dans les opérations d'addition et de soustraction, une seconde porte logique NON-ET connectée à la sortie de ladite première porte NON-ET et à ladite porte NI de manière à commander les sorties des fonctions logiques OU et ET, une seconde porte correspondant à l'inverse d'une porte OU-EXCLUSIF connectée à la sortie de ladite porte NI et à la sortie de ladite première porte inverse d'une porte OU-EXCLUSIF de manière à commander la sortie de la fonction OU-EXCLUSIF et à former la sortie somme du bit associé de l'unité arithmétique et logique, et un circuit de retenue connecté à ladite première porte NON-ET de manière à produire une retenue dans un circuit de bit de l'unité arithmétique et logique et à propager une retenue entre les bits de l'unité arithmétique et logique dans les opérations d'addition, de soustraction et de comparai son. 19 - Dispositif de commande associé a une unité centrale de traitement synclirone ayant un cycle d'opérations comprenant un premier sous-cycle pendant lequel l'unité centrale de traitement peut accéder à une mémoire extérieure, et un second sous-cycle pendant lequel l'unité centrale de traitement traite les données et les instructions extraites de la mémoire, dispositif de commande caractérisé en ce qu'il comporte un circuit qui détermine les temps desdits premier et second sous-cycles et qui comprend un réseau logique programmable destiné à définir sélectivement la durée desdits sous-cycles, un dispositif de décodage d'instructions qui reçoit les instructions provenant de la mémoire extérieure et qui délivre des signaux de sortie correspondant à l'opération de traitement imposée par les instructions respectives, ledit dispositif de décodage comprenant un réseau logique programmable destiné à définir sélectivement l'opération de traitement résultant des instructions sélectionnées, un dispositif rythmeur de cycle connecté audit circuit et audit dispositif de décodage d'instructions et destiné à commander le nombre de cycles de traitement imposés par les instructions respectives, et un dispositif de commande de rythme qui reçoit des signaux d'entrée provenant dudit circuit, dudit dispositif de décodage et dudit dispositif rythmeur de cycle, et qui délivre des signaux de commande destinés à synchroniser le fonctionnement de l'unité centrale de traitement, ledit dispositif de commande de rythme comportant un réseau logique programmable destiné à définir sélectivement la séquence des opérations de l'unité centrale de traitement. 20 - Dispositif de commande destiné à une unité centrale de traitement synchrone selon la revendication 1, caractérisé en ce qu'il comporte un dispositif de décodage d'état destiné à déterminer l'état des opérations arithmétiques effectuées par ladite unité de traitement, par échantillonnage du niveau logique de bits déterminés dans l'accumulateur de ladite unité centrale de traitement, ledit dispositif de décodage d'état comprenant un réseau logique programmable destiné à définir sélectivement ceux des bits d'une instruction qui permettent une opération de décodage d'état. 21 - Procédé de fabrication de la partie de commande d'une unité centrale de traitement synchrone, qui comprend un circuit rythmeur d'état qui détermine une première partie d'un cycle de fonctionnement pendant laquelle seulement l'unité centrale de traitement peut accéder à une mémoire extérieure, et une seconde partie du cycle pendant laquelle l'unité centrale de traitement traite les données extraites de la mémoire, un circuit de décodage d'instructions destiné à produire des signaux de commande de l'unité centrale de traitement en fonction des instructions respectives que l'unité centrale de traitement peut exécuter, un rythmeur de cycle connecté audit dispositif de décodage d'instruction et qui commande le nombre de cycles imposés par une instruction déterminée, un circuit de commande de rythme déterminant l'état du registre accumulateur de l'unité centrale de traitement après une opération arithmétique, procédé caractérisé en ce qu'il consiste à former un premier réseau logique programmable faisant partie dudit circuit rythmeur d'état, et à définir sélectivement les portes dudit réseau de manière à commander la durée de ladite première et de ladite seconde partie dudit cycle de fonctionnement de l'unité centrale de traitement. 22 - Procédé selon la revendication 21, caractérisé en ce qu'il consiste également à former un second réseau logique programmable faisant partie dudit circuit de décodage d'instructions, et à définir sélectivement les portes dudit second réseau de manière à commander sélectivement les signaux de sortie produits en réponse à un code d'instructions donné. 23 - Procédé selon la revendication 22, caractérisé en ce qu'il consiste également à former un troisième réseau logique programmable faisant partie dudit circuit rythmeur de cycle et à définir sélectivement les portes dudit troisième réseau de manière à commander le nombre de cycles de l'unité centrale de traitement nécessaires pour un code d'instructions donné. 24 - Procédé selon la revendication 23, caractérisé en ce qu'il consiste également à former un quatrième réseau logique programmable faisant partie de ladite partie de commande de rythme et à définir sélectivement les portes dudit quatrième réseau de manière à commander les Séquence s de fonctionnement de ladite unité centrale de traitement synchrone. 25 - Procédé selon la revendication 24, caractérisé en ce qu'- il consiste également à former un cinquième réseau logique programmable faisant partie dudit circuit de décodage d'état, et à définir sélectivement les portes dudit cinquieme réseau de manière à commander ceux des bits d'une instruction qui sont utilisés pour permettre une opération de décodage d'état. 26 - Circuit de détermination de la parité entre plusieurs signaux logiques, caractérisé en ce qu'il comporte une première paire de transistors à effet de champ connectés en série entre un premier point et une première source de tension d'horloge, lesdits transistors comportant des électrodes de commande destinées à recevoir le premier signal logique et le complément d'un second signal logique, une seconde paire de transistors à effet de champ connectés en série entre ledit premier point et ladite première source d'horloge, ladite seconde paire de transistors comportant des électrodes de commande destinées à recevoir le complément dudit premier signal logique et ledit second signal logique, et un dispositif destiné à précharger ledit premier point à une tension négative de référence simultanément à l'application dudit premier et dudit second signal, de manière que si lesdits premier et second signaux ont des niveaux logiques opposés, ledit point soit déchargé et qu'un niveau logique l correspondant à une imparité soit produit audit point. 27 - Circuit selon la revendication 26, caractérisé en ce que ledit dispositif destiné à précharger ledit premier point comporte un transistor à effet de champ connecté entre ledit point et ladite tension négative de référence, l'électrode de commande dudit transistor étant connectée à ladite première source de tension d'horloge. 28 - Circuit selon la revendication 27, caractérisé en ce qu'il comporte une troisième paire de transistors à effet de champ connectés en série entre un second point et ladite première source d'horloge et comportant respectivement des électrodes de commande qui reçoivent ledit premier et ledit second signaux logiques, une quatrième paire de transistors à effet de champ connectés en série entre ledit second point et ladite première source d'horloge et comportant respectivement des électrodes de commande qui reçoivent les compléments dudit premier et dudit second signaux logiques et un dispositif destiné à précharger ledit second point à une tension négative de référence simultanément à l'application desdits premier et second signaux de manière que si lesdits premier et second sigriaux présentent les mêmes niveaux logiques, le second point soit déchargé et qu'un niveau logique 1 correspondant à la parité soit produit audit second point. 29 - Circuit de parité selon la revendication 28, caractérisé en ce que ledit dispositif destiné à précharger ledit second point comporte un second transistor à effet de champ à électrode de commande isolée connecté entre ledit second point et ladite source de tension de référence, ledit second transistor comportant une électrode de commande connectée à ladite source d'horloge. 30 - Circuit de parité selon la revendication 29, caractérisé en ce qu'il comporte un neuvième et un dixième transistors à effet de champ comportant chacun une électrode connectée en commun audit premier point et une autre électrode connectée respectivement au troisième et au quatrième points, lesdits neuvième et dixième transistors comportant respectivement des électrodes de commande destinées à recevoir le troisième signal d'entrée et le complément dudit troisième signal, un onzième et un douzième transistors à effet de champ comportant chacun une électrode connectée en commun audit second point et une autre électrode connectée respectivement audit troisième et quatrième point, lesdits onzième et douzième transistors comportant respectivement des électrodes de commande destinées à recevoir le complément dudit troisième signal et ledit troisième signal, et un dispositif destiné à précharger lesdits troisième et quatrième points à une tension négative de référence simultanément à l'application dudit troisième signal de manière que l'un ou l'au- tre dudit troisième ou dudit quatrième points soit déchargé sélectivement en réponse au niveau logique dudit troisième signal, ledit point déchargé correspondant respectivement à l'imparité et à la parité. 31 - circuit de propagation de retenue destiné à une unité arithmétique et logique d'un calculateur qui produit un signal logique de retenue à la suite d'opérations d'addition et de soustraction, caractérisé en ce qu'il comporte un dispositif destiné à précharger les bornes du signal de retenue de l'unité arithmétique et logique à une tension de référence pendant une phase d'un signal d'horloge et un dispositif qui décharge sélectivement lesdites bornes en fonction du niveau logique dudit signal de retenue. 32 - Circuit de détection d'un signal de sortie sur une ligne de jonction et de production d'un signal de tension d'entrée pour ladite ligne de jonction, destiné à un dispositif de calcul qui comprend une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire qui sont connectées à ladite unité centrale de traitement par une ligne de jonction commune en parallèle qui transmet séquentiellement des bits d'adresse d'ordre inférieur, des données d'écriture, des bits d'adresse d'ordre supérieur, et des données de lecture, circuit caractérisé en ce qu il comporte un premier circuit logique destiné à produire un courant sur lu nue de jonction pendant une première phase d'une horloge et provenant d'une source de données pouvant être sélectionnée, un dispositif de détection de courant sur ladite ligne de jonction pendant ladite première phase, un circuit basculeur commandé par la sortie dudit dispositif de détection, ledit circuit basculeur étant préparé pendans ladite phase et excité à la fin de ladite phase dans un état déterminé en fonction de ladite sortie, une porte logique destinée à recevoir la sortie dudit circuit basculeur et comportant une borne de commande qui reçoit une seconde phase de ladite horloge, ladite porte effectuant le transfert de ladite sortie du circuit basculeur pendant ladite seconde phase, un dispositif connecté à ladite porte et à ladite ligne de jonction, et destiné à produire un signal de tension sur ladite ligne de jonction en fonction du niveau de sortie de ladite porte logique et un second circuit logique commandé par ladite seconde phase et destiné à transférer ledit signal de tension vers une destination de données pouvant être sélec tionnée. 33 - Circuit selon la revendication 32, caractérisé en ce que ledit premier et ledit second circuits logiques sont constitués par des transistors à effet de champ et à électrode de commande isolée dont les électrodes de commande reçoivent respectivement ledit premier et ledit second signaux d'horloge. 34 - circuit selon la revendication 33, caractérisé en ce que ledit dispositif de détection de courant sur ladite ligne de jonction est constitué par un amplificateur différentiel comportant une première résistance connectée à une première source de polarisation. 35 - Circuit de précharge de la ligne de jonction d'un dispositif de calcul pendant une phase de fonctionnement et de décharge sélective de ladite ligne de jonction pendant l'intervalle entre ladite première phase et une seconde phase en fonction de signaux d'entrée provenant d'éléments fonctionnels d'une unité centrale de traitement, interconnectés par ladite ligne de jonction, dans un dispositif de calcul qui comprend une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire, ladite unité centrale de traitement comportant, sur une seule plaquette, une unité arithmétique et logique fonctionnant en parallèle, une unité de mémoire à accès direct, un registre d'instructions et un circuit de commande interconnectés par ladite ligne de jonction commune en parallèle, circuit de précharge caractérisé en ce qu'il comporte une première et une seconde portes de transfert connectées en série entre ladite ligne de jonction et la masse et comportant respectivement des électrodes de commande, ladite première porte étant connectée à ladite ligne de jonction, un premier circuit logique destiné a relier une première source de tension à ladite ligne de jonction pendant une première phase d'une horloge de manière à précharger ladite ligne à ladite tension, un second circuit logique destiné à transférer un signal d'entrée correspondant au niveau logique voulu sur ladite ligne à ladite électrode de commande de ladite seconde porte pendant ladite première phase, un circuit logique connecté à la borne de commande de ladite première porte, commandé par ladite première phase de manière à polariser ladite première porte de transfert dans un état non conducteur pendant la durée de ladite première phase, et un dispositif destiné à décharger sélectivement ladite ligne de jonction à la fin de ladite première phase. 36 - Unité centrale de traitement d'un dispositif de calcul, intégrée monolithiquement sur une simple plaquette, caractérisée en ce qu'elle comporte une ligne de jonction en parallèle, un circuit d'interface connecté à ladite ligne de jonction de manière à transmettre des données entre ladite ligne de jonction et des circuits extérieurs, un registre d'instructions connecté à ladite ligne de jonction et destiné à recevoir les instructions transmises par cette dernière, une unité arithmétique et logique fonctionnant en parallèle connectée à ladite ligne de jonction, une mémoire à accès direct constituant plusieurs registres de données connectés sur ladite ligne de jonction, et un circuit de commande connecté audit registre d'instruction et à ladite ligne de jonction, ledit circuit de commande synchronisant le fonctionnement de ladite unité centrale de traitement de manière à commander l'utilisation séquentielle de ladite ligne de jonction entre ledit registre d'instructions, ladite unité arithmétique et logique et ladite mémoire à accès direct. 37 - Unité centra