INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le marqueur zéro indique que toutes les entrées de l'unité arithmétique sont au niveau logique O; c'est-à-dire que les bits O à 7 sont tous des 0. Par exemple, dans le cas où les bits O à 7 sont des 0, un signal logique 1 est présent sur ces fils puisque la ligne de jonction 25 est inversée. Cela permet à la porte NON-ET 710 de délivrer un signal logique 0 à sa sortie. Cette sortie au niveau logique 0 est inversée par l'inverseur 712 qui applique un signal de niveau 1 à une entrée de la porte ET 714. L'autre entrée de la porte ET 714 est également au niveau logique 1 lorsque le signal de commande *+ CZSP est vrai. La sortie de la porte ET 714 est donc à l'état logique 1 de Sorte que la sortie de la porte NI 716 est au niveau logique 0. Pendant la phase 2 de l'horloge, le signal de sortie O de la porte NI 716 est inversé par l'inverseur 718 de manière que te marqueur Z soit au niveau logique 1. De même, il est visible que si l'un ou plusieurs des bits O à 7 de la ligne de jonction sont des 1 et non des 0, la sortie de la porte NON-ET 710 est au niveau logique 1 et le niveau du marqueur Z est 0.
Le marqueur de parité indique qu'il existe un nombre impair de bits 1 dans la sortie à huit bits de l'unité arithmétique. Les détails du circuit de parité en lui-même ont été décrits en regard de la Fig. 20. Le circuit logique destiné a delivrer le signal de parité P en réponse au passage à l'état logique 1 du signal de commande # CZSP est semblable à celui décrit en regard des marqueurs de signe et de 0.
Le marqueur de retenue est mis à jour si une retenue apparaît au bit 7 de l'unité arithmétique. Le marqueur de retenue est également mis à jour pour une instruction de décalage à droite ou de décalage à gauche. Les autres marqueurs ne sont pas affectés. Une opé- ration de décalage à gauche indique le bit de plus petit poids de la sortie à huit bits après le décalage. Un décalage à droite indique le bit de plus grand poids de la sortie à huit bits. A titre d'bxem- ple, le signal de commande # SLC est l'inverse du signal de commande *LFT qui commande une opération de décalage à gauche. Le rôle de ce signal a été décrit en regard de la Fig. 18. Lorsque le signal *LFT passe à l'état logique 1, cela produit une commande de décalage à gauche. Le signal de commande SLC est donc à l'état logique 0. L'état logique O est appliqué à une entrée de la porte NI 722. Il est visible que l'autre entrée de la porte NI 722 échantillonne le bit de plus petit poids, ou bit 0, de la ligne de jonction 25. Si ce bit est un 1, il est représenté sur le fil O de la ligne de jonction par un état logique O puisque la ligne est inversée. Le signal logique O ouvre la porte NI 722 qui délivre un signal logique 1 à sa sortie.
Ce signal est prélevé par la porte OU 724 qui délivre un signal de retenue du niveau logique 1. De même, il est visible que la porte NI 726 échantillonne le bit de plus grand poids, c'est-à-dire le bit 7 de la ligne de jonction après une instruction de décalage à droite.
Le marqueur de retenue est également placé à l'état 1 si une retenue apparaît au bit 7 de l'unité arithmétique. Dans ce cas, un signal logique 1 est appliqué à l'entrée de l'inverseur 725. Ce signal est transféré pendant la phase 1 à une entrée de la porte NI 730 qui produit un niveau logique O à cette entrée0 La sortie de la porte NI 730 est au niveau logique 1 si son autre entrée est au niveau logique 0. La Fig. 17 montre que l'autre entrée de la porte NI 730 est à l'état logique O dans le cas où les bits d'instruction I3, I4 et I5 sont respectivement 110, 010, 100 ou 111, codes correspondant aux opérations arithmétiques OU, soustraction, NON-ET et comparaison, c'est-à-dire OR, SU, ND et CP. La sortie au niveau 1 de la porte NI 730 est inversée en 732 de manière à appliquer un signal logique O à l'entrée de la porte NI 734. L'autre entrée de la porte NI 734 reçoit l'inverse du signal de commande * CZSP. Lorsque ce signal de commande passe à l'état logique 1, son inverse à l'état logique 0 est appliqué à la porte NI 734 qui délivre un signal logique 1 à sa sortie. Ce signal de sortie 1 est prélevé par la porte OU 724 qui délivre un marqueur de retenue au niveau logique 1. Ce signal est appliqué à la partie commande de l'unité arithmétique et logique de la Fig. 17 afin de produire le signal Cin. Il est visible que la valeur de Cin est zéro lorsque le marqueur de retenue est au niveau logique 1, que le bit d'instruction I3 est à 1 et que le bit d'instruction I5 est à 0. Le signal C@ est appliqué à une entrée de 5 in l'unité arithmétique décrite en regard de la Fig. 19.
Relais à deux contacts travail et un contact repos (fig.24). Utilisation t commande des remises à zéro (MN) des compteurs (fig.17, fig.I8, fig.19, et fig.20), et du compteur-créditeur (fig.22). Le relais (fig.24) est enclen ché par l'impulsion de coïncidence provenant du commutateur (fig.23). Con densateur chimique (I6) : 10 microfarads, 40 V, Utilisation : déclenchement retardé du relais (fig.24). Bobine (36) I000 ohms du relais (fig.24).
Unité d'alimentation (fig.25), caractéristiques d'entrée : tension alternative II0- 220 V. Caractéristiques de sortie t tension continue ET 24 V, IA ; HT 250 V, I00 mA ; masse commune (-BT- HT) tension alternative IIO V 60 W. Condensateur du filtrage (I8) - 500 microfarads 50 V. Résistance ajustable (I9) I000 ohms (filtrage). Pont redresseur (20j 2 A. Pont re dresseur (21) 0, 5 A.
Image du lilm positif I6 mm (fig.26). Perforation du film (85) (entraînement du débiteur 27 (fig.5). Test (86) (une question et cinq répon- ses.). Grille verticale de présélection "disciplines" (87). Plage blan che (de la grille verticale) correspondant è "non coïncidence" (88). Plage noire correspondant N "coTncidence" (89). Grille horizontale de sélec- tion "réponse" (90). La plage blanche correspond à une "coïncidence".
La figure 27 représente le synoptique de logique et de réajisation.
L'ensemble est un dispositif visuel, qui a la fonction de projeter une série de "questions-test". L'appareil peut être utilisé dans le domaine ps@- chotechnique, pédagogique et autres examens-test. Deux ou plusieurs candidats ont la possibilité d'opérer simultanément sur le mgme appareil. Ia pré- sélection et la recherche d'une discipline ainsi que la sélection d'une réponse sont à système optoélectronique. Des compteurs d'affichage numérique (tube à cathodes froides) donnent les résultats des tests.
L'invention est du domaine des codeurs pour la transmission par impulsions codes (M.I.C.). Elle concerne un codeur M.I.C. à grande vitesse fournissant directement, à partir d'un niveau d'entrée analogique échantillonné couvrant une échelle de onze chiffres binaires (O à 2047], un codage comprimé selon une loi logarithmique normalisée par la Conférence Européenne des Administrations des P et T CcEPT), couvrant une échelle de sept chiffres binaires CD à 127).
L'application principale est la transmission téléphonique.
La présente invention se rapporte au problème du codeur à fonctionnement rapide pour signaux analogiques se présentant sous forme de prélèvements impulsifs, destiné principalement aux systèmes téléphoniques à modulation en impulsions codées (M.I.C.).
On sait que, pour des raisons de rapport signal/bruit, la dynamique admise par un système de transmission est sensiblement plus réduite que celle des sons naturels, vocaux ou autres, ce qui a donné naissance à des dispositifs analogiques de compression des niveaux à l'émission, en connexion avec une expansion symétri- que à la réception.
Dans le domaine de la modulation en impulsions codées, la normalisation actuellement adopte sur la proposition de la CEPT utilise une loi de compression logarithmique permettant de faire une compression numérique à l'démission et une expansion numérique symétrique à la réception. La caractéristique de compression est donnée par les relations suivantes Soit E la tension d'entrée maximale pour laquelle il n'y a pas de limitation max de crête E la valeur instantanée de la tension d'entrée x = E le niveau normé i B = n9goXre d'échelons de quantification de part et d'autre du point milieu de la gamme ; i = rang de l'échelon de quantification à partir du milieu de la gamme.
On pose y = La caractéristique de compression est définie par les relations suivantes E y= Ax O A I E/A - I max 1 + Log A (Log = logarithme népérien). A = 87,6 il existe de nombreuses versions du codeur MIC linéaire. Ils fonctionnent en général par comparaison du niveau échantillonné d'entrée avec le niveau milieu de gamme, niveau de référence N0. si le niveau est inférieur à NO, on le double o et on le compare à nouveau à No etc. ; si le niveau présenté N est supérieur au niveau N0. on double la différence N - N et on recommence la comparaison.Une o o des variantes les plus rapides de ce types de modulateur MIC est décrite dans ze brevet français n0 1 56S 669.
A partir d'un tel codeur linéaire, il faut appliquer la loi de compression ci-dessus pour obtenir le code normalisé. Cela peut se faire par des moyens numériques. Mais à partir d'un codeur rapide on aboutit ainsi à des temps de codage relativement longs. Si on ambitionne des cadences de codage de plus de 10 mégabits, un tel procédé est inapplicable.
L'invention parvient à fournir un codage à cette cadence élevée par un ensemble d'étages présentant à leurs sorties un ensemble de grilles de niveaux matérialisant directement la loi de compression normalisée, ce qui fait qu'en appliquant le niveau échantillonné à l'entrée de l'appareil, on recueille à la sortie de chaque étage les chiffres binaires respectifs codant ledit niveau selon ladite loi. L'information s'écoule dans un seul sens sans processus récurrent. La seule limitation de vitesse est donnée par le-temps de transit de chaque étage, mais ce temps peut être réduit à une valeur très faible (10 nus).
DESCRIPTION La figure I est un graphique qui montre la loi de compression effectivement suivie La figure 2 est un tableau de valeurs numériques La figure 3a est le schéma d'un organe fondamental, et les figures 3b à 3d servent à comprendre le fonctionnement de l'organe fondamental ; La figure 4 est un schéma d'une forme de réalisation de l'appareil de l'invention ;; La figure S est le schéma de principe du premier étage La figure 6 donne le schéma des étages 2 et 4 La figure 7 donne le schéma de l'étage 3 La figure 8 donne ie schéma des trois étages 5, 7, 9 J La figure 9 donne le schéma des deux étages 6 et 8 Les figures 10 à 18 sont des graphiques de diverses grandeurs électriques en fonction du signal d'entrée La figure 19 contient un ensemble de graphiques montrant comment s'effectue le codage.
La figure 20 est un tableau qui montre les valeurs des signaux binaires A, B, .... H entre O et 32.
FIGURE 1 - La figure I.est une courbe en ligne brisée qui constitue une approximation en sept segments de la loi de compression définie par les équations [13 et (2). La courbe est donnée pour une seule polarité des niveaux d'entrée.
Le fonctionnement du registre de mémorisation est le suivant.
Si le signal de commande gR passe à l'état logique 1, la porte complexe 110 qui comprend des portes NON-ET 110a, 110b et une porte NI 110c est ouverte par le signal BUS du fil d'entrée 0. La sortie peut être mémorisée au noeud de sortie de la porte logique 110 jusqu'à la phase 1 suivante du signal d'horloge. Pendant la phase 1, ce signal est transféré par la porte inverseuse 112. La sortie de la porte 112 est ramenée à la porte 1 lOb pendant la phase 2 si le signal de commande gR est à nouveau à l'état logique O; c'est-à-dire que si le signal ssR est à l'état logique 0, les deux entrées de la porte NON ET 110b sont à l'état logique 1 et font apparaître un état logique 0 à la sortie. Cet état logique O est inversé par la porte 112 et recirculé. Ce transfert se poursuit jusqu'à ce que le signal de commande ssR revienne à nouveau à l'état logique 1. L'inverseur 113 inverse le signal BUS sur la ligne de jonction interne 25 de Sorte qu un signal vrai est appliqué à la porte logique 110.
Le registre de mémorisation temporaire est également utilisé pour les instructions de décalage à droite et de décalage à gauche ou pour le fonctionnement normal. Cela est commandé par les signaux de commande *R, *RGT et *LFT. Si un décalage à droite est voulu, la donnée du fil O de la ligne de jonction est décalée sur le fil 1.
Pendant la phase 2 de l'horloge, après que le signal *RGT est passé à l'état logique 1, le décalage se produit de la manière suivante.
Le fil O de la ligne de jonction est décalé vers le fil 1 par décalage de la valeur logique de la sortie de l'inverseur 112 sur le fil 1 de la ligne de jonction quand le signal de commande de la porte 130 est à l'état logique 0. A titre d'exemple, si un signal vrai était présent sur le fil O de la ligne de jonction, il serait représenté par un état logique O puisque la ligne de jonction 25 est inversé. L'état logique serait présent à la sortie de l'inverseur 112 représentant la valeur vraie de la donnée. La porte NI 134a a donc une entrée provenant de la porte 130 à l'état logique O et une entrée à l'état logique 1 provenant de l'inverseur 112 et elle applique un état logique O au fil 1 de la ligne de jonction inversée, effectuant ainsi le décalage à droite.
De même, dans le cas d'un décalage à gauche, un signal d'entrée *LFT à l'état logique 1 produit un signal de Sortie sur la porte 132 qui est appliqué à l'une des entrées de la porte NI 134b. L'autre entrée de la porte NI 134b reçoit le signal de sortie de l'inverseur 112. La sortie de la porte NI 134b est connectée au fil 7 de la ligne de jonction. Dans le cas d'un décalage à gauche, le signal du fil O de la ligne de jonction est décalé sur le fil 7 de cette ligne.
Dans le cas du fonctionnement normal, l'entrée *R passant à l'état logique 1, produit un signal de sortie de la porte 128 qui est appliqué à la porte NI 134c. Cela fait recirculer sur le fil O la donnée du fil O de la ligne de jonction.
Les circuits d'adresse de programme sont également représentés sur la Fig. 18. Le signal destiné à augmenter l'adresse de programme est le signal de commande $+P. Ainsi que mentionné précédemment, ce signal est produit par le rythmeur d'état décrit en regard de la Fig. 8. Si le signal de commande # P est à l'état logique 0, la sortie de la porte NI 136 est à l'état logique 0. Les sorties des portes NON-ET 138, 140, 142, 144, 146, 148 et 150 sont à l'état logique 1 car le signe # P est inversé par l'inverseur 139. Cela assure que le complément de 1 est additionné par l'unité arithmétique. Il en est ainsi parce que les entrées de l'unité arithmétique (portes 136 à 150) sont des entrées inversées. L'accroissement a lieu pendant le sous-cycle d'appel (état 1) et le sous-cycle d'appel (état 3).
La sortie augmentée apparaît pendant les états S2 et S4 du souscycle d'appel.
La Fig. 19 représente en 67a le schéma des circuits d'un élément binaire de l'unité arithmétique. Les sept autres éléments binaires de l'unité arithmétique sont représentés sous forme de dia gramme de @7@ à @7@. D'unité arithmétique comporte des inverseurs représentés en 59, des portes complexes 61, des portes NON-ET 60, des portes NI 62, des portes 58 qui soit les inverses de portes OU EXCLUSIF, et des portes de transfert 63. Ces portes logiques sont interconnectées de manière qu'en réponse à un code prédéterminé des bits d'instruction Ig, 14 et I3, huit opérations arittlmétiques séparées puissent être effectuées. La manière selon laquelle ce circuit exécute une instruction d'addition est illustrée par la Fig. 22. Les circuits associés à l'instruction de soustraction et à l'instruction OU-EXCLUSIF sont représentés respectivement sur les Fig. 23 et 24.
Le fonctionnement du circuit d'un élément binaire de l'unité arithmétique et logique, destinés à exécuter une instruction d'addition sera maintenant décrit en regard de la Fig. 22. Si une instruction d'addition doit être exécutée, le signal de commande 152 est au niveau logique 0. Ce signal est désigné par SU + SB + CP + W. Il faut rappeler que ce signal est produit par le circuit de commande de l'unité arithmétique et logique décrit précédemment en regard de La Fig. 17. Cette figure montre que si les bits d'instruction I4 et I3 sont respectivement 000, le code correspond à l'addition (voir tableau V) et par suite, la sortie de la porte ET 96 est au niveau logique 0. Le signal de commande 152 est donc O lorsqu'une instruction d'addition doit être exécutée. De même, l'inverse du signal de commande 152, désigné par 154 sur la Fig. 22, est à l'état logique 1.
Le signa apparaître à la sortie de la porte OU 155b, un signal logique O qui est appliqué à une entrée de la porte NON-ET 74. En outre, une entrée de la porte OU 155a est à l'état logique 1, correspondant au signal de commande 154. L'autre entrée de la porte OU 155a est à l'état logique 1, correspond à la valeur vraie du bit X . Cela fait n apparaître à la sortie de la porte OU 155a un signal logique 1 qui est appliqué à une entrée de la porte NON-ET 74. La porte NON-ET 74 a donc une entrée O et une entrée 1, ce qui correspond à une sortie au niveau logique 1 qui est à son tour le niveau logique du bit Xn.
De la même manière, il est visible que si le bit Xn est un 0, un signal logique 0 apparaît à la sortie de la porte NON-ET 74.
L'inverse du CU-EXCLUSIF entre les bits X et Y peut être for n n mé par la porte 75 dont l'entrée reçoit le signal Xn prélevé à la sortie de l'inverseur 73b et le signal vrai Yn. La sortie de la porte 75 est désignée par XnO Yn. Cette sortie est une partie de la somme et de la retenue de la somme X et de la retenue C 4 La rete n nue sera d'abord examinée. La sortie de la porte 70 est la somme NON-ET de X et Y . Cette sortie est représentée par X .Y . Si ces n n n n bits X et Y sont tous deux à l'état logique 1, une retenue doit n n être produite. Il en est ainsi puisque les entres logiques 1 de la porte NON-ET 70 font apparaître une sortie logique O qui commande la porte de transfert 158, cette dernière produisant un signal de retenue (Cn) puisque la phase 2 de l'horloge est normalement au niveau logique 1. Si aucune retenue n'est produite, une retenue peut être propagée par l'inverse du OU-EXCLUSIF de X ou Y représenté n n par la sortie de la porte 75. Cela se produit parce que la sortie XnO Yn est transférée par la porte 76 vers la porte logique 160. La retenue se propage du point 92, par l'intermédiaire de la porte 160, vers le bit suivant C . L'entrée de la porte 82 peut être C 1 ou n n-i le résultat du terme NON-ET Xn-1 et Yn-1.
La somme Fn est exprimée par Fn = Xn # Yn + Cn-1; Cn = Xn#Yn + Cn-1 (Xn#Yn). La somme Fn peut être formée par la porte OU-EXCLUSIF inverse 78 et elle est le OU-EXCLUSIF de la retenue Cn-1 et du OU EXCLUSIF de X~ ou Y~. Le terme somme à la sortie de la porte 78 est n n passé sur la ligne de jonction si @ F apparaît à ce moment à la porte NON-ET 86.
La Fig. 23 montre le fonctionnement des circuits de l'unité arithmétrique et logique destinés à effectuer la soustraction. Ainsi que le montre le terme somme F n = Y OU # C 1, la différence est la même pour la soustraction que pour l'addition. La seule différence entre le fonctionnement de ces deux circuits est que l'entrée C de n l'équation de retenue est inversée. Cela apparaît à la sortie de la porte NON-ET 70 dont la sortie est désignée par Y n Xn Sinon le fonctionnement des circuits logiques de soustraction est le même que pour l'addition décrite en regard de la Fig. 22.
La solution tampon présente la composition suivante g/kg de la crbme acétate de sodium trihydraté 2,041 acide acétique glacial 0,05 eau distillée q.s. 487,0 Phase de dispersion de strontium-myxine On prépare une phase de dispersion de strontium-myxine présentant la composition suivante g/k % du poids total de crme- de la crème complexe strontium-myxine 5,5 0,55 solution tampon 100,0 10,0 acétate de strontium semihydraté 0,190 0,019 l'acétate de strontium semihydraté est dissous dans la solution tampon et traité avec le complexe strontium-myxine .On amène une sonde liée à un générateur de haute fréquence (par exemple "Sonifier" fabriqué par Branson Sonic Power) au contact du liquide et on la fait vibrer à des fréquences ultrasoniques (18-20 kilohertz) pendant environ 2 minutes. les agglomérats de strontium-myxine sont ainsi dispersés rapidement et complètement sous forne de fines particules dans la solution tampon . Cette dispersion est utilisée directement lors de la préparation de la crème.
Ensuite on prépare l'émulsion suivante Phase huilcuse g/k de crème % du poids total de la crème alcool stéarylique 170,0 17,0 vaseline perfecta 128,0 12p8 Myrj 52 66,0 6,6 Phase aqueuse g/kg de crème % du poids total de la crème propylèneglycol 137,5 13,75 solution tarpon 237,0 38,7 les deux phases sont chauffées séparément à environ 800.
La phase aqueuse est ajoutée à cette température, avec agitation constante, à la phase huileuse. L'émulsion crbmeuse obtenue est refroidie lentement, avec agitation, à 60-65 et traitée avec une solution tampon chauffée à 500 et contenant le Méthocel 4000 65 HG. (On prépare cette solution en mélangeant 6,3 g de Méthocel avec 150 g d'une solution tampon à 700 avec agitation rapide. 'a dispersion obtenue est maintenue à 50 pendant 12 heures pour l'hydratation du Méthocel.) La dispersion de strontium myxine est ajoutée, lorsque la crème atteint une température de 55-60 ou lorsque la crème se transforme peu à peu en pommade.
L'agitation est poursuivie jusqu'à refroidissement de la crème à la température ambiante.
Exemple 9 Complexe de 6-méthoxy-l-phénazinol-5,10-dioxyde-strontium, pommade pour l'administration externe, 0,51% g % du poids total de la pommade strontium-myxine 0,51 0,51 liquide cosmétique 687 léger 7,0 7,0 Ultima White Petrolatum U.S.P. 92,49 92,49 Le liquide cosmétique 687 léger est un hydrocarbure saturé très pur avec une chaîne de. carbone ramifiée avec 12 à 14 atomes de carbone.
Ultima White Petrolatum U.S.P. présente un point de fusion à 55-60 , une visquosité (Saybolt) à 990 de 60-66 et une consistance caractérisé@par une pénétration à 25 de 160-190.
Une dispersion de strontium-myxine est préparée par addition de 7 g de liquIde cosmétique 687 léger à 0,51 g de strontium-myxine micronisée.
Cette dispersion est ensuite ajoutée avec agitation à 92,49 g de Ultima White Petrolatum U.S.P. chauffé à 60-70 . Après mélange homogène avec le complexe strontium-myxine, la préparation est refroidie à la température ambiante.
L'invention concerne un procédé d'assemblage d'un récipient, tel que fAt métallique; elle concerne également le récipient ou le fAt sur lequel elle est appliquée.
Dans le cas de fAus métallinues, elle est applicable tant au fut à ouverture totale qu'au fAt à ouverture partielle dit fAt à bondes et pour le contenu de tous les produites: liquides, piteux ou pulvérulents.
I1 existe des procédés connus d'assemblage de fonds ou couvercles, tels que soudure, agrafage simple, double ou triple, collier muni de différents types de serrage: boulons, sauterelles, etc.., mais ces procédés sont, soit très coûteux, soit, malgré l'application d'un joint élastique, difficilement étanches lors des manutentions brutales auxquelles sont soumis les récipients, tels que fbts métalliques, lors de transport des produits.
Pour essayer de pallier cet inconvénient, les assemblages ont été parfois renforcés par des cornières ou des cercles trofi- lés, mais cette méthode est également très onéreuse.
L'invention a pour but un nouveau mode d'assemblage, de mise en oeuvre simple, permettant l'utilisation d'éléments constitutifs du récipient en matériau de faible épaisseur et offrant une garantie absolue de sécurité pour le transport des marchandises, même dangereuses.
De plus, ce procédé ne nécessite pas une opération destructive du récipient ou du fût lors du prélèvement des produits contenus; il est donc réutilisable. Il est en outre inviolable, sans intervention d'un système de plombage.
L'invention a également tour but d'abaisser le prix de revient des assemblages.
Â cet effet, l'invention est car ctérisée par le fait au'une matière de joint adhésive est introduite dans un espace ménagé sur le pourtour des différents éléments constitutifs du récipient, par exemple dans un fut métallique, entre au moins un fond et le corps du fut, ou entre un couvercle et le corps, pour en assurer l'assemblage.