INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
La Fig. Sa est un diagramme synoptique montrant les différentes interconnexions de la ligne de jonction interne 25 de l'unité centrale de traitement. Il ressort de cette figure, que le registre d'instruction 28, le mémoire interne à accès direct 40, le registre de mémorisation 54 et l'unité arithmétique et logique 52 sont toutes interconnectées avec la ligne de jonction 25. La sélection des différents registres de la mémoire interne à accès direct 40 est également illustrée en 41. Les registres à huit bits de la mémoire interne à accès direct sont d'une manière générale, de trois types. Ils comportent des registres universels de données A, B, C, D, E, H, L et M, des registres d'adresse à huis bits (PH) d'ordre supérieur, et des registres à huis bits (PL) d'ordre inférieur. En d'autres termes, seize registres à huit bits sont utilisés pour constituer les registres de mémorisation d'adresse. Un registre à huit bits d'ordre inférieur combiné avec un registre à huit bits d'ordre supérieur constitue un circuit d'adressage absolu d'une adresse de mémoire à seize bits. Deux de ces seize registres d'adresse à huit bits sont sélec tionnés par un compteur-décompteur de manière à fonctionner comme registre d'adresse de programme. Ces registres sont représentés en 41 par PH et PL. Les quatorze autres registres constituent une liste à décalage à sept niveaux, dernier rentré, premier sorti. L'un des registres universels, un registre d'adresse d'ordre supérieur ou un registre d'adresse d'ordre inférieur est sélectionné afin d'accéder à la ligne de jonction 25 en fonction du codage binaire des signaux d'entrée U et V. Celui des niveaux des registres qui est sélectionné dépend du codage du registre d'adresse. A titre d'exemple, si les signaux d'entrée U et V sont tous deux à l'état logique "1", et si le codage du registre d'adresse est 010, le registre universel C sera sélectionné. Dans un autre exemple, il sera supposé que U est au niveau logique "1" et V au niveau logique "1", et que le registre d' adresse contient un code 001. Cette situation conduit à la sélection du niveau 6 des bits d'adresse d'ordre supérieur. De même, si le signal U est au niveau logique "1" et V au niveau logique "1" et que le codage du registre d'adresse est 011, le registre d'adresse PL d' ordre inférieur est sélectionné. Dans le cas où U et V sont tous deux au niveau logique "1", c'est-à-dire dans le cas om aucun des registres d'adresse de données de la mémoire interne à accès direct n'est sélectionné, la première rangée de cellules de mémoire dynamique à accès direct est automatiquement rechargée. Cette opération sera décrite plus en détail en regard de la Fig. 25.
La Fig. 3b représente les portes logiques assurant les interconnexions de la ligne de jonction de l'unité centrale de traitement représentée sur la Fig. 3a. Le bloc 46 représente d'une manière générale l'une des huit lignes intérieures préchargées désignées par 25 sur la Fig. 3a. La précharge permet d'attaquer une capacité élevée en un temps extrêmement court. Pendant la première phase de l'horloge, la ligne est préchargée à un niveau de tension négative par le transistor 53 (en supposant qu'il s'agit de transistors à effet de champ à électrode de commande isolée du type à canal P). Pendant la seconde phase de l'horloge, la ligne 46 est déchargée conditionnellement. Les signaux d'entrée sur la ligne sont produits par des signaux de commande précédés par un astérisque. Un exemple d'un tel signal est le signal de commande # M qui alimente la ligne à partir de la mémoire tampon 45 entrée/sortie de l'unité centrale de traitement.
Le symbole $ indique des signaux qui échantillonnent la ligne de jonction et permettent l'échantillonnage des données dans les différentes sections de l'unité centrale de traitement. A titre d'exemple, un signal de ligne de jonction est produit par la porte NON-OU 47. ans un but explicatif, la logique positive sera utilisée dans les exemples décrits ci-après. i le signal M est à l'état logique "1", le signal d'entrée sur l'entrée/sortie 39 est transféré à la porte 47 lorsque la phase 1 de l'horloge passe au niveau logique "C". Pendant la phase 2 de l'horloge, le signal passe sur la ligne 46. di le signal # Yi passe au niveau logique 1, la ligne de jonction est échantillonnée et sa sortie est transférée à l'entrée/sortie 59.
Les autres sections qui ont connectes à la ligne de jonction comprennent le registre d'instruction représenté globalement en 28, et qui est commandé par des signaux de commande I et # 1. Les entrées # I@,45 permettent aux bits 3, 4 et 5 du registre d'instructions (I) d'être transférés sur la ligne de jonction lorsqu'une instruction de redémarre est exécutée. Le fonctionnement du registre d'instruction sera décrit en détail par la suite en regard e la Fig. 10.
Le registre d'instructions est couplé à la section 20 de commande de et de rythme et il délivre les différentes signaux de commande de la mémoire à accès direct de l'unité ar-thme-tique et es termes et @ de la ligne de jonction. Le bloc de commande et de rythme re çoit deux signaux d'entrée, le signal e demande d'interruption (IR) et le signal de disponibilité (RE). les cino signaux de sortie sont synchronisation (@Y),appel (FE), cycle (CY), accusé de réception d'interruption (IA), et mémorisation (ME). La section 20 de commande et de rythme délivre dix-huit sorties. Sept de ces sorties sont des signaux de commande de la mémoire à accès direct, trois sont des signaux #, par exemple ces signaux d'autorisation d'échantillonnage, et huit sont des signaux # ou signaux d'autorisation d'émission. Le fonctionnement logique de la section 20 de commande de rythme sera décrit ci-après en regard de la FIg.
La ligne de jonction est également couplée à un registre de me- morisation (R) dont un élément est représenté en 51 . Un registre de mémorisation temporaire est relié directement à la ligne de jonction et permet un décalage à droite ou à gauche, ou il applique une entrée à l'unité arithmétique 32. Les circuits logiques de décalage à gauche et à droite sont représentés respectivement par les blocs 57A et 7B. Le registre de mémorisation temporaire sera décrit ci-après en regard de la Fig. 18. unité arithmétique 32 reçoit une sortie provenant à la ol du registre de mémorisation temporaire 51 et de la ligne de Jonction 46. Lorsque l'unité arithmétique contient un résultat valable prove nant d'une opération arithmétique, le signal # F F est à l'état logi- que "1". Ce signal relie la ligne de jonction à l'unité arithmétique.
Ir On constate que El = = est une constance si Cr est constant
Si l'on suppose que la tension appliquée est V, on a, suivant la loi d'OHM
Si l'on remplace Ip par sa valeur on obtient E2 ;
Ensuite , du fait que El est constant ,# E = -# E2, et si l'on divise les deux termes par # Cp # E = - # E2 = - dE2 à la limite , lorsque # Cp # Cp Cp E2
O Si l'on différencie l'expression pour E2 par rapport à Cp on obtient
En récrivant et en substituant E = - E2 on a
Si l'on multiplie le numérateur et le dénominateur par (-j) on a dE =VWR dCp 2WCpR + J (W2Cp2R2- 1) Pour obtenir une expression de la sensibilité on doit considérer seulement la valeur de l'expression .L'expression est de forme A B +jC Dont la valeur est
On obtient ainsi
D'où :
Ii-ressort de cette équation que le pont peut être réalisé de façon à être à peu près indépendant de la capacité parasite pourvu que :: W2Cp2R2 1 On peut assurer de façon satisfaisante dans un mode de réalisation caractéristique que W2Cp2R2 représente moins de 1% du dénominateur .En pratique, W et Cp ne peuvent être modifiés facillement, mais on ne rencontre pas de grande difficulté pour choisir une valeur de R appropriée ainsi dans un exemple, W et Cp ont des valeurs de 400 KHz et 250 pF respectivement , de telle sorte que pour satisfaire à la condition du 1% on peut facilement déduire que R ne doit pas être supérieur à 1000 ohms .En utilisant un tel potit , des variations égales des valeurs de Cp et Cr résultant des capacités parasites laissent la sensibilité du pont à peu près inchangée .Ainsi, si le montage décrit est fabriqué en série et monté sur différents véhicules routiers, les variations inévitables des capacités parasites d'un véhicule à un autre n'affectent pas le fonctionnement du détecteur La sortie du pont est amplifiée par le circuit pseudo-symétrique à résistance cathodique commune T6,T7 ( "long tailed pair"), le gain à cet étage étant déterminé par le rapport des résistances R16 et R14, et par le rapport des résistances Rîl et R13.0n obtient une sortie du transistor T8 seulement lorsque les collecteurs des transistors T6 et T7 ont une tension qui diffère d'une valeur prédéterminée , qui est déterminée par le rapport des résistances RIl, R16. La diode Di absorbe la chute de tension base-émetteur du transistor T8 et assure que la tension différentieLle nécessaire est cpnstante avec la température . La résistance R12 travaille à la façon dtun montage à charge d'émetteur pour T8. Ainsi, la capacité de la sonde doit changer d'une quan tité définie fixée avant que soit fourni un signal de sortie, et c'est par suite de cette caractéristique que le condensateur de référence peut être constitué par les capacités parasites Si en fonctionnement la tension d'alimentation croît, la sortie de 1'oscillateur croit , mais cet-accroissement est com pensé par l'accroissement de la tension inverse appliquée au tran sistor T8 par les résistances R16 et Roll. Cette caractéristique assure que le circuit fonctionne dans une large gamme de tensions d'alimentation aux conducteurs 11,12. La sortie du transistor T8 est amplifiée par le transistor T9.
@ erjê CIRCUIT DE REDRESSEMENT lsq èt@@@ La diode D2 et le condensateur C2 servent seulement à re dresser les impulsions de haute fréquence dans le transistor Tg et fournissent un niveau de courant continu au transistor T10 qui fournit un signal amplifié à l'étage suivant MULTIVIBRATEUR @@@@@@@Ce circuit est constitué par un multivibrateur bistable dans lequel soit le transistor TIl soit le transistor T12 est conduc teur en fonction du niveau de la tension à émetteur du transis tor T10. Lorsqu'il n'y a pas de sortie au transistor T8, la tension à l'émetteur du transistor T10 est nulle et le transistor T11 est non conducteur, de sorte que le transistor T12 est con ducteur.
@@@@ ETAGE DE SORTIE @@@@ L'étage de sortie est constitué simplement par un transis tor T13 qui, lorsque le transistor T12 conduit, reçoit un courant de base et est ainsi conducteur, rendant ainsi conducteur le tran als-tor T14 pour allumer la lampe W.Lorsque le transistor T8 four nit une sortie, le niveau de la tension à émetteur du transis tor T10 change de sorte que le transistor TIl est conducteur, et les transistors T12, T13, T14 sont tous non conducteurs de sorte que-la lampe W est éteinte Le relue du circuit multivibrateur est d'assurer que le transistor T14 agit toujours soit dans son tat.eomplètement conducteur soit dans son état complètement non conducteur, et ainsi ne dissipe pas une énergie notable On remarquera bien entendu que le circuit peut etre agencé suivant un certain nombre de façons pour fournir l'information nécessaire dans différentes conditions .Par. exemple, le pont peut être équilibré avec une sonde immergée, un étage inverseur peut être prévu dans ce cas . Si nécessaire, la sonde et le détecteur peuvent être incorporés dans un dispositif à-boucle fermée grâce à quoi une correction-peut Btre faite au paramètre variable L'oscillateur peut être utilisé pour alimenter en énergie un certain nombre de circuits, comme représenté, pour fournir un certain nombre d'indications différentes . Ainsi, sur un véhicule routier, les niveaux des liquides dans différents réservoirs peuvent gtre contrôlés avec un seul oscillateur
Le fonctionnement des circuits de l'unité arithmétique sera décrit en détail en regard des Fig. 19 et 21.
La mémoire interne à accès direct de l'unité centrale de traitement échantillonne également la ligne de jonction. Pendant la phase 2 de l'horloge, la ligne de jonction est échantillonnée et, en fonction de l'état des deux signaux de commande U et V,de la mémoire a accès direct, le registre PL ou le registre PH (bits d'adresses de programme d'ordre inférieur ou bits d'adresses de programme d'ordre supérieur), les registres universels de données, ou la recharge de mémoire sont sélectionnés. Une cellule de mémorisation de la mémoire accès direct est représentée en 48. Lorsque l'accès n'est pas donné à l'un ces registres de données de la mémoire à accès direct, cette dernière est automatiquement rechargée par les commandes provenant de la section de commandée 20. Le signal RAM relie la ligne de jonction à une cellule de mémorisation de la mémoire à accès direct. Le circuit de cellule et la logique à transistors d'une cellule de mémorisation 8 de la mémoire à accès direct, seront décrits en regard des fig. da et 4b. Le fonctionnement de la mémoire à accès direct sera décrit en détail par la suite en regard de la Fig. 25.
La Fig. 5 représente un élément binaire de l'unité arithmétiaue 32. tette unité arithmétique comporte des inverseurs représentés globalement en 59, des portes NON-ET 60, des portes NI-OU 62, des portes complexes 61 , des portes OU-EXCLUSIF 58 et des portes de transfert 63 à métal-oxyde-semiconducteur interconnectées de manière qu'en réponse à des signaux de commande déterminés, huit opérations arithmétiques séparées puissent être exécutées. Le fonctionnement du circuit logique qui effectue les opérations arithmétiques d'addition, de soustraction et de OU-EXCLUSIF sera décrit ci-après en détail en regard des Fig. 22, 23 et 24, respectivement.
La Fig. 4a est le schéma d'une cellule de mémoire 48 à accès direct comportant des transistors à effet de champ et à électrode de commande isolée, cellule qui peut être utilisée dans le cadre de la présente invention. En fonctionnement, le fil d'écriture 15 est excité et le transistor à effet de champ 17 devient conducteur de sorte que l'information présente sur le fil d'entrée 19 est transférée au condensateur 21. Lorsque le fil d'écriture n'est plus excité, 1' information qui a été transférée précédemment au condensateur 21 reste emmagasinée pendant une période qui ne dépend que du produit de la capacité par la résistance de fuite du point d'emmagasinage. Cette constante de temps n'est pas inférieure à environ 1 milliseconde pour les transistors à effet de champ et à électrode de commande isolée fabriqués de la manière habituelle et dans les conditions d'environnement voulues habituellement. Le transistor 23 peut être conducteur ou non conducteur suivant l'état de l'information mémorisée. Lorsque le fil de lecture 27 est excité, le transistor 29 devient conducteur et l'état de l'information présente dans le condensateur 21 peut donc être déterminé en mesurant la présence ou l'absence d'un circuit conducteur entre le fil 31 et le fil Vss par l'intermédiaire des composants 23 et 29.
Le fil d'entrée de données 19 peut être excité par un élément de transistor à effet de champ et à électrode de commande isolée du type anormal, ou un composant du type à précharge/décharge.
Le fil 31 de sortie de données peut conduire à un dispositif détecteur de courant ou devenir le circuit d'attaque d'un composant transistor à effet de champ et à électrode de commande isolée, avec un circuit de décharge dans un élément à transistor à effet de champ et à électrode de commande isolée à précharge/décharge.
La Fig. 4b représente en plan une disposition de transistors à effet de champ et à électrode de commande isolée correspondant au schéma de la Fig. 4a. Les composants peuvent être formés selon les procédés classiques de masquage photo-lithographique et de décapage utilisés habituellement dans la fabrication des circuits à transistors à effet de champ et à électrode de commande isolée.
L'unité centrale de traitement peut être dévisée d'une manière générale en quatre sections: une section de données, une section d' adresse, une section de commande et une unité arithmétique et logique. La section de commande est représentée globalement par le bloc 20 sur la Fig. 2 tandis que les sections de données et d'adresse sont désignées par 40. Les sections de données et d'adresse sont définies par des registres de données qui font partie de la mémoire interne à accès direct de l'unité centrale de traitement. En outre, le bloc 32 désigne globalement l'unité arithmétique et logique de l'unité centrale de traitement.
Ainsi que décrit précédemment, la mémoire interne à accès direct de l'unité centrale de traitement contient 24 registres à huit bits. ept de ces registres sont des registres de données y compris un accumulateur A et quatre registres universels B, C, D et E, ainsi qu'un registre de mémoire désigné par H, L. Les registres universels B, C, D et E peuvent servir de registres d'index ou d'accumulateurs secondaires suivant la définition du sous-programme établi par le programmeur. Ces sept registres peuvent être combinés arithmétiquement avec l'accumulateur, y compris le registre d'adresse de mémoire H, L. Ainsi qu'il sera expliqué plus en détail ci-après à propos du groupe d'instructions de l'unité centrale de traitement, l'origine (S) et la destination (D) voulues sont spécifiées par trois bits de l'instruction de manière à sélectionner l'un des registre de données A, B, C, D, H ou L ou la mémoire extérieure. Les codes binaires de ces différents registres sont représentés dans le tableau V.
La section d'adresse de l'unité centrale de traitement est constituée par seize des registres de données à huit bits de la mémoire interne à accès direct. Un index provenant d'un compteur-décompteur sélectionne deux de ces registres de données afin qu'ils servent de registre d'adresse de programme ou de compteur de programme P. Les quatorze registres restants constituent une liste d'adresses de programme à sept niveaux, dernier entré premier sorti. Le but de cette liste est de constituer un moyen physique d'adapter l'adressage absolu à seize bits et la mémorisation des adresses de sous-programme à un dispositif de mémoire à 64 000 multiplets.
En plus des registres de données et d'adresse, un registre d' instruction (I) et un registre de mémorisation temporaire (R) sont également accessibles à la ligne de jonction intérieure de l'unité centrale ce traitement. La section de commande de l'unité centrale de traitement est basée sur l'utilisation séquentielle d'une ligne de jonction à huit bits en parallèle entre les éléments fonctionnels internes. Afin de faciliter cette commande, le dispositif comporte un compteur d'état 22 (Fig. 2) à quatre positions S1, S2, S3 et S4 et un compteur de cycle (C) désigné par 24 et comportant 1,2 ou 3 cycles. L'unité centrale je traitement est caractérisée par deux états de commande, ATTENTE et ARRET. L'état ATTENTE est provoqué par l'entre e commande de disponibilité RE au décodeur de commande 26.
L'état ARRET est provoqué par la commande HALTE dans le mode de programme ou dans le mode d'interruption. Ces deux états de commande interrompent la chaine normale de circulation S1, S2, 53, S4, 51. Le registre d'instruction, les entrées INTERRUPTION et DISPONIBILITE, le compteur d'état et le compteur de cycle sont combinés dans le décodeur 26 de commande programmable de manière à mécaniser les commandes de l'unité arithmétique 32, de la mémoire à accès direct 40, de la ligne de jonction 25 et à commander les compteurs d'état et de cycle 22 et 24.
L'unité centrale de traitement est réalisée de manière à exécuter cinq classes séparées d'instructions, à savoir: transfert, calcul, saut, entrée/sortie et commande.Toutes les instructions sont exécutées en 1, 2 ou 3 cycles de la machine. Chaque cycle de la machine consiste en un seul appel et une seule exécution. Chaque appel et chaque exécution nécessitent cinq microsecondes pour être réalisés.
Le format des mots d'instructions est représente sur la tableau I.
TABLEAU I Classe d'instruction I7I6 I5I4I3 I2I1I0 Transfert (MOVE) 3 D 5 O D o Calcul (ARITH) 2 P 5 O P 4 O P 2 Saut (JUMP) 1 tcc 010 O tcc C11 Entrée/sortie 1 X xx1 Commande (CONT) O X OOx 7 7 7 Redémarrage (RST) O a 101 Ainsi que le montre ce tableau, une instruction contient huit bits I7 à I0. Le premier exemple de ce tableau est une instruction de transfert, les bits I7 et 16 étant tous deux 1 de manière à former un binaire. Les bits I5, I4 et I@ contiennent le code binaire Ce . Ce code réfère au code de destination de l'un des sept regis tres de données de la mémoire interne à acces direct =0, c'est-à- dire les registres de données A, , C, D, -, H, L ou la mémoire ext'rieure. Le tableau V indique le codage nécessaire des bits I5, I4 et I3 pour spécifier l'un de ces registres. Le tableau V indique par exemple que le code 001 spécifie le registre B. Les bits I" > @@ et 10 de l'instruction spécifient le code d'origine du registre voulu.
En ce qui concerne une instruction arithmétique, le P dans la colonne des bits I5, I4 et I3 de l'instruction spécifie les codes d'opérandes arithmétiques. Ces trois bits peuvent être codés de manière à sélectionner l'une des huit opérations arithmétiques qui peuvent être effectuées. Ces codages et l'opération arithmétique correspondante sont également représentés dans le tableau V. A titre d'exemple, un codage 010 spécifie une opération de soustraction. Un exemple de circuit logique associé à l'exécution d'une opération de soustraction par suite de la commande d'une telle instruction sera décrit ci-après en regard de la Fig. 23. Un X dans la colonne Ig, I4, spécifie une situation "sans importance". Ces bits peuvent être utilisés par le programmateur, à son gré.
Dans un autre dispositif représenté sur la figure 15, une courroie mobile est disposée dans la partie supérieure de 19 appa- reil de fragmentation et un champ électrique est établi dlune manière telle que les particules de produit se chargent au voisinage de la partie supérieure du milieu liquide dans la chambre 50 et sont ensuite transportées par électrophorèse jusqu'à la courroie mobile ayant une charge de polarité opposée, à laquelle elles demeurent attachées jusqu'à ce qu'elles soient raclées et récupérées.
EXEMPLE 1 Des morceaux propres de muscovite, ayant un diamètre de 3 à 100 mm, sont introduits dans la trémie 52 de appareil de la figure 12. 800 parties d'eau propre, par partie de mica sont intro duites simultanément et le mélange de particules de mica ca et d'eau est aspiré entre les machoires des éléments tournants se trouvant à la partie inférieure de l'appareil de fragmentation et le mica est ensuite divisé en petites particules, conformément è sa stnic- ture laminaire, par laction du courant d'eau et le moyen auxiliaire 60 à hante fréquence qui vibre à raison de 100 kc/sec. te rotor tourne à raison de 100 tours par minute.Quand une particule atteint une surface spécifique de 5 m2/g, elle est immédiatement séparée du processus par triage en surnageant dans l'eau, tandis que les particules plus grossières se se déposent à partir du courant d'eau et retournent vers le bas, vers les éléments tournants pour subir une désagrégation plus poussée.
La suspension résultante de paillettes de mica de dimension appropriée déborde dans un récipient d'emmagasinage (non représenté sur la figure 12) et ensuite, après réglage de la concentration appropriée en matières solides, dans la chambre dtune machine de fabrication du papier pour entre transformées en papier.
EXEMPLE 2 Des morceaux propres de phlogopite sont ajoutés dune manière continue à la chambre d'alimentation d'un dispositif tel que celui qui est représenté sur les figures 12, 13 et 14, chambre dans laquelle elles sont clivées d'une manière continue et réduites en fines particules par l'action de courants laminaires du milieu liquide ainsi que par l'action des vibreurs 60 à ultra-son@.Les particules clivées sont immédiatement- séparées du processus par triage, sous l'action du champ électrique établi entre des électrodes 151 et 152 @onvenablement espacées. te milieu de fragmentation est dans ce cas de l'alcool éthylique anhydre.Les particules de mica ayant une surface spécifique de 5 m2/g et plus sont séparées par triage d'une manière continue sous l'action du champ électrique et elles se déposent en outre en trois fractions a, b et c, ainsi que le montre la figure 4.