Aux dessins annexés donnés uniquement à titre d'exemples: la Fig. 1 est un diagramme synoptique fonctionnel illustrant une unité centrale de traitement monté sur une seule plaquette interconnectée à des unités de mémoire extérieures; la Fig. 2 est un diagramme fonctionnel d'une plaquette d'unité centrale de traitement qui peut être utilisée selon l'invention; la Fig. 5a est un diagramme synoptique du circuit d'interface de la ligne de jonction intérieure de l'unité centrale de traitement; la Fig. 3b est le schéma logique de l'unité centrale de traitement, illustrant les interconnexions entre la ligne de jonction intérieure et les différents éléments fonctionnels de l'unité de traitement; la Fig. 4a est le schéma d'une cellule de mémoire dynamique à accès direct pouvant être utilisé selon la présente invention; la Fig. 4b représente la disposition du circuit intégré de la cellule de mémoire dynamique à accès direct de la Fig. 4 la Fig. 5 est le schéma logique d'un élément de l'unité arithmétique de la plaquette d'unité centrale de traitement selon l'invention; la Fig. 6 représente un plan des différentes classes d'instruction exécutées par l'unité centrale de traitement selon l'invention; la Fig. 7 est un diagramme fonctionnel des circuits de commande et de séquence e l'unité centrale de traitement; la Fig. 8 est un schéma logique d'un circuit rythmeur d'états qui peut être utilisé dans le circuit de commande et de séquence de l'unité centrale de traitement; la Fig. 9 représente un circuit logique qui peut être utilisé pour l'entrée/sortie de l'unité centrale de traitement; la Fig. 10 est le schéma logique du registre d'instructions de l'unité centrale de traitement selon l'invention; la Fig. 11 représente la logique de la partie de décodage d' instructions de l'unité centrale de traitement; la Fig. 12 est le schéma logique du rythmeur de cycle représenté sous forme d'un rectangle sur la Fig. 7; les Fig. 13a, 13b et 13c contiennent une définition logique de la commande interne de l'unité centrale de traitement; la Fig. 14 illustre la logique du décodeur d'état des opérations arithmétiques de l'unité arithmétique et logique; la Fig. 15 est un schéma logique illustrant l'opération de redémarrage; la Fig. 16 est un schéma synoptique de l'unité arithmétique et logique de l'unité centrale de traitement; la Fig. 17 est un schéma logique de la partie commande arithmétique de l'unité arithmétique et logique; la Fig. 18 représente le schéma du registre de mémorisation temporaire, du circuit de décalage et du circuit logique d'accroissement; la Fig. 19 est un schéma logique de l'unité arithmétique; la Fig. 20 est le schéma d'un circuit de précharge de parité à huit bits utilisé selon l'invention; la Fig. 21 illustre le circuit logique associé aux marqueurs arithmétiques de l'unité arithmétique et logique; la Fig. 22 est un schéma logique illustrant l'opération arithmétique d'addition; la Fig. 23 est un schéma logique illustrant l'opération arithmétique de soustraction; la Fig. 24 est un schéma logique illustrant l'opération OU EXCLUSIF; les Fig. 25a, 25b et 25c représentent un schéma logique illustrant le fonctionnement de la mémoire à accès direct de la plaquette d'unité centrale de traitement; la Fig. 26 est le schéma d'un inverseur commandé par horloge qui peut être utilisé dans le circuit de mémoire à accès direct des Fig. 25a à 25c; la Fig. 27 est un schéma logique illustrant le fonctionnement du circuit logique d'index de liste; la Fig. 28 représente le circuit logique associé au compteur de recharge de mémoire de la mémoire à accès direct de la plaquette d' unité centrale de traitement; la Fig. 29 représente le circuit logique du circuit basculeur utilisé dans le circuit des Fig. 25a à 25c; la Fig. 30 est un schéma fonctionnel illustrant le fonctionnement du circuit d'interface entre la plaquette de l'unité centrale de traitement et la mémoire extérieure selon l'invention; les Fig. 31a, 31b et 31c sont le schéma logique des éléments du circuit d'interface représenté sur la Fig. 30; les Fig. 32a et 32b illustrent le multiplexage de la ligne extérieure en parallèle à huit bits dans le cas d'une mémoire extérieure de 1000 multiplets; la Fig. 32c représente la ligne de jonction habituellement né- cessaire dans des dispositifs non multiplexés pour une mémoire de 1000 multiplets; la Fig. 33 est un schéma de la ligne de jonction de mémoire extérieure; la Fig. 34 est le schéma logique du rythme extérieur; la Fig. 35 est le schéma logique du rythmeur extérieur; la Fig. 36 est un schéma logique du circuit d'interface de la mémoire extérieure; la Fig. 37 est un diagramme fonctionnel de la mémoire extérieure à accès direct ou séquentiel et des éléments de commande associés; la Fig. 38 est un schéma logique du rythmeur asservi de ligne de jonction extérieure; la Fig. 39 est le schéma logique du circuit d'échantillonnage et de maintien de la sélection de pastilles; la Fig. 40 est un schéma logique du circuit entrée/sortie de la mémoire extérieure; la Fig. 41 représente le circuit logique du registre d'adresse de la mémoire extérieure à accès direct; la Fig. 42 est le schéma logique du circuit de compteur de re charge de la mémoire extérieure à accès direct; les Fig. 43a et 43b représentent le circuit logique du circuit de décodage d'adresse X et Y de la mémoire extérieure; la Fig. 44 représente des formes d'onde de signaux d'horloge pouvant être utilisés par la présente invention; la Fig. 45 représente un mode de réalisation de l'invention comprenant deux plaquettes d'unité centrale de traitement combinées avec des éléments communs de mémoire extérieure.