INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
Le dispositif selon la présente invention est du type indiqué initialement, et il est caractérisé par le fait que le montage comporte un étage final de commande pour chaque soupape, qui est relié à un distributeur par un commutateur électonique, tandis que ce distributeur est lui-même relié à un circuit de retardement, qui commande les commutateurs électroniques, et qui reçoit comme signal d'entrée, le signal correspondant à la pression dans la pipe d'admission, à la vitesse de rotation du moteur, à la pression de l'air atmosphérique, à la température de l'eau de refroidissement du moteur....etc.
A titre d'exemple, on a décrit ci-dessous et illustré schématiquement au dessin annexé une forme de réalisation du dispositif selon la présente invention.
La figure 1 est un schéma par blocs de cette forme de réalisation.
La figure 2 est le schéma électrique détaillé d'une réalisation pratique du dispositif de la figure 1.
Dans le dispositif selon la présente invention, qui est représenté schématiquement sur la figure 1, l'injection de carburant est produite par des soupapes électromagnétiques la, lb, lc, ld, qui sont commandées par des étages finals 2a, 2b, 2c, 2d. Ces étages finals de commande sont reliés, nar l'intermédiaire de commutateurs électroniques 3a, 3b, 3c, 3d, à un dis tributeur 8, pourvu de quatre lames de contact 8a, 8b, 8c, 8d.
Le distributeur 8 comporte d'autre part un doigt tournant 9.
Un circuit de retardement 5 est attaqué d'une part par le distributeur 8 et d'autre part, par l'intermédiaire d'une borne A, par le signal électrique correspondant à la pression dans la pipe d'admission, a la vitesse de rotation du moteur et à la pression de l'air atmospherique. Le circuit de retardement 5 commande les commutateurs électroniques 3a, 3b, 3c, 3d, par l'intermédiaire d'un amplificateur 4.
Le dispositif qui vient d'être décrit fonctionne de la façon suivante : lorsque le doigt du distributeur 9 vient toucher l'une des lames 8a, 8b, 8c, 8d du distributeur 8, il y a excitation de l'étage final correspondant, et ouverture de l'une des soupapes électromagnétiques, si bien que'l'injection commence.
Chacun d'eux reçoit du Banquier un portefeuille où il disposera ses valeurs.
La "Bourse", la "S.I.C.A.V.", 1 '"Agent de Change" et le "Petit Porteur" jouent avec un seul dé, numéroté de I à 6.
Le "Gros Porteur" et le "Club d'Investissement" jouent avec 2 des : le Premier numéroté de I à 6, le Deuxième portant deux signes "moins", avec les 4 autres faces neutres.
Le "Gambler" joue avec 2 dés : le Premier numéroté de 7 à I2 le Deuxième portant 3 signes "moins" et 3 signes "plus".
La manière d'avancer sur le circuit est la suivante : Les joueurs qui jouent avec un dé déplacent leurs marques, d'autant de cases que le dé jeté indique de points. Le déplacement se fait toujours dans le même sens.
Les joueurs qui jouent avec 2 dés (l'un de I à 6 et l'autre avec 2 signes "moins") progressent ou regressent suivant le signe "moins", d'autant de cases que le nombre indiqué par le dé chiffré.
Le joueur qui joue avec 2 dés (l'un de 7 à I2 et l'autre portant 3 signes "plus" et 3 signes "moins", progresse ou regresse, suivant le signe "plus" ou "moins", d'autant de cases que le nombre indiqué par le dé chiffré.
Un joueur arrive sur une case : Actions, Obligations, Or, etc..., il peut, à son choix, demander à la Banque l'achat de ces valeurs entre I 000 F et 20 000 F.
Les valeurs étant très nombreuses, le joueur devra consentir un effort de memoire pour essayer de situer les répartitions entre les joueurs et leur montant.
Cette mémorisation lui sera utile pour situer le patrimoine évolutif de chacun et réaliser le moment le plus opportun ou non pour une enchère.
D) Les Cases.
- Les Cases Anonymat : elles ne sont pas toutes identiques et le joueur peut accepter les différentes modalités de chacune de ces cases ou les refuser. Dans ce dernier cas, il reste sur la case et reprendra sa progression au prochain tour.
S'il accepte, le joueur reçoit un "Anonysclump", d'une valeur précise. Si ceux-ci sont épuisés, il peut demander à n'importe quel joueur d'acheter un anonysclump, moyennant une fois et demi, le montant de la somme concernée.
L'anonysclump dissimule, dans n'importe quelle circonstance, sauf Krach International, un montant en valeurs équivalent à la somme indiquée. Il ne protège ni les placements immobiliers et fonciers, ni les placements hypothécaires - Les Cases SOUCI : elles sont liées à la case Conjoncture.
Un joueur qui aboutit sur une case Souci a deux possibilités il refuse le "Souci" et reste sur la case, jusqu'au prochain tour, il accepte le "Souci" et il est lié au résultat immediat ou à venir de la case Conjoncture ; résultat qui peut lui être favorable ou non.
- Les Cases Avantages : elles réservent une bonne surprise ou une faveur au joueur qui la tire.
Pendant la phase 2, état S4' d'exécution, les données qui se trouvent à la position d'adresse PH, PL de la mémoire à accès direct sont émises sur les fils de détection de courant. Pendant l'état d'exécution suivant, phase 1, l'instruction "décalage" peut être introduite dans l'unité centrale de traitement. Pendant la phase d'exécution du cycle d'instruction, l'unité centrale de traitement ne demande aucune information à la mémoire à accès direct. Dans un but de programmation, il est possible d'accéder directement à la mémoire pendant que l'unité centrale de traitement exécute l'ins- truction. Cela se fait au moyen des entrées DAMAIT et DMAL. Par exemple, pendant un état de rappel, DMAL apparaît pendant l'état d'exécution S2', phase 1. Ce signal est introduit dans le sélecteur de données 302, sur le fil Ai. La mémoire reçoit cette adresse. Pendant l'état S4 ', l'entrée DMAH du sélecteur de données est sélectionnée et l'adresse d'ordre supérieur est transférée à la mémoire.
Pendant la période S4' d'exécution, phase 2, la mémoire à accès direct délivre la position de l'adresse directe de la mémoire. La sortie B est mémorisée dans la bascule désignée par DMA' (Fig. 33).
L'horloge CDMA fait entrer la sortie de la mémoire à accès direct.
Elle peut être mémorisée afin d'être utilisée par le dispositif extérieur.
TABLEAU XII.
RYTHME.
P1 ou L ou DMAL Adresse d'ordre inférieur Ph ou H ou DMAH Adresse d'ordre supérieur I Instruction A Registre A (A) Entrée à registre A (entrée de données) m Sortie de position HL de mémoire r5 Contenu du registre d'origine B1 ou B2 Multiplet 1 ou multiplet 2 de données D' Nouvelle donnée à la position PnP1 ou HL de la mémoire à accès direct D Donnée provenant de la position PhP1 ou HL ou DMAHDMAL
SOUS -CYCLE APPEL EXECUTTON ETAT S1' S2' S3' S4' ATTEN- S1' S2' S3' S4' ARRET TE # Dispon. Cond. 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 Rappel "1" Mémori- P1 D' Ph D "0" DMAL DMAH D sation "1" Rappel P1 Ph D "1" DMAL DMAH D "0" DMAL DMAH "1" TABLEAU XII (suite) Unité centrale de traitement.
SOUS-CYCLE APPEL EXECUTION
1 | 51 ' S2' S3 S4 ATTEN- 51' 52' S3' 54' ARRET TE Inst. \ I (I) Cycle 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 Lrdr- 1 P 1 Ph r1 1 1 DECA- P 1 LAGE i h RET 1 P1 I HALT 1 P l Ph I RST 1 I RST i P 1 pu I RST 2 s EXT 1 P 1 Ph I EXT 2 A (A) os M 1 P 1 h I l Cao TABLEAU XII (suite) Unité centrale do traitement.
Sî' S2' S3' S4 AT1T:TEN Sî' 52' 53' s4' ARRET Inst.
(I) Cycle 1 2 1 2 1 2 1 2 1 2 | 2 21 2 1 2 1 2 1 2 2 2 l P1 Ph BI LMr 1 P1 P l Ph I s LMr 2 L r8 H r s s LM 1 P1 Ph I LM 2 P1 Ph B1 1 LM 3 L B1 H B1 | - CAL 1 P1 Ph I JMP 2 p1 CAL 2 Dl J'IP CAL 3 p1 P h B2 D2 Le tableau XIII est une table de vérité illustrant l'état logique des signaux de disponibilité, d'interruption, de mémorisation, d'exécution, de synchronisation, SI = état extériecr I, 52 = état extérieur 2, S3 = état extérieur 3, S4 = état extérieur 4, entrée de données DMAL, DMAH, registre d'instruction I', registre A' et registre DMA' dans lequel un programme d'addition de deux nombres est chargé dans la mémoire.
TABLEAU XIII.
Ainsi que le montrent les figures, un signal de sélection de plaquette est appliqué à chacune des unités 301 de manière à permettre la sélection de l'unité appropriée. Un avantage du dispositif d'interconnexion illustré par les Fig. 32a et 32b réside dans le fait que le multiplexage de l'adresse, de l'entrée et de la sortie simplifie l'interconnexion puisque seulement huit fils de ligne de jonction avec la mémoire sont nécessaires. Si le multiplexage n'est pas utilisé, une ligne de jonction à vingt-six fils est néces saire. Cela ressort de la Fig. 32c qui illustre le procédé classique d'accès à une mémoire extérieure.
La sélection de plaquettes de mémoire est illustrée par la Fig. 36. Au moyen de quatre boîtiers de décodage à seize sorties, il est possible de sélectionner des plaquettes de mémoire de 1 à 64 milliers de multiplets. L'entrée de sélection de plaquette à la mémoire à accès direct est commandée par horloge de manière que la sélection de plaquette soit effectuée à l'instant voulu. A tout autre moment, la sortie de sélection de plaquette est indisponible.
La Fig. 34 illustre le rythme extérieur des circuits d'entrée/ sortie. Le rythme est produit à partir de la sortie de l'unité centrale de traitement et à partir de la sortie d'un rythmeur d'état extérieur décrit plus en détail en regard de la Fig. 35. Ces signaux sont combinés de manière à sélectionner l'un des registres extérieurs de mémorisation ou des entrées de données au dispositif, provenant d'un équipement périphérique extérieur.
La Fig. 35 représente le circuit du rythmeur extérieur. Ce dernier compte les quatre états de l'unité centrale de traitement. Afin d'être sûr que le compteur extérieur progresse en synchronisme avec l'unité centrale de traitement, cette dernière délivre un signal de synchronisation qui ramène à zéro le rythmeur à chaque état 1. Le compteur extérieur synchronise également la mémoire extérieure sur le même rythme que l'unité centrale de traitement. Cela assure que la mémoire extérieure reçoit et délivre des signaux dans l'état correct.
La Fig. 33 représente le circuit d'interface associé à l'entrée de tension et de détection de courant de l'unité centrale de traitement. La connexion avec l'unité centrale de traitement est représentée au point 300 (A1). Par exemple, cette connexion peut être effectuée avec n'importe lequel des fils d'entrée Ag à A7 de l'unité centrale de traitement. Un dispositif à huit fils de jonction doit comporter huit des circuits représentés sur la Fig. 33. Le point 300 est connecté aux sorties A de la mémoire extérieure et aux sorties A de l'unité centrale de traitement. Pendant que la phase 1 est au niveau bas, la sélecteur de données 302 est ouvert. L'une des entrées DATA, DMAH, DMAL, ou M* est sélectionnée. L'entrée DATA est utilisée pour charger des informations provenant d'équipements périphériques dans l'unité centrale de traitement ou dans la mémoire à accès direct. Si l'unité centrale de traitement est arrêtée, les informations peuvent être chargées directement dans la mémoire. Les données doivent être présentes pendant l'état 3, et le signal de commande "mémorisation" doit être à l'état logique 1. Pendant que l'unité centrale de traitement fonctionne, l'entrée DATA est sélectionnée pendant le temps d'instruction "exécuter état 1" d'un accusé de réception d'interruption, ou la durée des données "exécuter des données, état 1" d'une instruction extérieure ou "mémorisation = 1, état 3".
Le signal DMAL correspond à huit bits d'adresse d'ordre infé- rieur sélectionnés pour un accès direct à la mémoire par la bascule DiWiAL. L'entrée est sélectionnée pendant "exécuter état 2", ou "disponibilité = O, état 2", ou "mémorisation = 1, état 2".
L'entrée DAIAH correspond aux huit bits d'ordre supérieur pour un accès direct à la mémoire par la bascule DMAH. La sélection de l'entrée s'effectue pendant "exécuter, état 4", ou "disponibilité = "O", état 4", ou wmémorisation = "1", état 4".
L'entrée fIEMORISATION est utilisée pour charger la mémoire quand l'unité centrale de traitement est arrêtée. Ce signal doit être à l'état logique 1 à partir du début de l'état 2 jusqu'à la fin de l'état 1 suivant. La mémorisation en quatre états permet d'adresser la position de mémoire par D'l.tL et DIAH, afin d'enregistrer le multiplet présent à l'entrée DATA.
La sortie du sélecteur de données 302 est amplifiée par le transistor 304. Cela permet d'attaquer tous les fils A des mémoires extérieures à accès direct. Pendant la phase 2 au niveau bas de l'horloge, l'unité centrale de traitement ou la mémoire à accès direct émet un courant. Ce courant est détecté par l'amplificateur détecteur représenté globalement par le bloc 314. Ces amplificateurs sont bien connus et n'ont pas à être décrits en détail. Le courant de niveau bas est amplifié jusqu'à un niveau de tension qui convient à des circuits logiques transistor/transistor et qui est appliqué aux entrées des circuits basculeurs 306, 308, 310 et 312.
Ce sont ces circuits basculeurs qui contiennent les informations valables délivrées à la sortie de l'unité centrale de traitement.
Le registre I ferme la boucle tension/détection d'intensité de 1'unité centrale de traitement. Le registre CDMA est représenté en 308. Ce registre consiste en un circuit basculeur transistor/transistor ayant accès direct à la mémoire et qui contient le multiplet d'information situé dans le dernier multiplet de mémoire adressé par DMAL ou DMAH. Le registre I' est représenté en 310 et il contient la dernière instruction appelée dans la mémoire. Le registre A' est représenté en 312. En ce qui concerne la dernière instruction extérieure, ce registre A' est mis à jour en fonction du contenu du registre A interne de l'unité centrale de traitement.
Un exemple de détection de courant sera maintenant décrit en regard du tableau XII. Ce tableau indique les instants auxquels apparaissent les signaux d'entrée ou de sortie à l'unité centrale de traitement. Les sorties apparaissent toujours pendant la phase 2 d'un état et les entrées pendant la phase 1. L'exemple donné sera le cycle 2 de l'instruction EXT. Pendant un sous-cycle d'appel (état S1', phase 2), l'unité centrale de traitement émet le contenu du registre A sous forme d'un courant. Ce courant est amplifié par l'amplificateur detecteur 314 (Fig. 33) et il est appliqué à l'entrée du circuit basculeur 312, désigné par CACC, et également à 1'entrée de M. A la fin de la phase 2, lorsque les données sont disponibles à l'amplificateur détecteur 314, le signal CACC provoque le transfert du résultat du registre A. Ce registre est mis à jour à chaque instruction extérieure.
Un exemple de détection de courant en boucle fermée et de tension de circuit logique transistor/transistor peut être examiné dans le cas de l'instruction de décalage, pendant l'état S1' d'appel.
Pendant la phase 2, l'unité centrale de traitement émet un courant qui correspond au contenu du registre PL. Ce courant est une inversion de la valeur vraie. La boucle inverse la sortie au point M.
Pendant la phase 1, la mémoire à accès direct attend le contenu de l'adresse. Pendant l'état 2, phase 1, E1 et E2 sélectionnent l'en- trée CO du sélecteur de données 302. Cela est le contenu du registre M ou de la position voulue correspondant à l'adresse d'ordre inférieur et à la mémoire. Pendant la phase 1 de l'horloge, le sélecteur de données 302 émet le contenu du registre M qui est amplifié et appliqué au point 300. Cela est l'entrée de la mémoire à accès direct, ainsi que le montre le tableau XII (appel S2', phase 1).
Pendant la période S4' d'un cycle de rappel, les bits d'adresse d'ordre supérieur sont introduits dans la mémoire à accès direct.
La Fig. 38 représente le rythmeur asservi de la mémoire extérieure. Le rythmeur reçoit un signal d'entrée S1 qui constitue un signal de synchronisation assurant que le rythmeur asservi fonctionne en synchronisme avec le rythmeur principal de l'unité centrale de traitement. Le rythmeur asservi compte les quatre états de la mémoire à accès direct, par exemple. Pendant l'état 1, la mémoire à accès direct est automatiquement rechargée. Le circuit de recharge de mémoire sera décrit plus en détail ci-après en regard de la Fig. 42. Pendant l'état 2, la mémoire à accès direct reçoit des bits d'adresse d'ordre inférieur. Pendant l'état 3, elle reçoit des données et pendant l'état 4, elle reçoit l'adresse d'ordre supérieur et émet la position des données. Lorsque le signal de synchronisation S1 est à l'état logique 0, les points 412 et 414 (Fig.
38) sont placés à l'état logique 1. C'est le premier état. Le compteur représenté est un compteur Johnson classique qui compte les états Johnson. Ces compteurs sont bien connus et leur fonctionnement n'a pas à être décrit en détail ici.
La Fig. 39 représente le circuit d'échantillonnage et de maintien de sélection de plaquette utilisé avec la mémoire extérieure de l'invention. Ce circuit est nécessaire car les signaux de sélection de plaquette changent continuellement et il est nécessaire de transférer le signal à la plaquette correcte à l'instant voulu.
Pendant la période C C des compteurs, représentée au point 41f" le signal de sélection de plaquette (CS) est transféré si le signal au point 416 est au niveau logique 0. Un niveau logique O au point @ 16 fait apparaître un niveau logique 1 a une entrée de la porte ET 417.
Si le signal CS de sélection de plaquette est à l'état logique 1, la sortie de la porte ET 417 est également à l'état logique 1. La sortie de la porte NI 419 est donc au niveau logique 0. Ce signal 0 est inversé par l'inverseur 421 après la phase 2 de l'horloge en donnant un signal de sortie CS' à l'état logique 1. Si le signal COC1 passe maintenant à l'état logique 1, la porte ET 423 recircule le signal CS' de sélection de plaquette jusqu'à ce qu'un nouveau signal d'échantillonnage soit reçu, c'est-à-dire lorsque le signal CoC 1 revient à nouveau à l'état logique 0.
La Fig. 40 représente le circuit entrée/sortie. L'un des signaux d'entrée du circuit d'interface entrée/sortie est le signal R de commande de rappel. Si le signal de rappel R est ex à l'état logi- que 0, et si le signal CS' de sélection de plaquette (voir Fig. 39) est au niveau logique 1, la sortie de la porte NON-ET 420 est à 1'état logique 0. La porte ET 422 est donc ouverte. La sortie 406 du registre à décalage est transférée sur le fil 424 d'entrée de données de la mémoire extérieure. Si le signal CS' est au niveau logique 0, la sortie de la porte NON-ET 420 est à l'état logique 1. Ce signal sélectionne le circuit de sortie 400, et la sortie peut être transférée par la porte ET 425 et la porte NI 4)27 sur le fil d'entrée 424. Si le signal R de commande de rappel est à l'état logique 1, le signal CS' à l'état logique 1 et le signal C0C1 à l'état logique 1, la sortie de la porte NON-ET 403 est à l'état logique 0.
Cette sortie est reliée à une entrée de la porte OU 431. L'autre entrée de la porte OU 431 reçoit un signal inversé provenant du fil de sortie 400. Dans ce cas, le signal du fil 400 est transféré à la broche entrée/sortie de la mémoire à accès direct. Le fil d'entrée 424 et le fil de sortie 400 proviennent de la cellule de mémoire de données sélectionnée dans la mémoire extérieure.
Il ressort de ceci que les données peuvent être émises si le signal COCI est un 1, R est un 1 et CS' est un 1. Les données peu vent être introduites si le signal R est un O, et le signal CS' un 1. Les données circulent lorsque R est un 1 ou un O, et CS' un O.
La Fig. 41 représente le registre d'adresse associé à la mémoire extérieure selon l'invention. I1 s'agit d'un registre d'é- chantillonnage et de maintien et son fonctionnement est semblable à celui du registre de mémorisation temporaire qui a été décrit en détail en regard de la Fig. 18. Les premiers bits d'adresse AX0 à AX4 sont conser-vés dans les registres d'échantillonnage et de maintien jusqu'à ce que les bits d'adresse soient changés à nouveau.
Les données sont introduites pendant la période où COC1 = 1, et sont transférées par les broches Ag à A4 de la mémoire à accès direct. Les bits A5, A6 et A7 sont transférés par l'intermédiaire d'une série d'inverseurs 431 de manière qu'ils soient retardés et qu'ils apparaissent aux sorties en même temps que les sorties AXop AX1' etc. Les bits d'adresse d'ordre inférieur A0 à A7 sont introduits pendant l'état 2. Pendant l'état 4, les deux autres bits d'adresse d'ordre supérieur nécessaires pour adresser la mémoire extérieure à 1024 x 1 bits sont transférés par les entrées logiques Ag et A1. Ils sont transférés avec le retard de la phase 1 vers les fils d'adresse AY3 et A4. I1 est donc visible qu'avec une ligne de jonction de huit bits seulement, les dix bits nécessaires pour adresser la mémoire extérieure sont obtenus.
La Fig. 43a représente le multiplexeur d'adresse associé à la mémoire extérieure. Les fils d'adresse AX0 à Ax4 sont décodés aussitôt qu'ils sont échantillonnés dans le registre d'échantillonnage et de maintien. Cela permet un décodage plus rapide du premier et du second niveau Y de décodage illustré par la Fig. 43b. Le déco- deur de premier niveau Y décode les bits AY0 à Ay2 tandis que le décodeur de second niveau Y décode les bits A et Ay4.
Y3 La Fig. 42 représente le circuit de compteur de recharge de la mémoire à accès direct. Le compteur de recharge est destiné à recharger automatiquement les trente-deux rangées de la mémoire à acces direct. Une rangée est rechargée pendant chaque état 1. Cela présente l'avantage qu'il est inutile d'arrêter l'unité centrale de traitement pour recharger la mémoire dynamique extérieure. Pendant l'état 2, la mémoire attend les bits d'adresse d'ordre inférieur.
Pendant l'état 3, les données enregistrées dans la mémoire doivent être présentes. Pendant l'état 4, la mémoire attend les bits d'adresse d'ordre supérieur. Les entrées ont toutes lieu pendant la phase 1. Pendant l'état 2, la mémoire émet si la position sollicitée à l'entrée de sélection de plaquette est un niveau logique bas. Pendant l'état 1, la mémoire ne reçoit aucune entrée et n'émet aucune donnée car c'est son état de recharge. Le tableau X indique les libellés logiques attribués à la mémoire extérieure et leurs fonctions.
TABLEAU X.
Libellés logiques de la mémoire extérieure à accès direct.
Entrées A7 à A0 A7 à A0 sont les fils d'entrée d'adresse. Huit bits d'adresse d'ordre inférieur sont transférés pendant que 1 de l'état 2 est au niveau bas.
Une pompe à vide de la technique antérieure, présentant quelque ressemblance avec la présente invention, utilise une tige de tungstène qui supporte des cylindres en titane de diamètre plus grand. Cet ensemble est monté coaxia- lement à l'intérieur d'une enveloppe cylindrique, cette enveloppe et l'ensem- ble à tige constituant les électrodes qui sont reliées à un potentiel. L'ensem ble à tige est rendu positif par rapport à l'enveloppe.Une cathode est disposée à l'intérieur de ltespace compris entre les deux électrodes de manière que les électrons émis par celle-ci puissent être dirigés soit radialement, vers l'intérieurç on direction de ltonsemble a à tige, soit par des parcours cn orbi- te autour de oolui-ci, selon la direction dans laquelle les électrons sont ini tialement émis Eventuellements les électrons sont collectés dans leur totalit par les cylindres cn titane qui sont insi chauffés jusqu'aux températures de sublimation. Ccci entraine la formation sur les parois de l'enveloppe d'un dépôt de titane, ce dépit collectant les gaz contenus à l'intérieur de l'envelop- pe.
Au cours de lcur transît jusqu'au titane, les électrons ionisent un ccrtain nombre de molécules de gaz, les ions étant de c fait attirés vers les parois de l'enveloppe dans lesquelles ils stcnfouissent, la libération des ions ainsi enfouis tant empêchés par la sublimation continuelle du titane, La vitesse de pompage est limitée par le pouvoir d'ionisation du courant dtélectrons, lui-ric-ne limité par le fait que tous les électrons ont un terminus défini sur l'ensemble à à tige, certains de ces électrons se dirigeant directement vers l'ensemble à tige sans suivre une orbite tandis que les coutres accomplissent une orbite autour dudit ensemble un certain nombre de fois avant d'être colloctés. Une seconde rcstriction à l'utilisation de cette pompe particulière réside dans le fait que le titane de la tige est effectivemont consumé ce qui nécessite un démontage de la pompe et le remplacement de l'ensemble à tige.