FR 3164595 A1 20260116 FR 2407484 A 20240709 Le procédé de fabrication de circuit intégré, comprend une formation de grilles verticales (VG) de transistors, comprenant, dans un substrat semiconducteur (SUB) ayant une face avant (FA), une formation de tranchées de grille (TRG, TRTA) s’étendant dans une première direction (X) de la face avant, et, ultérieurement, une formation de tranchées d’isolation peu profondes (STI) s’étendant dans une deuxième direction (Y) de la face avant perpendiculaire à la première direction, délimitant entre-elles des régions actives (ACT) et les grilles verticales (VG). Figure pour l’abrégé : Fig 6C Procédé de fabrication de grilles verticales de transistors et circuit intégré correspondant Des modes de mise en œuvre et de réalisation concernent les circuits intégrés, en particulier la fabrication de transistors à grilles verticales. La FIG. 1 illustre un exemple de formation classique de transistors à grilles verticales dans un substrat semiconducteur SUB, dans une vue en perspective orientée par un repère orthogonal XYZ, et dans une vue du dessus située dans un plan XY. Les régions de grilles TRG sont formées dans des tranchées s’enfonçant verticalement Z dans le substrat semiconducteur SUB, et s’étendant continument dans une première direction X traversant des régions active ACT du substrat s’étendant dans une deuxième direction Y et délimitées par des régions d’isolation peu profondes STI. Des régions de conductions du transistor sont typiquement formées dans la région active de part et d’autre de la grille verticale TRG. Ce type de formation classique présente l’inconvénient d’un pas PTx (usuellement « pitch » en anglais) « irréductible » dans la première direction X entre deux transistors à grilles verticales. En effet, une réduction de la distance dans la direction X entre deux régions actives ACT voisines, augmente le risque et la quantité de fuites de courants (usuellement appelée « reachthrough » en anglais) provenant des régions de conductions des transistors voisins. Les fuites transitent via un canal de conduction formé le long de la tranchée contenant les régions de grille dans le substrat SUB, en dessous de la profondeur des régions d’isolation peu profondes STI. En effet, en raison d’une dynamique de gravure des tranchées plus grande dans le matériau diélectrique STI que dans le matériau semiconducteur du substrat SUB, il existe classiquement une région apte à former un canal de conduction à l’interface des tranchées de grilles verticales avec le substrat en dessous des tranchées d’isolation peu profondes STI, même si la profondeur des grilles verticales dans le substrat SUB et les régions actives ACT est par ailleurs inférieure à la profondeur des régions d’isolation peu profondes STI. La FIG. 2 illustre un autre exemple de formation classique de transistors à grilles verticales dans un substrat semiconducteur SUB, dans une vue en perspective orientée par un repère orthogonal XYZ, et dans une vue du dessus située dans un plan XY. Les régions de grilles TRG sont individuellement formées dans des tranchées locales, autrement dit dans des puits, s’enfonçant verticalement Z dans le substrat semiconducteur SUB. Chaque formation de tranchée ou puits est dessiné pour constituer une seule grille verticale de transistor. Des régions de conductions du transistor sont typiquement formées dans les régions active de part et d’autre, dans la deuxième Y, de la grille verticale TRG. Ce type de formation classique présente aussi l’inconvénient d’un pas PTx (usuellement « pitch » en anglais) « irréductible » dans la première direction X entre deux transistors à grilles verticales. En effet, des règles de dessins des grilles verticales individuelles imposent un espacement minimal Δmin, dans la première direction X, entre les gravures des « puits » individuels contenant les grilles. Une réduction de la distance dans la direction X entre deux régions actives ACT voisines est ainsi limitée par la précision des procédés de gravure de ce type de tranchée ou puit. Cependant, il existe un besoin constant de réduire les dimensions des dispositifs semiconducteurs et des circuits intégrés, usuellement exprimé selon le principe de la loi de Moore. Des modes de mise en œuvre et de réalisation défini ci-après proposent des solutions aux difficultés mentionnées ci-avant, permettant de réduire le pas PTx (usuellement « pitch » en anglais) dans la première direction X entre deux transistors à grilles verticales. Selon un aspect, il est proposé à cet égard un procédé de fabrication de circuit intégré, comprenant une formation de grilles verticales de transistors, comprenant, dans un substrat semiconducteur ayant une face avant, une formation de tranchées de grille s’étendant dans une première direction de la face avant, et ultérieurement une formation de tranchées d’isolation peu profondes s’étendant dans une deuxième direction de la face avant perpendiculaire à la première direction, délimitant entre-elles des régions actives et les grilles verticales. Ainsi, du fait que la formation des tranchées d’isolation peu profondes est faite après la formation des tranchées de grilles, la délimitation des régions actives dans le substrat semiconducteur délimite aussi les grilles verticales dans les tranchées de grilles. En d’autres termes, les grilles verticales sont ainsi individualisées le long de la première direction, à partir de chaque tranchée de grille continue dans la première direction, d’une manière dite « auto-alignée » avec la délimitation des régions actives par la formation des régions d’isolation peu profondes. En effet, l’expression « auto-alignée » signifie, usuellement dans le domaine de la fabrication de dispositif semiconducteurs, que la position alignée de deux entités provient d’une étape commune de formation, et, en particulier, ne résulte pas du positionnement d’une seconde formation alignée sur un élément déjà formé. Selon un mode de mise en œuvre, la formation des tranchées de grille comprend une gravure de premières tranchées s’enfonçant verticalement dans le substrat depuis la face avant et s’étendant longitudinalement dans la première direction, les flancs des premières tranchées présentant une inclinaison orientée de sorte que la largeur des premières tranchées, dans la deuxième direction, est plus grande au niveau de la face avant qu’au niveau du fond des premières tranchées. La formation des tranchées de grille peut comprendre en outre par exemple de façon classique une formation d’une couche diélectrique tel que du dioxyde de silicium, sur le fond et les flancs des premières tranchées, et un remplissage des premières tranchées avec un matériau conducteur tel que du silicium polycristallin. Selon un mode de mise en œuvre, la formation des tranchées d’isolation peu profondes comprend une gravure de deuxièmes tranchées s’enfonçant verticalement dans le substrat depuis la face avant et s’étendant longitudinalement dans la deuxième direction, les flancs des deuxièmes tranchées présentant une inclinaison orientée de sorte que la largeur des régions actives et les grilles verticales délimitées entre-elles, dans la première direction, est plus grande au niveau du fond des premières tranchées qu’au niveau de la face avant. La formation des tranchées d’isolation peu profondes peut comprendre en outre par exemple de façon classique un remplissage de la deuxième tranchée avec un matériau diélectrique, typiquement du dioxyde de silicium. Selon un mode de mise en œuvre, le procédé comprend une formation de contacts métalliques reliant les grilles verticales alignées dans la première direction à une piste métallique dans au moins un premier niveau de métal. Selon un mode de mise en œuvre, la formation des tranchées de grille comprend au moins l’une parmi : - une formation de premières tranchées de grille ayant une première profondeur inférieure à la profondeur des régions d’isolation peu profondes, - une formation de deuxièmes tranchées de grille ayant une deuxième profondeur supérieure à la profondeur des régions d’isolation peu profondes. Selon un mode de mise en œuvre, le procédé comprend préalablement dans le substrat semiconducteur, une formation d’une succession de caissons de type P et de caissons de type N en alternance dans la première direction, positionnés en regard des emplacements des futures régions actives. Selon un autre aspect, il est également proposé un circuit intégré, comportant des transistors à grille verticale dans un substrat semiconducteur ayant une face avant, les grilles verticales étant délimités latéralement par des tranchées d’isolation peu profondes situées de part et d’autre des grilles verticales dans une première direction du plan de la face avant, et par des régions actives du substrat semiconducteur situées de part et d’autre des grilles verticales dans une deuxième direction du plan de la face avant perpendiculaire à la première direction ; la largeur des grilles verticales dans la première direction étant strictement égale à la largeur des régions actives dans la première direction. L’égalité entre la largeur des grilles verticales et la largeur des régions actives dans la première direction, est une conséquence directe de la délimitation des grilles verticales auto-alignée avec la délimitation des régions actives, toutes deux faites entre les régions d’isolation latérales. Selon un mode de réalisation, les flancs des grilles verticales, situés de part et d’autre des grilles verticales dans la première direction, présentent une inclinaison orientée de sorte que la largeur des grilles verticales dans la première direction est plus grande au niveau du fond des grilles verticales qu’au niveau de la face avant du substrat. Les grilles verticales peuvent comprendre en outre par exemple de façon classique un volume de matériau conducteur tel que du silicium polycristallin, enveloppé par une couche diélectrique telle que du dioxyde de silicium, sur le fond et les flancs latéraux de part et d’autre des grilles verticales dans la deuxième direction. Les tranchées d’isolation peu profondes peuvent comprendre en outre par exemple de façon classique un remplissage de deuxièmes tranchées avec un matériau diélectrique, typiquement du dioxyde de silicium. Selon un mode de réalisation, les flancs des grilles verticales, situés de part et d’autre des grilles verticales dans la deuxième direction, présentent une inclinaison orientée de sorte que la largeur des grilles verticales dans la deuxième direction est plus grande au niveau de la face avant du substrat qu’au niveau du fond des grilles verticales. Selon un mode de réalisation, le circuit intégré comprend en outre des contacts métallique reliant les grilles verticales alignées dans la première direction à une piste métallique située dans au moins un premier niveau de métal. Selon un mode de réalisation, les transistors à grilles verticales comportent au moins l’un parmi : - un groupe de transistors comportant des premières grilles verticales ayant une première profondeur inférieure à la profondeur des régions d’isolation peu profondes, - un groupe de transistors comportant des deuxièmes grilles verticales ayant une deuxième profondeur supérieure à la profondeur des régions d’isolation peu profondes. Selon un mode de réalisation, les régions actives comportent une succession de caissons de type P et de caissons de type N en alternance dans la première direction. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels les figures : FIG. 1 ; FIG. 2 précédemment décrites, illustrent des exemples de formations classiques de transistors à grilles verticales ; FIG. 3 ; FIG. 3 ; FIG. 3 ; FIG. 4 ; FIG. 4 ; FIG. 4 ; FIG. 5 ; FIG. 5 ; FIG. 5 ; FIG. 6 ; FIG. 6 ; FIG. 6 ; FIG. 7 ; FIG. 7 ; FIG. 7 ; FIG. 8 ; FIG. 8 ; FIG. 8 ; FIG. 9 ; FIG. 9 ; FIG. 10 ; FIG. 10 ; FIG. 11 ; FIG. 11 ; FIG. 11 illustrent des modes de mise en œuvre et de réalisation de l’invention. Les figures 3A à 3C, 4A à 4C, 5A à 5C, 6A à 6C, et 7A à 7C illustrent des étapes 300, 400, 500, 600, 700 d’un procédé de fabrication de circuit intégré, en particulier de la formation de grilles verticales TRG et de régions actives ACT de transistors dans un substrat semiconducteur SUB, dans un premier cas où les grilles verticales VG ont une première profondeur inférieure à la profondeur de régions d’isolation peu profondes STI. Dans un repère orthogonal XYZ commun, la direction X est appelée première direction, la direction Y est appelée deuxième direction, la direction Z est appelée direction verticale. La face du substrat semiconducteur SUB sur laquelle les étapes de fabrication sont faite est appelée face avant FA, et se situe dans un plan XY, perpendiculaire à la direction verticale Z. La FIG. 3 illustre l’étape 300 dans une vue du dessus du substrat SUB, dans le plan XY de la face avant FA. La FIG. 3 illustre l’étape 300 dans une vue en coupe dans un plan YZ positionné à un emplacement contenant les futures région actives ACT ( FIG. 6 ). La FIG. 3 illustre l’étape 300 dans une vue en coupe, dans le plan XZ, du substrat semiconducteur SUB. L’étape 300 s’inscrit dans une formation, dans le substrat semiconducteur SUB, de tranchées de grille TRG s’étendant dans la première direction X. La formation des tranchées de grille TRG comprend ainsi dans l’étape 300 une gravure de premières tranchées TR1 qui s’enfoncent verticalement Z dans le substrat SUB depuis la face avant FA et s’étendent longitudinalement dans la première direction X. Latéralement, dans la deuxième direction Y, la largeur wt1 des premières tranchées TR1 au niveau de la face avant FA est plus grande que la largeur wb1 des premières tranchées TR1 au niveau du fond BT1. En effet, la gravure engendre des flancs FL1 des premières tranchées TR1 présentent une inclinaison orientée dans le sens formant une ouverture du fond BT1 vers l’extérieur. L’inclinaison peut être de quelques degrés, par exemple inférieure à 10 degrés, typiquement entre 1 et 6 degrés, par rapport à la verticale Z, symétriquement sur chaque flanc FL1. La technique de gravure 300 des premières tranchées TR1 peut par exemple être du type bombardement ionique, usuellement dite « gravure sèche », tel que les gravures à ions réactifs (usuellement « RIE » pour « Reactive Ion Etching »). La gravure 300 peut prévoir notamment un masque de résine photosensible (non-représenté) pour développer le motif de gravure ainsi qu’un masque dur (non-représenté), comportant typiquement une superposition de couches diélectriques tels que l’oxyde de silicium et le nitrure de silicium. La FIG. 4 illustre l’étape 400 dans le plan XY de la FIG. 3 . La FIG. 4 illustre l’étape 400 dans le plan YZ de la FIG. 3 . La FIG. 4 illustre l’étape 400 dans le plan XZ de la FIG. 3 . L’étape 400 conclut la formation, dans le substrat semiconducteur SUB, des tranchées de grille TRG s’étendant dans la première direction X. La formation des tranchées de grille TRG peut comprendre en outre dans l’étape 400 une formation d’une couche diélectrique OX1, du type diélectrique de grille, usuellement du dioxyde de silicium, sur le fond BT1 et les flancs FL1 des premières tranchées TR1, et un remplissage des premières tranchées avec un matériau de conducteur de grille P1, tel que typiquement du silicium polycristallin. Le remplissage avec le matériau conducteur P1 comprend par exemple un dépôt remplissant à l’excès les tranchées jusqu’au-dessus de la face avant FA. La technique de dépôt peut par exemple être du type dépôt chimique ou physique en phase vapeur (usuellement « CVD » ou « PVD » pour « Chemical Vapor Deposition » ou « Physical Vapor Deposition » en anglais). Un polissage mécano-chimique (usuellement « CMP » pour « Chemical-Mechanical Planarization » en anglais) permet ensuite de retirer l’excès de matériau, utilisant par exemple une couche du masque dur comme couche d’arrêt. La FIG. 5 illustre l’étape 500 dans le plan XY des figures 3A et 4A. La FIG. 5 illustre l’étape 500 dans le plan YZ des figures 3B et 4B. La FIG. 5 illustre l’étape 500 dans le plan XZ des figures 3C et 4C. L’étape 500 s’inscrit dans une formation, dans le substrat semiconducteur SUB, de tranchées d’isolation peu profondes STI s’étendant dans la deuxième direction Y, après la formation des tranchées de grille TRG. Les tranchées d’isolation peu profondes STI permettent notamment de délimiter entre-elles des régions actives ACT du substrat semiconducteur SUB. La formation des tranchées d’isolation peu profondes STI comprend ainsi dans l’étape 500 une gravure de deuxièmes tranchées TR2 qui s’enfoncent verticalement Z dans le substrat SUB depuis la face avant FA et s’étendent longitudinalement dans la deuxième direction Y. Ainsi, les deuxièmes tranchées TR2 sont également gravées à travers les tranchées de grilles TRG formées dans les étapes 300, 400 décrites ci-avant. La dynamique de gravure dans les structures des tranchées de grilles TRG est sensiblement la même que dans le substrat SUB. Latéralement, dans la première direction X, la largeur wt2 des deuxièmes tranchées TR2 au niveau de la face avant FA est plus grande que la largeur wb2 des deuxièmes tranchées TR2 au niveau du fond BT1. En effet, la gravure engendre des flancs FL2 des deuxièmes tranchées TR2 présentent une inclinaison orientée dans le sens formant une ouverture du fond BT2 vers l’extérieur. L’inclinaison peut être de quelques degrés, par exemple de 1 à 10 degrés, par rapport à la verticale Z, symétriquement sur chaque flanc FL2. La technique de gravure 500 des deuxièmes tranchées TR2 peut par exemple être sensiblement du même type, typiquement « RIE », que la gravure 300 des premières tranchées TR1, et utilisant notamment un deuxième masque dur (non-représenté). La FIG. 6 illustre l’étape 600 dans le plan XY des figures 3A 4A, et 5A. La FIG. 6 illustre l’étape 600 dans le plan YZ des figures 3B, 4B et 5B. La FIG. 6 illustre l’étape 600 dans le plan XZ des figures 3C, 4C et 5C. L’étape 600 conclut la formation, dans le substrat semiconducteur SUB, des tranchées d’isolation peu profondes STI s’étendant dans la deuxième direction Y. La formation des tranchées d’isolation peu profondes STI comprend dans l’étape 600 un remplissage des deuxième tranchées TR2 avec un matériau diélectrique OX2, typiquement du dioxyde de silicium. Le remplissage avec le matériau diélectrique OX2 comprend par exemple une oxydation thermique des flancs FL2 et du fond BT2 des deuxièmes tranchées TR2, suivie d’un remplissage à l’excès des tranchées TR2, jusqu’au-dessus de la face avant FA. La technique de dépôt peut par exemple être du type dépôt chimique ou physique en phase vapeur (usuellement « CVD » ou « PVD » pour « Chemical Vapor Deposition » ou « Physical Vapor Deposition » en anglais). Un polissage mécano-chimique « CMP » permet ensuite de retirer l’excès de matériau diélectrique, utilisant par exemple une couche du masque dur ayant servi à la deuxième gravure (non-représenté) comme couche d’arrêt. En résumé, on a décrit en relation avec les figures 3A à 3C, 4A à 4C, 5A à 5C, et 6A à 6D, une formation de tranchées de grille TRG s’étendant dans la première direction X de la face avant FA dans les étapes 300, 400, et ultérieurement dans les étapes 500, 600, une formation de tranchées d’isolation peu profondes STI s’étendant dans la deuxième direction Y de la face avant FA, perpendiculaire à la première direction X. Ainsi, du fait que la formation des tranchées d’isolation peu profondes STI est faite après la formation des tranchées de grilles TRG, les tranchées d’isolation peu profondes STI délimitent entre-elles les régions actives ACT du substrat semiconducteur SUB, et délimitent aussi entre-elles les tranchées de grilles TRG dans la première direction X. En d’autres termes, des grilles verticales VG sont ainsi individualisées le long de la première direction X, à partir des tranchées de grille TRG continue dans la première direction X, d’une manière dite « auto-alignée » avec la délimitation des régions actives ACT. On notera en particulier qu’il résulte de cet auto alignement que la largeur wtX, wbX des grilles verticales VG dans la première direction X est strictement égale à la largeur waX des régions actives ACT dans la première direction X, à toute profondeur Z identique entre la face avant FA et le fond (BT1) de la grille verticale VG. D’autre part, du fait que les flancs FL2 des deuxièmes tranchées TR2 présentent une inclinaison formant une ouverture du fond BT2 vers l’extérieur, c’est-à-dire du fait que la largeur wt2 des deuxièmes tranchées TR2 au niveau de la face avant FA est plus grande que la largeur wb2 des deuxièmes tranchées TR2 au niveau du fond BT1 ; alors les flancs des portions délimitées entre deux tranchées d’isolation peu profondes STI (c’est-à-dire les flancs des grilles verticales VG et des régions actives ACT) présentent l’inclinaison inverse, se refermant en goulot depuis fond BT2 vers l’extérieur. Ainsi, en d’autres termes, la largeur wbX dans la première direction X des grilles verticales VG au niveau du fond BT1 de la première tranchée TR1 est plus grande que la largeur wtX dans la première direction X des grilles verticales VG au niveau de la face avant FA. Cependant, les flancs des grilles verticales VG, situés de part et d’autre des grilles verticales dans la deuxième direction Y, présentent une inclinaison orientée de sorte que la largeur wtY des grilles verticales VG dans la deuxième direction Y au niveau d’une face avant FA du substrat est plus grande que la largeur wbY des grilles verticales dans la deuxième direction Y au niveau du fond BT1 de la première tranchée TR1. La FIG. 7 illustre l’étape 700 dans le plan XY des figures 3A 4A, 5A et 6A. La FIG. 7 illustre l’étape 700 dans le plan YZ des figures 3B, 4B, 5B et 6B. La FIG. 7 illustre l’étape 700 dans le plan XZ des figures 3C, 4C, 5C et 6C. L’étape 700 correspond sommairement à une finalisation de la partie semiconductrice du circuit intégré (usuellement appelée « FEOL » pour « Front End Of Line » en anglais), notamment jusqu’au début de la phase de formation de la partie d’interconnexion (usuellement appelée « BEOL » pour « Back End Of Line » en anglais). Dans l’étape 700, ont notamment été formées des régions de conduction SD des transistors à grilles verticales, typiquement des régions dopées de type N (ou P) dans les régions actives ACT de type P (ou N) située de part et d’autre des grilles verticales respectives VG (dans la deuxième direction Y). En pratique, les régions actives ACT de type P (ou N) sont situé entre les grilles verticales adjacente, étant donné que les transistors adjacents vont typiquement avoir des drains et sources communes. Une région de canal est ainsi apte à se former d’une région de conduction SD à l’autre, dans la région active ACT située le long d’un flanc, du fond et de l’autre flanc de la grille verticale VG. En outre, l’étape 700 comprend avantageusement une formation de contacts métallique CNT reliant les grilles verticales VG alignées dans la première direction X à une piste métallique M1 d’un premier niveau de métal. Cela permet notamment de ne pas rompre la continuité électrique existant classiquement via la tranchée de grille TRG non-individualisée, et ainsi de pouvoir adapter ce procédé de fabrication à des circuits électriques existants et caractérisés, sans nécessiter (re)conception complète du circuit. Les transistors ainsi formés sont par exemple adaptés à mettre en œuvre des fonctionnalités de circuits logiques, tels que des machines d’états. On se réfère à cet égard aux figures 8A, 8B et 8C illustrant un exemple d’application dans un circuit logique du type complémentaires « CMOS » (abréviation classique et connue en soi de « Complementary Métal Oxide Semiconducteur » en anglais). La FIG. 8 illustre une coupe dans un plan XY du circuit logique CMOS, comportant des transistors logiques de type P « PMOS ». La FIG. 8 illustre une coupe dans un plan XY du circuit logique CMOS, comportant des transistors logiques de type N « NMOS ». La FIG. 8 illustre une coupe dans un plan XZ du circuit logique CMOS, comportant des transistors logiques de type P « PMOS » et de type N « NMOS ». Les transistors PMOS correspondent par exemple aux transistors à grilles verticales décrits précédemment en relation avec l’étape 700, dans le cas où un caisson NW dopé de type N a été implanté dans la partie correspondant à la région active ACT de ces transistors. L’implantation du caisson NW peut par exemple avoir été faite dans le substrat semiconducteur SUB, préalablement aux première gravures TR1 de l’étape 300. Les régions de conduction SD des transistors PMOS sont fortement dopée de type P, typiquement. Les transistors NMOS correspondent par exemple aux transistors à grilles verticales décrits précédemment en relation avec l’étape 700, dans le cas où un caisson PW dopé de type P a été implanté dans la partie correspondant à la région active ACT de ces transistors. L’implantation du caisson PW peut par exemple avoir été faite dans le substrat semiconducteur SUB, préalablement aux première gravures TR1 de l’étape 300. En pratique, le substrat semiconducteur SUB peut être originellement dopé de type P, auquel cas l’implantation du PW en tant que tel n’est pas effectuée. Les régions de conduction SD des transistors NMOS sont fortement dopée de type N, typiquement. On notera dans la première direction X dans le plan XZ, une succession de caissons PW de type P et de caissons NW de type N en alternance, respectivement sous chaque grille verticale. On se réfère désormais aux figures 9A-9B, 10A-10B et 11A-11C, qui illustrent des étapes 1400, 1600, 1700 de la formation de deuxièmes grilles verticales TRTA et de régions actives ACT de transistors, dans un deuxième cas où les grilles verticales VG ont une deuxième profondeur supérieure à la profondeur de régions d’isolation peu profondes STI. Les deuxièmes grilles verticales sont notamment adaptés à des transistors de sélection, typiquement couplé en série avec des transistors d’état à grille flottante, dans des cellules-mémoire d’une mémoire non-volatile, notamment une mémoire du type cellules à injection par la source (usuellement « SSI » pour « Source Side Injection » en anglais). La FIG. 9 illustre l’étape 1400 dans le plan YZ du même repère orthogonal XYZ. La FIG. 9 illustre l’étape 1400 dans le plan XZ du même repère orthogonal XYZ. L’étape 1400 correspond sensiblement à la mise en œuvre des étapes 300 et 400 décrites précédemment, dans lesquelles des tranchées de grilles TRTA ont été gravées verticalement dans le substrat SUB, plus profondément que la première tranchée TR1 de l’étape 300, jusqu’à une région de source NISO préalablement implantée en profondeur dans substrat SUB. Ainsi, notamment, les tranchées de grilles TRTA s’étendent en longueur dans la première direction X, comportent un volume de matériau conducteur de grille P1 enveloppé par une couche diélectrique OX1. La FIG. 10 illustre l’étape 1600 dans le même plan YZ que la FIG. 9 . La FIG. 10 illustre l’étape 1600 dans le même plan XZ que la FIG. 9 . L’étape 1600 correspond sensiblement à la mise en œuvre des étapes 500 et 600 décrites précédemment, dans lesquelles des tranchées d’isolation peu profondes STI ont été formées, à une profondeur inférieure à celle des tranchées de grilles TRTA. Par exemple, l’étape 1600 peut correspondre exactement à la mise en œuvre des étapes 500 et 600 décrites précédemment, notamment avec des tranchées d’isolation peu profondes STI ayant la même profondeur. La FIG. 11 illustre l’étape 1700 dans le même plan YZ que les figures 9A et 10A. La FIG. 11 illustre l’étape 1700 dans le même plan XZ que les figures 9B et 10B. La FIG. 11 illustre l’étape 1700 dans un plan XY d’une vue du dessus de la face avant FA. L’étape 1700 correspond à une formation de transistor d’état à grille flottante FGTE, formant des cellules mémoires avec les transistors de sélection obtenus par la formation de tranchées de grille TRTA, de la région de source enterrée NISO et d’une région de conduction (non-représentée) commune au transistor de sélection et au transistor d’état FGTE. Ainsi, de même que décrit précédemment en relation avec les figures 3A à 3C, 4A à 4C, 5A à 5C, et 6A à 6C, les tranchées d’isolation peu profondes STI délimitent entre-elles les régions actives ACT, et délimitent aussi entre-elles les tranchées de grilles TRG dans la première direction X de manière auto-alignée. Cependant, dans ce deuxième cas, les tranchées de grilles verticales TRTA ne sont pas individualisées dans la première direction X, étant donné que les tranchées d’isolation peu profondes STI n’atteignent pas le fond. Ainsi, la continuité électrique le long des grilles verticales TRTA, dans la première direction X, est conservée de manière compatible avec les circuits et caractérisations classiques des mémoires non-volatiles. On notera en particulier qu’il résulte de l’auto alignement que la largeur wtX, wbX des grilles verticales VG dans la première direction X est strictement égale à la largeur waX des régions actives ACT dans la première direction X, à toute profondeur Z identique entre la face avant FA et le fond (BT2) des tranchées d’isolation peu profondes STI. D’autre part, on retrouve également la structure dans laquelle la largeur dans la première direction X des tranchées de grilles TRTA est plus grande en profondeur que la largeur dans la première direction X des tranchées de grille TRTA au niveau de la face avant FA ( FIG. 11 ) ; tandis que la largeur des tranchées de grille TRTA dans la deuxième direction Y est plus grande au niveau d’une face avant FA du substrat qu’en profondeur ( FIG. 11 ). Enfin, la délimitation « auto-alignée » de la tranchée de grille TRTA par les tranchées d’isolation peu profondes STI permet en outre de résoudre un problème de perte statique de charges en rétention dans la grille flottante (usuellement nommé « disturb » en anglais), classiquement causée par un couplage capacitif entre la grille flottante et la tranchée de grille TRTA dans une zone ZDST située en dehors de l’alignement des régions actives ACT. En effet, étant donné la formation utlérieure des tranchées d’isolation peu profondes STI, dans la zone ZDST les parties de la grille flottante qui débordent sur les tranchées d’isolation peu profondes STI (appelées « ailes »), ne déborde pas en regard de partie en poly-silicium TRTA. En conséquence, les couplages parasitiques entre la tranchée de grille TRTA et les “ailes” de la grille flottante sont réduit de facto au minimum. Procédé de fabrication de circuit intégré, comprenant une formation de grilles verticales (VG) de transistors, comprenant, dans un substrat semiconducteur (SUB) ayant une face avant (FA), une formation de tranchées de grille (TRG, TRTA) s’étendant dans une première direction (X) de la face avant, et, ultérieurement, une formation de tranchées d’isolation peu profondes (STI) s’étendant dans une deuxième direction (Y) de la face avant perpendiculaire à la première direction, délimitant entre-elles des régions actives (ACT) et les grilles verticales (VG). Procédé selon la revendication 1, dans lequel la formation des tranchées de grille (TRG, TRTA) comprend une gravure de premières tranchées (TR1) s’enfonçant verticalement (Z) dans le substrat depuis la face avant (FA) et s’étendant longitudinalement dans la première direction (X), les flancs (FL1) des premières tranchées (TR1) présentant une inclinaison orientée de sorte que la largeur des premières tranchées, dans la deuxième direction (Y), est plus grande au niveau de la face avant (wt1) qu’au niveau du fond des premières tranchées (wb1). Procédé selon l’une des revendications 1 ou 2, dans lequel la formation des tranchées d’isolation peu profondes (STI) comprend une gravure de deuxièmes tranchées (TR2) s’enfonçant verticalement (Z) dans le substrat depuis la face avant (FA) et s’étendant longitudinalement dans la deuxième direction (Y), les flancs (FL2) des deuxièmes tranchées (TR2) présentant une inclinaison orientée de sorte que la largeur des régions actives (ACT) et les grilles verticales (VG) délimitées entre-elles, dans la première direction (X), est plus grande au niveau du fond des premières tranchées (wbX) qu’au niveau de la face avant (wtX). Procédé selon l’une des revendications 1 à 3, comprenant en outre une formation de contacts métallique (CNT) reliant les grilles verticales (VG) alignées dans la première direction (X) à une piste métallique (M1) dans au moins un premier niveau de métal. Procédé selon l’une des revendications 1 à 4, dans lequel la formation des tranchées de grille (TRG, TRTA) comprend au moins l’une parmi : - une formation de premières tranchées de grille (TRG) ayant une première profondeur (BT1) inférieure à la profondeur (BT2) des régions d’isolation peu profondes (STI), - une formation de deuxièmes tranchées de grille (TRTA) ayant une deuxième profondeur (BT1) supérieure à la profondeur (BT2) des régions d’isolation peu profondes (STI). Procédé selon l’une des revendications 1 à 5, comprenant préalablement dans le substrat semiconducteur (SUB), une formation d’une succession de caissons de type P (PW) et de caissons de type N (NW) en alternance dans la première direction (X), positionnés en regard des emplacements des futures régions actives (ACT). Circuit intégré, comportant des transistors à grille verticale dans un substrat semiconducteur (SUB) ayant une face avant (FA), les grilles verticales (VG) étant délimités latéralement par des tranchées d’isolation peu profondes (STI) situées de part et d’autre des grilles verticales (VG) dans une première direction (X) du plan de la face avant (FA), et par des régions actives (STI) du substrat semiconducteur situées de part et d’autre des grilles verticales (VG) dans une deuxième direction (Y) du plan de la face avant perpendiculaire à la première direction (X) ; la largeur (wtX) des grilles verticales dans la première direction étant strictement égale à la largeur des régions actives (waX) dans la première direction. Circuit intégré selon la revendication 7, dans lequel les flancs des grilles verticales, situés de part et d’autre des grilles verticales (VG) dans la première direction (X), présentent une inclinaison orientée de sorte que la largeur des grilles verticales dans la première direction est plus grande au niveau du fond des grilles verticales (wbX) qu’au niveau de la face avant (wtX). Circuit intégré selon l’une des revendications 7 ou 8, dans lequel les flancs des grilles verticales, situés de part et d’autre des grilles verticales (VG) dans la deuxième direction (Y), présentent une inclinaison orientée de sorte que la largeur des grilles verticales dans la deuxième direction est plus grande au niveau de la face avant (wtY) qu’au niveau du fond des grilles verticales (wbY). Circuit intégré selon l’une des revendications 7 à 9 comprenant en outre des contacts métallique (CNT) reliant les grilles verticales (VG) alignées dans la première direction (X) à une piste métallique (M1) située dans au moins un premier niveau de métal. Circuit intégré selon l’une des revendications 7 à 10, dans lequel les transistors à grilles verticales comportent au moins l’un parmi : - un groupe de transistors comportant des premières grilles verticales (TRG) ayant une première profondeur (BT1) inférieure à la profondeur (BT2) des régions d’isolation peu profondes (STI), - un groupe de transistors comportant des deuxièmes grilles verticales (TRTA) ayant une deuxième profondeur (BT1) supérieure à la profondeur (BT2) des régions d’isolation peu profondes (STI). Circuit intégré selon l’une des revendications 7 à 11, dans lequel des régions actives (ACT) comportent une succession de caissons de type P (PW) et de caissons de type N (NW) en alternance dans la première direction (X).