FR 3164829 A1 20260123 FR 2407819 A 20240717 Dispositif de mémoire non volatile, comprenant une cellule mémoire (Mi+1,j) possédant un transistor d’état à grille divisée (Ti+1,j) et un transistor de sélection du type vertical (ST) enterré dans un substrat semi-conducteur, et des moyens (10,20,30) configurés pour augmenter la mobilité des porteurs dans le canal semiconducteur (ZCV) du transistor de sélection lors d’une opération de programmation ou d’effacement de la cellule-mémoire par porteurs chauds. Figure pour l’abrégé : Figure 5 Réduction de la consommation d’énergie de programmation ou d’effacement d’une cellule mémoire à grille divisée, cellule mémoire et procédé de fabrication Des modes de réalisation et de mise en œuvre concernent les mémoires non volatiles, notamment les mémoires non volatiles à grille divisée (« split gate ») et transistor de sélection totalement enterré (y compris la source) et en particulier la réduction de la consommation d’énergie de programmation ou d’effacement par porteurs chauds, de telles mémoires. Une cellule-mémoire à grille divisée comporte un transistor d’état ayant une grille flottante séparée du canal du transistor par une couche d’oxyde de grille et surmontée par une grille de commande électriquement isolée de la grille flottante. La programmation ou l’effacement d’un tel transistor d’état à grille flottante peut être effectué : -par l’injection ou l’extraction de charges électriques dans la grille flottante du transistor par effet tunnel (effet Fowler-Nordheim) à travers l’oxyde de grille, ou bien -par injection de porteurs chauds (électrons ou trous) dans la grille flottante. Dans le cas de l’utilisation de l’effet Fowler-Nordheim pour la programmation ou l’effacement, on applique un champ électrique important entre le substrat du transistor d’état et la grille flottante. Ceci implique d’appliquer une différence de potentiel élevée, typiquement de l’ordre de 15 V, qui en outre dépend de l’épaisseur de de l’oxyde de grille, ce qui conduit à utiliser une pompe de charge conséquente et donc coûteuse en termes d’encombrement surfacique. Il est par conséquent généralement préférable d’utiliser l’injection de porteurs chauds. Dans le cas de l’utilisation de l’effet porteurs chauds pour programmer ou effacer un transistor d’état à grille divisée associé à un transistor de sélection enterré dans le substrat, on utilise le courant vertical des électrons qui passent dans le canal du transistor de sélection (qui est alors en régime de saturation) pour créer du côté du drain du transistor de sélection, qui est proche de la grille flottante du transistor d’état, des paires électrons/trous. Il suffit alors d’appliquer sur la grille de commande, une tension positive pour attirer les électrons dans le cas d’une programmation ou une tension négative pour attirer les trous dans le cas d’un effacement. C’est l’énergie cinétique des porteurs chauds (qui leur a été transmise par les électrons du canal vertical du transistor de sélection) qui à elle seule permet l’injection de ces porteurs chauds (électrons ou trous) dans la grille flottante et le champ électrique, et par conséquent la différence de potentiel appliquée aux bornes de l’oxyde de grille situé sous la grille flottante est très faible par rapport à celle utilisée dans l’effet Fowler-Nordheim. Il existe un besoin de réduire la consommation d’énergie lors d’une opération de programmation ou d’effacement par porteurs chauds d’une cellule mémoire non volatile, en particulier une cellule mémoire non volatile à grille divisée et transistor de sélection totalement enterré. Selon un mode de mise en œuvre et de réalisation, il est proposé d’augmenter la mobilité des porteurs, par exemple des électrons, dans le canal du transistor de sélection, afin d’augmenter la densité (le nombre) des porteurs chauds créée. Cette augmentation de mobilité peut être obtenue par une réduction de la résistance du canal et une augmentation de la densité de courant. A cet égard il est proposé avantageusement de localiser la conduction des électrons dans une couche de silicium contrainte en tension (dans la direction de la conduction), ce qui augmente la mobilité des électrons dans le canal lors d’une opération de programmation ou d’effacement. Cette augmentation de mobilité induit une augmentation du nombre de porteurs chauds créés, ce qui permet de réduire la consommation énergique nécessaire à la programmation ou à l’effacement de la cellule-mémoire. Cette réduction énergétique se traduit par exemple, si l’on conserve les mêmes valeurs de tension appliquées sur les différentes électrodes de la cellule-mémoire que celles appliquées généralement dans l’art antérieur, par une réduction de la durée de programmation ou d’effacement. Il serait également possible de traduire cette réduction énergétique en une diminution des valeurs de tension appliquées en conservant la même durée de programmation ou d’effacement. Cependant une telle solution est plus complexe à mettre en œuvre du point de vue réglage des conditions électriques, d’un dispositif de mémoire à un autre pouvant contenir des densités de cellules mémoire différentes. Aussi la première solution mentionnée ci-avant (réduction de la durée de programmation ou d’effacement) est privilégiée car elle peut être déclinée à tous les dispositifs de mémoire quelle que soit leur densité de mémoire. Selon un aspect il est proposé un dispositif de mémoire non volatile, comprenant une cellule mémoire possédant un transistor d’état à grille divisée et un transistor de sélection du type vertical enterré dans un substrat semi-conducteur, et des moyens configurés pour augmenter la mobilité des porteurs (par exemple des électrons) dans le canal semiconducteur du transistor de sélection lors d’une opération de programmation ou d’effacement de la cellule-mémoire par porteurs chauds. Un transistor de sélection du type vertical enterré dans le substrat peut avoir sa région de source surfacique, c’est-à-dire débouchant à la surface du substrat, et sa région de drain située en profondeur dans le substrat. En variante, le transistor de sélection du type vertical peut avoir une région de source non surfacique, c’est-à-dire située en profondeur dans le substrat, typiquement plus en profondeur que la région de drain. Cette variante (région de source non surfacique) est plus avantageuse en termes d’encombrement surfacique et permet d’avoir deux transistors de sélection partageant une région de grille enterrée commune et pouvant être associées à deux cellules mémoires jumelles, ce qui n’est pas possible pour un transistor de sélection du type vertical à région de source surfacique. Selon un mode de réalisation, lesdits moyens comportent dans le canal semiconducteur, une région de silicium située entre une région d’oxyde de grille et une région d’un alliage de silicium germanium. Le paramètre de maille du silicium-germanium étant plus grand que celui du silicium, le silicium qui sera déposé par épitaxie sur ce silicium-germanium subira une déformation positive (biaxiale et isotrope) ce qui induit une contrainte en tension dans le silicium et par conséquent une augmentation de la mobilité des porteurs (électrons par exemple) dans cette couche de silicium. Selon un mode de réalisation, l’épaisseur de la région de silicium est comprise entre 5 et 30 nanomètres et l’épaisseur de la région dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres, de préférence inférieure à 15 nanomètres. Selon un mode de réalisation, l’alliage de silicium germanium est un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. Selon un autre aspect, il est proposé un dispositif de mémoire non volatile, comprenant une cellule mémoire possédant un transistor d’état à grille divisée et un transistor de sélection du type vertical enterré dans un substrat semi-conducteur et ayant de préférence une région de source non surfacique. Le transistor de sélection comporte un canal semiconducteur possédant une région de silicium située entre une région d’oxyde de grille et une région d’un alliage de silicium germanium. Selon un mode de réalisation, le dispositif comprend une autre cellule mémoire, jumelle de ladite cellule mémoire, les deux cellules mémoires jumelles ayant la même structure et possédant chacune un transistor de sélection enterré dans le substrat semi-conducteur et de structure identique. Les deux transistors de sélection possèdent une région de grille commune enterrée encadrée par un empilement comportant une couche de silicium encadrée par une couche d’oxyde de grille et une couche dudit alliage de silicium germanium. La couche de silicium, la couche d’oxyde de grille et la couche dudit alliage de silicium incluent respectivement les deux régions de silicium, les deux régions d’oxyde de grille et les deux régions dudit alliage de silicium germanium des canaux des deux transistors de sélections des deux cellules mémoires jumelles. Selon un mode de réalisation, l’épaisseur de chaque région de silicium est comprise entre 5 et 30 nanomètres et l’épaisseur de chaque région dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres. Selon un mode de réalisation, l’alliage de silicium germanium est un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. Selon un mode de réalisation, le dispositif comprend un plan mémoire ayant des lignes et des colonnes de cellules mémoires, et une structure à une ligne de bit par colonne, toutes les cellules mémoires jumelles d’une colonne étant connectées à la ligne de bit de ladite colonne. En variante le plan mémoire peut avoir une structure à deux lignes de bits par colonne, deux cellules-mémoires jumelles d’une colonne étant reliées à des lignes de bit différentes parmi les deux lignes de bit de ladite colonne, tandis que deux cellules-mémoires de ladite colonne, adjacentes mais non jumelles, sont reliées à la même ligne de bit de ladite colonne. Selon un autre aspect, il est proposé un procédé pour réduire la consommation énergétique lors d’une opération de programmation ou d’effacement par porteurs chauds d’une cellule mémoire possédant un transistor d’état à grille divisée et un transistor de sélection du type vertical enterré dans un substrat semi-conducteur et ayant de préférence une région de source non surfacique. Le procédé selon cet aspect comprend une augmentation de la mobilité des porteurs dans le canal semiconducteur du transistor de sélection lors de ladite opération de programmation ou d’effacement. Selon un mode de mise en œuvre, l’augmentation de mobilité comprend une mise en tension d’une région de silicium du canal par une région sous-jacente d’un alliage de silicium germanium, la région de silicium étant entre cette région d’alliage de silicium germanium et une région d’oxyde de grille. L’épaisseur de la région de silicium est par exemple comprise entre 5 et 30 nanomètres et l’épaisseur de la région dudit alliage de silicium germanium est par exemple comprise entre 5 et 20 nanomètres . L’alliage de silicium germanium est par exemple un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. Selon un autre aspect, il est proposé un procédé de fabrication d’un dispositif de mémoire non volatile comprenant une réalisation d’une cellule mémoire non volatile. La réalisation de la cellule mémoire non volatile comprend une réalisation dans et sur un substrat semiconducteur d’un transistor d’état à grille divisée et une réalisation d’un transistor de sélection du type vertical enterré dans le substrat semiconducteur et ayant de préférence une région de source non surfacique. La réalisation du transistor de sélection comprend -une formation d’une tranchée dans le substrat semiconducteur, -une épitaxie d’une couche d’un alliage de silicium germanium sur les parois de la tranchée, -une épitaxie d’une couche de silicium sur la couche dudit alliage de silicium germanium, -une formation d’une couche d’oxyde de grille sur la couche de silicium, et -un remplissage de la tranchée par du polysilicium de façon à former une région de grille du transistor de sélection. Selon un mode de mise en œuvre, le procédé comprend une réalisation dans et sur un substrat semiconducteur, à côté dudit transistor d’état, d’un autre transistor d’état à grille divisée associé à un autre transistor de sélection, les deux transistors de sélection ayant la même région de grille encadrée par l’empilement formé par la couche sous-jacente d’alliage de silicium germanium, la couche de silicium et la couche d’oxyde de grille, de façon à former deux cellules mémoires jumelles. L’épaisseur de la couche de silicium est par exemple comprise entre 5 et 30 nanomètres et l’épaisseur de la couche dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres. L’alliage de silicium germanium est par exemple un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : FIG. 1 ; FIG. 2 ; FIG. 3 FIG. 4 ; FIG. 5 ; FIG. 6 ; FIG. 7 ; FIG. 8 ; FIG. 9 ; FIG. 10 et FIG. 11 illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention. Sur la FIG. 1 , la référence M désigne une cellule mémoire non volatile du type à grille divisée (« split gate »), par exemple du type à transistor de sélection ayant une grille verticale enterrée dans le substrat d’un circuit intégré. Plus précisément, la cellule mémoire M comporte un transistor d’état T comportant une grille flottante FG surmontée par une grille de commande CG reliée à une ligne de contrôle de grille CGL. Le drain (D) du transistor d’état T est relié à une ligne de bits BL tandis que la source (S) du transistor d’état T est reliée au drain d’un transistor de sélection ST. Le transistor de sélection ST comporte une grille CSG reliée à une ligne de mots WL. La source (S) du transistor de sélection ST est reliée à une ligne de source SL. Comme illustré sur la FIG. 2 , chaque transistor d’état d’une cellule-mémoire coopère avec le transistor de sélection ST qui est du type vertical et enterré dans le substrat SB. Le canal ZCH du transistor d’état est référencé ZCH. Les transistors de sélection ST connectés aux deux transistors d’états Ti,j et Ti+1,j ont chacun un canal vertical ZCV et une grille de sélection commune verticale enterrée CSG. Les deux cellules mémoire Mi,j et Mi+1,j sont, de ce fait, dites "jumelles". Ces deux cellules jumelles Mi,j et Mi+1,j appartiennent à la même colonne j et aux deux lignes i et i+1. Il convient de noter qu’à des fins de simplifications de la figure, le contact permettant de relier la grille commune enterrée CSG à la ligne de mots correspondante WLi,i+1, n’est pas représenté. De même l’oxyde de grille qui entoure la grille enterrée CSG et la sépare de chaque canal ZCV, ainsi que le structure de chaque canal ZCV, ne sont pas représentés sur cette FIG. 2 , mais le sont sur les figures 5 et 6. La région de source S de chaque transistor de sélection ST est non surfacique, enterrée dans le substrat SB plus en profondeur que la région de drain D du transistor de sélection correspondant. La région semiconductrice qui contient la région de drain D d’un transistor de sélection ST contient également la région de source S du transistor d’état connecté à ce transistor de sélection. Le transistor d’état est ici avantageusement un transistor d’état du type à appauvrissement (« depletion » en langue anglaise). Le canal ZCH du transistor d’état est avantageusement un canal surfacique de sorte qu’il puisse être possible de pouvoir bloquer la conduction du canal par application d’une tension de commande acceptable sur la grille de commande du transistor d’état. Avec de telles cellules-mémoires, différentes structures de plan mémoire sont possibles, à savoir une structure à une seule ligne de bits par colonne ou une structure à deux (ou double) lignes de bits par colonne. La présente invention est compatible avec ces deux types de structure de plan mémoire. A titre d’exemple, la FIG. 3 représente une structure de plan mémoire PM à une seule ligne de bits par colonne et comprenant des cellules mémoire Mi,j ; Mi,j+1 ; Mi-1,j ; Mi-1,j+1 du type mentionné ci-avant. Les cellules mémoire Mi,j et Mi-1,j ayant une grille de sélection commune CSG sont jumelles. De même, les cellules mémoire Mi,j+1 et Mi-1,j+1 sont des cellules mémoire jumelles. Les cellules mémoire Mi,j et Mi,j+1 de rang "i" appartiennent à la ligne ou rangée de rang i du plan mémoire et sont reliées à une ligne de mot WLi-1,i et à une ligne de contrôle de grille CGLi. Les cellules mémoire Mi-1,j et Mi-1,j+1 de rang "i-1" appartiennent à la ligne ou rangée de rang "i-1" du plan mémoire et sont reliées à la ligne de mot WLi-1,i et à une ligne de contrôle de grille CGLi-1. Les cellules mémoire Mi,j et Mi-1,j de rang "j" appartenant à la colonne j sont accessibles en lecture et écriture par l'intermédiaire d'une seule ligne de bit BLj et les cellules mémoire Mi,j+1 et Mi-1,j+1 de rang "j-1" sont accessibles en lecture et écriture par l'intermédiaire d'une seule ligne de bit BLj+1. Les régions de drain (D) des transistors d’état Ti,j et Ti-1,j sont connectées à la ligne de bit BLj et les bornes de drain des transistors d’état Ti,j+1 et Ti-1,j+1 sont connectées à la ligne de bit BLj+1. Les grilles de commande CG des transistors Ti,j et Ti,j+1 sont connectées à la ligne de contrôle de grille CGLi et les grilles de commande CG des transistors à grille flottante Ti-1,j et Ti-1,j+1 sont connectées à la ligne de contrôle de grille CGLi-1. Chaque transistor à grille flottante a sa borne de source (S) reliée à une ligne de source SL par l'intermédiaire du transistor de sélection ST. Les grilles de sélection communes CSG de cellules mémoire jumelles, sont connectées à la ligne de mot WLi-1,i. En mode de lecture, on peut appliquer une tension de lecture nulle sur la grille de commande CG du transistor d’état et appliquer une tension positive sur la ligne de bits BL. Le transistor d’état étant à appauvrissement avec une tension de seuil négative, il est normalement passant pour une cellule mémoire vierge, c’est-à-dire lorsqu’aucune charge n’est présente dans la grille flottante. Un transistor d’état d’une cellule mémoire effacée sera passant tandis que le transistor d’état d’une cellule mémoire programmée sera bloqué. Par ailleurs la programmation ou l’effacement d’un transistor à grille flottante s’effectue ici par l’injection dans la grille flottante du transistor de porteurs chauds (électrons pour la programmation et trous pour l’effacement). Plus particulièrement, l'effacement par porteurs chauds (trous chauds) d'une cellule mémoire est assuré en combinant une tension positive appliquée au substrat à une tension négative appliquée à la grille de commande de son transistor d’état à grille flottante. En ce qui concerne la cellule jumelle, si l’on souhaite qu’elle ne soit pas simultanément effacée, on applique une tension positive sur la grille de commande de son transistor d’état. La programmation d'une cellule mémoire par électrons chauds peut être assurée par exemple en appliquant une tension positive à la ligne de bit concernée, en appliquant une tension nulle au substrat, et une tension positive sur la grille de commande de son transistor d’état à grille flottante. La sélection d’une telle cellule mémoire à programmer s’effectue en appliquant une tension positive supérieure à la tension de seuil du transistor d’état, sur la ligne de mot concernée. En ce qui concerne la cellule jumelle, si l’on souhaite qu’elle ne soit pas simultanément programmée, on applique une tension d’inhibition de programmation faiblement négative ou nulle sur la grille de commande de son transistor d’état. Enfin, comme indiqué ci-avant, la lecture d'une cellule mémoire est assurée en appliquant une tension nulle à la grille de commande CG de son transistor d’état, ainsi qu'une tension positive à la ligne de bit correspondante. La sélection d’une telle cellule mémoire à lire s’effectue en appliquant une tension positive supérieure à la tension de seuil du transistor d’état, sur la ligne de mot concernée. En pratique on appliquera en mode lecture une tension nulle sur toutes les cellules du plan mémoire. De ce fait deux cellules jumelles sélectionnées seront simultanément lues. Si par contre on ne souhaite pas que les cellules jumelles ne soient pas simultanément lues, on appliquera une tension négative d’inhibition de lecture sur la grille de commande de celle des deux cellules jumelles qui ne doit pas être lue. La FIG. 4 illustre une structure de plan mémoire et de cellules-mémoires jumelles dite à « double lignes de bits » (deux lignes de bits par colonne). Dans une telle structure chaque cellule mémoire peut être lue indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée sans qu'il soit nécessaire d'appliquer une tension négative d'inhibition de lecture à la ligne de contrôle de grille de la cellule mémoire jumelle. De même chaque cellule mémoire peut être programmée indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée sans qu'il soit nécessaire d'appliquer une tension négative d'inhibition de programmation à la ligne de contrôle de grille de la cellule mémoire jumelle. Le plan mémoire PM comprend des rangées et des colonnes de cellules mémoire, huit cellules mémoire M1,j, M2,j, M3,j, M4,j, M1,j+1, M2,j+1, M3,j+1, M4,j+1 étant représentées ici. Chaque cellule-mémoire comporte un transistor d’état, respectivement référencés T1,j, T2,j, T3,j, T4,j, T1,j+1, T2,j+1, T3,j+1, T4,j+1, et un transistor de sélection ST connecté entre un plan de source SL et le transistor d’état. Les cellules-mémoires M1,j, M2,j, M3,j, M4,j appartiennent à une colonne de rang j et les cellules-mémoires M1,j+1, M2,j+1, M3,j+1, M4,j+1 appartiennent à une colonne adjacente de rang j+1. Les cellules-mémoires M1,j, M1,j+1 appartiennent à une première rangée de cellules-mémoires, et leurs transistors d’états T1,j, T1,j+1 ont des grilles de commande CG1 connectées à une ligne de contrôle de grille commune CGL1. Les cellules-mémoires M2,j, M2,j+1 appartiennent à une deuxième rangée de cellules-mémoires, et leurs transistors d’états T2,j, T2,j+1 ont des grilles de commande CG2 connectées à une ligne de contrôle de grille commune CGL2. Les cellules-mémoires M3,j, M3,j+1 appartiennent à une troisième rangée de cellules-mémoires, et leurs transistors d’états T3,j, T3,j+1 ont des grilles de commande CG3 connectées à une ligne de contrôle de grille commune CGL3. Les cellules-mémoires M4,j, M4,j+1 appartiennent à une quatrième rangée de cellules-mémoires et leurs transistors d’états T4,j, T4,j+1 ont des grilles de commande CG4 connectées à une ligne de contrôle de grille commune CGL4. Dans la colonne de rang j, les cellules-mémoires M1,j, M2,j sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à une ligne de mot commune WL1,2. De même, les cellules-mémoires M3,j, M4,j sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à une ligne de mot commune WL3,4. Dans la colonne de rang j+1, les cellules-mémoires M1,j+1, M2,j+1 sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à la ligne de mot WL1,2. Les cellules-mémoires M3,j+1, M4,j+1 sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à la ligne de mot commune WL3,4. Le plan mémoire PM comprend deux lignes de bit par colonne de cellules-mémoires. Ainsi, deux lignes de bit B1,j, B2,j sont attribuées aux cellules-mémoires de la colonne de rang j, et deux lignes de bit B1,j+1, B2,j+1 sont attribuées aux cellules-mémoires de la colonne de rang j+1. Deux cellules-mémoires jumelles sont reliées à des lignes de bit différentes parmi les deux lignes de bit attribuées à la colonne dans laquelle elles se trouvent, tandis que deux cellules-mémoires adjacentes mais non jumelles sont reliées à la même ligne de bit. Ainsi, dans la colonne de rang j : - la borne de drain (D) du transistor d’état T1,j est reliée à la ligne de bit B1,j par l'intermédiaire d'un chemin conducteur 1A, - la borne de drain du transistor d’état T2,j est reliée à la ligne de bit B2,j par l'intermédiaire d'un chemin conducteur 23B, - la borne de drain du transistor d’état T3,j est reliée à la ligne de bit B2,j par l'intermédiaire du chemin conducteur 23B (la cellule mémoire M2,j étant adjacente mais non jumelle à la cellule mémoire M3,j), et - la borne de drain du transistor d’état T4,j est reliée à la ligne de bit B1,j par l'intermédiaire d'un chemin conducteur 4A. Dans la colonne de rang j+1 : - la borne de drain du transistor d’état T1,j+1 est reliée à la ligne de bit B1,j+1 par l'intermédiaire d'un chemin conducteur 1C, - la borne de drain du transistor d’état T2,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire d'un chemin conducteur 23D, - la borne de drain du transistor d’état T3,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire du chemin conducteur 23D (la cellule mémoire M2,j+1 étant adjacente mais non jumelle à la cellule mémoire M3,j+1), et - la borne de drain du transistor d’état T4,j+1 est reliée à la ligne de bit B1,j+1 par l'intermédiaire d'un chemin conducteur 4C. Chaque cellule mémoire peut être lue indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée. Par exemple, après sélection des cellules-mémoires jumelles C3,j, C4,j au moyen d'une tension de sélection appliquée à la ligne de mot WL3,4, et après avoir appliqué une tension de lecture nulle à la ligne de contrôle de grille CGL3, la cellule mémoire C3,j peut être lue par l'intermédiaire de la ligne de bit B2,j sans qu'il soit nécessaire d'appliquer une tension négative d'inhibition de lecture à la ligne de contrôle de grille CGL4 de la cellule mémoire jumelle C4,j puisque cette cellule mémoire n'est pas reliée à la ligne de bit B2,j mais à la ligne de bit B1,j. De ce fait on peut appliquer une tension de lecture nulle sur les grilles de commande de toutes les cellules mémoires du plan mémoire. Pour la programmation, on peut appliquer la même tension positive sur les grilles de commande de deux cellules jumelles, appliquer une tension positive sur la ligne de bit pour programmer celle des cellules jumelles connectée à cette ligne de bit et appliquer une tension nulle sur la ligne de bit connectée à l’autre cellule mémoire qui ne doit pas être programmée. On se réfère maintenant plus particulièrement aux figures 5 et 6 pour illustrer plus en détail la structure de chaque canal ZCV du transistor de sélection correspondant ST de la cellule mémoire Mi,j et Mi+1,j représenté très schématiquement sur la FIG. 2 . La région de grille commune enterrée CSG des deux transistors de sélection ST est encadrée par un empilement comportant une couche 2 de silicium (Si) encadrée par une couche 1 d’oxyde de grille (par exemple du dioxyde de silicium (SiO 2 ) et une couche 3 d’un alliage de silicium germanium (Ge x Si (1-x) ). Cet empilement inclut, sur la partie droite de la FIG. 5 , une région de silicium 20 encadrée par une région d’oxyde de grille 10 et une région 30 de l’alliage de silicium germanium, et inclut sur la partie gauche de la FIG. 5 une région de silicium 21 encadrée par une région d’oxyde de grille 11 et une région 31 de l’alliage de silicium germanium. Le canal ZCV du transistor de sélection ST de la cellule mémoire Mi+1,j possède ainsi la région de silicium 20 encadrée par la région d’oxyde de grille 10 et la région 30 de silicium germanium. Le canal ZCV du transistor de sélection ST de la cellule mémoire Mi, j possède la région 21 de silicium, encadrée par la région 11 d’oxyde de grille et la région 31 de silicium germanium. Dans le canal semiconducteur ZCV du transistor de sélection correspondant ST, la région de silicium située entre la région d’oxyde de grille et la région de l’alliage de silicium germanium forme des moyens permettant d’augmenter la mobilité des porteurs, ici des électrons, dans ce canal semiconducteur ZCV lors d’une opération de programmation ou d’effacement de la cellule mémoire. En effet, le paramètre de maille du silicium germanium est plus grand que celui du silicium. De ce fait, le silicium, qui, comme on le verra plus en détail ci-après, sera déposé par épitaxie sur le silicium germanium, subira une déformation positive biaxiale et isotrope ce qui induit une contrainte en tension du silicium et par conséquent une augmentation de la mobilité des porteurs chauds dans cette couche de silicium. Il en résulte donc une réduction de la consommation énergétique lors de la programmation ou de l’effacement de la cellule mémoire. A titre indicatif, pour une cellule mémoire non volatile à grille divisée et transistor de sélection enterré dans le substrat et source non surfacique, réalisée dans une technologie CMOS 40 nm, on obtient avec ces moyens permettant d’augmenter la mobilité des électrons dans le canal du transistor de sélection, une réduction d’environ 20% de la durée de programmation ou d’effacement en gardant les mêmes valeurs de tension appliquées sur les électrodes de la cellule mémoire que celles appliquées sur une cellule mémoire de l’art antérieur. Comme illustré sur la FIG. 6 , l’épaisseur de la couche de silicium 2, et donc de chaque région de silicium 20 et 21, est par exemple comprise entre 5 nm et 30nm. L’épaisseur de la couche 3 de silicium germanium est comprise entre 5 et 20nm, par exemple inférieure à 15nm. La valeur de x pour l’alliage Ge x Si (1-x) est par exemple comprise entre 0,3 et 0,9. La FIG. 7 illustre très schématiquement un mode de mise en œuvre d’un procédé permettant de réduire la consommation énergétique lors d’une opération de programmation ou d’effacement par porteurs chauds, d’une cellule mémoire possédant un transistor d’état à grille divisée et un transistor de sélection enterré dans un substrat semiconducteur. Globalement, le procédé comprend une augmentation S7 de la mobilité des porteurs dans le canal semiconducteur du transistor de sélection lors de l’opération de programmation ou d’effacement de la cellule mémoire. Cette augmentation de mobilité peut comprendre une mise en tension S70 d’une couche de silicium du canal par une couche sous-jacente d’un alliage de silicium germanium, cette couche de silicium étant entre cette couche d’alliage de silicium germanium et une couche d’oxide de grille. On se réfère maintenant plus particulièrement aux figures 8 à 11 pour décrire un mode de mise en œuvre d’un procédé de fabrication d’un dispositif de mémoire non volatil selon l’invention, et notamment un mode de mise en œuvre de la formation du canal de chaque transistor de sélection ST de deux cellules mémoires jumelles. Plus particulièrement, sur la FIG. 8 , on réalise tout d’abord (étape S80) dans le substrat semiconducteur SB du circuit intégré destiné à recevoir le dispositif de mémoire selon l’invention, une tranchée TR à l’emplacement de la future région de grille enterrée. Cette tranchée TR est obtenue de façon classique et connue en soi par gravure à travers un masque MSK. Puis, on procède (étape S81), comme illustré sur la FIG. 9 , à une première épitaxie de la couche 2 de silicium germanium sur les parois de la tranchée TR puis à une deuxième épitaxie de la couche de silicium 3 sur la couche de silicium germanium 2. Ces étapes d’épitaxie du silicium germanium puis du silicium sont des étapes classiques et connues en elles-mêmes par l’homme du métier. Puis, comme illustré sur la FIG. 10 , on forme (étape S82), sur la couche de silicium 2 épitaxiée, la couche d’oxide de grille 1, par exemple par croissance thermique. Enfin, après avoir procédé (étape S83) à un polissage mécanochimique du masque MSK surmonté d’une partie de l’empilement formé par les couches 3, 2 et 1, on obtient comme illustré sur la FIG. 11 , la région de grille enterrée CSG encadrée par l’empilement formé par les couches de silicium germanium 2 de silicium 3 et d’oxide de grille 1. Le reste de la formation des transistors de sélection, à savoir la formation des régions de source et de drain ainsi que le reste de la formation des cellules mémoires jumelles, à savoir la réalisation des transistors d’état notamment est classique et connue en soi par l’homme du métier, et aboutit à la structure illustrée sur la FIG. 2 . Dispositif de mémoire non volatile, comprenant une cellule mémoire (Mi+1,j) possédant un transistor d’état à grille divisée (Ti+1,j) et un transistor de sélection (ST) du type vertical enterré dans un substrat semi-conducteur, et des moyens (10,20,30) configurés pour augmenter la mobilité des porteurs dans le canal semiconducteur (ZCV) du transistor de sélection lors d’une opération de programmation ou d’effacement de la cellule-mémoire par porteurs chauds. Dispositif selon la revendication 1, dans lequel lesdits moyens comportent dans le canal semiconducteur (ZCV), une région de silicium (20) située entre une région d’oxyde de grille (10) et une région d’un alliage de silicium germanium (30). Dispositif selon la revendication 2, dans lequel l’épaisseur de la région de silicium (20) est comprise entre 5 et 30 nanomètres et l’épaisseur de la région (30) dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres. Dispositif selon l’une des revendications 2 ou 3, dans lequel l’alliage de silicium germanium est un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. Dispositif selon l’une des revendications précédentes, dans lequel le transistor de sélection (ST) comporte une région de source non surfacique. Dispositif selon les revendications 2 et 5, comprenant une autre cellule mémoire (Mi,j), jumelle de ladite cellule mémoire (Mi+1,j), les deux cellules mémoires jumelles ayant la même structure et possédant chacune un transistor de sélection (ST) enterré dans le substrat semi-conducteur et de structure identique, les deux transistors de sélection possédant une région de grille commune (CSG) enterrée encadrée par un empilement (1, 2, 3) comportant une couche de silicium (2) encadrée par une couche d’oxyde de grille (1) et une couche (3) dudit alliage de silicium germanium, la couche de silicium (2), la couche d’oxyde de grille (1) et la couche dudit alliage de silicium (3) incluant respectivement les deux régions de silicium (20, 21), les deux régions d’oxyde de grille (10, 11) et les deux régions (30, 31) dudit alliage de silicium germanium des canaux (ZCV) des deux transistors de sélection (ST) des deux cellules mémoires jumelles (Mi,j ; Mi+1,j). Dispositif selon la revendication 6, dans lequel l’épaisseur de chaque région de silicium (20, 21) est comprise entre 5 et 30 nanomètres et l’épaisseur de chaque région (30, 31) dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres. Dispositif selon l’une des revendications 6 et 7, dans lequel l’alliage de silicium germanium est un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. Dispositif selon l’une des revendications précédentes, prise en combinaison avec la revendication 6, comprenant un plan mémoire (PM) ayant des lignes et des colonnes de cellules mémoires, et une structure à une ligne de bit par colonne, toutes les cellules mémoires jumelles d’une colonne étant connectées à la ligne de bit de ladite colonne. Dispositif selon l’une des revendications 1 à 8, prise en combinaison avec la revendication 6, comprenant un plan mémoire (PM) ayant des lignes et des colonnes de cellules mémoires, et une structure à deux lignes de bits par colonne, deux cellules-mémoires jumelles d’une colonne étant reliées à des lignes de bit différentes parmi les deux lignes de bit de ladite colonne, tandis que deux cellules-mémoires de ladite colonne, adjacentes mais non jumelles, sont reliées à la même ligne de bit de ladite colonne. Procédé pour réduire la consommation d’énergie lors d’une opération de programmation ou d’effacement par porteurs chauds d’une cellule mémoire possédant un transistor d’état à grille divisée et un transistor de sélection du type vertical enterré dans un substrat semi-conducteur, le procédé comprenant une augmentation (S7) de la mobilité des porteurs dans le canal semiconducteur (ZCV) du transistor de sélection lors de ladite opération de programmation ou d’effacement. Procédé selon la revendication 11, dans lequel ladite augmentation de mobilité (S7) comprend une mise en tension (S70) d’une région de silicium du canal par une région sous-jacente d’un alliage de silicium germanium, la région de silicium étant entre cette région d’alliage de silicium germanium et une région d’oxyde de grille. Procédé selon la revendication 11 ou 12, dans lequel l’épaisseur de la région de silicium est comprise entre 5 et 30 nanomètres et l’épaisseur de la région dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres . Procédé selon l’une des revendications 11 à 13, dans lequel l’alliage de silicium germanium est un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9. Procédé selon l’une des revendications 11 à 14, dans lequel le transistor de sélection (ST) possède une région de source non surfacique. Procédé de fabrication d’un dispositif de mémoire non volatile comprenant une réalisation d’une cellule mémoire non volatile, comportant une réalisation dans et sur un substrat semiconducteur d’un transistor d’état à grille divisée et une réalisation d’un transistor de sélection du type vertical enterré dans le substrat semiconducteur, dans lequel la réalisation du transistor de sélection comprend une formation d’une tranchée (TR) dans le substrat semiconducteur, une épitaxie d’une couche (3) d’un alliage de silicium germanium sur les parois de la tranchée (TR), une épitaxie d’une couche de silicium (2) sur la couche dudit alliage de silicium germanium, une formation d’une couche d’oxyde de grille (1) sur la couche de silicium et un remplissage de la tranchée par du polysilicium de façon à former une région de grille (CSG) du transistor de sélection. Procédé selon la revendication 16, dans lequel la réalisation du transistor de sélection (ST) comporte une réalisation d’une région de source non surfacique. Procédé selon la revendication 17, comprenant une réalisation dans et sur un substrat semiconducteur, à côté dudit transistor d’état, d’un autre transistor d’état à grille divisée associé à un autre transistor de sélection, les deux transistors de sélection ayant la même région de grille (CSG) encadrée par l’empilement formé par la couche sous-jacente (3) d’alliage de silicium germanium, la couche de silicium (2) et la couche d’oxyde de grille (1), de façon à former deux cellules mémoires jumelles. Procédé selon l’une des revendications 16 à 18, dans lequel l’épaisseur de la couche de silicium (2) est comprise entre 5 et 30 nanomètres et l’épaisseur de la couche (3) dudit alliage de silicium germanium est comprise entre 5 et 20 nanomètres. Procédé selon l’une des revendications 16 à 19, dans lequel l’alliage de silicium germanium est un alliage Ge x Si (1-x) avec x compris entre 0,3 et 0,9.