FR 3164835 A1 20260123 FR 2407999 A 20240719 Procédé de réalisation d’un dispositif à transistors CFET La présente description concerne un procédé de réalisation d’un dispositif à transistors CFET, comprenant au moins : - réalisation, sur un premier substrat (108), d’un premier super-réseau semiconducteur (102) surmonté d’une première couche d’interface (122) comprenant au moins du semi-conducteur amorphe ou du métal ou un composé de semi-conducteur et de métal ; - réalisation, sur un deuxième substrat (116), d’un deuxième super-réseau semi-conducteur (110) surmonté d’une deuxième couche d’interface (128) comprenant au moins du semi-conducteur amorphe ou du métal ou un composé de semi-conducteur et de métal ; - collage des première et deuxième couches d’interface l’une à l’autre ; et dans lequel les première et deuxième couches d’interface sont configurées pour être gravées sélectivement vis-à-vis des super-réseaux semi-conducteurs. Figure pour l'abrégé : Fig. 3 Procédé de réalisation d’un dispositif à transistors CFET La présente description concerne de façon générale le domaine de la fabrication de dispositifs semi-conducteurs, et plus particulièrement la réalisation de dispositifs à transistors CFET (« Complementary Field-Effect Transistors » en anglais, ou transistors à effet de champ complémentaires). Un dispositif à transistors CFET comporte, sur un substrat, des nanofeuilles (« nanosheets » en anglais) de semi-conducteur superposées formant les régions actives de transistors de types de conductivité différents, nMOS et pMOS. Les nanofeuilles formant les régions actives des transistors nMOS sont séparées de celles formant les régions actives des transistors pMOS par du matériau diélectrique. Les empilements de nanofeuilles utilisés pour la réalisation d’un dispositif à transistors CFET peuvent être fabriqués de deux manières différentes : monolithique ou séquentielle. La fabrication monolithique de ces empilements consiste à réaliser successivement l’un sur l’autre, sur un substrat et par épitaxie continue, deux empilements de couches, ou super-réseaux, servant à la réalisation des régions actives des transistors de types différents. Chacun des empilements de couches comporte typiquement des couches de silicium et des couches de SiGe disposées de manière alternée les unes sur les autres. L’épaisseur de chacune de ces couches est généralement égale à environ 10 nm, et le pourcentage de germanium dans les couches de SiGe est généralement compris entre environ 20% et 30%. Les deux super-réseaux sont généralement séparés l’un de l’autre par une couche sacrificielle de SiGe dont le pourcentage de germanium est significativement plus élevé que celui des couches de SiGe des super-réseaux afin de pouvoir graver sélectivement, par exemple avec une solution à base de Br 2 ou d’ammoniac et de peroxyde d’hydrogène, ou bien avec du chlorure d’hydrogène gazeux, cette couche sacrificielle par rapport aux couches des super-réseaux. L’espace libre formé par la gravure de cette couche sacrificielle est ensuite rempli par un matériau diélectrique de sorte à séparer et isoler électriquement les deux super-réseaux l’un de l’autre. La réalisation monolithique des super-réseaux par épitaxie présente toutefois des contraintes car compte tenu du nombre de couches de SiGe requis, du pourcentage de germanium requis et de l’épaisseur des super-réseaux, la structure à réaliser a une épaisseur totale très proche de son épaisseur critique de relaxation plastique, ce qui a pour conséquence la génération de nombreux défauts cristallins et de dislocations si cette épaisseur critique est dépassée. Cette réalisation implique de mettre en œuvre l’épitaxie à une température inférieure à environ 550°C, voire inférieure à environ 500°C, à l’aide de précurseurs dédiés tels que du Si 2 H 6 et du Ge 2 H 6 , qui ne sont pas aisément employables car il existe des risques de formation d’inclusion amorphe dans les couches réalisées en raison de la trop grande réactivité en phase gazeuse de ces précurseurs. L’épaisseur des super-réseaux et le nombre de leurs couches sont donc limités. De plus, la limitation du pourcentage de germanium atteignable dans les couches de SiGe des super-réseaux et dans la couche sacrificielle complexifie les gravures sélectives à mettre en œuvre. Une autre contrainte liée à la réalisation monolithique des super-réseaux est qu’il n’est pas possible de réaliser deux super-réseaux dont les couches semi-conductrices auraient des orientations cristallines différentes dans le but d’optimiser les caractéristiques électriques pour chaque type de transistors (la mobilité des électrons étant meilleure dans du semi-conducteur d’orientation cristalline (100), et celle des trous étant meilleure dans du semi-conductrice d’orientation cristalline (110)). La fabrication séquentielle de ces empilements consiste à réaliser séparément, sur des substrats différents, les empilements de couches servant à la réalisation des régions actives de transistors de types différents sous la forme de deux structures indépendantes et distinctes, puis de les solidariser par collage. L’un des deux substrats utilisés est ensuite démonté pour n’en conserver qu’un seul servant de support à l’ensemble obtenu. Par rapport à une fabrication monolithique, la fabrication séquentielle des super-réseaux permet d’optimiser séparément, avant le collage, chacun d’eux, et envisager ainsi l’obtention de transistors CFET plus performants. Le collage est mis en œuvre entre deux couches diélectriques chacune formée au sommet d’un des super-réseaux réalisés. Idéalement, les épaisseurs de ces couches diélectriques sont faibles, typiquement telles que l’épaisseur totale du diélectrique présent entre les super-réseaux soit inférieure à 50 nm. Le collage est généralement un collage direct hydrophile. Un recuit de consolidation du collage à une température supérieure ou égale à 500°C, par exemple de l’ordre de 650°C ou 700°C, est ensuite mis en œuvre. Il est toutefois très difficile de réaliser un collage direct hydrophile avec des couches diélectriques aussi fines du fait que des défauts vont être générés à l’interface de collage lors de la mise en œuvre du recuit servant à consolider l’interface. En effet, des défauts apparaissent à l’interface de collage lorsque le recuit de consolidation est mis en œuvre à une température supérieure ou égale à 500°C. Ces défauts sont créés en raison de l’eau piégée à l’interface de collage et qui passe à travers les couches diélectriques et réagit avec le semi-conducteur contre lequel les couches diélectriques sont disposées. Cette réaction génère du gaz dihydrogène qui se retrouve piégé et mène à la création de bulles à l’interface de collage. Il existe un besoin de proposer un procédé de réalisation d’un dispositif à transistors CFET ne présentant pas les inconvénients des procédés de réalisation connus. Un mode de réalisation pallie tout ou partie des inconvénients des procédés connus et propose un procédé de réalisation d’un dispositif à transistors CFET, comprenant au moins : - réalisation, sur un premier substrat, d’un premier empilement comportant au moins une première couche semi-conductrice et une deuxième couche semi-conductrice disposées l’une sur l’autre, l’une des première et deuxième couches semi-conductrices étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une première couche d’interface comprenant au moins du semi-conducteur amorphe ou du métal ou un composé de semi-conducteur et de métal étant réalisée ensuite sur le premier empilement ; - réalisation, sur un deuxième substrat, d’un deuxième empilement comportant au moins une troisième couche semi-conductrice et une quatrième couche semi-conductrice disposée l’une sur l’autre, l’une des troisième et quatrième couches semi-conductrices étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une deuxième couche d’interface comprenant au moins du semi-conducteur amorphe ou du métal ou un composé de semi-conducteur et de métal étant réalisée ensuite sur le deuxième empilement ; - collage des première et deuxième couches d’interface l’une à l’autre ; et dans lequel les première et deuxième couches d’interface sont configurées pour être gravées sélectivement vis-à-vis des première, deuxième, troisième et quatrième couches semi-conductrices. Selon un mode de réalisation particulier, le procédé comporte en outre, après la réalisation du premier empilement et avant la réalisation de la première couche d’interface, une réalisation d’une première couche diélectrique sur le premier empilement, la première couche d’interface étant réalisée ensuite sur la première couche diélectrique, et/ou comportant en outre, après la réalisation du deuxième empilement et avant la réalisation de la deuxième couche d’interface, une réalisation d’une deuxième couche diélectrique sur le deuxième empilement, la deuxième couche d’interface étant réalisée ensuite sur la deuxième couche diélectrique. Selon un mode de réalisation particulier, la réalisation de la première couche diélectrique comporte une oxydation thermique ou chimique de la première couche semi-conductrice ou un dépôt chimique en phase vapeur, et/ou la réalisation de la deuxième couche diélectrique est comporte une oxydation thermique ou chimique de la troisième couche semi-conductrice ou un dépôt chimique en phase vapeur. Selon un mode de réalisation particulier, les première et troisième couches semi-conductrices comportent du silicium, et/ou les deuxième et quatrième couches semi-conductrices comportent du SiGe. Selon un mode de réalisation particulier, les première et deuxième couches d’interface comportent du germanium amorphe, ou du SiGe amorphe dont une concentration en germanium est supérieure à celle des deuxième et quatrième couches semi-conductrices, ou du titane, ou un composé amorphe de silicium, de germanium et d’étain, ou un semi-conducteur III-V amorphe. Selon un mode de réalisation particulier, le procédé comporte en outre, après la réalisation de la première couche diélectrique et avant la réalisation de la première couche d’interface, un dépôt d’une première couche de silicium amorphe sur la première couche diélectrique, la première couche d’interface étant réalisée ensuite sur la première couche de silicium amorphe, et/ou comporte en outre, après la réalisation de la deuxième couche diélectrique et avant la réalisation de la deuxième couche d’interface, un dépôt d’une deuxième couche de silicium amorphe sur la deuxième couche diélectrique, la deuxième couche d’interface étant réalisée ensuite sur la deuxième couche de silicium amorphe. Selon un mode de réalisation particulier, l’épaisseur de chacune des première et deuxième couches de silicium amorphe est comprise entre environ 1 et 2 nm, et/ou l’épaisseur de chacune des première et deuxième couches d’interface est comprise entre environ 5 et 50 nm, et avantageusement entre 5 nm et 10 nm. Selon un mode de réalisation particulier, le collage est un collage par activation de surface. Selon un mode de réalisation particulier, le collage est un collage par diffusion atomique, et les première et deuxième couches d’interface sont déposées respectivement au sein d’une même équipement que celui utilisé pour la mise en œuvre du collage. Selon un mode de réalisation particulier, le procédé comporte en outre, après le collage des première et deuxième couches d’interface l’une à l’autre, un recuit de consolidation mis en œuvre à une température inférieure à une température engendrant une relaxation plastique des couches soumises à ce recuit de consolidation. Selon un mode de réalisation particulier, l’un des premier et deuxième substrats comporte du silicium d’orientation cristalline (100), et/ou l’autre des premier et deuxième substrats comporte du silicium d’orientation cristalline (110). Selon un mode de réalisation particulier, le premier empilement comporte plusieurs premières couches semi-conductrices et plusieurs deuxièmes couches semi-conductrices disposées de manière alternée les unes sur les autres, et/ou le deuxième empilement comporte plusieurs troisièmes couches semi-conductrices et plusieurs quatrièmes couches semi-conductrices disposées de manière alternée les unes sur les autres. Selon un mode de réalisation particulier, le procédé comporte en outre, après le collage, une gravure de plusieurs tranchées à travers les premier et deuxième empilements telles que des portions restantes des première ou deuxième couches semi-conductrices et des portions restantes des troisième ou quatrième couches semi-conductrices forment des nanofeuilles configurées pour former les canaux des transistors CFET. Selon un mode de réalisation particulier, le procédé comporte en outre, après la gravure des tranchées, une gravure des première et deuxième couches d’interface sélectivement vis-à-vis des premier et deuxième empilements, puis un dépôt d’au moins un matériau diélectrique dans des espaces vides formés par la gravure des première et deuxième couches d’interface. Selon un mode de réalisation particulier, le procédé comporte en outre une gravure de portions restantes de la première ou deuxième couche semi-conductrice et/ou une gravure de parties restantes de la troisième ou quatrième couche semi-conductrice, et une dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour de premières parties des portions des couches semi-conductrices restantes formant des canaux des transistors CFET, et une épitaxie formant des source et drain des transistors CFET. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la FIG. 1 , la FIG. 2 , la FIG. 3 , la FIG. 4 , la FIG. 5 , la FIG. 6 et la FIG. 7 représentent schématiquement des étapes d’un exemple de procédé de réalisation d’un dispositif à transistors CFET selon un premier mode de réalisation ; - la FIG. 8 représente schématiquement une des étapes d’un exemple de procédé de réalisation d’un dispositif à transistors CFET selon un deuxième mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Sur les figures, afin de faciliter leur lecture, les différents éléments et les différentes couches de matériaux ne sont pas représentés à la même échelle les uns par rapport aux autres. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, différentes étapes mises en œuvre après le dépôt de diélectrique entre les empilements de nanofeuilles et portant sur la réalisation des éléments des transistors CFET autres que les nanofeuilles ne sont pas détaillées. L’homme du métier sera à même de mettre en œuvre de telles étapes à partir de la description donnée ici. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures dans une position normale d'utilisation. Toutefois, ces termes ne présument pas de la position et de l’orientation réelles du dispositif lors de son utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. De plus, sauf indication contraire, les gammes de valeurs indiquées incluent les bornes de ces gammes. Un exemple de procédé de réalisation d’un dispositif à transistors CFET selon un premier mode de réalisation est décrit ci-dessous en lien avec les figures 1 à 7. Un premier empilement 102 comprenant au moins une première couche semi-conductrice 104 et au moins une deuxième couche semi-conductrice 106 disposées l’une sur l’autre est réalisé par épitaxie sur un premier substrat 108. Le premier empilement 102 forme un premier super-réseau de couches semi-conductrices 104, 106 disposé sur le premier substrat 108. Le premier substrat 108 correspond par exemple à un substrat de semi-conducteur, bulk (ou massif) ou SOI (« Silicon-On-Insulator » en anglais, ou silicium sur isolant), ou tout type de substrat adapté à la réalisation du premier empilement 102. Dans l’exemple de réalisation particulier décrit ici, le premier substrat 108 correspond à un substrat bulk de silicium. Lorsque la ou les premières couches semi-conductrices 104 sont destinées à servir à la réalisation de régions actives de transistors de type nMOS, le premier substrat 108 peut comporter du silicium d’orientation cristalline (100). Lorsque la ou les premières couches semi-conductrices 104 sont destinées à servir à la réalisation de régions actives de transistors de type pMOS, le premier substrat 108 peut comporter du silicium d’orientation cristalline (110). Lorsque le premier substrat 108 est de type bulk, l’ensemble du semi-conducteur, par exemple du silicium, du premier substrat 108 peut avoir cette orientation cristalline. Lorsque le premier substrat 108 est de type SOI, le semi-conducteur de la couche superficielle semi-conductrice du premier substrat 108 peut avoir cette orientation cristalline, celle du semi-conducteur de la couche massive du substrat SOI pouvant être différente ou non. Dans l’exemple décrit, du fait que les couches semi-conductrices 104, 106 du premier empilement 102 sont réalisées par épitaxie à partir de la face supérieure du premier substrat 108, l’orientation cristalline du semi-conducteur depuis lequel l’épitaxie est mise en œuvre est également celle des semi-conducteurs de ces couches 104, 106. Ainsi, la mobilité des électrons est favorisée lorsque les régions actives de transistors nMOS sont réalisées à partir de semi-conducteur d’orientation cristalline (100), et la mobilité des trous est favorisée lorsque les régions actives de transistors pMOS sont réalisées à partir de semi-conducteur d’orientation cristalline (110). Les semi-conducteurs des première et deuxième couches 104, 106 sont tels que l’une des première et deuxième couches 104, 106 peut être gravée sélectivement vis-à-vis de l’autre. Cette sélectivité de gravure servira par exemple par la suite à graver la deuxième couche 106 notamment lors de la réalisation d’une grille autour d’une partie de la première couche 104 destinée à former le canal d’un des transistors CFET, ou à graver la première couche 104 notamment lors de la réalisation d’une grille autour d’une partie de la deuxième couche 106 destinée à former le canal d’un des transistors CFET. Dans l’exemple décrit, le premier empilement 102 est réalisé tel que la première couche 104 comporte du silicium et que la deuxième couche 106 comporte du SiGe. Inversement, il est possible que la première couche 104 comporte du SiGe et que la deuxième couche 106 comporte du silicium. La couche qui n’est pas destinée à être gravée peut comporter du SiGe afin de favoriser la mobilité des trous dans des canaux de transistors pMOS, ou peut comporter du silicium. Par exemple, le pourcentage de germanium du SiGe est compris entre environ 20% et 40%, et de préférence entre environ 25% et 30%. Dans l’exemple décrit, l’épaisseur de chacune des première et deuxième couches 104, 106 peut être comprise entre environ 5 nm et 15 nm, et de préférence entre environ 8 nm et 12 nm. Le nombre de premières couches 104 et de deuxièmes couches 106 du premier empilement 102 dépend du nombre de nanofeuilles destinées à former les régions actives des transistors qui seront ultérieurement réalisées à partir de ces nanofeuilles. De manière avantageuse, le premier empilement 102 comporte plusieurs premières couches 104 et plusieurs deuxièmes couches 106 disposées de manière alternée les unes sur les autres. Sur l’exemple de la FIG. 1 , le premier empilement 102 comporte quatre premières couches 104 et quatre deuxièmes couches 106. Par exemple, le premier empilement 102 peut comporter un nombre total de couches 104, 106 compris entre trois et quinze, voire plus, par exemple jusqu’à environ trente. En variante de l’exemple précédemment décrit, le premier empilement 102 peut comporter des couches de matériaux supplémentaires en plus de celles décrites ci-dessus. Un deuxième empilement 110 comprenant au moins une troisième couche semi-conductrice 112 et au moins une quatrième couche semi-conductrice 114 disposées l’une sur l’autre est réalisé par épitaxie sur un deuxième substrat 116. Le deuxième empilement 110 forme un deuxième super-réseau de couches semi-conductrices 112, 114 disposé sur le deuxième substrat 116. Le deuxième substrat 116 correspond par exemple à un substrat de semi-conducteur bulk ou SOI, ou tout type de substrat adapté à la réalisation du deuxième empilement 110. Dans l’exemple de réalisation particulier décrit ici, le deuxième substrat 116 correspond à un substrat SOI. Ce substrat SOI comprend une couche massive de silicium ainsi qu’une couche d’oxyde enterrée et une couche superficielle de silicium. Sur les différentes figures, le deuxième substrat 116 est toutefois représenté sous la forme d’une seule couche. Lorsque la ou les troisièmes couches semi-conductrices 112 sont destinées à servir à la réalisation de régions actives de transistors de type nMOS (et donc lorsque la ou les premières couches semi-conductrices 104 sont destinées à servir à la réalisation de régions actives de transistors pMOS), le deuxième substrat 116 peut comporter du silicium d’orientation cristalline (100). Lorsque la ou les troisièmes couches semi-conductrices 112 sont destinées à servir à la réalisation de régions actives de transistors de type pMOS (et donc lorsque la ou les premières couches semi-conductrices 104 sont destinées à servir à la réalisation de régions actives de transistors nMOS), le deuxième substrat 116 peut comporter du silicium d’orientation cristalline (110). Lorsque le deuxième substrat 116 est de type bulk, l’ensemble du semi-conducteur, par exemple du silicium, du deuxième substrat 116 peut avoir cette orientation cristalline. Lorsque le deuxième substrat 116 est de type SOI, le semi-conducteur de la couche superficielle semi-conductrice du deuxième substrat 116 peut avoir cette orientation cristalline, celle du semi-conducteur de la couche massive du substrat SOI pouvant être différente ou non. Dans l’exemple décrit, du fait que les couches semi-conductrices 112, 114 du deuxième empilement 110 sont réalisées par épitaxie à partir de la face supérieure du deuxième substrat 116, l’orientation cristalline du semi-conducteur depuis lequel l’épitaxie est mise en œuvre est également celle des semi-conducteurs de ces couches 112, 114. Ainsi, la mobilité des électrons est favorisée lorsque les régions actives de transistors nMOS sont réalisées à partir de semi-conducteur d’orientation cristalline (100), et la mobilité des trous est favorisée lorsque les régions actives des transistors pMOS sont réalisées à partir de semi-conducteur d’orientation cristalline (110). Les semi-conducteurs des troisième et quatrième couches 112, 114 sont tels que l’une des troisième et quatrième couches 112, 114 peut être gravée sélectivement vis-à-vis de l’autre. Cette sélectivité de gravure servira par la suite à graver la quatrième couche 114 lors de la réalisation d’une grille autour d’une partie de la troisième couche 112 destinée à former le canal d’un des transistors CFET, ou à graver la troisième couche 112 notamment lors de la réalisation d’une grille autour d’une partie de la quatrième couche 114 destinée à former le canal d’un des transistors CFET. Dans l’exemple de réalisation décrit, le deuxième empilement 110 est réalisé tel que la troisième couche 112 comporte du silicium et que la quatrième couche 114 comporte du SiGe. Inversement, il est possible que la troisième couche 112 comporte du SiGe et que la quatrième couche 114 comporte du silicium. La couche qui n’est pas destinée à être gravée peut comporter du SiGe afin de favoriser la mobilité des trous dans des canaux de transistors pMOS, ou peut comporter du silicium. Par exemple, le pourcentage de germanium du SiGe est compris entre environ 20% et 40%, et de préférence entre environ 25% et 30%. Dans l’exemple décrit, l’épaisseur de chacune des troisième et quatrième couches 112, 114 peut être comprise entre environ 5 nm et 15 nm, et de préférence entre environ 8 nm et 12 nm. Le nombre de troisièmes couches 112 et de quatrièmes couches 114 du deuxième empilement 110 dépend du nombre de nanofeuilles destinées à former les régions actives des transistors qui seront ultérieurement réalisées à partir de ces nanofeuilles. De manière avantageuse, le deuxième empilement 110 comporte plusieurs troisièmes couches 112 et plusieurs quatrièmes couches 114 disposées de manière alternée les unes sur les autres. Sur l’exemple de la FIG. 1 , le deuxième empilement 110 comporte quatre troisièmes couches 112 et quatre quatrièmes couches 114. Par exemple, le deuxième empilement 110 peut comporter un nombre total de troisièmes couches 112 et de quatrièmes couches 114 compris entre trois et quinze, voire plus, par exemple jusqu’à environ trente, ce nombre de couches pouvant être identique ou non à celui du nombre de couches du premier empilement 102. En variante de l’exemple précédemment décrit, le deuxième empilement 112 peut comporter des couches de matériaux supplémentaires en plus de celles précédemment décrites. Les structures obtenues à ce stade du procédé sont représentées schématiquement sur la FIG. 1 . Dans l’exemple de réalisation particulier décrit, une première couche diélectrique 118 est réalisée au sommet du premier empilement 102, c’est-à-dire sur la dernière des premières couches 104 réalisées dans l’exemple décrit ici (ou sur la première couche 104 lorsque le premier empilement 102 ne comporte qu’une seule première couche 104). Par exemple, la première couche diélectrique 118 peut correspondre à une couche de SiO 2 réalisée par oxydation chimique ou par dépôt chimique en phase vapeur, assisté ou non par plasma, à basse température, c’est-à-dire à une température par exemple comprise entre 400°C et 500°C. En variante, cette couche de SiO 2 peut être déposée par dépôt chimique en phase vapeur à haute température ou formée par oxydation thermique, par exemple à des températures proches de 700°C, la température de mise en œuvre pour former cette couche étant choisie telle qu’une relaxation plastique des couches sur lesquelles la première couche diélectrique 118 est réalisée soit évitée. L’épaisseur de la première couche diélectrique 118 est par exemple comprise entre environ 1 nm et 2 nm. En variante, la première couche diélectrique 118 peut comporter un oxyde autre que du SiO 2 , ou un matériau diélectrique autre qu’un oxyde. En variante, la première couche diélectrique 118 peut correspondre à un empilement de plusieurs couches superposées comprenant différents matériaux diélectriques. En variante, il est possible de ne pas réaliser la première couche diélectrique 118 sur le premier empilement 102. Dans le premier mode de réalisation décrit, une première couche de silicium amorphe 120 est déposée sur la première couche diélectrique 118. Ce dépôt est par exemple mis en œuvre dans le même bâti que celui utilisé pour l’épitaxie des première et deuxième couches semi-conductrices 104, 106, par exemple à une température égale à environ 500°C, sous une pression de 20 Torr et en utilisant des composés de Si 2 H 6 . D’autres détails de mise en œuvre pour la réalisation de la première couche de silicium amorphe 120 sont décrits dans le document US 2022/319910 A1. Cette première couche de silicium amorphe 120 a par exemple une épaisseur comprise entre environ 1 nm et 2 nm. Une première couche d’interface 122 est réalisée ensuite sur la première couche de silicium amorphe 120. Dans l’exemple décrit, la première couche d’interface 122 comporte du SiGe amorphe ayant une concentration en germanium supérieure à celles des deuxième et quatrième couches semi-conductrices 106, 114. Par exemple, la concentration en germanium du SiGe de la première couche d’interface 122 est supérieure ou égale à environ 50 %. En variante, la première couche d’interface 122 peut comporter du germanium amorphe, ou du titane, ou un composé amorphe de silicium, de germanium et d’étain, ou un semi-conducteur III-V amorphe tel que du GaAs ou de l’InP. Quel que soit le ou les matériaux de la première couche d’interface 122, ce ou ces matériaux sont choisis tels que la première couche d’interface 122 puisse être gravée sélectivement vis-à-vis des couches des premier et deuxième empilements 102, 110, c’est-à-dire vis-à-vis des première, deuxième, troisième et quatrième couches 104, 106, 112, 114 dans cet exemple. Par exemple, l’épaisseur de la première couche d’interface 122 est comprise entre environ 5 nm et 50 nm, et avantageusement entre 5 nm et 10 nm. La première couche d’interface 122 peut être réalisée par un dépôt mis en œuvre dans le même bâti que celui utilisé pour l’épitaxie des première et deuxième couches semi-conductrices 104, 106, par exemple à une température égale à environ 400°C, sous une pression de 100 Torr et en utilisant des composés de SiH 4 ou de SiH 2 Cl 2 ou de Si 2 H 6 , avec des composés de GeH 4 . Dans l’exemple, la première couche de silicium amorphe 120 forme une couche de mouillage facilitant la croissance de la première couche d’interface 122 comprenant du SiGe amorphe ou du Ge amorphe et évite la sélectivité de la croissance de ces matériaux avec du GeH 4 par rapport au SiO 2 de la première couche diélectrique 118. Dans l’exemple de réalisation particulier décrit, une deuxième couche diélectrique 124 est réalisée au sommet du deuxième empilement 110, c’est-à-dire sur la dernière des troisièmes couches 112 dans l’exemple décrit ici (ou sur la troisième couche 112 lorsque le deuxième empilement 110 ne comporte qu’une seule troisième couche 112). Par exemple, la deuxième couche diélectrique 124 est similaire à la première couche diélectrique 118. Les caractéristiques et variantes de réalisation précédemment décrites pour la première couche diélectrique 118 peuvent s’appliquer à la deuxième couche diélectrique 124. Dans le premier mode de réalisation décrit, une deuxième couche de silicium amorphe 126 est déposée sur la deuxième couche diélectrique 124. La deuxième couche de silicium amorphe 126 est par exemple similaire à la première couche de silicium amorphe 120. Les caractéristiques précédemment décrites pour la première couche de silicium amorphe 120 peuvent s’appliquer à la deuxième couche de silicium amorphe 126. Une deuxième couche d’interface 128, par exemple similaire à la première couche d’interface 122, est réalisée ensuite sur la deuxième couche de silicium amorphe 126. Les caractéristiques précédemment décrites pour la première couche d’interface 122 peuvent s’appliquer à la deuxième couche d’interface 128. En particulier, quel que soit le ou les matériaux de la deuxième couche d’interface 128, ce ou ces matériaux sont choisis tels que la deuxième couche d’interface 128 puisse être gravée sélectivement vis-à-vis des couches des premier et deuxième empilements 102, 110, c’est-à-dire vis-à-vis des première, deuxième, troisième et quatrième couches 104, 106, 112, 114 dans cet exemple. Avant ou après la réalisation empilements 102, 110 et des différentes couches 118, 120, 122, 124, 126 et 128 précédemment décrites, une ou plusieurs étapes de traitement, préparation ou nettoyage des surfaces de ces couches ou des surfaces sur lesquelles ces couches sont réalisées peuvent être mises en œuvre. Les structures obtenues à ce stade du procédé sont représentées schématiquement sur la FIG. 2 . Les première et deuxième couches d’interface 122, 128 sont ensuite collées l’une à l’autre. Dans l’exemple décrit ici, cette solidarisation est réalisée en mettant en œuvre un collage par activation de surface (SAB ou « Surface Activated Bonding » en anglais), ou collage covalent, des première et deuxième couches d’interface 122, 128 l’une contre l’autre. Dans un tel collage, il convient, lors du dimensionnement des épaisseurs des couches d’interface 122, 128, de prendre en compte le fait que cette technique de collage SAB peut consommer quelques nanomètres de matériau de ces couches d’interface 122, 128 lors de l’activation de la surface de ces couches. Un tel collage SAB inclut notamment la mise en œuvre d’un bombardement ionique des surfaces à solidariser afin de former des liaisons covalentes sur ces surfaces avant leur mise en contact l’une contre l’autre. La mise en œuvre détaillée d’un tel collage SAB est par exemple décrite dans le document US 2022/319910 A1, les détails donnés dans ce document pouvant être appliqués pour la mise en œuvre du collage décrit dans cet exemple. De manière optionnelle, un recuit de consolidation de l’interface de collage, permettant de rendre plus robuste l’empilement ainsi formé vis-à-vis des étapes technologiques suivantes, peut être mis en œuvre. Un tel recuit peut être réalisé à une température supérieure aux températures avec lesquelles les différentes couches sont précédemment réalisées, et par exemple à une température supérieure à environ 500°C. La durée de ce recuit peut être inversement proportionnelle à la température de mise en œuvre de ce recuit. Par exemple, la durée du recuit peut être de quelques minutes lorsque sa température de mise en œuvre est de l’ordre de 400°C, et sa durée peut être de quelques secondes lorsque sa température est de l’ordre de 750°C. Le budget thermique de ce recuit est tel que l’ensemble soumis à ce recuit ne soit pas plastiquement relaxé et donc pas cristallographiquement défectueux. La structure obtenue à ce stade du procédé est représentée sur la FIG. 3 . Dans l’exemple de réalisation décrit, au moins une partie du deuxième substrat 116 est supprimée. Lorsque le deuxième substrat 116 correspond à un substrat SOI, cette suppression peut correspondre à une suppression de la couche massive du substrat SOI, par exemple par la mise en œuvre successive d’étapes de meulage, de CMP (polissage mécano-chimique) et de gravure humide en utilisant la couche d’oxyde enterré comme couche d’arrêt. La couche d’oxyde enterré est ensuite retirée, en utilisant par exemple une solution de HF. Lorsque le deuxième substrat 116 correspond à un substrat bulk, cette suppression peut correspondre à une suppression de l’ensemble du deuxième substrat 116, par exemple par la mise en œuvre successive d’étapes de meulage, de CMP (polissage mécano-chimique) et de gravure humide en utilisant la quatrième couche semi-conductrice 114 comme couche d’arrêt. Pour faciliter la mise en œuvre de cette suppression, il est possible de prévoir, avant la réalisation du deuxième empilement 110 sur le deuxième substrat 116, une réalisation d’une couche sacrificielle d’arrêt de gravure comprenant par exemple du SiGe, le deuxième empilement 110 étant réalisé sur cette couche sacrificielle. La structure obtenue à ce stade du procédé est représentée sur la FIG. 4 . Des tranchées 130 sont ensuite gravées à travers les premier et deuxième empilements 102, 110 et les différentes couches interposées entre les empilements 102, 110. Sur l’exemple de la FIG. 5 , les tranchées 130 sont gravées à travers toutes les couches présentes sur le premier substrat 108. Par exemple, une ou plusieurs étapes de photolithographie et de gravure peuvent être mises en œuvre pour définir et former les tranchées 130 telles que des portions restantes des premier et deuxième empilements 102, 110 et des couches présentes entre les empilements 102, 110 forment des ailerons, ou ailettes (« fin » en anglais) d’une largeur (dimension selon l’axe X visible sur la FIG. 5 ) par exemple égale à quelques dizaines de nanomètres. Les portions restantes des premières et troisièmes couches 104, 112 forment, dans cet exemple, des empilements de nanofeuilles configurées pour former les régions actives des transistors CFET du dispositif réalisé. Dans l’exemple de réalisation décrit, après la gravure des tranchées 130, les première et deuxième couches d’interface 122, 128 sont gravées sélectivement vis-à-vis des autres matériaux présents, notamment vis-à-vis des couches semi-conductrices 104, 106, 112, 114 des premier et deuxième empilements 102, 110 (voir FIG. 6 ). Lorsque les première et deuxième couches d’interface 122, 128 comportent du SiGe amorphe ou du Ge amorphe, la gravure sélective de ces couches peut être réalisée par voie chimique humide, par exemple à l’aide d’une solution de type SC1 (mélange d’ammoniaque à 30%, d’eau oxygénée 30% et d’eau, par exemple dans des proportions 1:1:5) ou d’un mélange de HF, d’acide nitrique et d’acide acétique, ou bien avec du chlorure d’hydrogène gazeux à basse température dans un bâti d’épitaxie, ou bien encore à l’aide d’un plasma déporté à base de CF 4 . Des espaces vides 132 formés par cette gravure peuvent ensuite être remplis d’au moins un matériau diélectrique, par exemple en mettant en œuvre d’un dépôt conforme de matériau diélectrique. Des portions 134, comprenant par exemple du SiO 2 , peuvent être obtenues, ces portions 134 séparant et isolant électriquement les nanofeuilles de semi-conducteurs issues des empilements 102, 110. La structure obtenue à ce stade du procédé est représentée sur la FIG. 7 . Les transistors CFET sont achevés à partir des empilements de nanofeuilles obtenus. Les étapes mises en œuvre pour achever la réalisation des transistors CFET sont par exemple similaires à celles décrites dans le document « 3-D Self-aligned Stacked NMOS-on-PMOS Nanoribbon Transistors for Continued Moore’s Law Scaling », C.-Y. Huang et al., Technical Digest, International Electron Devices Meeting, IEDM, 2020, pp. 20.6.1-20.6.4, ou dans le document de S. Liao et al., “Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling,” 2023 International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2023, pp. 1-4. D’une manière générale, la réalisation des transistors CFET à partir de la structure obtenue à l’issue de la réalisation des portions 134 comporte au moins la réalisation de grilles qui inclut une gravure sélective des portions restantes des deuxièmes et quatrièmes couches semi-conductrices 106, 114 par rapport aux couches 104, 112, et un dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour d’une partie des portions restantes des premières et troisièmes couches semi-conductrices 104, 112, et la mise en œuvre d’épitaxies sélectives pour former des excroissances de part et d’autre des portions restantes des premières et troisièmes couches semi-conductrices 104, 112 et ainsi former des régions de source et de drain des transistors. En variante, la réalisation des transistors CFET à partir de la structure obtenue à l’issue de la réalisation des portions 134 peut comporter au moins la réalisation de grilles qui inclut une gravure sélective des portions restantes des premières et troisièmes couches semi-conductrices 104, 112 par rapport aux couches 106, 114, et un dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour d’une partie des portions restantes des deuxièmes et quatrièmes couches semi-conductrices 106, 114, et la mise en œuvre d’un dopage dans des excroissances déposées sélectivement de part et d’autre des portions restantes des deuxièmes et quatrièmes couches semi-conductrices 106, 114 pour former des régions de source et de drain des transistors. D’autres étapes non détaillées ici sont également mises en œuvre pour achever la réalisation des transistors CFET. Si la gravure sélective des couches 106 et 112 par rapport aux couches 104 et 114, ou la gravure sélective des couches 104 et 114 par rapport aux couches 106 et 112 est souhaitable, il est possible de procéder à cette gravure sélective en deux étapes, en protégeant de manière alternée les flancs des parties des ailerons formés par les portions restantes des premier et deuxième empilements 102, 110 et des couches présentes entre les empilements 102, 110 de la FIG. 7 qui doivent être conservées lors de chacune de ces gravures. Par exemple, les nanofeuilles de semi-conducteur formant les canaux des transistors pMOS peuvent comporter du Si ou du SiGe, et les nanofeuilles de semi-conducteur formant les canaux des transistors nMOS peuvent comporter du Si. Un exemple de procédé de réalisation d’un dispositif à transistors CFET selon un deuxième mode de réalisation est décrit ci-dessous en lien avec la FIG. 8 . Comme dans le premier mode de réalisation, le premier empilement 102 est réalisé sur le premier substrat 108, et le deuxième empilement 110 est réalisé sur le deuxième substrat 116. La première couche diélectrique 118 est également réalisée sur le premier empilement 102, et la deuxième couche diélectrique 124 est également réalisée sur le deuxième empilement 110, comme dans le premier mode de réalisation. Contrairement au premier mode de réalisation, les première et deuxième couches d’interface 122, 128 sont ensuite réalisées directement sur les première et deuxième couches diélectriques 118, 124, sans réaliser au préalable les première et deuxième couches de silicium amorphe 120, 126 Dans ce deuxième mode de réalisation, les première et deuxième couches d’interface 122, 128 peuvent être réalisées respectivement sur les première et deuxième couches diélectriques 118, 124 directement dans l’équipement de collage ADB (« Atomic Diffusion Bonding » en anglais, ou collage par diffusion atomique) qui sera utilisé ensuite pour solidariser les couches d’interface 122, 128 l’une à l’autre. Les première et deuxième couches d’interface 122, 128 sont par exemple réalisées en mettant en œuvre un dépôt par pulvérisation (« sputtering » en anglais) sous ultravide à basse température. Un tel dépôt permet de réaliser des couches d’interface 122, 128 de nature amorphe, et cela même si les couches diélectriques 118, 124 sont absentes au sommet des empilements 102, 110. Les structures obtenues sont représentées sur la FIG. 8 . Les caractéristiques (matériaux, épaisseurs, etc.) des couches d’interface 122, 128 précédemment décrites en lien avec le premier mode de réalisation peuvent s’appliquer également au deuxième mode de réalisation. De plus, les différentes variantes précédemment décrites en lien avec le premier mode de réalisation (matériaux des première et deuxième couches diélectriques 118, 124 ; première et deuxième couches diélectriques 118, 124 correspondant l’une et/ou l’autre à un empilement de plusieurs couches superposées ; absence d’au moins l’une des première et deuxième couches diélectriques 118, 124) peuvent s’appliquer à ce deuxième mode de réalisation. Les première et deuxième couches d’interface 122, 128 sont ensuite collées l’une à l’autre. Dans l’exemple de réalisation décrit, cette solidarisation est réalisée en mettant en œuvre un collage ADB des première et deuxième couches d’interface 122, 128 l’une contre l’autre. La mise en œuvre détaillée d’un tel collage ADB est par exemple décrite dans le document « Bonding performance in atomic diffusion bonding of wafers using amorphous Si thin films with smooth surface » de T. Amino et al., Japanese Journal of Applied Physics, 61, SF1002 (2022), les détails donnés dans ce document pouvant être appliqués pour la mise en œuvre du collage ADB. Comme dans le premier mode de réalisation, un recuit optionnel de consolidation de l’interface de collage peut être mis en œuvre. Les autres étapes mises en œuvre par la suite peuvent être similaires à celles précédemment décrites en lien avec le premier mode de réalisation : suppression d’une partie du deuxième substrat 116, gravure des tranchées 130, gravure des première et deuxième couches d’interface 122, 128, réalisation des portions 134, achèvement de la réalisation des transistors CFET. Le procédé de réalisation décrit ici propose de réaliser, dans le cadre d’une réalisation séquentielle des super-réseaux, des première et deuxième couches d’interface 122, 128 comprenant du semi-conducteur amorphe et/ou du métal. Par exemple, lorsque ces couches d’interface 122, 128 comportent du SiGe, leur caractère amorphe permet une réalisation de SiGe avec un fort pourcentage de germanium, par exemple supérieur à 50 %, voir une utilisation de germanium pur, quelle que soit l’épaisseur des couches d’interface 122, 128, tout en évitant une relaxation plastique des contraintes de compression qui apparaitraient si ces couches étaient réalisées par épitaxie directement sur les premier et deuxième empilements 102, 110. L’utilisation de SiGe amorphe à fort pourcentage de germanium (supérieur à 50%, ou supérieur ou égal 75% ou 80%) voire de germanium amorphe pur pour la réalisation des couches d’interface 122, 128 facilite en outre la gravure sélective de ces couches vis-à-vis de celles des premier et deuxième empilements 102, 110. En outre, la nature des matériaux des première et deuxième couches d’interface 122, 128 permet de réaliser une interface de collage robuste, même après un recuit de consolidation à une température relativement basse permettant de respecter l’intégrité physico-chimique des premier et deuxième empilements 102, 110. En outre, une telle interface permet de limiter l’infiltration des composés lors de la mise en œuvre ultérieure de procédés chimiques humides au cours de la réalisation des transistors FET. De plus, l’utilisation des première et deuxième couches d’interface 122, 128 comprenant du semi-conducteur amorphe et/ou du métal évite la formation de défauts à l’interface de collage entre ces couches, contrairement à un collage qui serait mis en œuvre entre deux couches diélectriques. Le procédé de réalisation proposé permet de réaliser les premier et deuxième empilements avec un nombre important de couches et avec une épaisseur totale pouvant être supérieure à celle atteignable avec les procédés de l’art antérieur. Le procédé de réalisation proposé autorise en outre la réalisation de super-réseaux dont les couches comportent des orientations cristallines différentes. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de réalisation d’un dispositif à transistors CFET, comprenant au moins : réalisation, sur un premier substrat (108), d’un premier empilement (102) comportant au moins une première couche semi-conductrice (104) et une deuxième couche semi-conductrice (106) disposées l’une sur l’autre, l’une des première et deuxième couches semi-conductrices (104, 106) étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une première couche d’interface (122) comprenant au moins du semi-conducteur amorphe ou du métal ou un composé de semi-conducteur et de métal étant réalisée ensuite sur le premier empilement (102) ; réalisation, sur un deuxième substrat (116), d’un deuxième empilement (110) comportant au moins une troisième couche semi-conductrice (112) et une quatrième couche semi-conductrice (114) disposée l’une sur l’autre, l’une des troisième et quatrième couches semi-conductrices (112, 114) étant configurée pour être gravée sélectivement vis-à-vis de l’autre, une deuxième couche d’interface (128) comprenant au moins du semi-conducteur amorphe ou du métal ou un composé de semi-conducteur et de métal étant réalisée ensuite sur le deuxième empilement (110) ; collage des première et deuxième couches d’interface (122, 128) l’une à l’autre ; et dans lequel les première et deuxième couches d’interface (122, 128) sont configurées pour être gravées sélectivement vis-à-vis des première, deuxième, troisième et quatrième couches semi-conductrices (104, 106, 112, 114). Procédé selon la revendication 1, comportant en outre, après la réalisation du premier empilement (102) et avant la réalisation de la première couche d’interface (122), une réalisation d’une première couche diélectrique (118) sur le premier empilement (102), la première couche d’interface (122) étant réalisée ensuite sur la première couche diélectrique (118), et/ou comportant en outre, après la réalisation du deuxième empilement (110) et avant la réalisation de la deuxième couche d’interface (128), une réalisation d’une deuxième couche diélectrique (124) sur le deuxième empilement (110), la deuxième couche d’interface (128) étant réalisée ensuite sur la deuxième couche diélectrique (124). Procédé selon la revendication 2, dans lequel la réalisation de la première couche diélectrique (118) comporte une oxydation thermique ou chimique de la première couche semi-conductrice (104) ou un dépôt chimique en phase vapeur, et/ou dans lequel la réalisation de la deuxième couche diélectrique (124) est comporte une oxydation thermique ou chimique de la troisième couche semi-conductrice (112) ou un dépôt chimique en phase vapeur. Procédé selon l’une quelconque des revendications précédentes, dans lequel les première et troisième couches semi-conductrices (104, 112) comportent du silicium, et/ou dans lequel les deuxième et quatrième couches semi-conductrices (106, 114) comportent du SiGe. Procédé selon la revendication 4, dans lequel les première et deuxième couches d’interface (122, 128) comportent du germanium amorphe, ou du SiGe amorphe dont une concentration en germanium est supérieure à celle des deuxième et quatrième couches semi-conductrices (106, 114), ou du titane, ou un composé amorphe de silicium, de germanium et d’étain, ou un semi-conducteur III-V amorphe. Procédé selon les revendications 3 et 5 ou selon les revendications 2 et 5, comportant en outre, après la réalisation de la première couche diélectrique (118) et avant la réalisation de la première couche d’interface (122), un dépôt d’une première couche de silicium amorphe (120) sur la première couche diélectrique (118), la première couche d’interface (122) étant réalisée ensuite sur la première couche de silicium amorphe (120), et/ou comportant en outre, après la réalisation de la deuxième couche diélectrique (124) et avant la réalisation de la deuxième couche d’interface (128), un dépôt d’une deuxième couche de silicium amorphe (126) sur la deuxième couche diélectrique (124), la deuxième couche d’interface (128) étant réalisée ensuite sur la deuxième couche de silicium amorphe (126). Procédé selon la revendication 6, dans lequel l’épaisseur de chacune des première et deuxième couches de silicium amorphe (120, 126) est comprise entre environ 1 et 2 nm, et/ou dans lequel l’épaisseur de chacune des première et deuxième couches d’interface (122, 128) est comprise entre environ 5 et 50 nm, et avantageusement entre 5 nm et 10 nm. Procédé selon l’une quelconque des revendications 6 ou 7, dans lequel le collage est un collage par activation de surface. Procédé selon l’une quelconque des revendications 1 à 5, dans lequel le collage est un collage par diffusion atomique, et dans lequel les première et deuxième couches d’interface (122, 128) sont déposées respectivement au sein d’une même équipement que celui utilisé pour la mise en œuvre du collage. Procédé selon l’une quelconque des revendications précédentes, comportant en outre, après le collage des première et deuxième couches d’interface (122, 128) l’une à l’autre, un recuit de consolidation mis en œuvre à une température inférieure à une température engendrant une relaxation plastique des couches soumises à ce recuit de consolidation. Procédé selon l’une quelconque des revendications précédentes, dans lequel l’un des premier et deuxième substrats (108, 116) comporte du silicium d’orientation cristalline 100, et/ou dans lequel l’autre des premier et deuxième substrats (108, 116) comporte du silicium d’orientation cristalline 110. Procédé selon l’une quelconque des revendications précédentes, dans lequel le premier empilement (102) comporte plusieurs premières couches semi-conductrices (104) et plusieurs deuxièmes couches semi-conductrices (106) disposées de manière alternée les unes sur les autres, et/ou dans lequel le deuxième empilement (110) comporte plusieurs troisièmes couches semi-conductrices (112) et plusieurs quatrièmes couches semi-conductrices (114) disposées de manière alternée les unes sur les autres. Procédé selon l’une quelconque des revendications précédentes, comportant en outre, après le collage, une gravure de plusieurs tranchées (130) à travers les premier et deuxième empilements (102, 110) telles que des portions restantes des première ou deuxième couches semi-conductrices (104, 106) et des portions restantes des troisième ou quatrième couches semi-conductrices (112, 114) forment des nanofeuilles configurées pour former les canaux des transistors CFET. Procédé selon la revendication 13, comportant en outre, après la gravure des tranchées (130), une gravure des première et deuxième couches d’interface (122, 128) sélectivement vis-à-vis des premier et deuxième empilements (102, 110), puis un dépôt d’au moins un matériau diélectrique (134) dans des espaces vides (132) formés par la gravure des première et deuxième couches d’interface (122, 128). Procédé selon la revendication 14, comportant en outre une gravure de portions restantes de la première ou deuxième couche semi-conductrice (104, 106) et/ou une gravure de parties restantes de la troisième ou quatrième couche semi-conductrice (112, 114), et une dépôt d’un diélectrique de grille et d’un matériau conducteur de grille autour de premières parties des portions des couches semi-conductrices restantes formant des canaux des transistors CFET, et une épitaxie formant des source et drain des transistors CFET.