FR 3160478 A1 20250926 FR 2402770 A 20240320 Un aspect de l’invention concerne un procédé d’accès mémoire dans un réseau informatique compris dans un aéronef, le réseau informatique comprenant au moins un premier et un deuxième dispositifs, le procédé comprenant : Emission d’au moins une requête d’accès séquentiel, par le premier dispositif, à une mémoire du deuxième dispositif via un bus série, la requête d’accès séquentiel comprenant une pluralité d’adresses mémoire contiguës, Réception, par un module de conversion d’adresses compris dans le réseau et relié au premier dispositif par le bus série, de la requête d’accès séquentiel, Pour chaque adresse de la pluralité d’adresses mémoire contiguës, conversion, par le module de conversion d’adresses du réseau, de l’adresse en une adresse convertie à partir de descripteurs prédéfinis, Emission, par le module de conversion d’adresses du réseau, d’une requête d’accès à la mémoire du deuxième dispositif, chaque requête d’accès comprenant au moins une adresse mémoire convertie. Figure à publier avec l’abrégé : Figure 3 Système de traitement d’entrées-sorties pour des architectures numériques séries et procédé associé DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui de l’architecture de systèmes informatiques, et en particulier en aéronautique. La présente invention concerne un système de traitement d’entrées-sorties pour des architectures numériques séries et en particulier un tel système pour un usage en aéronautique. ARRIERE-PLAN TECHNOLOGIQUE DE L’INVENTION Les composants intégrés, dans les ASICs (de l’anglais « Application-specific integrated circuit » pour « circuit intégré propre à une application » en français) ou dans les FPGA (de l’anglais « Field-Programmable Gate Array » pour « réseau de portes programmables in situ » en français), dédiés au traitement des entrées/sorties basse performance tels que les CAN (Controller Area Network), UART (Universal Asynchronous Receiver-Transmitter), signaux discrets, et A429 (ARINC 429, un standard de communication avionique), ont historiquement été caractérisés par des interfaces de registres nécessitant de fréquents petits accès en lecture/écriture pour assurer leur fonctionnement. Cette approche, fonctionnelle dans des architectures antérieures, se trouve aujourd'hui confrontée aux défis des architectures modernes qui privilégient l'utilisation de bus série à forte bande passante, mais avec une latence notable. Dans le contexte actuel, les solutions les plus pertinentes de l'état de la technique impliquent l'utilisation répandue de logiciels fonctionnant sur interruption, conjugués à des DMAs (Direct Memory Access pour « Accès Mémoire Direct » en français). Cette combinaison offre la possibilité de décharger le processeur lors des transferts de données, permettant ainsi au processeur de traiter d'autres tâches simultanément. Cependant, une limite significative de cette approche émerge dans le domaine aéronautique. Les exigences spécifiques de cette industrie rendent plus difficile à exploiter et certifier des architectures logicielles basées sur interruptions. Dans le domaine aéronautique, les architectures logicielles sont davantage orientées vers l'utilisation de systèmes d'exploitation à comportement déterministe et non-interruptible. Cette orientation vise à renforcer la robustesse globale de l'architecture et à simplifier le processus de certification, indispensable dans ce secteur critique. Il existe donc un besoin d’avoir une solution permettant d’améliorer les performances de l’art antérieur tout en ayant une architecture sans interruption. L’invention offre une solution aux problèmes évoqués précédemment, en permettant, dans une architecture informatique sans interruption, d’avoir des accès mémoire performants entre deux dispositifs reliés par un bus série haut débit et haute latence. Un aspect de l’invention concerne un procédé d’accès mémoire dans un réseau informatique compris dans un aéronef, le réseau informatique comprenant au moins un premier et un deuxième dispositifs, le procédé comprenant : Emission d’au moins une requête d’accès séquentiel, par le premier dispositif, à une mémoire du deuxième dispositif via un bus série, la requête d’accès séquentiel comprenant une pluralité d’adresses mémoire contiguës, Réception, par un module de conversion d’adresses compris dans le réseau et relié au premier dispositif par le bus série, de la requête d’accès séquentiel, Pour chaque adresse de la pluralité d’adresses mémoire contiguës, conversion, par le module de conversion d’adresses du réseau, de l’adresse en une adresse convertie à partir de descripteurs prédéfinis, Emission, par le module de conversion d’adresses du réseau, d’une requête d’accès à la mémoire du deuxième dispositif, chaque requête d’accès comprenant au moins une adresse mémoire convertie. Grâce à l’invention, le premier dispositif, par exemple un processeur, réalise des accès mémoire séquentiels, ces accès mémoire séquentiels étant alors convertis à l’arrivée, c’est-à-dire en aval du bus série séparant les deux dispositifs, donc au plus proche du deuxième dispositif, par exemple un gestionnaire d’entrées/sorties, auquel le premier dispositif souhaite avoir accès. Cela permet notamment d’utiliser les pleines capacités des bus série en réalisant des accès mémoire séquentiels tout en respectant l’architecture mémoire des gestionnaires d’entrée/sortie qui imposent des accès mémoire non séquentiels. Le module de conversion d’adresses, grâce à des descripteurs prédéfinis, est ainsi capable de convertir les séquences d’adresses contiguës requises par le premier dispositif en adresses fragmentées, non contiguës, correspondant à l’emplacement réel des données requises par le premier dispositif dans la mémoire du deuxième dispositif. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, le procédé d’accès mémoire selon un aspect de l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : chaque descripteur prédéfini parmi les descripteur prédéfinis comprend un nombre d’adresses contiguës à convertir, une adresse de départ convertie, et une information de décalage à ajouter à l’adresse de départ convertie pour obtenir une adresse convertie suivante correspondant à l’adresse contiguë suivante. l’accès mémoire est une lecture mémoire ou une écriture mémoire. la requête d’accès séquentiel est une requête en écriture mémoire, dans lequel la requête d’accès séquentiel comprend en outre au moins un segment de données à écrire dans la mémoire du deuxième dispositif et dans lequel la requête d’accès émise par le module de conversion d’adresses comprend le segment de données à écrire dans la mémoire du deuxième dispositif. Un autre aspect de l’invention concerne un système comprenant au moins un premier et un deuxième dispositifs, le système étant compris dans un aéronef, le système étant caractérisé en ce qu’il comprend un module de conversion d’adresses et en ce qu’il est configuré pour mettre en œuvre le procédé d’accès mémoire selon l’invention. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, le système selon un aspect de l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : le premier dispositif est un processeur et le deuxième dispositif est un gestionnaire d’entrées/sorties, le module de conversion étant compris dans le gestionnaire d’entrées/sorties. le processeur est une unité centrale de calcul ou un microcontrôleur compris dans un premier composant physique, et le gestionnaire d’entrées/sorties est un FPGA compris dans un deuxième composant physique, le module de conversion étant compris dans le deuxième composant physique. le système est un composant multi-chiplet et le premier dispositif est un chiplet dédié au calcul, le deuxième dispositif est un chiplet de gestion des entrées/sorties, et dans lequel le module de conversion d’adresses est alloué au chiplet de gestion des entrées/sorties. le premier dispositif comprend un premier contrôleur d’accès direct à la mémoire du premier dispositif et le deuxième dispositif comprend un deuxième contrôleur d’accès direct à la mémoire du deuxième dispositif, le premier contrôleur d’accès direct à la mémoire réalisant l’étape d’émission de la requête d’accès séquentiel à destination du deuxième contrôleur d’accès direct à la mémoire. le système comprend en outre une pluralité de dispositifs d’acquisition de données reliés au deuxième dispositif. le bus série est mappé en mémoire du premier dispositif. le bus série n’est pas d’un type mappé en mémoire du premier dispositif, le premier dispositif est configuré pour émettre la requête d’accès selon un protocole prédéfini, le protocole prédéfini définissant un début et une taille d’espace mémoire à accéder, et le module de conversion est configuré pour décoder la requête d’accès dans le protocole prédéfini. L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BREVE DESCRIPTION DES FIGURES Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. La FIG. 1 montre une représentation schématique d’un système selon l’invention, La FIG. 2 montre une représentation schématique d’un premier mode de réalisation d’un procédé selon l’invention, La FIG. 3 montre une représentation schématique d’une conversion d’adresses dans un procédé selon l’invention, La FIG. 4 montre une représentation schématique d’un procédé de conversion d’adresses compris dans un procédé selon l’invention, La FIG. 5 montre une représentation schématique de comparaison d’accès mémoire avec et sans la mise en œuvre d’un système et procédé selon l’invention, La FIG. 6 montre une représentation schématique d’un deuxième mode de réalisation d’un procédé selon l’invention, La FIG. 7 montre une représentation schématique d’un premier mode de réalisation d’un système selon l’invention, La FIG. 8 montre une représentation schématique d’un deuxième mode de réalisation d’un système selon l’invention, La FIG. 9 montre une représentation schématique d’un troisième mode de réalisation d’un système selon l’invention. DESCRIPTION DETAILLEE Sauf précision contraire, un même élément apparaissant sur des figures différentes présente une référence unique. La FIG. 1 montre une représentation schématique d’un système selon un premier aspect de l’invention. Le système 10 selon l’invention comprend un premier dispositif 11 et un deuxième dispositif 12. Le système 10 selon l’invention comprend en outre un module de conversion d’adresses 13. Le premier dispositif 11 et le deuxième dispositif 12 comprennent chacun une mémoire respectivement 111 et 121 et un processeur respectivement 112 et 122. Lorsqu’une action est prêtée à un dispositif, cette action est en fait mise en œuvre par le processeur de ce dispositif, en exécutant des instructions stockées dans la mémoire du dispositif, l’exécution des instructions par le processeur conduisant le dispositif à mettre en œuvre l’action prêtée au dispositif. Le système 10 est un réseau informatique formé des dispositifs 11 et 12, mais est aussi préférentiellement compris dans un réseau informatique plus large, comprenant d’autres dispositifs informatiques. Notamment, l’invention concerne un réseau informatique d’aéronef, les réseaux informatiques d’aéronefs étant caractérisés en ce qu’ils s’appuient sur des systèmes d’exploitation exécutés par les processeurs à comportement déterministe et non-interruptibles, l’invention répond au problème technique en tenant compte de cette contrainte. L’invention permet au premier dispositif 11 de réaliser des requêtes d’accès à la mémoire 121 du deuxième dispositif 12, via un bus série 14. Un bus série est un type de bus informatique configuré pour transmettre les données élément par élément, nécessitant une sérialisation de l'information pour la transmission et une opération inverse pour la réception. Ce type de bus transmet les données de manière séquentielle, et est très présent dans les architectures récentes, notamment dans les réseaux informatiques d’aéronefs. Cette invention permet de maintenir, dans le réseau informatique de l’aéronef, les bus série existants, tout en en tirant le meilleur parti. Dans l’invention, le bus série 14 peut être par exemple de type PCIExpress ou Ethernet, et peut être parallèle ou interne aux composants électroniques. L’invention permet notamment de meilleures performances en lecture et en écriture que l’art antérieur, le premier dispositif réalisant des requêtes d’accès séquentiel via le bus série 14, des adresses mémoire comprises dans ces requêtes d’accès séquentiel étant converties par le module de conversion d’adresses 13 pour accéder de manière non séquentielle aux emplacements mémoire fragmentés dans la mémoire 121 du deuxième dispositif 12. Pour obtenir ces effets, l’invention concerne plus particulièrement un procédé d’accès mémoire, l’accès étant requis par le premier dispositif 11, à destination du deuxième dispositif 12, pour un accès à la mémoire 121 du deuxième dispositif 12. Par « accès mémoire », on entend une opération réalisée dans une mémoire, à un emplacement mémoire particulier, accessible via une adresse mémoire particulière. Une telle opération est par exemple une opération de lecture de l’emplacement mémoire à l’adresse mémoire spécifiée, c’est-à-dire d’acquisition de la donnée stockée à cet emplacement mémoire, ou une opération d’écriture dans l’emplacement mémoire, c’est-à-dire de stockage d’une donnée à l’emplacement mémoire à l’adresse mémoire spécifiée. Dans une opération de lecture mémoire, une requête d’accès mémoire est envoyée. Dans une opération d’écriture mémoire, une requête d’accès mémoire est envoyée conjointement avec le segment de données à stocker à l’emplacement mémoire spécifié. La FIG. 2 montre une représentation schématique d’un premier mode de réalisation du procédé selon l’invention, dans lequel l’accès mémoire est une écriture de la mémoire. La FIG. 2 représente donc schématiquement un premier procédé 20, selon un premier mode de réalisation du procédé selon l’invention. Le procédé 20 d’accès mémoire comprend une première étape 21 d’émission d’au moins une requête en écriture, par le premier dispositif 11, à la mémoire 121 du deuxième dispositif 12. Selon l’invention, la requête en écriture est une requête d’accès séquentiel, émise via le bus série 14. La requête d’accès respecte donc le format séquentiel pour lequel le bus série est le plus performant, garantissant une meilleure performance de transfert de données que dans l’état de l’art. Une requête d’ « accès séquentiel » est une requête comprenant une pluralité d’adresses mémoire contiguës, c’est-à-dire démarrant à une adresse mémoire de départ donnée, et comprenant une pluralité de ces adresses mémoire dont les adresses suivantes sont séparées d’un incrément fixe. Par exemple, et comme représenté dans la colonne de gauche de la FIG. 3 , toutes les adresses mémoire sont contiguës, la séquence d’adresses mémoire débutant à l’adresse mémoire 0x00100, et comprenant une pluralité d’adresse mémoires incrémentées de 1 jusqu’à l’adresse 0x0010B. Ainsi, une unique requête d’accès séquentiel comprend une pluralité d’adresses mémoire contiguës, permettant de réaliser un unique accès de type « burst » du point de vue du premier dispositif 11. Cette requête d’accès séquentiel est émise sur le bus série 14 par le premier dispositif 11 et reçue, à une étape 22 du procédé 20, par le module de conversion d’adresses 13. Le module de conversion d‘adresses 13 est préférentiellement un module physique, mais peut aussi, sans s’éloigner de l’invention, être un module logiciel. Cela sera décrit plus en détail par la suite. A réception de la requête d’accès séquentiel, le module de conversion d’adresses 13 réalise la conversion, à une étape 23, de chaque adresse mémoire de la pluralité d’adresses mémoire contiguës comprises dans la requête d’accès séquentiel, en adresse de destination dans la mémoire du deuxième dispositif. Pour réaliser cette conversion 23, le module de conversion 13 stocke ou accède à une table de descripteurs, les descripteurs définissant comment et en quelle adresse d’arrivée convertir chaque adresse d’une séquence d’adresses contiguës. Pour utiliser cette table, le module de conversion d’adresses 13 met en œuvre un procédé 40 de conversion d’adresses et d’accès. Un exemple de procédé de conversion d’adresses et d’accès mémoire est représenté à la FIG. 4 . Ce procédé de conversion 40 comprend une pluralité d’étapes 41 à 56. Dans une première étape 41, l’adresse de départ de la séquence d’adresse mémoire contigües de la requête d’accès est reçue et lue, et une adresse de table de descripteur en est déduite, à partir d’un décalage prédéfini appliqué à l’adresse reçue. A l’étape 42, le type de descripteur stocké à l’adresse de descripteur est lu. A l’étape 43, en fonction du type du descripteur, une des étapes 44 à 47 est mise en œuvre. Si le descripteur est de type « DUMP », le mode « dump » est mis en œuvre à l’étape 44 et les écritures en mémoire sont ignorées. Ce descripteur permet d’indiquer l’adresse mémoire de fin. Le procédé 40 doit alors être recommencé avec une nouvelle requête d’accès séquentiel. Si le descripteur est de type « TARGET_ADDRESS », c’est-à-dire « adresse cible », l’étape 45 est mise en œuvre, c’est-à-dire une étape durant laquelle l’adresse de conversion est définie comme une adresse fixe prédéfinie dans le descripteur. Le procédé 40 passe alors au descripteur suivant de la table de descripteurs en incrémentant l’adresse de descripteur à l’étape 50. Si le descripteur est de type « NEXT_DESCRIPTOR_LENGTH_LIMIT », c’est-à-dire « limite de longueur du prochain descripteur », l’étape 46 est mise en œuvre. L’étape 46 définit alors la valeur d’un paramètre de limite de longueur de segment de données à écrire, la valeur du paramètre étant une valeur comprise dans le descripteur de ce type. Le procédé 40 passe alors au descripteur suivant de la table de descripteurs en incrémentant l’adresse de descripteur à l’étape 50. Le descripteur suivant de type « DATA_SEGMENT » sera alors limité en taille d’écriture et/ou de lecture dans la mémoire par le paramètre de limite de longueur. Enfin, si le descripteur est de type « DATA_SEGMENT », c’est-à-dire si le descripteur correspond à un segment de données à lire ou écrire, l’étape 47 est mise en œuvre. A l’étape 47, à partir du descripteur, la longueur du segment de données, le décalage, et l’adresse de conversion sont définies. Un exemple est notamment représenté dans la colonne centrale de la FIG. 3 , qui montre une table de descripteurs. Par exemple, la table de descripteurs associée à l’adresse 0x0100 indique que le bit de poids fort (MSB pour « Most Significant Bit » en anglais) est 0x00000, puis que la première adresse mémoire (« data len » correspondant au nombre d’adresses converties, « start » correspondant à l’adresse de départ de conversion) de la séquence d’adresse mémoire contiguës doit être convertie en adresse 0x0500. L’adresse 0x00100 reçue dans la requête d’accès séquentiel est donc convertie en 0x00500. Cette même table de descripteurs indique ensuite que les deux adresses suivantes doivent être associées à des adresses dont l’adresse de départ est 0x0520, c’est-à-dire respectivement aux adresse mémoire 0x00520 et 0x00521. Ensuite, les trois adresses suivantes (data len = 3) sont converties en adresses dont l’adresse de départ est 0x05A0, avec un bit de poids fort à 0x00000 et avec un décalage de 4 (« Stride 4 »). Cette information de décalage dépend du type du descripteur, aussi indiqué dans la table de descripteurs mais non représenté. Ainsi, les adresses de conversion des trois adresses 0x00103, 0x00104 et 0x00105 sont 0x005A0, 0x005A4 et 0x005A8, toutes séparées d’un décalage de 4 tailles de symboles du bus 14. La table de descripteurs indique ensuite un changement du bit de poids fort (MSB pour « Most Significant Bit » en anglais). Ainsi, les deux adresses suivantes (data len = 2) sont converties en adresses dont l’adresse de départ est 0x10000. Les adresses de conversion des deux adresses 0x00106 et 0x00107 sont donc 0x10000 et 0x10001. La table de descripteurs indique ensuite un autre changement du bit de poids fort (MSB pour « Most Significant Bit » en anglais). Ainsi, les cent adresses suivantes (data len = 100) sont converties en adresses dont l’adresse de départ est 0x70000. Les adresses de conversion des cent adresses suivantes de la requête d’accès séquentielle débutent donc à 0x7A000 et sont incrémentées de 1. Pour réaliser ces conversions, et changer de descripteur (c’est-à-dire, pour passer au descripteur suivant), une fois que le descripteur a été lu, que l’adresse de conversion de départ, le décalage et la longueur du segment ont été déterminées à partir du descripteur à l’étape 47, l’étape 48 comprend une vérification que la longueur du segment restant à écrire et/ou lire n’est pas nulle. Si la longueur du segment de données restant à écrire et/ou lire est nulle, le paramètre de limite de longueur de segment de données est désactivé à l’étape 49 et l’adresse de descripteur dans la table de descripteurs est incrémentée à l’étape 50 pour lire le descripteur suivant, car le segment de données a été entièrement écrit et/ou lu. Au contraire, si la longueur du segment restant à écrire et/ou lire n’est pas nulle, l’étape 51 est réalisée. L’étape 51 est une étape appelée « run », qui consiste à appliquer l’adresse décodée vers la mémoire interne du module de conversion d’adresses ou du dispositif mettant en œuvre le module de conversion d’adresses. L’étape 52 comprend une vérification si le paramètre de limite de longueur de segment de données a été activé ou non. S’il a été activé (par exemple car le descripteur précédent était de type « NEXT_DESCRIPTOR_LENGTH_LIMIT »), on vérifie à l’étape 53 si cette limite est à 0. Si cette limite est à 0, la taille limite d’accès définie par le paramètre de limite de longueur a été atteint et on passe directement à l’étape 56. Au contraire, si cette limite n’est pas à 0, la taille limite n’a pas été atteinte, et la valeur du paramètre est décrémentée à l’étape 54 d’une valeur prédéfinie, puis l’étape 55 est réalisée. De même, si le paramètre de limite de longueur n’a pas été activé, l’accès à l’adresse de conversion est autorisé dans une étape 55 d’exécution de l’accès mémoire requis (lecture et/ou écriture). A l’étape 56, la longueur du segment lue dans le descripteur est décrémentée, pour écrire et/ou lire la suite du segment. Le procédé reprend alors à l’étape 48 avec la longueur du segment décrémentée, jusqu’à ce que la longueur du segment atteigne 0, ou que la valeur du paramètre de limite de longueur atteigne 0. Ce procédé 40 de conversion d’adresse et d’accès mémoire permet de réaliser l’étape 23 du procédé 20 de conversion d’adresses, mais aussi l’étape 24 du procédé 20. L’étape 24 du procédé 20 est une étape d’émission, par le module de conversion d’adresses 13, d’une requête d’accès à la mémoire du deuxième dispositif 12, chaque requête d’accès comprenant au moins une adresse mémoire convertie. Cela correspond notamment à l’étape 55 du procédé 40, qui réalise les accès à la mémoire à l’adresse de conversion pour les segments de données. L’invention permet donc, à partir d’une requête d’accès séquentiel à la mémoire du deuxième dispositif 12 émise par le premier dispositif 11 via un bus série 14, de convertir, en aval du bus 14, c’est-à-dire au plus près du deuxième dispositif 12, la séquence d’adresses mémoire contiguës en adresses mémoire fragmentées, c’est-à-dire en adresses mémoire réelles du deuxième dispositif 12, afin de réaliser un accès mémoire performant. Les performances du procédé et du système selon l’invention sont représentées à la FIG. 5 . Le diagramme A de la FIG. 5 montre une représentation schématique du nombre d’accès mémoire réalisables avec les architectures actuelles, c’est-à-dire dans l’état de l’art. Au contraire, la solution de la présente invention permet des réaliser un nombre d’accès beaucoup plus important que l’état de l’art dans la même fenêtre temporelle, comme représenté dans les diagrammes B et C, qui représentent respectivement les accès mémoire vus du premier dispositif 11, et les accès mémoire réalisés par le module de conversion 13, c’est-à-dire effectivement réalisés dans la mémoire du deuxième dispositif 12. En effet, au contraire de l’état de l’art, le bus série 14 n’est pas un facteur limitant les échanges de données puisque des accès séquentiels sont réalisés via ce bus 14, ce qui permet de nombreux accès successifs à la mémoire du deuxième dispositif 12, même si les données dans la mémoire du deuxième dispositif 12 ne sont pas accessibles séquentiellement. Dans un deuxième mode de réalisation du procédé d’accès mémoire selon l’invention, représenté à la FIG. 6 , l’accès mémoire réalisé est une lecture. Le procédé 60 comprend donc les étapes 21 à 24 du procédé 20, et une étape 61 supplémentaire de transmission des données vers le premier dispositif 11, les données ayant été lues aux adresses mémoire spécifiées dans la mémoire 121 du deuxième dispositif 12. Les procédés 20 et 60 peuvent être mis en œuvre par le système 10 de la FIG. 1 . Plus spécifiquement, plusieurs modes de réalisation du système selon l’invention vont maintenant être décrits. Comme représenté à la FIG. 7 , le système 70 est un premier mode de réalisation du système 10 selon l’invention, configuré pour mettre en œuvre le procédé d’accès mémoire selon l’invention. Ce système 70 comprend le premier dispositif 11 et un deuxième dispositif 72. Dans ce mode de réalisation, le premier dispositif 11 est un processeur, par exemple un CPU (de l’anglais « Central Processing Unit » pour « Unité Centrale de Calcul ») ou un microcontrôleur. Par exemple, le premier dispositif 11 est un CPU de type QorIQ® T1042, comprenant des mémoires 111, un cœur 112, un contrôleur de bus 113, un contrôleur DMA 114 (pour « Direct Access Mmemory » en anglais, « Accès Direct à la Mémoire » en français), et un interconnect 115 (« interconnexion » en français). Dans ce mode de réalisation, le module de conversion d’adresses 13 est compris dans le deuxième dispositif 72. Ainsi, le deuxième dispositif 72 ne diffère du deuxième dispositif 12 qu’en ce qu’il comprend le module de conversion d’adresses 13. Dans ce mode de réalisation, le deuxième dispositif 72 est un gestionnaire d’entrées/sorties de l’aéronef. Dans le contexte des aéronefs, le gestionnaire d'entrées/sorties 72 est conçu pour stocker temporairement des données issues de dispositifs d'acquisition de l’aéronef. A la FIG. 7 , les dispositifs 151 et 152 sont des dispositifs d’acquisition de données, par exemple des capteurs. Par exemple, dans un système d'acquisition de données embarqué, le gestionnaire d'entrées/sorties peut être chargé de collecter et acheminer les données provenant de capteurs ou d'autres dispositifs d'acquisition vers le CPU ou d'autres composants du système. Ce stockage temporaire peut être nécessaire pour assurer la cohérence et la fiabilité des données avant qu'elles ne soient traitées ou transmises à d'autres systèmes à bord de l'aéronef. En outre, le gestionnaire d’entrées/sorties 72 comprend par exemple une fonction d’acquisition des entrées discrètes DSI (pour « Discrete Signal Input ») et de génération des sorties discrètes DSO (pour « Discrete Signal Output »), données que le gestionnaire d’entrées/sorties 72 stocke en mémoire. C’est par exemple à ce type de données que le processeur 11 souhaite avoir accès en réalisant une requête d’accès mémoire. Par exemple, le gestionnaire d’entrées/sorties 72 est un FPGA (de l’anglais « Field-Programmable Gate Array » pour « réseau de portes programmables in situ » en français). Dans le mode de réalisation de la FIG. 7 , les deux dispositifs 11 et 72 sont compris dans des composants physiques différents, c’est-à-dire qu’ils sont des dispositifs physiques distincts. Le module de conversion d’adresse 13 est alors par exemple un module logiciel implémenté par le FPGA 72. Les deux dispositifs 11 et 72 sont reliés en communication via le bus série 14, par exemple au format PCIExpress®. Le CPU 11 peut alors utiliser son contrôleur DMA 114 pour réaliser des requêtes d’accès séquentiels de grande taille, par exemple ayant une taille supérieure ou égale à 64 octets, donc performants, requêtes d’accès dont les adresses seront alors converties en adresses fragmentées à destination de la mémoire du gestionnaire d’entrées/sorties 12. La FIG. 8 montre une représentation schématique d’un deuxième mode de réalisation du système selon l’invention. Le système 80 de la FIG. 8 comprend un premier dispositif 81, et un deuxième dispositif 82 qui ne diffère du premier dispositif 81 qu’en ce qu’il comprend le module de conversion d’adresses 13. Dans ce mode de réalisation, les deux dispositifs sont des chiplets, c’est-à-dire des « puces fragmentées », c’est-à-dire des puces électroniques dédiées à une fonction. Ainsi, le chiplet 81 est dédié à une fonction de calcul. En cela, il est un chiplet de calcul. Le chiplet 82 est dédié à une fonction de gestion des entrées/sorties. En cela, il est un chiplet gestionnaire d’entrées/sorties de l’aéronef. Les chiplets 81 et 82 sont reliés en communication via un bus de communication chiplet 14. Le chiplet 81 peut alors utiliser son contrôleur DMA 114 pour réaliser des requêtes d’accès séquentiels de grande taille, par exemple préférentiellement de taille supérieure ou égale à 64 octets, donc performants, requêtes d’accès dont les adresses seront alors converties en adresses fragmentées à destination de la mémoire du chiplet d’entrées/sorties 82. La FIG. 9 montre une représentation schématique d’un troisième mode de réalisation du système selon l’invention. Le système 90 représenté à la FIG. 9 comprend deux dispositifs 91 et 92. Le premier dispositif 91 est un CPU de type QorIQ® T1042, comprenant des mémoires 111, un cœur 112, un contrôleur de bus 113, un contrôleur DMA 114, et un interconnect 115. Dans ce mode de réalisation, la particularité est que le deuxième dispositif 92 comprend aussi un contrôleur DMA 123. Le deuxième dispositif 92 est par exemple un FPGA, gestionnaire d’entrées/sorties d’un aéronef, permettant de s’affranchir des accès en lecture qui sont plus gourmands en bande passante. Les deux contrôleurs DMA 114 et 123 réalisent des accès mémoire en écriture vers l’autre dispositif : le DMA 114 du CPU 91 écrit vers le DMA 123 du FPGA 92 et le DMA 123 du FPGA 92 écrit vers le DMA 114 du CPU 91. Cela trouve par exemple une application intéressant en imagerie, le deuxième dispositif 92 étant une caméra comprenant le contrôleur DMA 123, permettant d’améliorer la bande passante en lecture. En effet, la caméra 92 écrit alors directement dans le CPU 91, ce qui permet de s’affranchir des lectures du CPU 91 vers la caméra 92 et donc de diminuer la bande passante. Dans un mode de réalisation du système 10 compatible avec les trois modes de réalisations du système décrits précédemment aux FIG. 6 à 9, le bus est un bus mappé mémoire, ce qui permet de ne pas nécessiter de protocole de communication particulier, les adresses mémoire étant converties à la volée à réception des requêtes d’accès séquentiel par le module de conversion d’adresses 13. Un bus « mappé mémoire » est entendu ici comme un bus permettant de rendre les adresses mémoire du deuxième dispositif 12 en adresses mémoire directement accessibles par le maître du bus, c’est-à-dire par le premier dispositif 11. Dans un autre mode de réalisation du système 10 compatible avec les trois modes de réalisations du système décrits précédemment aux FIG. 6 à 9, le bus est un bus non mappé mémoire, par exemple Ethernet ou RS422, ce qui impose l’implémentation d’un protocole de communication entre le premier dispositif 11 et le deuxième dispositif 12. En effet, les adresses mémoire du deuxième dispositif 12 ne sont alors pas directement accessibles par le premier dispositif 11. Le premier dispositif, lorsqu’il émet une requête d’accès séquentiel à l’étape 21, doit alors émettre sa requête dans un protocole indiquant une adresse de début et une taille d’espace mémoire à accéder (lire ou écrire). De la même manière, lors des opérations de lecture, le deuxième dispositif 12 envoie ses segments de données dans le protocole prédéfini, permettant une identification des segments de données, de leur début et de leur taille. Par exemple, en Ethernet, le deuxième dispositif 12 peut être configuré pour envoyer automatiquement des trames selon un protocole prédéfini, identifiant les segments de données envoyées, ce qui permet d’éviter des requêtes en lecture de la part du premier dispositif 11. Procédé (2) d’accès mémoire dans un réseau informatique compris dans un aéronef, le réseau informatique comprenant au moins un premier (11) et un deuxième (12) dispositifs, le procédé (2) comprenant : Emission (21) d’au moins une requête d’accès séquentiel, par le premier dispositif (11), à une mémoire du deuxième dispositif (12) via un bus série (14), la requête d’accès séquentiel comprenant une pluralité d’adresses mémoire contiguës, Réception (22), par un module de conversion d’adresses (13) compris dans le réseau et relié au premier dispositif (11) par le bus série (14), de la requête d’accès séquentiel, Pour chaque adresse de la pluralité d’adresses mémoire contiguës, conversion (23), par le module de conversion d’adresses (13) du réseau, de l’adresse en une adresse convertie à partir de descripteurs prédéfinis, Emission (24), par le module de conversion d’adresses (13) du réseau, d’une requête d’accès à la mémoire du deuxième dispositif (12), chaque requête d’accès comprenant au moins une adresse mémoire convertie. Procédé (2) d’accès mémoire selon la revendication précédente dans lequel chaque descripteur prédéfini parmi les descripteur prédéfinis comprend un nombre d’adresses contiguës à convertir, une adresse de départ convertie, et une information de décalage à ajouter à l’adresse de départ convertie pour obtenir une adresse convertie suivante correspondant à l’adresse contiguë suivante. Procédé (2) d’accès mémoire selon l’une des revendications précédentes dans lequel l’accès mémoire est une lecture mémoire ou une écriture mémoire. Procédé d’accès mémoire selon la revendication 3 dans lequel la requête d’accès séquentiel est une requête en écriture mémoire, dans lequel la requête d’accès séquentiel comprend en outre au moins un segment de données à écrire dans la mémoire du deuxième dispositif (12) et dans lequel la requête d’accès émise par le module de conversion d’adresses comprend le segment de données à écrire dans la mémoire du deuxième dispositif (12). Système (10) comprenant au moins un premier (11) et un deuxième (12) dispositifs, le système (10) étant compris dans un aéronef, le système (10) étant caractérisé en ce qu’il comprend un module de conversion d’adresses (13) et en ce qu’il est configuré pour mettre en œuvre le procédé (2) d’accès mémoire selon l’une des revendications précédentes. Système (10) selon la revendication précédente dans lequel le premier dispositif (11) est un processeur et le deuxième dispositif (12) est un gestionnaire d’entrées/sorties, le module de conversion d’adresses (13) étant compris dans le gestionnaire d’entrées/sorties. Système (10) selon la revendication 6 dans lequel le processeur est une unité centrale de calcul ou un microcontrôleur compris dans un premier composant physique, et dans lequel le gestionnaire d’entrées/sorties est un FPGA compris dans un deuxième composant physique, le module de conversion (13) étant compris dans le deuxième composant physique. Système (10) selon la revendication 5 dans lequel le système est un composant multi-chiplet et dans lequel le premier dispositif (11) est un chiplet dédié au calcul, le deuxième dispositif (12) est un chiplet de gestion des entrées/sorties, et dans lequel le module de conversion d’adresses (13) est alloué au chiplet de gestion des entrées/sorties. Système (10) selon l’une des revendications 5 à 8 dans lequel le premier dispositif (11) comprend un premier contrôleur d’accès direct à la mémoire du premier dispositif (11) et le deuxième dispositif comprend un deuxième contrôleur d’accès direct à la mémoire du deuxième dispositif (12), le premier contrôleur d’accès direct à la mémoire réalisant l’étape d’émission (24) de la requête d’accès séquentiel à destination du deuxième contrôleur d’accès direct à la mémoire. Système (10) selon l’une des revendications 5 à 9 comprenant en outre une pluralité de dispositifs d’acquisition de données reliés au deuxième dispositif (12). Système (10) selon l’une des revendications 5 à 10 dans lequel le bus série est mappé en mémoire du premier dispositif (11). Système (10) selon l’une des revendications 5 à 10 dans lequel : le bus série (14) n’est pas d’un type mappé en mémoire du premier dispositif (11), le premier dispositif (11) est configuré pour émettre (24) la requête d’accès selon un protocole prédéfini, le protocole prédéfini définissant un début et une taille d’espace mémoire à accéder, et le module de conversion (13) est configuré pour décoder la requête d’accès dans le protocole prédéfini.