FR 3161506 A1 20251024 FR 2404017 A 20240418 Puce électronique La présente description concerne une puce électronique (200) délimitée par un bord et comprenant : - une couche semiconductrice (101) s’étendant selon un plan principal (XY) ; - une structure d'interconnexion (202) positionnée au-dessus de la couche semiconductrice ; - un anneau de scellement (207) disposé dans la structure d'interconnexion entre le bord de la puce électronique et une région de circuits électroniques (105) de la puce électronique, l’anneau de scellement incluant : - une pluralité de cavités (231, 231’) reliées entre elles de manière à former au moins une cavité continue annulaire autour de la région de circuits électroniques ; et/ou - une pluralité de régions conductrices reliées entre elles de manière à former au moins un mur conducteur annulaire autour de la région de circuits électroniques. Figure pour l'abrégé : Fig. 2B Puce électronique La présente description concerne de façon générale les puces électroniques, ou circuits intégrés, et en particulier les puces électroniques comprenant des anneaux de scellement, connus sous le terme de "seal-ring" en anglais. Dans l'industrie, la plupart des dispositifs électroniques sont fabriqués par série. De manière générale, plusieurs exemplaires d'un dispositif électronique sont fabriqués simultanément dans et sur un même substrat semiconducteur, par exemple une même plaque ou une tranche semiconductrice, appelée "wafer" en anglais. En particulier, plusieurs puces électroniques sont généralement fabriquées dans et sur un même substrat semiconducteur, par exemple une même plaque ou une tranche semiconductrice. Les puces électroniques peuvent ensuite être séparées, ou individualisées, pour pouvoir être utilisées, par exemple seules ou dans un dispositif électronique plus complet. Cette individualisation est généralement réalisée par découpe. Lors de cette individualisation, par exemple lors d’une découpe de la tranche semiconductrice, une fissure peut se produire sur un bord d’une puce électronique. Une telle fissure peut conduire à une défaillance des circuits électroniques de la puce électronique. En outre, même si des fissures n’apparaissent pas lors de la fabrication, certaines fissures peuvent apparaître pendant la durée de vie de la puce, en particulier sur un bord de la puce, par exemple en raison des modifications de température de la puce électronique. Pour protéger une puce électronique, en particulier lors de la fabrication, de l’individualisation, voire lors de sa durée de vie, la puce électronique peut inclure un anneau de scellement au niveau de sa périphérie. Un objet de l'anneau de scellement est d'éviter la propagation de fissures depuis le bord jusqu'à une région de circuits électroniques, ou région de circuits, de la puce électronique. Cependant, l’anneau de scellement n’empêche pas toujours la formation et la propagation de fissures dans la puce électronique. Il serait souhaitable de pouvoir améliorer, au moins en partie, les puces électroniques, et en particulier la protection des puces électroniques. Il existe un besoin d’une puce électronique qui soit mieux protégée, notamment mieux protégée des fissures. Il serait avantageux que le procédé de fabrication d’une telle puce électronique soit réalisable avec des processus usuels de fabrication de puces électroniques. Un mode de réalisation pallie tout ou partie des inconvénients des puces électronique connues. Un mode de réalisation prévoit une puce électronique délimitée par un bord, la puce électronique comprenant : - une couche semiconductrice s’étendant selon un plan principal ; - une structure d'interconnexion positionnée au-dessus de la couche semiconductrice ; - un anneau de scellement disposé dans la structure d'interconnexion entre le bord de la puce électronique et une région de circuits électroniques de la puce électronique, l’anneau de scellement incluant : une pluralité de cavités reliées entre elles de manière à former au moins une cavité continue annulaire autour de la région de circuits électroniques ; et/ou une pluralité de régions conductrices reliées entre elles de manière à former au moins un mur conducteur annulaire autour de la région de circuits électroniques. La région de circuits électroniques comprend des circuits électroniques formés dans et sur la couche semiconductrice. Selon un mode de réalisation, la structure d’interconnexion comprend : - une pluralité de niveaux de métallisation comprenant chacun une couche conductrice, les couches conductrices de deux niveaux de métallisation successifs étant reliées entre elles par des vias conducteurs et/ou des bandes conductrices de la structure d’interconnexion ; et - des couches isolantes dans lesquelles les couches conductrices, les vias conducteurs et/ou les bandes conductrices sont noyés ; la structure d'interconnexion étant par exemple reliée à la couche semiconductrice au moyen d’un autre via conducteur et/ou d’un contact électrique. Selon un mode de réalisation, chaque niveau de métallisation de la structure d’interconnexion comprend des éléments conducteurs d’une couche conductrice isolés entre eux par des éléments isolants d’une couche isolante. Selon un mode de réalisation, les cavités et/ou les régions conductrices s’étendent au moins jusqu’à un premier niveau de métallisation de la structure d'interconnexion. Selon un mode de réalisation, les cavités et/ou les régions conductrices s’étendent au moins jusqu’à un niveau d’interface entre des vias conducteurs et des couches conductrices de deux niveaux de métallisation successifs de la structure d'interconnexion, par exemple jusqu’à un niveau d’interface entre des vias conducteurs et des couches conductrices de premier et deuxième niveaux de métallisation de la structure d'interconnexion. Selon un mode de réalisation, les cavités et/ou les régions conductrices s’étendent jusqu’à la couche semiconductrice. Selon un mode de réalisation, les cavités et/ou les régions conductrices s’arrêtent à une distance non nulle de la couche semiconductrice. Selon un mode de réalisation, les régions conductrices sont des régions métalliques, par exemple comprennent du tungstène, ou sont principalement constituées de tungstène. Selon un mode de réalisation, l’anneau de scellement inclut un élément de scellement comprenant une plaque conductrice annulaire dans chaque niveau de métallisation de la structure d'interconnexion, deux plaques conductrices annulaires de deux niveaux de métallisation successifs étant reliées entre elles dans une direction perpendiculaire au plan principal par une bande conductrice annulaire . Selon un mode de réalisation, la au moins une cavité continue annulaire comprend une première cavité continue annulaire entre la région de circuits électroniques et l’élément de scellement et/ou une deuxième cavité continue annulaire entre l’élément de scellement et le bord de la puce électronique. Selon un mode de réalisation, le au moins un mur conducteur annulaire comprend un premier mur conducteur annulaire entre la région de circuits électroniques et l’élément de scellement et/ou un deuxième mur conducteur annulaire entre l’élément de scellement et le bord de la puce électronique. Selon un mode de réalisation, la puce électronique comprend en outre, dans la région de circuits électroniques, des cavités reliées entre elles, et/ou des régions conductrices reliées entre elles, entre deux éléments conducteurs adjacents de la structure d'interconnexion. Un mode de réalisation prévoit un procédé de fabrication d’une puce électronique, le procédé comprenant : - la fourniture d’une structure comprenant une couche semiconductrice et un premier niveau de métallisation d’une future structure d’interconnexion au-dessus de la couche semiconductrice, la structure comportant une région de circuits électroniques qui comprend des circuits électroniques formés dans et sur la couche semiconductrice, et une région d’anneau de scellement autour de la région de circuits électroniques, et le premier niveau de métallisation comprenant des éléments conducteurs d’une couche conductrice isolés entre eux par des éléments isolants d’une première couche isolante ; - la formation de premiers orifices dans la région d’anneau de scellement au travers de la première couche isolante entre deux éléments conducteurs adjacents parmi les éléments conducteurs ; - l’élargissement des premiers orifices par gravure, de manière à former dans la région d’anneau de scellement des cavités ouvertes reliées entre elles autour de la région de circuits électroniques ; - la formation d’une deuxième couche isolante au-dessus des cavités ouvertes et de la première couche isolante, de manière à fermer les cavités ouvertes, formant des cavités reliées entre elles autour de la région de circuits électroniques, les cavités reliées entre elles formant au moins une cavité continue annulaire autour de la région de circuits électroniques. Selon un mode de réalisation, le procédé comprend, avant la formation des premiers orifices, le dépôt d’une couche de protection au-dessus de la première couche isolante et des éléments conducteurs, puis la formation d’ouvertures par gravure dans la couche de protection, les premiers orifices étant formés au droit des ouvertures. Selon un mode de réalisation, le procédé comprend en outre : - la formation d’au moins deux deuxièmes orifices par gravure dans la deuxième couche isolante jusqu’à au moins deux des cavités dans la région d’anneau de scellement ; et - le remplissage des deuxièmes orifices avec un matériau conducteur, par exemple un matériau métallique, le remplissage des deuxièmes orifices étant réalisé de manière à remplir les cavités, formant des régions conductrices reliées entre elles, et ainsi un mur conducteur annulaire autour de la région de circuits électroniques. Selon un mode de réalisation, le remplissage des deuxièmes orifices forme également des premiers vias conducteurs reliés au mur conducteur annulaire. Selon un mode de réalisation, le procédé comprend en outre : - la formation de troisièmes orifices par gravure dans la deuxième couche isolante, chaque troisième orifice s’étendant jusqu’à un des éléments conducteurs ; et - le remplissage des troisièmes orifices avec un matériau conducteur, par exemple un matériau métallique, formant des deuxièmes vias conducteurs reliés aux éléments conducteurs. Selon un mode de réalisation, la formation des troisièmes orifices est réalisée en même temps que la formation des deuxièmes orifices, et/ou le remplissage des troisièmes orifices est réalisé en même temps que le remplissage des deuxièmes orifices. Selon un mode de réalisation, le procédé comprend en outre la formation, dans la région de circuits électroniques, de cavités reliées entre elles, et/ou de régions conductrices reliées entre elles, entre deux éléments conducteurs adjacents de la structure d'interconnexion. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 est une vue de dessus schématique et partielle illustrant un exemple de puce électronique ; la FIG. 1 est une vue en coupe schématique et partielle représentant un exemple de réalisation de la puce électronique de la FIG. 1 ; la FIG. 1 est une autre vue en coupe schématique et partielle de la puce électronique de la FIG. 1 ; la FIG. 2 est une vue de dessus schématique et partielle illustrant une puce électronique selon un mode de réalisation ; la FIG. 2 est une vue en coupe schématique et partielle représentant un exemple de réalisation de la puce électronique de la FIG. 2 ; la FIG. 2 est une autre vue en coupe schématique et partielle de la puce électronique de la FIG. 2 ; la FIG. 3 est une vue de dessus schématique et partielle illustrant une puce électronique selon un autre mode de réalisation ; la FIG. 3 est une vue en coupe schématique et partielle représentant un exemple de réalisation de la puce électronique de la FIG. 3 ; la FIG. 3 est une autre vue en coupe schématique et partielle de la puce électronique de la FIG. 3 ; la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 et la FIG. 4 sont des vues en coupe représentant schématiquement et partiellement des structures obtenues à l’issue d’étapes d’un exemple de procédé de fabrication d’une puce électronique selon un mode de réalisation ; et la FIG. 5 et la FIG. 5 sont des vues en coupe représentant schématiquement et partiellement des structures obtenues à l’issue d’étapes d’une variante du procédé de fabrication des figures 4A à 4H. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes de fabrication et les détails des puces électroniques ne sont pas décrits, étant réalisables avec les procédés usuels de fabrication de puces électroniques. En particulier, les circuits électroniques des puces électroniques ne sont pas représentés, les modes de réalisation étant compatibles avec différents circuits électroniques dans une puce électronique. En outre, toutes les étapes de fabrication et les détails des structures d’interconnexion ne sont pas décrits, étant réalisables avec les procédés usuels de fabrication de structures d’interconnexion. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % ou à 10° près, de préférence à 5 % ou à 5° près. Dans la description qui suit, les qualificatifs "isolant" et "conducteur" signifient respectivement, sauf précision contraire, électriquement isolant et électriquement conducteur. Dans la description qui suit, sauf précision contraire, lorsque l'on fait référence à une puce, il est fait référence à une puce électronique, lorsque l’on fait référence à un via, il est fait référence à un via conducteur, et lorsqu’il est fait référence à un substrat, il est fait référence à un substrat semiconducteur. Dans les figures 1A à 3C décrites dans ce qui suit, on représente une puce électronique qui est déjà individualisée. Toutefois, en pratique, toute la description suivante de la puce s'applique également lorsque la puce n'est pas encore individualisée et fait toujours partie d'une tranche semiconductrice comprenant, par exemple, une pluralité de puces. En particulier, dans le cas où la puce fait toujours partie d'une tranche semiconductrice, le bord de la puce correspond à l'emplacement du bord de la puce après l'étape d'individualisation. Par bord, on entend l’ensemble des bords, ou extrémités périphériques, de la puce. La FIG. 1 est une vue de dessus schématique et partielle illustrant un exemple de puce électronique 100. La FIG. 1 est une vue en coupe schématique et partielle représentant un exemple de réalisation de la puce électronique 100 de la FIG. 1 . La FIG. 1 est une autre vue en coupe schématique et partielle de la puce électronique de la FIG. 1 . La vue en coupe de la FIG. 1 est réalisée selon le plan de coupe A-A repéré dans la FIG. 1 . La vue en coupe de la FIG. 1 est réalisée selon le plan de coupe B-B repéré dans la FIG. 1 . La puce 100 comprend une couche semiconductrice 101, par exemple correspondant à un substrat semiconducteur, par exemple constitué de silicium, ou à la couche semiconductrice d'un substrat du type silicium sur isolant, ou "SOI", de l’anglais "Silicon On Insulator". Les circuits électroniques de la puce 100 sont disposés dans et/ou sur la couche semiconductrice 101. Les circuits électroniques de la puce 100 ne sont pas représentés dans les figures 1A, 1B et 1C, mais sont tous disposés dans une région de circuits électroniques 105, ou région de circuits, de la puce 100 délimitée par la circonférence 105L. En d'autres termes, la région de circuits 105 comprend tous les circuits électroniques de la puce 100. La région de circuits 105 de la puce 100 est, par exemple, une région centrale de la puce 100, comme représenté dans la vue de la FIG. 1 . La puce 100 comprend en outre une structure d'interconnexion 102 au-dessus de la couche semiconductrice 101, par exemple en contact avec la couche semiconductrice 101. Cette structure d'interconnexion 102 est également désignée par l'expression "structure d'interconnexion de fin de ligne", par raccourci structure d'interconnexion "BEOL", de l’anglais "back end of line". La structure d'interconnexion 102 comprend une pluralité de niveaux de métallisation. On a représenté six niveaux de métallisation M1, M2, M3, M4, M5, M6 dans l'exemple de la FIG. 1 , bien que ceci ne soit pas limitatif, le nombre de niveaux de métallisation pouvant varier. Chaque niveau de métallisation comprend au moins une portion 103C d’une couche conductrice 103, par exemple une couche métallique, chaque portion 103C formant un élément conducteur sous forme d’une piste conductrice, ou ligne conductrice. Les pistes conductrices 103C des différents niveaux de la structure d'interconnexion 102 sont reliées électriquement entre elles, et/ou à des plots de connexion 104, et/ou aux circuits électroniques de la puce 100 par des vias conducteurs 106, par exemple des vias métalliques. Les pistes conductrices 103C des différents niveaux de la structure d'interconnexion 102 sont de préférence positionnées dans la région de circuits 105. Ainsi, la structure d'interconnexion 102 permet de relier les circuits électroniques de la puce 100 entre eux et/ou aux plots de connexion 104. On considère que les plots de connexion 104, qui peuvent être désignés "plots" par raccourci, font partie de la structure d'interconnexion 102. Les plots 104 sont disposés au niveau de métallisation supérieur de la structure d'interconnexion 102 dans l’exemple de la FIG. 1 , qui correspond au niveau de métallisation M6. En d'autres termes, les plots 104 sont disposés au niveau d’une face supérieure 102A (première face) de la structure d'interconnexion 102, une face inférieure 102B (deuxième face) de la structure d'interconnexion, à l'opposé de la face supérieure 102A, étant en contact avec la couche semiconductrice 101. Les plots 104 sont répartis de manière sensiblement annulaire, ici un anneau de forme carrée, dans la région de circuits 105 de la puce 100 et, plus précisément, dans une région de la structure d'interconnexion 102 comprise dans la région de circuits 105 de la puce 100. Les plots 104 sont configurés pour être en contact avec des éléments conducteurs situés à l'extérieur de la puce 100, de sorte que la puce 100 peut par exemple échanger des signaux électriques avec l'extérieur. Par exemple, chaque plot 104 est en contact direct avec une piste conductrice 103C du niveau de métallisation supérieur M6, c'est-à-dire le niveau de métallisation qui est le plus loin de la couche semiconductrice 101. La structure d'interconnexion 102 comprend en outre des couches isolantes, qui sont toutes désignées par une même et unique référence 111 dans les figures 1B et 1C, qui séparent chacune deux niveaux de métallisation successifs et qui peuvent également être entre des portions de chaque couche conductrice 103 à un même niveau de métallisation, les couches conductrices 103 et les vias 106 étant noyés dans les couches isolantes 111. L’ensemble des couches isolantes peut être désignée comme étant une couche isolante. La couche isolante peut être en un oxyde, par exemple un oxyde de silicium, ou en un matériau diélectrique du type high-κ, c’est-à-dire un matériau ayant une constante diélectrique κ élevée comparée à celle du dioxyde de silicium. La puce 100 comprend une région de scellement 107, ou anneau de scellement (seal-ring), en périphérie de la puce 100, c’est à dire entre la région de circuits 105 et le bord 110 de la puce 100. Ainsi, l’anneau de scellement 107 entoure la région de circuits 105 de la puce 100. L’anneau de scellement 107 présente une forme annulaire en vue de dessus. L’anneau de scellement 107 est disposé dans la structure d'interconnexion 102, au niveau de la périphérie de la puce 100. L’anneau de scellement 107 fait ainsi partie de la structure d'interconnexion 102 bien qu’il ne soit pas utilisé pour connecter ensemble les circuits électroniques de la puce 100 entre eux et/ou avec les plots 104. De préférence, la puce 100 ne comprend aucun circuit électronique dans l'anneau de scellement 107. En d'autres termes, la région de circuits 105 de la puce 100 est délimitée latéralement, dans la structure d'interconnexion 102, par l’anneau de scellement 107. Une fonction visée de l'anneau de scellement 107 est d'éviter la propagation de fissures depuis le bord 110 de la puce 100 jusqu'à la région de circuits 105 de la puce 100. Une autre fonction visée de l'anneau de scellement 107 peut être de bloquer la propagation de l'humidité depuis l'extérieur de la puce 100, donc depuis le bord 110 de la puce 100, jusqu'aux circuits électroniques de la région de circuits 105 de la puce 100. Pour remplir une ou plusieurs de ces fonctions, l’anneau de scellement 107 peut inclure un ou plusieurs éléments de scellement 108, chaque élément de scellement présentant une forme annulaire en vue de dessus. On a représenté un élément de scellement dans les figures 1A, 1B et 1C, bien qu’il puisse y en avoir plusieurs, comme indiqué plus après. Lorsqu’il y a plusieurs éléments de scellement, ils peuvent être sensiblement concentriques. Un élément de scellement peut être adapté à stopper la propagation de fissures, un autre élément de scellement peut être adapté à bloquer l’entrée d’humidité, et/ou un élément de scellement peut être adapté à remplir ces deux fonctions d’arrêt de propagation de fissures et de blocage de l’entrée d’humidité. Chaque élément de scellement s’étend en hauteur depuis la couche semiconductrice 101 à travers tout ou partie des niveaux de métallisation M1-M6 de la structure d'interconnexion 102, par exemple à travers un ou plusieurs niveaux de métallisation inférieurs de la structure d'interconnexion 102. Pour la protection contre l’humidité, il est cependant préférable que l’élément de scellement 108 s’étende jusqu’au niveau de métallisation supérieur M6. L’élément de scellement 108 représenté forme une boucle fermée autour de la région de circuits 105 de la puce 100, ou, en d'autres termes, l'élément de scellement 108 entoure complétement la région de circuits 105 de la puce 100. Dans l’exemple de réalisation représenté en FIG. 1 , l'élément de scellement 108 forme un mur annulaire comprenant d’autres portions 103A des couches conductrices 103 de la structure d'interconnexion 102. Plus précisément, l'élément de scellement 108 comprend une portion 103A de la couche conductrice 103 de chaque niveau de métallisation M1-M6 de la structure d'interconnexion 102. Chaque portion 103A de la couche conductrice 103 forme une plaque conductrice annulaire à chaque niveau de métallisation. Par exemple, chaque plaque conductrice annulaire 103A s’étend dans un plan sensiblement parallèle à la couche semiconductrice 101. Les plaques conductrices annulaires 103A successives de l'élément de scellement 108 sont reliées entre elles par une ou plusieurs bandes conductrices annulaires 112 qui s’étendent en continu entre deux plaques conductrices annulaires 103A successives. En d’autres termes, les bandes conductrices annulaires 112 joignent deux plaques conductrices annulaires 103A successives dans la direction Z perpendiculaire au plan XY de la couche semiconductrice 101. Comme représenté en FIG. 1 , les plaques conductrices annulaires 103A successives de l'élément de scellement 108 peuvent en outre être reliées entre elles par des vias conducteurs 106 de la structure d'interconnexion 102, permettant par exemple d'augmenter la résistance mécanique de l'élément de scellement 108 vis-à-vis d'une propagation de fissure. Les vias 106 peuvent être sous forme cylindrique comme représenté dans la FIG. 1 . En variantes, les vias peuvent être allongés sous forme de barres, voire former les bandes conductrices annulaires 112. Les vias 106 et les bandes conductrices annulaires 112 peuvent être formés lors d’une même étape de fabrication. L’élément de scellement 108 peut former un mur de protection contre la propagation de l'humidité vers la région de circuits 105 de la puce 100. Comme représenté en FIG. 1 , l'anneau de scellement 108 peut comprendre un plot factice 104A, qui est par exemple formé en même temps que les plots 104. Le plot factice 104A repose sur la plaque conductrice annulaire 103A au niveau de métallisation supérieur M6 de la structure d'interconnexion 102. Le plot factice 104A peut être disposé de manière sensiblement annulaire, ici il forme un anneau de forme carrée. Il peut s’agir de plusieurs plots factices. La disposition annulaire et la présence d’un ou plusieurs plot factice n’est pas obligatoire. Afin de détecter des fissures dans la puce 100, l’anneau de scellement 107 peut inclure un capteur de fissure 116, ou détecteur de fissure. Le capteur de fissure 116 est disposé dans la structure d'interconnexion 102. En d'autres termes, la structure d’interconnexion 102 inclut le capteur de fissure 116. Comme représenté en figures 1A, 1B et 1C, le capteur de fissure 116 peut être disposé dans une région comprise entre le bord 110 de la puce 100 et l'élément de scellement 108, cette région de la structure d'interconnexion 102 étant dépourvue d'autre élément de scellement. Ainsi, si une fissure apparaît au niveau du bord 110 de la puce 100 et se propage vers la région de circuits 105, la fissure peut être détectée par le capteur de fissure 116 avant l'élément de scellement 108. D’autres configurations peuvent être envisagées, comme décrit plus après. Le capteur de fissure 116 correspond à une structure conductrice qui forme un trajet conducteur, de préférence une boucle ouverte. En testant la conductivité électrique entre une première borne, ou nœud, 118 du capteur 116, par exemple une première extrémité du capteur 116, et une deuxième borne, ou nœud, 119 du capteur 116, par exemple une deuxième extrémité du capteur 116, des fissures peuvent être détectées par le capteur 116. Dans l’exemple de réalisation représenté en figures 1B et 1C, le capteur de fissure 116 comprend plusieurs empilements métalliques comprenant chacun d’autres portions 103B des couches conductrices 103 reliés par des vias conducteurs 106 de la structure d'interconnexion 102. Plus précisément, chaque empilement métallique s'étend en hauteur dans la direction Z perpendiculaire au plan XY de la couche semiconductrice 101 à travers tout ou partie des niveaux de métallisation M1-M6 de la structure d'interconnexion 102, dans l’exemple représenté jusqu’au niveau de métallisation supérieur M6. On a illustré à titre d’exemple en FIG. 1 deux empilements métalliques S1 et S2 du capteur de fissure 116, bien qu’il puisse y en avoir plus de deux. De préférence, bien que cela ne soit pas illustré dans les figures 1B et 1C, dans chaque niveau de métallisation, les portions 103B du capteur de fissure 116 sont discontinues pour former un trajet électrique s'étendant vers le haut et vers le bas dans le capteur de fissure 116 au moyen des vias 106 du capteur de fissure 116 qui forment une chaîne de vias. De préférence, le capteur de fissure 116 comprend plusieurs portions 103B dans chaque niveau de métallisation de la structure d'interconnexion 102. Bien que cela ne soit pas représenté dans les figures 1A, 1B et 1C, l’anneau de scellement 107 peut comprendre plusieurs éléments de scellement similaires à l’élément de scellement 108 décrit précédemment, par exemple un élément de scellement interne disposé dans la structure d’interconnexion 102 autour de la région de circuits 105 et un élément de scellement externe disposé dans la structure d’interconnexion 102 autour de l’élément de scellement interne. L’anneau de scellement 107 peut alors comprendre un capteur de fissure intermédiaire, par exemple similaire au capteur de fissure 108 décrit précédemment, disposé dans la structure d’interconnexion 102 entre l’élément de scellement interne et l’élément de scellement externe. La présence d’éléments de scellement interne et externe et d’un capteur de fissure intermédiaire entre ces éléments de scellement interne et externe permet de détecter que des fissures se sont propagées depuis le bord de la puce électronique à travers l'élément de scellement externe. Bien que cela ne soit pas représenté dans les figures 1A, 1B et 1C, l’anneau de scellement 107 peut comprendre un capteur de fissure interne disposé dans la structure d’interconnexion 102 autour de, ou sur les bords de, la région de circuits 105 et entouré par l’élément de scellement 108, ou l’élément de scellement interne. Le capteur de fissure interne permet de détecter que des fissures se sont propagées depuis le bord 110 de la puce 100 à travers le (ou les) élément(x) de scellement et peuvent atteindre la région de circuits 105. Plus généralement, toute structure d’anneau de scellement peut être envisagée dans la structure d’interconnexion, visant à limiter la propagation de fissures vers la région de circuits de la puce électronique, voire à bloquer l’humidité. Par exemple, l’anneau de scellement peut comprendre un ou plusieurs éléments de scellement qui ne s’étendent pas nécessairement jusqu’au niveau de métallisation supérieur, voire plusieurs éléments de scellement qui s’étendent jusqu’à des niveaux de métallisation différents. Pour la protection contre l’humidité, un élément de scellement s’étend de préférence jusqu’au niveau de métallisation supérieur. En outre, l’anneau de scellement peut comprendre un ou plusieurs capteurs de fissure qui ne s’étendent pas nécessairement jusqu’au niveau de métallisation supérieur, voire plusieurs capteurs de fissure qui s’étendent jusqu’à des niveaux de métallisation différents. Dans certains cas, il a été constaté par des capteurs de fissure, notamment par un capteur de fissure interne, que des fissures pouvaient se propager dans l’anneau de scellement, voire traverser l’anneau de scellement. Ainsi, l’anneau de scellement ne suffit pas toujours à arrêter les fissures, qui peuvent se propager dans la région de circuits de la puce électronique. Les inventeurs proposent une puce électronique permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des puces électroniques décrites précédemment. En particulier, les inventeurs proposent une puce électronique à protection renforcée, notamment contre les fissures, en particulier une puce électronique comprenant un anneau de scellement à protection renforcée. Il serait avantageux que le procédé de fabrication d’une telle puce électronique soit réalisable avec des processus usuels de fabrication de puces électroniques. Des modes de réalisation de puces électroniques vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. La FIG. 2 est une vue de dessus schématique et partielle illustrant une puce électronique 200 selon un mode de réalisation. La FIG. 2 est une vue en coupe schématique et partielle représentant un exemple de réalisation de la puce électronique de la FIG. 2 . La FIG. 2 est une autre vue en coupe schématique et partielle de la puce électronique de la FIG. 2 . La vue en coupe de la FIG. 2 est réalisée selon le plan de coupe A-A repéré dans la FIG. 2 . La vue en coupe de la FIG. 2 est réalisée selon le plan de coupe B-B repéré dans la FIG. 2 . La puce électronique 200 des figures 2A, 2B et 2C a de nombreux éléments en commun avec la puce électronique 100 des figures 1A, 1B et 1C et seules les différences entre les deux puces électroniques 100 et 200 sont détaillées dans la description qui suit. La puce électronique 200 des figures 2A, 2B et 2C se distingue de la puce électronique 100 des figures 1A, 1B et 1C principalement en ce que l’anneau de scellement 207 comprend en outre une pluralité de cavités 231, 231’ dans la structure d’interconnexion 202. Les cavités 231 sont reliées entre elles, formant une cavité continue annulaire 230 qui est localisée autour de la région de circuits 105, de préférence tout autour de la région de circuits 105, par exemple entre la région de circuits 105 et l’élément de scellement 108. Par exemple, la cavité continue annulaire 230 peut être positionnée dans la couche isolante 111 entre les portions 103A, 103C des pistes conductrices 103 d’un ou plusieurs niveaux de métallisation. La couche isolante 111 peut être en un oxyde, par exemple un oxyde de silicium, ou en un matériau diélectrique du type high-κ, c’est-à-dire un matériau ayant une constante diélectrique κ élevée comparée à celle du dioxyde de silicium. Les cavités 231’ sont reliées entre elles, formant une cavité continue annulaire 230’ qui est localisée autour de la région de circuits 105, de préférence tout autour de la région de circuits 105, par exemple entre le bord 110 de la puce 200 et l’élément de scellement 108. Les cavités peuvent être désignées sous le terme anglais "air-gap". Par cavité, on entend un volume rempli d’un gaz. Ainsi, les cavités sont remplies de gaz, par exemple d’air. Une telle cavité continue annulaire permet de former une région d’absorption de fissures, empêchant ainsi la propagation de fissures dans l’anneau de scellement 207 jusqu’à la région de circuits 105. De manière avantageuse, les cavités s’étendent au moins jusqu’au niveau d’interface entre les vias 106 et les couches conductrices 103 de deux niveaux de métallisation successifs, par exemple du premier niveau de métallisation M1 et du deuxième niveau de métallisation M2, de manière à bloquer la progression de fissures qui se formeraient ou se propageraient à cette interface. On a représenté à titre d’exemple des cavités 231 qui s’étendent jusqu’au premier niveau de métallisation M1, formant ainsi une cavité continue annulaire 230 dans l’anneau de scellement 207 au premier niveau de métallisation M1. Lorsqu’il est indiqué jusqu’à un niveau de métallisation, il faut comprendre que ce niveau de métallisation est inclus. Les fissures se produisant souvent au premier niveau de métallisation, une telle configuration peut suffire à empêcher la propagation de fissures jusqu’à la région de circuits 105 de la puce électronique 200. De plus, cela permet de ne pas alourdir le procédé de fabrication de la puce électronique, sachant qu’on peut se baser sur un processus de formation d’air-gap, qui peut être déjà prévu dans une autre région de la structure d’interconnexion, par exemple dans la région de circuits 105, par exemple au premier niveau de métallisation M1. Mais cet exemple n’est pas limitatif, et on peut former des cavités 231’ qui s’étendent jusqu’au deuxième niveau de métallisation M2 comme illustré, voire jusqu’à un niveau de métallisation plus élevé, voire jusqu’au niveau de métallisation supérieur (M6 dans l’exemple représenté), formant ainsi une cavité continue annulaire 230’ dans l’anneau de scellement 207 qui s’étend au-delà du premier niveau de métallisation M1. En outre, on a représenté des cavités 231, 231’ qui atteignent la couche semiconductrice 101, ce qui n’est pas toujours nécessaire. En variante, les cavités peuvent être à une distance non nulle de la couche semiconductrice 101, par exemple s’arrêter dans la couche isolante 111, ce qui peut former une structure plus robuste qu’avec des cavités 231, 231’ qui s’arrêtent à la couche semiconductrice 101. Les autres caractéristiques décrites en relation avec les figures 1A, 1B et 1C peuvent s’appliquer à la puce électronique 200 des figures 2A, 2B et 2C. En particulier, dans les figures 2A, 2B et 2C, on a représenté un seul élément de scellement 108, sachant que l’anneau de scellement 207 peut comprendre plusieurs éléments de scellement dans la structure d’interconnexion 202. Par exemple, l’anneau de scellement 207 peut comprendre un ou plusieurs éléments de scellement qui ne s’étendent pas jusqu’au niveau de métallisation supérieur, voire plusieurs éléments de scellement qui s’étendent jusqu’à des niveaux de métallisation différents. Pour la protection contre l’humidité, un élément de scellement s’étend de préférence jusqu’au niveau de métallisation supérieur. En outre, dans les figures 2A, 2B et 2C, on n’a pas représenté de capteur de fissure, mais l’anneau de scellement 207 de la puce électronique 200 pourrait comprendre un ou plusieurs capteurs de fissure, similairement à ce qui a été décrit en lien avec les figures 1A, 1B et 1C. En outre, l’anneau de scellement 207 pourrait comprendre un ou plusieurs capteurs de fissure qui ne s’étendent pas nécessairement jusqu’au niveau de métallisation supérieur, voire plusieurs capteurs de fissure qui s’étendent jusqu’à des niveaux de métallisation différents. La FIG. 3 est une vue de dessus schématique et partielle illustrant une puce électronique 300 selon un autre mode de réalisation. La FIG. 3 est une vue en coupe schématique et partielle représentant un exemple de réalisation de la puce électronique de la FIG. 3 . La FIG. 3 est une autre vue en coupe schématique et partielle de la puce électronique de la FIG. 3 . La vue en coupe de la FIG. 3 est réalisée selon le plan de coupe A-A illustré dans la FIG. 3 . La vue en coupe de la FIG. 3 est réalisée selon le plan de coupe B-B repéré dans la FIG. 3 . La puce électronique 300 des figures 3A, 3B et 3C a de nombreux éléments en commun avec la puce électronique 200 des figures 2A, 2B et 2C et seules les différences entre les deux puces électroniques 200 et 300 sont détaillées dans la description qui suit. La puce électronique 300 des figures 3A, 3B et 3C se distingue de la puce électronique 200 des figures 2A, 2B et 2C principalement en ce que les cavités reliées entre elles sont remplies en un matériau conducteur, de préférence un matériau métallique, tel que le tungstène ou le cuivre, formant des régions conductrices 331, 331’ dans l’anneau de scellement 307. Tout comme les cavités 231, 231’, les régions conductrices 331, 331’ sont reliées entre elles, formant un mur conducteur annulaire 330, 330’ dans l’anneau de scellement 307 autour de la région de circuits 105. Chaque région conductrice 331, 331’ est de préférence d’un seul tenant. Le mur conducteur annulaire est de préférence d’un seul tenant. On peut aussi parler de mur continu annulaire. Lorsqu’on fait référence à un élément "d’un seul tenant", il est fait référence à un élément qui tient d’une seule pièce, sans division, sans rupture de forme et de matériau. Un tel mur conducteur annulaire permet de s’opposer à la propagation de fissures. En effet, dans un élément de scellement qui comprend des portions de couches conductrices reliées entre elles par des vias, l’interface entre un via et une couche conductrice est potentiellement fragile et peut être une source de fissure et/ou de propagation de fissure. En revanche, chaque région conductrice est faite d’un seul matériau conducteur et d’un seul tenant, et ne comprend donc pas d’interface, et ainsi pas de fragilité, et le mur conducteur annulaire formé par les régions conductrices reliées entre elles forme ainsi un mur en continu tout autour de la région de circuits et qui est apte à s’opposer à la propagation de fissures. De manière avantageuse, les régions conductrices 331, 331’ s’étendent au moins jusqu’au niveau d’interface entre les vias 106 et les couches conductrices 103 de deux niveaux de métallisation successifs, par exemple du premier niveau de métallisation M1 et du deuxième niveau de métallisation M2, de manière à bloquer la progression de fissures qui se formeraient ou se propageraient à cette interface. On a représenté à titre d’exemple des régions conductrices 331 qui sont formées au premier niveau de métallisation M1, formant ainsi un mur conducteur annulaire 330 dans l’anneau de scellement 307 au premier niveau de métallisation M1. Les fissures se produisant souvent au premier niveau de métallisation, une telle configuration peut suffire à empêcher la propagation de fissures jusqu’à la région de circuits 105 de la puce électronique 300. De plus, cela permet de ne pas alourdir le procédé de fabrication, sachant qu’on peut se baser sur un processus de formation d’air-gap rempli de métal, qui peut être déjà prévu dans une autre région de la structure d’interconnexion, par exemple dans la région de circuits 105, par exemple au premier niveau de métallisation M1. Mais cet exemple n’est pas limitatif, et on peut former des régions conductrices 331’ qui s’étendent jusqu’au deuxième niveau de métallisation M2 comme illustré, voire jusqu’à un niveau de métallisation plus élevé, voire jusqu’au niveau de métallisation supérieur (M6 dans l’exemple représenté), formant ainsi un mur conducteur annulaire 330’ dans l’anneau de scellement 307 qui s’étend au-delà du premier niveau de métallisation M1. En outre, on a représenté des régions conductrices 331, 331’ qui atteignent la couche semiconductrice 101, ce qui n’est pas toujours nécessaire. En variante, les régions conductrices peuvent être à une distance non nulle de la couche semiconductrice 101, par exemple s’arrêter dans la couche isolante 111, ce qui peut former une structure plus robuste qu’avec des régions conductrices 331, 331’ qui s’arrêtent à la couche semiconductrice 101. Les autres caractéristiques décrites en relation avec les figures 1A, 1B et 1C peuvent s’appliquer à la puce électronique 300 des figures 3A, 3B et 3C. En particulier, dans les figures 3A, 3B et 3C, on a représenté un seul élément de scellement 108, sachant que l’anneau de scellement 307 peut comprendre plusieurs éléments de scellement dans la structure d’interconnexion 302. Par exemple, l’anneau de scellement 307 peut comprendre un ou plusieurs éléments de scellement qui ne s’étendent pas jusqu’au niveau de métallisation supérieur, voire plusieurs éléments de scellement qui s’étendent jusqu’à des niveaux de métallisation différents. Pour la protection contre l’humidité, un élément de scellement s’étend de préférence jusqu’au niveau de métallisation supérieur. En outre, dans les figures 3A, 3B et 3C, on n’a pas représenté de capteur de fissure, mais l’anneau de scellement 307 de la puce électronique 300 pourrait comprendre un ou plusieurs capteurs de fissure, similairement à ce qui a été décrit en lien avec les figures 1A, 1B et 1C. En outre, l’anneau de scellement 307 pourrait comprendre un ou plusieurs capteurs de fissure qui ne s’étendent pas nécessairement jusqu’au niveau de métallisation supérieur, voire plusieurs capteurs de fissure qui s’étendent jusqu’à des niveaux de métallisation différents. Les modes de réalisations des figures 2A à 2C et 3A à 3C peuvent être combinés. Par exemple, l’anneau de scellement peut comprendre une cavité continue annulaire et un mur conducteur annulaire, la cavité continue annulaire et le mur conducteur annulaire étant par exemple sensiblement concentriques. En outre, en combinaison avec un ou plusieurs des modes de réalisation décrits, et similairement à ce qui est décrit dans l’anneau de scellement, la structure d'interconnexion peut inclure, dans la région de circuits, des cavités reliées entre elles entre des pistes conductrices adjacentes de la structure d’interconnexion, formant une cavité continue entre les pistes conductrices adjacentes, au moins au premier niveau de métallisation de la structure d’interconnexion. La structure d'interconnexion peut également inclure, dans la région de circuits, des cavités reliées entre elles entre des pistes conductrices adjacentes de la structure d’interconnexion, ces cavités reliées entre elles étant remplies en un matériau métallique, tel que le tungstène ou le cuivre, formant une région conductrice continue entre les pistes conductrices adjacentes, au moins au premier niveau de métallisation de la structure d’interconnexion. La FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 , la FIG. 4 et la FIG. 4 sont des vues en coupe représentant schématiquement et partiellement des structures obtenues à l’issue d’étapes d’un exemple de procédé de fabrication d’une puce électronique selon un mode de réalisation. La puce électronique obtenue est par exemple similaire à la puce électronique 200 des figures 2A, 2B et 2C, la FIG. 4 représentant par exemple une portion de la puce électronique 200. La structure de la FIG. 4 comprend un premier niveau de métallisation 410 d’une future structure d’interconnexion d’une future puce électronique. Plus particulièrement, la FIG. 4 illustre une portion de structure d’interconnexion comportant une région d’anneau de scellement 407, destiné à comprendre un anneau de scellement, autour d’une région de circuits 405. Dans la région de circuits 405, des circuits électroniques sont formés dans et sur une couche semiconductrice 401. Le premier niveau de métallisation 410 est disposé au-dessus de la couche semiconductrice 401. Dans certains modes de réalisation, la couche semiconductrice 401 correspond à un substrat semiconducteur, par exemple constitué de silicium, ou à la couche semiconductrice d'un substrat du type silicium sur isolant, ou "SOI", de l’anglais "Silicon On Insulator". La couche semiconductrice 401 s’étend selon un plan principal XY. Une couche isolante 402, par exemple une couche diélectrique pré-métal, ou couche PMD, de l’anglais Pre-Metal Dielectric layer, est formée sur la couche semiconductrice 401. Dans certains modes de réalisation, la couche PMD 402 comprend un oxyde de silicium, tel que le dioxyde de silicium (SiO 2 ). Dans d'autres modes de réalisation, la couche PMD 402 comprend un verre en phosphure de silicium connu sous l'abréviation anglaise "PSG" (Phospho-Silicon Glass), ou un verre en borophosphure de silicium, connu sous l’abréviation anglaise "BPSG" (Borophospho-Silicon Glass). Cependant, la couche PMD 402 peut comprendre une combinaison de plusieurs de ces matériaux, ou tout autre matériau approprié. Des vias conducteurs 403 sont formés à travers la couche PMD 402 jusqu’à la couche semiconductrice 401. Les vias conducteurs 403 peuvent former des vias du type des vias cylindriques 106 décrits en relation avec les figures 1A à 1C, ou former des vias allongés sous forme de barres ou de lignes, voire former les bandes conductrices annulaires 112 décrits en relation avec les figures 1A à 1C. Le premier niveau de métallisation 410 comprend des éléments conducteurs 411, tels que des pistes ou lignes métalliques (allongées dans la direction Y), isolés entre eux par des éléments diélectriques, ou éléments isolants 412. L’ensemble de ces éléments isolants 412 forme une couche isolante 413 (première couche isolante). La couche isolante 413 peut être nommée couche diélectrique intermétallique, ou couche IMD, de l’anglais Inter-Metal Dielectric. Les éléments conducteurs 411 sont reliés aux vias 403, en étant de préférence positionnés sensiblement au droit des vias 403. Le premier niveau de métallisation 410 peut être formé par un processus soustractif, par exemple pour des éléments conducteurs en aluminium, ou par un processus du type Damascène, par exemple pour des éléments conducteurs en cuivre. Un exemple de processus soustractif est décrit dans ce qui suit. Une couche conductrice, par exemple en aluminium, est déposée sur la couche PMD 402 et les vias 403. Ensuite, la couche conductrice est gravée à travers un masque de gravure, par exemple obtenu par photolithographie, la gravure formant des ouvertures traversant la couche conductrice jusqu’à la couche PMD 402. Le masque de gravure est dimensionné pour que les parties restantes de la couche conductrice, formant les éléments conducteurs 411, soient positionnés sensiblement au droit des vias 403. Puis le masque de gravure est retiré. Une couche de protection 414 peut alors être déposée de manière à recouvrir au moins les parois latérales des éléments conducteurs 411, la couche de protection pouvant être en un nitrure, tel que du nitrure de silicium, ou tout autre matériau approprié. Ensuite, une couche IMD 413 est formée au moins pour combler les ouvertures entre les éléments conducteurs 411, formant les éléments isolants 412. La couche IMD 413 comprend par exemple un oxyde de silicium, tel que le dioxyde de silicium (SiO 2 ), ou tout autre matériau diélectrique. Des parties excédentaires de la couche IMD 413 au-dessus de la couche conductrice peuvent ensuite être éliminées au moyen d’une planarisation telle qu'un CMP. Un exemple de processus Damascène est décrit dans ce qui suit. Une couche IMD 413 est déposée sur la couche PMD 402 et les vias 403. La couche IMD peut être similaire à la couche IMD décrite ci-dessus. Ensuite, la couche IMD 413 est gravée à travers un masque de gravure, obtenu par exemple par photolithographie, formant des ouvertures traversant la couche IMD 413. Les portions restantes de la couche IMD 413 forment les éléments isolants 412. Le masque de gravure est dimensionné pour que les ouvertures dans la couche IMD 413 soient positionnées sensiblement au droit des vias 403. Puis le masque de gravure est retiré. Une couche de protection 414 peut alors être déposée dans les ouvertures de la couche IMD 413, de manière à recouvrir au moins les parois latérales des ouvertures. La couche de protection peut être similaire à la couche de protection décrite ci-dessus. Une couche barrière peut être formée dans les ouvertures, de manière à recouvrir les parois latérales et les fonds des ouvertures. La couche barrière comprend un matériau conducteur approprié tel que du tantale, du nitrure de tantale, du titane, du nitrure de titane, ou une combinaison de plusieurs de ces matériaux. Ensuite, une couche en un matériau conducteur, par exemple en cuivre, est formé au moins pour combler les ouvertures entre les éléments isolants 412, formant les éléments conducteurs 411 avec la couche barrière lorsqu’elle est prévue. Des parties excédentaires de la couche conductrice au-dessus des éléments isolants 412 peuvent être éliminées au moyen d’une planarisation telle qu'un CMP. Dans les deux techniques, la couche de protection 414 se retrouve sur les flancs des éléments conducteurs 411, ce qui peut protéger les éléments conducteurs 411 lors d’étapes de fabrication ultérieures, telle qu’une gravure pour former des cavités comme décrit plus après. Comme on le voit dans la FIG. 4 , une couche de protection 421 est formée sur le premier niveau de métallisation 410, c’est-à-dire sur les éléments conducteurs 411 et la couche IMD 413. La couche de protection 421 peut être similaire à la couche de protection 414 décrite ci-dessus. La FIG. 4 montre une structure obtenue à l’issue de la formation d’un masque de gravure 422 sur la couche de protection 421. Le masque de gravure 422 peut être obtenu par une technique de photolithographie, et il comprend une ouverture 422A qui le traverse. On a représenté une seule ouverture 422A dans la FIG. 4 , mais il y a généralement plusieurs ouvertures au moins dans la direction Y. La FIG. 4 montre une structure obtenue à l’issue de la gravure d’une portion de la couche de protection 421 au travers de l’ouverture 422A du masque de gravure 422, la portion gravée formant une ouverture 421A dans la couche de protection 421. Cette gravure est par exemple une gravure sèche, du type gravure plasma. La FIG. 4 montre une structure obtenue à l’issue de la gravure d’un orifice 423 (premier orifice) traversant la couche IMD 413 jusque dans la couche PMD 402, entre les éléments conducteurs 411, dans la région d’anneau de scellement 407. La gravure est réalisée au travers de l’ouverture 422A du masque de gravure 422 et de l’ouverture 421A de la couche de protection 421. L’orifice 423 peut être formé au moyen d’une gravure anisotrope appropriée, tel qu'une gravure sèche, par exemple, du type gravure plasma. Le diamètre de l’orifice 423 peut correspondre sensiblement au diamètre de l’ouverture 421A dans la couche de protection 421. Les étapes de gravure décrites en lien avec les figures 4C et 4D peuvent être réalisées en une seule étape. L’orifice 423 ne s’étend pas jusqu’à la couche semiconductrice 401, c’est-à-dire qu’il s’arrête dans la couche PMD 402. Le masque de gravure 422 est ensuite enlevé. La FIG. 4 montre une structure obtenue à l’issue de l’élargissement de l’orifice 423 par gravure, de manière à former une cavité ouverte 424 dans la couche IMD 413 et la couche PMD 402 entre deux éléments conducteurs 411, et éventuellement entre deux vias 403. L’ouverture de la cavité ouverte 424 correspond à l’ouverture 421A de la couche de protection 421. La cavité ouverte 424 peut être formée au moyen d’une gravure isotrope appropriée, avantageusement sélective du matériau de la couche IMD 413 et de la couche PMD 402 par rapport au matériau de la couche de protection 421, pour éviter de graver la couche de protection 421. Dans certains modes de réalisation, la gravure isotrope est une gravure humide, par exemple réalisée avec de l’acide fluorhydrique (HF), par exemple de l’HF sous forme vapeur, de l’acide chlorhydrique (HCl), de l’hydroxyde de potassium (KOH), de l’hydroxyde de tétraméthylammonium (TMAH), de la soude (NaOH), de l’acide nitrique (HNO 3 ), de l’oxyde gravant tamponné (BOE, de l’anglais Buffered Oxide Etch), ou un mélange de plusieurs de ces produits. Le diamètre de l’orifice 423 peut permettre de définir les dimensions de la cavité ouverte 424. Par exemple, plus le diamètre des orifices 423 est grand, plus le diamètre moyen des cavités ouvertes 424 peut être grand. La diamètre de l’orifice 423 est cependant généralement limité par l’étape suivante qui consiste à fermer l’ouverture 421A, et ainsi la cavité ouverte 424, sans pour autant la colmater. La couche de protection 414 qui est localisée sur les parois latérales, ou flancs, des éléments conducteur 411 peut avantageusement protéger les éléments conducteurs 411 pendant la gravure anisotrope et/ou la gravure isotrope. La FIG. 4 montre une structure obtenue à l’issue de la formation d’une couche isolante 425 (deuxième couche isolante), qui peut être nommée couche diélectrique intermétallique, ou couche IMD, sur la couche de protection 421 et sur l’ouverture de la cavité ouverte 424, de manière à fermer cette cavité ouverte, formant une cavité fermée que l’on désigne cavité 431. La couche IMD 425 peut être formée en utilisant des matériaux et des procédés similaires à ceux de la couche IMD 413 comme décrit plus avant. En passant par l’ouverture 421A de la couche de protection 421, le matériau diélectrique de la couche IMD 425 peut venir recouvrir les surfaces internes de la cavité 431 avant de fermer la cavité ouverte 424, formant un revêtement interne 426 dans la cavité 431. Les coupes des figures 4C, 4D, 4E, 4F montrent respectivement une seule ouverture 421A, un seul orifice 423, une seule cavité ouverte 424 et une seule cavité 431, mais il y a plusieurs ouvertures 421A, plusieurs orifices 423, et ainsi plusieurs cavités 431 reliées entre elles dans la direction Y. Ainsi, les cavités 431 entre les éléments conducteurs 411 sont reliées entre elles, formant une cavité étendue continue. Cela peut former une cavité continue annulaire telle que la cavité continue annulaire 230 décrite en lien avec les figures 2A, 2B et 2C, dans la mesure où les cavités 431 sont reliées entre elles tout le long de la périphérie de la puce électronique autour de la région de circuits 405. L’élargissement des orifices 423 est ainsi avantageusement réalisé de manière à ce que les cavités ouvertes 424 puissent être reliées entre elles, formant ensuite les cavités 431 reliées entre elles entre les éléments conducteurs 411. Les coupes des figures 4C, 4D, 4E, 4F montrent respectivement une seule ouverture 421A, un seul orifice 423, une seule cavité ouverte 424, et une seule cavité 431 entre les deux éléments conducteurs 411 dans la direction X. Cette coupe correspond à un exemple, et on pourrait avoir plusieurs ouvertures 421A, plusieurs orifices 423, puis plusieurs cavités 431 adjacentes reliées entre elles, entre les deux éléments conducteurs 411 dans la direction X. Les figures 4G et 4H montrent un exemple de formation de vias 428 reliant les éléments conducteurs 411 du premier niveau de métallisation 410 (M1) à d’autres éléments conducteurs d’un deuxième niveau de métallisation (non représenté). La FIG. 4 montre une structure obtenue à l’issue de la formation d’un masque de gravure 426 sur la couche IMD 425, puis de la gravure de la couche IMD 425 et de la couche de protection 421 pour former des orifices 427 traversant ces couches 425, 421 au droit des éléments conducteurs 411. Le masque de gravure 426 peut être obtenu par une technique de photolithographie, et des ouvertures 426A dans le masque de gravure 426 peuvent être formées au droit des éléments conducteurs 411 pour que les orifices 427 soient reliés aux éléments conducteurs 411, la gravure étant réalisée au travers des ouvertures 426A du masque de gravure 426. La FIG. 4 montre une structure obtenue à l’issue du remplissage des orifices 427 en un matériau conducteur, de préférence un matériau métallique, qui comprend par exemple du tungstène avec formation préalable d’une couche barrière du type Ti/TiN, ou du cuivre avec formation préalable d’une couche barrière du type TaN/Ta, formant les vias conducteurs 428. La FIG. 4 peut correspondre à une coupe partielle selon le plan de coupe C-C repéré en FIG. 2 de la structure d’interconnexion 202 de la puce électronique 200. Ainsi, la cavité 431 peut correspondre à l’une des cavités 231 de la FIG. 2 qui sont dans l’anneau de scellement 207, et dans la structure d’interconnexion 202, entre la région de circuits 105 et l’élément de scellement 108. Les éléments conducteurs 411 et les vias 403, 428 à gauche de la FIG. 4 peuvent correspondre à une partie de la structure d’interconnexion qui est dans la région de circuits 405, le via 403 à gauche pouvant être alors un contact relié à un composant électronique sur la couche semiconductrice 401. Les éléments conducteurs 411 et les vias 403, 428 à droite de la FIG. 4 peuvent correspondre à une partie de la structure d’interconnexion qui est dans la région d’anneau de scellement 407, et peuvent correspondre à une partie d’un élément de scellement formé dans la structure d’interconnexion. Ensuite, on peut former un deuxième niveau de métallisation, par une technique similaire à celle utilisée pour former le premier niveau de métallisation 410, par exemple par un processus soustractif ou par un processus du type Damascène, comme décrit en lien avec la FIG. 4 . Puis on peut former d’autres niveaux de métallisation de manière similaire. Si on souhaite obtenir des cavités qui s’étendent au moins jusqu’au deuxième niveau de métallisation, voire jusqu’à un niveau de métallisation plus élevé, on peut reproduire au moins une fois les étapes décrites en lien avec les figures 4A à 4H. Le procédé décrit en lien avec les figures 4A à 4H peut être adapté pour former également, dans la région de circuits 405 de la puce, des cavités reliées entre elles entre des pistes conductrices adjacentes de la structure d’interconnexion, de manière à former une cavité continue entre les pistes conductrices adjacentes, au moins au premier niveau de métallisation de la structure d’interconnexion. La FIG. 5 et la FIG. 5 sont des vues en coupe représentant schématiquement et partiellement des structures obtenues à l’issue d’étapes d’une variante du procédé de fabrication des figures 4A à 4H. La puce électronique obtenue est par exemple similaire à la puce électronique 300 des figures 3A, 3B et 3C, la FIG. 5 représentant par exemple une portion de la puce électronique 300. En particulier, les figures 5A et 5B représentent une variante des figures 4G et 4H, dans lesquelles le masque de gravure 526 comprend une première ouverture 526A au droit de la cavité 431, et des deuxièmes ouvertures 526B au droit des éléments conducteurs 411. Ainsi, la gravure de la couche IMD 425 et de la couche de protection 421 à travers le masque de gravure 526 forme un orifice 527A (deuxième orifice) qui traverse ces couches jusqu’à la cavité 431, et sont ainsi reliés à la cavité 431, et des orifices 527B (troisièmes orifices) qui traversent ces couches jusqu’aux éléments conducteurs 411 et sont ainsi reliés aux éléments conducteurs 411. On a représenté une seule première ouverture 526A au droit de la cavité 431, mais, comme indiqué précédemment, il y a plusieurs cavités 431 dans la direction Y, et il y a généralement au moins deux premières ouvertures 526A au droit de deux cavités 431 différentes. Les orifices 527A permettent de rouvrir les cavités 431, pour les remplir en matériau conducteur, et ainsi remplir la cavité étendue continue, ou cavité continue annulaire, comme décrit plus après. De préférence, chaque orifice 527A est centré avec une des ouvertures 421A de la couche de protection 421. Comme représenté en FIG. 5 , lors du remplissage en matériau conducteur, de préférence un matériau métallique, qui comprend par exemple du tungstène, le remplissage de l’orifice 527A permet de remplir la cavité 431 en le matériau conducteur, formant une région conductrice 531, et l’orifice 527A forme un premier via 528A une fois rempli. On a représenté une seule région conductrice 531, mais, comme indiqué précédemment, il y a plusieurs cavités 431 reliées entre elles dans la direction Y, et ainsi, il y a plusieurs régions conductrices 531 reliées entre elles dans la direction Y. Il y a en outre généralement au moins deux premiers vias 528A dans la direction Y. Le remplissage des orifices 527B forme des deuxièmes vias 528B qui sont reliés aux éléments conducteurs 411 et qui participent à l’interconnexion des éléments conducteurs 411 du premier niveau de métallisation 410 avec des éléments conducteurs d’un deuxième niveau de métallisation (non représenté). Le remplissage est réalisé à l’aide d’une technique de dépôt appropriée telle qu’une technique de ALD, ou par une technique de PVD ou de CVD, ou par électrodéposition. Comme les cavités 431 sont reliées entre elles dans une ou plusieurs directions du plan XY, les régions conductrices 531 sont également reliées entre elles, formant un mur conducteur continu. Cela peut former un mur conducteur annulaire tel que le mur conducteur annulaire 330 décrit en lien avec les figures 3A, 3B et 3C, dans la mesure où les régions conductrices 531 sont reliées entre elles tout le long de la périphérie de la puce électronique, autour de la région de circuits 505. La FIG. 5 peut correspondre à une coupe partielle selon le plan de coupe C-C repéré en FIG. 3 du premier niveau de la structure d’interconnexion 302 de la puce électronique 300. Ainsi, les régions conductrices 531 peuvent correspondre aux régions conductrices 331 de la FIG. 3 , qui sont dans l’anneau de scellement 307, et dans la structure d’interconnexion 302, entre la région de circuits 105 et l’élément de scellement 108. Les éléments conducteurs 411 et les vias 403, 528B à gauche de la FIG. 5 peuvent correspondre à une partie de la structure d’interconnexion qui est dans la région de circuits 505, le via 403 à gauche pouvant être alors un contact relié à un composant électronique sur la couche semiconductrice 401. Les éléments conducteurs 411 et les vias 403, 528A, 528B à droite de la FIG. 5 peuvent correspondre à une partie de la structure d’interconnexion qui est dans la région d’anneau de scellement 507, et peuvent correspondre à une partie d’un élément de scellement formé dans la structure d’interconnexion. Toutes les cavités 431 d’une même cavité étendue continue ne sont pas nécessairement reliées à un premier orifice 527A. En effet, dans la mesure où les cavités 531 d’une même cavité étendue continue sont reliées entre elles, il peut être suffisant d’avoir seulement deux orifices 527A pour remplir les cavités 431 en matériau conducteur, par exemple un premier orifice d’entrée du matériau conducteur et un premier orifice de sortie du matériau conducteur. Cependant, par exemple selon la longueur de la cavité étendue continue, on peut prévoir plus de deux orifices 527A pour qu’elle puisse être correctement remplie. Ensuite, on peut former un deuxième niveau de métallisation, par une technique similaire à celle utilisée pour former le premier niveau de métallisation 410, par exemple par un processus soustractif ou par un processus du type Damascène, comme décrit en lien avec la FIG. 4 . Puis on peut former d’autres niveaux de métallisation de manière similaire. Si on souhaite obtenir des régions conductrices qui s’étendent au moins jusqu’au deuxième niveau de métallisation, voire jusqu’à un niveau de métallisation plus élevé, on peut reproduire au moins une fois les étapes décrites en lien avec les figures 4A à 4F, 5A, 5B. Le procédé décrit en lien avec les figures 5A et 5B peut être adapté pour former également, dans la région de circuits 505 de la puce, des cavités reliées entre elles entre des pistes conductrices adjacentes de la structure d’interconnexion, puis remplir ces cavités reliées entre elles en un matériau métallique de manière à former une région conductrice continue entre les pistes conductrices adjacentes, au moins au premier niveau de métallisation de la structure d’interconnexion. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Puce électronique (200 ; 300) délimitée par un bord (110), la puce électronique comprenant : - une couche semiconductrice (101) s’étendant selon un plan principal (XY) ; - une structure d'interconnexion (202 ; 302) positionnée au-dessus de la couche semiconductrice ; - un anneau de scellement (207 ; 307) disposé dans la structure d'interconnexion entre le bord (110) de la puce électronique et une région de circuits électroniques (105) de la puce électronique, l’anneau de scellement incluant : - une pluralité de cavités (231, 231’) reliées entre elles de manière à former au moins une cavité continue annulaire (230, 230’) autour de la région de circuits électroniques ; et/ou - une pluralité de régions conductrices (331, 331’) reliées entre elles de manière à former au moins un mur conducteur annulaire (330, 330’) autour de la région de circuits électroniques. Puce électronique (200 ; 300) selon la revendication 1, dans laquelle la structure d’interconnexion (202 ; 302) comprend : - une pluralité de niveaux de métallisation comprenant chacun une couche conductrice (103), les couches conductrices de deux niveaux de métallisation successifs étant reliées entre elles par des vias conducteurs (106) et/ou des bandes conductrices (112) de la structure d’interconnexion ; et - des couches isolantes (111) dans lesquelles les couches conductrices (103), les vias conducteurs (106) et/ou les bandes conductrices (112) sont noyés ; la structure d'interconnexion (202 ; 302) étant par exemple reliée à la couche semiconductrice (101) au moyen d’un autre via conducteur (106) et/ou d’un contact électrique. Puce électronique (200 ; 300) selon la revendication 1 ou 2, dans laquelle les cavités (231, 231’) et/ou les régions conductrices (331, 331’) s’étendent au moins jusqu’à un premier niveau de métallisation (M1) de la structure d'interconnexion (202 ; 302). Puce électronique (200 ; 300) selon l’une quelconque des revendications 1 à 3, dans laquelle les cavités (231, 231’) et/ou les régions conductrices (331, 331’) s’étendent au moins jusqu’à un niveau d’interface entre des vias conducteurs (108) et des couches conductrices (103) de deux niveaux de métallisation successifs de la structure d'interconnexion (202 ; 302), par exemple jusqu’à un niveau d’interface entre des vias conducteurs et des couches conductrices de premier et deuxième niveaux de métallisation de la structure d'interconnexion. Puce électronique (200 ; 300) selon l’une quelconque des revendications 1 à 4, dans laquelle les cavités (231, 231’) et/ou les régions conductrices (331, 331’) s’étendent jusqu’à la couche semiconductrice (101). Puce électronique selon l’une quelconque des revendications 1 à 4, dans laquelle les cavités et/ou les régions conductrices s’arrêtent à une distance non nulle de la couche semiconductrice. Puce électronique selon l’une quelconque des revendications 1 à 6, dans laquelle les régions conductrices sont des régions métalliques, par exemple comprennent du tungstène, ou sont principalement constituées de tungstène. Puce électronique selon l’une quelconque des revendications 1 à 7, dans lequel l’anneau de scellement (207 ; 307) inclut un élément de scellement (108) comprenant une plaque conductrice annulaire (103A) dans chaque niveau de métallisation de la structure d'interconnexion (202 ; 302), deux plaques conductrices annulaires de deux niveaux de métallisation successifs étant reliées entre elles dans une direction (Z) perpendiculaire au plan principal (XY) par une bande conductrice annulaire (112) . Puce électronique (200 ; 300) selon la revendication 8, dans laquelle la au moins une cavité continue annulaire comprend une première cavité continue annulaire (230) entre la région de circuits électroniques (105) et l’élément de scellement (108) et/ou une deuxième cavité continue annulaire (230’) entre l’élément de scellement (108) et le bord (110) de la puce électronique. Puce électronique selon la revendication 8 ou 9, dans laquelle le au moins un mur conducteur annulaire comprend un premier mur conducteur annulaire (330) entre la région de circuits électroniques (105) et l’élément de scellement (108) et/ou un deuxième mur conducteur annulaire (330’) entre l’élément de scellement (108) et le bord (110) de la puce électronique. Puce électronique selon l’une quelconque des revendication 1 à 10, comprenant en outre, dans la région de circuits électroniques, des cavités reliées entre elles, et/ou des régions conductrices reliées entre elles, entre deux éléments conducteurs adjacents de la structure d'interconnexion. Procédé de fabrication d’une puce électronique, le procédé comprenant : - la fourniture d’une structure comprenant une couche semiconductrice (401) et un premier niveau de métallisation (410) d’une future structure d’interconnexion au-dessus de la couche semiconductrice, la structure comportant une région de circuits électroniques (405 ; 505) qui comprend des circuits électroniques formés dans et sur la couche semiconductrice, et une région d’anneau de scellement (407 ; 507) autour de la région de circuits électroniques, et le premier niveau de métallisation comprenant des éléments conducteurs (411) d’une couche conductrice isolés entre eux par des éléments isolants (412) d’une première couche isolante (413) ; - la formation de premiers orifices (423) dans la région d’anneau de scellement (407 ; 507) au travers de la première couche isolante (413) entre deux éléments conducteurs adjacents parmi les éléments conducteurs ; - l’élargissement des premiers orifices (423) par gravure, de manière à former dans la région d’anneau de scellement (407 ; 507) des cavités ouvertes (424) reliées entre elles autour de la région de circuits électroniques ; - la formation d’une deuxième couche isolante (425) au-dessus des cavités ouvertes (424) et de la première couche isolante (413), de manière à fermer les cavités ouvertes, formant des cavités (431) reliées entre elles autour de la région de circuits électroniques (405 ; 505), les cavités reliées entre elles formant au moins une cavité continue annulaire autour de la région de circuits électroniques. Procédé selon la revendication 12, comprenant en outre, avant la formation des premiers orifices (423), le dépôt d’une couche de protection (421) au-dessus de la première couche isolante (413) et des éléments conducteurs (411), puis la formation d’ouvertures (421A) par gravure dans la couche de protection, les premiers orifices étant formés au droit des ouvertures. Procédé selon la revendication 12 ou 13, comprenant en outre : - la formation d’au moins deux deuxièmes orifices (527A) par gravure dans la deuxième couche isolante (425) jusqu’à au moins deux des cavités (431) dans la région d’anneau de scellement (507) ; et - le remplissage des deuxièmes orifices avec un matériau conducteur, par exemple un matériau métallique, le remplissage des deuxièmes orifices étant réalisé de manière à remplir les cavités (431), formant des régions conductrices (531) reliées entre elles, et ainsi un mur conducteur annulaire autour de la région de circuits électroniques (505). Procédé selon la revendication 14, dans lequel le remplissage des deuxièmes orifices (527A) forme également des premiers vias conducteurs (528A) reliés au mur conducteur annulaire. Procédé selon l’une quelconque des revendications 12 à 15, comprenant en outre : - la formation de troisièmes orifices (527B) par gravure dans la deuxième couche isolante (425), chaque troisième orifice s’étendant jusqu’à un des éléments conducteurs (411) ; et - le remplissage des troisièmes orifices avec un matériau conducteur, par exemple un matériau métallique, formant des deuxièmes vias conducteurs (528B) reliés aux éléments conducteurs. Procédé selon la revendication 16 dans sa dépendance avec la revendication 14 ou 15, dans lequel la formation des troisièmes orifices est réalisée en même temps que la formation des deuxièmes orifices, et/ou le remplissage des troisièmes orifices est réalisé en même temps que le remplissage des deuxièmes orifices. Procédé selon l’une quelconque des revendications 12 à 17, comprenant en outre la formation, dans la région de circuits électroniques, de cavités reliées entre elles, et/ou de régions conductrices reliées entre elles, entre deux éléments conducteurs adjacents de la structure d'interconnexion.