FR 3161993 A1 20251107 FR 2404719 A 20240506 Procédé et dispositif de contrôle d’une résistance de sortie d’un transmetteur de données La présente description concerne un circuit de transmission de données (100) comprenant : - une branche de sortie (101) comprenant une première résistance (102), un premier transistor (104) et un deuxième transistor (106) connectés en série entre un premier rail de tension (108) et un premier noeud de sortie (OUT_P), le deuxième transistor (106) étant configuré pour recevoir sur sa grille un signal de données (DATAP) ; - une branche de duplication (110) de la branche de sortie (101), entre le premier rail de tension (108) et un deuxième noeud (118) ; - une source de courant reliant le deuxième noeud (118) et un deuxième rail de tension (119) ; - un circuit d’asservissement en tension (OA1) configuré pour asservir une tension de grille. Figure pour l'abrégé : Fig. 1 Procédé et dispositif de contrôle d’une résistance de sortie d’un transmetteur de données La présente description concerne de façon générale les circuits électroniques et plus particulièrement un circuit et un procédé de transmission de données. Un circuit de transmission de données est associé à une résistance de sortie. Dans certains cas, il est souhaitable de maintenir une résistance de sortie dans une plage de valeurs pour limiter les pertes lors de la transmission des données ou lorsqu’une norme contraint la résistance de sortie dans une plage de valeurs. Il existe des solutions pour ajuster des résistances de sortie d’un circuit de transmission de données. Toutefois, les solutions existantes ne compensent pas de façon suffisamment précise des variations de température et/ou de procédés de fabrication. Selon un premier aspect il est prévu un circuit de transmission de données comprenant : - une branche de sortie comprenant une première résistance, un premier transistor et un deuxième transistor connectés en série entre un premier rail de tension et un premier noeud de sortie, le deuxième transistor étant configuré pour recevoir sur sa grille un signal de données ; - une branche de duplication de la branche de sortie à dimensions égales ou à ratio fixe N par rapport à la branche de sortie, la branche de duplication comprenant une deuxième résistance, un troisième transistor et un quatrième transistor connectés en série entre le premier rail de tension et un deuxième noeud, le quatrième transistor étant configuré pour recevoir sur sa grille le signal de données ; - une source de courant reliant le deuxième noeud et un deuxième rail de tension ; - un circuit d’asservissement en tension comprenant une entrée couplée au deuxième noeud et configuré pour asservir une tension de grille des premier et troisième transistors sur la base d’une tension de référence. Selon un mode de réalisation, la branche de sortie est dupliquée avec un ratio fixe N, la deuxième résistance ayant une résistance N fois supérieure à la première résistance, le troisième transistor ayant une largeur N fois inférieur à une largeur du premier transistor et le quatrième transistor ayant une largeur N fois inférieur à une largeur du deuxième transistor. Selon un mode de réalisation, le ratio fixe N est compris entre 100 et 1000. Selon un mode de réalisation, le circuit comprend en outre un cinquième transistor connecté entre le deuxième noeud et la source de courant. Selon un mode de réalisation, la source de courant comprend un miroir de courant comprenant un sixième transistor relié entre le deuxième noeud et le deuxième rail de tension et un septième transistor connecté en série avec une source de courant variable entre les premier et deuxième rails de tension. Selon un mode de réalisation, la source de courant variable comprend un circuit d’ajustement de la valeur du courant, le circuit d’ajustement comprenant une pluralité d’éléments mémoires programmables une seule fois. Selon un mode de réalisation, le circuit d’asservissement en tension comprend un amplificateur opérationnel. Selon un mode de réalisation, le circuit d’asservissement est configuré pour asservir la tension de grille du premier transistor par l’intermédiaire d’un tampon de tension. Selon un mode de réalisation, le premier, le deuxième, le troisième et le quatrième transistors sont des transistors de type MOS à canal p. Selon un mode de réalisation, le premier, le deuxième, le troisième et le quatrième transistors sont des transistors de type MOS à canal n. Selon un autre aspect il est prévu un circuit électronique comprenant un premier circuit de transmission de données tel que décrit ci-dessus et comprenant en outre un deuxième circuit de transmission de données comprenant : - une branche de sortie comprenant une première résistance, un premier transistor et un deuxième transistor connectés en série entre le deuxième rail de tension et un premier noeud de sortie, le deuxième transistor étant configuré pour recevoir sur sa grille un signal de données ; - une branche de duplication de la branche de sortie à dimensions égales ou à ratio fixe N par rapport à la branche de sortie, la branche de duplication comprenant une deuxième résistance, un troisième transistor et un quatrième transistor connectés en série entre le deuxième rail de tension et un deuxième noeud, le quatrième transistor étant configuré pour recevoir sur sa grille le signal de données ; - un circuit d’asservissement en tension comprenant une entrée couplée au deuxième noeud et configuré pour asservir une tension de grille des premier et troisième transistors sur la base d’une tension de référence dans lequel la source de courant du premier circuit relie le deuxième noeud du deuxième circuit et le premier rail de tension. Selon un autre aspect il est prévu un dispositif électronique comprenant le circuit décrit ci-dessus et un circuit de traitement de données configuré pour générer le signal de données. Selon un autre aspect il est prévu un procédé de régulation d’une résistance d’un circuit de transmission de données comprenant : - la duplication d’une branche de sortie comprenant une première résistance, un premier transistor et un deuxième transistor connectés en série entre un premier rail de tension et un premier noeud de sortie, le deuxième transistor étant configuré pour avoir sa grille couplée à un signal de données par une branche de duplication de la première branche comprenant une deuxième résistance, un troisième transistor et un quatrième transistor connectés en série entre le rail de tension et un deuxième noeud et dimensionnés de façon identique ou avec un ratio fixe N par rapport à la branche de sortie, le quatrième transistor étant configuré pour avoir sa grille couplée au signal de données ; - la génération d’un courant par une source de courant reliant le deuxième noeud et un deuxième rail de tension ; et - l’asservissement d’une tension de grille des premier et troisième transistors sur la base d’une tension de référence par un circuit d’asservissement en tension comprenant une entrée couplée au deuxième noeud. Selon un mode de réalisation, la deuxième résistance, le troisième transistor et le quatrième transistor sont dimensionnés avec un ratio fixe N, la deuxième résistance ayant une résistance N fois supérieure à la première résistance, le troisième transistor ayant une largeur N fois inférieur à une largeur du premier transistor et le quatrième transistor ayant une largeur N fois inférieur à une largeur du deuxième transistor. Selon un mode de réalisation, le ratio fixe N est compris entre 100 et 1000. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente un exemple de circuit électronique de transmission de données selon un mode de réalisation de la présente description ; la FIG. 2 représente un autre exemple de circuit électronique de transmission de données selon un autre mode de réalisation de la présente description; la FIG. 3 représente schématiquement et sous forme de blocs un circuit électronique de transmission de données complémentaires comprenant les circuits électroniques des figures 1 et 2; la FIG. 4 représente un exemple de circuit d’une source de courant variable des figures 1 à 3; la FIG. 5 est un graphe représentant un exemple de densité de probabilité des résistances de sortie du dispositif de la FIG. 3 ; la FIG. 6 représente sous forme des blocs un exemple de circuit de communication comprenant le circuit de la FIG. 1 , 2 ou 3 ; et la FIG. 7 représente sous forme de blocs un exemple de dispositif de communication comprenant le circuit de la FIG. 1 , 2, 3 ou 6. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des mémoires programmables une seule fois sont connues pour les personnes du métier et n’ont pas été détaillées. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments, tels qu’une ou plusieurs résistances ou un ou plusieurs tampons de tension. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 représente un exemple de circuit électronique 100 de transmission de données selon un mode de réalisation de la présente description. Le circuit électronique 100 comprend une branche de sortie 101 comprenant une première résistance 102, un premier transistor 104 et un deuxième transistor 106 connectés en série entre un noeud de sortie OUT_P et un rail de tension 108 sur lequel une tension POWERIO est par exemple appliquée. La résistance équivalente ROUT en sortie du circuit 100 est égale à la somme de la valeur de la première résistance 102, de la résistance équivalente du premier transistor 104 et de la résistance équivalente du deuxième transistor 106. Les transistors 104 et 106 sont, dans l’exemple de la FIG. 1 , des transistors de type MOS à canal p, bien que d’autres types de transistors pourraient être utilisés. Dans l’exemple de la FIG. 1 , la source du transistor 106 est connectée au rail de tension 108 et le drain du transistor 106 est connecté à la source du transistor 104. Le drain du transistor 104 est connecté à un premier noeud de la résistance 102 et un deuxième noeud de la résistance 102 est connectée au noeud de sortie OUT_P. Selon des modes de réalisation, l’ordre des éléments 102, 104 et 106 pourraient être différent de celui de l’exemple de la FIG. 1 . Le transistor 106 est configuré pour recevoir sur sa grille un signal de données DATAP à transmettre par l’intermédiaire du noeud de sortie OUT_P. Le circuit 100 comprend également une branche de duplication 110 de la branche de sortie 101 comprenant une deuxième résistance 112, un troisième transistor 114 et un quatrième transistor 116 connectés en série entre le rail de tension 108 et un noeud 118. Les transistors 114 et 116 sont par exemple des transistors du même type que les transistors 104 et 106. Dans l’exemple de la FIG. 1 , la source du transistor 116 est connectée au rail de tension 108 et le drain du transistor 116 est connecté à la source du transistor 114. Le drain du transistor 114 est connecté à un premier noeud de la résistance 112 et un deuxième noeud de la résistance 112 est connectée au noeud 118. Selon des modes de réalisation, l’ordre des éléments 112, 114 et 116 pourraient être différent de celui de l’exemple de la FIG. 1 . Le transistor 116 est configuré pour recevoir sur sa grille le signal de données DATAP. Selon un mode de réalisation, les branches 101 et 110 ont des dimensions égales. Dans ce cas, la résistance 112 a une valeur égale à la valeur de la résistance 102, le transistor 114 est de largeur égale à la largeur du transistor 104 et le transistor 116 est de largeur égale à la largeur du transistor 106 de sorte que la résistance équivalente de ces trois composants en série soit identique à 5% près à ROUT. Selon un autre mode de réalisation, la branche 110 est de dimensions à ratio fixe N par rapport à la branche 101. Dans ce cas, la résistance 112 est de valeur N fois supérieure à la résistance 102, le transistor 114 a une largeur N fois inférieure à la largeur du transistor 104 et le transistor 116 a une largeur N fois inférieure à la largeur du transistor 106. Par exemple, le ratio fixe N est compris entre 100 et 1000 de sorte que la résistance équivalente des composants 112, 114 et 116 en série soit identique à 5% près à ROUT multipliée par le ratio fixe N. Un avantage d’utiliser des composants avec des résistances équivalentes plus élevées est qu’un courant plus faible circule à travers ces composants pour de mêmes valeurs de tension. Cela facilite un ajustement de la résistance équivalente des composants. Les composants 112, 114 et 116 sont positionnés de sorte qu’ils subissent des variations de température similaires aux composants 102, 104 et 106 et pour reproduire les variations de ROUT correspondantes. Le noeud 118 est relié à un deuxième rail de tension 119, par exemple un rail de masse, par l’intermédiaire d’une source de courant 126. La source de courant 126 est par exemple réalisée par un transistor 126, un miroir de courant comprenant le transistor 126 et une source de courant variable 120. Le transistor 126 forme une branche du miroir de courant, la deuxième branche du miroir de courant étant par exemple réalisée par un transistor 122 couplé en série avec la source de courant variable 120 entre les rails de tension 108 et 119. Dans l’exemple de la FIG. 1 , le drain du transistor 126 est relié au noeud 118, la source du transistor 126 est reliée au rail de tension 119 et la grille du transistor 126 est connectée à la grille et au drain du transistor 122. La source du transistor 122 est reliée au rail de tension 119 et le drain du transistor 122 est relié aux grilles des transistors 122 et 126 et à la source de courant variable 120. Par exemple, la présence du miroir de courant permet de mieux alimenter la source de courant variable 120 et d’avoir un meilleur miroir entre le courant IREF et le courant sur la branche du miroir de courant formée par le transistor 126. Selon un mode de réalisation, le miroir de courant formé par les transistors 122 et 126 est omis et la source de courant variable 120 est directement reliée au noeud 118. La source de courant variable 120 est configurée pour générer un courant IREF. La valeur du courant IREF est par exemple ajustée de sorte à compenser des variations dues à une variabilité des procédés de fabrication mis en jeu lors de la fabrication du circuit électronique 100. Selon un mode de réalisation, un transistor 128 est connecté entre la source de courant 126 et le noeud 118. La grille du transistor 128 est connectée au rail de tension 108. Le transistor 128 est configuré pour être monté en cascode avec la source de courant 126. Dans les modes de réalisation comprenant le miroir de courant, le transistor 128 est configuré pour assurer que la différence de tension entre le drain et la source du transistor 126 soit similaire à la différence de tension entre le drain et la source du transistor 122 ce qui permet au courant en sortie du drain du transistor 126 de bien être similaire à IREF. Selon d’autres mode de réalisation, le transistor 128 n’est pas présent dans le circuit 100 et le drain du transistor 126 ou la source de courant variable 120 est directement connectée au noeud 118. Dans l’exemple de la FIG. 1 , les transistors 122, 126 et 128 sont des transistors de type MOS à canal n, bien que d’autres types de transistor puissent être utilisés. Le circuit électronique 100 comprend également un circuit d’asservissement en tension OA1. Le circuit OA1 comprend une entrée reliée au noeud 118 et une sortie reliée à la grille du transistor 114 et reliée à la grille du transistor 104. Par exemple, le circuit OA1 est réalisé par un amplificateur opérationnel configuré pour que son entrée positive soit reliée au noeud 118, que son entrée négative soit alimentée par une tension VREF et que sa sortie soit reliée à la grille du transistor 114. Le circuit d’asservissement OA1 est configuré pour ajuster la tension sur la grille du transistor 114 de sorte que la tension au noeud 118 soit égale à la tension VREF. Ainsi, lorsque le courant circulant à travers la résistance 112 et les transistors 114 et 116 varie, par exemple en réponse à une variation de température, la tension au noeud 118 varie également et cette variation est corrigée par le circuit d’asservissement OA1. Les variations subies par la branche de duplication 110 étant semblables aux variations subies par la branche de sortie 101, la même correction en tension appliquée sur la grille du transistor 104 corrige également les variations de courant circulant à travers la résistance 102 et les transistors 104 et 106. Selon un mode de réalisation, le circuit 100 comprend par exemple en outre un tampon de tension 132 (« BUF », de l’anglais « buffer »). Dans l’exemple de la FIG. 1 , le circuit d’asservissement OA1 est configuré pour asservir la tension de grille du premier transistor 104 par l’intermédiaire d’un tampon de tension 132. Le tampon de tension 132 est par exemple réalisé par un nombre pair d’inverseurs reliés en série ou, comme illustré en FIG. 1 , par un amplificateur opérationnel monté en suiveur. L’amplificateur opérationnel 132 est configuré pour recevoir le signal de sortie du circuit d’asservissement OA1 sur son entrée positive et pour que sa sortie soit connectée à son entrée négative. La sortie du tampon de tension 132 est également reliée à la grille du transistor 104. Le tampon de tension 132 est configuré pour isoler les branches 101 et 110 et par exemple éviter que des variations d’intensité de courant sur la grille du transistor 104, par exemple dues à la transmission du signal de données DATAP, ne se répercute à la grille du transistor 114. Le circuit 100 comprend par exemple des composants additionnels non représentés sur la FIG. 1 . Bien que non illustrés dans l’exemple de la FIG. 1 , le circuit 100 comprend par exemple d’autres circuits et/ou composants électroniques connectés entre le noeud OUT_P et une borne de transmission de données. La FIG. 2 représente un autre exemple de circuit électronique 200 de transmission de données selon un autre mode de réalisation de la présente description. Certains éléments de la FIG. 2 sont identiques à des éléments de la FIG. 1 . Ils sont représentés avec la même référence et ne seront pas détaillés à nouveau. Le circuit 200 de la FIG. 2 correspond au circuit 100 de la FIG. 1 dans lequel : - le rail de tension 108 devient un rail de tension 208 configuré pour être un rail de masse et le rail de tension 119 devient un rail de tension 219 configuré pour être alimenté par la tension POWERIO ; - la branche de sortie 101 devient une branche de sortie 201 et la branche de duplication 110 devient une branche de duplication 210 ; - les transistors 104, 106, 114 et 116 de type MOS à canal p deviennent des transistors 204, 206, 214 et 216 de type MOS à canal n et les transistors 122, 126 et 128 de type MOS à canal n deviennent des transistors 222, 226 et 228 de type MOS à canal p ; - le signal de données DATAP à transmettre par l’intermédiaire du noeud de sortie OUT_P par le circuit 100 devient un signal de données DATAN à transmettre par l’intermédiaire d’un noeud de sortie OUT_N par le circuit 200 ; - le circuit d’asservissement 130 utilise une tension de référence VREF’, par exemple le dual de la tension VREF utilisée pour le circuit 100, c’est-à-dire la même tension que la tension de référence VREF mais référencée par rapport à la tension POWERIO. Par exemple, VREF’=POWERIO-VREF ; - la source de courant variable 120 est reliée au rail de tension 208 et est connectée en série avec le transistor 222. La FIG. 3 représente schématiquement et sous forme de blocs un circuit électronique 300 de transmission de signaux de données complémentaires comprenant les circuits électroniques 100, 200 des figures 1 et 2. Les sources de courant variable 120 représentées dans le circuit 100 de la FIG. 1 et dans le circuit 200 de la FIG. 2 sont par exemple réalisés par un seul circuit 120 (« IREF GENERATION ») de la FIG. 3 configurées pour générer le courant de référence IREF à une sortie 306 reliée aux deux circuits 100, 200. Le circuit 120 comprend par exemple un circuit 308 (« IREF TRIMMING ») configuré pour ajuster la valeur du courant IREF. Le circuit 100 (« P-SIDE BUFFER ») est configuré pour recevoir le signal de données DATAP à une entrée et pour fournir un signal de sortie par l’intermédiaire du noeud OUT_P et le circuit 200 (« N-SIDE BUFFER ») est configuré pour recevoir le signal de données DATAN à une entrée et pour fournir un signal de sortie par l’intermédiaire du noeud OUT_N. La FIG. 4 représente un exemple de circuit de la source de courant variable 120 des figures 1 à 3. La source de courant variable 120 comprend par exemple un circuit 400 comprenant par exemple un générateur de courant 402 par exemple relié au rail de tension 108 et configuré pour générer un courant I0 (« BIAS CURRENT ») à une sortie 404. Le courant I0 est par exemple compris entre 1nA et 1mA et par exemple entre 1µA et 20µA et par exemple de l’ordre de 10µA. Le circuit 400 comprend par exemple d’autres composants électroniques, par exemple un générateur de tension 410 configuré pour générer une tension de polarisation (« BIAS VOLTAGE »). La source de courant variable 120 comprend par exemple en outre un circuit 420 relié au circuit 400 et configuré pour recevoir le courant I0 sur une entrée 422. Le circuit 420 comprend par exemple deux transistors 424 et 426 configurés pour former un miroir de courant. Le circuit 420 est par exemple configuré pour répliquer le courant I0 sur une sortie 428. Selon un autre mode de réalisation, le circuit 420 est configuré pour transmettre à la sortie 428 un courant avec une valeur proportionnelle au courant I0. Le substrat des transistors 424 et 426 est par exemple relié au rail de tension 119. La source de courant variable 120 comprend en outre le circuit 308. Le circuit 308 comprend par exemple une entrée 438 reliée à la sortie 428 du circuit 420 et configurée pour recevoir le courant I0. Le circuit 308 comprend par exemple 5 transistors, par exemple de type MOS à canal p, par exemple un transistor 440 et des transistors 441 à 445. Les transistors 441 à 445 sont chacun configurés pour former un miroir de courant avec le transistor 440. Chacune des sources des transistors 440 à 445 est reliée au rail de tension 108 et chacune des grilles des transistors 441 à 445 est reliée à la grille et au drain du transistor 440 qui sont reliées à l’entrée 438. Le circuit 308 comprend en outre par exemple 4 transistors 446 à 449 configurés pour activer ou désactiver les branches du miroir de courant comprenant les transistors 441 à 444 respectivement. Chacune des sources des transistors 446 à 449 est relié au drain des transistors 441 à 444 respectivement et des signaux d’activation « NOTEN1, ..., NOTEN4 » sont réceptionnés sur chacune des grilles des transistors 446 à 449 respectivement. Les signaux d’activation permettent d’activer indépendamment une ou une multitude des branches du miroir de courant composée du transistor 440 et des transistors 441 à 445 pour modifier la valeur du courant IREF circulant à une sortie 450 du circuit 308 et reliée à la sortie 306 de la source de courant variable 120. Selon un mode de réalisation, chacun des signaux d’activation réceptionné sur chacune des grilles des transistors 446 à 449 est programmé de façon irréversible lors d’une phase de calibration (en anglais, « trimming »), par exemple par une cellule mémoire programmable une seule fois (en anglais, « one time programmable »). Par exemple, si le signal NOTEN1 à la grille du transistor 446 est à la valeur du rail de tension 108, le transistor 446 est bloqué et cette branche du miroir de courant composée des transistors 440 et 441 est désactivée. Au contraire, si le signal NOTEN1 est à la valeur du rail de tension 119, le transistor 446 est passant et cette branche du miroir de courant composée des transistors 440 et 441 est activée. Les drains des transistors 446 à 449 ainsi que le drain du transistor 445 sont reliés à la sortie 450 où les courants issus des 5 branches du miroir de courant s’additionnent. Le courant issu de chacune des branches du miroir de courant dépend du dimensionnement des transistors 441 à 445, et en particulier par exemple de la largeur de leur grille, par rapport au dimensionnement du transistor 440. Le substrat des transistors 440 à 449 est par exemple relié au rail de tension 108. Selon un mode de réalisation, les transistors 440 à 445 ont le même dimensionnement et la valeur de IREF peut prendre les valeurs I0, 2xI0, 3xI0, 4xI0 et 5xI0 en fonction du nombre de branches du miroir de courant activés. Selon un autre mode de réalisation, le transistor 445 a le même dimensionnement que le transistor 440, la largeur de la grille du transistor 444 est deux fois inférieure à la largeur de la grille du transistor 440, la largeur de la grille du transistor 443 est quatre fois inférieure à la largeur de la grille du transistor 440 et la largeur de la grille du transistor 442 est huit fois inférieure à la largeur de la grille du transistor 440. La largeur de la grille du transistor 441 est par exemple dimensionnée pour ajouter un décalage (en anglais, « offset »), de façon optionnelle, à la valeur du courant IREF. Ce dimensionnement permet un plus grand nombre de valeurs possibles pour IREF, par exemple égal à deux puissance trois, et une plus grande précision de la valeur du courant IREF, la précision étant donnée par la branche du miroir de courant formée du transistor 442. Bien qu’un miroir de courant avec 5 branches soit illustré dans le circuit 308 de la FIG. 4 , il sera évident pour l’homme du métier qu’un miroir de courant avec un nombre différent de branches puisse être implémenté. Bien que, dans l’exemple de la FIG. 4 , les transistors 440 à 449 du circuit 308 soient des transistors MOS à canal p, d’autres types de transistor peuvent être utilisés. Le circuit 308 permet de faire varier la valeur du courant de référence IREF utilisé par les circuits 100 et 200. Ce circuit est par exemple utilisé pour compenser des variations éventuelles des paramètres et grandeurs des circuits 100, 120 et 200 dues à des variations de procédés de fabrication. La FIG. 5 est un graphe représentant un exemple de densité de probabilité (« P ») des résistances de sortie (« ROUT ») du dispositif de la FIG. 3 et en particulier, la résistance des composants 102, 104 et 106 du circuit 100 de la FIG. 1 et la résistance des composants 102, 204 et 206 du circuit 200 de la FIG. 2 . Par exemple, un standard peut imposer une plage de valeurs autorisées pour une résistance de sortie d’un circuit. Par exemple, pour la norme USB LSFS (de l’anglais « Universal Serial Bus Low Speed Fast Speed »), la résistance de sortie ROUT est définie comme étant comprise entre 28 et 44 Ohms. La courbe 502 représente la répartition des résistances de sortie ROUT du dispositif 300 de la FIG. 3 . Par exemple, le dispositif 300 a 20% de chance d’avoir une résistance de sortie égale à 36 Ohms. La courbe 504 représente un exemple de répartition de résistances de sortie d’un circuit, non représenté, sous-optimal, ne comprenant pas la branche de duplication 101, 201, le circuit d’asservissement OA1 et la source de courant 120, 122, 126, 222, 226 des figures 1 et 2. La probabilité que la résistance de sortie du dispositif 300 soit égale à 36 Ohms est supérieure à celle du dispositif de la courbe 504. De plus, la probabilité que la résistance de sortie du dispositif 300 soit inférieure à 33,5 Ohms et qu’elle soit supérieure à 38,5 Ohms est inférieure à celle du dispositif de la courbe 504. Le dispositif 300 présente moins de variabilité dans la répartition de la résistance de sortie. La FIG. 6 représente sous forme des blocs un exemple de circuit de communication 600 comprenant le circuit 100, 200 ou 300 de la FIG. 1 , 2 ou 3 respectivement. Le circuit de communication 600 comprend par exemple un ensemble de bornes de connexion d’entrées 610 configurées pour recevoir des signaux d’un circuit électronique non illustré dans la FIG. 6 et pour transmettre les signaux à un circuit de réception 620 (« RECEIVER »). Le circuit de réception 620 comprend par exemple des entrées reliées aux bornes de connexion 610 et est par exemple configurées pour réceptionner les signaux et les transmettre à un émetteur 630 (« TRANSMITTER »). L’émetteur 630 est configuré pour émettre un signal vers une borne de sortie 660 (« IOFT », entrée/sortie tolérante à 5V, de l’anglais « Input/Output Five Volt Tolerant ») et comprend par exemple le circuit 100, 200 ou 300 de la FIG. 1 , 2 ou 3 respectivement pour assurer que la résistance en sortie de l’émetteur 630 et du circuit de communication 600 au niveau de la borne 660 soit stable en température et stable vis-à-vis de variations de procédés de fabrication. Le circuit de communication 600 comprend également une résistance de tirage 640 (RPU, de l’anglais « Pull-Up Resistance ») et une résistance de rappel 645 (RPD, de l’anglais « Pull-Down Resistance ») connectés à une sortie de l’émetteur 630. Un circuit test 650 (TM, de l’anglais « Test Mode ») est par exemple relié à la sortie de l’émetteur 630 pour tester le circuit de communication 600 par exemple lors de son développement. La FIG. 7 représente sous forme de blocs un exemple de dispositif de communication 700 comprenant le circuit 100, 200, 300 ou 600 de la FIG. 1 , 2, 3 ou 6 respectivement. Le dispositif 700 comprend par exemple un ensemble de circuits dont une mémoire (« MEM »), un circuit analogique (« ANA »), un circuit numérique (« DIG ») et un circuit d’alimentation (« SUPPLY »). Le dispositif 700 comprend par exemple un ensemble de bornes de connexion 710 d’entrées et de sorties configurées pour émettre et/ou recevoir des signaux (dont une partie seulement est référencée pour ne pas encombrer la figure). Une ou plusieurs bornes de connexion 710 comprennent par exemple le circuit 100, 200, 300 ou 600 de la FIG. 1 , 2, 3 ou 6 respectivement. Le dispositif 700 est par exemple une puce électronique embarquée dans un ordinateur portable, une tablette électronique, un téléphone mobile, une clé USB ou un dispositif similaire. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, bien que les exemples aient été décrits avec des transistors MOS, dans d’autres exemples de réalisation, l’utilisation de transistors bipolaires peut être envisagée. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit de transmission de données (100, 200) comprenant : - une branche de sortie (101, 201) comprenant une première résistance (102), un premier transistor (104, 204) et un deuxième transistor (106, 206) connectés en série entre un premier rail de tension (108, 208) et un premier noeud de sortie (OUT_P, OUT_N), le deuxième transistor (106, 206) étant configuré pour recevoir sur sa grille un signal de données (DATAP, DATAN) ; - une branche de duplication (110, 210) de la branche de sortie (101, 201) à dimensions égales ou à ratio fixe N par rapport à la branche de sortie, la branche de duplication comprenant une deuxième résistance (112), un troisième transistor (114, 214) et un quatrième transistor (116, 216) connectés en série entre le premier rail de tension (108, 208) et un deuxième noeud (118), le quatrième transistor (116, 216) étant configuré pour recevoir sur sa grille le signal de données (DATAP, DATAN) ; - une source de courant reliant le deuxième noeud (118) et un deuxième rail de tension (119, 219) ; - un circuit d’asservissement en tension (OA1) comprenant une entrée couplée au deuxième noeud (118) et configuré pour asservir une tension de grille des premier (104, 204) et troisième (114, 214) transistors sur la base d’une tension de référence (VREF, VREF’). Circuit selon la revendication 1, dans lequel la branche de sortie (101, 201) est dupliquée avec un ratio fixe N, la deuxième résistance ayant une résistance N fois supérieure à la première résistance, le troisième transistor ayant une largeur N fois inférieur à une largeur du premier transistor et le quatrième transistor ayant une largeur N fois inférieur à une largeur du deuxième transistor. Circuit selon la revendication 2, dans lequel le ratio fixe N est compris entre 100 et 1000. Circuit selon l’une quelconque des revendications 1 à 3, comprenant en outre un cinquième transistor (128, 228) connecté entre le deuxième noeud (118) et la source de courant (120, 122, 126). Circuit selon l’une quelconque des revendications 1 à 4, dans lequel la source de courant comprend un miroir de courant comprenant un sixième transistor (126, 226) relié entre le deuxième noeud (118) et le deuxième rail de tension (119, 219) et un septième (122, 222) transistor connecté en série avec une source de courant variable (120) entre les premier (108, 208) et deuxième (119, 219) rails de tension. Circuit selon la revendication 5, dans lequel la source de courant variable (120) comprend un circuit d’ajustement de la valeur du courant, le circuit d’ajustement comprenant une pluralité d’éléments mémoires programmables une seule fois. Circuit selon l’une quelconque des revendications 1 à 6, dans lequel le circuit d’asservissement en tension (OA1) comprend un amplificateur opérationnel. Circuit selon l’une quelconque des revendications 1 à 7, dans lequel le circuit d’asservissement est configuré pour asservir la tension de grille du premier (104, 204) transistor par l’intermédiaire d’un tampon de tension (132). Circuit selon l’une quelconque des revendications 1 à 8, dans lequel le premier (104), le deuxième (106), le troisième (114) et le quatrième (116) transistors sont des transistors de type MOS à canal p. Circuit selon l’une quelconque des revendications 1 à 8, dans lequel le premier (204), le deuxième (206), le troisième (214) et le quatrième (216) transistors sont des transistors de type MOS à canal n. Circuit électronique (300) comprenant un premier circuit de transmission de données (100) selon la revendication 9 et comprenant en outre un deuxième circuit de transmission de données (200) comprenant : - une branche de sortie (201) comprenant une première résistance (102), un premier transistor (204) et un deuxième transistor (206) connectés en série entre le deuxième rail de tension (208) et un premier noeud de sortie (OUT_N), le deuxième transistor (206) étant configuré pour recevoir sur sa grille un signal de données (DATAN) ; - une branche de duplication (210) de la branche de sortie (201) à dimensions égales ou à ratio fixe N par rapport à la branche de sortie, la branche de duplication comprenant une deuxième résistance (112), un troisième transistor (214) et un quatrième transistor (216) connectés en série entre le deuxième rail de tension (208) et un deuxième noeud (118), le quatrième transistor (216) étant configuré pour recevoir sur sa grille le signal de données (DATAN) ; - un circuit d’asservissement en tension (OA1) comprenant une entrée couplée au deuxième noeud (118) et configuré pour asservir une tension de grille des premier (204) et troisième (214) transistors sur la base d’une tension de référence (VREF’) dans lequel la source de courant du premier circuit relie le deuxième noeud (118) du deuxième circuit et le premier rail de tension (219). Dispositif électronique comprenant le circuit selon l’une quelconque des revendications 1 à 11 et un circuit de traitement de données (DIG) configuré pour générer le signal de données (DATAP, DATAN). Procédé de régulation d’une résistance d’un circuit de transmission de données (100, 200) comprenant : - la duplication d’une branche de sortie comprenant une première résistance (102), un premier transistor (104, 204) et un deuxième transistor (106, 206) connectés en série entre un premier rail de tension (108, 208) et un premier noeud de sortie (OUT_P, OUT_N), le deuxième transistor (106, 206) étant configuré pour avoir sa grille couplée à un signal de données par une branche de duplication de la première branche comprenant une deuxième résistance (112), un troisième transistor (114, 214) et un quatrième transistor (116, 216) connectés en série entre le rail de tension (108, 208) et un deuxième noeud (118) et dimensionnés de façon identique ou avec un ratio fixe N par rapport à la branche de sortie, le quatrième transistor (116, 216) étant configuré pour avoir sa grille couplée au signal de données ; - la génération d’un courant (IREF) par une source de courant reliant le deuxième noeud (118) et un deuxième rail de tension (119, 219) ; et - l’asservissement d’une tension de grille des premier (104, 204) et troisième (114, 214) transistors sur la base d’une tension de référence (VREF, VREF’) par un circuit d’asservissement en tension comprenant une entrée couplée au deuxième noeud (118). Procédé selon la revendication 13, dans lequel la deuxième résistance (112), le troisième transistor (114, 214) et le quatrième transistor (116, 216) sont dimensionnés avec un ratio fixe N, la deuxième résistance ayant une résistance N fois supérieure à la première résistance (102), le troisième transistor ayant une largeur N fois inférieur à une largeur du premier transistor (104, 204) et le quatrième transistor ayant une largeur N fois inférieur à une largeur du deuxième transistor (106, 206). Procédé selon la revendication 14, dans lequel le ratio fixe N est compris entre 100 et 1000.