FR 3156995 A1 20250620 FR 2314198 A 20231214 Dispositif électronique La présente description concerne un dispositif optoélectronique comprenant au moins un pixel comprenant : - une première région semiconductrice (14) ; - une deuxième région semiconductrice (16) d'un type de conductivité différent du premier type de conductivité, reposant sur la première région (14) ; - une photodiode (22) reposant sur la deuxième région (16), la photodiode (22) comprenant une troisième région semiconductrice (24), la troisième région (24) étant en contact avec la deuxième région (16) et étant séparée de la première région (14) par la deuxième région (16) ; et - un premier élément (20) conducteur et isolé, s'étendant dans la deuxième région (16), étant configuré pour être polarisé par une première tension, durant une première étape de fonctionnement, de manière à permettre le passage de charges de la troisième région (24) à la première région (14). Figure pour l'abrégé : Fig. 1A Dispositif électronique La présente description concerne de façon générale les dispositifs électroniques et plus particulièrement les dispositifs optoélectroniques comprenant des photodiodes. Une photodiode est un composant semi-conducteur ayant la capacité de capter un rayonnement du domaine optique et de le transformer en signal électrique. Un mode de réalisation prévoit un dispositif optoélectronique comprenant au moins un pixel, le pixel comprenant : - une première région semiconductrice d'un premier type de conductivité ;- une deuxième région semiconductrice d'un deuxième type de conductivité, différent du premier type de conductivité, reposant sur la première région ; - une photodiode reposant sur la deuxième région, la photodiode comprenant une troisième région semiconductrice du premier type de conductivité, la troisième région étant en contact avec la deuxième région et étant séparée de la première région par la deuxième région ; et - un premier élément conducteur et isolé, s'étendant dans la deuxième région, le premier élément étant configuré pour être polarisé par une première tension, durant une première étape de fonctionnement, de manière à permettre le passage de charges de la troisième région à la première région. Un autre mode de réalisation prévoit un procédé de commande d'un dispositif optoélectronique comprenant au moins un pixel, le pixel comprenant : - une première région semiconductrice d'un premier type de conductivité ; - une deuxième région semiconductrice d'un deuxième type de conductivité, différent du premier type de conductivité, reposant sur la première région ; - une photodiode reposant sur la deuxième région, la photodiode comprenant une troisième région semiconductrice du premier type de conductivité, la troisième région étant en contact avec la deuxième région et étant séparée de la première région par la deuxième région ; et - un premier élément conducteur et isolé, s'étendant dans la deuxième région, le procédé comprenant une première étape de fonctionnement durant laquelle le cœur conducteur du premier élément est polarisé par une première tension de manière à permettre le passage de charges de la troisième région à la première région. Selon un mode de réalisation, le premier élément est un via comprenant un cœur conducteur et une gaine isolante s'étendant à travers les première et deuxième régions. Selon un mode de réalisation, le cœur conducteur du premier élément comprend une première portion entourée par la première région et une deuxième portion entourée par la deuxième région, la deuxième portion ayant des dimensions horizontales supérieures aux dimensions horizontales de la première portion. Selon un mode de réalisation, la photodiode comprend la troisième région dopée du premier type de conductivité et une quatrième région dopée du deuxième type de conductivité, la troisième région comprenant des première et deuxième couches formant une hétérojonction, la première couche étant en un matériau semiconducteur et la deuxième couche comprenant des boites quantiques, la quatrième région étant en contact avec la deuxième couche, la concentration de dopants de la première couche étant supérieure à celle de la deuxième couche. Selon un mode de réalisation, le pixel comprend un premier mur conducteur isolé entourant la première région, le premier mur étant configuré pour être polarisé de manière à dépléter la première région. Selon un mode de réalisation, le pixel comprend un deuxième mur isolant entourant la première région, et un deuxième élément conducteur isolé s'étendant dans la première région. Selon un mode de réalisation, la première région est divisée en des première et deuxième parties, le premier élément étant situé dans la deuxième région, en regard de la première partie de la première région, les première et deuxième parties de la première région étant séparées par un troisième mur isolant, le pixel comprenant un troisième élément, le troisième élément étant conducteur et isolé, le troisième élément s'étendant dans la deuxième région en regard de la deuxième partie de la première région, le troisième élément étant configuré pour être polarisé par une deuxième tension, durant une deuxième étape de fonctionnement, de manière à permettre le passage de charges de la troisième région à la deuxième partie de la première région. Selon un mode de réalisation, le pixel est configuré pour que, durant la première étape de fonctionnement, le troisième élément est polarisé par une troisième tension de manière à bloquer le passage de charges de la troisième région à la deuxième partie de la première région et dans lequel le pixel est configuré pour que, durant la deuxième étape de fonctionnement, le premier élément est polarisé par une quatrième tension de manière à bloquer le passage de charges de la troisième région à la première partie de la première région. Selon un mode de réalisation, la première région est divisée en au moins deux premières parties et une deuxième partie, le pixel comprenant autant de premiers éléments que de premières parties, chaque premier élément étant situé dans la deuxième région en regard d'une des premières parties de la première région, les premières et deuxième parties de la première région étant séparées les unes des autres par un troisième mur isolant, le pixel comprenant un troisième élément, le troisième élément étant conducteur et isolé, le troisième élément s'étendant dans la deuxième région en regard de la deuxième partie de la première région, le troisième élément étant configuré pour être polarisé par une deuxième tension, durant une deuxième étape de fonctionnement, de manière à permettre le passage de charges de la troisième région à la deuxième partie de la première région. Selon un mode de réalisation, le pixel comprend autant de deuxièmes éléments conducteurs isolés que de premières parties de la première région, chaque deuxième élément s'étendant dans une des premières parties de la première région. Selon un mode de réalisation, durant la première étape de fonctionnement, le troisième élément est polarisé par une troisième tension de manière à bloquer le passage de charges de la troisième région à la deuxième partie de la première région et dans lequel le pixel est configuré pour que, durant la deuxième étape de fonctionnement, les premiers éléments sont polarisés par une quatrième tension de manière à bloquer le passage de charges de la troisième région aux premières parties de la première région. Selon un mode de réalisation, la première région est divisée en au moins deux premières parties, le pixel comprenant autant de premiers éléments que de premières parties, chaque premier élément étant situé dans la deuxième région en regard d'une des premières parties de la première région. Selon un mode de réalisation, le pixel est configuré pour comprendre une succession d'étapes, chaque étape comprenant l'application d'une tension au premier élément d'une des première partie de manière à permettre le passage des charges vers ladite première partie et l'application d'une tension aux autres premiers éléments de manière à bloquer le passage des charges vers les autres premières parties. Selon un mode de réalisation, chaque première partie est entourée d'un premier mur conducteur isolé, le premier mur étant configuré pour être polarisé de manière à dépléter ladite première région. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente une vue en coupe d'un mode de réalisation d'un dispositif électronique ; la FIG. 1 représente une vue de dessus du mode de réalisation de la FIG. 1 ; la FIG. 2 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique ; la FIG. 2 représente une vue de dessus du mode de réalisation de la FIG. 2 ; la FIG. 3 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique ; la FIG. 4 et la FIG. 4 illustrent le fonctionnement du mode de réalisation de la FIG. 3 ; la FIG. 5 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique ; la FIG. 5 représente une autre vue en coupe du mode de réalisation de la FIG. 5 ; la FIG. 5 représente une vue de dessus du mode de réalisation de la FIG. 5 ; la FIG. 5 représente une autre vue en coupe du mode de réalisation de la FIG. 5 ; la FIG. 6 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique ; et la FIG. 6 représente une vue de dessus du mode de réalisation de la FIG. 6 . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 représente une vue en coupe d'un mode de réalisation d'un dispositif électronique. La FIG. 1 représente une vue de dessus du mode de réalisation de la FIG. 1 . Plus précisément, la FIG. 1 est une vue en coupe selon le plan A-A de la FIG. 1 et la FIG. 1 est une vue de dessus selon le plan B-B de la FIG. 1 . Le dispositif est par exemple un dispositif optoélectronique. Le dispositif comprend au moins un pixel 10, de préférence une pluralité de pixels, par exemple au moins cent pixels, par exemple au moins un millier de pixels. Par exemple, les pixels sont agencés en matrice. Le dispositif est par exemple configuré pour générer un ou plusieurs signaux électriques lors de la réception de signaux lumineux. Par exemple, le dispositif est une caméra ou un capteur de lumière, par exemple un capteur de temps de vol. Le pixel 10 est situé dans et sur un substrat 12. Le substrat 12 est en un matériau semiconducteur, par exemple en silicium. Le substrat 12 comprend une première face 12a, ou face inférieure, et une deuxième face 12b, ou face supérieure, opposée à la première face 12a. Des composants électroniques non représentés sont situés dans et sur le substrat 12 du côté de la première face 12a. Ainsi, des transistors peuvent être formés dans et sur le substrat 12, plus précisément du côté de la face 12a. Les transistors comprennent par exemple une région de source et une région de drain affleurant la face 12a et une grille située sur la face 12a. Un réseau d'interconnexion non représenté, c'est-à-dire un empilement de couches isolantes comprenant des pistes conductrices et des vias conducteurs de manière à permettre des connexions électriques, est par exemple situé sur la face 12a du substrat. Le pixel 10 comprend une région 14 de stockage. La région 14 correspond à un caisson dopé du substrat 12. Le caisson 14 est située du côté de la face 12b. De préférence, le caisson 14 est séparé de la face 12a du substrat 12 par les portions du substrat dans lequel les composants électroniques, par exemple les transistors, sont situés. Le caisson 14 est en un matériau semiconducteur, par exemple en le même matériau que le substrat 12, par exemple en silicium. Le caisson 16 est par exemple dopé de type N. Le caisson 14 est par exemple en un seul matériau, par exemple homogène. La concentration de dopants dans le caisson 14 est par exemple comprise entre 5*10 15 cm -3 et 5*10 16 cm -3 . Le pixel 10 comprend en outre une autre région 16. La région 16 correspond à un caisson dopé du substrat 12. Le caisson 16 est situé du côté de la face 12b. De préférence, le caisson 16 affleure la face 12b du substrat 12. Le caisson 16 est en un matériau semiconducteur, par exemple en le même matériau que le substrat 12, par exemple en silicium. Le caisson 16 est dopé du type opposé au type de dopage de la région 14, par exemple de type P. Le caisson 16 est par exemple en un seul matériau, par exemple homogène. La concentration de dopants dans le caisson 16 est par exemple comprise entre 10 17 cm -3 et 5*10 18 cm -3 . La face supérieure du caisson 14 est de préférence en contact avec la face inférieure du caisson 16. Le pixel 10 comprend un mur 18. Le mur 18 est conducteur et isolé. Autrement dit, le mur 18 comprend un cœur conducteur, par exemple en métal, et une gaine extérieure isolante entourant au moins latéralement le cœur conducteur. Le mur 18 entoure latéralement les caissons 14 et 16. Les parois latérales des caissons 14 et 16 sont par exemple en contact avec les parois latérales de la gaine du mur 18. Le mur 18 s'étend au moins sur la hauteur des caissons 14 et 16. Autrement dit, le mur 18 s'étend au moins le long des parois latérales des caissons 14 et 16. De préférence, le mur 18 s'étend sur toute la hauteur du substrat 12. Les composants électroniques situés dans la région du substrat 12 entourée par le mur 18 sont par exemple des composants associés au pixel, par exemple les composants formant le circuit de commande du pixel ou des composants du circuit de traitement de l'information obtenue par le pixel. Le cœur conducteur du mur 18 est configuré pour recevoir une tension. Le cœur du mur 18 est par exemple relié à un noeud d'application de ladite tension par des pistes conductrices et des vias conducteurs du réseau d'interconnexion non représenté. Ladite tension est de préférence configurée pour permettre la déplétion du caisson 14. Le pixel comprend en outre un élément 20. L'élément 20 comprend un cœur conducteur 20a et une gaine isolante 20b. L'élément 20 s'étend de préférence au moins sur la hauteur des caissons 14 et 16. L'élément 20 s'étend par exemple sur toute la hauteur du substrat 12, c'est-à-dire de la face 12a à la face 12b. Au niveau de l'extrémité de l'élément 20 affleurant la face 12a, le cœur conducteur 20a est par exemple découvert, c'est-à-dire n'est par exemple pas couvert par la gaine 20b, de manière à être relié électriquement à une source de tension, par exemple par l'intermédiaire de pistes conductrices et de vias conducteurs du réseau d'interconnexion non représenté. Le cœur conducteur 20a de l'élément 20 comprend de préférence deux parties 20a1 et 20a2. Les parties 20a1 et 20a2 sont en contact. Ainsi, la partie 20a1 comprend une extrémité inférieure en contact avec l'extrémité supérieure de la partie 20a2. La partie 20a1 a de préférence des dimensions horizontales supérieures aux dimensions horizontales de la partie 20a2. Par horizontale, on entend dans un plan parallèle au plan de coupe B-B. La partie 20a1 est située au niveau du caisson 16. Autrement dit, la partie 20a1 a de préférence une hauteur inférieure ou égale à la hauteur du caisson 16. Plus précisément, la portion de l'élément 20 comprenant la partie 20a1 est entourée latéralement par le caisson 16. De préférence, la portion de l'élément 20 comprenant la partie 20a1 n'est pas entourée latéralement par le caisson 14. L'extrémité supérieure de la partie 20a1 est de préférence recouverte par la gaine 20b. La partie 20a2 est située au niveau du caisson 14. La partie 20a2 s'étend de préférence de la face 12a à l'extrémité inférieure de la partie 20a1, par exemple située au niveau de l'interface entre le caisson 14 et le caisson 16. Plus précisément, la portion de l'élément 20 comprenant la partie 20a2 est entourée latéralement par le caisson 14, par la portion du substrat 12 comprenant les composants électroniques non représenté, et éventuellement par une portion du caisson 16. L'élément 20 s'étend de préférence dans une partie centrale du pixel. Ainsi, l'élément 20 est séparé du mur 18, de préférence de toutes les portions du mur 18, par des portions du substrat 12. Le pixel 10 comprend en outre une photodiode 22. La photodiode est située sur la face 12b du substrat. De préférence, la photodiode 22 est en contact avec la face 12b, de préférence en contact avec le caisson 16 et avec l'élément 20. De préférence, la photodiode 22 recouvre toute la portion du substrat 12 correspondant au pixel. Ainsi, la photodiode recouvre de préférence toute la portion du substrat 12 entourée par le mur 18. La photodiode 22 peut être un type quelconque de photodiode comprenant une couche 24 semiconductrice en le même type de dopage que le caisson 14, par exemple dopée de type N. La couche 24 est de préférence en contact avec la face 12b, de préférence en contact avec le caisson 16 et avec l'élément 20. De préférence, la couche 24 recouvre toute la portion du substrat 12 correspondant au pixel 10. Ainsi, la couche 24 recouvre de préférence toute la portion du substrat 12 entourée par le mur 18. Dans l'exemple des figures 1A et 1B, la couche 24 est en un matériau semiconducteur, par exemple en le même matériau que le substrat 12, par exemple en silicium. La couche 24 forme une portion de la cathode de la photodiode. La couche 24 est par exemple en un seul matériau, par exemple homogène. La concentration de dopants dans la couche 24 est par exemple sensiblement égale à 10 16 dopants par cm -3 . Le pixel 10 comprend un transistor composé par les caissons 14, 16, la couche 24 et l'élément 20. Dans l'exemple des figures 1A et 1B, la photodiode 22 comprend une couche 26. La couche 26 recouvre la face supérieure de la couche 24. Plus précisément, la couche 26 recouvre au moins la portion de la couche 24 correspondant au pixel 10, c’est-à-dire étant située en regard de la portion du substrat 12 entourée par le mur 18. La couche 26 recouvre de préférence la couche 24. La couche 26 est de préférence en contact avec la couche 24. La couche 26 constitue une autre partie de la cathode de la photodiode du pixel. La couche 26 comprend des boites quantiques du même type de conductivité que la couche 24, par exemple de type N. La couche 26 constitue la couche photosensible de la photodiode. Une boîte quantique ou nanoparticule semiconductrice est une structure à matériau nanoscopique qui produit des paires électron-trou en présence de l'incidence de photons sur la structure à matériau nanoscopique. Une boîte quantique comprend un cœur semiconducteur. Une boîte quantique peut également comprendre une enveloppe, de préférence en un matériau semiconducteur, entourant le cœur afin de protéger et de passiver le cœur. Une boîte quantique comprend en outre des ligands, des composés aliphatiques organiques, des molécules organométalliques ou inorganiques qui s'étendent depuis l'enveloppe et passivent, protègent, et fonctionnalisent la surface semiconductrice. La composition d'une boîte quantique peut être choisie parmi les matériaux suivants. Le cœur est, par exemple, constitué d'un matériau parmi les matériaux suivants ou parmi un alliage des matériaux suivants : CdSe, CdS, CdTe, CdSeS, CdTeSe, AgS, ZnO, ZnS, ZnSe, CuInS, CuInSe, CuInGaS, CuInGaSe, PbS, PbSe, PbSeS, PbTe, InAsSb, InAs, InSb, InGaAs, InP, InGaP, InAlP, InGaAlP, InZnS, InZnSe, InZnSeS, HgTe, HgSe, HgSeTe, Ge, Si. L'enveloppe est, par exemple, constituée d'un matériau parmi les matériaux suivants ou parmi un alliage des matériaux suivants : CdSe, CdS, CdTe, CdSeS, CdTeSe, AgS, ZnO, ZnS, ZnSe, CuInS, CuInSe, CuInGaS, CuInGaSe, PbS, PbSe, PbSeS, PbTe, InAsSb, InAs, InSb, InGaAs, InP, InGaP, InAlP, InGaAlP, InZnS, InZnSe, InZnSeS, HgTe, HgSe, HgSeTe, Ge, Si. De préférence, toutes les dimensions du cœur sont inférieures à 20 nm, par exemple dans la plage allant de 2 à 15 nm. En particulier, le diamètre de chaque boîte quantique est de préférence dans la plage allant de 2 à 15 nm. Par diamètre, on entend le diamètre de la plus petite sphère dans laquelle la boîte quantique peut être inscrite. Il est possible de choisir une taille et une dimension de boîtes quantiques capables d'absorber, avec une absorption significative, une quelconque longueur d'onde dans une large plage de longueurs d'onde. Par exemple, il est possible de trouver une taille et une dimension des boîtes quantiques ayant une longueur d'onde de fonctionnement supérieure à 300 nm, comprise par exemple entre 300 nm et 3000 nm, qui inclut le visible, l'infra-rouge l'infrarouge proche et l'infrarouge court. Par exemple, la couche 26 comprend des boites quantiques en sulfure de plomb, par exemple des boites quantiques ayant un rayon inférieur à 10 nm, pour obtenir un pic d'absorption lié au confinement quantique dans l'infrarouge, tout en autorisant l'absorption de longueurs d'onde dans le visible. La couche 26 a par exemple une épaisseur comprise entre 100 nm et 500 nm. Le caisson 16 a par exemple une épaisseur comprise entre 2 µm et 10 µm. Le dopage de la couche 26, par exemple compris entre 10 15 dopants par cm -3 et 10 16 dopants par cm -3 , est inférieur au dopage de la couche 24, c’est-à-dire à la concentration de dopants dans la couche 24, de manière à permettre à la couche 26 d'être entièrement déplétée par la couche 24 et une tension appliquée à l'anode de la photodiode. L'interface entre la couche 26 et la couche 24 forme une hétérojonction. De préférence, la face supérieure de la couche 24 est traitée, par exemple avant la formation de la couche 26, de manière à assurer la formation de l'hétérojonction. La face supérieure de la couche 24 est par exemple traité avec une monocouche auto-assemblée (Self Assembled Monolayer – SAM), par exemple en Ch3I ou en un ou plusieurs autres composés halogénés. La monocouche est par exemple remplacée par une fine couche d'oxyde métallique, par exemple en ZnO. La face supérieure de la couche 24 est par exemple traité avec un traitement halogène. Le pixel 10 comprend en outre une couche 28. La couche 28 est une couche d'extraction de trous. La couche 28 est du type de conductivité opposé au type de conductivité des couches 24 et 26, par exemple de type P. La couche 28 est par exemple en un oxyde métallique dopé de type P ou comprend par exemple des boites quantiques se comportant comme un matériau de type P du fait de la position de son niveau de Fermi par rapport au niveau de Fermi du matériau de la couche 26. La couche 28 correspond à l'anode de la photodiode. La couche 28 est transparente aux longueurs d'onde de fonctionnement du pixel. La couche 28 recouvre la face supérieure de la couche 26. De préférence, la couche 28 recouvre au moins la portion de la couche 26 située en regard de la couche 24. La couche 28 est de préférence en contact avec la couche 26, par exemple au moins avec la portion de la couche 26 située en regard des caissons 14 et 16. L'interface entre la couche 26 et la couche 28 correspond à une jonction PN de la photodiode permettant d’extraire les porteurs photo-générés, les porteurs photo-générés étant des trous dans le cas d'une couche 24 dopée N. Le pixel 10 comprend en outre une couche 30. La couche 30 est une couche conductrice, par exemple en oxyde métallique. La couche 30 est transparente aux longueurs d'onde de fonctionnement du pixel. La couche 30 est par exemple en MoO3, ITO, Va2O5, NiO, CuO, ou en WO3 sous-stœchiométrique. La couche 30 fait partie de l’anode de la photodiode dans le cas où elle sert à collecter les trous. La couche 30 recouvre la face supérieure de la couche 28. De préférence, la couche 30 recouvre au moins la portion de la couche 28 située en regard des caissons 14 et 16. La couche 30 est de préférence en contact avec la couche 28, par exemple au moins avec la portion de la couche 26 située en regard du caisson 16. Le fonctionnement du pixel comprend des premières étapes durant lesquelles une première tension est appliquée à l'élément 20 et des deuxièmes étapes durant lesquelles une deuxième tension est appliquée à l'élément 20. La première tension est configurée pour rendre bloqué un transistor à effet de champ à grille isolée (MOSFET) vertical, ledit transistor étant composé par l'élément 20 formant la grille et par les caissons 14, 16 et la couche 24 servant de canal. Ainsi, durant les premières étapes, les charges situées dans la couche 24 sont maintenues dans la couche 24. Par exemple, les premières étapes correspondent à des étapes de mesures, dans lesquelles des charges sont générées par la photodiode 22. De préférence, une partie des charges, par exemple les électrons si la couche 24 est dopée de type N, est stockées dans la couche 24 et l'autre partie des charges, par exemple les trous, sont attirés vers la couche 30. La deuxième tension est configurée pour rendre passant un transistor MOSFET, ledit transistor étant composé par l'élément 20 formant la grille et par les caissons 14, 16 et la couche 24 servant de canal. Ainsi, durant les deuxièmes étapes, les charges situées dans la couche 24 sont transmises dans le caisson 14. Par exemple, les deuxièmes étapes correspondent à des étapes de mémorisation. Par exemple, les charges stockées dans le caisson 14 peuvent être lues, c’est-à-dire fournies à un circuit de lecture par exemple situé dans le substrat 12, pendant les premières étapes. Le fonctionnement du pixel 10 comprend par exemple une alternance de premières et deuxièmes étapes. Ainsi, le fonctionnement du pixel 10 peut comprendre, périodiquement, des deuxièmes étapes, les deuxièmes étapes étant séparées les unes des autres par des premières étapes. La FIG. 2 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique. La FIG. 2 représente une vue de dessus du mode de réalisation de la FIG. 2 . Plus précisément, la FIG. 2 est une vue en coupe selon le plan A-A de la FIG. 2 et la FIG. 2 est une vue de dessus selon le plan B-B de la FIG. 2 . Le dispositif est par exemple, comme le dispositif 10 des figures 1A et 1B, un dispositif optoélectronique. Le dispositif comprend au moins un pixel 32, de préférence une pluralité de pixels 32, par exemple au moins cent pixels, par exemple au moins un millier de pixels. Par exemple, les pixels 32 sont agencés en matrice. Le dispositif des figures 2A et 2B est par exemple configuré pour générer un ou plusieurs signaux électriques lors de la réception de signaux lumineux. Par exemple, le dispositif est une caméra ou un capteur de lumière, par exemple un capteur de temps de vol. Le pixel 32 comprend des éléments du pixel 10 qui ne seront pas décrits de nouveau en détail. En particulier, le pixel 32 comprend : - le substrat 12, ayant des faces 12a et 12b ; - les caissons 14 et 16 dans le substrat 12 ; - l'élément 20 situé dans le substrat 12 ; et - les couches 26, 28, 30. Le pixel 32 diffère du pixel 10 en ce que le pixel 32 ne comprend pas la couche 24, mais comprend un caisson 24'. Le caisson 24' est un caisson dopé du substrat 12. Le caisson 24' est située du côté de la face 12b. De préférence, le caisson 24' affleure la face 12b du substrat 12. Le caisson 24' est en un matériau semiconducteur, par exemple en le même matériau que le substrat 12, par exemple en silicium. Le caisson 24' est dopé du même type de dopage que la région 14, par exemple de type N. Le caisson 24' est par exemple en un seul matériau, par exemple homogène. La concentration de dopants dans le caisson 24' est par exemple comprise entre 5*10 15 cm -3 et 5*10 16 cm -3 , par exemple égale à la concentration de dopants de la couche 24 des figures 1A et 1B. Ainsi, en figures 2A et 2B, le caisson 16 n'affleure pas la face 12b du substrat 12. Le caisson 16 est enterré dans le substrat 12. Le caisson est situé entre le caisson 24' et le caisson 14. La face supérieure du caisson 14 est de préférence en contact avec la face inférieure du caisson 16. La face supérieure du caisson 16 est de préférence en contact avec la face inférieure du caisson 24'. L'élément 20 s'étend, comme en figures 1A et 1B, de la face 12a à la face supérieure du caisson 16. En figures 2A et 2B, l'élément 20 ne s'étend pas jusqu'à la face 12b du substrat 12. Autrement dit, l'élément 20 ne s'étend de préférence pas dans le caisson 24'. Le pixel 32 diffère du pixel 10 en outre en ce que le pixel 32 ne comprend pas le mur 18 entourant les caissons 14 et 16. Le pixel 32 comprend un mur isolant 34. Le mur 34 est, de préférence entièrement, en un matériau isolant, par exemple en oxyde de silicium. Le mur 34 remplace le mur 18. Ainsi, les caissons 14 et 16 sont entourés, comme en figures 1A et 1B, par le mur 34. Les caissons 14, 16, 24' sont entourés par le mur 34. Comme le mur 18, le mur 34 s'étend de préférence sur toute la hauteur du substrat 12, c'est-à-dire de la face 12a à la face 12b. Ainsi, dans les figures 2A et 2B, le mur 34 s'étend au moins sur toute la hauteur des caissons 14, 16, et 24'. Le pixel 32 comprend en outre un élément 36. L'élément 36 est par exemple un via conducteur isolé. Autrement dit, l'élément 36 comprend un cœur conducteur, par exemple en métal, et une gaine extérieure isolante entourant au moins latéralement le cœur conducteur. L'élément 36 traverse les caissons 14 et 16. Autrement dit, l'élément 36 s'étend de préférence au moins sur la hauteur des caissons 14 et 16. L'élément 20 s'étend par exemple de la face 12a à la face supérieure du caisson 16. Au niveau de l'extrémité de l'élément 36 affleurant la face supérieure du caisson 16, le cœur conducteur est par exemple isolé, c'est-à-dire est par exemple couvert par la gaine isolante. Au niveau de l'extrémité de l'élément 36 affleurant la face 12a, le cœur conducteur est par exemple découvert, c'est-à-dire n'est par exemple pas couvert par la gaine isolante, de manière à être relié électriquement à une source de tension, par exemple par l'intermédiaire de pistes conductrices et de vias conducteurs du réseau d'interconnexion non représenté. Ladite tension est, comme la tension appliquée au mur 18 des figures 1A et 1B, de préférence configurée pour permettre la déplétion du caisson 14. Alternativement, l'élément 36 peut s'étendre sur toute la hauteur du substrat 12, c'est-à-dire de la face 12a à la face 12b. L'élément 36 s'étend de préférence dans une partie centrale du caisson 14. Ainsi, l'élément 36 est séparé du mur 34, de préférence de toutes les portions du mur 34, par des portions du substrat 12 de préférence par des portions du caisson 14. L'élément 36 et l'élément 20 sont de préférence séparé l'un de l'autre par des portions du substrat 12, de préférence par des portions du caisson 14. Le pixel 32 comprend par exemple des couches 38. Les couches 38 sont en un matériau isolant. Les couches 38 sont situées au niveau de l'interface entre le caisson 24' et la couche 26. Autrement dit, les couches 38 sont situées au niveau de la jonction PN. Plus précisément, les couches 38 sont situées entre des portions de caisson 24' et de couche 26. Les couches 38 sont de préférence situées de manière à être en contact, par exemple par la face inférieure, à l'extrémité supérieure d'un mur 34. Les couches 38 s'étendent par exemple partiellement en regard des caissons 14, 16, 24'. Au moins une partie des caissons 14, 16, 24', correspondant à une fenêtre d'illumination, n'est pas située en regard des couches 38. Autrement dit, une partie du caisson 24', plus précisément de la face supérieure du caisson 24', est par exemple recouverte par, de préférence en contact avec, les couches 38 et une autre partie du caisson 24', plus précisément de la face supérieure du caisson 24', de préférence le reste de la face supérieure du caisson 24', n'est pas recouverte par les couches 38. Ladite partie non recouverte du caisson 24' est par exemple située en regard des caissons 14 et 16. Ladite partie non recouverte du caisson 24' est par exemple située en regard de l'élément 20 et/ou de l'élément 36. Le fonctionnement du pixel 32 est par exemple identique au fonctionnement du pixel 10. Le fonctionnement du pixel 32 comprend par exemple une alternance de premières et deuxièmes étapes telles que décrites en relation avec les figures 1A et 1B. La FIG. 3 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique. Le dispositif est par exemple, comme le dispositif 10 des figures 1A et 1B, un dispositif optoélectronique. Le dispositif comprend au moins un pixel 40, de préférence une pluralité de pixels 40, par exemple au moins cent pixels, par exemple au moins un millier de pixels. Par exemple, les pixels 40 sont agencés en matrice. Le dispositif de la FIG. 3 est par exemple configuré pour générer un ou plusieurs signaux électriques lors de la réception de signaux lumineux. Par exemple, le dispositif est une caméra ou un capteur de lumière, par exemple un capteur de temps de vol. Le pixel 40 comprend des éléments du pixel 32 qui ne seront pas décrits de nouveau en détail. En particulier, le pixel 40 comprend : - le substrat 12, ayant des faces 12a et 12b ; - les caissons 14, 16 et 24' dans le substrat 12 ; - l'élément 20 situé dans le substrat 12 ; - les couches 26, 28, 30 ; - les éléments 20 et 36 ; et - les couches 38. Le pixel 40 diffère du pixel 32 en ce que le pixel 40 comprend un mur 42. Le mur 42 est de préférence en un matériau isolant. A titre de variante, le mur 42 peut par exemple être en un matériau semiconducteur dopé du type de conductivité opposé au type de conductivité du caisson 14, par exemple dopé P. Le mur 42 sépare le caisson 14 en deux parties 14a et 14b. Les parties 14a et 14b ne sont pas en contact l'une avec l'autre. Le mur 42 s'étend au moins sur toute la hauteur du caisson 14, de préférence de la face 12a à la face supérieure du caisson 14. De préférence, le mur 42 ne s'étend pas dans le caisson 16. De préférence, le mur 42 ne s'étend pas sur toute la hauteur du caisson 16. De préférence, le mur 42 ne s'étend pas dans le caisson 24'. De préférence, le mur 42 ne s'étend pas sur toute la hauteur du caisson 24'. La partie 14b, correspondant à une zone de réinitialisation, est de préférence polarisée à la masse. Par exemple, la partie 14b du caisson 14 s'étend jusqu'à la face 12a et comprend un plot de contact au niveau de la face 12a. Ledit plot permet par exemple de polariser la partie 14b à la masse. Les éléments 20 et 36 s'étendent dans la partie 14a. Les éléments 20 et 36 s'étendent de préférence dans une partie centrale de la partie 14a du caisson 14. Ainsi, les éléments 20 et 36 sont séparés des murs 34 et 42, de préférence de toutes les portions des murs 34 et 42, par des portions du substrat 12, de préférence par des portions du caisson 14. Les éléments 20 et 36 sont de préférence séparés l'un de l'autre par des portions du substrat 12. Le pixel 40 comprend un élément 44. L'élément 44 comprend, comme l'élément 20, un cœur conducteur et une gaine isolante. L'élément 44 s'étend de préférence au moins sur la hauteur des caissons 14 et 16. L'élément 44 s'étend par exemple de la face 12a à la face supérieure du caisson 16. Au niveau de l'extrémité de l'élément 44 affleurant la face 12a, le cœur conducteur de l'élément 44 est par exemple découvert, c'est-à-dire n'est par exemple pas couvert par la gaine isolante de l'élément 44, de manière à être relié électriquement à une source de tension, par exemple par l'intermédiaire de pistes conductrices et de vias conducteurs du réseau d'interconnexion non représenté. Comme l'élément 20, le cœur conducteur de l'élément 44 comprend de préférence une partie inférieure et une partie supérieure. Lesdites parties inférieure et supérieure sont en contact l'une avec l'autre. Ainsi, la partie supérieure comprend une extrémité inférieure en contact avec l'extrémité supérieure de la partie inférieure. La partie supérieure a de préférence des dimensions horizontales supérieures aux dimensions horizontales de la partie inférieure. Par horizontale, on entend dans un plan parallèle au plan de coupe B-B des figures 1B et 2B. La partie supérieure de l'élément 44 est située au niveau du caisson 16. Autrement dit, la partie supérieure de l'élément 44 a de préférence une hauteur inférieure ou égale à la hauteur du caisson 16. Plus précisément, la portion de l'élément 44 comprenant la partie supérieure de l'élément 44 est entourée latéralement par le caisson 16. De préférence, la portion de l'élément 20 comprenant la partie supérieure de l'élément 44 n'est pas entourée latéralement par le caisson 14. L'extrémité supérieure de la partie supérieure de l'élément 44 est de préférence recouverte par la gaine de l'élément 44. La partie inférieure de l'élément 44 est située au niveau du caisson 14. La partie inférieure de l'élément 44 s'étend de préférence de la face 12a à l'extrémité inférieure de la partie supérieure, par exemple située au niveau de l'interface entre le caisson 14 et le caisson 16. Plus précisément, la portion de l'élément 44 comprenant la partie inférieure de l'élément 44 est entourée latéralement par le caisson 14, par la portion du substrat 12 comprenant les composants électroniques non représenté, et éventuellement par une portion du caisson 16. L'élément 44 s'étend de préférence dans une partie centrale de la partie 14b du caisson 14. Ainsi, l'élément 44 est séparé des murs 34 et 42, de préférence de toutes les portions des murs 34 et 42, par des portions du substrat 12, de préférence par des portions du caisson 14. La FIG. 4 et la FIG. 4 illustrent le fonctionnement du mode de réalisation de la FIG. 3 . Plus précisément, les figures 4A et 4B représentent respectivement des première et deuxième étapes de fonctionnement du pixel 40. De préférence, le fonctionnement du pixel 40 comprend une alternance de premières et deuxièmes étapes. Le fonctionnement décrit en relation avec les figures 4A et 4B est par exemple du type "Global Shutter". Durant la première étape, illustrée par la FIG. 4 , des charges, plus précisément des électrons (représentés par le symbole "-") et des trous (représentés par le symbole "+"), sont générées optiquement dans la couche 26 lors de la réception de rayons lumineux par la couche 26. Dans le cas d'un caisson 24' dopé N, les électrons photogénérés dans la couche 26 sont extraits et dirigés dans le caisson 24'. Durant la première étape, une tension, par exemple négative, est appliquée à la couche 30 de manière à ce que les trous soient attirés hors du caisson 24' et vers la couche 28. En outre, une tension, par exemple négative, est appliquée au cœur conducteur de l'élément 36 de manière à dépléter la partie 14a. Une tension, par exemple négative, est appliquée au cœur conducteur de l'élément 20 de manière à rendre passant le transistor, composé par les caissons 16, 24', la partie 14a et l'élément 20. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans le caisson 14a. Durant la première étape, l'élément 44 est configuré pour rendre bloqué le transistor composé par les caissons 16, 24', la partie 14b et l'élément 44. Durant la deuxième étape, une tension, par exemple négative, est appliquée à la couche 30 de manière à ce que les trous soient attirés hors du caisson 24' et vers la couche 28. Une tension, par exemple négative, est appliquée au cœur conducteur de l'élément 44 de manière à rendre passant le transistor, composé par les caissons 16, 24', la partie 14b et l'élément 44. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans le caisson 14b. En outre, la partie 14b est par exemple polarisée à la masse, de manière à retirer les charges situées dans la partie 14b. Durant la deuxième étape, l'élément 20 est configuré pour rendre bloqué le transistor composé par les caissons 16, 24', la partie 14a et l'élément 20. Par exemple, la deuxième étape peut comprendre la lecture des charges contenues dans la partie 14b du caisson. Autrement dit, la deuxième étape peut comprendre le passage des charges situées dans la partie 14a dans un circuit de lecture relié à la partie 14a, le circuit étant par exemple situé dans le substrat 12 entre la partie 14a et la face 12a. La FIG. 5 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique. La FIG. 5 représente une autre vue en coupe du mode de réalisation de la FIG. 5 . La FIG. 5 représente une vue de dessus du mode de réalisation de la FIG. 5 . La FIG. 5 représente une autre vue en coupe du mode de réalisation de la FIG. 5 . Plus précisément, la FIG. 5 est une vue en coupe selon le plan A-A de la FIG. 5 . La FIG. 5 est une vue en coupe selon le plan B-B de la FIG. 5 . La FIG. 5 est une vue de dessus selon le plan C-C des figures 5A et 5B. La FIG. 5 est une vue en coupe selon le plan D-D de la FIG. 5 . Le dispositif est par exemple, comme le dispositif de la FIG. 3 , un dispositif optoélectronique. Le dispositif comprend au moins un pixel 46, de préférence une pluralité de pixels 46, par exemple au moins cent pixels, par exemple au moins un millier de pixels. Par exemple, les pixels 46 sont agencés en matrice. Le dispositif des figures 5A à 5D est par exemple configuré pour générer un ou plusieurs signaux électriques lors de la réception de signaux lumineux. Par exemple, le dispositif est une caméra ou un capteur de lumière, par exemple un capteur de temps de vol. Le pixel 46 comprend des éléments du pixel 40 qui ne seront pas décrits de nouveau en détail. En particulier, le pixel 46 comprend : - le substrat 12, ayant des faces 12a et 12b ; - les caissons 14, 16 et 24' dans le substrat 12 ; - l'élément 20 situé dans le substrat 12 ; - les couches 26, 28, 30 ; - les couches 38. Le pixel 46 diffère du pixel 40 en ce que le caisson 14 est divisé en plusieurs parties, par exemple en cinq 14-1, 14-2, 14-3, 14-4, 14-5. Une des parties du caisson 14, la partie 14-5 en figures 5A à 5D, correspond à une zone de réinitialisation, les autres parties, les parties 14-1 à 14-4 en figures 5A à 5D, du caisson 14 correspondant à des zones de stockage. Les parties 14-1 à 14-4 sont par exemple agencées en matrices, c’est-à-dire forment des lignes et des colonnes, par exemple deux lignes et deux colonnes. La partie 14-5 est par exemple située au centre de la matrice formée par les parties 14-1 à 14-4. Le pixel 46 ne comprend de préférence pas le mur 34 des figures 2A à 4B. Le pixel 46 comprend un mur 48. Le mur 48 s'étend au moins sur toute la hauteur du caisson 14. Le mur 48 s'étend par exemple de la face 12a à la face supérieure du caisson 14, de préférence de la face 12a à la face supérieure du caisson 16. Le mur 48 est, comme le mur 18 des figures 1A à 1C, conducteur et isolé. Autrement dit, le mur 48 comprend un cœur conducteur, par exemple en métal, et une gaine extérieure isolante entourant au moins latéralement le cœur conducteur. Le mur 48 entoure latéralement le pixel 46 et entoure latéralement, en outre, les parties 14-1, 14-2, 14-3, 14-4, 14-5 du caisson 14. De même, les portions du caisson 16 située sur les parties 14-1, 14-2, 14-3, 14-4, 14-5 du caisson 14 sont entourées latéralement par le mur 48. Les parois latérales des parties 14-1, 14-2, 14-3, 14-4, 14-5 du caisson 14 et les portions associées du caisson 16 sont par exemple en contact avec les parois latérales de la gaine du mur 18. Le mur 48 sépare ainsi les unes des autres les parties 14-1 à 14-5. Ainsi, chacune des parties 14-1 à 14-4 est latéralement entourée par le mur 48. Le cœur conducteur du mur 48 est configuré pour recevoir une tension. Le cœur du mur 48 est par exemple relié à un noeud d'application de ladite tension par des pistes conductrices et des vias conducteurs du réseau d'interconnexion non représenté. Ladite tension est de préférence configurée pour permettre la déplétion du caisson 14. Le pixel 46 comprend un élément 44 s'étendant dans la partie 14-5 du caisson 14. Comme décrit en relation avec la FIG. 3 , l'élément 44 s'étend de préférence au moins sur la hauteur des caissons 14 et 16. L'élément 44 s'étend par exemple de la face 12a à la face supérieure du caisson 16. Le pixel 46 comprend autant d'élément 20 que de partie de stockage du caisson 14. Ainsi, en figures 5A à 5C, le pixel 46 comprend quatre éléments 20-1, 20-2, 20-3, 20-4. Les éléments 20-1 à 20-4 sont par exemple identiques à l'élément 20 décrit en relation avec les figures 1A et 1B. Les éléments 20-1, 20-2, 20-3, 20-4 s'étendent respectivement dans les parties 14-1, 14-2, 14-3, 14-4. Dans un mode de fonctionnement dit "Global Shutter", le fonctionnement du pixel 46 comprend les première et deuxième étapes décrites en relation avec les figures 4A et 4B, de préférence une alternance de premières et deuxièmes étapes. Dans les premières étapes, une tension, par exemple négative, est appliquée à la couche 30 de manière à ce que les trous soient attirés hors du caisson 24' et vers la couche 28. En outre, une tension, par exemple négative, est appliquée au cœur conducteur du mur 48 de manière à dépléter les parties 14-1 à 14-4. Une tension, par exemple négative, est appliquée au cœur conducteur des éléments 20-1 à 20-4 de manière à rendre passant les transistors, composés par les caissons 16, 24', les parties 14-1 à 14-4 et les éléments 20-1 à 20-4. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans le caisson 14 dans une des parties 14-1 à 14-4. Durant la première étape, l'élément 44 est configuré pour rendre bloqué le transistor composé par les caissons 16, 24', la partie 14-5 et l'élément 44. Durant la deuxième étape, une tension, par exemple négative, est appliquée à la couche 30 de manière à ce que les trous soient attirés hors du caisson 24' et vers la couche 28. Une tension, par exemple négative, est appliquée au cœur conducteur de l'élément 44 de manière à rendre passant le transistor, composé par les caissons 16, 24', la partie 14-5 et l'élément 44. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans le caisson 14b. En outre, la partie 14-5 est par exemple polarisée à la masse, de manière à retirer les charges situées dans la partie 14-5. Durant la deuxième étape, les éléments 20-1 à 20-4 sont configurés pour rendre bloqué les transistors composés par les caissons 16, 24', les partie 14-1 à 14-4 et les éléments 20-1 à 20-4. La FIG. 6 représente une vue en coupe d'un autre mode de réalisation d'un dispositif électronique. La FIG. 6 représente une vue de dessus du mode de réalisation de la FIG. 6 . Plus précisément, la FIG. 6 est une vue en coupe selon le plan A-A de la FIG. 6 . La FIG. 6 est une vue en coupe selon le plan B-B de la FIG. 6 . Le dispositif est par exemple, comme le dispositif des figures 5A à 5D, un dispositif optoélectronique. Le dispositif comprend au moins un pixel 50, de préférence une pluralité de pixels 50, par exemple au moins cent pixels, par exemple au moins un millier de pixels. Par exemple, les pixels 50 sont agencés en matrice. Le dispositif des figures 6A et 6B est par exemple configuré pour générer un ou plusieurs signaux électriques lors de la réception de signaux lumineux. Par exemple, le dispositif est une caméra ou un capteur de lumière, par exemple un capteur de temps de vol. Le pixel 50 comprend des éléments du pixel 46 ou du pixel 32 qui ne seront pas décrits de nouveau en détail. En particulier, le pixel 50 comprend : - le mur 34, décrit en relation avec les figures 2A et 2B, entourant le pixel 50 ; - le substrat 12, ayant des faces 12a et 12b ; - les caissons 16 et 24' dans le substrat 12 ; - les parties 14-1, 14-2, 14-3, 14-4 du caisson 14 ; - les éléments 20-1, 20-2, 20-3, 20-4 situés dans le substrat 12 ; et - les couches 26, 28, 30. Le pixel 50 diffère du pixel 46 en ce que le pixel 50 ne comprend pas la partie 14-5 et ne comprend pas l'élément 44. En outre le pixel 50 ne comprend pas les couches 38. Dans le pixel 50, chaque partie 14-1 à 14-4, correspondant à une région de stockage, est entourée par un mur 52. Les murs 52 entourant les différentes parties 14-1 à 14-4 ont par exemple des parties communes et forment par exemple un unique mur 52 entourant chacune des parties 14-1 à 14-4. Le mur 52 est par exemple similaire au mur 18 des figures 1A et 1B et au mur 48 des figures 5A à 5D. Le mur 52 est conducteur et isolé. Autrement dit, le mur 52 comprend un cœur conducteur, par exemple en métal, et une gaine extérieure isolante entourant au moins latéralement le cœur conducteur. Le mur 52 entoure latéralement les parties 14-1 à 14-4. Les parois latérales des parties 14-1 à 14-4 sont par exemple en contact avec les parois latérales de la gaine du mur 52. Le mur 52 s'étend au moins sur la hauteur des parties 14-1 à 14-4. Autrement dit, le mur 52 s'étend au moins le long des parois latérales des parties 14-1 à 14-4. De préférence, le mur 52 s'étend de la face 12a à la face supérieure des parties 14-1 à 14-4. Le cœur conducteur du mur 52 est configuré pour recevoir une tension. Le cœur du mur 52 est par exemple relié à un noeud d'application de ladite tension par des pistes conductrices et des vias conducteurs du réseau d'interconnexion non représenté. Ladite tension est de préférence configurée pour permettre la déplétion des parties 14-1 à 14-4. Le mur 52 est par exemple séparé du mur 34 par une portion 54 du substrat 12, comprenant par exemple une portion du caisson 14. Durant un mode de fonctionnement dit "Rolling Shutter", le fonctionnement du pixel comprend autant d'étapes que de régions de stockage 14-1 à 14-4. Ainsi, dans l'exemple des figures 6A et 6B, le fonctionnement du pixel 50 comprend des premières, deuxièmes, troisièmes et quatrièmes étapes. Plus précisément, le fonctionnement du pixel 50 comprend la répétition des première, deuxième, troisième et quatrième étapes, de préférence dans cet ordre. Chaque première, deuxième, troisième et quatrième étape correspond au stockage de charges dans une des régions de stockage. Ainsi, durant chaque étape les charges, par exemple les électrons, sont attirées dans une des régions de stockage, ladite région étant différente dans chacune des première, deuxième, troisième et quatrième étapes. Plus précisément, le transistor permettant le passage dans ladite région de stockage est rendu passant et les autres transistors permettant le passage dans les autres régions de stockage sont maintenus bloqués. Les autres charges, par exemple les trous, sont attirées dans la couche 28. Dans les première, deuxième, troisième et quatrième étapes, une tension, par exemple négative, est appliquée à la couche 30 de manière à ce que les trous générés optiquement dans la couche 26 soient attirés hors de la couche 26 et vers la couche 28. En outre, une tension, par exemple négative, est appliquée au cœur conducteur du mur 52 de manière à dépléter les parties 14-1 à 14-4. En outre, durant la première étape, une tension, par exemple positive, est appliquée au cœur conducteur de l'élément 20-1 de manière à rendre passant le transistor, par exemple un transistor MOSFET vertical, composés par la partie du caisson 16 entourant l'élément 20-1 format la grille, la partie du caisson 24' adjacente à ladite partie du caisson 16, et la partie 14-1. Ainsi, les charges, par exemple les électrons, précédemment photogénérés dans la couche 26 et extraits dans le caisson 24' sont attirées dans la partie 14-1. Durant la première étape, les éléments 20-2 à 20-4 sont configuré pour rendre bloqués les transistors composés par les caissons 16, 24', les parties 14-2 à 10-4 et les éléments 20-2 à 20-4. Durant la première étape, les charges contenues dans les parties 14-2 à 14-4 sont par exemple lues par un circuit de lecture non représenté, comprenant par exemple des composants électroniques situés dans et sur le substrat 12. Similairement, durant la deuxième étape, une tension, par exemple positive, est appliquée au cœur conducteur de l'élément 20-2 de manière à rendre passant le transistor, composés par les caissons 16, 24', la partie 14-2 et l'élément 20-2. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans la partie 14-2. Durant la deuxième étape, les éléments 20-1, 20-3 et 20-4 sont configuré pour rendre bloqués les transistors composés par les caissons 16, 24', les parties 14-1, 14-3 et 10-4 et les éléments 20-1, 20-3 et 20-4. Durant la deuxième étape, les charges contenues dans les parties 14-1, 14-3 et 14-4 sont par exemple lues par un circuit de lecture non représenté, comprenant par exemple des composants électroniques situés dans et sur le substrat 12. Similairement, durant la troisième étape, une tension, par exemple positive, est appliquée au cœur conducteur de l'élément 20-3 de manière à rendre passant le transistor, composés par les caissons 16, 24', la partie 14-3 et l'élément 20-3. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans la partie 14-3. Durant la troisième étape, les éléments 20-1, 20-2 et 20-4 sont configuré pour rendre bloqués les transistors composés par les caissons 16, 24', les parties 14-1, 14-2 et 10-4 et les éléments 20-1, 20-2 et 20-4. Durant la troisième étape, les charges contenues dans les parties 14-1, 14-2 et 14-4 sont par exemple lues par un circuit de lecture non représenté, comprenant par exemple des composants électroniques situés dans et sur le substrat 12. Similairement, durant la quatrième étape, une tension, par exemple positive, est appliquée au cœur conducteur de l'élément 20-4 de manière à rendre passant le transistor, composés par les caissons 16, 24', la partie 14-4 et l'élément 20-4. Ainsi, les charges, par exemple les électrons, situés dans le caisson 24' sont attirées dans la partie 14-4. Durant la quatrième étape, les éléments 20-1, 20-2 et 20-3 sont configuré pour rendre bloqués les transistors composés par les caissons 16, 24', les parties 14-1, 14-2 et 10-3 et les éléments 20-1, 20-2 et 20-3. Durant la quatrième étape, les charges contenues dans les parties 14-1, 14-2 et 14-3 sont par exemple lues par un circuit de lecture non représenté, comprenant par exemple des composants électroniques situés dans et sur le substrat 12. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les types de dopage pourraient être inversés. La couche 30 serait alors configuré pour recevoir une tension attirant les électrons dans la couche 28 et les éléments 20 ou 20-1 à 20-4 et 44 seraient alors configuré pour recevoir une tension permettant le passage de trous dans le caisson 14. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Dispositif optoélectronique comprenant au moins un pixel (10, 32, 46, 50), le pixel comprenant : - une première région semiconductrice (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5) d'un premier type de conductivité ; - une deuxième région semiconductrice (16) d'un deuxième type de conductivité, différent du premier type de conductivité, reposant sur la première région (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5) ; - une photodiode (22) reposant sur la deuxième région (16), la photodiode (22) comprenant une troisième région semiconductrice (24, 24', 26) du premier type de conductivité, la troisième région (24, 24', 26) étant en contact avec la deuxième région (16) et étant séparée de la première région (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5) par la deuxième région (16) ; et - un premier élément (20, 20-1, 20-2, 20-3, 20-4) conducteur et isolé, s'étendant dans la deuxième région (16), le premier élément (20, 20-1, 20-2, 20-3, 20-4) étant configuré pour être polarisé par une première tension, durant une première étape de fonctionnement, de manière à permettre le passage de charges de la troisième région (24, 24') à la première région (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5). Dispositif selon la revendication 1, dans lequel le premier élément (20, 20-1, 20-2, 20-3, 20-4) est un via comprenant un cœur conducteur (20a, 20a1, 20a2) et une gaine isolante (20b) s'étendant à travers les première (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5) et deuxième régions (16). Dispositif selon la revendication 2, dans lequel le cœur conducteur (20a) du premier élément comprend une première portion (20a2) entourée par la première région (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5) et une deuxième portion (20a1) entourée par la deuxième région (16), la deuxième portion ayant des dimensions horizontales supérieures aux dimensions horizontales de la première portion. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel la photodiode (22) comprend la troisième région (24, 24', 26) dopée du premier type de conductivité et une quatrième région (28) dopée du deuxième type de conductivité, la troisième région comprenant des première (24, 24') et deuxième (26) couches formant une hétérojonction, la première couche (24, 24') étant en un matériau semiconducteur et la deuxième couche (26) comprenant des boites quantiques, la quatrième région étant en contact avec la deuxième couche, la concentration de dopants de la première couche étant supérieure à celle de la deuxième couche. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel le pixel comprend un premier mur conducteur isolé (18) entourant la première région (14), le premier mur (18) étant configuré pour être polarisé de manière à dépléter la première région. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel le pixel comprend un deuxième mur isolant (34) entourant la première région (14), et un deuxième élément conducteur isolé (36) s'étendant dans la première région. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel la première région (14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5) est divisée en des première (14a, 14-1, 14-2, 14-3, 14-4) et deuxième parties (14b, 14-5), le premier élément (20, 20-1, 20-2, 20-3, 20-4) étant situé dans la deuxième région (16), en regard de la première partie (14a) de la première région, les première et deuxième parties de la première région étant séparées par un troisième mur isolant (42), le pixel comprenant un troisième élément (44), le troisième élément étant conducteur et isolé, le troisième élément s'étendant dans la deuxième région en regard de la deuxième partie de la première région, le troisième élément étant configuré pour être polarisé par une deuxième tension, durant une deuxième étape de fonctionnement, de manière à permettre le passage de charges de la troisième région à la deuxième partie de la première région. Dispositif selon la revendication 8, dans lequel le pixel est configuré pour que, durant la première étape de fonctionnement, le troisième élément (44) est polarisé par une troisième tension de manière à bloquer le passage de charges de la troisième région à la deuxième partie de la première région et dans lequel le pixel est configuré pour que, durant la deuxième étape de fonctionnement, le premier élément est polarisé par une quatrième tension de manière à bloquer le passage de charges de la troisième région à la première partie de la première région. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel la première région est divisée en au moins deux premières parties (14-1, 14-2, 14-3, 14-4) et une deuxième partie (14-5), le pixel comprenant autant de premiers éléments (20-1, 20-2, 20-3, 20-4) que de premières parties, chaque premier élément étant situé dans la deuxième région (16) en regard d'une des premières parties de la première région, les premières et deuxième parties de la première région étant séparées les unes des autres par un troisième mur isolant (48), le pixel comprenant un troisième élément (44), le troisième élément étant conducteur et isolé, le troisième élément s'étendant dans la deuxième région en regard de la deuxième partie de la première région, le troisième élément étant configuré pour être polarisé par une deuxième tension, durant une deuxième étape de fonctionnement, de manière à permettre le passage de charges de la troisième région à la deuxième partie de la première région. Dispositif selon la revendication 9, dans lequel le pixel comprend autant de deuxièmes éléments (20-1, 20-2, 20-3, 20-4) conducteurs isolés (36) que de premières parties de la première région, chaque deuxième élément s'étendant dans une des premières parties (14-1, 14-2, 14-3, 14-4) de la première région. Dispositif selon la revendication 9 ou 10, dans lequel, durant la première étape de fonctionnement, le troisième élément (44) est polarisé par une troisième tension de manière à bloquer le passage de charges de la troisième région à la deuxième partie de la première région et dans lequel le pixel est configuré pour que, durant la deuxième étape de fonctionnement, les premiers éléments sont polarisés par une quatrième tension de manière à bloquer le passage de charges de la troisième région aux premières parties de la première région. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel la première région est divisée en au moins deux premières parties (14-1, 14-2, 14-3, 14-4), le pixel comprenant autant de premiers éléments (20-1, 20-2, 20-3, 20-4) que de premières parties, chaque premier élément étant situé dans la deuxième région en regard d'une des premières parties de la première région. Dispositif selon la revendication 12, dans lequel le pixel est configuré pour comprendre une succession d'étapes, chaque étape comprenant l'application d'une tension au premier élément d'une des premières parties de manière à permettre le passage des charges vers ladite première partie et l'application d'une tension aux autres premiers éléments de manière à bloquer le passage des charges vers les autres premières parties. Dispositif selon la revendication 12 ou 13, dans lequel chaque première partie est entourée d'un premier mur conducteur isolé, le premier mur étant configuré pour être polarisé de manière à dépléter ladite première région. Procédé de commande d'un dispositif optoélectronique selon l’une quelconque des revendications 1 à 14, comprenant une première étape de fonctionnement durant laquelle le cœur conducteur du premier élément est polarisé par une première tension de manière à permettre le passage de charges de la troisième région (24, 24') à la première région (14, 14a, 14b, 14-1, 14-2, 14-3, 14-4, 14-5).