FR 3161529 A1 20251024 FR 2404168 A 20240423 Titre : Transistors FET imbriqués à grille enrobante L’invention porte sur un dispositif comprenant des premier et deuxième transistors (T1, T2), le premier transistor (T1) comprenant : une première grille interne (G1) une première grille externe (GC) un premier canal (C1) entourant la première grille interne (G1), et entouré par la première grille externe (GC) des couches diélectriques (I1, I2) entre le premier canal (C1) et les premières grilles (G1, GC), le deuxième transistor (T2) comprenant : une deuxième grille interne (GC) une deuxième grille externe (G2) un deuxième canal (C2) entourant la deuxième grille interne (GC), et entouré par la deuxième grille externe (G2), des couches diélectriques (I3, I4) entre le deuxième canal (C2) et les deuxièmes grilles (GC, G2). Avantageusement, la première grille externe et la deuxième grille interne forment une seule et même grille (GC), de sorte que les premier et deuxième transistors (T1, T2) sont imbriqués. Figure pour l’abrégé : Fig.1 Transistors FET imbriqués à grille enrobante L’invention concerne le domaine des technologies de la microélectronique. Elle trouve pour application particulièrement avantageuse la fabrication de dispositifs avancés de type FET (« Field-Effect Transistor » en anglais, ou transistor à effet de champ) à grille enrobante. ETAT DE LA TECHNIQUE L’augmentation constante des performances des transistors a d’abord été permise par la réduction des dimensions des transistors, pour une architecture MOSFET (« Metal-Oxide-Semiconductor Field-Effect Transistor » signifiant transistor à effet de champ Métal-Oxyde-Semiconducteur) classique basée sur le silicium. Cette architecture classique a ensuite laissé place à d’autres types d’architectures mieux adaptées aux performances spécifiées dans les nœuds technologiques inférieurs à 12 nm. L’architecture dite « finFET » permet par exemple de répondre aux performances fixées par le nœud technologique 7 nm. Pour les prochains nœuds technologiques, notamment à partir de 3 nm, d’autres architectures offrant un confinement de grille amélioré sont nécessaires. Une architecture envisagée pour répondre aux problématiques de ces prochains nœuds technologiques comprend des transistors à grille enrobante dits transistors GAA (acronyme de Gate All Around), empilés les uns sur les autres. Le document « INTL JOURNAL OF ELECTRONICS AND TELECOMMUNICATIONS, 2021, VOL. 67, NO. 1, PP. 29-34 » divulgue différentes architectures de transistors MOSFET. En particulier, une architecture dite DSG (acronyme de « Double Surrounding Gate » signifiant « double grille enrobante ») est envisagée dans ce document. L’intégration de ces transistors n’est cependant pas optimale. Par ailleurs, une intégration plus forte, un meilleur contrôle électrostatique dans le canal de conduction, des courants de fuite réduits et/ou une consommation de puissance limitée restent des enjeux majeurs pour le développement des architectures de transistors MOSFET. Un objectif de l’invention est de proposer un dispositif répondant à ces enjeux. Un autre objectif de l’invention est de pallier au moins en partie les inconvénients des architectures connues. RESUME Pour atteindre ces objectifs, selon un mode de réalisation on prévoit un dispositif comprenant un premier transistor et un deuxième transistor, lesdits premier et deuxième transistors étant des transistors à effet de champ de type métal-oxyde-semiconducteur (MOSFET), le premier transistor comprenant : une première grille interne, une première grille externe, un premier canal entourant au moins en partie la première grille interne, et entouré au moins en partie par la première grille externe une première couche diélectrique entre la première grille interne et le premier canal, une deuxième couche diélectrique entre le premier canal et la première grille externe. Le deuxième transistor comprend : une deuxième grille interne, une deuxième grille externe, un deuxième canal entourant au moins en partie la deuxième grille interne, et entouré au moins en partie par la deuxième grille externe, une troisième couche diélectrique entre la deuxième grille interne et le deuxième canal, une quatrième couche diélectrique entre le deuxième canal et la deuxième grille externe. Avantageusement, la première grille externe et la deuxième grille interne forment une seule et même grille dite intermédiaire, de sorte que les premier et deuxième transistors sont imbriqués. Ainsi, contrairement aux dispositifs connus qui envisagent au mieux un empilement de transistors, l’architecture du dispositif selon l’invention est basée sur l’imbrication ou l’enchevêtrement d’au moins deux transistors. L’encombrement du dispositif est ainsi réduit. Cela permet d’améliorer l’intégration des transistors. Le courant de drain à l’état passant est également augmenté. Chacun de ces transistors bénéficie en outre d’une configuration à multi-grilles enrobantes. Cela permet d’améliorer le contrôle électrostatique et réduire les effets de petites géométries. Les courants de fuite sont réduits voire supprimés dans une telle configuration. La consommation énergétique du dispositif est diminuée. La fréquence de commutation des transistors peut être également augmentée. Les performances du dispositif sont ainsi globalement améliorées. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels : FIG. 1 La FIG. 1 illustre un schéma de principe d’un dispositif à transistors imbriqués selon un mode de réalisation de la présente invention. FIG. 2 La FIG. 2 illustre un schéma de principe d’un dispositif à transistors imbriqués selon un autre mode de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs et/ou les dimensions des différentes couches et motifs ne sont pas représentatives de la réalité. DESCRIPTION DÉTAILLÉE Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement : Selon un exemple, le premier transistor est un transistor de type N et le deuxième transistor est un transistor de type P. Les transistors imbriqués sont typiquement des transistors MOS complémentaires. Cela permet d’intégrer des transistors à multi-grilles enrobantes en technologie CMOS avec un encombrement réduit. Selon un exemple, la première grille interne, la première couche diélectrique, le premier canal, la deuxième couche diélectrique, la grille intermédiaire, la troisième couche diélectrique, le deuxième canal, la quatrième couche diélectrique, la deuxième grille externe sont agencés de façon concentrique autour d’un axe longitudinal (O). Selon un exemple la première grille interne se présente sous forme d’un cylindre de section circulaire et les autres éléments se présentent sous forme d’anneaux concentriques autour de la première grille interne cylindrique. Selon un exemple, la première grille interne, la première couche diélectrique, le premier canal, la deuxième couche diélectrique, la grille intermédiaire, la troisième couche diélectrique, le deuxième canal, la quatrième couche diélectrique, la deuxième grille externe présentent une symétrie de révolution autour de l’axe longitudinal (O). Selon un exemple, la première grille interne est un cylindre plein de section circulaire ou rectangulaire ou carrée. Selon un exemple, au moins l’un parmi le premier canal et le deuxième canal est à base d’un matériau 2D tel qu’un dichalcogénure de métaux de transition ou d’autres matériaux 2D. Selon un exemple, au moins l’un parmi le premier canal et le deuxième canal est à base d’un matériau 2D tel qu’un dichalcogénure de métaux de transition du type MX2 où M est un métal de transition, par exemple est du molybdène (Mo) ou du tungstène (W) et X est un chalcogène, par exemple du soufre (S) ou du sélénium (Se). Selon un exemple, le premier canal entoure en partie seulement la première grille interne, et est entouré en partie seulement par la grille intermédiaire. Selon un exemple, le deuxième canal entoure en partie seulement la grille intermédiaire, et est entouré en partie seulement par la deuxième grille externe. Selon un exemple, la première couche diélectrique, le premier canal, la deuxième couche diélectrique, la grille intermédiaire, la troisième couche diélectrique, le deuxième canal, la quatrième couche diélectrique, la deuxième grille externe présentent une forme en U dans un plan xy perpendiculaire à l’axe longitudinal (O). Ces éléments entourent typiquement la première grille interne sur trois côtés. Selon un exemple, la première grille interne, et/ou la grille intermédiaire, et/ou la deuxième grille externe sont à base d’un matériau ferroélectrique. Cela permet un meilleur contrôle du potentiel de surface de chaque canal. La commutation entre l’état bloquant (OFF) et l’état passant (ON) des premier et deuxième transistors est plus abrupte, ce qui permet d’améliorer les performances des transistors à basse tension. Selon un exemple, le premier canal est relié d’un côté à une première source dopée N+ et d’un côté opposé à un premier drain dopé P+, et le deuxième canal est relié dudit côté à une deuxième source dopée N+ et du côté opposé à un deuxième drain dopé P+, de sorte que les premier et deuxième transistors sont des transistors à effet de champ à tunnel (TFET). Selon un autre exemple, le premier canal est relié d’un côté à une première source dopée N+ et d’un côté opposé à un premier drain dopé P+, et le deuxième canal est relié dudit côté à un deuxième drain dopé P+ et du côté opposé à une deuxième source dopée N+. Selon un exemple, le premier canal est de type N et relié d’un côté à une première source dopée N+ et d’un côté opposé à un premier drain dopé N+, et le deuxième canal est de type P et relié dudit côté à une deuxième source dopée P+ et du côté opposé à un deuxième drain dopé P+, de sorte que les premier et deuxième transistors sont des transistors complémentaires à effet de champ de type métal-oxyde-semiconducteur (MOSFET). La deuxième source dopée P+ et le deuxième drain dopé P+ peuvent être interchangés. Selon un exemple, le premier canal et le deuxième canal présentent respectivement une première section et une deuxième section, prises dans un plan xy, et la deuxième section présente une surface supérieure à celle de la première section. Avantageusement, le deuxième canal est de type P et le premier canal de type N. La différence de mobilité des porteurs entre le premier transistor NMOS et le deuxième transistor PMOS est ainsi compensée en augmentant la section du deuxième canal, pour le deuxième transistor PMOS. Les performances des premier et deuxième transistors NMOS et PMOS sont ainsi sensiblement équivalentes, ce qui améliore les performances du CMOS. Selon un exemple, la première grille interne et la deuxième grille externe sont connectées entre elles, de façon à présenter un même potentiel. Selon un autre exemple, le dispositif comprend uniquement la grille intermédiaire. Il ne comprend pas la première grille interne, ni la deuxième grille externe. Sauf incompatibilité, il est entendu que l’ensemble des caractéristiques optionnelles ci-dessus peuvent être combinées de façon à former un mode de réalisation qui n’est pas nécessairement illustré ou décrit. Un tel mode de réalisation n’est évidemment pas exclu de l’invention. L’invention porte d’une manière générale sur une architecture de dispositif microélectronique à transistors GAA (acronyme de Gate All Around), que l’on peut également qualifier de GAIA (acronyme de Gate All Inside and Around). Les canaux des transistors peuvent se présenter sous forme de nanotubes ou nanofeuilles enroulées les unes autour des autres. De manière avantageuse, une telle architecture peut être mise en œuvre dans les technologies CMOS (acronyme de Complementary Metal-Oxide-Semiconductor) pour les nœuds technologiques 5 nm et sub-5 nm. Un dispositif microélectronique comprenant des transistors GAA ou GAIA imbriqués peut être avantageusement intégré dans des systèmes logiques présentant des architectures 3D. Ces transistors peuvent notamment être associés à d’autres éléments structuraux ou fonctionnels de façon à concevoir des systèmes complexes, par exemple des mémoires non volatiles. De telles mémoires non volatiles peuvent avantageusement tirer parti de l’architecture particulière du dispositif selon l’invention pour augmenter les capacités de stockage sur plusieurs bits, par exemple en stockant des charges dans les grilles internes et/ou externes des transistors. Un aspect particulier de l’invention concerne la mise en œuvre de matériaux 2D pour réaliser les nanotubes ou nanofeuilles du dispositif. Les matériaux 2D correspondent typiquement à des composés présentant une structure lamellaire constituée de feuillets bidimensionnels. Les liaisons atomiques au sein de chaque feuillet sont fortes, de nature covalente. Les liaisons entre feuillets sont beaucoup plus faibles, de type Van der Waals. Ces feuillets bidimensionnels sont également appelés monocouches. Dans le cadre de la présente invention, les monocouches sont de préférence des monocouches semiconductrices du type MX2 où M est un métal de transition et X un chalcogène. Chaque « monocouche » est ici composée d’une nappe de cations métalliques M inséré entre deux nappes d’anions X. Une monocouche comprend donc ici typiquement trois nappes ou plans atomiques : les atomes du métal de transition (par exemple Mo ou W) forment un plan ou une nappe prise en sandwich entre deux plans ou nappes de chalcogènes (S, Se ou Te, par exemple). Les monocouches de dichalcogénures de métaux de transition MX2 sont de préférence à base de disulfure de molybdène MoS2, MoSe2, MoTe2, WS2, WSe2. Il est précisé que, dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre », « sous-jacent », en « vis-à-vis » et leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt ou l’application d’une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre, mais signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément. On entend par un substrat, un film, une couche, « à base » d’un matériau A, un substrat, un film, une couche comprenant ce matériau A uniquement ou ce matériau A et éventuellement d’autres matériaux, par exemple des éléments dopants ou des éléments d’alliage. Les gammes de dopage associées aux différents types de dopage indiqués dans la présente demande sont les suivantes : dopage p++ ou n++ : supérieur à 1 x 10 20 cm -3 dopage p+ ou n+ : 1 x 10 18 cm -3 à 9 x 10 19 cm -3 dopage p ou n : 1 x 10 17 cm -3 à 1 x 10 18 cm -3 dopage intrinsèque ou non intentionnellement dopé : 1 x 10 15 cm -3 à 1 x 10 17 cm -3 Dans la suite, les abréviations suivantes relatives à un matériau M sont éventuellement utilisées : M-i réfère au matériau M intrinsèque ou non intentionnellement dopé, selon la terminologie habituellement utilisée dans le domaine de la microélectronique pour le suffixe -i. M-n réfère au matériau M dopé n, n+ ou n++, selon la terminologie habituellement utilisée dans le domaine de la microélectronique pour le suffixe -n. M-p réfère au matériau M dopé p, p+ ou p++, selon la terminologie habituellement utilisée dans le domaine de la microélectronique pour le suffixe -p. Le mot « diélectrique » qualifie un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant. Un repère de préférence orthonormé, comprenant les axes x, y, z est représenté sur les figures annexées. Dans la présente demande de brevet, on parlera préférentiellement d’épaisseur pour une couche ou un film, et de hauteur pour un dispositif ou une structure. L’épaisseur est prise selon une direction normale au plan d’extension principal de la couche ou du film. Ainsi, pour une couche s’étendant autour d’un cylindre et présentant typiquement une symétrie de révolution autour d’un axe longitudinal de ce cylindre, l’épaisseur est mesurée radialement, selon une direction du plan xy. Les termes relatifs « sur », « surmonte », « sous », « sous-jacent » se réfèrent à des positions prises selon une direction radiale du plan xy. Les termes « sensiblement », « environ », « de l’ordre de » signifient à 10% près, et de préférence à 5% près. Par ailleurs, les termes « compris entre … et … » et équivalents signifient que les bornes sont incluses, sauf mention contraire. La description qui suit présente un exemple de principe du dispositif selon l’invention en tant que brique de base pour les technologies de la microélectronique. Le cadre de cette description n’est évidemment pas limitatif de l’invention. La FIG. 1 illustre schématiquement un dispositif comprenant des transistors GAIA imbriqués, selon un premier mode de réalisation. Le premier transistor T1 comprend la première grille interne G1, la première couche diélectrique I1, le premier canal C1, la deuxième couche diélectrique I2 et la grille intermédiaire GC. Le deuxième transistor T2 comprend la grille intermédiaire GC, la troisième couche diélectrique I3, le deuxième canal C2, la quatrième couche diélectrique I4 et la deuxième grille externe G2. Les premier et deuxième transistors T1, T2 partagent la grille intermédiaire GC. Cette grille intermédiaire GC est donc commune aux deux transistors T1, T2. Une telle architecture « imbriquée » permet avantageusement de gagner de la place lors de l’intégration des transistors T1, T2 sur une puce microélectronique. Cela permet d’augmenter le nombre total de transistors sur une zone donnée de la puce. La densité d’intégration est augmentée. Chacun des premier et deuxième transistors T1, T2 comprend en outre deux grilles enrobantes, notamment une grille « interne » et une grille « externe ». Pour une configuration d’imbrication concentrique telle qu’illustrée à la FIG. 1 , le canal C1 du transistor T1 est en regard de la grille interne G1 et de de la grille externe GC en tout point du canal. De la même façon, le canal C2 du transistor T2 est en regard de la grille interne GC et de de la grille externe G2 en tout point du canal. Cela permet d’améliorer les figures de mérite des transistors T1, T2, qui présentent notamment : Un meilleur courant de drain à l’état ON du transistor. Cela est intéressant pour les performances en fréquence de chacun des transistors. Un courant de drain plus élevé à tension plus faible. Cela autorise un fonctionnement à plus basse tension. Les consommations de puissance statique et dynamique sont avantageusement réduites. Un plus faible courant à l’état OFF du transistor. Cela permet de réduire la consommation de puissance statique. Une transition entre l’état OFF et l’état ON améliorée. Dans la configuration illustrée sur la FIG. 1 , le canal C1 s’apparente à un premier tube de section annulaire, à l’intérieur duquel se trouve la grille G1 et autour duquel s’étend la grille GC. Le canal C2 s’apparente à un deuxième tube de section annulaire, à l’intérieur duquel se trouve la grille GC et autour duquel s’étend la grille G2. Les différents éléments des transistors T1, T2 sont typiquement concentriques, autour de l’axe longitudinal (O). Sur la FIG. 1 , les canaux C1, C2 sont partiellement découverts pour illustrer l’imbrication des différentes couches constitutives des transistors T1, T2. L’homme du métier saura ajuster les dimensions selon z de chacun des canaux C1, C2 et de chacune des couches I1, I2, GC, I3, I4, G2 de façon à obtenir une structure connectée et intégrée. Les canaux C1, C2 sont respectivement connectés selon z aux sources et drains S1, D1 et S2, D2. La connexion de la grille G1 peut typiquement se faire selon z. La connexion de la grille G2 peut typiquement se faire selon une direction du plan xy. La connexion de la grille GC peut se faire soit selon z, soit selon une direction du plan xy. Les couches diélectriques I1, I2, I3, I4 peuvent être de même nature, par exemple à base de SiO2, et présenter des épaisseurs sensiblement identiques. D’autres choix de matériaux et/ou d’autres dimensionnements d’épaisseurs sont envisageables, en fonction des applications visées. Les canaux C1, C2 peuvent être à base de silicium ou de germanium ou d’un matériau III-V, le matériau semiconducteur pouvant être contraint ou non. Selon une autre possibilité, les canaux C1, C2 peuvent être à base d’un matériau 2D, par exemple à base d’un dichalcogénure de métaux de transition MX2 où M est un métal de transition et X un chalcogène. Selon une possibilité, une ou plusieurs des grilles G1, G2, GC sont à base d’un matériau ferroélectrique. Cela permet un meilleur contrôle du potentiel de surface des canaux C1 et/ou C2. La commutation entre l’état OFF et l’état ON de chaque transistor peut ainsi être plus abrupte et se faire à plus basse tension. Selon une possibilité, les transistors T1, T2 sont respectivement des transistors NMOS et PMOS. Le canal C1 est de type N. La source S1 et le drain D1 présentent un même type de conductivité, par exemple N+. Le canal C2 est de type P. La source S2 et le drain D2 présentent un même type de conductivité, par exemple P+. L’intégration des transistors NMOS et PMOS imbriqués est facilitée. L’imbrication des transistors NMOS et PMOS permet également de gérer plus facilement le dimensionnement de ces transistors NMOS et PMOS. Cela permet d’équilibrer les performances de chacun des transistors NMOS et PMOS. En particulier, la section du canal C2 est augmentée vis-à-vis de la section du canal C1, pour une même épaisseur de couche de canal C1, C2. Cela permet de compenser la plus faible mobilité des porteurs dans le PMOS, par rapport au NMOS. Cette architecture favorise ainsi des performances pour les transistors NMOS et PMOS équilibrées. Cette architecture est particulièrement intéressante pour l’amélioration des performances des technologies CMOS. Selon une autre possibilité, les transistors T1, T2 sont des transistors à effet tunnel TFET (Tunnel Field Effect Transistors). Le canal C1 est typiquement non intentionnellement dopé, Si-i par exemple. La source S1 et le drain D1 présentent des types de conductivité opposés, typiquement N+ et P+. Le canal C2 est typiquement non intentionnellement dopé, Si-i par exemple. La source S2 et le drain D2 présentent des types de conductivité opposés, typiquement N+ et P+. L’association des transistors TFET avec l’architecture GAIA imbriquée permet notamment un meilleur contrôle du transport par effet tunnel entre source, canal et drain. Le courant tunnel entre source et drain peut ainsi être plus élevé que celui atteignable par les architectures TFET connues. L’imbrication des transistors selon ce premier mode de réalisation n’est pas limitée à la forme annulaire des tubes illustrés à la FIG. 1 . Les différents éléments sous forme de tubes des transistors T1, T2 peuvent présenter une section carrée ou rectangulaire par exemple. Cela permet par exemple d’optimiser l’intégration des transistors imbriqués au sein d’un système plus large. Pour chaque transistor, la grille interne couvre dans ce cas quatre côtés du canal correspondant, et la grille externe couvre également quatre côtés de ce canal. Cette configuration de transistor GAIA peut ainsi être qualifiée de « 8G », c’est-à-dire une configuration à huit grilles. La FIG. 2 illustre un deuxième mode de réalisation où la structure de transistors imbriqués comprend deux transistors « 6G », où les grilles interne et externe de chaque transistor couvrent chacune trois côtés du canal du transistor considéré. Les principes et avantages, et les variantes décrits ci-dessus pour la structure à transistors 8G sont également applicables à cette structure à transistors 6G. L’augmentation du nombre de grilles en configuration 6G ou 8G permet un meilleur contrôle électrostatique des canaux transistors imbriqués. Les effets de canaux courts et les courants de fuite sont réduits. La pente en inversion ou en accumulation des transistors est optimisée. Elle s’approche de la pente idéale des transistors MOS à température ambiante (60mV/decade), et peut être inférieure à cette valeur pour les transistors TFET. Au vu de la description qui précède, il apparaît clairement que l’imbrication des transistors combinée à l’augmentation du nombre de grilles contrôlant le canal de conduction, équivalent à six ou huit grilles, permet une meilleure intégration et une amélioration globale des propriétés électriques des transistors. Cette architecture est en outre avantageusement compatible avec les procédés standards de la microélectronique. L’invention n’est cependant pas limitée aux modes de réalisations précédemment décrits. Dispositif comprenant un premier transistor (T1) et un deuxième transistor (T2), lesdits premier et deuxième transistors (T1, T2) étant des transistors à effet de champ (FET), le premier transistor (T1) comprenant : une première grille interne (G1) une première grille externe (GC) un premier canal (C1) entourant au moins en partie la première grille interne (G1), et entouré au moins en partie par la première grille externe (GC) une première couche diélectrique (I1) entre la première grille interne (G1) et le premier canal (C1), une deuxième couche diélectrique (I2) entre le premier canal (C1) et la première grille externe (GC), le deuxième transistor (T2) comprenant : une deuxième grille interne (GC) une deuxième grille externe (G2) un deuxième canal (C2) entourant au moins en partie la deuxième grille interne (GC), et entouré au moins en partie par la deuxième grille externe (G2), une troisième couche diélectrique (I3) entre la deuxième grille interne (GC) et le deuxième canal (C2), une quatrième couche diélectrique (I4) entre le deuxième canal (C2) et la deuxième grille externe (G2), ledit dispositif étant caractérisée en ce que la première grille externe et la deuxième grille interne forment une seule et même grille (GC) dite intermédiaire, de sorte que les premier et deuxième transistors (T1, T2) sont imbriqués. Dispositif selon la revendication précédente dans lequel le premier transistor (T1) est un transistor de type N et le deuxième transistor (T2) est un transistor de type P. Dispositif selon l’une quelconque des revendications précédentes dans lequel la première grille interne (G1), la première couche diélectrique (I1), le premier canal (C1), la deuxième couche diélectrique (I2), la grille intermédiaire (GC), la troisième couche diélectrique (I3), le deuxième canal (C2), la quatrième couche diélectrique (I4), la deuxième grille externe (G2) sont agencés de façon concentrique autour d’un axe longitudinal (O). Dispositif selon la revendication précédente dans lequel la première grille interne (G1), la première couche diélectrique (I1), le premier canal (C1), la deuxième couche diélectrique (I2), la grille intermédiaire (GC), la troisième couche diélectrique (I3), le deuxième canal (C2), la quatrième couche diélectrique (I4), la deuxième grille externe (G2) présentent une symétrie de révolution autour de l’axe longitudinal (O). Dispositif selon l’une quelconque des revendications précédentes dans lequel la première grille interne (G1) est un cylindre plein de section circulaire ou rectangulaire. Dispositif selon l’une quelconque des revendications précédentes dans lequel au moins l’un parmi le premier canal (C1) et le deuxième canal (C2) est à base d’un matériau 2D tel qu’un dichalcogénure de métaux de transition du type MX2 où M est un métal de transition, par exemple du molybdène (Mo) ou du tungstène (W) et X est un chalcogène, par exemple du soufre (S) ou du sélénium (Se). Dispositif selon l’une quelconque des revendications précédentes dans lequel le premier canal (C1) entoure en partie seulement la première grille interne (G1), et est entouré en partie seulement par la grille intermédiaire (GC), et dans lequel le deuxième canal (C2) entoure en partie seulement la grille intermédiaire (GC), et est entouré en partie seulement par la deuxième grille externe (G2). Dispositif selon l’une quelconque des revendications précédentes dans lequel la première grille interne (G1), et/ou la grille intermédiaire (GC), et/ou la deuxième grille externe (G2) sont à base d’un matériau ferroélectrique. Dispositif selon l’une quelconque des revendications précédentes dans lequel le premier canal (C1) est relié d’un côté (P1) à une première source (S1) dopée N+, et d’un côté opposé (P2) à un premier drain (D1) dopé P+, et le deuxième canal (C2) est relié dudit côté (P1) à une deuxième source (S2) dopée N+ et du côté opposé (P2) à un deuxième drain (D2) dopé P+, de sorte que les premier et deuxième transistors (T1, T2) sont des transistors à effet de champ à tunnel (TFET). Dispositif selon l’une quelconque des revendications 1 à 8 dans lequel le premier canal (C1) est de type N et relié d’un côté P1) à une première source (S1) dopée N+ et d’un côté opposé (P2) à un premier drain (D1) dopé N+, et le deuxième canal (C2) est de type P et relié dudit côté (P1) à une deuxième source (S2) dopée P+ et du côté opposé (P2) à un deuxième drain (D2) dopé P+, de sorte que les premier et deuxième transistors (T1, T2) sont des transistors complémentaires à effet de champ de type métal-oxyde-semiconducteur (MOSFET). Dispositif selon l’une quelconque des revendications précédentes dans lequel le premier canal (C1) et le deuxième canal (C2) présentent respectivement une première section et deuxième section, prises dans un plan xy, et la deuxième section présente une surface supérieure à celle de la première section.