FR 3161980 A1 20251107 FR 2404679 A 20240503 L’invention concerne un circuit mémoire comprenant : au moins une structure mémoire duale comprenant :une première cellule mémoire non-volatile résistive ayant un premier nœud d’entrée/sortie associé ; une seconde cellule mémoire non-volatile résistive ayant un second nœud d’entrée/sortie associé ; un troisième nœud d’entrée/sortie commun à la première cellule mémoire et à la seconde cellule mémoire , un circuit de lecture d’une donnée multi-valuée stockée dans ladite structure mémoire duale , comprenant : un circuit de détection pour exécuter une opération de comparaison entre la première et la seconde résistance ; le circuit de détection étant configuré pour générer un signal résultat de comparaison et un signal indicateur d’achèvement de l’opération de comparaison ; un circuit de calcul configuré pour déterminer la valeur absolue de la donnée stockée à partir d’une période de temps mesurée par rapport au moment de basculement du signal indicateur d’achèvement. Figure pour l’abrégé : Fig. 2 Lecture différentielle multi-valuée d’un dispositif mémoire Champ d’application La présente invention concerne le domaine de la conception de circuits de mémoires non-volatile et plus particulièrement les circuits de lecture différentielle de cellules mémoires résistives. Problème technique Les technologies mémoires non-volatiles offrent des composants prometteurs pour la conception de circuits intégrés denses moins énergivores. Les mémoires non-volatiles présentent des avantages relatifs à l’économie des mouvements de données, une consommation au repos nulle et la possibilité de stocker plus qu’un seul bit binaire dans une même cellule. Une cellule mémoire offrant cette dernière caractéristique est appelée « cellule mémoire multivaluée ». Plus particulièrement, dans les mémoires non-volatiles résistives, l’information est stockée dans les composants sous la forme d’une résistance dont la valeur varie lors d’une écriture et est estimée à chaque lecture. Cependant, dans les composants non-volatiles résistifs la différence entre la résistance maximale R max et la résistance minimale R min reste limitée. Cet inconvénient induit une limitation de la plage dynamique (appelée aussi fenêtre mémoire) des points mémoires constituant le circuit de stockage des données. La limitation de la plage dynamique des points mémoire réduit considérablement la capacité des circuits de lecture à différencier les niveaux de résistances qui peuvent être utilisés pour représenter des données multivaluées. Ainsi, il existe un besoin pour concevoir des nouvelles architectures de cellules mémoires et de circuits de lecture permettant le stockage en mode multivalué et une lecture fiable malgré une fenêtre mémoire étroite. Un autre problème technique traité par l’invention consiste en l’effet de la variabilité sur la fiabilité des résultats des opérations de lecture des mémoires non-volatiles. On entend par « variabilité » les écarts ou aux différences inhérentes qui peuvent exister entre les performances individuelles des composants supposés identiques dans le même circuit intégré. Ces variations peuvent être dues à divers facteurs, tels que les variations dans le procédé de fabrication, les conditions environnementales, les tensions d'alimentation ou les températures. La variabilité dans un même circuit intégré peut conduire à des différences, dans les caractéristiques électriques des composants individuels sur la puce, ce qui peut induire des fausses lectures dans le contexte d’un circuit mémoire. Ainsi, il existe un besoin pour concevoir de nouvelles architectures de cellules mémoires et de circuits de lecture permettant de minimiser l'impact de la variabilité et de garantir des résultats de lecture fiables dans de diverses conditions. Art antérieur/ Restrictions de l’état de l’art La publication scientifique [1] décrit des techniques d’amélioration de robustesse des mémoires non-volatiles pour atténuer les effets d'événements uniques sur les chemins de données. La solution décrite met en œuvre une lecture différentielle binaire entre les résistances de deux cellules adjacentes. La solution proposée dans [1] ne permet pas de résoudre le problème de plage dynamique étroite dans les cellules mémoires non-volatile résistives. Cet inconvénient induit une fiabilité limitée pour la lecture des données multivaluées à partir de mémoires non-volatiles résistives. Réponse au problème et apport solution Pour pallier les limitations des solutions existantes, l’invention propose un circuit mémoire basé sur des cellules mémoires non-volatiles résistives duales et plusieurs modes de réalisation de circuits de lecture adaptés. Les structures mémoire duales (ou points mémoire duale) sont formées par des paires de mémoires résistives dont les valeurs à l’écriture varient de manière opposée. Le circuit de lecture selon l’invention met en œuvre une lecture différentielle en comparant les résistances de deux éléments résistifs d’un point mémoire dual. Dans le cadre de l’invention, l’évaluation de la donnée stockée se base sur le résultat de la comparaison et sur la durée requise pour l’opération de comparaison. Dans le circuit mémoire selon l’invention, la comparaison est appliquée sur un unique point mémoire donc entre des cellules mémoires résistives dont les résistances comparées présentent une variabilité réduite. Ainsi, l’invention permet de résoudre les problèmes relatifs à la variabilité en s’affranchissant de la comparaison avec une référence comme c’est le cas dans les solutions de l’état de l’art. De plus, le circuit de lecture selon l’invention permet d’exploiter l’aspect multivalué dans les technologies émergentes des mémoires non-volatiles résistives par une lecture multivaluée fiable malgré une fenêtre mémoire étroite. Cet avantage est obtenu grâce à la lecture basée sur la combinaison du résultat de comparaison et la mesure temporelle extraite à partir de l’opération de comparaison. Résumé /Revendications L’invention a pour objet un circuit mémoire comprenant : au moins une structure mémoire duale comprenant : une première cellule mémoire non-volatile résistive ayant un premier nœud d’entrée/sortie associé ; une seconde cellule mémoire non-volatile résistive ayant un second nœud d’entrée/sortie associé ; un troisième nœud d’entrée/sortie commun à la première cellule mémoire et à la seconde cellule mémoire , ledit troisième nœud d’entrée/sortie étant destiné à recevoir une tension d’écriture commune pour varier la première résistance de la première cellule mémoire et la seconde résistance de la seconde cellule mémoire de manière opposée ; un circuit de lecture d’une donnée multi-valuée stockée dans ladite structure mémoire duale , la valeur absolue de ladite donnée multi-valuée étant codée par l’amplitude de la différence entre la première résistance et la seconde résistance , le circuit de lecture comprenant : un circuit de détection pour exécuter une opération de comparaison entre la première et la seconde résistance via le premier et le second nœuds d’entrée/sortie ; le circuit de détection étant configuré pour générer un signal résultat de comparaison et un signal indicateur d’achèvement de l’opération de comparaison ; un circuit de calcul configuré pour déterminer : le signe de la donnée stockée à partir du signal résultat de comparaison ; la valeur absolue de la donnée stockée à partir d’une période de temps mesurée par rapport au moment de basculement du signal indicateur d’achèvement. Selon un aspect particulier de l’invention, le circuit de calcul comprend un premier chronomètre numérique configuré pour convertir la période de temps mesurée en un sous-mot binaire ; le circuit de calcul étant configuré pour concaténer le sous-mot binaire avec un bit de signe correspondant au signal résultat de comparaison pour obtenir une première donnée numérique signée . Selon un aspect particulier de l’invention, le circuit de calcul comprend en outre un circuit calculateur de neurone artificiel ayant une première entrée pour recevoir la première donnée numérique signée correspondant à un coefficient synaptique et une seconde entrée pour recevoir une donnée d’entrée et une sortie pour générer une donnée de sortie numérique. Le circuit calculateur de neurone artificiel comprend un circuit multiplieur-accumulateur pour calculer une somme pondérée et un circuit d’activation pour appliquer une fonction d’activation sur ladite somme pondérée. Selon un aspect particulier de l’invention, le circuit de calcul comprend en outre un circuit calculateur de neurone impulsionnel comprenant un compteur numérique configuré pour accumuler une pluralité de premières données numériques signées issues d’une succession d’opérations de comparaison réalisées par le circuit de détection et un générateur d’impulsions configuré pour générer une impulsion lorsque le compteur numérique dépasse un seuil numérique prédéterminé. Selon un aspect particulier de l’invention, le circuit de calcul comprend en outre un circuit calculateur de neurone impulsionnel comprenant un accumulateur analogique configuré pour injecter un courant pendant la durée de l’opération de comparaison à travers une capacité d’accumulation configurée pour générer une impulsion lorsque sa tension dépasse un seuil de tension prédéterminé. Selon un aspect particulier de l’invention, le circuit mémoire comprend en outre un circuit de contrôle configuré pour : déclencher l’opération de comparaison en appliquant une tension de lecture commune sur le troisième nœud d’entrée/sortie ; arrêter l’opération de comparaison lorsque sa durée dépasse un seuil temporel prédéterminé. Selon un aspect particulier de l’invention, le circuit de détection comprend un circuit différentiel de soustraction de courant comprenant : un premier transistor ayant une source connecté à la masse, ayant une grille connectée au premier nœud d’entrée/sortie et un drain connectée au premier nœud d’entrée/sortie ; un deuxième transistor ayant une source connecté à la masse, ayant une grille connectée au premier nœud d’entrée/sortie et un drain connectée au deuxième nœud d’entrée/sortie ; un troisième transistor ayant une source connecté à la masse, ayant une grille connectée au deuxième nœud d’entrée/sortie et un drain connectée au deuxième nœud d’entrée/sortie ; un quatrième transistor ayant une source connecté à la masse, ayant une grille connectée au deuxième nœud d’entrée/sortie et un drain connectée au premier nœud d’entrée/sortie ; Selon un aspect particulier de l’invention, le circuit de détection comprend : un premier inverseur ayant une entrée connectée au deuxième nœud d’entrée/sortie et une sortie connectée au premier nœud d’entrée/sortie ; un second inverseur ayant une entrée connectée au premier nœud d’entrée/sortie et une sortie connectée au deuxième nœud d’entrée/sortie. Selon un aspect particulier de l’invention, le circuit de détection comprend : un premier interrupteur de réinitialisation entre le premier nœud d’entrée/sortie et un nœud d’initialisation fournissant une tension d’initialisation un second interrupteur de réinitialisation entre le second nœud d’entrée/sortie et un nœud d’initialisation fournissant la tension d’initialisation. Selon un aspect particulier de l’invention, le circuit de détection comprend : un premier élément capacitif entre le premier nœud d’entrée/sortie et la masse ; un second élément capacitif entre le deuxième nœud d’entrée/sortie et la masse. Selon un aspect particulier de l’invention, le circuit de contrôle est configuré pour réaliser les étapes suivantes pour déclencher une opération de comparaison : Réinitialiser les premiers et seconds nœuds d’entrée/sortie à la tension d’initialisation en mettant temporairement le premier et le second interrupteur de réinitialisation à un état passant ; Appliquer une tension de lecture commune sur le troisième nœud d’entrée/sortie pour charger simultanément : un premier circuit RC formé par le premier élément capacitif et la première cellule mémoire résistive et un second circuit RC formé par le second élément capacitif et la seconde cellule mémoire résistive . Selon un aspect particulier de l’invention, le circuit de détection comprend : un premier circuit de binarisation de la tension analogique au premier nœud d’entrée/sortie ; un second circuit de binarisation de la tension analogique au second nœud d’entrée/sortie Lect B . Selon un aspect particulier de l’invention, le circuit de détection comprend une cellule logique de type OU ayant une première entrée connectée à la sortie du premier circuit de binarisation, une seconde entrée connectée à la sortie du second circuit de binarisation et une sortie pour générer le signal indicateur d’achèvement de l’opération de comparaison. Selon un aspect particulier de l’invention, le circuit de détection comprend en outre : une cellule logique de type ET ayant une première entrée connectée à la sortie du premier circuit de binarisation, une seconde entrée connectée à la sortie du second circuit de binarisation et une sortie pour générer le signal indicateur d’achèvement de l’opération de comparaison. une cellule logique de type OU ayant une première entrée connectée à la sortie du premier circuit de binarisation, une seconde entrée connectée à la sortie du second circuit de binarisation et une sortie pour générer un signal indicateur du déclenchement de l’opération d’intégration. Selon un aspect particulier de l’invention, le circuit de détection comprend : un miroir de courant ayant une première branche connectée au premier nœud d’entrée/sortie et une seconde branche connectée au second nœud d’entrée/sortie ; un comparateur ayant une première entrée connectée au premier nœud d’entrée/sortie et une seconde entrée connectée au second nœud d’entrée/sortie. Selon un aspect particulier de l’invention, le comparateur présente une vitesse de commutation supérieure à 10 ns. Description détaillée D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. La FIG. 1 illustre un premier schéma électrique d’une structure mémoire duale utilisée dans le circuit mémoire selon l’invention. La FIG. 1 illustre un second schéma électrique d’une structure mémoire duale utilisée dans le circuit mémoire selon l’invention. La FIG. 1 illustre un schéma électrique d’une matrice mémoire utilisée dans le circuit mémoire selon l’invention. La FIG. 1 illustre une vue en coupe d’un exemple de structures de stockage résistive programmable utilisée dans le circuit mémoire selon l’invention. La FIG. 2 illustre un diagramme fonctionnel du circuit de lecture selon l’invention. La FIG. 3 illustre un chronogramme des signaux de sortie du circuit de détection selon l’invention en réponse à une première configuration. La FIG. 3 illustre un chronogramme des signaux de sortie du circuit de détection selon l’invention en réponse à une seconde configuration. La FIG. 3 illustre un chronogramme des signaux de sortie du circuit de lecture selon l’invention en réponse à une troisième configuration. La FIG. 4 illustre un circuit de calcul dans le circuit de lecture selon un premier mode de réalisation. La FIG. 4 illustre un circuit de calcul dans le circuit de lecture selon un second mode de réalisation. La FIG. 4 illustre un circuit de calcul dans le circuit de lecture selon un troisième mode de réalisation. La FIG. 4 illustre un circuit de calcul dans le circuit de lecture selon un quatrième mode de réalisation. La FIG. 5 illustre un circuit de détection dans le circuit de lecture selon un premier mode de réalisation. La FIG. 5 illustre un premier exemple du circuit de soustraction dans le circuit de lecture selon le premier mode de réalisation. La FIG. 5 illustre un second exemple du circuit de soustraction dans le circuit de lecture selon le premier mode de réalisation. La FIG. 6 illustre un circuit de détection dans le circuit de lecture selon un deuxième mode de réalisation. La FIG. 6 illustre un chronogramme des signaux de sortie obtenus par le circuit de détection dans le circuit de lecture selon le deuxième mode de réalisation. La FIG. 7 illustre un circuit de détection dans le circuit de lecture selon un troisième mode de réalisation. La FIG. 1 illustre un premier schéma électrique d’une structure mémoire duale SM i ,j > utilisée dans le circuit mémoire 10 selon l’invention. Le circuit mémoire 10 comprend une matrice mémoire comprenant au moins un point mémoire comprenant la structure mémoire duale SM i ,j > illustrée. À ce stade, nous allons présenter uniquement la structure mémoire duale SM i ,j > en tant que telle. La structure mémoire duale SM i ,j > comprend une première cellule mémoire non-volatile résistive MR A et une seconde cellule mémoire non-volatile résistive MR B montée en série. La technologie de mémoire non-volatile résistive repose sur le phénomène de la résistance variable des matériaux. Chacune des deux cellules mémoire est constituée d’un élément résistif dont la résistance électrique peut être modifiée de manière réversible en appliquant par exemple une tension entre une électrode supérieure et une électrode inférieure. La première cellule mémoire MR A comprend une électrode supérieure sup_A et une électrode inférieure inf_A. La seconde cellule mémoire MR B comprend une électrode supérieure sup_B et une électrode inférieure inf_B. Selon une convention choisie à titre illustratif, lorsqu’une tension positive est appliquée sur le troisième nœud d’entrée/sortie EL1 la résistance de l’élément résistif MR A diminue progressivement pour tendre vers un été résistif bas. Lorsqu’une tension négative est appliquée sur le troisième nœud d’entrée/sortie EL1, la résistance de l’élément résistif MR A augmente progressivement pour tendre vers un été résistif haut. Selon une première alternative, les matériaux de la seconde cellule mémoire MR B sont choisis de manière se comporter de manière opposée celle de la première cellule mémoire non-volatile résistive MR A suite à l’application d’une tension d’écriture commune. Lorsqu’une tension négative est appliquée sur l’électrode supérieure sup_B la résistance de l’élément résistif MR B diminue progressivement pour tendre vers un été résistif bas. Lorsqu’une tension positive est appliquée sur l’électrode supérieure sup_B la résistance de l’élément résistif MR B augmente. progressivement pour tendre vers un été résistif haut. Dans ce cas, la première cellule mémoire MR A et la seconde cellule mémoire MR B sont montés de la manière suivante : L’électrode inférieure inf_A de la première cellule mémoire MR A est connectée à l’électrode inférieure inf_B de la seconde cellule mémoire MR B de manière à former un nœud central NC de la structure mémoire duale SM i ,j > . La structure mémoire duale SM i ,j > comprend en outre un premier nœud d’entrée/sortie Lect A , un second nœud d’entrée/sortie Lect B , un troisième nœud d’entrée/sortie EL1 et un quatrième nœud flottant EL2. L’électrode supérieure sup_A de la première cellule mémoire MR A constitue le premier nœud d’entrée/sortie Lect A . L’électrode supérieure sup_B de la seconde cellule mémoire MR B constitue le second nœud d’entrée/sortie Lect B . Le troisième nœud d’entrée/sortie EL1 est séparé du nœud central NC par une résistance R1 (pouvant être un résistance parasite) sur la ligne (ou colonne) connectée à ladite structure mémoire duale SM i ,j >. Le quatrième nœud d’entrée/sortie EL2 est symétrique au troisième nœud d’entrée/sortie EL1 par rapport au nœud central NC. Le quatrième nœud d’entrée/sortie EL2 est séparé du nœud central NC par une résistance parasite R2 sur la ligne (ou colonne) connectée à ladite structure mémoire duale SM i ,j >. L’application d’une tension d’écriture commune sur le troisième nœud d’entrée/sortie EL1 permet de faire varier la première résistance R A de la première cellule mémoire MR A et la seconde résistance R B de la seconde cellule mémoire MR B de manière opposée. Selon une première alternative, la seconde cellule mémoire MR B est identique à la première cellule mémoire MR A. Dans ce cas, la première cellule mémoire MR A et la seconde cellule mémoire MR B sont montés de la manière suivante : L’électrode inférieure inf_A de la première cellule mémoire MR A est connectée à l’électrode supérieure sup_B de la seconde cellule mémoire MR B de manière à former un nœud central NC de la structure mémoire duale SM i ,j > . Ainsi, lors de l’application d’une tension d’écriture commune sur le troisième nœud d’entrée/sortie EL1, la première cellule mémoire MR A voit une tension opposée à celle vue par la seconde cellule mémoire MR B. L’application d’une tension d’écriture commune sur le troisième nœud d’entrée/sortie EL1 permet de faire varier la première résistance R A de la première cellule mémoire MR A et la seconde résistance R B de la seconde cellule mémoire MR B de manière opposée. Selon un aspect spécifique de l’invention, la première et la seconde cellule mémoire MR A et MR B sont réalisés par un seul et unique composant électronique commun. Cette implémentation permet d’obtenir des structures mémoires duales SM i ,j > compactes. Ceci induit un gain en surface du circuit mémoire et une amélioration de la vitesse de lecture et d’écriture des données. L’implémentation du point mémoire dual par un composant commun permet aussi de réduire la consommation énergétique du circuit mémoire en divisant par deux les accès en écriture. Alternativement, chacune de la première et la seconde cellule mémoire MR A et MR B est réalisée par un composant électronique associé distinct. De préférence, les deux composants sont adjacents pour limiter l’effet de la variabilité. Dans ce cas, il est possible d’écrire la première et la seconde cellule mémoire MR A et MR B via l’application d’un seule tension d’écriture ou via l’application de deux tensions d’écriture distincts et de signes opposés. La FIG. 1 un second schéma électrique d’une structure mémoire duale SM i ,j > utilisée dans le circuit mémoire 10 selon l’invention. Ce mode de réalisation de la structure duale est adapté pour être intégré dans une matrice mémoire composée de plusieurs structures mémoires duales. La structure mémoire duale SM i ,j > comprend en outre un transistor d’écriture T1, un premier transistor de lecture T A et un second transistor de lecture T B . Le transistor d’écriture T1 est monté entre le troisième nœud d’entrée/sortie, noté ici SL et la résistance R1. La grille du transistor d’écriture T1 est commandée par un signal de sélection WL WRITE . Lorsque T1 est à l’état passant, il est possible d’appliquer la tension d’écriture commune VSL sur le nœud central NC à travers le transistor d’écriture T1 et la résistance parasite R1. Le premier transistor de lecture T A est monté entre le premier nœud d’entrée/sortie Lect A et l’électrode supérieure sup_A. Le second transistor de lecture T B est monté entre le second nœud d’entrée/sortie Lect B et l’électrode supérieure sup_B. Les transistors de lecture T A et T B sont commandés par un signal de commande commun WL READ . L’intégration des transistors permet de sélectionner la structure mémoire duale parmi d’autres pour une opération de lecture et/ou écriture. De préférence, les grilles des transistors T1, T A et T B son en couches épaisses, pour un nœud technologique déterminé, pour limiter les courants de fuites dans la structure mémoire duale et ainsi dans le circuit mémoire. La FIG. 1 illustre un schéma électrique d’une matrice mémoire Mx utilisée dans le circuit mémoire 10 selon l’invention. À titre d’exemple illustratif et non limitatif, la matrice mémoire Mx comprend deux lignes et trois colonnes. Chaque point mémoire de la matrice Mx est formé par une structure mémoire duale SM i ,j > décrites à la FIG. 1 . La FIG. 1 illustre une vue en coupe d’un exemple de réalisation d’une structure de stockage résistive SM i ,j > sur un seul composant commun 11 et utilisée dans le circuit mémoire 10 selon l’invention. Le composant 11 comprend un empilement de couches minces comprenant une couche centrale 110 ayant une première face et une seconde face opposée à la première face, une couche supérieure 111 disposée sur ladite première face, une couche inférieure 112 disposée sur la seconde face. La couche centrale 110 est une couche magnétique et conductrice comprenant un premier domaine magnétique 110 u dans lequel la polarisation magnétique est dirigée vers le haut et un second domaine magnétique 110 d dans lequel la polarisation magnétique est dirigée vers le bas. Les deux domaines sont séparés par une barrière mobile sous l’action du passage d’un courant électrique à travers la couche centrale 110. La couche supérieure 111 est une couche conductrice magnétique ayant une polarisation magnétique et uniforme dirigée vers le haut. La couche supérieure 111 est séparée de la couche centrale 110 par une couche non magnétique 113. La couche inférieure 112 est une couche conductrice magnétique ayant une polarisation magnétique et uniforme dirigée vers le bas. La couche inférieure 112 est séparée de la couche centrale 110 par une couche non magnétique 114. Le composant 11 comprend une première électrode déposée sur la couche supérieure 111 et faisant office de premier nœud d’entrée/sortie Lect A . Le composant 11 comprend en outre une seconde électrode déposée sur la face externe de la couche inférieure 112 et faisant office de second nœud d’entrée/sortie Lect B . Le composant 11 comprend en outre une troisième électrode déposée sur l’une des faces de la couche centrale 110 et faisant office de troisième nœud d’entrée/sortie EL1 (ou SL dans le contexte d’une matrice). Le composant 11 comprend en outre une quatrième électrode déposée sur l’une des faces de la couche centrale 110 et faisant office du quatrième nœud d’entrée/sortie EL2 (ou BL dans le contexte d’une matrice). Lorsque le domaine magnétique de la couche centrale 110 est orienté selon la même direction que le domaine fixe de la couche supérieure 111, l’élément résistif formé par l’ensemble couche centrale 111, couche isolante 113 et la couche supérieure 111 présente un état résistif bas. Inversement, lorsque le domaine magnétique de la couche centrale 110 est orienté selon la direction opposée à celle du domaine fixe de la couche supérieure 111, l’élément résistif MR A formé par l’ensemble la couche centrale 111, la couche isolante 113 et la couche supérieure 111, présente un état résistif bas. De manière symétrique, la couche inférieure 112 se comporte de la même manière. L’application d’une tension d’écriture sur l’électrode EL1 permet de contrôler de manière continue la position de la barrière et ainsi contrôler de manière continue la résistance de la première cellule mémoire MR A associée à la couche supérieure 111 et la résistance de la seconde cellule mémoire MR B associée à la couche inférieure 112. Etant donné que la polarisation magnétique est opposée entre la couche supérieure et la couche inférieure, on obtient une variation opposée entre les deux cellules mémoires pour un même accès en écriture et une unique opération d’écriture commune. Selon un aspect alternatif, Les deux couches 111 et 112, à polarisations fixes opposées, sont disposées de manière adjacente sur la même face de la couche centrale 110 à polarisation variable. Par exemple, l'épaisseur de la couche centrale 110 est supérieure ou égale à 5nm. La couche centrale 110 peut être un corps ferromagnétique, un corps ferrimagnétique, ou une combinaison de ceux-ci et un corps antiferromagnétique dont l'état magnétique peut être modifié par un courant. La couche centrale 110 peut être formée par un empilement de plusieurs sous-couches. Il est préférable que chacune des sous-couches ait au moins un élément sélectionné parmi le groupe comprenant Co, Ni, Fe, Pt, Pd, Gd, Tb, Mn, Ge et Ga. Par exemple, la couche supérieure 111 est composée d'un matériau favorisant un effet tunnel cohérent avec la couche de déplacement de la paroi du domaine magnétique 30. Elle peut être constituée d'un métal tel que Cr, Mn, Co, Fe, ou Ni, d'un alliage incluant ces métaux, d'un alliage associant ces métaux avec B, C, et N, ou équivalent. Des exemples incluent Co-Fe, Co-Fe-B, Ni-Fe, ou un alliage de Heusler comme Co 2 FeSi. Un matériau similaire avec une polarisation opposée peut également être utilisé pour la couche inférieure 112. L'épaisseur de chacune de la couche supérieure et inférieure est supérieure ou égale à 5nm. Par exemple, la couche isolante 113, 114 peut être constituée d'un isolant non magnétique, d'un semi-conducteur ou d'un métal. Des exemples d'isolants non magnétiques incluent Al 2 O 3 , SiO 2 , MgO, MgAl2O 4 , avec des variantes où Al, Si et Mg sont partiellement remplacés par Zn, Be, ou équivalent. Ces matériaux, ayant une bande interdite importante, offrent d'excellentes propriétés isolantes. La couche isolante 113, 114 agit comme une barrière tunnel. Des métaux non magnétiques comme Cu, Au, Ag, ou des semi-conducteurs tels que Si, Ge, CuInSe 2 , CuGaSe 2 , Cu(In, Ga)Se 2 peuvent également constituer cette couche. L'épaisseur de la couche isolante 113, 114, par exemple, peut être de 20 Å ou plus. En ajustant l'épaisseur ou le matériau de la couche isolante 113, 114, la résistance d’une cellule mémoire résistive MR A , MR B peut être ajustée. La FIG. 2 illustre un diagramme fonctionnel du circuit mémoire 10 selon l’invention. Afin de simplifier l’exposé de la lecture selon l’invention, nous allons nous limiter à l’illustration d’une seule structure mémoire SM i ,j > sans perte de généralité et à titre non limitatif. Le circuit mémoire comprend au moins une structure mémoire duale SM (préalablement décrite) et un circuit de lecture C Lect d’une donnée multi-valuée stockée dans ladite structure mémoire duale SM . La valeur absolue de ladite donnée multi-valuée est codée par l’amplitude de la différence entre la première résistance R A et la seconde résistance R B . Le signe de la donnée multi-valuée stockée est codé par la comparaison entre la première résistance R A et la seconde résistance R B. Le circuit mémoire 10 comprend en outre un circuit de contrôle CONT configuré pour sélectionner une structure mémoire duale SM cible et commander le déclenchement et l’arrêt des opérations d’écriture et de lecture. Le circuit de lecture C Lect est configuré pour réaliser une lecture différentielle multi-valuée de la donnée stockée dans la structure mémoire duale SM . Le circuit de lecture C Lect comprend un circuit de détection SENSE et un circuit de calcul UE. Le circuit de lecture C Lect est connecté au premier nœud d’entrée/sortie Lect A et au second nœud d’entrée/sortie Lect B . Le circuit de détection SENSE est configuré exécuter une opération de comparaison entre la première et la seconde résistance MR A et MR B via le premier et le second nœud d’entrée/sortie Lect A, Lect B . Le circuit de détection SENSE génère un signal résultat de comparaison s2 et un signal indicateur d’achèvement s1 de l’opération de comparaison vers le circuit de calcul UE. Le circuit de calcul UE détermine le signe de la donnée stockée à partir du signal résultat de comparaison s2. Le circuit de calcul UE détermine également la valeur absolue de la donnée stockée à partir d’une période de temps ∆t mesurée par rapport au moment de basculement du signal indicateur d’achèvement s1. Le circuit de calcul UE détermine ainsi, un résultat de lecture numérique x out , signé et multi-valuée (non limité à un résultat binaire) de la donnée stockée en exploitant les deux informations précitées : une information temporelle et une information de comparaison binaire. Par exemple, la durée mesurée ∆t est un indicateur de la durée nécessaire pour réaliser l’opération de comparaison. Dans ce cas, l’opération de lecture selon l’invention consiste à effectuer une comparaison des deux éléments résistifs MR A et MR B de la structure mémoire duale SM . L’amplitude de la différence entre les deux résistances détermine le temps de basculement du circuit de détection SENSE pour réaliser l’opération de comparaison. Plus la valeur absolue de la différence de résistances ΔR=R A -R B est grande, plus l’opération de comparaison est rapide. Inversement, plus les résistances MRA et MRB sont proches, plus le temps de commutation est long pour la réalisation de l’opération de comparaison. La mesure la durée de l’opération de comparaison permet ainsi d'évaluer la donnée analogique stockée. Une multitude de valeurs peut ainsi être codée par l’amplitude de la différence de résistances ΔR=R A -R B et peut être lue via la mesure de la durée de l’opération de comparaison. La FIG. 3 illustre un chronogramme des signaux de sortie binaires du circuit de détection SENSE en réponse à une première configuration définie par R A >R B avec une différence ΔR faible. A l’état initial t0, le signal résultat de comparaison s2 est à un état logique bas et le signal indicateur d’achèvement s1 est à un état logique bas. A t1, le circuit de contrôle CONT déclenche l’opération de lecture en activant le circuit de détection SENSE via le signal d’activation d 0 (non représenté ici). L’opération de comparaison se déroule pendant la durée de temps Δt= t2-t1 relativement longue car la différence ΔR est faible. Ceci s’explique par la nécessité de plus de temps au circuit de détection SENSE pour décider de basculer, ou pas, selon le résultat de comparaison. Selon une convention choisie non limitative, lorsque R A >R B , le circuit de détection SENSE génère un résultat de comparaison s2 à l’état logique bas. Lorsque R A B , le circuit de détection SENSE génère un résultat de comparaison s2 à l’état logique haut. À t2, le signal indicateur d’achèvement s1 bascule à un état logique haut indiquant la fin de l’opération de comparaison. Même après t2, le résultat de comparaison s2 est maintenu à un état logique bas indiquant que R A >R B . La valeur absolue de la donnée stockée est déterminée par la quantification de la différence de résistance R A -R B qui est quantifiée par la durée de l’opération de comparaison (temps de basculement nécessaire). La FIG. 3 illustre un chronogramme des signaux de sortie binaires du circuit de détection SENSE en réponse à une seconde configuration définie par R A B avec une différence ΔR forte. À l’état initial t0, le signal résultat de comparaison s2 est à un état logique bas et le signal indicateur d’achèvement s1 est à un état logique bas. À t1, le circuit de contrôle CONT déclenche l’opération de lecture en activant le circuit de détection SENSE via le signal d’activation d 0 (non représenté ici). L’opération de comparaison se déroule pendant la durée de temps Δt= t2 – t1 relativement courte car la différence ΔR est haute. Ceci s’explique par la nécessité d’un temps court au circuit de détection SENSE pour décider de basculer, ou pas, selon le résultat de comparaison. À t2, le signal indicateur d’achèvement s1 bascule à un état logique haut indiquant la fin de l’opération de comparaison. De plus, le résultat de comparaison s2 bascule à un état logique haut indiquant que R A B . La valeur absolue de la donnée stockée est déterminée par la quantification de la différence de résistance R A -R B qui est quantifiée par la courte durée de l’opération de comparaison (temps de basculement nécessaire). Dans les exemples illustrés, les signaux de sorties s1 et s2 sont des signaux binaires. Alternativement, il est possible d’implémenter un circuit de détection SENSE qui génère un seul signal ternaire s12 qui contient les deux informations relatives au résultat de comparaison et à la durée de l’opération de comparaison. Le tableau suivant illustre les deux modes de réalisations binaires et ternaires : Etats Type de signal Signaux Initial Final R A >R B Final R A B ternaire s12 0 -1 +1 binaires s1 0 1 1 s2 X 0 1 Ainsi, dans ce mode de réalisation, le circuit de calcul UE est configuré pour déterminer la valeur absolue de la donnée stockée selon la relation suivante : la valeur absolue de la donnée stockée dans la structure mémoire duale est inversement proportionnelle à la période de temps Δt= t2-t1. Avantageusement, le circuit de contrôle CONT est configuré pour déclencher l’opération de comparaison en appliquant une tension de lecture commune sur le troisième nœud d’entrée/sortie SL. De plus, le circuit de contrôle CONT est configuré pour arrêter l’opération de comparaison lorsque la durée Δt= t2 – t1 dépasse un seuil temporel prédéterminé Δt max . Cette configuration est avantageuse dans le cas où la différence de résistance R A -R B est réduite ce qui correspond à une donnée stockée proche de zéro. Dans ce cas, l’arrêt de l’opération de comparaison au bout d’un seuil temporel prédéterminé Δt max permet de limiter la consommation énergétique du circuit de lecture selon l’invention, d’éviter que le système se fige trop longtemps en attendant un basculement qui ne vient pas et d’implémenter nettement une valeur nulle. La FIG. 3 illustre des chronogrammes du circuit de détection SENSE signal indicateur d’achèvement s1 du circuit de détection SENSE dans lequel la durée de basculement est quantifiée de manière alternative. Le chronogramme 301 correspond à configuration définie par R A >R B avec une différence ΔR faible. Le chronogramme 302 correspond à la configuration définie par R A B avec une différence ΔR fort. Selon ce mode de réalisation, le circuit de contrôle CONT est configuré pour déclencher l’opération de comparaison à un instant t1 et à arrêter l’opération de comparaison à un instant prédéterminé t3. Le basculement du circuit de détection SENSE se produit à l’instant t2 compris entre t1 et t3. La durée de l’opération de comparaison est quantifiée entre l’instant t2 de basculement du signal indicateur d’achèvement s1 et l’instant d’arrêt prédéterminé t3. Lorsque R A -R B est faible, la différence temporelle Δ’t= t3-t2 est petite car le moment de basculement est plus proche de t3. Inversement, lorsque R A -R B est important, la différence temporelle Δ’t= t3-t2 est grande car le moment de basculement est plus proche de t1. Ainsi, dans ce de réalisation, le circuit de calcul UE est configuré pour déterminer la valeur absolue de la donnée stockée selon la relation suivante : la valeur absolue de la donnée stockée dans la structure mémoire duale est proportionnelle à la période de temps Δ’t= t3-t2. La FIG. 4 illustre un circuit de calcul UE dans le circuit de lecture C lect selon un premier mode de réalisation. Le circuit de calcul UE comprend un premier chronomètre numérique chr1. Le signal résultat de comparaison s2 est stocké sous forme de bit unitaire. Le circuit de contrôle CONT déclenche le chronomètre numérique chr1 simultanément au déclenchement de l’opération de comparaison par le circuit de détection SENSE. Le chronomètre numérique chr1 est arrêté lorsque le signal indicateur d’achèvement s1 est activé. Le chronomètre numérique chr1 fonctionne ainsi en tant que compteur numérique configuré pour convertir la période de temps Δt=t2-t1 en un sous-mot binaire selon le mode de réalisation décrit dans les figures 3a et 3b. Alternativement, le chronomètre numérique chr1 est activé lors du basculement t2 et l’instant prédéterminé t3 défini dans le mode de réalisation de la FIG. 3 . Le chronomètre numérique chr1 fonctionne ainsi en tant que compteur numérique configuré pour convertir la période de temps Δ’t=t3-t2 en un sous-mot binaire. Dans les deux cas, le circuit de calcul UE est configuré pour concaténer le sous-mot binaire correspondant à l’information temporelle mesurée (Δt ou Δ’t) avec le bit de signe correspondant au signal résultat de comparaison s2 pour obtenir une première donnée numérique signée x out . La première donnée numérique signée x out est ensuite exploitée par des moyens de calcul, non représentée, internes ou externes au circuit mémoire 10. La FIG. 4 illustre un circuit de calcul UE dans le circuit de lecture C lect selon un second mode de réalisation. Le circuit de calcul UE selon le second mode de réalisation reprend les caractéristiques et les avantages du premier mode de réalisation. Le circuit de calcul UE comprend en outre un circuit calculateur de neurone artificiel ANi. Le circuit calculateur de neurone artificiel ANi reçoit la concaténation du sous-mot binaire correspondant à l’information temporelle mesurée avec le bit de signe binaire. Le mot binaire reçu correspond à un coefficient synaptique w associé au neurone artificiel Ni . D’autre part, le circuit calculateur de neurone artificiel ANi reçoit une donnée d’entrée x in externe. Le circuit calculateur de neurone artificiel ANi est configuré pour générer une donnée de sortie numérique x out à partir de la donnée d’entrée externe x in et du poids synaptique w. Le circuit calculateur de neurone artificiel ANi comprend un circuit multiplieur-accumulateur pour calculer une somme pondéré des données d’entrée externes séquentiellement fournies avec les poids synaptiques lues à partir des différentes structures mémoires duales SM i ,j > . Le circuit calculateur de neurone artificiel ANi comprend en outre un circuit d’activation ACT pour appliquer une fonction d’activation sur ladite somme pondérée. La fonction d’activation implémentée par le circuit d’activation ACT est une fonction non-linéaire, comme une fonction ReLu par exemple. La FIG. 4 illustre un circuit de calcul UE dans le circuit de lecture C lect selon un troisième mode de réalisation. Le circuit de calcul UE selon le troisième mode de réalisation reprend les caractéristiques et les avantages du premier mode de réalisation. Le circuit de calcul UE comprend en outre un circuit calculateur de neurone impulsionnel SNi. Le circuit calculateur de neurone impulsionnel SNi comprend un compteur numérique chr2, une cellule logique XOR et un générateur d’impulsions DS. Le compteur numérique chr2 reçoit à chaque opération de lecture le sous-mot binaire correspondant à l’information temporelle mesurée par le premier chronomètre chr1. Le compteur numérique chr2 est configuré pour accumuler une pluralité de premières données numériques signées issues d’une succession d’opérations de comparaison. La cellule logique XOR reçoit d’une part le bit de signe généré à partir résultat de comparaison s2 et d’autre part le signe de l’impulsion externe pour déterminer le signe de l’intégration réalisée par circuit calculateur de neurone impulsionnel SNi. Si le signe de l’intégration est positif, le compteur numérique chr2 réalise une incrémentation du sous-mot binaire correspondant à l’information temporelle mesurée par le premier chronomètre chr1, sinon il réalise une décrémentation. Lorsque la somme accumulée dans le compteur numérique chr2 atteint un seuil prédéterminé, le générateur d’impulsions DS est configuré pour générer une impulsion et le compteur numérique chr2 est remis à zéro. Le troisième mode de réalisation permet d’implémenter un réseau de neurones impulsionnels au sein du circuit de mémoire 10. L’avantage de cette implémentation est la possibilité de s’affranchir des opérations d’échange de données entre les circuits mémoires et les circuits de calcul. Ces opérations d’échanges de données sont généralement très énergivores. La FIG. 4 illustre un circuit de calcul UE dans le circuit de lecture C lect selon un quatrième mode de réalisation. Le quatrième mode de réalisation du circuit de calcul UE diffère de celui du troisième mode de réalisation par une implémentation analogique de la fonction d’intégration (incrémentation ou décrémentation). Le compteur numérique chr2 est remplacé par un accumulateur analogique AAN comprenant une capacité de stockage. Dans ce cas, l’intégration consiste à injecter pendant une durée dépendante du temps de comparaison un courant dont le signe dépend du résultat de la comparaison sur ladite capacité. La tension de ladite capacité est contrôlée afin de générer une impulsion au-delà d’un seuil de tension prédéterminé. Le quatrième mode de réalisation reprend les mêmes avantages détaillés pour le troisième mode de réalisation. La FIG. 5 illustre le circuit de détection SENSE selon un premier mode de réalisation. Le circuit de détection SENSE est connecté au premier nœud d’entrée/sortie Lect A via une ligne de conduction LC A . La ligne de conduction LC A présente une capacité intrinsèque C A entre le premier nœud d’entrée/sortie Lect A et la masse. Alternativement, la capacité C A peut être implémentée par un élément capacitif physique. De même, le circuit de détection SENSE est connecté au second nœud d’entrée/sortie Lect B via une ligne de conduction LC B . La ligne de conduction LC B présente une capacité intrinsèque C B entre le second nœud d’entrée/sortie Lect B et la masse. Alternativement, la capacité C B peut être implémentée par un élément capacitif physique. Les capacités C A et C B , en combinaison avec les résistances R A et R B , permettent d’obtenir des constantes de temps supérieures à 10ns. Cela est assez lent pour permettre une mesure précise de la durée de l’opération de comparaison Δt et ainsi la mesure de la différence de résistances ΔR. Le circuit de détection SENSE comprend un circuit de soustraction de courant SC pour effectuer l’opération de comparaison entre les résistances R A et R B . Le circuit de détection SENSE génère le signal résultat de comparaison s2 à partir d’une injection de courant à travers la première cellule mémoire MR A et la seconde cellule mémoire MR B . Le circuit de détection SENSE comprend en outre un premier interrupteur de réinitialisation i1 entre le premier nœud d’entrée/sortie Lect A et un nœud d’initialisation fournissant une tension d’initialisation V init (V init = 0 par exemple). Le circuit de détection SENSE comprend en outre un second interrupteur de réinitialisation i2 entre le second nœud d’entrée/sortie Lect B et un nœud d’initialisation fournissant la tension d’initialisation V init . Préalablement à l’exécution d’une opération de lecture, le premier et second interrupteur de réinitialisation i1 et i2 sont mis à un état passant par le circuit de contrôle CONT pour mettre les nœuds d’entrée/sortie Lect A et Lect B à la tension d’initialisation V init . On prend l’exemple de V init =0 à titre illustratif non limitatif. Lorsque le circuit de contrôle CONT déclenche l’opération de lecture, une tension de lecture VSL non nulle est appliquée sur le troisième nœud SL. Cela induit un passage de courant dans les deux branches suivantes : une première branche formée par la ligne de conduction LC A , la première cellule mémoire MC A et la capacité C A et une seconde branche formée par la ligne de conduction LC B , la seconde cellule mémoire MC B et la capacité Cap B . En réponse à l’application de la tension de lecture VSL, le circuit de soustraction de courant SC fait basculer le potentiel au nœud Lect A à une tension non-nulle et le nœud Lect B à une tension nulle ou inversement selon l’inégalité entre R A et R B . Ainsi, le circuit de détection SENSE agit sur le potentiel aux bornes des capacités C A et C B suite à l’application de la tension de lecture. La vitesse de basculement du circuit de soustraction de courant SC dépend de l’amplitude de la différence entre R A et R B . De manière optionnelle, le circuit de détection SENSE comprend un premier circuit de binarisation de la tension analogique au premier nœud d’entrée/sortie Lect A et un second circuit de binarisation de la tension analogique au second nœud d’entrée/sortie Lect B . Par exemple, chacun des deux circuits de binarisations BUFF est réalisé par des chaines d’inverseurs pour mettre en forme les tensions aux nœuds Lect A et Lect B à des niveaux logiques haut ou bas. Ainsi, le premier circuit de binarisation génère à sa sortie le signal résultat de comparaison s2 et le second circuit de binarisation génère à sa sortie le complémentaire du signal résultat de comparaison s2. le circuit de détection SENSE comprend en outre une cellule logique OU qui reçoit le signal résultat de comparaison s2 associé à la première branche et le signal complémentaire associé à la seconde branche. À l’état initial les deux signaux s2 et sont à un état logique bas et donc la sortie de la cellule logique OU est à un état logique bas. Au moment de basculement du circuit de soustraction de courant SC (fin de la comparaison), au moins l’un des signaux passe à un état logique haut. Ainsi, la cellule logique OU génère à sa sortie un état haut correspondant au signal indicateur d’achèvement s1. La FIG. 5 illustre un premier exemple du circuit de soustraction SC dans le circuit de lecture C lect selon le premier mode de réalisation. Dans cet exemple, le circuit de soustraction SC comprend un premier transistor N1 ayant la source est connecté à la masse, ayant la grille connectée au premier nœud d’entrée/sortie Lect A et le drain connectée au premier nœud d’entrée/sortie Lect A . Le circuit de soustraction SC comprend en outre un deuxième transistor N2 ayant la source est connecté à la masse, ayant la grille connectée au premier nœud d’entrée/sortie Lect A et le drain connectée au deuxième nœud d’entrée/sortie Lect B . Le circuit de soustraction SC comprend en outre un troisième transistor N3 ayant la source est connecté à la masse, ayant la grille connectée au deuxième nœud d’entrée/sortie Lect B et le drain connectée au deuxième nœud d’entrée/sortie Lect B . Le circuit de soustraction SC comprend en outre un quatrième transistor N4 ayant la source connecté à la masse, ayant la grille connectée au deuxième nœud d’entrée/sortie Lect B et la source connectée au premier nœud d’entrée/sortie Lect A . On réalise ainsi deux branches miroirs de courant croisées qui rentrent en compétition pendant un régime transitoire suite à l’application de la tension de lecture au nœud SL. La première branche est connectée au premier nœud d’entrée sortie Lect A associé à la première cellule mémoire MR A . La seconde branche est connectée au second nœud d’entrée sortie Lect B associé à la seconde cellule mémoire MR B . Au régime stationnaire, les nœuds Lect A et Lect B sont polarisés tels que la tension au nœud connecté à une résistance faible est largement supérieure à celle du nœud connecté à une résistance haute. Dans cet exemple, le premier interrupteur de réinitialisation i1 est réalisé par un transistor de réinitialisation N5’ commandé par un signal RaZ généré par le circuit de contrôle CONT. De plus, le second interrupteur de réinitialisation i2 est réalisé par un transistor de réinitialisation N5 commandé par le signal RaZ. La FIG. 5 illustre un second exemple du circuit de soustraction SC dans le circuit de lecture C lect selon le premier mode de réalisation. Dans cet exemple, le circuit de soustraction SC comprend un premier inverseur formé par les transistors N6,P6. Le premier inverseur présente une entrée connectée au deuxième nœud d’entrée/sortie Lect B et une sortie connectée au premier nœud d’entrée/sortie Lect A . Le circuit de soustraction SC comprend en outre un second inverseur formé par les transistors N7,P7. Le second inverseur présente une entrée connectée au premier nœud d’entrée/sortie Lect A et une sortie connectée au deuxième nœud d’entrée/sortie Lect B . On réalise ainsi une cellule rebouclée de type « latch ». L’application d’une tension de lecture sur le nœud SL provoque un régime transitoire dans les sorties de la cellule de type latch jusqu’à atteindre un régime stationnaire. Au régime stationnaire, les nœuds Lect A et Lect B sont polarisés tels que la tension au nœud connecté à une résistance faible est largement supérieure à celle du nœud connecté à une résistance haute. La FIG. 6 illustre un circuit de détection SENSE dans le circuit de lecture selon un deuxième mode de réalisation. Dans le second mode de réalisation, il n’y a pas d’injection de courant à travers les lignes de conduction LC A et LC B . Le circuit de détection SENSE comprend des capacités C A et C B égales et des interrupteurs de réinitialisation i1 et i2 montés de manière similaire au premier mode de réalisation du circuit de détection SENSE. Le circuit de détection SENSE comprend un premier et un second circuit de binarisation montés de manière similaire au premier mode de réalisation du circuit de détection SENSE. Le second mode de réalisation diffère du premier mode de réalisation par l’absence du circuit de soustraction de courant. De plus, le circuit de détection SENSE comprend une cellule logique de type OU ayant une première entrée connectée à la sortie du premier circuit de binarisation BUFF A et une seconde entrée recevant connectée à la sortie du second circuit de binarisation BUFF B . De plus, le circuit de détection SENSE comprend une cellule logique de type ET ayant une première entrée connectée à la sortie du premier circuit de binarisation BUFF A et une seconde entrée recevant connectée à la sortie du second circuit de binarisation BUFF B . La figure 6b illustre un chronogramme des signaux de sortie obtenus par le circuit de détection dans le circuit de lecture selon le deuxième mode de réalisation. Le circuit de détection SENSE selon deuxième mode de réalisation fonctionne de la manière suivante : Initialement à t0, les interrupteurs d’initialisation i1 et i2 sont mis à un état passant pour initialiser les deux nœuds Lect A et Lect B à la tension d’initialisation V init . Cela induit l’initialisation des deux capacités C A et C B à une même tension initiale V init =0 par exemple. À t1, le circuit de contrôle CONT applique une tension de lecture commune VSL sur le troisième nœud VSL. Cela déclenche le chargement simultané de la première capacité C A et de la seconde capacité C B . Le chargement de la première capacité C A est effectué à travers la première cellule mémoire résistive MR A selon la première constante de temps τ A = C A . R A . De même, Le chargement de la seconde capacité C B est effectué à travers la seconde cellule mémoire résistive MR B selon la seconde constante de temps τ B = C B . R B . Si R A B, la première capacité C A se charge avant la seconde capacité C B et inversement lorsque R A > R B . Dans l’exemple illustré R A > R B . Ainsi à t1, la tension aux bornes de la première capacité C A dépasse le seuil de basculement du premier circuit de binarisation BUFF A dont la sortie s2 bascule à un état logique haut. Cela indique au circuit de calcul UE le résultat de comparaison entre R A et R B . Ce basculement induit le basculement à un état logique haut de la sortie s3 de la cellule OU. La cellule logique de type OU génère ainsi un signal indicateur du déclenchement de l’opération d’intégration s3 par le circuit de calcul UE. Plus tard à t3, la seconde capacité C B dépasse le seuil de basculement du second circuit de binarisation BUFF B dont la sortie bascule à un état logique haut. Ce basculement induit le basculement à un état logique haut de la sortie s1 de la cellule ET indiquant ainsi l’achèvement de l’opération de comparaison (et ainsi de lecture). La période de temps Δ’’t=t3-t2 est proportionnelle de la différence τ A - τ B qui dépend de la différence ΔR=R A -R B . La durée Δ’’t est mesurée par le circuit de calcul UE comme décrit précédemment. Le deuxième mode de réalisation du circuit de détection SENSE permet d’éviter l’injection de courant dans les lignes de conduction LC A et LC B à chaque opération de lecture et ainsi réduire la consommation énergétique du circuit mémoire 10. La FIG. 7 illustre un circuit de détection SENSE dans le circuit de lecture selon un troisième mode de réalisation. Le circuit de détection SENSE comprend un miroir de courant MC jouant le rôle de charge et un comparateur COMP pour réaliser une comparaison en tension. Le miroir de courant MC comprend une première branche connectée au premier nœud d’entrée/sortie Lect A et une seconde branche connectée au second nœud d’entrée/sortie Lect B . Chaque branche constitue un pont diviseur de tension. Le comparateur COMP présente une première entrée connectée au premier nœud d’entrée/sortie Lect A et une seconde entrée connectée au second nœud d’entrée/sortie Lect B . Le comparateur COMP est conçu de manière à présenter une vitesse de commutation supérieure à 10ns. Cela permet mesurer le temps de commutation et ainsi estimer la différence de résistances ΔR=R A -R B . L’avantage de ce mode de réalisation consiste à la limitation des variations de tensions aux nœuds d’entrée/sortie Lect A et Lect B et ainsi limiter les bruits entre des structures mémoires duale SM i ,j > de la même matrice Mx . Références : [1] Hardening techniques for MRAM-based non-volatile storage cells and logic ; Lakys et al , Proceedings of the European Conference on Radiation and its Effects on Components and Systems, RADECS , 2011 . Circuit mémoire (10) comprenant : au moins une structure mémoire duale (SM i ,j > ) comprenant : une première cellule mémoire non-volatile résistive (MR A ) ayant un premier nœud d’entrée/sortie associé (Lect A ); une seconde cellule mémoire non-volatile résistive (MR B ) ayant un second nœud d’entrée/sortie associé (Lect B ); un troisième nœud d’entrée/sortie (SL) commun à la première cellule mémoire (MR A ) et à la seconde cellule mémoire (MR B ), ledit troisième nœud d’entrée/sortie (SL) étant destiné à recevoir une tension d’écriture (V SL ) commune pour varier la première résistance (R A ) de la première cellule mémoire (MR A ) et la seconde résistance (R B ) de la seconde cellule mémoire (MR B ) de manière opposée ; un circuit de lecture (C Lect ) d’une donnée multi-valuée stockée dans ladite structure mémoire duale (SM i ,j > ), la valeur absolue de ladite donnée multi-valuée étant codée par l’amplitude de la différence entre la première résistance et la seconde résistance , le circuit de lecture (C Lect ) comprenant : un circuit de détection (SENSE) pour exécuter une opération de comparaison entre la première et la seconde résistance via le premier et le second nœuds d’entrée/sortie (Lect A Lect B ) ; le circuit de détection (SENSE) étant configuré pour générer un signal résultat de comparaison (s2) et un signal indicateur d’achèvement (s1) de l’opération de comparaison ; un circuit de calcul (UE) configuré pour déterminer : le signe de la donnée stockée à partir du signal résultat de comparaison (s2) ; la valeur absolue de la donnée stockée à partir d’une période de temps (∆t) mesurée par rapport au moment de basculement du signal indicateur d’achèvement (s1). Circuit mémoire (10) selon la revendication 1 dans lequel le circuit de calcul (UE) comprend un premier chronomètre numérique (chr1) configuré pour convertir la période de temps (∆t) mesurée en un sous-mot binaire ; le circuit de calcul (UE) étant configuré pour concaténer le sous-mot binaire avec un bit de signe correspondant au signal résultat de comparaison (s2) pour obtenir une première donnée numérique signée (w, x out ). Circuit mémoire (10) selon la revendication 2 dans lequel le circuit de calcul (UE) comprend en outre un circuit calculateur de neurone artificiel (ANi) ayant une première entrée pour recevoir la première donnée numérique signée (w) correspondant à un coefficient synaptique (w) et une seconde entrée pour recevoir une donnée d’entrée (x in ) et une sortie pour générer une donnée de sortie numérique (x out ), le circuit calculateur de neurone artificiel (ANi) comprenant un circuit multiplieur-accumulateur pour calculer une somme pondérée et un circuit d’activation pour appliquer une fonction d’activation sur ladite somme pondérée. Circuit mémoire (10) selon la revendication 2 dans lequel le circuit de calcul (UE) comprend en outre un circuit calculateur de neurone impulsionnel (SNi) comprenant un compteur numérique (chr2) configuré pour accumuler une pluralité de premières données numériques signées issues d’une succession d’opérations de comparaison réalisées par le circuit de détection (SENSE) et un générateur d’impulsions configuré pour générer une impulsion lorsque le compteur numérique (chr2) dépasse un seuil numérique prédéterminé. Circuit mémoire (10) selon la revendication 2 dans lequel le circuit de calcul (UE) comprend en outre un circuit calculateur de neurone impulsionnel (SNi) comprenant un accumulateur analogique (AAN) configuré pour injecter un courant pendant la durée de l’opération de comparaison à travers une capacité d’accumulation configurée pour générer une impulsion lorsque sa tension dépasse un seuil de tension prédéterminé. Circuit mémoire (10) selon l’une quelconque des revendications 1 à 5 comprenant en outre un circuit de contrôle (CONT) configuré pour : déclencher l’opération de comparaison en appliquant une tension de lecture commune sur le troisième nœud d’entrée/sortie (SL) ; arrêter l’opération de comparaison lorsque sa durée dépasse un seuil temporel prédéterminé. Circuit mémoire (10) selon l’une quelconque des revendications de 1 à 6 dans lequel le circuit de détection (SENSE) comprend un circuit différentiel de soustraction de courant (SC) comprenant : un premier transistor (N1) ayant une source connecté à la masse, ayant une grille connectée au premier nœud d’entrée/sortie (Lect A ) et un drain connectée au premier nœud d’entrée/sortie (Lect A ); un deuxième transistor (N2) ayant une source connecté à la masse, ayant une grille connectée au premier nœud d’entrée/sortie (Lect A ) et un drain connectée au deuxième nœud d’entrée/sortie (Lect B ); un troisième transistor (N3) ayant une source connecté à la masse, ayant une grille connectée au deuxième nœud d’entrée/sortie (Lect B ) et un drain connectée au deuxième nœud d’entrée/sortie (Lect B ); un quatrième transistor (N4) ayant une source connecté à la masse, ayant une grille connectée au deuxième nœud d’entrée/sortie (Lect B ) et un drain connectée au premier nœud d’entrée/sortie (Lect A ); Circuit mémoire (10) selon l’une quelconque des revendications de 1 à 6 dans lequel le circuit de détection (SENSE) comprend : un premier inverseur (N6,P6) ayant une entrée connectée au deuxième nœud d’entrée/sortie (Lect B ) et une sortie connectée au premier nœud d’entrée/sortie (Lect A ) ; un second inverseur (N7,P7) ayant une entrée connectée au premier nœud d’entrée/sortie (Lect A ) et une sortie connectée au deuxième nœud d’entrée/sortie (Lect B ). Circuit mémoire (10) selon l’une quelconque des revendications 1 à 8 dans lequel le circuit de détection (SENSE) comprend: un premier interrupteur de réinitialisation (i1, N5’,N8) entre le premier nœud d’entrée/sortie (Lect A ) et un nœud d’initialisation fournissant une tension d’initialisation (V init ) un second interrupteur de réinitialisation (i2, N5,N9) entre le second nœud d’entrée/sortie (Lect B ) et un nœud d’initialisation fournissant la tension d’initialisation (V init ). Circuit mémoire (10) selon l’une quelconque des revendications 1 à 9 dans lequel le circuit de détection (SENSE) comprend: un premier élément capacitif (C A ) entre le premier nœud d’entrée/sortie (Lect A ) et la masse ; un second élément capacitif (C B ) entre le deuxième nœud d’entrée/sortie (Lect B ) et la masse. Circuit mémoire (10) selon la revendication 10 en combinaison avec la revendication 9 dans lequel le circuit de contrôle (CONT) est configuré pour réaliser les étapes suivantes pour déclencher une opération de comparaison : Réinitialiser les premiers et seconds nœuds d’entrée/sortie (Lect A , Lect B ) à la tension d’initialisation (V init ) en mettant temporairement le premier et le second interrupteur de réinitialisation à un état passant ; Appliquer une tension de lecture commune sur le troisième nœud d’entrée/sortie (SL) pour charger simultanément : un premier circuit RC formé par le premier élément capacitif (C A ) et la première cellule mémoire résistive (MR A ) et un second circuit RC formé par le second élément capacitif (C B ) et la seconde cellule mémoire résistive (MR B ). Circuit mémoire (10) selon l’une quelconque des revendications de 1 à 11 dans lequel le circuit de détection (SENSE) comprend : un premier circuit de binarisation de la tension analogique au premier nœud d’entrée/sortie (Lect A ) ; un second circuit de binarisation de la tension analogique au second nœud d’entrée/sortie Lect B . Circuit mémoire (10) selon la revendication 12 dans lequel le circuit de détection (SENSE) comprend une cellule logique de type OU ayant une première entrée connectée à la sortie du premier circuit de binarisation, une seconde entrée connectée à la sortie du second circuit de binarisation et une sortie pour générer le signal indicateur d’achèvement (s1) de l’opération de comparaison. Circuit mémoire (10) selon la revendication 12 dans lequel le circuit de détection (SENSE) comprend en outre : une cellule logique de type ET ayant une première entrée connectée à la sortie du premier circuit de binarisation, une seconde entrée connectée à la sortie du second circuit de binarisation et une sortie pour générer le signal indicateur d’achèvement (s1) de l’opération de comparaison. une cellule logique de type OU ayant une première entrée connectée à la sortie du premier circuit de binarisation, une seconde entrée connectée à la sortie du second circuit de binarisation et une sortie pour générer un signal indicateur du déclenchement (s3) de l’opération d’intégration. Circuit mémoire (10) selon l’une quelconque des revendications 1 à 6 dans lequel le circuit de détection (SENSE) comprend: un miroir de courant (MC) ayant une première branche connectée au premier nœud d’entrée/sortie (Lect A ) et une seconde branche connectée au second nœud d’entrée/sortie (Lect B ) ; un comparateur (COMP) ayant une première entrée connectée au premier nœud d’entrée/sortie (Lect A ) et une seconde entrée connectée au second nœud d’entrée/sortie (Lect B ) ; le comparateur (COMP) présentant une vitesse de commutation supérieure à 10 ns.