FR 3161303 A1 20251017 FR 2403832 A 20240412 Une RAM résistive (MEM) ayant une architecture à ligne de source partagée, comprend un réseau (ARR) de cellules mémoires (BC, BC0, BC1, BC2, BC3), chacune des cellules mémoires comprenant une résistance ReRAM (Var R ), le réseau (ARR) comprenant : une première colonne de cellules mémoires (BC0) comprenant une première ligne de bits (BL0) et une ligne de source (SL0), et une deuxième colonne de cellules mémoires (BC1) comprenant une deuxième ligne de bits (BL1) et la ligne de source (SL0), la RAM résistive étant configurée pour, pendant une opération de programmation (SET) ou de réinitialisation (RESET) d'une cellule mémoire (BC0) de la première colonne, ouvrir un chemin de courant (Tr2, Tr5, Tr8, Tr11) entre la ligne de source (SL0) et la deuxième ligne de bits (BL1) de manière à contourner une cellule mémoire (BC1) de la deuxième colonne partageant une ligne de mot (WL) avec la cellule mémoire (BC0) de la première colonne. Figure à publier avec l’abrégé : Fig. 7 Mémoire résistive à accès aléatoire avec courant perturbateur réduit dans une architecture à cellule mémoire à ligne de source partagée DOMAINE DE L'INVENTION Le domaine technique de l'invention est celui de la mémoire résistive à accès aléatoire (ReRAM) ou RAM résistive, qui comprennent un élément dont l'état résistif définit un bit d'information. CONTEXTE DE L'INVENTION Les mémoires non volatiles (NVM) représentent un type de mémoire informatique capable de conserver des informations même lorsque sa source d'alimentation est éteinte. Parmi les exemples de mémoire non volatile, on peut citer la mémoire morte (ROM), la ROM effaçable (EPROM), la mémoire flash, la mémoire vive ferroélectrique (FRAM), la mémoire vive magnétorésistive (MRAM), la mémoire à changement de phase (PCM) ou la mémoire résistive à accès aléatoire (ReRAM). Cette dernière, la ReRAM, fonctionne typiquement en modifiant la résistance électrique d'une couche de matériau diélectrique à l'état solide comprise entre deux électrodes. Une telle structure constitue un élément de mémoire. Le matériau diélectrique à l'état solide peut être, par exemple, un chalcogénure, une pérovskite ou un oxyde d'un métal de transition tel que l'oxyde de hafnium (HfOx). Une mémoire est constituée d'un réseau de tels éléments de mémoire, chacun formant le cœur d'une cellule mémoire. Plus précisément, au cours d'une opération de programmation, ou « set operation » en terminologie anglaise, l'application d'un courant électrique défini et d'un champ électrique associé dans une première direction entre les deux électrodes d'une cellule mémoire donnée peut conduire à la formation d'un filament électriquement conducteur dans une couche par ailleurs électriquement résistive, en raison de la formation et de la diffusion de paires d'ions oxygène et de lacunes d'oxygène dans le volume du matériau diélectrique. La cellule mémoire est alors placée dans un état dit de faible résistance ou LRS. Plus le courant de programmation est élevé, plus le filament est volumineux et plus la résistance de la cellule mémoire est faible. Inversement, lors d'une opération de réinitialisation, un courant électrique de réinitialisation circulant entre les deux électrodes dans une seconde direction, opposée à la première direction, peut perturber, ou dissoudre, le filament électriquement conducteur créé lors de l'opération de programmation, augmentant ainsi la résistance électrique de la cellule mémoire. La cellule mémoire est alors placée dans un état dit de haute résistance ou HRS. Chacun des états LRS et HRS peut être associé à une valeur binaire d'une mémoire numérique. Lors d'une opération de lecture, un courant de lecture, d'intensité inférieure au courant de programmation et au courant de lecture, passe entre les deux électrodes pour évaluer l'état résistif de la cellule mémoire, et donc la valeur binaire associée. Les opérations de programmation, de réinitialisation et de lecture peuvent être appliquées aux cellules mémoires intégrées dans un réseau ARR d'une mémoire MEM de type RAM résistive. La FIG. 1 illustre une structure de base conventionnelle d'une mémoire résistive. Une telle mémoire est décrite par exemple dans le brevet US11735260B2. Chaque cellule mémoire BC du réseau ARR comprend une résistance ReRAM Var R constituée d'une paire d'électrodes EL1 et EL2 prenant en sandwich, par exemple, une couche d'oxyde OL, et un transistor de sélection Sel Tr ayant une source et un drain connectés en série avec la résistance ReRAM. Un réseau ARR de cellules mémoires comprend des colonnes et des rangées de cellules mémoires. Chaque colonne comprend (i) une ligne de bits BL connectée à une source et à un drain du transistor Sel Tr à travers la résistance ReRAM Var R pour chacune des cellules mémoires de la colonne et (ii) une ligne de source SL, ou « source line » en terminologie anglaise, qui est connectée à la ligne de bits BL à travers la source et le drain du transistor SelTr et la résistance ReRAM Var R . Une ligne de bits est désignée par « bit line » en terminologie anglaise. Chaque rangée de cellules mémoires comprend une ligne de mot WL, ou « word line » en terminologie anglaise, qui est connectée à la grille du transistor de sélection Sel Tr pour chacune des cellules mémoires de la rangée. Les lignes de bits BL et les lignes de source SL sont chacune connectées à un circuit multiplexeur de colonnes SL/BL-Mux et contrôlées par celui-ci. Les lignes de mots WL sont chacune connectées à un circuit pilote de lignes WL-Drv et contrôlées par celui-ci. Dans la FIG. 1 (A), chaque intersection entre une ligne de mot WL et une ligne de bits BL correspond à une cellule mémoire BC. La FIG. 1 (C) illustre deux cellules mémoires adjacentes BC1 et BC2 appartenant à une même rangée et donc connectées à une même ligne de mot WL. Le tableau Tab1 indique les tensions généralement utilisées pour les opérations programmation, de réinitialisation et de lecture d'une mémoire résistive réalisée au moyen d'un processus de fabrication de semi-conducteurs de 130 nm. Fonctionnement Ligne de bits Ligne de source Ligne de mot Programmation Tension haute - 2V Gnd Tension haute - 2V Réinitialisation Gnd Tension haute - 2V Tension haute - 2V Lecture Tension basse - 0,2V Gnd Tension nominale - 1,5V Tab. 1 Dans la structure illustrée par la FIG. 1 , les deux cellules mémoires BC1 et BC2 sont connectées à l'une des deux lignes de bits BL1 et BL2 et à l'une des deux lignes sources SL1 et SL2. Un paramètre important dans la conception d'un dispositif de mémoire est la surface occupée par une seule cellule mémoire : plus cette surface est petite, plus la densité de la mémoire est élevée et plus le coût et la taille d'une mémoire d'une capacité donnée sont faibles. La FIG. 2 illustre une solution permettant d'augmenter la densité de la mémoire ReRAM. Le principe consiste à faire en sorte que deux cellules mémoires adjacentes d'une rangée donnée partagent une ligne de source unique. De cette manière, le nombre de lignes de source peut être divisé par deux et il est possible de réduire la surface totale occupée par la mémoire, toutes les autres contraintes de conception étant égales. La FIG. 2 (A) illustre une vue d'ensemble de la mémoire MEM de la FIG. 1 à laquelle le principe du partage des lignes de source a été appliqué. La FIG. 2 (B) illustre un groupe BC0/1 de deux cellules mémoires BC0 et BC1 qui partagent désormais une même ligne de source SL0 et qui sont chacune connectées à une ligne de bits respective, les lignes de bits BL0 et BL1, toutes les autres descriptions concernant les structures de la FIG. 1 s'appliquant également à la FIG. 2 . Une telle structure est mentionnée dans le brevet EP1424697B1. Dans une telle configuration, deux cellules mémoires adjacentes partageant une même ligne de source sont susceptibles de s'influencer mutuellement. Ceci est d'autant plus vrai que les filaments formés lors des opérations de programmation des cellules mémoires sont de nature stochastique. Autrement dit, les caractéristiques des cellules mémoires s'étendent sur des plages. Dans ce contexte, la FIG. 16 illustre les résistances d'une collection de cellules mémoires d'un même réseau. Les figures 16(A) et (B) illustrent la probabilité Pr des valeurs de résistance R(Ω) d'une cellule mémoire dans un cas idéal et dans un cas plus réaliste, respectivement. Dans le cas idéal, seules deux valeurs sont possibles, la résistance de l'état de faible résistance LRS et la résistance de l'état de forte résistance HRS. Dans ce modèle idéal, seuls ces deux états sont accessibles à la cellule mémoire, et chacun a une valeur de résistance unique et bien définie. Toutefois, dans la pratique, les valeurs de résistance s'étendent sur des plages qui peuvent chacune être décrites comme une densité de probabilité ayant la forme d'un pic centré sur une valeur donnée (V 0_LRS et V 0_HRS pour les deux états LRS et HRS, respectivement) et présentant un écart type σ (répartitions similaires pour LRS et HRS dans cet exemple, pour simplifier l'explication), comme illustré par la FIG. 16 (B). Nous constatons que les deux états LRS et HRS peuvent en fait être proches l'un de l'autre, les distributions de ces deux états pouvant même se chevaucher. Dans certaines circonstances, il peut devenir difficile de déterminer si une première cellule mémoire donnée se trouve dans l'état LRS ou dans l'état HRS. Cela est particulièrement vrai pour l'architecture à ligne de source partagée, étant donné que cette première cellule mémoire peut être influencée par une deuxième cellule partageant une ligne de source commune avec la première. En effet, l'état de la première cellule mémoire peut progressivement s'écarter de celui qui a été écrit (programmé ou réinitialisé) initialement en raison de l'impact du courant utilisé pour programmer ou réinitialiser la deuxième. Il est donc nécessaire d'améliorer les mémoires ReRAM qui utilisent une architecture à ligne de source partagée. OBJET DE L'INVENTION Dans le contexte décrit ci-dessus, les inventeurs proposent de limiter l'impact des opérations de programmation et de réinitialisation d'une première cellule mémoire sur une deuxième cellule mémoire qui partage une ligne de source avec la première cellule mémoire. A cet effet, un premier aspect de l'invention concerne une RAM résistive ayant une architecture à ligne de source partagée, comprenant un réseau de cellules mémoires, un circuit multiplexeur et un circuit pilote, chacune des cellules mémoires comprenant une résistance ReRAM et un transistor de sélection connecté à la résistance ReRAM, le réseau comprenant : une première colonne de cellules mémoires comprenant une première ligne de bits et une ligne de source, chacune connectées au circuit multiplexeur, la ligne de source étant connectée à la première ligne de bits dans chacune des cellules mémoires de la première colonne par l'intermédiaire des résistances ReRAM et des transistors de sélection respectifs ; une deuxième colonne de cellules mémoires comprenant une deuxième ligne de bits et la ligne de source, chacune connectées au circuit multiplexeur, la ligne de source étant connectée à la deuxième ligne de bits dans chacune des cellules mémoires de la deuxième colonne par l'intermédiaire des résistances ReRAM et des transistors de sélection respectifs, une rangée donnée de cellules mémoires comprenant une ligne de mot reliant les grilles des transistors de sélection d'une cellule mémoire donnée de la première colonne et d'une cellule mémoire donnée de la deuxième colonne au circuit de commande, la RAM résistive est configurée pour, pendant une opération de programmation ou de réinitialisation de la cellule mémoire donnée de la première colonne, ouvrir un chemin de courant entre la ligne à une source et la deuxième ligne de bits de manière à contourner la cellule mémoire donnée de la deuxième colonne. Dans une RAM résistive selon l'invention, configurée pour ouvrir un chemin de courant entre la ligne de source commune partagée par une première colonne et une deuxième colonne de cellules mémoires, et la ligne de bits d'une cellule mémoire de la deuxième colonne lorsqu'une cellule mémoire de la première colonne doit être programmée ou réinitialisée, les courants perturbateurs susceptibles de circuler dans la cellule mémoire de la deuxième colonne sont réduits en intensité et en durée, de sorte que le taux d'erreur binaire et la dégradation de la rétention de la RAM résistive sont avantageusement réduits. Selon d'autres caractéristiques non limitatives du premier aspect de l'invention, soit pris isolément, soit dans toute combinaison techniquement possible : - la RAM résistive peut en outre comprendre : un premier transistor supplémentaire connecté entre la première ligne de bits et la ligne de source ; et un deuxième transistor supplémentaire connecté entre la ligne de source et la deuxième ligne de bits, le réseau pouvant être interposé entre le circuit multiplexeur et chacun du premier transistor supplémentaire et du deuxième transistor supplémentaire, le deuxième transistor supplémentaire pouvant constituer une partie du chemin de courant entre la ligne de source et la deuxième ligne de bits ; - le premier transistor supplémentaire et le second transistor supplémentaire peuvent être des transistors de type n, et la RAM résistive peut être configurée pour ouvrir le chemin de courant entre la ligne de source et la deuxième ligne de bits pendant l'opération de programmation ; - une grille du premier transistor supplémentaire peut être connectée à la deuxième ligne de bits et une grille du deuxième transistor supplémentaire peut être connectée à la première ligne de bits, une source ou un drain du premier transistor supplémentaire peut être connecté à une source ou un drain du deuxième transistor supplémentaire à un premier nœud, la RAM résistive peut en outre comprendre un troisième transistor supplémentaire connectant le premier nœud à la ligne de source, la RAM résistive peut être configurée pour activer le troisième transistor supplémentaire pendant une opération de programmation et pour désactiver le troisième transistor supplémentaire pendant une opération de réinitialisation ; - le premier transistor supplémentaire et le second transistor supplémentaire sont des transistors de type p, et la RAM résistive est configurée pour ouvrir le chemin de courant entre la ligne de source et la deuxième ligne de bits pendant l'opération de réinitialisation ; - une grille du premier transistor supplémentaire peut être connectée à la deuxième ligne de bits et une grille du deuxième transistor supplémentaire peut être connectée à la première ligne de bits, une source ou un drain du premier transistor supplémentaire peut être connecté à une source ou un drain du deuxième transistor supplémentaire à un premier nœud, la RAM résistive peut en outre comprendre un troisième transistor supplémentaire connectant le premier nœud à la ligne de source, la RAM résistive étant configurée pour activer le troisième transistor supplémentaire pendant une opération de réinitialisation et pour désactiver le troisième transistor supplémentaire pendant une opération de programmation ; - la RAM résistive peut en outre comprendre : un premier transistor supplémentaire connecté entre la première ligne de bits et la ligne de source ; et un deuxième transistor supplémentaire connecté entre la ligne de source et la deuxième ligne de bits, le premier transistor supplémentaire et le deuxième transistor supplémentaire pouvant être interposés entre le réseau et le circuit multiplexeur, le deuxième transistor supplémentaire pouvant constituer une partie du chemin de courant entre la ligne de source et la deuxième ligne de bits ; - le premier transistor supplémentaire et le second transistor supplémentaire peuvent être des transistors de type n, et la RAM résistive peut être configurée pour ouvrir le chemin de courant entre la ligne de source et la deuxième ligne de bits pendant l'opération de programmation ; - une grille du premier transistor supplémentaire peut être connectée à la deuxième ligne de bits et une grille du deuxième transistor supplémentaire peut être connectée à la première ligne de bits, une source ou un drain du premier transistor supplémentaire peut être connecté à une source ou un drain du deuxième transistor supplémentaire à un deuxième nœud, la RAM résistive peut en outre comprendre un troisième transistor supplémentaire connectant le deuxième nœud à la ligne de source, la RAM résistive peut être configurée pour activer le troisième transistor supplémentaire pendant une opération de programmation et pour désactiver le troisième transistor supplémentaire pendant une opération de réinitialisation ; - le premier transistor supplémentaire et le second transistor supplémentaire peuvent être des transistors de type p, et la RAM résistive peut être configurée pour ouvrir le chemin de courant entre la ligne de source et la deuxième ligne de bits pendant l'opération de réinitialisation ; - une grille du premier transistor supplémentaire peut être connectée à la deuxième ligne de bits et une grille du deuxième transistor supplémentaire peut être connectée à la première ligne de bits, une source ou un drain du premier transistor supplémentaire peut être connecté à une source ou un drain du deuxième transistor supplémentaire à un deuxième nœud, la RAM résistive peut en outre comprendre un troisième transistor supplémentaire connectant le deuxième nœud à la ligne de source, la RAM résistive peut être configurée pour activer le troisième transistor supplémentaire pendant une opération de réinitialisation et pour désactiver le troisième transistor supplémentaire pendant une opération de programmation ; - la RAM résistive peut en outre être configurée pour, lors de l'opération de réinitialisation de l'une des cellules mémoires de la première colonne, charger la ligne de source et la deuxième ligne de bits de l'une des cellules mémoires de la deuxième colonne avant de charger la ligne de mot de la rangée donnée. L'invention s'étend à un système embarqué comprenant la RAM résistive selon le premier aspect de l'invention, connectée à un microprocesseur. De nombreuses autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description détaillée qui suit, considérée conjointement avec les dessins qui l'accompagnent, dans lesquels : FIG. 1 - La FIG. 1 illustre une architecture générique connue d'une mémoire à accès aléatoire RAM résistive ; FIG. 2 - La FIG. 2 illustre une RAM résistive utilisant une architecture avec une ligne de source partagée entre deux colonnes d'un réseau de cellules mémoires ; FIG. 3 - La FIG. 3 illustre une configuration de la RAM résistive de la FIG. 2 ; FIG. 4 - La FIG. 4 illustre l'apparition d'un courant perturbateur lors d'une opération de programmation dans la mémoire de la FIG. 3 ; FIG. 5 - La FIG. 5 illustre un courant perturbateur apparaissant lors d'une opération de programmation sur une cellule mémoire de la mémoire de la FIG. 4 ; FIG. 6 - La FIG. 6 illustre une mise en œuvre spécifique de la première variante de la FIG. 7 ; FIG. 7 - La FIG. 7 illustre une première variante visant à réduire le courant perturbateur d'une opération de programmation ; FIG. 8 - La FIG. 8 illustre une deuxième variante permettant de réduire le courant perturbateur d'une opération de programmation ; FIG. 9 - La FIG. 9 illustre une mise en œuvre spécifique de la deuxième variante de la FIG. 8 ; FIG. 10 - La FIG. 10 illustre l'apparition d'un courant perturbateur d'une opération de réinitialisation de la mémoire de la FIG. 3 ; FIG. 11 - La FIG. 11 illustre un courant perturbateur apparaissant lors d'une opération de réinitialisation d'une cellule mémoire de la mémoire de la FIG. 10 ; FIG. 12 - La FIG. 12 illustre une première variante permettant de réduire le courant perturbateur d'une opération de réinitialisation ; FIG. 13 - La FIG. 13 illustre une deuxième variante permettant de réduire le courant perturbateur d'une opération de réinitialisation ; FIG. 14 - La FIG. 14 illustre une mise en œuvre spécifique de la première variante de la FIG. 12 ; FIG. 15 - La FIG. 15 est une mise en œuvre spécifique de la deuxième variante de la FIG. 13 ; FIG. 16 - La FIG. 16 illustre la répartition des résistivités des cellules mémoires d'une mémoire résistive ; FIG. 17 - La FIG. 17 illustre des représentations de transistors ; FIG. 18 - La FIG. 18 représente les chronogrammes de deux méthodes différentes de contrôle d'une cellule mémoire ; et FIG. 19 - La FIG. 19 illustre un système embarqué intégrant une RAM résistive. DESCRIPTION DETAILLEE D' UN PREMIER MODE DE REALISATION DE L'INVENTION Le comportement de la mémoire résistive MEM de la FIG. 2 , qui a une structure à ligne de source partagée, pendant une opération de programmation SET, est expliqué en détail ci-dessous. La FIG. 3 représente une mise en œuvre schématique de la mémoire illustrée par la FIG. 2 . Seuls les éléments pertinents pour les explications suivantes sont représentés sur la FIG. 3 , qui comprend le réseau ARR, quatre colonnes de cellules mémoires comprenant les cellules mémoires respectives BC0, BC1, BC2 et BC3, et le circuit multiplexeur SL/BL-Mux auquel les lignes de source et les lignes de bits sont connectées. Les cellules mémoires BC0 connectées à la ligne de bits BL0 partagent une ligne de source commune SL0 avec les cellules mémoires BC1 connectées à la ligne de bits BL1. De même, les cellules mémoires BC2 connectées à la ligne de bits BL2 partagent une ligne de source commune SL1 avec les cellules mémoires BC3 connectées à la ligne de bits BL3. Il faut comprendre que le réseau ARR de cellules mémoires est constitué de telles paires de colonnes de cellules mémoires, chaque colonne d'une paire donnée partageant une ligne de source commune. Dans cet exemple, la mémoire comprend n rangées de cellules mémoires numérotées de 1 à n, la rangée la plus proche du circuit multiplexeur étant la 1 ère rangée Row 1 et la rangée la plus éloignée du circuit multiplexeur étant la n ième rangée Row n . La FIG. 3 montre que les lignes de bits et les lignes de source s'étendent sur une longueur L du circuit multiplexeur SL/BL-Mux aux cellules mémoires de la n ième rangée Row n . En pratique, ces lignes présentent une résistance électrique importante R entre le circuit multiplexeur et les cellules mémoires de la n ième rangée Row n . La FIG. 4 est une version simplifiée de la FIG. 3 , où seule la n ième rangée est représentée, ainsi que la résistance électrique R formée par la ligne de source SL0. La première cellule mémoire BC0 est connectée à la ligne de bits BL0 à un nœud N BL0 et à la ligne de source SL0 à un nœud N SL0 , et la deuxième cellule mémoire BC1 est connectée à la ligne de source SL0 au nœud N SL0 et à la ligne de bits BL1 à un nœud N BL1 . Les lignes de bits sont connectées à une ligne de potentiel de ligne de bits BLPot .Line par l'intermédiaire des transistors respectifs BL-Dec Tr dans le circuit multiplexeur SL/BL-Mux. De même, les lignes de source sont connectées à une ligne de potentiel de ligne de source SLPot .Line via les transistors respectifs SL-Dec Tr dans le circuit multiplexeur SL/BL-Mux. La FIG. 4 illustre plus particulièrement la situation électrique du réseau pendant une opération de programmation SET de la cellule mémoire BC0 de la première rangée. Pendant l'opération de programmation de la ligne de bits BC0, une tension haute (non représentée) est appliquée à la ligne de mot WL connectée au transistor de sélection Sel Tr de la cellule mémoire BC0 de manière à activer le transistor, une tension haute V Hi est appliquée au nœud N BL0 au moyen de la ligne de potentiel BLPot .Line et les transistors respectifs BL-Dec Tr étant activés, une tension basse V Lo est appliquée au nœud N SL0 au moyen de la ligne de potentiel SLPot .Line et des transistors respectifs SL-Dec Tr , et les autres lignes de source et de bits, BL1, BL2, SL1 et BL3 dans la FIG. 4 , sont flottantes, leurs connexions aux lignes de potentiel BLPot .Line et SLPot .Line étant coupées du fait que leurs transistors respectifs BL-Dec Tr SL-Dec Tr sont désactivés. Le nœud N BL1 , situé sur la ligne de bits BL1, est également flottant. Un courant d'écriture directe I W passe de la ligne de potentiel de la ligne de bits BLPot .Line à la ligne de potentiel de la ligne de source SLPot .line à travers la cellule mémoire BC0, et donc à travers la résistance ReRAM de la cellule mémoire BC0, de manière à former un filament dans la couche diélectrique OL et à placer l'état de la cellule mémoire BC0 dans l'état de faible résistance LRS. Le courant I W traverse également la ligne de bits BL0 et la ligne de source SL0. Dans cette situation, un potentiel V R apparaît au nœud N SL0 en raison d'une chute de tension à travers la résistance R. Par conséquent, et puisque la ligne de bits BL1 a une capacité non négligeable, et que le transistor de sélection de la cellule mémoire BC1 est activé parce qu'il partage la même ligne de mot WL avec la cellule mémoire BC0, un courant transitoire I Tr traverse la cellule mémoire BC1 jusqu'à ce que le condensateur C associé à la ligne de bits BL1 soit chargé et que le potentiel V R apparaisse au nœud N BL1 . Les valeurs typiques des potentiels V Hi , V Lo et V R sont 2,4V, 0,1V et 0,8V. Bien entendu, en fonction des circuits logiques utilisés ou des composants parasites RC entre le potentiel de la ligne de source et la masse, d'autres valeurs sont possibles, plus basses ou plus élevées. Avec les valeurs mentionnées ci-dessus, un profil typique du courant I Tr est représenté à la FIG. 5 . Après un pic initial, il diminue rapidement jusqu'à 0 lorsque le condensateur C est chargé et que le potentiel du nœud N BL1 devient égal au potentiel du nœud N SL0 . Un tel courant transitoire et indésirable I Tr est également appelé "courant perturbateur". En effet, ce courant peut perturber, c'est-à-dire modifier de manière incontrôlée, l'état de la cellule mémoire BC1 de la deuxième colonne. En pratique, bien que le courant transitoire soit court et de faible intensité par rapport au courant d'écriture I W , l'effet sur l'état de la cellule mémoire BC1 est cumulatif. L'explication ci-dessus a pris la n ième rangée de la cellule mémoire comme exemple de la situation la plus défavorable avec la valeur de résistance la plus élevée pour la résistance R, mais il faut comprendre que le courant perturbateur apparaît également dans les autres rangées, même si la gravité de l'influence du courant perturbateur dépend de leur emplacement dans le réseau, en particulier de leur distance par rapport au circuit multiplexeur SL/LB-Mux. À l'échelle de l'ensemble du réseau ARR d'une mémoire typique et en tenant compte en outre de la variabilité des caractéristiques des résistances ReRAM VarR, ce courant perturbateur devient un véritable problème auquel il faut s'attaquer. Programmation - Réduction du courant perturbateur - Variante 1 La FIG. 7 illustre une première solution pour réduire le courant transitoire perturbateur I Tr survenant pendant une opération de programmation d'une cellule mémoire BC0 de la première colonne. Cette solution consiste à ajouter des transistors à la mémoire illustrée par les figures 3 et 4 : un transistor Tr 1 reliant la ligne de bits BL0 à un nœud N T op connecté à la ligne de source SL0, et un transistor Tr 2 reliant le nœud N T op à la ligne de bits BL1. Autrement dit, une source ou un drain du transistor Tr 1 est connecté à une source ou un drain du transistor Tr 2 au nœud N Top . Le réseau ARR de cellules mémoires est interposé entre le circuit multiplexeur SL/BL-Mux et chacun des transistors Tr 1 et Tr 2 , de sorte que ces transistors se trouvent du côté du réseau opposé au circuit multiplexeur SL/BL-Mux et à proximité de la première rangée Row 1 de cellules mémoires. Cette première solution est décrite comme "Top-assist", car les éléments de circuit utilisés pour réduire le courant perturbateur se trouvent au-dessus du réseau dans une représentation conventionnelle telle que celle de la FIG. 7 . La mémoire MEM intégrant les transistors Tr 1 et Tr 2 est configurée de manière à ce que, lors d'une opération de programmation de la cellule mémoire BC0, le transistor Tr 1 soit désactivé et le transistor Tr 2 soit activé. Ensuite, non seulement le courant transitoire I Tr mais aussi un courant de shunt I sh chargent le condensateur C formé par la ligne de bits BL1 jusqu'à ce que le potentiel V R soit atteint au nœud N BL1 , de sorte que le courant transitoire I Tr est réduit en intensité et en durée. Autrement dit, le transistor Tr 2 permet de contourner, au moins partiellement, la cellule mémoire BC1 pour charger le condensateur C, de sorte que le courant perturbateur indiqué comme le courant transitoire I Tr est réduit. Comme le courant transitoire est réduit, son influence sur la cellule mémoire BC1 est avantageusement réduite, et la fiabilité de la mémoire en termes de taux d'erreur binaire et de dégradation de la rétention est avantageusement améliorée. Les transistors Tr 1 et Tr 2 peuvent être contrôlés de manière conventionnelle, par exemple au moyen d'un décodeur ou d'un multiplexeur effectuant le décodage de l'adresse de la cellule mémoire, de la même manière que les lignes de bits et les lignes de source sont contrôlées. Cela peut se faire, par exemple, en connectant les grilles des transistors Tr 1 et Tr 2 au multiplexeur SL/BL-Mux. Toutefois, étant donné que les transistors Tr1 et Tr2 se trouvent sur du côté du réseau ARR opposé au multiplexeur, cette solution nécessite une grande surface dans la mémoire. En revanche, la FIG. 6 illustre une mise en œuvre qui présente l'avantage de ne nécessiter qu'une petite surface. Comme l'illustre la FIG. 6 , la grille du transistor Tr 1 est connectée à la ligne de bits BL1 et, inversement, la grille du transistor Tr 2 est connectée à la ligne de bits BL0. De cette manière, lorsque la cellule mémoire BC0 est sélectionnée pour une opération de programmation, le transistor Tr 2 est activé, car la tension de BL0 est supérieure à la somme de la tension de BL1 et de la tension de seuil du transistor Tr2, et le transistor Tr 1 est désactivé, car la tension de BL1 est toujours inférieur ou égal à la tension de SL0 de sorte que la tension grille-source de Tr1 est inférieure à la tension de seuil de Tr 1 , comme prévu. En outre, un transistor Tr 0 est connecté entre le nœud N T op et la ligne de source SL0. La mémoire MEM est configurée pour activer le transistor Tr 0 en appliquant une tension haute V Hi à sa grille lors d'une opération de programmation SET, afin de permettre à la mémoire de fonctionner comme expliqué pour la mémoire illustrée par la FIG. 7 . Inversement, lors d'une opération de réinitialisation RESET, une faible tension est appliquée à ce troisième transistor, de manière à le désactiver pour éviter de court-circuiter la cellule sélectionnée BC0 par l'intermédiaire du transistor Tr 1 . La description ci-dessus s'applique aux colonnes de cellules mémoires BC0 et BC1 qui sont concernées par l'opération d'activation d'une cellule mémoire BC0, mais il faut comprendre que chaque paire de colonnes de cellules mémoires partageant une même ligne de source possède les transistors Tr 1 , Tr 2 et, lorsque la mise en œuvre de la FIG. 6 est employée, le transistor Tr 0 . Lorsqu'une colonne n'est pas concernée par la cellule mémoire à contrôler, les transistors Tr 1 , Tr 2 et le transistor optionnel Tr 0 restent désactivés, comme l'illustrent les colonnes de cellules mémoires BC2 et BC3 de la FIG. 7 . Programmation - Réduction du courant perturbateur - Variante 2 La FIG. 8 illustre une deuxième solution pour réduire le courant transitoire perturbateur I Tr survenant pendant une opération de programmation d'une cellule mémoire BC0 de la première colonne. Cette solution consiste à ajouter de nouveaux transistors à la mémoire illustrée par les figures 3 et 4 : un transistor Tr 4 reliant la ligne de bits BL0 à un nœud N Bot de la ligne de source SL0, et un transistor Tr 5 reliant le nœud N Bot à la ligne de bits BL1. Autrement dit, une source ou un drain du transistor Tr 4 est connecté à une source ou un drain du transistor Tr 5 au nœud N Bot . Les transistors Tr 4 et Tr 5 sont interposés entre le circuit multiplexeur SL/BL-Mux et le réseau ARR de cellules mémoires, de sorte que ces transistors se trouvent du côté du réseau proche du circuit multiplexeur SL/BL-Mux et proche de la 1 ère rangée Row 1 de cellules mémoires. Cette deuxième solution est décrite comme "Bottom-assist", car les éléments de circuit utilisés pour réduire le courant perturbateur se trouvent au-dessous du réseau dans une représentation conventionnelle telle que celle de la FIG. 8 . La mémoire MEM intégrant les transistors Tr 4 et Tr 5 est configurée de telle sorte que, lors d'une opération de programmation, le transistor Tr 4 est désactivé et le transistor Tr 5 est activé. Ensuite, non seulement le courant transitoire perturbateur I Tr mais aussi un courant de shunt I Sh chargent le condensateur formé par la ligne de bits BL1 jusqu'à ce que le potentiel V R soit atteint au nœud N BL1 , de sorte que le courant transitoire perturbateur I Tr est réduit en intensité et en durée. Autrement dit, le transistor Tr 5 permet de contourner, au moins partiellement, la cellule mémoire BC1 pour charger le condensateur C, de sorte que le courant perturbateur indiqué comme le courant transitoire I Tr est réduit. Comme le courant transitoire est réduit, son influence sur la cellule mémoire BC1 est avantageusement réduite, et la fiabilité de la mémoire en termes de taux d'erreur binaire et de dégradation de la rétention est avantageusement améliorée. Il convient toutefois de noter que, dans cette deuxième variante, un courant continu I DC peut circuler dans la cellule mémoire non sélectionnée BC1, car un chemin parallèle est créé entre la ligne de source SL0 et la ligne au potentiel V Lo par l'intermédiaire du transistor Tr 5 . Le courant continu I DC dépend de la résistance de la ligne de bits BL1. Dans la pratique, ce courant est relativement faible et n'a pas d'impact significatif. Les transistors Tr 4 et Tr 5 peuvent être commandés de manière conventionnelle, par exemple au moyen d'un décodeur ou d'un multiplexeur, de la même manière que les lignes de bits et les lignes de sources sont commandées. Étant donné que les transistors Tr 4 et Tr 5 sont, dans cette deuxième variante, à proximité du multiplexeur SL/BL-Mux, il peut être avantageux de commander leurs grilles respectives au moyen de ce circuit multiplexeur, ce qui ne nécessiterait pas une grande surface dans la mémoire. La FIG. 9 illustre toutefois une autre variante de réalisation. Comme l'illustre la FIG. 9 , la ligne de source SL0 est toujours directement connectée au multiplexeur SL/BL-Mux, la grille du transistor Tr 4 est connectée à la ligne de bits BL1 et, inversement, la grille du transistor Tr 5 est connectée à la ligne de bits BL0. De cette manière, lorsque la cellule mémoire BC0 est connectée pour une opération de programmation, le transistor Tr 5 est activé et le transistor Tr 4 est désactivé, comme prévu. En outre, un transistor Tr 3 relie le nœud N Bot à la ligne de source SL0. La mémoire MEM est configurée pour activer le transistor Tr 3 en appliquant une tension haute V Hi à sa grille lors d'une opération de programmation SET, afin de permettre à la mémoire de fonctionner comme expliqué pour la mémoire illustrée par la FIG. 8 . Inversement, lors d'une opération de réinitialisation RESET, une faible tension est appliquée à ce troisième transistor, de manière à le désactiver pour éviter de court-circuiter la cellule sélectionnée BL1 par l'intermédiaire du transistor Tr 4 . La description ci-dessus s'applique aux colonnes de cellules mémoires BC0 et BC1 qui sont concernées par l'opération d'activation d'une cellule mémoire BC0, mais il faut comprendre que chaque paire de colonnes de cellules mémoires partageant une même ligne de source possède les transistors Tr 4 , Tr 5 et, lorsque la mise en œuvre de la FIG. 9 est employée, le transistor Tr 3 . Lorsqu'une colonne n'est pas concernée par la cellule mémoire à définir, les transistors Tr 4 , Tr 5 et le transistor optionnel Tr 3 peuvent rester désactivés, comme illustré avec les colonnes de cellules mémoires BC2 et BC3 dans la FIG. 8 . Cependant, quel que soit l'état de ces transistors, les connexions à BLPot .Line et SLPot .Line sont fermées et les lignes de bits et la ligne de source sont flottantes, sans que des courants potentiellement nuisibles ne circulent. Les transistors Sel T r et Tr 0 à Tr 5 sont de préférence des transistors de type n. DESCRIPTION DETAILLEE D'UN DEUXIEME MODE DE REALISATION DE L'INVENTION Les inventeurs ont analysé le comportement de la mémoire résistive MEM de la FIG. 2 , qui a une structure à ligne de source partagée, pendant une opération de réinitialisation RESET. La FIG. 10 est similaire à la FIG. 4 , à la différence qu'elle illustre plus spécifiquement la situation électrique du réseau pendant une opération de réinitialisation RESET de la cellule mémoire BC0 de la première rangée. Pendant l'opération de réinitialisation de la cellule mémoire BC0, une tension haute (non représentée) est appliquée à la ligne de mot WL connectée aux transistors de sélection de la première rangée de cellules mémoires, y compris le transistor de sélection Sel Tr de la cellule mémoire BC0 de manière à activer le transistor, une tension haute V Hi est appliquée au nœud N S L0 au moyen de la ligne de potentiel SLPot .Line et les transistors SL-Dec Tr respectifs sont activés, une tension basse V Lo est appliquée au nœud N B L0 au moyen de la ligne de potentiel BLPot .Line et les transistors BL-Dec Tr respectifs sont activés, et les autres lignes de source et lignes de bits, BL1, BL2, SL1 et BL3 dans la FIG. 4 , sont flottantes, leurs connexions aux lignes de potentiel BLPot. Line et SLPot .Line étant coupées du fait que leurs transistors respectifs BL-Dec Tr SL-Dec Tr sont désactivés. Le nœud N BL1 , situé sur la ligne de bits BL1, est également flottant. De préférence, avant d'être rendues flottantes, les autres lignes de source et lignes de bits, BL1, BL2, SL1 et BL3 sont déchargées en étant connectées à une ligne à faible potentiel telle qu'un potentiel de terre afin d'éviter tout courant parasite lorsque la ligne de mot est ouverte. Un courant d'écriture continu I W passe de la ligne de source SL0 à la ligne BL Pot .line à travers la cellule mémoire BC0, et donc à travers la résistance ReRAM de la cellule mémoire BC0, de manière à dissoudre un filament formé lors d'une opération de programmation dans la couche diélectrique OL et à réinitialiser l'état de la cellule mémoire BC0 dans l'état de haute résistance HRS. Dans cette situation, un courant transitoire I Tr traverse la cellule mémoire BC1 jusqu'à ce que le condensateur C soit chargé et que le potentiel V Hi apparaisse au nœud N BL1 . Les valeurs typiques du potentiel V Hi et du potentiel au nœud N BL0 sont respectivement de 2,4V et 0,1V. Avec de telles valeurs, un profil typique du courant I Tr est représenté à la FIG. 11 . Après un pic initial, il diminue rapidement jusqu'à 0 lorsque le condensateur C est chargée et que le potentiel du nœud N BL1 devient égal au potentiel du nœud N SL0 . Comparé au courant transitoire généré par une opération de programmation et illustré par la FIG. 5 , le courant transitoire généré par une opération de réinitialisation atteint une intensité plus élevée. En effet, le potentiel du nœud N SL0 qui génère le courant transitoire I Tr est plus élevé dans l'opération de réinitialisation, égal à la tension haute appliquée V Hi , alors qu'il n'est égal qu'à la chite de tension, inférieure à V Hi , de l'opération de programmation. En outre, plus la rangée d'une cellule mémoire est proche du multiplexeur, plus l'influence du courant transitoire est importante. En effet, compte tenu de la résistance électrique linéaire de la ligne SL0, plus une rangée est proche du multiplexeur, plus la tension sur la ligne SL0 est élevée et plus l'intensité du courant transitoire perturbateur généré en réponse à cette tension est importante. Comme dans le cas d'une opération de programmation décrite ci-dessus, le courant transitoire non désiré I Tr est un courant perturbateur qui pourrait modifier de manière incontrôlée l'état de la cellule mémoire BC1 de la deuxième colonne. En effet, bien que le courant transitoire soit court et de faible intensité par rapport au courant d'écriture I W , l'effet sur l'état de la cellule mémoire BC1 est cumulatif. À l'échelle de l'ensemble du réseau ARR d'une mémoire typique et en tenant compte en outre de la variabilité des caractéristiques des résistances ReRAM VarR, ce courant perturbateur devient un véritable problème auquel il faut s'attaquer. Réinitialisation - Réduction du courant perturbateur - Variante 1 La FIG. 12 illustre une première solution pour réduire le courant transitoire perturbateur I Tr survenant lors d'une opération de réinitialisation d'une cellule mémoire BC0 de la première colonne. Cette solution consiste à ajouter de nouveaux transistors à la mémoire illustrée par les figures 3 et 4 : un transistor Tr 7 reliant la ligne de bits BL0 au nœud N Top qui est lui-même connecté à la ligne de source SL0, et un transistor Tr 8 reliant le nœud N Top à la ligne de bits BL1. Autrement dit, une source ou un drain du transistor Tr 7 est connecté à une source ou un drain du transistor Tr 8 au nœud N Top . Le réseau ARR de cellules mémoires est interposé entre le circuit multiplexeur SL/BL-Mux et chacun des transistors Tr 7 et Tr 8 , de sorte que ces transistors se trouvent du côté du réseau opposé au circuit multiplexeur SL/BL-Mux et à proximité de la première rangée Row 1 de cellules mémoires. Cette première solution est décrite comme "Top-assist", car les éléments de circuit utilisés pour réduire le courant perturbateur se trouvent au-dessus du réseau dans une représentation conventionnelle comme celle de la FIG. 12 . La mémoire MEM intégrant les transistors Tr 7 et Tr 8 est configurée de telle sorte que, lors d'une opération de réinitialisation, le transistor Tr 7 est désactivé et le transistor Tr 8 est activé. Ensuite, non seulement le courant transitoire I Tr mais aussi un courant de shunt I sh chargent le condensateur C formé par la ligne de bits BL1 jusqu'à ce que le potentiel V Hi soit atteint au nœud N BL1 , de sorte que le courant transitoire I Tr est réduit en intensité et en durée. Autrement dit, le transistor Tr 8 permet de contourner, au moins partiellement, la cellule mémoire BC1 pour charger le condensateur C, de sorte que le courant perturbateur indiqué comme le courant transitoire I Tr est réduit. Comme le courant transitoire est réduit, son influence sur la cellule mémoire BC1 est avantageusement réduite, et la fiabilité de la mémoire en termes de taux d'erreur binaire et de dégradation de la rétention est avantageusement améliorée. Les transistors Tr 7 et Tr 8 peuvent être contrôlés de manière conventionnelle, par exemple au moyen d'un décodeur ou d'un multiplexeur effectuant le décodage de l'adresse de la cellule mémoire, de la même manière que les lignes de bits et les lignes de source sont contrôlées. Cela peut se faire, par exemple, en connectant les grilles des transistors Tr 7 et Tr 8 au circuit multiplexeur SL/BL-Mux. Toutefois, étant donné que les transistors Tr 7 et Tr 8 se trouvent sur du côté du réseau opposé au circuit multiplexeur, cette solution nécessite une grande surface dans la mémoire. En revanche, la FIG. 14 illustre une mise en œuvre qui présente l'avantage de ne nécessiter qu'une petite surface. Comme l'illustre la FIG. 14 , la grille du transistor Tr 7 est connectée à la ligne de bits BL1 et, inversement, la grille du transistor Tr 8 est connectée à la ligne de bits BL0. Ainsi, lorsque la cellule mémoire BC0 est sélectionnée pour une opération de réinitialisation, le transistor Tr 8 est activé et le transistor Tr 7 est désactivé, comme prévu. En outre, un transistor Tr 6 est connecté entre le nœud N Top et la ligne de source SL0. La mémoire MEM est configurée pour activer le transistor Tr 0 en appliquant une faible tension V Lo à sa grille lors d'une opération de réinitialisation RESET, afin de permettre à la mémoire de fonctionner comme expliqué pour la mémoire illustrée par la FIG. 12 . Inversement, lors d'une opération SET, une tension haute est appliquée à ce troisième transistor, de manière à le désactiver pour éviter de court-circuiter la cellule sélectionnée BL1 par l'intermédiaire du transistor Tr 7 . Réinitialisation - Réduction du courant perturbateur - Variante 2 La FIG. 13 illustre une deuxième solution pour réduire le courant transitoire perturbateur I Tr survenant lors d'une opération de réinitialisation d'une cellule mémoire BC0 de la première colonne. Cette solution consiste à ajouter des transistors à la mémoire illustrée par les figures 3 et 4 : un transistor Tr 10 reliant la ligne de bits BL0 au nœud N Bot de la ligne de source SL0, et un transistor Tr 11 reliant le nœud N Bot à la ligne de bits BL1. Autrement dit, une source ou un drain du transistor Tr 10 est connecté à une source ou un drain du transistor Tr 11 au nœud N Bot . Les transistors Tr 10 et Tr 11 sont interposés entre le circuit multiplexeur SL/BL-Mux et le réseau ARR de cellules mémoires, de sorte que ces transistors se trouvent du côté du réseau proche du circuit multiplexeur SL/BL-Mux et proche de la 1 ère rangée Row 1 de cellules mémoires. Cette deuxième solution est décrite comme "Bottom-assist", car les éléments de circuit utilisés pour réduire le courant perturbateur se trouvent au-dessous du réseau dans une représentation conventionnelle telle que celle de la FIG. 13 . La mémoire MEM intégrant les transistors Tr 10 et Tr 11 est configurée de telle sorte que, lors d'une opération de réinitialisation, le transistor Tr 10 est désactivé et le transistor Tr 11 est activé. Ensuite, non seulement le courant transitoire I Tr mais aussi un courant de shunt I Sh chargent le condensateur formé par la ligne de bits BL1 jusqu'à ce que le potentiel V Hi soit atteint au nœud N BL1 , de sorte que le courant transitoire I Tr est réduit en intensité et en durée. Autrement dit, le transistor Tr 11 permet de contourner, au moins partiellement, la cellule mémoire BC1 pour charger le condensateur C, de sorte que le courant perturbateur indiqué comme le courant transitoire I Tr est réduit. Comme le courant transitoire est réduit, son influence sur la cellule mémoire BC1 est avantageusement réduite, et la fiabilité de la mémoire en termes de taux d'erreur binaire et de dégradation de la rétention est avantageusement améliorée. Il convient toutefois de noter que, dans cette variante, un courant continu I DC peut traverser la cellule mémoire non sélectionnée BC1 car un chemin parallèle est créé entre la ligne de source SL0 et la masse via le transistor Tr 11 . Toutefois, ce courant est relativement faible et n'a qu'un faible impact. Les transistors Tr 10 et Tr 11 peuvent être commandés de manière conventionnelle, par exemple au moyen d'un décodeur ou d'un multiplexeur, de la même manière que les lignes de bits et les lignes de sources sont commandées. Étant donné que les transistors Tr 10 et Tr 11 sont, dans cette deuxième variante, à proximité du circuit multiplexeur SL/BL-Mux, il peut être avantageux de commander leurs grilles respectives au moyen de ce circuit multiplexeur, ce qui ne nécessiterait pas une grande surface dans la mémoire. La FIG. 15 illustre toutefois une autre variante. Comme l'illustre la FIG. 15 , la ligne de source SL0 est toujours directement connectée au circuit multiplexeur SL/BL-Mux, la grille du transistor Tr 1 0 est connectée à la ligne de bits BL1 et, inversement, la grille du transistor Tr 11 est connectée à la ligne de bits BL0. De cette manière, lorsque la cellule mémoire BC0 est sélectionnée pour une opération de réinitialisation, le transistor Tr 10 est désactivé et le transistor Tr 11 est activé, comme prévu. En outre, un transistor Tr 9 relie le nœud N Bot à la ligne de source SL0. La mémoire MEM est configurée pour activer le transistor Tr 9 en appliquant une faible tension V Lo à sa grille lors d'une opération de réinitialisation RESET, afin de permettre à la mémoire de fonctionner comme expliqué pour la mémoire illustrée par la FIG. 13 . Inversement, lors d'une opération SET, une tension haute est appliquée à ce troisième transistor, de manière à le désactiver pour éviter de court-circuiter la cellule sélectionnée BL1 par l'intermédiaire du transistor Tr 10 . Les transistors Tr 6 à Tr 11 sont de préférence des transistors de type p. Réinitialisation - Réduction du courant perturbateur - Variante 3 Comme l'illustre la FIG. 10 , le courant transitoire I Tr qui traverse la cellule mémoire non sélectionnée BC1 est généré par la ligne de source SL0 dont le potentiel est supérieur au potentiel de la ligne de bits BL1 lorsque la ligne de mots WL est chargée à une tension haute pour activer le transistor de sélection Sel Tr de la cellule mémoire sélectionnée BC0 à réinitialiser, ce qui active également le transistor de sélection Sel Tr de la cellule mémoire non sélectionnée BC1. Par convention, on entend par charge d'une ligne l'application à cette ligne d'un potentiel supérieur au potentiel actuel de cette ligne, par exemple par le biais d'une connexion à une ligne de potentiel fixe via un circuit de commande, tel qu'un circuit multiplexeur ou un circuit de pilotage. Une méthode supplémentaire pour réduire ce courant transitoire I Tr dans la cellule mémoire non sélectionnée BC1 est expliquée ci-dessous. Il est entendu que, dans ce contexte, la cellule mémoire sélectionnée est la cellule mémoire qui doit être programmée ou réinitialisée et que la cellule mémoire non sélectionnée est une cellule mémoire de la même rangée et partageant une ligne de source avec la cellule mémoire sélectionnée, mais qui n'est pas destinée à être programmée ou réinitialisée. Le principe de cette méthode est de retarder le chargement de la ligne de mots WL par rapport au chargement de la ligne de source ou, en d'autres termes, d'initier le chargement de la ligne de source SL0 avant d'initier le chargement de la ligne de mots WL. En outre, le chargement de la ligne de bits BL1 est également lancé avant le chargement de la ligne de mots WL. Ces opérations sont réalisées de manière à ce que, lorsque la charge de la ligne de mots WL est initialisée, la tension entre SL0 et BL1 soit faible ou nulle, de sorte que seul un courant transitoire faible ou nul I Tr traverse la cellule mémoire BC1. Selon ce principe, la charge de la ligne de source et de la ligne de bits d'une cellule mémoire non sélectionnée qui partage cette ligne de source avec une cellule mémoire sélectionnée d'une même rangée est de préférence effectuée typiquement 50 ns, par exemple entre 1 et 100 ns, de préférence entre 20 et 80 ns, avant d'initier la charge de leur ligne de mot commune. Cette temporisation doit être choisie de manière à ne pas avoir un impact trop important sur le temps de programmation, qui est généralement d'environ 500 ns. La tension de charge de la ligne de bits de la cellule mémoires non sélectionnée est de préférence d'environ 80 %, par exemple entre 60 % et 90 % de la tension de programmation de la RAM résistive, de sorte que la tension de la ligne de bits est proche de V Hi lorsque la ligne de mots est chargée. La FIG. 18 représente deux chronogrammes des courants et des tensions impliqués dans l'opération de réinitialisation de la cellule mémoire BC0 de la FIG. 10 : en (A), avec un séquençage conventionnel pour le pilotage de la mémoire, dans lequel la ligne de source SL0 et la ligne de mot WL sont chargées simultanément, et en (B) avec un séquençage dans lequel la ligne de source commune SL0 des deux cellules mémoires BC0 et BC1 et de la ligne de bits BL1 de la cellule mémoire non sélectionnée BC1 sont chargées par anticipation par rapport à la ligne de mot WL. Les échelles des deux chronogrammes (A) et (B) sont les mêmes, comme l'indiquent la valeur de courant i1 et la valeur de tension v1 des échelles correspondantes. Les courbes indiquées par V WL , V SL0 , V BL0 , et V BL1 montrent respectivement les tensions de la ligne de mot WL, de la ligne de source SL0, de la ligne de bits BL0, et de la ligne de bits BL1, en volts, comme indiqué par l'échelle de droite, pendant une opération de remise à zéro appliquée à la cellule mémoire BC0. Les courbes indiquées par I BC0 et I BC1 montrent, respectivement, l'intensité du courant circulant dans les cellules mémoires BC0 et BC1, en ampères, comme indiqué par l'échelle de gauche, pendant l'opération de réinitialisation appliquée à la cellule mémoire BC0. Le chronogramme en (A) montre que lorsque la ligne de mots WL est chargée, la tension V BL1 suit l'évolution de la tension V SL0 . De même, le courant transitoire perturbateur I Tr représenté par I BC1 atteint un pic supérieur à une valeur i2 avant de revenir à une valeur proche de 0 µA. D'autre part, le chronogramme (B) illustre l'évolution des tensions et des courants lorsque la charge de SL0 et BL1 (au moment "0 ns") est appliquée 50 ns avant d'initier (au moment "50 ns" comme indiqué par la flèche "ChInit") la charge de la ligne de mot WL. On constate que le courant transitoire I BC1 reste proche de 0 µA pendant toute la durée de l'opération de réinitialisation. Ceci s'explique par le fait que l'écart de tension entre V SL0 et V BL1 est proche de zéro lorsque la WL est ouverte, grâce à la charge anticipée des deux lignes SL0 et BL1. La charge des lignes SL0 et BL1 peut être contrôlée par le multiplexeur SL/BL-Mux, et la variante 3 détaillée ci-dessus est tout à fait compatible et peut être avantageusement combinée avec les variantes 1 et 2 de ce deuxième mode de réalisation, ainsi qu'avec les variantes 1 et 2 du premier mode de réalisation. En effet, en (A) et (B), la ligne de bits BL1 est connectée à la ligne de source SL0 de sorte que le courant transitoire I Tr est réduit : les présents exemples de la FIG. 18 illustrent une situation combinant l'une ou l'autre des variantes 1 et 2 de réduction du courant perturbateur de réinitialisation avec la variante 3. Si seule la variante 3 était utilisée, le courant I BC1 de la FIG. 18 (A) serait beaucoup plus élevé. La FIG. 19 illustre un système embarqué EmbSys intégrant la RAM résistive en communication avec un microprocesseur CPU. Un tel système peut être un dispositif semi-conducteur portable configuré pour traiter des données numériques. D'une manière générale, tout dispositif embarqué utilisant conventionnellement une mémoire flash peut utiliser une mémoire résistive à la place. Les figures du présent document utilisent les symboles conventionnels des circuits pour les transistors. Pour plus de clarté, les figures 17(A) et 17(B) illustrent respectivement un transistor de type n et un transistor de type p, avec leurs trois connexions respectives : source S, drain D et grille G. La source et le drain sont conventionnellement définis comme suit : à l'exclusion de la grille, pour un transistor de type n, la source et le drain sont les deux connexions qui ont respectivement le potentiel le plus bas et le potentiel le plus élevé ; inversement, pour un transistor de type p, la source et le drain sont les deux connexions qui ont respectivement le potentiel le plus élevé et le potentiel le plus bas. Les figures illustrent un transistor à l'état passant, ou activé, avec une étiquette "ON", ce qui signifie que le transistor est à l'état de courant passant. Inversement, les figures illustrent un transistor à l'état désactivé avec une étiquette "OFF", ce qui signifie que le transistor est dans un état où le courant ne passe pas. Dans le présent document, le terme "connexion" fait référence à une "connexion électrique", et lorsque l'on dit qu'un transistor connecte le premier élément au second élément ou qu'il est connecté entre un premier élément et un second élément, il faut comprendre que l'une des sources et le drain du transistor sont connectés au premier élément et que l'autre source et l'autre drain du transistor sont connectés au second élément. Les réalisations mentionnées dans le présent document peuvent être librement combinées dans les limites techniques comprises par le praticien dans le domaine de l'invention. En particulier, il est avantageux de combiner l'une des solutions pour réduire les courants perturbateurs dans une opération de programmation avec l'une des solutions pour réduire le courant perturbateur dans une opération de réinitialisation. Bien que la présente description ait explicitement considéré uniquement la situation d'une ligne de source partagée par, spécifiquement, deux cellules mémoires d'une même rangée de cellules mémoires, il faut comprendre que l'invention présentée ici n'est pas limitée à cette situation spécifique et englobe des configurations dans lesquelles plus de deux cellules mémoires d'une même rangée partagent une ligne de source commune. D'autres variantes des modes de réalisation divulgués peuvent être comprises et réalisées par les personnes compétentes dans la pratique de l'invention revendiquée, à partir de l'étude des dessins, de la divulgation et des revendications annexées. RAM résistive (MEM) à architecture à ligne de source partagée, comprenant un réseau (ARR) de cellules mémoires (BC, BC0, BC1, BC2, BC3), un circuit multiplexeur (SL/BL-Mux) et un circuit pilote (WL-Drv), chacune des cellules mémoires comprenant une résistance ReRAM (Var R ) et un transistor de sélection (Sel Tr ) connecté à la résistance ReRAM, le réseau (ARR) comprenant : - une première colonne de cellules mémoires (BC0) comprenant une première ligne de bits (BL0) et une ligne de source (SL0), chacune connectées au circuit multiplexeur (SL/BL-Mux), la ligne de source (SL0) étant connectée à la première ligne de bits (BL0) dans chacune des cellules mémoires (BC0) de la première colonne par l'intermédiaire des résistances ReRAM (Var R ) et des transistors de sélection (Sel Tr ) respectifs ; - une deuxième colonne de cellules mémoires (BC1) comprenant une deuxième ligne de bits (BL1) et une ligne de source (SL0), chacune connectées au circuit multiplexeur (SL/BL-Mux), la ligne de source (SL0) étant connectée à la deuxième ligne de bits (BL1) dans chacune des cellules mémoires (BC1) de la deuxième colonne par l'intermédiaire des résistances ReRAM (Var R ) et des transistors de sélection (Sel Tr ) respectifs ; - une rangée donnée (Row 1 , Row n ) de cellules mémoires comprenant une ligne de mot (WL) reliant les grilles des transistors de sélection (Sel Tr ) d'une cellule mémoire donnée (BC0) de la première colonne et d'une cellule mémoire donnée (BC1) de la deuxième colonne au circuit pilote (WL-Drv), la RAM résistive est caractérisée en ce qu’elle est configurée pour, lors d'une opération de programmation (SET) ou de réinitialisation (RESET) de l'une des cellules mémoires (BC0) de la première colonne, ouvrir un chemin de courant (Tr2, Tr5, Tr8, Tr11) entre la ligne de source (SL0) et la deuxième ligne de bits (BL1) de manière à contourner la cellule mémoire donnée (BC1) de la deuxième colonne. RAM résistive selon la revendication 1, comprenant : un premier transistor supplémentaire (Tr 1 , Tr 7 ) connecté entre la première ligne de bits (BL0) et la ligne de source (SL0) ; et un deuxième transistor supplémentaire (Tr 2 , Tr 8 ) connecté entre la ligne de source (SL0) et la deuxième ligne de bits (BL1), dans laquelle le réseau (ARR) est interposé entre le circuit multiplexeur (SL/BL-Mux) et chacun du premier transistor supplémentaire (Tr1, Tr7) et du deuxième transistor supplémentaire (Tr 2 , Tr 8 ), dans laquelle le deuxième transistor supplémentaire (Tr 2 , Tr 8 ) constitue une partie du chemin de courant entre la ligne de source (SL0) et la deuxième ligne de bits (BL1). RAM résistive selon la revendication 2, dans laquelle le premier transistor supplémentaire (Tr 1 ) et le deuxième transistor supplémentaire (Tr 2 ) sont des transistors de type n, et la RAM résistive est configurée pour ouvrir le chemin de courant (Tr 2 ) entre la ligne de source (SL0) et la deuxième ligne de bits (BL1) pendant l'opération de programmation (SET). La RAM résistive selon la revendication 3, dans laquelle une grille du premier transistor supplémentaire (Tr 1 ) est connectée à la deuxième ligne de bits (BL1) et une grille du deuxième transistor supplémentaire (Tr 2 ) est connectée à la première ligne de bits (BL0), une source ou un drain du premier transistor supplémentaire (Tr 1 ) est connecté à une source ou un drain du deuxième transistor supplémentaire (Tr 2 ) à un premier nœud (N Top ), la RAM résistive comprend en outre un troisième transistor supplémentaire (Tr 0 ) reliant le premier nœud (N Top ) à la ligne de source (SL0), la RAM résistive étant configurée pour activer le troisième transistor supplémentaire lors d'une opération de programmation (SET) et pour désactiver le troisième transistor supplémentaire lors d'une opération de réinitialisation (RESET). RAM résistive selon la revendication 2, dans laquelle le premier transistor supplémentaire (Tr 7 ) et le deuxième transistor supplémentaire (Tr 8 ) sont des transistors de type p, et la RAM résistive est configurée pour ouvrir le chemin de courant (Tr 8 ) entre la ligne de source (SL0) et la deuxième ligne de bits (BL1) pendant l'opération de réinitialisation (RESET). La RAM résistive selon la revendication 5, dans laquelle une grille du premier transistor supplémentaire (Tr 7 ) est connectée à la deuxième ligne de bits (BL1) et une grille du deuxième transistor supplémentaire (Tr 8 ) est connectée à la première ligne de bits (BL0), une source ou un drain du premier transistor supplémentaire (Tr 7 ) est connecté à une source ou un drain du deuxième transistor supplémentaire (Tr 8 ) à un premier nœud (N Top ), la RAM résistive comprend en outre un troisième transistor supplémentaire (Tr 6 ) reliant le premier nœud (N Top ) à la ligne de source (SL0), la RAM résistive étant configurée pour activer le troisième transistor supplémentaire (Tr 6 ) lors d'une opération de réinitialisation (RESET) et pour désactiver le troisième transistor supplémentaire lors d'une opération de programmation (SET). RAM résistive selon la revendication 1, comprenant : un premier transistor supplémentaire (Tr4, Tr10) connecté entre la première ligne de bits (BL0) et la ligne de source (SL0) ; et un deuxième transistor supplémentaire (Tr5, Tr11) connecté entre la ligne de source (SL0) et la deuxième ligne de bits (BL1), dans lequel le premier transistor supplémentaire (Tr4, Tr10) et le second transistor supplémentaire (Tr5, Tr11) sont interposés entre le réseau (ARR) et le circuit multiplexeur (SL/BL-Mux), dans lequel le deuxième transistor supplémentaire (Tr5, Tr11) constitue une partie du chemin de courant entre la ligne de source (SL0) et la deuxième ligne de bits (BL1). RAM résistive selon la revendication 7, dans laquelle le premier transistor supplémentaire (Tr 4 ) et le deuxième transistor supplémentaire (Tr 5 ) sont des transistors de type n, et la RAM résistive est configurée pour ouvrir le chemin de courant entre la ligne de source (SL0) et la deuxième ligne de bits (BL1) pendant l'opération de programmation (SET). La RAM résistive selon la revendication 8, dans laquelle une grille du premier transistor supplémentaire (Tr 4 ) est connectée à la deuxième ligne de bits (BL1) et une grille du deuxième transistor supplémentaire (Tr 5 ) est connectée à la première ligne de bits (BL0), une source ou un drain du premier transistor supplémentaire (Tr 4 ) est connecté à une source ou un drain du deuxième transistor supplémentaire (Tr 5 ) à un deuxième nœud (N Bot ), la RAM résistive comprend en outre un troisième transistor supplémentaire (Tr 3 ) reliant le deuxième nœud (N Bot ) à la ligne de source (SL0), la RAM résistive étant configurée pour activer le troisième transistor supplémentaire lors d'une opération de programmation (SET) et pour désactiver le troisième transistor supplémentaire lors d'une opération de réinitialisation (RESET). RAM résistive selon la revendication 7, dans laquelle le premier transistor supplémentaire (Tr 10 ) et le second transistor supplémentaire (Tr 11 ) sont des transistors de type p, et la RAM résistive est configurée pour ouvrir le chemin de courant (Tr 11 ) entre la ligne de source (SL0) et la deuxième ligne de bits (BL1) pendant l'opération de réinitialisation (RESET). La RAM résistive selon la revendication 10, dans laquelle une grille du premier transistor supplémentaire (Tr 10 ) est connectée à la deuxième ligne de bits (BL1) et une grille du deuxième transistor supplémentaire (Tr 11 ) est connectée à la première ligne de bits (BL0), une source ou un drain du premier transistor supplémentaire (Tr 10 ) est connecté à une source ou un drain du deuxième transistor supplémentaire (Tr 11 ) à un deuxième nœud (N Bot ), la RAM résistive comprend en outre un troisième transistor supplémentaire (Tr 9 ) reliant le deuxième nœud (N Bot ) à la ligne de source (SL0), la RAM résistive étant configurée pour activer le troisième transistor supplémentaire lors d'une opération de réinitialisation (RESET) et pour désactiver le troisième transistor supplémentaire lors d'une opération de programmation (SET). RAM résistive selon l'une des revendications 1 à 10, configurée en outre pour, lors de l'opération de réinitialisation (RESET) de l'une des cellules mémoires (BC0) de la première colonne, charger la ligne de source (SL0) et la deuxième ligne de bits (BL1) de l'une des cellules mémoires (BC1) de la deuxième colonne avant de charger la ligne de mot (WL) de la rangée donnée. Système embarqué (EmbSys) comprenant la RAM résistive selon l'une des revendications 1 à 12, connecté à un microprocesseur (CPU).