FR 3157736 A1 20250627 FR 2314607 A 20231220 Circuit d’adaptation d’un signal logique de commande à l’entrée d’un circuit intégré de puissance en technologie GaN, comprenant : - une diode d’entrée (D1) montée entre l’entrée (IN) recevant un signal logique de commande, et un premier nœud interne (11), et étant bloquée lorsque le signal logique est au niveau haut, et passante lorsque le signal logique est au niveau bas ; - une première branche (21) entre un nœud d’alimentation (10) et un deuxième nœud interne (12), formée d’un premier transistor (M1) dont la grille est connectée à son drain, et dont la source est reliée au deuxième nœud interne (12) ; - une deuxième branche (22) entre le nœud d’alimentation (10) et le premier nœud interne (11), formée d’un deuxième transistor (M2) dont la grille est connectée au drain du premier transistor (M1), dont la source est reliée au premier nœud interne (11) ; - une troisième branche (23) entre le nœud d’alimentation (10) et la masse (GND), formée d’un troisième transistor (M3) dont la grille est reliée au drain du deuxième transistor (M2), dont le drain est connecté à la sortie (OUT), et dont la source est reliée à la masse (GND). - le potentiel du deuxième nœud interne (12) fixant la tension de drain du premier transistor (M1) à une valeur proche de la tension seuil de conduction du deuxième transistor (M2) ; - le potentiel du premier nœud interne (11) induisant la conduction du deuxième transistor (M2) lorsque la diode d’entrée (D1) est passante. Figure pour l’abrégé : Fig 2 Circuit d’adaptation d’un signal logique de commande L’invention se rapporte au domaine des circuits de commande de commutation d’un transistor. L’invention concerne plus particulièrement un circuit d’adaptation d’un signal de commande destiné à être intégré comme étage d’entrée d’un circuit de puissance à base de transistors, par exemple des transistors GaN. Etat de la technique Les transistors à base de GaN ont pour avantage de supporter de grandes densités de courant ainsi que de très hautes fréquences de découpage. Ils trouvent des applications dans le domaine des circuits de puissance tels que les convertisseurs d'énergie électrique, les onduleurs, etc. La tension à appliquer à la grille d’un transistor GaN à canal N doit cependant être inférieure à 7V, la valeur recommandée étant de 6V, au risque d’endommager de manière permanente le composant. Or, sur le marché actuel, les circuits de commande à base de technologie mature pour piloter les convertisseurs à transistors GaN sont ceux conçus pour les composants de puissance à base de silicium (Si) ou de carbure de silicium (SiC). Ces circuits de commande produisent des tensions de commande (PWM) qui sont soit supérieures, généralement 10V à 15V (circuits de commande analogiques), soit inférieures, généralement 3.3V ou 5V (circuit de commande digitaux), à la tension de commande d’un transistor GaN. De ce fait, si l'on souhaite avoir une compatibilité totale, il est nécessaire de prévoir un étage d’entrée pour adapter les différents niveaux du signal de commande PWM existants, au niveau accepté par les transistors GaN d'un circuit intégré. Une solution illustrée à la FIG. 1 peut consister à utiliser une résistance R et un écrêteur, par exemple sous la forme de plusieurs diodes D1-D2 en série, pour ajuster le niveau d’un signal d’entrée IN de commande délivré par un circuit de commande du commerce, à la tension de grille d’un transistor GaN TR . Le signal d’entrée IN est généralement sous la forme d’un signal tout ou rien, de type à modulation de largeur d’impulsion (ou PWM pour pulse width modulation en anglais) et d'amplitude fixée par le dispositif de contrôle. Dans cette configuration, si la plage de valeurs de la tension d’entrée IN est grande, il est nécessaire de choisir une résistance importante. Une valeur importante de la résistance combinée aux capacités parasites de l’écrêteur peut induire des retards dans les temps de monté du signal restitué. Cette solution n’est donc pas adaptée à l’utilisation de signaux PWM de largeur d’impulsions étroites ou à des applications à très haute fréquence. Pour les circuits de commande délivrant des tensions de l’ordre de 3,3V, il est nécessaire de prévoir un étage d’entrée intermédiaire, pour élever cette tension afin de la rendre compatible pour la commande des transistors GaN. En d’autres termes, l’utilisation de circuit de commande du commerce pour le pilotage des transistors GaN nécessite de connaître à l’avance le type de circuit de commande à utiliser ou qui sera utilisé, pour prévoir et dimensionner l’étage d’entrée en conséquence. L’invention vise ainsi à proposer une solution alternative qui ne nécessite pas de connaître au préalable le type de circuit de commande ou la caractéristique du signal délivré par le circuit de commande. Plus précisément, l’invention vise à proposer un étage d’entrée pour un circuit intégré de puissance à base de transistors, particulièrement adapté pour la commande en commutation des transistors GaN. L’invention vise notamment à permettre de rendre compatible le circuit intégré de puissance intégrant des transistors à base de GaN à commander, avec des signaux logiques de commande de toute nature, et notamment avec des signaux de type PWM d’amplitude et de rapport cyclique comprises dans une très grande plage de valeurs. Ainsi, l’invention propose un étage d’entrée à plage de fonctionnement étendue, acceptant par exemple des tensions allant de 3.3V à 15V L’invention a ainsi pour objet un circuit d’adaptation d’un signal logique de commande à l’entrée d’un circuit intégré en technologie GaN comportant au moins un transistor de puissance. Le circuit d’adaptation comprend : - un nœud d’alimentation sur lequel est appliquée une tension d'alimentation par rapport à une masse du circuit d’adaptation ; - une entrée configurée pour recevoir ledit signal logique de commande ; - une sortie configurée pour délivrer un signal logique de sortie dont les niveaux haut et bas sont directement compatibles avec ledit circuit intégré ; - une diode d’entrée montée entre l’entrée et un premier nœud interne ; - une première branche montée entre le nœud d’alimentation et un deuxième nœud interne, et comprenant au moins un premier transistor dont la grille est connectée à son drain, et dont la source est reliée au deuxième nœud interne ; - une deuxième branche montée entre le nœud d’alimentation et le premier nœud interne, et comprenant au moins un deuxième transistor dont la grille est connectée au drain du premier transistor, dont la source est reliée au premier nœud interne via un dipôle, ledit dipôle pouvant être une résistance ou un court-circuit ; - une troisième branche montée entre le nœud d’alimentation et la masse, et comprenant au moins un troisième transistor dont la grille est reliée au drain du deuxième transistor, dont le drain est connecté à la sortie, et dont la source est reliée à la masse. Selon l’invention : - le deuxième nœud interne est à un potentiel constant fixant la tension de drain du premier transistor à une valeur proche de la tension seuil de conduction du deuxième transistor ; - le premier nœud interne est à un potentiel sensiblement égal à celui du deuxième nœud interne lorsque la diode d’entrée est bloquée, et est à un potentiel induisant la conduction du deuxième transistor lorsque la diode d’entrée est passante ; - la diode est bloquée lorsque le signal logique de commande est au niveau haut, et passante lorsque le signal logique de commande est au niveau bas. La configuration de l’invention permet de générer en sortie du circuit d’adaptation, une tension haute ou une tension représentative d’un niveau logique haut lorsque le signal logique de commande appliqué en entrée est au niveau bas, la sortie du circuit d’adaptation générant par défaut une tension basse ou une tension représentative d’un niveau logique bas. En d’autres termes, le circuit de l’invention détecte les niveaux bas du signal logique de commande, et plus particulièrement les valeurs de tensions comprises dans la plage basse de valeurs représentative du niveau bas du signal logique de commande. Ainsi, contrairement aux solutions de l’art antérieur qui se contentent d’adapter les tensions des niveaux logiques en abaissant ou en augmentant le niveau de tension, l’invention propose de détecter les niveaux logiques bas du signal logique appliquée en entrée et de générer en sortie un signal représentatif du signal logique d’entrée sur la base de cette détection des niveaux logiques bas. La solution de l’invention tire avantage du fait que la tension représentative d’un niveau logique bas est toujours proche de zéro, tandis que niveau logique haut peut prendre des valeurs différentes en fonction de la technologie mise en œuvre. En détectant uniquement les niveaux logiques bas du signal appliqué à l’entrée du circuit d’adaptation, l’invention s’affranchit des tensions représentatives du niveau logique haut, et accepte donc des signaux logiques de commande présentant une amplitude maximale quelconque comprise dans une très grande plage de valeurs. En pratique, la borne supérieure de cette plage de valeurs des amplitudes maximales est fixée par les caractéristiques de la diode d’entrée. A titre d’exemple, l’amplitude maximale du signal logique en entrée IN peut être comprise entre 3V et 20V, voire entre 3V et 200V. Par ailleurs, la tension haute en sortie du circuit d’adaptation est de préférence de valeur adaptée pour être directement compatible avec un circuit intégré de puissance en technologie GaN, ce circuit intégré de puissance intégrant par exemple un driver de grille suivi d'un transistor de puissance à base de GaN. Ainsi, le signal généré en sortie du circuit d’adaptation de l’invention est de forme opposée au signal logique de commande, et d’amplitude maximale adaptée pour la commande de transistors, tels que des transistors à base de GaN. A titre d’exemple, en sortie du circuit d’adaptation, la tension haute peut être de 6V ou de 12V, et la tension basse peut être entre 0 et 0,05V. Avantageusement, tous les transistors sont des transistors à canal N à base de GaN. En pratique, les transistors du circuit d’adaptation sont tous de type à enrichissement. En pratique, chacune des première, deuxième et troisième branches comprennent en outre une résistance connectée entre le nœud d’alimentation et les drains respectifs des premier, deuxième et troisième transistors. Le nœud d’alimentation peut être connecté à une source de tension fixe et configurée pour générer ladite tension d'alimentation. Le circuit d’adaptation peut en outre comprendre une première résistance montée entre le premier nœud interne et la masse, et configurée pour fixer le potentiel du premier nœud interne sensiblement égal à celui du deuxième nœud interne lorsque la diode d’entrée est bloquée. Le deuxième nœud interne peut être connecté à une référence de tension interne, ladite référence de tension interne comprenant au moins une diode montée entre la masse et le deuxième nœud interne, cette diode pouvant être sous la forme d’un transistor dont la source est connectée à sa grille et au deuxième nœud interne. Par exemple, la référence de tension interne peut être formée : - d’une diode connectée entre la masse et le deuxième nœud interne ; - de deux diodes montées en série entre la masse et le deuxième nœud interne, la diode connectée à la masse fixant le potentiel du deuxième nœud interne et la diode connectée au deuxième nœud interne étant configurée pour compenser les variations de la diode d’entrée ; - d’une diode et d’une résistance montées en série entre la masse et le deuxième nœud interne; - d’un transistor et d’une résistance montées en série entre la masse et le deuxième nœud interne. Le circuit d’adaptation peut en outre comprendre un quatrième transistor dont la grille est connectée à son drain et au drain du deuxième transistor et dont la source est connectée à la grille du troisième transistor. En pratique, la tension du drain du deuxième transistor pouvant ne pas être exactement à zéro lorsque le deuxième transistor conduit, ce quatrième transistor permet d’assurer l’application d’une tension nulle à la grille du troisième transistor. Le circuit d’adaptation peut en outre comprendre un circuit d’hystérésis comprenant au moins un cinquième transistor dont la grille est connectée à la grille du troisième transistor, dont la source est connectée à la masse et dont le drain est connecté à une borne de la source de tension interne. Le circuit d’hystérésis peut en outre comprendre une résistance connectée entre le drain et la source du cinquième transistor. La diode d’entrée peut être sous la forme d’un transistor dont la grille est connectée à sa source et au premier nœud interne, et dont le drain est connecté à l’entrée. L’invention a également pour objet un circuit intégré de puissance à base de transistors GaN comprenant comme étage d’entrée le circuit d’adaptation de l’invention. Le circuit de puissance est ainsi compatible avec différentes valeurs de tensions de niveau logique haut en sortie d’un circuit de commande du commerce. Le circuit d’adaptation peut également être couplé à un étage intermédiaire pour adapter le signal généré en sortie du circuit d’adaptation de l’invention, en fonction des applications. Par exemple, il peut être parfois nécessaire de basculer ou de traduire les niveaux haut du signal en sortie du circuit d’adaptation en niveau bas, et vice versa. Cet étage intermédiaire peut être sous la forme d’une résistance couplée à un transistor à canal N dont la grille connectée à la sortie du circuit d’adaptation. Description des figures La manière de réaliser l’invention, ainsi que les avantages qui en découlent, ressortiront bien de la description des modes de réalisation qui suivent, à l’appui des figures annexées dans lesquelles : FIG. 1 La FIG. 1 est un schéma électrique de principe d’un circuit d’adaptation de l’art antérieur. FIG. 2 La FIG. 2 est un schéma électrique de principe d’un circuit d’adaptation selon un mode de réalisation. FIG. 3 La FIG. 3 est un graphique de l’évolution des tensions à différents nœuds du circuit d’adaptation de la FIG. 2 pour un signal logique en entrée variant entre 0 et 5V, et un signal en sortie variant entre 0 et 6V. FIG. 4 La FIG. 4 est un schéma électrique de principe d’un circuit d’adaptation selon un autre mode de réalisation. FIG. 5 La FIG. 5 est un graphique de l’évolution des tensions à différents nœuds du circuit d’adaptation de la FIG. 4 pour un signal logique en entrée variant entre 0 et 20V. FIG. 6 La FIG. 6 est un schéma électrique de principe d’un circuit d’adaptation selon un autre mode de réalisation intégrant un circuit d’hystérésis. FIG. 7 La FIG. 7 est un graphique de l’évolution des tensions à différents nœuds du circuit d’adaptation de la FIG. 6 pour un signal logique en entrée variant entre 0 et 20V. FIG. 8 La FIG. 8 est un schéma électrique de principe d’un circuit d’adaptation selon un autre mode de réalisation. FIG. 9 La FIG. 9 est un graphique de l’évolution des tensions à différents nœuds du circuit d’adaptation de la FIG. 8 pour un signal logique en entrée variant entre 0 et 20V. Description détaillée des modes de réalisation Comme expliqué ci-avant, le circuit d’adaptation de l’invention détecte un niveau logique bas d’un signal logique de commande. Le signal logique alterne entre un niveau logique haut pour lequel la tension est comprise dans une plage haute de valeurs et un niveau logique bas pour lequel la tension est comprise dans une plage basse de valeurs. Un premier mode de réalisation est illustré à la FIG. 2 . Le circuit d’adaptation comprend : - une entrée IN configurée pour recevoir le signal logique de commande ; - une sortie OUT délivrant un signal dont la forme est représentative du passage du niveau haut au niveau bas du signal logique de commande ; - un nœud d’alimentation 10 sur lequel est appliqué une tension continue Vdc , cette tension continue Vdc peut correspondre à un niveau logique haut souhaitée en sortie OUT ; - une diode d’entrée D1 montée entre l’entrée IN et un premier nœud interne 11 ; - une résistance R6 connectée entre une masse GND du circuit d’adaptation et le premier nœud interne 11 ; et - une source de tension interne 3 formée de deux diodes D3 , D5 connectées en série entre la masse GND et un deuxième nœud interne 12 . Le circuit d’adaptation comprend en outre une première branche 21 montée entre le nœud d’alimentation 10 et le deuxième nœud interne 12 . Cette première branche 21 comprend : - un premier transistor M1 dont la grille est connectée à son drain, et dont la source est reliée à un deuxième nœud interne 12 ; - une première résistance R1 connectée entre le nœud de référence 10 et le drain du premier transistor M1 ; et - une deuxième résistance R3 connectée entre le deuxième nœud interne 12 et la source du premier transistor M1 . Le circuit d’adaptation comprend en outre une deuxième branche 22 montée entre le nœud d’alimentation 10 et le premier nœud interne 11 . Cette deuxième branche 22 comprend : - un deuxième transistor M2 dont la grille est connectée au drain du premier transistor M1 ; - une troisième résistance R2 connectée entre le nœud d’alimentation 10 et le drain du deuxième transistor M2 ; et - une quatrième résistance R4 connectée entre le premier nœud interne 11 et la source du deuxième transistor M2 . Le circuit d’adaptation comprend en outre une troisième branche 23 montée entre le nœud d’alimentation 10 et la masse GND . Cette troisième branche 23 comprend : - un troisième transistor M3 dont la grille est reliée au drain du deuxième transistor M2 , dont le drain est connecté à la sortie OUT , et dont la source est reliée à la masse GND ; et - une cinquième résistance R5 connectée entre le drain du troisième transistor M3 et le nœud d’alimentation 10 . En pratique, la diode d’entrée D1 est configurée pour être passante lorsque le signal logique appliquée à l’entrée IN est au niveau logique bas, et bloquée lorsque le signal logique appliquée à l’entrée IN est au niveau logique haut. En outre, la tension Vref au deuxième nœud de référence 12 est configurée de sorte que la tension drain-source du premier transistor M1 est proche de ou sensiblement égale à la tension seuil de commutation en conduction du deuxième transistor M2 . La résistance R6 est dimensionnée pour porter le potentiel Vint du premier nœud interne 11 à une tension sensiblement égale à la tension Vref du deuxième nœud interne 12 , de sorte que lorsque la diode d’entrée D1 est bloquée, la tension appliquée à la grille du deuxième transistor M2 permet de pré-polariser ce deuxième transistor M2 . Lorsque la diode d’entrée D1 est passante, le potentiel Vint au premier nœud interne 11 diminue de sorte que la tension grille-source du deuxième transistor M2 déclenche la commutation du deuxième transistor M2 induisant également la commutation du troisième transistor M3 . Les différentes courbes des tensions à différents nœuds du circuit d’adaptation sont représentées schématiquement à la FIG. 3 : - la courbe V(in) correspond à la tension appliquée à l’entrée IN du circuit d’adaptation ; - la courbe V(vint) correspond au potentiel du premier nœud interne 11 ; - la courbe V(vref) correspond au potentiel du deuxième nœud interne 12 ; - la courbe V(vg3) correspond à la tension de grille du troisième transistor M3 ; et - la courbe V(out) correspond à la tension en sortie OUT du circuit d’adaptation. Ainsi, dans cette configuration, lorsque le signal logique appliqué à l’entrée IN est au niveau logique bas, la tension en sortie OUT génère un niveau logique haut d’amplitude définie par le nœud d’alimentation 10 . En d’autres termes, la détection d’un niveau logique bas à l’entrée IN se traduit par le passage du signal en sortie OUT à un niveau logique haut. Un autre mode de réalisation du circuit d’adaptation est illustré à la FIG. 4 . Ce circuit d’adaptation diffère du circuit d’adaptation de la FIG. 2 en ce qu’un circuit d’abaissement 4 configuré pour assurer que la tension grille du troisième transistor M3 est à zéro lorsque la tension drain du deuxième transistor M2 lorsque ce deuxième transistor M2 conduit. Ce circuit d’abaissement 4 peut être formé par un quatrième transistor M4 dont la grille est connectée à son drain et au drain du deuxième transistor M2 et dont la source est connectée à la grille du troisième transistor M3 . En outre, dans ce mode de réalisation, la source de tension interne 3 est formée par une diode D3 en série avec la deuxième résistance R3 , la diode D3 étant connectée entre le deuxième nœud interne 12 et une borne de la résistance R3 , l’autre borne de la résistance R3 étant connectée à la masse GND . Bien entendu, cette configuration est donnée à titre d’exemple non limitatif puisque d’autres variantes de réalisation de la source de tension interne 3 peuvent être envisagées. Le principe de fonctionnement reste similaire à celui de la FIG. 2 . Les différentes courbes des tensions à différents nœuds du circuit d’adaptation sont représentées schématiquement à la FIG. 5 : - la courbe V(in) correspond à la tension appliquée à l’entrée IN du circuit d’adaptation ; - la courbe V(out) correspond à la tension en sortie OUT du circuit d’adaptation ; - la courbe V(vg3) correspond à la tension de grille du troisième transistor M3 ; - la courbe V(vd2) correspond à la tension de drain du deuxième transistor M2 ; et - la courbe V(vint) correspond au potentiel du premier nœud interne 11 . Un autre mode de réalisation du circuit d’adaptation est illustré à la FIG. 6 . Ce circuit d’adaptation diffère du circuit d’adaptation de la FIG. 4 en ce qu’il intègre un circuit d’hystérésis 5 monté entre la masse GND et une borne de la source de tension interne 3 , et commandé par la source du quatrième transistor. Le circuit d’hystérésis 5 comprend un cinquième transistor M5 dont la grille est connectée à la grille du troisième transistor M3 , dont la source est connectée à la masse GND et dont le drain est connecté à une borne de la source de tension interne 3 , et une résistance R8 connectée entre le drain et la grille du cinquième transistor M5 . Les différentes courbes des tensions à différents nœuds du circuit d’adaptation sont représentées schématiquement à la FIG. 7 : - la courbe V(in) correspond à la tension appliquée à l’entrée IN du circuit d’adaptation ; - la courbe V(out) correspond à la tension en sortie OUT du circuit d’adaptation ; - la courbe V(vg3) correspond à la tension de grille du troisième transistor M3 ; - la courbe V(vd2) correspond à la tension de drain du deuxième transistor M2 ; et - la courbe V(vint) correspond au potentiel du premier nœud interne 11 . Un autre mode de réalisation du circuit d’adaptation est illustré à la FIG. 8 . Ce circuit d’adaptation diffère du circuit d’adaptation de la FIG. 6 en ce que la diode d’entrée D1 est formée par un transistor M8 configuré pour fonctionner en diode, et en ce la diode D3 de la source de tension interne 3 est formée par un transistor M7 configuré pour fonctionner en diode. Les différentes courbes des tensions à différents nœuds du circuit d’adaptation sont représentées schématiquement à la FIG. 9 : - la courbe V(in) correspond à la tension appliquée à l’entrée IN du circuit d’adaptation ; - la courbe V(out) correspond à la tension en sortie OUT du circuit d’adaptation ; - la courbe V(vg3) correspond à la tension de grille du troisième transistor M3 ; - la courbe V(vd2) correspond à la tension de drain du deuxième transistor M2 ; et - la courbe V(vint) correspond au potentiel du premier nœud interne 11 . Les configurations décrites ci-avant permettent de générer en sortie OUT du circuit d’adaptation une tension haute représentative d’un niveau logique haut lorsque le signal logique de commande appliqué en entrée est au niveau bas, la sortie OUT du circuit d’adaptation générant par défaut une tension basse ou une tension représentative d’un niveau logique bas. En pratique, l’ajout d’un étage en sortie OUT sous la forme d’une résistance couplée à un transistor à canal N dont la grille connectée à la sortie OUT du circuit d’adaptation permet de retrouver un signal de sortie similaire au signal d’entrée mais d’amplitude adaptée au circuit de puissance à commander. Circuit d’adaptation d’un signal logique de commande à l’entrée d’un circuit intégré de puissance en technologie GaN comportant au moins un transistor de puissance, le circuit d’adaptation comprenant : - un nœud d’alimentation (10) sur lequel est appliquée une tension d'alimentation (Vdc) par rapport à une masse du circuit d’adaptation ; - une entrée (IN) configurée pour recevoir ledit signal logique de commande ; - une sortie (OUT) configurée pour délivrer un signal logique de sortie dont les niveaux haut et bas sont directement compatibles avec ledit circuit intégré ; - une diode d’entrée (D1) montée entre l’entrée (IN) et un premier nœud interne (11) ; - une première branche (21) montée entre le nœud d’alimentation (10) et un deuxième nœud interne (12), et comprenant au moins un premier transistor (M1) dont la grille est connectée à son drain, et dont la source est reliée au deuxième nœud interne (12) ; - une deuxième branche (22) montée entre le nœud d’alimentation (10) et le premier nœud interne (11), et comprenant au moins un deuxième transistor (M2) dont la grille est connectée au drain du premier transistor (M1), dont la source est reliée au premier nœud interne (11) via un dipôle ; - une troisième branche (23) montée entre le nœud d’alimentation (10) et la masse (GND), et comprenant au moins un troisième transistor (M3) dont la grille est reliée au drain du deuxième transistor (M2), dont le drain est connecté à la sortie (OUT), et dont la source est reliée à la masse (GND). Selon l’invention : - le deuxième nœud interne (12) est à un potentiel constant (Vref) fixant la tension de drain du premier transistor (M1) à une valeur proche de la tension seuil de conduction du deuxième transistor (M2) ; - le premier nœud interne (11) est à un potentiel (Vint) sensiblement égal à celui du deuxième nœud interne (12) lorsque la diode d’entrée (D1) est bloquée, et est à un potentiel induisant la conduction du deuxième transistor (M2) lorsque la diode d’entrée (D1) est passante ; - la diode (D1) est bloquée lorsque le signal logique de commande est au niveau haut, et passante lorsque le signal logique de commande est au niveau bas. Circuit d’adaptation selon la revendication 1, caractérisé en ce que tous les transistors sont des transistors canal N à base de GaN. Circuit d’adaptation selon la revendication 1 ou 2, caractérisé en ce qu’il comprend en outre une première résistance (R6) montée entre le premier nœud interne (11) et la masse (GND), et configurée pour fixer le potentiel (Vint) du premier nœud interne (11) sensiblement égal à celui du deuxième nœud interne (12) lorsque la diode d’entrée (D1) est bloquée. Circuit d’adaptation selon l’une des revendications 1 à 3, caractérisé en ce que le deuxième nœud interne (12) peut être connecté à une source de tension interne (3), ladite source de tension interne (3) comprenant au moins une diode (D3) montée entre la masse (GND) et le deuxième nœud interne (12), cette diode pouvant être sous la forme d’un transistor (M7) dont la source est connectée à sa grille et au deuxième nœud interne (12). Circuit d’adaptation selon l’une des revendications 1 à 4, caractérisé en ce qu’il comprend en outre un quatrième transistor (M4) dont la grille est connectée à son drain et au drain du deuxième transistor (M2), et dont la source est connectée à la grille du troisième transistor (M3). Circuit d’adaptation selon l’une des revendications 1 à 5, caractérisé en ce qu’il comprend en outre un circuit d’hystérésis (5) comprenant au moins un cinquième transistor (M5) dont la grille est connectée à la grille du troisième transistor (M3), dont la source est connectée à la masse (GND) et dont le drain est connecté à une borne de la source de tension interne (3). Circuit d’adaptation selon la revendication 6, caractérisé en ce que le circuit d’hystérésis (5) peut en outre comprendre une résistance (R8) connectée entre le drain et la grille du cinquième transistor (M5). Circuit d’adaptation selon l’une des revendications 1 à 7, caractérisé en ce que la diode d’entrée (D1) peut être sous la forme d’un transistor (M8) dont la grille est connectée à sa source et au premier nœud interne (Vint), et dont le drain est connecté à l’entrée (IN). Circuit intégré de puissance à base de transistors GaN comprenant comme étage d’entrée le circuit d’adaptation selon l’une des revendications 1 à 8.