FR 3159453 A1 20250822 FR 2401690 A 20240221 La présente invention concerne un dispositif informatique pourvu d’au moins une carte mémoire, et plus particulièrement d’une carte mémoire qui comprend une pluralité de circuits mémoire, chacun de ces circuits étant pourvu d’un processeur interne. La présente invention propose une architecture de carte mémoire compatible avec les protocoles existants, et notamment les protocoles DDR5, tout en mettant en œuvre des contrôleurs de mémoire internes, nommés ci-après contrôleurs internes, et permettant d’associer des commandes de lecture ou d’écriture complètes à un unique circuit mémoire. Figure 3 dispositif informatique DOMAINE DE L’INVENTION La présente invention se rapporte au domaine des dispositifs informatiques pourvus de mémoires, et notamment des mémoires dotées de processeurs internes (ci-après « circuit mémoire PIM »). Ces processeurs internes confèrent audites mémoires une capacité de traitement et/ou de calcul des données qu’elles contiennent. Plus particulièrement, la présente invention se rapporte à une architecture et un protocole adapté afin de mieux prendre en compte la présence des processeurs internes. ARRIERE PLAN TECHNOLOGIQUE DE L’INVENTION La FIG. 1 illustre un dispositif informatique 1 connu de l’état de la technique. Notamment, ce dispositif informatique comprend un processeur principal 2, un contrôleur mémoire 3 et une carte mémoire 4. Le processeur principal 2 est, par exemple, une unité de calcul et de commande d’un dispositif électronique tel qu’un ordinateur, un calculateur ou autre équipement susceptible d’exécuter des fonctions logiques. Notamment, le processeur principal 2 peut être une unité central de calcul (« CPU » ou « Central Processing Unit » selon la terminologie Anglo-Saxonne). Le processeur principal 2 est, dans le présent cas d’espèce, destiné à générer des requêtes de lecture et/ou d’écriture à destination de la carte mémoire 4. Le contrôleur mémoire 3 est intercalé entre le processeur principal 2 et la carte mémoire 4 et est configuré pour traduire les requêtes en provenance (symbolisé par la flèche « A » sur la FIG. 1 ) du processeur principal 2 selon un protocole de mémoire particulier avant de les transmettre vers la carte mémoire 4. Le contrôleur mémoire 3 est également configuré pour transmettre les réponses aux requêtes en provenance de la carte mémoire 4 vers le processeur principal 2 (symbolisé par la flèche « B » sur la FIG. 1 ). Parmi les protocoles mémoire connus, le protocole DDR5 (« Double Data Rate » selon la terminologie Anglo-Saxonne) présente un intérêt particulier puisqu’il permet une réduction de la consommation électrique par rapport à un protocole DDR4 tout en doublant la bande passante. La carte mémoire 4 comprend une pluralité de circuits mémoire, par exemple quatre circuits mémoire 5a, 5b, 5c et 5d. Chacun de ces circuits mémoire 5a, 5b, 5c et 5d comprend un ou plusieurs bancs de mémoires 6a, 6b, 6c et 6d. Chaque banc de mémoire 6a, 6b, 6c et 6d comprend une pluralité de rang k de cellules mémoires. Chacun de ces circuits mémoire 5a, 5b, 5c et 5d est connecté au contrôleur mémoire 3 par un premier et un deuxième bus. Notamment, le premier bus, dit bus de contrôle et d’adresse de canal 8, connecte entièrement et de manière équivalente l’ensemble des ports de contrôle et d’adresse de chaque circuit mémoire 5a, 5b, 5c et 5d, tandis que le deuxième bus, dit bus de données 9, ne connecte que partiellement chacun des ports de données desdits circuits mémoire 5a, 5b, 5c et 5d. Ainsi, et à titre d’exemple, une carte mémoire, notamment du type DDR5 et pourvue d’un canal de 32 bit, peut comprendre 4 circuits mémoires 5a, 5b, 5c et 5d comprenant chacun un port de données de 8-bit de large. Selon cette configuration, le circuit mémoire 5d peut être connecté aux bits [31:24] du bus de données 9, le circuit mémoire 5c peut être connecté aux bits [23:16] du bus de données 9, le circuit mémoire 5b peut être connecté aux bits [15: 8] du bus de données 9, et le circuit mémoire 5a peut être connecté aux bits [7: 0] du bus de données 9. Selon cette architecture, le processeur principal 2 perçoit un bloc continu de cellules mémoire pourtant reparties sur une pluralité de circuits mémoire 4 distincts. Par exemple, l’écriture de 64 octets de données peut être répartie sur chacun des 4 circuits mémoire 5. Tel qu’illustré à la FIG. 2 , il peut être question de mettre en œuvre des circuits mémoire PIM 5a, 5b, 5c et 5d. Ces derniers, à l’instar des circuits mémoire 5a, 5b, 5c et 5d décrits en relation avec la FIG. 1 , comprennent un ou plusieurs bancs de mémoires 6a, 6b, 6c et 6d, mais sont chacun également pourvus d’un processeur interne 7a, 7b, 7c et 7d. Ainsi, l’architecture représentée à la FIG. 2 diffère de celle représentée à la FIG. 1 en ce que les circuits mémoire PIM 5a, 5b, 5c et 5d comprennent chacun un processeur interne 7a, 7b, 7c et 7d. De tels circuits mémoire PIM sont décrits dans la demande de brevet WO 2017/055732 A1. La mise en œuvre d’un protocole mémoire standard, tel que le protocole DDR5, sur une architecture conforme à celle représentée à la FIG. 2 reste néanmoins problématique. En effet, chaque processeur interne 7a, 7b, 7c et 7d n’est sensible (i.e. : ne peut traiter ou lire) qu’aux données inscrites dans le circuit mémoire PIM 5a, 5b, 5c et 5d dans lequel il est intégré. En d’autres termes, une information répartie sur plusieurs circuits mémoire, tel qu’envisagé par le protocole mémoire standard, ne pourra faire l’objet d’un traitement, d’un calcul, ou encore d’une lecture, par un unique processeur interne 7a, 7b, 7c et 7d. Par ailleurs, et toujours en relation avec l’architecture représentée à la FIG. 2 , le mise en œuvre d’un protocole mémoire standard du type DDR5 ne permet pas un arbitrage matériel entre des requête en provenance du processeur principal 2 et des requêtes émanant d’un processeur interne 7a, 7b, 7c et 7d. Afin de pallier les problème susmentionnées, des solutions logicielles ont pu être proposées dans la demande de brevet WO 2017/055732 A1 et le brevet EP 3 259 674 B1. Néanmoins, ces solutions, bien qu’efficaces, sont d’un emploi délicat. De manière alternative, il pourrait être considéré de modifier en profondeur les protocoles mémoires standards. Néanmoins, cette alternative reste longue et coûteuse et ne peux, par voie de conséquence, constituer une solution privilégiée. Un but de l’invention est donc de proposer une architecture, et notamment un dispositif informatique pourvu de circuits mémoire PIM permettant de résoudre les problèmes susmentionnées sans toutefois modifier de manière significative le contrôleur mémoire et les processeurs internes. BREVE DESCRIPTION DE L’INVENTION La présente invention concerne un dispositif informatique qui comprend : - une carte mémoire pourvue d’un ensemble de n circuits mémoire dits chacun circuit i pour i allant de 1 à n, chaque circuit i comprenant un ou plusieurs bancs mémoire et au moins un processeur interne, chaque banc, parmi l’un ou plusieurs bancs, comprenant une pluralité de rangs, chaque rang comprenant des cellules mémoire ; - un processeur principal configuré pour émettre des requêtes, dites requêtes primaires ik, chaque requête primaire ik ciblant une adresse, dite adresse ik, d’un ou plusieurs rangs de l’un ou plusieurs bancs du circuit i ; - un contrôleur mémoire mettant en œuvre un protocole d’accès, dit protocole natif, ledit protocole natif étant configuré pour permettre au contrôleur mémoire d’accéder en parallèle aux n circuits i ; - au moins un bus configuré pour véhiculer des commandes, des adresses et des données ; le dispositif informatique comprend en outre un pré-contrôleur intercalé entre le processeur principal et le contrôleur mémoire, tandis que chaque circuit i est pourvu d’un contrôleur de mémoire interne, dit contrôleur interne i, le pré-contrôleur étant configuré pour, dès lors qu’il reçoit une requête primaire ik du processeur principal, décomposer ladite requête primaire ik en un jeu de requêtes secondaires ik, et envoyer, via le contrôleur mémoire, ce jeu de requêtes secondaires au circuit mémoire i, chaque contrôleur interne i étant configuré pour reconstruire la requête primaire ik à partir du jeu de requêtes secondaires ik, exécuter ladite requête primaire ik, générer en retour une confirmation d’exécution, dite confirmation d’exécution primaire, décomposer ladite confirmation d’exécution primaire en un jeu de confirmations d’exécutions secondaires, et transmettre, via le contrôleur mémoire, ce jeu de confirmations d’exécutions secondaires au pré-contrôleur qui est également configuré pour reconstruire la confirmation d’exécution primaire à partir du jeu de confirmations d’exécutions secondaires, le pré-contrôleur est également configuré pour fournir au processeur principal des résultats primaires ik en réponse à une requête primaire ik de lecture de données, dites données ik, stockées dans le circuit i, les résultats primaires ik formant une confirmation d’exécution primaire et comprennent les données ik; chaque contrôleur interne i est par ailleurs configuré pour exécuter également des requêtes d’accès mémoire, dites requêtes internes, provenant du processeur interne, le contrôleur interne i est également configuré pour générer, en vue de l’exécution des requêtes primaires ainsi que des requêtes internes, toutes les opérations nécessaires pour accéder à la mémoire du circuit mémoire i, et lorsque cela s’avère nécessaire, en lieu et place du contrôleur mémoire, précharger les bancs, activer les rangs mémoires ainsi que les opérations de rafraichissement de rangs mémoires lorsque de telles opérations s’avèrent nécessaires. Le protocole natif, configuré pour permettre au contrôleur mémoire d’accéder en parallèle aux n circuits i, implique que ledit protocole natif permet au contrôleur mémoire d’exécuter des requêtes, notamment des requêtes d’envoi décrites dans la suite de l’énoncé, en générant des commandes. En particulier, et cela apparaîtra plus clairement dans la suite de l’énoncé, une requête d’envoi peut être formée à partir de plusieurs requêtes secondaires, les plusieurs requêtes secondaires de ladite requête d’envoi, ciblant chacune un circuit i différent et sont susceptible d’être exécutées en parallèles au niveau des différents circuits i effectivement ciblés. Par ailleurs, il est entendu qu’une commande de lecture ou d’écriture du protocole natif s’adresse à l’ensemble des circuits i. Selon un mode de mise en œuvre, la confirmation d’exécution primaire d’une requête primaire ik de lecture comprend les données lues par l’opération de lecture correspondante. Selon un mode de mise en œuvre, le pré-contrôleur est configuré pour encoder chaque requête secondaire d’un jeu de requêtes secondaires ik dans une requête d’envoi, une requête d’envoi pouvant comprendre jusqu’à n requêtes secondaires ciblant chacune un circuit i différent, le pré-contrôleur est également configuré pour envoyer chaque requête d’envoi au contrôleur mémoire, le contrôleur mémoire est pour sa part configuré pour générer une suite de commandes de son protocole natif, ladite suite de commandes permettant l’exécution de la requête d’envoi, la suite de commandes comprenant au moins un commande, dite commande d’envoi, d’écriture mémoire du protocole natif. Il est entendu que la suite de commandes considérée ci-avant permet la transmission de chaque requête secondaire formant la requête d’envoi au sein du circuit i ciblé par ladite requête secondaire. Il est entendu qu’une requête d’envoi ne peut comprendre qu’une seule requête secondaire d’un jeu de requêtes secondaires ik donné. Selon un mode de mise en œuvre, le contrôleur interne d’un circuit i est configuré pour extraire les requêtes secondaires des commandes d’envoi qu’il reçoit et ciblant le circuit i considéré. Selon un mode de mise en œuvre, le pré-contrôleur est configuré pour, lorsqu’il s’attend, en retour à des commandes d’envoi qu’il a précédemment envoyé, à ce que des confirmations d’exécutions soient en attentes dans un ou plusieurs circuit i, générer des requêtes de lectures, dites requêtes de réponse et les transmettre au contrôleur mémoire, de sorte que ce dernier les exécute en générant des suites de commandes du protocole natif sur le ou les bus reliant le contrôleur mémoire aux circuits i, cette suite de commandes comprenant au moins une commande, dite commande de réponse, chaque commande de réponse étant une commande de lecture mémoire du protocole natif. Selon un mode de mise en œuvre, le contrôleur interne i est configuré pour encoder des confirmations d’exécution secondaires dans les réponses qu’il fournit aux commandes de lecture du protocole natif, et du fait qu’une réponse à une commande de lecture est constituée des réponses générées par la pluralité de circuits i, une telle réponse est susceptible de comprendre plusieurs confirmations d’exécution secondaires émises par des circuits i différents. Selon un mode de mise en œuvre, les requêtes d’envois ont le même format et encodage que des requêtes primaires d’écritures. Selon un mode de mise en œuvre, les requêtes de réponse ont le même format et encodage que des requêtes primaires de lectures. Selon un mode de mise en œuvre, une requête secondaire ciblant le circuit i est encodée, totalement ou partiellement, dans les données à écrire destinées au circuit i, d’une requête d’envoi, ces données à écrire étant par la suite véhiculées par au moins une commande d’envoi. Selon un mode de mise en œuvre, le contrôleur interne du circuit i est configuré pour ignorer, dans une suite de commandes émises par le contrôleur mémoire, les commandes du protocole natif en charge de précharger un ou plusieurs bancs mémoire et celles en charge d’activer un ou plusieurs rangs mémoire. Selon un mode de mise en œuvre, le contrôleur interne du circuit i est configuré pour ignorer les commandes du protocole natif, émises par le contrôleur mémoire, en charge du rafraichissement d’un ou plusieurs rangs mémoire. Selon un mode de mise en œuvre, le pré-contrôleur comprend une mémoire tampon, dite mémoire de pré-contrôleur, dans laquelle chaque requête primaire ik est enregistrée dans un registre, dit pré-registre tik, avant son traitement, et dans lequel chaque contrôleur interne i comprend une mémoire tampon dite mémoire tampon intermédiaire i. Selon un mode de mise en œuvre, ledit dispositif informatique est configuré pour attribuer un identifiant, dit identifiant primaire, à chaque requête primaire ik, et un ou des identifiants, dits identifiants secondaires, à chacune des requêtes secondaires d’un jeu de requêtes secondaires ik, l’ensemble des identifiants primaires et secondaires permettant d’associer chaque requête primaire ik au jeu de requêtes secondaires ik issu de la décomposition de ladite requête primaire ik et d’associer en retour une confirmation d’exécution primaire ik au jeu de confirmation d’exécution secondaire ik issu de la décomposition de ladite confirmation d’exécution primaire. Selon un mode de mise en œuvre, le contrôleur interne est configuré pour reconstituer une requête primaire ik en enregistrant dans une mémoire tampon intermédiaire, au fur et à mesure de leur réceptions, les requêtes secondaires ik, ou du moins des éléments suffisants de celles-ci, le contrôleur interne étant également configuré pour exécuter une requête primaire une fois que celle-ci a été entièrement reconstitué. Selon un mode de mise en œuvre, le contrôleur interne est configuré pour enregistrer une confirmation d’exécution primaire dans la mémoire tampon intermédiaire qui contenait la requête primaire correspondante, puis pour libèrer cette mémoire tampon intermédiaire, lui permettant d’être utilisée pour reconstituer une autre requête primaire, quand la confirmation d’exécution primaire a été entièrement envoyées, via un jeu de confirmation d’exécution secondaire. Selon un mode de mise en œuvre, les identifiants primaires et secondaires sont utilisés par le contrôleur interne i pour réassembler dans un ordre correct les requêtes secondaires en requête primaire quand le contrôleur mémoire exécute les requêtes d’envoi dans un ordre différent de celui dans lequel il les a reçus du pré-contrôleur. Selon un mode de mise en œuvre, le pré-contrôleur est configuré pour reconstituer une confirmation d’exécution primaire ik en enregistrant dans un pré-registre tik, au fur et à mesure de leurs réceptions, les confirmations d’exécution secondaires ik, ou du moins des éléments suffisant de celles-ci ; le pré-contrôleur étant également configuré pour transmettre au processeur principal les confirmations d’exécutions primaires correspondant à des résultats primaires une fois que ces confirmation d’exécutions primaires ont été reconstituées, et libérer les pré-registre tik correspondant de tel façon qu’ils puissent être utilisés pour enregistrer de nouvelle requêtes primaires générées par le processeur principal. Selon un mode de mise en œuvre, le pré-contrôleur est configuré pour libérer un pré-registres tik contenant une requête primaire d’écriture quand la confirmation d’exécution primaire correspondant à cette requête primaire d’écriture est arrivée, le registre ainsi libéré devenant disponible pour enregistrer une nouvelle requête primaire générée par le processeur principal. Selon un mode de mise en œuvre, les identifiants primaires et secondaires sont utilisés par le pré-contrôleur pour réassembler dans un ordre correct les confirmations d’exécution secondaires en confirmation d’exécution primaires quand le contrôleur mémoire exécute les requêtes de réponse dans un ordre différent de celui dans lequel il les a reçus du pré-contrôleur. Selon un mode de mise en œuvre, l’au moins un bus comprend un bus de commande et d’adresse et un bus de données. Selon un mode de mise en œuvre, l’au moins un bus comprend un unique bus. L’invention concerne également un autre dispositif informatique qui comprend : - une carte mémoire pourvue d’un ensemble de n circuits mémoire dits chacun circuit i pour i allant de 1 à n, chaque circuit i comprenant un ou plusieurs bancs mémoire et au moins un processeur interne, chaque banc, parmi l’un ou plusieurs bancs, comprenant une pluralité de rangs, chaque rang comprenant des cellules mémoire ; - un processeur principal configuré pour émettre des requêtes, dites requêtes primaires ik, chaque requête primaire ik ciblant une adresse, dite adresse ik, d’un ou plusieurs rangs de l’un ou plusieurs bancs du circuit i ; - un contrôleur mémoire mettant en œuvre un protocole d’accès, dit protocole natif, ledit protocole natif étant configuré pour permettre au contrôleur mémoire d’accéder en parallèle aux n circuits i ; - au moins un bus configuré pour véhiculer des commandes, des adresses et des données ; le dispositif informatique comprend en outre un pré-contrôleur intercalé entre le processeur principal et le contrôleur mémoire, tandis que chaque circuit i est pourvu d’un contrôleur de mémoire interne, dit contrôleur interne i, le pré-contrôleur étant configuré pour, dès lors qu’il reçoit une requête primaire ik du processeur principal, décomposer ladite requête primaire ik en un jeu de requêtes secondaires ik, et envoyer, via le contrôleur mémoire, ce jeu de requêtes secondaires au circuit i, chaque contrôleur interne i étant configuré pour reconstruire la requête primaire ik à partir du jeu de requêtes secondaires ik, exécuter ladite requête primaire ik, générer en retour une confirmation d’exécution, dite confirmation d’exécution primaire, chaque contrôleur interne i est par ailleurs configuré pour réaliser, lorsque cela s’avère nécessaire, en lieu et place du contrôleur mémoire, le précharge de bancs, l’activation de rangs mémoires du circuit i pour l’exécution de la requête primaire ik. Selon un mode de mise en œuvre, le pré-contrôleur comprend une pluralité d’unités de génération de commande dédiées à la décomposition des requêtes primaires ik en un jeu de requêtes secondaires ik, le pré-contrôleur comprend en outre une unité d’envoi de commande configurée pour envoyer les requêtes secondaires Selon un mode de mise en œuvre, le pré-contrôleur comprend une mémoire tampon, dite mémoire de pré-contrôleur, dans laquelle chaque requête primaire ik est enregistrée dans un registre, dit pré-registre tik, avant son traitement, et dans lequel chaque contrôleur interne i comprend une mémoire tampon dite mémoire tampon intermédiaire i. Selon un mode de mise en œuvre, ledit dispositif informatique est configuré pour attribuer un identifiant, dit identifiant primaire, à chaque requête primaire ik, et un ou des identifiants, dits identifiants secondaires, à chacune des requêtes secondaires d’un jeu de requêtes secondaires ik, l’ensemble des identifiants primaire et secondaires permettant d’associer chaque requête primaire ik au jeu de requêtes secondaires ik issu de la décomposition de ladite requête primaire ik. Selon un mode de mise en œuvre, le pré-contrôleur est configuré pour effectuer en parallèle la décomposition d’une pluralité de requêtes primaires ik ciblant chacune un circuit mémoire différent, le pré-contrôleur est également configuré pour émettre, de manière simultanée, plusieurs requêtes secondaires, chacune de ces requêtes secondaires appartenant à un jeu de requêtes secondaires ik ciblant chacun un circuit mémoire différent. Il est entendu que l’émission simultanée de plusieurs requêtes secondaires, chacune de ces requêtes secondaires appartenant à un jeu de requêtes secondaires ik ciblant chacun un circuit mémoire différent, peut notamment mettre en œuvre une requête d’envoi. Ladite requête d’envoi comprend à cet égard plusieurs requêtes secondaires ik ciblant chacun un circuit mémoire différent. Cette requête d’envoi peut être transmise au circuit mémoire par l’intermédiaire du contrôleur mémoire. Selon un mode de mise en œuvre, le pré-contrôleur est configuré de sorte qu’à la suite de la décomposition d’une requête primaire ik en un jeu de requêtes secondaires ik, ledit jeu de requêtes secondaires ik comprend des requêtes secondaires ikl pour l allant de 0 à m, l’adresse ik dans le circuit i ciblé par la requête primaire ik étant portée par au moins une des requêtes secondaires ikl. Selon un mode de mise en œuvre, dès lors que la requête primaire ik est une requête en écriture, le contrôleur interne i est configuré pour enregistrer, au fur et à mesure de leur réception, les requêtes secondaires ikl pour l allant de 0 à m du jeu de requêtes secondaires ik dans un registre ik de la mémoire tampon intermédiaire i, le contrôleur interne i est également configuré pour, dès lors que l’intégralité des requêtes secondaires ikl ont été enregistrées dans le registre ik, reconstituer la requête primaire ik et exécuter ladite requête primaire ik. Selon un mode de mise en œuvre, le pré-contrôleur, lorsqu’il reçoit au moins deux requêtes primaires ik et jh en écriture, j étant différent de i, et ciblant, respectivement, le circuit i et le circuit j, décompose lesdites requêtes primaires ik et jh, respectivement, en un jeu de requêtes secondaires ik et en un jeu de requêtes secondaires jh, le pré-contrôleur étant configuré pour envoyer de manière simultanée une requête secondaire ikl, l étant compris entre 0 et m, à destination du circuit i, une requête secondaire jht, t étant compris entre 0 et m, à destination du circuit j, et une commande dite NOP, à destination des circuits h non ciblés par une requête primaire, une commande NOP étant une commande sans effet. Il est entendu que l’envoi simultané se fait par l’intermédiaire d’une requête d’envoi telle que décrite précédemment. Selon un mode de mise en œuvre, le contrôleur interne i est configuré pour émettre une confirmation d’exécution de la requête primaire ik à destination du pré-contrôleur, et réinitialiser le registre ik de la mémoire tampon intermédiaire i, le pré-contrôleur étant configuré pour réinitialiser le pré-registre ik à réception de la confirmation d’exécution. Selon un mode de mise en œuvre, lors que la requête primaire ik est une requête en lecture de L octets de données à l’adresse ik, le contrôleur interne i est configuré pour réassembler la requête primaire ik à réception de l’entièreté des requêtes secondaires du jeu de requêtes secondaires ik, puis d’exécuter ladite requête primaire ik afin d’inscrire dans un registre tik de sa mémoire tampon intermédiaire les L octets lus à la suite de l’exécution par ledit contrôleur interne i de la requête primaire ik. Selon un mode de réalisation, le contrôleur interne est également configuré pour décomposer les L octets lus et enregistrés dans le registre tik en un jeu de résultats secondaires ik et les communiquer au pré-contrôleur, ledit pré-contrôleur étant pour sa part configuré pour rassembler les résultats secondaires du jeu de résultats secondaires ik en un résultat primaire ik formant à la fois une réponse à la requête primaire ik en lecture et une confirmation d’exécution de cette dernière. Selon un mode de mise en œuvre, le pré-contrôleur, lorsqu’il reçoit au moins deux requêtes primaires ik et jh en lecture, j étant différent de i, et ciblant, respectivement, le circuit i et le circuit j, traduit lesdites requêtes primaires ik et jh, respectivement, en un jeu de requêtes secondaires ik et en un jeu de requêtes secondaires jh, le pré-contrôleur étant configuré pour envoyer de manière simultanée au moins une requête secondaire du jeu de requêtes secondaires ik à destination du circuit i, et au moins une requête secondaire du jeu de requêtes secondaires jh à destination du circuit j. Selon un mode de mise en œuvre, l’au moins un bus comprend bus de commande et d’adresse et un bus de données. Selon un mode de mise en œuvre, l’au moins un bus comprend un unique bus. Selon un mode de mise en œuvre, les requêtes secondaires d’un jeu de requêtes secondaires ik transmises par le pré-contrôleur à un circuit i, transitent par le contrôleur mémoire. D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles : FIG. 1 La FIG. 1 est une représentation schématique d’un dispositif informatique pourvu d’une carte mémoire connu de l’état de la technique et adapté à la mise en œuvre d’un protocole mémoire standard, notamment la carte mémoire de ce dispositif informatique comprend des circuits mémoire dépourvus de processeur interne ; FIG. 2 La FIG. 2 est une représentation schématique d’un dispositif informatique pourvu d’une carte mémoire et dont chaque circuit mémoire comprend un processeur interne ; FIG. 3 La FIG. 3 est une représentation schématique d’un dispositif informatique conforme aux principes de la présente invention, notamment le dispositif informatique représenté à la FIG. 3 comprend, sans limiter l’invention à ce seul aspect, quatre circuits mémoire. DESCRIPTION DETAILLEE DE L’INVENTION La présente invention concerne un dispositif informatique pourvu d’au moins une carte mémoire, et plus particulièrement d’une carte mémoire qui comprend une pluralité de circuits mémoire, chacun de ces circuits étant pourvu d’un processeur interne. Notamment, et selon les termes de la présente invention, un processeur interne est un dispositif micro-électronique configurée pour exécuter des instructions et par exemple effectuer des calculs, sur des données sauvegardées dans le circuit mémoire auquel il appartient. A cet égard, l’homme du métier pourra se référer à la demande de brevet WO 2017/055732 A1 qui décrit un exemple de circuit mémoire pourvu d’un processeur interne. Il est néanmoins entendu que les fonctionnalités et architectures fournies dans la demande de brevet WO 2017/055732 A1 ne sont données qu’à titre d’exemple et ne doivent en aucune manière limiter la portée de la présente invention. La présente invention propose une architecture de carte mémoire compatible avec les protocoles existants, et notamment les protocoles DDR5, tout en mettant en œuvre des contrôleurs de mémoire internes, nommés ci-après contrôleurs internes. Ainsi, la présente invention concerne un dispositif informatique qui comprend : - une carte mémoire pourvue d’un ensemble de n circuits mémoire dits chacun circuit i pour i allant de 1 à n, chaque circuit i comprenant un ou plusieurs bancs mémoire et au moins un processeur interne, chaque banc, parmi l’un ou plusieurs bancs, comprenant une pluralité de rangs, chaque rang comprenant des cellules mémoire ; - un processeur principal configuré pour émettre des requêtes, dites requêtes primaires ik, chaque requête primaire ik ciblant une adresse, dite adresse ik, d’un ou plusieurs rangs de l’un ou plusieurs bancs du circuit i ; - un contrôleur mémoire mettant en œuvre un protocole d’accès, dit protocole natif, ledit protocole natif étant configuré pour permettre au contrôleur mémoire d’accéder en parallèle aux n circuits i ; - au moins un bus configuré pour véhiculer des commandes, des adresses et des données ; le dispositif informatique comprend en outre un pré-contrôleur intercalé entre le processeur principal et le contrôleur mémoire, tandis que chaque circuit i est pourvu d’un contrôleur de mémoire interne, dit contrôleur interne i, le pré-contrôleur étant configuré pour, dès lors qu’il reçoit une requête primaire ik du processeur principal, décomposer ladite requête primaire ik en un jeu de requêtes secondaires ik, et envoyer, via le contrôleur mémoire, ce jeu de requêtes secondaires au circuit mémoire i, chaque contrôleur interne i étant configuré pour reconstruire la requête primaire ik à partir du jeu de requêtes secondaires ik, exécuter ladite requête primaire ik, générer en retour une confirmation d’exécution, dite confirmation d’exécution primaire, décomposer ladite confirmation d’exécution primaire en un jeu de confirmations d’exécutions secondaires, et transmettre, via le contrôleur mémoire, ce jeu de confirmations d’exécutions secondaires au pré-contrôleur qui est également configuré pour reconstruire la confirmation d’exécution primaire à partir du jeu de confirmations d’exécutions secondaires, le pré-contrôleur est également configuré pour fournir au processeur principal des résultats primaires ik en réponse à une requête primaire ik de lecture de données, dites données ik, stockées dans le circuit i, les résultats primaires ik formant une confirmation d’exécution primaire et comprennent les données ik; chaque contrôleur interne i est par ailleurs configuré pour exécuter également des requêtes d’accès mémoire, dites requêtes internes, provenant du processeur interne, le contrôleur interne i est également configuré pour générer, en vue de l’exécution des requêtes primaires ainsi que des requêtes internes, toutes les opérations nécessaires pour accéder à la mémoire du circuit mémoire i, et lorsque cela s’avère nécessaire, en lieu et place du contrôleur mémoire, précharger les bancs, activer les rangs mémoires ainsi que les opérations de rafraichissement de rangs mémoires lorsque de telles opérations s’avèrent nécessaires. Le protocole natif, configuré pour permettre au contrôleur mémoire d’accéder en parallèle aux n circuits i, implique que ledit protocole natif permet au contrôleur mémoire d’exécuter des requêtes, notamment des requêtes d’envoi décrites dans la suite de l’énoncé, en générant des commandes. En particulier, et cela apparaîtra plus clairement dans la suite de l’énoncé, une requête d’envoi peut être formée à partir d’une ou plusieurs requêtes secondaires, les plusieurs requêtes secondaires de ladite requête d’envoi ciblant chacune un circuit i différent et sont susceptible d’être exécutées en parallèles au niveau des différents circuits i effectivement ciblés. Par ailleurs, il est entendu qu’une commande de lecture ou d’écriture du protocole natif s’adresse à l’ensemble des circuits i. Ainsi, selon la présente invention, chaque circuit mémoire comprend un contrôleur interne ayant des fonctions équivalentes à celles d’un contrôleur mémoire. Néanmoins, un contrôleur interne n’exécute ces fonctions qu’au sein du circuit mémoire dans lequel il est intégré. Par ailleurs, et selon la présente invention, chaque requête primaire émise par le processeur principal est allouée par le biais du pré-contrôleur à un unique circuit mémoire. Ainsi, une requête primaire allouée à un circuit mémoire donné peut être entièrement traité par le contrôleur interne du circuit mémoire considéré. Cette configuration permet de tirer profit des capacités de calcul et de traitement de données dont sont dotés chaque circuit mémoire par le biais de leur processeur interne. La suite du présent exposé de la présente invention se limite à la description d’un dispositif informatique et des différentes fonctionnalités des éléments qui le composent. Toutefois, il est entendu que l’invention ne se limite pas au seul dispositif informatique mais concerne également le ou les procédés mis en œuvre par le dispositif informatique considéré. Par ailleurs la suite de l’énonce fait référence à au moins un bus qui comprend un bus de commande et d’adresse et un bus de données. Toutefois, il est entendu que l’au moins un bus peut comprendre un unique bus. A cet égard, l’homme du métier, à la seule lecture du présent énoncé, comprendra que la présente invention peut porter sur un procédé de cheminement d’une requête primaire, de son émission par le processeur principal, et jusqu’à son exécution au niveau d’un circuit mémoire par le contrôleur interne du circuit mémoire considéré. Il est également entendu qu’un tel procédé peut considérer aussi bien des requêtes primaires en écriture que des requêtes primaires en lecture. Enfin, il est également entendu que l’invention peut également porter sur un programme informatique qui, lorsqu’il est mis en œuvre, exécute l’ensemble des étapes du procédé considéré. Ce programme informatique peut notamment comprendre des sous-programmes, par exemple un sous-programme stocké et exécuté par le pré-contrôleur et un sous-programme stocké et exécuté par les contrôleurs internes. La suite de la description considère des circuits mémoire pouvus de processeurs internes. Toutefois, l’homme du métier à la seule lecture du présent énoncé pourra considérer que l’invention est également applicable à des circuits mémoire dépourvus desdits processeurs internes. Ainsi, à la FIG. 3 , on peut voir une représentation schématique d’un dispositif informatique 10 conforme aux principes exposés de la présente invention. Notamment, le dispositif informatique 10 comprend un processeur principal 100. Le processeur principal 100 peut comprendre, par exemple, une unité de calcul et de commande d’un dispositif électronique tel qu’un ordinateur, un calculateur ou autre équipement susceptible d’exécuter des fonctions logiques. Notamment, le processeur principal 100 peut être une unité central de calcul (« CPU » ou « Central Processing Unit » selon la terminologie Anglo-Saxonne). Le processeur principal 100 est, dans le présent cas d’espèce, destiné à générer des requêtes primaires à destination de circuits mémoire décrits dans la suite de l’énoncé. Notamment, les requêtes primaires peuvent comprendre des requêtes primaires en écriture et/ou des requêtes primaires en lecture. A cet égard, une requête primaire en écriture correspond à l’inscription de données, à des fins de stockage, dans un circuit mémoire, tandis qu’une requête primaire en lecture correspond à la lecture des données stockées dans un circuit mémoire et leur communication au processeur principal 100. Le dispositif informatique 10 comprend également une carte mémoire 300. Par « carte mémoire », on entend un élément support, tel qu’un circuit imprimé, sur lequel sont disposés un ou plusieurs circuits mémoires. La carte mémoire 300 peut comprendre des moyens de connexion permettant notamment d’interfacer ladite carte 300 avec un ordinateur, une unité de calcul. La carte mémoire 300 selon la présente invention comprend n circuits mémoire chacun dit circuit i pour i allant de 1 à n. Il est entendu, sans qu’il soit nécessaire de le préciser, que n est un nombre entier. Chaque circuit i comprend un ou plusieurs bancs mémoire, chaque banc mémoire comprend une pluralité de rangs, chaque rang comprenant des cellules mémoire. Les cellules mémoire peuvent comprendre des cellules mémoire vive à accès dynamique aléatoire (« Dynamic Random Access Memory » ou DRAM selon la terminologie Anglo-Saxonne). L’invention n’est toutefois pas limitée à ce seul aspect et l’homme du métier pourra envisager tout type de cellule mémoire, notamment des cellules mémoire vive à accès statique aléatoire (« Static Random Access Memory » ou SRAM selon la terminologie Anglo-Saxonne). Chaque circuit i comprend au moins un processeur interne. A la FIG. 3 , donnée à titre d’exemple non limitatif, la carte mémoire comprend quatre circuits mémoire notés circuit 1, circuit 2, circuit 3 et circuit 4. Notamment, sur la FIG. 3 , le circuit 1 porte la référence 301, le circuit 2 porte la référence 302, le circuit 3 porte la référence 303 et le circuit 4 porte la référence 304. Tel qu’illustré à la FIG. 3 , chaque circuit 301, 302, 303 et 304 comprend un processeur interne noté 311, 312, 313 et 314 et un ou plusieurs bancs de mémoires notés 321, 322, 323 et 324. Chaque circuit i, pour i allant de 1 à n, comprend un contrôleur de mémoire interne dits chacun contrôleur interne i. Un contrôleur interne est notamment configuré pour exécuter des requêtes primaires recomposées à partir des requêtes secondaires qu’il reçoit via le ou les bus, et exécuter également les requêtes, générées par le processeur interne i, d’accès à la mémoire contenue dans le ou les plusieurs bancs. Tel qu’illustré à la FIG. 3 , chaque circuit 301, 302, 303 et 304 comprend un contrôleur interne noté 331, 332, 322 et 334. Le dispositif informatique 10 selon la présente invention comprend également un contrôleur mémoire 200. Notamment le contrôleur mémoire 200 selon la présente invention reprend les caractéristiques techniques des contrôleurs mémoires connus de l’état de la technique. En particulier, le contrôleur mémoire 200 selon la présente invention est configuré pour émettre des commandes de précharge de banc, d’activation de rangs de mémoire et/ou de rafraichissement de rangs mémoire. Toutefois, le dispositif informatique 10 selon la présente invention est configuré pour que certaines des commandes susceptibles d’être émises par le contrôleur mémoire 200 soient ignorées par les circuits mémoire, notamment les commandes de précharge de banc, d’activation de rangs et de rafraichissement de rang. Ce dernier aspect permet notamment de limiter les adaptations de protocole relatif au fonctionnement du dispositif informatique 10. Le dispositif informatique 10 selon la présente invention comprend un bus de données 500 reliant le contrôleur mémoire 200 et la carte mémoire 300, ainsi qu’un bus de commande et d’adresse 400 reliant le contrôleur mémoire 200 et la carte mémoire 300. Il est par ailleurs connu que chaque circuit mémoire n’est connecté que partiellement au bus de données 500. Plus particulièrement, la largeur (par exemple mesurée en « bit » ou en « octet ») du bus de données est supérieure à la largeur du port de données (par exemple mesurée en « bit » ou en « octet ») de chacun des circuits mémoire. Ainsi, et selon la présente invention, tous les circuits mémoire peuvent présenter une largeur de port de données identique. De manière avantageuse, la somme des largeurs de port de données de l’ensemble des circuits mémoire format la carte mémoire peut être égale à la largeur du bus de données. Par exemple, le port de données de chaque circuit mémoire peut être égale à p (p étant un nombre entier) tandis que la largeur du bus de données peut être égale au produit de p par n (n étant le nombre de circuits mémoire portés par la carte mémoire). Il est ainsi entendu qu’une requête en écriture d’une longueur égale au produit de n par p, ou à un multiple de cette valeur, ne peut transiter le port de données d’un circuit mémoire sans modifications. Le dispositif informatique 10 comprend également un pré-contrôleur 600 intercalé entre le processeur principal 100 et le contrôleur mémoire 200. En fonctionnement, le processeur principal 100 est configuré pour émettre des requêtes, et notamment des requêtes primaires ik pour i allant de 1 à n, une requête primaire i ciblant une adresse , dite adresse i, d’un ou plusieurs rangs de l’un ou plusieurs bancs du circuit i. Le premier indice « i », alloué à la requête primaire ik désigne le circuit i ciblé par ladite requête. Le deuxième indice « k » (étant entendu que d’autres lettres pourrons être considérées dans la suite de l’énoncé) désigne la requête en tant que telle et permet notamment de différentier la requête primaire ik de la requête primaire ih toute deux ciblant le circuit i. Selon la présente invention, le pré-contrôleur 600 est adapté pour recevoir et effectuer un pré-traitement de requêtes primaires ik émises par le processeur principal 100. Notamment, le pré-contrôleur 600 est configuré pour décomposer une requête primaire ik (pour i allant de 1 à n), ciblant une adresse ik du circuit i (émise par le processeur principal 100), en un jeu de requêtes secondaires ik . L’envoi des requêtes secondaires se fait en encodant celles-ci dans des requêtes d’écritures dites requêtes d’envoi. Notamment, plusieurs requêtes secondaires, à destination de différents circuits mémoires i, peuvent être encodées dans une même requête d’envoi. Les requêtes d’envoi sont transmises au contrôleur mémoire 200 celui-ci exécutant chaque requête d’envoi en générant une suite de commandes sur le bus de contrôle et d’adresse 400 ainsi qu’en émettant des données sur le bus de données 500. A cet égard, la suite de commandes comprend : - éventuellement une commande de précharge de banc ainsi qu’une commande d’activation de rang, (chaque contrôleur interne est toutefois configuré pour ignorer ces deux commandes.) ; - une ou plusieurs commande d’écritures, ces commandes véhiculant, sur le bus de données 500, des données qui sont normalement, dans le protocole DDR5, les données à écrire, mais qui dans le cadre de l’invention sont des données encodant des requêtes secondaires. Chaque contrôleur interne i est par ailleurs configuré pour extraire des requêtes secondaires des données des commandes d’écritures générées par le contrôleur mémoire quand celui-ci exécute des requêtes d’envoi. Le contrôleur interne i reconstruit des requêtes primaires à partir des jeux de requêtes secondaires ainsi extraits, et exécute les requêtes primaires une fois que celles-ci sont reconstituées, réalisant si nécessaire des précharges de bancs et des activations de rangs, ainsi que des opérations de rafraichissement quand celles-ci sont nécessaires. Pour chaque requête primaire exécutée, le contrôleur interne i va générer une confirmation d’exécution, cette dernière correspondant pour une requête primaire de lecture, aux données lues par cette requête primaires de lecture, et pour les requêtes primaires d’écriture, à un identifiant de requête secondaire. A chaque fois que le contrôleur interne i reçoit une commande de réponse, le contrôleur interne i fournit : soit un résultat secondaire, c’est-à-dire une partie d’une confirmation d’exécution de requête primaire de lecture, ce résultat secondaire comprenant un identifiant secondaire ainsi qu’une partie de la donnée lue suite à cette requête primaire de lecture ; soit une ou plusieurs confirmations d’exécution de requêtes primaires d’écritures ; soit une valeur encodant l’absence de confirmation d’exécutions, le contrôleur ayant soit déjà confirmé intégralement toutes les requêtes primaires qu’il a déjà exécuté, soit ne pouvant pas encore confirmer l’exécution de requêtes primaires dans l’un ou l’autre des cas suivants : il n’a pas encore reçu une confirmation d’exécution dans son intégralité il n’a pas encore exécuté une requête primaire dans son intégralité Selon un mode de réalisation particulièrement avantageux, le pré-contrôleur 600 peut comprendre n unités de génération de commande chacune dite unité de génération i pour i allant de 1 à n. Chaque unité de génération i est notamment dédiée à la décomposition d’une requête primaire ik ciblant le circuit i en un jeu de requêtes secondaires ik. Toujours selon ce mode de réalisation, le pré-contrôleur 600 peut comprendre une unité de génération de requête d’envoi configurée pour encoder plusieurs requêtes secondaires dans chaque requête d’envois, ces requêtes secondaires ayant été générées par différentes unités de génération i, donc ciblant des circuits mémoires différents. Les requêtes d’envoi ainsi générées sont fournies au contrôleur mémoire 200 qui les exécute en pilotant les bus 400 et 500 ; Le pré-contrôleur 600 va envoyer ainsi, via le contrôleur mémoire 200, les requêtes secondaires de chaque jeu de requêtes secondaires ik au circuit mémoire i, et donc aux contrôleurs internes i. Toujours de manière avantageuse, le pré-contrôleur 600 peut comprendre une mémoire tampon, dite mémoire de pré-contrôleur, dans laquelle chaque requête primaire ik est enregistrée dans un registre, dit pré-registre tik, avant son traitement. De manière avantageuse, chaque contrôleur interne i peut également comprendre une mémoire tampon dite mémoire tampon intermédiaire i pour i allant de 1 à n. Notamment, et à titre d’exemple, le pré-registre tik dans lequel la requête primaire ik est enregistrée peut comprendre une pluralité de champs parmi lesquels on peut compter, un identifiant, un état du tampon alloué, l’adresse ik, un tableau de données . L’état du tampon alloué peut comprendre un état libre, un état pour lequel une requête primaire en lecture est enregistrée, et un état pour lequel une requête primaire en écriture est enregistrée. L’état pour lequel une requête primaire ik en lecture est enregistrée peut-être une mesure de l’état d’avancement de l’envoi du jeu de requêtes secondaires ik (décomposition de la requête primaire en lecture) vers le circuit i. De manière équivalente, l’état pour lequel une requête primaire ik en écriture est enregistrée peut-être une mesure de l’état d’avancement de l’envoi du jeu requêtes secondaires ik (décomposition de la requête primaire en écriture) vers le circuit i. Le dispositif informatique 10 peut être configuré pour attribuer un identifiant, dit identifiant primaire, à chaque requête primaire ik, et un ou des identifiants, dits identifiants secondaires, à chacune des requêtes secondaires d’un jeu de requêtes secondaires ik. L’ensemble des identifiants primaire et secondaires permet notamment d’associer chaque requête primaire ik au jeu de requêtes secondaires ik issu de la décomposition de ladite requête primaire ik. En d’autres termes, les identifiants secondaires attribués aux requêtes secondaires d’un jeu de requêtes secondaires donné permet d’associer la requête primaire au jeu de requêtes secondaires formé à partir de la requête primaire en question. Ce dernier aspect permet également d’associer en retour une confirmation d’exécution primaire ik au jeu de confirmation d’exécution secondaire ik issu de la décomposition de ladite confirmation d’exécution primaire. Selon un mode de réalisation avantageux, le pré-contrôleur 600 peut être configuré pour effectuer en parallèle la décomposition d’une pluralité de requêtes primaires ik ciblant chacune un circuit mémoire i différent. Toujours selon ce mode de réalisation, le pré-contrôleur 600 peut être configuré pour encoder plusieurs requêtes secondaires dans une même requête d’envoi, chacune de ces requêtes secondaires appartenant à un jeu de requêtes secondaires ik ciblant chacun un circuit mémoire i différent. Le pré-contrôleur 600 peut être configuré de sorte qu’à la suite de la décomposition d’une requête primaire ik en un jeu de requêtes secondaires ik, ledit jeu de requêtes secondaires ik comprend des requêtes secondaires ikl pour l allant de 0 à m, la requête secondaire ik0 portant l’adresse ik dans le circuit i ciblé par la requête primaire ik. Le dispositif informatique 10 comprend également un bus de données 500 reliant le contrôleur mémoire et la carte mémoire, et un bus de commande et d’adresse 400 reliant le contrôleur mémoire et la carte mémoire. Le bus de commande et d’adresse 400 est un bus unidirectionnel qui, via un encodage approprié, transporte des informations de commandes et des informations d’adresse. Il est entendu qu’une information de commande indique une action à accomplir, par exemple exécuter une requête, tandis qu’une information d’adresse indique une adresse au sein d’un circuit i où doit être exécutée la requête considérée. Le bus de données 500 est un bus bidirectionnel qui comprend plusieurs champs de communication de données i, et plus particulièrement n champs de communication de données i (i allant de 1 à n), chaque champ de communication de données i étant dédié au circuit i. Il est entendu que les données communiquées entre un circuit i et le pré-contrôleur 600 transitent par le champ de communication de données i. Les requêtes secondaires ikl en écriture ou en lecture portant des requêtes, respectivement, d’écriture et de lecture, peuvent également transiter par le champ de communication de données i. Les requêtes secondaires ik0 en écriture ou en lecture portant une adresse, respectivement, d’écriture et de lecture, peuvent également transiter par le champ de communication de données i ou par le champ de communication d’adresse ik, ou d’une façon répartie sur ces deux champs. Le contrôleur interne i est configuré pour enregistrer, au fur et à mesure de leur réception, les requêtes secondaires ikl du jeu de requêtes secondaires ik dans un registre tik de la mémoire tampon intermédiaire i. Le contrôleur interne i est également configuré pour, dès lors que l’intégralité des requêtes secondaires ikl ont été enregistrées dans le registre tik, reconstituer la requête primaire ik et exécuter ladite requête primaire ik. Par exécution de la requête primaire ik, on entend, pour tous les rangs ciblés par la requête où cela serait nécessaire, une précharge du banc ou se trouve le rang considéré et l’activation de ce rang, puis pour tous les rangs ciblés par la requête, la lecture ou l’écriture des cellules du rang spécifiées par l’adresse de la requête. De manière avantageuse, le pré-registre tik alloué à la requête primaire ik dans la mémoire de pré-contrôleur fera état de l’avancement de l’envoi des requêtes secondaires ikl vers le contrôleur interne i. Le contrôleur interne i alloue, également, un registre tik, dans sa mémoire tampon intermédiaire i, au jeu de requêtes secondaires ik. Notamment, ce registre tik fait état de l’avancement en termes de réception des requêtes secondaires ikl du jeu de requêtes secondaires. Le contrôleur interne est également configuré pour enregistrer une confirmation d’exécution primaire dans la mémoire tampon intermédiaire qui contenait la requête primaire correspondante, puis libérer cette mémoire tampon intermédiaire. Ce dernier aspect permet à ladite mémoire tampon intermédiaire (en d’autres termes le registre concerné) d’être utilisée pour reconstituer une autre requête primaire, quand la confirmation d’exécution primaire a été entièrement envoyée, via un jeu de confirmation d’exécution secondaire. Selon la présente invention, les identifiants primaires et secondaires peuvent également être utilisés par le contrôleur interne i pour réassembler dans un ordre correct les requêtes secondaires en requête primaires quand le contrôleur mémoire exécute les requêtes d’envoi dans un ordre différent de celui dans lequel il les a reçus du pré-contrôleur. Toujours selon la présente invention, les identifiants primaires et secondaires peuvent être utilisés par le pré-contrôleur pour réassembler dans un ordre correct les confirmations d’exécution secondaires en confirmation d’exécution primaires quand le contrôleur mémoire exécute les requêtes de réponse dans un ordre différent de celui dans lequel il les a reçus du pré-contrôleur. Le pré-contrôleur est configuré pour reconstituer une confirmation d’exécution primaire ik en enregistrant dans un pré-registre tik, au fur et à mesure de leurs réceptions, les confirmations d’exécution secondaires ik, ou du moins des éléments suffisant de celles-ci. Le pré-contrôleur est également configuré pour transmettre au processeur principal les confirmations d’exécutions primaires correspondant à des résultats primaires une fois que ces confirmations d’exécutions primaires ont été reconstituées, et libérer les pré-registre tik correspondant de tel façon qu’ils puissent être utilisés pour enregistrer de nouvelle requêtes primaires générées par le processeur principal. Le pré-contrôleur est configuré pour libérer un pré-registre tik contenant une requête primaire d’écriture quand la confirmation d’exécution primaire correspondant à cette requête primaire d’écriture est arrivée, le pré-registre ainsi libéré devenant disponible pour enregistrer une nouvelle requête primaire générée par le processeur principal. L’homme du métier, sur la base de ses seules connaissances générales, pourra concevoir l’architecture du pré-registre tik et du registre tik. Chaque contrôleur interne i peut être configuré pour, à réception de l’ensemble des requêtes secondaires du jeu de requêtes secondaires ik, réassembler lesdites requêtes secondaires afin de reformer la requête primaire et exécuter cette dernière. Le contrôleur interne i est également configuré pour décomposer les données lues et enregistrés dans le registre tik en un jeu de résultats secondaires ik et les communiquer au pré-contrôleur, en réponse à des requêtes de réponse émise par ce dernier, ledit pré-contrôleur étant pour sa part configuré pour extraire, des données retournées par les requêtes de réponses (qui sont des requêtes de lecture du point de vue du protocole DDR5), les résultats secondaires du jeu de résultats secondaires ik, et réassembler ces résultat secondaires en un résultat primaire ik formant à la fois une réponse à la requête primaire ik en lecture et une confirmation d’exécution de cette dernière. De manière avantageuse, le pré-contrôleur, 600 lorsqu’il reçoit au moins deux requêtes primaires ik et jh en lecture, j étant différent de i, et ciblant, respectivement, le circuit i et le circuit j, traduit lesdites requêtes primaires ik et jh, respectivement, en un jeu de requêtes secondaires ik et en un jeu de requêtes secondaires jh, le pré-contrôleur étant configuré pour envoyer de manière simultanée une requête secondaire ikl à destination du circuit i, une requête secondaire jht à destination du circuit j. Le pré-contrôleur est configuré, dès lors qu’il a inscrit dans le pré-registre l’intégralité des données (notamment des données lues), pour envoyer vers le processeur principal lesdites données. Le dispositif informatique 10 est donc configuré pour traiter une pluralité de requêtes primaires, chacune des requêtes primaires ciblant un circuit mémoire différent. Ainsi, et selon la présente invention, la considération de requêtes secondaires (de taille réduite au regard des requêtes primaires), ou de résultats secondaires permet d’exécuter entièrement une requête primaire au sein d’un unique circuit et par voie de conséquence de pouvoir bénéficier de tout le potentiel offert par la présence d’un processeur interne dans le circuit mémoire considéré. La suite de l’énoncé traite du cheminement d’une requête primaire d’écriture dans le cadre d’un dispositif informatique pour lequel la carte mémoire comprend quatre circuits mémoires. Dans cet exemple, le bus de données 500 est de 32 bits distribués de manière équivalente sur chacun des circuits 301, 302, 303 et 304. Le cheminement d’une requête primaire d’écriture comprend la génération de ladite requête primaire par le processeur principal. Cette requête primaire peut notamment comprendre, un identifiant de requête, une adresse i de destination alignée sur 64 octets du circuit i, et 64 octets de données à écrire, dites données i, à l’adresse i. A réception de la requête primaire, le pré-contrôleur 600 alloue à ladite requête primaire i un pré-registre tik dans sa mémoire tampon. Le pré-contrôleur 600 traduit alors la requête primaire ik en cinq requêtes secondaires ik, pour k allant de 0 à 4. Le pré-contrôleur 600 peut être pourvu de quatre unités de génération de commande, chacune étant dédiée à la traduction des requêtes primaires ciblant un circuit mémoire qui lui est propre. En d’autres termes, la requête primaires ik, ciblant le circuit i, sera traduite en cinq requêtes secondaires ikl (l allant de 0 à 4) par l’unité de génération de commande dédiée au circuit i. L’adresse ik ciblée dans le circuit i est contenue dans la requête secondaire i0 ainsi qu’une petite partie des données à écrire, tandis que les requêtes secondaires ik, pour k allant de 1 à 4, comprennent le reste des données à écrire. Ces différentes requêtes secondaires ik (k allant de 0 à 4) sont envoyées par l’unité d’envoi de commande via 5 requêtes secondaires en écriture. Des requêtes secondaires à destination de différents circuits mémoire peuvent être envoyées en même temps. Notamment, dès qu’elle est considérée, l’unité d’envoi de commande peut envoyer quatre requêtes secondaires de quatre jeu de requêtes secondaires différentes. En d’autres termes, des commandes d’écritures sur les quatre circuits mémoire peuvent être mises en œuvre en même temps. Ainsi, la réalisation de la requête primaire en écriture du processeur principal va nécessiter cinq accès d’écriture au lieu de 1, mais jusqu’à 4 requêtes en écriture du processeur principal, ciblant chacune des circuits mémoires différents, peuvent être réalisées en parallèle, atteignant, du point de vue de la bande passante, une efficacité de 80%. Le contrôleur interne i, lorsqu’il reçoit la requête secondaire i0, et les requêtes secondaires ik pour k allant de 1 à 4 met à jour le registre tik. Dès lors que l’état du registre tik atteint la valeur indiquant que l’ensemble des requêtes secondaires ikl (pour l allant de 0 à 4) ont été reçu par le contrôleur interne i, les 64 octets de données i sont écrits à l’adresse ik ciblée par la requête primaire ik dans le circuit i. Le pré-contrôleur, déterminant qu’une confirmation d’exécution doit être en attente dans le circuit mémoire i, par exemple non limitatif car un temps suffisant s’est écoulé depuis l’envoi de la dernière requête secondaire du jeu de requêtes secondaires correspondant à la requête primaire d’écriture considérée, va émettre une commande de réponse, et le contrôleur interne i va émettre ensuite une confirmation d’exécution de l’écriture des données i en réponse à cette commande de réponse, et réinitialiser le registre tik. Si le contrôleur interne n’est pas prêt à fournir cette confirmation d’exécution lors de la réception de la commande de réponse, ledit contrôleur interne fournit une valeur de non-réponse et fournira cette confirmation d’exécution en réponse à une commande de réponse ultérieure. Le pré-contrôleur, lorsqu’il reçoit une non-réponse, génère à nouveau une requête de réponse, qui une fois exécutée par le contrôleur mémoire, génère à nouveau une commande de réponse. En fin de compte la confirmation d’exécution est reçue par le pré-contrôleur (via le contrôleur mémoire) qui a son tour réinitialise le pré-registre tik, ce dernier pouvant être alloué à l’exécution d’une autre requête primaire. La suite de l’énoncé traite du cheminement d’une requête primaire de lecture dans le cadre d’un dispositif informatique pour lequel la carte mémoire comprend quatre circuits mémoires. Dans cet exemple, le bus de données 500 est de 32 bits distribués de manière équivalente sur chacun des circuits 301, 302, 303 et 304. Le cheminement d’une requête primaire de lecture comprend la génération de ladite requête primaire par le processeur principal. Cette requête primaire peut notamment comprendre, un identifiant de requête, une adresse ik de destination alignée sur 64 octets du circuit i. A réception de la requête primaire, le pré-contrôleur 600 alloue à ladite requête primaire ik un pré-registre tik dans sa mémoire tampon. L’adresse i de destination est utilisée pour déterminer le circuit mémoire i concerné par la requête primaire de lecture. Dans le présent cas d’espèce, l’adresse ik de destination peut par exemple concerner le circuit 302. Le pré-contrôleur génère ensuite le jeu de requêtes secondaires ik, par exemple au moyen d’une unité de génération de commande dédiée au circuit i. En l’occurrence, s’agissant d’une requête de lecture, le jeu de requêtes secondaires ik comprend une unique requête secondaire i0 qui est envoyée au circuit 302 via le bus de données, et notamment le champ de communication de données associé au circuit 302. La requête secondaire i0 porte notamment l’adresse ik de lecture dans le circuit 302. Le contrôleur interne i du circuit 302, lorsqu’il reçoit la requête secondaire i0, met à jour le registre tik, et exécute dès que possible la commande de lecture correspondante, remplissant le registre tik avec les données lues. Le pré-contrôleur, déterminant qu’une confirmation d’exécution de lecture doit être en attente dans le circuit mémoire i, par exemple non limitatif car un temps suffisant s’est écoulé depuis l’envoi de la requête secondaire i0 correspondant à la requête primaire de lecture considérée, va émettre une série de commandes de réponses afin de récupérer le jeu de confirmation d’exécution secondaire contenant les données lues. Le contrôleur interne i émet alors ce jeu de confirmation d’exécution secondaire, en fait le jeu de résultat secondaire, en réponse à cette suite de commandes de réponse, transférant ainsi la donnée lue, et réinitialise le registre tik. Comme pour une commande d’écriture, le contrôleur interne a la possibilité, quand il n’est pas prêt au moment où il reçoit une commande de réponse, de fournir une valeur de non-réponse à une commande de réponse, cette dernière étant réémise ultérieurement d’une façon similaire à celle décrite dans le cheminement d’une requête d’écriture . Les données transitant via le bus 500 sont transportées via des blocs de données (« DATA BURST » selon la terminologie Anglo-Saxonne), un bloc de données comprenant typiquement 64 octets. Des résultats secondaires ik, émis par le circuit i, sont reçus par le pré-contrôleur 600. Ces derniers peuvent être d’une taille compact de 8 octets par exemple (égale à la moitié de la quantité d’octets, appartenant à un bloc de données, transitant par un champ de communication de données) ou d’une taille normale de 16 octets par exemple (égale à la, quantité d’octets, appartenant à un bloc de données, transitant par un champ de communication de données. Typiquement, les données peuvent ainsi être communiquées au pré-contrôleur 600, sous forme un résultat secondaire de taille compacte et de quatre résultats secondaires de taille normale, chaque résultat secondaire comprenant, en plus des données qu’il transporte, un identifiant, par exemple un identifiant relatif au pré-registre tik dans lequel est enregistré la requête primaire i. Par exemple non limitatif, le contrôleur interne i encode le type de réponse qu’il fournit à une commande de réponse dans un champ 4-bit placé en tête de la réponse. Ce champ 4-bit encode notamment les types suivant : un type non-réponse, un type confirmation d’écriture, un type résultat compact et un type résultat normal. Les types non-réponse, confirmation d’écriture et résultat compact tiennent sur 8 octets alors que le type résultat normal tient sur 16 octets. En conséquence, les 16 octets fournis par le contrôleur interne i en réponse à une commande de réponse peuvent comprendre l’un des combinaisons suivantes: deux non-réponses ; une non-réponse et une confirmation d’écriture ; une non-réponse et un résultat compact ; deux confirmations d’écriture ; une confirmation d’écriture et un résultat compact deux résultats compacts un résultat normal Toujours dans le cadre de l’exemple non-limitatif, un résultat compact comprend également un identifiant 8-bit et 6 octets de données et un résultat normal comprend également un identifiant 8-bit et 14.5 octets de données : 1 résultat compact (6 octets) et 4 résultats normaux (4 x 14.5 octets) transportant au total 64 octets de données. Dès lors que l’intégralité des résultats i ( intégralité des données à lire) sont reçus par le pré-contrôleur 600, ce dernier les assemble pour les transmettre au processeur principal 100. Les données assemblées peuvent être accompagnées de l’identifiant de la requête primaire i. Il est entendu qu’une taille compact (en octet) correspond à la moitié de la quantité de donnée transitant par le port de données d’un circuit mémoire lors d’une commande de lecture ou d’écriture, tandis qu’une taille normale (en octet) correspond à la totalité de cette quantité de données. La considération de tailles compactes permet de regrouper et envoyer en même temps deux résultats de taille compacte en réponse à une unique commande de réponse, lesdits deux résultats de taille compact correspondant à des requêtes de lectures différentes. Cet aspect permet une amélioration. D’une manière équivalente, les requêtes secondaires de lectures i0, qui n’ont qu’une adresse à transporter, peuvent être de taille compact, de sorte que l’envoi de deux requêtes de ce genre, correspondant à des requêtes primaires de lecture différentes, peuvent être envoyées simultanément au circuit mémoire i, via une unique commande d’envois. Ainsi, dans le présent cas de figure, la mise en œuvre d’une requête primaire en lecture, va impliquer : l’émission d’une requête secondaire compacte (8 octets) l’émission d’un résultat secondaire compact (8 octets) l’émission de 4 résultats secondaires de taille normale (16 octets chacun) L’ensemble de ces émission correspond donc à l’équivalent de 5 commandes sur le bus (une demi-commande + une demi-commande + 4 commandes). Le dispositif informatique est ainsi en mesure de paralléliser jusqu’à 4 commandes tant que celles-ci concernent des circuits mémoires différents, et permet ainsi d’atteindre une efficacité du point de vue de la bande passante de 80% (4 accès en 5 commandes). Les exemples de cheminement d’une requête primaire en écriture ou d’une requête en lecture donnés ci-avant peuvent être généralisés à une nombre de circuits mémoire quelconque. Par ailleurs, tout au long de l’énoncé, le nombre de requêtes secondaires ik a été fonction de la nature de la requête primaire (lecture ou écriture) ainsi que du nombre de circuits mémoire compris dans le dispositif informatique. Néanmoins, l’homme du métier comprendra que cet aspect ne doit pas constituer un caractère limitatif. En effet, les principes de l’invention exposés ci-avant tenaient compte de la largeur du bus d’adresse et de commande, et de la largeur du bus de données. Ces largeurs ne sont toutefois pas figées de sorte qu’un nombre de requêtes secondaire différent peut être considéré. Le dispositif informatique 10 peut également être configuré pour gérer les erreurs de lecture lors de l’exécution d’une requête primaire en lecture. Dans l’exemple précédemment décrit, le bus de données ne fait que 32-bit de large et n’est pas protégé contre les erreurs pouvant l’affecter transitoirement. Ainsi, il peut être avantageux de mettre en œuvre un mécanisme optionnel de Contrôle de Redondance Cyclique (« CRC » ou « Cyclical Redundancy Check » selon le terminologie Anglo-Saxonne) tel que spécifié par le protocole DDR5. Chaque circuit i fournit, en plus des 16 octets de réponse, 2 octets supplémentaires, contenant 2 CRCs 8-bit, chaque CRC étant générée à partir d’une moitié des 16 octets de réponse, de telle sorte que les 2 CRCs protègent l’ensemble des 16 octets de la réponse de chaque circuit i. Si une erreur de transmission arrive, par exemple une inversion temporaire d’un signal sur le bus de donnée reliant le contrôleur mémoire au circuit i : le contrôleur mémoire va détecter cette erreur, car l’une des deux CRCs associées aux 16 octets émis par le circuit i est erronée ; bien que seulement 8 octets de données soient affectés, le contrôleur mémoire, pour des raison de simplicité, va rejeter l’ensemble des 64 octets de données retournés en réponse à sa requête de lecture le contrôleur mémoire va réémettre ladite commande de lecture Toutefois, le fonctionnement interne du contrôleur mémoire peut faire que cette requête en lecture ne soit pas immédiatement réémise, et que d’autres requêtes en lecture ou en écriture soit émises dans l’intervalle. Le problème est qu’une requête en lecture, donc une requête de réponse, modifie l’état du contrôleur interne : ce dernier quand il choisit une réponse à envoyer, modifie également son propre état interne, notamment l’état du registre tik du tampon concerné, de telle façon qu’il ne choisisse plus cette réponse quand il recevra d’autres commandes de réponses. Chacun des résultats secondaires à une requête secondaire en lecture identifie la destination des octets de données qu’il contient. Une erreur de lecture entre le circuit mémoire et le contrôleur mémoire affectant un résultat secondaire: ne se traduit pas par le fait que des octets, destinés à des requêtes primaires de lectures ik/jl/kv/lw, soient assignés par erreur à d’autre requêtes primaires de lectures ia/jb/kc/ld. mais se traduit par le fait que des octets destinés aux requêtes primaires ik/jl/kv/lw sont perdus et n’arriveront plus. Ainsi, le pré-contrôleur constatant, au bout d’un temp suffisamment long, que toutes les octets attendus par les requêtes primaires ik/jl/kv/lw ne sont pas arrivés, va considérer qu’ils ont été perdus et procède comme suit et dans l’ordre : le pré-contrôleur émet des commandes d’annulation des requêtes primaires ik/jl/kv/lw le pré-contrôleur attend les confirmations d’exécution des commandes d’annulation des requêtes primaires ik/jl/kv/lw le pré-contrôleur réémet une commande d’annulation des requêtes primaires ik/jl/kv/lw si cette confirmation d’exécution met trop de temps à arriver enfin, le pré-contrôleur recommence entièrement le processus d’exécution des requêtes primaires ik/jl/kv/lw. Le dispositif informatique 10 peut également être configuré pour gérer les erreurs d’écriture lors de l’exécution d’une requête primaire en écriture. Lorsque le contrôleur mémoire émet une requête primaire en écriture, il génère des octets de CRCs d’une façon identique aux circuits mémoires 301, 302, 303, 304 quand ceux-ci répondent à une requête primaire en lecture. Si une erreur de transmission arrive, par exemple une inversion temporaire d’un signal sur le bus de donnée reliant le contrôleur mémoire au circuit i : le contrôleur mémoire va détecter cette erreur, car l’une des deux CRCs associées aux 16 octets émis par le circuit i est erronée. Le circuit i ignore la commande transporté par la requête secondaire d’écriture, cette commande étant originalement une commande pouvant porter une adresse de lecture, ou une commande d’écriture de données, ou une command d’annulation ou une commande sans instruction. une partie des octets, destinés à la requête primaire i sont perdus et n’arriveront plus : l’accès, en lecture, en écriture ou l’annulation ne se réalisera jamais. le pré-contrôleur constatant, au bout d’un temp suffisamment long, que la requête primaire i n’a toujours pas été réalisée va considérer qu’une partie des octets qui la constituent ont été perdus et va procéder comme suit et dans l’ordre : le pré-contrôleur émet commande d’annulation de la requête primaire i le pré-contrôleur attend la confirmation d’exécution de la commande d’annulation de la requête primaire i le pré-contrôleur réémet une commande d’annulation de la requête primaire i si cette confirmation d’exécution met trop de temps à arriver. le pré-contrôleur recommencer entièrement le processus d’exécution de la requête primaire i. De manière alternative, le circuit mémoire pourrait indiquer explicitement qu’une erreur de transmission a été rencontrée via une réponse d’un type spécifique. Bien sûr, l’invention n’est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l’invention tel que défini par les revendications. Dispositif informatique (10) qui comprend : - une carte mémoire (300) pourvue d’un ensemble de n circuits mémoire (301, 302, 303, 304) dits chacun circuit i pour i allant de 1 à n, chaque circuit i comprenant un ou plusieurs bancs mémoire et au moins un processeur interne (311, 312, 313, 314), chaque banc, parmi l’un ou plusieurs bancs, comprenant une pluralité de rangs, chaque rang comprenant des cellules mémoire ; - un processeur principal (100) configuré pour émettre des requêtes, dites requêtes primaires ik, chaque requête primaire ik ciblant une adresse, dite adresse ik, d’un ou plusieurs rangs de l’un ou plusieurs bancs du circuit i ; - un contrôleur mémoire (200) mettant en œuvre un protocole d’accès, dit protocole natif, ledit protocole natif étant configuré pour permettre au contrôleur mémoire (200) d’accéder en parallèle aux n circuits i ; - au moins un bus (400, 500) configuré pour véhiculer des commandes, des adresses et des données ; le dispositif informatique (10) comprend en outre un pré-contrôleur (600) intercalé entre le processeur principal (100) et le contrôleur mémoire (200), tandis que chaque circuit i est pourvu d’un contrôleur de mémoire interne (331, 332, 333, 334), dit contrôleur interne i, le pré-contrôleur (600) étant configuré pour, dès lors qu’il reçoit une requête primaire ik du processeur principal (100), décomposer ladite requête primaire ik en un jeu de requêtes secondaires ik, et envoyer, via le contrôleur mémoire (200), ce jeu de requêtes secondaires au circuit mémoire i, chaque contrôleur interne i étant configuré pour reconstruire la requête primaire ik à partir du jeu de requêtes secondaires ik, exécuter ladite requête primaire ik, générer en retour une confirmation d’exécution, dite confirmation d’exécution primaire, décomposer ladite confirmation d’exécution primaire en un jeu de confirmations d’exécutions secondaires, et transmettre, via le contrôleur mémoire (200), ce jeu de confirmations d’exécutions secondaires au pré-contrôleur qui est également configuré pour reconstruire la confirmation d’exécution primaire à partir du jeu de confirmations d’exécutions secondaires, le pré-contrôleur est également configuré pour fournir au processeur principal (100) des résultats primaires ik en réponse à une requête primaire ik de lecture de données, dites données ik, stockées dans le circuit i, les résultats primaires ik formant une confirmation d’exécution primaire et comprennent les données ik; chaque contrôleur interne i est par ailleurs configuré pour exécuter également des requêtes d’accès mémoire, dites requêtes internes, provenant du processeur interne (311, 312, 313, 314), le contrôleur interne i est également configuré pour générer, en vue de l’exécution des requêtes primaires ainsi que des requêtes internes, toutes les opérations nécessaires pour accéder à la mémoire du circuit mémoire i, et lorsque cela s’avère nécessaire, en lieu et place du contrôleur mémoire (200), précharger les bancs, activer les rangs mémoires ainsi que les opérations de rafraichissement de rangs mémoires lorsque de telles opérations s’avèrent nécessaires. Dispositif informatique (10) selon la revendication 1, dans lequel la confirmation d’exécution primaire d’une requête primaire ik de lecture comprend les données lues par l’opération de lecture correspondante. Dispositif informatique (10) selon la revendication 1 ou 2, dans lequel le pré-contrôleur est configuré pour encoder chaque requête secondaire d’un jeu de requêtes secondaires ik dans une requête d’envoi, une requête d’envoi pouvant comprendre jusqu’à n requêtes secondaires ciblant chacune un circuit i différent, le pré-contrôleur est également configuré pour envoyer chaque requête d’envoi au contrôleur mémoire (200), le contrôleur mémoire (200) est pour sa part configuré pour générer une suite de commandes de son protocole natif, ladite suite de commandes permettant l’exécution de la requête d’envoi, la suite de commandes comprenant au moins un commande, dite commande d’envoi, d’écriture mémoire du protocole natif. Dispositif informatique (10) selon la revendication 3, dans lequel le contrôleur interne d’un circuit i est configuré pour extraire les requêtes secondaires des commandes d’envoi qu’il reçoit et ciblant le circuit i considéré. Dispositif informatique (10) selon la revendication 3 ou 4, dans lequel le pré-contrôleur est configuré pour lorsqu’il s’attend, en retour à des commandes d’envoi qu’il a précédemment envoyé, à ce que des confirmations d’exécutions soient en attentes dans un ou plusieurs circuit i, générer des requêtes de lectures, dites requêtes de réponse et les transmettre au contrôleur mémoire (200), de sorte que ce dernier les exécute en générant des suites de commandes du protocole natif sur le ou les bus reliant le contrôleur mémoire (200) aux circuits i, cette suite de commandes comprenant au moins une commande, dite commande de réponse, chaque commande de réponse étant une commande de lecture mémoire du protocole natif. Dispositif informatique (10) selon la revendication 5, dans lequel le contrôleur interne i est configuré pour encoder des confirmations d’exécution secondaires dans les réponses qu’il fournit aux commandes de lecture du protocole natif, et du fait qu’une réponse à une commande de lecture est constituée des réponses générées par la pluralité de circuits i, une telle réponse est susceptible de comprendre plusieurs confirmations d’exécution secondaires émises par des circuits i différents. Dispositif informatique (10) selon la revendication 6, dans lequel les requêtes d’envois ont le même format et encodage que des requêtes primaires d’écritures. Dispositif informatique (10) selon la revendication 7, les requêtes de réponse ont le même format et encodage que des requêtes primaires de lectures. Dispositif informatique (10) selon la revendication 8, dans lequel une requête secondaire ciblant le circuit i est encodée dans les données à écrire destinées au circuit i, d’une requête d’envoi, ces données à écrire étant par la suite véhiculées par au moins une commande d’envoi. Dispositif informatique (10) selon la revendication 9, dans lequel le pré-contrôleur comprend une mémoire tampon, dite mémoire de pré-contrôleur, dans laquelle chaque requête primaire ik est enregistrée dans un registre, dit pré-registre tik, avant son traitement, et dans lequel chaque contrôleur interne i comprend une mémoire tampon dite mémoire tampon intermédiaire i. Dispositif informatique (10) selon la revendication 10, dans lequel ledit dispositif informatique (10) est configuré pour attribuer un identifiant, dit identifiant primaire, à chaque requête primaire ik, et un ou des identifiants, dits identifiants secondaires, à chacune des requêtes secondaires d’un jeu de requêtes secondaires ik, l’ensemble des identifiants primaires et secondaires permettant d’associer chaque requête primaire ik au jeu de requêtes secondaires ik issu de la décomposition de ladite requête primaire ik et d’associer en retour une confirmation d’exécution primaire ik au jeu de confirmation d’exécution secondaire ik issu de la décomposition de ladite confirmation d’exécution primaire. Dispositif informatique (10) selon la revendication 11, dans lequel le contrôleur interne est configuré pour reconstituer une requête primaire ik en enregistrant dans une mémoire tampon intermédiaire, au fur et à mesure de leur réception, les requêtes secondaires ik, le contrôleur interne étant également configuré pour exécuter une requête primaire une fois que celle-ci a été entièrement reconstitué. Dispositif informatique (10) selon la revendication 12, dans lequel le contrôleur interne est configuré pour enregistrer une confirmation d’exécution primaire dans la mémoire tampon intermédiaire qui contenait la requête primaire correspondante, puis pour libérer cette mémoire tampon intermédiaire. Dispositif informatique (10) selon la revendication 13, dans lequel les identifiants primaires et secondaires sont utilisés par le contrôleur interne i pour réassembler dans un ordre correct les requêtes secondaires en requête primaires quand le contrôleur mémoire (200) exécute les requêtes d’envoi dans un ordre différent de celui dans lequel il les a reçus du pré-contrôleur. Dispositif informatique (10) selon la revendication 14, dans lequel le pré-contrôleur est configuré pour reconstituer une confirmation d’exécution primaire ik en enregistrant dans un pré-registre tik, au fur et à mesure de leurs réceptions, les confirmations d’exécution secondaires ik; le pré-contrôleur étant également configuré pour transmettre au processeur principal (100) les confirmations d’exécutions primaires correspondant à des résultats primaires une fois que ces confirmation d’exécutions primaires ont été reconstituées, et libérer les pré-registre tik correspondant de tel façon qu’ils puissent être utilisés pour enregistrer de nouvelle requêtes primaires générées par le processeur principal (100). Dispositif informatique (10) selon la revendication 15, dans lequel le pré-contrôleur est configuré pour libérer un pré-registres tik contenant une requête primaire d’écriture quand la confirmation d’exécution primaire correspondant à cette requête primaire d’écriture est arrivée. Dispositif informatique (10) selon la revendication 16, dans lequel les identifiants primaires et secondaires sont utilisés par le pré-contrôleur pour réassembler dans un ordre correct les confirmations d’exécution secondaires en confirmation d’exécution primaires quand le contrôleur mémoire exécute les requêtes de réponse dans un ordre différent de celui dans lequel il les a reçus du pré-contrôleur. Dispositif informatique (10) selon l’une des revendications 3 à 17, dans lequel le contrôleur interne du circuit i est configuré pour ignorer, dans une suite de commandes émises par le contrôleur mémoire (200), les commandes du protocole natif en charge de précharger un ou plusieurs bancs mémoire et celles en charge d’activer un ou plusieurs rangs mémoire. Dispositif informatique (10) selon l’une des revendications 3 à 18, dans lequel le contrôleur interne du circuit i est configuré pour ignorer les commandes du protocole natif, émises par le contrôleur mémoire (200), en charge du rafraichissement d’un ou plusieurs rangs mémoire. Dispositif informatique (10) selon l’une des revendications 1 à 19, dans lequel l’au moins un bus comprend un bus de commande et d’adresse et un bus de données. Dispositif informatique (10) selon l’une des revendications 1 à 19, dans lequel l’au moins un bus comprend un unique bus.