FR 3156970 A1 20250620 FR 2314493 A 20231219 La présente invention propose un dispositif de pilotage d’un flux vidéo numérique à transmettre vers une matrice de pixels intégrée en face avant d’un boitier, le boitier regroupant en face arrière un ensemble de signaux de contrôle et de commande. Le dispositif de pilotage comprend : - une unité d’agencement de matrice configurée pour définir la matrice de pixels par une pluralité de sous-matrices de pixels, et regrouper les sous-matrices en une pluralité de lignes de sous-matrices et une pluralité de colonnes de sous-matrices ; et - une unité de séquencement de flux, configurée pour : - mutualiser des signaux de synchronisation et d’horloge entre toutes les lignes de sous-matrices, tel que chaque signal de synchronisation et d’horloge pilote la pluralité de lignes de sous-matrices, - assigner un signal de sélection à chaque ligne de sous-matrices, tel que l’activation d’un signal de sélection pour une ligne permet d’adresser toutes les sous-matrices appartenant à ladite ligne, - assigner un bus de distribution de données respectivement à chacune des colonnes de sous-matrices, tel que l’activation d’un signal de transmission de données pour lesdits bus permet d’envoyer en parallèle sur lesdits bus, des données numériques vers toutes les sous-matrices de chaque colonne de sous-matrices. Figure pour l’abrégé : Fig. 3 Dispositif de pilotage d’une interface vidéo pour une matrice de circuits d’affichage Domaine de l’invention L’invention concerne le domaine technique des circuits intégrés réalisant une fonction d’affichage à matrices de pixel émissifs, et porte sur un dispositif permettant de piloter un flux vidéo numérique à afficher par une telle matrice. L’invention s’applique avantageusement à la réalisation d’une fonction d’affichage pour des écrans de petites dimensions. Etat de la technique La demande toujours plus forte de disposer de dispositifs d’affichage de petites tailles à matrice de pixels émissifs mais ayant une définition élevée, tels que les smartphones (i.e. des micro écrans, des mini écrans), a amené le développement de circuits intégrés réalisant une fonction d’affichage, qui doivent être intégrés avec toute la logique de commande et de contrôle dans des boitiers de taille réduite ayant un nombre limité de signaux d’entrées/sorties (I/O). De telles contraintes d’intégration sont aujourd’hui au cœur de la problématique de l’augmentation de la résolution de tels dispositifs d’affichage de petites tailles. Cette problématique n’existe pas pour des assemblages d’écrans de grande taille juxtaposés, tels que des dalles LCD par exemple, qui n’ont pas les mêmes niveaux d’intégration. En effet, pour atteindre des définitions plus importantes, avec une taille de pixel donnée sur un système mono-puce, il faut nécessairement augmenter la surface du circuit. Les rendements de fabrication de circuits monolithiques de grande surface deviennent alors trop faibles. Une alternative consiste à assembler en matrice plusieurs circuits de plus petite surface, ce qui permet un gain en rendement tout en cumulant les pixels de chaque circuit. La question se pose alors de gérer le flux vidéo à destination de plusieurs circuits, sachant que l’assemblage doit être intégré dans un même boitier pour ne former qu’un seul écran d’affichage d’un point de vue système. Il est connu deux alternatives. Une première approche est une gestion parallèle et indépendante des différents circuits, qui amène à multiplier le nombre de signaux d’interface vidéo pour adresser chaque circuit. Une seconde approche est une gestion série et mutualisée des différents circuits qui nécessite d’augmenter les débits de transmission d’un facteur égal au nombre de circuit à adresser. La mise en boitier pour des afficheurs de petite taille d’un tel système comprenant plusieurs circuits assemblés rend ces deux approches peu satisfaisantes. En effet, la gestion parallèle multiplie le nombre d’entrée/sortie et complexifie le routage dans le boitier. La gestion série augmente les débits de transmission au-delà des fréquences acceptables pour un routage de signaux simples (« single-ended » en anglais). Il existe alors un besoin d’une solution permettant de gérer le séquencement d’un flux vidéo numérique à afficher par un dispositif d’affichage à matrice de pixels émissifs, qui est intégré dans un boitier de taille réduite. La présente invention répond à ce besoin. La présente invention a pour objet un dispositif et un procédé de pilotage d’un flux vidéo numérique à transmettre vers une matrice de pixels émissifs pour affichage sur un dispositif d’affichage de taille réduite. La présente invention propose un dispositif de pilotage d’un flux vidéo numérique à transmettre vers une matrice de pixels intégrée en face avant d’un boitier, le boitier regroupant en face arrière un ensemble de signaux de contrôle et de commande. Le dispositif de pilotage comprend : - une unité d’agencement de matrice configurée pour définir la matrice de pixels par une pluralité de sous-matrices de pixels, et regrouper les sous-matrices en une pluralité de lignes de sous-matrices et une pluralité de colonnes de sous-matrices ; - une unité de séquencement de flux, configurée pour : - mutualiser des signaux de synchronisation et d’horloge entre toutes les lignes de sous-matrices, tel que chaque signal de synchronisation et d’horloge pilote la pluralité de lignes de sous-matrices, - assigner un signal de sélection à chaque ligne de sous-matrices, tel que l’activation d’un signal de sélection pour une ligne permet d’adresser toutes les sous-matrices appartenant à ladite ligne, - assigner un bus de distribution de données respectivement à chacune des colonnes de sous-matrices, tel que l’activation d’un signal de transmission de données pour lesdits bus permet d’envoyer en parallèle sur lesdits bus, des données numériques vers toutes les sous-matrices de chaque colonne de sous-matrices. Dans un mode de réalisation, l’unité d’agencement de matrice est configurée pour définir un nombre de sous-matrices en fonction d’une résolution d’image à afficher par la matrice de pixels. Dans un mode de réalisation, l’unité de séquencement de flux comprend un module de sélection de lignes configuré pour sélectionner au moins une ligne de sous-matrices, tel que l’activation d’un signal de sélection pour une ligne permet d’adresser toutes les sous-matrices appartenant à ladite ligne de sous-matrices. Dans un mode de réalisation, l’unité de séquencement de flux comprend un module de sélection de colonnes configuré pour sélectionner au moins une colonne de sous-matrices, tel que l’activation du signal de transmission permet d’envoyer en parallèle des données numériques vers toutes les sous-matrices des colonnes sélectionnées. Dans un mode de réalisation, le boitier est connecté sur une carte électronique, la dite carte comprenant un circuit d’adaptation pour convertir en données numériques, un flux vidéo fourni par une source vidéo externe. Dans un mode de réalisation, chaque circuit de la matrice de pixels comprend de plus des registres à décalage permettant de stocker des données numériques. Dans un mode de réalisation, chaque circuit de la matrice de pixels comprend de plus une unité de conversion numérique/analogique à rampe pour convertir des données numériques en tensions analogiques à appliquer aux circuits de pixels émissifs de la matrice. Dans un mode de réalisation, le dispositif comprend de plus une unité de traitement de type ‘global shutter’ permettant de gérer le décalage entre un signal de synchronisation et un affichage effectif d’une image. Un autre objet de l’invention concerne un système d’affichage qui comprend un dispositif de pilotage d’un flux vidéo numérique selon de l’invention. Dans un mode de réalisation, la matrice de pixels est une matrice de 1050 x 1050 pixels, l’unité d’agencement de matrice permet de définir un agencement de 25 sous-matrices de pixels de 210 x 210 pixels chacune, organisées en 5 lignes de sous-matrices et 5 colonnes de sous-matrices. Brève description des figures D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux dessins annexés donnés à titre d’exemple. La FIG. 1 est une représentation schématique du dispositif de pilotage d’un flux vidéo numérique de l’invention, selon un mode de réalisation. La FIG. 2 représente une matrice de pixels organisée en groupes de sous-matrices, selon un mode de réalisation de l’invention. La FIG. 3 représente une distribution de signaux de contrôle et de commande sur des lignes de sous-matrices, selon un mode de réalisation de l’invention. La FIG. 4 illustre l’envoi successif sur différents bus de distribution, de données numériques en fonction de la sélection de différentes lignes de sous-matrices, selon un mode de réalisation de l’invention. Les figures 5a et 5b illustrent un séquencement d’une transmission de lignes d’images vers différentes lignes de sous-matrices, selon un mode de réalisation de l’invention. La FIG. 6 représente schématiquement une carte électronique intégrant un dispositif de pilotage d’un flux vidéo numérique, selon un mode de réalisation de l’invention. La FIG. 7 représente schématiquement une implémentation d’un circuit pour une sous-matrice d’affichage, selon un mode de réalisation de l’invention. La FIG. 8 illustre schématiquement un affichage avec une résolution d’image réduite. La FIG. 9 illustre schématiquement la gestion d’un affichage en mode « global shutter », selon un mode de réalisation de l’invention. Description détaillée de l’invention La FIG. 1 est une représentation schématique du dispositif 100 de pilotage d’un flux vidéo numérique selon l’invention, permettant d’afficher un flux vidéo numérique sur un système d’affichage 130, un tel système étant dans un ratio où la surface d’affichage est égale ou quasi égale à la surface des circuits de contrôle et de pilotage. Les systèmes d’affichage concernés par la présente invention sont des afficheurs dont la surface est de l’ordre de 5 cm x 5 cm ou plus généralement dans une fourchette de 1 à 10 cm de côté pour des définitions de 512x512 à 2048x2048 pixels. L’invention est mise en œuvre pour des systèmes d’affichage qui sont organisés en une pluralité de circuits aboutés réalisant une matrice de circuits (on parle d’affichage multi-circuits ou multi-puces). Le système d’affichage 130 est constitué d’une matrice de pixels émissifs 120, indépendamment de la nature de la lumière émise, visible ou infrarouge. Les systèmes d’affichage à matrices de pixel émissifs sont aussi désignés comme « Read-In Integrated circuit » selon l’anglicisme reconnu. Dans un mode de réalisation, les pixels émissifs sont réalisés sous la forme de micro-résistances chauffantes sur un substrat silicium qui intègre un circuit de pilotage des pixels, i.e. le circuit pilote individuellement les tensions de chaque micro-résistance. Il est rappelé quelques principes relatifs à l’affichage d’une image sur une matrice mono-puce de pixels, en considérant une transmission numérique de la valeur des pixels codés sur N bits. Une image à afficher est composée de X×Y pixels, le système affiche F images par seconde. Le débit du flux vidéo numérique est alors de N×X×Y×F bits par seconde. Dans le cas de la transmission des valeurs des pixels dans un format numérique, il est nécessaire d’avoir une phase de conversion numérique/analogique afin de piloter en tension le dispositif d’affichage du pixel. Le séquencement du flux vidéo doit être organisé en fonction du temps T conv à consacrer aux phases de conversion. La conversion pour l’ensemble des pixels d’une image peut être réalisée en parallèle de la transmission de l’image suivante. Cela permet notamment d’avoir une transmission en continu des images et éviter des pics de débit entre deux phases de conversion. L’inconvénient de la conversion parallèle réside dans la nécessité de pouvoir stocker une image complète. De plus, il existe une latence avant l’affichage d’une image, ce qui peut être problématique. Une autre approche pour gérer le séquencement du flux vidéo consiste en un séquencement ligne par ligne, où les lignes d’image sont converties à la volée. Le temps de transfert d’une ligne est noté T ligne . La transmission n’est plus en continue puisqu’elle est interrompue par les phases de conversion, en revanche le stockage des données numériques se limite à celui d’une simple ligne et non plus à une image complète. Dans une approche plus générale, dite séquencement par groupe de lignes, il est possible de grouper les lignes de l’image (groupes de K lignes d’image) au moment de la transmission. Ceci permet de réduire le nombre de phases de conversion par image, tout en limitant le stockage de données numériques à K lignes. Différents paramètres peuvent être ajustés de manière à assurer qu’il n’y a pas de débordement sur le temps de l’image suivante, en respectant l’équation : Y×T ligne +(Y/K)×T conv Avec la problématique précédemment évoquée de la difficulté d’intégration toujours plus importante des pixels sur un système mono-puce, et le passage à des systèmes multi-puces considérés par l’objet de la présente invention, il ressort que le séquencement du flux vidéo numérique ne peut plus être géré selon les approches classiques de séquencement parallèle ou série ou par groupe de lignes d’image. Ainsi, le dispositif 100 de pilotage de flux vidéo numérique de l’invention comprend une unité (102) d’agencement de matrice configurée pour définir la matrice de pixels par une pluralité de sous-matrices et créer des groupes de sous-matrices, et comprend une unité (104) de séquencement de flux vidéo numérique. L’unité (102) d’agencement de matrice permet de définir des sous-matrices de circuits. Chaque sous-matrice est un circuit et l’ensemble des sous-matrices de circuits forme la matrice complète. Partant d’une matrice initiale composée de lignes et colonnes de circuits, l’unité d’agencement permet de créer par regroupement de circuits, des lignes de sous-matrices et des colonnes de sous-matrices. Dans un mode de réalisation, l’unité d’agencement permet de regrouper les sous-matrices en un nombre G de groupes de sous-matrices. Dans un mode de réalisation préférentiel, un groupe de sous-matrices regroupe les sous-matrices d’une ligne de sous-matrices. Dans une réalisation, l’unité d’agencement de matrice est configurée pour définir un nombre de sous-matrices et un nombre de groupes de sous-matrices en fonction d’une résolution d’image à afficher par la matrice de pixels. Dans une implémentation particulière, le substrat est un boitier de 6 cm x 6 cm, et la définition totale souhaitée est de 1050 x 1050 pixels. La définition totale d’un tel dispositif est la somme des définitions de chaque circuit individuel. L’unité d’agencement permet de diviser l’écran (i.e. la matrice initiale) en 25 sous-matrices de 210 x 210 pixels chacune. La matrice initiale est ainsi organisée en 5 lignes de sous-matrices et 5 colonnes de sous-matrices. L’unité (104) de séquencement de flux est configurée pour gérer les différents signaux de contrôle et de commande des circuits de pixel, sur la base de la configuration de la matrice en groupes de sous-matrices. Le séquencement du flux est de plus ajustable par différents paramètres que sont le temps de conversion T conv , le temps de transfert par ligne T ligne , le nombre G de groupes de sous-matrices et le nombre K de lignes de l’image. En reprenant les notations précédentes, le séquencement des données est géré au niveau de l’unité de séquencement selon l’équation suivante : T conv =(G-1)×K×T ligne . La FIG. 2 représente une matrice de pixels organisée en sous-matrices, selon un mode de réalisation de l’invention. Pour des raisons de simplification de la description, un exemple est pris pour une matrice de pixels découpée en 9 sous-matrices. Les sous-matrices sont regroupées en G=3 groupes de 3 sous-matrices formant 3 lignes de sous-matrices. Sur cet exemple, le séquencement d’un flux vidéo numérique sera piloté pour trois groupes de matrices, un premier groupe regroupant les sous-matrices (1, 2, 3) de la première ligne de sous-matrice, un deuxième groupe regroupant les sous-matrices (4, 5, 6) de la deuxième ligne de sous-matrice, et un troisième groupe regroupant les sous-matrices (7, 8, 9) de la troisième ligne de sous-matrice. Pour des raisons de simplicité de description, un groupe de sous-matrices est désigné comme « ligne de sous-matrices ». L’homme du métier comprend que les principes de l’invention tels que décrits restent applicables à tout autre arrangement de groupe de sous-matrices. La FIG. 3 représente une distribution des signaux de contrôle et de commande sur des lignes de sous-matrices, selon l’exemple d’une matrice de pixels agencée en 3 lignes de sous-matrices, et 3 colonnes de sous-matrices. L’unité de séquencement de flux (104) intégrée au dispositif de pilotage de l’invention (qui peut aussi de manière plus générale être désignée comme interface vidéo), permet de gérer le séquencement (a) de signaux globaux de synchronisation 302 (synchronisation verticale VSYNC ; synchronisation horizontale HSYNC) et d’horloge (PCLK) et (b) de signaux de commande (signaux de sélection de circuit CS[0] CS[i]) et signaux de transmission des valeurs numériques des pixels PIXEL_IN vers des sous-matrices). Ainsi, de manière générale, l’unité de séquencement de flux est configurée pour : - mutualiser des signaux de synchronisation et d’horloge entre toutes les lignes de sous-matrices, tel que chaque signal de synchronisation et d’horloge pilote la pluralité des lignes de sous-matrices ; - assigner un signal de sélection pour chaque ligne de sous-matrices, tel que l’activation d’un signal de sélection d’une ligne de sous-matrices permet d’adresser toutes les sous-matrices appartenant à ladite ligne ; - assigner un bus de distribution de données respectivement à chacune des colonnes de sous-matrices, tel que l’activation d’un signal de transmission de données permet d’envoyer en parallèle sur lesdits bus, des données numériques vers toutes les sous-matrices. La FIG. 3 illustre ainsi l’interconnexion croisée spécifique selon l’invention des différents signaux, dans une vue dite « boitier » sur lequel les circuits sont positionnés. De l’extérieur, le boitier présente en face avant (ou première face) la matrice de pixels comprenant tous les circuits de pixels émissifs, et en face arrière (ou face opposée à la première face) les différents signaux issus de l’interface vidéo et qui sont distribués vers les différents circuits selon le schéma d’interconnexion croisé de l’invention. Il est ainsi possible de mutualiser les signaux au niveau du boitier. Avantageusement, les signaux de synchronisation globaux 302 sont partagés, i.e. mutualisés entre toutes les sous-matrices, et chaque signal de synchronisation est connecté à tous les circuits de la matrice. Ainsi, l’unité de séquencement de flux permet que les signaux de synchronisation verticale et horizontale et le signal d’horloge soient mutualisés entre toutes les lignes de sous-matrices, tel que chacun des signaux de synchronisation et d’horloge pilote chacun la pluralité des lignes de sous-matrices. Le mode de séquencement par regroupement en sous-matrices permet de générer et d’assigner un signal de sélection (CS) pour chaque ligne de sous-matrices . Ainsi l’unité de séquencement de flux permet d’assigner un signal de sélection de circuit de pixels à chaque ligne de sous-matrices, tel que l’activation d’un signal de sélection pour une ligne permet d’adresser toutes les sous-matrices appartenant à ladite ligne de sous-matrices. De façon « orthogonale », les signaux permettant la transmission des données numériques vers les circuits de la matrice, sont partagés entre les différentes lignes de sous-matrices. L’interface vidéo permet de transmettre des données en parallèle sur plusieurs bus de transmission PIXEL_IN. Ainsi, l’unité de séquencement de flux permet d’assigner un signal de transmission de données à chaque bus de distribution de données PIXEL_IN, respectivement pour chacune des L colonnes de sous-matrices (PIXEL_IN[l] [N] avec l = 1 à L, et N = le nombre de bits par pixel). L’activation d’un signal de transmission de données permet d’envoyer en parallèle sur les bus, des données numériques vers toutes les sous-matrices. La FIG. 4 illustre l’envoi parallèle de données numériques sur trois bus de distribution (PIXEL_IN[1], PIXEL_IN[2], PIXEL_IN[3]), en fonction de la sélection par le signal de sélection (CS[0], CS[1], CS[2]) de différentes lignes de sous-matrices, pour l’exemple d’une matrice de pixels agencée en 3 lignes de sous-matrices et 3 colonnes de sous-matrices. Ainsi, quand le signal de sélection CS[0] est actif (i.e. le signal desservant la première ligne de sous-matrices), les données numériques sont envoyées en parallèle via les bus de transmission PIXEL_IN[1], PIXEL_IN[2], PIXEL_IN[3], vers les trois sous-matrices (1, 2, 3) de la première ligne. De manière similaire, quand le signal de sélection CS[1] est à son tour actif (i.e. le signal desservant la deuxième ligne de sous-matrices), les données numériques sont envoyées en parallèle via les bus de transmission PIXEL_IN[1], PIXEL_IN[2], PIXEL_IN[3], vers les trois sous-matrices (4, 5, 6) de la deuxième ligne. Quand le signal de sélection CS[2] est à son tour actif (i.e. le signal desservant la troisième ligne de sous-matrices), les données numériques sont envoyées en parallèle via les bus de transmission PIXEL_IN[1], PIXEL_IN[2], PIXEL_IN[3], vers les trois sous-matrices (7, 8, 9) de la troisième ligne. Avantageusement, l’agencement de la matrice en lignes de sous-matrices permet de partager une même interface vidéo pour successivement transmettre les lignes des images vers les différentes lignes de sous-matrices, tel qu’illustré sur les figures 5a et 5b. La FIG. 5 permet d’illustrer pour la durée P d’une image N, le séquencement produit par le dispositif de l’invention pour une matrice agencée en trois lignes de sous-matrices, et la FIG. 5 permet d’illustrer l’entrelacement de la transmission des lignes d’images entre les différentes lignes de sous-matrices, d’un point de vue de l’interface vidéo. Le dispositif de l’invention permet ainsi de mutualiser les signaux au niveau du boitier. De plus avec le réglage des différents paramètres (nombre G de groupes de sous-matrices, nombre K de lignes d’image, temps de conversion, temps de transfert de ligne), il est possible d’avoir une transmission en continu des pixels tout en masquant le temps de conversion. Avantageusement, cela permet de réduire la fréquence par rapport à une transmission série. De plus, il est à noter que pour une sous-matrice, les phases de transfert de lignes et de conversion (Conv) ne sont pas recouvrantes, ce qui permet un meilleur découplage entre les circuits numériques d’acquisition des pixels et la chaîne de conversion numérique/analogique. Ceci permet de plus, de ne pas avoir recours à l’utilisation d’un double tampon de stockage. La FIG. 6 représente schématiquement un exemple d’implémentation d’un dispositif 604 de pilotage d’un flux vidéo numérique selon l’invention, sur une carte électronique 606. La carte électronique intègre également un circuit d’adaptation 603 qui réalise une fonction de conversion d’un flux vidéo, reçu d’une source vidéo 602 depuis une interface standard (par exemple depuis un ordinateur avec une carte graphique via un câble HDMI), vers le dispositif de pilotage de flux vidéo 604. Le dispositif de pilotage de flux vidéo 604 produit un agencement 610 de 9 sous-matrices (sous-matrice 1 sous-matrice 9) pour une matrice de pixels intégrée sur un boitier 608. Le dispositif de pilotage de flux vidéo 604 génère aussi le séquencement des différents signaux de contrôle et de commande (612, 614, 616) des sous-matrices. Les différents signaux de contrôle et de commande (612, 614, 616) sont distribués au niveau du boitier selon la configuration décrite d’une mutualisation des signaux de synchronisation (VSYNC, HSYNC) et d’horloge PCLK entre toutes les lignes de sous-matrices, et d’une distribution orthogonale des signaux de sélection de circuit de pixels CS pour les lignes de sous-matrices et des signaux de distribution des données numériques PIXEL_in pour les colonnes de sous-matrices. La FIG. 7 représente schématiquement une implémentation de circuits permettant un affichage sur un ensemble de pixels 702. Dans ce mode de réalisation, les données numériques PIXEL_IN distribuées via les bus de transmission, sont reçues en série et stockées dans des registres à décalage 708 pendant la phase de transmission. Durant la phase de conversion numérique/analogique, un convertisseur DAC à rampe 710 parcours l’ensemble des valeurs de tension, et une logique de comparateur et d’échantillonnage 712, permet de distribuer les tensions cibles au niveau de chaque pixel 702. Il n’est pas décrit plus en détail les modalités pour le stockage de données, la conversion par DAC à rampe et le pilotage au niveau d’un pixel, qui sont des opérations dont la mise en œuvre, selon différentes implémentations, est à la portée de l’homme du métier. La FIG. 8 illustre schématiquement un affichage réalisé avec une résolution d’image réduite. Le séquencement du flux vidéo réalisé par le dispositif de pilotage de l’invention adresse un nombre réduit de sous-matrices. Dans un mode de réalisation, l’unité de séquencement de flux comprend un module de sélection de lignes configuré pour sélectionner une ou plusieurs lignes de sous-matrices pour activer tous les circuits appartenant à ladite ligne de sous-matrice. Dans un mode de réalisation, l’unité de séquencement de flux comprend un module de sélection de colonnes configuré pour sélectionner une ou plusieurs colonnes de sous-matrices pour envoyer des données numériques vers toutes les sous-matrices reliées à chaque bus des colonnes sélectionnées. Dans l’exemple illustré d’une matrice découpée en trois lignes de sous-matrices, il peut être défini de piloter le signal de sélection de circuit CS sur les deux premières lignes de sous-matrices, et de piloter la distribution des valeurs de pixel que sur les deux dernières colonnes de sous-matrices. Ceci permet de sélectionner les sous-matrices (2, 3) de la première ligne de sous-matrices et les sous-matrices (5, 6) de la deuxième ligne de sous-matrice, et d’afficher uniquement les pixels des circuits des sous-matrices (2, 3, 5, 6). Ceci permet de réduire la définition de l’image d’un tiers en horizontal et en vertical. Le dispositif de pilotage de flux de l’invention permet un fonctionnement en mode « rolling shutter » ou en mode « global shutter ». La FIG. 9 illustre schématiquement la gestion d’un affichage en mode « global shutter », selon un mode de réalisation de l’invention. Le séquencement de flux opéré par le dispositif de pilotage de l’invention introduit un décalage temporel entre les différents groupes de sous-matrices de pixels. Cependant l’affichage simultané d’une image (i.e. le mode « global shutter ») reste possible sans décalage des signaux de synchronisation (VSYNC et HSYNC) trame entre les sous-matrices. Pour cela, le dispositif de pilotage comprend une unité de traitement de type ‘global shutter’ qui permet de gérer le décalage entre un signal de synchronisation et un affichage effectif d’une image. Dans un mode de réalisation, l’unité ‘global shutter’ comprend un compteur dans chaque sous-matrice comptant le même nombre de cycle d’horloge. Un réglage des différents paramètres (nombre de sous-matrices, nombre G de groupes de sous-matrices, nombre K de lignes d’image) permet de synchroniser l’affichage de l’image à un instant où tous les pixels d’une image N ont bien été convertis alors que la phase de conversion de l’image N+1 n’est pas encore terminée (ce qui sinon aurait pour effet indésirable de remplacer les valeurs des pixels N par celles des pixels N+1). Dispositif (100) de pilotage d’un flux vidéo numérique à transmettre vers une matrice de pixels (120) intégrée en face avant d’un boitier (130), le boitier regroupant en face arrière un ensemble de signaux de contrôle et de commande, le dispositif de pilotage comprenant : - une unité (102) d’agencement de matrice configurée pour définir la matrice de pixels par une pluralité de sous-matrices de pixels, et regrouper les sous-matrices en une pluralité de lignes de sous-matrices et une pluralité de colonnes de sous-matrices ; - une unité (104) de séquencement de flux, configurée pour : - mutualiser des signaux de synchronisation et d’horloge entre toutes les lignes de sous-matrices, tel que chaque signal de synchronisation et d’horloge pilote la pluralité de lignes de sous-matrices, - assigner un signal de sélection à chaque ligne de sous-matrices, tel que l’activation d’un signal de sélection pour une ligne permet d’adresser toutes les sous-matrices appartenant à ladite ligne, - assigner un bus de distribution de données respectivement à chacune des colonnes de sous-matrices, tel que l’activation d’un signal de transmission de données pour lesdits bus permet d’envoyer en parallèle sur lesdits bus, des données numériques vers toutes les sous-matrices de chaque colonne de sous-matrices. Le dispositif selon la revendication 1 dans lequel l’unité d’agencement de matrice est configurée pour définir un nombre de sous-matrices en fonction d’une résolution d’image à afficher par la matrice de pixels. Le dispositif selon la revendication 1 ou la revendication 2 dans lequel l’unité de séquencement de flux comprend un module de sélection de lignes configuré pour sélectionner au moins une ligne de sous-matrices, tel que l’activation d’un signal de sélection pour une ligne permet d’adresser toutes les sous-matrices appartenant à ladite ligne de sous-matrices. Le dispositif selon l’une quelconque des revendications 1 à 3 dans lequel l’unité de séquencement de flux comprend un module de sélection de colonnes configuré pour sélectionner au moins une colonne de sous-matrices, tel que l’activation du signal de transmission permet d’envoyer en parallèle des données numériques vers toutes les sous-matrices des colonnes sélectionnées. Le dispositif selon l’une quelconque des revendications 1 à 4 dans lequel le boitier est connecté sur une carte électronique, la dite carte comprenant un circuit d’adaptation pour convertir en données numériques, un flux vidéo fourni par une source vidéo externe. Le dispositif selon l’une quelconque des revendications 1 à 5 dans lequel chaque circuit de la matrice de pixels comprend de plus des registres à décalage permettant de stocker des données numériques. Le dispositif selon l’une quelconque des revendications 1 à 6 dans lequel chaque circuit de la matrice de pixels comprend de plus une unité de conversion numérique/analogique à rampe pour convertir des données numériques en tensions analogiques à appliquer aux circuits de pixels émissifs de la matrice. Le dispositif selon l’une quelconque des revendications 1 à 7 comprenant de plus une unité de traitement de type ‘global shutter’ permettant de gérer le décalage entre un signal de synchronisation et un affichage effectif d’une image. Un système d’affichage comprenant un dispositif de pilotage d’un flux vidéo numérique selon l’une quelconque des revendications 1 à 8. Le système d’affichage selon la revendication 9 dans lequel la matrice de pixels est une matrice de 1050 x 1050 pixels, l’unité d’agencement de matrice permet de définir un agencement de 25 sous-matrices de pixels en 5 groupes de sous-matrices de 210 x 210 pixels chacune, organisées en 5 lignes de sous-matrices et 5 colonnes de sous-matrices.