FR 3161798 A1 20251031 FR 2404432 A 20240429 L’invention porte sur un Structure semi-conductrice (1) comprenant : − un substrat de Silicium sur Isolant (100) comprenant : o une couche de base (103) comprenant du silicium ; o une couche intermédiaire (102) au-dessus de la couche de base ; et o une première couche de silicium (101) au-dessus de la couche intermédiaire (102), la première couche de silicium (101) ayant une orientation de réseau (1,0,0) ; − une deuxième couche de silicium (200) au-dessus de la première couche de silicium (101), la deuxième couche de silicium (200) ayant une orientation de réseau (1,1,1) ; et − une couche d'interface (300) entre la première couche de silicium (101) et la deuxième couche de silicium (200). Figure à publier avec l’abrégé : Fig. 1 STRUCTURE SEMI-CONDUCTRICE ET PROCÉDÉ DE FABRICATION POUR L'INTÉGRATION MONOLITHIQUE DE FONCTIONNALITÉS La présente invention concerne de manière générale, entre autres, une structure semi-conductrice et son procédé de croissance. Plus particulièrement, elle concerne une structure semi-conductrice et un procédé pour sa fabrication, la structure semi-conductrice comprenant des couches actives à base de nitrure et des matériaux à base de silicium, cela permettant l'intégration monolithique de différentes fonctionnalités dans une structure semi-conductrice et d'obtenir des performances exceptionnelles à la fois pour des applications à haute puissance/haute fréquence et en radiofréquence. Dans un circuit de récepteur radio, un frontal RF, abréviation de frontal radiofréquence, est un terme générique désignant des circuits situés entre l'entrée d'antenne, par exemple, d'un récepteur et allant jusqu'à et y compris, par exemple, un étage de mélangeur. Un frontal RF comprend des composants qui traitent un signal à une fréquence radio d'origine et le convertissent en une fréquence intermédiaire plus basse. Un module frontal RF, abrégé en module RFFE, comprend généralement quatre éléments de circuit : un amplificateur de puissance, un amplificateur à faible bruit, un commutateur RF et une antenne. Un amplificateur de puissance est conçu pour augmenter la puissance d'un signal d'entrée donné. Un amplificateur RF, souvent désigné amplificateur à faible bruit ou LNA, augmente la sensibilité du récepteur du frontal en amplifiant les signaux faibles sans les contaminer par du bruit. Un LNA doit avoir un facteur de bruit très faible. Les dispositifs à semi-conducteurs comprenant par exemple du nitrure de gallium, également désigné GaN, et/ou des hétérostructures à base de nitrure du groupe III, comme par exemple des hétérostructures d'InAlGaN/GaN, permettent le transport de courants forts et prennent en charge des tensions élevées. Cela les rend de plus en plus souhaitables pour les dispositifs à semi-conducteurs de puissance, en particulier pour la fabrication d'amplificateurs de puissance destinés à des modules RFFE et/ou pour la fabrication de commutateurs RF destinés à des modules RFFE. De manière générale, les dispositifs fabriqués pour des applications à haute puissance/haute fréquence sont basés sur des structures de dispositifs qui présentent une haute mobilité électronique et un champ électrique critique élevé, et sont désignés par exemple sous le nom de transistors à effet de champ à hétérojonction, également appelés HFET, de transistors à haute mobilité électronique, également appelés HEMT, ou de transistors à effet de champ dopés par modulation, également appelés MODFET. Les HEMT sont par exemple utiles dans des applications de circuits analogiques, comme des amplificateurs de puissance RF/micro-ondes ou des commutateurs de puissance. Ces dispositifs peuvent typiquement accepter des tensions élevées, par exemple jusqu'à 1000 volts, ou fonctionner à des fréquences élevées, par exemple de 100 kHz à 100 GHz. Les substrats de Silicium sur Isolant pour radiofréquences, également désignés sous le nom de substrats RF-SOI, permettent d'obtenir des performances RF élevées sur des films de silicium compatibles avec les processus CMOS standard, une isolation RF et des signaux de puissance à haute linéarité, une faible perte RF, un traitement numérique et l'intégration de la gestion de l'énergie. Cela en fait des candidats parfaits pour la fabrication d'amplificateurs à faible bruit et/ou de commutateurs RF de modules RFFE. Chacun de ces éléments de circuit, à savoir un amplificateur de puissance, un amplificateur à faible bruit, un commutateur RF, est typiquement fabriqué, traité, mis en œuvre et/ou mis en boîtier individuellement et/ou séparément, soit à partir de dispositifs à semi-conducteurs comprenant des hétérostructures à base de nitrure du groupe III, soit à partir de substrats RF-SOI. Des modules RFFE sont donc assemblés en combinant au moins un amplificateur de puissance et/ou un commutateur RF fabriqués à partir de dispositifs à semi-conducteurs comprenant des hétérostructures à base de nitrure du groupe III avec un amplificateur à faible bruit et/ou un commutateur RF fabriqués à partir de substrats RF-SOI. Il existe des solutions pour combiner les hétérostructures à base de nitrure du groupe III avec des substrats RF-SOI. Cependant, l'intégration des deux plateformes et des différentes fonctionnalités reste un défi. En effet, il n'est pas simple de faire croître des dispositifs à semi-conducteurs comprenant des hétérostructures à base de nitrure du groupe III sur des substrats RF-SOI. Il faut compenser la forte densité de dislocations traversantes formées dans les couches de nitrure du groupe III lorsqu'on les fait croître sur un substrat RF-SOI. Des couches tampons épaisses amenées à croître entre les couches actives de nitrure du groupe III et le substrat, comme par exemple des couches tampons de GaN de plusieurs µm d'épaisseur, sont nécessaires pour réguler la densité de dislocations traversantes. Ces couches tampons épaisses créent une impédance thermique entre les couches actives et le substrat, ce qui entraîne une dégradation des performances et compromet la fiabilité des dispositifs fabriqués. Les dispositifs résultant de cette intégration sont également sujets à des effets de piégeage, à la fois depuis la surface des hétérostructures à base de nitrure du groupe III et depuis les couches tampons/massives. Les pièges présents dans les couches tampons/massives résultent d'impuretés intentionnelles, comme par exemple du carbone ou du fer, qui sont introduites dans les couches tampons/massives pour les rendre plus résistives. En outre, lors de la croissance de dispositifs à semi-conducteurs comprenant des hétérostructures à base de nitrure du groupe III sur une couche de silicium, un tampon de gestion de la déformation doit être amené à croître pour compenser une désadaptation de réseau entre les couches à base de nitrure du groupe III et le silicium. L'épaisseur totale de l'empilement de couches peut ainsi atteindre plusieurs micromètres, augmentant ainsi encore davantage l'impédance thermique déjà importante des dispositifs fabriqués. Du fait du besoin toujours croissant de solutions à haute puissance et à haute fréquence, l'industrie des télécommunications est confrontée au défi de rendre les dispositifs actifs à base de nitrure du groupe III compatibles avec les technologies existantes, permettant ainsi la poursuite de la miniaturisation des dispositifs microélectroniques et l'amélioration continue de leurs performances. Les modes de réalisation de la présente invention ont donc pour objet de proposer une structure semi-conductrice et un procédé de fabrication qui ne présentent pas les inconvénients inhérents à l'art antérieur. Plus précisément, les modes de réalisation de la présente invention ont pour objet de proposer une structure semi-conductrice aux performances et à la fiabilité améliorées à haute puissance et à haute fréquence, ainsi qu'un procédé pour sa fabrication de celle-ci. Plus particulièrement, les modes de réalisation de la présente invention ont pour objet de proposer une structure semi-conductrice qui permette l'intégration monolithique de plusieurs fonctionnalités et qui puisse être utilisée à la fois pour des applications à haute puissance/haute fréquence et radiofréquence. L'étendue de la protection recherchée pour divers modes de réalisation de l'invention est exposée dans les revendications indépendantes. Les modes de réalisation et éléments caractéristiques décrits dans le présent fascicule qui n'entrent pas dans le cadre des revendications indépendantes doivent être interprétés comme étant des exemples utiles à la compréhension des divers modes de réalisation de l'invention. Il est nécessaire de disposer d'une structure semi-conductrice à partir de laquelle plusieurs dispositifs remplissant des fonctions différentes peuvent être fabriqués, permettant ainsi l'intégration monolithique de plusieurs fonctionnalités pour différentes applications par l'intermédiaire d'une structure semi-conductrice unique. Il est par exemple nécessaire de disposer d'une structure semi-conductrice à partir de laquelle des amplificateurs de puissance, des amplificateurs à faible bruit et des commutateurs RF peuvent être fabriqués, permettant ainsi l'intégration monolithique de plusieurs fonctionnalités pour différentes applications à haute puissance/haute fréquence et en radiofréquence par l'intermédiaire d'une structure semi-conductrice unique. Il est par exemple nécessaire de disposer d'une structure semi-conductrice qui permette la fabrication d'un module frontal RF à partir d'une combinaison hybride de matériaux dans une structure semi-conductrice unique. Tout en permettant l'intégration monolithique de plusieurs fonctionnalités, il est également nécessaire de disposer d'une structure semi-conductrice qui assure une isolation suffisante entre les dispositifs ou systèmes ayant des fonctions différentes, permettant ainsi de minimiser, voire d'éviter, les brouillages entre les différents dispositifs ou systèmes. Il est également nécessaire de disposer d'une structure semi-conductrice présentant une résistivité améliorée et réduisant les pertes de puissance et les problèmes de linéarité. De plus, il est nécessaire de disposer d'une structure semi-conductrice qui, du point de vue de la fabrication, soit compatible avec les technologies existantes. Il est également nécessaire de disposer d'une structure semi-conductrice permettant la croissance de couches semi-conductrices III-N avec un minimum de contraintes et une densité de dislocations traversantes minimale provenant d'une désadaptation de réseau et/ou thermique. Il est nécessaire de disposer d'une structure semi-conductrice qui présente une impédance thermique réduite. Il est également nécessaire de disposer d'une structure semi-conductrice dont certaines propriétés et certains paramètres peuvent être commandés ou modifiés par l'intermédiaire du substrat sur lequel le transistor à haute mobilité électronique est amené à croître. Enfin, il est nécessaire de disposer d'un transistor à haute mobilité électronique pour lequel les effets de piégeage sont minimisés, voire éliminés. Cet objectif est atteint, selon un premier aspect de la présente invention, par une structure semi-conductrice comprenant : − un substrat de Silicium sur Isolant comprenant : o une couche de base comprenant du silicium ; o une couche intermédiaire au-dessus de la couche de base ; et o une première couche de silicium au-dessus de la couche intermédiaire, la première couche de silicium ayant une orientation de réseau (1,0,0) ; − une deuxième couche de silicium au-dessus de la première couche de silicium, la deuxième couche de silicium ayant une orientation de réseau (1,1,1) ; et − une couche d'interface entre la première couche de silicium et la deuxième couche de silicium. Au moyen de la structure semi-conductrice selon la présente invention, il devient possible de fabriquer plusieurs dispositifs exécutant différentes fonctions à partir de la même structure semi-conductrice, réalisant ainsi l'intégration monolithique de plusieurs fonctionnalités pour différentes applications par l'intermédiaire d'une structure semi-conductrice unique. En effet, avec la structure semi-conductrice selon la présente invention, des amplificateurs de puissance, des amplificateurs à faible bruit et des commutateurs RF peuvent être fabriqués à partir de matériaux similaires et/ou différents, réalisant ainsi l'intégration monolithique de plusieurs dispositifs pour différentes applications à haute puissance/haute fréquence et radiofréquence par l'intermédiaire d'une structure semi-conductrice unique. En d'autres termes, il devient possible de fabriquer un module frontal RF à partir d'une combinaison hybride de matériaux au sein de la plate-forme unique de la structure semi-conductrice selon la présente invention. En raison de son faible coût et de la grande taille des plaquettes, le silicium à orientation de réseau (1,0,0) pourrait être considéré comme étant un substrat prometteur pour la croissance d'un empilement épitaxial de couches semi-conductrices III-N. Malheureusement, en raison des grandes différences de paramètre de maille, de structure cristalline et de coefficients de dilatation thermique entre le silicium à orientation de réseau (1,0,0) et les couches semi-conductrices III-N, comme par exemple le GaN, la croissance d'un empilement épitaxial de couches semi-conductrices III-N au-dessus du silicium à orientation de réseau (1,0,0) reste extrêmement difficile et compromet les performances des dispositifs fabriqués. En effet, la désadaptation de réseau entre le silicium à orientation de réseau (1,0,0) et, par exemple, le GaN est de près de 16 %, tandis que la désadaptation thermique entre le silicium à orientation de réseau (1,0,0) et, par exemple, le GaN est de près de 54 %. Les désadaptations thermique et de réseau entraînent des contraintes et une forte densité de dislocations traversantes dans les couches semi-conductrices III-N épitaxiées au-dessus du silicium à orientation de réseau (1,0,0). Il n'est donc pas possible d'obtenir des couches épitaxiées formées de couches semi-conductrices III-N épaisses pour la fabrication de dispositifs sur du silicium à orientation de réseau (1,0,0) sans fissures. Le silicium à orientation de réseau (1,1,1) constitue le tremplin le plus prometteur pour la croissance d'un empilement épitaxial de couches semi-conductrices III-N sur du silicium. La structure semi-conductrice selon la présente invention permet la croissance de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium à orientation de réseau (1,1,1), les couches semi-conductrices III-N présentant une meilleure désadaptation de réseau et thermique avec la deuxième couche de silicium sous-jacente qu'avec le silicium à orientation de réseau (1,0,0), présentant ainsi moins de contraintes et une densité de dislocations traversantes plus faible que si les couches semi-conductrices III-N étaient amenées à croître sur une couche de silicium à orientation de réseau (1,0,0). La densité de dislocations traversantes dans un empilement épitaxial de couches semi-conductrices III-N amené à croître au-dessus de la deuxième couche de silicium est ainsi minimisée et la qualité de la croissance épitaxiale d'un empilement épitaxial de couches semi-conductrices III-N amené à croître au-dessus de la deuxième couche de silicium est améliorée. De cette manière, un ou plusieurs amplificateurs de puissance et/ou un ou plusieurs commutateurs RF peuvent être fabriqués à partir d'un empilement épitaxial de couches semi-conductrices III-N amené à croître au-dessus de la deuxième couche de silicium à orientation de réseau (1,1,1). En parallèle, et à partir de la même structure semi-conductrice, un ou plusieurs amplificateurs à faible bruit et/ou un ou plusieurs commutateurs RF peuvent être fabriqués à partir du substrat de Silicium sur Isolant. La structure semi-conductrice selon la présente invention correspond à une structure multicouche hybride combinant et intégrant différentes plates-formes de matériaux à partir desquelles un ou plusieurs dispositifs destinés à des applications à haute puissance/haute fréquence et un ou plusieurs dispositifs destinés à des applications radiofréquence peuvent être fabriqués les uns à côté des autres. En d'autres termes, à titre d'exemple, un amplificateur de puissance préparé à partir de l'empilement épitaxial de couches semi-conductrices III-N peut être adjacent à un amplificateur à faible bruit préparé à partir du substrat de Silicium sur Isolant. Au moyen de la structure semi-conductrice selon la présente invention, la première couche de silicium et la deuxième couche de silicium sont séparées l'une de l'autre par une couche d'interface. En d'autres termes, la couche d'interface est formée entre la première couche de silicium et la deuxième couche de silicium. La couche d'interface isole électriquement les deux couches de silicium l'une de l'autre, c'est-à-dire la deuxième couche de silicium de la première couche de silicium et vice versa. Cela assure une isolation suffisante entre les dispositifs ou systèmes fabriqués à partir et/ou sur chacune des deux couches de silicium et ayant des fonctions différentes, ce qui minimise, voire évite, les brouillages entre les différents dispositifs ou systèmes. En outre, selon un mode de réalisation facultatif de la structure semi-conductrice selon la présente invention, d'autres fonctionnalités peuvent être intégrées aux applications à haute puissance/haute fréquence et/ou aux applications radiofréquence, comme par exemple une couche riche en pièges qui réduit, voire minimise, les pertes RF de dispositifs fabriqués à partir de la structure semi-conductrice selon la présente invention. Dans le contexte de la présente invention, le substrat de Silicium sur Isolant comprend une couche de base comprenant du silicium, comme par exemple du silicium massif. La résistivité de la couche de base du substrat de Silicium sur Isolant est typiquement comprise entre 3 et 5 kOhm.cm et est de préférence supérieure à 1 kOhm.cm. De cette manière, la résistivité du substrat de Silicium sur Isolant sous-jacent, par exemple à un empilement épitaxial de couches semi-conductrices III-N amené à croître au-dessus de la deuxième couche de silicium, est rendue maximale pour des applications à haute puissance et à haute fréquence. Dans le contexte de la présente invention, la technologie du substrat de Silicium sur Isolant, également désignée SOI, correspond à la fabrication de dispositifs à semi-conducteurs dans un substrat de Silicium sur Isolant en couches. Le choix de l'isolant dépend en grande partie de l'application prévue des dispositifs à semi-conducteurs. Plusieurs types de substrats de Silicium sur Isolant peuvent être utilisés dans le cadre de la présente invention. Des substrats de Silicium sur Isolant pour radiofréquences, également désignés sous le nom de substrats RF-SOI, permettent d'obtenir des performances RF élevées sur des films de silicium compatibles avec les procédés CMOS standard, une isolation RF et des signaux de puissance à haute linéarité, de faibles pertes RF, un traitement numérique et une intégration de la gestion de l'énergie. À titre d'exemple, un substrat à intégrité de signal améliorée pour application RF comprend une couche de base comprenant du silicium à haute résistivité, une couche intermédiaire riche en pièges faisant partie de la couche intermédiaire et formée au-dessus de la couche de base, un isolant enterré faisant partie de la couche intermédiaire et formé au-dessus de la couche riche en pièges, et une première couche de silicium formée au-dessus de l'isolant enterré, la première couche de silicium comprenant un monocristal. La résistivité de la couche de base est typiquement supérieure à 3 kOhm.cm. L'épaisseur de la première couche de silicium est typiquement comprise entre 50 et 200 nm. L'ajout d'une couche riche en pièges permet d'obtenir des performances RF exceptionnelles. Un tel substrat est particulièrement bien adapté à des dispositifs ayant des spécifications de linéarité contraignantes. Les applications visent par exemple typiquement les normes LTE-Advanced et 5G et répondent à des exigences de performances différentes. Par comparaison à un substrat SOI à haute résistivité, un substrat à intégrité du signal améliorée présente une meilleure linéarité, de plus faibles pertes RF, une plus faible diaphonie, des facteurs de qualité améliorés pour les composants passifs, des tailles de puce plus petites et une meilleure conductivité thermique. Les substrats à intégrité du signal améliorée présentent en outre typiquement un facteur de qualité harmonique inférieur à -80 dBm. Un autre exemple de RF-SOI comprend une couche de base comprenant du silicium à résistivité intermédiaire, une couche intermédiaire riche en pièges faisant partie de la couche intermédiaire et formée au-dessus de la couche de base, un isolant enterré faisant partie de la couche intermédiaire et formé au-dessus de la couche riche en pièges, et une première couche de silicium comprenant un monocristal mince. Un tel substrat est particulièrement bien adapté par exemple à des dispositifs hautement intégrés sensibles aux coûts, et est particulièrement bien adapté par exemple aux spécifications d'applications Wi-Fi, IoT et autres applications grand public. Un autre exemple de RF-SOI, appelé SOI à haute résistivité, vise par exemple des dispositifs ayant des spécifications de linéarité inférieures. Un tel substrat comprend une couche de base comprenant du silicium à haute résistivité, un isolant enterré formé au-dessus de la couche de base et une première couche de silicium comprenant un monocristal mince. Les substrats de Silicium sur Isolant de puissance répondent aux exigences d'intégration, par exemple, de fonctions à haute tension et analogiques dans des circuits intégrés de puissance intelligents, économes en énergie et de grande fiabilité, pour les marchés automobile et industriel. Ils offrent une excellente isolation électrique et conviennent parfaitement à l'intégration de dispositifs fonctionnant sur différentes tensions, de quelques volts à plusieurs centaines de volts, tout en réduisant la superficie de la puce et en améliorant la fiabilité. Ces substrats sont idéaux pour des applications telles que des émetteurs-récepteurs CAN/LIN, des alimentations à découpage, des circuits d'attaque de moteurs sans balais, des circuits d'attaque de LED, et autres. Un SOI de puissance comprend une couche de base comprenant du silicium, un isolant enterré formé au-dessus et comprenant de l'oxyde, et une première couche de silicium comprenant du silicium. L'épaisseur de l'isolant enterré est typiquement comprise entre 0,4 µm et 1 µm et l'épaisseur de la première couche de silicium est typiquement comprise entre 0,1 µm et 1,5 µm. Les substrats de Silicium sur Isolant pour la photonique répondent à l'exigence d'intégration de fonctions optiques, par exemple sur une puce CMOS, pour des émetteurs-récepteurs optiques de faible coût et à grande vitesse. Ces substrats comprennent une couche de base comprenant du silicium, un isolant enterré formé au-dessus de la couche de base et comprenant de l'oxyde, et une première couche de silicium formée sur l'isolant enterré et comprenant du silicium monocristallin. L'épaisseur de l'isolant enterré est typiquement comprise entre 0,7 µm et 2 µm et l'épaisseur de la première couche de silicium est typiquement comprise entre 0,1 µm et 0,5 µm. La couche de silicium cristallin sur isolant peut être utilisée pour fabriquer par exemple des guides d'ondes optiques et d'autres dispositifs optiques, qu'ils soient passifs ou actifs, par exemple par l'intermédiaire d'implantations appropriées. L'isolant enterré permet par exemple la propagation de lumière infrarouge dans la couche de silicium sur la base d'une réflexion interne totale. La surface supérieure des guides d'ondes peut être soit laissée non recouverte et exposée à l'air, par exemple pour des applications de détection, soit recouverte d’un revêtement, par exemple constitué de silice. Du point de vue de la fabrication, les substrats SOI sont compatibles avec la plupart des procédés de fabrication classiques. De manière générale, un processus à base de SOI peut être mis en œuvre sans équipement spécial ni rééquipement important d'une usine existante. Parmi les défis propres au SOI figurent de nouvelles exigences en matière de métrologie pour tenir compte de l'isolant enterré et des préoccupations concernant les contraintes différentielles dans la première couche de silicium comprenant du silicium. Dans le contexte de la présente invention, les alternatives à un substrat de Silicium sur Isolant sont un ou plusieurs des éléments suivants : un substrat de silicium, un substrat de carbure de silicium, un substrat de saphir, un substrat de germanium, un substrat de germanium sur isolant, ou toute autre alternative appropriée à ce qui précède. Selon des exemples de modes de réalisation, la couche d'interface comprend une ou plusieurs couches isolantes. Selon des exemples de modes de réalisation, la couche d'interface comprend en outre un ou plusieurs des éléments suivants : − une ou plusieurs couches riches en pièges ; − des matériaux à faible permittivité. La couche d'interface formée entre la première couche de silicium et la deuxième couche de silicium comprend un ou plusieurs matériaux qui isolent électriquement les deux couches de silicium l'une de l'autre, c'est-à-dire la deuxième couche de silicium de la première couche de silicium et vice versa. Cela assure une isolation suffisante entre les dispositifs ou systèmes fabriqués à partir des deux couches de silicium et ayant des fonctions différentes, ce qui minimise, voire évite, les brouillages entre les différents dispositifs ou systèmes. D'autres fonctionnalités peuvent être intégrées aux applications à haute puissance/haute fréquence et/ou aux applications radiofréquence, comme par exemple une couche riche en pièges qui réduit, voire minimise, les pertes RF de dispositifs fabriqués à partir de la structure semi-conductrice. Une couche riche en pièges comprend par exemple une ou plusieurs couches de silicium polycristallin contenant de l'oxygène. Une couche riche en pièges comprend par exemple une ou plusieurs couches de carbure de silicium. Selon des exemples de modes de réalisation, la deuxième couche de silicium a une épaisseur comprise entre 50 nm et 80 nm. De cette manière, l'épaisseur de la deuxième couche de silicium est maintenue aussi faible que possible. Cela permet de minimiser l'épaisseur de la deuxième couche de silicium sur le substrat de Silicium sur Isolant après le collage d'une plaquette donneuse sur laquelle la deuxième couche de silicium est amenée à croître sur une plaquette cible comprenant le substrat de Silicium sur Isolant, améliorant ainsi l'impédance thermique de dispositifs tels que des transistors à haute mobilité électronique fabriqués à partir de la structure semi-conductrice selon la présente invention. L'épaisseur de la deuxième couche de silicium est par exemple de 50 nm, ou 55 nm, ou 60 nm, ou 65 nm, ou 70 nm, ou 75 nm, ou 80 nm. La deuxième couche de silicium doit de préférence être aussi fine que possible. Selon des exemples de modes de réalisation, la structure semi-conductrice comprend en outre un empilement épitaxial de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium, l'empilement épitaxial de couches semi-conductrices III-N comprenant une couche active épitaxiale ; la couche active épitaxiale comprenant : − une première couche III-N active formée au-dessus de la deuxième couche de silicium ; et − une deuxième couche III-N active formée au-dessus de la première couche III-N active ; avec un Gaz d'Électrons bidimensionnel entre la première couche III-N active et la deuxième couche III-N active. Du fait de l'isolation vis-à-vis du silicium massif de la couche de base du substrat de Silicium sur Isolant, la capacité parasite au sein des dispositifs à semi-conducteurs fabriqués à partir de l'hétérostructure de nitrure du groupe III est réduite, améliorant ainsi leur consommation d'énergie et leurs performances. Les dispositifs à semi-conducteurs fabriqués sur Silicium sur Isolant présentent également une meilleure résistance au verrouillage et une meilleure performance à VDD équivalent que des dispositifs à semi-conducteurs intégrés sur d'autres types de substrats. La dépendance à la température des dispositifs à semi-conducteurs fabriqués sur SOI est réduite par comparaison à des dispositifs à semi-conducteurs intégrés sur d'autres types de substrats. Du fait de l'isolation, les dispositifs à semi-conducteurs fabriqués sur SOI présentent de plus faibles courants de fuite et par conséquent, un meilleur rendement énergétique. Un Gaz d'Électrons bidimensionnel, également désigné 2DEG, est un gaz d'électrons libres de se déplacer dans deux dimensions, mais étroitement confinés dans la première. Ce confinement étroit conduit à des niveaux d'énergie quantifiés pour le mouvement dans cette direction. Les électrons apparaissent sous la forme d'une feuille 2D intégrée à un monde 3D. Les hétérostructures à base de nitrure du groupe III comprenant une première couche III-N active et une deuxième couche III-N active, comme par exemple des hétérostructures d'AlGaN/GaN, sont très adaptées à des applications à haute puissance et à haute fréquence en raison de leur grande vitesse électronique et de leur champ électrique critique élevé. Dans cette hétérostructure, un Gaz d'Électrons bidimensionnel, également désigné 2DEG, est généré par la polarisation spontanée et piézoélectrique entre la première couche III-N active et la deuxième couche III-N active, c'est-à-dire par exemple entre de l'AlGaN et du GaN. Dans le contexte de la présente invention, le terme de nitrure du groupe III fait référence à des composés semi-conducteurs formés entre des éléments du groupe III du tableau périodique, par exemple le bore, également désigné B, l'aluminium, également désigné Al, le gallium, également désigné Ga, l'indium, également désigné In, et l'azote, également désigné N. Comme exemples de composés binaires de nitrure du groupe III on peut citer GaN, AlN, BN, etc. Le terme de nitrure du groupe III fait également référence à des composés ternaires et quaternaires comme par exemple l'AlGaN et l'InAlGaN. Dans le contexte de la présente invention, la première couche III-N active comprend un ou plusieurs éléments parmi N, P, As, et un ou plusieurs éléments parmi B, Al, Ga, In, Tl, Sc, Y et des séries des Lanthanides et des Actinides. La première couche III-N active comprend par exemple du GaN. La deuxième couche III-N active comprend un ou plusieurs éléments parmi N, P, As et un ou plusieurs éléments parmi B, Al, Ga, In et Tl. La deuxième couche III-N active comprend par exemple de l'AlGaN. Le terme AlGaN se rapporte à une composition comprenant de l'Al, du Ga et du N dans un rapport stoechiométrique quelconque (Al x Ga y N), où x est compris entre 0 et 1 et y est compris entre 0 et 1. En variante, la deuxième couche III-N active comprend par exemple de l'AlN. En variante, la deuxième couche III-N active comprend de l'InAlGaN. Une composition telle que l'InAlGaN comprend de l'In dans n'importe quelle quantité appropriée. En variante, la première couche III-N active et la deuxième couche III-N active comprennent toutes deux de l'InAlGaN, et la deuxième couche III-N active présente une bande interdite plus large qu’une bande interdite de la première couche III-N active, la deuxième couche III-N active présentant une polarisation supérieure à la polarisation de la première couche III-N active. En variante, la première couche III-N active et la deuxième couche III-N active comprennent toutes deux du BInAlGaN, et la deuxième couche III-N active présente une bande interdite plus large qu’une bande interdite de la première couche III-N active, la deuxième couche III-N active présentant une polarisation supérieure à la polarisation de la première couche III-N active. Les compositions de la couche active peuvent être choisies au vu des caractéristiques à obtenir, les compositions pouvant donc varier en conséquence. Un tampon III-N peut être prévu entre la deuxième couche de silicium et l'empilement épitaxial de couches semi-conductrices III-N. Le tampon III-N peut être d'une nature différente de celle du substrat de Silicium sur Isolant, en ce sens que, par exemple, la bande interdite du substrat sacrificiel et celle du tampon III-N sont relativement éloignées l'une de l'autre, par exemple de 1,1 eV et 6,2 eV respectivement, en ce sens que le tampon III-N a une bande interdite élevée, afin d'obtenir les présentes caractéristiques, telles qu'une tension de claquage élevée, par exemple supérieure à 250 V, de préférence supérieure à 500 V, de préférence encore supérieure à 1000 V, par exemple supérieure à 2000 V, ou même beaucoup plus élevée. Le tampon III-N est par exemple un tampon III-N à large bande interdite. Selon des exemples de modes de réalisation, la première couche III-N active comprend du GaN et la deuxième couche III-N active comprend de l'AlGaN. La première couche III-N active comprend du nitrure de gallium et l'épaisseur de la première couche III-N active est égale ou supérieure à 50 nm. De préférence, la première couche III-N active est formée par croissance épitaxiale et comprend du nitrure de gallium pur, de préférence plusieurs couches de nitrure de gallium, de préférence une monocouche de nitrure de gallium. Selon des exemples de modes de réalisation, la première couche III-N active comprend de l'InAlGaN, et la deuxième couche III-V active comprend de l'InAlGaN, et la deuxième couche III-N active présente une bande interdite plus large qu’une bande interdite de la première couche III-N active et la deuxième couche III-N active présente une polarisation supérieure à la polarisation de la première couche III-N active. Ainsi, l'utilisation de matériaux différents dans la première couche III-N active et la deuxième couche III-N adjacentes l'une à l'autre provoque une polarisation qui contribue à une région 2DEG conductrice à proximité de la jonction entre la première couche III-N active et la deuxième couche III-N active, en particulier dans la première couche III-N active qui présente une bande interdite plus étroite que la bande interdite de la deuxième couche III-N active. La deuxième couche III-N active comprend du nitrure d'indium aluminium gallium. La deuxième couche III-N active présente par exemple une épaisseur comprise entre 10 et 100 nm, de préférence entre 20 et 50 nm. Une telle combinaison d'épaisseurs permet d'obtenir de bonnes caractéristiques pour la couche active, par exemple en ce qui concerne le 2DEG obtenu. Selon des exemples de modes de réalisation, la structure semi-conductrice comprend en outre : − une grille au-dessus de l'empilement épitaxial de couches semi-conductrices III-N et dans une région de grille ; et − un empilement de passivation entre l'empilement épitaxial de couches semi-conductrices III-N et la grille. Dans le contexte de la présente invention, un contact de grille, comme par exemple une électrode de grille, est prévu dans une région de grille d'un transistor par exemple à haute mobilité électronique. La formation d'un contact de grille dans la région de grille comprend une pluralité d'étapes de traitement. À titre d'exemple, cette étape comprend le dépôt d'une résine photosensible et la réalisation d'une étape de lithographie définissant la base du contact de grille, par exemple en éliminant complètement les couches de passivation potentielles d'un empilement de passivation au-dessus de la deuxième couche III-N active, comme par exemple de l'oxyde ou une ou plusieurs couches diélectriques. En variante, cette étape comprend le dépôt d'une résine photosensible et la réalisation d'une étape de lithographie définissant la base du contact de grille en éliminant par exemple partiellement les couches de passivation présentes au-dessus de la deuxième couche III-N active, comme par exemple de l'oxyde ou une ou plusieurs couches diélectriques. De cette manière, certaines couches de l'empilement de passivation restent en-dessous de la grille du transistor à haute mobilité électronique et forment un diélectrique de grille pour réduire encore davantage les effets de piégeage et le courant de fuite. L'électrode de grille du contact de grille est par exemple une grille de Métal-Oxyde-Semi-conducteur, également désignée grille MOS, et peut être réalisée par dépôt d'empilements de métaux, comprenant par exemple Ni, Pt, W, WN ou TiN et recouverts d'Al, d'Au ou de Cu. Des motifs métalliques sont définis consécutivement en réalisant un décollement du métal au-dessus de la résine photosensible. En variante, l'empilement de métaux de grille est déposé, celui-ci comprenant par exemple Ni, Pt, W, WN ou TiN et étant recouvert d'Al, d'Au ou de Cu. Les étapes d’application de résine photosensible et de lithographie sont ensuite réalisées, et les motifs de résine photosensible ainsi définis jouent le rôle de masque pour la gravure à sec des empilements métalliques dans des zones où ceux-ci sont indésirables. La résine photosensible est ensuite enlevée. Selon des exemples de modes de réalisation, l'empilement épitaxial de couches semi-conductrices III-N est adapté pour accueillir un canal électronique entre une région de source et une région de drain lorsqu'une tension de polarisation négative est appliquée au contact de grille. Ainsi, une fois qu'une tension de polarisation supérieure à la tension de seuil du transistor à haute mobilité électronique a été appliquée au contact de grille, des électrons circulent dans le canal électronique sous la grille entre la source et le drain du transistor à haute mobilité électronique. Selon des exemples de modes de réalisation, un empilement de passivation est prévu au-dessus de la deuxième couche III-N active. La présence de l'empilement de passivation au-dessus dudit empilement épitaxial de couches semi-conductrices III-N correspond à la croissance épitaxiale de l'empilement de passivation au-dessus de l'empilement épitaxial de couches semi-conductrices III-N. L'empilement de passivation est par exemple formé in situ en association avec la formation de l'empilement épitaxial de couches semi-conductrices III-N. L'empilement de passivation est par exemple formé au-dessus de la deuxième couche III-N active. Ainsi, un empilement de passivation entièrement cristallin est formé par croissance épitaxiale au-dessus de l'empilement épitaxial de couches semi-conductrices III-N. En variante, un empilement de passivation partiellement cristallin est formé par croissance épitaxiale au-dessus de l'empilement épitaxial de couches semi-conductrices III-N. L'empilement de passivation peut également être formé par dépôt ex-situ à l'aide d'outils d'épitaxie tels que le dépôt de couche atomique, également désigné ALD, le dépôt chimique en phase vapeur, également désigné CVD, ou le dépôt physique en phase vapeur, également désigné PVD. En variante, l'empilement de passivation peut être formé par dépôt in situ dans une chambre MOCVD ou MBE. En variante, l'empilement de passivation peut être formé par dépôt d'un film amorphe du même matériau et recristallisation de celui-ci par recuit thermique. L'empilement de passivation se trouvant au-dessus de la deuxième couche III-N active comprend par exemple du nitrure de silicium. En variante, l'empilement de passivation se trouvant au-dessus de la deuxième couche III-N active comprend par exemple du nitrure de gallium. En variante, l'empilement de passivation se trouvant au-dessus de la deuxième couche III-N active comprend du nitrure de gallium et du nitrure de silicium. Un empilement de passivation est formé entre l'empilement épitaxial de couches semi-conductrices III-N et, par exemple, une grille d'un transistor. L'empilement de passivation peut être formé uniquement sous la grille et peut en outre servir de diélectrique de grille. En variante, l'empilement de passivation peut être formé au-dessus de l'empilement épitaxial de couches semi-conductrices III-N et peut recouvrir entièrement l'empilement épitaxial de couches semi-conductrices III-N. En variante, l'empilement de passivation peut être formé au-dessus de l'empilement épitaxial de couches semi-conductrices III-N et recouvrir partiellement la surface de l'empilement épitaxial de couches semi-conductrices III-N, et peut par exemple être formé dans la zone dépourvue de grille entre la source et le drain d'un transistor à haute mobilité électronique, où il sert de passivation et empêche l'appauvrissement du 2DEG sous-jacent. Selon des exemples de modes de réalisation, l'empilement de passivation comprend en outre une couche d'oxyde et/ou du nitrure de silicium. Ainsi, l'empilement de passivation comprend du nitrure de silicium et/ou une couche d'oxyde qui joue le rôle de couche de passivation. La couche d'oxyde présente une interface électriquement propre avec la deuxième couche III-N active, une constante diélectrique élevée pour rendre maximal le couplage électrostatique entre les contacts électriques formés sur la structure semi-conductrice et le 2DEG, cela conduisant par exemple à une augmentation de la transconductance des transistors à haute mobilité électronique fabriqués à l'aide de la structure semi-conductrice, et une épaisseur suffisante pour éviter un claquage diélectrique et des fuites par effet tunnel quantique. L'empilement de passivation comprend par exemple du SiN de densité élevée, déposé in situ dans un réacteur MOCVD. Le SiN peut être stoechiométrique ou non stoechiométrique. Il a été démontré expérimentalement par la demanderesse, par exemple, qu'une structure HEMT recouverte de SiN in situ n'est pas affectée par les étapes de traitement, même celles qui ont un bilan de température élevé. En variante, l'empilement de passivation comprend par exemple de l'AlSiN. Le dopage Al permet d'augmenter la bande interdite du matériau diélectrique. En variante, la couche diélectrique donneuse d'électrons comprend un ou plusieurs de Si, Al, O et N. L'empilement de passivation présente par exemple une épaisseur de 1 à 500 nm, préférablement de 30 à 400 nm, plus préférablement de 50 à 300 nm, par exemple de 100 à 200 nm. Le SiN in situ peut être épaissi extérieurement par du SiN ou du SiO x par PECVD ou LPCVD, par exemple pour des épaisseurs supérieures à 500 nm, avant que tout autre traitement n'ait lieu. Un empilement de passivation mince permet la formation de contacts ohmiques de faible résistance. De plus, l'empilement de passivation comprend par exemple du Si qui peut diffuser dans l'AlGaN où il il joue le rôle de donneur. L'introduction d'un type de donneur dans la couche d'AlGaN facilite la formation de contacts ohmiques, réduisant ainsi la résistance de contact. L'empilement de passivation est formé à une température comprise entre 700°C et 1300°C, entre 700°C et 1250°C, entre 700°C et 1100°C. Il faut comprendre qu'on entend par SiN un composé constitué de Si et de N. Le SiN peut inclure le Si 3 N 4 , mais d'autres formules sont également incluses, comme par exemple, mais sans s'y limiter, la formule Si x N y , dans des rapports stoechiométriques ou non stoechiométriques différents. Dans la formule Si x N y , x et y peuvent être définis comme étant des nombres réels, avec 0 3 est maintenu en circulation dans la chambre réactionnelle et la conduite de SiH 4 est ouverte, cela permettant la croissance du SiN à haute température. Après la croissance de SiN, le flux de SiH 4 est interrompu et la structure est refroidie à la température ambiante tout en maintenant le flux de NH 3 , afin d'éviter une désorption d'avec la couche supérieure. Selon des exemples de modes de réalisation, l'empilement de passivation est formé par croissance épitaxiale au-dessus de la deuxième couche III-N active. De manière avantageuse, on conserve la cristallinité du SiN amené à croître in situ en le dopant ou en ajoutant une espèce telle que de l'Al ou du B. Lorsqu'il est amené à croître au-dessus de la deuxième couche III-N active, le SiN in situ se déforme pour s'adapter à la contrainte résultant de la désadaptation de réseau entre les matériaux. Il est bien connu qu'une désadaptation de réseau importante est un élément déclencheur qui ramène le mode de croissance épitaxial d'un mode de croissance couche par couche de Franck-Van der Merwe bidimensionnel à un mode de croissance de Volker-Weber tridimensionnel, qui est quant à lui plus susceptible de se transformer en un mode de croissance amorphe. Un atome plus petit que Si peut donc être incorporé dans le SiN, par exemple Al ou B, pour réduire le paramètre de maille du SiN en phase bêta et mieux l'adapter au paramètre de maille de la deuxième couche III-N active. Un avantage supplémentaire de l'inclusion d'Al dans le réseau de SiN est une meilleure résistance à la gravure à sec dans les plasmas à base de fluor, en raison de l'interaction entre Al et F qui donne de l’AlF hautement non volatile. L'empilement de passivation est entièrement cristallin. En variante, l'empilement de passivation est partiellement cristallin et comprend au moins un petit nombre de monocouches cristallines. Selon des exemples de modes de réalisation, l'empilement de passivation comprend un évidement dans une région de source et un évidement dans une région de drain ; et la structure semi-conductrice comprend en outre un contact ohmique respectivement dans la région de source et dans la région de drain. Préférablement, le contact de source et/ou le contact de drain sont des contacts ohmiques respectivement formés dans une région de source et/ou dans une région de drain. Les contacts de source et de drain sont des contacts ohmiques avec le 2DEG et peuvent être réalisés en déposant des empilements de métaux, comme par exemple Ti/Al/Ni/Au, Ti/Al/Mo/Au, Ti/Al/Ti/Au, Ti/Al/Ti/W, Ti/Al/W, Ti/Al/W/Cr, Ta/Al/Ta, V/Al/Ni/Au, etc., en contact avec la deuxième couche III-N active de l'empilement épitaxial de couches semi-conductrices III-N. La deuxième couche III-N active peut être évidée avant le dépôt du métal. Les propriétés de contact peuvent être encore améliorées par recuit thermique, typiquement à une température comprise entre 800°C et 900°C, comme par exemple 850°C, dans une atmosphère d'azote ou une atmosphère de gaz de formage. En variante, des couches d'interconnexion métalliques supplémentaires sont définies à l'aide de procédés connus de l'homme du métier, pour permettre l'établissement de voies de courant de faible résistivité vis-à-vis des courants de grille, de source et de drain. La formation d'un contact ohmique dans la région de source et la formation d'un contact ohmique dans la région de drain comprennent une pluralité d'étapes de traitement. À titre d'exemple, cela est effectué en commençant par déposer une résine photosensible et en définissant les zones respectives des contacts ohmiques respectifs par une étape de lithographie. Des couches de passivation potentielles sont ensuite partiellement ou totalement enlevées respectivement dans une région de source et/ou dans une région de drain. En variante, des couches de passivation potentielles sont entièrement enlevées dans une région de source et/ou dans une région de drain. Une fois que les zones des contacts ohmiques ont été définies, c'est-à-dire lorsque la région de source et la région de drain ont été définies, une couche métallique ou un empilement de couches métalliques peut être déposé, par exemple par évaporation thermique, ou par pulvérisation, ou par évaporation par faisceau d'électrons. Des motifs métalliques sont définis consécutivement par réalisation d'un décollement du métal, au-dessus de la résine photosensible et sans contact avec la deuxième couche III-N active. En variante, la résine photosensible est d'abord enlevée et l'empilement métallique comprenant par exemple du Ti et de l'Al est déposé, puis un deuxième dépôt de résine photosensible et des étapes de photolithographie sont réalisées pour pouvoir graver à sec l'empilement métallique dans des zones où celui-ci est indésirable et enlever la résine photosensible. Les contacts ohmiques définis peuvent ensuite être soumis à une ou plusieurs étapes d'alliage, par exemple à une étape de recuit thermique rapide pendant une durée d'une minute dans une atmosphère réduite ou inerte, comme par exemple de l'hydrogène ou du gaz de formage ou de l'azote gazeux, à une température par exemple comprise entre 800°C et 900°C. L'empilement de passivation est de préférence éliminé par gravure dans une région de source et une région de drain, exposant ainsi la deuxième couche III-N active dans une région de source et une région de drain. Ainsi, des ouvertures sont définies dans les couches diélectriques donneuses d'électrons pour dégager respectivement une région de source et une région de drain dans lesquelles les bornes des dispositifs doivent être formées. À titre d'exemple, une étape de photolithographie peut être réalisée et les couches diélectriques donneuses d'électrons peuvent être respectivement éliminées par gravure dans une région de source et dans une région de drain. À titre d'exemple, l'empilement de passivation peut être enlevé par gravure humide dans du HF ou du HF tamponné ou par gravure à sec dans un outil à plasma RIE ou ICP selon une chimie du fluor. Les gravures à sec et humide de l'empilement de passivation selon une chimie du fluor s'arrêteront à la deuxième couche III-N active qui joue le rôle d'arrêt de la gravure avec une très haute sélectivité. À titre d'exemple, la gravure des couches diélectriques donneuses d'électrons est réalisée dans un système de gravure à sec sur la base de la chimie du fluor, comme par exemple dans un système de plasma à couplage inductif utilisant du SF 6 ou du CF 4 comme gaz de gravure et des puissances de gravure RF, ou de "platine", et ICP, ou de "bobine", de 10 W à 150 W respectivement. Cela permet d'enlever complètement l'empilement de passivation restant sans enlever la deuxième couche III-N active ou l'une quelconque des couches situées en dessous. En variante, la deuxième couche III-N active est partiellement gravée par gravure humide, par exemple dans une solution alcaline ou dans un révélateur pour résine photosensible, pour ainsi permettre de former des contacts ohmiques respectifs dans une région de source et dans une région de drain, en partie dans la couche active. Selon des exemples de modes de réalisation, la structure semi-conductrice comprend, dans une première région de fonctionnalité, un évidement qui s'étend à travers l'empilement épitaxial de couches semi-conductrices III-N, à travers la deuxième couche de silicium et à travers la couche d'interface, exposant ainsi la première couche de silicium. Dans la première région de fonctionnalité, la première couche de silicium est exposée. De cette manière, des dispositifs peuvent être fabriqués à partir et/ou au-dessus de la première couche de silicium et/ou d'une ou plusieurs couches du substrat de Silicium sur Isolant. À titre d'exemple, un ou plusieurs amplificateurs à faible bruit et/ou un ou plusieurs commutateurs RF peuvent être fabriqués à partir de la première couche de silicium et/ou d'une ou plusieurs couches du substrat de Silicium sur Isolant. Une ou plusieurs couches peuvent par exemple être amenées à croître ou déposées au-dessus de la première couche de silicium et/ou d'une ou plusieurs couches du substrat de Silicium sur Isolant pour la fabrication d'un ou plusieurs dispositifs destinés à des applications RF. Un avantage supplémentaire de la première région de fonctionnalité est l'utilisation du substrat de Silicium sur Isolant comme quatrième borne, par exemple, pour un transistor à haute mobilité électronique fabriqué à partir de la structure semi-conductrice selon la présente invention. De cette manière, un contact galvanique de substrat en contact avec le substrat de Silicium sur Isolant peut en effet être utilisé pour imposer une tension de fond au substrat de Silicium sur Isolant par rapport à un contact de source du transistor à haute mobilité électronique. Grâce à l'évidement formé dans la première région de fonctionnalité, ce contact galvanique de substrat peut être utilisé pour commander ou modifier certaines propriétés ou certains paramètres du transistor à haute mobilité électronique, comme par exemple la tension de seuil et/ou la fuite à l'état bloqué du transistor à haute mobilité électronique. Le contact galvanique de substrat peut également être utilisé pour moduler, par exemple, l'état de charge des pièges tampons ou massifs présents dans le substrat de Silicium sur Isolant, permettant ainsi de minimiser ou d'éliminer les effets de piégeage du transistor à haute mobilité électronique et de réduire ainsi les effets de mémoire dans le transistor à haute mobilité électronique. Le contact galvanique de substrat peut être formé sur la face inférieure du substrat de Silicium sur Isolant et sensiblement en dessous d'une région de grille du transistor à haute mobilité électronique fabriqué sur le substrat de Silicium sur Isolant après le collage et/ou la croissance épitaxiale de l'empilement épitaxial de couches semi-conductrices III-N. En variante, le contact galvanique de substrat peut être formé sur la face inférieure du substrat de Silicium sur Isolant et sensiblement en-dessous du transistor à haute mobilité électronique fabriqué sur le substrat de Silicium sur Isolant après le collage et/ou la croissance épitaxiale de l'empilement épitaxial de couches semi-conductrices III-N. Dans le cas des solutions existantes de l'art antérieur, lorsqu'un transistor à haute mobilité électronique est fabriqué, par exemple sur un substrat de SiC, étant donné que les substrats de SiC utilisés dans les applications RF présentent typiquement une très haute résistivité, par exemple une résistivité supérieure à 1,10 5 Ohm.cm, il est très difficile d'obtenir un quelconque impact sur les propriétés du dispositif HEMT en GaN actif à travers le substrat. Lorsqu'un transistor à haute mobilité électronique est fabriqué, par exemple sur un substrat à haute résistivité dans le cas des solutions existantes de l'art antérieur, une tension de polarisation très élevée, par exemple supérieure à 100 V, est nécessaire pour obtenir un impact quelconque sur le dispositif HEMT actif, en raison de la présence de l'empilement tampon épais entre le dispositif HEMT actif et le substrat. Contrairement à ces solutions de l'art antérieur, la structure semi-conductrice selon la présente invention ne nécessite pas l'application d'une tension très élevée par l'intermédiaire du contact galvanique de substrat pour avoir un effet sur les propriétés des dispositifs actifs fabriqués au-dessus du substrat cible, car l'épaisseur totale de l'empilement de couches entre le substrat et le 2DEG est maintenue à une faible valeur. Selon des exemples de modes de réalisation, la structure semi-conductrice comprend une deuxième région de fonctionnalité comprenant l'empilement épitaxial de couches semi-conductrices III-N, la deuxième couche de silicium et la couche d'interface. Dans la deuxième région de fonctionnalité, l'empilement épitaxial de couches semi-conductrices III-N est épitaxié au-dessus de la deuxième couche de silicium. De cette manière, des dispositifs peuvent être fabriqués à partir et/ou au-dessus de la deuxième couche de silicium et/ou d'une ou plusieurs couches de l'empilement épitaxial de couches semi-conductrices III-N. À titre d'exemple, un ou plusieurs amplificateurs de puissance et/ou un ou plusieurs commutateurs RF peuvent être fabriqués à partir d'une ou plusieurs couches de l'empilement épitaxial de semi-conducteurs III-N et/ou au-dessus de celles-ci. Une ou plusieurs couches peuvent par exemple être amenées à croître ou déposées au-dessus de la deuxième couche de silicium et/ou une ou plusieurs couches de l'empilement épitaxial de couches semi-conductrices III-N pour la fabrication d'un ou plusieurs dispositifs destinés à des applications de puissance. Selon des exemples de modes de réalisation, la structure semi-conductrice comprend en outre une couche de nucléation entre la deuxième couche de silicium et l'empilement épitaxial de couches semi-conductrices III-N, la couche de nucléation comprenant de l'AlN. Selon des exemples de modes de réalisation, la couche intermédiaire comprend : − une couche intermédiaire riche en pièges ; et − un isolant enterré formé au-dessus de la couche intermédiaire riche en pièges. Selon un deuxième aspect de la présente invention, il est proposé un procédé de fabrication d'une structure semi-conductrice, le procédé comprenant les étapes consistant à : − fournir un substrat de Silicium sur Isolant, cela consistant à : o fournir une couche de base comprenant du silicium ; o fournir une couche intermédiaire au-dessus de la couche de base ; et o fournir une première couche de silicium au-dessus de la couche intermédiaire, la première couche de silicium ayant une orientation de réseau (1,0,0) ; et − fournir une plaquette donneuse comprenant : o un substrat donneur ; o une couche sacrificielle au-dessus du substrat donneur ; o une couche de silicium donneuse ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle ; − fournir une première couche d'interface au-dessus de la première couche de silicium ; − fournir une deuxième couche d'interface au-dessus de la couche de silicium donneuse ; − coller la deuxième couche d'interface à la première couche d'interface, formant ainsi une couche d'interface entre la première couche de silicium et la couche de silicium donneuse ; et − séparer le substrat donneur et le substrat de Silicium sur Isolant par division de la couche de silicium donneuse, ou par séparation du substrat donneur et du substrat de Silicium sur Isolant au niveau d'une interface entre la couche de silicium donneuse et la couche sacrificielle, formant ainsi au-dessus de la couche d'interface une deuxième couche de silicium ayant une orientation de réseau (1,1,1) et comprenant au moins partiellement la couche de silicium donneuse collée sur la couche d'interface. De cette manière, un ou plusieurs amplificateurs de puissance et/ou un ou plusieurs commutateurs RF peuvent être fabriqués à partir d'un empilement épitaxial de couches semi-conductrices III-N amené à croître au-dessus de la deuxième couche de silicium à orientation de réseau (1,1,1). En parallèle, et à partir de la même structure semi-conductrice, un ou plusieurs amplificateurs à faible bruit et/ou un ou plusieurs commutateurs RF peuvent être fabriqués à partir du substrat de Silicium sur Isolant. Le procédé selon la présente invention permet de fabriquer une structure multicouche hybride combinant et intégrant différentes plates-formes de matériaux à partir desquelles un ou plusieurs dispositifs destinés à des applications à haute puissance/haute fréquence et un ou plusieurs dispositifs destinés à des applications radiofréquence peuvent être fabriqués les uns à côté des autres. En d'autres termes, à titre d'exemple, un amplificateur de puissance traité à partir de l'empilement épitaxial de couches semi-conductrices III-N peut être adjacent à un amplificateur à faible bruit traité à partir du substrat de Silicium sur Isolant. Au moyen du procédé selon la présente invention, la première couche de silicium et la deuxième couche de silicium sont séparées l'une de l'autre par une couche d'interface. En d'autres termes, la couche d'interface est formée entre la première couche de silicium et la deuxième couche de silicium. La couche d'interface isole électriquement les deux couches de silicium l'une de l'autre, c'est-à-dire la deuxième couche de silicium de la première couche de silicium et vice versa. Cela assure une isolation suffisante entre les dispositifs ou systèmes fabriqués à partir et/ou sur chacune des deux couches de silicium et ayant des fonctions différentes, ce qui minimise, voire évite, les brouillages entre les différents dispositifs ou systèmes. En outre, selon un mode de réalisation facultatif du procédé selon la présente invention, d'autres fonctionnalités peuvent être intégrées aux applications à haute puissance/haute fréquence et/ou aux applications radiofréquence, comme par exemple une couche riche en pièges qui réduit, voire minimise, les pertes RF de dispositifs fabriqués à partir de la structure semi-conductrice selon la présente invention. Dans le contexte de la présente invention, la couche sacrificielle comprend par exemple un ou plusieurs des éléments suivants : du dioxyde de silicium, une couche riche en pièges, un isolant enterré. En variante, la couche sacrificielle est par exemple un plan fragile enterré, provoqué par l'implantation d'ions dans la plaquette donneuse, plus particulièrement dans le substrat donneur de la plaquette donneuse. La plaquette donneuse et le substrat de Silicium sur Isolant sont séparés l'un de l'autre par découpe intelligente (smart-cut) de la couche de silicium donneuse. Dans le contexte de la présente invention, une couche d'interface est formée entre la première couche de silicium et la couche de silicium donneuse, la première couche de silicium et la couche de silicium donneuse venant au contact l'une de l'autre. La séparation de la plaquette donneuse d'avec le substrat de Silicium sur Isolant par découpe intelligente au niveau de la couche de silicium donneuse se produit en provoquant la rupture de la couche de silicium donneuse à l'interface entre la couche de silicium donneuse et la couche sacrificielle. En d'autres termes, la couche de silicium donneuse est découpée à l'interface entre la couche de silicium donneuse et la couche sacrificielle. Cette séparation forme sur le substrat de Silicium sur Isolant une deuxième couche de silicium comprenant la couche de silicium donneuse initialement amenée à croître sur la plaquette donneuse et collée sur le substrat de Silicium sur Isolant, l'épaisseur de la deuxième couche de silicium sur le substrat de Silicium sur Isolant correspondant sensiblement à l'épaisseur de la couche de silicium donneuse amenée à croître sur la plaquette donneuse. En variante, la séparation de la plaquette donneuse d'avec le substrat de Silicium sur Isolant par découpe intelligente au niveau de la couche de silicium donneuse se produit en provoquant la division de la couche de silicium donneuse, laissant ainsi une première partie restante de la couche de silicium donneuse sur la plaquette donneuse séparée du substrat de Silicium sur Isolant, qui sera ultérieurement désignée sous le nom de couche de silicium sacrificielle, et en laissant également une deuxième partie restante de la couche de silicium donneuse sur le substrat de Silicium sur Isolant, qui sera ultérieurement désignée sous le nom de deuxième couche de silicium, la somme de l'épaisseur de la première partie restante et de l'épaisseur de la deuxième partie restante correspondant sensiblement à l'épaisseur totale de la couche de silicium donneuse amenée à croître sur la plaquette donneuse avant collage. En d'autres termes, la couche de silicium donneuse est divisée dans son épaisseur. Cette séparation forme sur le substrat de Silicium sur Isolant une deuxième couche de silicium comprenant au moins partiellement la couche de silicium donneuse initialement amenée à croître sur la plaquette donneuse et collée sur le substrat de Silicium sur Isolant, l'épaisseur de la deuxième couche de silicium sur le substrat de Silicium sur Isolant étant comprise entre 50 nm et 80 nm. Dans le contexte de la présente invention, la deuxième couche d'interface est liée par collage direct à la première couche d'interface. En d'autres termes, dans le cas d'un collage direct, la deuxième couche d'interface est directement en contact avec la première couche d'interface. En variante, dans le contexte de la présente invention, une couche diélectrique cible est prévue au-dessus de la première couche d'interface. La couche diélectrique cible comprend par exemple du dioxyde de silicium, également désigné SiO 2 . À titre d'exemple, la couche diélectrique cible est une couche d'oxyde enterrée, également désignée BOX. L'épaisseur de la couche diélectrique cible est par exemple égale ou inférieure à 50 nm, par exemple de 20 nm, 10 nm, 5 nm, etc. L'épaisseur de la couche diélectrique cible est donc maintenue aussi faible que possible. La couche diélectrique cible est utilisée pour faciliter le collage de la deuxième couche d'interface au-dessus de la première couche d'interface. Dans le contexte de la présente invention, une plaquette donneuse est par exemple une plaquette ayant un diamètre de 125 mm ou 150 mm ou 200 mm ou 300 mm. En variante, dans le contexte de la présente invention, une plaquette donneuse comprend par exemple une pluralité de puces ou de pavés de quelques mm 2 ou de quelques cm 2 du matériau de la couche de silicium donneuse. Dans le contexte de la présente invention, un substrat de Silicium sur Isolant est prévu sur une plaquette cible, qui est par exemple une plaquette ayant un diamètre de 125 mm ou 150 mm ou 200 mm ou 300 mm, le diamètre de la plaquette cible étant par exemple supérieur à un diamètre de la plaquette donneuse. Ainsi, à titre d'exemple, une plaquette donneuse peut être collée sur une plaquette cible. En variante, à titre d'exemple, plusieurs plaquettes donneuses peuvent être collées sur une plaquette cible, augmentant ainsi le rendement de fabrication. Le procédé de fabrication d'un dispositif à haute mobilité électronique selon la présente invention est compatible avec les techniques de fabrication existantes développées pour la technologie et les processus de type métal-oxyde-semiconducteur complémentaire. En d'autres termes, la fabrication de dispositifs tels qu'un transistor à haute mobilité électronique est compatible avec le système CMOS, car les caractéristiques et les étapes du présent processus peuvent y être intégrées sans trop d'efforts supplémentaires. Cela réduit la complexité et les coûts associés à la fabrication d'un tel transistor. Dans le contexte de la présente invention, une couche de silicium à orientation de réseau (1,0,0) est une couche de silicium . Dans le contexte de la présente invention, une couche de silicium à orientation de réseau (1,1,1) est une couche de silicium . Selon des exemples de modes de réalisation, le procédé comprend en outre l'étape de croissance épitaxiale d'un empilement de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium, l'empilement épitaxial de couches semi-conductrices III-N comprenant une couche active épitaxiale ; la couche active épitaxiale comprenant : − une première couche III-N active formée au-dessus de la deuxième couche de silicium ; et − une deuxième couche III-N active formée au-dessus de la première couche III-N active ; avec un Gaz d'Électrons bidimensionnel entre la première couche III-N active et la deuxième couche III-N active. Le procédé selon la présente invention permet de faire croître un transistor à haute mobilité électronique sur un substrat quelconque, par exemple même sur des substrats étrangers. Le procédé selon la présente invention permet de fabriquer un transistor à haute mobilité électronique à partir d'un empilement épitaxial de couches semi-conductrices III-N amené à croître sur une deuxième couche de silicium collée, c'est-à-dire transférée par découpe intelligente, par exemple sur un substrat de silicium, comme par exemple un substrat de silicium à haute résistivité, ou un substrat de SiC, comme par exemple un substrat de SiC semi-isolant, ou un substrat de Silicium sur Isolant, ou un substrat de germanium, ou un substrat de germanium sur isolant, ou un substrat de saphir, etc. En outre, le procédé selon la présente invention permet de coller la deuxième couche de silicium à la première couche de silicium sans avoir à fournir une couche tampon sur le substrat de Silicium sur Isolant entre la première couche de silicium et la deuxième couche de silicium avant le collage. En d'autres termes, il ne faut pas faire croître une couche tampon sur le substrat de Silicium sur Isolant avant de coller la couche de silicium donneuse sur le substrat de Silicium sur Isolant. Un transistor à haute mobilité électronique fabriqué selon le procédé de la présente invention au-dessus de la deuxième couche de silicium est donc moins sujet aux effets de piégeage que les transistors à haute mobilité électronique de l'art antérieur amenés à croître par exemple sur des substrats semi-isolants de SiC ou sur des substrats de Si à haute résistivité. Un autre avantage du procédé selon la présente invention est l'impédance thermique améliorée des transistors à haute mobilité électronique fabriqués. Grâce à une couche tampon d'épaisseur minimale entre l'empilement épitaxial de couches semi-conductrices III-N et le substrat de Silicium sur Isolant, et grâce à l'épaisseur limitée de l'empilement total de couches hybrides formé sur le substrat de Silicium sur Isolant, il est possible d'obtenir une faible résistivité thermique pour le transistor à haute mobilité électronique. En d'autres termes, il y a moins d'impédance thermique entre le dissipateur de chaleur situé au bas du substrat de Silicium sur Isolant et le dispositif actif tel que, par exemple, le transistor à haute mobilité électronique fabriqué par le procédé selon la présente invention. Dans le contexte de la présente invention, la croissance de l'empilement épitaxial de couches semi-conductrices III-N comprend la croissance épitaxiale de l'empilement épitaxial de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium, par exemple par MOCVD ou par MBE. Selon des exemples de modes de réalisation, le procédé comprend en outre l'étape consistant à former un évidement dans une première région de fonctionnalité de la structure semi-conductrice, l'évidement s'étendant à travers l'empilement épitaxial de couches semi-conductrices III-N, à travers la deuxième couche de silicium et à travers la couche d'interface, exposant ainsi la première couche de silicium. Selon des exemples de modes de réalisation, le procédé comprend en outre les étapes consistant à : − après séparation de la plaquette donneuse et du substrat de Silicium sur Isolant et avant la croissance épitaxiale de l'empilement épitaxial de couches semi-conductrices III-N, placer le substrat de Silicium sur Isolant, la couche d'interface et la deuxième couche de silicium dans une chambre épitaxiale ; et − désorber la deuxième couche de silicium in situ dans la chambre épitaxiale. Le substrat de Silicium sur Isolant comprenant la deuxième couche de silicium est préparé pour l'épitaxie, par exemple en soumettant le substrat de Silicium sur Isolant comprenant la deuxième couche de silicium à un polissage mécano-chimique pour préparer la deuxième couche de silicium à l'épitaxie. Le substrat de Silicium sur Isolant comprenant la deuxième couche de silicium est placé dans une chambre épitaxiale pour faire croître l'empilement épitaxial de couches semi-conductrices III-N. La surface de la deuxième couche de silicium est nettoyée par une étape de désorption in situ, permettant ainsi d'éliminer tout endommagement de surface ou d'implantation. De cette manière, la surface de la deuxième couche de silicium est en parfait état pour la croissance épitaxiale de l'empilement épitaxial de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium in situ, dans la chambre épitaxiale. Cela améliore la qualité de la croissance épitaxiale des couches actives de dispositifs comme par exemple des transistors à haute mobilité électronique, améliorant ainsi les caractéristiques électriques et thermiques des transistors à haute mobilité électronique. Dans le contexte de la présente invention, la croissance épitaxiale est réalisée par MOCVD ou MBE ou toute autre chambre épitaxiale appropriée. La première couche III-N active et la deuxième couche III-N active peuvent être formées in situ par croissance épitaxiale dans une chambre épitaxiale MOCVD ou MBE. Selon des exemples de modes de réalisation, le procédé comprend en outre les étapes consistant à : − dans la première région de fonctionnalité, enlever par gravure la première couche de silicium dans une ou plusieurs régions ; − dans lesdites une ou plusieurs régions, former un ou plusieurs évidements s'étendant à travers la première couche de silicium et à travers la couche intermédiaire et jusque, au moins partiellement, dans la couche de base, définissant ainsi une ou plusieurs régions d'isolation électrique ; − fournir une couche diélectrique dans un ou plusieurs des évidements ; et − former un contact dans lesdites une ou plusieurs régions d'isolation électrique au-dessus de la couche diélectrique, pour ainsi former une ou plusieurs isolations électriques. Lesdits un ou plusieurs évidements s'étendant à travers la première couche de silicium et à travers la couche intermédiaire et jusque, au moins partiellement, dans la couche de base permettent une combinaison entre un substrat cible SOI et la gravure en tranchée profonde des isolations électriques décrites ci-dessus pour créer des îlots isolés électriquement en association avec une polarisation variable du substrat. L’invention porte notamment une structure semi-conductrice comprenant : − un substrat de Silicium sur Isolant comprenant : o une couche de base comprenant du silicium ; o une couche intermédiaire au-dessus de la couche de base ; et o une première couche de silicium au-dessus de la couche intermédiaire, la première couche de silicium ayant une orientation de réseau (1,0,0) ; − une deuxième couche de silicium au-dessus de la première couche de silicium, la deuxième couche de silicium ayant une orientation de réseau (1,1,1) ; et − une couche d'interface entre la première couche de silicium et la deuxième couche de silicium. Selon une variante, la couche d'interface comprend une ou plusieurs couches isolantes. Selon encore une variante, la couche d'interface comprend en outre un ou plusieurs des éléments suivants : − une ou plusieurs couches riches en pièges ; − des matériaux à faible permittivité. Selon une autre variante, la deuxième couche de silicium a une épaisseur comprise entre 50 nm et 80 nm. Selon encore une autre variante, la structure semi-conductrice comprend en outre un empilement épitaxial de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium, l'empilement épitaxial de couches semi-conductrices III-N comprenant une couche active épitaxiale ; la couche active épitaxiale comprenant : − une première couche III-N active formée au-dessus de la deuxième couche de silicium ; et − une deuxième couche III-N active formée au-dessus de la première couche III-N active; avec un Gaz d'Électrons bidimensionnel entre la première couche III-N active et la deuxième couche III-N active. Selon une variante, la première couche III-N active comprend du GaN et la deuxième couche III-N active comprend de l'AlGaN. Selon encore une variante, la structure semi-conductrice comprend en outre : − une grille au-dessus de l'empilement épitaxial de couches semi-conductrices III-N et dans une région de grille; et − un empilement de passivation entre l'empilement épitaxial de couches semi-conductrices III-N et la grille. Selon une autre variante, l'empilement de passivation comprend un évidement dans une région de source et un évidement dans une région de drain; et la structure semi-conductrice comprend en outre un contact ohmique respectivement dans la région de source et dans la région de drain. Selon encore une variante, la structure semi-conductrice comprend : − dans une première région de fonctionnalité, un évidement s'étendant à travers l'empilement épitaxial de couches semi-conductrices III-N, à travers la deuxième couche de silicium et à travers la couche d'interface, exposant ainsi la première couche de silicium. Selon encore une autre variante, la structure semi-conductrice comprend une deuxième région de fonctionnalité comprenant l'empilement épitaxial de couches semi-conductrices III-N, la deuxième couche de silicium et la couche d'interface. Selon une variante, la structure semi-conductrice comprend en outre une couche de nucléation entre la deuxième couche de silicium et l'empilement épitaxial de couches semi-conductrices III-N, la couche de nucléation comprenant de l'AlN. Selon une autre variante, la couche intermédiaire comprend : − une couche intermédiaire riche en pièges; et − un isolant enterré formé au-dessus de la couche intermédiaire riche en pièges. L’invention concerne également un procédé de fabrication d'une structure semi-conductrice, comprenant les étapes consistant à : − fournir un substrat de Silicium sur Isolant, comprenant : o la fourniture d’une couche de base comprenant du silicium ; o la fourniture d’une couche intermédiaire au-dessus de la couche de base; et o la fourniture d’une première couche de silicium au-dessus de la couche intermédiaire, la première couche de silicium ayant une orientation de réseau (1,0,0) ; et − fournir une plaquette donneuse comprenant : o un substrat donneur; o une couche sacrificielle au-dessus du substrat donneur ; o une couche de silicium donneuse ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle; − fournir une première couche d'interface au-dessus de la première couche de silicium; − fournir une deuxième couche d'interface au-dessus de la couche de silicium donneuse; − coller la deuxième couche d'interface à la première couche d'interface, formant ainsi une couche d'interface entre la première couche de silicium et la couche de silicium donneuse; et − séparer la plaquette donneuse et le substrat de Silicium sur Isolant par division de la couche de silicium donneuse, ou par séparation de la plaquette donneuse et du substrat de Silicium sur Isolant au niveau d'une interface entre la couche de silicium donneuse et la couche sacrificielle, formant ainsi au-dessus de la couche d'interface une deuxième couche de silicium ayant une orientation de réseau (1,1,1) et comprenant au moins partiellement la couche de silicium donneuse collée sur la couche d'interface. Selon une variante, le procédé comprend en outre l'étape de croissance épitaxiale d'un empilement épitaxial de couches semi-conductrices III-N au-dessus de la deuxième couche de silicium, l'empilement épitaxial de couches semi-conductrices III-N comprenant une couche active épitaxiale; la couche active épitaxiale comprenant : − une première couche active III-N formée au-dessus de la deuxième couche de silicium; et − une deuxième couche III-N active formée au-dessus de la première couche III-N active; avec un Gaz d'Électrons bidimensionnel entre la première couche III-N active et la deuxième couche III-N active. Selon encore une variante, le procédé comprend en outre l'étape consistant à former un évidement dans une première région de fonctionnalité de la structure semi-conductrice, l'évidement s'étendant à travers l'empilement épitaxial de couches semi-conductrices III-N, à travers la deuxième couche de silicium et à travers la couche d'interface, exposant ainsi la première couche de silicium. Brève description des dessins Certains exemples de modes de réalisation vont maintenant être décrits en référence aux dessins annexés. Pour des raisons de clarté, les dessins représentent des coupes transversales de couches et/ou de plaquettes et/ou de dispositifs, comme par exemple des transistors à haute mobilité électronique selon la présente invention. Il est clair que des couches et/ou des plaquettes et/ou des dispositifs, comme par exemple des transistors à haute mobilité électronique représentés dans les dessins annexés peuvent avoir une forme quelconque et s'étendre dans une direction quelconque le long de la direction longitudinale 3 et/ou de la direction transversale 4, et/ou dans une troisième direction 5 transversale à la direction longitudinale 3 et transversale à la direction transversale 4. Les directions ci-dessus ne sont pas reproduites sur tous les dessins annexés afin de préserver la simplicité des dessins. FIG. 1 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention. FIG. 2 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention. FIG. 3 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention. FIG. 4 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention, sur laquelle est prévu un contact de grille. FIG. 5 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention. FIG. 6 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention. FIG. 7 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention, sur laquelle est prévu un contact de grille. FIG. 8 , FIG. 8 , FIG. 9 , FIG. 9 , FIG. 10 , FIG. 11 , FIG. 12 , FIG. 13 , FIG. 13 représentent schématiquement, en coupe transversale, des exemples de modes de réalisation des étapes du procédé de fabrication d'une structure semi-conductrice selon la présente invention. La FIG. 8 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant selon la présente invention. La FIG. 8 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette donneuse selon la présente invention. La FIG. 9 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant selon la présente invention, et le substrat de Silicium sur Isolant comprenant une première couche d'interface. La FIG. 9 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette donneuse selon la présente invention, la plaquette donneuse comprenant une deuxième couche d'interface. La FIG. 10 représente schématiquement, en coupe transversale, le retournement d'une plaquette donneuse selon la présente invention, la plaquette donneuse comprenant une deuxième couche d'interface au-dessus d'un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant selon la présente invention, et le substrat de Silicium sur Isolant comprenant une première couche d'interface. La FIG. 11 représente schématiquement, en coupe transversale, le collage d'une plaquette donneuse selon la présente invention, la plaquette donneuse comprenant une deuxième couche d'interface sur un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant selon la présente invention, et le substrat de Silicium sur Isolant comprenant une première couche d'interface. La FIG. 12 représente schématiquement, en coupe transversale, la structure résultant du collage d'une plaquette donneuse selon la présente invention, la plaquette donneuse comprenant une deuxième couche d'interface sur un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant selon la présente invention, et le substrat de Silicium sur Isolant comprenant une première couche d'interface. La FIG. 13 représente schématiquement, en coupe transversale, la séparation d'une plaquette donneuse selon la présente invention, la plaquette donneuse comprenant une deuxième couche d'interface par rapport à un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant selon la présente invention, et le substrat de Silicium sur Isolant comprenant une première couche d'interface. La FIG. 13 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention résultant de cette séparation. FIG. 14 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'un transistor à haute mobilité électronique selon la présente invention, avec un contact de source et un contact de drain et avec des isolations électriques. Description détaillée de modes de réalisation La FIG. 1 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice 1 selon la présente invention. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La FIG. 2 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice 1 selon la présente invention. Les éléments dont les références numériques sont identiques à celles de la FIG. 1 remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la deuxième couche de silicium 200. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche III-N active 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La FIG. 3 représente schématiquement une coupe transversale d'un exemple de mode de réalisation de structure semi-conductrice 1 selon la présente invention. Les éléments dont les références numériques sont identiques à celles des figures 1 et 2 remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement hybride 110 comprend en outre une couche de nucléation 600 prévue entre la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. La couche de nucléation 600 comprend par exemple de l'AlN. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la couche de nucléation 600. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche active III-N 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La FIG. 4 représente schématiquement une coupe transversale d'un exemple de mode de réalisation de structure semi-conductrice 1 selon la présente invention. Les éléments dont les références numériques sont identiques à celles des figures 1, 2 et 3 remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la deuxième couche de silicium 200. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche III-N active 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La structure semi-conductrice 1 comprend en outre un empilement de passivation 500 prévu au-dessus de l'empilement épitaxial de couches semi-conductrices III-N 20, plus particulièrement au-dessus de la deuxième couche III-N active 22. La structure semi-conductrice 1 comprend en outre une grille 400 prévue au-dessus de l'empilement de passivation 500 et dans une région de grille 40. Facultativement, la structure semi-conductrice 1 peut en outre comprendre une couche de nucléation prévue entre la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20, la couche de nucléation étant constituée d'AlN. La FIG. 5 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice 1 selon la présente invention. Les éléments dont les références numériques sont identiques à celles des figures 1, 2, 3 et 4 remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la deuxième couche de silicium 200. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche active III-N 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La structure semi-conductrice 1 comprend une première région de fonctionnalité 11 et une deuxième région de fonctionnalité 12. Dans la première région de fonctionnalité 11, un évidement 111 s'étend à travers l'empilement épitaxial de couches semi-conductrices III-N 20, à travers la deuxième couche de silicium 200 et à travers la couche d'interface 300, exposant ainsi la première couche de silicium 300. La structure semi-conductrice 1 comprend en outre une deuxième région de fonctionnalité 12, la deuxième région de fonctionnalité 12 comprenant l'empilement épitaxial de couches semi-conductrices III-N 20, la deuxième couche de silicium 200 et la couche d'interface 300. La FIG. 6 représente schématiquement une coupe transversale d'un exemple de mode de réalisation de structure semi-conductrice 1 selon la présente invention. Les éléments dont les références numériques sont identiques à celles des figures 1, 2, 3, 4 et 5 remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement hybride 110 comprend en outre une couche de nucléation 600 située entre la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. La couche de nucléation 600 comprend par exemple de l'AlN. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la couche de nucléation 600. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche III-N active 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La structure semi-conductrice 1 comprend une première région de fonctionnalité 11 et une deuxième région de fonctionnalité 12. Dans la première région de fonctionnalité 11, un évidement 111 s'étend à travers l'empilement épitaxial de couches semi-conductrices III-N 20, à travers la deuxième couche de silicium 200 et à travers la couche d'interface 300, exposant ainsi la première couche de silicium 300. La structure semi-conductrice 1 comprend en outre une deuxième région de fonctionnalité 12, la deuxième région de fonctionnalité 12 comprenant l'empilement épitaxial de couches semi-conductrices III-N 20, la deuxième couche de silicium 200 et la couche d'interface 300. La FIG. 7 représente schématiquement une coupe transversale d'un exemple de mode de réalisation de structure semi-conductrice 1 selon la présente invention. Les éléments dont les références numériques sont identiques à celles des figures 1, 2, 3, 4, 5 et 6 remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement hybride 110 comprend en outre une couche de nucléation 600 prévue entre la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. La couche de nucléation 600 comprend par exemple de l'AlN. Il est clair que la présence de la couche de nucléation 600 est facultative selon la présente invention. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la couche de nucléation 600. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche active III-N 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La structure semi-conductrice 1 comprend une première région de fonctionnalité 11 et une deuxième région de fonctionnalité 12. Dans la première région de fonctionnalité 11, un évidement 111 s'étend à travers l'empilement épitaxial de couches semi-conductrices III-N 20, à travers la deuxième couche de silicium 200 et à travers la couche d'interface 300, exposant ainsi la première couche de silicium 300. La structure semi-conductrice 1 comprend en outre une deuxième région de fonctionnalité 12, la deuxième région de fonctionnalité 12 comprenant l'empilement épitaxial de couches semi-conductrices III-N 20, la deuxième couche de silicium 200 et la couche d'interface 300. La structure semi-conductrice 1 comprend en outre un empilement de passivation 500 prévu au-dessus de l'empilement épitaxial de couches semi-conductrices III-N 20 dans la deuxième région de fonctionnalité 12, plus particulièrement au-dessus de la deuxième couche III-N active 22 dans la deuxième région de fonctionnalité 12. La structure semi-conductrice 1 comprend en outre une grille 400 prévue au-dessus de l'empilement de passivation 500 et dans une région de grille 40 dans la deuxième région de fonctionnalité 12. Les figures 8A, 8B, 9A, 9B, 10, 11, 12, 13A et 13B représentent schématiquement, en coupe transversale, des exemples de modes de réalisation des étapes du procédé de fabrication d'une structure semi-conductrice selon la présente invention. Les éléments dont les références numériques sont identiques à celles des figures 1, 2, 3, 4, 5, 6 et 7 remplissent la même fonction. La FIG. 8 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant 100 selon la présente invention. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103 et une première couche de silicium 101 au-dessus de la couche intermédiaire 102. La première couche de silicium 101 a une orientation de réseau (1,0,0). La couche intermédiaire 102 comprend une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La FIG. 8 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette donneuse 700 selon la présente invention. La plaquette donneuse 700 comprend un substrat donneur 701, une couche sacrificielle 702 au-dessus du substrat donneur 701, et une couche de silicium donneuse 703 ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle 702. La FIG. 9 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette cible, la plaquette cible comprenant un substrat de Silicium sur Isolant 100 selon la présente invention. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103 et une première couche de silicium 101 au-dessus de la couche intermédiaire 102. La première couche de silicium 101 a une orientation de réseau (1,0,0). La couche intermédiaire 102 comprend une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. Le substrat de Silicium sur Isolant 100 comprend en outre une première couche d'interface 603. La première couche d'interface 603 comprend une ou plusieurs couches isolantes. La première couche d'interface 603 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. La FIG. 9 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une plaquette donneuse 700 selon la présente invention. La plaquette donneuse 700 comprend un substrat donneur 701, une couche sacrificielle 702 au-dessus du substrat donneur 701, et une couche de silicium donneuse 703 ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle 702. La plaquette donneuse 700 comprend en outre une deuxième couche d'interface 604 au-dessus de la couche de silicium donneuse 703. La deuxième couche d'interface 604 comprend une ou plusieurs couches isolantes. La deuxième couche d'interface 604 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. La FIG. 10 représente schématiquement, en coupe transversale, le retournement d'une plaquette donneuse 700 selon la présente invention sur une plaquette cible comprenant un substrat de Silicium sur Isolant 100 selon la présente invention. La plaquette donneuse 700 comprend un substrat donneur 701, une couche sacrificielle 702 au-dessus du substrat donneur 701, et une couche de silicium donneuse 703 ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle 702. La plaquette donneuse 700 comprend en outre une deuxième couche d'interface 604 au-dessus de la couche de silicium donneuse 703. La deuxième couche d'interface 604 comprend une ou plusieurs couches isolantes. La deuxième couche d'interface 604 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103 et une première couche de silicium 101 au-dessus de la couche intermédiaire 102. La première couche de silicium 101 a une orientation de réseau (1,0,0). La couche intermédiaire 102 comprend une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. Le substrat de Silicium sur Isolant 100 comprend en outre une première couche d'interface 603. La première couche d'interface 603 comprend une ou plusieurs couches isolantes. La première couche d'interface 603 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. La plaquette donneuse 700 doit être retournée par rapport à la plaquette cible et par rapport à son orientation d'origine, comme le montre la FIG. 9 , de manière à ce que la première couche d'interface 603 et la deuxième couche d'interface 604 soient en regard l'une de l'autre. La FIG. 11 représente schématiquement, en coupe transversale, le retournement d'une plaquette donneuse 700 selon la présente invention sur une plaquette cible comprenant un substrat de Silicium sur Isolant 100 selon la présente invention. La plaquette donneuse 700 comprend un substrat donneur 701, une couche sacrificielle 702 au-dessus du substrat donneur 701, et une couche de silicium donneuse 703 ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle 702. La plaquette donneuse 700 comprend en outre une deuxième couche d'interface 604 au-dessus de la couche de silicium donneuse 703. La deuxième couche d'interface 604 comprend une ou plusieurs couches isolantes. La deuxième couche d'interface 604 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103 et une première couche de silicium 101 au-dessus de la couche intermédiaire 102. La première couche de silicium 101 a une orientation de réseau (1,0,0). La couche intermédiaire 102 comprend une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. Le substrat de Silicium sur Isolant 100 comprend en outre une première couche d'interface 603. La première couche d'interface 603 comprend une ou plusieurs couches isolantes. La première couche d'interface 603 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. La plaquette donneuse 700 doit être retournée par rapport à la plaquette cible et par rapport à son orientation d'origine, comme le montre la FIG. 9 , de manière à ce que la première couche d'interface 603 et la deuxième couche d'interface 604 soient en regard l'une de l'autre. La plaquette donneuse 700 est positionnée au-dessus du substrat de Silicium sur Isolant 100 de manière à ce que la première couche d'interface 603 et la deuxième couche d'interface 604 soient en regard l'une de l'autre. La plaquette donneuse 700 est abaissée vers le substrat de Silicium sur Isolant 100 jusqu'à ce que la deuxième couche d'interface 604 vienne au contact de la première couche d'interface 603. De manière correspondante, la plaquette cible est soulevée vers la plaquette donneuse 700 jusqu'à ce que la première couche d'interface 603 vienne au contact de la deuxième couche d'interface 604. La FIG. 12 représente schématiquement, en coupe transversale, la structure résultant du collage d'une plaquette donneuse 700 selon la présente invention sur un exemple de mode de réalisation d'une plaquette cible comprenant un substrat de Silicium sur Isolant 100 selon la présente invention. La plaquette donneuse 700 comprend un substrat donneur 701, une couche sacrificielle 702 au-dessus du substrat donneur 701, et une couche de silicium donneuse 703 ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle 702. La plaquette donneuse 700 comprend en outre une deuxième couche d'interface 604 au-dessus de la couche de silicium donneuse 703. La deuxième couche d'interface 604 comprend une ou plusieurs couches isolantes. La deuxième couche d'interface 604 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103 et une première couche de silicium 101 au-dessus de la couche intermédiaire 102. La première couche de silicium 101 a une orientation de réseau (1,0,0). La couche intermédiaire 102 comprend une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. Le substrat de Silicium sur Isolant 100 comprend en outre une première couche d'interface 603. La première couche d'interface 603 comprend une ou plusieurs couches isolantes. La première couche d'interface 603 peut en outre comprendre une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. La plaquette donneuse 700 doit être retournée par rapport à la plaquette cible et par rapport à son orientation d'origine, comme le montre la FIG. 9 , de manière à ce que la première couche d'interface 603 et la deuxième couche d'interface 604 soient en regard l'une de l'autre. La plaquette donneuse 700 est positionnée au-dessus du substrat de Silicium sur Isolant 100 de manière à ce que la première couche d'interface 603 et la deuxième couche d'interface 604 soient en regard l'une de l'autre. La plaquette donneuse 700 est abaissée vers le substrat de Silicium sur Isolant 100 jusqu'à ce que la deuxième couche d'interface 604 vienne au contact de la première couche d'interface 603. De manière correspondante, la plaquette cible est soulevée vers la plaquette donneuse 700 jusqu'à ce que la première couche d'interface 603 vienne au contact de la deuxième couche d'interface 604. La deuxième couche d'interface 604 est ensuite collée à la première couche d'interface 603, formant ainsi une couche d'interface 300 entre la première couche de silicium 101 et la couche de silicium donneuse 703. La plaquette donneuse 700 et la plaquette cible sont ensuite collées l'une à l'autre. La FIG. 13 représente schématiquement, en coupe transversale, la séparation d'une plaquette donneuse selon la présente invention d'une plaquette cible comprenant un substrat de Silicium sur Isolant 100 selon la présente invention. La plaquette donneuse 700 et la plaquette cible sont séparées l'une de l'autre par découpe intelligente de la couche de silicium donneuse 703. Dans le contexte de la présente invention, une couche d'interface 300 est formée entre la première couche de silicium 101 et la couche de silicium donneuse 703, la première couche d'interface 603 et la deuxième couche d'interface 604 venant au contact l'une de l'autre. La séparation de la plaquette donneuse 700 d'avec le substrat cible par découpe intelligente au niveau de la couche de silicium donneuse 703 se produit en provoquant la rupture de la couche de silicium donneuse 703 à l'interface entre la couche de silicium donneuse 703 et la couche sacrificielle 702 de la plaquette donneuse 700. En d'autres termes, la couche de silicium donneuse 703 est découpée à l'interface entre la couche de silicium donneuse 703 et la couche sacrificielle 702 de la plaquette donneuse 700. Cette séparation forme sur le substrat de Silicium sur Isolant 100 une deuxième couche de silicium 200 comprenant la couche de silicium donneuse 703 initialement amenée à croître sur la plaquette donneuse 700 et collée sur la plaquette cible comprenant le substrat de Silicium sur Isolant 100, l'épaisseur de la deuxième couche de silicium 200 sur la plaquette cible comprenant le substrat de Silicium sur Isolant 100 correspondant sensiblement à l'épaisseur de la couche de silicium donneuse 703 amenée à croître sur le substrat donneur 700. En variante, la séparation de la plaquette donneuse 700 d'avec la plaquette cible comprenant le substrat de Silicium sur Isolant 100 par découpe intelligente au niveau de la couche de silicium donneuse 703 se produit en provoquant la division de la couche de silicium donneuse 703, laissant ainsi une première partie restante de la couche de silicium donneuse 703 sur la plaquette donneuse 700 séparée de la plaquette cible comprenant le substrat de Silicium sur Isolant 100, qui sera ensuite désignée sous le nom de couche de silicium sacrificielle, et en laissant également une deuxième partie restante de la couche de silicium donneuse 703 sur la plaquette cible comprenant le substrat de Silicium sur Isolant 100, qui sera ensuite désignée sous le nom de deuxième couche de silicium 200, la somme de l'épaisseur de la première partie restante et de l'épaisseur de la deuxième partie restante correspondant sensiblement à l'épaisseur totale de la couche de silicium donneuse 703 amenée à croître sur le substrat sacrificiel avant le collage. En d'autres termes, la couche de silicium donneuse 703 est divisée dans son épaisseur. Cette séparation forme sur la plaquette cible comprenant le substrat de Silicium sur Isolant 100 une deuxième couche de silicium 200 comprenant au moins partiellement la couche de silicium donneuse 703 initialement amenée à croître sur la plaquette donneuse 700 et collée sur la plaquette cible comprenant le substrat de Silicium sur Isolant 100 selon la présente invention, l'épaisseur de la deuxième couche de silicium 200 sur le substrat de Silicium sur Isolant 100 étant comprise entre 50 nm et 80 nm. La FIG. 13 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'une structure semi-conductrice selon la présente invention résultant de cette séparation. La FIG. 14 représente schématiquement une coupe transversale d'un exemple de mode de réalisation d'un transistor à haute mobilité électronique selon la présente invention, doté d'une grille, d'un contact de source et d'un contact de drain et doté d'isolations électriques. Les éléments dont les références numériques sont identiques à celles des figures 1 à 13B remplissent la même fonction. La structure semi-conductrice 1 comprend un substrat de Silicium sur Isolant 100. Le substrat de Silicium sur Isolant 100 comprend une couche de base 103 comprenant du silicium, une couche intermédiaire 102 au-dessus de la couche de base 103, et une première couche de silicium 101 au-dessus de la couche intermédiaire 102, la première couche de silicium 101 ayant une orientation de réseau (1,0,0). La couche d'interface 300 comprend une ou plusieurs couches isolantes. La couche d'interface 300 comprend facultativement une ou plusieurs couches riches en pièges et/ou une ou plusieurs couches comprenant des matériaux à faible permittivité. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches comprenant du silicium polycristallin, tel que du silicium polycristallin comprenant de l'oxygène. À titre d'exemple, la couche d'interface 300 comprend une ou plusieurs couches de carbure de silicium, tel que du carbure de silicium polycristallin. La deuxième couche de silicium 200 a de préférence une épaisseur comprise entre 50 et 80 nm. La couche intermédiaire 102 comprend par exemple une couche intermédiaire riche en pièges 104 et un isolant enterré 105 formé au-dessus de la couche intermédiaire riche en pièges 104. La structure semi-conductrice 1 comprend en outre un empilement épitaxial de couches semi-conductrices III-N 20 au-dessus de la deuxième couche de silicium 200. Un empilement hybride 110 est donc formé au-dessus du substrat de Silicium sur Isolant 100, l'empilement hybride 110 comprenant la couche d'interface 300, la deuxième couche de silicium 200 et l'empilement épitaxial de couches semi-conductrices III-N 20. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche tampon 24 formée au-dessus de la deuxième couche de silicium 200. L'empilement épitaxial de couches semi-conductrices III-N 20 comprend une couche active épitaxiale 220 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend une première couche III-N active 21 formée au-dessus de la couche tampon 24. La couche active épitaxiale 220 comprend en outre une deuxième couche III-N active 22 formée au-dessus de la première couche III-N active 101. Un Gaz d'Électrons bidimensionnel 50 est formé entre la première couche III-N active 21 et la deuxième couche III-N active 22. La première couche III-N active 21 comprend du GaN et la deuxième couche III-N active 22 comprend de l'AlGaN. La structure semi-conductrice 1 comprend une première région de fonctionnalité 11 et une deuxième région de fonctionnalité 12. Dans la première région de fonctionnalité 11, un évidement 111 s'étend à travers l'empilement épitaxial de couches semi-conductrices III-N 20, à travers la deuxième couche de silicium 200 et à travers la couche d'interface 300, exposant ainsi la première couche de silicium 300. La structure semi-conductrice 1 comprend en outre une deuxième région de fonctionnalité 12, la deuxième région de fonctionnalité 12 comprenant l'empilement épitaxial de couches semi-conductrices III-N 20, la deuxième couche de silicium 200 et la couche d'interface 300. La structure semi-conductrice 1 comprend en outre un empilement de passivation 500 prévu au-dessus de l'empilement épitaxial de couches semi-conductrices III-N 20 dans la deuxième région de fonctionnalité 12, plus particulièrement au-dessus de la deuxième couche III-N active 22 dans la deuxième région de fonctionnalité 12. La structure semi-conductrice 1 comprend en outre une grille 400 destinée à un HEMT fabriqué par le procédé selon la présente invention, prévue au-dessus de l'empilement de passivation 500 et dans une région de grille 40 dans la deuxième région de fonctionnalité 12. L'empilement de passivation 500 comprend par exemple un évidement dans une région de source 41 et un évidement dans une région de drain 42. La structure semi-conductrice 1 comprend en outre un contact ohmique 800 destiné à la source du HEMT dans la région de source 41 et un contact ohmique 900 destiné au drain du HEMT dans la région de drain 42. Le procédé comprend en outre l'étape consistant à enlever par gravure l'empilement épitaxial de couches semi-conductrices III-N 300 dans une ou plusieurs régions d'isolation électrique. Le procédé comprend en outre l'étape consistant à former un ou plusieurs évidements 401 s'étendant à travers la première couche de silicium 101 et à travers la couche intermédiaire 102 jusque, au moins partiellement, dans la couche de base 103, lesdits un ou plusieurs évidements 401 n'étant pas positionnés entre la région de grille 40 et la région de source 41 ou entre la région de grille 40 et la région de drain 42, définissant ainsi une ou plusieurs régions d'isolation électrique pour le HEMT. Le procédé comprend en outre l'étape consistant à fournir une couche diélectrique 406 le long des parois latérales 404 ; 405 d'un ou plusieurs des évidements 401. Le procédé comprend en outre l'étape consistant à former un contact 402 dans lesdites une ou plusieurs régions d'isolation électrique de sorte que le contact 402 soit en contact direct avec la couche de base 103 au fond 403 de chacun des évidements 401 le long de la direction transversale 4 et de sorte que le contact 402 soit en contact avec la couche diélectrique 406 le long des parois latérales 404 ; 405 de chacun des évidements 401, permettant ainsi de former une ou plusieurs isolations électriques. Bien que la présente invention ait été illustrée en référence à des modes de réalisation spécifiques, il apparaîtra aux spécialistes de la technique que l'invention n'est pas limitée aux détails des modes de réalisation présentés ci-dessus à titre d’illustration, et que la présente invention peut être mise en œuvre en y apportant diverses transformations et modifications sans pour autant s'écarter de son champ d'application. Les présents modes de réalisation doivent donc être considérés à tous égards comme présentés à titre non limitatif d’illustration, la portée de l'invention étant indiquée par les revendications annexées plutôt que par la description qui précède, et toutes les modifications qui entrent dans le cadre des revendications sont donc destinées à y être incorporées. Le lecteur de la présente demande de brevet comprendra en outre que les mots "comprenant" ou "comprennent" n'excluent pas d'autres éléments ou étapes, et qu'un seul élément, tel qu'un système informatique, un processeur ou une autre unité intégrée, peut remplir les fonctions de plusieurs moyens cités dans les revendications. Tous les symboles de référence figurant dans les revendications ne doivent pas être interprétés comme limitant les revendications respectives concernées. Les termes "premier", "deuxième", "troisième", "a", "b", "c", et autres, lorsqu'ils sont utilisés dans la description ou dans les revendications, sont introduits pour distinguer des éléments ou des étapes semblables et ne décrivent pas nécessairement un ordre séquentiel ou chronologique. De même, les termes "haut", "bas", "au-dessus", "en dessous" et autres sont utilisés à des fins descriptives et ne désignent pas nécessairement des positions relatives. Il est entendu que les termes ainsi utilisés sont interchangeables dans les circonstances appropriées et que des modes de réalisation de l'invention peuvent fonctionner conformément à la présente invention suivant d'autres séquences, ou dans des orientations différentes de celle(s) décrit(es) ou illustré(es) ci-dessus. Structure semi-conductrice (1) comprenant : − un substrat de Silicium sur Isolant (100) comprenant : o une couche de base (103) comprenant du silicium ; o une couche intermédiaire (102) au-dessus de la couche de base ; et o une première couche de silicium (101) au-dessus de la couche intermédiaire (102), la première couche de silicium (101) ayant une orientation de réseau (1,0,0) ; − une deuxième couche de silicium (200) au-dessus de la première couche de silicium (101), la deuxième couche de silicium (200) ayant une orientation de réseau (1,1,1) ; et − une couche d'interface (300) entre la première couche de silicium (101) et la deuxième couche de silicium (200). Structure semi-conductrice (1) selon la revendication 1, dans laquelle la couche d'interface (300) comprend une ou plusieurs couches isolantes. Structure semi-conductrice (1) selon la revendication 1 ou la revendication 2, dans laquelle la couche d'interface (300) comprend en outre un ou plusieurs des éléments suivants : − une ou plusieurs couches riches en pièges ; − des matériaux à faible permittivité. Structure semi-conductrice (1) selon l'une quelconque des revendications précédentes, dans laquelle la deuxième couche de silicium (200) a une épaisseur comprise entre 50 nm et 80 nm. Structure semi-conductrice (1) selon l'une quelconque des revendications précédentes, dans laquelle la structure semi-conductrice (1) comprend en outre un empilement épitaxial de couches semi-conductrices III-N (20) au-dessus de la deuxième couche de silicium (200), l'empilement épitaxial de couches semi-conductrices III-N (20) comprenant une couche active épitaxiale (220) ; la couche active épitaxiale (220) comprenant : − une première couche III-N active (21) formée au-dessus de la deuxième couche de silicium (200) ; et − une deuxième couche III-N active (22) formée au-dessus de la première couche III-N active (101) ; avec un Gaz d'Électrons bidimensionnel entre la première couche III-N active (21) et la deuxième couche III-N active (22). Structure semi-conductrice (1) selon la revendication 5, dans laquelle la première couche III-N active (21) comprend du GaN et dans laquelle la deuxième couche III-N active (22) comprend de l'AlGaN. Structure semi-conductrice (1) selon la revendication 6, dans laquelle la structure semi-conductrice (1) comprend en outre : − une grille (400) au-dessus de l'empilement épitaxial de couches semi-conductrices III-N (20) et dans une région de grille (40) ; et − un empilement de passivation (500) entre l'empilement épitaxial de couches semi-conductrices III-N (20) et la grille (400). Structure semi-conductrice (1) selon la revendication 7, dans laquelle l'empilement de passivation (500) comprend un évidement dans une région de source (41) et un évidement dans une région de drain (42) ; et dans laquelle la structure semi-conductrice comprend en outre un contact ohmique respectivement dans la région de source (41) et dans la région de drain (42). Structure semi-conductrice (1) selon l'une quelconque des revendications 5 à 8, dans laquelle la structure semi-conductrice (1) comprend : − dans une première région de fonctionnalité (11), un évidement (111) s'étendant à travers l'empilement épitaxial de couches semi-conductrices III-N (20), à travers la deuxième couche de silicium (200) et à travers la couche d'interface (300), exposant ainsi la première couche de silicium (101). Structure semi-conductrice (1) selon l'une quelconque des revendications 5 à 9, dans laquelle la structure semi-conductrice (1) comprend une deuxième région de fonctionnalité (12) comprenant l'empilement épitaxial de couches semi-conductrices III-N (20), la deuxième couche de silicium (200) et la couche d'interface (300). Structure semi-conductrice (1) selon l'une quelconque des revendications précédentes en combinaison avec la revendication 5, dans laquelle la structure semi-conductrice (1) comprend en outre une couche de nucléation (600) entre la deuxième couche de silicium (200) et l'empilement épitaxial de couches semi-conductrices III-N (20), la couche de nucléation (600) comprenant de l'AlN. Structure semi-conductrice (1) selon l'une quelconque des revendications précédentes, dans laquelle la couche intermédiaire (102) comprend : − une couche intermédiaire riche en pièges (104) ; et − un isolant enterré (105) formé au-dessus de la couche intermédiaire riche en pièges (104). Procédé de fabrication d'une structure semi-conductrice (1), comprenant les étapes consistant à : − fournir un substrat de Silicium sur Isolant (100), comprenant : o la fourniture d’une couche de base (103) comprenant du silicium ; o la fourniture d’une couche intermédiaire (102) au-dessus de la couche de base (103) ; et o la fourniture d’une première couche de silicium (101) au-dessus de la couche intermédiaire (102), la première couche de silicium (101) ayant une orientation de réseau (1,0,0) ; et − fournir une plaquette donneuse (700) comprenant : o un substrat donneur (701) ; o une couche sacrificielle (702) au-dessus du substrat donneur (701) ; o une couche de silicium donneuse (703) ayant une orientation de réseau (1,1,1) au-dessus de la couche sacrificielle (702) ; − fournir une première couche d'interface (603) au-dessus de la première couche de silicium (101) ; − fournir une deuxième couche d'interface (604) au-dessus de la couche de silicium donneuse (703) ; − coller la deuxième couche d'interface (604) à la première couche d'interface (603), formant ainsi une couche d'interface (300) entre la première couche de silicium (101) et la couche de silicium donneuse (703) ; et − séparer la plaquette donneuse (700) et le substrat de Silicium sur Isolant (100) par division de la couche de silicium donneuse (703), ou par séparation de la plaquette donneuse (700) et du substrat de Silicium sur Isolant (100) au niveau d'une interface entre la couche de silicium donneuse (703) et la couche sacrificielle (601), formant ainsi au-dessus de la couche d'interface (300) une deuxième couche de silicium (200) ayant une orientation de réseau (1,1,1) et comprenant au moins partiellement la couche de silicium donneuse (703) collée sur la couche d'interface (300). Procédé selon la revendication 13, dans lequel le procédé comprend en outre l'étape de croissance épitaxiale d'un empilement épitaxial de couches semi-conductrices III-N (20) au-dessus de la deuxième couche de silicium (200), l'empilement épitaxial de couches semi-conductrices III-N (20) comprenant une couche active épitaxiale (220) ; la couche active épitaxiale (220) comprenant : − une première couche active III-N (21) formée au-dessus de la deuxième couche de silicium (200) ; et − une deuxième couche III-N active (22) formée au-dessus de la première couche III-N active (101) ; avec un Gaz d'Électrons bidimensionnel entre la première couche III-N active (21) et la deuxième couche III-N active (22). Procédé selon la revendication 14, dans lequel le procédé comprend en outre l'étape consistant à former un évidement (110) dans une première région de fonctionnalité (11) de la structure semi-conductrice (1), l'évidement (110) s'étendant à travers l'empilement épitaxial de couches semi-conductrices III-N (20), à travers la deuxième couche de silicium (200) et à travers la couche d'interface (300), exposant ainsi la première couche de silicium (101).