FR 3162310 A1 20251121 FR 2405042 A 20240516 Une microstructure 3D est formée par collage d’une plaquette supérieure (1) sur une plaquette inférieure. Un trou non-débouchant (120) à rapport d’aspect élevé est formé dans la plaquette supérieure (1) préalablement au collage des plaquettes, avec un fond dans l’épaisseur du substrat (11) de la plaquette. La formation du trou (120) est arrêtée à une distance (h) déterminée par rapport à la face arrière (10) du substrat (11). Le trou est rempli avec du métal pour former un pilier métallique (120) en vue de la réalisation d’une interconnexion métallique électrique et/ou thermique, entre les plaquettes supérieure et inférieure après le collage hybride. Après retournement et collage de la plaquette supérieure (1) sur la plaquette inférieure, un amincissement du substrat arrière (11) de la plaquette supérieure (1) expose le métal au niveau du fond du trou non-débouchant réalisé avant le collage hybride, ce par quoi le pilier métallique est rendu débouchant à travers la face arrière du substrat (11) aminci. Ce pilier peut constituer un via traversant (TSV), essentiellement réalisé avant le collage des plaquettes. Figure 3 RÉALISATION D’UN DISPOSITIF MICROÉLECTRONIQUE 3D AVEC ÉLÉMENT D’INTERCONNEXION À RAPPORT D’ASPECT ÉLEVÉ L’invention se rapporte de manière générale au domaine de l'industrie microélectronique ou industrie du semiconducteur. Elle concerne plus particulièrement l’intégration à trois dimensions (3D), par l’assemblage vertical de deux dispositifs microélectronique à deux dimensions (2D) formés chacun sur une galette (« Wafer » en anglais) ou une puce (« Die » en anglais) à base de matériau semiconducteur respective, dit collage de type W2W (de l’anglais « Wafer-to-Wafer ») ou D2W (de l’anglais « Die-to-Wafer ») ou encore D2D (de l’anglais « Die-to-Die »), pour la réalisation d’un dispositif microélectronique 3D. Plus spécifiquement, l’invention a pour objet un procédé de réalisation d’une structure microélectronique 3D (ou microstructure 3D) obtenue par collage d’une première plaquette, dite plaquette supérieure, sur une seconde plaquette, dite plaquette inférieure, avec une forte densité d’interconnexion entre lesdites plaquettes, ainsi qu’’une structure microélectronique 3D obtenue par la mise en œuvre du procédé, pour la fabrication d’un produit semiconducteur intégré. Dans le contexte de la présente description, le terme « plaque » ou « plaquette », désigne aussi bien une galette (« Wafer ») qu’une puce (« Die ») : ainsi, le procédé de collage de deux plaques qui va être décrit s’applique aussi bien à du collage de type W2W, de type D2W ou de type D2D. Elle trouve des applications, notamment, dans la fabrication de microsystèmes et composants à densité d’intégration élevée, tels que des systèmes micro-électromécaniques (MEMS) ou nano-électromécaniques (NEMS), des actionneurs, des composants radiofréquences (RF), des dispositifs de puissance, ou des dispositifs microélectroniques comme des microprocesseurs avancés, des puces graphiques, des circuits optoélectroniques comme par exemple des capteurs d’image (ou imageurs) en technologie CMOS (de l’anglais « Complementary Metal–Oxide–Semiconductor »), des écrans d’affichage, ou autre. État de la technique Les dispositifs microélectroniques entrant dans la composition des produits semi-conducteurs intégrés dans un boîtier (ou circuits intégrés) sont réalisés par des étapes technologiques essentiellement planaires. Ces étapes sont exécutées sur des plaquettes ou galettes (« wafer » en anglais, qui se traduit littéralement par "tranche" en français) à base de matériau semiconducteur, comme le silicium dopé. Plus particulièrement, une succession d’étapes technologiques sont mises en œuvre, à partir d’un substrat plan formant le support du dispositif, avec à chaque fois un accès à la microstructure en cours de réalisation par la face supérieure de la plaquette, dite aussi "face avant". La taille d’une plaquette est généralement d’environ 200 mm de diamètre en technologie 8" ( i.e. , 8 pouces, ou « inch » en anglais) ou environ 300 mm de diamètre en technologie 12". Une plaquette sur laquelle un dispositif microélectronique est réalisé comprend en effet un substrat sensiblement essentiellement plan, avec une zone active dans la partie supérieure dudit substrat dans laquelle les composants actifs du dispositif sont réalisés, ainsi qu’une structure d’interconnexion multicouches formée au-dessus de ladite zone active du substrat. La structure d’interconnexion est adaptée pour raccorder électriquement les composants actifs préalablement formés dans la zone active, entre eux et avec des plots de raccordement électrique avec d’autres dispositifs microélectronique intégrés dans le même boîtier ou avec des broches du boîtier du circuit intégré par l’intermédiaire desquelles le circuit peut être alimenté électriquement est être utilisé pour remplir sa fonction dans une application déterminée. Le cas échéant, la structure d’interconnexion peut également intégrer des composants passifs (inductances, condensateurs, résistances, dissipateur thermique etc.) réalisés sous la forme d’éléments métalliques planaires, éventuellement multicouches, s’étendant dans les couches d’interconnexion empilées. La réalisation des composants actifs du dispositif microélectronique dans la zone active du substrat correspond à la phase FEOL (de l’anglais « Front-End-of-Line ») de la fabrication dudit dispositif. La réalisation de la structure d’interconnexion du dispositif intervient quant à elle durant la phase BEOL (de l’anglais « Back-End-of-Line »,) de la fabrication. La phase FEOL ne sera pas spécifiquement abordée ici, l’invention étant mise en œuvre durant la phase BEOL. La structure d’interconnexion comprend un empilement de couches d’interconnexion, réalisées en séquence avec alternance de couches d’interconnexion horizontales et de couches d’interconnexion verticales. Les premières comprennent des métallisations horizontales, c’est-à-dire des pistes métalliques qui s’étendent parallèlement au plan de la plaquette pour raccorder électriquement des éléments respectifs des composants actifs réalisés dans la zone active du substrat, et/ou le cas échéant des éléments métalliques formant les composants passifs précités. Par "piste", on entend des structures métalliques s’étendant dans un plan parallèle au plan du substrat de la plaquette et dont les dimensions (longueur et largeur) dans ledit plan sont substantiellement plus importantes que leur épaisseur suivant la direction orthogonale audit plan. Les interconnexions verticales, quant à elles, comprennent des vias qui s’étendent sensiblement perpendiculairement au plan du substrat de la plaquette afin de raccorder électriquement entre elles des pistes métalliques et/ou des composants passifs appartenant à des couches d’interconnexion horizontale respectives. Le collage de plaquettes désigne une technologie permettant d’assembler verticalement une première plaquette, appelée plaquette supérieure (ou « top wafer » en anglais), sur une autre plaquette ou plaquette inférieure (ou « bottom wafer » en anglais) aussi appelée plaquette "poignée" en référence à sa fonction de support de la microstructure ainsi obtenue. A cet effet, la première plaquette est retournée verticalement, puis est alignée et déposée par sa face avant sur la face avant de la plaquette poignée. Si une condition d’extrême planéité des surfaces supérieures des plaquettes respectives qui sont ainsi mises en contact est respectée, les forces de Van der Waals, à savoir des interactions d’attraction à l’échelle microscopique qui existent pour tous les matériaux, assurent l’adhésion entre les plaquettes inférieure et supérieure. Dans le domaine technique en cause, on parle de "collage" pour désigner un assemblage basé sur l’utilisation de ces forces d’adhésion. L’adhésion est d’autant plus forte que la surface de contact entre les deux plaques à l’échelle microscopique est grande. Le collage de deux plaquettes ou plus, empilées verticalement, avec ou sans couche intermédiaire, permet la réalisation d’une microstructure 3D, alors même que seules des technologies de réalisation 2D sont séparément mises en œuvre dans la phase FEOL (de l’anglais « Front-End-of-Line ») de la fabrication, pour réaliser les dispositifs microélectroniques dans chacune des deux plaquettes, respectivement. Différents protocoles technologiques (« process flow », en anglais) existent pour réaliser un tel assemblage 3D. Ces divers protocoles technologiques peuvent être différemment adaptés aux exigences spécifiques des applications visées, lesquelles sont multiples et variées. On se limitera ici aux solutions de collage hybride de plaquettes de matériau semiconducteur de type W2W, compatibles avec une liaison entre des plaquettes assemblées qui est à l’échelle de la plaquette (liaison dite « wafer-level bonding » en anglais). Un collage direct hybride (ou hétérogène, de type oxyde/oxyde et métal/métal) peut être utilisé dans l'intégration 3D. Pour assembler les deux plaquettes distinctes, des zones en matériau diélectrique (comme du dioxyde de silicium, SiO2, par exemple) respectives de chacune des plaquettes sont collées ensemble et des zones en matériau métallique (comme du cuivre, Cu, par exemple) respectives de chacune des plaquettes sont également collées ensemble. Cependant, seule une liaison mécanique est ainsi réalisée, et il n'y a pas de continuité électrique opérationnelle au niveau de l’interface de collage. La reprise des connexions électriques entre la plaquette supérieure et la plaquette inférieure qui sont destinées à permettre le fonctionnement désiré du dispositif peut être réalisée, après collage, en formant des vias traversants (TSV, de l’anglais « Through-silicon Via »). Il s’agit de vias à rapport d’aspect élevé, qui traversent les couches de dioxyde de silicium (SiO2) et/ou de silicium (Si) de la plaquette supérieure après retournement et collage sur la plaquette inférieure. Ils ont pour fonction d’assurer un raccordement électrique depuis la face arrière du substrat de la plaquette supérieure jusqu’à des éléments de la plaquette inférieure, de l’autre de l’interface de collage. Cette technique n’offre toutefois qu’une faible densité d’interconnexion entre les plaquettes. En outre, sa mise en œuvre est relativement longue et complexe, car le processus de réalisation de TSV comprend beaucoup d’étapes de gravure et d’étapes de dépôt. Enfin, ce processus comprend des étapes réalisées à des températures élevées, qui sont susceptibles de causer un endommagement de l’interface de collage entre les plaquettes dans le cas d’un collage hétérogène (i.e., avec des coefficients de dilatation thermique différents entre des zones d’oxyde et des zones de métal collées deux-à-deux), pouvant entrainer des défauts de collage. Le collage hybride constitue une approche bien connue, en soi, de la personne de métier. Selon cette approche, deux plaquettes sont traitées séparément, en suivant un processus d'intégration classique jusqu'à, et y-compris, la réalisation du dernier des niveaux de métallisation standards de leur structure d’interconnexion respective, à savoir les n niveaux de métallisation empilés dits aussi niveaux M1, M2, …, M n . Après cette étape, un pénultième ( i.e. , avant-dernier) niveau de métallisation, dit niveau HBV (de l’anglais « Hybrid Bonding Vias » qui signifie "niveau de vias de collage hybride"), ainsi qu’un ultime ( i.e. , dernier) niveau de métallisation dit niveau HBM (de l’anglais « Hybrid Bonding Metal » qui signifie "niveau métallisation de collage hybride"), sont ajoutés verticalement à la structure d’interconnexion de chacune des plaquettes. Les niveaux HBV et HBM sont classiquement réalisés par poursuite du procédé Damascène après la réalisation des n niveaux de métallisation sous-jacents (i.e., les niveaux M1, M2, …, M n ). Le matériau diélectrique dans ces niveaux HBV et HBM est donc du SiO2 déposé par dépôt chimique en phase vapeur (PECVD). Le niveau HBM contient des éléments métalliques formant des pistes conductrices qui s’étendent dans le plan horizontal dudit niveau Ces éléments métalliques, dits métallisations horizontales, ont pour fonction de participer à la liaison de la plaquette pour le collage hybride avec des éléments métalliques correspondants de l’autre plaquette. Le niveau HBV, qui est directement inférieur au niveau HBM, contient exclusivement des métallisations verticales (perpendiculaires au plan du substrat) pour le raccordement électrique de certains des éléments de liaison métalliques du niveau HBM avec un ou plusieurs éléments métalliques dans les niveaux de métallisation inférieurs de l’empilement des niveaux M1, M2, …, M n . Des TSV peuvent aussi être prévus pour, en variante ou en complément, assurer une conduction thermique afin d’évacuer de la chaleur générée par le fonctionnement des dispositifs microélectroniques intégrés vers la face supérieure des microstructures 3D correspondantes et, in fine , vers l’extérieur du boîtier du circuit intégré. En outre, des TSV peuvent également ( i.e. , en plus de leurs fonctions précitées de raccordement électrique et/ou de conduction thermique pour l’évacuation de la chaleur) assurer une fonction de marqueurs pour faciliter l’alignement d’une microstructure lors d’une étape subséquente de sa fabrication. Cette fonction peut même être une fonction spécifiquement allouée à des TSV, dans certains cas. Dans l’art existant, illustré par exemple par le document US 8860229, des interconnexions verticales de type TSV sont réalisées après l’assemblage vertical ( i.e. , le collage) des deux plaquettes, pour la reprise de la connexion électrique avec des éléments de la plaquette inférieure, afin de les rendre accessibles depuis la face supérieure de la microstructure 3D qui correspond à la face arrière de la plaquette supérieure retournée. Cette forme de réalisation pose néanmoins des difficultés. En effet, pour ne pas dégrader des matériaux sensibles à la température, notamment des matériaux thermosensibles constitutifs de composants électronique ou de composants optoélectroniques qui ont été préalablement réalisés en surface ou dans les zones actives de l’une au moins des plaquettes, les TSV réalisés de cette façon doivent être obtenus par mise en œuvre de procédés à basses températures et par conséquent plus lents et moins performants. De plus, pour des raisons liées aux techniques de gravure mises en œuvre pour la réalisation des tranchées, le diamètre des TSV ainsi réalisables est limité à l’épaisseur de la couche de substrat à traverser. Or, l’épaisseur du substrat de la plaquette supérieure à traverser est dépendante du procédé d’amincissement, de l’homogénéité d’épaisseur des substrats assemblés et des procédés exécutés sur ceux-ci. Le document US20150021785 divulgue des interconnexions de type TSV qui sont embarquées dans le substrat de la plaquette supérieure avant assemblage des plaquettes inférieure et supérieure. Les TSV sont réalisés avant les niveaux BEOL (qui sont collectivement appelés "structure de métallisation" dans ce document) et avant le niveau de collage (qui est appelé "structure de liaison" dans le document). Le reroutage d’interconnexion est toutefois réalisé dans une structure d’interconnexion spécifique (appelée " interconnect " dans le document) ajoutée au-dessus de l’empilement des plaquettes, c’est-à-dire en face arrière de la plaquette supérieure après la formation de la microstructure 3D par collage. Le nombre d’étapes technologiques est donc particulièrement important. Et la structure d’interconnexion spécifiquement ajoutée après le collage rend plus compliquée a fabrication des circuits intégrés dans des usines de fabrication séparées. Cela complique en effet le recours à la sous-traitance pour l’exécution de certaines phases de la fabrication par exemple dans une première usine pour la réalisation de la FEOL et de la BEOL en technologie CMOS, puis dans une deuxième usine spécialisée dans la réalisation des TSV, et enfin dans une troisième usine ayant des ressources et des compétences pour la réalisation des niveaux de collage et l’assemblage de plaquettes. L’invention a pour objectif de proposer une alternative à l’art existant exposé dans ce qui précède, permettant de s’affranchir des inconvénients associés en réalisant l’interconnexion avant l’assemblage par collage des plaquettes supérieure et inférieure, mais en réalisant le reroutage en face avant desdites plaquettes avant le collage. Ceci permet notamment, et par exemple, de sous-traiter l’exécution du collage à une usine de fabrication spécialisée sans avoir à rapporter ensuite le matériel dans l’usine initiale où la première partie de la BEOL a déjà été réalisée, afin d’y réaliser une structure d’interconnexion complémentaire comme dans l’art antérieur selon le document US20150021785. Pour cela, l’invention a pour premier objet un procédé de réalisation d’une structure microélectronique à trois dimensions, 3D, comprenant le collage hybride d’une plaquette supérieure sur une plaquette inférieure après retournement vertical de ladite plaquette supérieure, ladite plaquette inférieure et ladite plaquette supérieure comprenant chacune un substrat de silicium sensiblement plan ainsi qu’une structure d’interconnexion formée au-dessus dudit substrat de silicium, le procédé comprenant, préalablement au collage hybride : la formation, dans l’épaisseur du substrat de silicium de la plaquette supérieure, d’un trou non-débouchant ayant un rapport d’aspect élevé c’est-à-dire ayant une profondeur sensiblement supérieure à sa surface, par exemple 10 à 100 fois supérieure, en une position latéralement distante de tout composant actif dans une zone active du substrat située en partie supérieure dudit substrat, ladite formation étant arrêtée à une hauteur déterminée par rapport à la face arrière du substrat, le remplissage du trou non-débouchant avec du métal pour former un pilier métallique en vue de la réalisation d’une interconnexion métallique entre les plaquettes supérieure et inférieure après le collage hybride, et le procédé comprenant en outre, après retournement et collage de la plaquette supérieure sur la plaquette inférieure, un amincissement du substrat arrière de la plaquette supérieure pour exposer le métal au niveau du fond du trou non-débouchant réalisé avant le collage hybride, ce par quoi le pilier métallique est rendu débouchant à travers la face arrière du substrat aminci de la plaquette supérieure. Ainsi, c’est après retournement et collage de la plaquette supérieure sur la plaquette inférieure, qu’un amincissement du substrat arrière de la plaquette supérieure expose le métal au niveau du fond du trou non-débouchant réalisé avant le collage hybride, ce par quoi le pilier métallique est rendu débouchant à travers la face arrière du substrat aminci. Ce pilier peut constituer un via traversant (TSV), lequel a néanmoins été essentiellement réalisé avant le collage des plaquettes. Comme on l’aura compris, les avantages de l’invention précités découlent notamment de ce qu’elle comprend la réalisation d’une interconnexion verticale de type pilier métallique susceptible de servir de TSV, qui pénètre uniquement partiellement dans le substrat et est ensuite révélé par l’amincissement dudit substrat après le collage, en sorte que ce n’est qu’à partir de cette révélation que le pilier métallique devient véritablement traversant. En outre, les modes de mise en œuvre comprennent l’utilisation du niveau de métallisation dédié au collage hybride (dernier niveau de métallisation, dit niveau HBM) afin de réaliser la redistribution des pistes conductrices pour le raccordement électrique des dispositifs microélectroniques des deux plaquettes assemblées verticalement. Aucune structure de métallisation complémentaire n’est nécessaire, contrairement au cas de la solution conforme au document US20150021785. Avantageusement, le procédé permet de réaliser les étapes critiques en température pour la formation des TSV avant l’assemblages des plaquettes. Cela permet de supprimer les contraintes thermomécaniques dans le cas de surfaces à coller ou de substrats qui sont hétérogènes (ayant des zones avec des coefficient d’expansion thermique, ou CTE, respectifs différents) et/ou d’exposer les matériaux thermosensibles, ce qui évite de dégrader des matériaux sensibles en température. Le procédé permet aussi l’assemblage de structures hétérogènes, comprenant par exemple du silicium et du Nitrure de Gallium (GaN) comme utilisé dans la réalisation de LEDs, dans les zones actives de l’une au moins des plaquettes. En effet, le Nitrure de Gallium (GaN) n’est pas thermosensible mais il a un CTE différent de celui du Silicium (Si), rendant l’assemblage hétérogène (le CTE du GaN est d’environ -60 ppm/K et celui du Si est d’environ 3 ppm/K), ce qui rend l’assemblage hétérogène. Certains aspects préférés mais non limitatifs du procédé sont les suivants. Le procédé peut comprendre, en outre, après la formation du pilier métallique mais avant le retournement vertical et le collage de la plaquette supérieure sur la plaquette inférieure, la réalisation d’une structure de liaison de collage au-dessus de la structure d’interconnexion de ladite plaquette supérieure, ladite structure de liaison de collage étant adaptée pour assurer la reprise de connexions électriques entre des structures d’interconnexion respectives de la plaquette supérieure et de la plaquette inférieure, et comprenant des métallisations en continuité avec le pilier métallique. La réalisation de la structure de liaison de collage peut comprendre la réalisation d’un niveau de métallisation horizontale précédée par la réalisation d’un niveau de métallisation verticale entre ledit niveau de métallisation horizontale et la structure d’interconnexion de la plaquette supérieure. La formation du trou non-débouchant peut être arrêtée sur détection d’un élément d’arrêt déterminé présent au niveau désiré pour le fond dudit trou non-traversant. Par exemple, l’élément d’arrêt peut être une couche d’oxyde enterrée. L’amincissement du substrat arrière de la plaquette supérieure peut être arrêté sur détection du même élément d’arrêt que l’élément d’arrêt pour la formation du trou non-débouchant. Dans des modes de mise en œuvre, le procédé peut comprendre, en outre, après l’amincissement du substrat arrière de la plaquette supérieure la formation d’une bille d’alliage brasable, en métal, au-dessus et en continuité électrique et thermique avec le pilier métallique, pour le raccordement électrique de la structure microélectronique 3D. Des composants actifs réalisés dans la zone active du substrat de la plaquette inférieure peuvent comprendre des LEDs. Un second aspect de l’invention concerne une structure microélectronique à trois dimensions, 3D, pour un produit semi-conducteur intégré, ladite structure microélectronique 3D comportant un pilier métallique ou un via traversant et étant réalisée par la mise en œuvre du procédé selon le premier aspect ci-dessus. D'autres aspects, buts, avantages et caractéristiques de l’invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci. Cette description est donnée à titre d'exemple non limitatif. Elle est faite en référence aux dessins annexés, sur lesquels : la FIG. 1 est une vue, en coupe verticale, d’un exemple de dispositif microélectronique 2D, adapté pour la réalisation d’une microstructure 3D par collage hybride avec un autre dispositif similaire, après achèvement de la phase FEOL et de la phase BEOL de la fabrication ; la FIG. 2 est une représentation schématique illustrant la microstructure 2D de la FIG. 1 après la formation d’une colonne en métal dans un trou borgne prévu pour y former un TSV ; la FIG. 3 est une vue, en coupe verticale, de la microstructure 2D de la FIG. 2 avec la réalisation de deux derniers niveaux de métallisation dédié à la liaison de la plaque correspondante avec une autre plaquette dans le cadre d’un collage hybride entre ces deux plaquettes; la FIG. 4 illustre schématique le collage de deux plaquettes ; la FIG. 4 est une vue en outre de la microstructure 3D obtenue par le collage hybride illustré par la FIG. 4 ; la FIG. 5 est une vue, en coupe verticale, de la microstructure 3D de la FIG. 4 après amincissement du substrat arrière de la plaquette supérieure, révélant le pilier en métal prévu pour forme un TSV ; la FIG. 6 est une vue de la microstructure 3D similaire à celle de la FIG. 5 , après la réalisation d’une couche de passivation du substrat arrière de la plaquette supérieure ; la FIG. 7 est une vue de la microstructure 3D similaire à celles de la FIG. 4 et de la FIG. 5 , après la réalisation, en outre, de billes de brasage prévues pour le raccordement électrique de la microstructure 3D ; et, la FIG. 8 est un diagramme d’étapes illustrant des groupes d’étapes de mises en œuvre du procédé selon l’invention. Description détaillée de modes de réalisation Sur les figures et dans la suite de la description, les mêmes références numériques désignent des éléments identiques ou similaires. De plus, les différents éléments ne sont pas représentés à l’échelle, de manière à privilégier la clarté des figures. Par ailleurs, les différents modes de réalisation et les variantes qui sont présentés ne sont pas exclusifs les-uns-des-autres et peuvent être combinés entre eux. Dans ce qui suit, les termes "sensiblement", "environ", "de l’ordre de" signifient à 10% près, et de préférence à 5% près. Par ailleurs, les expressions "compris entre A et B", et les expressions équivalentes signifient que les bornes A et B sont incluses, sauf mention contraire explicite. Par l’expression "formé à base de", utilisée en référence à un matériau et à un élément d’intérêt, on entend que le matériau est un composé formé d’une pluralité d’éléments dont au moins ledit élément d’intérêt. Par l’expression "matériau comportant majoritairement" un élément d’intérêt, on entend un matériau dont au moins 50% en volume est formé par, ou comporte ledit élément d’intérêt. Le terme "wafer" est un terme venant de l’anglais qui désigne une plaque très fine (aussi appelée "plaquette" du fait de sa faible épaisseur) de matériau semi-conducteur monocristallin, sur laquelle des dispositifs microélectroniques peuvent être réalisés. Les wafers sont ainsi utilisés pour fabriquer des dispositifs microélectroniques. Les wafers sont réalisés avec un matériau semi-conducteur dopé, comme le silicium (Si), l’arséniure de gallium (GaAs) ou le phosphure d’indium (InP). Les wafers présentent des dimensions généralement comprises entre 25,4 mm (technologie 1") et 300 mm (technologie 12"), pour une épaisseur de l’ordre de 0,7 mm. Les wafers sont employés dans l’industrie microélectronique en tant que support de fabrication de microstructures. Cette fabrication emploie des techniques de conception telles que par exemple et de manière non limitative : le dopage, la gravure, le dépôt d’autres matériaux et la photolithographie. Le matériau semi-conducteur dopé dont le wafer est constitué sert donc de substrat pour la création des microstructures formant les dispositifs microélectroniques actifs qui entrent dans la composition des circuits intégrés, des transistors, des produits semi-conducteurs de puissance, des MEMS ou NENS, etc. Dans la fabrication d’un circuit intégré, la phase FE (« Front End ») désigne l’ensemble des étapes technologiques de fabrication du circuit avant sa mise en boîtier (« packaging »). La FE comprend la phase FEOL (de l’anglais « Front End Of the Line ») ainsi que la phase BEOL (de l’anglais « back end of line »). La FEOL désigne la première phase, dans laquelle sont exécutées l’ensemble des étapes de fabrication des composants actifs (transistors), par exemple en technologie CMOS, dans la zone active de la plaquette jusqu’au premier niveau de métallisation (mais celui-ci non-compris) de la structure d’interconnexion venant par-dessus. La BEOL désigne la deuxième phase de la fabrication du circuit intégré, qui commence à partir du premier niveau de métallisation de l’empilement des couches de métallisation formant la structure d’interconnexion par laquelle les composants actifs de la zone active de la plaquette sont interconnectés entre eux selon un plan de routage assurant le câblage des composants actifs sur la plaquette. Dans cette deuxième phase, en outre, des dispositifs microélectroniques individuels formant les composants passifs (condensateurs, inductances, résistances, etc.) peuvent être réalisés dans les différents niveaux de métallisation de la structure d’interconnexion. Les métaux couramment utilisés sont le cuivre (Cu) et l'aluminium (Al). La BEOL commence lorsque la première couche de métal est déposée sur la plaquette. Par extension, on désigne parfois par "BEOL" la structure d’interconnexion qui comprend les couches isolantes (diélectriques), les pistes en métal (connexions électriques horizontales), les vias (connexions électriques verticales entre les pistes, et les sites de raccordement pour les connexions électriques entre la microstructure et le boîtier (« package ») du circuit intégré. Les TSV (de l’anglais « Through Silicon Via ») sont des éléments de connexion verticale, ou vias, à rapport d'aspect élevé c’est-à-dire ayant une hauteur suivant la direction orthogonale au plan de la plaquette ou des plaquettes empilées qui est relativement importante par rapport à leur section dans un plan parallèle audit plan des plaquettes. En principe, et sauf mention contraire dans le contexte de la description qui va suivre, les TSV sont des vias traversants, c’est-à-dire des connexions verticales qui sont gravées à travers toute l’épaisseur du substrat de silicium de la plaquette supérieure après que les plaquettes collées ont été amincies. Il s’agit de trous remplis de métal qui peuvent interconnecter directement deux plaquettes empilées par assemblage vertical. En fonction du processus, les TSV peuvent être connectés à l'avant, au milieu ou à l'arrière de la ligne de circuits intégrés. Dans le contexte de l'intégration 3D classique, les TSV sont combinés avec le collage direct suivant lequel les couches diélectriques respectivement formées au somment de la structure d’interconnexion de chacune des plaquettes sont collées ensemble après retournement vertical de la plaquette supérieure pour former un empilement 3D de plaquettes. Par l’expression "polissage mécanochimique" ou CMP (de l’anglais « Chemical-Mechanical Polishing »), déjà employée dans l’introduction, on désigne un processus de lissage de la surface d’une plaquette utilisant l'action combinée de forces mécaniques et chimiques, ayant comme effet l'enlèvement du (ou des) matériau(x) en surface de la plaque et l’effacement d'une éventuelle topographie de surface, avec pour résultat la planarisation de la surface de la plaquette exposée à ce processus. Le "procédé Damascène" est une technique de formation d’éléments métalliques (aussi appelés « métallisations ») en cuivre, qui consiste à graver des tranchées et des trous de via dans une couche de matériau diélectrique, puis à remplir de cuivre les tranchées et les trous de via ainsi que la surface et enfin à aplanir le cuivre à l'aide d'un polissage mécanochimique (CMP) pour former des pistes conductrices et des vias. Le "recuit" d'un matériau est une opération correspondant à un cycle de chauffage, consistant en une étape de montée graduelle en température à des températures allant de 250°C à 450°C, environ, suivie d'un refroidissement contrôlé. Un recuit permet de modifier les caractéristiques physiques du matériau soumis à ce traitement thermique. Le "dépôt électrolytique, ou électrochimique", ou encore ECD (de l’anglais « ElectroChemical Deposition »), est une technique de dépôt utilisée pour le remplissage des tranchées ou des trous de via avec un métal comme le cuivre, par exemple. Son principe de mise en œuvre est le suivant : la plaquette est configurée comme une électrode négative (cathode) et est immergée dans un électrolyte, i.e. , une solution électrolytique contenant des sels métalliques. Le cuivre est déposé à partir d'une anode, i.e. , une contre-électrode positive, en cuivre. Pour ce faire, les ions métalliques de l’anode sont réduits en appliquant une différence de potentiel entre cette anode et la cathode. Afin que la réaction se produise de façon homogène sur toutes les portions souhaitées de la surface de la plaquette, il faut que celles-ci soient conductrices. Dit autrement, il est donc nécessaire que la résistivité de la couche d’accroche sur les portions de la plaquette qui sont ciblées soit la plus faible possible. Le terme "photo-résine" (« photoresist » en anglais) désigne un matériau, plus particulièrement une résine polymère, qui est sensible à la lumière et est utilisé pour former un motif sur le substrat, en utilisant un masque optique formé de zones opaques et de zones transparentes qui définissent le motif que l'on souhaite reproduire sur la plaquette à travers lequel la photo-résine est illuminée et a ses propriétés modifiées au niveau des zones transparentes du filtre optique. Ainsi par exemple, une photo-résine "positive" est un polymère sensible à la lumière qui, lorsqu'il est exposé à la lumière ultraviolette (UV), se transforme en un matériau soluble : les zones exposées à cette illumination peuvent alors être dissoutes à l'aide d'un solvant, laissant derrière elles une couche à motifs en creux qui peut être utilisée comme masque pour la formation d’une structure à travers le masque ainsi constitué, par exemple par une gravure d’un matériau sous-jacent qui est sélective au matériau du masque, par implantation ionique, ou par dépôt d’un nouveau matériau dans les zones exposées par le masque. Enfin, on définit ici et pour la suite de la description un repère direct tridimensionnel orthogonal (X,Y,Z), où les axes X et Y forment un plan parallèle au plan principal de la plaquette "poignée" considérée, et où l’axe Z est orienté de manière sensiblement orthogonale au plan principal de ladite plaquette, cet axe Z étant orienté suivant la direction de la gravité. Dans la suite de la description, les termes "vertical" et "verticalement" s’entendent comme étant relatifs à une orientation sensiblement parallèle à l’axe Z, et les termes "horizontal" et "horizontalement" comme étant relatifs à une orientation sensiblement parallèle au plan (X,Y). Par ailleurs, les termes "dessus" et "dessous" ainsi que leurs dérivés (comme "au-dessus" et "au-dessous", ou "par-dessus" et "par-dessous"), ainsi également que les termes "inférieur" et "supérieur", utilisés pour qualifier un élément de la microstructure considérée, s’entendent comme étant relatifs à un positionnement croissant lorsqu’on s’éloigne du wafer vers le haut, i.e. , suivant la direction verticale +Z. Le terme "arrière" et le terme "avant", en revanche, sont utilisés en référence à la face d’une plaque par laquelle les différents traitements sont, ou ont été effectués pour réaliser la microstructure considérée. Ces traitements étant systématiquement réalisés par le haut lorsque la plaque est disposée à plat dans une enceinte utilisée pour effectuer le traitement, la face "avant" est généralement (et par défaut) la face supérieure de la plaquette. Toutefois, lorsqu’une plaque ou une puce découpée d’une plaque sont retournées verticalement, leur face avant devient la face inférieure et leur face arrière devient la face supérieure. Le qualificatif "arrière" attribué au substrat semi-conducteur d’une plaquette ou d’une puce individuelle est également utilisé en référence à cette convention, en ce sens qu’on désigne par-là la partie du substrat qui est la plus éloignée de la face de ladite plaquette ou de ladite puce au niveau de laquelle des traitements ont été réalisés dans le substrat, et que l’on qualifie toujours de face arrière quand bien même la plaquette a été retournée verticalement en sorte que cette face se trouve désormais au-dessus et tournée vers le haut. Par "couche", on désigne une étendue sensiblement horizontale d’un matériau dont l’épaisseur suivant l’axe vertical Z est inférieure, par exemple dix fois voire vingt fois, à ses dimensions horizontales (de largeur et de longueur) dans le plan horizontal XY. Par "plot d’alliage" (« Bump » en anglais), on entend un volume d’un matériau conducteur, par exemple à base d’un alliage brasable comme le SnAgCu ou SAC (étain, argent et cuivre), dont l’épaisseur suivant l’axe Z est sensiblement égale à ses dimensions longitudinales de largeur et de longueur dans le plan XY, et dont ses dimensions longitudinales sont inférieures ou égales à l’épaisseur suivant l’axe Z d’une couche dans laquelle ils sont réalisés. La forme du plot, dans un plan de coupe horizontal (parallèle au plan XY) peut être arrondie, par exemple être un cercle ou une ellipse. Elle peut aussi être polygonale, par exemple un carré ou un rectangle. Un tel plot d’alliage brasable, aussi appelé bille de brasure, a pour fonction de permettre l’assemblage et/ou le raccordement électrique de la microstructure 3D avec, le cas échéant, d’autres microstructures ou d’autres éléments du circuit électronique intégré Le "rapport d’aspect" ou "rapport de forme" ou encore "facteur de forme" d’un motif d’une structure microélectronique, désigne le rapport de la hauteur dudit motif (suivant l’axe vertical Z) sur la surface (c’est-à-dire sur les dimensions horizontales ou dimensions de surface) du motif dans un plan de coupe transversal (qui est le plan horizontal XZ) . La valeur du rapport d’aspect est notée "N:1", où N est un nombre déterminé qui est comparé à une unité de surface. Un motif avec un rapport d’aspect égal à l’unité (N=1), noté "1:1", est un motif qui est aussi haut (ou profond) qu’il est étendu horizontalement. Un motif ayant un rapport d’aspect supérieur à l’unité (N>1) est un motif qui s’étend sensiblement verticalement (suivant la direction Z). Inversement, un motif ayant un rapport d’aspect inférieur à l’unité (N >1, par exemple N compris entre 10 et 20, voire entre 10 et 100) détermine un motif haut et étroit, comme un pilier (ou colonne) réalisé pour créer un via traversant (TSV), par exemple. Il est sensiblement plus haut qu’il est étendu horizontalement. Dit autrement, sa dimension verticale (hauteur, ou profondeur) est sensiblement plus grande que ses dimensions horizontales (i.e. les dimensions qui définissent sa surface dans le plan horizontal). Par l’adverbe « sensiblement », on entend qu’il existe un rapport entre les dimensions comparées qui est compris entre 10 et 20, voire entre 10 et 100, par exemple. Des modes de réalisation particuliers vont être décrits en se référant à l’exemple non limitatif de l’application à la réalisation d’une structure microélectronique 3D destinée à la fabrication d’un produit semiconducteur intégré, par exemple en technologie CMOS. Les modes de réalisation de cette microstructure 3D et les modes de mise en œuvre du procédé décrits peuvent être adaptés aux particularités propres à chaque application concernée, sans se départir des enseignements de l’invention. Les dessins de la FIG. 1 à la FIG. 7 sont des vues en coupe verticale d’un exemple de dispositif microélectronique 2D, à divers stades de sa réalisation suivant un procédé conforme à des mises en œuvre du procédé de l’invention. Le diagramme d’étapes de la FIG. 8 illustre schématiquement huit groupes d’étapes technologiques compris dans la réalisation de la microstructure, permettant chacun d’arriver à un état intermédiaire de ladite microstructure tel que représenté sur chacune des figures de la FIG. 1 à la FIG. 7 , respectivement. Bien entendu, le découpage du procédé en étapes individuelles comme il va être décrit, ainsi que leur regroupement qui est opéré conformément au diagramme d’étapes de la FIG. 8 est purement arbitraire, pour les besoins de la présente description, et ne limite pas la portée de l’invention. De même, des étapes technologiques intermédiaires existent mais n’ont pas été présentées afin de ne pas obscurcir la présente description avec des détails inutiles. On décrit seulement les étapes ou groupes d’étapes qui sont utiles à la compréhension de modes de mise en œuvre du procédé de réalisation d’une microstructure 3D par l’assemblage vertical de deux dispositifs microélectroniques 2D identiques ou similaires avec la formation d’au moins un TSV, conformément à l’enseignement de l’invention. En référence à la FIG. 1 , un premier dispositif microélectronique, par exemple un dispositif en technologie CMOS, est réalisé sur une plaquette 1, comprenant un substrat 11. On notera que dans ce qui suit, la référence "1" sera utilisée indistinctement pour désigner le dispositif microélectronique en question et la plaquette semiconductrice qui le porte. Le substrat 11 est par exemple un substrat de silicium, de préférence un substrat SOI (« Silicon-on-Insulator » en anglais qui signifie "silicium sur support isolant"). Un substrat SOI est avantageux car on peut utiliser l’oxyde enterré (BOX, de l’anglais « Burried Oxyde ») comme passivation de substrat en bout de ligne (FBEOL, de l’anglais « Far BEOL »)). Mais, en variante, le substrat 11 peut aussi être un substrat de Silicium (Si) pur. La face arrière 10 de la plaquette 1 est la face inférieure du substrat 11. Par-dessus le substrat 11, le dispositif 1 comprend une couche 12 de matériau électriquement isolant (diélectrique). La couche 12 est elle-même recouverte par une couche de passivation 13. Dans sa partie supérieure, située directement en-dessous de la couche de matériau électriquement isolant 12, le substrat 11 comprend des composants actifs, non représentés, comme des transistors, des dispositifs photoniques tels que des LEDS, des photodiodes, etc. De tels composants, le cas échéant, sont réalisés en utilisant par exemple les étapes technologiques de fabrication qui sont les étapes classiques de la microélectronique en technologie CMOS, afin de réaliser un circuit intégré pour une application déterminée. Cette phase de la fabrication du circuit (ou phase FEOL) ne sera pas abordée dans la présente description, car l’invention est mise en œuvre durant la phase BEOL subséquente, à savoir la phase de réalisation de la structure d’interconnexion. Cette structure d’interconnexion va maintenant être décrite, toujours en référence à la FIG. 1 . Le matériau électriquement isolant (diélectrique) de la couche 12 peut être du dioxyde de silicium (SiO2), par exemple. Dans des modes de mise en œuvre, cette couche peut être obtenue par dépôt chimique en phase vapeur assisté par un plasma (ou PECVD, de l’anglais « Plasma Enhanced Chemical Vapor Deposition »). La couche de passivation 13 est par exemple une couche en nitrure de Silicium (SiN). Elle a pour fonction de stabiliser l’état de la couche de matériau électriquement isolant 12 après la réalisation de ladite couche, et d’empêcher la contamination de la zone active du substrat, notamment par diffusion de cuivre ou d’eau. La couche 13 de nitrure de silicium peut être déposée par dépôt chimique en phase vapeur à basse pression (LPCVD) ou par dépôt chimique en phase vapeur assisté par plasma (PECVD), puis traitement chimique par acide phosphorique (H3P04). La réalisation de la couche de passivation 13 termine la phase FEOL de la fabrication, à laquelle la phase BEOL succède. A la fin de la phase FEOL de la fabrication de la plaquette 1, ladite plaquette est telle que représentée dans le bas de la FIG. 1 . La plaquette 1 ne comprend alors que le substrat 11 qui est revêtu de la couche de matériau électriquement isolant 12, elle-même recouverte de la couche de passivation 13. Les étapes de fabrication qui suivent appartiennent à la phase BEOL de ladite fabrication. La phase BEOL comprend notamment la réalisation d’une structure d’interconnexion du dispositif microélectronique sur la plaquette 1. Ce dispositif microélectronique 1 comprend en effet une structure d’interconnexion formée d’un empilement de n couches correspondant chacune à un niveau de métallisation respectif, où n est un nombre entier strictement supérieur à l’unité. Ces n couches d’interconnexion sont réalisées essentiellement en un matériau électriquement isolant (diélectrique), comme du dioxyde de silicium (SiO2). Elles contiennent des éléments métalliques (aussi appelés "métallisations" par raccourci), à savoir des pistes conductrices (métallisations horizontales) ou des vias (métallisations verticales). Ces éléments métalliques sont réalisés par dépôt de métal dans des tranchées ou dans des trous de via, respectivement, préalablement formées par tout procédé ad-hoc, dans le matériau diélectrique de la couche d’interconnexion correspondante. Les tranchées et les trous de vias sont généralement formés par gravure photo-lithographique, puis remplies de métal. Le métal en question est généralement du cuivre (Cu), mais il pourrait éventuellement s’agir d’un autre métal, comme de l’aluminium (Al) ou du tungstène (W), par exemple. Les niveaux de métallisation respectifs de la structure d’interconnexion sont communément désignés par les acronymes M1, M2, …, M n dans la littérature concernée. Dans l’empilement de couches réalisant la structure d’interconnexion, il y a une alternance de niveaux de métallisation horizontale comprenant des pistes conductrices réalisées par dépôt de métal dans des tranchées formées dans le matériau diélectrique de la couche correspondante, et de niveaux de métallisation verticale comprenant des vias réalisés par dépôt de métal dans des trous de vias formés dans le matériau diélectrique de la couche correspondante. Les vias d’un niveau de métallisation verticale sont agencés pour coupler des pistes conductrices respectives d’un niveau de métallisation au-dessus avec des pistes conductrices d’un niveau de métallisation au-dessous et/ou avec des éléments actifs de la zone active du substrat 11. Dans l’exemple de la FIG. 1 , n est égal à trois ( n =3) : la structure d’interconnexion comprend trois couches 14, 17 et 20 empilées verticalement, dans cet ordre, au-dessus de la couche d’isolant 12 dont est revêtu le substrat 11. Elles sont formées successivement au-dessus du substrat 11, l’une après l’autre, en commençant par la couche la plus basse et en terminant par la couche la plus haute. Dans cet exemple, la couche 14 est la couche inférieure de la structure d’interconnexion, ou couche la plus basse, c’est-à-dire aussi celle qui est la plus proche du substrat 11. Elle correspond au premier niveau de métallisation, dénoté M1 à la FIG. 1 et dans la suite. Elle est formée directement au-dessus du substrat 11. A l’opposé suivant la direction verticale Z, la couche 20 est la couche supérieure de la structure d’interconnexion, ou couche la plus haute, c’est-à-dire aussi celle qui est la plus éloignée du substrat 11. Elle correspond au dernier niveau de métallisation, dénoté M3, de la structure d’interconnexion du dispositif microélectronique. Les couches 14 et 20 sont des couches de métallisation horizontale. Elles comprennent des pistes conductrices 15 et 21, respectivement. Enfin, la couche 17 est une couche intermédiaire entre les deux couches 14 et 20 précitées, qui est une couche de métallisation verticale de la structure d’interconnexion, formée au-dessus de la couche inférieure 14 et en-dessous de la couche supérieure 20. Elle comprend des vias 18. Les vias 18 ont pour fonction de raccorder électriquement les éléments de métallisation auxquels ils sont respectivement couplés, c’est-à-dire avec lesquels ils sont en continuité électrique. Dans l’exemple montré à la FIG. 1 , plusieurs vias 18 sont réalisés en continuité électrique avec une première des pistes 21 du niveau de métallisation M3 formé directement au-dessus du niveau de métallisation M2, et également en continuité électrique avec une première des pistes conductrices 15 réalisées dans le niveau de métallisation M1. Ceci permet le passage d’un courant plus important entre les pistes ainsi raccordées par une pluralité de vias, sans modifications du rapport d’aspect desdits vias. Le cas échéant, un ou plusieurs vias peuvent assurer la continuité électrique d’éléments de liaison fonctionnels réalisés dans des niveaux de métallisation plus espacés verticalement dans l’empilement des n couches d’interconnexion, et même directement avec des éléments actifs réalisés dans la zone active du substrat 11. Ces vias peuvent traverser une (ou plusieurs) couche(s) intermédiaire(s) de matériau diélectrique à base dioxyde de silicium (SiO2) avant d’atteindre une métallisation horizontale dans une couche d’interconnexion correspondant à un niveau de métallisation horizontale située plus bas dans l’empilement, ou bien un élément actif de la zone active du substrat 11. Les métallisations dans les niveaux de métallisation M1-M n présentent une dimension moyenne dans le plan horizontal XY qui est comprise entre quelques dizaines de nanomètres et quelques dizaines de microns, par exemple entre 20nm et 20µm, de préférence entre 200nm et 10µm, et de préférence encore entre 800nm et 5µm, par exemple de l’ordre de 1µm ou 2µm. On notera que chacune des couches de matériau diélectrique 12, 14 et 17, est revêtue d’une couche de passivation 13, 16 et 19, respectivement, qui la sépare de la couche de matériau diélectrique 14, 17 ou 20, respectivement, qui est au-dessus d’elle. La couche de passivation 13 a déjà été présentée plus haut. Les couches de passivation 16 et 19 lui sont similaires, et peuvent être réalisées de la même façon qu’elle. Par conséquent, l’adverbe "essentiellement" qui peut être utilisé en référence à la composition de la couche hybride de chacun des niveaux de métallisation M1 à M n , il faut comprendre que ces niveaux peuvent comprendre en outre, et par exemple, une couche de passivation prévue pour passiver le matériau diélectrique qui entre dans la composition dudit niveau. En outre, par l’expression "directement au-dessus" ou par l’expression "directement en-dessous" utilisées en relation avec deux niveaux de métallisation parmi les niveaux de métallisation M1 à M n , il faut simplement comprendre qu’il n’y a pas d’autre niveau de métallisation entre les deux niveaux concernés. Mais cela n’empêche pas qu’un des niveaux de métallisation puissent comprendre, sur le dessus dudit niveau et donc en-dessous du niveau de métallisation situé au-dessus, une couche de passivation, par exemple une couche en nitrure de silicium (SiN). En d’autres termes, cela n’implique pas que toutes les portions diélectriques et/ou toutes les portions métalliques d’un des niveaux de métallisation M1 à M n sont directement en contact avec des portions diélectriques et/ou des portions métalliques d’un autre desdits de métallisation M1 à M n adjacent verticalement. Bien entendu, l’invention n’est pas limitée par le nombre n de niveaux de métallisation de la structure d’interconnexion, ni par le nombre ou la forme des métallisations horizontales ou verticales comprises dans les couches correspondantes, lesquelles ne sont dictées que par les fonctions d’interconnexion à réaliser dans l’application spécifique concernée. En référence à nouveau au diagramme d’étapes de la FIG. 8 , l’étape 1 du procédé qui est mis en œuvre dans la phase BEOL de la fabrication de la microstructure 3D comprend la formation d’une telle structure d’interconnexion M1-M n . Cette formation est figurée, c’est-à-dire représentée symboliquement, par le bloc 81 dans le diagramme d’étapes de la FIG. 8 . La structure d’interconnexion M1-M n peut être formée par la mise en œuvre du procédé connu sous le nom de "méthode Damascène". Ce procédé comprend successivement, pour chaque niveau d’interconnexion M1 à M n à réaliser en empilement (avec n =3 dans l’exemple considéré ici) : le dépôt d'une couche en matériau diélectrique sur la face supérieure du substrat du dispositif microélectronique, pour la première couche d’interconnexion, ou sur la face supérieure d’une couche d’interconnexion déjà réalisée, pour toute couche d’interconnexion suivant ladite première couche d’interconnexion ; la gravure, dans cette couche diélectrique, de tranchées (pour les couches d’interconnexion horizontale) ou de trous de passage de vias (pour les couches d’interconnexion verticale) ; le dépôt de cuivre (Cu) sur la couche diélectrique ainsi gravée, afin de remplir les tranchées et/ou les trous de passage de vias, pour obtenir les éléments métalliques d'interconnexion souhaités ; et, le polissage mécanochimique (CMP) de l'excès de cuivre afin d’aplanir la surface supérieure de la couche d’interconnexion ainsi réalisée, en vue de la formation d’un autre niveau d’interconnexion par-dessus celui qui vient d’être réalisé. A la fin de l’étape 1 (bloc 81 du schéma de la FIG. 8 ), la microstructure est telle que représentée à la FIG. 1 . En référence maintenant au schéma de la FIG. 2 , le deuxième groupe d’étapes 2 à 6 qui est figuré par le bloc 82 du diagramme d’étapes de la FIG. 8 correspond à la réalisation d’un trou borgne 120 de TSV, lequel est spécifique des modes de mise en œuvre du procédé de l’invention. Par "trou borgne" de TSV ou "trou non-débouchant" de TSV, on entend un trou à rapport d’aspect élevé (rapport N:1 avec N>>1) qui est percé dans la plaquette à partir de la face supérieure de ladite plaquette en vue de la réalisation d’un TSV, qui traverse entièrement la structure d’interconnexion M1-M n verticalement de part en part, et qui pénètre à l’intérieur du substrat de silicium 11 mais qui ne passe pas à travers ledit substrat : il ne débouche pas en face arrière 10 du substrat 11. Dit autrement le trou 120 présente un fond dans l’épaisseur du substrat 11 à une distance h (ou hauteur), déterminée à partir de la face arrière 10 du substrat 11 suivant la direction verticale Z, qui est non-nulle. En outre, on rappelle que par les termes "rapport d’aspect élevé", on entend un rapport d’aspect N:1 dans lequel N est substantiellement supérieur à l’unité (N>>1, par exemple N est compris entre 10 et 20, voire entre 10 et 100). L’étape 2 consiste en une photolithographie réalisée avec une résine photosensible (« photoresist », en anglais) adaptée, dont l’épaisseur peut être comprise entre 1 et 100 µm, par exemple. Cette épaisseur doit être d’autant plus importante que l’étape ou les étapes de gravure à suivre sont fortement isotropes et/ou peu sélectives, et risquent de ce fait d’endommager le masque de résine ainsi formé. A l’étape 3, on procède à la gravure de la microstructure pour former le trou borgne 120 pour le via traversant (TSV) à réaliser. Cette gravure peut comprendre : tout d’abord une gravure de type RIE (« Reactive Ion Etching » en anglais), qui est une gravure sèche relativement anisotrope, appliquée à la ou aux couches diélectriques des niveaux de métallisation M1 à M n de la structure d’interconnexion, d’une profondeur qui peut être comprise entre environ 1 et environ 10 µm, suivie d’une gravure de type DRIE (« Deep Reactive Ion Etching » en anglais) du silicium du substrat de silicium 101 jusqu’à profondeur qui peut être comprise entre environ 1 µm et environ 100 µm, par exemple, jusqu’à atteindre une profondeur déterminée (repérée par le trait horizontal en pointillé 121) à l’intérieur de l’épaisseur du substrat de silicium 101. Le procédé de gravure DRIE combine des processus de dépôt et de gravure assistés par plasma. Pendant que le silicium est gravé comme lors d’une gravure de type RIE, par exemple sous un bombardement ionique provoqué par une excitation radiofréquence, il est également mis en présence d’un gaz fluoré, par exemple de l'hexafluorure de soufre (SF6) ou de l'octafluorocyclobutane (C4F8, qui est également appelé perfluorocyclobutane). Un tel processus de gravure combiné permet de déposer un composant fluoré sur les parois verticales du motif gravé afin de les passiver, notamment au niveau de l’interface avec le substrat de silicium. Des cycles répétés de gravure et de dépôt avec des gaz et des temps donnés permettent de graver le silicium en profondeur et de manière anisotrope. Dans des modes de mise en œuvre, la gravure effectuée à cette étape 3 est sélective à un élément d’arrêt positionné à une profondeur déterminée dans l’épaisseur du substrat 11 de la plaquette 1, permettant de stopper la gravure effectuée à une profondeur souhaitée qui est bien contrôlée. Cet élément d’arrêt peut être une couche d’arrêt, par exemple une couche d’oxyde enterrée ou "Box" (de l’anglais « Burried Oxyde »). En variante, la gravure peut être une gravure avec arrêt par le temps, en ce sens que la profondeur de gravure est donnée par le temps de gravure. Cet autre mode de mise en œuvre permet de se passer de l’utilisation de substrat spécifique de type SOI et ainsi de réduire les couts de fabrication. Une fois la gravure terminée, à l’étape 3a on procède au retrait (« stripping » en anglais) des résidus de résine du masque de gravure qui a été utilisé pour cette gravure. Ceci peut être effectué par gravure chimique. Par exemple, ce retrait peut être un retrait par plasma, qui est un procédé purement chimique et isotrope. En variante, on peut enlever le masque en résine est par voie humide par exemple avec des solutions décapantes et/ou des solvants comme le NMP (1-Methyl-2-Pyrrolidone). Ce type de gravure est également purement chimique : le matériau à enlever est mis en contact avec ces produits, ce qui entraine la consommation progressive du matériau. A l’étape 4 du groupe d’étapes 82, on réalise ensuite l’isolation des parois internes du trou borgne 120 de TSV, par exemple en déposant un film de dioxyde de silicium (SiO2) ou de nitrure de silicium (SiN). Ce dépôt peut être effectué par exemple par PECVD qui est une technique chimique de dépôt en phase vapeur assisté par un plasma. L’épaisseur du film isolant ainsi réalisé peut être comprise, typiquement, entre environ 10 nm et environ 2 µm. Puis, à l’étape 5, on procède au remplissage du trou borgne 120 de TSV avec du métal, généralement du cuivre (Cu), pour réaliser un pilier métallique 120 ayant pour dimensions les dimensions dudit trou borgne (par mesure de commodité, le pilier ainsi réalisé est également désigné dans la suite par la même référence que le trou borgne dans lequel il est réalisé). A cet effet, on peut effectuer successivement : tout d’abord le dépôt d’une couche d’accroche, par exemple en titane (Ti), qui peut être exécuté par exemple par une technique physique de dépôt en phase vapeur (ou PVD, de l’anglais « Physical Vapor Deposition ») ; puis le dépôt d’une barrière de diffusion, par exemple en nitrure de titane (TiN) ou en nitrure de tantale (TaN), par exemple effectué par PVD ou par ALD (de l’anglais « Atomic Layer Deposition ») qui une technique de dépôt de couches atomiques, c’est-à-dire de couches au niveau atomique. En variante le dépôt de la barrière de diffusion en TiN ou en TaN peut être exécuté par PEALD (de l’anglais « Plasma Enhanced Atomic Layer Deposition ») qui une version de la technique ALD assistée par plasma. L’épaisseur typique de la couche de barrière de diffusion est comprise entre environ 10 nm et environ 2 µm ; et, enfin le dépôt d’une couche de conduction électrique, par exemple du cuivre (Cu) qui peut être effectué par exemple par une technique ECD (de l’anglais « Electro-chemical Deposition »), et dont l’épaisseur typique est comprise entre environ 10 nm et environ 2 µm, pour combler le trou borgne 120. La dernière étape de la réalisation d’un pilier métallique dans le trou borgne 120 de TSV (lequel est encore non-traversant à ce stade), est l’étape 6 du groupe d’étapes 82 du diagramme d’étapes de la FIG. 8 . Cette étape 6 consiste en l’aplanissement, par exemple réalisé par CMP, des couches précitées de conduction électrique, de barrière de diffusion et d’accroche qui ont été réalisées à l’étape 5. Afin d’éviter toute confusion, on précise que cet aplanissement est réalisé en face avant de la plaquette 1. A l’issue du groupe d’étapes 82 comprenant les étapes 2 à 6 décrites dans ce qui précède, le dispositif microélectronique de la plaquette supérieure 1 est tel que représenté schématiquement à la FIG. 2 . On notera que le trou 120 de TSV est décalé latéralement de tout composant actif présent dans la zone active du substrat 11, en partie supérieure dudit substrat, afin de ne pas les endommager. Également, il va sans dire que le trou 120 de TSV est réalisé dans une zone de la plaquette décalée latéralement ( i.e. , dans le plan horizontal de la plaquette) d’une zone dans laquelle les métallisations des couches M1 à M n de la structure d’interconnexion sont présentes. On obtient ainsi un espacement entre le trou 120 de TSV et les métallisations en question, qui permet d’éviter toute interconnexion électrique inappropriée. La personne de métier appréciera que la mise en œuvre du procédé conformément à l’invention permet de réaliser les trous pour des TSV avec un accès directement sur le niveau de métallisation HBM en face avant de la plaquette 1, avant son retournement et collage sur une autre plaquette. Par rapport à la formation classique des TSV, qui exécutée après le collage depuis la face arrière de la plaquette supérieure retournée, on réduit très fortement le risque de décalage latéral des TSV par rapport à leur position désirée. La personne de métier appréciera, en outre, que le pilier métallique 120 prévu pour devenir un TSV est réalisé dans la plaquette supérieure 1 avant l’assemblage des deux plaquettes 1 et 2 par collage. La tolérance en température est de 450°C environ. Il y a donc moins de risque de stress pour la microstructure concernée. En effet, il s’agit encore d’une microstructure 2D, et pas encore d’une microstructure 3D avec une interface de collage susceptible d’être endommagée par l’élévation de température nécessitée par la formation du trou 120 de TSV. On notera enfin que le pilier métallique 120 ainsi réalisé peut aussi servir de motif d’alignement (ou "marque" ou encore "marqueur" d’alignement). On ne parle pas ici de l’alignement pour le collage de plaquettes inférieure et supérieure, mais de l’alignement de la plaquette afin de réaliser les niveaux de métallisation pour la reprise des interconnexions (ou RDL, de l’anglais « Redistribution Layer »), et/ou pour la réalisation des plots d’assemblage par refusion (« Bump » en anglais) qui sont prévus pour l’assemblage de la microstructure 3D avec d’autres structures le cas échéant. On évite ainsi d’avoir à exécuter une recherche de marques dans le substrat de la plaquette inférieure après le collage, ce qui est généralement fait par détection infrarouge (IR), avec une précision relative. Le groupe d'étapes 83 qui suit consiste en la réalisation des éléments de la plaquette participant à l’interface de liaison avec une autre plaquette dans le cadre de l’assemblage vertical de dispositifs microélectroniques par collage hybride. Cette réalisation est décrite maintenant en référence au schéma de la FIG. 3 . Des éléments de liaison à l’effet du collage hybride sont plus particulièrement réalisés dans un dernier niveau de métallisation de chacune des plaquettes correspondantes, i.e. , le niveau de métallisation le plus élevé de la structure d’interconnexion de ladite plaquette, c’est-à-dire aussi le plus éloigné du substrat. Dans ce qui suit et dans les figures des dessins, ce niveau est dénoté "HBM" (de l’anglais « Hybrid Bonding Metal ») afin de le distinguer des couches de métallisation classiques M1 à M n de la BEOL qui assurent l’interconnexion électrique d’éléments au sein de la plaquette considérée seulement et/ou comprennent des éléments passifs de ladite plaquette. La face supérieure des éléments de liaison est donc exposée en surface de la structure d’interconnexion de chaque plaquette respective, qui est aussi la surface de la plaquette, à la fin de la phase BEOL de la fabrication. Dans des modes de mise en œuvre du procédé, l’interface de collage 40 entre la plaquette 1 en tant que plaquette supérieure sur une autre plaquette 2 en tant que plaquette inférieure qui n’apparaîtra qu’à partir de la FIG. 4 , comprend plus particulièrement, au sein de chacune desdites plaquettes : Le niveau HBM précité, qui est un niveau d’interconnexion horizontal dédié au collage et ayant à cet effet des métallisations horizontales formant des éléments de liaison, c’est-à-dire des pistes assurant le support et éventuellement le raccordement électrique à des éléments de liaison correspondants de l’autre plaquette ; ainsi que un niveau d’interconnexion verticale sous-jacent qui est désigné quant à lui par l’acronyme HBV (mis pour « Hybrid Bonding Vias », en anglais) afin également de le distinguer des couches de métallisation M1 à M n , et qui assure en tant que de besoin le raccordement électrique des éléments de liaison métallique du niveau HBM avec des éléments métalliques de la structure d’interconnexion M1-M n de la plaquette considérée. Dans des modes de mise en œuvre, le niveau HBM peut comprendre, en outre, des éléments d’interconnexion fictifs (« dummies » en anglais), par exemple des plots métalliques non fonctionnalisés (c’est-à-dire n’ayant pas de fonction opérationnelle lors de l’utilisation du dispositif). Ces plots fictifs permettent d’avoir une densité de métallisation plus homogène sur le niveau HBM, ce qui est favorable à la qualité du collage. Les éléments de liaison du niveau HBM étant réalisés en métal, et plus particulièrement en cuivre (Cu) au sein d’une couche de matériau diélectrique (en SiO2) par mise en œuvre du procédé Damascène, ils sont donc par nature des éléments conducteurs du courant électrique et peuvent donc servir au raccordement électrique entre les deux plaquettes empilées. Le collage des plaquettes est dit "hybride" car l’interface de collage 40 entre les plaquettes est hétérogène. Elle comprend : des zones métal-métal (Cu-Cu) correspondant aux éléments de liaison respectifs 21 associés des deux plaquettes 1 et 2, d’une part ; et, des portions diélectrique-diélectrique 22 (SiO2-SiO2) correspondant aux zones entre lesdits éléments de liaison 21, d’autre part. Avantageusement, on peut utiliser le dernier niveau de métallisation de chaque microstructure 2D, c’est-à-dire des plaquettes 1 et 2, assurer le raccordement électrique de la microstructure 3D avec son environnement depuis la face arrière de la plaquette supérieure 1, à la différence de ce qui est fait habituellement et qui consiste à venir reprendre, par des TSV réalisés après collage, le niveau de métallisation M1 de l’un et/ou de l’autre des dispositifs microélectroniques empilés. Le groupe d’étapes 84 du diagramme de la FIG. 8 figure les étapes consistant à réaliser un assemblage vertical par collage hybride de plaquettes comme celle de la FIG. 3 . La FIG. 4 illustre symboliquement la réalisation du collage hybride de la plaquette 1 de la FIG. 3 en tant que plaquette inférieure sur une autre plaquette 2 en tant que plaquette inférieure, correspondant à l’étape 8 du procédé. Il peut s’agir d’un collage hybride au niveau plaque, c’est-à-dire un collage de type plaque à plaque (wafer to wafer en anglais), mais il peut aussi s’agir d’un collage hybride de type puce à plaque (Die to Wafer) ou même d’un collage hybride de type puce à puce (Die to Die). La FIG. 4 illustre la microstructure 3D obtenue par cet assemblable vertical des plaquettes 1 et 2. Dans l’exemple très simplifié qui est illustré par les figures, la plaquette inférieure 2 est identique à la plaquette supérieure 1 sauf en ce qu’elle ne comprend pas de trou borgne 120 empli de métal. La surface supérieure de chacun des plaquettes est ultra-polie. Comme symboliquement représenté par une flèche à la FIG. 4 , l’assemblage vertical des plaquettes est effectué à l’étape 8. A cet effet, la plaquette supérieure 1 est retournée verticalement, et est alignée dans le plan horizontal XY (c’est-à-dire qu’elle est alignée à la fois suivant la direction longitudinale X et suivant la direction transversale Y) par rapport à la plaquette inférieure 2. Ce résultat est obtenu par mise en référence d’éléments de liaison 21 de la plaquette 1, avec des éléments de liaison correspondants de la plaquette inférieure 2. Cette opération est réalisée selon des méthodes, et par la mise en œuvre d’équipements qui sont connus de la personne du métier, et dont la description détaillée sortirait du cadre du présent exposé. Le collage de la plaquette supérieure 1 sur la plaquette inférieure 2, comme montré à la FIG. 4 , est obtenu par l’effet des forces de Van der Waals, des liaisons covalentes et des liaisons hydrogènes mises en œuvre lors de la mise en contact, en raison de l’état de surface particulièrement lisse et plan des faces supérieures respectives des plaquettes 1 et 2. Le collage est donc direct – sans colle – et s’effectue à température ambiante. Cela évite le risque de dégradation et d’interaction non désirée d’un adhésif lors d’un traitement en température ultérieur, le cas échéant. La mise en contact des plaquettes peut être effectuée dans une gamme de pression comprise entre 0.5 et 10 bars, et par exemple sous une atmosphère comprenant de l’hydrogène (H2), ainsi que du diazote (N2), de l’argon (Ar) ou de l’hélium (He) ou toute combinaison de plusieurs de ces gaz, éventuellement avec un ou plusieurs autres gaz également. A l’étape 9, on peut effectuer un recuit de collage de la microstructure 3D obtenue, afin de renforcer l’interface de collage 40 entre les plaquettes 1 et 2, et assurer la connexion électrique entre les éléments de liaison métalliques qui réalise le raccordement électrique des plaquettes 1 et 2. Par exemple, on peut effectuer un recuit de collage à 400 °C pendant deux heures. Pour évaluer la qualité du collage, la microscopie acoustique à balayage (SAM, de l’anglais « Scanning Acoustic Microscopy ») peut être utilisée afin de détecter des vides (« voids »), le cas échéant, au niveau de l’interface de collage 40. L’étape suivante, à savoir l’étape 10 qui est la seule étape du bloc 85 du diagramme de la FIG. 8 , est une étape spécifique des mises en œuvre du procédé selon l’invention. Il s’agit de la révélation de la surface d’extrémité arrière du pilier métallique formé dans le trou 120 de TSV, pour arriver à la microstructure 3D telle que représentée à la FIG. 5 . De façon certes connue en soi, le substrat arrière 11 de la plaque supérieure 1 est finalement aminci, par exemple par un processus effectué depuis la face supérieure de la microstructure 3D représentée à la FIG. 4 . Par exemple, l’amincissement est tout d’abord entamé mécaniquement, par exemple par polissage (« grinding » en anglais), puis ensuite il est poursuivi chimiquement. Ceci permet d’avoir un amincissement mécanique rapide au départ suivi d’un amincissement chimique moins stressant mécaniquement, lequel réduit le risque d’endommagement de l’interface de collage 40. Dans des mises en œuvre, la gravure chimique peut être une gravure chimique humide (« chemical wet etching » en anglais), exécutée en plongeant la microstructure dans une solution, par exemple un acide. Pour graver du silicium (Si) une solution généralement employée est une solution d’acide fluorhydrique (HF) mélangé avec de l’acide nitrique (HNO3). Cette solution est en effet capable de réagir avec la couche de dioxyde de silicium qui se forme naturellement à la surface du substrat arrière de la plaquette supérieure. En variante, la gravure chimique peut être effectuée par un plasma généré à partir d’un gaz fortement réactif, par exemple un dérivé du fluor comme l’hexafluorure de soufre (SF6). Ce qui est spécifique ici, toutefois, est que la gravure effectuée à cette étape 10 est arrêtée à une profondeur déterminée dans l’épaisseur du substrat arrière 11 de la plaquette 1. Ce résultat peut être obtenu en mettant en œuvre une gravure sélective à un élément d’arrêt positionné à la profondeur désirée. Un tel élément d’arrêt permet de stopper la gravure à une profondeur égale ou légèrement en-deçà de l’extrémité supérieure du pilier métallique formé dans le trou 120, i.e. , du fond (se trouvant du côté supérieur en raison du retournement de la plaquette 1 effectué à l’étape 8) du trou 120 pour le TSV qui a été empli de cuivre (Cu) à l’étape 5, ce par quoi le pilier métallique 120 devient fonctionnellement un TSV, en ce sens qu’il traverse désormais le substrat 11 aminci de la plaquette supérieure 1. Cet élément d’arrêt peut avantageusement être le même que celui déjà utilisé à l’étape 3 pour stopper la gravure effectuée pour creuser le trou borgne 120. On rappelle qu’un tel élément d’arrêt peut être une couche d’arrêt comme par exemple une couche d’oxyde enterrée ("Box"). Le choix d’une telle gravure associée à une couche d’arrêt est particulièrement avantageux lorsque le substrat 11 est un substrat sur isolant (SOI). C’est une solution qui présente l’avantage de la simplicité de mise en œuvre. Une telle gravure sélective à un élément d’arrêt n’est toutefois pas la seule option. On peut en effet obtenir le même résultat de façon générique par un amincissement (mécanique par exemple) avec contrôle de l’arrêt par les conditions de traitement et/ou le temps de traitement (arrêt de la gravure contrôlé « par le temps »). Cette alternative est particulièrement avantageuse lorsque le substrat est un substrat de Silicium (Si) pur. Avantageusement, l’identité précitée des éléments d’arrêt utilisés pour la gravure de l’étape 3 et pour la gravure de l’étape 10 assure que cette dernière gravure peut être arrêtée dès que le pilier métallique 120 est révélé, c’est-à-dire lorsque sa face horizontale supérieure correspondant au fond du trou borgne 120 est exposée en face supérieure 10’ du substrat arrière 11 aminci de la plaquette supérieure 1. On réduit donc le risque d’une "sous-gravure" qui aurait pour conséquence de ne pas révéler le métal au niveau du trou 120 et donc d’empêcher la finalisation du TSV, i.e. , de le rendre inefficace. Et on limite aussi la "sur-gravure", qui conduit souvent à surdimensionner l’épaisseur du substrat arrière 11 de la plaquette supérieure 1. De manière plus générale, l’épaisseur finale du substrat arrière 11 de la plaquette supérieure 1 dans la microstructure 3D est bien maîtrisée, et ce sans qu’il soit besoin de prévoir des moyens d’arrêt spécifiques supplémentaires. Ensuite, avec le groupe d’étapes figuré par le bloc 86 sur le diagramme de la FIG. 8 , on réalise une passivation de de la surface supérieure de la microstructure 3D (c’est-à-dire, aussi, de la face arrière du substrat du substrat 11 de la plaquette supérieure 1). A cet effet, à l’étape 11 on peut réaliser un dépôt conforme d’une couche de passivation 60 à la surface supérieure de la microstructure 3D. La couche de passivation est par exemple en dioxyde de silicium (SiO2) et/ou en nitrure de silicium (SiN). Ce dépôt peut par exemple être effectué par PECVD. Son épaisseur typique peut être comprise entre environ 50 nm et environ 2 µm. On notera que, dans le cas spécifique de l’utilisation d’un substrat 11 de type SOI, il est possible d’utiliser la couche d’oxyde enterrée (BOX) comme couche de passivation, en sorte que le dépôt d’une couche de passivation n’est pas nécessaire. Dit autrement, l’étape 11 n’est pas indispensable dans ce cas. A l’étape 12, on réalise alors un masque de gravure en photo-résine, par un procédé classique de photolithographie. La dimension typique du motif de gravure (en longueur et en largeur) dans le plan horizontal XY, est comprise entre environ 1 µm et environ 100 µm. Plus particulièrement, ce masque de gravure peut comporter une ouverture alignée dans le plan XY (c’est-à-dire à la fois suivant la direction X et la direction Y) avec le TSV 120. Son ouverture peut être sensiblement de mêmes dimensions suivant la direction X et suivant la direction Y, que les dimensions de la section transversale du TSV 120 dans le plan horizontal XY. La couche de passivation 60 est ensuite gravée sélectivement, à l’étape 13, à travers le masque de gravure en photo-résine précité, afin de pouvoir de nouveau révéler le fond du pilier 120 comme montré sur la FIG. 6 . Ceci peut obtenu, par exemple, en exécutant une gravure à travers le masque de gravure en photo-résine réalisé à l’étape 12, auquel ladite gravure est sélective. Cette gravure peut être une gravure chimique (ou gravure humide) par une solution à base d’acide fluorhydrique (HF). En variante, il peut s’agir d’une gravure physique (ou gravure sèche), c’est-à-dire une gravure par plasma. Mais la gravure est de préférence une gravure ionique réactive (RIE), qui est une variation de la gravure par plasma combinant la sélectivité des gravures chimiques et l’anisotropie des gravures physiques. Dans les cas, le groupe d’étapes 86 se termine à l’étape 14 par le retrait (« stripping ») du masque de photo-résine. Ceci peut être effectué par gravure chimique, par exemple avec des solutions décapantes et/ou des solvants comme le NMP (1-Methyl-2-Pyrrolidone). Le groupe d'étapes suivant, figuré par le bloc 87 sur le schéma de la FIG. 8 consiste en la réalisation des plots d’alliage brasable 80 (« Bumps », aussi appelé bille de brasure), de la microstructure 3D. Ces plots sont prévus pour l’assemblage avec au moins une autre microstructure avec dans le circuit intégré, ou avec des éléments de raccordement électrique avec l’extérieur dudit circuit intégré. Dans une étape 15, on effectue le dépôt sélectif d’une sous-couche d’accroche 70, en vue d’un dépôt de métal (alliage) pour former la bille de brasure 80 représentée. Il peut s’agir, par exemple, d’une couche en titane (Ti) déposée par PVD. La sous-couche de passivation peut éventuellement être complétée par une sous-couche de conduction électrique, par exemple une couche en cuivre (Cu) déposée par exemple par PVD. L’épaisseur totale de ces sous-couches peut être comprise entre environ 50 nm et environ 2 µm, par exemple. A l’étape 16 on forme ensuite un nouveau masque en photo-résine, par exemple par photolithographie classique. Ce masque peut comporter une ouverture alignée dans le plan XY (c’est-à-dire à la fois suivant la direction X et suivant la direction Y) avec le TSV 120. Son ouverture peut être légèrement plus longue suivant la direction X (comme montré à la FIG. 7 ) et plus large suivant la direction Y, que les dimensions correspondantes de la section transversale du TSV 120 dans le plan horizontal XY, lorsque les dimensions d’un plot d’assemblage à former sont plus grandes que ladite section, comme dans l’exemple montré. L’épaisseur de la résine peut être comprise entre environ 1 µm et environ 100 µm, par exemple. Puis, à l’étape 17, on forme les plots (« bumps ») ou billes de brasure comme la bille 80 représentée, en déposant du métal, par exemple un alliage brasable comme un alliage étain/argent/cuivre (SnAgCu), à travers les ouvertures du masque en photo-résine réalisé à l’étape 16. Ce dépôt peut être obtenu, par exemple, par des étapes de dépôt électrolytique (ou ECD, de l’anglais « (« Electro Chemical Deposition »). . Dans l’application concernée ici, à savoir la formation des "bumps" 80 en alliage SnAgCu, une couche de cet alliage peut être déposée au-dessus d’un empilement composé d’une couche de Cu (quelques centaines de nanomètres à quelques micromètres ou microns) sur lequel est déposée une couche de Nickel (Ni). Toutes ces couches peuvent être déposées par ECD. Dans des modes de mise en œuvre, l’épaisseur des billes de brasure 80 peut être comprise entre environ 200 nm et environ 40 µm Enfin, à l’étape 18, on effectue le retrait (« stripping ») du masque de photo-résine réalisé à l’étape 16 et utilisé aux étapes de dépôt 16 et 17. Ce retrait peut être effectué par gravure chimique, par exemple avec une solution NMP. On exécute ensuite une étape de retrait de la sous-couche d’accroche en Titane (Ti) et de la sous-couche de conduction électrique en Cuivre (Cu), par exemple par gravure chimique. En résumé, le procédé propose une alternative à la réalisation d’un TSV après l’assemblage vertical des deux plaquettes. A cette forme connue de réalisation d’un TSV, il est substitué, conformément à des mises en œuvre de l’invention, la formation dans un premier temps, avant le collage, d’un trou de via non-débouchant qui pénètre dans le substrat 11 de la plaquette supérieure 1 sans le traverser, jusqu’à une profondeur déterminée dans ledit substrat soit par un élément d’arrêt 121 soit par le temps de gravure, et qui est rempli de métal. Après le retournement vertical et le collage de la plaquette supérieure 1, le substrat arrière 11 de celle-ci est aminci jusqu’à révéler l’arrière de la colonne de métal 120 dans le trou de TSV en question, rendant ainsi le TSV traversant conformément à sa fonction. Comme il a été indiqué en introduction, le procédé est essentiellement mis en œuvre pendant la phase BEOL de la fabrication de chaque plaquette individuellement, lesquelles sont ensuite assemblées verticalement l’une à l’autre par collage hybride. Plus précisément, c’est la formation du pilier métallique 120 dans le trou borgne destiné à devenir un TSV avec l’amincissement du substrat arrière de la plaquette supérieure 1 qui est réalisé durant la phase BEOL avant le collage, son achèvement par ledit amincissement n’étant réalisé qu’ensuite du collage. En outre, la reprise des connexions avec la structure d’interconnexion M1-M n de la plaquette inférieure 2 est anticipée lors de la réalisation des niveaux de métallisation HBV et HBM prévus, dans chaque plaquette au-dessus de leur structure d’interconnexion M1-M n respective, pour la liaison entre la plaquette supérieure 1 et la plaquette inférieure 2 par collage hybride desdites plaquettes. Des modes de réalisation particuliers viennent d’être décrits. Différentes variantes et modifications apparaîtront à l’homme du métier. Notamment, rien n’oblige à ce que les dimensions, en coupe horizontale, de la section du pilier métallique 120 puis ensuite du TSV rendu opérationnel à partir dudit pilier 120, soient constantes sur toute la hauteur dudit pilier métallique ou dudit TSV, respectivement. Notamment, ces éléments peuvent être réalisés sous la forme de plusieurs tronçons d’extension sensiblement verticale et ayant des rapports d’aspect respectifs plus ou moins importants, qui sont empilés verticalement lors d’étapes de dépôt de métal respectives, avec continuité thermique et/ou électrique entre eux, mais ayant chacun des dimensions en coupe horizontale respectives qui sont différentes. En outre, la personne de métier appréciera qu’un ou plusieurs piliers métallique ou TSV réalisés conformément à des modes de mise en œuvre peuvent avoir, dans un circuit intégré comprenant une microstructure 3D réalisée comme décrit dans ce qui précède, des fonctions respectives différentes au sein du même dispositif microélectronique 3D, ou au sein de plusieurs dispositifs microélectronique 3D compris dans le même circuit intégré : raccordement électrique pour reprise de connexions enfouies, pilier de conduction thermique pour l’évacuation de la chaleur, marqueur d’alignement, ou autre. Enfin, la formation des plots 80 de raccordement par recuit sur les TSV n’est pas obligatoire. Selon les applications et les fonctions dévolues aux TSV ainsi réalisé, on peut s’en passer pour tout ou partie desdits TSV. Procédé de réalisation d’une structure microélectronique à trois dimensions, 3D, comprenant le collage hybride d’une plaquette supérieure (1) sur une plaquette inférieure (2) après retournement vertical de ladite plaquette supérieure (1), ladite plaquette inférieure (1) et ladite plaquette supérieure (2) comprenant chacune un substrat de silicium sensiblement plan ainsi qu’une structure d’interconnexion formée au-dessus dudit substrat de silicium, caractérisé en ce qu’il comprend, préalablement au collage hybride : la formation, dans l’épaisseur du substrat de silicium de la plaquette supérieure, d’un trou non-débouchant (120) ayant un rapport d’aspect élevé c’est-à-dire ayant une profondeur sensiblement supérieure à sa surface, par exemple 10 à 100 fois supérieure, en une position latéralement distante de tout composant actif dans une zone active du substrat située en partie supérieure dudit substrat, ladite formation étant arrêtée à une hauteur (h) déterminée par rapport à la face arrière (10) du substrat (11), le remplissage du trou non-débouchant avec du métal pour former un pilier métallique (120) en vue de la réalisation d’une interconnexion métallique entre les plaquettes supérieure et inférieure après le collage hybride, et en ce qu’il comprend en outre, après retournement et collage de la plaquette supérieure (1) sur la plaquette inférieure (2), un amincissement du substrat arrière de la plaquette supérieure (1) pour exposer le métal au niveau du fond du trou non-débouchant réalisé avant le collage hybride, ce par quoi le pilier métallique est rendu débouchant à travers la face arrière (10) du substrat (11) aminci de la plaquette supérieure (1). Procédé selon la revendication 1, comprenant en outre, après la formation du pilier métallique mais avant le retournement vertical et le collage de la plaquette supérieure (1) sur la plaquette inférieure, la réalisation d’une structure de liaison de collage (HBV,HBM) au-dessus de la structure d’interconnexion de ladite plaquette supérieure (1), ladite structure de liaison de collage (HBV,HBM) étant adaptée pour assurer la reprise de connexions électriques entre des structures d’interconnexion respectives (M1-M n ) de la plaquette supérieure (1) et de la plaquette inférieure (2), et comprenant des métallisations (21) en continuité avec le pilier métallique (120). Procédé selon la revendication 2, dans lequel la réalisation de la structure de liaison de collage (HBV,HBM) comprend la réalisation d’un niveau de métallisation horizontale (HBM) précédée par la réalisation d’un niveau de métallisation verticale (HBV) entre ledit niveau de métallisation horizontale (HBM) et la structure d’interconnexion (M1-M n ) de la plaquette supérieure (1). Procédé l’une quelconque des revendications 1 à 3, dans lequel la formation du trou non-débouchant (120) est arrêtée sur détection d’un élément d’arrêt déterminé présent au niveau désiré pour le fond dudit trou non-traversant (120). Procédé selon la revendication 4, dans lequel l’élément d’arrêt est une couche d’oxyde enterrée. Procédé selon l’une quelconque des revendications4 et 5, dans lequel l’amincissement du substrat arrière (11) de la plaquette supérieure est arrêté sur détection du même élément d’arrêt que l’élément d’arrêt pour la formation du trou non-débouchant (120). Procédé selon l’une quelconque des revendications1 à 6, comprenant en outre, après l’amincissement du substrat arrière (11) de la plaquette supérieure (1) la formation d’une bille d’alliage brasable (80), en métal, au-dessus et en continuité électrique et thermique avec le pilier métallique (120), pour le raccordement électrique de la structure microélectronique 3D. Procédé selon l’une quelconque des revendications1 à 7, dans lequel des composants actifs réalisés dans la zone active du substrat de la plaquette inférieure comprennent des LEDs . Structure microélectronique à trois dimensions, 3D, pour un produit semi-conducteur intégré, ladite structure microélectronique 3D comportant un pilier métallique ou un via traversant (120) et étant réalisée par la mise en œuvre du procédé selon l’une quelconque des revendications1 à 8.