FR 3159275 A1 20250815 FR 2401382 A 20240213 Circuit amplificateur à chemins multiples La présente description concerne un circuit amplificateur (300) à chemins multiples comprenant : un premier et un deuxième chemins d’amplification (201,202) d’une tension d’entrée, reliés en parallèle, le premier chemin comprenant un premier étage amplificateur (216,218,220), un deuxième étage amplificateur (226) et un filtre coupe-bande (NOTCH FILTER) entre un premier nœud (NOMF,NVOPF) relié au deuxième étage amplificateur (226) et un deuxième nœud (NVOMI,NVOPI) relié à une sortie du premier étage amplificateur (216,218,220) ; et une unité de commande (321) configurée pour, suite à une détection de changement de mode commun de la tension d’entrée et pendant une première durée, ouvrir ledit premier chemin (201) et relier le premier nœud (NVOMF,NVOPF) au deuxième nœud (NVOMI,NVOPI) avec un amplificateur à gain unitaire (320). Figure pour l'abrégé : Fig. 2 Circuit amplificateur à chemins multiples La présente description concerne de façon générale les circuits amplificateurs à chemins multiples et leurs procédés de fonctionnement. La mesure de tensions faibles, par exemple dans le cadre de mesures de courant d’alimentation de moteurs, peut être perturbée lorsque le mode commun de cette tension varie brusquement. Il existe un besoin de diminuer le temps de la perturbation lors d’un changement brusque de mode commun d’une tension. Un mode de réalisation pallie tout ou partie des inconvénients des circuits amplificateurs à chemins multiples connus. Un mode de réalisation prévoit un circuit amplificateur à chemins multiples comprenant : un premier et un deuxième chemins d’amplification d’une tension d’entrée, reliés en parallèle, le premier chemin comprenant un premier étage amplificateur, un deuxième étage amplificateur et un filtre coupe-bande entre un premier nœud relié au deuxième étage amplificateur et un deuxième nœud relié à une sortie du premier étage amplificateur ; et une unité de commande configurée pour, suite à une détection de changement de mode commun de la tension d’entrée et pendant une première durée, ouvrir ledit premier chemin et relier le premier nœud au deuxième nœud avec un amplificateur à gain unitaire. Un mode de réalisation prévoit un procédé de fonctionnement d’un circuit amplificateur à chemins multiples comprenant un premier et un deuxième chemins d’amplification d’une tension d’entrée, reliés en parallèle, le premier chemin comprenant un premier étage amplificateur, un deuxième étage amplificateur et un filtre coupe-bande entre un premier nœud relié au deuxième étage amplificateur et un deuxième nœud relié à une sortie du premier étage amplificateur ; le procédé comprenant, suite à une détection de changement de mode commun de la tension d’entrée et pendant une première durée, la mise en oeuvre d’une unité de commande du circuit pour: - ouvrir le premier chemin , et - relier le premier nœud au deuxième nœud avec un amplificateur à gain unitaire. Dans un mode de réalisation, le deuxième chemin est emprunté lorsque des fréquences de la tension d’entrée sont supérieures à une première fréquence et dans lequel le premier chemin est emprunté lorsque des fréquences de la tension d’entrée sont inférieures à cette première fréquence. Dans un mode de réalisation, le premier étage amplificateur est configuré pour compenser une tension de décalage présente à son entrée. Dans un mode de réalisation, le premier étage amplificateur comprend un premier amplificateur reliant, un premier circuit de mise en forme configuré pour moduler une tension d’entrée du premier amplificateur, et un deuxième circuit de mise en forme, configuré pour démoduler une tension de sortie du premier amplificateur. Dans un mode de réalisation, l’amplificateur à gain unitaire est configuré pour mettre en oeuvre une compensation de décalage de sa tension d’entrée. Dans un mode de réalisation, l’amplificateur à gain unitaire est configuré pour recopier le décalage de tension d’entrée du deuxième étage amplificateur sur le deuxième nœud avec un décalage inférieur ou égal à 50µV pendant la première durée. Dans un mode de réalisation, l’amplificateur à gain unitaire comprend : un étage amplificateur dont une sortie est configurée pour être reliée au deuxième nœud, un premier et un deuxième circuits amplificateurs différentiels configurés pour, chacun leur tour, mesurer et compenser leur décalage de tension respectif. Dans un mode de réalisation, le premier et le deuxième circuits amplificateurs différentiels ont chacun : des premières entrées respectives reliées au deuxième nœud, des deuxièmes entrées respectives reliées au premier nœud, et des sorties respectives reliées à un nœud d’entrée de l’étage amplificateur. Dans un mode de réalisation, la détection de changement de mode commun de la tension d’entrée est mise en oeuvre par un détecteur de front montant et/ou descendant du mode commun de la tension d’entrée. Dans un mode de réalisation, le circuit amplificateur comprend : un quatrième amplificateur reliant un nœud de sortie du circuit amplificateur et une sortie du deuxième étage amplificateur ; et un premier élément capacitif reliant ledit nœud de sortie et ladite sortie du deuxième étage amplificateur. Dans un mode de réalisation, un deuxième élément capacitif relie le deuxième nœud et le nœud de sortie du circuit amplificateur. Dans un mode de réalisation, le deuxième nœud est relié à un troisième élément capacitif. Un mode de réalisation prévoit un dispositif électronique de détermination de courant comprenant une résistance de mesure et un circuit amplificateur tel que décrit ci-dessus, dans lequel la tension d’entrée du circuit amplificateur est prise entre deux bornes de ladite résistance. Un mode de réalisation prévoit un système de commande d’un moteur comprenant un moteur et un dispositif tel que décrit ci-dessus mis en oeuvre sur au moins une phase d’alimentation du moteur. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente schématiquement un exemple d’un système moteur auquel s’applique les modes de réalisation ; la FIG. 2 représente schématiquement des circuits du système de la FIG. 1 selon un exemple ; la FIG. 3 représente schématiquement des circuits du système de la FIG. 1 selon un mode de réalisation ; la FIG. 4 représente schématiquement des circuits de la FIG. 3 ; la FIG. 5 représente un chronogramme de fonctionnement des circuits de la FIG. 4 ; la FIG. 6 représente un circuit de la FIG. 3 selon un mode de réalisation ; la FIG. 7 représente un circuit de la FIG. 3 selon un mode de réalisation ; la FIG. 8 représente un circuit de la FIG. 3 selon un mode de réalisation ; la FIG. 9 représente un circuit de la FIG. 3 selon un mode de réalisation ; la FIG. 10 représente un circuit de la FIG. 9 selon un mode de réalisation ; la FIG. 11 représente un circuit de la FIG. 9 selon un mode de réalisation ; la FIG. 12 représente un chronogramme de fonctionnement d’un circuit de la FIG. 1 lorsqu’un circuit de la FIG. 3 est utilisé ; et la FIG. 13 représente schématiquement un système moteur selon un mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % ou à 10° près, de préférence à 5 % ou à 5° près. La FIG. 1 représente schématiquement un exemple d’un système moteur auquel s’applique les modes de réalisation. Dans l’exemple représenté, un moteur 108 (M) est alimenté par au moins une phase 104 qui passe à travers une résistance 106 (RSHUNT) dont la valeur est très faible. En mesurant la tension INP-INM présente aux bornes de cette résistance 106, il est possible d’en déduire la valeur de courant traversant le moteur 108. Dans l’exemple représenté, un circuit amplificateur 109 est relié, préférablement connecté aux bornes de la résistance 106 pour amplifier la tension INP-INM par exemple avec un gain supérieur à 10 au niveau de sorties OM-OP. Le circuit amplificateur 109 comprend une résistance 105 de valeur R reliant un nœud IP à la borne de la résistance 106 qui est reliée au moteur 108. Le circuit amplificateur 109 comprend en outre une résistance 107 de valeur R reliant un nœud IM à la borne de la résistance 106 qui reçoit la phase destinée au moteur 108. Une résistance 111 et une autre résistance 103, toutes les deux ayant une valeur G*R où G est le gain, relient respectivement, le nœud IP à la sortie OM et le nœud IM à la sortie OP. Dans l’exemple représenté, un circuit amplificateur 102 a une entrée (notée « - » ) reliée, préférentiellement connectée, au nœud IP pour recevoir un potentiel VIP, et une autre entrée (notée « + ») reliée, préférentiellement connectée, au nœud IM pour recevoir un potentiel VIM. Le circuit amplificateur 102 reçoit des signaux d’horloge Clk1, Clk2 et une tension VNEG depuis une unité de fonctionnement 113 (REF). Une sortie du circuit 102 (notée « + ») est reliée à la sortie OM et une autre sortie du circuit 102 (notée « - » ) est reliée à la sortie OP. La FIG. 2 représente schématiquement des circuits du système de la FIG. 1 selon un exemple. Plus particulièrement la FIG. 2 représente les circuits 113 et 102 de la FIG. 1 . Dans l’exemple représenté, le circuit 113 comprend un rail de tension recevant une tension VCC. Ce rail de tension est relié, préférablement connecté, à : - un circuit régulateur à faible chute de tension 223 (LDO) (Low drop out, en anglais) qui génère une tension régulée VREG distribuée à un oscillateur 225 (OSC), un générateur de signal d’horloge 227 (Clk Generator) et un circuit de pompe de charge négative 229 (Negative Charge Pump en anglais) qui génère la tension VNEG; et - un circuit générateur de tensions 231 (Bias & Reference). Dans l’exemple représenté, l’oscillateur 225 fournit un signal Fclk au circuit 227 pour qu’il génère les signaux Clk1 et Clk2. Le signal Clk2 a par exemple une fréquence divisée par deux par rapport à Clk1. Le circuit 102 comprend par exemple un bloc de génération de tension positive 217 (Positive supply) relié, préférablement connecté, en entrée aux bornes INP, INM de la résistance 106 ainsi qu’au rail de tension VCC et délivrant une tension VCMP en sortie. Le circuit 102 comprend un premier et un deuxième chemins 201,202 d’amplification de la tension comprise entre les nœuds IP et IM. Chacun des chemins comprend une voie dédiée au traitement du potentiel VIP reçu sur le nœud IP et une autre voie dédiée au traitement du potentiel VIM reçu sur le nœud IM. Par souci de clarté, dans le reste du texte, un seul nœud désignera un nœud placé au même niveau sur les deux voies d’un même chemin. Dans l’exemple représenté, les deux chemins sont reliés en parallèle entre le nœud IP,IM et un nœud N4M,N4P. Le premier chemin 201 comprend un premier amplificateur 216 (gm1) qui relie un premier circuit de mise en forme 218 (Chopper Modulator en anglais) et un deuxième circuit de mise en forme 220 (Chopper Demodulator) référencé à la masse. La tension présente entre les deux voies du premier chemin en sortie de l’amplificateur 216 est VOM-VOP. Ces deux circuits de mise en forme reçoivent le signal d’horloge Clk1 et sont configurés pour annuler le décalage de tension présent en entrée de l’amplificateur 216. Le premier circuit de mise en forme 218 a une entrée reliée, préférablement connectée, au nœud IP,IM et le deuxième circuit de mise en forme 220 a une sortie reliée, préférablement connectée, à un nœud NVOMI,NVOPI. Dans un exemple, le premier amplificateur 216 reçoit la tension VCMP, la tension VCC, la tension VNEG et est également relié, préférablement connecté, à la masse. Dans un exemple, le nœud NVOMI,NVOPI est un nœud capacitif, c’est-à-dire qu’une capacité C3 relie les deux voies du premier chemin au niveau du nœud NVOMI, NVOPI. Dans l’exemple représenté, un filtre coupe-bande 212 (NOTCH FILTER) relie un nœud NVOMF,NVOPF, qui est relié à un amplificateur 226 (gm2), et le nœud NVOMI,NVOPI. Le filtre coupe-bande 212 reçoit par exemple le signal Clk2. La fréquence du signal Clk1 est par exemple de plusieurs centaines de kHz voire de quelques MHz. Les circuits de mise en forme sont configurés pour réaliser un découpage, ou hachage, qui est une technique de modulation temporelle continue qui ne provoque pas de repliement du bruit. La tension d'entrée VIP,VIM du circuit de mise en forme 218 traverse d'abord le circuit de mise en forme 218 piloté par le signal Clk1. Ensuite, le signal modulé en sortie du circuit 218 est amplifié avec son propre décalage d'entrée. La dérive (ripple en anglais) due au décalage en tension à l’entrée du circuit amplificateur 216 est filtrée par le filtre coupe-bande 212 de sorte qu’une tension constante entre les deux voies NVOMF-NVOPF est obtenue. L’amplificateur 226 reçoit par exemple la tension VCC et est également relié, préférablement connecté, à la masse. L’amplificateur est relié, préférablement connecté, en sortie au nœud N4M,N4P. Dans l’exemple représenté, un circuit de contre réaction 224 (CM Feedback), référencé à la masse, relie l’amplificateur 216 au nœud NVOMI,NVOPI. Le circuit de contre réaction 224 est configuré pour permettre la régulation du mode commun de sortie de l’amplificateur 216 autour d’une tension fixe donnée. Le deuxième chemin 202 comprend un amplificateur 230 (gm4) qui relie le nœud IP,IM et le nœud N4M,N4P. L’amplificateur 230 reçoit les tensions VCMP,VCC,VNEG et est également relié, préférablement connecté, à la masse. L’ensemble des circuits 218,220 et 212 permet d’obtenir une amplification précise mais limite la fréquence du signal d’entrée. Ainsi, le deuxième chemin 202 est majoritairement emprunté lorsque la fréquence du signal d’entrée est supérieure à 100kHz et, à l’inverse, pour une fréquence du signal d’entrée inférieure à 100kHz, le premier chemin est majoritairement emprunté. Dans un exemple, le circuit amplificateur 102 comprend un quatrième amplificateur 228 (gm3) reliant un nœud de sortie OM,OP du circuit 102 et une sortie de l’amplificateur 226 qui est le nœud N4M,N4P. L’amplificateur 228 reçoit par exemple la tension VCC est également relié, préférablement connecté, à la masse. Le circuit 102 comprend en outre un élément capacitif de valeur C2 reliant, pour chaque voie respectivement, le nœud OM,OP et le nœud N4M,N4P. Le circuit 102 comprend en outre un élément capacitif de valeur C1 reliant, pour chaque voie respectivement, le nœud NVOMI,NVOPI et le nœud OM,OP. Le mode commun de la tension présente sur la phase 104 peut varier fortement dans le cas d’un moteur, par exemple entre 0 et 120V, et avec une variation pouvant aller jusqu’à environ 50V en dix nanosecondes. Cette variation de mode commun se retrouve également sur IP-IM, i.e. sur la tension VIP-VIM. Cependant, lors de la variation brusque de mode commun, la sortie OM-OP du circuit de la FIG. 2 varie avant de revenir à une valeur plus stable. Le temps de retour à une valeur de tension comprise dans un plage de ±0,5% de la valeur avant le changement brusque de mode commun, est supérieur à 5 µs. Ce temps de retour à la normale (« recovery time », en anglais) est relativement long de par la limitation de la vitesse du à l’échantillonnage mis en oeuvre par le circuit 212. Il est nécessaire d’abaisser ce temps de retour par exemple pour se rapprocher d’un temps de l’ordre de la µs. Pour ce faire, les modes de réalisation décrits prévoient que le circuit amplificateur comprenne une unité de commande configurée pour, suite à une détection de changement de mode commun de la tension d’entrée, ouvrir le premier chemin 201 pendant une première durée. Cela permet au signal, dès la détection d’un changement dans le mode commun, de passer entièrement par le deuxième chemin pendant la durée d’ouverture du premier chemin, ce deuxième chemin étant plus rapide que le premier chemin. Le temps de retour est ainsi diminué. Dans un mode de réalisation le décalage en tension à l’entrée de l’amplificateur 226 est mémorisé pendant l’ouverture du premier chemin. Cela permet d’améliorer encore la rapidité du temps de retour. La FIG. 3 représente schématiquement des circuits du système de la FIG. 1 selon un mode de réalisation. Plus particulièrement, la FIG. 3 représente un exemple du circuit 113 et d’un autre circuit amplificateur 300. Dans l’exemple représenté, le circuit 113 est similaire à celui de la FIG. 2 sauf qu’un signal ayant la fréquence FOSC de l’oscillateur 225 est rendu disponible pour le circuit 113. Dans l’exemple représenté, le circuit 300 est similaire à circuit 102 de la FIG. 2 sauf que le circuit 300 comprend une unité de commande 321 (LOGIC), un détecteur 310 de variation de front montant et/ou descendant du mode commun de la tension INP-INM, et un amplificateur à gain unitaire 320 (AZ BUF). Le détecteur 310 est relié, préférablement connecté, à une entrée de l’unité de commande 321. L’unité de commande 321 est reliée, préférablement connectée, à l’amplificateur à gain unitaire 320, au filtre 212 et au circuit 220. Lorsque le circuit 310 détecte un front montant ou descendant sur le mode commun de la tension INP-INM c’est-à-dire lorsqu’un front montant ou descendant est détecté sur les deux bornes INP et INM en même temps, un signal EDGE_DET change d’état. L’unité de commande 321, en fonction de l’état de ce signal EDGE_DET, et à partir du signal FOSC et/ou d’un signal d’horloge CLK issu du générateur de signaux d’horloge 227, génère et modifie l’état de signaux AZ, MASKON, NOTCH, NOTCHB, CHOP, et CHOPB. Les signaux AZ et MASKON commandent l’amplificateur à gain unitaire 320, les signaux NOTCH et NOTCHB commandent le filtre 212 et les signaux CHOP et CHOPB commandent les circuits de mise en forme 218 et 220. Le signal CHOPB est le signal inverse du signal CHOP, et le signal NOTCHB est le signal inverse du signal NOTCH. Suite à une détection de changement de mode commun de la tension d’entrée par le détecteur 310, le signal EDGE_DET change d’état et l’unité de commande 321, en réaction, ouvre le premier chemin 201, c’est-à-dire ouvre soit le circuit 220 et/ou le filtre 212 pendant une première durée. Pour ce faire, durant cette première durée, autrement appelée durée de masquage, les signaux NOTCH et/ou CHOP -et respectivement les signaux CHOPB et NOTCHB- sont suspendus. En réaction à la détection de changement de mode commun de la tension d’entrée par le détecteur 310, l’unité de commande 321 peut également modifier, pendant la première durée (qui est par exemple de quelques microsecondes), l’état des signaux AZ et MASKON de sorte que la sortie de l’amplificateur à gain unitaire 320 soit connectée au nœud NVOMI,NVOPI. L’amplificateur à gain unitaire 320 mémorise, ou recopie, ainsi sur le nœud capacitif NVOMI,NVOPI le décalage en tension du deuxième étage amplificateur 216, au moment de l’ouverture du premier chemin, pour ensuite le forcer, ou l’appliquer, sur le nœud NVOMI,NVOPI pendant la première durée. Cela permet de diminuer le temps de retour lors d’une variation du mode commun de la tension d’entrée en repartant du décalage en tension présent avant l’ouverture du premier chemin. La FIG. 4 représente schématiquement des circuits de la FIG. 3 . Plus particulièrement, la FIG. 4 représente les circuits 212, 220 et 320 du circuit 300. Dans l’exemple représenté, le circuit 220 comprend : - un interrupteur 401 commandé par le signal CHOP et reliant la voie recevant le potentiel VOM au nœud NVOMI ; - un interrupteur 403 commandé par le signal CHOPB et reliant la voie recevant le potentiel VOM au nœud NVOPI ; - un interrupteur 402 commandé par le signal CHOP et reliant la voie recevant le potentiel VOP au nœud NVOPI ; et - un interrupteur 408 commandé par le signal CHOPB et reliant la voie recevant le potentiel VOP au nœud NVOMI. Dans l’exemple de la FIG. 4 , le circuit 212 comprend : - une capacité 420 reliant un nœud N1CN à un nœud N1CP, une capacité 421 reliant un nœud N2CN à un nœud N2CP, et une capacité 426 reliant les deux voies du nœud NVOMF,NVOPF ; - un interrupteur 409 commandé par le signal NOTCH et reliant le nœud NVOMI au nœud N1CN ; - un interrupteur 416 commandé par le signal NOTCHB et reliant le nœud NVOMF au nœud N1CN ; - un interrupteur 411 commandé par le signal NOTCHB et reliant le nœud NVOMI au nœud N2CN ; - un interrupteur 413 commandé par le signal NOTCH et reliant le nœud NVOMF au nœud N2CN ; - un interrupteur 407 commandé par le signal NOTCH et reliant le nœud NVOPI au nœud N1CP ; - un interrupteur 414 commandé par le signal NOTCHB et reliant le nœud NVOPF au nœud N1CP ; - un interrupteur 405 commandé par le signal NOTCHB et reliant le nœud NVOPI au nœud N2CP ; - un interrupteur 412 commandé par le signal NOTCH et reliant le nœud NVOPF au nœud N2CP. Dans l’exemple de la FIG. 4 , le circuit 320 comprend deux étages amplificateur à gain unitaire 450 et 460 agissant chacun sur une voie du premier chemin. Un interrupteur 440 commandé par le signal MASKON relie l’étage amplificateur à gain unitaire 450 au nœud NVOPI. L’étage amplificateur à gain unitaire 450 est en outre relié, préférablement connecté, au nœud NVOPF. Un interrupteur 462 commandé par le signal MASKON relie l’étage amplificateur à gain unitaire 460 au nœud NVOMI. L’étage amplificateur à gain unitaire 460 est en outre relié, préférablement connecté, au nœud NVOMF. La FIG. 5 représente un chronogramme de fonctionnement des circuits de la FIG. 4 . Plus particulièrement, l’exemple de la FIG. 5 représente le mode commun INP/INM, le signal EDGE_DET, le signal MASKON, le signal CHOP et le signal NOTCH en fonction du temps. Avant un temps t1, le mode commun INP/INM est à 0V, les signaux EDGE_DET et MASKON sont à l’état bas et les signaux CHOP et NOTCH forment des signaux de type créneaux de rapport cyclique 50%, la fréquence du signal CHOP étant double par rapport à celle du signal NOTCH. Au temps t1, la tension de mode commun INP/INM varie brusquement avec un front montant de 0V à 48V. Cela entraîne un pulse sur le signal EDGE_DET qui entraîne le passage à un niveau haut du signal MASKON et la mise à un niveau bas des signaux CHOP et NOTCH jusqu’à un temps t2. Au temps t2, le signal MASKON repasse à un niveau bas et les oscillations des signaux CHOP et NOTCH reprennent. A un temps t3, postérieur au temps t2, le mode commun INP/INM repasse brusquement avec un front descendant à 0V ce qui entraîne la génération d’un pulse sur le signal EDGE_DET et en conséquence la mise à l’état haut du signal MASKON et la mise à un niveau bas des signaux CHOP et NOTCH jusqu’à un temps t4. Au temps t2, le signal MASKON repasse à un niveau bas et les oscillations des signaux CHOP et NOTCH reprennent. Le signal AZ n’est pas représenté dans la FIG. 5 mais il a la même fréquence que le signal NOTCH sauf qu’il n’est pas suspendu pendant le temps de masquage où le signal NOTCH est suspendu. La FIG. 6 représente un circuit de la FIG. 3 selon un mode de réalisation. Plus particulièrement, la FIG. 6 représente des fonctions du circuit 321 pour la génération des signaux NOTCH, NOTCHB, CHOP, CHOPB, et AZ. Le circuit 321 comprend un premier circuit avec une bascule 617 (FF, Flip Flop en anglais), par exemple de type D, recevant sur une entrée d’horloge CK le signal FOSC. Une sortie Q de cette bascule 617 est reliée à une entrée d’horloge CK d’une autre bascule de type 619. L’entrée de donnée D de la bascule 619 est reliée à la sortie inverse QB d’une bascule supplémentaire 618 de type D. L’entrée d’horloge CK de la bascule 618 est reliée à l’entrée D de donnée ainsi qu’à la sortie inverse QB de la bascule 617. L’entrée de donnée D de la bascule 618 est reliée à la sortie Q de la bascule 619 et à une entrée de donnée D d’une bascule 620 de type LD. L’état du signal sur la sortie Q de cette bascule 620 est l’état du signal CHOP. Une entrée GN de la bascule 620 est configurée pour recevoir un signal HOLDON2, qui lorsqu’il est à l’état haut par exemple, suspend et conserve l’état de sortie Q quel que soit l’état du signal sur l’entrée D. En d’autres termes, le signal HOLDON2, en fonction de son état, active ou désactive le circuit 220. La sortie inverse QB de la bascule 619 est reliée à l’entrée de donnée D d’une bascule 623 de type LD. L’état du signal sur la sortie Q de cette bascule 623 est l’état du signal CHOPB. Une entrée GN de la bascule 623 est configurée pour recevoir le signal HOLDON2. Une sortie Q de la bascule 618 est reliée à une entrée d’une porte logique 625 de type ET dont une autre entrée est configurée pour recevoir un signal HOLDOFF qui en fonction de son état active ou désactive le circuit 212. Une sortie de la porte logique 625 est reliée à l’entrée d’horloge CK d’une bascule de type D dont l’entrée de donnée D est rebouclée sur sa sortie inverse QB. L’état du signal NOTCH se retrouve sur la sortie Q de cette bascule 626 et l’état du signal NOTCHB se retrouve sur la sortie inverse QB de cette bascule 626. Le circuit 321 comprend un deuxième circuit comprenant une bascule 627 de type D dont l’entrée de donnée D est reliée à sa sortie inverse QB et dont l’entrée d’horloge est configurée pour recevoir le signal CLK. L’état du signal en sortie sur la sortie Q de cette bascule 627 est l’état du signal AZ. Les bascules 617,618,619,626 et 627 sont configurées pour recevoir un signal de réinitialisation RSTB. Le circuit 321 comprend un troisième circuit comprenant une porte logique 613 de type ET configurée pour recevoir en entrée l’état du signal CLK et l’état d’un signal CNTON. La sortie de cette porte logique 614 est reliée à l’entrée d’horloge CK d’une bascule 614 de type D dont l’entrée de donnée D est rebouclée sur sa sortie inverse QB. Le signal sur la sortie Q de la bascule 614 est appelé A0 et le signal sur la sortie inverse QB est appelé A0B. Le troisième circuit comprend en outre deux autres bascules 615 et 616 similaires à la bascule 614. L’entrée d’horloge de la bascule 615 étant reliée à la sortie Q de la bascule 614 et l’entrée d’horloge CK de la bascule 616 étant reliée à la sortie de la bascule 615. Le signal sur la sortie Q de la bascule 615 est appelé A1 et le signal sur la sortie inverse QB de cette bascule est appelé A1B. Le signal sur la sortie Q de la bascule 616 est appelé A2 et le signal sur la sortie inverse QB de cette bascule est appelé A2B. Les bascules 614,615 et 616 sont configurées pour recevoir un signal de réinitialisation RSTCNTB. Le circuit 321 comprend un quatrième circuit comprenant des portes logiques 636 et 637 configurées chacune pour réaliser une fonction de type ET à partir respectivement des signaux A2, A1, A0B et A2, A1B, A0. Les sorties respectives des portes logiques 636 and 637 sont reliées aux entrées d’une porte logique 638 configurée pour réaliser une fonction logique de type OU à partir des sorties des portes logiques 636 et 637. La sortie CNTONB de la porte logique 638 est reliée à un inverseur 628 dont la sortie donne le signal CNTON. La sortie de la porte logique 638 est en outre reliée à l’entrée D d’une bascule 640 de type D dont une entrée d’horloge CK est configurée pour recevoir le signal CLK inversé avec un inverseur 639. La sortie Q de cette bascule 640 donne le signal HOLDOFF et est reliée à l’entrée D d’une autre bascule 642 de type D dont l’entrée d’horloge est configurée pour recevoir le signal CLK. La sortie inverse QB de la bascule 642 donne le signal HOLDON2 et est reliée à deux inverseurs en série 631,632 pour donner le signal MASKON. Le circuit 321 comprend en outre un cinquième circuit ayant un inverseur 631 configuré pour recevoir le signal EDGE_DET et relié, préférablement connecté, à une entrée d’une porte logique 632 de type ET recevant sur une autre entrée le signal RSTB. Une sortie de la porte logique 632 est le signal RSTCNTB. La FIG. 7 représente un circuit de la FIG. 3 selon un mode de réalisation. Plus particulièrement, la FIG. 7 représente un exemple de réalisation du circuit 310 pour la détection de front montant de la tension de mode commun entre INP et INM. Dans l’exemple représenté, une capacité 720 relie le nœud INM et un nœud ND1, et une autre capacité 721 relie le nœud INM et un nœud ND2. L’exemple représenté comprend une première branche 723 ayant : une résistance 710 reliant le nœud ND1 à la masse GND ; trois diodes en série 712,717 et 719 reliant le nœud ND1 à la masse ; et une diode 708, placée en inverse par rapport aux diodes 712,717,719 qui a sa cathode reliée au nœud ND1 et son anode reliée à la masse. L’exemple représenté comprend également une deuxième branche 722 similaire à la première branche 723 mais où le nœud ND2 remplace le nœud ND1. Le nœud ND1 est relié, préférablement connecté, à un nœud de commande d’un transistor NMOS 726, et le nœud ND2 est relié, préférablement connecté, à un nœud de commande d’un transistor NMOS 724. Un nœud de conduction du transistor 724 est relié, préférablement connecté, à la masse et un nœud de conduction du transistor 726 est relié, préférablement connecté, à un nœud NTH1. Les transistors 724 et 726 ont un nœud de conduction en commun. Dans l’exemple représenté, un transistor 728 est relié, préférablement connecté, au rail de tension VCC par l’intermédiaire d’une résistance 725. Le transistor 728 a un nœud de conduction relié, préférablement connecté au nœud NTH1 et un nœud de commande relié, préférablement connecté, à un détecteur de seuil 730 (trigger en anglais), comme par exemple une bascule de Schmitt (Schmitt trigger en anglais). Le nœud de commande du transistor 728 reçoit la tension VREG. L’amplificateur 730 est également relié, préférablement connecté, en entrée au nœud NTH1 et est référencé à la masse. Une sortie de l’amplificateur 730 est le signal EDGE_DET. Lorsqu’un front montant est détecté sur INM et INP en même temps, cela crée un pulse sur le signal EDGE_DET à la sortie de l’amplificateur 730. La FIG. 8 représente un circuit de la FIG. 3 selon un mode de réalisation. Plus particulièrement, la FIG. 8 représente un exemple de réalisation du circuit 310 pour la détection de front descendant de la tension de mode commun entre INP et INM. Dans l’exemple représenté, une capacité 821 relie le nœud INM et un nœud ND3, et une autre capacité 828 relie le nœud INM et un nœud ND4. L’exemple représenté comprend une première branche 820 ayant : une résistance 810 reliant le nœud ND3 au rail de tension VCC ; trois diodes en série 812,817,819 reliant le nœud ND1 au rail de tension VCC ; et une diode 808, placée en inverse par rapport aux diodes 812,817,819 qui a sa cathode reliée au rail de tension VCC et son anode reliée au nœud ND3. L’exemple représenté comprend également une deuxième branche 822 similaire à la première branche 820 mais où le nœud ND4 remplace le nœud ND3. Le nœud ND3 est relié, préférablement connecté, à un nœud de commande d’un transistor PMOS 826, et le nœud ND4 est relié, préférablement connecté, à un nœud de commande d’un transistor PMOS 823. Un nœud de conduction du transistor 823 est relié, préférablement connecté, au rail de tension VCC et un nœud de conduction du transistor 826 est relié, préférablement connecté, à un nœud NTH2 par l’intermédiaire d’un transistor PMOS 829. Les transistors 826 et 823 ont un nœud de conduction en commun. L’exemple représenté comprend une autre branche 832 ayant : une résistance 830 reliant le nœud NTH2 à la masse; trois diodes en série 823,824,825 reliant le nœud NTH2 à la masse; et une diode 835, placée en inverse par rapport aux diodes 823,824,825 qui a sa cathode reliée au nœud NTH2 et son anode reliée à la masse. Dans l’exemple représenté, un détecteur de seuil 840, comme par exemple une bascule de Schmitt (Schmitt trigger en anglais) est relié, préférablement connecté, en entrée au nœud NTH2 et est référencé à la masse. Le détecteur de seuil 840 reçoit également la tension VREG. Une sortie de l’amplificateur 840 est le signal EDGE_DET. Lorsqu’un front descendant est détecté sur INM et INP en même temps, cela crée un pulse sur le signal EDGE_DET à la sortie de l’amplificateur 840. la FIG. 9 représente un circuit de la FIG. 3 selon un mode de réalisation. Plus particulièrement, la FIG. 9 représente un mode de réalisation du circuit 320. Dans l’exemple représenté, l’amplificateur à gain unitaire 320 comprend un étage amplificateur 930 (AVOUT) dont un nœud de sortie NVOUT est configuré pour être relié respectivement au nœud NVOMI ou NVOPI par l’intermédiaire des interrupteurs respectifs 440 ou 462. L’étage amplificateur 930 est relié, préférablement connecté, au rail de tension VREG et est référencé à la masse. L’amplificateur 320 comprend en outre un premier et un deuxième circuits amplificateurs différentiels 924,926 (AZ AV1) dont des nœuds d’entrée IM respectifs sont reliés au nœud NVOMI, respectivement NVOPI, et dont d’autres nœuds d’entrée IP respectifs sont reliés au nœud NVOMF, respectivement NVOPF. Des nœuds de sortie respectifs OM des circuits amplificateurs 924,926 sont reliés à un même nœud d’entrée NVINT de l’étage amplificateur 930 (AVOUT). Les circuits 924,926 sont reliés, préférablement connectés, au rail de tension VREG, sont référencés à la masse, et sont configurés pour recevoir l’état des signaux AZ et AZB qui est l’inverse du signal AZ. Les circuits 924 et 926 reçoivent les signaux AZ et AZB de façon inversée et sont donc utilisés tour à tour. Pendant qu’un des deux est utilisé pour délivrer la tension suiveur sur VOUT, l’autre mesure son décalage de tension d’entrée pour pouvoir le compenser ensuite. L’alternance d’utilisation entre les circuits 924 et 926, se fait à la fréquence du signal AZ. La FIG. 10 représente un circuit de la FIG. 9 selon un mode de réalisation. Plus particulièrement, la FIG. 10 représente un exemple de réalisation du circuit 930. Dans l’exemple représenté, une capacité 1024 relie le nœud NVINT au nœud NVOUT et une capacité 1030 relie le nœud NVOUT à la masse. Le nœud NVINT est également relié, préférablement connecté à un nœud de commande d’un transistor NMOS 1026 dont un nœud de conduction est relié, préférablement connecté, à la masse et un autre nœud de conduction est relié, préférablement connecté, au nœud NVOUT. Un transistor PMOS 1020, dont le nœud de commande est contrôlé par une tension VBP, relie le nœud NVOUT au rail de tension VREG. La FIG. 11 représente un circuit de la FIG. 9 selon un mode de réalisation. Plus particulièrement, la FIG. 11 représente un mode de réalisation des circuits 924,926. Dans l’exemple représenté, les nœuds IP et IM sont reliés à un nœud NC0 par l’intermédiaire respectivement d’un interrupteur 1102 commandé par le signal AZ et d’un interrupteur 1104 commandé par le signal AZB. Le rail de tension VREG est relié à la masse par deux transistors PMOS 1110,1128 et deux transistors NMOS 1124,1122 reliés en série. Les transistors 1128 et 1124 ont un nœud de conduction en commun nommé NC6. Un transistor PMOS 1112, dont le nœud de commande est configuré pour recevoir la tension VBP, relie le rail de tension VREG à un nœud NC3. Un transistor PMOS 1114 et un transistor NMOS 1120 en série relient le nœud NC3 à la masse. Un transistor PMOS 1116 et un transistor NMOS 1118 en série relient également le nœud NC3 et la masse. Le nœud de commande du transistor 1116 est configuré pour recevoir le signal présent sur IP et le nœud de commande du transistor 1114 est configuré pour être relié, préférablement connecté, au nœud NC0. Le nœud de commande du transistor 1122 est relié, préférablement connecté, au nœud de commande du transistor 1120. Le rail de tension VREG est en outre relié à la masse par deux transistors PMOS 1132,1130 et deux transistors NMOS 1134,1136 en série. Le nœud de commande du transistor 1136 est relié, préférablement connecté, au nœud de commande du transistor 1118 ; le nœud de commande du transistor 1134 est relié, préférablement connecté, au nœud de commande du transistor 1124 ; le nœud de commande du transistor 1130 est relié, préférablement connecté, au nœud de commande du transistor 1128 ; et le nœud de commande du transistor 1132 est relié, préférablement connecté, au nœud de commande du transistor 1110. Le nœud de conduction NC2, commun aux transistors 1130 et 1134, est relié, préférablement connecté, à un nœud NC1 qui est le nœud de commande du transistor 1132. Le nœud de conduction NC5, commun aux transistors 1120 et 1114, est relié, préférablement connecté, au nœud de commande du transistor 1122. Le nœud de conduction NC4, commun aux transistors 1118 et 1116, est relié, préférablement connecté, au nœud de commande du transistor 1118. Un transistor PMOS 1138, commandé par le signal VPB, relie un nœud NC9 au rail de tension VREG. Un transistor PMOS 1140 relie le nœud NC5 au nœud NC9. Un transistor PMOS 1142 relie le nœud NC4 au nœud NC9. Le nœud de commande du transistor 1140 est relié au nœud NVINT par l’intermédiaire d’un interrupteur 1160 commandé par le signal AZ. Le nœud de commande du transistor 1140 est en outre relié à la masse par l’intermédiaire d’une résistance 1139 en série avec une capacité 1143. Le nœud de commande NC7 du transistor 1142 est relié à la masse par l’intermédiaire d’une résistance 1152 en série avec une capacité 1162. Le nœud de commande du transistor 1142 est en outre relié au nœud NVINT par l’intermédiaire d’un interrupteur 1150 commandé par le signal AZ en série avec un interrupteur 1154 commandé par le signal AZB. L’interrupteur 1150 est en outre relié, préférablement connecté, au nœud de conduction NC6 commun aux transistors 1124 et 1128. La FIG. 12 représente un chronogramme de fonctionnement d’un circuit de la FIG. 1 lorsqu’un circuit de la FIG. 3 est utilisé. Plus particulièrement, la FIG. 12 représente la tension de sortie OM-OP du circuit amplificateur 300 ainsi que la tension de mode commun entre INP et INM. Avant un temps t’1, la tension de mode commun INM/INP est à 0V et la tension de sortie est stable à 3,5V. A un temps t’1, tension de mode commun INM/INP passe brutalement à 48V ce qui crée une instabilité sur la tension de sortie ainsi qu’une surtension temporaire (overshoot en anglais). A un temps t’2, 1,3 µs après le temps t’1, la tension de sortie revient dans une plage de valeur comprise entre ±0,5% de la valeur avant changement de la tension de mode commun INM/INP. Le temps de retour est donc amélioré par le circuit 300 de la FIG. 3 en comparaison du temps de retour du circuit 102 de la FIG. 2 . La FIG. 13 représente schématiquement un système moteur selon un mode de réalisation. Le système comprend un circuit de commande qui alimente avec trois phases le moteur 108. Le courant qui traverse chaque phase est par exemple mesuré grâce à une résistance 106 aux bornes de laquelle est connecté le circuit 300. Le circuit de commande comprend par exemple trois branches en parallèle et reliant un rail de tension VM à la masse. Chaque branche comprend deux transistors de puissance respectivement appelés 1302,1312 ; 1304,1306 ; 1308,1310. Le nœud de conduction commun aux transistors d’une même branche est relié, préférablement connecté, à une des phases du moteur. Pour mesurer le courant dans chacune ces branches, une résistance 106 est insérée entre le transistor 1312 et la masse, et/ou entre le transistor 1306 et la masse, et/ou entre le transistor 1310 et la masse. Un circuit similaire au circuit 109 avec le circuit 300 est ensuite connecté aux bornes de chaque résistance 106. Un tel circuit de commande permet d’effectuer des mesures de courant avec précision y compris lors de changements de tension sur les différentes phases. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, même si l’amplificateur à gain unitaire 320 est associé, dans la FIG. 3 , au détecteur 310 et à l’unité 321, la personne du métier pourra envisager de ne mettre en oeuvre que le détecteur et l’unité de commande 321. De plus, même si la détection de fronts montants et descendants est décrite dans des figures 7 et 8 séparées, le détecteur 310 pourra comprendre ces deux circuits à la fois. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, pour ce qui est de l’étage amplificateur formé par les circuits 216,218,220 qui est configuré pour compenser une tension de décalage présente à son entrée, il est possible de remplacer les circuits 218 et 220 par un montage à compensation automatique du décalage de la tension d’entrée (Auto Zero, en anglais). Circuit amplificateur (300) à chemins multiples comprenant : un premier et un deuxième chemins d’amplification (201,202) d’une tension d’entrée, reliés en parallèle, le premier chemin comprenant un premier étage amplificateur (216,218,220), un deuxième étage amplificateur (226) et un filtre coupe-bande (NOTCH FILTER) entre un premier nœud (NOMF,NVOPF) relié au deuxième étage amplificateur (226) et un deuxième nœud (NVOMI,NVOPI) relié à une sortie du premier étage amplificateur (216,218,220) ; et une unité de commande (321) configurée pour, suite à une détection de changement de mode commun de la tension d’entrée et pendant une première durée, ouvrir ledit premier chemin (201) et relier le premier nœud (NVOMF,NVOPF) au deuxième nœud (NVOMI,NVOPI) avec un amplificateur à gain unitaire (320). Circuit selon la revendication 1, dans lequel le deuxième chemin (202) est emprunté lorsque des fréquences de la tension d’entrée sont supérieures à une première fréquence et dans lequel le premier chemin (201) est emprunté lorsque des fréquences de la tension d’entrée sont inférieures à cette première fréquence. Circuit selon la revendication 1 ou 2, dans lequel le premier étage amplificateur (216,218,220) est configuré pour compenser une tension de décalage présente à son entrée. Circuit selon la revendication 3, dans lequel le premier étage amplificateur (216,218,220) comprend un premier amplificateur (216) reliant, un premier circuit de mise en forme (218) configuré pour moduler une tension d’entrée du premier amplificateur (216), et un deuxième circuit de mise en forme (220), configuré pour démoduler une tension de sortie du premier amplificateur (216). Circuit selon l’une quelconque des revendications 1 à 4, dans lequel l’amplificateur à gain unitaire (320) est configuré pour mettre en oeuvre une compensation de décalage de sa tension d’entrée. Circuit selon la revendication 5, dans lequel l’amplificateur à gain unitaire (320) est configuré pour recopier le décalage de tension d’entrée du deuxième étage amplificateur (226) sur le deuxième nœud avec un décalage inférieur ou égal à 50µV pendant la première durée. Circuit selon la revendication 5 ou 6, dans lequel l’amplificateur à gain unitaire (320) comprend : un étage amplificateur (AVOUT) dont une sortie est configurée pour être reliée au deuxième nœud (NVOMI,NVOPI), un premier et un deuxième circuits amplificateurs différentiels (AZ AV1) configurés pour, chacun leur tour, mesurer et compenser leur décalage de tension respectif. Circuit selon la revendication 7, dans lequel le premier et le deuxième circuits amplificateurs différentiels (AZ AV1) ont chacun : des premières entrées (IM) respectives reliées au deuxième nœud (NVOMI,NVOPI), des deuxièmes entrées (IP) respectives reliées au premier nœud (NVOMF,NVOMP), et des sorties respectives reliées à un nœud d’entrée (NVINT) de l’étage amplificateur (AVOUT). Circuit selon l’une quelconque des revendications 1 à 8, dans lequel la détection de changement de mode commun de la tension d’entrée est mise en oeuvre par un détecteur (310) de front montant et/ou descendant du mode commun de la tension d’entrée. Circuit selon l’une quelconque des revendications 1 à 9, dans lequel le circuit amplificateur (300) comprend : un quatrième amplificateur (228) reliant un nœud de sortie (OM,OP) du circuit amplificateur (300) et une sortie du deuxième étage amplificateur (226) ; et un premier élément capacitif (C2) reliant ledit nœud de sortie (OM,OP) et ladite sortie du deuxième étage amplificateur (226). Circuit selon la revendication 10, dans lequel un deuxième élément capacitif (C1) relie le deuxième nœud (NVOMI,NVOPI) et le nœud de sortie (OM,OP) du circuit amplificateur (300). Circuit selon l’une quelconque des revendications 1 à 11, dans lequel le deuxième nœud (NVOMI,NVOPI) est relié à un troisième élément capacitif (C3). Procédé de fonctionnement d’un circuit amplificateur (300) à chemins multiples suivant l’une quelconque des revendications précédentes, le procédé comprenant, suite à une détection de changement de mode commun de la tension d’entrée et pendant une première durée, la mise en oeuvre d’une unité de commande (321) du circuit (300) pour : - ouvrir le premier chemin, et - relier le premier nœud (NVOMF,NVOPF) au deuxième nœud (NVOMI,NVOPI) avec un amplificateur à gain unitaire (320). Dispositif électronique de détermination de courant comprenant une résistance de mesure (106) et un circuit amplificateur (300) selon l’une quelconque des revendications 1 à 13, dans lequel la tension d’entrée du circuit amplificateur est prise entre deux bornes de ladite résistance (106). Système de commande d’un moteur (108) comprenant un moteur (108) et un dispositif selon la revendication 14 mis en oeuvre sur au moins une phase d’alimentation du moteur (108).