FR 3156239 A1 20250606 FR 2313460 A 20231201 Le procédé de fabrication comprend une formation de régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), et une gravure d’une tranchée (GRTR) s’étendant verticalement en profondeur dans le substrat (SUB) à travers lesdites régions d’isolation latérales (STI) et lesdites régions actives (ACT), dans lequel ladite formation des régions d’isolations latérales (STI) est configurée pour former à l’emplacement de ladite gravure de la tranchée (TR) des portions élargies des régions d’isolation latérales (STIw+) délimitant des portions amincies des régions actives (ACTw-). Dans le circuit intégré obtenu par le procédé, le fond de la tranchée a une forme présentant des variations de profondeurs (p1, p11) avec des portions basses (PTB) en regard de l’emplacement de la tranchée qui traverse les régions d’isolation latérales (STI), et des portions hautes (PTH) en regard de l’emplacement de la tranchée qui traverse les régions actives (ACT). Figure pour l’abrégé : Fig 6A Procédé de fabrication d’un circuit intégré et circuit intégré correspondant Des modes de mise en œuvre et de réalisation concernent les circuits intégrés, en particulier les circuits intégrés comportant une réalisation d’une tranchée s’étendant verticalement en profondeur dans le substrat, tels que les circuits intégrés incorporant un transistor enterré à grille verticale, par exemple des transistors d’accès de cellules mémoires non-volatiles. En effet, une technologie avantageuse de mémoire non-volatiles comporte des cellules mémoires CEL1, CEL2 munies d’un transistor d’état TE à grille flottante en série avec un transistor d’accès TA enterré à grille verticale. Les figures 1A, 1B et 1C illustrent un exemple de plan mémoire incorporant des cellules mémoires CEL1, CEL2 dans cette technologie de mémoire non-volatile. La FIG. 1 illustre la disposition des cellules mémoires dans une vue du dessus du plan mémoire (dans la partie semiconductrice, usuellement désignée « FEOL » pour « Front End Of Line » en anglais). La FIG. 1 illustre une vue en coupe dans le plan BB de la FIG. 1 , le plan BB traversant des régions de grilles des transistors d’états et la région de grille verticale en largeur. La FIG. 1 illustre une vue en coupe dans le plan CC de la FIG. 1 , traversant la région de grille verticale en longueur. Sommairement, le transistor d’état TE permet de stocker une charge représentative d’une donnée binaire dans sa grille flottante FG, et le transistor d’accès TA permet d’accéder sélectivement à la cellule mémoire CEL1, CEL2 en écriture et en lecture par exemple. En outre, pour accéder aux cellules mémoires CEL1, CEL2, la région de drain D du transistor d’état TE est typiquement connectée à une ligne de bits, tandis que la région de source du transistor d’accès TA est accédée par une région NISO implantée en profondeur dans le substrat, pouvant être appelée plan de source. Typiquement, le fond de la grille verticale TRG du transistor d’accès TA ne vient pas au contact du plan de source NISO en profondeur, et une région de source Simp (aussi appelée implant de source) est implantée dans le substrat entre le fond de la grille verticale TRG et le plan de source. L’implantation de la région de source Simp est faite depuis le fond de la tranchée qui a été gravée pour former la grille verticale TRG. L’implant de source Simp est ainsi prévu pour assurer une continuité électrique avec le plan de source NISO. Il a été remarqué par les inventeurs qu’une limitation des performances et une perte de rendement dans cette technologie de mémoire non-volatile pourrait être liée à un faible courant d’accès dans la cellule mémoire, causé par une forte résistance du transistor d’accès TA. En effet, si la tranchée comportant la grille verticale TRG a une profondeur effective p11 moins grande qu’une profondeur nominale p10, alors il est possible que la continuité électrique entre l’implant de source Simp et le plan de source NISO soit mal établie, ce qui engendre ladite augmentation de la résistance du transistor d’accès TA. Les inventeurs ont en outre établi une corrélation entre l’augmentation de la résistance du transistor d’accès TA et la profondeur de régions d’isolation latérales STI, typiquement des tranchées d’isolation peu profonde. En effet, la tranchée contenant la grille verticale est gravée notamment dans des régions d’isolation latérales STI au niveau de la surface du substrat, typiquement en oxyde de silicium, puis dans le substrat typiquement en silicium monocristallin. Or, la gravure de la tranchée est beaucoup plus rapide dans l’oxyde de silicium que dans le substrat monocristallin. En conséquence, pour un temps de gravure égal, la profondeur de la tranchée p11 sera plus petite si la profondeur de la région d’isolation latérale p21 est plus petite, et la profondeur de la tranchée p10 sera plus grande (ou à une valeur nominale) si la profondeur de la région d’isolation latérale p20 est plus grande (ou à une valeur nominale). Enfin, une profondeur p21 des régions d’isolation latérale STI plus petite qu’une profondeur nominale p20 prévue dans la conception, peut être causée par un phénomène d’arrêt de la gravure des tranchées peu profondes STI, usuellement appelé « STI etch stop » en anglais. Ce phénomène indésirable est sommairement causé par une saturation de matériau gravé (réactif) ou de produits de la réaction de gravure, dans un espace gravé trop étroit w21. Ce phénomène peut se produire avec des variations dites aléatoires dans les procédés de fabrication, notamment vis-à-vis de la position sur la plaquette semiconductrice (usuellement « wafer » en anglais), et est difficile à maitriser. Ainsi, des modes de réalisation et de mise en œuvre des aspects définis ci-après proposent de former des régions d’isolation latérales comportant des portions élargies sous la tranchée, et des portions amincies en dehors de la tranchée. En d’autres termes, il est proposé de former des régions actives avec une double largeur, les régions active comportant des portions amincies sous la tranchée, et des portions élargies en dehors de la tranchée ; étant donné que les régions d’isolation latérales délimitent les régions actives dans une région superficielle du substrat semiconducteur. On notera en particulier que les solutions proposées dans les modes de réalisation et de mise en œuvre définis ci-après ne prévoient avantageusement pas de modifier la réaction chimique en œuvre dans la gravure des tranchées d’isolation peu profondes STI, qui serait coûteux et difficile à mettre en pratique dans des procédé existant ; ni de modifier globalement la largeur nominale w20 des régions d’isolation latérale, qui affecterait globalement les performances des régions actives ; ni d’augmenter le temps de la gravure de la tranchée, qui engendrerait aussi un impact sur d’autres formations de dispositifs utilisant la même étape de gravure du transistor enterré à grille verticale. Ainsi, selon un aspect, il est proposé un procédé de fabrication d’un circuit intégré, comprenant une formation de régions d’isolation latérales, par exemple des tranchées d’isolation peu profondes, délimitant des régions actives dans un substrat semiconducteur, et une gravure d’une tranchée s’étendant verticalement en profondeur dans le substrat à travers lesdites régions d’isolation latérales et lesdites régions actives. La formation des régions d’isolations latérales est configurée pour former, à l’emplacement de ladite gravure de la tranchée, des portions élargies des régions d’isolation latérales délimitant des portions amincies des régions actives. En conséquence de cet agencement particulier de portions élargies des régions d’isolation latérales délimitant des portions amincies des régions actives à l’emplacement de ladite gravure de la tranchée, le fond de la tranchée aura une forme présentant des variations de profondeurs avec des portions basses en regard des régions d’isolation latérales ainsi gravées, et des portions hautes en regard des régions actives ainsi gravées. Les portions basses atteignent une profondeur suffisante pour assurer la continuité électrique entre l’implant de source et le plan de source. Ainsi, la mise en œuvre du procédé selon cet aspect dans le cadre d’une fabrication d’une mémoire ayant un transistor d’accès enterré à grille verticale dans la tranchée permet d’améliorer les performances et le rendement de la mémoire, en particulier en réduisant la résistance du transistor d’accès. Selon un mode de mise en œuvre, ladite formation des régions d’isolations latérales délimite les régions actives s’étendant en longueur dans une première direction tandis que ladite tranchée s’étend en longueur dans une deuxième direction perpendiculaire à la première direction, lesdites portions élargies et amincies étant plus grande et respectivement plus petites en largeur dans la deuxième direction à l’emplacement de la gravure de la tranchée, qu’en dehors de l’emplacement de la gravure de la tranchée. Selon un mode de mise en œuvre, la formation des régions d’isolation latérales comprend une réalisation d’un volume de matériau diélectrique, par exemple de l’oxyde de silicium, dans le substrat, tandis que les régions actives du substrat sont réalisées un matériau semiconducteur monocristallin, par exemple en silicium ; la dynamique de la gravure de la tranchée étant plus rapide dans le matériau diélectrique que dans le matériau semiconducteur monocristallin. Selon un mode de mise en œuvre, on forme dans ladite tranchée gravée en profondeur dans le substrat une grille d’un transistor d’accès enterré à grille verticale, et on forme un empilement d’une grille flottante et d’une grille de commande d’un transistor d’état recouvrant au moins en partie lesdites régions actives au voisinage de la tranchée. Selon un autre aspect, il est également proposé un circuit intégré comprenant des régions d’isolation latérales délimitant des régions actives dans un substrat semiconducteur, et un composant agencé dans une tranchée s’étendant verticalement en profondeur dans le substrat à travers lesdites régions d’isolation latérales et lesdites régions actives. Le fond de la tranchée a une forme présentant des variations de profondeurs avec des portions basses en regard de l’emplacement de la tranchée qui traverse les régions d’isolation latérales, et des portions hautes en regard de l’emplacement de la tranchée qui traverse les régions actives. Par exemple, les variations de profondeurs ont une amplitude supérieure à 50 nm. Selon un mode de réalisation, les régions d’isolations latérales délimitent les régions actives s’étendant en longueur dans une première direction, tandis que ladite tranchée s’étend en longueur dans une deuxième direction perpendiculaire à la première direction, les variations de profondeur dans le fond de la tranchée présentant des alternances successives dans le sens de la deuxième direction. Selon un mode de réalisation, lesdites portions basses sont situées dans des plans dirigés par la direction verticale et la première direction et traversant les régions d’isolation latérales, et lesdites portions hautes sont situées dans des plans dirigés par la direction verticale et la première direction et traversant les régions actives. Selon un mode de réalisation, le circuit intégré comporte un transistor d’accès enterré à grille verticale, la grille verticale étant le composant agencée dans ladite tranchée, et un transistor d’état comportant un empilement d’une grille flottante et d’une grille de commande recouvrant au moins en partie lesdites régions actives au voisinage de la tranchée. Selon un mode de réalisation, le fond de la tranchée a une allure, dans la deuxième direction, sensiblement hypo-trochoïdale, c’est-à-dire de trochoïde raccourcie. Selon un autre aspect, il est également proposé un dispositif semiconducteur, comprenant des régions d’isolation latérales délimitant des régions actives dans un substrat semiconducteur, dans lequel des portions élargies des régions d’isolation latérales délimitent des portions amincies des régions actives. Le dispositif semi-conducteur selon cet aspect correspond par exemple au circuit intégré en cours de fabrication dans le procédé défini ci-avant, avant la gravure de ladite tranchée. Ainsi, selon un mode de réalisation, le dispositif semiconducteur est apte à être façonné par une gravure d’une tranchée telle que définie ci-avant ; c’est-à-dire notamment une tranchée s’étendant verticalement en profondeur dans le substrat à travers lesdites régions d’isolation latérales et lesdites régions actives, à l’emplacement des portions élargies des régions d’isolation latérales délimitant des portions amincies des régions actives. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels, les figures : FIG. 1 ; FIG. 1 ; FIG. 1 précédemment décrites, illustrent un exemple de technologie de mémoire non-volatile ; FIG. 2 ; FIG. 2 ; FIG. 2 ; FIG. 2 ; FIG. 3 ; FIG. 3 ; FIG. 3 ; FIG. 3 ; FIG. 4 ; FIG. 4 ; FIG. 4 ; FIG. 4 ; FIG. 5 ; FIG. 5 ; FIG. 5 ; FIG. 5 ; FIG. 6 ; FIG. 6 ; FIG. 6 ; FIG. 6 illustrent des modes de mise en œuvre et réalisation de l’invention. Les figures 2A, 2B, 2C et 2D illustrent le résultat d’une étape de formation de régions d’isolation latérales STI dans substrat semiconducteur SUB d’un procédé de fabrication de circuit intégré, plus particulièrement dans un plan mémoire du circuit intégré, destiné à comporter des cellules-mémoires. On définit un repère orthogonal XYZ commun aux figures 2A-2D, ainsi qu’aux figures 3A-3D, 4A-4D, 5A-5D, 6A-6D décrites ci-après. La première direction X et la deuxième direction Y sont situées dans le plan de la face avant FA (voir ci-après), et la troisième direction Z est verticale. La FIG. 2 illustre une vue du dessus de la face avant FA du substrat SUB (voir ci-après). La FIG. 2 illustre une vue en coupe dans le plan BB de la FIG. 2 . Le plan BB dirigé par la première direction X et la direction verticale Z, et est positionné dans la longueur de la région active ACT (voir ci-après). La FIG. 2 illustre une vue en coupe dans le plan CC de la FIG. 2 . Le plan CC est dirigé par la deuxième direction Y et la direction verticale Z, et est positionné à travers les portions élargies des régions d’isolation latérales STIw+ et les portions amincies des régions actives ACTw- (voir ci-après). La FIG. 2 illustre une vue en coupe dans le plan DD de la FIG. 2 . Le plan DD est dirigé par la deuxième direction Y et la direction verticale Z, et est positionné à travers des régions d’isolation latérales STI ayant une largeur nominale STIw et des régions actives ACT ayant une largeur nominale ACTw (voir ci-après). La face avant FA du substrat SUB est la face à partir de laquelle sont réalisés les dispositifs de la partie semiconductrice, usuellement désignée « FEOL » pour « Front End Of Line » en anglais. Avant ou après la formation des régions d’isolation latérale STI, une région NISO implantée en profondeur dans le substrat semiconducteur SUB a été formée. La région implantée en profondeur NISO, d’un type de dopant opposé au type de dopants du substrat SUB, pourra offrir la fonction de plan de source de cellules mémoires. Conventionnellement, quasiment aucune autre étape n’est mise en œuvre antérieurement à la formation des régions d’isolation latérale STI. Les régions d’isolation latérales STI sont formées dans une région superficielle du substrat semiconducteur SUB à partir de la face avant FA, c’est-à-dire une région peu profonde, par exemple de sensiblement 250 nm ou entre 150 nm et 350 nm. Les régions d’isolation latérales STI sont obtenues par une technique de tranchées d’isolation peu profondes, c’est-à-dire qu’elles sont obtenues par une gravure de tranchées peu profondes (sensiblement 200 nm à 250 nm) ouvertes dans la région superficielle du substrat SUB, et par un remplissage des tranchées avec un matériau diélectrique, typiquement de l’oxyde de silicium. Les régions d’isolation latérales STI délimitent des régions actives ACT du substrat, qui s’étendent en longueur dans la première direction X. L’étape de formation des régions d’isolations latérales STI est configurée pour former des portions élargies des régions d’isolation latérales STIw+ délimitant des portions amincies des régions actives ACTw-. Les portions élargies des régions d’isolation latérales STIw+ délimitant des portions amincies des régions actives ACTw- sont positionnées à l’emplacement de la gravure ultérieure GRTR d’une tranchée s’étendant verticalement en profondeur dans le substrat SUB (figures 3A-3D). Autre part, c’est-à-dire en dehors de l’emplacement de la gravure ultérieure GRTR, les régions d’isolation latérale STI de cette partie du substrat semiconducteur ont une largeur nominale STIw de manière à définir des régions actives ACT ayant une largeur nominale ACTw . Ainsi, les portions élargies STIw+ des régions d’isolation latérales STI sont plus grande (en largeur) dans la deuxième direction Y que la largeur nominale STIw ; et respectivement les portions amincies ACTw- des régions actives ACT sont plus petites (en largeur) dans la deuxième direction Y que la largeur nominale ACTw. Les figures 3A, 3B, 3C et 3D illustrent le plan mémoire pendant le début d’une étape de gravure GRTR de tranchée s’étendant en profondeur dans le substrat SUB. La FIG. 3 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 3 illustre une vue en coupe dans le plan BB de la FIG. 3 (identique au plan BB de la FIG. 2 ). La FIG. 3 illustre une vue en coupe dans le plan CC de la FIG. 3 (identique au plan CC de la FIG. 2 ). La FIG. 3 illustre une vue en coupe dans le plan DD de la FIG. 3 (identique au plan DD de la FIG. 2 ). La gravure GRTR de la tranchée TR est positionnée de manière à s’étendre en longueur dans la deuxième direction Y et à traverser perpendiculairement à sa longueur, une succession de largeurs de régions d’isolation latérales STI et de régions actives ACT. Ainsi, la gravure de la tranchée GRTR traverser verticalement lesdites portions élargies STIw+ des régions d’isolation latérales STI et lesdites portions amincies ACTw- des régions actives ACT. La technique de gravure GRTR de la tranchée TR est typiquement une gravure sèche du type à ions réactifs, usuellement « RIE » pour « Reactive Ion Etching ». Ce type de gravure présente de façon conventionnelle une dynamique rapide dans le matériau diélectrique des régions d’isolation latérales STI, typiquement de l’oxyde de silicium, que dans le matériau semiconducteur des régions actives ACT, typiquement en silicium monocristallin. En conséquence, au moment où la gravure GRTR atteint le fond des tranchées d’isolation peu profondes STI, les parties situées en regard de la position des régions d’isolation peu profondes STI sont plus profondément gravée que les parties situées en regard de la position des régions actives ACT. Ainsi, le fond de la tranchée TR en cours de gravure a une forme présentant des variations de profondeurs avec des portions basses à l’emplacement de la tranchée traversant des régions d’isolation latérales STI, et des portions hautes à l’emplacement de la tranchée traversant des régions actives ACT. Les figures 4A, 4B, 4C et 4D illustrent le plan mémoire à l’issue de l’étape de gravure GRTR de la tranchée TR s’étendant en profondeur dans le substrat SUB. La FIG. 4 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 4 illustre une vue en coupe dans le plan BB de la FIG. 4 (identique au plan BB des figures 2A et 3A). La FIG. 4 illustre une vue en coupe dans le plan CC de la FIG. 4 (identique au plan CC des figures 2A et 3A). La FIG. 4 illustre une vue en coupe dans le plan DD de la FIG. 4 (identique au plan DD des figures 2A et 3A). Entre l’état de la gravure GRTR illustrée dans les figures 3A-3D et la fin de la gravure, seul le matériau semiconducteur du substrat est gravé, c’est-à-dire le silicium monocristallin. Ainsi, la forme du fond de la tranchée ne change sensiblement plus jusqu’à la fin de la gravure GRTR, seule la profondeur p1, p11 augmenter. Ainsi, le fond de la tranchée TR ainsi obtenue a une forme présentant des variations de profondeurs avec des portions basses PTB, à la profondeur p1, en regard des anciennes régions d’isolation latérales STI avant gravure ; et des portions hautes PTH, à la profondeur p11, en regard des anciennes régions actives ACT avant gravure. Par ailleurs, une région de source Simp, aussi appelée implant de source Simp, est implantée dans le substrat SUB, depuis le fond de la tranchée TR, entre le fond de la tranchée TR et le plan de source NISO. L’implant de source Simp est ainsi prévu pour assurer une continuité électrique avec le plan de source NISO. Les figures 5A, 5B, 5C et 5D illustrent le plan mémoire à l’issue d’une formation d’une structure de grille TRG dans la tranchée TR s’étendant en profondeur dans le substrat SUB. La FIG. 5 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 5 illustre une vue en coupe dans le plan BB de la FIG. 5 (identique au plan BB des figures 2A, 3A, 4A). La FIG. 5 illustre une vue en coupe dans le plan CC de la FIG. 5 (identique au plan CC des figures 2A, 3A, 4A). La FIG. 5 illustre une vue en coupe dans le plan DD de la FIG. 5 (identique au plan DD des figures 2A, 3A, 4A). D’une part, on a formé une couche diélectrique de grille sur le fond et les flancs de la tranchée TR ainsi ouverte dans le substrat semiconducteur SUB, typiquement par oxydation. D’autre part, on a formé une région conductrice de grille dans le volume de la tranchée, typiquement par un dépôt de silicium polycristallin à l’excès débordant par-dessus la face avant FA, et une étape d’aplanissement chimio-mécanique jusqu’à la face avant FA. La structure de grille TRG ainsi agencé dans la tranchée TR comporte l’enveloppe diélectrique de grille sur les flancs et le fond de la tranchée, et la région conductrice de grille dans le volume délimité par l’enveloppe et la face avant FA. On a ainsi formé dans la tranché TR, une région de source Simp, NISO, et la structure de grille verticale TRG, d’un transistor d’accès enterré TA, pour des cellules mémoire du plan mémoire. Les figures 6A, 6B, 6C et 6D illustrent le plan mémoire à l’issue d’étapes finalisant la formation de cellules-mémoires CEL1, CEL2, en particulier de formation de transistors d’états TE. La FIG. 6 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 6 illustre une vue en coupe dans le plan BB de la FIG. 6 . Le plan BB est identique au plan BB des figures 2A, 3A, 4A, 5A et travers les régions de grilles CG, FG des transistors d’états TE en longueur et la région de grille verticale TRG en largeur. La FIG. 6 illustre une vue en coupe dans le plan CC de la FIG. 6 . Le plan CC est identique au plan CC des figures 2A, 3A, 4A, 5A et traverse la région de grille verticale en longueur. La FIG. 6 illustre une vue en coupe dans le plan DD de la FIG. 6 . Le plan DD est identique au plan DD des figures 2A, 3A, 4A, 5A et traverse les régions de grilles des transistors d’états en largeur. Les étapes achevant la formation des cellules-mémoires CEL1, CEL2, comprennent la formation de transistors d’états TE comportant une grille flottante FG surmontée d’une grille de commande CG. Les régions de conductions du transistor d’état TE sont implantées dans les régions actives ACT. La région de drain D est connectée à une ligne de bit respective BL1, BL2, tandis que la région de source (non représentée) du transistor d’état TE est aussi la région de drain du transistor d’accès TA, et fait la connexion en série entre le transistor d’état TE et le transistor d’accès TA. Les lignes de bits BL1, BL2 sont par exemple formées dans un niveau de métal s’étendant au-dessus du plan mémoire dans la première direction X. Les grilles de commandes CG peuvent être réalisées de manière à s’étendre dans la deuxième direction Y, pouvant former des lignes de grille de commande utilisées pour accéder sélectivement aux cellules mémoires, appartenant à même groupe appelé rangée. Le transistor d’accès TA est lui aussi réalisé de manière à s’étendre dans la deuxième direction Y, et peut former une ligne de mots utilisée pour accéder sélectivement aux cellules mémoires, appartenant à même groupe appelé mot mémoire. Les grilles flottantes FG sont formées de manière à recouvrir les régions actives ACT de largeur nominal ACTw, propres à chaque cellule mémoire CEL1, CEL2, de part et d’autre de grille verticale TRG dans le sens de la première direction X. En particulier, l’interface entre chaque grille flottante FG et la région active ACT sous-jacente est prévue pour mettre en œuvre des injections de charges par « effet tunnel » à travers une couche d’oxyde tunnel, typiquement par effet Fowler-Nordheim et/ou par injection de porteur chauds issus d’ionisations par impacts. La fiabilité et la performance en matière de cyclages des cellules mémoires CEL1, CEL2 sont notamment déterminées par la largeur de l’interface d’injection par effet tunnel, c’est-à-dire par la largeur nominal ACTw des régions active ACT. Plus la largeur nominal ACTw des régions active ACT est grande, plus la fiabilité des cellules mémoires est grande. Ainsi, on pourra prévoir de former les régions actives ACT élargies en regard des grilles flottantes FG, c’est-à-dire avec une largeur ACTw (appelée ici largeur nominale) plus grande que les largueurs nominales classiques de régions actives. En effet, on peut à la fois améliorer la fiabilité des cellules mémoires CEL1, CEL2, en élargissant les régions actives ACT en regard des zones d’injection tunnel ; sans pour autant engendrer le problème relatif à la résistance du transistor d’accès TA, du fait que les régions actives ACT comportent des portions amincies ACTw- à l’emplacement de la gravure de la tranchée TR du transistor d’accès TA. En pratique, un compromis entre l’augmentation de la largeur nominal ACTw et la diminution de la largeur des portions amincies ACTw- sera trouvé, en fonction des possibilités de conception et de dessins. Par ailleurs, du point de vue du dispositif final obtenu par le procédé décrit précédemment en relation avec les figures 2A-D à 6A-D, le fond de la tranchée TR contenant la grille verticale TRG, a une forme présentant des variations de profondeurs avec des portions basses PTB à une profondeur p1, et des portions hautes HTB à une profondeur p11. Les variations de profondeurs p1-P11 ont par exemple une amplitude supérieure à 50 nm. Les portions basses PTB se situent à l’emplacement de la tranchée TR qui traverse des régions d’isolation latérales STI, c’est-à-dire à l’intersection entre la tranchée TR (s’étendant dans la deuxième direction Y) et les régions d’isolation latérale STI (s’étendant dans la première direction X). Les portions hautes PTH se situent à l’emplacement de la tranchée TR qui traverse des régions actives ACT, c’est-à-dire à l’intersection entre la tranchée TR (s’étendent dans la deuxième direction Y) et les régions actives ACT (s’étendant dans la première direction X). En d’autres termes, on peut aussi définir cette structure géométriquement en ce que les portions basses PTB sont situées dans des plans XZ_STI dirigés par la direction verticale Z et la première direction X et à une position traversant les régions d’isolation latérales STI (dans la longueur X) ; et en ce que les portions hautes PTH sont situées dans des plans XZ_ACT dirigés par la direction verticale Z et la première direction X et traversant les régions actives ACT. Dans la vue en coupe du plan CC, c’est-à-dire le long de la deuxième direction Y, la forme du fond de la tranchée a une allure sensiblement hypo-trochoïdale, c’est-à-dire de trochoïde raccourcie. Une trochoïde est une courbe obtenue en traçant le mouvement décrit par un point lié à un disque roulant sans glisser sur une droite, une trochoïde dans laquelle le point décrivant la courbe est situé sur la circonférence du disque est appelée cycloïde, le point décrivant une trochoïde raccourcie étant situé entre le centre du centre et la circonférence du cercle (sur le rayon du disque). En résumé, il a été décrit une mémoire non-volatile comportant une double largeur de régions actives, avec une largeur ACTw plus large dans les zones d’injection tunnel, et une largeur ACTw- plus étroite à l’endroit de la tranchée TR du transistor d’accès TA. Cette configuration améliore grandement le compromis entre les performances de cyclage et la problématique de l’arrêt de gravure des tranchées d’isolation peu profondes STI ; avec une amélioration de l’uniformité de la profondeur des tranchées d’isolation peu profondes STI ; sans perte de densité du dessin (« pitch density » en anglais) ; sans recours à une modification du procédé de fabrication des tranchées d’isolation peu profondes STI ; et compatible avec une réduction d’échelle d’une potentielle évolution technologique. Procédé de fabrication d’un circuit intégré, comprenant une formation de régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), et une gravure d’une tranchée (GRTR) s’étendant verticalement en profondeur dans le substrat (SUB) à travers lesdites régions d’isolation latérales (STI) et lesdites régions actives (ACT), dans lequel ladite formation des régions d’isolations latérales (STI) est configurée pour former à l’emplacement de ladite gravure de la tranchée (TR) des portions élargies des régions d’isolation latérales (STIw+) délimitant des portions amincies des régions actives (ACTw-). Procédé selon la revendication 1, dans lequel ladite formation des régions d’isolations latérales (STI) délimite les régions actives s’étendant en longueur dans une première direction (X), tandis que ladite tranchée (TR) s’étend en longueur dans une deuxième direction (Y) perpendiculaire à la première direction (X), lesdites portions élargies (STIw+) et amincies (ACTw-) étant plus grande et respectivement plus petites en largeur dans la deuxième direction (Y) à l’emplacement de la gravure de la tranchée (TR), qu’en dehors de l’emplacement de la gravure de la tranchée. Procédé selon l’une des revendications 1 à 2, dans lequel la formation des régions d’isolation latérales (STI) comprend une réalisation d’un volume de matériau diélectrique dans le substrat (SUB), tandis que les régions actives (ACT) du substrat sont réalisées un matériau semiconducteur monocristallin ; la dynamique de la gravure (GRTR) de la tranchée étant plus rapide dans le matériau diélectrique que dans le matériau semiconducteur monocristallin. Procédé selon l’une des revendications 1 à 3, dans lequel on forme dans ladite tranchée (TR) gravée en profondeur dans le substrat une grille d’un transistor d’accès (TA) enterré à grille verticale (TRG), et on forme un empilement d’une grille flottante (FG) et d’une grille de commande (CG) d’un transistor d’état (TE) recouvrant au moins en partie lesdites régions actives (ACT) au voisinage de la tranchée. Circuit intégré comprenant des régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), et un composant agencé dans une tranchée (TR) s’étendant verticalement en profondeur dans le substrat (SUB) à travers lesdites régions d’isolation latérales (STI) et lesdites régions actives (ACT), dans lequel le fond de la tranchée a une forme présentant des variations de profondeurs (p1, p11) avec des portions basses (PTB) en regard de l’emplacement de la tranchée qui traverse les régions d’isolation latérales (STI), et des portions hautes (PTH) en regard de l’emplacement de la tranchée qui traverse les régions actives (ACT). Circuit intégré selon la revendication 5, dans lequel les variations de profondeurs (p1, p11) ont une amplitude supérieure à 50 nm. Circuit intégré selon l’une des revendications 5 ou 6, dans lequel les régions d’isolations latérales (STI) délimitent les régions actives s’étendant en longueur dans une première direction (X), tandis que ladite tranchée (TR) s’étend en longueur dans une deuxième direction (Y) perpendiculaire à la première direction (X), les variations de profondeur dans le fond de la tranchée présentant des alternances successives dans le sens de la deuxième direction (Y). Circuit intégré selon la revendication 7, dans lequel lesdites portions basses (PTB) sont situées dans des plans (XZ_STI) dirigés par la direction verticale (Z) et la première direction (X) et traversant les régions d’isolation latérales (STI), et lesdites portions hautes (PTH) sont situées dans des plans (XZ_ACT) dirigés par la direction verticale (Z) et la première direction (X) et traversant les régions actives (ACT). Circuit intégré selon l’une des revendications 5 à 8, comportant un transistor d’accès (TA) enterré à grille verticale (GV), la grille verticale (TRG) étant le composant agencée dans ladite tranchée (TR) un transistor d’état (TE) comportant un empilement d’une grille flottante (FG) et d’une grille de commande (CG) recouvrant au moins en partie lesdites régions actives (ACT) au voisinage de la tranchée (TR). Circuit intégré selon l’une des revendications 5 à 9, dans lequel le fond de la tranchée (TR) a une allure sensiblement hypo-trochoïdale. Dispositif semiconducteur, comprenant des régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), dans lequel des portions élargies des régions d’isolation latérales (STIw+) délimitent des portions amincies des régions actives (ACTw-). Dispositif semiconducteur selon la revendication 11, apte à être façonné par une gravure d’une tranchée (GRTR) telle que définie dans l’une des revendications 1 à 4.