FR 3161063 A1 20251010 FR 2403640 A 20240409 Un dispositif MOS (100) comprend, dans un substrat (100) dopé DP (N ou P), une capacité MOS (130, 139) présentant un puits (131) et une grille (132), et une diode de protection de grille (110) comprenant une zone de diffusion (112) dopée DP et adaptée à être connectée à la grille, et d’un corps ou puits (111) dopé d’un autre type DI de dopage. La diode (110) est améliorée en ce que son puits (111) est distinct de celui de la capacité MOS. Par ailleurs, un premier anneau (160) dopé DP est placé entre la diode (110) et la capacité MOS (130, 139), et un deuxième anneau (170) dopé DI est placé entre la première barrière et la capacité MOS. La diode améliorée permet une utilisation de la grille (132) de la capacité MOS (130, 139) selon les deux polarisations directe et inverse, sans surconsommation électrique. Figure pour l’abrégé : Figure 7 DIODE UNIVERSELLE DE PROTECTION DE GRILLE Des modes de réalisation et de mise en œuvre concernent le domaine des composants semi-conducteurs et plus particulièrement celui des diodes de protection de grille. CONTEXTE TECHNIQUE Les grilles sont présentes dans des composants semi-conducteurs métal-oxyde (MOS) intégrant une capacité MOS, tels un condensateur MOS ou un transistor MOS. La fabrication de ces composants MOS et plus généralement des circuits à semi-conducteur métal-oxyde (MOS) fait intervenir des procédés plasma, notamment pour le dépôt et la gravure de couches, par exemple les couches d’une partie d’interconnexion de circuit intégré, situées au-dessus du substrat et usuellement désignées sous l’acronyme anglosaxon « BEOL » pour « Back-End Of Line ». Ces procédés sont cependant à l’origine de dommages résultant des charges du plasma bombardant les lignes métalliques de la partie d’interconnexion de circuit intégré. En effet, lorsque ces lignes métalliques sont connectées à une structure de grille d’une capacité MOS, les charges sont collectées au niveau de la structure de grille ; un champ électrique élevé se développe à travers la grille et le substrat susceptible de dégrader l’oxyde de grille. Il est connu de réduire les dommages de charge de plasma par l’utilisation d’une diode de protection de grille, dont deux exemples sont illustrés en FIG. 1 pour des transistors NMOS et PMOS. La diode de protection de grille 10 est intégrée au même substrat 20 que le transistor MOS à protéger 30, à proximité immédiate de celui-ci, et partage le même corps ou puits (« well ») 11 dopé N ou P. La grille 31 du transistor MOS est reliée à l’autre côté de la diode 12, lequel présente donc le même dopage P ou N que la grille. De la sorte, entre la grille et le substrat, la diode a, quelle que soit sa polarisation, une impédance plus faible que le transistor MOS. Ainsi, la diode, passante, permet d’éliminer, vers le substrat, les charges accumulées au niveau de la grille polarisée en accumulation. En revanche, la diode devient bloquante lorsque le transistor MOS est polarisé en inversion (au niveau de sa grille), ce qui est le cas d’une utilisation normale d’un transistor MOSFET (FET pour « field-effect transistor » signifiant « transistor à effet de champ »). Une telle diode de protection de grille n’est cependant pas satisfaisante pour certaines applications, telles que la simple utilisation d’un condensateur MOS par nature symétrique, mais également une utilisation de type « interrupteur de puissance » d’un transistor MOSFET, où la grille du transistor MOS peut être utilisée selon la polarisation en inversion et la polarisation en accumulation. En effet, en polarisation en accumulation, la diode de protection de grille se trouve en polarisation directe (donc passante) et un courant de fuite circule au travers de la diode, induisant une consommation de courant inutile et dans certains cas des problèmes de fonctionnalité de l’application. Il existe par conséquent le besoin d’une diode de protection de grille améliorée qui permette une utilisation de la grille du composant MOS selon les deux polarisations, sans surconsommation électrique. RESUME Selon un aspect, il est proposé un dispositif à semi-conducteur métal-oxyde (MOS) dans un substrat de semi-conducteur d’un premier type de dopage, le dispositif MOS comprenant : une capacité MOS présentant un puits et une grille, et une diode de protection de grille comprenant une première région dopée du premier type de dopage et adaptée à être connectée à la grille de la capacité MOS, la diode de protection de grille comprenant une deuxième région distincte du puits de la capacité MOS et dopée d’un second type de dopage différent du premier type de dopage. Cette deuxième région forme donc le puits de la diode de protection de grille. On entend par « distincte » le fait que les régions concernées sont séparées par une région non dopée (par exemple une tranchée isolée STI pour « shallow trench isolation » ou « isolation par tranchées peu profondes ») ou dopée différemment. En dissociant les puits de la capacité MOS à protéger et de la diode de protection de grille, cette dernière présente deux jonctions P-N – et donc deux diodes en série – en sens inverse ou tête bêche dans le schéma électrique : celle de la diode, et la jonction opposée entre la deuxième région et le substrat. Du fait de leurs polarisations inverses (l’une des deux diodes en série étant passante, l’autre bloquante), seul un faible courant de fuite peut circuler, limité par la diode bloquante, quelle que soit la polarisation appliquée à la grille. Ce faible courant permet l’élimination des charges de plasma accumulées lors de la fabrication du circuit MOS, tout en évitant un fort courant de fuite lors de l’utilisation du composant MOS dans l’une ou l’autre des polarisations de grille. Aussi, le dispositif MOS ainsi conçu est protégé. Les deux jonctions P-N en sens opposés permettent de s’affranchir des contraintes de polarisations relatives de la diode de protection de grille et de la capacité MOS. Il est dès lors possible d’utiliser le même type de diode de protection de grille pour protéger des composants MOS quelle que soit la polarisation de leur grille, contrairement aux diodes de protection connues. Une telle diode de protection de grille présente ainsi un caractère « universel ». Aussi, dans un mode de réalisation avantageux, le puits de la capacité MOS est dopé du premier type de dopage, opposé à celui du puits de la diode de protection de grille comme il est de tradition. En outre, il est aussi possible de protéger simultanément, avec la même diode universelle de protection de grille, plusieurs composants MOS dont les grilles sont mises au même potentiel, peu important la polarisation appliquée. Par ailleurs, aucune nouvelle jonction n’étant créée – seuls les puits de la capacité MOS et de la diode de protection de grille devant être séparés –, la complexité de conception de cette diode de protection de grille n’est pas modifiée. Il est ainsi également proposé un circuit intégré à semi-conducteur métal-oxyde (MOS) comprenant un dispositif MOS tel que défini ci-dessus. Selon un second aspect, il est proposé un procédé de fabrication d’un dispositif à semi-conducteur métal-oxyde (MOS) protégé, le procédé comprenant : la formation, dans un substrat de semi-conducteur d’un premier type de dopage, d’une capacité MOS présentant un puits et une grille, et la formation, dans le substrat de semi-conducteur, d’une diode de protection de grille comprenant une première région dopée du premier type de dopage et adaptée à être connectée à la grille de la capacité MOS, et d’une deuxième région distincte du puits de la capacité MOS et dopée d’un second type de dopage différent du premier type de dopage. Le procédé présente les mêmes avantages que ceux du dispositif précité. Des caractéristiques facultatives de modes de réalisation sont définies dans les revendications annexées. Certaines de ces caractéristiques sont expliquées ci-dessous en référence à un dispositif, tandis qu’elles peuvent être transposées en caractéristiques de procédé. Dans un mode de réalisation, la deuxième région de la diode de protection de grille est flottante, c’est-à-dire qu’elle n’est pas polarisée, ni à la tension d’alimentation VDD, ni à la masse. Cette disposition permet d’éviter un court-circuitage de la deuxième jonction, et par voie de conséquence d’éviter tout courant de fuite. Dans un autre mode de réalisation, le dispositif MOS comprend, en outre, une première barrière dopée du premier type de dopage entre la diode de protection de grille et la capacité MOS, et une deuxième barrière dopée du second type de dopage entre la première barrière et la capacité MOS. De la sorte, la diode de protection de grille et la capacité MOS sont éloignées, contribuant à réduire les risques de formation d’un thyristor parasite (ou « latchup ») dû à la structure PNPN formée de la diode de protection et du puits de la capacité MOS. Selon une caractéristique particulière, les première et deuxième barrières forment des anneaux autour de la diode de protection de grille. Une protection omnidirectionnelle contre les risques de chemin parasite est ainsi obtenue, facilitant le design d’intégration de la diode universelle de protection de grille dans un circuit intégré. Les première et deuxième barrières sont de préférence polarisées l’une à la masse, l’autre à une tension d’alimentation. La deuxième barrière impose ainsi une région polarisée stable, dans le substrat, entre la diode de protection de grille et la capacité MOS. Cette polarisation stable intermédiaire contribue activement à une réduction des risques de formation d’un thyristor parasite PNPN. Selon une caractéristique particulière, la première barrière est polarisée comme le substrat, c’est-à-dire mise au même potentiel. Selon une caractéristique correspondante, la deuxième barrière est polarisée à l’autre potentiel parmi la masse et une tension d’alimentation. Comme illustré par la suite, les première et deuxième barrières peuvent être séparées par une région non dopée, typiquement une tranchée isolée STI. Dans un mode de réalisation représentant une application préférée, la capacité MOS forme partie d’un transistor MOS à effet de champ (MOSFET). Il s’agit donc de la capacité MOS formée par la grille du transistor et son substrat, et créant le canal de conduction du transistor. Dans un mode de réalisation, des transistors de type différents d’un même circuit peuvent être protégés par des diodes universelles de protection de grille. Aussi, dans le circuit intégré évoqué plus haut, la capacité MOS du premier dispositif MOS peut former partie d’un transistor NMOS, et le circuit peut comprendre un deuxième dispositif MOS tel que défini plus haut, partageant le même substrat que le premier dispositif MOS, la capacité MOS du deuxième dispositif MOS formant partie d’un transistor PMOS. Dans un mode de réalisation particulier, chacun des premier et deuxième dispositifs MOS comprend un premier anneau autour de la diode de protection de grille correspondante et dopé du premier type de dopage, et comprend un deuxième anneau autour du premier anneau et dopé du second type de dopage. BREVE DESCRIPTION DES FIGURES D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : FIG. 1 ; FIG. 2 ; FIG. 3 ; FIG. 4 ; FIG. 5 ; FIG. 6 ; FIG. 7 ; et FIG. 8 illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention. Par souci de clarté, de mêmes éléments sont désignés par de mêmes références dans les différentes figures. Par ailleurs, les diverses figures ne sont pas tracées à l'échelle, comme cela est habituel dans la représentation des circuits intégrés. DESCRIPTION DETAILLEE La FIG. 2 illustre, en coupe, un dispositif à semi-conducteur 100 formé d’un transistor de type N (NMOS) 130 protégé par une diode universelle de protection de grille 110. La FIG. 3 illustre, en coupe, un dispositif à semi-conducteur 100 formé d’un transistor de type P (PMOS) 130 protégé par la même diode universelle de protection de grille 110. Ces dispositifs peuvent faire chacun partie d’un circuit intégré non représenté ici pour des raisons de clarté, voire faire partie du même circuit intégré. Bien que les dispositifs illustrés présentent des transistors protégés par une diode de protection de grille, tout autre composant MOS doté d’une capacité MOS entre une grille et un corps ou « puits » (ou « well ») peut être utilisé avec la diode universelle de protection de grille décrite par la suite. C’est le cas notamment d’un condensateur MOS dont la zone de diffusion (portant la grille) peut être indifféremment du même type de dopage ou du type contraire que son puits, ce qui n’est pas le cas pour un transistor MOS qui requiert des types de dopage contraires entre la grille et le puits. De façon classique, dans un substrat semiconducteur 120, par exemple un substrat de silicium faiblement dopé, des tranchées d’isolement 140 entourent des zones actives où sont formées un transistor 130 et une diode universelle de protection de grille 110. Les tranchées d’isolement 140 sont par exemple des tranchées étroites et peu profondes, par exemple remplies d’oxyde de silicium, communément désignées par l’acronyme anglo-saxon STI (pour « shallow trench isolation »). Pour former le transistor 130, une zone active est dopée dans une première région selon un type de dopage (P pour un transistor NMOS et N pour un transistor PMOS) pour former le puits ou « well » 131 du transistor, cette première région 131 est recouverte d’un isolant de grille (non représenté, typiquement du dioxyde de silicium SiO 2 ) et d’une grille 132 métallique ou en silicium polycristallin dopé de l’autre type de dopage (N pour un transistor NMOS et P pour un transistor PMOS). La grille 132 et le puits 131 présentent donc des dopages contraires. La structure grille-isolant-puits forme ainsi une capacité MOS, référencée 139. Des deuxième et troisième régions de la zone active non recouvertes par la grille 132 sont dopées de l’autre type de dopage (N pour un transistor NMOS et P pour un transistor PMOS) pour former la source 133 et le drain 134 du transistor 130. La diode universelle de protection de grille 110 peut être formée dans la zone active adjacente à celle du transistor 130 à protéger, ou, comme illustré par exemple en FIG. 7 ou en FIG. 8 , dans une zone active plus éloignée. Elle présente une première région 112 dopée, en surface de la zone active et une deuxième région 111 de dopage contraire, en profondeur de la zone active, de sorte à former une jonction PN. Pour former la diode universelle de protection de grille 110, la zone active est dopée en profondeur dans la deuxième région selon le type de dopage opposé à celui du substrat 130, pour former le corps ou puits (well) 111 de la diode 110. Sur les figures, le substrat 130 est dopé P. Aussi, le corps 111 de la diode 110 est dopé N. Le dopage est réalisé de sorte que le puits 111 de la diode 110 soit distinct du puits 131 du transistor 130. Cette séparation physique des zones peut notamment résulter de l’espacement entre les zones actives respectives, dû à la tranchée ou aux tranchées d’isolement 140. Sur les figures, les portions les plus superficielles des puits 111, 131 sont séparés par au moins une tranchée d’isolement 140, alors que les portions les plus profondes des puits 111, 131 sont simplement séparées par au moins une partie du substrat 120. Dans un mode de réalisation, les entièretés des puits 111, 131 dans leurs profondeurs sont séparées par au moins une tranchée d’isolement 140. La zone active est également dopée en surface dans la première région selon le même type de dopage que celui du substrat 130, pour former la zone de diffusion 112 de la diode 110. Sur les figures, la zone de diffusion 112 de la diode 110 est dopée P, comme le substrat 120. La grille 132 du transistor 130 est connectée électriquement à la zone de diffusion 112 de la diode 110. Les figures illustrent une ligne métallique 150 qui prend typiquement la forme d’une piste métallique dans l’une quelconque des couches d’une partie d’interconnexion de circuit intégré BEOL, située au-dessus du substrat. Dans la structure de diode de protection de grille 110 proposée, la jonction zone de diffusion 112-puits 111 (ici PN) définit une jonction opposée à la jonction puits 111-substrat 120 (ici NP). Comme illustré en FIG. 4 , le schéma électrique résultant est celui de deux diodes en série qui sont tête-bêche. Le puits 111 est mis à un potentiel flottant afin de ne pas créer de courant de fuite. Cela est rendu possible par la séparation physique des puits 111 et puits 131 (qui lui sera polarisé lors des opérations du transistor 130). La diode de protection de grille 110 est dite flottante. Ainsi, un courant, même faible (de l’ordre de quelques centaines de nA ou quelques µA), de décharge de grille peut s’instaurer entre la grille 132 et le substrat 120 via les deux jonctions de la diode de protection de grille 110, de sorte à éliminer les charges de plasma accumulées au niveau de la grille 132 vers le substrat 120. En effet, de façon usuelle, le substrat 120 est polarisé via un contact électrique sur sa face inférieure (non illustrée). Typiquement, le substrat 120 de type P est mis à la masse GND. Le substrat 120 est aussi polarisé à la masse GND par la face supérieure grâce aux diverses connections de puits de type P eux-mêmes polarisés à GND. En opération, les régions du transistor 130 sont polarisées, typiquement la source 133 et le puits 131 de type P ( FIG. 2 ) sont reliés à la masse GND (NMOS de la FIG. 2 ) ou sont polarisés à une tension d’alimentation VDD (PMOS de la FIG. 3 ), alors que le drain 134 est polarisé de façon contraire, à la tension d’alimentation VDD (NMOS de la FIG. 2 ) ou à la masse GND (PMOS de la FIG. 3 ). Lorsque la grille 131 du transistor 130 est polarisée, quelle que soit la polarisation, en accumulation ou en inversion, l’une des deux diodes de la FIG. 4 devient bloquante. Ainsi, un très faible courant fuit par la diode de protection de grille 110. C’est pourquoi la même diode de protection de grille 110 peut être utilisée pour des transistors (ou plus généralement des capacités) NMOS et PMOS comme cela est représenté sur la FIG. 2 et la FIG. 3 . Si ces figures illustrent un substrat 120 de type P, des considérations similaires peuvent être faites dans le cas d’un substrat 120 de type N, qui est usuellement polarisé à la tension d’alimentation VDD via un contact électrique située sur sa face inférieure (non illustrée). La seule contrainte est celle de réaliser une structure de diode 110 NPN au lieu de la structure PNP de ces figures. Pour cela, les dopages de la zone de diffusion 112 et du puits 111 de la diode 110 sont inversés. La FIG. 5 illustre le schéma électrique résultant, avec toujours deux diodes en série qui sont tête-bêche, mais dans l’ordre inverse. La FIG. 6 illustre, à l’aide d’un ordinogramme, des étapes pour la fabrication d’un dispositif à semi-conducteur 100. Le procédé débute à l’étape S1 référencée 600 par l’obtention d’un substrat 120 dopé principal de type DP – soit N, soit P. On note DI, le dopage inverse – soit P, soit N respectivement. A l’étape S2 référencée 610, des tranchées d’isolement 140 sont formées dans le substrat 120, créant des zones actives entre chaque paire de tranchées. Par exemple, un motif de tranchées est gravé dans le substrat 120, dans lesquels sont déposés un ou plusieurs matériaux diélectriques (tels que le dioxyde de silicium SiO 2 ). L'excès de diélectrique peut être supprimé à l'aide de techniques appropriées, telles la planarisation chimico-mécanique. Un transistor MOS 130 ou tout composant MOS doté d’une capacité MOS 139 (NMOS ou PMOS) est formé dans l’une des zones actives, à l’étape S3 référencée 620. Pour ce faire, le puits 131 et les source 133 et drain 134 peuvent être formés par implantation ionique. L’isolant de grille et la grille 132 sont ensuite déposés successivement sur la surface supérieure du puits 131 par des techniques classiques. Les électrodes classiques de source, drain et substrat pour permettre leur polarisation sont également créées. La diode de protection de grille 110 est formée dans une autre des zones actives, à l’étape S4 référencée 630. A nouveau, une technique d’implantation ionique peut être utilisée pour former le puits 111 en profondeur et la zone de diffusion 112 en surface. Dans le cadre de la diode universelle de protection de grille 110, le puits 111 est dopé DI alors que la zone de diffusion 112 est dopée DP. De plus, le puits 111 est formé séparé du puits 131 du transistor 130 de l’autre zone active. Une électrode superficielle au contact de la zone de diffusion 112 peut également être déposée. Bien entendu, selon les techniques utilisées pour former transistor 130, diode 110 et tranchées 140, l’ordre des étapes 610-630 peut être différent. L’étape S5 référencée 640 consiste ensuite à connecter électriquement la diode de protection de grille 110 au transistor 130 à protéger, typiquement en connectant la grille 131 à l’électrode de la zone de diffusion 112. L’objectif de la diode de protection de grille 110 étant de décharger la grille 131 lors des procédés plasma utilisés pour former la partie d’interconnexion de circuit intégré BEOL, la connexion électrique grille 131-zone de diffusion 121 est de préférence réalisée lors de la première couche métallique (ou d’une des toutes premières couches) de la partie d’interconnexion de circuit intégré. Ces étapes de la FIG. 6 peuvent s’inscrire dans un procédé plus général de fabrication d’un circuit intégré à semi-conducteur. Une même diode universelle de protection de grille 110 peut ainsi être connectée électriquement (via sa zone de diffusion 112) à deux ou plus composants MOS d’un circuit intégré, dotés chacun d’une capacité MOS 139, dès lors que leurs grilles sont polarisées au même potentiel. Ces composants peuvent d’ailleurs être de types (PMOS ou NMOS) différents. La FIG. 7 illustre, en coupe, un dispositif à semi-conducteur 100 selon des modes de réalisation. Dans ces modes de réalisation, des barrières de semi-conducteur sont disposées entre la diode de protection de grille 110 et le composant MOS 130 à protéger, ici un transistor PMOS. Dans l’exemple de la FIG. 7 , la configuration de la FIG. 3 est reprise. Une première barrière 160 dopée comme le substrat 120 (P dans l’exemple) est disposée dans le substrat 120 entre la diode de protection de grille 110 et la capacité MOS 139, et une deuxième barrière 170 présentant un dopage inverse (N dans l’exemple) est disposée dans le substrat 120 entre la première barrière 160 et la capacité MOS 139. Ces barrières 160, 170 présentent une profondeur semblable à celle de la diode de protection de grille 110 et du composant MOS 130, et présentent une largeur de l’ordre du µm (micromètre). Dans la figure, elles sont séparées par une tranchée d’isolement 140. Aussi, ces barrières 160, 170 peuvent être formées par implantation ionique dans deux zones actives délimitées par des tranchées d’isolement 140 formées à l’étape 610. Toujours dans l’exemple de la figure, la première barrière 160 est positionnée dans la zone active immédiatement adjacente à la diode de protection de grille, et la deuxième barrière 170 est positionnée dans la zone active suivante. Bien entendu, d’autres configurations peuvent être envisagées dans lesquelles un plus grand nombre de tranchées d’isolement 140 séparent la diode de protection de grille 110, la première barrière 160 et la deuxième barrière 170. Comme illustré sur la figure par les doubles références 160 et 170 de part et d’autre de la diode de protection de grille 110, les première et deuxième barrières peuvent être conçues pour former chacune un figure fermée autour de la diode de protection de grille 110. De préférence, les première et deuxième barrières forment des anneaux (en vue du dessus) autour de la diode de protection de grille. D’autres formes que les anneaux, par exemple des rectangles ou carrés (en vue du dessus), peuvent être utilisées. En opération, la première barrière 160 est polarisée comme le substrat, donc à la masse dans l’exemple de la figure, alors que la deuxième barrière 170 est polarisée de façon contraire, donc à la tension d’alimentation VDD dans l’exemple de la figure, de sorte à fournir une région polarisée stable entre la diode 110 et le composant MOS 130. Une région d’espacement 180 dopée comme le substrat et polarisée comme ce dernier est également formée entre la deuxième barrière 170 et le composant MOS 130 lorsque le puits 131 de ce dernier est dopé comme la deuxième barrière 170, comme c’est le cas sur la figure. Cette région d’espacement 180 peut être formée sous une tranchée d’isolement 140 séparant la deuxième barrière 170 et le composant MOS 130 (comme sur la figure) ou être formée comme barrière additionnelle dans la zone active entre deux tranchées d’isolement 140 séparant la deuxième barrière 170 et le composant MOS 130. Les modes de réalisation décrits en lien avec la FIG. 7 s’appliquent également à la configuration de la FIG. 2 où un transistor NMOS 130 est utilisé en lieu et place d’un transistor PMOS. Dans ce cas, le puits 131 n’est pas dopé comme la deuxième barrière 170 ; la région d’espacement 180 peut être omise et le composant MOS 130 peut être placé immédiatement adjacent à la deuxième barrière 170 (via une tranchée d’isolement 140), c’est-à-dire que leurs puits peuvent se toucher. Cette configuration est illustrée par la FIG. 8 . Dans le cas où un espacement est quand même souhaité, une région d’espacement 180 peut être maintenue qui comprend alors une ou plusieurs paires de sous-régions successives de dopage inverse, afin de maintenir un dopage alternatif depuis le puits 111 de la diode de protection de grille 110 jusqu’au puits 131 du transistor NMOS 130. Les différents modes de réalisation exposés en lien avec les Figures ci-dessus s’appliquent également aux configurations mettant en œuvre un substrat de type N au lieu d’un substrat de type P. Dans ce cas, une structure de diode 110 NPN est utilisée au lieu de la structure PNP. De plus, la première barrière 160 ( FIG. 7 ou FIG. 8 ) est alors de type N reliée typiquement à la tension d’alimentation alors que la deuxième barrière 170 est de type P reliée typiquement à la masse. Dispositif (100) à semi-conducteur métal-oxyde (MOS) dans un substrat de semi-conducteur (120) d’un premier type de dopage (DP), le dispositif MOS comprenant : une capacité MOS (130, 139) présentant un puits (131) et une grille (132), et une diode de protection de grille (110) comprenant une première région (112) dopée du premier type de dopage et adaptée à être connectée à la grille de la capacité MOS, la diode de protection de grille comprenant une deuxième région (111) distincte du puits de la capacité MOS et dopée d’un second type de dopage (DI) différent du premier type de dopage. Dispositif (100) selon la revendication 1, dans lequel la deuxième région (111) de la diode de protection de grille (110) est flottante. Dispositif (100) selon la revendication 1 ou 2, comprenant, en outre, une première barrière (160) dopée du premier type de dopage (DP) entre la diode de protection de grille (110) et la capacité MOS (130, 139), et une deuxième barrière (170) dopée du second type de dopage (DI) entre la première barrière et la capacité MOS. Dispositif (100) selon la revendication 3, dans lequel les première et deuxième barrières (160, 170) forment des anneaux autour de la diode de protection de grille (110). Dispositif (100) selon la revendication 3, dans lequel les première et deuxième barrières (160, 170) sont polarisées l’une à la masse, l’autre à une tension d’alimentation. Dispositif (100) selon la revendication 3, dans lequel la première barrière (160) est polarisée comme le substrat (120), et la deuxième barrière (170) est polarisée à l’autre potentiel parmi la masse et une tension d’alimentation. Dispositif (100) selon l’une des revendications précédentes, dans lequel le puits (131) de la capacité MOS (130, 139) est dopé du premier type de dopage (DP). Dispositif (100) selon l’une des revendications précédentes, dans lequel la capacité MOS (130, 139) forme partie d’un transistor MOS à effet de champ. Circuit intégré à semi-conducteur métal-oxyde (MOS) comprenant un premier dispositif MOS (100) selon l’une quelconque des revendications 1 à 8. Circuit selon la revendication précédente, dans lequel la capacité MOS (130, 139) du premier dispositif MOS forme partie d’un transistor NMOS, le circuit comprenant un deuxième dispositif MOS (100) selon l’une quelconque des revendications 1 à 8 et partageant le même substrat que le premier dispositif MOS, la capacité MOS (130, 139) du deuxième dispositif MOS formant partie d’un transistor PMOS. Circuit selon la revendication précédente, dans lequel chacun des premier et deuxième dispositifs MOS comprend un premier anneau (160) autour de la diode de protection de grille correspondante (110) et dopé du premier type de dopage (DP), et comprend un deuxième anneau (170) autour du premier anneau (160) et dopé du second type de dopage (DI). Procédé de fabrication d’un dispositif (100) à semi-conducteur métal-oxyde (MOS) protégé, le procédé comprenant : la formation (620), dans un substrat de semi-conducteur (120) d’un premier type de dopage (DP), d’une capacité MOS (130, 139) présentant un puits (131) et une grille (132), et la formation (630), dans le substrat de semi-conducteur, d’une diode de protection de grille (110) comprenant une première région (112) dopée du premier type de dopage et adaptée à être connectée à la grille de la capacité MOS, et d’une deuxième région (111) distincte du puits de la capacité MOS et dopée d’un second type de dopage (DI) différent du premier type de dopage.