FR 3160531 A1 20250926 FR 2502173 A 20250304 Titre : Module d'émission et procédé d'envoi des signaux différentiels dans un système de bus série Le module 121 d’émission a un premier étage 121A d’émission, un deuxième étage 121B d’émission, un troisième étage 121C d’émission et un quatrième étage 121D d’émission, les premier à quatrième étages d’émission étant montés en un pont complet dans lequel les premier et quatrième étages d’émission sont montés en série et les troisième et deuxième étages d’émission sont montés en série, chaque étage d’émission a au moins deux transistors TM_CH1, TM_CHn, les premier et troisième étages d’émission ont chacun une diode D1, D2 d’inversion de polarité. Figure pour l’abrégé : Fig. 10 Module d'émission et procédé d'envoi de signaux différentiels dans un système de bus série La présente invention concerne un module d'émission et un procédé pour envoyer des signaux différentiels dans un système de bus série, dans lesquels on utilise en particulier une source de tension de Vcc = 3,3 V pour des dispositifs d'émission/réception. Etat de la technique On utilise des signaux différentiels par exemple dans des systèmes de bus CAN ou dans des systèmes de bus Ethernet suivant la norme 10-BASE-T1S pour la transmission de données sur un bus. Des appareils dans des véhicules et/ou d'autres dispositifs techniques sont raccordés au bus. Les signaux signalent en série les données qui doivent être transmises pour une communication entre les appareils en passant par le bus. Les appareils forment au bus des postes de participant, qui sont dénommés également nœuds. Chaque poste de participant a au moins un dispositif d'émission/réception, dénommé également émetteur récepteur. Pour une transmission de données par CAN, Classical CAN et CAN FD sont normalisés par exemple dans la norme internationale ISO11898-1:2015. On utilise CAN FD de nos jours souvent à un débit binaire de 2 Mbit/s et à un débit binaire d'arbitrage de 500kbit/s. Des dispositifs d'émission/réception dénommés CAN SIC permettent l'utilisant de CAN FD avec jusqu'à 8 Mbit/s. Pour des débits de données plus grands de nos jours jusqu'à 20 Mbit/s, on dispose en attendant de CAN XL. Dans tous les systèmes de bus reposant sur les CAN mentionnés, on excite sur un bus pour un signal TxD d'émission séparément un signal CAN_H de bus et idéalement en même temps un signal CAN_L de bus. A cet effet, au moins dans la première phase de communication, on excite activement un état du bus dans les signaux CAN_H, CAN_L de bus. L'autre état du bus n'est pas excité et s'établit en raison d'une résistance terminale des lignes de bus ou des brins du bus. En raison des états excités différemment, les formes des signaux CAN_H, CAN_L de bus peuvent s'écarter de la forme idéale du signal dans un système de bus réel ayant des lignes de dérivation, des adaptations défectueuses etc. cela peut conduire à des erreurs lors de l'évaluation des signaux de bus reçus par le bus. De nos jours on utilise dans des systèmes de bus CAN pour les dispositifs d'émission/réception (émetteur récepteur) une source de tension de Vcc = 5 V afin de produire les niveaux de tenson différents pour les signaux différentiels sur le bus. En vue d'abaisser les coûts, on songe à utiliser pour les dispositifs d'émission/réception une source de tension de Vcc = 3,3 V. Un abaissement de ce genre de la tension d'alimentation serait avantageux, puisque l'on utilise la tension de 3,3 V dans de nombreuses micro-unités de commande de nos jours. On pourrait en outre alimenter également de nombreux autres modules par cette tension. L'abaissement de la tension de l'alimentation de 5 V à 3,3 V n'offre l'avantage souhaité que si l'on peut continuer à utiliser des appareils déjà existants pour un bus CAN ayant une tension d'alimentation de 5 V. A cet effet des postes de participant à 5 V (nœuds à 5 V) et des postes de participant à 3 V (nœuds à 3,3 V) doivent pouvoir communiquer en un nombre quelconque en même temps sur un bus. Il faut tenir compte à cet égard que le bus CAN actuel a en raison des signaux CAN_H, CAN_L différentiels en moyenne une tension de Vcc/2, donc de 2,5 V. Cela est obtenu par le fait que chaque poste de participant au bus s'efforce par un réseau de résistance normé, au moyen d'une source de courant, de maintenir le bus plus ou moins exactement à 2,5 V. La tension de bus suit sensiblement la tension de nœud la plus basse (tension au poste de participant), en étant donc typiquement légèrement inférieure à 2,5 V. Lors de l'émission un poste de participant CAN (nœud), peut connecter exactement son dispositif d'émission/réception entre un état dominant et un état récessif. Pour l'état dominant il excite le niveau CAN_H à environ 3,5 V et le niveau CAN_L à environ 1,5 V. La différence entre le niveau CAN_H et le niveau CAN_L se trouve alors dans une plage de 2 V. Il est exigé un minimum de 1,5 V par la norme internationale ISO11898-1:2015. Le passage de l'état récessif à l'état dominant ou inversement s'effectue autant que possible symétriquement autour de la ligne virtuelle 0, qui est à Vcc/2. La somme des niveaux CAN_H et CAN_L reste autant que possible à 5 V. Un problème grave réside dans le fait de petits écarts de l'ordre du mV ont pour conséquence des émissions électromagnétiques déjà notables, qui provoquent des perturbations d'EMV (EMV = compatibilité électromagnétique) d'autres appareils électriques. Il existe donc des prescriptions d'émissions électromagnétiques admissibles au maximum, qui doivent être remplies par chaque dispositif d'émission/réception (émetteur récepteur). Mais ces exigences sur les émissions électromagnétiques représentent un très grand défi. Par rapport au CAN FD il faut dans des émetteurs récepteurs pour le CAN-SIC ou des émetteurs récepteurs pour le CAN-XL dans la phase d'arbitrage, que l'on désigne également Mode–SIC ou type de fonctionnement SIC, produire, en plus des états de manière récessive (rec) et de manière prépondérante (dom), un troisième état, l'état sic. Pour satisfaire les exigences d'émission de la norme IEC62228-3, il faut maintenir, dans des limites étroites, une tension en mode commun des lignes de bus pour les signaux CAN_H, CAN_L dans trois états d'émission, à savoir de manière récessive, de manière prépondérante, sic. La tension en mode commun se crée sur une bobine de cadencement en phase, que l'on utilise en particulier lors d'une mesure de certification pour le contrôle du respect de la norme IEC62228-3. La bobine de cadencement en phase est dénommée également Common-Mode-Choke (CMC). La bobine de cadencement en phase a pour tâche de laisser passer autant que possible sans influence les signaux différentiels (DM = differential mode) et de supprimer le plus complètement possible des signaux en mode commun (CM = common mode). Mais la bobine de cadencement en phase produit dans le fonctionnement réel à partir d'un signal différentiel sans composante Common-Mode à l'entrée un signal différentiel ayant un signal Common-Mode indésirable superposé à celui-ci à la sortie. Celui-ci est peu favorable car il est injecté du côté du bus ainsi directement dans le bus CAN et est visible pour d'autres modules CAN. Les exigences sont d'autant plus fortes dans le fonctionnement mixte, s'il y a sur le bus au moins un poste de participant ayant un dispositif d'émission/réception (émetteur récepteur), qui excite dans l'état dominant d'autres niveaux de tension pour CAN_H et CAN_L que des dispositifs d'émission/réception (émetteur récepteur) d'autres postes de participant. Les raisons en sont les suivantes. Si des paramètres de la couche physique sont modifiés, un rétablissement d'une interopérabilité entre les postes de participant est le plus souvent très coûteux. Il est donc très souhaitable qu'un bus CAN 3,3 V fonctionne exactement comme le bus CAN 5 V, sauf que les tensions sur le bus sont différentes. La couche physique correspond à la couche de transmission de bit ou couche 1 du modèle OSI connu (Open Systems Interconnection Modell). Ainsi un nœud à 3,3 V (poste de participant) doit porter pour l'état dominant sur le bus, le signal CAN_H à environ 3 V et le signal CAN_L nettement en-dessous de 1 V, afin de dépasser la différence de niveaux minium spécifiée de 1,5 V. Une particularité dans le fonctionnement mixte est qu'un nœud à 5 V met dans la phase récessive le bus sur 2,5 V, tandis qu'un nœud à 3 V vise sur le bus environ 1,65 V. Par une élévation de la tension CAN_L dans le CAN à 3,3 V en direction de 1 V, on peut élever la tension dans l'état récessif à environ 1,9 V. Mais il reste une différence d'environ 500 à 600 mV entre le nœud à 5 V et le nœud à 3,3 V. Le bus prend dans une configuration de ce genre une tension quelconque entre 1,9 V et 2,5 V et il passe constamment un courant dans les directions du nœud à 3,3 V, mais qui est dans la plage inférieure au microampère. Si alors toutefois un poste de participant (nœud) commence à émettre et passe dans l'état dominant, le poste de participant (nœud) prend le fonctionnement non de "sa" ligne zéro, mais du fonctionnement mixte. En conséquence la somme des niveaux de CAN_H et CAN_L se modifie lors de la commutation et à nouveau lors de la reconnexion. Cela entraîne d'une manière prévisible de grandes émissions EMV. Un fonctionnement mixte n'est ainsi pas possible aussi simplement. La présente invention vise donc un module d'émission et un procédé d'envoi de signaux différentiels dans un système de bus série, qui résolvent les problèmes mentionnés ci-dessus. On cherche en particulier à ce que le module d'émission et le procédé d'envoi de signaux différentiels dans un système de bus série, qui permettent la compensation de grandeurs perturbatrices, qui retentissent sur le comportement d'émission du module d'émission. On y parvient par un module d’émission pour un module d’émission de signaux différentiels dans un système de bus série comprenant un premier étage d’émission de production d’au moins un courant d’émission pour un premier signal à envoyer sur un bus du système de bus, un deuxième étage d’émission de production d’au moins un courant d’émission pour un deuxième signal à envoyer sur le bus comme signal différentiel par rapport au premier signal, un troisième étage d’émission de production d’au moins un courant d'émission pour le premier signal et un quatrième étage d’émission de production d’au moins un courant d’émission pour le deuxième signal, dans lequel les premier au quatrième étages d’émission sont montés en un pont complet dans lequel les premier et quatrième étages d’émission sont montés en série et les troisième et deuxième étages d’émission sont montés en série, dans lequel chacun des étages d’émission a au moins deux transistors de production d’au moins un courant d’émission et dans lequel les premier et troisième étages d’émission sont connectés respectivement par une diode d’inversion de polarité à une borne d’alimentation en tension du bus pour la protection vis-à-vis d’une alimentation en retour positive dans une borne pour l’alimentation en tension du bus et une alimentation en retour négative à partir d’une borne pour la masse. Le module d'émission décrit rend possible même avec une alimentation en tension de 3,3 V un fonctionnement dans un système de bus suivant la norme internationale pour CAN. Est en outre également possible un fonctionnement dans un système de bus, dans lequel il y a des postes de participant à 3,3 V et des postes de participant à 5 V et ainsi a lieu un fonctionnement mixte. Il est à cet égard assuré à peu de frais, même lors d'un fonctionnement mixte, dans un système de bus CAN que les valeurs limites exigées pour l'émission d'un dispositif d'émission/réception puissent être observées même pour CAN XL. Le module d'émission satisfait en particulier la norme IEC62228-3, qui fixe des valeurs limites à respecter pour les états de bus dom, sic et rec. C'est ainsi par exemple que le module d'émission décrit précédemment peut dans l'état sic adapter l'impédance entre les lignes de bus pour les signaux CAN_H et CAN_L très bien à l'impédance caractéristique ou à l'impédance de la ligne de bus utilisée. Pour l'impédance Zw de la ligne de bus utilisée on a à cet égard Zw = 100 Ohm ou Zw = 120 Ohm. Le module d’émission diminue ainsi des réflexions et autorise donc le fonctionnement dans le système de bus à des débits binaires plus grands. Le module d'émission décrit permet par une répartition de ses quatre étages d'émission en n parties une opération de commutation étagée dans le temps et commandée et peut représenter en particulier les niveaux 3V-CAN exigés. Une mise en circuit suivant une fonction d'erreur gaussienne peut ainsi être réalisée. Cela rend possible un réglage d'un comportement doux lors de l'opération de mise en circuit. La variation possible de stades temporels lors de la mise en circuit empêche l'apparition d'une ligne de fréquence à bande étroite dans le spectre de fréquence de rayonnement. Il est possible en variante, de réaliser avec le module d'émission décrit une opération de connexion étagée et commandée par des pas temporels fixes et des pas de tension variés. On peut également ainsi influencer le comportement d'émission du module d'émission de manière à respecter les valeurs limites données à l'avance. En outre le module d'émission décrit peut diminuer des effets dus au comportement dissymétrique des étages d'émission, qui peuvent apparaître dans les états d'émission dom, sic, rec et faire empirer l'émission. Le module d'émission empêche un comportement inégal de composants dans les étages A, B d'émission (Effet 1) d'un pont complet, de manière à minimiser ou à empêcher dans l'état dom une variation de la tension Common-Mode par rapport à l'état rec. En outre le module d'émission peut empêcher un comportement inégal de composants dans des étages A/D et C/B d'émission du pont complet (Effet 2), de manière à minimiser ou à empêcher dans l'état sic, une variation de la tension Common-Mode par rapport à l'état rec. Cela est particulièrement avantageux, puisque ce n'est que si, à partir du niveau Common-Mode de l'état rec, le niveau Common dans l'état dom et dans l'état sic s'adaptent à ceux de l'état rec, que l'on peut obtenir un résultat d'émission suffisant, toutefois les causes qui conduisent au comportement de l'Effet 1 peuvent être autres que celles qui conduisent à l'Effet 2. L'invention est caractérisée, outre par le point mentionné ci-dessus, par les points suivants : Point 2 module d’émission suivant le point 1, dans lequel les bornes de sortie du pont complet sont prévues pour la connexion à une résistance terminale du bus. Point 3 module d’émission suivant l’un des points ci-dessus, dans lequel la diode d’inversion de polarité est une diode d’inversion de polarité connectée, qui peut être shuntée ou court-circuitée. Point 4 module d’émission suivant l’un des points ci-dessus, dans lequel le premier et le troisième étages d’émission sont connectés par la même diode d’inversion de polarité à la borne d’alimentation à tension du bus. Point 5 module d’émission suivant l’un des points ci-dessus, dans lequel la diode d’inversion de polarité est montée dans un circuit d’inversion de polarité, qui a outre un premier transistor un deuxième transistor et une résistance et dans lequel le deuxième transistor a une valeur de résistance de mise à l’état passant qui est bien plus petite que la valeur de résistance de la résistance. Point 6 module d’émission suivant le point 5, dans lequel la borne de drain du premier transistor est connecté à l’anode de la diode d’inversion de polarité, dans lequel les bornes de source du premier et du deuxième transistors sont connectées à la cathode de la diode d’inversion de polarité, dans lequel la borne de grille du premier transistor est connectée à la borne de drain du deuxième transistor et est par l’intermédiaire de la résistance connecté à la borne pour la masse et, dans lequel la borne de grille du deuxième transistor est connectée à la borne pour l’alimentation en tension du bus. Point 7 module d’émission suivant le point 5 ou 6, dans lequel une section de borne de grille à borne de source du premier transistor a un filtre de protection vis-à-vis des perturbations de type impulsion. Point 8 module d’émission suivant l’un des points ci-dessus, dans lequel les deuxième et quatrième étages d’émission ont chacun une diode d’inversion de polarité de protection vis-à-vis d’une alimentation en retour positive dans la borne pour l’alimentation en tension du bus et d'une alimentation en retour négative à partir d’une borne pour la masse et dans lequel la diode d’inversion de polarité du deuxième étage d’émission et du quatrième étage d’émission est une diode d’inversion de polarité du type pn, qui est un parasite d’un transistor et qui est câblée de manière fixe de manière à ce que la diode d’inversion de polarité ne puisse pas être shuntée ou court-circuitée. Point 9 module d’émission suivant l’un des points ci-dessus, dans lequel les diodes d’inversion de polarité sont conformées pour l’établissement d’une tension médiane de bue de 1,9 V environ lorsque le module d’émission fonctionne avec une alimentation en tension de 3,3 V environ. Point 10 module d’émission suivant l’un des points ci-dessus, comprenant en outre un circuit de commande pour la commande de composants pouvant être connectés des premier à quatrième étages d’émission en fonction d’un signal d’émission numérique et d’un type de fonctionnement établi pour le module d’émission. Point 11 module d’émission suivant le point 10, dans lequel le circuit de commande est conformé pour la connexion étagée et commandée d’au moins deux étages de courant des étages d’émission. Point 12 module d’émission suivant l’un des points ci-dessus, dans lequel chacun des étages d’émission a un miroir de courant composé de deux transistors de production du au moins un courant d’émission. Point 13 module d’émission suivant l’un des points 1 à 11, dans lequel chacun des étages d’émission a au moins deux étages de courant, qui sont montés en parallèle, dans lequel chacun des au moins deux étages de courant a un transistor de production du au moins un courant d’émission, dans lequel les au moins deux transistors ont des dimensions différentes et dans lequel un nombre n des au moins deux étages de courant est le même pour chacun des premier à quatrième étages d’émission, n étant un nombre naturel plus grand que 1. Point 14 module d’émission suivant l’un des points ci-dessus, dans lequel les au moins deux transistors de production du au moins un courant d’émission sont des transistors CMOS. Point 15 module d’émission suivant l’un des points ci-dessus, dans lequel les transistors CMOS du premier étage d’émission sont des transistors PMOS, dans lequel les transistors CMOS du deuxième étage d’émission sont des transistors NMOS, dans lequel les transistors CMOS du troisième étage d’émission sont des transistors PMOS et dans lequel les transistors CMOS du quatrième étage d’émission sont des transistors NMOS. L'invention a aussi pour objet un dispositif d'émission/réception pour un poste de participant pour un système de bus série comprenant un module d'émission suivant l'invention et un module de réception pour la réception de signaux du bus. L'invention a aussi pour objet un poste de participant pour un système de bus série comprenant un dispositif d'émission/réception suivant l'invention et un dispositif de commande de communication pour la commande de la communication dans le système de bus et pour la production d'un signal d'émission numérique pour la commande des premier à quatrième étages d'émission. Suivant un mode de réalisation, le poste de participant suivant l'invention, est conformé pour la communication dans un système de bus, dans lequel au moins de temps en temps un accès exclusif sans collision d'un poste de participant au bus du système de bus est assuré. L’invention vise en outre un procédé d'envoi de signaux différentiels dans un système de bus série dans lequel on effectue le procédé par un module d’émission et dans lequel le procédé a les stades, production par un premier étage d'émission, d’au moins un courant d’émission pour un premier signal à envoyer sur un bus du système de bus, production, par un deuxième étage d’émission, d’au moins un courant d’émission pour un deuxième signal qui est à envoyer sur le bus comme signal différentiel par rapport au premier signal, production, par un troisième étage d’émission, d’au moins un courant d’émission pour le premier signal et production, par un quatrième étage d’émission, d’au moins un courant d’émission pour le deuxième signal, dans lequel les premier à quatrième étages d’émission sont montés en un pont complet dans lequel les premier à quatrième étages d’émission sont montés en série et les troisième et deuxième étages d’émission sont montés en série, dans lequel chacun des étages d’émission a au moins deux transistors de production du au moins un courant d’émission et dans lequel le premier et le troisième étages d’émission sont connectés respectivement par une diode d’inversion de polarité à une borne pour l’alimentation en tension du bus pour la protection vis-à-vis d’une alimentation en retour positive dans une borne pour l’alimentation en tension du bus et l’alimentation en retour négative à partir d’une borne pour la masse. Le procédé offre les mêmes avantages que ceux mentionnés à propos du module d'émission. D'autres modes de réalisation possibles de l'invention comprennent également des combinaisons non mentionnées explicitement de caractéristiques ou des modes de réalisation décrites auparavant ou dans ce qui suit en se rapportant aux exemples de réalisation, l'homme du métier ajoutera aussi des aspects individuels comme perfectionnement ou complément à la forme de base respective de l'invention. Description des dessins L'invention sera explicitée d'une manière plus précise en se rapportant au dessin annexé et à l'aide d'exemples de réalisation. Au dessin : La FIG. 1 est un schéma bloc d'un système de bus suivant un premier exemple de réalisation ; La FIG. 2 est un diagramme illustrant la structure d'un message, qui est envoyé d'un premier poste de participant du système de bus suivant le premier exemple de réalisation ; La FIG. 3 est une courbe en fonction du temps d'un signal d'émission numérique en fonctionnement du système de bus dans le premier et/ou deuxième poste de participant, qui est connecté à au moins un premier poste de participant sur le même bus du système de bus ; La FIG. 4 est une courbe en fonction du temps de signaux CAN_H et CAN_L de bus au deuxième poste de participant suivant le premier exemple de réalisation ; La FIG. 5 est une courbe en fonction du temps d'une tension VDIFF différentielle des signaux CAN_H et CAN_L de bus au premier et au deuxième poste de participant suivant le premier exemple de réalisation ; La FIG. 6 est une courbe en fonction du temps d'un signal de réception numérique que le premier ou le deuxième poste de participant produit à partir d'un signal reçu du bus, qui repose sur le signal d'émission de la FIG. 3 ; La FIG. 7 est une courbe en fonction du temps de signaux CAN_H et CAN_L de bus, qui peuvent être produits sur le bus par le premier poste de participant suivant le premier exemple de réalisation à partir du signal d'émission de la FIG. 3 ; La FIG. 8 est un exemple d'une courbe en fonction du temps d'un signal d'émission numérique, qui doit être transformé dans une phase d'arbitrage (type de fonctionnement SIC d'un module d'émission) en des signaux CAN_H, CAN_L de bus pour un bus du système de bus de la FIG. 1 ; La FIG. 9 est la courbe en fonction du temps des signaux CAN_H, CAN_L de bus lors du changement entre un état de bus récessif et un état de bus dominant et retour à l'état de bus récessif, qui sont envoyés au bus dans la phase d'arbitrage (type de fonctionnement SIC) sur la base du signal d'émission de la FIG. 8 ; La FIG. 10 est un diagramme d'un module d'émission pour un poste de participant du système de bus suivant le premier exemple de réalisation ; La FIG. 11 est un diagramme temporel de représentation de la mise en circuit de divers étages de courant d'un étage d'émission pour un premier exemple spécial du module d'émission de la FIG. 10 ; La FIG. 12 représente un détail d'un étage d'émission pour un deuxième exemple spécial du module d'émission de la FIG. 10 ; La FIG. 13 est un schéma d'un module d'émission pour un poste de participant du système de bus suivant un deuxième exemple de réalisation ; La FIG. 14 est un schéma d’un module d’émission pour un poste de participant du système de bus suivant un troisième exemple de réalisation ; et La FIG. 15 est un schéma d’un module d’émission pour un poste de participant du système de bus suivant un quatrième exemple de réalisation. Dans les figures des éléments semblables ou ayant une même fonction sont, sauf indication contraire, munis des mêmes repères. Description des exemples de réalisation La FIG. 1 représente un système 1 de bus, qui peut être par exemple au moins par endroit, un système de bus CAN, un système de bus CAN-FD, etc. Le système 1 de bus peut trouver application dans un véhicule, en particulier dans un véhicule automobile, un avion, etc., ou dans un hôpital, etc. A la FIG. 1 le système 1 de bus a une pluralité de postes 10, 20, 30 de participant, qui sont connectés respectivement à un bus 40 ou à une ligne de bus par un premier brin 41 de bus et par un deuxième brin 42 de bus. Les brins 41, 42 de bus peuvent être dénommés dans un système de bus CAN également CANH et CANL pour conduire des signaux CAN_H, CAN_L sur le bus 40. Par le bus 40 on peut transmettre des messages 45, 46, 47 sous la forme de signaux entre les divers postes 10, 20, 30 de participant. Les postes 10, 20, 30 de participant sont par exemple des appareils de commande ou des dispositifs d'affichage d'un véhicule automobile. Comme représenté à la FIG. 1 , les postes 10, 30 de participant ont chacun un dispositif 11 de commande de communication et un dispositif 12 d'émission/réception. Le dispositif 12 d'émission/réception a un module 121 d'émission et un module 122 de réception. Le poste 10 de participant utilise une tension d'alimentation de 3,3 V, au minimum de 3,0 V. Au moins l'un des postes 20, 30 de participant utilise une tension d'alimentation de 5 V. A titre d'illustration les exemples suivants montrent un exemple d'un réseau ou d'un système 1 de bus, dans lequel le poste 20 de participant a une tension d'alimentation de 5 V et les postes 10 et 30 de participant ont une tension d'alimentation de 3,3 V, au minimum de 3,0 V. On peut songer également à d'autres possibilités. Le poste 20 de participant a un dispositif 21 de commande de communication et un dispositif 22 d'émission/réception. Le dispositif 22 d'émission/réception a un module 221 d'émission et un module 222 de réception. Les dispositifs 12 d'émission/réception des postes 10, 30 de participant et le dispositif 22 d'émission/réception du poste 20 de participant sont connectés respectivement directement au bus 40, même si cela n'est pas représenté à la FIG. 1 . Les dispositifs 11, 21 de commande de communication servent respectivement à la commande d'une communication du poste 10, 20, 30 de participant respectif en passant par le bus 40 avec au moins un autre poste de participant parmi les postes 10, 20, 30 de participant, qui sont connectés au bus 40. Les dispositifs 11 de commande de communication établissent et lisent des premiers messages 45, 47, qui sont par exemple des messages 45, 47 CAN modifiés. A cet égard les messages 45, 47 CAN modifiés sont établis par exemple sur la base du format CAN XL. Le dispositif 12 d'émission/réception sert à émettre et à recevoir des messages 45, 47 par le bus. Le module 121 d'émission reçoit un signal TxD d'émission numérique établi par le dispositif 11 de commande de communication pour l'un des messages 45, 47 et transforme celui-ci en signaux sur le bus 40 comme décrit plus précisément en se rapportant à la FIG. 3 , à la FIG. 4 et à la FIG. 7 . Le signal TxD d'émission numérique peut être au moins de temps à autre ou par endroit un signal modulé en largeur d'impulsion. Le module 121 de réception reçoit des signaux envoyés sur le bus 40 conformément aux messages 45 à 47 et en produit un signal RxD de réception numérique, dont un exemple est représenté à la FIG. 6 . Le module 122 de réception envoie le signal RxD de réception au dispositif 11 de commande de communication. En outre le dispositif 11 de commande de communication peut être conformé éventuellement pour la production et la lecture de deuxièmes messages 46, qui sont par exemple des messages 46 CAN FD. Le dispositif 12 d'émission/réception peut être conformé en conséquence. Le dispositif 21 de commande de communication peut, comme une unité de commande CAN habituelle, être réalisé suivant ISO 11898-1:2015, c'est-à-dire comme une unité de commande CAN classique tolérant CAN FD ou une unité de commande CAN FD ou une unité de commande CAN SIC. Le dispositif 21 de commande de communication produit et lit des deuxièmes messages 46, par exemple des messages CAN FD ou des messages CAN SIC. Le dispositif 22 d'émission/réception sert à envoyer et à recevoir les messages 46 par le bus 40. Le module 221 d'émission reçoit un signal TxD d'émission numérique produit par le dispositif 21 de commande de communication et transforme celui-ci en des signaux pour un message 46 sur le bus 40 comme cela est décrit d'une manière plus précise en se rapportant à la FIG. 3 et à la FIG. 4 . Le module 222 de réception reçoit des signaux envoyés sur le bus 40 conformément aux messages 45 à 47 et en produit ainsi un signal RxD de réception numérique, dont un exemple est représenté à la FIG. 6 . Le dispositif 22 d'émission/ réception est réalisé le cas échéant comme un émetteur/récepteur CAN FD habituel ou un émetteur récepteur CAN SIC habituel. Pour l'envoi des messages 45, 46, 47 par CAN SIC ou CAN XL on prend en compte des propriétés éprouvées, qui donnent la robustesse et la facilité d'usage de CAN et de CAN FD, en particulier une structure trame à identifiant et arbitrage suivant le procédé CSMA/CR connu, comme cela sera décrit d'une manière plus précise dans ce qui suit. Par les deux postes 10, 30 de participant, on peut réaliser une formation et ensuite une transmission de messages 45, 46, 47 ayant des formats CAN différents, en particulier le format CAN FD ou le format CAN SIC ou le format CAN XL ainsi que la réception de messages 45, 46, 47 de ce genre. Cela sera décrit d'une manière plus précise dans ce qui suit pour un message 45. La FIG. 2 représente pour le message 45 une trame 450, qui est en particulier une trame CAN XL comme il est donné par le dispositif 11 de commande de communication pour le dispositif 12 d'émission/réception pour l'envoi sur le bus 40. A cet égard le dispositif 11 de commande de communication produit la trame 450 dans l'exemple de réalisation présent comme compatible avec CAN FD. En variante la trame 450 est compatible avec une norme à suivre quelconque pour CAN FD. Suivant la FIG. 2 la trame 450 pour la communication CAN sur le bus 40 est subdivisée en des phases 451, 452 de communications différentes, à savoir une phase 451 d'arbitrage (première phase de communication) et une phase 452 de données (deuxième phase de communication). La trame 450 a, après un bit SOF de début, un champ 453 d'arbitrage, un champ 454 de commande, un premier champ 455 de commutation, un champ 456 de données, un champ 457 de somme de contrôle, un deuxième champ 458 de commutation et un champ 459 de fin de trame, dans lequel il y a un marquage EOF (EOF = End of Frame). Le champ 457 de somme de contrôle, le deuxième champ 458 de commutation et le champ 459 de fin de trame forment une phase 457, 458, 459 de fin de trame de la trame 450. Dans le champ 459 de fin de trame il peut y avoir un champ de confirmation (ACK = Acknowledge), qui contient au moins un bit ACK et qui n'est pas représenté aux figures. A la différence de la trame 450 de la FIG. 2 il n'y a pas de champ 455, 458 de commutation dans une trame CAN FD, que le poste 20 de participant utilise pour le deuxième message 46. Pour toutes les versions CAN mentionnées auparavant, on fait en sorte que dans la phase 451 d'arbitrage, à l'aide d'un identifiant (ID) dans le champ 453 d'arbitrage bit par bit entre les postes 10, 20, 30 de participant, que celui des postes 10, 20, 30 de participant souhaitant envoyer le message 45, 46, 47 ayant la priorité la plus grande et donc pour le temps immédiatement suivant obtienne un accès exclusif au bus 40 du système 1 de bus pour l'envoi dans la phase 452 de données raccordées. Dans la phase 451 d'arbitrage on utilise une couche physique comme dans CAN et CAN-FD. La couche physique correspond à la couche de transmission de bit ou couche 1 du modèle OSI connu (Open Systems Interconnection Modell). Pendant la phase 451 est utilisé le procédé CSMA/CR connu, qui permet un accès simultané des postes 10, 20, 30 de participant au bus 40, sans que le message 45, 46, 47 ayant la priorité la plus grande soit perturbé. On peut ainsi ajouter au système 1 de bus d'une manière relativement simple d'autres postes 10, 20, 30 de participant de bus, ce qui est très avantageux. Le procédé CSMA/CR a pour conséquence, qu'il faut donner des états dits récessifs au bus 40, qui peuvent être écrasés par d'autres postes 10, 20, 30 de participant ayant des niveaux dominants ou des états dominants sur le bus 40. Dans l'état récessif règne sur les divers postes 10, 20, 30 de participant des relations à grande valeur ohmique, ce qui en combinaison avec les parasites de la circuiterie du bus a pour conséquence des constantes de temps assez longues. Cela entraîne une limitation du taux binaire maximum de la couche physique CAN-FD actuel à actuellement environ 2 mégabits par seconde en utilisation réelle en véhicule. A la fin de la phase 451 d'arbitrage on passe dans la phase 452 de données en CAN XL la commutation s'effectue à l'aide du premier champ 455 de commutation de la FIG. 2 . Dans la phase 452 de données, on envoie en CAN XL à côté d'une partie du premier champ 455 de commutation les données utiles de la trame 450 CAN-XL et respectivement le message 45 composé du champ 456 de données ainsi que du champ 457 de somme de contrôle et une partie du deuxième champ 458 de commutation. En CAN FD, on envoie les données utiles de la trame CAN-FD et respectivement du message 46 composé du champ 456 de données ainsi que du champ 457 de somme de contrôle. A la fin de la phase 452 de données on repasse à la phase 451 d'arbitrage. En CAN XL la commutation s'effectue à l'aide du deuxième champ 458 de commutation de la FIG. 2 . Un émetteur du message 45 ne commence une émission de bits de la phase 452 de données sur le bus 40, que si et seulement si le poste 10 de participant comme émetteur a gagné l'arbitrage et le poste 10 de participant comme émetteur a ainsi pour l'émission un accès exclusif au bus 40 du système 1 de bus. Dans le champ EOF de fin de trame est prévue une séquence de bits, qui marque la fin de la trame 450. La séquence de bits du champ (EOF) de fin sert ainsi à caractériser la fin de la trame 450. Le champ (EOF) de fin sert à envoyer à la fin de la trame 450 un nombre de 7 bits récessifs. Ensemble avec un délimiteur ACK présent éventuellement dans le champ de confirmation non représenté, on envoie à la fin de la trame 450 un nombre de 8 bits récessifs. La séquence de bits mentionnée de bits récessifs est une séquence de bits qui ne peut pas se produire à l'intérieur de la trame 450. La fin de la trame 450 peut ainsi être identifiée d'une manière sûre par les postes 10, 30 de participant. Le poste 10 de participant effectue à partir d'un instant ou d'un temps t1, commençant plus précisément avec le temps t1, pendant une durée T_M1 de temps une détection du potentiel du bus ou de la tension de bus, qui s'applique au bus 40. On effectue la détection après l'apparition d'un évènement E1. L'évènement E1 est qu'un nombre déterminé à l'avance de bits récessifs se succédant directement est apparu à la fin de la trame 450, plus précisément dans le champ (EOF) de fin. Eventuellement le poste de participant peut, à partir d'un temps t2, commençant plus précisément au temps t2, pendant une durée T_M2, effectuer une détection du potentiel du bus ou de la tension du bus, qui s'applique au bus 40. On effectue la détection après qu'un évènement E2 est apparu. L'évènement E2 est qu'à la fin de la première phase de communication (phase 451 d'arbitrage) est déterminé le poste de participant, qui a dans la deuxième phase de communication suivante (phase 452 de données) l'accès exclusif au bus 40 et ainsi peut envoyer son message. Cette détection ou ces détections ou cette mesure où ces mesures sont décrites dans ce qui suit à l'aide des figures. Après le champ (EOF) de fin, qui a 7 bits, vient dans la trame 450 une distance intermédiaire de trame (IFS - Inter Frame Space), qui n'est pas représentée à la FIG. 2 . Cette distance (IFS) intermédiaire de trame est conformée dans CAN FD conformément à l'ISO11898-1:2015. La distance intermédiaire de trame (IFS – Inter Frame Space) a au moins 3 bits. En outre les champs et bits mentionnés sont connus par ISO11898-1:2015 et ne seront donc pas décrits ici d'une manière plus précise. Les postes 10, 30 de participant utilisent ainsi dans la phase 451 d'arbitrage comme première phase de communication en partie, en particulier jusqu’au bit FDF (inclusif), un format connu de CAN/CAN-FD suivant l'ISO11898-1:2015. Il est possible cependant, par rapport à CAN ou CAN FD dans la phase 452 de données comme deuxième phase de communication, d'avoir une augmentation du taux net de transmission de données, en particulier jusqu'à au-delà de 10 mégabit par seconde. En outre une augmentation de la dimension des données utiles par trame, en particulier jusqu'à environ 2koctets ou une autre valeur quelconque, est possible. La FIG. 3 , la FIG. 5 et la FIG. 6 illustrent à titre d'exemple les signaux, qui sont produits aux postes 10, 20, 30 de participant, lorsque le système 1 de bus est en fonctionnement. La FIG. 4 illustre à titre d'exemple les signaux, qui sont envoyés des postes 20 de participant au bus 40, lorsque le système 1 de bus est en fonctionnement. Comme déjà mentionné, le poste 20 de participant utilise une tension d'alimentation de 5 V. La FIG. 7 montre les signaux de bus, que produit chacun des postes 10, 30 de participant au lieu des signaux de bus, qui sont représentés à la FIG. 4 . Comme déjà mentionné, les postes 10, 30 de participant utilisent une tension d'alimentation d'environ 3,3 V au minimum de 3,0 V. Lorsque le système 1 de bus est excité, chacun des modules 121, 221 de la FIG. 1 peut transformer un signal TxD d'émission du dispositif 11 de commande de communication, qui lui appartient, en série en des signaux CAN_H, CAN_L correspondants pour CAN ou CAN FD pour les brins 41, 42 de bus et envoyer ces signaux aux bornes pour CAN_H et CAN_L sur le bus 40. Le dispositif 11, 21 de commande de communication respectif envoie le signal TxD d'émission de la FIG. 3 en fonction du temps t (série) aux modules 121, 221 d'émission lui appartenant, comme représenté à la FIG. 1 . Comme représenté à titre d'exemple à la FIG. 3 , le signal TxD d'émission a les états H (High = Haut) et L (Low = Bas) de tension ayant une tension U correspondante. Les divers bits du signal TxD ont un temps t_bt1 de bit, comme représenté à la FIG. 3 pour la phase 451 d'arbitrage. Dans CAN FD et CAN XL les bits du signal TxD peuvent être envoyés dans la phase 452 de données avec un temps t_bt2 de bit plus court, comme cela est illustré à la FIG. 4 . La succession des états H, L du signal TxD d'émission de la FIG. 3 et des états 401, 402, qui s'ensuivent pour les signaux CAN_H, CAN_L à la FIG. 4 , ainsi que la courbe qui s'ensuit de la tension VDIFF de la FIG. 5 ne sert qu'à l'illustration du fonctionnement du poste 10 de participant. La succession des états de données pour les états 401, 402 de bus peut être choisie suivant les besoins. Suivant l'exemple de la FIG. 4 les signaux CAN_H et CAN_L ont au moins dans la phase 451 d'arbitrage le niveau de bus dominant et récessif ou des états 401, 402 de bus, comme cela est connu de CAN. Comme le poste 20 de participant utilise une tension d'alimentation de 5 V, il excite pour l'état 401 dominant le niveau CAN_H à environ 3,5 V et le niveau CAN_L à environ 1,5 V, comme représenté à la FIG. 4 . L'état 402 récessif s'établit à 2,5 V, ce qui est égal à la tension Vcm moyenne de bus = à 2,5 V. Comme représenté à la FIG. 5 pour la tension de différence VDIFF = CAN_H – CAN_L sur le bus 40, la différence entre le niveau CAN_H et le niveau CAN_L pour l'état 401 dominant est alors dans une plage de 2 V. Les modules 122, 222 de réception forment, à partir des signaux CAN_H et CAN_L, reçus du bus 40 et représentés à la FIG. 4 et respectivement de la tension de différence VDIFF de la FIG. 5 , un signal RxD de réception suivant la FIG. 6 . Pour la production du signal RxD de réception numérique de la FIG. 6 , le module 122, 222 de réception respectif utilise des seuils de réception comme cela est connu. Le signal RxD de réception est représenté à la FIG. 6 sans retard de temps de parcours. Le module 122 de réception achemine ce signal RxD de réception au dispositif 11, 21 de commande de communication qui lui appartient, comme cela est représenté à la FIG. 1 . Suivant la norme ISO 11898-1:2015 le dispositif 11, 21 de commande de communication compare ses bits envoyés eux-mêmes suivant une trame 450 et un signal TxD d'émission ( FIG. 3 ), au point AP d'échantillonnage (Sample-Point) ( FIG. 4 et FIG. 5 ), aux bits observés sur le bus 40 suivant le signal RxD de réception ( FIG. 6 ). On évalue une différence comme un défaut, en dehors de l'arbitrage et du bit ACK. A la différence de la FIG. 4 , la FIG. 7 montre les signaux CAN_H et CAN_L, que les postes 10, 30 de participant produisent dans la phase 451 d'arbitrage et la phase 452 de données sur le bus 40. Au moins dans la phase 451 d'arbitrage, on utilise les niveaux de bus dominants et récessifs ou des états 401, 402 de bus comme représentés déjà à la FIG. 4 . Comme dans l'exemple mentionné les postes 10, 30 de participant utilisent une tension d'alimentation de 3,3 V, ils excitent pour l'état 401 dominant le niveau CAN_H à environ 2,9 V et le niveau CAN_L à environ 0,9 V comme représenté à la FIG. 7 . L'état 402 récessif s'établit à 1,9 V, ce qui est égal à la tension moyenne de bus Vcm = 1,9 V. Dans la phase 452 de données il peut être utilisé pour CAN XL une couche 452_P physique autre que la couche 451_P physique dans la phase 451 d'arbitrage. Il s'ensuit que les niveaux CAN_H sont excités jusqu'à des valeurs pour les états L1, L0, comme représentés à la FIG. 7 . Dans la phase 451 d'arbitrage on utilise une couche physique comme dans CAN et CAN-FD. La couche physique correspond à la couche de transmission de bit ou couche 1 du modèle OSI connu (Open Systems Interconnection Modell). Le module 121 d'émission produit, pour le signal TxD d'émission de la FIG. 3 , les signaux CAN_H, CAN_L de la FIG. 7 pour les brins 41, 42 de bus, de manière à ce que l'état L0 forme un état LW (Bas = Low). En outre il se forme l'état L1 pour un état HI (Haut = High). Pour augmenter le débit binaire pour CAN XL, on peut conformer les dispositifs 12 d'émission/réception pour CAN SIC. Comme représenté d'une manière plus précise à la FIG. 8 et la FIG. 9 , le module 121 d'émission produit dans CAN SIC pour le signal TxD d'émission de la FIG. 8 les signaux CAN_H, CAN_L suivant la FIG. 9 pour les brins 41, 42 de bus avec une tension moyenne de bus Vcm_sic = 1,9 V et de manière à ce qu'en outre, il y ait un état 403 (sic). L'état 403 (SIC) peut avoir une longueur différente comme représenté avec l'état 403_0 (sic) au passage de l'état 402 (rec) à l'état 401 (dom) et avec l'état 403_1 (sic) au passage de l'état 401 (dom) à l'état 402 (rec). L'état 403_0 (sic) est plus court dans le temps que l'état 403_1 (sic). Pour produire des signaux suivant la FIG. 9 , le module 121 d'émission est mis dans un type de fonctionnement SIC (SIC-Mode). Le passage de l'état sic 403_0 court dans le CiA610-3 n'est pas exigé et l'état dépend du type de la mise en œuvre. La durée dans le temps de l'état 403_1 (sic) "long" est spécifié pour CAN-SIC ainsi qu'également pour le type de fonctionnement SIC dans CAN-XL comme t_sic FIG. 8 . Le poste 10 de participant, en particulier le dispositif 12 d'émission/réception, effectue à partir de l'instant ou d'un temps t3, plus précisément en commençant avec l'instant t3, après l'apparition d'un évènement E3, pour une durée T_M3, une détection du potentiel de bus ou de la tension de bus, qui s'applique au bus 40. L'évènement E3 est, que l'on quitte l'état 401 (dom) et respectivement on passe de l'état 401 (dom) à l'état 403 (sic). Suivant le résultat de la détection, le poste 10 de participant fait en sorte d'avoir comme tension moyenne de bus Vcm environ 2,5 V ( FIG. 4 ) ou 1,9 V ( FIG. 7 ) comme tension préalable de bus sur le bus 40. Le réglage à la tension préalable de bus sur le bus 40 ou le potentiel 2,5 V peut s'effectuer en particulier pendant le bit 7 du champ EOF de fin de trame ou pendant l'un des 4 bits récessifs suivants. Le module 121 d'émission doit adapter aussi bien que possible dans l'état 403_1 (sic) "long" l'impédance entre les brins 41 de bus (CANH) et 42 (CANL) à l'inductance Zw caractéristique de la ligne de bus utilisée. On a à cet égard Zw = 100Ohm ou 120Ohm. Cette adaptation empêche des réflexions et autorise ainsi le fonctionnement à des taux binaires assez grands. Par souci de simplification on parlera dans ce qui suit toujours de l'état 403 (sic) ou de l'état-sic 403. Le module 121 d'émission peut être utilisé pour la production de signaux pour le bus 40 pour les types CAN suivants : CAN-FD, CAN-SIC et CAN-XL. CAN-Typ Taux de phase/binaire de communication Etats de bus (bus states) Etats de module d'émission CAN-FD Arbitrage dom, rec dom, sic, rec CAN-SIC Arbitrage dom, sic, rec dom, sic, rec CAN-XL Arbitrage ou arbitrage et champ de données pour le cas où aucun passage dans le type de fonctionnement rapide n'a lieu dom, sic, rec dom, sic, rec CAN-XL Phase de données L0, L1 L0, L1 Tableau 1 : Types_CAN pour le module 121 d'émission. L'état du module d'émission peut être produit ainsi non seulement dans CAN-SIC ou CAN-XL (xl_sic). L'état sic du module d'émission peut être produit en outre dans CAN-FD. Dans CAN-FD le temps pour l'état sic du module d'émission est deux fois plus court que dans CAN-SIC ou CAN-XL. La FIG. 10 représente la structure de base du module 121 d'émission pour l'un des postes 10, 30 de participant. Le module 12 d'émission peut produire CAN_H, CAN_L suivant la FIG. 9 ayant les états 401, 402, 403 et des signaux CAN_H, CAN_L suivant la FIG. 7 ayant les états L0, L1, comme décrit auparavant. le module 121 d'émission a quatre étages d'émission, à savoir un premier étage 121A d'émission, un deuxième étage 121B d'émission, un troisième étage 121C d'émission, un quatrième étage 121D d'émission. Comme le montre la FIG. 10 , les étages 121A à 121D d'émission sont montés en pont complet. . Le module 121 d'émission est connecté au bus 40, plus exactement à son premier brin 41 de bus pour CAN_H ou CAN-XL_H et à son deuxième brin 42 de bus pour CAN_L ou CAN-XL_L. Chacun des étages 121A à 121D d'émission est connecté au bus 40. L'alimentation en tension pour l'alimentation des premiers et deuxièmes brins 41, 42 de bus en énergie électrique s'effectue par au moins une borne 43, en particulier par la CAN-Supply de tension de 3,3 V. La liaison à la masse et respectivement avec CAN_GND est réalisée par une borne 44. Les premier et deuxième brins 41, 42 de bus sont terminés par une résistance 49 de terminaison. La résistance 49 de terminaison est montée dans le pont complet sous la forme d'une résistance de charge extérieure. La résistance 49 est montée dans la branche du pont entre les bornes pour les brins 41, 42 de bus. Le premier étage 121A d'émission de la FIG. 10 a un circuit D_A de d'inversion de polarité, et un circuit parallèle 121A1, dans lequel un premier à énième étage de courant est monté en parallèle, n étant un nombre naturel > 1. Il y a en outre un circuit T_A de commande. Le premier étage de courant a un transistor TM_CH1 avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TM_CH1. Le énième étage de courant a un transistor TM_CHn avec une diode montée en parallèle. La diode montée en parallèle revient parasitairement du transistor TM_CHn. Un deuxième à énième étage de courant qui sont présents éventuellement dans le circuit 121A en parallèle n’est pas ou ne sont pas représentés à la FIG. 10 tout en étant conformé de la même façon que ce qui est décrit pour le transistor TM_CH1 ou le transistor TM_CHn. Les transistors TM_CH1 à TM_CHn sont respectivement un transistor CMOS par exemple un transistor PMOS. En particulier, chacun des transistors TM_CH1 à TM_CHn est un transistor de commutation PMOS résistant à haute tension pour environ 60V à 81V. L’abréviation « CMOS » désigne un élément à semiconducteur dans lequel des MOSFETs tant à canal p qui est également un canal n sont utilisés sur un substrat commun. L’abréviation CMOS représente la désignation anglaise « complementary-metal-oxide-semiconductor, ce qui se traduit par semiconducteur-metal-oxide complémentaire / se complétant ». L’abréviation « MOSFET » signifie transistor à effet de champ métal-oxyde. Le circuit T_A de commande commande les transistors TM_CH1, TM_CHn, des premier à énième étages de courant de l’étage 121A de courant suivant le signal TxD d’émission et le type SIC, FAST_TX de fonctionnement établi du module 121 d’émission. Le premier circuit D_A d’inversion de polarité a une diode D1, un premier transistor TR1, un deuxième transistor TR2, une résistance R1 et éventuellement une capacité C1. La diode D1 provient parasitairement du transistor TR1. Le transistor TR2 a sa propre diode parasitaire qui n’est pas représenté à la FIG. 10 . Les transistors TR1, TR2 sont des transistors PMOS. La note de la diode D1 est connectée à la borne de drain du premier transistor TR1 et à la tension VCC d’alimentation à la borne 43. La cathode de la diode D1 est connectée à la borne de source du premier transistor TR1 et à la borne de source du deuxième transistor TR2. La borne de grille du premier transistor TR1 est connectée à la borne de drain du deuxième transistor TR2 à une borne de la résistance R1 et à une borne de la capacité C1 éventuelle. L’autre borne de la résistance R1 est raccordée à la masse en particulier à la borne 44 (GND). En outre, l’autre borne de la capacité C1 éventuelle est connectée à la masse en particulier à la borne 44 (GND). La borne de grille du deuxième transistor TR2 est connée à la tension VCC d’alimentation à la borne 43. La borne de drain du premier transistor TR1 et la borne de grille du deuxième transistor TR2 sont ainsi connectées à la borne 43 et ainsi à la tension VCC d’alimentation. La diode D1 est conductrice en fonctionnement et court-circuitée à l’aide des transistors TR1, TR2 et de la résistance R1 en d’autres termes elle est shuntée. Le transistor TR1 forme avec la diode D1 une diode pouvant être shuntée qui est constituée de la diode bulk-drain parasitaire du transistor TR1. La fonction du circuit D_A d’inversion de polarité sera décrite d’une manière plus précise dans ce qui suit. Le deuxième étage 121B d’émission de la FIG. 10 a une diode D_B d’inversion de polarité et un circuit 121B1 parallèle, dans lequel un premier à énième étages de courant sont montés en parallèle, n étant le nombre naturel plus grand que 1. Il y a en outre un circuit T_B de commande. Le premier étage de courant a un transistor TM_CL1 avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TM_CL1. Le énième étage de courant a un transistor TM_CLn avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TM_CLn. Un deuxième à n – unième étage de courant qui sont éventuellement présents dans le circuit 121B1 parallèle mais qui n’est pas ou ne sont pas représentés à la FIG. 10 , sont conformés de la même façon que cela a été décrit pour le transistor TM_CL1 ou le transistor TM_CLn. Les transistors TM_CL1 à TM_CLn sont respectivement un transistor CMOS, par exemple un transistor NMOS. En particulier, chacun des transistors TM_CH1 à TM_CHn est un transistor de commutation NMOS résistant à la haute tension pour environ 60V à 80V. Le circuit T_B de commande commande les transistors TM_CL1 à TM_CL des premier à énième étages de courant de l’étage 121B d’émission suivant le signal TxD d’émission et le TIC, FAST_TX de fonctionnement établi du module 121 d’émission. Le troisième étage 121C d’émission de la FIG. 10 a un circuit D_C d’inversion de polarité et un circuit 121C1 parallèle, dans lequel un premier à énième étage de courant est monté en parallèle, n étant le nombre naturel plus grand que 1. Il y a en outre un circuit T_C de commande. Le premier étage de courant a un transistor TC_CL1 avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TC_CL1. Le énième étage de courant a un transistor TC_CLn avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TC_CLn. Un deuxième à n-unième étage de courant qui sont présents éventuellement dans le circuit 121C1 en parallèle mais qui n’est pas ou ne sont pas représentés à la FIG. 10 et/sont constituées de la même façon que cela a été décrit pour le transistor TC_CL1 ou le transistor TC_CLn. Les transistors TC_CL1 à TM_CLn sont respectivement un transistor CMOS par exemple un transistor PMOS. En particulier chacun des transistors TC_CL1 à TC_CLn est un transistor de commutation PMOS résistant à la haute tension pour environ 60V à 80V. Le circuit T_C de commande commande les transistors TC_CL1 à TC_CLn des premier à énième étages de courant de l’étage 121C d’émission suivant le signal TxD d’émission et le type SIC, FAST_TX de fonctionnement établi du module 121 d’émission. Le deuxième circuit D_C d’inversion de polarité a une diode D2, un premier transistor TR3, un deuxième transistor TR4, une résistance R2 et éventuellement une capacité C2. La diode D2 provient parasitairement du transistor TR3. Le transistor TR4 a sa propre diode parasitaire qui n’est pas représentée à la FIG. 10 . Les transistors TR3, TR4 sont des transistors PMOS. L’anode de la diode D2 est connectée à la borne de drain du premier transistor TR3 et à la tension VCC d’alimentation à la borne 43. La cathode de la diode D2 est connectée à la borne de source du premier transistor TR3 et à la borne de source du deuxième transistor TR4. La borne de grille du premier transistor TR3 est connectée à la borne de drain du deuxième transistor TR4, à une borne de la résistance R2 et à une borne de la capacité C2 éventuelle. L’autre borne de la résistance R2 est connectée à la masse en particulier à la borne 44 (GND). L’autre borne de la capacité C2 est en outre connectée à la masse en particulier à la borne 44 (GND). La borne de grille du deuxième transistor TR4 est connectée à la tension VCC d’alimentation à la borne 43. La borne de drain du premier transistor TR3 et la borne de grille du deuxième transistor TR4 sont ainsi connectées à la borne 43 et ainsi à la tension VCC d’alimentation. La diode D2 est en fonctionnement conductrice et est court-circuitée à l’aide des transistors TR3, TR4 et de la résistance R2 en d’autres termes elle est shuntée. Le transistor TR3 forme avec la diode D2 une diode pouvant être shuntée qui est constituée de la diode Bulk-Drain parasitaire du transistor TR3. La fonction du circuit D_C d’inversion de polarité sera décrite d’une manière plus précise dans ce qui suit. Le quatrième étage 121D d’émission de la FIG. 10 a une diode D_D d’inversion de polarité et un circuit 121D1 parallèle, dans lequel un premier à énième étage de courant est monté en parallèle, n étant le nombre naturel plus grand que 1. Il y a en outre un circuit T_D de commande Le premier étage de courant a un transistor TC_CH1 avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TC_CH1. Le énième étage de courant a un transistor TC_CHn avec une diode montée en parallèle. La diode montée en parallèle provient parasitairement du transistor TC_CHn. Un deuxième à n -1 -unième étage de courant qui sont présents éventuellement dans le circuit 121D1 parallèle, mais qui ne sont pas ou qui n’est pas représenté à la FIG. 10 sont/est conformé de la même façon que cela a été décrit pour le transistor TC_CH1 ou le transistor TC_CHn. Les transistors TC_CH1 à TC_CHn sont respectivement un transistor CMOS par exemple un transistor NMOS. En particulier, chacun des transistors TC_CH1, TC_CHn est un transistor de commutation NMOS résistant à la haute tension pour environ 60 V à 80 V. Le circuit T_D de commande commande les transistors TC_CH1 à TC_CHn des premier à énième étages de courant de l’étage 121D d’émission suivant le signal TxD d’émission et le type SIC, FAST_TX de fonctionnement établi du module 121 d’émission. Les étages 1 à n de courant de chacun des étages 121A à 121D d’émission sont désignés à la FIG. 11 également comme étages S1 à Sn de courant. On peut choisir le nombre n d’une façon quelconque, le nombre n peut en particulier et ainsi le nombre des étages ou le nombre des étages de courant être choisis entre 1 et 60. En variante toutefois, on peut choisir pour n un nombre plus grand ou plus petit que 60. Chacune des diodes D_B, D_D d’inversion de polarité protège l’étage 121B, 121D d’émission qui lui appartient vis-à-vis d’une alimentation en retour positive sur la borne 43 (CAN_GND). Chacune des diodes D_B, D_D d’inversion de polarité peut être désigné aussi comme étant une diode de blocage. Chacune des diodes D_B, D_D d’inversion de polarité peut être une diode de type pn qui est une jonction pn parasitaire d’un transistor (silicium) qui est câblé de manière fixe de sorte que le transistor ne peut jamais être commandé et la diode jamais court-circuitée / shuntée. La tension directe de chacune des diodes D_B, D_D d’inversion de polarité est en particularité d’environ 0,7 V. Chacun des circuits D_A, D_C d’inversion de polarité protège l’étage 121A, 121C d’émission qui lui appartient vis-à-vis d’une alimentation en retour positive sur la borne 43 (CAN-Supply) et d’une alimentation en retour négative sur la borne 44 (CAN_GND). Chacun des circuits D_A, D_C peut être désigné aussi comme étant un circuit de blocage. Comme mentionné, la borne de grille du premier transistor TR1 est mise à la masse notamment à la borne 44 (GND) par l’intermédiaire de la résistance R1. Si la tension de la borne de source des transistors TR1, TR2 s’élève en particulier par l’alimentation par VCC_min = 3,0 V, le canal parallèlement à la diode D1, donc par l’intermédiaire du transistor TR1, devient conducteur. La tension directe de la diode D1 s’abaisse ainsi. Pour une alimentation par VCC_min = 3,0 V on peut produire dans toutes les conditions à respecter les niveaux suivant la FIG. 7 ou la FIG. 9 . Tout comme avec les diodes D_B, D_D d’inversion de polarité, il y a également avec le circuit D_A d’inversion de polarité, la protection vis-à-vis de l’alimentation en retour. Comme décrit, le transistor TR2 est un transistor PMOS. Le transistor TR2 conduit, s’il s’applique à sa borne de grille qui est connecté la borne 43 au moins une tension de seuil en dessous du potentiel à la borne de source du transistor TR2. Si la tension à la cathode de la diode D1 s’élève, ce qui est égal au potentiel de la borne de source du deuxième transistor TR2 avec à peu près une tension de seuil de transistor par l’intermédiaire de la tension VCC à la borne 43, le transistor TR2 devient conducteur, la tension à la grille du transistor TR1 s’élève et le transistor TR1 se bloque. En raison de cela, la diode D1 parasitaire devient efficace. On obtient ainsi la protection vis-à-vis de l’alimentation en retour. A cet effet, les transistors TR1, TR2 sont conformés de manière à ce que la valeur de la résistance de mise à l’état passant du deuxième transistor TR2 soit bien plus petite que la valeur de résistance de la résistance R1. On a donc : Ron_TR2 Eventuellement, la section grille-source de transistors TR1, TR2 est filtrée en particulier par un filtre RC, qui est formé de la résistance R1 et de la capacité C1. Le circuit D_A d’inversion de polarité est ainsi robuste vis-à-vis de perturbations de type à impulsion, en particulier de DPI, d’impulsions ISO, etc. Comme mentionné, la borne de grille du premier transistor TR3 est mise par l’intermédiaire de la résistance R2 à la masse, en particulier à la borne 44 (GND). Si la tension s’élève à la borne de source des transistors TR3, TR4 en particulier par l’alimentation par VCC_min = 3,0V, le canal devient en parallèle à la diode D2, donc par le transistor TR3, conducteur. La tension directe de la diode D2 s’abaisse ainsi. Pour une alimentation par VCC_min = 3,0V, on peut produire dans toutes les conditions à observer les niveaux suivant la FIG. 7 ou la FIG. 9 . Tout comme avec les diodes D_B, D_D d’inversion de polarité, on obtient également la protection vis-à-vis de l’alimentation en retour avec le circuit D_C d’inversion de polarité. Comme décrit, le transistor TR4 est un transistor PMOS. Le transistor TR4 conduit s’il s’applique à sa borne de grille, qui est connectée à la borne 43, au moins une tension de seuil en-dessous du potentiel à la borne de source du transistor TR4. Si la tension à la cathode de la diode D2 s’élève, ce qui est égal au potentiel de la borne de source du deuxième transistor TR4, avec à peu près une tension de seuil de transistor par la tension VCC à la borne 43, le transistor TR4 devient conducteur, la tension à la grille du transistor TR3 s’élève et le transistor TR3 se bloque. En raison de cela, la diode D2 parasitaire devient efficace. On obtient ainsi la protection vis-à-vis de l’alimentation en retour. A cet effet, les transistors TR3, TR4 sont conformés de manière à ce que la valeur de la résistance de passage à l’état passant du deuxième transistor TR4 soit bien plus petite que la valeur de résistance de la résistance R3. On a donc : Ron_TR4 Eventuellement les sections de grille-source des transistors TR3, TR4 sont filtrées en particulier par un filtre RC, qui est formé de la résistance R2 et de la capacité de C2. Le circuit D_C d’inversion de polarité est ainsi robuste vis-à-vis de perturbations de type à impulsion en particulier DPI, impulsion-ISO, etc. Chacun des circuits 121A1, 121B1, 121C1, 121D1, parallèle plus précisément le circuit T_A, T_B, T_C, T_D, de commande qui lui appartient établit une valeur de courant pour l’étage 121A, 121B, 121C, 121D qui lui appartient en fonction du type (SLOW ou SIC, FAST_TX de fonctionnement) du module 121 d’émission et du signal TxD d’émission. La valeur de courant des divers étages 121A, 121B, 121C, 121D d’émission est donc réglable suivant le type (SLOW ou SIC, FAST_TX de fonctionnement) du module 121 d’émission et suivant le signal TxD d’émission. Cela est décrit d’une manière plus précise dans ce qui suit à l’aide de la FIG. 11 et de la FIG. 12 , ainsi que du tableau 2 et du tableau 3. Dans le module 121 d’émission l’étage 121A d’émission est monté entre la borne 43 pour l’alimentation en tension, la borne 41 (CANH) pour le signal CAN_H et par rapport au circuit D_A d’inversion de polarité entre la borne 43 pour la tension VCC d’alimentation et la borne 44 (CAN_GND) pour la masse. L’étage 121C d’émission est monté entre la borne 43 pour l’alimentation en tension et la borne 42 (CANL) et par rapport au circuit D_C d’inversion de polarité entre la borne 43 pour la tension VCC d’alimentation et la borne 44 (CAN_GND) pour la masse. L’étage 121D d’émission est monté entre la borne 41 (CANH) pour le signal CAN_H et la borne 43 (CAN_GND) pour la masse. L’étage 121B d’émission est monté entre la borne 42 (CANL) pour le signal CAN_L et la borne 43 (CAN_GND) pour la masse. Il est ainsi monté pour le module 121 d’émission d’une part l’étage 121A d’émission dans le chemin CAN-H. D’autre part, l’étage 121D d’émission est monté dans le chemin CAN-H. Dans le chemin CAN-L est monté d’une part l’étage 121C d’émission. D’autre part, l’étage 121B d’émission est monté dans le chemin CAN-L. Le module 121 d’émission est constitué ainsi dans le chemin CAN-H et dans le chemin CAN-L d’un circuit 121A1, 121B1, 121C1, 121D1 parallèle et d’un nombre déterminé d’étages de courant. Un étage de courant individuel est réalisé par un circuit parallèle constitué d’interrupteur CMOS et de leur diode parasitaire comme décrit précédemment. Le circuit parallèle de tous les étages de courant est monté dans le chemin CAN-H et dans le chemin CAN-L en série avec un circuit D_A, D_C d’inversion de polarité ou une diode D_B, D_D d’inversion de polarité, comme décrit précédemment. Le mode de fonctionnement du circuit de la FIG. 10 en fonction du type de fonctionnement du module 121 d'émission et de l'état 401 du bus (dom), 403 (sic), 402 (rec) dans le type de fonctionnement SIC (phase 451 d'arbitrage) et L0, L1 dans la phase 452 de données est explicité à l'aide du tableau 2 suivant. Le tableau 2 donne, suivant l'état du module 121 d'émission et l'état du bus 40 qui s'ensuit, sur le bus et la tension VDIFF différentielle en volt (V) sur le bus 40, l'impédance normée ou exigée du module 121 d'émission. Etat du bus VDIFF en Volt (V) TM_CH1 à TM_CHn (impédance normée) TM_CH1 à TM_CHn (impédance normée) TM_CH1 à TM_CHn (impédance normée) TM_CH1 à TM_CHn (impédance normée) dom 2 1 1 Infini Infini sic 0 1/2 1/2 1/2 1/2 rec 0 Infini Infini Infini Infini L0 1 1/2 1/2 Infini Infini L1 -1 Infini Infini 1/2 1/2 Tableau 2 : Impédance normée des transistors de l’étage 121 d’émission suivant l’état d’émission ou l’état du bus. Si l'impédance est "infinie" le module 121 d'émission ou l'étage 121A, 121B, 121C, 121D d'émission respectif est mis hors circuit ou n'est pas conducteur. La répartition de chaque circuit 121A1, 121B1, 121C1, 121D1 parallèle de la FIG. 10 en n parties où les n étages de courant permet une opération de passage étagée dans le temps et commandée entre les états 401, 402, 403 du bus dans la phase (type de fonctionnement SIC) 451 ou les états L0, L1 de bus de la phase 452 de données. A cet effet les valeurs de résistance des résistances des n étages de courant sont réglées comme illustré par la FIG. 11 dans un exemple précis. La FIG. 11 montre un exemple du niveau de courant par étage de commutation ou étage S1, S12 de courant. Dans l'exemple représenté on utilise donc douze étages S1, S2 à S6 jusqu'à S12 de courant pour chacun des circuits 121A1, 121B1, 121C1, 121D1 parallèles. On a donc n = 12. La valeur du courant I (Axe vertical à la FIG. 11 ) et respectivement I1, I2, I6, I12 etc. est réglée par le choix de la valeur de la résistance série de l'étage S1 à S12 de courant respectif. Les divers étages S1 à S12 de courant (Axe horizontal à la FIG. 11 ) ont ainsi des valeurs de résistance différentes. Pour la production des états 401, 402, 403 du bus dans la phase d'arbitrage (type de fonctionnement SIC) 451 ou des états L0, L1 du bus de la phase 452 de données, on décale dans le temps ou on met hors circuit les divers étages S1 à S12 de courant à l'aide des transistors CMOS des étages S1 à S12 de courant. Un courant I électrique correspondant passe ainsi dans le chemin CANH ou le chemin CANL, dans lequel l'étage 121A, 121B, 121C, 121D d'émission supérieure hiérarchiquement est monté. D'une manière tout à fait générale, il est avantageux de concevoir l'échelonnement (étages Stagger) et les résistances par étage de commutation ou respectivement par étage S1 à S12 de courant, de manière à ce que la forme du signal VDIFF de différence suive des fonctions d'erreur gaussienne. On produit ainsi analytiquement l'émission la plus petite. Pour le passage d'un état 402 (récessif) à un état 401 (dominant), ce qui correspond à un front montant de la tension VDIFF de différence de la FIG. 5 , on augmente pas à pas par la mise en circuit décalée dans le temps des résistances des circuits 121A1, 121B1, 121C1, 121D1 parallèles, le courant dans le chemin CANH et dans le chemin CANL pour la production d'un niveau dominant au bus 40. Le passage d'un état 401 (dominant) à un état 402 (récessif), ce qui correspond à un front descendant de la tension VDIFF de différence de la FIG. 5 , s'effectue une manière correspondante par une mise en circuit décalée dans le temps des résistances des circuits 121A1, 121B1, 121C1, 121D1 parallèles, grâce à quoi on abaisse pas à pas le courant dans le canal CANH et CANL. Le courant total, qui est donné par la somme des courants I1 à I12 ou respectivement I1 jusqu'à tous les étages S1 à Sn de courant, passe pendant l'état 401 (dominant). Dans ce cas tous les étages S1 à Sn de courant des circuits 121A1, 121B1, 121C1, 121D1 parallèles sont mis en circuit et le courant total pour la production du niveau dominant de VDIFF nominal = 2 V passe dans la résistance de bus ou la résistance 49 de terminaison. Par le réglage dans le temps et par le choix des niveaux de courant des divers étages S1 à S12 de courant par le réglage des transistors du module 121 d'émission, comme décrit ci-dessus, il est possible d'égaliser entre eux les signaux CAN_H, CAN_L de bus lors du passage entre les états 401, 402 de manière à réaliser la courbe symétrique de CAN_H et CAN_L suivant la FIG. 7 et respectivement pour le module 221 d'émission de la FIG. 4 . La structure du module 121 d'émission permet une mise en circuit décalée dans le temps des divers étages de courant des circuits 121A1, 121B1, 121C1, 121D1 parallèles. Par cette commande en fonction du temps, il est possible d'égaliser la forme de signal de CAN_H et CAN_L comme exigé, suivant la FIG. 7 ou la FIG. 9 ou la FIG. 4 . Une forme (Shaping) ciblée des courbes de signal pour CAN_H et CAN_L est possible. Dans l'ensemble les états 401, 402, 403 de bus peuvent dans la phase (type de fonctionnement SIC) 451 d'arbitrage ou les états L0, L1 du bus de la phase 452 de données peuvent être formés suivant les prescriptions. Les résistances des divers étages S1 à Sn de courant des circuits 121A1, 121B1, 121C1, 121D1 parallèles et ainsi leurs proportions respectives au courant total peuvent être choisies de manière différente pour obtenir l'émission la plus petite possible, en particulier une émission petite du module 121 d'émission. Il est avantageux pour une petite émission de mettre en circuit ou hors-circuit peu de courant I (grande valeur de résistance) au début et à la fin d'une opération de passage entre des états 401, 402 du bus et de mettre en circuit ou hors-circuit au milieu de l'opération de passage beaucoup de courant (petite valeur de la résistance). Le réglage représenté à la FIG. 11 des courants des étages S1 à S12 de courant est donc très avantageux. Contrairement à une réalisation ayant des mêmes résistances dans les étages S1 à Sn de courant des circuits 121A1, 121B1, 121C1, 121D1 parallèles, la configuration suivant la FIG. 10 évite d'avoir une augmentation du courant pendant la mise hors circuit, le passage de l'état 401 (dominant) à l'état (402) (récessif). La granularité de l'échelonnement dans le temps (stagerring) pour la mise en circuit ou hors-circuit des divers étages S1 à S12 de courant est dans une plage d'environ 2 ns. Des étages ou pas petits de ce genre pour l'échelonnement dans le temps provoquent des petits parasites en mode commun et ont une influence négative petite sur l'émission. Les stades de tension, qui sont réglés par les résistances ou les états de résistance des étages S1, S2 à S6 à S12 de courant, sont maintenus fixe et font varier l'échelonnement dans le temps de manière à régler, lors de l'opération de mise en circuit un comportement aussi doux que possible (suivant une fonction d'erreur gaussienne). La variation des pas temporels ou étages temporels empêche en outre l'apparition d'une ligne de fréquence avant à bande étroite dans le spectre de fréquence d'émission. En variante on peut réaliser les pas d'échelonnement (pas de staggering) par des pas de temps fixes et des pas de tension modifiés. Par la structure représentée du module 121 d'émission, on rend possible un passage symétrique des signaux CAN_H et CAN_L de bus ( FIG. 7 ou 9 ou 4) pour des fronts de passage abrupts entre les états 401, 402, 403 de bus dans la phase (type de fonctionnement SIC) 451 d'arbitrage ou les états L0, L1 de bus de la phase 452 de données. D'une part par la structure représentée du module 121 d'émission en raison de l'utilisation d'interrupteurs CMOS rapides ou de transistors CMOS sont réalisés, des fronts de passage de beaucoup plus abrupts entre les états 401, 402, 403 du bus dans la phase (type de fonctionnement SIC) 451 d'arbitrage ou les états L0, L1 du bus de la phase 452 de données. D'autre part pendant les opérations de passage, la symétrie nécessaire au respect des valeurs limites d'émission de la courbe en fonction du temps des signaux CAN_H et CAN_L du bus est atteinte. Une égalisation (matching) des courbes caractéristiques est atteinte par le choix ou l'utilisation des résistances, plus précisément des transistors, des circuits 121A1, 121B1, 121C1, 121D1 parallèles. Les transistors CMOS des étages 121A1, 121B1, 121C1, 121D1 d'émission fonctionnent en interrupteur, c'est-à-dire avec une tension maximum entre la borne de grille et la borne de source. L’état 401 dominant (dom) est déterminé par une égalisation (matching) des transistors TM_CH1 à TM_CHn (étage d’émission 121A) avec les transistors TM_CL1 à TM_CLn (étage d’émission 121B). De ce cas et également dans ce qui suit le concept « égalisation » signifie une possibilité d’un stade d’ajustement actif. Suivant une autre possibilité, « égalisation » signifie que les valeurs de résistance s’adaptent le mieux possible, ce qui s’effectue normalement sans stade d’égalisation ou stade d’ajustement. On détermine l’état sic (sic) par une égalisation (Matching) des transistors TM_CH1, TM_CHn (étage d’émission 121A) avec les transistors TC_CL1 à TC_CLn (étage d’émission 121C) et une égalisation (Matching) des transistors TC_CH1 à TC_CHn (étage d’émission 121D) avec les transistors TM_CL1 à TM_CLn (étage d’émission 121B). Dans le type de fonctionnement XL-Fast, l’état L0 est déterminé par une égalisation (Matching) des transistors TM_CH1 à TM_CHn (étage d’émission 121A) avec les transistors TM_CL1 à TM_CLn (étage d’émission 121B). L’état L1 est déterminé par une égalisation (Matching) des transistors TC_CL1 à TC_CLn (étage d’émission 121C) avec les transistors TC_CH1 à TC_CHn (étage d’émission 121D). La FIG. 12 représente un exemple particulier de la structure de l'étage 121B d'émission de la FIG. 10 . En conséquence l'étage 121B d'émission a dans le circuit 121B1 parallèle trois étages S_I, S_II, S_III. Le premier étage S_I de courant a un transistor TM_CL1. Le deuxième étage S_II de courant a un transistor TM_CL2. Le troisième étage S_III de courant a un transistor TM_CL3. Pour la description qui va suivre du circuit de la FIG. 10 ayant la configuration suivant la FIG. 11 ou la FIG. 12 , on supposera qu'également chacun des étages 121A, 121C, 121D d'émission a dans son circuit 121A1, 121C1, 121D1 parallèle, qui lui appartient, trois étages S_I, S_II, S_III suivant l'exemple de la FIG. 12 . Le tableau 3 suivant montre la commande des trois transistors TM_CL1, TM_CL2 et TM_CL3 de l'étage 121B d'émission de la FIG. 12 ainsi que les transistors correspondants des étages 121A, 121C, 121D d'émission de la FIG. 10 dépendant respectivement des étages 121A/121B d'émission et des étages 121C, 121D d'émission. Type de fonctionnement du module 121 d'émission CAN-FD, CAN-SIC, CAN-XL (xl_sic) (Type de fonctionnement d'émission dans la phase 451 d'arbitrage) CAN-XL (xl-fasttx) (Type de fonctionnement d'émission dans la phase 452 de données) Etat du bus dom sic rec L0 L1 121A/121B : Valeurs typiques en Ohm (Ω) environ 30 environ 120 infini environ 60 infini Transistor 1 passant passant bloqué passant bloqué Transistor 2 passant bloqué bloqué passant bloqué Transistor 3 passant bloqué bloqué bloqué bloqué 121C/121D : Valeurs typiques en Ohm (Ω) infini environ 120 infini infini environ 60 Transistor 1 bloqué passant bloqué bloqué passant Transistor 2 bloqué bloqué bloqué bloqué passant Transistor 3 bloqué bloqué bloqué bloqué bloqué Tableau 3 : Impédance exigée suivant l'état d'émission On peut produire ainsi par le module 121 d'émission les fronts assez abrupts exigés sur les signaux CAN_H et CAN_L de bus et respecter les valeurs limites d'émission. En variante, on peut utiliser plus de trois étages de courant dans les étages 121A, 121B, 121C, 121D d'émission respectifs, comme décrit précédemment. La FIG. 13 représente un module 1210 d'émission suivant un deuxième exemple de réalisation. Le module 1210 d'émission est constitué en plusieurs parties de la même façon que le module 121 d'émission suivant le premier exemple de réalisation. On ne décrira donc dans ce qui suit que les différences par rapport au premier exemple de réalisation. A la différence du premier exemple de réalisation le module 1210 d'émission suivant le présent exemple de réalisation a un circuit D_AC d'inversion de polarité et des étages 121A0, 121B, 121C0, 121D d'émission. Les étages 121A0, 121B, 121C0, 121D d'émission sont montés en pont complet. La résistance 49 de terminaison est montée dans la branche du pont entre les bornes pour les brins 41, 42 du bus. Le circuit D_AC d’inversion de polarité sert de circuit d’inversion de polarité, commun pour les étages 121A0, 121C0 d’émission. Le circuit D_AC d’inversion de polarité est constitué comme le circuit D_A d’inversion de polarité de la FIG. 10 . On se référa donc pour le circuit D_AC d’inversion de polarité à la description du circuit D_A d’inversion de polarité de la FIG. 10 . Le module 1210 d’émission du présent exemple de réalisation offre, suivant le dimensionnement, par rapport au module 121 d’émission de l’exemple de réalisation précédent, une économie de surface de semiconducteur d’environ 0,04mm 2 . Si on utilise par exemple du silicium comme semiconducteur, on peut économiser une surface de silicium d’environ 0,04mm 2 . Le module 1210 d’émission du présent exemple de réalisation peut donc être fabriqué et peut fonctionner en ménageant les ressources et à moindre coût que le module 121 d’émission de la FIG. 10 . Le module 1210 d’émission du présent exemple de réalisation nécessite en outre moins de place que le module 121 d’émission de la FIG. 10 . La FIG. 14 représente un module 1211 d’émission suivant un troisième exemple de réalisation. Le module 1211 d’émission est dans de nombreuses parties constituées de la même façon que le module 121 d’émission suivant le premier exemple de réalisation. On ne décrira donc dans ce qui suit que les différences par rapport au premier exemple de réalisation. A la différence du premier exemple de réalisation, le module 1211 d’émission de la FIG. 14 a quatre étages 121A5, 121B5, 121C5, 121D5 d’émission et quatre circuits 121A7, 121B7, 121C7, 121D7 de miroir de courant au lieu des étages 121A1, 121B1, 121C1, 121D1 et des circuits 121A1, 121B1, 121C1, 121D1 en parallèle de la FIG. 10 . Le premier étage 121A5 d’émission a le circuit D_A d’inversion de polarité, qui est monté en série avec le circuit 121A7 de miroir de courant. Le circuit D_A d’inversion de polarité est constitué et monté comme décrit auparavant en se reportant à la FIG. 10 . Le circuit 121A7 de miroir de courant a au moins un miroir de courant composé d’un transistor TM_CH et d’un transistor TM_CHs et au moins un puit I_A1 de courant. On peut monter jusqu’à n miroirs de courant en parallèle entre eux. Les transistors TM_CH, TM_CHs sont des transistors CMOS, en particulier des transistors PMOS. Le puit I_A1 de courant est connecté à la borne de drain du transistor TM_CHs et aux bornes de grille des transistors TM_CH, TM_CHs ou respectivement à ceux-ci. Le puit I_A1 de courant est connecté en outre par son autre borne à la masse, en particulier à la borne 44. Les transistors TM_CH, TM_CHs sont connectés respectivement entre eux à leur borne de grille et à leur borne de source. En outre par rapport au circuit D_A d’inversion de polarité, les bornes de source des transistors TR1, TR2 et la cathode de la diode D1 sont connectées aux bornes de grille et aux bornes de source des transistors TM_CH, TM_CHs. Le deuxième étage 121B5 d’émission a la diode D_B d’inversion de polarité, qui est montée en série avec le circuit 121B7 de miroir de courant. Le circuit 121B7 de miroir de courant a au moins un miroir de courant composé d’un transistor TM_CL et d’un transistor TM_CLs et au moins une source I_B1 de courant. On peut monter jusqu’à n miroirs de courant en parallèle entre eux. Les transistors TM_CL, TM_CLs sont des transistors CMOS, en particulier des transistors NMOS. La source I_B1 de courant est connectée à la borne de drain du transistor TM_CLs et aux bornes de grille des transistors TM_CL, TM_CLs ou respectivement à ceux-ci. En outre la source I_B1 de courant est connectée à son autre borne à l’alimentation en tension du bus, en particulier à la borne 43. Les transistors TM_CL, TM_CLs sont connectés respectivement entre eux à leur borne de grille et à leur borne de source. En outre, la cathode de la diode D_B d’inversion de polarité est connectée à la borne de drain du transistor TM_CL. Le troisième étage 121C5 d’émission a le circuit D_C d’inversion de polarité, qui est monté en série avec le circuit 121C7 de miroir de courant. Le circuit D_C d’inversion de polarité est constitué et monté comme décrit auparavant en se rapportant à la FIG. 10 . Le circuit 121C7 de miroir de courant a au moins un miroir de courant composé d’un transistor TC_CL et d’un transistor TC_CLs et au moins un puit I_C1 de courant. On peut monter jusqu’à n miroirs de courant en parallèle entre eux. Les transistors TC_CL, TM_CLs sont des transistors CMOS, en particulier des transistors PMOS. Le puit I_C1 de courant est connecté à la borne de drain du transistor TC_CLs et aux bornes de grille des transistors TC_CL, TC_CLs ou respectivement à ceux-ci. En outre le puit I_C1 de courant est connecté à son autre borne à la masse, en particulier à la borne 44. Les transistors TC_CL, TC_CLs sont respectivement connectés entre eux à leur borne de grille et à leur borne de source. En outre, par rapport au circuit D_C d’inversion de polarité, les bornes de source des transistors TR3, TR4 et la cathode de la diode D2 sont connectées aux bornes de grille et aux bornes de source des transistors TC_CL, TC_CLs. Le quatrième étage 121D5 d’émission a la diode D_D d’inversion de polarité, qui est montée en série avec le circuit 121D7 de miroir de courant. Le circuit 121D7 de miroir de courant a au moins un miroir de courant composé d’un transistor TC_CH et d’un transistor TC_CHs et au moins une source I_D1 de courant. On peut monter entre eux jusqu’à n miroirs de courant. Les transistors TC_CH, TC_CHs sont des transistors CMOS, en particulier des transistors NMOS. La source I_D1 de courant est connectée à la borne de drain du transistor TC_CHs et aux bornes de grille des transistors TC_CH, TC_CHs ou respectivement à ceux-ci. En outre la source I_D1 de courant est connectée, à son autre borne, à l’alimentation en tension du bus, en particulier à la borne 43. Les transistors TC_CH, TC_CHs sont connectés respectivement entre eux à leur borne de grille et à leur borne de source. En outre, la cathode de la diode D_D d’inversion de polarité est connectée à la borne de drain du transistor TC_CH. Les étages 121A5, 121B5, 121C5, 121D5 d’émission sont montés en pont complet. La résistance 49 de terminaison est montée dans la branche du pont entre les bornes pour les brins 41, 42 du bus. On peut exciter les étages 121A5, 121B5, 121C5, 121D5 d’émission comme décrit précédemment en référence aux étages 121A1, 121B1, 121C1, 121D1 d’émission de la FIG. 10 . A cet égard, les sources I_B1, I_D1 de courant et les puits I_A1, I_C1 de courant sont commandés suivant une forme analytique compatible EMV, afin de produire les états d’émission et les états de bus suivant le tableau 1 précédent ou respectivement les impédances suivant le tableau 2 précédent. La forme analytique compatible EMV produit par exemple en fonction du temp t une courbe de courant dans/ou à la sortie des étages 121A5, 121B5, 121C5, 121D5 d’émission, comme indiqué et décrit précédemment à la FIG. 11 pour les étages S1 à S12 de courant. On peut également produire de cette façon par le module 1211 d’émission, pour une alimentation par VCC_min = 3,0V dans toutes les conditions à observer, les niveaux suivant à la FIG. 7 ou la FIG. 9 . La FIG. 15 représente un module 1212 d’émission suivant un quatrième exemple de réalisation. Le module 1212 d’émission de la FIG. 15 est constitué dans de nombreuses parties de la même façon que le module 1211 d’émission de la FIG. 14 . C’est pourquoi on ne décrira dans ce qui suit que les différences par rapport au premier exemple de réalisation. A la différence du module 1211 d’émission de la FIG. 14 , le module 1212 d’émission suivant le présent exemple de réalisation a un circuit D_AC d’inversion de polarité et des étages 121A6, 121B5, 121C6, 121D5 d’émission. L’étage 121A6 d’émission n’a pas de circuit d’inversion de polarité et est donc équivalent au circuit 121A7 de miroir de courant. L’étage 121C6 d’émission n’a pas de circuit d’inversion de polarité et est donc équivalent au circuit 121C7 de miroir de courant. Les étages 121A6, 121B5, 121C6, 121D5 d’émission sont montés en pont complet. La résistance 49 de terminaison est montée dans la branche du pont entre les bornes pour les brins 41, 42 du bus. Le circuit D_AC d’inversion de polarité sert de circuit d’inversion de polarité commun pour les étages 121A6, 121C6 d’émission. Le circuit D_AC d’inversion de polarité est constitué comme le circuit D_A d’inversion de polarité de la FIG. 10 . C’est pourquoi on se réfèrera pour le circuit D_AC d’inversion de polarité à la description du circuit D_A d’inversion de polarité de la FIG. 10 . Le module 1212 d’émission du présent exemple de réalisation offre, suivant le dimensionnement, par rapport au module 1211 d’émission de la FIG. 14 une économie d’une surface de semiconducteur d’environ 0,04mm 2 . Si l’on utilise comme semiconducteur par exemple du silicium, on peut faire l’économie d’une surface de silicium d’environ 0,04mm 2 . Le module 1212 d’émission du présent exemple de réalisation peut donc être fabriqué et excité en ménageant les ressources et d’une manière moins coûteuse que le module 1211 d’émission de la FIG. 14 . Le module 1212 d’émission du présent exemple de réalisation nécessite en outre moins de place que le module 1211 d’émission de la FIG. 14 . Tous les modes de réalisations décrits précédemment des modules 121, 1210, 1211, 1212 d’émission des dispositifs 12, 22 d'émission/réception des postes 10, 20, 30 de participant du système 1 de bus et du procédé qui y est exécuté suivant le premier et le deuxième exemples de réalisation et leurs modifications peuvent trouver à s'appliquer individuellement ou dans toutes les combinaisons possibles. En outre on peut songer notamment aux modifications suivantes. Le système 1 de bus décrit précédemment suivant le premier et le deuxième exemple de réalisation est décrit à l'aide d'un système de bus reposant sur le protocole CAN. Le système 1 de bus suivant le premier et/ou le deuxième exemples de réalisation peut toutefois en variante être un autre type de réseau de communication, dans lequel les signaux sont transmis sous la forme de signaux différentiels. Il est avantageux, mais sans être une condition préalable obligatoire, que dans le système 1 de bus, au moins pour des laps de temps déterminés, un accès exclusif sans collision d'un poste 10, 20, 30 de participant au bus 40 soit assuré. Le système 1 de bus suivant le premier et/ou le deuxième exemples de réalisation et leurs modifications est en particulier un système de bus CAN ou un système de bus CAN-HS ou un système de bus CAN FD ou un système de bus CAN SIC ou un système de bus CAN XL. Toutefois le système 1 de bus peut être un autre réseau de communication, dans lequel les signaux sont transmis sous la forme de signaux différentiels et en série par l'intermédiaire du bus. La fonctionnalité des exemples de réalisation décrits précédemment peut ainsi être utilisée par exemple dans des dispositifs 12, 22 d'émission/réception, qui peuvent être excités dans un système de bus CAN ou dans un système de bus CAN-HS ou dans un système de bus CAN FD ou dans un système de bus CAN SIC ou dans un système de bus CAN XL. Il est possible, pour les deux états 401, 402 de bus au moins de temps en temps, de ne pas utiliser des états de bus dominant et récessif, mais, au lieu de cela, un premier état de bus et un deuxième état de bus, qui sont excités tous deux. Un exemple d'un système de bus de ce genre est un système de bus CAN XL. Le nombre et l'agencement des postes 10, 20, 30 de participant dans le système 1 de bus suivant le premier exemple et le deuxième exemples de réalisation et leurs modifications est arbitraire. En particulier, il peut n'y avoir que des postes 10 de participant ou que des postes 30 de participant dans les systèmes 1 de bus du premier ou deuxième exemples de réalisation. Module (121 ; 1210 ; 1211 ; 1212) d’émission de signaux différentiels dans un système (1) de bus série comprenant un premier étage (121A ; 121A0 ; 121A5 ; 121A6) d’émission de production d’au moins un courant (I1 à 1n ; IA1) d’émission pour un premier signal (CAN_H) à envoyer sur un bus (40) du système (1) de bus un deuxième étage (121B ; 121B5) d’émission de production d’au moins un courant (I1 à In ; IB1) d’émission pour un deuxième signal (CAN_L) à envoyer sur le bus (40) comme signal différentiel par rapport au premier signal (CAN_H), un troisième étage (121C ; 121C0 ; 121C5 ; 121C6) d’émission de production d’au moins un courant (I1 à In ; IC1) pour le premier signal (CAN_H) et un quatrième étage (121D ; 121D5) d’émission de production d’au moins un courant (I1 à In ; ID1) d’émission pour le deuxième signal (CAN_L), dans lequel les premier au quatrième étages d’émission sont montés en un pont complet, dans lequel les premier et quatrième étages (121A, 121D ; 121A0, 121D ; 121A5, 121D5 ; 121A6, 121D5) d’émission sont montés en série et les troisième et deuxième étages (121C, 121B ; 121C0, 121B ; 121C5, 121B5 ; 121C6, 121B5) d’émission sont montés en série, dans lequel chacun des étages d’émission a au moins deux transistors (TM_CH1, TM_CHn ; TM_CH, TM_CHs ; TM_CL1, TM_CLn ; TM_CL, TM_CLs ; TC_CL1, TC_CLn ; TC_CL, TC_CLs ; TC_CH1, TC_CHn ; TC_CH, TC_CHs) de production d’au moins un courant (I1 à In ; IA1 ; IB1, IC1 ; ID1) d’émission et dans lequel les premier et troisième étages d’émission sont connectés respectivement par une diode (D1 ; D2) d’inversion de polarité à une borne (43) d’alimentation en tension du bus pour la protection vis-à-vis d’une alimentation en retour positive dans une borne (43) pour l’alimentation en tension du bus et une alimentation en retour négative à partir d’une borne (44) pour la masse. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant la revendication 1, dans lequel les bornes (41, 42) de sortie du pont complet sont prévues pour la connexion à une résistance (49) terminale du bus (40). Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel la diode (D1 ; D2) d’inversion de polarité est une diode (D1 ; D2) d’inversion de polarité connectée, qui peut être shuntée ou court-circuitée. Module (1210 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel le premier et le troisième étages (121A0, 121C0 ; 121A6, 121C6) d’émission sont connectés par la même diode (D1) d’inversion de polarité à la borne (43) d’alimentation à tension du bus. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel la diode (D1 ; D2) d’inversion de polarité est montée dans un circuit (D_A ; D_C ; D_AC) d’inversion de polarité, qui a outre un premier transistor (TR1 ; TR3) un deuxième transistor (TR2 ; TR4) et une résistance (R1 ; R2) et dans lequel le deuxième transistor (TR2 ; TR4) a une valeur de résistance de mise à l’état passant qui est bien plus petite que la valeur de résistance de la résistance (R1 ; R2). Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant la revendication 5, dans lequel la borne de drain du premier transistor (TR1 ; TR3) est connecté à l’anode de la diode (D1 ; D2) d’inversion de polarité dans lequel les bornes de source du premier et du deuxième transistors (TR1, TR2 ; TR3, TR4) sont connectées à la cathode de la diode (D1 ; D2) d’inversion de polarité dans lequel la borne de grille du premier transistor (TR1 ; TR3) est connectée à la borne de drain du deuxième transistor (TR2 ; TR4) et est par l’intermédiaire de la résistance (R1 ; R2) connectée à la borne (44) pour la masse et dans lequel la borne de grille du deuxième transistor (TR2 ; TR4) est connectée à la borne (43) pour l’alimentation en tension du bus. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant la revendication 5 ou 6, dans lequel une section de borne de grille à borne de source du premier transistor (TR1 ; TR3) a un filtre (R1, C1 ; R2, C2) de protection vis-à-vis des perturbations de type impulsion. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel les deuxième et quatrième étages (121B, 121D ; 121B5, 121D5) d’émission ont chacun une diode (D_B ; D_D) d’inversion de polarité de protection vis-à-vis d’une alimentation en retour positive dans la borne (43) pour l’alimentation en tension du bus et d'une alimentation en retour négative à partir d’une borne (44) pour la masse et dans lequel la diode (D_B ; D_D) d’inversion de polarité du deuxième étage (121B ; 121B0) d’émission et du quatrième étage (121D ; 121D0) d’émission est une diode (D_B ; D_D) d’inversion de polarité du type pn, qui est un parasite d’un transistor et qui est câblée de manière fixe de manière à ce que la diode (D_B ; D_D) d’inversion de polarité ne puisse pas être shuntée ou cour-circuitée. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel les diodes (D1 ; D_B ; D2 ; D_D) d’inversion de polarité sont conformées pour l’établissement d’une tension (Vcm) médiane de bue de 1,9 V environ lorsque le module (121 ; 1210) d’émission fonctionne avec une alimentation en tension de 3,3 V environ. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes, comprenant en outre un circuit (T_A ; T_B ; T_C ; T_D) de commande pour la commande de composants pouvant être connectés des premier à quatrième étages d’émission en fonction d’un signal (TxD) d’émission numérique et d’un type (SIC ; FAST_TX) de fonctionnement établi pour le module (121 ; 1210 ; 1211 ; 1212) d’émission. Module (121 ; 1210) d’émission suivant la revendication 10, dans lequel le circuit (T_A ; T_B ; T_C ; T_D) de commande est conformé pour la connexion étagée dans le temps et commandée d’au moins deux étages (S1 à Sn) de courant des étages (121A ; 121A0 ; 121B ; 121C ; 121C0 ; 121D) d’émission. Module (1211 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel chacun des étages (121A5 ; 121A6 ; 121B5 ; 121C5 ; 121C6 ; 121D5) d’émission a un miroir de courant composé de deux transistors (TM_CH1, TM_CHn ; TM_CH, TM_CHs ; TM_CL, TM_CLs ; TC_CL, TC_CLs ; TC_CH, TC_CHs) de production du au moins un courant (IA1 ; IB1, IC1 ; ID1) d’émission. Module (121 ; 1210) d’émission suivant l’une des revendications 1 à 11, dans lequel chacun des étages (121A ; 121A0 ; 121B ; 121C ; 121C0 ; 121D) d’émission a au moins deux étages (S1 à Sn) de courant, qui sont montés en parallèle, dans lequel chacun des au moins deux étages (S1 à Sn) de courant a un transistor (TM_CH1, TM_CHn ; TM_CL1, TM_CLn ; TC_CL1, TC_CLn ; TC_CH1, TC_CHn) de production du au moins un courant (I1 à In ; IA1 ; IB1, IC1 ; ID1) d’émission, dans lequel les au moins deux transistors ont des dimensions différentes et dans lequel un nombre n des au moins deux étages (S1 à Sn) de courant est le même pour chacun des premier à quatrième étages d’émission, n étant un nombre naturel plus grand que 1. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes, dans lequel les au moins deux transistors (TM_CH1, TM_CHn ; TM_CH, TM_CHs ; TM_CL1, TM_CLn ; TM_CL, TM_CLs ; TC_CL1, TC_CLn ; TC_CL, TC_CLs ; TC_CH1, TC_CHn ; TC_CH, TC_CHs) de production du au moins un courant (I1 à In ; IA1 ; IB1, IC1 ; ID1) d’émission sont des transistors CMOS. Module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes dans lequel les transistors CMOS du premier étage (121A ; 121A0 ; 121A5 ; 121A6) d’émission sont des transistors PMOS, dans lequel les transistors CMOS du deuxième étage (121B ; 121B5) d’émission sont des transistors NMOS, dans lequel les transistors CMOS du troisième étage (121C ; 121C0 ; 121C5 ; 121C6) d’émission sont des transistors PMOS et dans lequel les transistors CMOS du quatrième étage (121D ; 121D5) d’émission sont des transistors NMOS. Dispositif (12 ; 22) d’émission/réception pour un poste (20) de participant pour un système (1) de bus série comprenant un module (121 ; 1210 ; 1211 ; 1212) d’émission suivant l’une des revendications précédentes et un module (122) de réception pour la réception de signaux du bus (40). Poste (10 ; 20 ; 30) de participant pour un système (1) de bus série comprenant un dispositif (12 ; 22) d’émission/réception suivant la revendication 16, un dispositif (11 ; 21) de commande de communication pour la commande de la communication dans le système (1) de bus et pour la production d’un signal (TxD) d’émission numérique pour la commande des premier à quatrième étages d’émission. Poste (10 ; 20 ; 30) de participant suivant la revendication 17, dans lequel le poste (10 ; 20 ; 30) de participant est conformé pour la communication dans un système (1) de bus, dans lequel au moins de temps à autre un accès exclusif sans collision d’un poste (10, 20, 30) de participant au bus (40) du système (1) de bus est assuré. Procédé d'envoi de signaux différentiels dans un système (1) de bus série, dans lequel on effectue le procédé par un module (121 ; 1210 ; 1211 ; 1212) d’émission et dans lequel le procédé a les stades production, par un premier étage (121A ; 121A0 ; 121A5 ; 121A6) d'émission, d’au moins un courant (I1à In, IA1) d’émission pour un premier signal (CAN_H) à envoyer sur un bus (40) du système (1) de bus, production, par un deuxième étage (121B ; 121B5) d’émission, d’au moins un courant (I1 à In ; IB1) d’émission pour un deuxième signal (CAN_L), qui est à envoyer sur le bus (40) comme signal différentiel par rapport au premier signal (CAN_H), production, par un troisième étage (121C ; 121C0 ; 121C5 ; 121C6) d’émission, d’au moins un courant (I1 à In ; IC1) d’émission pour le premier signal (CAN_H) et production, par un quatrième étage (121D ; 121D5 ) d’émission, d’au moins un courant (I1 à In ; ID1) d’émission pour le deuxième signal (CAN_L), dans lequel les premier à quatrième étages d’émission sont montés en un pont complet, dans lequel les premier et quatrième étages (121A, 121D ; 121A0, 121D ; 121A5, 121D5 ; 121A6, 121D5) d’émission sont montés en série et les troisième et deuxième étages (121C, 121B ; 121C0, 121 B ; 121C5, 121B5 ; 121C6, 121B5) d’émission sont montés en série, dans lequel chacun des étages d’émission a au moins deux transistors (TM_CH1, TM_CHn ; TM_CH, TM_CHs ; TM_CL1, TM_CLn ; TM_CL, TM_CLs ; TC_CL1, TC_CLn ; TC_CL, TC_CLs ; TC_CH1, TC_CHn ; TC_CH, TC_CHs) de production du au moins un courant (I1 à In ; IA1 ; IB1, IC1 ; ID1) d’émission et dans lequel le premier et le troisième étages d’émission sont connectés respectivement par une diode (D1 ; D2) d’inversion de polarité à une borne (43) pour l’alimentation en tension du bus pour la protection vis-à-vis d’une alimentation en retour positive dans une borne (43) pour l’alimentation en tension du bus et d'une alimentation en retour négative à partir d’une borne (44) pour la masse.