FR 3158586 A1 20250725 FR 2400559 A 20240119 Le procédé de fabrication d’un circuit intégré comprend une formation de régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), et une gravure d’une tranchée (GRTR) s’étendant verticalement en profondeur dans le substrat (SUB) et destinée à traverser lesdites régions d’isolation latérales (STI) et lesdites régions actives (ACT). Ladite formation des régions d’isolations latérales (STI) comprend une formation de régions d’isolation latérales sacrificielles (STI_SAC) positionnées à l’emplacement de ladite gravure de la tranchée (TR) traversant les régions actives. Figure pour l’abrégé : Fig 5A Procédé de fabrication d’un circuit intégré et circuit intégré correspondant Des modes de mise en œuvre et de réalisation concernent les circuits intégrés, en particulier les circuits intégrés comportant une réalisation d’une tranchée s’étendant verticalement en profondeur dans le substrat, tels que les circuits intégrés incorporant un transistor enterré à grille verticale, par exemple des transistors d’accès de cellules mémoires non-volatiles. En effet, une technologie avantageuse de mémoire non-volatiles comporte des cellules mémoires CEL1, CEL2 munies d’un transistor d’état TE à grille flottante en série avec un transistor d’accès TA enterré à grille verticale. Les figures 1A, 1B et 1C illustrent un exemple de plan mémoire incorporant des cellules mémoires CEL1, CEL2 dans cette technologie de mémoire non-volatile. La FIG. 1 illustre la disposition des cellules mémoires dans une vue du dessus du plan mémoire (dans la partie semiconductrice, usuellement désignée « FEOL » pour « Front End Of Line » en anglais). La FIG. 1 illustre une vue en coupe dans le plan BB de la FIG. 1 , le plan BB traversant des régions de grilles des transistors d’états et la région de grille verticale en largeur. La FIG. 1 illustre une vue en coupe dans le plan CC de la FIG. 1 , traversant la région de grille verticale en longueur. Sommairement, le transistor d’état TE permet de stocker une charge représentative d’une donnée binaire dans sa grille flottante FG, et le transistor d’accès TA permet d’accéder sélectivement à la cellule mémoire CEL1, CEL2 en écriture et en lecture par exemple. En outre, pour accéder aux cellules mémoires CEL1, CEL2, la région de drain D du transistor d’état TE est typiquement connectée à une ligne de bits BL1, BL2, tandis que la région de source du transistor d’accès TA est accédée par une région NISO implantée en profondeur dans le substrat, pouvant être appelée plan de source. Typiquement, le fond de la grille verticale TRG du transistor d’accès TA ne vient pas au contact du plan de source NISO en profondeur, et une région de source Simp (aussi appelée implant de source) est implantée dans le substrat depuis le fond d’une tranchée qui a été gravée pour y former la grille verticale TRG, entre le fond de la grille verticale TRG et le plan de source NISO. L’implant de source Simp est ainsi prévu pour assurer une continuité électrique de la région de source du transistor grille verticale TRG avec le plan de source NISO. Il a été remarqué par les inventeurs qu’une limitation des performances et une perte de rendement dans cette technologie de mémoire non-volatile pourrait être liée à un faible courant d’accès dans la cellule mémoire, causé par une forte résistance entre les régions de conductions source-drain du transistor d’accès TA à l’état passant. En effet, si la tranchée comportant la grille verticale TRG a une profondeur effective p11 moins grande qu’une profondeur nominale p10, alors il est possible que la continuité électrique entre l’implant de source Simp et le plan de source NISO soit mal établie, ce qui engendre ladite augmentation de la résistance du transistor d’accès TA. Les inventeurs ont en outre établi une corrélation entre l’augmentation de la résistance du transistor d’accès TA et la profondeur de régions d’isolation latérales STI, typiquement des tranchées d’isolation peu profonde. En effet, la tranchée contenant la grille verticale TRG est gravée notamment à travers dans des régions d’isolation latérales STI au niveau de la surface du substrat, typiquement en oxyde de silicium, puis dans le substrat typiquement en silicium monocristallin. Or, la gravure de la tranchée est beaucoup plus rapide dans l’oxyde de silicium que dans le substrat monocristallin. En conséquence, pour un temps de gravure égal, la profondeur p11 de la tranchée TRG sera plus petite si la profondeur p21 de la région d’isolation latérale STI est plus petite, et la profondeur p10 de la tranchée TRG sera plus grande (ou à une valeur nominale) si la profondeur p20 de la région d’isolation latérale STI est plus grande (ou à une valeur nominale). Enfin, une réduction de la profondeur p21 des régions d’isolation latérale STI en pratique, par rapport à la profondeur nominale p20 prévue à la conception, peut être causée par un phénomène d’arrêt de la gravure des tranchées d’isolation peu profondes STI, usuellement appelé « STI etch stop » en anglais. Ce phénomène indésirable est causé, sommairement, par une saturation de matériau gravé (réactif) ou de produits de la réaction de gravure, dans un espace gravé trop étroit. Ainsi le phénomène de « STI etch stop » est lié à l’étroitesse de la largeur des régions d’isolation latérales STI. D’autre part, pour une largeur constante dans le dessin des régions d’isolation latérales STI, ce phénomène peut se produire avec des variations aléatoires de procédés de fabrication, notamment vis-à-vis de la position sur la plaquette semiconductrice (usuellement « wafer » en anglais), et est difficile à maitriser. Des modes de réalisation et de mise en œuvre des aspects définis ci-après proposent de former une région d’isolation latérale sacrificielle situé en regard de tout l’emplacement de la gravure de la tranchée, d’une part afin de prévenir le phénomène de « STI etch stop » et d’autre part afin d’obtenir des structures de grilles verticales dont le fond est situé plus profondément, et en outre à une profondeur ne présentant sensiblement pas de variation tout le long de la tranchée. En particulier, le fond de la tranchée est situé à une profondeur égale en regard des emplacements de la tranchée qui traversent les régions d’isolation latérales et des emplacements qui traversent les régions actives. On notera en particulier que les solutions proposées dans les modes de réalisation et de mise en œuvre définis ci-après, ne prévoient avantageusement pas de modifier la réaction chimique en œuvre dans la gravure des tranchées d’isolation peu profondes STI, qui serait coûteux et difficile à mettre en pratique dans des procédé existant ; ni de modifier globalement la largeur nominale des régions d’isolation latérale, qui affecterait globalement les performances des régions actives et/ou la surface totale du circuit ; ni d’augmenter le temps de la gravure de la tranchée, qui engendrerait aussi un impact sur d’autres formations de dispositifs utilisant la même étape de gravure du transistor enterré à grille verticale. Ainsi, selon un aspect, il est proposé un procédé de fabrication d’un circuit intégré, comprenant une formation de régions d’isolation latérales délimitant des régions actives dans un substrat semiconducteur, et une gravure d’une tranchée s’étendant verticalement en profondeur dans le substrat et destinée à traverser lesdites régions d’isolation latérales et lesdites régions actives, dans lequel ladite formation des régions d’isolations latérales comprend une formation de régions d’isolation latérales sacrificielles positionnées à l’emplacement traversant les régions actives de ladite gravure de la tranchée. Par « l’emplacement traversant les régions actives », on entend l’emplacement pour lequel les régions active sont située de part et d’autre de la tranchée. En outre, bien qu’étant de la même nature et formées lors de la même étape, on fait la distinction entre des régions d’isolation latérales dont la fonction est de délimiter les régions actives du circuit obtenu à l’issu de la fabrication, avec les régions d’isolation latérales sacrificielles dont la fonction est d’être gravé (sacrifié) pour améliorer la mise en œuvre de l’étape de gravure. En effet, d’une part l’étendue des régions d’isolation latérale, en regard de l’emplacement de la gravure, ne présente pas l’étroitesse causant le phénomène d’arrêt de gravure « STI etch stop ». Cela permet donc de prévenir la réduction de la profondeur des tranchées de grilles verticales relative à la réduction de la profondeur des régions d’isolation peu profondes, et donc de notamment prévenir la perte de performances causée par une grande résistance entre les régions de conductions source-drain du transistor d’accès à l’état passant. Et d’autre part, les tranchées gravées à travers les régions d’isolation latérales sacrificielles sont plus profondes que des tranchées classiquement gravées dans le substrat semiconducteur, contribuant là encore à augmenter la profondeur du fond de la tranchée, notamment afin de prévenir la perte de performances causé par une grande résistance entre les régions de conductions source-drain du transistor d’accès à l’état passant. Selon un mode de mise en œuvre, la formation des régions d’isolation latérales sacrificielles est positionnée de manière à être complétement retirée lors de ladite gravure de la tranchée, de sorte que les flancs de la tranchée gravée comportent une paroi découverte desdites régions actives. Ainsi, la présence des régions d’isolation latérales sacrificielles n’a pas d’incidence sur l’interface (la paroi découverte) entre les régions actives et la tranchée après gravure. Selon un mode de mise en œuvre, ladite formation des régions d’isolations latérales délimite les régions actives en bandes s’étendant en longueur dans une première direction, tandis que ladite tranchée s’étend en longueur dans une deuxième direction perpendiculaire à la première direction, les régions d’isolation latérales sacrificielles étant positionnées dans la longueur de la tranchée dans la deuxième direction. Ainsi, les régions d’isolation latérales sacrificielles sont positionnées de manière à « traverser » les régions actives dans la deuxième direction, et la gravure de la tranchée est faite à un emplacement en regard des régions latérales sacrificielles seulement, et non en regard d’une alternance de bandes de régions actives et de régions d’isolation latérales. Selon un mode de mise en œuvre, les régions d’isolation latérales sont formées par un volume de matériau diélectrique dans le substrat, tandis que les régions actives sont formées par le matériau semiconducteur du substrat ; la dynamique de la gravure de la tranchée étant plus rapide dans le matériau diélectrique que dans le matériau semiconducteur du substrat. Selon un mode de mise en œuvre, on forme dans ladite tranchée gravée en profondeur dans le substrat une grille d’un transistor d’accès enterré à grille verticale, et on forme un empilement d’une grille flottante et d’une grille de commande d’un transistor d’état recouvrant au moins en partie lesdites régions actives au voisinage de la tranchée. Selon un autre aspect, il est également proposé un circuit intégré comprenant des régions d’isolation latérales délimitant des régions actives dans un substrat semiconducteur, et un composant agencé dans une tranchée s’étendant verticalement en profondeur dans le substrat et à travers lesdites régions d’isolation latérales et lesdites régions actives, dans lequel le fond de la tranchée est situé à une profondeur constante et égale en regard des emplacements de la tranchée qui traversent les régions d’isolation latérales et des emplacement qui traversent les régions actives. Selon un mode de réalisation, le composant agencé dans la tranchée comporte des flancs directement au contact des régions actives, au niveau des emplacements de la tranchée qui traversent les régions actives. Selon un mode de réalisation, les régions d’isolations latérales délimitent les régions actives en bandes s’étendant en longueur dans une première direction, tandis que ladite tranchée s’étend en longueur dans une deuxième direction perpendiculaire à la première direction le fond de la tranchée étant situé à une profondeur constante et égale le long de la deuxième direction. Selon un mode de réalisation, le circuit intégré comporte un transistor d’accès enterré à grille verticale, la grille verticale étant le composant agencée dans ladite tranchée, et un transistor d’état comportant un empilement d’une grille flottante et d’une grille de commande recouvrant au moins en partie lesdites régions actives au voisinage de la tranchée. Selon un autre aspect, il est également proposé un dispositif semiconducteur, comprenant des régions d’isolation latérales délimitant des régions actives dans un substrat semiconducteur, dans lequel des régions d’isolation latérales sacrificielles sont en outre positionnées au travers des régions actives ; le dispositif semiconducteur étant apte à être façonné par une gravure d’une tranchée à l’emplacement des régions d’isolation latérales sacrificielles, par un procédé tel que défini ci-avant. Cet aspect de dispositif semiconducteur correspond en particulier à un « dispositif intermédiaire » de circuit intégré obtenu au cours du procédé de fabrication défini ci-avant, notamment avant l’étape de gravure d’une tranchée s’étendant verticalement en profondeur dans le substrat et destinée à traverser lesdites régions d’isolation latérales et lesdites régions actives. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : FIG. 1 ; FIG. 1 ; FIG. 1 précédemment décrites, illustrent un exemple de technologie de mémoire non-volatile ; FIG. 2 ; FIG. 2 ; FIG. 2 ; FIG. 3 ; FIG. 3 ; FIG. 3 ; FIG. 4 ; FIG. 4 ; FIG. 4 ; FIG. 5 ; FIG. 5 ; FIG. 5 illustrent des modes de mise en œuvre et de réalisation de l’invention. Les figures 2A, 2B et 2C illustrent le résultat d’une étape de formation de régions d’isolation latérales STI et de régions d’isolation latérales sacrificielles STI_SAC, dans un substrat semiconducteur SUB d’un procédé de fabrication de circuit intégré, plus particulièrement dans un plan mémoire du circuit intégré, destiné à comporter des cellules-mémoires. Dans la suite, par commodité, les termes « régions d’isolation latérales STI, STI_SAC » feront référence à l’ensemble comportant les régions d’isolation latérales STI et les régions d’isolation latérales sacrificielles STI_SAC. On définit un repère orthogonal XYZ commun aux figures 2A-2B-2C, ainsi qu’aux figures 3A-3B-3C, 4A-4B-4C, 5A-5B-5C, décrites ci-après. La première direction X et la deuxième direction Y sont situées dans le plan de la face avant FA (voir ci-après), et la troisième direction Z est verticale, c’est-à-dire perpendiculaire au plan de la face avance FA. La FIG. 2 illustre une vue du dessus de la face avant FA du substrat SUB (voir ci-après). La FIG. 2 illustre une vue en coupe dans le plan BB de la FIG. 2 . Le plan BB dirigé par la première direction X et la direction verticale Z, et est positionné dans la longueur de la région active ACT (voir ci-après). La FIG. 2 illustre une vue en coupe dans le plan CC de la FIG. 2 . Le plan CC est dirigé par la deuxième direction Y et la direction verticale Z, et est positionné à travers la région d’isolation latérale sacrificielle STI_SAC. La face avant FA du substrat SUB est la face à partir de laquelle sont réalisés les dispositifs de la partie semiconductrice, usuellement désignée « FEOL » pour « Front End Of Line » en anglais. Avant ou après la formation des régions d’isolation latérale STI, STI_SAC, une région NISO implantée en profondeur dans le substrat semiconducteur SUB a été formée. La région implantée en profondeur NISO, d’un type de dopant opposé au type de dopants du substrat SUB, pourra offrir la fonction de plan de source de cellules mémoires. Conventionnellement, quasiment aucune autre étape n’est mise en œuvre antérieurement à la formation des régions d’isolation latérale STI, STI_SAC. Les régions d’isolation latérales STI, STI_SAC sont formées dans une région superficielle du substrat semiconducteur SUB à partir de la face avant FA, c’est-à-dire une région peu profonde, par exemple de sensiblement 300 nm ou entre 200 nm et 400 nm. Les régions d’isolation latérales STI, STI_SAC sont obtenues par une technique de tranchées d’isolation peu profondes, c’est-à-dire qu’elles sont obtenues par une gravure de tranchées peu profondes (par exemple 300 nm à 400 nm) ouvertes dans la région superficielle du substrat SUB, et par un remplissage des tranchées avec un matériau diélectrique, typiquement de l’oxyde de silicium. Les régions d’isolation latérales STI délimitent des régions actives ACT du substrat, qui s’étendent bandes dont la longueur est dirigée par la première direction X. Parmi les régions d’isolations latérales formés à de cette étape, des régions d’isolation latérales sacrificielles STI_SAC sont positionnées à l’emplacement de la future gravure de la tranchée TR (figures 3A-3B-3C), notamment l’emplacement traversant les régions actives ACT, perpendiculairement dans la deuxième direction Y. Ainsi, dans l’absolu, les régions actives ACT ont une forme de bandes s’étendant dans la première direction X, interrompues par les régions d’isolation latérales sacrificielles STI_SAC qui les traverse latéralement dans la deuxième direction Y. Les figures 3A, 3B et 3C illustrent le plan mémoire à l’issue de l’étape de gravure GRTR d’une tranchée s’étendant en profondeur dans le substrat SUB. La FIG. 3 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 3 illustre une vue en coupe dans le plan BB de la FIG. 3 (identique au plan BB de la FIG. 2 ). La FIG. 3 illustre une vue en coupe dans le plan CC de la FIG. 3 (identique au plan CC de la FIG. 2 ). La gravure GRTR est positionnée à la place de la région d’isolation latérale sacrificielle STI_SAC, et peut notamment être prévue plus large dans la deuxième direction Y de manière à satisfaire à une marge d’erreur dans l’alignement des masques des gravures respectives. On notera que le masque de la gravure de la tranchée GRTR peut être aligné directement par rapport au masque de la gravure des tranchées d’isolation latérales STI, STI_ACT. Ainsi la marge d’erreur à satisfaire est avantageusement minimale (car elle ne doit pas tenir compte d’une accumulation de marges d’erreurs d’une succession d’alignements entre les deux étapes de gravure). La tranchée TR ainsi gravée s’étend en longueur dans la deuxième direction Y et traverse latéralement une succession de bandes de régions d’isolation latérales STI et de régions actives ACT, s’étendant en longueur dans la première direction X. La technique de gravure GRTR de la tranchée TR est typiquement une gravure sèche du type à ions réactifs, usuellement « RIE » pour « Reactive Ion Etching ». Ce type de gravure présente de façon conventionnelle une dynamique plus rapide dans le matériau diélectrique des régions d’isolation latérales STI, typiquement de l’oxyde de silicium, que dans le matériau semiconducteur des régions actives ACT, typiquement en silicium monocristallin. En conséquence, au moment où la gravure GRTR atteint le fond des tranchées d’isolation peu profondes STI, les parties situées en regard de la position des régions d’isolation peu profondes STI sont plus profondément gravée que les parties situées en regard de la position des régions actives ACT. Or, du fait que les régions d’isolation latérales sacrificielles STI_SAC sont positionnées à l’emplacement de cette gravure GRTR, seule des parties situées en regard de la position des régions d’isolation peu profondes STI sont gravées (à la plus grande profondeur), avec une dynamique de gravure uniforme tout le long (deuxième direction Y) de la tranchée TR. Ainsi, le fond de la tranchée TR a une forme ne présentant sensiblement pas variations en profondeur le long de la deuxième direction Y. En d’autres termes, le fond de la tranchée TR est ainsi situé à une profondeur p10 constante, en particulier vis-à-vis des emplacements de la tranchée qui traversent les régions d’isolation latérales STI et des emplacements qui traversent les régions actives ACT. En d’autres termes le fond de la tranchée est situé à des profondeurs égales en regard des emplacements de la tranchée TR qui traversent les régions d’isolation latérales STI, et en regard des emplacements de la tranchée TR qui traversent les régions actives ACT, dans la vue du dessus de la FIG. 3 . On entend en effet par « profondeur constante » ou « profondeurs égales » des profondeurs ne présentant sensiblement pas de variations, c’est-à-dire dont les variations sont inférieures ou égal à un seuil de variation du procédé de gravure. Par ailleurs, une région de source Simp, aussi appelée implant de source Simp, est implantée dans le substrat SUB, depuis le fond de la tranchée TR, entre le fond de la tranchée TR et le plan de source NISO. L’implant de source Simp est prévu pour assurer une continuité électrique avec le plan de source NISO. Les figures 4A, 4B et 4C illustrent le plan mémoire à l’issue d’une formation d’une structure de grille TRG dans la tranchée TR s’étendant en profondeur dans le substrat SUB. La FIG. 4 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 4 illustre une vue en coupe dans le plan BB de la FIG. 4 (identique au plan BB des figures 2A, 3A). La FIG. 4 illustre une vue en coupe dans le plan CC de la FIG. 4 (identique au plan CC des figures 2A, 3A). D’une part, on a formé une couche diélectrique de grille sur le fond et les flancs de la tranchée TR ainsi ouverte dans le substrat semiconducteur SUB, typiquement par oxydation. D’autre part, on a formé une région conductrice de grille dans le volume de la tranchée, typiquement par un dépôt de silicium polycristallin à l’excès débordant par-dessus la face avant FA, et une étape d’aplanissement chimio-mécanique jusqu’à la face avant FA. La structure de grille TRG ainsi agencé dans la tranchée TR comporte l’enveloppe diélectrique de grille sur les flancs et le fond de la tranchée, et la région conductrice de grille dans le volume délimité par l’enveloppe et la face avant FA. On a ainsi formé dans la tranché TR, une région de source Simp, NISO, et la structure de grille verticale TRG, d’un transistor d’accès enterré TA, pour des cellules mémoire du plan mémoire. Les figures 5A, 5B et 5C illustrent le plan mémoire à l’issue d’étapes finalisant la formation de cellules-mémoires CEL1, CEL2, en particulier la formation de transistors d’états TE. La FIG. 5 illustre une vue du dessus de la face avant FA du substrat SUB. La FIG. 5 illustre une vue en coupe dans le plan BB de la FIG. 5 . Le plan BB est identique au plan BB des figures 2A, 3A, 4A et travers les régions de grilles CG, FG des transistors d’états TE en longueur et la région de grille verticale TRG en largeur. La FIG. 5 illustre une vue en coupe dans le plan CC de la FIG. 5 . Le plan CC est identique au plan CC des figures 2A, 3A, 4A et traverse la région de grille verticale en longueur. Les étapes achevant la formation des cellules-mémoires CEL1, CEL2, comprennent la formation de transistors d’états TE comportant une grille flottante FG surmontée d’une grille de commande CG. Les régions de conductions du transistor d’état TE sont implantées dans les régions actives ACT. La région de drain D est connectée à une ligne de bit respective BL1, BL2, tandis que la région de source (non représentée) du transistor d’état TE est aussi la région de drain du transistor d’accès TA, et fait la connexion en série entre le transistor d’état TE et le transistor d’accès TA. Les lignes de bits BL1, BL2 sont par exemple formées dans un niveau de métal s’étendant au-dessus du plan mémoire dans la première direction X. Les grilles de commandes CG peuvent être réalisées de manière à s’étendre dans la deuxième direction Y, pouvant former des lignes de grille de commande utilisées pour accéder sélectivement aux cellules mémoires, appartenant à même groupe appelé rangée. Le transistor d’accès TA est lui aussi réalisé de manière à s’étendre dans la deuxième direction Y, et peut former une ligne de mots utilisée pour accéder sélectivement aux cellules mémoires, appartenant à même groupe appelé mot mémoire. Les grilles flottantes FG sont formées de manière à recouvrir les régions actives ACT propres à chaque cellule mémoire CEL1, CEL2, de part et d’autre, dans le sens de la première direction X, de grille verticale TRG. En particulier, l’interface entre chaque grille flottante FG et la région active ACT sous-jacente est prévue pour mettre en œuvre des injections de charges par « effet tunnel » à travers une couche d’oxyde tunnel, typiquement par effet Fowler-Nordheim et/ou par injection de porteur chauds issus d’ionisations par impacts. La fiabilité et la performance en matière de cyclages des cellules mémoires CEL1, CEL2 sont notamment déterminées par la largeur de l’interface d’injection par effet tunnel, c’est-à-dire par la largeur des régions active ACT, c’est-à-dire la largeur des bandes d’active ACT dans la deuxième direction Y. Plus la largeur des régions active ACT est grande, plus la fiabilité des cellules mémoires est grande. Ainsi, grâce aux régions d’isolation latérales sacrificielles, on aura pu se prémunir contre le phénomène d’arrêt de gravure des régions d’isolation latérales « STI etch stop » en regard de la tranchée TRG, causé par l’étroitesse des régions d’isolation latérales (dans la deuxième direction Y), sans pour autant élargir les régions d’isolation latérales STI (dans la deuxième direction Y), et donc sans réduire en, conséquence la largeur de régions actives ACT ni la fiabilité y relative des cellules mémoires CEL1, CEL2. Eviter le problème d’arrêt de gravure des régions d’isolation latérales « STI etch stop » permet de ne pas subir le risque de perte de performances en lecture et écrite, par voie de conséquence, en évitant la réduction de la profondeur des tranchées de grilles verticales pouvant engendrer une grande résistance entre les régions de conductions source-drain du transistor d’accès TA à l’état passant. Et d’autre part, la conception de la région d’isolation latérale sacrificielle STI_SAC permet en outre de former les tranchées TR accueillant la grille verticale TRG ayant une profondeur p10 plus grande que la profondeur p11 (figures 1A, 1B, 1C) d’une tranchée gravée avec la même étape dans le substrat semiconducteur SUB. Cet effet additionnel contribue lui-aussi à prévenir le risque de perte de performances en lecture et écriture des cellules mémoires. Par ailleurs, du point de vue du dispositif final obtenu par le procédé décrit précédemment en relation avec les figures 2A-C à 5A-C, le fond de la tranchée TR contenant la grille verticale TRG, a une allure très uniforme et plate, et est notamment situé à une profondeur p10 constante et égale en regard des emplacements de la tranchée qui traversent les régions d’isolation latérales STI et qui traversent les régions actives ACT. Ces avantages sont en particulier des conséquences résultant de la structure du dispositif semiconducteur « intermédiaire », obtenu en cours de procédé à l’issue de l’étape de formation des régions d’isolation latérales STI, STI_SAC, tel qu’illustré par les figures 2A, 2B, 2C ; c’est-à-dire un dispositif semiconducteur comprenant des régions d’isolation latérales STI délimitant des régions actives ACT dans un substrat semiconducteur SUB, dans lequel des régions d’isolation latérales sacrificielles STI_SAC sont en outre positionnées à travers les régions actives ACT, le dispositif semiconducteur étant apte, voire destiné, à être façonné par une gravure d’une tranchée GRTR à l’emplacement des régions d’isolation latérales sacrificielles STI_SAC telle que décrit ci-avant en relation avec les figures 3A-3B-3C, 4A-4B-4C, et 5A-5B-5C. Procédé de fabrication d’un circuit intégré, comprenant une formation de régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), et une gravure d’une tranchée (GRTR) s’étendant verticalement en profondeur dans le substrat (SUB) et destinée à traverser lesdites régions d’isolation latérales (STI) et lesdites régions actives (ACT), dans lequel ladite formation des régions d’isolations latérales (STI) comprend une formation de régions d’isolation latérales sacrificielles (STI_SAC) positionnées à l’emplacement de ladite gravure de la tranchée (TR) traversant les régions actives. Procédé selon la revendication 1, dans lequel la formation des régions d’isolation latérales sacrificielles (STI_SAC) est positionnée de manière à être complétement retirée lors de ladite gravure de la tranchée, de sorte que les flancs de la tranchée gravée comportent une paroi découverte desdites régions actives (ACT). Procédé selon l’une des revendications 1 ou 2, dans lequel ladite formation des régions d’isolations latérales (STI) délimite les régions actives en bandes s’étendant en longueur dans une première direction (X), tandis que ladite tranchée (TR) s’étend en longueur dans une deuxième direction (Y) perpendiculaire à la première direction (X), les régions d’isolation latérales sacrificielles (STI_SAC) étant positionnées dans la longueur de la tranchée (TR) dans la deuxième direction (Y). Procédé selon l’une des revendications 1 à 3, dans lequel les régions d’isolation latérales (STI) sont formées par un volume de matériau diélectrique dans le substrat (SUB), tandis que les régions actives (ACT) sont formées par le matériau semiconducteur du substrat (SUB) ; la dynamique de la gravure de la tranchée (GRTR) étant plus rapide dans le matériau diélectrique que dans le matériau semiconducteur du substrat (SUB). Procédé selon l’une des revendications 1 à 4, dans lequel on forme dans ladite tranchée (TR) gravée en profondeur dans le substrat une grille d’un transistor d’accès (TA) enterré à grille verticale (TRG), et on forme un empilement d’une grille flottante (FG) et d’une grille de commande (CG) d’un transistor d’état (TE) recouvrant au moins en partie lesdites régions actives (ACT) au voisinage de la tranchée. Circuit intégré comprenant des régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), et un composant agencé dans une tranchée (TR) s’étendant verticalement en profondeur dans le substrat (SUB) et à travers lesdites régions d’isolation latérales (STI) et lesdites régions actives (ACT), dans lequel le fond de la tranchée est situé à une profondeur (p10) constante et égale en regard des emplacements de la tranchée qui traversent les régions d’isolation latérales (STI) et des emplacement qui traversent les régions actives (ACT). Circuit intégré selon la revendication 6, dans lequel le composant agencé dans la tranchée comporte des flancs directement au contact des régions actives (ACT), au niveau des emplacements de la tranchée qui traversent les régions actives. Circuit intégré selon l’une des revendications 6 ou 7, dans lequel les régions d’isolations latérales (STI) délimitent les régions actives en bandes s’étendant en longueur dans une première direction (X), tandis que ladite tranchée (TR) s’étend en longueur dans une deuxième direction (Y) perpendiculaire à la première direction (X) le fond de la tranchée étant situé à une profondeur (p10) constante et égale le long de la deuxième direction (Y). Circuit intégré selon l’une des revendications 6 à 8, comportant un transistor d’accès (TA) enterré à grille verticale (GV), la grille verticale (TRG) étant le composant agencée dans ladite tranchée (TR), et un transistor d’état (TE) comportant un empilement d’une grille flottante (FG) et d’une grille de commande (CG) recouvrant au moins en partie lesdites régions actives (ACT) au voisinage de la tranchée (TR). Dispositif semiconducteur, comprenant des régions d’isolation latérales (STI) délimitant des régions actives (ACT) dans un substrat semiconducteur (SUB), dans lequel des régions d’isolation latérales sacrificielles (STI_SAC) sont en outre positionnées au travers des régions actives ; apte à être façonné par une gravure d’une tranchée (GRTR) à l’emplacement des régions d’isolation latérales sacrificielles (STI_SAC) telle que définie dans l’une des revendications 1 à 5.