FR 3153928 A1 20250411 FR 2310679 A 20231005 Procédé de fabrication d'un transistor bipolaire La présente description concerne un procédé de fabrication d’un transistor bipolaire (201) comprenant : - la formation d’une première partie (213A, 213B) d’un collecteur (213) dopé d’un premier type de conductivité dans une couche de semiconducteur (210); - la formation d’une première région isolante (231, 232), comprenant un premier matériau isolant, sur la première partie du collecteur ; - la formation d’une couche de conduction sur la première région isolante, ladite couche de conduction étant destinée à former une première partie (214C) d’une base (214) dopée du deuxième type de conductivité ; - la formation d’une ouverture dans la couche de conduction, ladite ouverture débouchant sur la première région isolante et ayant une première largeur ; - la formation d’une couche isolante sur la couche de conduction et dans l’ouverture ; - la formation d’une cavité dans la couche isolante et dans la première région isolante, ladite cavité débouchant sur une portion de la première partie du collecteur en traversant l’ouverture, la cavité présentant au niveau de l’ouverture une deuxième largeur inférieure à la première largeur ; - la formation d’une deuxième partie (213C) du collecteur dans la cavité sur la portion de la première partie du collecteur. Figure pour l'abrégé : Fig. 2L Procédé de fabrication d'un transistor bipolaire La présente description concerne de façon générale les dispositifs électroniques et plus particulièrement les transistors bipolaires et leurs procédés de fabrication. Un transistor bipolaire est un dispositif électronique à base de semiconducteur de la famille des transistors. Son principe de fonctionnement est basé sur deux jonctions PN, l'une généralement en direct et l'autre généralement en inverse. Par exemple, un transistor bipolaire vertical est un transistor bipolaire dans lequel les régions d’émetteur, de base et de collecteur sont disposées l’une sur l’autre. Un transistor bipolaire peut être intégré dans un procédé CMOS (Complementary Metal Oxide Semiconductor), avec un ou plusieurs autres transistors, par exemple un transistor du type à effet de champ à grille isolée, ou transistor du type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). Il existe un besoin d’améliorer certains paramètres de fonctionnement des transistors bipolaires, en particulier des transistors bipolaires verticaux, et d’améliorer le procédé de fabrication des transistors bipolaires. Un mode de réalisation pallie tout ou partie des inconvénients des transistors bipolaires connus et/ou des procédés de fabrication de transistors bipolaires connus. Un mode de réalisation prévoit un procédé de fabrication d’un transistor bipolaire, ledit procédé comprenant : - la formation d’une première partie d’un collecteur dans une couche de semiconducteur, le collecteur étant dopé d’un premier type de conductivité; - la formation d’une première région isolante, comprenant un premier matériau isolant, sur la première partie du collecteur ; - la formation d’une couche de conduction sur la première région isolante, ladite couche de conduction étant destinée à former une première partie d’une base dopée du deuxième type de conductivité opposé au premier type de conductivité ; - la formation d’une ouverture dans la couche de conduction, ladite ouverture débouchant sur la première région isolante et ayant une première largeur ; - la formation d’au moins une couche isolante sur la couche de conduction et dans l’ouverture ; - la formation d’une cavité dans la au moins une couche isolante et dans la première région isolante, ladite cavité débouchant sur une portion de la première partie du collecteur en traversant l’ouverture, la cavité présentant, au niveau de l’ouverture, une deuxième largeur inférieure à la première largeur ; - la formation d’une deuxième partie du collecteur dans la cavité sur la portion de la première partie du collecteur. Selon un mode de réalisation, le procédé comprend en outre : - la formation d’une deuxième partie de la base sur la deuxième partie du collecteur, au moins partiellement dans la cavité ; et - la formation d’une région d’un émetteur en regard de la deuxième partie de la base, l’émetteur étant dopé du premier type de conductivité. Selon un mode de réalisation, le procédé comprend en outre la formation d’espaceurs isolants entre la deuxième partie de la base et la région de l’émetteur. Selon un mode de réalisation, le procédé comprend en outre: - la suppression de la au moins une couche isolante ; - la croissance, par exemple la croissance épitaxiale, de couche de conduction et de la deuxième partie de la base de manière à augmenter l’épaisseur de ladite couche de conduction, et remplir l’ouverture, formant une couche de conduction étendue en contact avec la deuxième partie de la base ; et - la suppression, par exemple la gravure, d’une portion latérale périphérique de la couche de conduction étendue de manière à former la première partie de la base en contact avec la deuxième partie de la base. Selon un mode de réalisation : - la cavité est sensiblement centrée par rapport à l’ouverture ; et/ou - une distance entre la cavité et l’ouverture est supérieure ou égale à moins 20 nm, par exemple supérieure ou égale à 30 nm ; et/ou - la première largeur est supérieure ou égale à 200 nm, par exemple supérieure ou égale à 300 nm. Selon un mode de réalisation, la deuxième partie du collecteur : - est en un matériau semiconducteur similaire au matériau de la couche de semiconducteur ; et/ou - présente un dopage inférieur au dopage d’au moins une première région de la première partie du collecteur ; et/ou - est formée par croissance épitaxiale ; et/ou - s’étend jusqu’à la limite entre la première région isolante et la couche de conduction, voire en dessous de ladite limite. Selon un mode de réalisation, la au moins une couche isolante comprend une troisième couche isolante en un deuxième matériau isolant différent du premier matériau isolant, par exemple un nitrure de silicium, sur la couche de conduction et dans l’ouverture. Selon un mode de réalisation, la au moins une couche isolante est un empilement qui comprend une alternance de couches isolantes de deux matériaux isolants différents, par exemple l’empilement comprend une troisième couche isolante en un deuxième matériau isolant différent du premier matériau isolant, par exemple un nitrure de silicium, sur la couche de conduction et dans l’ouverture, et une quatrième couche isolante en le premier matériau isolant, par exemple un oxyde de silicium, sur la troisième couche isolante. Selon un mode de réalisation, la première largeur est comprise entre 200 nm et 1 µm, et la deuxième largeur est comprise entre 150 et 950 nm. Un mode de réalisation prévoit un transistor bipolaire comprenant : - une couche de semiconducteur ; - un collecteur, une base et un émetteur formés dans et sur la couche de semiconducteur, le collecteur et l’émetteur étant dopés d’un premier type de conductivité, et la base étant dopée du deuxième type de conductivité opposé au premier type de conductivité ; le collecteur comprenant une première partie dans la couche de semiconducteur ; - une première région isolante comprenant un premier matériau isolant, ladite région isolante étant entre la première partie du collecteur et la base ; - une cavité s’étendant dans la région isolante jusqu’à une portion de la première partie du collecteur ; - une deuxième partie du collecteur dans la cavité en contact avec la portion de la première partie du collecteur ; - une première partie de la base sur la région isolante de part et d’autre de la cavité ; - une deuxième partie de la base sur la deuxième partie du collecteur, la deuxième partie de la base étant localisée au moins partiellement dans la cavité ; et - une région d’un émetteur en regard de la deuxième partie de la base ; la base comportant des encoches en un matériau semiconducteur de la deuxième partie de la base dans la région isolante, entre la deuxième partie de la base et la première partie de la base. Selon un mode de réalisation : - la première partie du collecteur comprend une première région de collecteur qui présente une première épaisseur et qui s’étend jusqu’à une première face de la couche de semiconducteur, et une deuxième région de collecteur qui présente une deuxième épaisseur inférieure à la première épaisseur et qui ne s’étend pas jusqu’à la première face de la couche de semiconducteur, la première région de collecteur étant en contact avec au moins une extrémité de la deuxième région de collecteur, la deuxième région de collecteur incluant la portion de la première partie du collecteur ; et - la première région isolante comprend une première couche isolante sur la deuxième région de collecteur et dans la couche de semiconducteur, ladite première couche isolante s’étendant jusqu’à la première face de la couche de semiconducteur, et une deuxième couche isolante sur la première couche isolante, et par exemple sur la première région de collecteur, les première et deuxième couches isolantes étant le même premier matériau isolant, par exemple en un oxyde de silicium. Selon un mode de réalisation, la première région de collecteur et la deuxième région de collecteur sont formées sur une région enterrée de la couche de semiconducteur. Selon un mode de réalisation, la première région de collecteur entoure la deuxième région de collecteur. Selon un mode de réalisation, le transistor bipolaire comprenant en outre une tranchée isolante dans la couche semiconducteur autour de la première partie du collecteur. Selon un mode de réalisation : - la couche de semiconducteur est en silicium ; et/ou - la première partie de la base est en silicium polycristallin dopé du deuxième type de conductivité ; et/ou - la deuxième partie de la base comprend au moins une première région de base en un matériau semiconducteur, tel que le silicium ou un alliage silicium-germanium, dopé du deuxième type de conductivité, et par exemple une deuxième région de base en un matériau semiconducteur, tel que le silicium, non intentionnellement dopé sur la première région de base ; et/ou - la région de l’émetteur est en silicium polycristallin dopé du premier type de conductivité. Un mode de réalisation prévoit un dispositif électronique comprenant au moins un parmi les transistors bipolaires décrits précédemment. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 est une vue en coupe représentant un exemple de dispositif électronique comprenant un transistor bipolaire ; la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , et la FIG. 2 sont des vues en coupe représentant des étapes d’un procédé de fabrication d’un transistor bipolaire selon un mode de réalisation ; et la FIG. 3 représente un dispositif électronique comprenant un transistor bipolaire selon un mode de réalisation, obtenu par le procédé de fabrication des figures 2A à 2L. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes de fabrication et tous les détails d’un transistor bipolaire ne sont pas décrits, étant réalisables avec les procédés usuels connus de la personne du métier. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un transistor bipolaire dans une position normale d'utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Sauf précision contraire, lorsque l'on fait référence à un transistor, il est fait référence à un transistor bipolaire, par exemple un transistor bipolaire vertical. Sauf précision contraire, lorsque l'on fait référence à un élément isolant, il est fait référence à un élément électriquement conducteur. Similairement, lorsque l'on fait référence à un élément conducteur, il est fait référence sauf précision contraire à un élément électriquement conducteur. Les exemples et modes de réalisation représentés sur les figures, et décrits dans la description qui suit, concernent un transistor bipolaire de type NPN, le dopage N correspondant au premier type de conductivité, et le dopage P au deuxième type de conductivité. Cependant, la personne du métier comprendra facilement que les principes décrits dans la présente description peuvent également être appliqués à un transistor bipolaire de type PNP, le dopage P correspondant alors au premier type de conductivité, et le dopage N au deuxième type de conductivité. La FIG. 1 est une vue en coupe représentant un exemple de dispositif électronique 100 comprenant un transistor bipolaire 101. Dans la FIG. 1 , on a représenté des éléments du dispositif électronique 100 ou du transistor bipolaire 101 seulement d’un côté d’un axe vertical Z, étant entendu que les mêmes éléments sont localisés symétriquement de l’autre côté de cet axe vertical. Le transistor bipolaire 101 est formé dans et sur une couche de semiconducteur 110. La couche de semiconducteur 110 est positionnée sur un substrat, ou correspond à tout ou partie d’un substrat. La couche de semiconducteur est par exemple une couche de silicium, par exemple de silicium monocristallin. La couche de silicium peut être une couche d’un empilement SOI, avec une couche d’isolant formée dans un substrat (non représenté dans la FIG. 1 ) sous la couche de silicium. Le transistor 101 comprend une région 111 de la couche de semiconducteur 110. La région 111 est une région enterrée de la couche de semiconducteur 110. Autrement dit, la région enterrée 111 ne s'étend pas jusqu'à la face supérieure 110A de la couche de semiconducteur 110. De préférence, la région enterrée 111 n'est pas dopée. Le dispositif électronique 100 comprend en outre des tranchées isolantes 120 formées dans la couche de semiconducteur 110, par exemple pour séparer le transistor 101 de composants électroniques adjacents pouvant être mis en œuvre dans, et sur, la couche de semiconducteur 110, tels que d’autres transistors bipolaires, des transistors MOSFET, et/ou encore d’autres composants électroniques. Une tranchée isolante 120 est une ouverture formée dans la couche de semiconducteur 110, puis remplie d’un matériau isolant électriquement, par exemple en oxyde de silicium. Chaque tranchée isolante 120 s'étend dans la couche de semiconducteur 110, par exemple à partir de la face supérieure 110A de celle-ci, et peut s’étendre jusqu’à la face inférieure de la couche enterrée 111, ou avant la face inférieure de la couche enterrée 111. Les tranchées isolantes 120 permettent également de séparer, au moins partiellement, la région enterrée 111 de régions de polarisation 112 de la couche de semiconducteur 110. Les régions de polarisation 112 sont en un matériau identique à, avec de préférence le même dopage que, la région enterrée 111, par exemple elles ne sont pas dopées. Au lieu de plusieurs tranchées isolantes, il peut s’agir d’une tranchée isolante 120 qui entoure latéralement la région enterrée 111, et au lieu de plusieurs régions de polarisation, il peut s’agir d’une région de polarisation 112 qui entoure latéralement la tranchée isolante 120. Les régions de polarisation 112 peuvent être reliées électriquement à la région enterrée 111 sous les tranchées isolantes 120 de sorte que la polarisation d’au moins une des régions de polarisation 112 entraine la polarisation de la région enterrée 111. Pour permettre cette polarisation, soit les tranchées isolantes 120 ne s’étendent pas jusqu’à la région enterrée, soit une portion de la couche de semiconducteur non représentée s'étend sous les tranchées isolantes. Une première région de contact 102 en un matériau conducteur électriquement, par exemple en un métal, recouvre la face supérieure de chaque région de polarisation 112. Le transistor 101 comprend un collecteur 113. Le collecteur comprend des premières régions 113A au-dessus de la région enterrée 111, par exemple en contact avec la région enterrée 111, sur la périphérie de cette région enterrée, jusqu’à la face supérieure 110A de la couche de semiconducteur 110. Une région centrale de la région enterrée 111 n’est pas couverte par les premières régions de collecteur 113A. Les premières régions de collecteur 113A sont situées de l’autre côté des tranchées isolantes 120 par rapport aux régions de polarisation 112. Les premières régions de collecteur 113A sont en le matériau semiconducteur de la couche de semiconducteur 110, et sont dopées d'un premier type de conductivité, par exemple dopées de type N. Des deuxièmes régions de contact 103 en un matériau conducteur électriquement, par exemple en un métal, recouvrent la face supérieure de chaque première région de collecteur 113A, formant des contacts du collecteur 113. Entre les premières régions de collecteur 113A, le collecteur 113 comprend une deuxième région de collecteur 113B, par exemple joignant les premières régions de collecteur 113A. La deuxième région de collecteur 113B est au-dessus de la région enterrée 111, par exemple en contact avec la région enterrée 111, mais ne s’étend pas jusqu’à la face supérieure 110A de la couche de semiconducteur 110. La deuxième région de collecteur 113B présente une épaisseur de préférence inférieure à l’épaisseur des premières régions de collecteur 113A. La deuxième région de collecteur 113B est en contact avec les premières régions de collecteur 113A. La deuxième région de collecteur 113B est en le matériau semiconducteur de la couche de semiconducteur, est dopée du premier type de conductivité, par exemple dopée de type N, comme les premières régions de collecteur 113A. La deuxième région de collecteur 113B peut avoir un niveau de dopage, c’est-à-dire une concentration en dopants du premier type, inférieure ou égale au niveau de dopage, c’est-à-dire à la concentration de dopants, des premières régions de collecteur 113A. Au lieu de plusieurs premières régions de collecteur 113A, il peut s’agir d’une première région de collecteur qui entoure latéralement la deuxième région de collecteur 113B. Les première(s) et deuxième régions de collecteur 113A, 113B forment une région extrinsèque de collecteur, ou collecteur extrinsèque. Le transistor 101 comprend une première région isolante 121 en un matériau isolant électriquement, par exemple de l'oxyde de silicium. La première région isolante 121 s'étend sur la deuxième région de collecteur 113B jusqu’à un niveau supérieur au niveau des faces supérieures des premières régions de collecteur 113A, et des deuxièmes régions de contact 103. La première région isolante 121 est ainsi de préférence en contact avec les parois latérales internes des deuxièmes régions de contact 103 et des premières régions de collecteur 113A, et avec la face supérieure de la deuxième région de collecteur 113B. Cette première région isolante 121 peut inclure une portion inférieure qui correspond à une tranchée isolante dans la couche de semiconducteur 110 en regard de, et d’étendant jusqu’à, la deuxième région de collecteur 113B, cette tranchée isolante pouvant être désignée par le terme de tranchée isolante peu profonde (STI de l’anglais "Shallow Trench Isolation"). La première région isolante 121 inclut une première cavité 122 qui s’étend dans l’épaisseur de cette première région isolante jusqu’à la deuxième région de collecteur 113B. La première cavité 122 est de préférence sensiblement centrée horizontalement par rapport aux bords latéraux externes de la première région isolante 121. Une portion, par exemple une portion centrale, de la face supérieure de la deuxième région de collecteur 113B forme ainsi le fond de la première cavité 122. Des espaceurs 123 dits "internes" en un matériau isolant, par exemple en oxyde de silicium, sont situés contre les parois latérales internes de la première cavité 122, à partir de la face supérieure de la deuxième région de collecteur 113B. Une portion centrale du fond de la cavité 122 n'est pas recouverte par les espaceurs internes 123. Les espaceurs internes 123 ont un profil décroissant à partir de la face supérieure de la deuxième région de collecteur 113B. Une troisième région de collecteur 113C remplit la première cavité 122 entre les espaceurs internes 123. La troisième région de collecteur 113C recouvre, et est en contact avec, la portion centrale du fond de la première cavité 122, c’est-à-dire la portion de la deuxième région de collecteur 113B formant le fond de cette première cavité. La troisième région de collecteur 113C recouvre, et de préférence est en contact avec, les espaceurs internes 123. Du fait du profil décroissant des espaceurs internes 123 à partir de la face supérieure de la deuxième région de collecteur 113B, la troisième région de collecteur 113C a un profil croissant à partir de cette face supérieure. La troisième région de collecteur 113C est en le même matériau que les premières et deuxième régions de collecteur 113A, 113B, et est dopée du premier type de conductivité, par exemple dopée de type N. Le dopage, c’est-à-dire la concentration de dopants, de la troisième région de collecteur 113C peut former un gradient, de préférence décroissant, à partir de la deuxième région de collecteur 113B. La troisième région de collecteur 113C peut avoir un niveau de dopage moyen inférieur au niveau de dopage des première(s) et deuxième régions de collecteur. La troisième région de collecteur 113C forme une région intrinsèque de collecteur, ou collecteur intrinsèque. Les première(s) 113A, deuxième 113B et troisième 113C régions de collecteur forment le collecteur 113 du transistor 101. La première région isolante 121 peut comprendre une deuxième cavité 124, plus large que la première cavité 122, et qui s'étend depuis le niveau supérieur de la première cavité 122, c’est-à-dire depuis la face supérieure de la troisième région de collecteur 113C, jusqu’à la face supérieure de la première région isolante 121. La première région isolante 121 comprend ainsi une marche au niveau de sa face supérieure avec une couronne supérieure 121A qui entoure la deuxième cavité 124, c’est-à-dire présente une forme un U élargie. La deuxième cavité 124 est de préférence sensiblement centrée latéralement par rapport aux bords latéraux externes de la première région isolante 121 et/ou par rapport à la première cavité 122. Le transistor 101 comprend en outre une première région de base 114A, située dans une portion centrale de la deuxième cavité 124, de préférence sensiblement en regard de la première cavité 122 remplie de la troisième région de collecteur 113C. La première région de base 114A recouvre de préférence la face supérieure de la troisième région de collecteur 113C. La première région de base 114A est de préférence située au centre de la deuxième cavité 124. La première région de base 114A est par exemple à base de silicium, par exemple en silicium ou en silicium-germanium. La première région de base 114A est dopée du deuxième type de conductivité, c’est-à-dire le type de conductivité opposé au premier type de conductivité, par exemple dopée de type P. La première région de base 114A présente de préférence une troisième cavité 126 qui s'étend depuis le niveau supérieur de cette première région de base jusqu’à une profondeur inférieure à l’épaisseur de cette première région de base. La première région de base 114A comprend ainsi une marche au niveau de sa face supérieure, c’est-à-dire présente une forme en U élargie. Une autre couche de semiconducteur 114B est positionnée sur la première région de base 114A au fond de la troisième cavité 126, de préférence recouvrant le fond de cette troisième cavité, et présente une épaisseur qui est de préférence inférieure à la profondeur de la troisième cavité 126. Le matériau de l’autre couche de semiconducteur 114B est par exemple le même que celui de la couche de semiconducteur 110, par exemple du silicium, et est de préférence non dopé. Cette autre couche de semiconducteur 114B forme une deuxième région de base. Les première et deuxième régions de base 114A, 114B forment la région intrinsèque de la base 114 du transistor 101, ou base intrinsèque. Des deuxièmes régions isolantes 127 sont positionnées dans la troisième cavité 126 sur la périphérie de la deuxième région de base 114B et s’étendent de préférence jusqu’au niveau de la face supérieure de la première région de base 114A, en laissant accès à une portion centrale de la deuxième région de base 114B. Les deuxièmes régions isolantes 127 sont par exemple en contact avec la première région de base 114A sur tout le contour de la troisième cavité 126. En variante, la première région de base 114A peut ne pas inclure de troisième cavité, et la deuxième région de base 114B ainsi que les deuxièmes régions isolantes 127 peuvent alors s’étendre latéralement jusqu’au niveau des bords latéraux externes de la première région de base 114A. Le transistor 101 comprend une troisième région de base 114C, qui forme une région extrinsèque de base, ou base extrinsèque, positionnée dans la deuxième cavité 124, et qui recouvre le fond de cette deuxième cavité qui n’est pas recouvert par la région intrinsèque de base 114A, 114B. Ainsi, la région extrinsèque de base 114C entoure latéralement la région intrinsèque de base 114A, 114B. De préférence, la région extrinsèque de base 114C ne recouvre pas la face supérieure de la troisième région de collecteur 113C. Plus généralement, la région extrinsèque de base 114C est de préférence isolée de la région intrinsèque de collecteur 113C. Le fond de la deuxième cavité 124 est ainsi de préférence entièrement recouvert par les régions extrinsèque et intrinsèque de base. La région extrinsèque de base 114C est par exemple en silicium polycristallin (polysilicium), et est dopée du même type de conductivité que la première région de base 114A, c’est-à-dire le deuxième type de conductivité, par exemple de type P. De préférence, la région extrinsèque de base 114C a un niveau de dopage, c’est-à-dire une concentration en dopants du deuxième type, supérieure au niveau de dopage, c’est-à-dire à la concentration de dopants, de la première région de base 114A. La région extrinsèque de base est donc électriquement conductrice. La région extrinsèque de base 114C et la région intrinsèque de base 114A, 114B forment la base 114 du transistor 101. Le transistor 101 comprend une troisième région de contact 104 en un matériau conducteur électriquement, par exemple en un métal, recouvrant la face supérieure de la région extrinsèque de base 114C. Par exemple, la troisième région de contact 104 comble la deuxième cavité 124, par exemple affleure sensiblement au niveau de la face supérieure de la première région de base 114A. Selon un autre exemple, la troisième région de contact 104 est au-dessus du niveau de la face supérieure de la première région de base 114A. La troisième région de contact 104 correspond au contact de la base 114 du transistor 101. En variante, la première région isolante 121 peut ne pas inclure de deuxième cavité et la région extrinsèque de base 114C ainsi que la troisième région de contact 104 peuvent alors s’étendre latéralement jusqu’au niveau des bords latéraux externes de la première région isolante 121. Le transistor 101 comprend en outre une région d’émetteur 115 au-dessus de la troisième cavité 126, ou de la région intrinsèque de base 114A, 114B. La région d’émetteur 115 recouvre les deuxièmes régions isolantes 127 et la portion centrale de la deuxième région de base 114B, c’est-à-dire la portion de la deuxième région de base non recouverte par les deuxièmes régions isolantes 127. La région d’émetteur 115 est ainsi en contact avec la deuxième région de base 114B. La région d’émetteur 115 est de préférence isolée électriquement de la première région de base 114A. La région d’émetteur 115 est de préférence en silicium polycristallin (polysilicium), et est dopée du même type de conductivité que le collecteur, par exemple dopée de type N. Le transistor 101 comprend une quatrième région de contact 105 en un matériau conducteur électriquement, par exemple en un métal, recouvrant la face supérieure de la région d’émetteur 115. La quatrième région de contact 105 correspond au contact de l'émetteur du transistor 101. Le transistor 101 comprend en outre des espaceurs isolants 125 dits "en D" en un matériau isolant, par exemple en nitrure de silicium. Les espaceurs isolants 125 s'étendent sur les parois latérales de la région d’émetteur 115, de préférence sur la totalité des parois latérales de la région d’émetteur 115, et viennent en contact avec la région intrinsèque de base, par exemple avec la première région de base 114A, de préférence, jusqu'au niveau de l'interface avec les troisièmes régions de contact 104. La région d’émetteur 115 est de préférence isolée électriquement de la région extrinsèque de base 114C, notamment par les espaceurs isolants 125. Les espaceurs internes 123 permettent, lors de la formation, généralement par croissance épitaxiale, de la région intrinsèque de collecteur 113C dans la première cavité 122, d’éviter le contact entre le silicium du collecteur 113 et le polysilicium de la région extrinsèque de base 114C, permettant de diminuer la capacité base collecteur par rapport à un transistor bipolaire similaire mais sans les espaceurs internes. Cependant, il a été constaté que ces espaceurs internes pouvaient générer des défauts de croissance épitaxiale de la région intrinsèque de collecteur, ces défauts pouvant générer des courants de fuite. D’autres solutions existent pour éviter ce contact, par exemple graver des portions de la couche de polysilicium destinée à former la région extrinsèque de base à travers la première cavité, de part et d’autre de cette première cavité, par exemple pour former des poches d’air, mais cette solution peut être difficile à maîtriser et présente un risque de générer des courants de fuite. Il existe donc un besoin d’un transistor bipolaire, et d’un procédé de fabrication d’un transistor bipolaire qui puisse pallier tout ou partie des inconvénients des transistors bipolaires connus, en particulier diminuer la capacité base collecteur sans générer de défauts dans le transistor, notamment des défauts dans le collecteur, par exemple sans que cela n’induise des courants de fuite dans le transistor. Des modes de réalisation de transistors bipolaires et de procédés de fabrication de transistors bipolaires vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. La FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , la FIG. 2 , et la FIG. 2 sont des vues en coupe représentant des étapes d’un procédé de fabrication d’un transistor bipolaire selon un mode de réalisation. Dans les figures 2A à 2L, ainsi que dans la FIG. 3 , on a représenté des éléments des différentes structures, du dispositif électronique 200, et du transistor bipolaire 201 seulement d’un côté d’un axe vertical Z, étant entendu que les mêmes éléments sont localisés symétriquement de l’autre côté de cet axe vertical. La FIG. 2 représente une structure de départ qui comprend une première couche de semiconducteur 210 (couche de semiconducteur). La première couche de semiconducteur 210 peut être positionnée sur un substrat, ou faire partie d’un substrat (non représenté dans les figures 2A à 2L). La première couche de semiconducteur est par exemple une couche de silicium, par exemple de silicium monocristallin. La couche de silicium peut être la couche de silicium supérieure d’un empilement SOI. Une région enterrée 211 est formée dans la première couche de semiconducteur 210. La région enterrée 211 ne s'étend pas jusqu'à la face supérieure 210A (première face) de la première couche de semiconducteur 210. De préférence, la région enterrée 211 n'est pas dopée. Des tranchées isolantes 220, par exemple deux tranchées isolantes, sont formées dans la première couche de semiconducteur 210 à partir de la face supérieure 210A de celle-ci, par exemple pour séparer le futur transistor de composants électroniques adjacents pouvant être mis en œuvre dans la première couche de semiconducteur 210. La formation des tranchées isolantes 220 comprend la formation de tranchées dans la première couche de semiconducteur 210, puis le remplissage de ces tranchées en un matériau isolant électriquement, par exemple en oxyde de silicium. De préférence, les tranchées isolantes 220 ne s’étendent pas jusqu’à la face inférieure 211B de la couche enterrée 211, ou une portion non représentée de la première couche de semiconducteur s'étend sous les tranchées isolantes. Les tranchées isolantes 220 délimitent ainsi une zone de la première couche de semiconducteur 210 dans et sur laquelle seront formés le collecteur 213, la base 214 et l'émetteur 215 du futur transistor 201 (visibles en FIG. 2 ). Des régions de polarisation 212 de la première couche de semiconducteur 210, ou du substrat sous cette première couche de semiconducteur, peuvent être formées de l’autre côté des tranchées isolantes 220 par rapport à la région enterrée 211. Les régions de polarisation 212 sont en un matériau identique à, avec de préférence le même dopage que, la région enterrée 211, par exemple elles ne sont pas dopées. Les régions de polarisation 212 peuvent être reliées électriquement à la région enterrée 211 sous les tranchées isolantes 220 de sorte que la polarisation d’au moins une des régions de polarisation 212 entraine la polarisation de la région enterrée 211. Au lieu de plusieurs tranchées isolantes, il peut s’agir d’une seule tranchée isolante, par exemple qui entoure latéralement la région enterrée 211, et au lieu de plusieurs régions de polarisation, il peut s’agir d’une seule région de polarisation 212, par exemple qui entoure latéralement la tranchée isolante 220. Des premières régions 213A du collecteur 213 du futur transistor bipolaire 201 sont formées au-dessus de la région enterrée 211, par exemple en contact avec la région enterrée 211, sur la périphérie de cette région enterrée, jusqu’à la face supérieure 210A de la première couche de semiconducteur 210. Une région centrale de région enterrée 211 n’est pas couverte par les premières régions de collecteur 213A. Les premières régions de collecteur 213A sont situées de l’autre côté des tranchées isolantes 220 par rapport aux régions de polarisation 212, c’est à dire à l'intérieur de la portion de première couche de semiconducteur délimitée par les tranchées isolantes 220. Les premières régions de collecteur 213A s'étendent de préférence le long des faces latérales internes des tranchées isolantes 220. Les premières régions de collecteur 213A sont en le matériau semiconducteur de la première couche de semiconducteur 210, par exemple en silicium. Les premières régions de collecteur 213A sont dopées d'un premier type de conductivité, par exemple dopées de type N. Une deuxième région 213B du collecteur 213 est formée entre les premières régions de collecteur 213A, par exemple joignant ces premières régions de collecteur, au-dessus de la région enterrée 211, par exemple en contact avec la région enterrée 211, mais ne s’étend pas jusqu’à la face supérieure 210A de la première couche de semiconducteur 210. La deuxième région de collecteur 213B présente une deuxième épaisseur E2 qui est de préférence inférieure à la première épaisseur E1 des premières régions de collecteur 213A. Par exemple, la première épaisseur E1 est comprise entre 100 et 300 nm, et la deuxième épaisseur E2 est comprise entre 50 et 250 nm. La deuxième région de collecteur 213B est de préférence en contact avec les premières régions de collecteur 213A, et s'étend de préférence le long des faces latérales internes des premières régions de collecteur 213A. La deuxième région de collecteur 213B est en le matériau semiconducteur de la première couche de semiconducteur 210, par exemple en silicium. La deuxième région de collecteur 213B est dopée du premier type de conductivité, par exemple dopée de type N, et a un niveau de dopage, c’est-à-dire une concentration en dopants du premier type, inférieure ou égale au niveau de dopage, c’est-à-dire à la concentration de dopants, des premières régions de collecteur 213A. Au lieu de plusieurs premières régions de collecteur 213A, il peut s’agir d’une seule première région de collecteur. La première région de collecteur 213A peut alors entourer latéralement la deuxième région de collecteur 213B. En variante, la première région de collecteur peut être entre une des tranchées isolantes et la deuxième région de collecteur qui peut alors s’étendre jusqu’à l’autre des tranchées isolantes, ou entre une partie de la tranchée isolante et la deuxième région de collecteur qui peut alors s’étendre jusqu’à une autre partie de la tranchée isolante. Les première(s) 213A et deuxième 213B régions de collecteur sont par exemple formées par dopage, par exemple par implantation ionique, de régions correspondantes de la première couche de semiconducteur 210. Le dopage des première(s) 213A et deuxième 213B régions de collecteur est par exemple réalisé au carbone et au phosphore. En variante, le dopage des première(s) 213A et deuxième 213B régions de collecteur peut être réalisé à l’arsenic. Les première(s) 213A et deuxième 213B régions de collecteur forment la région extrinsèque (première partie) du collecteur, ou collecteur extrinsèque. Une première couche isolante 231 en un matériau isolant, par exemple de l'oxyde de silicium, est déposée sur la deuxième région de collecteur 213B entre les premières régions de collecteur 213A, par exemple jusqu’au niveau de la face supérieure 210A de la première couche de semiconducteur 210. La première couche isolante 231 recouvre par exemple entièrement la deuxième région de collecteur 213B. La première couche isolante 231 peut être une tranchée isolante dans la première couche de semiconducteur 210, cette tranchée isolante pouvant être désignée par le terme de tranchée isolante peu profonde (STI de l’anglais "Shallow Trench Isolation"). Par exemple, la première couche isolante 231 présente une épaisseur comprise entre 40 et 80 nm, par exemple égale à environ 60 nanomètres (nm). La FIG. 2 représente une structure obtenue à l’issue de la formation : - d’une deuxième couche isolante 232 recouvrant la structure de la FIG. 2 , au moins la première couche isolante 231 et les premières régions de collecteur 213A ; et - d’une couche de conduction 233, par exemple une deuxième couche de semiconducteur, qui est dopé, qui dans cet exemple est une couche en polysilicium dopé, sur la deuxième couche isolante 232. Au lieu d’une couche en polysilicium dopé, il peut s’agir d’une couche en silicium monocristallin dopé ou en silicium amorphe dopé. Les première et deuxième couche isolantes 231, 232 forment une première région isolante, qui est ainsi dans et sur la couche de semiconducteur 210. La couche de polysilicium 233 est destinée à former une région extrinsèque 214C (première partie) de la base 214 du futur transistor 201 (visible en FIG. 2 ), ou base extrinsèque. La deuxième couche isolante 232 est en un matériau isolant, de préférence en le matériau isolant de la première couche isolante 231, par exemple de l'oxyde de silicium. La deuxième couche isolante 232 peut recouvrir au moins partiellement les tranchées isolantes 220, voire les régions de polarisation 212. Par exemple, la deuxième couche isolante 232 présente une épaisseur comprise entre 10 et 50 nm, par exemple égale à environ 24 nm. La couche de polysilicium 233 est de préférence dopée du deuxième type de conductivité, c’est-à-dire le type de conductivité opposé au premier type de conductivité, par exemple dopée de type P. La couche en polysilicium 233 recouvre de préférence entièrement la deuxième couche isolante 232. Par exemple, la couche de polysilicium 233 présente une épaisseur comprise entre 5 et 20 nm, par exemple égale à environ 10 nm. La FIG. 2 représente une structure obtenue à l’issue de la formation d’une ouverture 233A dans toute l’épaisseur de la couche de polysilicium 233, jusqu’à la deuxième couche isolante 232. L’ouverture 233A peut être formée en mettant en œuvre des étapes de photolithographie et de gravure. L’ouverture 233A présente une première largeur L1. La première largeur L1 est par exemple supérieure ou égale à 200 nm, voire supérieure ou égale à 250 nm, voire supérieure ou égale à 300 nm, et peut atteindre quelques micromètres. Par exemple, la première largeur L1 est comprise entre 200 nm et 1 µm. L’ouverture 233A est par exemple sensiblement centrée latéralement par rapport à la première couche isolante 231 et par rapport à la deuxième région de collecteur 213B. L’ouverture 233A est par exemple également positionnée au centre de la couche de polysilicium 233. La première largeur L1 peut correspondre à un premier diamètre. La FIG. 2 représente une structure obtenue à l’issue de la formation d’un empilement 240 de plusieurs couches isolantes. L’empilement 240 recouvre par exemple entièrement la structure de la FIG. 2 , c’est-à-dire la couche de polysilicium 233 et l’ouverture 233A, notamment remplit l’ouverture 233A. L’empilement 240 recouvre de manière conforme la couche de polysilicium 233 et l’ouverture 233A, c’est-à-dire en épouse la forme, et notamment la forme conférée par l’ouverture 233A. Par exemple, l’empilement 240 comprend une alternance de couches isolantes de deux matériaux isolants différents. Dans l’exemple représenté, l’empilement 240 comprend : - une troisième couche isolante 241 recouvrant de manière conforme la couche de polysilicium 233 et l’ouverture 233A, notamment remplissant l’ouverture 233A, la troisième couche isolante 241 étant en un matériau isolant, de préférence différent du matériau de la deuxième couche isolante 232, par exemple du nitrure de silicium ; - une quatrième couche isolante 242 recouvrant de manière conforme la troisième couche isolante 241, la quatrième couche isolante étant en un matériau isolant, de préférence en un matériau isolant différent du matériau de la troisième couche isolante 241, par exemple de l'oxyde de silicium ; - une cinquième couche isolante 243 recouvrant de manière conforme la quatrième couche isolante 242, la cinquième couche isolante 243 étant en un matériau isolant, de préférence différent du matériau de la quatrième couche isolante 242, par exemple du nitrure de silicium ; - une sixième couche isolante 244 recouvrant de manière conforme la cinquième couche isolante 243, la sixième couche isolante 244 étant en un matériau isolant, de préférence en un matériau isolant différent du matériau de la cinquième couche isolante 243, par exemple de l'oxyde de silicium. De préférence, les troisième et cinquième couches isolantes 241, 243 sont en le même matériau, et les quatrième et sixième couches isolantes 242, 244 sont en le même matériau. De préférence, le matériau des troisième et cinquième couches isolantes 241, 243 peut être gravé de manière sélective par rapport au matériau des quatrième et sixième couches isolantes 242, 244. Par exemple, la troisième couche isolante 241 présente une épaisseur comprise entre 20 et 50 nm, par exemple égale à environ 36 nm. Par exemple, la quatrième couche isolante 242 présente une épaisseur comprise entre 10 et 30 nm, par exemple égale à environ 20 nm. Par exemple, la cinquième couche isolante 243 présente une épaisseur comprise entre 30 et 60 nm, par exemple égale à environ 44 nm. Par exemple, la sixième couche isolante 244 présente une épaisseur comprise entre 5 et 25 nm, par exemple égale à environ 12 nm. La FIG. 2 représente une structure obtenue à l’issue de la formation d’une première cavité 222 (cavité) dans l’empilement 240 et dans les première et deuxième couches isolantes 231, 232 (première région isolante). La première cavité 222 traverse l’ouverture 233A, par exemple une portion centrale de cette ouverture, c’est-à-dire que la couche de polysilicium 233 n’a pas besoin d’être gravée pour former la première cavité. La première cavité 222 s’étend depuis la face supérieure 240A de l’empilement 240 jusqu’à la face supérieure de la deuxième région de collecteur 213B. La première cavité 222 est par exemple centrée latéralement par rapport à l’ouverture 233A. La première cavité 222 est par exemple obtenue par une technique de photolithographie pour former un masque de gravure 234 ayant une ouverture 234A dont l’emplacement et les dimensions correspondant à l’emplacement et aux dimensions souhaités de la première cavité 222, puis de gravure à travers l’ouverture 234A du masque 234. La première cavité 222 illustrée en FIG. 2 présente une section sensiblement droite, c’est-à-dire des parois latérales sensiblement verticales. Ceci n’est pas limitatif et la première cavité peut en variante présenter une section oblique, c’est-à-dire des parois latérales obliques, de préférence en s’élargissant vers la face supérieure 240A de l’empilement 240. La première cavité 222 présente, au niveau de l’ouverture 233A dans la couche de polysilicium 233, une deuxième largeur L2 inférieure à la première largeur L1, c’est-à-dire à la largeur de l’ouverture 233A. La distance D entre la première cavité 222 et le bord de l’ouverture 233A est par exemple d’au moins 20 nm, voire d’au moins 30 nm. Cette distance D correspond à un espace rempli du matériau isolant de la troisième couche isolante 241, par exemple du nitrure de silicium. La deuxième largeur L2 est égale à environ la première largeur L1 moins deux fois la distance D. Par exemple, la deuxième largeur L2 est comprise entre 150 et 950 nm. La deuxième largeur L2 peut correspondre à un deuxième diamètre. La FIG. 2 représente une structure obtenue à l’issue d’une étape de croissance épitaxiale pour former une troisième région de collecteur 213C à partir de la deuxième région de collecteur 213B. La troisième région de collecteur 213C s'étend de préférence jusqu'au niveau 235 de la face supérieure de la première couche isolante 232, c’est-à-dire la face en contact avec la couche de polysilicium 233, voire en dessous de ce niveau. La troisième région de collecteur 213C est en le même matériau semiconducteur que la deuxième région de collecteur 213B, et est dopée du premier type de conductivité, par exemple dopée de type N. Le dopage, c’est-à-dire la concentration de dopants, de la troisième région de collecteur 213C est de préférence inférieur au dopage, c’est-à-dire la concentration de dopants, de la première région de collecteur 213A et/ou de la deuxième région de collecteur 213B. Le dopage, c’est-à-dire la concentration de dopants, de la troisième région de collecteur 213C peut former un gradient décroissant à partir de la deuxième région de collecteur 213B. La troisième région de collecteur 213C forme une région intrinsèque (deuxième partie) du collecteur, ou collecteur intrinsèque. Les première, deuxième et troisième régions de collecteur forment le collecteur 213 du transistor 201. Lors de cette croissance épitaxiale, le matériau semiconducteur de la troisième région de collecteur 213C, par exemple le silicium, n’est pas en contact avec le polysilicium de la couche de polysilicium 233 destinée à former la région extrinsèque de la base du transistor. En effet, le polysilicium de la couche de polysilicium 233 est isolé de chaque bord latéral de la première cavité 222, et ainsi du matériau semiconducteur dans la première cavité, par une portion, dont la largeur est sensiblement égale à la distance D, de la troisième couche isolante 241, qui est par exemple en nitrure de silicium. Ceci permet de diminuer la capacité base collecteur sans générer de défauts dans le transistor, notamment des défauts dans le collecteur, et ainsi de réduire le risque de courants de fuite dans le transistor. La FIG. 2 représente une structure obtenue à l’issue de la formation, dans la première cavité 222 : - d’une troisième couche de semiconducteur 214A sur la troisième région de collecteur 213C ; - d’une quatrième couche de semiconducteur 214B sur la troisième couche de semiconducteur 214A ; - d’espaceurs isolants dits "en L" 236 qui recouvrent partiellement la quatrième couche de semiconducteur 214B et la paroi latérale de la première cavité 222. Les cinquième et sixième couches isolantes 243, 244 ont été gravées, et ainsi supprimées. La troisième couche de semiconducteur 214A forme une première région de base du futur transistor 201. La troisième couche de semiconducteur 214A est par exemple à base de silicium, par exemple en silicium ou en silicium-germanium. La troisième couche de semiconducteur 214A est de préférence dopée du deuxième type de conductivité, par exemple dopée de type P. La troisième couche de semiconducteur 214A s’étend par exemple jusqu'au niveau 235 de la face supérieure de la deuxième couche isolante 232, voire sensiblement au-dessus. Par exemple, la troisième couche de semiconducteur 214A présente une épaisseur comprise entre 10 et 30 nm, par exemple égale à environ 20 nm. La quatrième couche de semiconducteur 214B est par exemple en le même matériau semiconducteur que la troisième couche de semiconducteur 214A, et/ou est le même matériau semiconducteur que la première couche de semiconducteur 210, par exemple du silicium, et est de préférence non dopé. La quatrième couche de semiconducteur 214B s’étend par exemple jusqu'au niveau de la face supérieure de la couche de polysilicium 233, voire sensiblement au-dessus. La quatrième couche de semiconducteur 214B forme une deuxième région de base du futur transistor 201. Par exemple, la quatrième couche de semiconducteur 214B présente une épaisseur comprise entre 5 et 25 nm, par exemple égale à environ 15 nm. Les troisième et quatrième couches de semiconducteur 214A, 214B sont par exemple formées par croissance épitaxiale. Les troisième et quatrième couches de semiconducteur 214A, 214B forment une région intrinsèque (deuxième partie) de la base 214, ou base intrinsèque, du futur transistor 201 (représentée en FIG. 2 ). Les espaceurs isolants 236 sont positionnées sur la périphérie de la quatrième couche de semiconducteur 214B et sur une partie de la paroi latérale de la première cavité 222, en laissant accès à une portion centrale de la quatrième couche de semiconducteur 214B. Les espaceurs isolants 236 s’étendent sensiblement jusqu’au niveau de la face supérieure de la quatrième couche isolante 242. Par exemple, les espaceurs isolants 236 et la quatrième couche isolante 242 forment une couche d’épaisseur sensiblement constante, qui recouvre de manière conforme la troisième couche isolante 241 jusqu’au-dessus de la quatrième couche de semiconducteur 214B. La FIG. 2 représente une structure obtenue à l’issue de la formation : - d’une cinquième couche de semiconducteur 237 sur la structure de la FIG. 2 , recouvrant de préférence entièrement la quatrième couche isolante 242, les espaceurs isolants 236, et une portion de la quatrième couche de semiconducteur 214B non couverte par les espaceurs isolants 236 ; et - d’une septième couche isolante 238 sur, de préférence recouvrant entièrement, la cinquième couche de semiconducteur 237. La cinquième couche de semiconducteur 237 est destinée à former une région d’émetteur 215 du futur transistor 201 (représentée en FIG. 2 ). La cinquième couche de semiconducteur 237 est de préférence en polysilicium dopé, et est dopée du même type de conductivité que le collecteur 213, par exemple dopée de type N. La septième couche isolante 238 est de préférence en le matériau isolant de la quatrième couche isolante 242, par exemple en oxyde de silicium. La FIG. 2 représente une structure obtenue à l’issue de la gravure de la cinquième couche de semiconducteur 237 et de la septième couche isolante 238 de manière à former une région d’émetteur 215 recouverte d’une portion 238A de la septième couche isolante 238. La région d’émetteur 215 recouvre les espaceurs isolants 236 et la portion de la quatrième couche de semiconducteur 214B non couverte par les espaceurs isolants 236. La région d’émetteur 215 peut s’arrêter latéralement aux parois latérales externes des espaceurs isolants 236, comme représenté en FIG. 2 . Ainsi, la largeur de la région d’émetteur 215 peut être sensiblement également à la largeur de la troisième 214A, ou de la quatrième 214B, couche de semiconducteur, c’est-à-dire à la largeur de la région intrinsèque de la base 214 du futur transistor 201 (représentée en FIG. 2 ). Selon une variante, la région d’émetteur 215 peut s’étendre au-delà des parois latérales externes des espaceurs isolants 236 sur la quatrième couche d’isolant 242, et présenter une largeur supérieure à la largeur de la troisième, ou de la quatrième, couche de semiconducteur. Selon une autre variante, la région d’émetteur 215 peut s’arrêter avant les portions verticales des espaceurs isolants 236, c’est-à-dire être positionnée sur des portions horizontales des espaceurs isolants 236, et présenter une largeur inférieure à la largeur de la troisième, ou de la quatrième, couche de semiconducteur. La FIG. 2 représente une structure obtenue à l’issue de : - la suppression, de préférence par gravure, par exemple gravure humide, de la quatrième couche d’isolant 242, et éventuellement de portions des espaceurs isolants 236 qui ne sont pas recouverts par la région d’émetteur 215 ; puis - la suppression, de préférence par gravure, par exemple gravure humide, de la troisième couche d’isolant 241, découvrant la couche de polysilicium 233 et l’ouverture 233A ; et - la formation d’une couche d’encapsulation en un matériau isolant, par exemple un oxyde de silicium, de la région d’émetteur 215, la couche d’encapsulation incluant par exemple la portion 238A de la septième couche isolante 238, les espaceurs isolants 236, et des couches latérales isolantes 239 prolongeant les portions verticales des espaceurs isolants 236 pour recouvrir les parois latérales de la région d’émetteur 215. La FIG. 2 représente une structure obtenue à l’issue de la croissance épitaxiale de la couche de polysilicium 233 verticalement, augmentant l’épaisseur de cette couche, et latéralement vers l’ouverture 233A, formant une couche de polysilicium épitaxiée 233’. Pendant cette croissance épitaxiale, la région intrinsèque de base 214A, 214B va également croître verticalement et latéralement, et contribuer à remplir l’ouverture 233A, formant des portions 214D en le matériau semiconducteur de la région intrinsèque de base, par exemple en silicium, contre la couche de polysilicium épitaxiée 233’, et des encoches 214E en le matériau semiconducteur de la région intrinsèque de base, par exemple en silicium, dans la deuxième couche isolante 232 entre la première région de base 214A et la couche de polysilicium épitaxiée 233’. La croissance épitaxiale est maintenue de manière à ce que l’ouverture 233A soit remplie et que la couche de polysilicium épitaxiée 233’ atteigne au moins la région intrinsèque de base 214A, 214B qui est également épitaxiée. La FIG. 2 représente une structure obtenue à l’issue de la gravure latérale de portions périphériques de la couche de polysilicium épitaxiée 233’ et de la deuxième couche isolante 232 de manière à ne conserver que des portions de la couche de polysilicium épitaxiée et de la deuxième couche isolante situées directement autour de l'ensemble comprenant la troisième région de collecteur 213C, la région intrinsèque de base 214A, 214B, et des couches latérales isolantes 239. La couche de polysilicium épitaxiée 233’ ainsi gravée latéralement forme une région extrinsèque 214C de la base 214 du transistor 201, ou base extrinsèque. De préférence, la région extrinsèque de base 214C ne s’étend pas au-dessus de la première région de collecteur 213A. De préférence, la région extrinsèque de base 214C n’est pas en contact avec la région intrinsèque de collecteur 213C. Dans l’exemple représenté, la gravure est configurée pour que la région extrinsèque de base 214C et la deuxième couche isolante 232 s’étendent après gravure depuis la région d’émetteur 215 isolée jusque sur une portion de la première couche isolante 231. En variante, la gravure peut être configurée pour que la région extrinsèque de base 214C et la deuxième couche isolante 232 s’étendent après gravure depuis la région d’émetteur 215 isolée jusqu’à la limite entre la première couche isolante 231 et la première région de collecteur 213A. Dans l’exemple représenté, la gravure de la deuxième couche isolante 232 est alignée avec la gravure de la couche de polysilicium épitaxiée 233’, mais ceci n’est pas limitatif. Par exemple, la couche de polysilicium épitaxiée 233’ peut être gravée latéralement sur une plus grande largeur que la deuxième couche isolante 232. La première couche isolante 231 et la deuxième couche isolante 232 gravée forment une première région isolante 221 positionnée entre la région extrinsèque de base 214C et la région extrinsèque de collecteur 213A, 213B. La région d’émetteur 215 est de préférence isolée électriquement de la région extrinsèque de base 214C, notamment par les espaceurs isolants 225, et de la première région de base 214A, notamment par les espaceurs isolants 236. Le procédé de fabrication peut ensuite comprendre des étapes supplémentaires. En particulier, le procédé de fabrication peut comprendre : - le retrait de la portion 238A de la septième couche isolante 238 ; - la formation d’espaceurs isolants 225 en D (visibles dans la FIG. 3 ), par exemple en nitrure de silicium, sur les parois latérales de la région d’émetteur 215, par exemple sur les couches latérales isolantes 239 ; - la formation de régions de contact 202, 203, 204, 205 (visibles dans la FIG. 3 ) respectivement sur chaque région de polarisation 212, sur chaque première région de collecteur 213A, sur la région extrinsèque de base 214C, et sur la région d’émetteur 215. La FIG. 3 représente un dispositif électronique 200 comprenant un transistor bipolaire 201 selon un mode de réalisation obtenu par le procédé de fabrication des figures 2A à 2L. Le transistor bipolaire 201 de la FIG. 3 se distingue du transistor bipolaire 101 de la FIG. 1 principalement en ce qu’il ne comporte pas d’espaceurs internes, réduisant ainsi les risques de défaut de croissance épitaxiale du collecteur. En outre, le transistor 201 de la FIG. 3 se distingue du transistor 101 de la FIG. 1 en ce que des portions 214D en le matériau semiconducteur de la région intrinsèque de base 214A, 214B, par exemple en silicium, sont formées par diffusion dans le polysilicium de la région extrinsèque de base 214C, et des encoches 214E en le matériau semiconducteur de la région intrinsèque de base 214A, 214B, par exemple en silicium, sont formées dans la région isolante 221 entre la région intrinsèque de base et la région extrinsèque de base 214C. Les autres caractéristiques du transistor 201 de la FIG. 3 peuvent être similaires aux caractéristiques et variantes du transistor 101 de la FIG. 1 et ne seront pas reprises ici. Les inventeurs ont déterminé qu’un transistor bipolaire selon les modes de réalisation peut permettre un meilleur contrôle de la jonction base/collecteur, avec notamment moins de courants de fuite, ainsi qu’une tension de claquage plus uniforme, voire plus élevée. Un transistor bipolaire selon les modes de réalisation peut trouver des applications diverses, par exemple dans les télécommunications, l’espace, les radars ou les datacenters. Une application particulièrement avantageuse d’un transistor bipolaire selon un mode de réalisation concerne les dispositifs Bi-CMOS (bipolaire complémentaire métal-oxyde-semiconducteur), qui combinent des transistors bipolaires et CMOS sur un même substrat, par exemple un même circuit intégré, bénéficiant ainsi à la fois des caractéristiques à grande vitesse de la technologie bipolaire et des caractéristiques de faible consommation de la technologie CMOS. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les transistors bipolaires selon les modes de réalisation peuvent être du type à homojonction (BJT, de l’anglais Bipolar Junction Transistor), ou du type à hétérojonction (HBT, de l’anglais Heterojunction Bipolar Transistor) par exemple avec une région intrinsèque de base au moins partiellement en un alliage silicium-germanium (SiGe). Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de fabrication d’un transistor bipolaire (201), ledit procédé comprenant : - la formation d’une première partie (213A, 213B) d’un collecteur (213) dans une couche de semiconducteur (210), le collecteur étant dopé d’un premier type de conductivité; - la formation d’une première région isolante (231, 232), comprenant un premier matériau isolant, sur la première partie du collecteur ; - la formation d’une couche de conduction (233) sur la première région isolante (231, 232), ladite couche de conduction étant destinée à former une première partie (214C) d’une base (214) dopée du deuxième type de conductivité opposé au premier type de conductivité ; - la formation d’une ouverture (233A) dans la couche de conduction (233), ladite ouverture débouchant sur la première région isolante et ayant une première largeur (L1) ; - la formation d’au moins une couche isolante (240) sur la couche de conduction (233) et dans l’ouverture (233A) ; - la formation d’une cavité (222) dans la au moins une couche isolante (240) et dans la première région isolante (231, 232), ladite cavité débouchant sur une portion de la première partie (213A, 213B) du collecteur en traversant l’ouverture (233A), la cavité présentant, au niveau de l’ouverture (233A), une deuxième largeur (L2) inférieure à la première largeur (L1) ; - la formation d’une deuxième partie (213C) du collecteur dans la cavité (222) sur la portion de la première partie du collecteur. Procédé selon la revendication 1, comprenant en outre : - la formation d’une deuxième partie (214A, 214B) de la base (214) sur la deuxième partie (213C) du collecteur, au moins partiellement dans la cavité (222) ; et - la formation d’une région d’un émetteur (215) en regard de la deuxième partie (214A, 214B) de la base, l’émetteur étant dopé du premier type de conductivité. Procédé selon la revendication 2, comprenant en outre la formation d’espaceurs isolants (236) entre la deuxième partie (214A, 214B) de la base (214) et la région de l’émetteur (215). Procédé selon la revendication 2 ou 3, comprenant en outre : - la suppression de la au moins une couche isolante (240) ; - la croissance, par exemple la croissance épitaxiale, de couche de conduction (233) et de la deuxième partie (214A, 214B) de la base de manière à augmenter l’épaisseur de ladite couche de conduction, et remplir l’ouverture (233A), formant une couche de conduction étendue (233’) en contact avec la deuxième partie de la base ; et - la suppression, par exemple la gravure, d’une portion latérale périphérique de la couche de conduction étendue (233’) de manière à former la première partie (214C) de la base en contact avec la deuxième partie de la base. Procédé selon l’une quelconque des revendications 1 à 4, dans lequel : - la cavité (222) est sensiblement centrée par rapport à l’ouverture (233A) ; et/ou - une distance (D) entre la cavité (222) et l’ouverture (233A) est supérieure ou égale à moins 20 nm, par exemple supérieure ou égale à 30 nm ; et/ou - la première largeur (L1) est supérieure ou égale à 200 nm, par exemple supérieure ou égale à 300 nm. Procédé selon l’une quelconque des revendications 1 à 5, dans lequel la deuxième partie (213C) du collecteur : - est en un matériau semiconducteur similaire au matériau de la couche de semiconducteur (210) ; et/ou - présente un dopage inférieur au dopage d’au moins une première région (213A) de la première partie du collecteur ; et/ou - est formée par croissance épitaxiale ; et/ou - s’étend jusqu’à la limite entre la première région isolante (231, 232) et la couche de conduction (233), voire en dessous de ladite limite. Procédé selon l’une quelconque des revendications 1 à 6, dans lequel la au moins une couche isolante (240) comprend une troisième couche isolante (241) en un deuxième matériau isolant différent du premier matériau isolant, par exemple un nitrure de silicium, sur la couche de conduction (233) et dans l’ouverture (233A). Procédé selon l’une quelconque des revendications 1 à 7, dans lequel la au moins une couche isolante (240) est un empilement qui comprend une alternance de couches isolantes de deux matériaux isolants différents, par exemple l’empilement comprend une troisième couche isolante (241) en un deuxième matériau isolant différent du premier matériau isolant, par exemple un nitrure de silicium, sur la couche de conduction (233) et dans l’ouverture (233A), et une quatrième couche isolante (242) en le premier matériau isolant, par exemple un oxyde de silicium, sur la troisième couche isolante. Procédé selon l’une quelconque des revendications 1 à 8, dans lequel la première largeur (L1) est comprise entre 200 nm et 1 µm, et la deuxième largeur (L2) est comprise entre 150 et 950 nm. Transistor bipolaire (201) comprenant : - une couche de semiconducteur (210) ; - un collecteur (213), une base (214) et un émetteur (215) formés dans et sur la couche de semiconducteur, le collecteur et l’émetteur étant dopés d’un premier type de conductivité, et la base étant dopée du deuxième type de conductivité opposé au premier type de conductivité ; le collecteur comprenant une première partie (213A, 213B) dans la couche de semiconducteur (210) ; - une première région isolante (221) comprenant un premier matériau isolant, ladite région isolante étant entre la première partie du collecteur et la base (214) ; - une cavité (222) s’étendant dans la région isolante (221) jusqu’à une portion de la première partie (213A, 213B) du collecteur ; - une deuxième partie (213C) du collecteur dans la cavité (222) en contact avec la portion de la première partie du collecteur ; - une première partie (214C) de la base sur la région isolante (221) de part et d’autre de la cavité ; - une deuxième partie (214A, 214B) de la base sur la deuxième partie (213C) du collecteur, la deuxième partie de la base étant localisée au moins partiellement dans la cavité (222) ; et - une région d’un émetteur (215) en regard de la deuxième partie (214A, 214B) de la base ; la base (214) comportant des encoches (214E) en un matériau semiconducteur de la deuxième partie (214A, 214B) de la base dans la région isolante (221), entre la deuxième partie de la base et la première partie (214C) de la base. Transistor bipolaire selon la revendication 10, dans lequel : - la première partie du collecteur comprend une première région de collecteur (213A) qui présente une première épaisseur (E1) et qui s’étend jusqu’à une première face (210A) de la couche de semiconducteur (210), et une deuxième région de collecteur (213B) qui présente une deuxième épaisseur (E2) inférieure à la première épaisseur et qui ne s’étend pas jusqu’à la première face de la couche de semiconducteur, la première région de collecteur étant en contact avec au moins une extrémité de la deuxième région de collecteur, la deuxième région de collecteur (213B) incluant la portion de la première partie du collecteur ; et - la première région isolante comprend une première couche isolante (231) sur la deuxième région de collecteur (213B) et dans la couche de semiconducteur (210), ladite première couche isolante s’étendant jusqu’à la première face (210A) de la couche de semiconducteur (210), et une deuxième couche isolante (232) sur la première couche isolante, et par exemple sur la première région de collecteur (213A), les première et deuxième couches isolantes étant le même premier matériau isolant, par exemple en un oxyde de silicium. Transistor bipolaire selon la revendication 11, dans lequel la première région de collecteur (213A) et la deuxième région de collecteur (213B) sont formées sur une région enterrée (211) de la couche de semiconducteur (210). Transistor bipolaire selon la revendication 11 ou 12, dans lequel la première région de collecteur (213A) entoure la deuxième région de collecteur (213B). Transistor bipolaire selon l’une quelconque des revendications 10 à 13, le transistor bipolaire comprenant en outre une tranchée isolante (220) dans la couche semiconducteur (210) autour de la première partie du collecteur (213A, 213B). Transistor bipolaire selon l’une quelconque des revendications 10 à 14, dans lequel : - la couche de semiconducteur (210) est en silicium ; et/ou - la première partie (214C) de la base (214) est en silicium polycristallin dopé du deuxième type de conductivité ; et/ou - la deuxième partie de la base comprend au moins une première région de base (214A) en un matériau semiconducteur, tel que le silicium ou un alliage silicium-germanium, dopé du deuxième type de conductivité, et par exemple une deuxième région de base (214B) en un matériau semiconducteur, tel que le silicium, non intentionnellement dopé sur la première région de base ; et/ou - la région de l’émetteur (215) est en silicium polycristallin dopé du premier type de conductivité. Dispositif électronique (200) comprenant au moins un transistor bipolaire (201) selon l’une quelconque des revendications 10 à 15.