FR 3152639 A1 20250307 FR 2309154 A 20230831 Capteur d'image La présente description concerne un capteur d'image comprenant une matrice de pixels (Pix3) organisés en premières lignes et en premières colonnes. Les pixels sont organisés en groupes de N*N pixels, avec N entier supérieur ou égal à 2. Dans chaque groupe, les pixels du groupe sont repartis en un ou plusieurs sous-groupes de plusieurs pixels. Chaque pixel comprend : un élément photosensible (PD), un premier noeud (SN) couplé à l'élément photosensible, un deuxième noeud (300) commun à tous les pixels d'un même sous-groupe et couplé à un premier potentiel (Vrst), un premier transistor (TB) couplant les premier et deuxième noeuds, un deuxième transistor (TSF) à source suiveuse ayant une grille connectée au premier noeud (SN), et un troisième transistor (TS) couplant la source du troisième transistor (TSF) à une ligne de lecture (Vxi). Figure pour l'abrégé : Fig. 3 Capteur d'image La présente description concerne de façon générale les circuits électroniques, par exemple les circuits électroniques intégrés, et, plus particulièrement, les capteurs d'image. Des capteurs d'image comprenant une matrice de pixels arrangés en lignes et en colonnes sont connus. Parmi ces capteurs connus, des capteurs sont configurés pour fonctionner alternativement selon un premier mode de fonctionnement, correspondant à un mode à résolution réduite, et un deuxième mode de fonctionnement, correspondant à un mode à pleine résolution. Dans le deuxième mode de fonctionnement les pixels d'une même ligne sont lus simultanément et individuellement, chaque pixel lu fournissant un signal de sortie à un circuit de lecture correspondant différent. Dans le premier mode de fonctionnement les pixels sont organisés par groupes de N*N pixels, avec N entier supérieur ou égal à 2, et, lors de la lecture des pixels d'un groupe donné, les signaux de sortie des pixels du groupe sont combinés et fournis à un seul circuit de lecture. Ainsi, dans ce premier mode de fonctionnement, des circuits de lecture inutilisés peuvent être éteints de sorte à réduire à la consommation du capteur. Toutefois, les capteurs d'image connus configurés pour mettre en œuvre les deux modes de fonctionnement décrits ci-dessus présentent divers inconvénients. Par exemple, leur consommation reste trop élevée, même dans le premier mode de fonctionnement. Par exemple, le temps nécessaire à la capture d'une image à résolution réduite dans le premier mode de fonctionnement est trop long. Il existe un besoin de pallier tout ou partie des inconvénients des capteurs d'image connus configurés pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et selon un deuxième mode de fonctionnement à pleine résolution. Un mode de réalisation pallie tout ou partie des inconvénients des capteurs d'image connus configurés pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et selon un deuxième mode de fonctionnement à pleine résolution. Un mode de réalisation prévoit un capteur d'image comprenant une matrice de pixels organisés en premières lignes et en premières colonnes, dans lequel : - les pixels sont organisés en groupes de N*N pixels, avec N entier supérieur ou égal à 2 ; - dans chaque groupe, les pixels du groupe sont repartis en un ou plusieurs sous-groupes de plusieurs pixels ; - chaque pixel comprend : un élément photosensible, un premier noeud couplé à l'élément photosensible, un deuxième noeud commun à tous les pixels d'un même sous-groupe et couplé à un premier potentiel, un premier transistor couplant les premier et deuxième noeuds, un deuxième transistor à source suiveuse ayant une grille connectée au premier noeud, et un troisième transistor couplant la source du troisième transistor à une ligne de lecture. Selon un mode de réalisation, le capteur comprend en outre un circuit de commande configuré, dans un premier mode de fonctionnement, pour chaque groupe, pour mettre en œuvre une lecture dudit groupe en commandant : l'état passant du premier transistor de chaque pixel du groupe, pour chaque sous-groupe, l'état passant du troisième transistor d'un ou plusieurs pixels donnés parmi les pixels du sous-groupe, et l'état bloqué du troisième transistor de tous les autres pixels du sous-groupe ; et dans lequel, dans chaque groupe, le ou les plusieurs pixels donnés dudit groupe ont leurs troisièmes transistors connectés à une même ligne de lecture. Selon un mode de réalisation, dans chaque groupe, les pixels sont répartis en un unique sous-groupe confondu avec ledit groupe. Selon un mode de réalisation, chaque sous-groupe comprend un unique pixel donné. Selon un mode de réalisation : - le capteur comprend, pour chaque première colonne, exactement P lignes de lecture associées à ladite première colonne, avec P entier positif ; et - pour chaque ligne de lecture, le capteur comprend un circuit de lecture connecté à la ligne de lecture. Selon un mode de réalisation : - les groupes sont organisés en deuxièmes lignes et en deuxièmes colonnes ; - le circuit de commande est configuré, dans le premier mode de fonctionnement, pour mettre en œuvre une lecture des groupes de K deuxièmes lignes simultanément, avec K entier appartenant à une plage allant de 2 à N*P ; et - dans chaque deuxième colonne, les troisièmes transistors desdits pixels donnés des groupes desdites K deuxièmes lignes sont connectés à des lignes de lecture différentes s'ils appartiennent à des groupes différents. Selon un mode de réalisation, dans chaque première ligne, tous les pixels de la ligne ont leurs troisièmes transistors connectés à une ligne de lecture différente. Selon un mode de réalisation, les premières lignes sont organisées en ensembles de P premières lignes, et, dans chaque ensemble de P premières lignes, les troisièmes transistors des pixels d'une même première colonne sont connectés à des lignes de lecture différentes parmi les P lignes de lecture associées à ladite première colonne. Selon un mode de réalisation, le circuit de commande est configuré, dans un deuxième mode de fonctionnement, dans chaque ensemble de P premières lignes, pour mettre en œuvre une lecture simultanée des pixels des P premières lignes de l'ensemble en commandant : l'état bloqué du premier transistor de chaque pixel de chacune desdites P premières lignes de l'ensemble, et l'état passant du troisième transistor de chaque pixel de chacune desdites P premières lignes de l'ensemble. Selon un mode de réalisation, dans le deuxième mode de fonctionnement, pour chaque pixel, le circuit de commande est configuré, pour chaque phase d'intégration par ledit pixel, pour commander l'état bloqué du premier transistor dudit pixel. Selon un mode de réalisation : chaque pixel comprend en outre un quatrième transistor couplant le deuxième noeud dudit pixel au premier potentiel, le premier potentiel étant un potentiel d'initialisation ; et le circuit de commande est configuré, pour chaque pixel, pour mettre en œuvre une initialisation du pixel en commandant l'état passant simultanément des premier et quatrième transistors du pixel. Selon un mode de réalisation, chaque pixel comprend une grille de transfert couplant le premier noeud à l'élément photosensible, et dans lequel le circuit de commande est configuré, pour chaque pixel, pour mettre en œuvre l'initialisation du pixel en mettant la grille de transfert du pixel à l'état passant alors que les premier et quatrième transistors du pixel sont à l'état passant, et, de préférence, pour commuter la grille de transfert à l'état bloqué à la fin de l'initialisation du pixel. Selon un mode de réalisation, dans le premier mode de fonctionnement, dans chaque groupe, le circuit de commande est configuré pour mettre en œuvre une initialisation d'une première partie des pixels du groupe et une initialisation d'une deuxième partie des pixels du groupe se terminant après l'initialisation de la première partie des pixels du groupe. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 représente partiellement un exemple d'un pixel d'un capteur d'image ; la FIG. 2 représente un exemple d'un capteur d'image mis en œuvre avec le pixel de la FIG. 1 et configuré pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et selon un deuxième mode de fonctionnement à pleine résolution; la FIG. 3 représente un mode de réalisation d'un pixel d'un capteur d'image ; la FIG. 4 représente un mode de réalisation d'un capteur d'image mis en œuvre avec le pixel de la FIG. 3 et configuré pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et selon un deuxième mode de fonctionnement à pleine résolution; et la FIG. 5 représente un autre mode de réalisation d'un pixel d'un capteur d'image. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les applications usuelles dans lesquelles est prévu un capteur d'image configuré pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et un deuxième mode de fonctionnement à pleine résolution n'ont pas été détaillées, les modes de réalisation et variantes décrits étant compatibles avec ces applications usuelles. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 représente, de manière schématique et partielle, un exemple d'un pixel Pix1 d'un capteur d'image. Le pixel Pix1 comprend un élément photosensible (non représenté en FIG. 1 ) couplé, par exemple connecté, à un noeud de détection SN du pixel Pix1. Le pixel Pix1 comprend en outre un transistor MOS (de l'anglais "Metal Oxide Semiconductor" – métal oxyde semiconducteur) TR. Le transistor TR est un transistor d'initialisation du pixel 1, et, plus particulièrement, d'initialisation du noeud SN du pixel Pix à un potentiel d'initialisation Vrst. Le transistor TR est connecté entre le noeud SN et un noeud 100 configuré pour recevoir le potentiel Vrst. Lorsque le transistor TR est mis à l'état passant par un signal RST qu'il reçoit sur sa grille, le noeud SN est mis au potentiel Vrst (en négligeant la chute de tension dans le transistor TR). Le pixel Pix1 comprend en outre un transistor MOS TSF. Le transistor TSF est un transistor à source suiveuse, ou, dit autrement, est monté en source suiveuse. La grille du transistor TSF est connectée au noeud SN. Le drain du transistor TSF est connecté à un noeud 102 d'application d'un potentiel de polarisation VDD. La source du transistor TSF est couplée à une ligne de lecture Vxi par un transistor MOS TS du pixel Pix1. Plus particulièrement, le transistor TS est connecté entre la source du transistor TSF et la ligne Vxi. De cette façon, lorsque le transistor TSF est mis à l'état passant par un signal SEL qu'il reçoit sur sa grille, le transistor TSF charge la ligne Vxi à un potentiel déterminé par le potentiel du noeud SN, et, à l'inverse, lorsque le transistor SEL est mis à l'état bloqué par le signal SEL, le transistor TS isole électriquement la ligne Vxi du transistor TSF. La FIG. 2 représente un exemple d'un capteur d'image 2 mis en œuvre avec le pixel Pix1 de la FIG. 1 et configuré pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et selon un deuxième mode de fonctionnement à pleine résolution. Pour ne pas surcharger la figure, un seul pixel Pix1 est référencé en FIG. 2 . Le capteur 2 comprend une matrice de pixels Pix1 organisés en Nr lignes ("row" en anglais) Rq et Nc colonnes Cj, avec Nr et Nc des entiers positifs supérieurs à 2, q un indice entier allant de 1 à Nr et j un indice entier allant de 1 à Nc. Dans l'exemple de la FIG. 2 , Nr est égal à 8 et Nc est égal à 8. Pour chaque colonne Cj, le capteur 2 comprend exactement P lignes de lecture (ou lignes conductrices) Vxi associées à cette colonne Cj, avec P un entier positif et i un indice entier allant de 1 à P. Dans l'exemple de la FIG. 2 , P est égal à 2, et chaque colonne Cj est associée à deux lignes Vx1 et Vx2 correspondantes. Dans l'exemple de la FIG. 2 , les lignes Vx1 et Vx2 sont représentées en traits pointillés. Les lignes Rq sont organisées en ensembles d'exactement P lignes Rq, de préférence P lignes successives Rq. Chaque ligne Rq n'appartient qu'à un seul ensemble de P lignes Rq. Dans l'exemple de la FIG. 2 , P est égal à 2 et chaque ensemble de P lignes Rq comprend une ligne Rq d'indice q impaire et la ligne Rq+1 d'indice q+1 suivant. Dit autrement, dans cet exemple, un premier ensemble comprend les deux lignes R1 et R2, un deuxième ensemble comprend les deux lignes R3 et R4, un troisième ensemble comprend les deux lignes R5 et R6 et un quatrième ensemble comprend les deux lignes R7 et R8. Dans chaque ensemble de P lignes Rq, les pixels Pix1 d'une même colonne Cj ont leurs transistors TS connectés à des lignes Vxi différentes parmi les lignes Vxi associées à cette colonne Cj. Par exemple, dans l'ensemble comprenant les deux lignes R1 et R2, le pixel de la ligne R1 et de la colonne C1 a son transistor TS connecté à la ligne Vx1 associée à la colonne C1, et le pixel de la ligne R2 et de la colonne C1 a son transistor TS connecté à la ligne Vx2 associée à la colonne C1. En FIG. 2 , dans chaque pixel Pix1, un point est disposé sur la ligne Vxi à laquelle le transistor TS du pixel Pix1 est connecté. Dans chaque ligne Rq de pixels, tous les pixels de la ligne ont leurs transistors TS connectés à des lignes Vxi différentes. Dans le capteur 2, les pixels Pix1 sont arrangés en groupes 202 de N*N pixels Pix1, avec N entier supérieur ou égal à 2. Chaque groupe 202 comprend donc les pixels Pix1 appartenant à N lignes Rq successives et à N colonnes Cj successives. Pour ne pas surcharger la figure, un seul groupe 202 de N*N pixels est référencé en FIG. 2 . En outre, pour faciliter la lecture de la FIG. 2 , les groupes 202 de N*N pixels Pix1 sont séparés les uns des autres par des espaces, bien que, en pratique, ces espaces puissent être absents. Dans l'exemple de la FIG. 2 , N est égal à 2 et chaque groupe 202 comprend donc 4 pixels. Par exemple, le groupe 202 référencé en FIG. 2 comprend les pixels Pix1 appartenant aux N=2 lignes R3 et R4 et aux N=2 colonnes C7 et C8. Les groupes 202 de N*N pixels Pix1 sont organisés en NGr lignes ("row" en anglais) RGm et NGc colonnes CGn, avec NGr et NGc des entiers positifs supérieurs à 2, m un indice entier allant de 1 à NGr et n un indice entier allant de 1 à NGc. Plus particulièrement, NGr est égal à Nr/N et NGc est égal à Nc/N. Dit autrement, le capteur 2 comprend une matrice de groupes 202 de N*N pixels Pix1 organisés en NGr lignes RGm et NGc colonnes CGn de sorte à former une matrice de Nr = N*NGr lignes Rq et Nc = N*NGc colonnes Cj de pixels Pix1. Dans l'exemple de la FIG. 2 , NGr est égal à 4 et NGc est égal à 4, et le capteur 2 comprend NGr*NGc = 16 groupes 202 de 4*4 pixels Pix1, les 16 groupes 202 étant organisés en NGr=4 lignes RG1, RG2, RG3 et RG4 de groupes 202 et NGc=4 colonnes CG1, CG2, CG3, CG4 de groupes 202. Le capteur 2 comprend, pour chaque ligne de lecture Vxi, un circuit de lecture 200 associé à cette ligne de lecture. Le capteur 2 comprend également NGc circuits 204 de routage des lignes Vxi vers les circuits 200. Plus particulièrement, pour chaque colonne CGn de groupes 202, le capteur 2 comprend un circuit 204 associé à cette colonne CGn. Chaque circuit 204 est connecté, par exemple a des entrées connectées, aux lignes Vxi associées aux colonnes Cj qui ont des pixels Pix1 faisant partie des groupes 202 de cette colonne CGn. Par exemple, le circuit 204 associé à la colonne CG1 est connectés aux lignes Vx1 et Vx2 associées aux colonnes C1 et C2, les colonnes C1 et C2 ayant leurs pixels Pix1 qui font partie des groupes 202 de la colonne CG1. En outre, chaque circuit 204 est connecté, par exemple a des sorties connectées, aux circuits de lecture 200 qui sont associés aux lignes Vxi auxquelles est connecté ce circuit 204. Le capteur 2 comprend un circuit de commande 206 configuré pour commander les circuits 204 et les pixels Pix1. Dans un mode de fonctionnement à pleine résolution, le circuit 206 commande les circuits 204 de sorte que chaque ligne de lecture Vxi soit couplée électriquement au circuit 200 qui lui est associé. Dans ce mode de fonctionnement, à chaque lecture d'une ligne Rq de pixels Pix1, tous les pixels Pix1 de la ligne sont lus simultanément. En outre, dans ce mode de fonctionnement, les ensembles de P lignes Rq sont lus les uns après les autres, et, lors de la lecture de chaque ensemble de P lignes Rq de pixels Pix1, les P lignes Rq de l'ensemble sont lues simultanément. Dit autrement, les ensembles de P lignes Rq sont lus les uns après les autres, et la lecture de chaque ensemble de P lignes Rq comprend la lecture simultanée de tous les pixels Pix1 faisant partie des P lignes Rq de cet ensemble. Pour lire un pixel Pix1, le circuit 206 commande la mise à l'état passant du transistor TS du pixel avec le signal SEL correspondant à ce transistor. Par exemple, en FIG. 2 où P est égal à 2, dans un fonctionnement à pleine résolution, les P=2 lignes R1 et R2 sont lues simultanément, tous les pixels Pix1 de ces P=2 lignes R1 et R2 étant alors lus simultanément, puis les P=2 deux lignes R3 et R4 sont lues simultanément, tous les pixels Pix1 de ces P=2 lignes R3 et R4 étant alors lus simultanément, puis les P=2 deux lignes R5 et R6 sont lues simultanément, tous les pixels Pix1 de ces P=2 lignes R5 et R6 étant alors lus simultanément, et, finalement, les P=2 lignes R7 et R8 sont lues simultanément, tous les pixels Pix1 de ces P=2 lignes R7 et R8 étant alors lus simultanément. Dans un mode de fonctionnement à résolution réduite, le circuit 206 commande les circuits 204 de sorte que, pour chaque circuit 204, les lignes Vxi connectées à ce circuit 204 soient toutes couplées électriquement à un seul des circuits 200 connectés au circuit 204. Dans ce mode de fonctionnement, la lecture d'un groupe 202 comprend la fourniture des signaux de sortie des pixels Pix1 de ce groupe à un circuit 204 correspondant où ces signaux sont combinés entre eux avant d'être fournis à un unique circuit de lecture. En particulier, la lecture d'un groupe 202 de pixels Pix1 comprend la mise à l'état passant des transistors TS de tous les pixels Pix1 de ce groupe. Dans ce mode de fonctionnement, les lignes RGm de groupes 202 de pixels Pix1 sont lues les unes après les autres, la lecture d'une ligne RGm correspondant à la lecture simultanée de tous les groupes 202 de cette ligne. Par exemple, en FIG. 2 où P est égal à 2, dans un mode de fonctionnement à résolution réduite, la ligne RG1 de groupes 202 de pixels Pix1 est lue en mettant à l'état passant les transistors TS de tous les pixels Pix1 des groupes 202 appartenant à cette ligne RG1, puis la ligne RG2 de groupes 202 de pixels Pix1 est lue en mettant à l'état passant les transistors TS de tous les pixels Pix1 des groupes 202 appartenant à cette ligne RG2, puis la ligne RG3 de groupes 202 de pixels Pix1 est lue en mettant à l'état passant les transistors TS de tous les pixels Pix1 des groupes 202 appartenant à cette ligne RG3, et, finalement, la ligne RG4 de groupes 202 de pixels Pix1 est lue en mettant à l'état passant les transistors TS de tous les pixels Pix1 des groupes 202 appartenant à cette ligne RG4. Dans le mode de fonctionnement à résolution réduite, comme chaque circuit 204 ne fournit un signal qu'à un seul des circuits 200 auquel il est connecté, les autres circuits 200 auxquels le circuit 204 est connecté et auxquels le circuit 204 ne fournit pas de signal peuvent être éteints, ce qui permet de réduire la consommation. Toutefois, comme la lecture des groupes 202 se fait une ligne RGm après l'autre, le temps de lecture de tous les groupes 202 de N*N pixels Pix1 du capteur 2 est long. Or, plus ce temps de lecture des groupes 202 est long, plus la consommation du capteur 2 est importante. En outre, lorsque ce temps de lecture est long, le capteur 2 n'est plus en mesure d'acquérir et fournir des images à un taux d'image par seconde (fps de l'anglais "frame per second") suffisant pour certaines applications. Par exemple, un capteur 2 comprenant Nr = 320 lignes de pixels Pix1 et Nc = 320 colonnes de pixels Pix1 consomme environ 20 mW avec un taux d'acquisition de 30 images par seconde en pleine résolution. Dans un mode à résolution réduite avec des groupes 202 de 10*10 pixels Pix1 (N est égal à 10), ce capteur 2 n'est toutefois pas en mesure d'acquérir des images à un taux d'image par seconde égal ou supérieure à 5 en consommant moins de 10 µW, ce qui est requis par certaines applications. Il est ici proposé, dans un mode de fonctionnement à résolution réduite, de tirer profit des circuits 200 du capteur 2 qui sont inutilisés et éteints. En effet, il est proposé un capteur similaire au capteur 2, dans lequel, en mode de fonctionnement à faible résolution, lors de chaque lecture de tous les groupes 202 de N*N pixels les circuits de lecture 200 sont tous laissés allumés et sont alors utilisés pour lire plusieurs lignes RGm de groupes 202 de N*N pixels simultanément. Laisser tous les circuits 200 allumés pendant la lecture de tous les groupes 202 dans le mode de fonctionnement à faible résolution semble être contraire à l'objectif de basse consommation. Toutefois, comme cela permet de réduire, en mode de fonctionnement à basse résolution, le temps nécessaire à la lecture de tous les groupes de N*N pixel. Ainsi, dans le mode de fonctionnement à faible résolution, pour un taux d'image par seconde visé, il en résulte que la durée entre chaque deux lectures successives de tous les groupes de N*N pixels est augmentée. Entre chaque deux lectures successives de tous les groupes de N*N pixels, les circuits de lecture 200 et, de préférence, tous les circuits périphériques nécessaires au fonctionnement de ces circuits de lecture (régulateurs de tension, circuits de traitement d'image recevant les sorties des circuits 200, les circuits de génération d'une horloge de cadencement pour les circuits 200) peuvent alors être éteints ou mis en veille pour réduire la consommation. Par exemple, pour acquérir cinq images par seconde en mode basse résolution avec un capteur de 320*320 pixels organisés en groupe de 10*10 pixels, un capteur dispose de 200 ms pour acquérir une image et, lorsque ce capteur est tel que proposé, il a besoin, par exemple, de 20 µs ou moins pour lire tous les groupes 202. Cela signifie que, pour chaque image basse résolution acquise, les circuits 200 et, de préférence, leurs circuits périphériques peuvent être éteints ou mis en veille pendant 199,98 ms, ce qui permet de réduire la consommation du capteur en dessous de 10 µW pour chaque image basse résolution acquise. Pour mettre en œuvre le fonctionnement décrit ci-dessus, il est proposé un pixel et un capteur mis en œuvre avec ce pixel. La FIG. 3 représente un exemple de mode de réalisation d'un tel pixel Pix3. Le pixel Pix3 comprend de nombreux éléments en commun avec le pixel Pix1, et seules les différences entre ces pixels sont ici détaillées. En particulier, le pixel Pix3 diffèrent du pixel Pix1 en ce qu'il comprend un transistor MOS TB connecté entre le noeud SN et un noeud 300, et que le transistor TR du pixel Pix3 est connecté entre le noeud 300 et le noeud 100 recevant le potentiel Vrst. Le transistor TB est commandé par un signal BIN qu'il reçoit sur sa grille. Bien que cela ne soit pas visible en FIG. 3 , lorsque les pixels Pix3 sont organisés en groupes 202 de N*N pixels Pix3 pour un fonctionnement en basse résolution, le noeud 300 est commun et unique pour tous les pixels Pix3 d'un même groupe 202. En particulier, le chaque groupe 202 de pixel Pix3 comprend son propre noeud 300 qui est, de préférence, différent des noeuds 300 des autres groupes 202 de pixels. Ainsi, en mettant le transistor TB à l'état passant alors que le transistor TR est à l'état bloqué, tous les pixels Pix3 d'un même groupe 202 de N*N pixels Pix3 partagent un même noeud 300 sur lequel est présent, au moment de la lecture du groupe de pixel Pix3, une tension représentative de la quantité de lumière reçue par les pixels Pix3 de ce groupe. Il n'est donc plus nécessaire de prévoir un circuit 204 pour combiner les signaux de sortie des pixels. Dans l'exemple de la FIG. 3 , le photodétecteur PD, par exemple une photodiode pincée ou non, du pixel Pix3 est représenté. Comme indiqué en relation avec la FIG. 2 , ce photodétecteur PD est couplé au noeud SN du pixel Pix3. Plus particulièrement, comme cela est représenté en figuré 3, le pixel Pix3 comprend par exemple une grille de transfert TG couplant le noeud SN au photodétecteur PD, la grille TG étant, par exemple, connectée entre le noeud SN et le photodétecteur PD. La grille TG est commandé par un signal STG. Dans un autre exemple non illustré, le pixel Pix3 est dépourvu de grille TG et le noeud SN est connecté au photodétecteur PD. La FIG. 4 représente un exemple de mode de réalisation d'un capteur d'image 4 mis en œuvre avec le pixel Pix3 décrit précédemment et configuré pour fonctionner alternativement selon un premier mode de fonctionnement à résolution réduite et selon un deuxième mode de fonctionnement à pleine résolution. Le capteur 4 comprend de nombreux éléments en commun avec le capteur 1, et seules les différences entre ces deux capteurs sont ici détaillées. Ainsi, sauf indication contraire, tous ce qui a été indiqué pour le capteur 2 décrit en relation avec la FIG. 2 s'applique au capteur 4 décrit en relation avec la FIG. 4 . En particulier, par rapport au capteur 2, les pixels Pix1 ont été remplacés par des pixels Pix3, un seul pixel Pix3 étant référencé en FIG. 4 pour ne pas la surcharger. En outre, le capteur 4 est dépourvu de circuit 204. Ainsi, chaque ligne Vxi est connecté au circuit 200 qui lui est associé. La suppression des circuits 204 permet de réduire l'encombrement du capteur 4 par rapport au capteur 2. En outre, les circuits 204 étant typiquement mis en œuvre par des interrupteurs qui commutent d'état lorsque le capteur change de mode de fonctionnement en entraînant alors des pertes par commutation, la suppression des circuits 204 permet également de réduire la consommation et augmenter la linéarité du capteur 4 par rapport au capteur 2. Le circuit de commande 206 du capteur 2 est remplacé par un circuit de commande 400 dans le capteur 4. Ce circuit 400 est configuré pour fournir les signaux SEL, BIN et RST aux pixels Pix3, et, les signaux STG lorsque ces pixels comprennent chacun une grille de transfert TG. Bien entendu, les signaux SEL fournis aux pixels par le circuit 400 peuvent être différents entre deux pixels. Par exemple, un pixel peut recevoir un signal SEL commandant la mise à l'état passant de son transistor TS alors qu'un autre pixel reçoit, dans le même temps, un signal SEL commandant la mise à l'état bloqué de son transistor TS. En particulier, dans un mode de fonctionnement en basse résolution, pour chaque groupe 202 de N*N pixels Pix3, le circuit 400 est configuré pour mettre en œuvre une lecture du groupe en commandant l'état passant du transistor TB de chaque pixel Pix3 du groupe, de sorte qu'ils partagent le noeud 300 ( FIG. 3 ), et en commandant dans le même temps l'état passant du transistor TS d'un seul pixel Pix3 donné du groupe 202 et l'état bloqué des transistors TS des autres pixels Pix3 du groupe. Ainsi, c'est ce pixel Pix3 donné qui va fournir le signal de sortie du groupe 202 de pixel Pix3 sur la ligne Vx à laquelle est connecté le transistor TS de ce pixel Pix3 donné. Dans chaque groupe 202, ce pixel Pix3 donné dont le transistor TS est mis à l'état passant pendant la lecture du groupe est, par exemple, appelé pixel de lecture du groupe 202, et est hachuré en FIG. 4 . Dit autrement, dans le mode de fonctionnement en basse résolution, pour chaque groupe, le circuit 400 est configuré pour mettre en œuvre une lecture dudit groupe en fournissant un signal SEL au pixel de lecture du groupe qui est différent du signal SEL fourni à tous les autres pixels du groupe, ce signal SEL différent pouvant être vu comme un signal SEL'. A titre d'exemple, lorsque les pixels Pix3 comprennent une grille de transfert TG comme cela a été décrit en relation avec la FIG. 3 , avant une lecture d'un groupe 202 de pixels Pix3, la grille TG de chaque pixels Pix3 du groupe est commutée à l'état passant pour que le potentiel du noeud 300 soit déterminé par la quantité de lumière reçue par les photodétecteurs PD de ces pixels Pix3, puis est remise à l'état bloquée avant la lecture du groupe 202. Dans d'autres exemples où les pixels Pix3 sont dépourvus de grille TG, cette mise à l'état passant des grilles TG avant la lecture est bien entendue omise. Dans le capteur 4, comme dans le capteur 2, pour chaque colonne Cj, le capteur comprend P lignes conductrices de lecture Vxi associées à cette colonne Cj. En outre, les lignes Rq sont organisées en ensembles d'exactement P lignes Rq, de préférence P lignes successives Rq, chaque ligne Rq n'appartenant qu'à un seul ensemble de P lignes Rq. Dans chaque ensemble de P lignes Rq, les pixels Pix3 d'une même colonne Cj ont leurs transistors TS connectés à des lignes Vxi différentes parmi les lignes Vxi associées à cette colonne Cj. En FIG. 4 , pour chaque pixel Pix3, la connexion du transistor TS du pixel Pix3 à une ligne Vxi correspondante est représentée par un point disposé dans le pixel et sur cette ligne Vxi. Par exemple, le pixel Pix3 disposé dans le coin en haut à gauche en FIG. 4 a son transistor TS connecté à la ligne Vx1 associée à la colonne C1 comprenant ce pixel Pix3. Dans le capteur 4, le circuit 400 est configuré, dans le mode de fonctionnement à faible résolution, pour mettre en œuvre une lecture des groupes 202 de K lignes RGm de groupes 202 simultanément, avec K un nombre entier appartenant à une plage allant de 2 à N*P. Pour lire ces K lignes RGm simultanément, dans chaque colonne CGn de groupes 202 de N*N pixels Pix3, les pixels Pix3 de lecture (hachurés en FIG. 4 ) des groupes 202 appartenant à ces K lignes RGm sont connectés à des lignes Vxi différentes. A titre d'exemple, en FIG. 4 , le circuit 400 est configuré pour lire K = 2*2 = 4 lignes RGn simultanément, c'est à dire pour lire simultanément les quatre lignes RG1, RG2, RG3 et RG4. Ainsi, dans chaque colonne CGn, les pixels Pix3 de lecture de groupe (hachuré en FIG. 4 ) qui appartiennent à cette colonne CGn et également à l'une ou l'autre des lignes RG1, RG2, RG3 et RG4 ont leurs transistors TS connectés à des lignes Vxi différentes. Par exemple, comme cela est représenté en FIG. 4 : - le pixel Pix3 de lecture du groupe 202 de la colonne CG1 et de la ligne RG1 appartient à la colonne C1 et est connectée à la ligne Vx1 associée à cette colonne C1 ; - le pixel Pix3 de lecture du groupe 202 de la colonne CG1 et de la ligne RG2 appartient à la colonne C1 et est connectée à la ligne Vx2 associée à cette colonne C1 ; - le pixel Pix3 de lecture du groupe 202 de la colonne CG1 et de la ligne RG3 appartient à la colonne C2 et est connectée à la ligne Vx1 associée à cette colonne C2 ; et - le pixel Pix3 de lecture du groupe 202 de la colonne CG1 et de la ligne RG4 appartient à la colonne C2 et est connectée à la ligne Vx2 associée à cette colonne C2. Bien entendu, la personne du métier est mesure, à partir de la description faite ici du capteur 4, de prévoir d'autres exemples de disposition des pixels de lecture Pix3 des groupes 202 et/ou de connexion des pixels Pix3 de lecture des groupes 202 aux lignes Vxi du capteur. Bien que dans l'exemple ci-dessus toutes lignes RGm sont lues simultanément, dans un autre exemple (non illustré) où le capteur 4 ne comprend qu'une seule ligne Vxi par colonne Cj, le circuit 400 est alors configuré pour lire simultanément K = 2*1 = 2 lignes RGm simultanément lors d'une première étape, et les 2 autres lignes RGm simultanément lors d'une deuxième étape, la lecture de tous les groupes 202 s'effectuant alors en deux étapes successives. Toutefois, de manière préférentielle, le nombre P de ligne Vxi par colonne Cj et le nombre N sont déterminés, pour un capteur 4 comprenant un nombre donné de pixels Pix3, de sorte que N*P soit égal à NGr et, par exemple, que les nombres Nr/N et Nc/N soient des nombres entiers. Le circuit 400 peut alors être préférentiellement configuré pour lire simultanément les NGr lignes de groupes 202 dans le mode de fonctionnement en basse résolution. Le circuit 400 est en outre configuré, dans le mode de fonctionnement à pleine résolution, pour lire les ensembles de P lignes Rq les uns après les autres, la lecture de chaque ensemble de P lignes Rq correspondant à la lecture simultanée de tous les pixels Pix3 des P lignes Rq de cet ensemble. Dit autrement, dans le mode de fonctionnement à pleine résolution, dans chaque ensemble de P lignes Rq de pixels Pix3, le circuit 400 est configuré pour mettre en œuvre une lecture simultanée des pixels Pix3 des P lignes Rq de cet ensemble. En particulier, dans le mode de fonctionnement à pleine résolution, pour chaque ensemble de P lignes Rq de pixels Pix3, le circuit 400 met en œuvre une lecture simultanée des pixels des P lignes Rq de l'ensemble en commandant : - l'état bloqué du transistor TB de chacun de ces pixels Pix3, de sorte que le noeud SN du pixel soit isolé du noeud 300 commun à tous les pixels Pix3 du groupe 202 auquel appartient ce pixel Pix3, d'où il résulte que, lors de la lecture du pixel Pix3, le potentiel du noeud SN du pixel Pix n'est déterminé que par la quantité de lumière reçu par le photodétecteur PD de ce pixel Pix3 ; et - l'état passant du transistor TS de chacun de ces pixels Pix3, de sorte que chaque pixel Pix3 charge la ligne Vxi à laquelle est connecté son transistor TS à un potentiel déterminé par le potentiel du noeud SN de ce pixel Pix3. A titre d'exemple, en reprenant la distinction entre les signaux SEL' reçus par les pixels de lecture des groupes 202 et les signaux SEL reçus par tous les autres pixels, dans le mode de fonctionnement à pleine résolution, lorsqu'une ligne Rq est lue, chaque pixels de lecture faisant partie de cette ligne Rq reçoit un signal SEL' identique au signal SEL reçu par chacun des autres pixels de cette ligne Rq, à savoir des signaux SEL et SEL' commandant la mise à l'état passant des transistors TS qui reçoivent ces signaux. De manière usuelle dans les capteurs d'image, le circuit 400 est configuré pour mettre en œuvre une initialisation de chaque pixel Pix3 du capteur 3, c'est à dire une initialisation du noeud SN de chaque pixel Pix3 au potentiel Vrst. A titre d'exemple, pour chaque pixel Pix3, dans le capteur 4, le circuit 400 initialise le potentiel du noeud SN au potentiel Vrst non seulement en commandant l'état passant du transistor TR du pixel Pix3, mais également en commandant l'état passant du transistor TB de ce pixel simultanément à l'état passant de son transistor TR. Cette phase d'initialisation permet également d'initialiser le potentiel du noeud 300 au potentiel Vrst. De préférence, dans le mode de fonctionnement en pleine résolution, le transistor TR peut être laissé en permanence à l'état passant, de sorte que le noeud 300 ne soit pas flottant. A titre d'exemple, lorsque les pixels Pix3 comprennent chacun une grille de transfert TG, cette dernière peut être commutée à l'état passant puis à l'état bloqué pendant une initialisation du pixel Pix3, de sorte à initialiser également le photodétecteur PD, par exemple en vidant les charges photogénérées qui s'y trouvent et qui sont évacuées vers le noeud 102. La commutation à l'état bloqué de la grille TG du pixel Pix3 marque alors le début d'une phase d'intégration par ce pixel Pix3. Selon un mode de réalisation, en reprenant l'exemple ci-dessus de pixels Pix3 munis de grilles TG, dans chaque groupe 202, dans le mode de fonctionnement à basse résolution, tous les pixels Pix3 du groupe intègrent la lumière qu'ils reçoivent pendant une période de temps commune à tous ces pixels. Dit autrement, dans le mode de fonctionnement à basse résolution, dans chaque groupe 202, l'intégration de la lumière par les pixels Pix3 du groupe 202 commence simultanément dans tous les pixels Pix3 du groupe et se termine simultanément dans tous les pixels Pix3 du groupe. Selon une variante de réalisation, en reprenant l'exemple ci-dessus de pixels Pix3 munis de grilles TG, dans chaque groupe 202, dans le mode de fonctionnement à basse résolution, une partie des pixels Pix3 du groupe est initialisée, puis l'autre partie des pixels Pix3 du groupe est initialisée. Par exemple, tous les pixels du groupe sont initialisés simultanément, puis l'initialisation se termine pour une première partie des pixels Pix3 du groupe alors qu'elle se poursuit pour la deuxième partie des pixels Pix3 de ce groupe, et l'initialisation de la deuxième partie des pixels Pix3 du groupe se termine à un instant postérieur à l'initialisation de la première partie des pixels Pix3 du groupe. La prévision de la fin de l'initialisation à des instants différents pour deux parties des pixels Pix3 d'un groupe 202 permet que la durée d'intégration des pixels Pix3 dont l'initialisation a fini plus tôt soit plus longue que la durée d'intégration des pixels Pix3 dont l'initialisation a fini plus tard. Cela permet d'obtenir un fonctionnement, par exemple, appelé "à grande plage dynamique" ou HDR de l'anglais "High Dynamic Range". Un avantage de la mise en œuvre du mode HDR dans le mode de fonctionnement à faible résolution est qu'il n'est pas nécessaire de prévoir de circuit de traitement pour combiner les signaux de sortie des pixels Pix3 ayant un temps d'intégration plus court et les signaux de sortie des pixels Pix3 ayant un temps d'intégration plus long, cette combinaison étant faite directement sur le noeud 300 lors de la phase de lecture. Bien entendu, bien que le mode HDR dans le deuxième mode de fonctionnement ait été décrit pour un exemple où, dans chaque groupe 202, les pixels du groupe sont organisés en deux parties ayant chacune une durée d'intégration différente, la personne du métier est en mesure, à partir de la description ci-dessus, d'adapter cet exemple au cas où, dans chaque groupe 202, les pixels du groupe sont organisés en plus de deux parties ayant chacune une durée d'intégration différente. A titre d'exemple alternatif, lorsque les pixels Pix3 sont dépourvus chacun de grille TG, dans chaque pixel Pix3, l'initialisation du noeud SN du pixel Pix3 par l'état passant simultanément des deux transistors TR et TB permet également l'initialisation du photodétecteur PD de ce pixel Pix3. Dans ce cas, dans chaque pixel Pix3, la mise à l'état bloqué du transistor TB du pixel Pix3 marque la fin de l'initialisation du pixel et le début d'une phase d'intégration par ce pixel dans le mode de fonctionnement à pleine résolution. En outre, dans chaque groupe 202, la mise à l'état bloqué simultanée des transistors TR des pixels Pix3 du groupe marque la fin de l'initialisation des pixels Pix3 du groupe 202 et le début d'une phase d'intégration par le groupe 202. En reprenant l'exemple ci-dessus où les pixels Pix3 sont dépourvus chacun de grille TG, dans le mode de fonctionnement à pleine résolution, pour chaque pixel Pix3, lorsque le pixel Pix3 est dans une phase d'intégration, par exemple une phase d'intégration débutant avec la fin de l'initialisation du pixel et se terminant à la lecture de ce pixel Pix3, le circuit 400 est configuré pour commander l'état bloqué du transistor TB du pixel. Ainsi, seule la lumière reçue par ce pixel Pix3 pendant cette phase d'intégration détermine le potentiel du noeud SN au moment de la lecture du pixel, ou, dit autrement, la lumière reçue par d'autres pixels Pix3 partageant le même noeud 300 n'influe pas sur le potentiel du noeud SN de ce pixel. A titre d'exemple, lorsque les pixels Pix3 comprennent chacun une grille TG, pendant la phase d'intégration de chaque pixel Pix3, dans le mode de fonctionnement à pleine résolution, le transistor TB du pixel est de préférence laissé à l'état bloqué bien qu'il puisse également être laissé passant jusqu'au moment où la grille TG est commutée successivement à l'état passant puis à l'état bloqué pour mettre fin à l'intégration. A titre d'exemple, lorsque les pixels Pix3 comprennent chacun une grille TG, pendant la phase d'intégration de chaque pixel Pix3, dans le mode de fonctionnement à basse résolution, le transistor TB du pixel est de préférence laissé à l'état passant bien qu'il puisse également être laissé bloqué jusqu'à la lecture de ce pixel Pix3, c'est à dire jusqu'à la lecture du groupe de pixels comprenant ce pixel Pix3. A titre d'exemple, lorsque les pixels Pix3 sont chacun dépourvu de grille TG, pendant la phase d'intégration de chaque pixel Pix3, dans le mode de fonctionnement à pleine résolution, le transistor TB du pixel est laissé à l'état bloqué. A titre d'exemple, lorsque les pixels Pix3 sont chacun dépourvu de grille TG, pendant la phase d'intégration de chaque pixel Pix3, dans le mode de fonctionnement à basse résolution, le transistor TB du pixel est de préférence laissé à l'état passant bien qu'il puisse également être laissé bloqué jusqu'à la lecture de ce pixel Pix3, c'est à dire jusqu'à la lecture du groupe de pixels comprenant ce pixel Pix3. Dans l'exemple de capteur 4 décrit en relation avec la FIG. 4 , Nr est égal à 8, Nc est égal à 8, P est égal à 2 et N est égale à 2. Le table 1 ci-dessous liste d'autres exemples de capteur 4. Plus particulièrement, dans cette table 1, la première colonne indique le numéro de l'exemple, la deuxième colonne indique le nombre total Nr*Nc de pixels Pix3 du capteur qui correspond également à la résolution du capteur lorsqu'il fonctionne en mode de fonctionnement à pleine résolution, la troisième colonne indique le nombre N, la quatrième colonne indique le nombre total NGr*NGc de groupes 202 de N*N pixels Pix3 qui correspond également à la résolution du capteur lorsqu'il fonctionne en mode de fonctionnement à résolution réduite, la cinquième colonne indique le nombre P de lignes Vxi par colonne Cj, la sixième colonne indique le nombre total de circuit 200 du capteur, et la septième colonne indique la valeur maximale Kmax (N*P) du nombre K de lignes RGm de groupes 202 pouvant être lues simultanément. Nr*Nc N NGr*NGc P Kmax 1 300*300 10 30*30 3 900 30 2 320*320 10 32*32 3 960 30 3 320*320 10 32*32 2 640 20 4 324*324 9 36*36 2 648 18 5 363*363 11 33*33 3 1089 33 Dans l'exemple 1 de la table 1 ci-dessus, le capteur comprend NGr = 30 lignes RGm de groupes 202 de 30*30 pixels Pix3, et la valeur maximale Kmax de lignes RGm pouvant être lue simultanément est égale à 30. Ainsi, le circuit 400 est en mesure de mettre en œuvre une lecture simultanée de toutes les lignes RGm du capteur. Dans l'exemple 2 de la table 1 ci-dessus, le capteur comprend NGr = 32 lignes RGm de groupes 202 de 32*32 pixels Pix3, et la valeur maximale Kmax de lignes RGm pouvant être lue simultanément est égale à 30. Ainsi, le circuit 400 est en mesure de mettre en œuvre une lecture simultanée de 30 lignes RGm du capteur à une première étape et devra mettre ensuite en œuvre la lecture simultanée des 2 lignes RGm restantes à une deuxième étape. Lors de cette deuxième étape, seuls 32*2 = 64 circuits 200 sont utilisés, et les circuits 200 inutilisés peuvent être éteints pour réduire la consommation. Dans l'exemple 3 de la table 1 ci-dessus, le capteur comprend NGr = 32 lignes RGm de groupes 202 de 32*32 pixels Pix3, et la valeur maximale Kmax de lignes RGm pouvant être lue simultanément est égale à 20. Ainsi, le circuit 400 est en mesure de mettre en œuvre une lecture simultanée de 20 lignes RGm du capteur à une première étape et devra mettre ensuite en œuvre la lecture simultanée des 12 lignes RGm restantes à une deuxième étape. Lors de cette deuxième étape, seuls 32*12 = 384 circuits 200 sont utilisés, et les circuits 200 inutilisés peuvent être éteints pour réduire la consommation. Dans l'exemple 4 de la table 1 ci-dessus, le capteur comprend NGr = 36 lignes RGm de groupes 202 de 9*9 pixels Pix3, et la valeur maximale Kmax de lignes RGm pouvant être lue simultanément est égale à 18. Ainsi, le circuit 400 est en mesure de mettre en œuvre une lecture simultanée de 18 lignes RGm du capteur à une première étape et devra mettre ensuite en œuvre la lecture simultanée des 18 lignes RGm restantes à une deuxième étape. Dans l'exemple 5 de la table 1 ci-dessus, le capteur comprend NGr = 33 lignes RGm de groupes 202 de 11*11 pixels Pix3, et la valeur maximale Kmax de lignes RGm pouvant être lue simultanément est égale à 33. Ainsi, le circuit 400 est en mesure de mettre en œuvre une lecture simultanée des 33 lignes RGm du capteur en une seule étape. A titre d'exemple, pour capturer cinq images basse résolution par seconde, le capteur dispose de 200 ms pour capturer chaque image, et notamment pour lire tous les groupes 202 du capteur. En considérant que, pour chaque groupe 202, la lecture du groupe nécessite 20 µs, alors, pour chaque acquisition d'une image basse résolution : - les circuits 200 du capteur 4 de l'exemple 1 de la table 1 peuvent être éteints pendant 199,98 ms là où ceux d'un capteur 2 comprenant un même nombre de pixels, un même nombre de groupe 202, et un même nombre de ligne Vxi par colonne Cj que ce capteur 4 ne peuvent être éteints que 199,4 ms ; - les circuits 200 du capteur 4 de l'exemple 2 de la table 1 peuvent être éteints pendant 199,96 ms (voire pendant 199,98 ms pour 960-64 = 896 d'entre eux) là où ceux d'un capteur 2 comprenant un même nombre de pixels, un même nombre de groupe 202, et un même nombre de ligne Vxi par colonne Cj que ce capteur 4 ne peuvent être éteints que 199,36 ms ; - les circuits 200 du capteur 4 de l'exemple 3 de la table 1 peuvent être éteints pendant 199,96 ms (voire pendant 199,98 ms pour 640-384 = 256 d'entre eux) là où ceux d'un capteur 2 comprenant un même nombre de pixels, un même nombre de groupe 202, et un même nombre de ligne Vxi par colonne Cj que ce capteur 4 ne peuvent être éteints que 199,36 ms ; - les circuits 200 du capteur 4 de l'exemple 4 de la table 1 peuvent être éteints pendant 199,96 ms là où ceux d'un capteur 2 comprenant un même nombre de pixels, un même nombre de groupe 202, et un même nombre de ligne Vxi par colonne Cj que ce capteur 4 ne peuvent être éteints que 199,28 ms ; et - les circuits 200 du capteur 4 de l'exemple 5 de la table 1 peuvent être éteints pendant 199,98 ms là où ceux d'un capteur 2 comprenant un même nombre de pixels, un même nombre de groupe 202, et un même nombre de ligne Vxi par colonne Cj que ce capteur 4 ne peuvent être éteints que 199,34 ms. Bien que cela n'ait pas été indiqué de manière explicite dans la description ci-dessus, dans chaque groupe 202 de pixels Pix3, le noeud 300 commun aux pixels Pix3 du groupe 202 est distinct des noeuds 300 des pixels Pix3 des autres groupes 202. La FIG. 5 représente un autre mode de réalisation d'un pixel Pix3 du capteur d'image 4. Seules les différences entre le pixel Pix3 de la FIG. 3 et celui de la FIG. 5 sont ici mises en exergue. En particulier, dans cet autre mode de réalisation, le noeud 300 du pixel Pix3 n'est pas couplé au noeud 100 par le transistor TR, mais par un élément capacitif C, et, en outre, le noeud 100 ne reçoit pas le potentiel Vrst mais un potentiel Vpol1 de polarisation. En outre, dans ce mode de réalisation, le noeud SN du pixel Pix3 est couplé au photodétecteur PD du pixel par la grille de transfert TG et par un transistor TSF2 monté en source suiveuse. Plus particulièrement, la grille TG est connectée entre le photodétecteur PD et un noeud CN, et le transistor TSF2 a sa source connectée au noeud SN et sa grille connectée au noeud CN. Le drain du transistor TSF2 est connecté à un noeud 400 configuré pour recevoir un potentiel Vrd. Le pixel Pix3 du mode de réalisation de la FIG. 5 comprend, comme le pixel Pix3 du mode de réalisation de la FIG. 3 , un transistor TR commandé par un signal RST. Toutefois, en FIG. 5 , ce transistor TR est connecté entre le noeud CN et un noeud 402 configuré pour recevoir le potentiel Vrst. Le pixel Pix3 de la FIG. 5 comprend un interrupteur T1 commandé par un signal S1 et un élément capacitif C1 en série avec l'interrupteur T1 entre le noeud SN et un noeud 404 configuré pour recevoir un potentiel, par exemple un potentiel de référence GND, par exemple la masse. L'interrupteur T1 est connecté entre le noeud SN et l'élément C1. Le pixel Pix3 de la FIG. 5 comprend aussi un interrupteur T2 commandé par un signal S2 et un élément capacitif C2 en série avec l'interrupteur T2 entre le noeud SN et un noeud 406 configuré pour recevoir un potentiel, par exemple le potentiel de référence GND. L'interrupteur T2 est connecté entre le noeud SN et l'élément C2. Le fonctionnement du capteur 3 dans le cas où les pixels Pix3 sont mis en œuvre de la manière décrite en relation avec la FIG. 5 est à la portée de la personne du métier à partir de la présente description et de ses connaissances générales. En particulier, ce qui a été indiqué concernant la commande des transistors TB et TS des pixels Pix3 de la FIG. 3 lors d'une phase de lecture du mode de fonctionnement en basse résolution et lors d'une phase de lecture du mode de fonctionnement en pleine résolution s'applique au pixel Pix3 de la FIG. 5 . Plus généralement, la personne du métier sera en mesure d'adapté la présente description à encore d'autres exemples de pixels Pix3 dès lors que ces pixels Pix3 comprennent : un transistor TSF à source suiveuse ayant sa grille connectée à un noeud SN couplé à un photodétecteur PD du pixel Dans les modes de réalisation et variantes décrits ci-dessus, chaque groupe 202 ne comprend qu'un seul pixel Pix3 de lecture ayant son transistor TS qui est mis à l'état passant lors d'une lecture de ce groupe 202. Dans des variantes de réalisation, chaque groupe 202 comprend plusieurs pixels Pix3 de lecture de groupe qui sont tous connectés à une même ligne de lecture Vxi. Cela peut être le cas, par exemple, quand le nombre N est égal à D*P avec D un entier supérieur ou égal à 2, du fait que chaque groupe comprend alors D pixels Pix3 connectés à chacune des lignes Vxi associées aux colonnes Cj comprenant des pixels Pix3 de ce groupe. Dans ce cas, dans le mode de fonctionnement à faible résolution, pour chaque groupe 202, la lecture du groupe 202 comprend la mise à l'état passant par le circuit de commande 400 des transistors TS des pixels Pix3 de lecture du groupe et la mise à l'état bloqué par le circuit de commande 400 de tous les autres pixels Pix3 du groupe 202. Dans ce cas, lors de la lecture du groupe, il y a D transistors TS passants connectés en parallèle à une même ligne Vxi, ce qui permet de réduire le bruit de lecture et d'augmenter la dynamique du signal sur la ligne Vxi. Dans les modes de réalisation et variantes décrits ci-dessus, dans chaque groupe, tous les pixels Pix3 du groupe partage un même noeud 300. Dans des variantes de réalisation où chaque groupe 202 comprend plusieurs pixels Pix3 de lecture de groupe qui sont tous connectés à une même ligne de lecture Vxi, dans chaque groupe 202, les pixels sont répartis en plusieurs sous-groupes de plusieurs pixels. Dans chaque sous-groupe, les pixels Pix3 du sous-groupe partagent un même noeud 300 qui est commun à tous les pixels Pix3 du sous-groupe mais qui distinct du noeud 300 de chacun des autres sous-groupes. Chaque sous-groupe comprend en outre au moins un des pixels Pix3 de lecture du groupe 202 auquel appartient ce sous-groupe. Dans ce cas, dans le mode de fonctionnement à faible résolution, pour chaque groupe 202, la lecture du groupe 202 comprend la mise à l'état passant par le circuit de commande 400 des transistors TS des pixels Pix3 de lecture du groupe et la mise à l'état bloqué par le circuit de commande 400 de tous les autres pixels Pix3 du groupe 202. Ainsi, lors de la lecture du groupe, dans chaque sous-groupe, le ou les pixels Pix3 de lecture du groupe tendent à imposer le potentiel sur la ligne Vxi à laquelle les transistors TS passant de ces pixels de lecture de groupe sont connectés, en fonction du potentiel présent sur le noeud 300 de ce sous-groupe. Comme dans chaque sous-groupe d'un même groupe 202, le ou les pixels de lecture de groupe qui appartiennent à ce sous-groupe ne peuvent que tirer le potentiel de la ligne Vxi vers le haut, le ou les sous-groupes du groupe qui ont des défauts, par exemple des pixels blancs, et qui ont donc leurs noeuds 300 tirés à la masse GND, ne peuvent pas tirer le potentiel de la ligne Vxi vers la masse. Il en résulte que, pour chaque groupe 202, lors de la lecture du groupe 202, le potentiel de la ligne Vxi sur laquelle est lu le signal de sortie du groupe est déterminé uniquement par les sous-groupes du groupe 202 qui n'ont pas de défaut, ce qui permet d'éliminer (ou filtrer) les sous-groupes du groupe 202 qui ont des défauts. On notera que le cas où, dans chaque groupe 202, tous les pixels Pix3 du groupe partagent un même noeud 300 est un cas particulier de la variante de réalisation décrite ci-dessus, ce cas particulier correspondant au cas où chaque groupe 202 ne comprend qu'un seul sous-groupe confondu avec ce groupe 202. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, bien que cela n'ait pas été détaillé, la personne du métier est en mesure, à partir de la présente description de mettre en œuvre un circuit configuré pour éteindre, dans le mode de fonctionnement à basse résolution, les circuits 200 du capteur 4, et, de préférence leurs circuits périphériques, lorsque ces circuits 200 ne sont pas utilisés. Capteur d'image (4) comprenant une matrice de pixels (Pix3) organisés en premières lignes (R1, R8) et en premières colonnes (C1, C8), dans lequel : - les pixels sont organisés en groupes (202) de N*N pixels, avec N entier supérieur ou égal à 2 ; - dans chaque groupe, les pixels du groupe sont repartis en un ou plusieurs sous-groupes de plusieurs pixels ; - chaque pixel comprend : un élément photosensible (PD), un premier noeud (SN) couplé à l'élément photosensible, un deuxième noeud (300) commun à tous les pixels d'un même sous-groupe et couplé à un premier potentiel, un premier transistor (TB) couplant les premier et deuxième noeuds (SN ; 300), un deuxième transistor (TSF) à source suiveuse ayant une grille connectée au premier noeud (SN), et un troisième transistor (TS) couplant la source du troisième transistor (TSF) à une ligne de lecture (Vxi, Vx1, Vx2). Capteur d'image selon la revendication 1, dans lequel le capteur (4) comprend en outre un circuit de commande (400) configuré, dans un premier mode de fonctionnement, pour chaque groupe (202), pour mettre en œuvre une lecture dudit groupe en commandant : l'état passant du premier transistor (TB) de chaque pixel (Pix3) du groupe (202), pour chaque sous-groupe, l'état passant du troisième transistor (TS) d'un ou plusieurs pixels (Pix3) donnés parmi les pixels du sous-groupe (202), et l'état bloqué du troisième transistor (TS) de tous les autres pixels (Pix3) du sous-groupe (202) ; et dans lequel, dans chaque groupe, le ou les plusieurs pixels donnés dudit groupe ont leurs troisièmes transistors connectés à une même ligne de lecture. Capteur d'image selon la revendication 2, dans lequel, dans chaque groupe, les pixels sont répartis en un unique sous-groupe confondu avec ledit groupe. Capteur d'image selon la revendication 2 ou 3, dans lequel chaque sous-groupe comprend un unique pixel donné. Capteur d'image selon l'une quelconque des revendications 2 à 4, dans lequel : - le capteur (4) comprend, pour chaque première colonne (C1, C8), exactement P lignes de lecture (Vxi, Vx1, Vx2) associées à ladite première colonne, avec P entier positif ; et - pour chaque ligne de lecture (Vxi, Vx1, Vx2), le capteur (4) comprend un circuit de lecture (200) connecté à la ligne de lecture. Capteur d'image selon la revendication 5, dans lequel : - les groupes (202) sont organisés en deuxièmes lignes (RG1, RG8) et en deuxièmes colonnes (CG1, CG8) ; - le circuit de commande (400) est configuré, dans le premier mode de fonctionnement, pour mettre en œuvre une lecture des groupes (202) de K deuxièmes lignes (RG1, RG8) simultanément, avec K entier appartenant à une plage allant de 2 à N*P ; et - dans chaque deuxième colonne (CG1, CG8), les troisièmes transistors (TS) desdits pixels (Pix3) donnés des groupes (202) desdites K deuxièmes lignes (RG1, RG8) sont connectés à des lignes de lecture (Vxi, Vx1, Vx2) différentes s'ils appartiennent à des groupes différents. Capteur d'image selon la revendication 5 ou 6, dans lequel, dans chaque première ligne (R1, R8), tous les pixels (Pix3) de la ligne ont leurs troisièmes transistors (TS) connectés à une ligne de lecture différente (Vxi, Vx1, Vx2). Capteur d'image selon l'une quelconque des revendications 5 à 7, dans lequel les premières lignes (R1, R8) sont organisées en ensembles de P premières lignes (R1, R8), et, dans chaque ensemble de P premières lignes (R1, R8), les troisièmes transistors (TS) des pixels (Pix3) d'une même première colonne (C1, C8) sont connectés à des lignes de lecture (Vxi, Vx1, Vx2) différentes parmi les P lignes de lecture associées à ladite première colonne (C1, C8). Capteur d'image selon la revendication 8, dans lequel le circuit de commande (400) est configuré, dans un deuxième mode de fonctionnement, dans chaque ensemble de P premières lignes (R1, R8), pour mettre en œuvre une lecture simultanée des pixels (Pix3) des P premières lignes de l'ensemble en commandant : l'état bloqué du premier transistor (TB) de chaque pixel (Pix3) de chacune desdites P premières lignes (R1, R8) de l'ensemble, et l'état passant du troisième transistor (TS) de chaque pixel (Pix3) de chacune desdites P premières lignes (R1, R8) de l'ensemble. Capteur d'image selon la revendication 9, dans lequel, dans le deuxième mode de fonctionnement, pour chaque pixel (Pix3), le circuit de commande (400) est configuré, pour chaque phase d'intégration par ledit pixel (Pix3), pour commander l'état bloqué du premier transistor (TB) dudit pixel. Capteur d'image selon l'une quelconque des revendications 2 à 10, dans lequel : chaque pixel comprend en outre un quatrième transistor couplant le deuxième noeud dudit pixel au premier potentiel, le premier potentiel étant un potentiel d'initialisation ; et le circuit de commande (400) est configuré, pour chaque pixel (Pix3), pour mettre en œuvre une initialisation du pixel (Pix3) en commandant l'état passant simultanément des premier et quatrième transistors (TB, TR) du pixel. Capteur d'image selon la revendication 11, dans lequel chaque pixel (Pix3) comprend une grille de transfert (TG) couplant le premier noeud (SN) à l'élément photosensible (PD), et dans lequel le circuit de commande (400) est configuré, pour chaque pixel (Pix3), pour mettre en œuvre l'initialisation du pixel (Pix3) en mettant la grille de transfert (TG) du pixel à l'état passant alors que les premier et quatrième transistors (TB, TR) du pixel sont à l'état passant, et, de préférence, pour commuter la grille de transfert à l'état bloqué à la fin de l'initialisation du pixel. Capteur d'image selon la revendication 11 ou 12, dans lequel, dans le premier mode de fonctionnement, dans chaque groupe (202), le circuit de commande (400) est configuré pour mettre en œuvre une initialisation d'une première partie des pixels (Pix3) du groupe et une initialisation d'une deuxième partie des pixels (Pix3) du groupe (202) se terminant après l'initialisation de la première partie des pixels (Pix3) du groupe (202).