FR 3151704 A1 20250131 FR 2308144 A 20230727 L'invention concerne une structure semi-conductrice (SC) comprenant un support (1a) et une couche diélectrique (1b) directement disposée sur le support (1a). Au moins une structure pFET réside directement sur la couche diélectrique (1b), chaque structure pFET comprenant un premier empilement de nanofeuillets de canaal en silicium germanium contraint en compression et une structure de grille pFET encapsulant chaque nanofeuillet de canal du premier empilement. Au moins une structure nFET réside directement sur la couche diélectrique, chaque structure nFET comprenant un deuxième empilement vertical de nanofeuillest de canal en silicium et une structure de grille nFET encapsulant chaque nanofeuillet de canal du deuxième empilement. Chiffre 2Q STRUCTURE SEMI-CONDUCTRICE à grille enveloppante ET SON PROCEDE DE PRÉPARATION DOMAINE DE L'INVENTION La présente invention concerne une structure semi-conductrice à grille enveloppante (« gate-all-around » selon l’expression anglo-saxonne consacrée) et un procédé de préparation d'une telle structure. CONTEXTE DE L'INVENTION Les structures semi-conductrices à grille enveloppante offrent de nombreuses améliorations par rapport aux transistors planaires et non planaires (par exemple FinFET). En particulier, l'amélioration du contrôle de la grille sur le canal permet une meilleure immunité à l'effet de canal court et des courants de fuite plus faibles. Les figures 1A-1K représentent les principales étapes de la préparation d'une structure semi-conductrice Gate-All-Around selon l'état de la technique. Pour simplifier la représentation, une seule structure est représentée sur les figures mais, en général, un ensemble de structures de ce type est préparé collectivement au cours de l'exécution de ces étapes. Comme représenté sur la , un super-réseau pseudomorphe SL composé de couches de silicium SL1 et de couches de silicium-germanium contraintes en compression SL2 est initialement cru sur un substrat de silicium 1, par exemple un substrat de silicium massif (100) de type p. Les couches de silicium-germanium SL2 peuvent comprendre environ 30 % de germanium et présenter une épaisseur d'environ 8 nm à 20 nm. Les couches de silicium SL1 peuvent avoir une épaisseur d'environ 4 nm à 10 nm. Ensuite, le super-réseau SL est protégé par un empilement d'oxyde et de nitrure formés à basse température avant d'utiliser des techniques conventionnelles de photolithographie et de gravure pour définir une ailette 2 dans le super-réseau pseudomorphe SL. La gravure peut, par exemple, être réalisée par gravure ionique réactive. La structure intermédiaire après l'étape de gravure est représentée sur la . Dans l'étape suivante de la formation des tranchées peu profondes d’isolation, du dioxyde de silicium est déposé sur la structure intermédiaire et une étape de planarisation chimico-mécanique (CMP) est effectuée pour rendre la surface plane. Il est possible d'effectuer un recuit des tranchées peu profondes d'isolation à basse température avant l'application de la CMP. Le dioxyde de silicium est ensuite gravé pour faire apparaître l'ailette 2 et préserver les caractéristiques d'isolation de la tranchée peu profonde 3 de chaque côté de l'ailette. Ceci est représenté sur la . Dans une étape suivante, une grille factice 4 est formée au-dessus de l'ailette 2, par dépôt d'un empilement composé d'un film de protection en oxyde relativement mince et d'une couche relativement épaisse de silicium amorphe ou polycristallin. Comme représenté sur la , la grille factice 4 est définie dans l'empilement par photolithographie et gravure. Ensuite, des entretoises (« spacer » dans la terminologie anglo-saxonne du domaine) en nitrure de silicium 5 sont formées par dépôt et gravure de chaque côté de la grille factice 4. Dans l'étape suivante, une double source/drain 6 est formée par épitaxie de chaque côté de l'ailette, contre l'entretoise 5. Ensuite, une première couche diélectrique intercalaire 7 (« interlayer dielectric ») est formée sur la structure intermédiaire de la , qui est planarisée par CMP pour exposer la partie supérieure de la grille factice 4, comme représenté sur la , qui peut ensuite être enlevée, par exemple par gravure humide. Dans la structure intermédiaire résultante, représentée sur la , le super-réseau pseudomorphe SL est partiellement exposé par l'élimination de la grille factice 4. Ensuite, les nanofeuillets (« nanosheet ») de canaux suspendus 8 de la structure semi-conductrice, s'étendant entre les régions source/drain 6, sont définis en enlevant sélectivement les couches de silicium-germanium SL2. Une structure de grille 9, composée d'un matériau multicouche à haute constante diélectrique (c’est à dire présentant une constante diélectrique plus élevée que celle du dioxide de silicium) et de métal, est ensuite déposée, par exemple par une technique de dépôt par couches atomiques (« atomic layer deposition »), pour encapsuler complètement chaque naofeuillet de canal 8, et former une structure de grille enveloppante, comme illustré à la . Après une étape de planarisation CMP pour éliminer le dépôt de métal excédentaire ( ), d'autres couches diélectriques intercalaires 7 peuvent être formées sur la structure intermédiaire ( ). Des vias de grille, de source et de drain (non représentés) peuvent être formés dans les couches diélectriques intercalaires 7 pour contacter respectivement les électrodes correspondantes. Comme indiqué dans le document de Sun, X. et al. "A Novel Si Nanosheet Channel Release Process for the Fabrication of Gate-All-Around Transistors and Its Mechanism Investigation" Nanomaterials 2023, 13, 504, l'orientation principale de la surface de conduction dans les nanofeuillets de canal est généralement (100), et il existe donc une mobilité déséquilibrée entre les trous et les électrons dans ces canaux. Pour obtenir une adaptation de courant entre une structure pFET et une structure nFET d'un dispositif, une contrainte de compression peut être introduite dans les nanofeuillets de canaux de la structure pFET afin d'améliorer la mobilité des trous. Dans le document US2021/0151601, un matériau contraint est formé le long d'une surface latérale de la grille. Le matériau contraint est configuré pour créer une déformation dans les nanofeuillets du canal. Dans le document US2023031490, un substrat est préparé et comprend une région superficielle de silicium-germanium relaxé et une région superficielle de silicium. Une structure pFET est fabriquée à partir d'un matériau en silicium germanium contraint formé sur la région de silicium superficielle. Une structure nFET est formée à partir d'un matériau de silicium contraint formé sur la région de silicium germanium relaxée superficielle. OBJET DE L'INVENTION Un objet de l'invention est de fournir une structure semi-conductrice qui compense au moins en partie le déséquilibre de courant entre des structures pFET et nFET à grilles enveloppantes. Un autre objet de l'invention est de fournir une méthode de préparation d'une telle structure semi-conductrice. À cet effet, l'invention concerne une structure semi-conductrice comprenant : un support ; une couche diélectrique directement disposée sur le support ; au moins une structure pFET résidant directement sur la couche diélectrique, chaque structure pFET comprenant : un premier empilement de nanofeuillets de canal en silicium-germanium soumis à une contrainte en compression ; une structure de grille pFET encapsulant chaque nanofeuillets de canal du premier empilement ; et au moins une structure nFET résidant directement sur la couche diélectrique, chaque structure nFET comprenant : un deuxième empilement vertical de nanofeuillets de canal en silicium ; une structure de grille nFET encapsulant chaque nanofeuillets de canal du deuxième empilement. Selon d'autres caractéristiques non limitatives de l'invention, utilisées seules ou dans toute combinaison techniquement possible : Le silicium des naofeuillets de canal du deuxième empilement vertical est soumis à une contrainte en tension ; La structure semi-conductrice comprend en outre : des régions pFET de source et de drain formées sur le support et respectivement associées aux nanofeuillets de canal du premier empilement et ; des régions nFET de source et de drain formées sur le support et respectivement associées aux nanofeuillets de canal du deuxième empilement ; la structure semi-conductrice comprend en outre une tranchée frontière entre les structures pFET et les structures nFET ; les nanofeuillets de canal du premier empilement et du deuxième empilement présentent une épaisseur comprise entre 4 nm et 20 nm. Selon un autre aspect, l'invention concerne un procédé de préparation d'une structure semi-conductrice, le procédé comprenant les étapes suivantes : fournir un substrat comprenant un support, une couche diélectrique directement disposée sur le support, et un film de silicium supérieur directement disposé sur la couche diélectrique ; transformer, dans une région pFET du substrat, une partie du film de silicium supérieur en un film de silicium germanium contraint en compression, une partie restante du film de silicium supérieur formant une région nFET du substrat ; faire croitre sélectivement, sur la région pFET, un premier super-réseau pseudomorphe composé de couches de silicium et de couches de silicium-germanium contraints en compression ; définir au moins une structure pFET résidant directement sur la couche diélectrique en : retirant sélectivement les couches de silicium du premier super-réseau pseudomorphe pour définir un premier empilement de nanofeuillets de canal constitués de couches de silicium-germanium contraintes en compression ; formant par dépôt une structure de grille pFET encapsulant chaque nanofeuillet de canal du premier empilement. Selon d'autres caractéristiques non limitatives de cet aspect de l'invention, utilisées seules ou dans toute combinaison techniquement possible : le procédé comprend en outre : faire croître sélectivement sur la région nFET un second super-réseau pseudomorphe composé de couches de silicium et de couches de silicium-germanium ; définir au moins une structure nFET résidant directement sur la couche diélectrique en : retirant sélectivement les couches de silicium-germanium du second super-réseau pseudomorphe pour définir un second empilement de nanofeuillets de canaal constitués de couches de silicium ; formant par dépôt une structure de grille nFET encapsulant chaque nanofeuillet de canal du deuxième empilement ; le film de silicium supérieur du substrat est soumis à une contrainte en tension ; le procédé comprend en outre, avant l'étape de transformation d'une partie du film de silicium supérieur, une étape de relaxation, au moins en partie, de la contrainte en tension du film de silicium supérieur dans la région pFET ; la relaxation de la contrainte en tension comprend l'amorphisation, dans la région pFET, d'une partie du film de silicium supérieur par implantation ionique et le traitement thermique du substrat pour recristalliser la partie amorphe ; la transformation d'une partie du film de silicium supérieur comprend : former sélectivement une couche riche en germanium sur le film de silicium supérieur de la région pFET ; et oxyder au moins une partie de la couche riche en germanium pour diffuser des espèces de germanium dans le film de silicium supérieur de la région pFET, formant ainsi la couche de silicium germanium contrainte en compression ; dans laquelle la couche riche en germanium est une couche de silicium-germanium présentant une concentration en germanium comprise entre 10 et 20 % et une épaisseur comprise entre 5 et 10 nm ; les couches de silicium du premier super-réseau pseudomorphe présentent chacune une épaisseur comprise entre 4 nm et 20 nm, et les couches de silicium-germanium du premier super-réseau pseudomorphe présentent chacune une épaisseur comprise entre 4 nm et 20 nm ; les couches de silicium-germanium du second super-réseau pseudomorphe présentent chacune une épaisseur comprise entre 4 nm et 20 nm, et les couches de silicium du second super-réseau pseudomorphe présentent chacune une épaisseur comprise entre 4 nm et 20 nm. FIGURES De nombreuses autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description détaillée qui suit, considérée conjointement avec les dessins qui l'accompagnent, dans lesquels : Les figures 1A à 1K représentent un procédé de préparation d'une structure semi-conductrice à grille enveloppante selon l'état de la technique ; Les figures 2A à 2Q représentent une méthode de préparation d'une structure semi-conductrice à grille enveloppante selon l'invention ; Les figures 3A, 3B, 2C et 3D illustrent une application particulière d'une méthode selon l'invention pour fabriquer des structures FET dites de type « forksheet ». DESCRIPTION DÉTAILLÉE DE CERTAINS MODES DE RÉALISATION DE L'INVENTION Les illustrations présentées ici ne sont pas des vues réelles d'une structure, d'un dispositif, d'un système ou d'un procédé semi-conducteurs particuliers, mais sont simplement des représentations idéalisées utilisées pour décrire les modes de réalisation de l'invention. Des procédés pouvant être utilisées pour fabriquer une structure semi-conductrice sont décrites ci-dessous en référence aux figures 2A à 2Q. Dans une première étape d'un procédé selon l'invention, représentée sur la , un substrat 1 est fourni. Le substrat 1 comprend un support 1a, une couche diélectrique 1b directement disposée sur le support 1a, et un film de silicium supérieur 1c directement disposé sur la couche diélectrique 1b. Le substrat 1 peut se présenter sous la forme d'une plaquette circulaire d'un diamètre de 100, 150, 200, 300 ou même 450 mm. Le support 1a a typiquement une épaisseur de quelques centaines de micromètres, suffisante pour être autoportante et pour recevoir les autres couches formant le substrat 1. Pour des raisons de disponibilité et de coût, le support 1a est de préférence en silicium monocristallin. Il peut comprendre une couche superficielle de piégeage des charges, telle qu'une couche superficielle de polysilicium, disposée sous la couche diélectrique 1b, et en contact avec cette couche 1b. La couche diélectrique 1b peut présenter une épaisseur comprise entre 10 nm et 1 micron. Une couche diélectrique 1b mince, inférieure à 20 nm, peut être privilégiée dans certains modes de réalisation pour permettre une meilleure diffusion thermique vers le support sous-jacent. En outre, si la couche diélectrique 1b est destinée à remplacer également les tranchées peu profondes d’isolation, comme cela sera présenté plus en détail ci-dessous, une épaisseur plus importante, par exemple de 90 nm ou plus, peut être choisie. La couche diélectrique 1b peut être formée de n'importe quel matériau diélectrique mais, de préférence, elle consiste en une couche de dioxyde de silicium. Le film de silicium supérieur 1c est constitué de silicium monocristallin. Il peut présenter une épaisseur comprise entre 4 et 20 nm. Dans certains modes de réalisation, le film de silicium supérieur 1c n'est pas contraint. Dans d'autres cas, le film de silicium supérieur 1c présente une contrainte en tension, la contrainte étant généralement comprise entre 0,5 GPa et 2 GPa. Les méthodes de préparation d'une telle couche de silicium supérieure contrainte sont bien connues, et par exemple décrites dans US6953736B2. Une deuxième étape d'un procédé selon l'invention consiste à traiter le film de silicium supérieur 1c pour définir deux régions distinctes du substrat 1 qui s'étendent sur la surface de ce film. Une première région, appelée "région pFET", est configurée pour recevoir au moins une structure pFET et une deuxième région, appelée "région nFET", est configurée pour recevoir au moins une structure nFET. Comme le sait la personne du métier, une structure pFET est un dispositif semi-conducteur, tel qu'un transistor, comprenant un canal à faible dopage p disposé entre des régions de drain et de source à fort dopage p. Les porteurs de courant sont des trous dans une structure pFET. De même, une structure nFET est un dispositif semi-conducteur, tel qu'un transistor, comprenant un canal à faible dopage n disposé entre les régions de drain et de source à fort dopage n. Les porteurs de courant sont des électrons dans une structure nFET. Les régions pFET et nFET ne doivent pas nécessairement être des régions continues. Chacune de ces régions peut être formée de sous-régions non connectées disposées sur la surface du film de silicium supérieur 1c pour la paver. Les régions pFET du substrat 1 sont définies en transformant une partie du film de silicium supérieur 1c en un film de silicium-germanium 1c' soumis à une contrainte en compression. La partie restante du film de silicium supérieur 1c forme une région nFET du substrat 1. La transformation peut être effectuée selon les étapes illustrées aux figures 2B à 2F. Sur la , le film de silicium supérieur 1c du substrat 1 est entièrement recouvert d'une couche de protection 1d. La couche de protection peut comprendre une seule couche ou plusieurs couches de matériau de protection. Typiquement, la couche de protection 1d peut comprendre un film d'oxyde de silicium relativement mince en contact avec le film de silicium supérieur 1c, recouvert d'un film de nitrure de silicium relativement épais. Le film d'oxyde de silicium peut avoir une épaisseur comprise entre 2 et 5 nm et le film de nitrure de silicium peut avoir une épaisseur comprise entre 20 nm et 100 nm. Dans une étape suivante, représentée sur la , la couche de protection 1d est ouverte par des techniques de photolithographie conventionnelles, en utilisant une couche de masque photorésistant 1e disposée sur la couche de protection 1d, et des techniques de gravure pour exposer sélectivement le film de silicium supérieur 1c. Cette ouverture (qui peut être discontinue et formée de sous-régions non connectées, comme indiqué ci-dessus) correspond à la région pFET du substrat. La partie non exposée du film de silicium supérieur 1c forme la région nFET du substrat 1. Si le film de silicium supérieur 1c est soumis à une contrainte en tension, un mode de réalisation peut comprendre, pendant la formation de l'ouverture, la libération sélective de la contrainte en tension du film de silicium supérieur 1c dans la région pFET du substrat, comme cela est représenté sur la . Ceci peut être réalisé en préservant le film d'oxyde de silicium sur la région pFET tout en gravant sélectivement le nitrure de silicium du film de la couche de protection 1d pendant la formation de l'ouverture. La région nFET est protégée par la couche de masque photorésistant 1e, de sorte que cette région n'est pas affectée par les opérations de relaxation de la contrainte. Des espèces atomiques telles que l'argon, le germanium ou le silicium peuvent ensuite être implantées sélectivement dans la partie inférieure du film de silicium supérieur 1c (c'est-à-dire la partie du film en contact avec la couche diélectrique 1b) de la région pFET, à travers le film d'oxyde de silicium. Cette implantation peut rendre amorphe la partie inférieure du film de silicium supérieur 1c dans la région pFET et libérer la contrainte en tension. Un recuit à basse température appliqué au substrat 1 peut ensuite être appliqué pour recristalliser la partie amorphe du film de silicium supérieur 1c après avoir retiré la couche de masque photorésistant 1e. Ensuite, le film d'oxyde de silicium sur la région pFET est enlevé pour obtenir la structure représentée sur la . Que ces étapes de relaxation des contraintes aient été effectuées ou non, le substrat 1 présente un film de silicium supérieur 1c en silicium monocristallin, la partie du film de silicium supérieur 1c correspondant à la région pFET étant non contrainte et exposée, tandis que la partie du film de silicium supérieur 1c correspondant à la région nFET est disposée sous la couche de protection 1d. Cette partie peut être soumise à une contrainte en tension si le substrat 1 fourni à l'origine comprenait une telle couche de silicium supérieure 1c soumise à une telle contrainte. Ensuite, comme le montrent les figures 2E et 2F, une couche riche en germanium 1f, telle qu'un film de silicium-germanium 1f, est formée de manière épitaxiale et sélective sur la région pFET exposée du film de silicium supérieur 1c. Le film épitaxié de silicium-germanium 1f peut comprendre typiquement entre 10% et 20% de germanium et peut présenter une épaisseur comprise entre 4 nm et 20 nm. Le substrat 1 est ensuite exposé à une atmosphère riche en oxygène et le film épitaxié de silicium germanium 1f est oxydé. Au cours de cette étape d'oxydation, les espèces d'oxygène de l'atmosphère riche en oxygène se lient au silicium du film de silicium germanium pour former une couche superficielle d'oxyde de silicium 1g. Les espèces de germanium ne sont pas oxydées et sont injectées dans le film de silicium supérieur sous-jacent 1c, comme ce phénomène est expliqué dans US9219150B1, pour constituer un film de silicium germanium contraint en compression 1c'. Après cette étape d'oxydation, la partie du film de silicium supérieur 1c dans la région pFET est transformée en un film de silicium-germanium 1c' soumis à une contrainte en compression. La partie du film de silicium supérieur 1c dans la région nFET n'est pas affectée par cette étape et sa nature de silicium cristallin est préservée. Après élimination de la couche superficielle d'oxyde de silicium 1g, on obtient la structure représentée sur la . Cette structure forme une plate-forme pour fournir au moins une structure pFET sur la région pFET du substrat (c'est-à-dire sur la couche de silicium-germanium 1c' déformée par compression), la structure pFET bénéficiant de l'exposition de la couche de germanium déformée 1c'. En outre, au moins une structure nFET est formée sur la région nFET du substrat (c'est-à-dire sur le film de silicium supérieur 1c, contrainte ou non). Plus précisément, dans une étape suivante représentée sur la , un premier super-réseau pseudomorphe SL' composé de couches de silicium SL1' et de couches de silicium-germanium contraintes en compression SL2' est formé sur le film de silicium-germanium contraint en compression 1c' exposé. Les couches de silicium-germanium SL2' du premier super-réseau pseudomorphe SL' peuvent comprendre environ 30 % de germanium et présenter une épaisseur comprise entre 4 nm et 20 nm, tandis que les couches de silicium SL1' de ce super-réseau SL' peuvent présenter une épaisseur comprise entre 4 nm et 20 nm. Les couches du premier super-réseau pseudomorphe SL' peuvent être formées sans dopage ou avec un léger dopage p. Une autre couche de protection 1d' est ensuite disposée sur le substrat 1, comme représenté sur la . Cette couche de protection supplémentaire 1d' peut également comprendre une fine couche d'oxyde de silicium CVD ou ALD recouverte d'une couche de nitrure de silicium. Les couches de protection 1d,1d' peuvent ensuite être sélectivement enlevées par photolithographie et gravure humide ou sèche pour exposer le film de silicium supérieur 1c dans la région nFET du substrat 1. Avantageusement, les couches de protection 1d,1d' ne sont pas entièrement enlevées de la région nFET, et une partie résiduelle 1d'' est préservée pour encapsuler le côté du premier super-réseau pseudomorphe SL', comme on peut le voir sur la . Ensuite, un deuxième super-réseau pseudomorphe SL composé de couches de silicium SL1 et de couches de silicium-germanium SL2 est formé par croissance sur la couche de silicium supérieure exposée 1c de la région nFET ( ). Les couches de silicium-germanium SL2 du second super-réseau pseudomorphe SL peuvent comprendre environ 30 % de germanium et présenter une épaisseur comprise entre 4 nm et 20 nm, tandis que les couches de silicium SL1 du second super-réseau pseudomorphe SL peuvent présenter une épaisseur comprise entre 4 nm et 20 nm. Les couches du second super-réseau pseudomorphe SL peuvent être formées par croissance sans dopage ou avec un léger dopage n. La couche de protection supplémentaire 1d' et la partie restante de la couche de protection 1d'' sont ensuite retirées, comme illustré à la . Sur le substrat 1 résultant, au moins une structure pFET peut être directement définie dans la région pFET et au moins une structure nFET peut être directement définie dans la région nFET, en utilisant les principales étapes de préparation d'une structure semi-conductrice à grille enveloppante illustrées sur les figures 1A-1K. La structure pFET et la structure nFET résident directement sur la couche diélectrique 1b. Plus précisément, le premier et le deuxième super-réseau pseudomorphe SL,SL' peuvent être traités et gravés pour définir au moins une ailette nFET 2 et une ailette pFET 2' dans chacun du premier et du deuxième super-réseau pseudomorphe SL,SL'. L'ouverture gravée peut s'étendre jusqu'à la couche diélectrique 1b (et dans ce cas, la couche diélectrique présente de préférence une épaisseur égale ou supérieure à 90 nm, comme indiqué précédemment). Si des tranchées peu profondes d’isolation sont souhaitables, l'ouverture peut être définie pour pénétrer dans le support 1a, à travers la couche diélectrique 1b, et peut ensuite être remplie avec de l'oxyde de silicium. Le substrat peut être poli pour éliminer tout excès d'oxyde de silicium de remplissage. Avantageusement, au moins une des ouvertures est formée à la frontière entre les régions pFET et nFET, afin d'isoler électriquement les deux régions l'une de l'autre. Cette ouverture est remplie d'oxyde pour former une tranchée frontière 10 qui sera conservée pendant le reste des étapes du procédé pour maintenir cette isolation électrique, en la protégeant avec une couche de protection ( ). Dans l'étape suivante, les régions pFET et nFET sont traitées pour former la grille factice 4, définir les entretoises en nitrure de silicium de chaque côté de la grille factice, le dépôt épitaxial de la double structure source/drain de chaque côté des ailettes 2,2' (par exemple, par formation épitaxiale dopée in situ de la source et du drain), et le dépôt du diélectrique intercalaire 7 ( ). Comme le montre la , une couche protectrice 1d est ensuite formée sélectivement sur la région nFET, et l'ailette pFET 2' est partiellement exposée par l'enlèvement sélectif de la grille 4 factice. Les nanofeuillets de canal suspendues de la structure semi-conductrice pFET, s'étendant entre les régions source/drain, sont définis en enlevant sélectivement les couches de silicium SL1', par exemple par gravure humide. La gravure révèle un premier empilement de nanofeuillets de canal 8' en silicium-germanium SL2' soumis à une contrainte en compression. Une structure de grille pFET 9', composée d'un matériau multicouche à constante diélectrique k élevée (tel que l'oxyde d'hafnium) et d'un métal à fonction de travail p, est ensuite déposée, par exemple par dépôt par couches atomiques, pour encapsuler complètement chaque nano-feuillets de canal 8' et former une structure pFET à grille enveloppante ( ). Le même procédé est répété sur la région nFET, tandis que la région pFET est protégée par une couche de protection formée de manière sélective. Les nanofeuillets de canal suspendus 8 de la structure semi-conductrice nFET, s'étendant entre les régions source/drain, sont définis en enlevant sélectivement les couches de silicium-germanium SL2 de l'ailette nFET, par exemple par gravure humide. La gravure révèle un premier empilement de nanofeuillets de canal 8 en silicium SL1. Les nanofeuillets de canal 8 peuvent être contraints si la couche de silicium supérieure originale 1c a été initialement contrainte. Une structure de grille nFET 9, composée d'un matériau multicouche à constante diélectrique k élevée (tel que l'oxyde d'hafnium) et d'un métal à fonction de travail n, est ensuite déposée, par exemple par dépôt par couches atomiques, pour encapsuler complètement chaque feuille de nanocanal 8 et former une structure nFET à grille enveloppante. Après le retrait de la couche de protection 1d, et comme illustré sur la , un procédé selon l'invention permet d'obtenir une structure semi-conductrice SC comprenant un support 1a et une couche diélectrique 1b directement disposée sur le support 1a. Au moins une structure pFET est directement disposée sur la couche diélectrique 1b. Chaque structure pFET comprend un premier empilement de nano-feuillets de canal 8' en silicium-germanium contraint en compression et une structure de grille pFET 9' encapsulant chaque nano-feuillet de canal 8 du premier empilement. La structure semi-conductrice SC comprend également au moins une structure nFET résidant directement sur la couche diélectrique 1b. Chaque structure nFET comprend un deuxième empilement vertical de nanofeuillets de canaux 8 en silicium et une structure de grille nFET 9 encapsulant chaque nanofeuillet de canal 8 du deuxième empilement. Les structures pFET et les structures nFET sont séparées par une tranchée frontière 10. Bien que non visible sur les figures, la structure semi-conductrice SC comprend également des régions pFET de source et de drain (dopées n) formées sur le support et respectivement associées aux nanofeuillets de canal du premier empilement, et des régions nFET de source et de drain (dopées p) formées sur le support et respectivement associées aux nanofeuillets de canal du deuxième empilement. Un procédé selon l'invention peut être employée pour former des structures FET dites en « forksheet ». Une stelle tructure FET en « forksheet comprend à la fois une structure nFET et une structure pFET, avec une fine paroi diélectrique séparant les deux structures. Comme le montre la , le procédé selon l'invention est appliqué à un substrat 1 pour définir une pluralité de sous-régions pFET et nFET qui sont adjacentes les unes aux autres et qui pavent la face avant du substrat. Les étapes illustrées sur les figures 2A à 2L peuvent être appliquées en conséquence au substrat 1. Les sous-régions pFET et nFET sont séparées l'une de l'autre par des rainures de délimitation 1t. Une partie de la couche de silicium supérieure 1c forme le fond des rainures de délimitation. Selon un mode de réalisation, cette partie peut être enlevée par gravure et la tranchée remplie d'un diélectrique, tel que le nitrure de silicium, pour former une pluralité de tranchées frontières, isolant complètement électriquement les sous-régions pFET et nFET ( ). La méthode peut ensuite être appliquée à la structure résultante, pour définir deux ailettes pFET 2' dans une sous-région pFET et deux ailettes nFET 2 dans une sous-région nFET, comme illustré à la . Après la finalisation des structures pFET et nFET, une pluralité de structures semi-conductrices de type forksheet FS1-FS5 peut être définie en regroupant les structures pFET et nFET adjacentes, comme le montre la . D'autres variantes des modes de réalisation divulgués peuvent être comprises et réalisées par les personnes du métier de l'invention revendiquée, à partir de l'étude des dessins, de la divulgation et des revendications annexées. En particulier, l'épaisseur des nanofeuillets de canal peut être choisie en fonction de l'application finale de la structure. Les applications numériques requièrent ou bénéficient généralement de canaux plus fins, et l'épaisseur des nanofeuillets de canal peut alors être comprise entre 4 nm et 10 nm. Les applications analogiques peuvent nécessiter ou bénéficier de canaux plus épais, et l'épaisseur des nanofeuillets de canal peut alors être sélectionnée pour cette application et se situer entre 10 nm et 20 nm. Plusieurs structures semi-conductrices selon la présente invention peuvent être empilées ensemble, dans une structure 3D, ou fabriquées séparément et connectées dans un système utilisant une approche d'intégration ou de conditionnement 2,5D ou 3D. Structure semi-conductrice (SC) comprenant un support (1a) ; une couche diélectrique (1b) directement disposée sur le support (1a) ; au moins une structure pFET résidant directement sur la couche diélectrique (1b), chaque structure pFET comprenant : un premier empilement de nanofeuillets de canaal en silicium-germanium soumis à une contrainte en compression ; une structure de grille pFET encapsulant chaque nanofeuillets de canal du premier empilement ; et au moins une structure nFET résidant directement sur la couche diélectrique (1b), chaque structure nFET comprenant : un deuxième empilement vertical de nanofeuillets de canal en silicium ; une structure de grille nFET encapsulant chaque nanofeuillets de canal du deuxième empilement. Structure semi-conductrice selon la revendication 1, dans laquelle le silicium des nanofeuillets de canal du deuxième empilement vertical est soumis à une contrainte en tension. La structure semi-conductrice selon la revendication 1 comprend en outre : régions pFET source et drain formées sur le support et respectivement associées aux nanofeuillets de canal du premier empilement et ; des régions nFET source et drain formées sur le support et respectivement associées aux nanofeuillets de canal du deuxième empilement. La structure semi-conductrice selon l'une des revendications précédentes comprend en outre une tranchée frontière (10) séparant les structures pFET et les structures nFET. La structure semi-conductrice selon l'une des revendications précédentes, dans laquelle les nanofeuillets de canal du premier empilement et du deuxième empilement présentent une épaisseur comprise entre 4 nm et 20 nm. Procédé de préparation d'une structure semi-conductrice (SC), comprenant les étapes suivantes: fournir un substrat (1) comprenant un support (1a), une couche diélectrique (1b) directement disposée sur le support (1a), et un film de silicium supérieur (1c) directement disposé sur la couche diélectrique (1b) ; transformer, dans une région pFET du substrat (1), une partie du film de silicium supérieur (1c) en un film de silicium-germanium (1c') contraint en compression, la partie restante du film de silicium supérieur (1c) formant une région nFET du substrat (1) ; faire croitre sélectivement, sur la région pFET, un premier super-réseau pseudomorphe (SL') composé de couches de silicium (SL1') et de couches de silicium-germanium contraints en compression (SL2') ; définir au moins une structure pFET résidant directement sur la couche diélectrique (1b) en : retirant sélectivement les couches de silicium du premier super-réseau pseudomorphe (SL') pour définir un premier empilement de nanofeuillets de canal (8') constitués de couches de silicium-germanium contraintes en compression; formant par dépôt une structure de grille pFET (9') encapsulant chaque nanofeuillet de canal du premier empilement ; faire croître sélectivement sur la région nFET un second super-réseau pseudomorphe (SL) composé de couches de silicium (SL1) et de couches de silicium-germanium (SL2) ; définir au moins une structure nFET résidant directement sur la couche diélectrique (1b) en : retirant sélectivement les couches de silicium-germanium (SL2) du second super-réseau pseudomorphe (SL) pour définir un second empilement de nanofeuillets de canal (8) constitués de couches de silicium (SL1) ; formant par dépôt une structure de grille nFET (9) encapsulant chaque nanofeuillet de canal (8) du deuxième empilement. Procédé selon la revendication 6 dans lequel le film de silicium supérieur (1c) du substrat (1) est soumis à une contrainte de tension. Procédé selon la revendication 7 comprenant en outre, avant l'étape de transformation d'une partie du film de silicium supérieur (1c), une étape de relaxation, au moins en partie, de la contrainte en tension du film de silicium supérieur (1c) dans la région pFET. Procédé selon la revendication 8, dans lequel la relaxation de la contrainte en tension comprend l'amorphisation, dans la région pFET, d'une partie du film de silicium supérieur (1c) par implantation ionique et le traitement thermique du substrat (1) pour recristalliser la partie amorphe. Procédé selon l’une des revendications 6 à 9, dans lequel la transformation d'une partie du film de silicium supérieur (1c) comprend : former sélectivement une couche riche en germanium (1f) sur le film de silicium supérieur (1c) de la région pFET ; et oxyder au moins une partie de la couche riche en germanium (1f) pour diffuser des espèces de germanium dans le film de silicium supérieur (1) dans la région pFET, formant ainsi la couche de silicium germanium contrainte en compression. Procédé selon la revendication 10, dans lequel la couche riche en germanium (1f) est une couche de silicium-germanium présentant une concentration en germanium comprise entre 10% et 20%, et une épaisseur comprise entre 5 et 10 nm. Procédé selon l'une des revendications 6 à 11, dans lequel les couches de silicium (SL1') du premier super-réseau pseudomorphe (SL') présentent chacune une épaisseur comprise entre 4 nm et 20 nm, et les couches de silicium-germanium (SL2') du premier super-réseau pseudomorphe (SL) présentent chacune une épaisseur comprise entre 4 nm et 20 nm. Procédé selon l'une des revendications 6 à 12, dans lequel les couches de silicium-germanium (SL2) du second super-réseau pseudomorphe (SL) présentent chacune une épaisseur comprise entre 4 nm et 20 nm, et les couches de silicium (SL1) du second super-réseau pseudomorphe (SL) présentent chacune une épaisseur comprise entre 4 nm et 20 nm.