FR 3146559 A1 20240913 FR 2302253 A 20230310 Machine d'état asynchrone pour un convertisseur à découpage La présente description concerne une machine d'état fini asynchrone comprenant plusieurs états reliés par des transitions chacune mise en œuvre par une bascule D (FF-HS2LS, FF-LS2HS, FF-LS2OFF, FF-OFF2HS). Chaque bascule fournit un bit (b1 ; b2, b3 ; b4) d'un état d'arrivée de la transition correspondante, et reçoit un bit d'un état de départ de cette transition sur son entrée de donnée (D) et un premier signal (CK1, CK2, CK3, CK4) dédié à la bascule sur son entrée de commande. Un circuit fournit, pour chaque transition, un deuxième signal (R1, R2, R3, R4) de requête de la transition. Un autre circuit (C2) génère à partir des deuxièmes signaux, à chaque requête d'une transition et en l'absence d'impulsion des premiers signaux, une impulsion du premier signal dédié à la bascule de cette transition, et une impulsion du premier signal dédié à chaque bascule fournissant un bit à la bascule de la transition. Figure pour l'abrégé : Fig. 3 Machine d'état asynchrone pour un convertisseur à découpage La présente description concerne de façon générale les circuits électroniques, et, plus particulièrement une machine d'état fini (FSM de l'anglais "Finite-State Machine") pour un convertisseur à découpage, c'est à dire une machine d'état fini pour fournir des signaux de commande à des interrupteurs de découpage d'un convertisseur à découpage. Les convertisseurs à découpage sont des circuits utilisés dans de très nombreuses applications pour convertir une tension d'entrée du convertisseur, par exemple une tension DC (de l'anglais "Direct Current"), en une tension de sortie du convertisseur, par exemple une tension de sortie DC, ayant une valeur déterminée par une consigne. La illustre, de manière très schématique, un exemple d'un tel convertisseur à découpage 1. Le convertisseur 1 comprend un interrupteur de côté haut ("high side switch" en anglais), HSS, et un interrupteur de côté bas (low side switch" en anglais), LSS. L'interrupteur HSS couple un noeud 100 du convertisseur 1 à un noeud de connexion 102 du convertisseur 1. Le noeud 100 est configuré pour recevoir un potentiel d'alimentation VDD, L'interrupteur LSS couple un noeud 104 du convertisseur 1 au noeud 102. Le noeud 104 est configuré pour recevoir un potentiel de référence GND, par exemple le potentiel de masse. Le potentiel VDD référencé au potentiel de référence GND correspond à la tension d'entrée, ou d'alimentation, du convertisseur 1. Le convertisseur 1 comprend en outre une inductance L. L'inductance L couple le noeud 102 à une sortie OUT du convertisseur 1. Une tension de sortie Vout est disponible sur la sortie OUT du convertisseur 1. A titre d'exemple, chaque interrupteur HSS, LSS est mis en œuvre par un ou plusieurs transistors MOS. Pour commander les interrupteurs de découpage HSS et LSS, le convertisseur comprend une machine d'état fini FSM, ou, dit autrement, un circuit FSM mettant en œuvre une machine d'état fini. Le circuit FSM est configuré pour commander les états passants et bloqués de chacun des interrupteurs HSS et LSS. Plus particulièrement, la machine d'état FSM est configurée pour fournir un premier signal binaire cmdH ayant un premier état binaire commandant l'état bloqué de l'interrupteur HSS et un deuxième état binaire commandant l'état passant de cet interrupteur HSS. De manière similaire, la machine d'état FSM est configurée pour fournir un deuxième signal binaire cmdL ayant un premier état binaire commandant l'état bloqué de l'interrupteur LSS et un deuxième état binaire commandant l'état passant de cet interrupteur LSS. A titre d'exemple, le signal cmdH est fourni à une borne de commande de l'interrupteur HSS, par exemple à la grille du ou des transistors MOS mettant en œuvre cet interrupteur, soit directement, soit par l'intermédiaire d'un circuit de commande rapprochée DriverH. A titre d'exemple, le signal cmdL est fourni à une borne de commande de l'interrupteur LSS, par exemple à la grille du ou des transistors MOS mettant en œuvre cet interrupteur, soit directement, soit par l'intermédiaire d'un circuit de commande rapprochée DriverL. Les états binaires des signaux cmdH et cmdL sont déterminés par l'état courant de la machine d'état FSM. La machine d'état FSM comprend plusieurs états reliés entre eux par des transitions. Pour déterminer si la machine d'état FSM doit mettre ou non en œuvre une transition entre deux états, par exemple entre l'état courant de la machine d'état FSM et un état suivant de la machine d'état FSM, le circuit FSM reçoit des signaux d'entrée sig-in. Les signaux sig-in indiquent si des conditions sur des signaux du convertisseur 1 sont vérifiées ou non. A titre d'exemple, les signaux sig-in indiquent si le courant dans l'inductance L est nul ou non, si la tension de sortie Vout est supérieure ou inférieur à au moins un seuil etc… De manière usuelle, lorsque le circuit FSM est mis en œuvre de manière synchrone, c'est-à-dire lorsque l'état courant de la machine d'état FSM et les sorties cmdH et cmdL de la machine d'état FSM sont mis à jour à la fréquence d'un signal d'horloge périodique, le circuit FSM comprend : - un registre d'état ayant une sortie indiquant de l'état courant de la machine d'état FSM et une entrée recevant une indication de l'état suivant de la machine d'état FSM ; et - un circuit combinatoire prenant en entrée les signaux sig-in et la sortie du registre d'état, et fournissant l'indication de l'état suivant de la machine d'état. Dans ce cas, le registre d'état de la machine d'état FSM est mis à jour à chaque cycle du signal d'horloge périodique. A titre d'exemple, les sorties cmdH et cmdL sont, par exemple, déterminées à partir de l'indication de l'état courant de la machine d'état FSM, c'est à dire à partir de la sortie du registre d'état. A titre d'exemple alternatif, le circuit FSM comprend en outre : - un registre de sortie fournissant les sorties cmdH et cmdL et une entrée recevant une indication de la valeur suivante des sorties cmdH et cmdL ; et - un circuit combinatoire recevant l'indication de l'état courant de la machine d'état FSM et les signaux sig-in, et fournissant l'indication de la valeur suivante des sorties cmdH et cmdL. Dans cet exemple alternatif, le registre de sortie et le registre d'état sont mis à jour simultanément, à chaque cycle du signal d'horloge périodique. Toutefois, un inconvénient d'une mise en œuvre synchrone du circuit FSM est que la fréquence du signal d'horloge périodique doit être très supérieure à la fréquence de découpage ou de commande des interrupteurs LSS et HSS, par exemple au moins 100 plus grande, pour réguler de manière assez précise la valeur de la tension Vout. Cela pose divers problèmes. Par exemple, cela rend le convertisseur 1 inadapté à des applications où l'on cherche à minimiser la consommation. Pour pallier aux inconvénients des machines d'état fini mises en œuvre de manière synchrone, il a été proposé de mettre en œuvre des machines d'état fini purement asynchrones, c'est à dire dépourvu de signal d'horloge. Ces machines d'état purement asynchrones sont alors mises en œuvre au moyen de composants électroniques dédiés, comme par exemple des cellules de Müller. Toutefois, la conception d'une machine d'état purement asynchrone nécessite des outils spécifiques de développement, qui ne sont généralement pas compatibles avec les outils de développement de circuits numériques cadencés par un signal d'horloge périodique. En outre, une machine d'état purement asynchrone n'est généralement pas compatible avec les circuits numériques cadencés par un signal d'horloge périodique. Pour pallier aux inconvénients des machines d'état fini mises en œuvre de manière synchrone et aux machines d'état fini purement asynchrones, il a également été proposé de mettre en œuvre des machines d'état globalement asynchrone et localement synchrone (GALS de l'anglais "Globally Asynchronous – Locally Synchronous"). Les machines d'état de type GALS sont mises en œuvre de manière similaire aux machines d'état purement synchrones de l'exemple alternatif décrit ci-dessus, à la différence que : - une machine d'état de type GALS est dépourvue de signal d'horloge périodique commandant les mises à jours de ses registres d'état et de sortie ; - une machine d'état de type GALS comprend un circuit de mémorisation de ses signaux d'entrée, les signaux ainsi mémorisés étant fournis aux circuits combinatoires fournissant l'indication de l'état suivant de la machine d'état et l'indication de la valeur suivante des sorties de la machine d'état ; et - une machine d'état de type GALS comprend un circuit de génération d'horloge local configuré pour fournir un signal d'horloge local à partir de l'indication de l'état suivant de la machine d'état et de l'indication de l'état courant de la machine d'état, le signal d'horloge local commandant une mémorisation des signaux d'entrée de la machine d'état et, simultanément, des mises à jour des registres d'état et de sortie, uniquement lorsque cela est utile, d'où il résulte que le signal d'horloge local n'est pas périodique. Dans une machine d'état de type GALS, les registres et les circuits de mémorisation sont mis en œuvre avec des composants synchrones usuels comme par exemple des bascules ("Flip-Flop" en anglais) ou des verrous ("latch" en anglais). Toutefois, une machine d'état de type GALS est généralement lente car la fréquence maximale que le signal d'horloge local peut atteindre est limitée par des temps de résolution de métastabilité dans le circuit de mémorisation des signaux d'entrée et par le temps de calcul de l'indication de l'état suivant de la machine d'état. Il existe un besoin de pallier tout ou partie des inconvénients des machines d'état fini connues pour des convertisseurs à découpage. Un mode de réalisation pallie tout ou partie des inconvénients des machines d'état fini connues pour des convertisseurs à découpage. Par exemple, un mode de réalisation prévoit une machine d'état fini asynchrone qui ne soit pas mise en œuvre avec des composants asynchrones dédiés et/ou en utilisant des outils de développement asynchrones dédiés. Par exemple, un mode de réalisation prévoit une machine d'état fini asynchrone dépourvue de registre d'état, et donc d'un circuit combinatoire fournissant une indication de l'état suivant de la machine d'état. Cela permet par exemple que la machine d'état asynchrone puisse fonctionner plus rapidement qu'une machine d'état de type GALS ou une machine d'état asynchrone mise en œuvre avec des composants asynchrones dédiés. Par exemple, un mode de réalisation prévoit une machine d'état fini asynchrone ayant une consommation réduite par rapport à une machine d'état synchrone. Un mode de réalisation prévoit une machine d'état fini asynchrone pour commander des interrupteurs de côté haut et de côté bas d'un convertisseur à découpage, dans laquelle : la machine d'état comprend plusieurs états reliés entre eux par des transitions , chaque transition étant mise en œuvre par une bascule D ; chaque bascule a une sortie configurée pour fournir un bit représentatif d'un état de la machine d'état, ledit état étant un état d'arrivée de la transition mise en œuvre par la bascule, une entrée de donnée configurée pour recevoir un bit représentatif d'un état de départ de la transition mise en œuvre par la bascule et une entrée de commande configurée pour recevoir un premier signal binaire impulsionnel dédié à ladite bascule ; un premier circuit combinatoire est configuré pour fournir, à partir de signaux d'entrée de la machine d'état et des bits fournis par les sorties des bascules , et pour chaque transition , un deuxième signal binaire correspondant à ladite transition et indiquant si une mise en œuvre de ladite transition est requise ou non ; et un deuxième circuit est configuré pour générer à partir des deuxièmes signaux, à chaque requête de mise en œuvre d'une transition et en l'absence d'impulsion des premiers signaux, une impulsion du premier signal dédié à la bascule mettant en œuvre ladite transition, et une impulsion du premier signal dédié à chaque bascule ayant sa sortie configurée pour fournir un bit à l'entrée de donnée de la bascule mettant en œuvre ladite transition. Selon un mode de réalisation, chaque bascule est configurée pour qu'un début de chaque impulsion du premier signal dédié à ladite bascule provoque une mise à jour de ladite bascule. Selon un mode de réalisation, le deuxième circuit est configuré pour générer, à chaque requête de mise en œuvre d'une transition et en l'absence d'impulsion des premiers signaux, uniquement l'impulsion du premier signal dédié à la bascule mettant en œuvre ladite transition et l'impulsion du premier signal dédié à chaque bascule ayant sa sortie configurée pour fournir un bit à l'entrée de donnée de la bascule mettant en œuvre ladite transition. Selon un mode de réalisation, le premier circuit combinatoire est dépourvu de registre d'état et de circuit de mémorisation des signaux d'entrée de la machine d'état . Selon un mode de réalisation, la machine d'état comprend : au moins un couple de transitions ayant un même état de départ ; et pour chaque couple de transitions ayant un même état de départ, le premier circuit combinatoire comprend un circuit de mutuelle exclusion configuré, à partir de plusieurs desdits signaux d'entrée de la machine d'état, pour fournir le deuxième signal binaire indiquant si une mise en œuvre d'une première transition du couple de transitions est requise ou non et le deuxième signal binaire indiquant si une mise en œuvre d'une deuxième transition du couple de transitions est requise ou non, de sorte que seul l'un parmi ces deux deuxièmes signaux indique que la transition correspondant à ce deuxième signal est requise. Selon un mode de réalisation, le deuxième circuit comprend : pour chaque transition , un générateur d'impulsion associé à ladite transition et configuré pour : - recevoir le deuxième signal correspondant à ladite transition, et - pour générer, à chaque requête de mise en œuvre de ladite transition et en l'absence d'impulsion des premiers signaux, une impulsion de sortie ; et un troisième circuit combinatoire configuré pour fournir lesdits premiers signaux à partir des impulsions de sortie des générateurs. Selon un mode de réalisation, le troisième circuit combinatoire est en outre configuré pour fournir un signal binaire à un premier niveau uniquement si au moins un des premiers signaux présente une impulsion et à un deuxième niveau sinon, chaque générateur d'impulsion étant configuré pour ne fournir aucune impulsion de sortie si ledit signal binaire est au premier niveau. Selon un mode de réalisation, chaque générateur d'impulsion est configuré, à chaque impulsion de sortie fournie par le générateur d'impulsion, pour qu'une commutation de la sortie de la bascule mettant en œuvre la transition à laquelle le générateur est associé et/ou une commutation de l'entrée de donnée de la bascule mettant en œuvre la transition à laquelle le générateur est associé mette fin à ladite impulsion de sortie. Selon un mode de réalisation, le deuxième circuit est configuré pour que chaque impulsion des premiers signaux ait une même durée constante et déterminée par un temps de maintien desdites bascules. Selon un mode de réalisation, le deuxième circuit est configuré pour que, à chaque requête de mise en œuvre d'une transition pour laquelle le deuxième circuit génère une impulsion du premier signal dédiée à la bascule mettant en œuvre la transition et une impulsion du premier signal dédié à chaque bascule ayant sa sortie configurée pour fournir un bit à l'entrée de donnée de la bascule mettant en œuvre ladite transition, une commutation de la sortie de la bascule mettant en œuvre la transition et/ou une commutation de l'entrée de donnée de la bascule mettant en œuvre la transition mette fin audites impulsions Selon un mode de réalisation, la machine d'état est configurée pour mettre en œuvre : une première phase commandant l'état passant d'un interrupteur de côté haut d'un convertisseur à découpage et l'état bloqué d'un interrupteur de côté bas du convertisseur ; une deuxième phase commandant l'état passant, respectivement bloqué, de l'interrupteur de côté bas, respectivement de côté haut ; et une troisième phase commandant l'état bloqué des deux interrupteurs, et, pour chaque état, la machine d'état est configurée pour mettre en œuvre l'une desdites première, deuxième et troisième phase. Selon un mode de réalisation, la machine d'état est configurée pour commander le convertisseur alternativement en mode de conduction continu et en mode de conduction discontinu, le mode de conduction continu comprenant une ou plusieurs mises en œuvre d'une succession des deuxième, troisième et première phases, et le mode de conduction continu comprenant une ou plusieurs mises en œuvre d'une succession des deuxième et première phases. Selon un mode de réalisation, les bascules comprennent exactement une première bascule(FF-HS2LS), une deuxième bascule, une troisième bascule et une quatrième bascule configurées pour que : l'entrée de donnée de la première bascule reçoive le bit fourni par la sortie de la deuxième bascule et le bit fourni par la sortie de la troisième bascule; les entrées de donnée des troisième et quatrième bascules reçoivent chacune le bit fourni par la sortie de la première bascule ; et l'entrée de donnée de la deuxième bascule reçoive le bit fournit par la sortie de la quatrième bascule. Selon un mode de réalisation : le bit fourni par la sortie de la deuxième bascule et le bit fourni par la sortie de la troisième bascule sont représentatifs d'un premier état de la machine d'état ; le bit fourni par la sortie de la première bascule est représentatif d'un deuxième état de la machine d'état ; le bit fourni par la sortie de la quatrième bascule est représentatif d'un troisième état de la machine d'état ; et la machine d'état est configurée pour mettre en œuvre les première, deuxième et troisième phase dans les premier, deuxième et troisième états respectivement. Un mode de réalisation prévoit un convertisseur à découpage comprenant : un interrupteur de côté haut couplant un noeud de connexion à un noeud configuré pour recevoir un potentiel d'alimentation ; un interrupteur de côté bas couplant le noeud de connexion à un noeud configuré pour recevoir un potentiel de référence ; une inductance couplant le noeud de connexion à une sortie du convertisseur ; et une machine d'état telle que décrite ci-dessus. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la , décrite précédemment, représente un exemple d'un convertisseur à découpage 1 comprenant une machine d'état fini pour commander les interrupteurs de côté haut et de côté bas du convertisseur ; la représente, sous la forme d'un diagramme d'état, un exemple de mode de réalisation d'une machine d'état fini asynchrone pour un convertisseur à découpage ; la représente, sous la forme d'un circuit, un exemple de mode de réalisation d'une machine d'état fini asynchrone pour un convertisseur à découpage ; la illustre, par des chronogrammes, un exemple de mode de fonctionnement de la machine d'état de la ; la représente, sous la forme de blocs, un exemple de mode de réalisation détaillé d'un circuit de la machine d'état de la ; et la représente, sous la forme de blocs, un exemple de mode de réalisation détaillé d'un autre circuit de la machine d'état de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les diverses applications usuelles dans lesquelles un convertisseur à découpage est mis en œuvre et comprend une machine d'état pour commander ses interrupteurs à découpage n'ont pas été décrites, les modes de réalisation et variantes décrits étant compatibles avec ces applications usuelles. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Il est ici proposé une machine d'état fini asynchrone mise en œuvre à partir de bascules D ("D flip-flop" en anglais), dans laquelle chaque transition entre deux états de la machine d'état est mise en œuvre par, ou correspond à, une bascule D. Chaque bascule D fournit un bit représentatif de, ou correspondant à, un état de la machine d'état, plusieurs bits pouvant correspondre à un même état. Par exemple, le bit fourni par une bascule correspondant à une transition entre deux états de la machine d'état est représentatif de l'état d'arrivée de cette transition. Par exemple, si un bit correspondant à un état donné de la machine d'état est actif, cela signifie que l'état courant de la machine d'état est cet état donné. Chaque bascule D a une entrée de donnée recevant un bit représentatif de l'état de départ de la transition, ce bit étant donc un bit de sortie d'une autre bascule D de la machine d'état. Selon un mode de réalisation où la machine d'état comprend une première transition ayant son état de départ qui correspond à l'état d'arrivée de deux autres transitions, la bascule mettant en œuvre cette première transition reçoit sur son entrée de donnée le bit de sortie de la bascule correspondant à l'une des deux transitions et le bit de sortie de la bascule correspondant à l'autre des deux transitions, ou, dit autrement, une combinaison de ces deux bits. Plus particulièrement, les deux bits de sortie des deux bascules correspondant auxdites deux transitions sont fournis à l'entrée de donnée de la bascule correspondant à la première transition de sorte que si l'un des deux bits est à l'état actif pour indiquer l'état courant de la machine d'état, l'entrée de la bascule correspondant à la première transition soit à l'état actif. En outre, pour commander une mise en œuvre d'une transition entre deux états, la machine d'état comprend un circuit configuré pour fournir, à chaque bascule, un signal impulsionnel de commande de cette bascule. Lorsqu'une transition entre deux états est requise, ou, dit autrement, lorsque les conditions pour la mise en œuvre de la transition sont vérifiées, et à condition qu'aucun des signaux de commande ne présente déjà une impulsion, ce circuit génère une impulsion du signal de commande de la bascule mettant en œuvre la transition, de sorte que la bascule mette à jour sa sortie à partir de son entrée de donnée, par exemple au moment du premier front de l'impulsion. De plus, ce circuit génère également, et simultanément, une impulsion du signal de commande de chaque bascule D dont le bit de sortie est fourni en entrée de la bascule D mettant en œuvre cette transition. Pour chaque transition, l'indication qu'une transition est requise ou non est indiquée par un signal de sortie correspondant d'un circuit combinatoire de la machine d'état. Ce circuit combinatoire fournit ses signaux de sortie à partir, de préférence uniquement, des signaux d'entrée de la machine d'état et des bits de sortie des bascules mettant en œuvre les transitions de la machine d'état. En effet, pour qu'une transition soit mise en œuvre, il faut s'assurer que la machine d'état est bien dans un état de départ de cette transition. La machine d'état proposée est donc mise en œuvre à partir de composants usuels de circuits synchrones, et notamment de à partir de bascules D synchrones, sans recourir à des composants asynchrones dédiés. La machine d'état proposée est également plus rapide qu'une machine d'état fini de type GALS équivalente dans laquelle le calcul de l'état suivant prend du temps, alors que ce calcul n'est pas mis en œuvre dans la machine d'état proposée. En outre, la machine d'état proposée ne génère des commutations que lorsque que cela est nécessaire, ce qui réduit sa consommation par rapport à une machine d'état synchrone. En particulier, lors de la mise en œuvre d'une transition entre deux états, la machine d'état ne fournit pas une impulsion à chacun des signaux de commande des bascules, mais uniquement aux signaux de commande de certaines bascules. Par ailleurs, la machine d'état proposée ne nécessite pas de mémoriser ses signaux d'entrée, contrairement à une machine d'état de type GALS. Cela permet à la machine d'état proposée d'être plus rapide du fait qu'il n'est pas nécessaire de prévoir, comme c'est le cas dans une machine d'état de type GALS, de temps de résolution de métastabilités à chaque mémorisation des signaux d'entrée de la machine d'état. Selon un mode de réalisation, la machine d'état fini proposée comprend un couple de transitions ayant un même état de départ. Dans un tel mode de réalisation, le circuit combinatoire fournissant le signal indiquant si une mise en œuvre d'une première transition du couple de transitions est requise ou non et le signal indiquant si une mise en œuvre d'une deuxième transition du couple de transitions est requise ou non comprend alors un circuit de mutuel exclusion. Le circuit de mutuel exclusion est configuré pour fournir ces deux signaux, de sorte que seul l'un parmi ces deux signaux indique que la transition lui correspondant est requise. Cela permet d'éviter que le circuit générant les signaux de commande des bascules ne commande une mise en œuvre simultanée de ces deux transitions. La représente, sous la forme d'un diagramme d'état, un exemple de mode de réalisation d'une machine d'état fini asynchrone aFSM pour un convertisseur à découpage, par exemple pour le convertisseur 1 de la . Selon un mode de réalisation, les machines d'état fini asynchrones aFSM proposées ici sont mises en œuvre à partir de trois états OFF, HS et LS, de préférence uniquement à partir de ces trois états OFF, HS et LS. L'état HS correspond à une première phase de commande où la machine d'état commande l'état passant de l'interrupteur HSS, et donc l'état bloqué de l'interrupteur LSS. Dit autrement, à l'état HSS, la machine d'état aFSM est configurée pour mettre en œuvre la première phase de commande. L'état LS correspond à une deuxième phase de commande où la machine d'état commande l'état passant de l'interrupteur LSS, et donc l'état bloqué de l'interrupteur HSS. Dit autrement, à l'état LSS, la machine d'état aFSM est configurée pour mettre en œuvre la deuxième phase de commande. L'état OFF correspond à une troisième phase où la machine d'état commande l'état bloqué des interrupteurs HSS et LSS du convertisseur 1. Dit autrement, à l'état OFF, la machine d'état aFSM est configurée pour mettre en œuvre la troisième phase de commande. Ainsi, pour chacun de ses états, la machine d'état aFSM met en œuvre l'une des première, deuxième et troisième phase. Selon un mode de réalisation, comme cela est illustré en , la machine d'état aFSM comprend ces trois états OFF, HS et LS. Selon un mode de réalisation, comme c'est le cas dans l'exemple de la , la machine d'état aFSM est configurée pour commander le convertisseur 1, c'est à dire les interrupteurs HSS et LSS du convertisseur 1, alternativement selon un mode de conduction continue (CCM de l'anglais "Continuous Conduction Mode") et un mode de conduction discontinue (DCM de l'anglais "Discontinuous Conduction Mode"). Dans le mode de conduction continu, la machine d'état aFSM est configurée pour alterner deux phases de commande, à savoir les première et deuxième phases décrites précédemment. Dit autrement, la machine d'état aFSM commande le convertisseur en mettant en œuvre une ou plusieurs successions, de préférence dans cet ordre, des première et deuxième phases ci-dessus. Dans le mode de conduction discontinu, la machine d'état aFSM est configurée pour alterner trois phases de commande, à savoir les première, deuxième et troisième phases décrites précédemment. Dit autrement, la machine d'état aFSM commande le convertisseur en mettant en œuvre une ou plusieurs successions, de préférence dans cet ordre, des première, deuxième et troisième phases ci-dessus. Dans la machine d'état aFSM de l'exemple de la , les états OFF, HS et LS sont reliés entre eux par des transition OFF2HS, HS2LS, LS2HS et LS2OFF, chaque transition reliant deux états, à savoir un état de départ de la transition et un état d'arrivée de la transition. Plus particulièrement, dans l'exemple de la , la transition OFF2HS relie l'état OFF à l'état HS, l'état OFF, respectivement HS, correspondant à l'état de départ, respectivement d'arrivée, de la transition OFF2HS. La transition HS2LS relie l'état HS à l'état LS, l'état HS, respectivement LS, correspondant à l'état de départ, respectivement d'arrivée, de la transition HS2LS. La transition LS2HS relie l'état LS à l'état HS, l'état LS, respectivement HS, correspondant à l'état de départ, respectivement d'arrivée, de la transition LS2HS. La transition LS2OFF relie l'état LS à l'état OFF, l'état LS, respectivement OFF, correspondant à l'état de départ, respectivement d'arrivée, de la transition LS2OFF. Lorsque la machine d'état aFSM met en œuvre une ou plusieurs successions des transitions HS2LS, LS2OFF et OFF2HS, la machine d'état aFSM met alors en œuvre une ou plusieurs successions des états HS, LS et OFF, c'est à dire une ou plusieurs successions des première, deuxième et troisième phases de commande décrites ci-dessus. La machine d'état aFSM commande alors le convertisseur en mode de conduction discontinu. Lorsque la machine d'état aFSM met en œuvre une ou plusieurs successions des transitions HS2LS et LS2HS, la machine d'état aFSM met alors en œuvre une ou plusieurs successions des états HS et LS, c'est à dire une ou plusieurs successions des première et deuxième phases de commande décrites ci-dessus. La machine d'état aFSM commande alors le convertisseur en mode de conduction continu. En pratique, une transition est mise en oeuvre par la machine d'état aFSM lorsque l'état courant de la machine d'état aFSM est l'état de départ de la transition, et que les signaux d'entrée de la machine d'état aFSM indiquent que la mise en œuvre de cette transition est requise, ou, dit autrement, indiquent que les conditions pour la mise en œuvre de la transition sont vérifiées. Dans l'exemple de la , le choix de la commande du convertisseur 1 par la machine d'état aFSM selon le mode de conduction continu ou le mode de conduction discontinu est déterminé par celle des transition LS2OFF et LS2HS qui est mise en œuvre lorsque l'état courant de la machine d'état est l'état LS. En effet, si la transition LS2OFF est mise en œuvre alors que la transition LS2HS ne l'est pas, la machine d'état aFSM commande ensuite le convertisseur en mode discontinu, au moins jusqu'à ce que son état courant soit de nouveau l'état LS. A l'inverse, si la transition LS2HS est mise en œuvre alors que la transition LS2OFF ne l'est pas, la machine d'état aFSM commande ensuite le convertisseur en mode continu, au moins jusqu'à ce que son état courant soit de nouveau l'état LS. Selon un mode de réalisation, lorsque la machine d'état aFSM comprend deux transitions ayant un même état de départ, comme c'est le cas des transitions LS2OFF et LS2HS dans l'exemple de la où ces deux transitions ont le même état de départ LS, il est prévu une fonction et/ou un circuit de mutuel exclusion configuré pour que seule l'une de ces deux transition puisse effectivement être mise en œuvre, c'est à dire pour empêcher que les deux transitions soient mises en œuvre simultanément. Par exemple, la machine d'état aFSM est mise en œuvre par un circuit aFSM comprenant un circuit combinatoire fournissant des signaux indiquant chacun, pour une transition correspondante, si la mise en œuvre de la transition est requise ou non, ou, dit autrement, si les conditions de la transition sont vérifiées. Dans ce cas, le circuit combinatoire comprend un circuit de mutuel exclusion pour fournir le signal indiquant si une mise en œuvre de la transition LS2HS est requise ou non et le signal indiquant si une mise en œuvre de la transition LS2OFF est requise ou non, de sorte que seul l'un parmi ces deux signaux indique que la mise en œuvre de la transition correspondante est requise. Bien que l'on ait décrit ici un exemple particulier d'une machine d'état fini asynchrone aFSM, la personne du métier sera en mesure de prévoir d'autres machines d'états mise en œuvre avec au moins deux des trois états HS, LS et OFF, de préférence avec les trois états HS, LS et OFF, comprenant, par exemple, des transitions différentes de celles décrites en relation avec la . La représente, sous la forme d'un circuit, un exemple de mode de réalisation d'une machine d'état fini asynchrone pour un convertisseur à découpage. Plus particulièrement, la représente un exemple de mode de réalisation d'un circuit aFSM correspondant à la machine d'état aFSM de la , le circuit aFSM étant par exemple utilisé pour commander le convertisseur 1 de la . Comme cela a été indiqué précédemment, chaque transition de la machine d'état aFSM ( ) est mise en œuvre, dans le circuit aFSM correspondant, par une bascule D. Ainsi, le circuit aFSM comprend, dans l'exemple de la , une bascule FF-OFF2HS mettant en œuvre la transition OFF2HS, une bascule FF-HS2LS mettant en œuvre la transition HS2LS, une bascule FF-LS2HS mettant en œuvre la transition LS2HS, une bascule FF-LS2OFF mettant en œuvre la transition LS2OFF. Chaque bascule comprend une entrée de donnée D, une entrée de commande (ou de synchronisation) C et une sortie Q. Le fonctionnement d'une bascule D synchrone est bien connu et n'est pas redétaillé ici. La bascule FF-HS2LS fournit un bit b1, la bascule FF-OFF2HS fournit un bit b2, la bascule FF-LS2HS fournit un bit b3, et la bascule FF-LS2OFF fournit un bit b4. L'état d'arrivé de la transition HS2LS étant l'état LS ( ), le bit b1 de sortie de la bascule FF-HS2LS correspondant à cette transition est donc représentatif de l'état HS d'arrivée de cette transition. De manière similaire, l'état d'arrivé de la transition HS2LS étant l'état LS ( ), le bit b4 de sortie de la bascule FF-LS2OFF correspondant à cette transition est donc représentatif de l'état OFF d'arrivée de cette transition. En outre, l'état d'arrivé de la transition OFF2HS et de la transition LS2HS étant le même état HS ( ), les bits b2 et b3 de sortie des bascules respectives FF-OFF2HS et FF-LS2HS correspondant à ces deux transitions sont donc chacun représentatif de l'état HS d'arrivée de ces deux transitions. Ainsi, il suffit que l'un des bits b2 et b3 soit actif et indique que l'état correspondant à ce bit est l'état courant de la machine d'état aFSM pour que l'état courant de la machine d'état soit l'état HS. Dit autrement, l'état HS correspond à une combinaison des bits b2 et b3, par exemple à un bit déterminé par la combinaison des bits b2 et b3. Par ailleurs, comme l'état HS est l'état de départ de la transition HS2LS correspondant à la bascule FF-HS2LS, l'entrée de donnée D de la bascule FF-HS2LS reçoit les deux bits b2 et b3. Plus particulièrement, l'entrée D de la bascule FF-HS2LS reçoit un bit dont l'état actif ou inactif est déterminé par l'état de chacun des bits b2 et b2, de sorte que le bit reçu par l'entrée D de la bascule FF-HS2LS soit à l'état actif dès que l'un des bits b2 et b3 est à l'état actif. Dit autrement, la bascule FF-HS2LS reçoit un bit déterminé par une combinaison des bits b2 et b3. A titre d'exemple, lorsque l'état actif des bits b2 et b3 correspond à un niveau haut, l'entrée D de la bascule FF-HS2LS reçoit un bit correspondant à la sortie d'une porte logique 300 mettant en œuvre une fonction logique OU entre les bits b2 et b3 qu'elle reçoit sur ses entrées. La personne du métier sera en mesure de modifier la fonction logique mise en œuvre par la porte 300 lorsque l'état actif de l'un et/ou l'autre des bits b2 et b3 correspond à un niveau bas. L'entrée de commande C de la bascule FF-HS2LS reçoit un signal de commande CK1 dédié à la bascules FF-HS2LS, l'entrée C des bascules FF-LS2OFF, FF-LS2HS et FF-OFF2HS recevant des signaux de commande respectifs CK2, CK3 et CK4 dédiés aux bascules respectives FF-LS2OFF, FF-LS2HS et FF-OFF2HS. Les signaux de commande CK1, CK2, CK3 et CK4 sont des signaux binaires impulsionnels, c'est à dire des signaux binaires présentant des impulsions. A titre d'exemple, pour chacun des signaux CK1, CK2, CK3 et CK4, une impulsion du signal correspond à une commutation de l'état bas du signal vers son état haut, suivie d'une commutation de l'état haut vers l'état bas. La commutation de l'état bas à l'état haut marque le début de l'impulsion, et celle de l'état haut à l'état bas marque la fin de l'impulsion. Toutefois, cela peut être l'inverse dans d'autres exemples. Les entrées C des bascules FF-HS2LS, FF-OFF2HS, FF-LS2HS et FF-LS2OFF sont sensibles aux fronts marquant les débuts des impulsions des signaux respectifs CK1 CK2, CK3 et CK4, par exemple aux fronts montants de ces signaux CK1 CK2, CK3 et CK4 lorsque les impulsions correspondent chacune à un état haut du signal. Dit autrement, lorsque la bascule FF-HS2LS, FF-OFF2HS, FF-LS2HS et FF-LS2OFF, reçoit une impulsion du signal respectivement CK1, CK2, CK3 ou CK4, le début de l'impulsion provoque la mise à jour de la bascule, c'est à dire que la bascule met à jour sa sortie à partir de son entrée de donnée et maintient l'état de sa sortie jusqu'à la prochaine mise à jour de la bascule. Le circuit aFSM comprend en outre un circuit combinatoire C1. Le circuit C1 reçoit les signaux d'entrée sig-in de la machine d'état aFSM et les bits b1 à b4 de sorties des bascules mettant en œuvre les transitions de la machine d'état aFSM. Le circuit C1 est configuré pour fournir, seulement à partir des signaux d'entrée sig-in et des bits b1 à b4, et pour chaque transition (donc chaque bascule), un signal binaire indiquant si une mise en œuvre de la transition est requise ou non. Par exemple, pour chaque transition, le signal binaire correspondant fourni par le circuit C1 est à un premier niveau si une mise en œuvre de la transition est requise, et à un deuxième niveau sinon. Un avantage du circuit C1 est qu'il est dépourvu de registre d'état et de circuit de mémorisation des signaux sig-in d'entrée de la machine d'état. Plus particulièrement, dans l'exemple de la , le circuit C1 fournit des signaux R1, R2, R3 et R4 indiquant pour chacune des transitions respectives HS2LS, OFF2HS, LS2HS et LS2OFF si une mise en œuvre de la transition est requise ou non. Selon un mode de réalisation où deux transitions ont un même état de départ, comme c'est le cas dans l'exemple de la où les deux transitions mises en œuvre par les bascules FF-LS2OFF et FF-LS2HS ont le même état de départ HS représenté par le bit b1, le circuit C1 est configuré pour que seul l'un parmi le signal R3 indiquant si une mise en œuvre de la transition LS2HS est requise ou non et le signal R4 indiquant si une mise en œuvre de la transition LS2HS est requise ou non puisse effectivement indiquer qu'une mise œuvre de la transition correspondant à ce signal est requise. A titre d'exemple, le circuit C1 met alors en œuvre une fonction de mutuelle exclusion entre les signaux R3 et R4, par exemple au moyen d'un circuit de mutuelle exclusion. Bien que cela ait été illustré pour les transitions LS2OFF et LS2HS qui ont le même état HS de départ, cela reste vrai pour tout ensemble d'au moins deux transitions ayant un même état de départ. Le circuit aFSM comprend en outre un circuit C2. Le circuit C2 reçoit les signaux de sortie R1, R2, R3 et R4 du circuit C1. Le circuit C2 est configuré pour générer, à partir des signaux R1, R2, R3 et R4, les signaux CK1, CK2, CK3 et CK4. Plus particulièrement, à chaque requête de mise en œuvre d'une transition et en l'absence d'impulsion des signaux CK1, CK2, CK3 et CK4, c'est à dire qu'aucun des signaux CK1, CK2, CK3 et CK4 ne présent d'impulsion, le circuit C2 est configuré pour générer une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à la bascule mettant en œuvre la transition, et, en outre, une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à chaque bascule ayant sa sortie fournissant un bit à l'entrée de donnée de la bascule mettant en œuvre cette transition. Par exemple, à titre d'illustration, lorsque le signal R1 indique que la mise en œuvre de la transition HS2LS est requise et qu'aucun des signaux CK1, CK2, CK3 et CK4 ne présente d'impulsion, le circuit C2 est configuré pour générer une impulsion du signal CK1 de commande de la bascule FF-HS2LS mettant en œuvre la transition HS2LS. Dans cet exemple, le circuit C2 est en outre configuré pour générer, simultanément à l'impulsion du signal CK1, une impulsion du signal CK2 et une impulsion du signal CK3 du fait que le bit b2 de sortie de la bascule FF-OFF2HS et le bit b3 de sortie de la bascule FF-LS2HS sont tous deux fournis à l'entrée D de la bascule FF-HS2LS mettant en œuvre la transition HS2LS. Selon un mode de réalisation, à chaque requête de mise en œuvre d'une transition et en l'absence d'impulsion des signaux CK1, CK2, CK3 et CK4, le circuit C2 est plus particulièrement configuré pour générer uniquement une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à la bascule mettant en œuvre la transition, et une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à chaque bascule ayant sa sortie fournissant un bit à l'entrée de donnée de la bascule mettant en œuvre cette transition. Cela permet d'éviter, à chaque mise en œuvre d'une transition, des commutations inutiles de ceux des signaux CK1, CK2, CK3 et CK4 qui ne sont pas nécessaires pour commander des bascules de sorte à mettre en œuvre la transition. Selon un mode de réalisation, la durée de chaque impulsion de chacun des signaux CK1, CK2, CK3 et CK4 est fixe et constante. Cette durée d'impulsion est alors, de préférence, déterminée par les temps de maintien ("hold time" en anglais) des bascules D, par exemple de sorte que la durée des impulsions soit égale ou supérieure à ce temps de maintien. Selon un mode de réalisation alternatif, à chaque requête de mise en œuvre d'une transition, après avoir généré une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à la bascule mettant en œuvre la transition et, simultanément, une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à chaque bascule dont la sortie fournit un bit à l'entrée D de la bascule mettant en œuvre cette transition, le circuit C2 est en outre configuré pour qu'une commutation de la sortie de la bascule mettant en œuvre la transition mette fin à ces impulsions. De cette façon les impulsions générées peuvent être plus courtes que dans le cas où leur durée est fixe. Par exemple, à titre d'illustration, lorsque le circuit C2 reçoit un signal R2 indiquant qu'une mise en œuvre de la transition OFF2HS est requise, le circuit génère une impulsion du signal CK2 et, simultanément, une impulsion du signal CK4, et, dès que la sortie de la bascule FF-OFF2HS commute, le circuit C2 met fin à ces impulsions. Selon un autre mode de réalisation alternatif, à chaque requête de mise en œuvre d'une transition, après avoir généré une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à la bascule mettant en œuvre la transition et, simultanément, une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à chaque bascule dont la sortie fournit un bit à l'entrée D de la bascule mettant en œuvre cette transition, le circuit C2 est en outre configuré pour qu'une commutation de l'entrée de la bascule mettant en œuvre la transition mette fin à ces impulsions. De cette façon les impulsions générées peuvent être plus courtes que dans le cas où leur durée est fixe. Par exemple, à titre d'illustration, lorsque le circuit C2 reçoit un signal R2 indiquant qu'une mise en œuvre de la transition OFF2HS est requise, le circuit génère une impulsion du signal CK2 et, simultanément, une impulsion du signal CK4, et, dès que le bit d'entrée b4 de la bascule FF-OFF2HS commute, le circuit C2 met fin à ces impulsions. Selon un encore un autre mode de réalisation alternatif, à chaque requête de mise en œuvre d'une transition, après avoir généré une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à la bascule mettant en œuvre la transition et, simultanément, une impulsion du signal CK1, CK2, CK3 ou CK4 dédié à chaque bascule dont la sortie fournit un bit à l'entrée D de la bascule mettant en œuvre cette transition, le circuit C2 est en outre configuré pour qu'une combinaison d'une commutation de l'entrée de la bascule mettant en œuvre la transition et d'une commutation de la sortie de cette bascule mette fin à ces impulsions. De cette façon les impulsions générées peuvent être plus courtes que dans le cas où leur durée est fixe. Par exemple, à titre d'illustration, lorsque le circuit C2 reçoit un signal R2 indiquant qu'une mise en œuvre de la transition OFF2HS est requise, le circuit génère une impulsion du signal CK2 et, simultanément, une impulsion du signal CK4, et, dès que le bit d'entrée b4 de la bascule FF-OFF2HS et le bit b2 de sortie de la bascule FF-OFFHS ont tous les deux commutés, le circuit C2 met fin à ces impulsions. Par rapport aux modes de réalisation décrits ci-dessus, le dernier mode de réalisation ci-dessus où la durée d'une impulsion est déterminée par une combinaison d'une commutation de l'entrée de la bascule mettant en œuvre la transition et d'une commutation de la sortie de cette bascule permet de s'affranchir d'un dimensionnement du circuit C2 assurant que les temps de commutation des signaux CK1 à CK4 soient plus lents que ceux des bascules, par exemple de s'affranchir d'un dimensionnement assurant que chaque impulsion des signaux CK1 à CK4 aient une largeur 20% à 30% supérieure à la durée minimale que peuvent supporter les bascules. La illustre, par des chronogrammes, un exemple de mode de fonctionnement de la machine d'état, ou circuit, aFSM de l'exemple illustré par la . Plus particulièrement, la illustre l'évolution en fonction du temps t des signaux b1, CK1, b2, CK2, b4, CK3, b4, CK4 et de l'état courant (référencé STATE en ). Dans l'exemple illustré, chacun des bits b1 à b4 est actif à l'état (ou niveau) haut, et inactif à l'état (ou niveau) bas et, en outre, chaque impulsion de chacun des signaux CK1 à CK4 correspond à un état (ou niveau) haut de ce signal. Toutefois, la personne du métier sera en mesure d'adapter la description ci-dessous à des exemples où au moins l'un des bits b1 à b4 est actif à un niveau bas et/ou au moins l'un des signaux CK1 à CK4 présente des impulsions correspondant à un niveau bas du signal. En outre, dans l'exemple illustré, les impulsions des signaux CK1 à CK2 ont une durée constante bien que dans d'autres exemples non illustrés chaque impulsion à une durée déterminée par une commutation d'au moins un des bits b1 à b4 comme cela a été indiqué en relation avec la . A un instant t0, le circuit aFSM est l'état courant LS (bit b1 actif). A un instant t1 suivant, le signal R3 (non illustré en ) indique au circuit C2 qu'une mise en œuvre de la transition LS2HS est requise. Comme aucun des signaux CK1 à CK4 ne présente d'impulsion à l'instant t1, le circuit C2 génère une impulsion du signal CK3, et, simultanément, une impulsion du signal CK1. Il en résulte que le bit b3 commute à l'état actif et que le bit b1 commute à l'état inactif. Dit autrement, l'état courant du circuit aFSM commute de l'état LS à l'état HS. A l'instant t1, le circuit aFSM commande donc le convertisseur en mode continu CCM. A un instant t2 suivant, après la fin des impulsions CK1 et CK3 entre les instants t1 et t2, le signal R1 (non illustré en ) indique au circuit C2 qu'une mise en œuvre de la transition HS2LS est requise. Comme aucun des signaux CK1 à CK4 ne présente d'impulsion à l'instant t2, le circuit C2 génère une impulsion du signal CK1, et, simultanément, une impulsion du signal CK2 et une impulsion du signal CK3. Il en résulte que le bit b1 commute à l'état actif et que le bit b3 commute à l'état inactif. Dit autrement, l'état courant du circuit aFSM commute de l'état HS à l'état LS. A un instant t3 suivant, après la fin des impulsions CK1, CK2 et CK3 entre les instants t2 et t3, le signal R4 (non illustré en ) indique au circuit C2 qu'une mise en œuvre de la transition LS2OFF est requise. Comme aucun des signaux CK1 à CK4 ne présente d'impulsion à l'instant t3, le circuit C2 génère une impulsion du signal CK4, et, simultanément, une impulsion du signal CK1. Il en résulte que le bit b4 commute à l'état actif et que le bit b1 commute à l'état inactif. Dit autrement, l'état courant du circuit aFSM commute de l'état LS à l'état OFF. A partir de l'instant t3, le circuit aFSM commande donc le convertisseur en mode discontinu DCM. A un instant t4 suivant, après la fin des impulsions CK1 et CK4 entre les instants t3 et t4, le signal R2 (non illustré en ) indique au circuit C2 qu'une mise en œuvre de la transition OFF2HS est requise. Comme aucun des signaux CK1 à CK4 ne présente d'impulsion à l'instant t4, le circuit C2 génère une impulsion du signal CK2, et, simultanément, une impulsion du signal CK4. Il en résulte que le bit b2 commute à l'état actif et que le bit b4 commute à l'état inactif. Dit autrement, l'état courant du circuit aFSM commute de l'état OFF à l'état HS. A un instant t5 suivant, après la fin des impulsions CK2 et CK4 entre les instants t4 et t5, le signal R1 (non illustré en ) indique au circuit C2 qu'une mise en œuvre de la transition HS2LS est requise. Comme aucun des signaux CK1 à CK4 ne présente d'impulsion à l'instant t5, le circuit C2 génère une impulsion du signal CK1, et, simultanément, une impulsion du signal CK2 et une impulsion du signal CK3. Il en résulte que le bit b1 commute à l'état actif et que le bit b2 commute à l'état inactif. Dit autrement, l'état courant du circuit aFSM commute de l'état HS à l'état LS. Ce qu'il se passe aux instants successifs suivants t6, t7 et t8 est identique à ce qui a été décrit pour les instants respectifs t3, t4 et t5. A un instant t9 suivant, après la fin des impulsions CK2 et CK4 entre les instants t8 et t9, le signal R3 (non illustré en ) indique au circuit C2 qu'une mise en œuvre de la transition LS2HS est requise. Comme aucun des signaux CK1 à CK4 ne présente d'impulsion à l'instant t9, le circuit C2 génère une impulsion du signal CK3, et, simultanément, une impulsion du signal CK1. Il en résulte que le bit b3 commute à l'état actif et que le bit b1 commute à l'état inactif. Dit autrement, l'état courant du circuit aFSM commute de l'état LS à l'état HS. A partir de l'instant t9, le circuit aFSM commande donc le convertisseur en mode continu CCM. La représente, sous la forme de blocs, un exemple de mode de réalisation détaillé du circuit C1 de la machine d'état aFSM de la . Comme cela a été indiqué précédemment, le circuit C1 comprend un circuit ME de mutuelle exclusion. Le circuit ME est configuré pour fournir le signal R3 indiquant si une mise en œuvre de la transition LS2HS est requise ou non et le signal R4 indiquant si une mise en œuvre de la transition LS2OFF est requise ou non, de sorte que seul l'un parmi les signaux R3 et R4 puisse indiquer qu'une mise en œuvre de la transition lui correspondant est requise. Dans l'exemple de la , le circuit C1 comprend un circuit combinatoire C3. Le circuit C3 reçoit les signaux sig-in d'entrée du circuit C1. Le circuit C3 est configuré pour fournir les signaux R1 et R2, à partir des signaux sig-in. Dans l'exemple de la , le circuit C3 est en outre configuré pour fournir, à partir des signaux sig-in, un signal R3-int interne au circuit C1, et un signal R4-int interne au circuit C1. Le signal R3-int indique si les conditions pour la mise en œuvre de la transition LS2HS sont vérifiées ou non, sans tenir compte du fait que les conditions pour la mise en œuvre de la transition LS2OFF soient ou non vérifiées. De manière similaire, signal R4-int indique si les conditions pour la mise en œuvre de la transition LS2OFF sont vérifiées ou non, sans tenir compte du fait que les conditions pour la mise en œuvre de la transition LS2HS soient ou non vérifiées. Ainsi, il se peut que les signaux R3-int et R4-int indiquent les conditions des transitions LS2HS et LS2OFF sont simultanément vérifiées. Le circuit ME reçoit les deux signaux R3-int et R4-int et fournit les signaux R3 et R4 correspondant. En particulier, quand les deux signaux R3-int et R4-int indique simultanément que les conditions des transitions LS2HS et LS2OFF sont vérifiées, le circuit ME fournit les signaux R3 et R4 de sorte que seul l'un de ces signaux indiquent au circuit C2 que la transition correspondant à ce signal est vérifiée. La représente, sous la forme de blocs, un exemple de mode de réalisation détaillé du circuit C2 de la machine d'état aFSM de la . Dans l'exemple de la , le circuit C2 comprend, pour chaque transition de la machine d'état aFSM, un générateur d'impulsion associé à cette transition. Ainsi, dans l'exemple de la où le circuit C2 est celui de la machine d'état aFSM décrite en relation avec les figures 2 et 3, le circuit C2 comprend un générateur d'impulsion PG1 associé à la transition HS2LS ( ), un générateur d'impulsion PG2 associé à la transition OFF2HS ( ), un générateur d'impulsion PG3 associé à la transition LS2HS ( ) et un générateur d'impulsion PG4 associé à la transition LS2OFF ( ). Chaque générateur d'impulsion est configuré pour recevoir le signal R1, R2, R3 ou R4 correspondant à la transition à laquelle est associé ce générateur d'impulsion, c'est à dire le signal R1, R2, R3 ou R4 indiquant si une mise en œuvre de la transition à laquelle est associé le générateur d'impulsion est requise ou non. Dans l'exemple de la où le circuit C2 est celui de la machine d'état aFSM décrite en relation avec les figures 2 et 3, le générateur d'impulsion PG1 reçoit donc le signal R1, le générateur d'impulsion PG2 reçoit le signal R2, le générateur d'impulsion PG3 reçoit le signal R3 et le générateur d'impulsion PG4 reçoit le signal R4. Chaque générateur PG1, PG2, PG3, PG4 est configuré, à chaque fois que le signal R1, R2, R3, R4 qu'il reçoit indique qu'une mise en œuvre de la transition correspondant à ce signal est requise, c'est à dire à chaque fois que le générateur reçoit une requête de mise en œuvre de la transition à laquelle il est associé, pour générer une impulsion de sortie uniquement si aucun des signaux CK1 à CK4 ne présente d'impulsion. Plus particulièrement, les générateurs PG1, PG2, PG3 et PG4 sont configurés pour fournir un signal de sortie respectif sig1, sig2, sig3 et sig4, et la fourniture d'une impulsion de sortie par le générateur correspond à la fourniture d'une impulsion de son signal de sortie. Le circuit C2 comprend un circuit combinatoire C4. Le circuit C4 est configuré pour fournir les signaux CK1 à CK4 à partir des impulsions de sortie sig1 à sig4 des générateurs PG1 à PG4. Ainsi, le circuit C4 reçoit les signaux sig1 à sig4. La mise en œuvre du circuit C4 pour obtenir le fonctionnement décrit précédemment est à la portée de la personne du métier, en particulier en ce qui concerne la fourniture des signaux CK1 à CK4 à partir des signaux sig1 à sig4. A titre d'exemple non détaillé en , dans le cas où chaque impulsion de chacun des signaux sig1 à sig4 et CK1 à CK4 correspond à un niveau haut du signal, le signal CK3 est généré par le circuit C4 à partir des signaux sig1 et sig3, et correspond par exemple au signal de sortie d'une porte logique OU prenant en entrée les deux signaux sig1 et sig3. Plus généralement, le circuit C4 est, par exemple, configuré pour que, pour chaque générateur d'impulsion PG1 à PG4, chaque impulsion du signal de sortie du générateur résulte en une impulsion simultanée et de durée identique du signal CK1, CK2, CK3 ou CK4 dédié à la bascule mettant en œuvre la transition associée à ce générateur d'impulsion, et, en outre, en une impulsion simultanée et de durée identique du signal CK1, CK2, CK3 ou CK4 dédié à chaque bascule dont la sortie fournit un bit à l'entrée mettant en œuvre la transition associée à ce générateur d'impulsion. Dit autrement, la durée de chaque impulsion de chaque signal CK1, CK2, CK3, CK4 est fixée par, ou égale à, la durée de l'impulsion du signal sig1, sig2, sig3 ou sig4 qui l'a provoqué. Par exemple, quand le circuit C4 reçoit une impulsion du signal sig1, il fournit une impulsion pour chacun des signaux CK1, CK2 et CK3 qui a la même durée que l'impulsion du signal sig1. Selon un mode de réalisation, pour que chaque générateur d'impulsion PG1 à PG4 ne génère pas d'impulsion de de son signal de sortie si au moins l'un des signaux CK1 à CK4 présente déjà une impulsion, le circuit C4 est en outre configuré pour fournir un signal binaire lock indiquant si oui ou non au moins l'un des signaux CK1 à CK4 présente une impulsion. Plus particulièrement, le signal lock est dans un premier état, ou niveau, binaire si au moins l'un des signaux CK1 à CK4 présente une impulsion, et dans un deuxième état, ou niveau, binaire sinon. Chaque générateur d'impulsion PG1, PG2, PG3, PG4 est alors configuré, lorsque le signal R1, R2, R3, R4 qu'il reçoit lui indique une requête de mise en œuvre de la transition correspondante, pour fournir une impulsion de son signal de sortie sig1, sig2, sig3, sig4 uniquement si le signal lock est à son premier niveau. Ainsi, chaque générateur d'impulsion PG1, PG2, PG3, PG4 reçoit le signal lock. A titre d'exemple illustré en traits pointillés en , dans le cas où chaque impulsion de chacun des signaux CK1 à CK4 correspond à un niveau haut du signal, le signal lock est par exemple le signal de sortie d'une porte OU 600 prenant en entrée les signaux CK1 à CK4, le premier niveau du signal lock étant alors le niveau haut du signal. Dans un mode de réalisation où, pour chaque transition, la durée des impulsions des signaux CK1 à CK4, donc des signaux sig1 à sig4, générées pour mettre en œuvre la transition est déterminée, ou commandée, par une commutation de la sortie de la bascule mettant en œuvre la transition, chaque générateur d'impulsion PG1 à PG4 est configuré, à chaque impulsion de son signal de sortie, pour qu'une commutation du bit de sortie de la bascule mettant en œuvre la transition à laquelle ce générateur est associée mette fin à cette impulsion de son signal de sortie. Par exemple, chaque générateur d'impulsion PG1, PG2, PG3, PG4 comprend une entrée configurée pour commander la remise à un état de repos de son signal de sortie sig1, sig2, sig3 ou sig4, c'est à dire pour forcer la fin de l'impulsion de son signal de sortie. Cette entrée du générateur d'impulsion reçoit alors un signal représentatif du bit de sortie de la bascule de la transition associée au générateur, par exemple directement le bit de sortie de cette bascule comme cela est illustré en où les générateurs d'impulsion PG1, PG2, PG3 et PG4 reçoivent les bits respectifs b1, b2, b3 et b4 (Note pour David Chesneau : j'ai gardé la figure telle qu'elle était, mais j'ai ajouté ci-dessous une description du cas où c'est une commutation du bit d'entrée de la bascule mettant en œuvre la transition qui met fin aux impulsions générées pour mettre en œuvre la transition et du cas où c'est la combinaison de la commutation du bit d'entrée et de la commutation du bit de sortie de la bascule mettant en œuvre la transition qui met fin à ces impulsions) . Dans un mode de réalisation alternatif (non illustré), pour chaque transition, la durée des impulsions des signaux CK1 à CK4, donc des signaux sig1 à sig4, générées pour mettre en œuvre la transition est déterminée, ou commandée, par une commutation de l'entrée D de la bascule mettant en œuvre la transition. Dans ce cas, chaque générateur d'impulsion PG1 à PG4 est configuré, à chaque impulsion de son signal de sortie, pour qu'une commutation du bit d'entrée de la bascule mettant en œuvre la transition à laquelle ce générateur est associée mette fin à cette impulsion de son signal de sortie. Par exemple, chaque générateur d'impulsion PG1, PG2, PG3, PG4 comprend une entrée configurée pour commander la remise à un état de repos de son signal de sortie sig1, sig2, sig3 ou sig4, c'est à dire pour forcer la fin de l'impulsion de son signal de sortie. Cette entrée du générateur d'impulsion reçoit alors un signal représentatif du bit d'entrée de la bascule de la transition associée au générateur, par exemple directement le bit d'entrée de cette bascule. Par exemple, dans un tel mode de réalisation, le générateur d'impulsion PG4 reçoit le bit b1 d'entrée de la bascule FF-LS2OFF associée au générateur PG4. Dans un autre mode de réalisation alternatif (non illustré), pour chaque transition, la durée des impulsions des signaux CK1 à CK4, donc des signaux sig1 à sig4, générées pour mettre en œuvre la transition est déterminée, ou commandée, par une combinaison d'une commutation de l'entrée D de la bascule mettant en œuvre la transition et d'une commutation de la sortie de la bascule mettant en œuvre la transition. Dans ce cas, chaque générateur d'impulsion PG1 à PG4 est configuré, à chaque impulsion de son signal de sortie, pour qu'une combinaison d'une commutation de l'entrée D de la bascule mettant en œuvre la transition associée au générateur et d'une commutation de la sortie de la bascule mettant en œuvre la transition associée au générateur mette fin à cette impulsion de son signal de sortie. Par exemple, chaque générateur d'impulsion PG1, PG2, PG3, PG4 comprend une entrée configurée pour commander la remise à un état de repos de son signal de sortie sig1, sig2, sig3 ou sig4, c'est à dire pour forcer la fin de l'impulsion de son signal de sortie. Cette entrée du générateur d'impulsion reçoit alors un signal représentatif d'une combinaison du bit d'entrée et du bit de sortie de la bascule de la transition associée au générateur, par exemple directement le bit de sortie d'une porte logique ET prenant en entrée le complément du bit d'entrée de la bascule et le bit de sortie lorsque ces bits sont actifs au niveau haut. Par exemple, dans un tel mode de réalisation, le générateur d'impulsion PG4 reçoit un bit dans un premier état si le bit b1 est inactif et que le bit b4 est actif, et dans un deuxième niveau état sinon. Dans encore un autre mode de réalisation, la durée des impulsions de sortie des générateurs PG1 à PG4 est fixe. Selon un mode de réalisation, on prévoit un convertisseur à découpage similaire ou identique à celui de la , dans lequel la machine d'état FSM est mise en œuvre par la machine d'état, ou circuit, aFSM proposé ici et décrit ci-dessus en relation avec les exemples particuliers des figures 2 à 6. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, la personne du métier sera en mesure, à partir de la description faite ci-dessus d'exemple de mode de réalisation particulier, de prévoir des machines d'état fini aFSM pour commander un convertisseur qui comprennent d'autres transitions entre les états OFF, HS et LS que celles décrites. Par ailleurs, la personne du métier sera en mesure d'adapter les exemples décrits lorsque les impulsions d'au moins un des signaux décrits correspondent chacune à un niveau bas du signal plutôt qu'à un niveau haut, et/ou lorsqu'au moins un des bits de sortie des bascules mettant en œuvre les transitions est actif lorsqu'il est à son niveau (ou état) bas. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Machine d'état fini asynchrone (aFSM) pour commander des interrupteurs de côté haut et de côté bas (HSS, LSS) d'un convertisseur à découpage (1), dans laquelle : la machine d'état comprend plusieurs états (HS, LS, OFF) reliés entre eux par des transitions (HS2LS, LS2HS, LS2OFF, OFF2HS), chaque transition étant mise en œuvre par une bascule D (FF-HS2LS, FF-LS2HS, FF-LS2OFF, FF-OFF2HS) ; chaque bascule a une sortie (Q) configurée pour fournir un bit (b1 ; b2, b3 ; b4) représentatif d'un état (LS; HS ; OFF) de la machine d'état, ledit état étant un état d'arrivée de la transition mise en œuvre par la bascule, une entrée de donnée (D) configurée pour recevoir un bit représentatif d'un état de départ de la transition mise en œuvre par la bascule et une entrée de commande (C) configurée pour recevoir un premier signal binaire impulsionnel (CK1, CK2, CK3, CK4) dédié à ladite bascule ; un premier circuit combinatoire (C1) est configuré pour fournir, à partir de signaux d'entrée (sig-in) de la machine d'état et des bits fournis par les sorties des bascules , et pour chaque transition (HS2LS, LS2HS, LS2OFF, OFF2HS), un deuxième signal binaire (R1, R2, R3, R4) correspondant à ladite transition et indiquant si une mise en œuvre de ladite transition est requise ou non ; et un deuxième circuit (C2) est configuré pour générer à partir des deuxièmes signaux (R1, R2, R3, R4), à chaque requête de mise en œuvre d'une transition et en l'absence d'impulsion des premiers signaux (CK1, CK2, CK3, CK4), une impulsion du premier signal dédié à la bascule mettant en œuvre ladite transition, et une impulsion du premier signal dédié à chaque bascule ayant sa sortie configurée pour fournir un bit à l'entrée de donnée de la bascule mettant en œuvre ladite transition. Machine d'état fini asynchrone selon la revendication 1, dans laquelle chaque bascule (HS2LS, LS2HS, LS2OFF, OFF2HS) est configurée pour qu'un début de chaque impulsion du premier signal (CK1, CK2, CK3, CK4) dédié à ladite bascule provoque une mise à jour de ladite bascule. Machine d'état fini asynchrone selon la revendication 1 ou 2, dans laquelle le deuxième circuit (C2) est configuré pour générer, à chaque requête (R1, R2, R3, R4) de mise en œuvre d'une transition et en l'absence d'impulsion des premiers signaux (CK1, CK2, CK3, CK4), uniquement l'impulsion du premier signal (CK1, CK2, CK3, CK4) dédié à la bascule mettant en œuvre ladite transition et l'impulsion du premier signal (CK1, CK2, CK3, CK4) dédié à chaque bascule ayant sa sortie (Q) configurée pour fournir un bit à l'entrée de donnée (D) de la bascule mettant en œuvre ladite transition. Machine d'état fini asynchrone selon l'une quelconque des revendications 1 à 3, dans laquelle le premier circuit combinatoire (C1) est dépourvu de registre d'état et de circuit de mémorisation des signaux d'entrée de la machine d'état . Machine d'état selon l'une quelconque des revendications 1 à 4, dans laquelle la machine d'état comprend : au moins un couple de transitions (LS2HS, LS2OFF) ayant un même état (LS) de départ ; et pour chaque couple de transitions (LS2HS, LS2OFF) ayant un même état (HS) de départ, le premier circuit combinatoire (C1) comprend un circuit de mutuelle exclusion (ME) configuré, à partir de plusieurs desdits signaux d'entrée de la machine d'état, pour fournir le deuxième signal binaire (R3) indiquant si une mise en œuvre d'une première transition (LS2HS) du couple de transitions est requise ou non et le deuxième signal binaire (R4) indiquant si une mise en œuvre d'une deuxième transition (LS2OFF) du couple de transitions est requise ou non, de sorte que seul l'un parmi ces deux deuxièmes signaux indique que la transition correspondant à ce deuxième signal est requise. Machine d'état selon l'une quelconque des revendications 1 à 5, dans laquelle le deuxième circuit (C2) comprend : pour chaque transition (HS2LS, OFF2HS, LS2HS, LS2OFF), un générateur d'impulsion (PG1, PG2, PG3, PG4) associé à ladite transition et configuré pour : - recevoir le deuxième signal (R1, R2, R3, R4) correspondant à ladite transition, et - pour générer, à chaque requête de mise en œuvre de ladite transition et en l'absence d'impulsion des premiers signaux (CK1, CK2, CK3, CK4), une impulsion de sortie (sig1, sig2, sig3, sig4) ; et un troisième circuit combinatoire (C4) configuré pour fournir lesdits premiers signaux (CK1, CK2, CK3, CK4) à partir des impulsions de sortie (sig1, sig2, sig3, sig4) des générateurs (PG1, PG2, PG3, PG4). Machine d'état fini asynchrone selon la revendication 6, dans laquelle le troisième circuit combinatoire (C4) est en outre configuré pour fournir un signal binaire (lock) à un premier niveau uniquement si au moins un des premiers signaux (CK1, CK2, CK3, CK4) présente une impulsion et à un deuxième niveau sinon, chaque générateur d'impulsion (PG1, PG2, PG3, PG4) étant configuré pour ne fournir aucune impulsion de sortie (sig1, sig2, sig3, sig4) si ledit signal binaire (lock) est au premier niveau. Machine d'état fini asynchrone selon la revendication 6 ou 7, dans laquelle chaque générateur d'impulsion (PG1, PG2, PG3, PG4) est configuré, à chaque impulsion de sortie (sig1, sig2, sig3, sig4) fournie par le générateur d'impulsion, pour qu'une commutation de la sortie (b1, b2, b3, b4) de la bascule (FF-HS2LS, FF-OFF2HS, FF-LS2HS, FF-LS2OFF) mettant en œuvre la transition à laquelle le générateur est associé et/ou une commutation de l'entrée de donnée (D) de la bascule (FF-HS2LS, FF-OFF2HS, FF-LS2HS, FF-LS2OFF) mettant en œuvre la transition à laquelle le générateur est associé mette fin à ladite impulsion de sortie. Machine d'état fini asynchrone selon l'une quelconque des revendications 1 à 7, dans laquelle le deuxième circuit (C2) est configuré pour que chaque impulsion des premiers signaux (CK1, CK2, CK3, CK4) ait une même durée constante et déterminée par un temps de maintien desdites bascules (FF-HS2LS, FF-OFF2HS, FF-LS2HS, FF-LS2OFF). Machine d'état fini asynchrone selon l'une quelconque des revendications 1 à 7, dans laquelle le deuxième circuit (C2) est configuré pour que, à chaque requête (R1, R2, R3, R4) de mise en œuvre d'une transition pour laquelle le deuxième circuit génère une impulsion du premier signal (CK1, CK2, CK3, CK4) dédiée à la bascule (FF-HS2LS, FF-OFF2HS, FF-LS2HS, FF-LS2OFF) mettant en œuvre la transition et une impulsion du premier signal dédié à chaque bascule ayant sa sortie (Q) configurée pour fournir un bit à l'entrée de donnée de la bascule mettant en œuvre ladite transition, une commutation de la sortie (b1, b2, b3,b4) de la bascule mettant en œuvre la transition et/ou une commutation de l'entrée de donnée (D) de la bascule mettant en œuvre la transition mette fin audites impulsions Machine d'état fini asynchrone selon l'une quelconque des revendications 1 à 10, dans laquelle la machine d'état est configurée pour mettre en œuvre : une première phase (HS) commandant l'état passant d'un interrupteur de côté haut (HSS) d'un convertisseur à découpage (1) et l'état bloqué d'un interrupteur de côté bas (LSS) du convertisseur ; une deuxième phase (LS) commandant l'état passant, respectivement bloqué, de l'interrupteur de côté bas, respectivement de côté haut ; et une troisième phase (OFF) commandant l'état bloqué des deux interrupteurs (HSS, LSS), et dans laquelle, pour chaque état (HS, LS, OFF), la machine d'état est configurée pour mettre en œuvre l'une desdites première, deuxième et troisième phase. Machine d'état fini asynchrone selon la revendication 11, dans laquelle la machine d'état est configurée pour commander le convertisseur (1) alternativement en mode de conduction continu (CCM) et en mode de conduction discontinu (DCM), le mode de conduction continu comprenant une ou plusieurs mises en œuvre d'une succession des deuxième (LS), troisième (OFF) et première (HS) phases, et le mode de conduction continu comprenant une ou plusieurs mises en œuvre d'une succession des deuxième (LS) et première (HS) phases. Machine d'état fini asynchrone selon la revendication 11 ou 12, dans laquelle les bascules (FF-HS2LS, FF-OFF2HS, FF-LS2HS, FF-LS2OFF) comprennent exactement une première bascule(FF-HS2LS), une deuxième bascule (FF-OFF2LS), une troisième bascule (FF-LS2HS) et une quatrième bascule (FF-LS2OFF) configurées pour que : l'entrée de donnée (D) de la première bascule reçoive le bit (b2) fourni par la sortie (Q) de la deuxième bascule (FF-OFF2HS) et le bit (b3) fourni par la sortie de la troisième bascule (FF-LS2HS); les entrées de donnée (D) des troisième et quatrième bascules (FF-LS2OFF ; FF-LS2HS) reçoivent chacune le bit (b1) fourni par la sortie (Q) de la première bascule (FF-HS2LS) ; et l'entrée de donnée (D) de la deuxième bascule (FF-OFF2HS) reçoive le bit (b4) fournit par la sortie de la quatrième bascule (FF-LS2OFF). Machine d'état fini asynchrone selon la revendication 13, dans laquelle : le bit (b2) fourni par la sortie de la deuxième bascule et le bit (b3) fourni par la sortie de la troisième bascule sont représentatifs d'un premier état (HS) de la machine d'état ; le bit (b1) fourni par la sortie de la première bascule est représentatif d'un deuxième état (LS) de la machine d'état ; le bit (b4) fourni par la sortie de la quatrième bascule est représentatif d'un troisième état (OFF) de la machine d'état ; et la machine d'état est configurée pour mettre en œuvre les première, deuxième et troisième phase dans les premier, deuxième et troisième états respectivement. Convertisseur à découpage (1) comprenant : un interrupteur de côté haut (HSS) couplant un noeud de connexion (102) à un noeud (100) configuré pour recevoir un potentiel d'alimentation (VDD) ; un interrupteur de côté bas (LSS) couplant le noeud de connexion (102) à un noeud (104) configuré pour recevoir un potentiel de référence (GND) ; une inductance (L) couplant le noeud de connexion (102) à une sortie (OUT) du convertisseur ; et une machine d'état (aFSM) selon l'une quelconque des revendications 1 à 14.