FR 3150667 A1 20250103 FR 2306702 A 20230627 Circuit électronique La présente description concerne un circuit électronique (100) comprenant un bloc générateur de signal d’horloge de référence (106) et des blocs fonctionnels (102, 104, 240) ; le circuit étant configuré pour réinitialiser uniquement ledit bloc générateur (106) lorsqu’un défaut sur un signal (OscClk) issu d’un générateur de fréquence de référence (202) du bloc générateur est détecté. Figure pour l'abrégé : Fig. 2 Circuit électronique La présente description concerne de façon générale les circuits électroniques. Les circuits électroniques comprennent, en général, pour leurs processus internes, un oscillateur de référence sous la forme d’un oscillateur à quartz dont le cristal, lorsqu’il est mis sous tension, délivre un signal dont la fréquence sert de référence pour générer des séquences temporelles tels que des signaux d’horloge. Les oscillateurs de référence peuvent être sensibles par exemple à des variations d’alimentations ou à des paramètres environnementaux externes aux circuits ce qui entraîne des défauts transitoires ou permanents. L’impact de ces défauts sur le fonctionnement de l’ensemble du circuit est problématique. Il existe un besoin d’obtenir des circuits électroniques où l’impact des défauts de l’oscillateur de référence est diminué. Un mode de réalisation pallie tout ou partie des inconvénients des circuits électroniques connus. Un mode de réalisation prévoit un circuit électronique comprenant un bloc générateur de signal d’horloge de référence et des blocs fonctionnels ; le circuit étant configuré pour réinitialiser uniquement ledit bloc générateur lorsqu’un défaut sur un signal issu d’un générateur de fréquence de référence du bloc générateur est détecté. Un mode de réalisation prévoit, un procédé de commande d’un circuit électronique comprenant un bloc générateur de signal d’horloge de référence et des blocs fonctionnels, le procédé comprenant une étape où seul le bloc générateur de signal d’horloge de référence est réinitialisé lorsqu’un défaut sur un signal issu d’un générateur de fréquence de référence du bloc générateur est détecté. Dans un mode de réalisation, le circuit comprend en outre un circuit de commande configuré pour générer, lorsqu’un défaut sur ledit signal issu du générateur de fréquence de référence est détecté, un signal de réinitialisation du générateur de fréquence de référence, différent d’un signal de réinitialisation commun auxdits blocs fonctionnels et audit bloc générateur. Dans un mode de réalisation, le bloc générateur de signal d’horloge de référence comprend un circuit de détection configuré pour : détecter si ledit signal issu du générateur de fréquence de référence a un défaut, et générer, en sortie du circuit de détection, un signal de statut de défaut en fonction du résultat de la détection. Dans un mode de réalisation, le bloc générateur de signal d’horloge de référence comprend une bascule dont : une entrée d’horloge est reliée à la sortie du circuit de détection et une entrée de réinitialisation reliée à un premier bloc logique configuré pour réaliser une fonction logique de type ET entre l’inverse du signal de réinitialisation du générateur de fréquence de référence et le signal de réinitialisation commun auxdits blocs fonctionnels et audit bloc générateur d’horloge de référence. Dans un mode de réalisation, ledit bloc générateur d’horloge de référence comprend un élément de commande dont une entrée de réinitialisation est reliée à un deuxième bloc logique configuré pour réaliser une fonction logique de type ET entre un signal présent sur une sortie inverse de ladite bascule et ledit signal de réinitialisation commun auxdits blocs fonctionnels et audit bloc générateur d’horloge de référence. Dans un mode de réalisation, ledit élément de commande comprend une sortie d’oscillateur configurée pour fournir un signal de commande du générateur de fréquence de référence. Dans un mode de réalisation, le signal de commande du générateur de fréquence de référence est configuré pour arrêter le générateur de fréquence de référence lorsque l’entrée de réinitialisation de l’élément de commande est activée. Dans un mode de réalisation, ledit élément de commande comprend : - une sortie d’horloge configurée pour fournir un signal d’horloge de référence ayant la fréquence de référence; et - une entrée d’horloge configurée pour recevoir ledit signal issu du générateur de fréquence de référence ; l’élément de commande étant configuré pour que la sortie d’horloge fournisse le signal d’horloge de référence à partir du signal issu du générateur de fréquence de référence après qu’un nombre donné de périodes aient été vérifiées. Dans un mode de réalisation, la bascule est reliée à la sortie du circuit de détection par l’intermédiaire d’un troisième bloc logique configuré pour réaliser une fonction logique de type ET entre le signal de statut de défaut et un signal d’activation du circuit de détection. Dans u mode de réalisation, la bascule comprend une entrée de donnée mise à l’état un. Dans un mode de réalisation, la bascule est une bascule de type D. Dans un mode de réalisation, la sortie inverse de la bascule est configurée pour être réinitialisée lorsque l’entrée de réinitialisation est activée. Dans un mode de réalisation, l’entrée de réinitialisation de la bascule est activée lorsqu’elle reçoit un signal à 0. Dans un mode de réalisation, l’entrée de réinitialisation de l’élément de commande est activée lorsqu’elle reçoit un signal à 0. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente de façon très schématique et sous forme de blocs, un exemple de circuit intégré du type auquel s'appliquent les modes de réalisation décrits ; la représente de façon très schématique et sous forme de blocs, des blocs du circuit intégré de la selon un mode de réalisation ; et la représente de façon très schématique et sous forme d’un ordinogramme un procédé de commande du circuit de la selon un mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La représente de façon très schématique et sous forme de blocs, un exemple de circuit intégré 100 du type auquel s'appliquent les modes de réalisation décrits. Le circuit 100 comprend par exemple une unité de traitement 104 (CTRL) comprenant un ou plusieurs processeurs par exemple sous contrôle d’instructions stockées dans une mémoire d’instructions (non illustrée). Le circuit 100 comprend en outre un module 106 (REF) ayant un bloc de génération de signal d’horloge de référence comprenant un oscillateur générant une fréquence de référence. Le dispositif 100 peut intégrer d'autres circuits mettant en œuvre d'autres fonctions (par exemple, une ou plusieurs mémoires volatiles et/ou non-volatiles, d'autres unités de traitement, une interface d’entrée/sortie I/O), symbolisées par un bloc 102 (FCT) en . Les blocs 102, 104 et 106, sont par exemple reliés entre eux et/ou au reste du circuit intégré 100 par l’intermédiaire d’un bus 108 véhiculant les signaux requis. Le module 106 ou les blocs 102 et/ou 104 comprennent en outre d’autres blocs fonctionnels. Le bloc de génération du signal d’horloge de référence et ces blocs fonctionnels sont configurés pour être réinitialisés par au moins un signal de réinitialisation commun auxdits blocs fonctionnels et au bloc générateur de signal d’horloge de référence. La présente description concerne plus particulièrement le module 106 dont le signal d’horloge de référence généré est par exemple utilisé dans les processus mis en oeuvre par les autres blocs 102, 104. L’oscillateur de référence du bloc générateur de signal d’horloge de référence peut être sensible par exemple à des variations d’alimentations ou à des paramètres environnementaux externes au circuit 100 ce qui entraîne des défauts transitoires ou permanents. Dans les implémentations actuelles, ces défauts entraînent le redémarrage du circuit 100 complet. Les modes de réalisation décrits prévoient de proposer un module 106 configuré pour réinitialiser uniquement le bloc générateur de signal d’horloge de référence lorsqu’un défaut sur un signal issu de l’oscillateur générateur de fréquence de référence est détecté. Cela permet d’éviter le redémarrage complet du circuit 100 alors que le défaut peut être par exemple uniquement transitoire. La représente de façon très schématique et sous forme de blocs, des blocs du circuit intégré 100 de la selon un mode de réalisation. Plus particulièrement, la décrit un bloc 106 générateur de signal d’horloge de référence ainsi que d’autres blocs fonctionnels tels que les blocs 102, 104 (Other blocks) externes au bloc 106 ou d’autres blocs fonctionnels 240 qui sont internes ou externes au bloc 106. Le bloc générateur de signal d’horloge de référence 106 comprend un générateur de fréquence de référence 202 (Oscillator) qui est par exemple un oscillateur à cristal, par exemple à cristal de quartz oscillant à 32768 kHz. Sous l’effet, par exemple d’un signal appliqué sur une entrée 202a, le générateur de fréquence de référence 202 génère, sur une sortie 202b un signal (OscClk) ayant une fréquence de référence. Dans l’exemple représenté, le bloc générateur de signal d’horloge de référence comprend en outre un circuit de détection 204 (Clock detector) dont une entrée 204c est reliée, préférablement connectée, à la sortie 202b du générateur 202 au niveau d’un nœud 220. Le circuit de détection 204 est configuré pour détecter si ledit signal issu du générateur de fréquence de référence OscClk comporte un défaut, par exemple si une période manque ou que la fréquence attendue n’est pas respectée, et générer, au niveau d’une sortie 204a du circuit de détection, un signal (ClkFail) dont l’état est modifié en fonction du résultat de la détection, par exemple état 0 lorsqu’aucun défaut n’est pas détecté et passage à l’état 1 avec front montant lorsqu’un défaut est détecté. Dans un exemple, le circuit de détection 204 est une machine d’état. Le signal ClkFail est par exemple également accessible dans un registre et capable d’envoyer un évènement à une unité de commande 270, comme par exemple le bloc 104, pour indiquer à l’unité de commande 270 qu’il y eu un défaut et enregistrer l’erreur. Dans l’exemple représenté, la mise en route et l’arrêt du circuit de détection 204 sont commandés par exemple avec un signal de commande (ClkDetEn). La sortie 204a du circuit de détection et le signal de commande du circuit de détection ClkDetEn sont reliés aux entrées d’un bloc logique 212 configuré pour réaliser la fonction logique ET (AND en anglais) à partir de ses entrées. Dans l’exemple représenté, la sortie du bloc logique 212 est reliée, préférablement connectée, à une entrée d’horloge 210b (communément appelée entrée CP) d’une bascule (Flip Flop en anglais) 210 (FF, Memory element), par exemple de type D, et par exemple avec détection de front descendant ou montant. Dans l’exemple représenté, la bascule est avec détection de front montant et comprend en outre une entrée de réinitialisation 210a (resetbar), une entrée de donnée 210c (D), par exemple mise à 1, et une sortie 210d inversée (Qn) classiquement dénommée Qbar. Dans l’exemple de la , l’activation de l’entrée 210a, se fait par détection d’un front descendant lorsque le signal passe à 0. L’entrée de réinitialisation 210a de la bascule 210 est reliée, préférablement connectée, à une sortie d’un bloc logique 214 configuré pour réaliser une fonction de type « ET » à partir d’un signal de réinitialisation (resetn) commun aux blocs fonctionnels 102 et/ou 104 et/ou 240 et au bloc générateur d’horloge de référence 106 et à partir d’un de l’inverse d’un signal de réinitialisation du bloc générateur de fréquence de référence (ClkReArm). Le signal de réinitialisation (resetn) commun aux blocs fonctionnels 102 et/ou 104 et/ou 240 est par exemple à 1 lorsque la réinitialisation n’est pas appliquée et mis à 1 avec un front montant lorsque la réinitialisation de tout le circuit 100 est commandée par exemple par le bloc 104. Le bloc logique 214 est par exemple implémenté à partir de logique combinatoire et de logique séquentielle. Le signal de réinitialisation du bloc générateur de fréquence de référence ClkReArm consiste par exemple en un pulse commandé par un programme mis en oeuvre par exemple par le bloc 104. Dans l’exemple représenté, le bloc générateur de signal d’horloge de référence 106 comprend un autre bloc logique 222 configuré pour réaliser une fonction « ET » à partir du signal de sortie 210d de la bascule 210 et du signal de réinitialisation (resetn) commun aux blocs fonctionnels 102 et/ou 104 et/ou 240 et au bloc générateur d’horloge de référence 106. Dans l’exemple représenté, le bloc générateur d’horloge de référence 106 comprend un élément de commande 224 (Start-up control). Le bloc 224 est par exemple un bloc digital basé sur un compteur. Une entrée de réinitialisation 224a (resetbar) de l’élément de commande 224 est configurée pour recevoir un signal de sortie (ClkOK) du bloc logique 222. Lorsque l’entrée 224a reçoit un signal passant par 0 alors l’élément de commande 224 est réinitialisé. Une entrée d’horloge 224b (ClkIn) de l’élément de commande 224 est configurée pour recevoir le signal issu du générateur de fréquence de référence (OscClk). Une sortie de commande d’oscillateur 224c (SrcEn) de l’élément de commande 224 est reliée, préférablement connectée, à un bloc logique 208 du bloc générateur d’horloge de référence 106. Le bloc logique 208 est configuré pour réaliser une fonction « ET » à partir du signal présent à la sortie de commande d’oscillateur 224c et à partir d’un signal d’activation de l’oscillateur (OscEn) qui correspond par exemple à un paramètre déterminé par un utilisateur. Le signal d’activation de l’oscillateur OscEn comprend par exemple un bit ou plusieurs bit assignés par un utilisateur pour activer ou désactiver le générateur de fréquence de référence 202. La sortie du bloc logique 208 est configurée pour fournir un signal de commande au générateur de fréquence de référence 202 au niveau de son entrée 202a. L’élément de commande 224 comprend en outre une sortie 260 délivrant un signal (Ready) indiquant si le signal d’horloge de référence est prêt à être délivré en appliquant par exemple un délai égal ou supérieur à la durée de stabilisation de l'oscillateur. Ce délai peut être obtenu par exemple en comptant N périodes du signal d'horloge, N étant par exemple supérieur à 100, par exemple égal à 4096. Une sortie 250 de l’élément de commande 224 fournit, lorsque le signal d’horloge a été vérifié, un signal d’horloge de référence (ClkOut) ayant la fréquence de référence. Ce signal ClkOut est par exemple utilisé par un bloc de sécurité qui stocke l’heure 230 (RTC, Real Time Clock en anglais) ou peut être utilisé par d’autres blocs pour générer des séquences temporelles par exemple (Timer en anglais). La réinitialisation de l’élément de commande 224 par le signal de réinitialisation commun resetn ou par le signal de réinitialisation ClkReArm consiste par exemple à arrêter le signal ClkOut et à mettre la sortie 224c à 0 ce qui arrête le générateur de fréquence de référence 202. Lorsque l'entrée 224a est à 0, l’élément de commande 224 est réinitialisé. Il restera arrêté tant que l'entrée 224a est à 0. Lorsque l'entrée 224a passe à 1, le bloc 224a est de nouveau opérationnel. En fonctionnement, lorsque le circuit de détection 204 est mis en marche par le bit de commande ClkDetEn qui est par exemple à 1 en marche, il détecte si un défaut est présent sur le signal provenant du générateur de fréquence de référence 202 comme par exemple l’absence de signal ou une mauvaise fréquence. Lorsqu’un défaut est détecté, le signal ClkFail varie et passe par exemple à un niveau haut et un front montant est généré. La sortie du bloc logique 212 consiste alors en un signal de niveau haut avec un front montant appliqué à la bascule 210 sur l’entrée d’horloge 210b. La sortie 210d est alors à l’état 0. Le signal de réinitialisation commun resetn est par défaut à 1 donc l’entrée 224a resetbar est mise à 0 ce qui déclenche la réinitialisation de l’élément de commande 224. A ce stade, seuls un redémarrage complet du circuit (power-up en anglais), ou la modification du signal resetn ou du signal ClkReArm peuvent permettre de redémarrer l’oscillateur. Néanmoins, le redémarrage complet du circuit, ou la modification du signal resetn peuvent, tous les deux, entraîner la réinitialisation de tous les blocs fonctionnels 102, 104 mais également la réinscription de clés de sécurité depuis des mémoires. Cela entraîne des latences dans l’utilisation du circuit mais peut également entraîner des problématiques de sécurité. Donc, en fonction du type de défaut (transitoire ou permanent), la réinitialisation complète des différents blocs fonctionnels 102, 104 pourra être privilégiée (cas de la réinitialisation par modification de resetn) ou la réinitialisation du bloc 106 seul sera mise en oeuvre (cas de la réinitialisation par modification de ClkReArm). L’unité de commande 270, qui a reçu le bit ClkFail mis à 1, modifie l’état du signal ClkReArm ou resetn. Le choix du signal à modifier est par exemple fait en fonction du type de défaut transitoire ou permanent. Une première manière de déterminer si les défauts sont transitoires est de compter le nombre de fois où le signal ClkFail passe à 1 sur un temps compté avec le module 230 RTC. Cela donne un taux de défaut qui est comparé à un seuil. Une deuxième manière consiste à regarder, lorsque le signal ClkFail passe à 1, si le mode d’alimentation du circuit 100 a été modifié par exemple en passant d’un mode actif à un mode très basse consommation. En effet, cela peut engendrer des perturbations d’alimentation de l’oscillateur et potentiellement des défauts qui sont liés à ce changement et sont donc a priori transitoires. Pour réinitialiser uniquement le bloc 106 en évitant ainsi de réinitialiser plusieurs blocs fonctionnels externes au bloc 106, alors le signal de réinitialisation du bloc générateur de fréquence de référence ClkReArm est mis à un niveau haut avec un front montant ou sous forme d’un pulse. Dans ce cas le signal resetn reste à 1 ou à un niveau haut. Le signal ClkReArm étant inversé avant la fonction « ET » du bloc logique 214, l’entrée de réinitialisation 210a de la bascule 210 reçoit donc un front descendant passant par 0 ce qui active la réinitialisation de la bascule 210 et passe sa sortie Qn 210d à 1. Le signal de sortie du bloc logique 222 ClkOK est alors à 1 (ou à l’état haut) puisque resetn reste à 1. La réinitialisation de l’élément de commande 224 est alors désactivée puisqu’elle n’est active que quand un signal à 0 est appliqué à l’entrée 224a. Pour aussi réinitialiser plusieurs blocs fonctionnels externes au bloc 106, par exemple parce que le signal issu de l’oscillateur n’est pas présent ou qu’un taux d’erreurs détectées est supérieur à un seuil, alors le signal de réinitialisation commun resetn, est passé à 0 ou à un niveau bas, avec un front descendant. Dans ce cas le signal ClkReArm reste à 0 ou à un niveau bas. L’entrée de réinitialisation 210a de la bascule 210 reçoit donc un front descendant passant par 0 ce qui active la réinitialisation de la bascule 210 et passe sa sortie Qn 210d à 1. Le signal de sortie du bloc logique 222 ClkOK est alors à 1 puisque resetn est à 0. La réinitialisation 224a de l’élément de commande 224 est alors désactivée puisqu’elle n’est active que lorsque l’entrée 224a est à 0. La représente de façon très schématique et sous forme d’un ordinogramme un procédé de commande du circuit de la selon un mode de réalisation. Dans une étape 302 (Clock failure detected), un défaut sur le signal issu du générateur de fréquence de référence 202 est détecté, par le circuit de détection 204. Deux étapes 304 (Compute failure rate) et 303 (Failure while power mode changing ?), peuvent être ensuite exécutées, en parallèle ou l’une seulement ou l’une après l’autre, pour estimer si le défaut est transitoire ou permanent. Dans l’étape 303, si le défaut est détecté alors qu’un mode d’alimentation du circuit 100 a changé, par exemple lors d’un passage d’un mode actif à un mode de très basse consommation, alors le défaut peut être envisagé comme transitoire. Dans ce cas la branche « Y » est prise vers une étape 308 (Disable clock detector). Dans le cas contraire (branche « N »), des étapes 316 (Disable the clock detector) ou 326 (Reset the complete system) sont mises en oeuvre, ou l’étape 304 peut être effectuée (cas non illustré sur la ). Durant l’étape 304, un taux d’erreur est déterminé par exemple par analyse du nombre de fois où le signal ClkFail est passé à 1 en fonction de l’heure du bloc d’horloge 230. L’heure donnée par le bloc d’horloge 230 est par exemple utilisée pour déterminer un taux de défauts par unité de temps en déterminant un temps relatif entre deux défauts. Ce temps relatif est par exemple compté par des compteurs temporels ou une autre horloge de référence différente de celle du bloc 230 puisque l’horloge du bloc 230 s’arrête lorsqu’un défaut est détecté. Dans une étape 306 (Rate below threshold), ultérieure à l’étape 304, le taux d’erreur déterminé à l’étape 304 est comparé à un seuil prédéterminé. Si le taux d’erreur est inférieur à ce seuil (branche « Yes ») alors l’étape 308 est mise en oeuvre. Dans la négative les étapes 316 ou 326 sont mises en oeuvre. L’étape 308 consiste à désactiver le circuit de détection 204 en changeant par exemple l’état du ou des bits ClkDetEn et en le passant par exemple à 0 (s’il était à 1 ou l’inverse sinon). Le signal ClkFail est alors remis sur sa valeur par défaut à 0. Une étape 310 (Re-Arm the oscillator) est ensuite implémentée dans laquelle seul le signal ClkReArm est modifié (mis à 1 avec front montant), le signal resetn restant à 1. L’entrée 210a de la bascule 210 est alors à 0. La sortie 210d est 1. L’entrée 224a de l’élément de commande 224 passe à 1 ce qui relance l’élément de commande 224. Le signal SrcEn à la sortie 224c passe à 1 et l’oscillateur 202 est réactivé. Une étape 312 (Oscillator ready?) est ensuite exécutée. Dans cette étape, le signal de référence OscClk, qui est de nouveau généré et qui se retrouve sur l’entrée 224b de l’élément de commande 224, est vérifié sur un nombre important de périodes (par exemple 4096 périodes) par l’élément de commande 224. Si l’oscillateur est stabilisé et qu’aucune erreur n’est détectée, le signal Ready est mis dans un état indiquant que le générateur de fréquence de référence 202 est prêt (branche « Yes »). Le signal d’horloge de référence ClkOut est alors mis à disposition sur la sortie 250. Une étape 314 (Enable clock detector) est alors mise en oeuvre. Lors de l’étape 314, le circuit de détection 204 est réactivé par exemple par le changement d’état du bit ClkDetEn vers un état haut ou sous forme d’un pulse. L’étape suivante 315 (End process) correspond à la fin du processus. Dans l’étape 312, dans le cas où le signal Ready sur la sortie 260 n’est pas détecté ou pas détecté dans un temps donné (timeout), le générateur de fréquence de référence 202 est considéré comme n’étant pas prêt (branche « No »), une des étapes 316 (Disable the clock detector) ou 326 (Reset the complete system) est alors mise en oeuvre. Lorsque les branches « No » des étapes 306 et 312 sont suivies, l’une des étapes 316 ou 326 peut être effectuée. L’étape 316 consiste à désactiver le circuit de détection 204 par exemple de façon similaire à l’étape 308. Une étape 318 (Select a backup clock, less accurate for a temporary usage) est alors exécuté. Dans l’étape 318, un signal d’horloge alternatif est sélectionné pour être utilisé dans d’autres processus ultérieurs dans une étape ultérieure 340 (Next process steps). Ce signal d’horloge alternatif provient par exemple d’un oscillateur basse fréquence interne de secours qui permet de pallier à un défaut du générateur de fréquence de référence pour un temps limité. L’étape 340 (Next process steps) comprend d’autres processus à effectuer. Ces autres processus sont par exemple : réajuster l'heure du bloc 230, ou protéger les secrets du circuit si on estime que la panne peut être une attaque, ou encore demander un redémarrage complet avec l’envoi du bit « resetn » et, si l'oscillateur ne redémarre pas, les secrets, comme les clés de cryptage, peuvent être effacés. L’étape 326 consiste à réinitialiser complétement les différents blocs fonctionnels en modifiant le bit resetn (par exemple en le mettant à 0) puis les redémarrer et les réinitialiser lors d’une étape 328 (Re-initialize all the system). Lors de l’étape 328, des clés de sécurité peuvent devoir être recopiées à partir de mémoires vers des registres sécurisés. Dans une étape 330 (Re-enable the oscillator) ultérieure, le générateur de fréquence de référence 202 est redémarré en modifiant les bits SrcEn et OscEn, le bit OscEn revenant à 0 ce qui correspond à l’oscillateur éteint. Ensuite, une étape 332 (Oscillator ready?) postérieure à l’étape 330 et similaire à l’étape 312 est effectuée. Dans cette étape, si le signal Ready est mis dans un état indiquant que le générateur de fréquence de référence 202 est prêt (branche « Yes ») alors une étape 334 (Enable clock detector) est mise en oeuvre. Lors de l’étape 334, le circuit de détection 204 est réactivé par exemple par le changement d’état du bit ClkDetEn vers un état haut ou sous forme d’un pulse. Dans le cas contraire, le générateur de fréquence de référence 202 est considéré comme n’étant pas prêt (branche « No »), et l’étape 340 est mise en oeuvre. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, pour ce qui est de l’entrée 224a de l’élément de commande 224, qui peut être activée par un signal à 1 ou niveau haut si le bloc logique 222 est un bloc logique NON ET (NAND en anglais). Dans un autre exemple, le signal ClkReArm peut être choisi d’être mis à 0 lorsqu’un redémarrage du bloc 106 est nécessaire, si le bloc logique 214 ne comporte pas de circuit inverseur à l’entrée. Circuit électronique (100) comprenant un bloc générateur de signal d’horloge de référence (106) et des blocs fonctionnels (102, 104, 240) ; le circuit étant configuré pour réinitialiser uniquement ledit bloc générateur (106) lorsqu’un défaut sur un signal (OscClk) issu d’un générateur de fréquence de référence (202) du bloc générateur est détecté. Procédé de commande d’un circuit électronique (100) comprenant un bloc générateur de signal d’horloge de référence (106) et des blocs fonctionnels (102, 104, 240), le procédé comprenant une étape où seul le bloc générateur de signal d’horloge de référence (106) est réinitialisé lorsqu’un défaut sur un signal (OscClk) issu d’un générateur de fréquence de référence (202) du bloc générateur est détecté. Circuit selon la revendication 1, comprenant en outre un circuit de commande (104, 270) configuré pour générer, lorsqu’un défaut sur ledit signal (OscClk) issu du générateur de fréquence de référence (202) est détecté, un signal de réinitialisation du générateur de fréquence de référence (ClkReArm), différent d’un signal de réinitialisation (resetn) commun auxdits blocs fonctionnels (102, 104, 240) et audit bloc générateur (106). Circuit selon la revendication 3, dans lequel le bloc générateur de signal d’horloge de référence (106) comprend un circuit de détection (204) configuré pour : détecter si ledit signal issu du générateur de fréquence de référence (OscClk) a un défaut, et générer, en sortie du circuit de détection, un signal de statut de défaut (ClkFail) en fonction du résultat de la détection. Circuit selon la revendication 4, dans lequel le bloc générateur de signal d’horloge de référence (106) comprend une bascule (210) dont : une entrée d’horloge (210b) est reliée à la sortie du circuit de détection (204) et une entrée de réinitialisation (210a) reliée à un premier bloc logique (214) configuré pour réaliser une fonction logique de type ET entre l’inverse du signal de réinitialisation du générateur de fréquence de référence (ClkReArm) et le signal de réinitialisation (resetn) commun auxdits blocs fonctionnels (102, 104, 240) et audit bloc générateur d’horloge de référence (106). Circuit selon la revendication 5, dans lequel ledit bloc générateur d’horloge de référence (106) comprend un élément de commande (224) dont une entrée de réinitialisation (224a) est reliée à un deuxième bloc logique (222) configuré pour réaliser une fonction logique de type ET entre un signal présent sur une sortie inverse (210d) de ladite bascule (210) et ledit signal de réinitialisation (resetn) commun auxdits blocs fonctionnels et audit bloc générateur d’horloge de référence. Circuit selon la revendication 6, dans lequel ledit élément de commande (224) comprend une sortie d’oscillateur (224c) configurée pour fournir un signal de commande du générateur de fréquence de référence (202). Circuit selon la revendication 7, dans lequel le signal de commande du générateur de fréquence de référence (202) est configuré pour arrêter le générateur de fréquence de référence (202) lorsque l’entrée de réinitialisation (224a) de l’élément de commande (224) est activée. Circuit selon l’une quelconque des revendications 6 à 8, dans lequel ledit élément de commande (224) comprend : - une sortie d’horloge (250) configurée pour fournir un signal d’horloge de référence (ClkOut) ayant la fréquence de référence; et - une entrée d’horloge (224b) configurée pour recevoir ledit signal issu du générateur de fréquence de référence (OscClk) ; l’élément de commande (224) étant configuré pour que la sortie d’horloge (224b) fournisse le signal d’horloge de référence (ClkOut) à partir du signal issu du générateur de fréquence de référence (OscClk) après qu’un nombre donné de périodes aient été vérifiées. Circuit selon l’une quelconque des revendications 5 à 9, dans lequel la bascule (210) est reliée à la sortie du circuit de détection (204) par l’intermédiaire d’un troisième bloc logique (212) configuré pour réaliser une fonction logique de type ET entre le signal de statut de défaut (ClkFail) et un signal d’activation (ClkDetEn) du circuit de détection (204). Circuit selon l’une quelconque des revendications 5 à 10, dans lequel la bascule (210) comprend une entrée de donnée (210c) mise à l’état un. Circuit selon l’une quelconque des revendications 5 à 11, dans lequel la bascule (210) est une bascule de type D. Circuit selon l’une quelconque des revendications 6 à 12, dans lequel la sortie inverse (210d) de la bascule (210) est configurée pour être réinitialisée lorsque l’entrée de réinitialisation (210a) est activée. Circuit selon l’une quelconque des revendications 6 à 13, dans lequel l’entrée de réinitialisation (210a) de la bascule (210) est activée lorsqu’elle reçoit un signal à 0. Circuit selon l’une quelconque des revendications 8 ou 9 à 14 dans leur dépendance à la revendication 8, dans lequel l’entrée de réinitialisation (224a) de l’élément de commande (224) est activée lorsqu’elle reçoit un signal à 0.