FR 3154228 A1 20250418 FR 2311195 A 20231017 L’invention concerne un système sur puce configuré pour le traitement centralisé de données de fonctionnement d’un véhicule terrestre à moteur, le système sur puce étant appelé système centralisé (F2 ; F3), le système centralisé étant apte à recevoir une pluralité de puces fragmentables et au moins une puce de base et une puce graphique. FIG. 3 Système sur puce à puces fragmentables intégré dans un véhicule terrestre à moteur – Puce graphique La présente invention appartient au domaine de l’électronique embarqué dans un véhicule terrestre à moteur. Elle concerne en particulier un système sur puce comportant au moins une puce fragmentable, le système étant intégré sur un véhicule terrestre à moteur. On entend par « véhicule terrestre à moteur » tout type de véhicule tel qu’un véhicule automobile, un cyclomoteur, un avion, un train, une motocyclette, un robot de stockage dans un entrepôt, etc. On entend par « système sur puce » tout système complet embarqué sur un seul circuit intégré. Un système sur puce forme un système informatique complet et comporte sensiblement tous les sous-composants nécessaires à l’exécution d’une fonction donnée générale, sans que le système sur puce ait besoin d’avoir recourt à d’autres composants externes. Dans un mode de réalisation, un système sur puce comporte tous les sous-composants nécessaires à l’exécution d’une fonction donnée générale à l’exception de l’alimentation (batterie). Dans un autre mode de réalisation, le système sur puce comporte exactement tous les sous-composants nécessaires à l’exécution d’une fonction donnée générale. Les dimensions d’un système sur puce sont naturellement très réduites par rapport à une imbrication de composants électroniques classiques, et n’excèdent pas 5 cm en longueur et/ou largeur. En anglais, un système sur puce est traduit par « système on chip », fréquemment abrégé en SoC. On entend par « puce fragmentable » un sous-composant électronique intégré sur un système sur puce et dédié à une fonction plus spécifique que la fonction générale assurée par un système sur puce. En anglais, une puce fragmentable se traduit par « chiplet ». Une puce fragmentable comporte un die, qui est un terme anglais pouvant se traduire par composant élémentaire en français, et qui est un petit morceau rectangulaire résultant de la découpe d'une tranche de matériaux semi-conducteurs, appelé wafer en anglais, sur lequel un circuit intégré a été fabriqué. Par extension, « die » désigne le circuit intégré lui-même sans son boîtier. Historiquement, l’introduction de composants électroniques dans les véhicules terrestres à moteur s’est faite en empilant des systèmes électroniques indépendants. L’empilement de ces systèmes a pu générer de nombreuses difficultés, principalement du fait que les données d’un système n’étaient pas compréhensibles pour un autre système du véhicule. Pour résoudre cette difficulté, il a pu être proposé d’intégrer un ordinateur haute performance central regroupant le plus possible d’opérations informatiques effectuées sur le véhicule. Les circuits électroniques de tels ordinateurs comportent généralement des systèmes sur puce. Différentes fonctions sont effectuées par l’ordinateur haute performance d’un véhicule, et notamment : Un ensemble de fonctions de base comportant par exemple le traitement, au niveau applicatif, de données échangées avec des dispositifs externes au véhicule au moyen de différents réseaux (5G par exemple). Un ensemble de fonctions liées à la conduite autonome. On entend par « conduite autonome » d’un « véhicule autonome » tout procédé apte à assister la conduite du véhicule. Le procédé peut ainsi consister à diriger partiellement ou totalement le véhicule ou à apporter tout type d’aide à une personne physique conduisant le véhicule. Le procédé couvre ainsi toute conduite autonome, du niveau 0 au niveau 5 dans le barème de l’OICA, pour Organisation International des Constructeurs Automobiles. Un ensemble de fonctions liées à l’info-divertissement, consistant par exemple à diffuser différents médias (audio, vidéo par exemple) dans le véhicule. Selon le niveau de gamme et les options choisies dans un véhicule, la performance désirée pour les fonctions susmentionnées varie. Le niveau de performance des systèmes sur puce intégrés dans les ordinateurs haute performance est adapté au niveau de performance souhaité pour ces fonctions selon une approche dite « monolithique ». L’approche monolithique consiste à concevoir un système sur puce spécifique par niveau de performance maximum souhaité pour une fonction. Ainsi, par exemple, la conception d’un système sur puce pour des fonctions d’entrée de gamme diffère totalement de la conception d’un système sur puce pour des fonctions avancées de conduite autonome. La réalisation monolithique des systèmes sur puce dans le domaine des véhicules terrestres à moteur, et en particulier dans le domaine automobile, pose plusieurs problèmes : Un problème de cout : l’explosion en besoin calculatoire nécessite soit des systèmes sur puce dont les surfaces de die sont conséquentes (>300mm²), soit un ensemble de systèmes sur puce pour adresser les besoins. Ces deux options sont incompatibles avec la rentabilité recherchée dans le domaine automobile. Un problème d’intégration : la multiplicité des systèmes sur puce nécessaires pour adresser les besoins calculatoires nécessite une multiplicité d’ordinateurs haute performance pour les loger, ou des ordinateurs haute performance complexes à refroidir qui induisent des problèmes d’intégration au sein du véhicule (par exemple actuellement il est nécessaire de prévoir trois ordinateurs haute performance avec cinq systèmes sur puce pour un niveau d’autonomie L3). Un problème de conception, ou scalabilité : il est nécessaire de concevoir un système sur puce par besoin (niveau de gamme / fonction souhaitée), sans synergie de conception possible entre les différents systèmes sur puces. Un problème de validation : certaines fonctions critiques comme la conduite autonome nécessitent des niveaux élevés de sureté, tant au niveau logiciel qu’au niveau matériel. Or, avec l’approche monolithique, il est nécessaire de valider la sureté de chaque système sur puce (et il en existe de nombreux différents selon les niveaux de gamme/fonctions souhaitées), sans que le travail de validation effectué pour l’un des systèmes sur puce puisse être réutilisé par un autre système sur puce. La présente invention vient améliorer la situation. A cet effet un premier aspect de l’invention concerne un système sur puce configuré pour le traitement centralisé de données de fonctionnement d’un véhicule terrestre à moteur, le système sur puce étant ci-après appelé système centralisé, le système centralisé comportant une puce fragmentable de base et une puce fragmentable graphique, la puce de base comportant : au moins deux processeurs configurés pour opérer selon un mode à étape bloquée, dans lequel chaque processeur exécute au même instant la même opération afin d’identifier une erreur ; un port de communication entre puces fragmentables, le port étant configuré pour l’émission et la réception d’au moins un signal entre la puce de base et la puce graphique, le signal comportant une donnée utile et étant configuré pour être transmis sur une distance d’au plus 30 millimètres ; la puce graphique comportant : un calculateur générique sur processeur graphique apte à effectuer au moins 1,5 Téra opérations en virgule flottante par seconde ; un port de communication entre puces fragmentables, le port étant configuré pour l’émission et la réception du signal entre la puce de base et la puce graphique, le système comportant en outre une connexion physique d’une longueur inférieure à 30 millimètres entre le port de la puce de base et le port de la puce graphique. L’architecture retenue présente le meilleur rapport cout performance. D’une part, la puce de base comporte les composants requis pour atteindre des niveaux de sureté suffisant. Ainsi, un niveau ASIL D peut être atteint grâce à la présence des processeurs configurés pour opérer selon le mode à étape bloqué. Le niveau d'intégrité de la sécurité automobile (ASIL pour Automotive Safety Integrity Level en anglais) est un système de classification des risques défini par la norme ISO 26262 - Sécurité fonctionnelle des véhicules routiers. D’autre part, la puce graphique comporte les composants requis pour atteindre de niveaux de performance graphique élevés, avec le calculateur générique sur processeur graphique, à moindre coûts (il n’est par exemple pas nécessaire de redonder le calculateur générique sur processeur graphique). La conception, le développement et leurs couts associés d’un tel système sur puce améliorée sont ainsi très largement optimisés. Par rapport à un système classique où des composants électroniques classiques ne sont pas regroupés en un composant aux dimensions réduites (le système sur puce), le système sur puce selon l’invention simplifie largement l’intégration physique au sein du véhicule. En outre, la puce de base assure à moindre coût les fonctions logicielles de base du véhicule avec le bon niveau de sécurité tout en laissant ouvert la possibilité d’étendre de manière simple les performances du système sur puce. La présence du port très courte portée autorise l’adjonction d’autres puces fragmentables au sein du système sur puce sans compromis sur la performance. En effet, les ports courte portée sont optimisées pour fonctionner à très haut-débits avec une consommation limitée. Dans un mode de réalisation, la puce de base comporte au moins deux ports courte portée. La présence d’au moins deux ports courte portée sur la puce de base présente le meilleur compromis performance coût. En effet, la présence d’un seul port sur la puce de base limiterait les améliorations du système sur puce à l’adjonction d’une seule connexion directe entre une nouvelle puce fragmentable et la puce de base. Dans un mode de réalisation, la puce de base comporte exactement deux ports de communication entre puces fragmentables. Dans un mode de réalisation, la puce graphique comporte en outre un accélérateur d’intelligence artificielle configuré pour traiter entre 30 et 60 Téra opérations par seconde. Dans un mode de réalisation, la puce graphique comporte en outre une interface mémoire configuré pour recevoir une mémoire dynamique synchrone à accès aléatoire à débit de données double. Dans un mode de réalisation, l’interface mémoire est dédiée au stockage des données graphiques générées par le calculateur générique sur processeur graphique. Un deuxième aspect de l’invention concerne un circuit électronique comportant le système centralisé selon l’un des modes de réalisation du premier aspect de l’invention. Un troisième aspect de l’invention concerne un véhicule terrestre à moteur comportant le circuit électronique selon le deuxième aspect de l’invention. Un quatrième aspect de l’invention concerne un procédé de traitement centralisé de données de fonctionnement d’un véhicule terrestre à moteur, le procédé étant mis en œuvre par un système sur puce, ci-après appelé système centralisé, pour le traitement centralisé de données de fonctionnement du véhicule, comportant une puce fragmentable de base et une puce fragmentable graphique, la puce de base comportant : au moins deux processeurs configurés pour opérer selon un mode à étape bloquée, dans lequel chaque processeur exécute au même instant la même opération afin d’identifier une erreur ; un port de communication entre puces fragmentables, le port étant configuré pour l’émission et la réception d’au moins un signal entre la puce de base et la puce graphique, le signal comportant une donnée utile et étant configuré pour être transmis sur une distance d’au plus 30 millimètres ; la puce graphique comportant : un calculateur générique sur processeur graphique apte à effectuer au moins 1,5 Téra opérations en virgule flottante par seconde ; un port de communication entre puces fragmentables, le port étant configuré pour l’émission et la réception du signal entre la puce de base et la puce graphique, le système comportant en outre une connexion physique entre le port de la puce de base et le port de la puce graphique, le procédé comportant une étape de transmission de la donnée utile depuis la puce de base vers la puce graphique. Un cinquième aspect de l’invention comporte un programme informatique comportant des instructions pour la mise en œuvre du procédé selon le quatrième aspect de l’invention, lorsque ces instructions sont exécutées par un processeur. D’autres caractéristiques et avantages de l’invention apparaîtront à l’examen de la description détaillée ci-après, et des dessins annexés sur lesquels : FIG. 1 est un schéma illustrant les contraintes industrielles liées au développement d’ordinateurs haute performance au sein d’un véhicule terrestre à moteur selon plusieurs modes de réalisation de l’invention ; FIG. 2 est un schéma global illustrant des architectures électroniques d’ordinateurs haute performance au sein d’un véhicule terrestre à moteur selon plusieurs modes de réalisation de l’invention ; FIG. 3 est un schéma de synthèse illustrant des architectures électroniques d’ordinateurs haute performance au sein d’un véhicule terrestre à moteur selon plusieurs modes de réalisation de l’invention ; FIG. 4 est un schéma illustrant une puce fragmentable de base d’un système sur puce configuré pour le traitement centralisé de données de fonctionnement d’un véhicule terrestre à moteur, selon un mode de réalisation de l’invention ; FIG. 5 est un schéma illustrant un système sur puce configuré pour la conduite autonome d’un véhicule terrestre à moteur, selon un mode de réalisation de l’invention ; FIG. 6 est un schéma illustrant une puce fragmentable graphique d’un système sur puce, selon un mode de réalisation de l’invention ; FIG. 7 est un diagramme illustrant les étapes d’un procédé selon un mode de réalisation de l’invention. L’invention est décrite ci-après dans son application, non limitative, au cas d’un véhicule automobile. D’autres applications, par exemple sur un camion ou un cyclomoteur sont envisageables. La FIG. 1 est un schéma illustrant les contraintes industrielles liées au développement d’ordinateurs haute performance au sein d’un véhicule terrestre à moteur selon plusieurs modes de réalisation de l’invention. L’axe des abscisses représente le niveau de performance requis pour la conduite autonome. La performance requise pour la conduite autonome augmente en se déplaçant vers la droite de l’axe. On entend par « conduite autonome » d’un « véhicule autonome » tout procédé apte à assister la conduite du véhicule. Le procédé peut ainsi consister à diriger partiellement ou totalement le véhicule ou à apporter tout type d’aide à une personne physique conduisant le véhicule. Le procédé couvre ainsi toute conduite autonome, du niveau 0 au niveau 5 dans le barème de l’OICA, pour Organisation International des Constructeurs Automobiles. Un acronyme couramment utilisé pour désigner la conduite autonome est ADAS, pour advanced driver-assistance systems en anglais, soit système avancé d’aide à la conduite en français. L’axe des ordonnées représente le niveau de performance requis pour les fonctions d’info-divertissement. La performance requise pour l’info-divertissement augmente en se déplaçant vers le haut de l’axe. On entend par « info-divertissement » toute fonction liée au divertissement d’au moins un occupant du véhicule, comme par exemple la diffusion de media audio, vidéo ou olfactifs. Un acronyme utilisé pour désigner l’info-divertissement est IVI, pour in-vehicle infotainment en anglais, soit info-divertissement dans le véhicule en français. Trois niveaux de performance, NTRY, entrée de gamme, HGH, moyen de gamme et PREM pour haut de gamme sont présents. Le niveau L3/L4 correspond à la conduite autonome de niveau 3 ou 4. Le schéma représenté sur la FIG. 1 illustre les combinaisons pertinentes de besoins IVI et ADAS. Les fondations du cœur d’une architecture centralisée, avec par exemple l’utilisation d’un ou plusieurs ordinateur haute-performances HPC, pour high performance computer en anglais, sont principalement dictées par les besoins de traitement/calcul en ADAS et IVI. Certaines combinaisons ont peu de sens (par exemple blocs 1 où une fonction est haut de gamme et l’autre bas de gamme). Il convient de trouver le meilleur partitionnement de composants électroniques qui répond aux besoins, et notamment aux besoins IVI et ADAS. La frontière entre le niveau HGH et L3/L4 des besoins en ADAS est notable et choisie de la manière suivante : elle est définie ou le système ADAS a besoin d’une redondance avec un canal primaire et un canal secondaire indépendant (bloc 5 où la sûreté de fonctionnement est clé). L’aspect volume des niveaux est un point essentiel pour l’optimisation de ce partitionnement. Ainsi les niveaux L3/L4 ADAS et PREM IVI, blocs 11, 13 et 15, sont peu volumineux alors que la combinaison 9 NTRY/NTRY constitue le plus gros du volume (bloc 3). Les blocs 7, 17 et 19 représentent des besoins modérés. La FIG. 2 est un schéma global illustrant des architectures électroniques d’ordinateurs haute performance au sein d’un véhicule terrestre à moteur selon plusieurs modes de réalisation de l’invention. La FIG. 2 illustre les différentes configurations électroniques possibles d’au moins un circuit électronique, encore appelé ordinateur hautes performances ou HPC pour High Performance Computer en anglais, compris sur le véhicule automobile. Le détail desdits circuits est ensuite donné en référence à la FIG. 3 . Dans certaines configurations, le véhicule ne comporte qu’un seul circuit électronique, par exemple pour les circuits électroniques 9, 7, 19, 17 ou 11. Dans d’autres configurations, comme les configurations 13 et 15, le véhicule comportent plusieurs circuits électroniques. Dans la configuration 13, le véhicule comporte les circuits électroniques 23 et 21. Dans la configuration 15, le véhicule comporte les circuits électroniques 21. Chacun des circuits électroniques comporte dans un mode de réalisation au moins une mémoire 27 à débit de données double, ou DDR pour double data rate en anglais. La FIG. 3 est un schéma de synthèse illustrant des architectures électroniques d’ordinateurs haute performance au sein d’un véhicule terrestre à moteur selon plusieurs modes de réalisation de l’invention. Dans tous les modes de réalisation de l’invention, le véhicule comporte au moins un circuit électronique. Le circuit électronique comporte au moins un système sur puce configuré pour le traitement centralisé de données de fonctionnement du véhicule, ledit système sur puce étant ci-après appelé système centralisé. Le système centralisé est apte à recevoir une pluralité de puces fragmentables, et comporte au moins une puce fragmentable de base 32 et au moins une puce graphique 35 également décrite en référence à la FIG. 4 ci-après. Différents modes de réalisation correspondant à différentes architectures électroniques possibles sont décrits ci-après. Le circuit électronique 9, par exemple référencé HPC 0, comporte un système sur puce F1 configuré pour le traitement centralisé de données de fonctionnement du véhicule, qui comporte la puce 32. Dans un mode de réalisation, F1 ne comporte qu’une puce fragmentable de base, la puce 32. Le circuit électronique 7, par exemple référencé HPC D, comporte un système sur puce F2 configuré pour le traitement centralisé de données de fonctionnement du véhicule, qui comporte la puce 32 et une puce fragmentable graphique 35, ci-après décrite en référence à la FIG. 6 . Le circuit électronique 19, par exemple référencé HPC E, comporte le système sur puce F1 comportant la puce 32, et un système sur puce A1 configuré pour la conduite autonome du véhicule terrestre à moteur. Le système A1 comporte une puce fragmentable 37 pour la conduite autonome. Le circuit électronique 17, par exemple référencé HPC A, comporte le système sur puce F2 comportant la puce de base 32 et la puce graphique 35, et le système sur puce A1 pour la conduite autonome comportant la puce 37. Le circuit électronique 21, par exemple référencé HPC B, comporte le système sur puce F2 comportant la puce 32 et la puce graphique 35, et un système sur puce A2 configuré pour la conduite autonome. Le système A2 comporte quatre puces fragmentables 37 pour la conduite autonome. Le circuit électronique 23, par exemple référencé HPC C, comporte un système sur puce F3 comportant la puce 32 et deux puces graphiques 35. Le circuit 23 comporte en outre le système sur puce A2 configuré pour la conduite autonome et comporte quatre puces 37 pour la conduite autonome. Ainsi, selon les modes de réalisation, le système centralisé comporte ou non une autre puce fragmentable que la puce de base 32. Dans tous les modes de réalisation, la puce 32 comporte au moins un port de communication entre puces fragmentables. Dans un mode de réalisation décrit ensuite, la puce de base comporte deux ports de communication entre puces fragmentables. Dans certains de ces modes de réalisation, un ou les deux ports de communication entre puces fragmentables ne sont pas raccordé à d’autres puces fragmentables du système centralisé. Chaque port de communication entre puces fragmentables est configuré pour l’émission et la réception d’au moins un signal entre la puce de base 32 et une autre puce fragmentable du système centralisé (effectivement présente sur le système centralisé ou non), le signal comportant une donnée utile et étant configuré pour être transmis sur une distance d’au plus 30 millimètres. Les signaux configurés pour être transmis sur une distance d’au plus 30 millimètres peuvent être transmis avec des niveaux de performance important et une énergie requise faible. Le paramétrage de signaux configurés pour être transmis sur une distance d’au plus 30 millimètres est connu de l’homme du métier et est par exemple détaillé à la norme UCIe : « Universal Chiplet Interconnect Express (UCIe) Specification Revision 1.0 » et notamment au point 5.0. Sur la FIG. 3 , des raccordements entre ports de communication entre puces fragmentables sont représentés en traits pleins (trait Chplt Com) et des raccordements entre ports de communication entre systèmes sur puce sont représentés en traits pointillés (trait SoC Com). Les raccordements entre ports de communication entre puces fragmentables ne sont donc pas supérieurs à une distance de 30 millimètres. On entend par « donnée utile » tout type de donnée comportant une information utilisée par une fonctionnalité du véhicule. Dans un mode de réalisation, les ports de communication entre puces fragmentables sont des ports UCIe, marque déposée, pour Universal Chiplet Interconnect Express en anglais et interconnexion express universel pour puce fragmentable en français, au moins compatibles avec la norme UCIe : « Universal Chiplet Interconnect Express (UCIe) Specification Revision 1.0 ». Dans un mode de réalisation, les ports de communication entre systèmes sur puce sont des ports PCIe, maque déposée, pour Peripheral Component Interconnect Express en anglais et interconnexion express pour composant périphérique en français, au moins compatibles avec la norme PCIe : « PCI Express® Base Specification Revision 6.1 ». Dans un mode de réalisation, les ports sont configurés pour que l’interconnexion physique entre la puce de base et l’autre puce fragmentable du système centralisé comporte un substrat organique à deux dimensions. Dans un mode de réalisation, chaque port comporte au moins 16 broches pour l’interconnexion physique. La fondation de l’architecture proposée s’appuie sur un HPC avec un système sur puce monolithique fusion (die unique) qui adresse le niveau NTRE/NTRY pour optimiser le cout de ce niveau à fort volume. Ce système sur puce est construit autour d’un die « base » qui sera réutilisé dans une approche chiplet sur les déclinaisons suivantes. Ainsi ce « base » die bénéficiera d’un volume supplémentaire qu’une approche monolithique par niveau n’aurait pas permis. Additionnellement à la « base » die, les niveaux supérieurs sont couverts par l’adjonction de chiplet(s) « adas » et « ivi » pour couvrir respectivement les besoins supplémentaires en adas et infotainment. Ainsi le passage du niveau entry à high nécessitera l’adjonction d’un chiplet supplémentaire « adas » ou « ivi ». De manière analogue, le passage du niveau NTRY/HGH ou HGH/NTRY vers HGH/HGH nécessite l’adjonction du chiplet ivi ou adas nécessaire. Également, la couverture du niveau PREM/HGH est rendu possible par l’ajout d’un chiplet ivi supplémentaire soit une combinaison d’une « base » die, une die « adas » et 2 dies « ivi ». Le passage au niveau L3/L4 nécessite un ajout de ressources de calcul conséquent au système qu’il faut séparer en 2 sous-systèmes indépendants pour des raisons de sureté. Ce double besoin est couvert par 2 HPCs offrant chacun la combinaison de 4 chiplets adas, un chiplet IVI et un chiplet base réparties en 2 SoCs. La partie pris de regrouper les chiplets ADAS au sein d’un même SoC offre un double avantage : il offre d’une part la répartition de la puissance à dissiper sur 2 SoCs mais il permet aussi de faire évoluer la gamme de SoC adas indépendamment du reste du système. D’autre avantages apparaissent dans ce partitionnement de SoC et HPCs. Réutilisation du boitier (housing en anglais) de HPC Réutilisation de la base qui permet de minimiser la validation au travers des niveaux. Possibilité de faire évoluer les SoCs adas plus rapidement que le reste du système La taille des 3 chiplets déclinés dans ce partitionnement reste sur une surface optimale de rendement ( La FIG. 4 illustre la puce fragmentable de base 32, selon un mode de réalisation de l’invention. La puce 32 comporte, au moins deux processeurs configurés pour opérer selon un mode à redondance simultanée, dans lequel chaque processeur exécute au même instant la même opération afin d’identifier une erreur. Il est fait état dans le présent document de deux processeurs opérant selon un mode à redondance simultané. Cette terminologie (deux processeurs) est équivalente à une terminologie dans laquelle il serait fait mention d’un seul processeur où les noyaux d'exécution fonctionnent en phase verrouillé dans laquelle chaque noyau exécute au même instant la même opération afin d'identifier une erreur. De tels processeurs à redondance simultanée, encore appelé lockstep mode en anglais, rendent possible la validation ASIL D, représentée en gras sur la FIG. 4 au bloc 69. Dans un mode de réalisation, le mode à redondance simultané comporte en outre une isolation, physique ou logicielle, des systèmes d’horloge et/ou de l’alimentation électrique ou encore une compatibilité avec un mode de réveil rapide. La puce 32 comporte : Un bloc 72 d’unité centrale de calcul CPU, pour central processing unit en anglais configuré pour effectuer une grande variété d’opérations. Dans un mode de réalisation, le bloc 72 comporte une mémoire cache supérieure à 12 mega bits et/ou des performances de calcul comprises entre 50 et 500 kdmips, préférentiellement 118 kdmips. Le dmips est une unité de mesure de performance d’un processeur relative à un million d’opérations par seconde de type dhrystone. Un bloc 74 d’unité neural de calcul NPU, pour neural processing unit en anglais, comportant un accélérateur d’intelligence artificielle configuré pour traiter entre 10 et 100 Téra opérations (Tops) relatives à l’exécution de réseaux de neurones dédiés à la reconnaissance d’image par seconde, préférentiellement 50 Tops. Dans un mode de réalisation, le NPU comporte une mémoire cache supérieure à 15 mega bits. Un bloc 76 d’unité graphique de calcul GPU, pour graphical processing unit en anglais, comportant un calculateur générique sur processeur graphique apte à effectuer entre 100 et 500 milliards d’opérations en virgule flottante par seconde (Gflops), préférentiellement 300 Gflops. Dans un mode de réalisation, le GPU est configuré pour être compatible avec un mode de virtualisation, c’est-à-dire qu’il peut être opéré en plusieurs instances virtuelles indépendantes. Plusieurs modes de réalisation sont possibles quant à l’intégration des processeurs à redondance simultanée. Dans un mode de réalisation préférentiel, la puce 32 comporte en outre un bloc de sureté (non-représenté) comportant les processeurs à redondance simultanée qui sont en charge des opérations critiques quant à la sureté de fonctionnement (typiquement les décisions à l’origine des instructions de conduite autonome ou des opérations liées à la fusion des données issues des capteurs pour la conduite autonome). Dans un mode de réalisation, les deux processeurs sont compris dans l’un au moins des composants ou blocs de composants 72, 74 et/ou 76. La puce 32 comporte en outre au moins les deux ports 61 et 63 de communication entre puces fragmentables. Chaque port de communication entre puces fragmentables est configuré pour l’émission et la réception d’au moins un signal comportant la donnée utile et configuré pour être transmis sur une distance d’au plus 30 millimètres. Dans un mode de réalisation, la puce 32 comporte en outre au moins les deux ports 65 et 67 de communication entre systèmes sur puce. Dans un mode de réalisation, le port 65 est configuré pour un échange de données à un débit compris entre 8 et 32 GBps et le port 67 pour un débit compris entre 1 et 8 GBps. Dans un mode de réalisation, la puce de base 32 comporte en outre au moins un port bas-débit 71 pour une connexion avec un bus système série. Le bus système série est par exemple de type CAN pour controller area network ou réseau de contrôle de zone en français. Dans un mode de réalisation, le port 71 comporte trois sous-ports de type CAN-FD, marque déposée, pour Controller Area Network Flexible Data-Rate soit réseau de contrôle de zone à débit flexible en français. La puce 32 est la plus complète des puces fragmentables ici présentées car elle adresse les domaines ADAS et infotainment pour les niveaux NTRY. Dans un mode de réalisation, la puce 32 comporte en outre des fonctions de passerelle, gateway en anglais, pour les réseaux de communication internes au véhicule. Dans un mode de réalisation, la puce 32 offre également la connectivité nécessaire (I/O) pour le niveau NTRY mais aussi les suivants. La puce 32 offre également l’interconnexion haut débit nécessaire à l’extension du sytème au travers des ports entre systèmes sur puce, par exemple de type PCIe, pour une extension interSoC et les deux ports 61 et 62 pour une extension multiDie. Cette interconnexion est non nécessaire au niveau NTRY mais requise pour l’extension du système sur les niveaux supérieurs. Ce surplus Silicium (et donc surcout) est largement compensé par l’effet volume procuré par les niveaux supérieurs. La FIG. 5 illustre la puce fragmentable 37 pour la conduite autonome, selon un mode de réalisation de l’invention. La puce 37 comporte, au moins deux processeurs configurés pour opérer selon le mode à redondance simultanée. Il est fait état dans le présent document de deux processeurs opérant selon un mode à redondance simultané. Cette terminologie (deux processeurs) est équivalente à une terminologie dans laquelle il serait fait mention d’un seul processeur où les noyaux d'exécution fonctionnent en phase verrouillé dans laquelle chaque noyau exécute au même instant la même opération afin d'identifier une erreur. Comme pour la puce de base 32, de tels processeurs à redondance simultanée rendent possible la validation ASIL D, représentée en gras sur la FIG. 5 au bloc 84. Dans un mode de réalisation, le mode à redondance simultané comporte en outre une isolation, physique ou logicielle, des systèmes d’horloge et/ou de l’alimentation électrique ou encore une compatibilité avec un mode de réveil rapide. La puce 37 comporte : Un bloc 86 d’unité centrale de calcul CPU, pour central processing unit en anglais configuré pour effectuer une grande variété d’opérations. Dans un mode de réalisation, le bloc 72 comporte une mémoire cache supérieure à 6 mega bits et/ou des performances de calcul comprises entre 10 et 200 kdmips, préférentiellement 63 kdmips. Un bloc 88 d’unité neural de calcul NPU, pour neural processing unit en anglais, comportant un accélérateur d’intelligence artificielle configuré pour traiter entre 50 et 500 téra opérations relatives à l’exécution de réseaux de neurones dédiés à la reconnaissance d’image par seconde, préférentiellement 79 téra opérations relatives à l’exécution de réseaux de neurones dédiés à la reconnaissance d’image par seconde. Dans un mode de réalisation, le NPU comporte une mémoire cache supérieure à 33 mega bits. Plusieurs modes de réalisation sont possibles quant à l’intégration des processeurs à redondance simultanée. Dans un mode de réalisation préférentiel, la puce 37 comporte en outre un bloc de sureté (non-représenté) comportant les processeurs à redondance simultanée qui sont en charge des opérations critiques quant à la sureté de fonctionnement (typiquement les décisions à l’origine des instructions de conduite autonome ou des opérations liées à la fusion des données issues des capteurs pour la conduite autonome). Dans un mode de réalisation, les deux processeurs sont compris dans l’un au moins des composants ou blocs de composants 86 et/ou 88. La puce 37 comporte en outre au moins les deux ports 78 et 80 de communication entre puces fragmentables. Chaque port de communication entre puces fragmentables est configuré pour l’émission et la réception d’au moins un signal comportant la donnée utile et configuré pour être transmis sur une distance d’au plus 30 millimètres. Dans un mode de réalisation, la puce 32 comporte en outre un port 82 de communication entre systèmes sur puce. La puce 37 apporte un ensemble d’extensions dédiés à l’exécution de système de conduite autonome : Principalement des moyens de calcul massivement parallèle (NPU 74) Des processeurs performances (CPU 86) et au bon niveau de sureté Des moyens liés à la vision (non représentés, avec par exemple un processeur pour le traitement du signal d’image ISP, pour Image Signal Processeur en anglais) Une interface mémoire DDR locale (non représentée) pour décharger le système centralisé des nombreux aller-retours mémoire-processeur liés à cette activité ADAS. La FIG. 6 illustre la puce fragmentable graphique 35, selon un mode de réalisation de l’invention. La puce 35 comporte au moins un processeur configuré pour assurer un niveau de sureté ASIL B (bloc 92). Un tel niveau de sureté implique des processus de vérification d’un niveau important, mais moins que pour le niveau ASIL D des puces 32 et 37. Ainsi, il est envisageable pour un niveau ASIL B d’avoir des processus de vérification des erreurs, ou d’introduction de redondance, uniquement logiciels. Par exemple, un niveau ASIL B n’implique pas un matériel spécifique tel que deux processeurs configurés pour opérer selon le mode à redondance simultanée. La puce 35 comporte : Un bloc 94 d’unité centrale de calcul CPU, pour central processing unit en anglais configuré pour effectuer une grande variété d’opérations. Dans un mode de réalisation, le bloc 94 comporte une mémoire cache supérieure à 19 mega bits et/ou des performances de calcul comprises entre 50 et 500 kdmips, préférentiellement 185 kdmips. Un bloc 98 d’unité neural de calcul NPU, pour neural processing unit en anglais, comportant un accélérateur d’intelligence artificielle configuré pour traiter entre 10 et 100 Téra opérations (Tops) relatives à l’exécution de réseaux de neurones dédiés à la reconnaissance d’image par seconde, préférentiellement 54 téra opérations relatives à l’exécution de réseaux de neurones dédiés à la reconnaissance d’image par seconde. Dans un mode de réalisation, le NPU comporte une mémoire cache supérieure à 22 mega bits. Un bloc 96 d’unité graphique de calcul GPU, pour graphical processing unit en anglais, comportant un calculateur générique sur processeur graphique apte à effectuer entre 1 et 5 téra d’opérations en virgule flottante par seconde (Tflops), préférentiellement supérieur à 1,5 Tflops. Dans un mode de réalisation, le GPU est configuré pour être compatible avec un mode de virtualisation, c’est-à-dire qu’il peut être opéré en plusieurs instances virtuelles indépendantes. Plusieurs modes de réalisation sont possibles quant à l’intégration du processeur présentant une sureté ASIL B. Dans un mode de réalisation préférentiel, la puce 35 comporte en outre un bloc de sureté (non-représenté) comportant le processeur présentant une sureté ASIL B (typiquement les opérations critiques du point de vue de la cybersécurité). Dans un mode de réalisation, le processeur ASIL B est compris dans l’un au moins des composants ou blocs de composants 94, 96 et/ou 98. Dans un mode de réalisation, la puce graphique comporte en outre une interface mémoire configuré pour recevoir une mémoire dynamique synchrone à accès aléatoire à débit de données double qui, dans un mode de réalisation, est dédiée au stockage des données graphiques générées par le calculateur générique sur processeur graphique. La puce 35 comporte en outre au moins un port 90 de communication entre puces fragmentables. Le port 90 de communication entre puces fragmentables est configuré pour l’émission et la réception d’au moins un signal comportant la donnée utile et configuré pour être transmis sur une distance d’au plus 30 millimètres. La puce 35 apporte ainsi un ensemble d’extension dédiés à l’exécution de taches orientées cockpit/infotainment : Principalement des moyens de calcul graphique (GPU) Des processeurs performances (CPU performance) et sureté (ASIL B). Un NPU pour le support de fonctions d’intelligence artificielle dédiée cockpit. Une interface mémoire DDR locale pour décharger le système centralisé des mouvements liés à la partie graphique. La FIG. 7 est un diagramme illustrant les étapes d’un procédé selon un mode de réalisation de l’invention. Dans le mode de réalisation ici décrit à la FIG. 7 , une donnée Data est transmise depuis la puce fragmentable de base 32 vers la puce fragmentable graphique 35. Le procédé débute à une 200 puis la donnée Data est transmise à une étape 202 par 32 pour être reçue à une étape 204 par 35. Le procédé se termine ensuite à une étape 206. Dans un mode de réalisation, le procédé symétrique, de la puce fragmentable graphique vers la puce de base, est mis en œuvre. La présente invention ne se limite pas aux formes de réalisation décrites ci-avant à titre d’exemples ; elle s’étend à d’autres variantes. Ainsi, il a été décrit un mode de réalisation dans lequel l’invention était mise en œuvre pour un véhicule automobile. L’invention peut toutefois être réalisée avec tout type de véhicule terrestre à moteur comme un scooter, un train ou une brouette motorisée. De plus, il est fait état dans le présent document de deux processeurs opérant selon un mode à redondance simultané. Cette terminologie (deux processeurs) est équivalente à une terminologie dans laquelle il serait fait mention d’un seul processeur où les noyaux d'exécution fonctionnent en phase verrouillé dans laquelle chaque noyau exécute au même instant la même opération afin d'identifier une erreur. En outre, il a été décrit un mode de réalisation dans lequel l’invention était mise en œuvre avec deux ports de communication entre puces fragmentables sur la puce de base. L’invention peut toutefois être réalisée avec un seul port de communication entre puces fragmentables sur la puce de base, ledit port reliant la puce de base et la puce graphique. Système sur puce (F2; F3) configuré pour le traitement centralisé de données de fonctionnement d’un véhicule terrestre à moteur, le système sur puce étant ci-après appelé système centralisé, le système centralisé comportant une puce fragmentable de base (32) et une puce fragmentable graphique (35), la puce de base comportant : au moins deux processeurs configurés pour opérer selon un mode à étape bloquée, dans lequel chaque processeur exécute au même instant la même opération afin d’identifier une erreur ; un port de communication (61) entre puces fragmentables, le port étant configuré pour l’émission et la réception d’au moins un signal entre la puce de base et la puce graphique, le signal comportant une donnée utile et étant configuré pour être transmis sur une distance d’au plus 30 millimètres ; la puce graphique comportant : un calculateur générique sur processeur graphique (GPU) apte à effectuer au moins 1,5 Téra opérations en virgule flottante par seconde ; un port de communication (90) entre puces fragmentables, le port étant configuré pour l’émission et la réception du signal entre la puce de base et la puce graphique, le système comportant en outre une connexion physique d’une longueur inférieure à 30 millimètres entre le port de la puce de base et le port de la puce graphique. Système sur puce selon la revendication 1, dans lequel la puce de base comporte exactement deux ports (61 ; 63) de communication entre puces fragmentables. Système sur puce selon l’une des revendications précédentes, dans lequel la puce graphique comporte en outre un accélérateur d’intelligence artificielle (98) configuré pour traiter entre 30 et 60 Téra opérations par seconde. Système sur puce selon l’une des revendications précédentes, dans lequel la puce graphique comporte en outre une interface mémoire configuré pour recevoir une mémoire dynamique synchrone à accès aléatoire à débit de données double. Système sur puce selon la revendication 4, dans lequel l’interface mémoire est dédiée au stockage des données graphiques générées par le calculateur générique sur processeur graphique. Circuit électronique (17 ; 7 ; 21 ; 11 ; 23) comportant le système sur puce selon l’une des revendications précédentes. Véhicule terrestre à moteur comportant le circuit électronique selon la revendication 6. Procédé de traitement centralisé de données de fonctionnement d’un véhicule terrestre à moteur, le procédé étant mis en œuvre par un système sur puce, ci-après appelé système centralisé, pour le traitement centralisé de données de fonctionnement du véhicule, comportant une puce fragmentable de base et une puce fragmentable graphique, la puce de base comportant : au moins deux processeurs configurés pour opérer selon un mode à étape bloquée, dans lequel chaque processeur exécute au même instant la même opération afin d’identifier une erreur ; un port de communication entre puces fragmentables, le port étant configuré pour l’émission et la réception d’au moins un signal entre la puce de base et la puce graphique, le signal comportant une donnée utile et étant configuré pour être transmis sur une distance d’au plus 30 millimètres ; la puce graphique comportant : un calculateur générique sur processeur graphique apte à effectuer au moins 1,5 Téra opérations en virgule flottante par seconde ; un port de communication entre puces fragmentables, le port étant configuré pour l’émission et la réception du signal entre la puce de base et la puce graphique, le système comportant en outre une connexion physique entre le port de la puce de base et le port de la puce graphique, le procédé comportant une étape de transmission (202) de la donnée utile depuis la puce de base vers la puce graphique. Programme informatique comportant des instructions pour la mise en œuvre du procédé selon la revendication 8, lorsque ces instructions sont exécutées par un processeur (69 ; 84 ; 92).