FR 3153432 A1 20250328 FR 2310175 A 20230926 Circuit de correction pour circuit à bande interdite La présente description concerne un circuit de correction (CORR) pour un circuit à bande interdite (1) comprenant un premier transistor bipolaire (Q1) et un deuxième transistor bipolaire (Q1, Q2), le circuit à bande interdite étant configuré pour fournir une tension (Vref) continue et stable en température à partir des premier et deuxième transistors bipolaires (Q1, Q2), le circuit de correction étant configuré pour générer un courant de correction (Icorr) égal à une différence de courant de base (Ib1, Ib2) desdits premier et deuxième transistors (Q1, Q2), et injecter le courant de correction (Icorr) sur l'émetteur d'un desdits premier et deuxième transistors bipolaires (Q1) de sorte à corriger une erreur sur la tension (Vref) stable en température résultant d'une différence de gain en courant entre lesdits premier et deuxième transistors bipolaires (Q1, Q2). Figure pour l'abrégé : Fig. 3 Circuit de correction pour circuit à bande interdite La présente description concerne de façon générale les circuits électroniques, par exemple intégrés, et, plus particulièrement, les circuits électroniques à bande interdite ("bandgap" en anglais) et les dispositifs électroniques comprenant de tels circuits électroniques à bande interdite pour générer une tension continue (DC de l'anglais "Direct Current") stable en température. Des circuits à bande interdite connus comprennent au moins deux transistors bipolaires qui reçoivent des courants égaux sur leurs collecteurs respectifs. Les deux transistors bipolaires sont de même type, par exemple NPN, et ont leurs bases interconnectées entre elles. En outre, l'un des deux transistors bipolaires est P fois plus grand que l'autre, P étant un nombre positif et supérieur à 1, c'est à dire, par exemple, que les dimensions des régions de collecteur, d'émetteur et de base de ce transistor bipolaire sont P fois plus grandes que celles des régions de collecteur, d'émetteur et de base de l'autre transistor bipolaire. Par exemple, le transistor qui est P fois plus grand que l'autre correspond à la mise en parallèle de P transistors identiques chacun au transistor qui est P fois plus petit que l'autre. La différence entre les tensions base-émetteur de ces deux transistors, c'est à dire la tension égale à la tension base-émetteur du plus petit des deux transistors moins la tension base-émetteur du plus gros de ces deux transistors, est alors de type PTAT (de l'anglais "Proportional To Absolute Temperature" – proportionnelle à la température absolue). Comme la tension base-émetteur d'un transistor bipolaire est par ailleurs de type CTAT (de l'anglais "Complementary To Absolute Temperature" – complémentaire à la température absolue), en dimensionnant convenablement le circuit à bande interdite, une tension stable en température peut être obtenue à partir de la différence de tension base-émetteur des deux transistors bipolaires, et de la tension base-émetteur de l'un de ces deux transistors bipolaire ou d'un autre transistor bipolaire du circuit à bande interdite. Toutefois, les circuits à bande interdite connus présentent divers inconvénients auxquels il serait souhaitable de pallier. Il existe un besoin de pallier tout ou partie des inconvénients des circuits électroniques connus à bande interdite, et des dispositifs connus comprenant des circuits connus à bande interdite pour générer une tension stable en température, ou tension de référence. Par exemple, dans les circuits à bande interdite du type décrit ci-dessus, par exemple mis en œuvre en technologie FinFet, la valeur de la tension stable en température fournie par le circuit à bande interdite peut être différente d'une valeur théorique pour laquelle le circuit à bande interdite a été dimensionné. Un mode de réalisation pallie tout ou partie des inconvénients des circuits électroniques à bande interdite connus, et des dispositifs connus comprenant des circuits connus à bande interdite pour générer une tension stable en température. Par exemple, un mode de réalisation pallie tout ou partie des inconvénients des circuits électroniques à bande interdite connus utilisant la différence de tension base-émetteur de transistors bipolaires, par exemple de type NPN, par exemple mis en œuvre en technologie FinFet. Un mode de réalisation prévoit un circuit de correction pour un circuit à bande interdite comprenant un premier transistor bipolaire et un deuxième transistor bipolaire, le circuit à bande interdite étant configuré pour fournir une tension continue et stable en température à partir d'une différence entre une tension base-émetteur du premier transistor bipolaire et une tension base-émetteur du deuxième transistor bipolaire, le circuit de correction étant configuré pour : générer un courant de correction égal à une différence entre un courant de base d'un desdits premier et deuxième transistors et un courant de base de l'autre desdits deux transistors ; et injecter le courant de correction sur l'émetteur d'un desdits premier et deuxième transistors bipolaires de sorte à corriger une erreur sur une valeur de la tension stable en température résultant d'une différence de gain en courant entre lesdits premier et deuxième transistors bipolaires. Un autre mode de réalisation prévoit un dispositif de génération d'une tension continue et stable en température, le dispositif comprenant : un circuit à bande interdite comprenant un premier transistor bipolaire et deuxième transistor bipolaire et étant configuré pour fournir une tension continue et stable en température à partir d'une différence entre une tension base-émetteur du premier transistor bipolaire et une tension base-émetteur du deuxième transistor bipolaire ; et le circuit de correction tel que décrit ci-dessus. Selon un mode de réalisation : le premier transistor bipolaire a des dimensions plus faible que le deuxième transistor bipolaire ; les premier et deuxième transistors bipolaires ont leurs bases connectées entre elles et leurs émetteurs couplés à un premier noeud d'application d'un potentiel de référence ; et le circuit à bande interdite comprend : - un premier transistor MOS ayant une source connectée à un deuxième noeud configuré pour recevoir un potentiel d'alimentation et un drain couplé, de préférence connecté, au collecteur du premier transistor bipolaire, et - un deuxième transistor MOS identique au premier transistor MOS et ayant une source connectée au deuxième noeud, un drain couplé, de préférence connecté, au collecteur du deuxième transistor bipolaire et une grille connectée à la grille du premier transistor MOS, les premier et deuxième transistors MOS étant configurés pour fournir un premier courant au premier transistor bipolaire et un deuxième courant égal au premier courant au deuxième transistor bipolaire. Selon un mode de réalisation, le circuit à bande interdite comprend : une première résistance connectée entre l'émetteur du premier transistor bipolaire et l'émetteur du deuxième transistor bipolaire ; et une deuxième résistance connectée entre l'émetteur du premier transistor bipolaire et le premier noeud. Selon un mode de réalisation, le circuit à bande interdite comprend : une première résistance connectée entre l'émetteur du premier transistor bipolaire et le premier noeud ; une deuxième résistance connectée entre l'émetteur du deuxième transistor bipolaire et le premier noeud ; un transistor bipolaire supplémentaire ayant son collecteur connecté au deuxième noeud ; un transistor MOS supplémentaire ayant son drain connecté à la base du transistor bipolaire supplémentaire et couplé au deuxième noeud par une source de courant, sa grille connectée au collecteur du deuxième transistor bipolaire et sa source connecté au premier noeud ; une capacité couplant le drain et la grille du transistor MOS supplémentaire ; et une troisième résistance connectée entre l'émetteur du deuxième transistor bipolaire et l'émetteur du transistor bipolaire supplémentaire. Selon un mode de réalisation, le circuit de correction est configuré pour injecter le courant de correction sur le noeud de connexion de la première résistance au premier transistor bipolaire. Selon un mode de réalisation, le circuit de correction comprend : un troisième transistor MOS et troisième transistor bipolaire en série entre les premier et deuxième noeuds ; un quatrième transistor MOS et quatrième transistor bipolaire en série entre les premier et deuxième noeuds ; un sixième transistor MOS ayant sa grille connectée au noeud de connexion du troisième transistor MOS au troisième transistor bipolaire, sa source connectée à la base du troisième transistor bipolaire et son drain connecté à un troisième noeud ; un septième transistor MOS ayant sa grille connectée au noeud de connexion du quatrième transistor MOS au quatrième transistor bipolaire, sa source connectée à la base du quatrième transistor bipolaire et son drain connecté à un quatrième noeud ; un miroir de courant à transistors MOS couplant les troisième et quatrième noeuds ; et une source de tension couplant le troisième ou quatrième noeud à une sortie du circuit de correction configurée pour fournir le courant de correction. Selon un mode de réalisation : le troisième transistor MOS est identique au premier transistor MOS ; le troisième transistor bipolaire est identique au premier transistor bipolaire ; le quatrième transistor MOS est identique au deuxième transistor MOS ; le quatrième transistor bipolaire est identique au deuxième transistor bipolaire ; et un rapport de courant du miroir de courant est égal à 1. Selon un mode de réalisation : le troisième transistor MOS est identique au premier transistor MOS ; le troisième transistor bipolaire est identique au premier transistor bipolaire ; le quatrième transistor MOS est N fois plus petit que le deuxième transistor MOS, avec N un nombre strictement supérieur à 1, par exemple égal à 2 ; le quatrième transistor bipolaire est N fois plus petit que le deuxième transistor bipolaire ; et le miroir de courant comprend deux transistors MOS ayant un rapport de dimensions N entre eux. Selon un mode de réalisation : la source de tension couple le troisième noeud à la sortie ; et le miroir de courant est configuré pour fournir au troisième noeud un courant déterminé par le courant de base du quatrième transistor bipolaire. Selon un mode de réalisation, la sortie du circuit de correction est connectée à l'émetteur du premier transistor bipolaire. Selon un mode de réalisation, les premier et deuxième transistors bipolaires sont de type NPN. Selon un mode de réalisation, les transistors sont mis en œuvre en technologie FinFet. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la FIG. 1 illustre un exemple de circuit à bande interdite ; la FIG. 2 illustre un autre exemple de circuit à bande interdite ; la FIG. 3 représente un mode de réalisation d'un dispositif électronique comprenant le circuit à bande interdite de la FIG. 1 et un mode de réalisation d'un circuit de correction ; la FIG. 4 représente un mode de réalisation de mise en œuvre du circuit de correction de la FIG. 3 ; et la FIG. 5 représente un mode de réalisation d'un dispositif électronique comprenant le circuit à bande interdite de la FIG. 2 et un mode de réalisation d'un circuit de correction. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les applications et systèmes électroniques usuels, par exemple un système électronique de réinitialisation à l'allumage (POR de l'anglais "Power On Reset"), dans lesquels un circuit à bande interdite ou un dispositif de génération de tension de référence comprenant un circuit à bande interdite peut être prévu n'ont pas été détaillé, ces applications et systèmes électroniques usuels étant compatibles avec les modes de réalisation et variantes décrits. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La FIG. 1 illustre un exemple de circuit à bande interdite 1. Le circuit 1 comprend deux transistors bipolaires Q1 et Q2. Le circuit 1 est configuré pour fournir une tension continue Vref stable en température, c'est à dire une tension Vref ayant une valeur constante et indépendante de la température. Plus particulièrement, le circuit 1 est configuré pour générer la tension Vref à partir d'une différence de tension DVbe entre les tensions base-émetteur Vbe1 et Vbe2 des transistors Q1 et Q2. Plus particulièrement, la tension DVbe est égale à la tension base-émetteur vbe1 du transistor Q1 moins la tension base-émetteur Vbe2 du transistor Q2 (DVbe = Vbe1 – Vbe2). Les transistors Q1 et Q2 sont par exemple de type NPN. Le transistor Q2 est P fois plus grand que le transistor Q1, par exemple 8 fois plus grand, étant entendu que la valeur du nombre P peut prendre d'autres valeurs strictement supérieures à 1 que 8, ces valeurs n'étant pas nécessairement entières. Les transistors Q1 et Q2 ont leurs bases connectées entre elles et leurs émetteurs couplés chacun à un noeud 100 d'application d'un potentiel de référence GND, par exemple la masse. En outre, le circuit 1 est configuré pour que le transistor Q1 reçoive un courant de collecteur Ic1 et le transistor Q2 reçoive un courant de collecteur Ic2 égal au courant Ic1. Ainsi, le circuit 1 comprend un miroir de courant 102 configuré pour fournir les courants Ic1 et Ic2. Le miroir de courant 102 est connecté au collecteur du transistor Q1, au collecteur du transistor Q2 et à un noeud 104 configuré pour recevoir un potentiel d'alimentation VDD, par exemple positif par rapport au potentiel de référence GND. Le miroir de courant 102 est mis en œuvre avec des transistors MOS (de l'anglais "Metal Oxide Semiconductor" – métal oxyde semiconducteur). Plus particulièrement, le miroir 102 comprend un transistor MOS M1 ayant sa source connectée au noeud 104, et son drain couplé, de préférence connecté, au collecteur du transistor Q1, ainsi qu'un transistor MOS M2 ayant sa source connectée au noeud 104, et son drain couplé, de préférence connecté, au collecteur du transistor Q2. Les grilles des transistors M1 et M2 sont connectées l'une à l'autre. A titre d'exemple, la grille du transistor M2 est connectée au drain du transistor M2. A titre d'exemple, alternatif, la grille du transistor M1 est connectée au drain du transistor M1. Les transistors MOS M1 et M2 sont identiques l'un à l'autre, ou, dit autrement, ont les mêmes dimensions. Ainsi, le rapport de dimensions entre les transistors M1 et M2 est égal à 1, ou, dit autrement, le rapport de courant du miroir de courant 102 est égal à 1. Le transistor M1 fournit le courant Ic1 au transistor Q1, le transistor M2 fournissant le courant Ic2 au transistor Q2. Le circuit 1 comprend une résistance R1 connectée entre l'émetteur du transistor Q2 et l'émetteur du transistor Q1, et une résistance R2 connectée entre l'émetteur du transistor Q1 et le noeud 100. Dit autrement, la résistance R1 a une borne couplée, de préférence connectée, au collecteur du transistor Q2, et une autre borne couplée, de préférence connectée, au collecteur du transistor Q1, la résistance R2 ayant une borne couplée, de préférence connectée, au collecteur du transistor Q2, et une autre borne couplée, de préférence connectée, au noeud 100. A titre d'exemple, un circuit tampon 106 est prévu entre le collecteur et la base du transistor Q1. Bien que cela ne soit pas illustré en FIG. 1 , ce circuit tampon comprend, par exemple, un transistor MOS ayant sa grille connectée à l'entrée du circuit tampon 106 qui est elle-même connectée au collecteur du transistor Q1, une source connectée à la sortie du circuit 106 qui est elle-même connectée aux bases des transistors Q1 et Q2, ce transistor MOS étant configuré en source suiveuse, ou, dit autrement, en suiveur de tension. A titre d'exemple alternatif, le circuit tampon peut être remplacer par une connexion directe entre le collecteur et la base du transistor Q1. A titre d'autre exemple alternatif, plutôt que de coupler le collecteur et la base du transistor Q1 par le circuit tampon ou une connexion directe, le collecteur et la base du transistor Q2 sont couplés l'un à l'autre, par un circuit tampon ou par une connexion directe, la base et le collecteur du transistor Q1 n'étant alors pas couplés l'un avec l'autre par une connexion directe ou un circuit tampon. On appelle Ib1 le courant de base du transistor Q1, et Ib2 le courant de base du transistor Q2. En outre, on appelle Ie1 le courant d'émetteur du transistor Q1 et Ie2 le courant d'émetteur du transistor Q2. Dans le circuit 1 de la FIG. 1 , une tension Vref stable en température est disponible sur la base du transistor Q2. La tension Vref est égale la somme de la tension Vbe1 et d'une tension V2 aux bornes de la résistance R2. Un courant I2 égal à la somme des courants Ie1 et Ie2 circule dans la résistance R2. Ainsi : Vref = Vbe1 + V2 Vref = Vbe1 + I2*R2. Si les courants Ie1 et Ie2 sont égaux, alors le courant I2 dans la résistance R2 est égal à deux fois le courant Ie2, d'où il résulte que : Vref = Vbe1 + 2*Ie2*R2, Vref = Vbe1 + 2*(DVbe/R1)*R2. Comme DVbe est égal à (K*T*ln(P))/q, avec K la constante de Boltzmann, q la charge de l'électron en Coulomb et T la température en Kelvin, on obtient : Vref = Vbe1 + 2*(R2/R1)*(K*T/q)*ln(P). La tension Vref est alors bien dépendante de la tension Vbe1 qui est de type CTAT et d'un terme PTAT proportionnel à la température T, d'où il résulte qu'en dimensionnant correctement le circuit 1, par exemple par le choix de la valeur de R1 et/ou de la valeur de R2 et/ou du nombre P, il est possible d'obtenir une tension Vref indépendante de la température. La FIG. 2 illustre un autre exemple de circuit à bande interdite 2. Le circuit 2 comprend, comme le circuit 1, les éléments Q1, M1, Q2, M2 et, dans l'exemple de la FIG. 2 , 106, ces derniers étant connectés entre eux et au noeud 104 de la même façon que dans le circuit 1. Ainsi, sauf indication contraire, ce qui a été décrit pour ces éléments en relation avec la FIG. 1 s'applique dans le circuit 2 de la FIG. 2 . En revanche, le circuit 2 ne comprend pas les résistances R1 et R2. Le circuit 2 comprend une résistance R3 connectée entre l'émetteur du transistor Q1 et le noeud 100. Par exemple la résistance R3 a une borne couplée, de préférence connectée, à l'émetteur du transistor Q1, et une autre borne couplée, de préférence connectée, au noeud 100. Le circuit 2 comprend une résistance R4 connectée entre l'émetteur du transistor Q2 et le noeud 100. Par exemple la résistance R4 a une borne couplée, de préférence connectée, à l'émetteur du transistor Q2, et une autre borne couplée, de préférence connectée, au noeud 100. Le circuit 2 comprend un transistor bipolaire Q3. Le transistor Q3 a son collecteur connecté au noeud 104. Le transistor Q3 est de même type, par exemple NPN, que les transistors Q1 et Q2. Le circuit 2 comprend une résistance R5 connectée entre l'émetteur du transistor Q2 et l'émetteur du transistor Q3. Par exemple, la résistance R5 a une borne couplée, de préférence connectée, à l'émetteur du transistor Q2, et une autre borne couplée, de préférence connectée, à l'émetteur du transistor Q3. Le circuit 2 comprend un transistor MOS M3 ayant son drain connecté à la base du transistor Q3, sa source connectée au noeud 100 et sa grille connectée au collecteur du transistor Q2. Le transistor M3 est, par exemple, à canal N dans cet exemple où les transistors Q1, Q2 et Q3 sont des transistors bipolaires NPN. Une capacité C est connectée entre la grille et le drain du transistor M3. Par exemple, la capacité C a une borne connectée au drain du transistor M3 et une autre borne connectée à la grille du transistor M3. Le transistor M3 est polarisé par une source de courant connectée entre le drain du transistor M3 et le noeud 104. La source de courant couple le drain du transistor M3 au noeud 104. Par exemple, la source de courant de polarisation du transistor M3 est mise en œuvre par un transistor MOS M4 ayant sa source connectée au noeud 104, son drain connecté au drain du transistor M3 et sa grille connectée aux grilles des transistors M1 et M2 du miroir de courant 102. Comme pour le circuit 1, le circuit tampon 106 du circuit 2 peut être remplacer par une connexion directe . Une tension Vref stable en température est disponible sur la base du transistor Q3. La tension Vref est égale à la somme d'une tension V4 aux bornes la résistance R4, d'une tension V5 aux bornes de la résistance R5 et de la tension base-émetteur Vbe3 du transistor Q3. Ainsi, Vref = V4 + V5 + Vbe3. Dans le circuit 2, la tension V5 est égale au produit de la résistance R5 par le courant I5 qui circule dans la résistance R5. Ce courant I5 est égal au courant I4 qui circule dans la résistance R4 moins le courant Ie2, le courant I4 dans la résistance R4 étant égale au rapport de la tension V4 par la résistance R4. Ainsi, V5 = R5*((V4/R4) – Ie2), d'où il résulte que : Vref = V4 + R5*((V4/R4) – Ie2) + Vbe3 Vref = V4*(1 + (R5/R4)) – R5*Ie2 + Vbe3. Dans le circuit 2, la tension V4 est égale à la somme de la tension DVbe et d'une tension V3 aux bornes de la résistance 3, cette tension V3 étant égale au produit du courant Ie1 par la résistance R3. Ainsi, V4 = DVeb + R3*Ie1. Il en résulte que : Vref = DVbe*(1 + (R5/R4)) + Ie1*R3*(1 + (R5/R4)) – R5*Ie2 + Vbe3. Si les courants Ie1 et Ie2 sont égaux (Ie1 = Ie2), et si la valeur de la résistance R3 est égale à la valeur équivalente des deux résistances R4 et R5 connectées en parallèle, alors, les termes Ie1* R3*(1 + (R5/R4)) et R5*Ie2 sont égaux et l'on obtient : Vref = Dvbe*(1 + (R5/R4)) + Vbe3, Vref = (1 + (R5/R4))*(((K*T)/q)*ln(P)) + Vbe3. La tension Vref est alors bien dépendante de la tension Vbe3 qui est de type CTAT et d'un terme PTAT proportionnel à la température T, d'où il résulte qu'en dimensionnant correctement le circuit 2, par exemple par le choix de la valeur de R4 et/ou de la valeur de R5 et/ou du nombre P, il est possible d'obtenir une tension Vref indépendante de la température. De nombreux autres exemples de circuits à bande interdite existent, dans lesquels une tension de référence stable en température est générée à partir d'une différence Dvbe entre les tensions de base-émetteur des transistors bipolaires Q1 et Q2 tels que décrits en relation avec les figures 1 et 2. Toutefois, dans ces circuits, la valeur de la tension Vref stable en température peut ne pas être celle attendue, c'est à dire que la valeur de la tension Vref effectivement obtenue est différente de la valeur théorique de la tension Vref pour laquelle le circuit a été dimensionné. Cela résulte notamment du fait que, même lorsque les deux transistors Q1 et Q2 reçoivent des courants Ic1 et Ic2 égaux, si le gain en courant β1 du transistor Q1 n'est pas égal au gain en courant β2 du transistor Q2, alors les courants Ie1 et Ie2 ne sont pas égaux. En effet, Ie1 = Ic1 + Ib1 et Ie2 = Ic2 + Ib2, d'où il résulte que Ie1 = Ic1 + Ic1/β1 et Ie2 = Ic2 + Ic2/β2. Si le gain β1 est différent du gain β2 et que les courants Ic1 et Ic2 sont égaux, alors les courants Ie1 et Ie2 sont différents. Plus particulièrement, lorsque les courants Ic1 et Ic2 sont égaux mais que les gains β1 et β2 sont différents, alors les courants Ib1 et Ib2 sont différents et Ie1 = Ie2 + Ib1 – Ib2, ou, dit autrement Ie2 = Ie1 + Ib2 – Ib1. La différence entre les courants Ib1 et Ib2 introduit une erreur entre les courants Ie1 et Ie2 qui ne sont plus égaux, donc une erreur sur la valeur de la tension Vref obtenue. A titre d'exemple, les transistors Q1 et Q2 ont des gains β1 et β2 différents lorsque les circuits à bande interdite, par exemple les circuits 1 et 2, sont mis en œuvre en technologie FinFet. En effet, dans cette technologie, les inventeurs ont constaté que le gain en courant β d'un transistor bipolaire dépend de la densité de courant de collecteur de ce transistor. Or, dans les circuits à bande interdite comprenant deux transistors Q1 et Q2 tels que décrits précédemment, la densité de courant de collecteur des deux transistors Q1 et Q2 n'est pas la même. Il est ici proposé de corriger l'erreur sur l'égalité des courants Ie1 et Ie2, en générant un courant de correction Icorr égale à la différence entre les courants Ib1 et Ib2, et en injectant ce courant de correction sur l'émetteur d'un des transistors Q1 et Q2 de manière à rendre égaux les courants Ie1 et Ie2, ou, dit autrement, de sorte à corriger une erreur sur la valeur de la tension Vref qui résulte d'une différence de gain en courant entre les transistors Q1 et Q2. Selon un mode de réalisation, il est proposé un circuit de correction CORR configuré pour générer le courant de correction Icorr, et pour l'injecter sur l'émetteur d'un des deux transistors Q1 et Q2. Selon un mode de réalisation, il est prévu un dispositif comprenant un circuit à bande interdite comprenant deux transistors Q1 et Q2 tels que décrits, le circuit à bande interdite étant configuré pour générer une tension stable en température, le dispositif comprenant en outre un circuit tel que défini ci-dessus. La FIG. 3 représente un mode de réalisation d'un dispositif électronique 3 comprenant le circuit à bande interdite 1 de la FIG. 1 et un circuit de correction CORR selon un mode de réalisation. Le dispositif 3 est configuré pour fournir la tension Vref stable en température, cette tension Vref étant fournie par le circuit 1 du dispositif 3. Le circuit CORR est configuré pour fournir le courant Icorr. Par exemple, le circuit CORR comprend une sortie 304 configurée pour fournir le courant Icorr. Dans ce mode de réalisation, le circuit CORR est configuré pour fournir le courant Icorr égal au courant Ib2 moins le courant Ib1, ou, dit autrement, Icorr = Ib2 – Ib1. En outre, le circuit CORR est configuré pour injecter le courant Icorr sur l'émetteur d'un des transistors Q1 et Q2 du circuit 1. Dans ce mode de réalisation, comme Icorr = Ib2 – Ib1, le courant Icorr est injecté sur l'émetteur du transistor Q1, ou, dit autrement, sur le noeud de connexion de l'émetteur du transistor Q1 à la résistance R2. Dit encore autrement, la sortie 304 du circuit CORR est connectée à l'émetteur du transistor Q1. En effet, comme cela a été indiqué précédemment, lorsque les gains β1 et β2 ne sont pas égaux, alors Ie1 = Ie2 + Ib1 – Ib2. En injectant le courant Icorr sur l'émetteur du transistor Q1, c'est à dire en ajoutant le courant Icorr au courant Ie1, un courant d'émetteur corrigé Ie1' égal à Ie1 + Icorr est fourni au noeud d'interconnexion des résistances R1 et R2 entre elles. Il en résulte que : Ie1' = Ie1 + Icorr, Ie1' = Ie2 + Ib1 – Ib2 + Ib2 – Ib1, Ie1' = Ie2. En reprenant les calculs décrits en relation avec la FIG. 1 : Vref = Vbe1 + I2*R2, Vref = Vbe1 + (Ie1' + Ie2)*R2, Vref = Veb1 + 2*Ie2*R2, bien que les courants Ie1 et Ie2 ne soient pas égaux. A titre d'exemple, le circuit CORR est alimenté par la tension VDD. Le circuit CORR comprend alors une borne 300 connectée au noeud 100 et une borne 302 connectée au noeud 104. A titre d'exemple, le circuit CORR a une borne 306 connectée au miroir de courant 102, par exemple aux grilles des transistors M1 et M2 du miroir 102. De cette façon, en utilisant des transistors MOS montés en miroir de courant avec les transistors M1 et M2, le circuit CORR peut générer deux courants déterminés par les courants Ic1 et Ic2, et fournir ces deux courants respectivement à deux transistors bipolaires de sorte qu'un premier de ces deux transistors bipolaires ait un courant de base déterminé par le courant Ib1, et l'autre de ces deux transistors bipolaires ait un courant de base déterminé par le courant Ib2. Ces deux courants images des courants Ib1 et Ib2 sont alors fournit à un noeud de sommation de courant couplé à la sortie 304 du circuit CORR de sorte que le courant Icorr soit égal à la différence des courants Ib1 et Ib2. Par exemple, parmi les deux courants images, l'un est fourni au noeud de sommation par un miroir de courant, de sorte que le courant Icorr résultant soit égal à la différence des courants Ib1 et Ib2. On a décrit en relation avec la FIG. 3 un mode de réalisation dans lequel le circuit CORR fournit un courant Icorr égal à Ib2 – Ib1, et ce courant est donc injecté sur l'émetteur du transistor Q1. Dans un autre mode de réalisation, le courant Icorr est égal à Ib1 – Ib2. Dans cet autre mode de réalisation, le courant Icorr est alors injecté sur l'émetteur du transistor Q2. Dans cet autre mode de réalisation, le courant qui circule dans la résistance R1 est alors un courant Ie2' égal à la somme des courants Ie2 et Icorr. Il en résulte que : Ie2' = Ie2 + Icorr, Ie2' = Ie1 + Ib2 – Ib1 + Ib1 – Ib2, Ie2' = Ie1. En reprenant les calculs décrits en relation avec la FIG. 1 : Vref = Vbe1 + I2*R2, Vref = Vbe1 + (Ie1 + Ie2')*R2, Vref = Vbe1 + 2*Ie2'*R2, bien que les courants Ie1 et Ie2 ne soient pas égaux. En remplaçant Ie2' par Dvbe/R1, on retrouve : Vref = Vbe1 + 2*(R2/R1)*DVbe, Vref = Vbe1 + 2*(R2/R1)*(K*T/q)*ln(P) bien que les courants Ie1 et Ie2 soient différents. La FIG. 4 représente un mode de réalisation de mise en œuvre du circuit de correction de la FIG. 3 . Dans ce mode de réalisation, le circuit CORR comprend la borne 306 connectée au miroir de courant 102 (non représenté en FIG. 4 ), par exemple aux grilles des transistors M1 et M2 du miroir 102. Le circuit CORR comprend en outre un transistor MOS M1' et un transistor bipolaire Q1' connectés en série entre les bornes 302 et 300 du circuit, c'est à dire entre les noeuds 104 (VDD) et 102 (GND), ces noeuds 104 et 102 n'étant pas représentés en FIG. 4 . Le circuit CORR comprend en outre un transistor MOS M2' et un transistor bipolaire Q2' connectés en série entre les bornes 302 et 300 du circuit. Les transistors M1' et Q1', respectivement M2' et Q2', sont configurés pour que le courant de base Ib1' du transistor Q1', respectivement le courant de base Ib2' du transistor Q2', soit un courant image du courant Ib1 du transistor Q1, respectivement du courant Ib2 du transistor Q2. Les transistors M1' et M2' sont montés en miroir de courant avec les transistors M1 et M2, de sorte que le transistor M1' fournisse un courant Ic1' image du courant Ic1 et que le transistor M2' fournisse un courant Ic2' image du courant Ic2. Les transistors M1' et M2' ont des canaux de même type N ou P que ceux des transistors M1 et M2. Par exemple, le transistor M1' a sa source connectée à la borne 302 et sa grille connectée à la grille des transistors M1 et M2, le transistor M2' ayant sa source connectée à la borne 302 et sa grille connectée à la grille des transistors M1 et M2. Les transistors Q1' et Q2' sont du même type NPN ou PNP que les transistors Q1 et Q2. Le transistor Q1' est connecté au transistor M1'. Plus particulièrement, le transistor Q1' a son collecteur connecté au drain du transistor M1' de sorte à recevoir le courant Ic1'. De manière symétrique, le transistor Q2' est connecté au transistor M2'. Plus particulièrement, le transistor Q2' a son collecteur connecté au drain du transistor M2' de sorte à recevoir le courant Ic2'. Ainsi, le courant Ib1', respectivement Ib2', est un courant image du courant Ib1, respectivement Ib2. Les émetteurs des transistors Q1' et Q2' sont chacun couplés, de préférence connectés, à la borne 300. Selon un mode de réalisation, les transistors M1 et M1' sont identiques, les transistors M2 et M2' sont identiques, les transistors Q1 et Q1' sont identiques et les transistors Q2 et Q2' sont identiques, d'où il résulte que les courants Ib1' et Ib2' sont égaux aux courants respectifs Ib1 et Ib2. Le circuit CORR comprend en outre un transistor M5, par exemple à canal du type opposé à celui du canal du transistor M1', et un transistor M6, par exemple à canal du type opposé à celui du transistor M2'. Le transistor M5 a sa grille connectée au collecteur du transistor Q1', et sa source connectée à la base du transistor Q1'. De manière symétrique, le transistor M6 a sa grille connectée au collecteur du transistor Q2', et sa source connectée à la base du transistor Q2'. Le circuit CORR comprend un miroir de courant 400 à transistors MOS couplant les drains des transistors M5 et M6. Le drain d'un des transistors M5 et M6 a la fonction de noeud de sommation de courant et est couplé à la sortie 304. Le miroir de courant 400 est configuré pour que le courant Icorr fourni par la sortie 304, c'est à dire le courant Icorr fourni par le noeud de sommation, soit égal à la différence des courants Ib1 et Ib2. Plus particulièrement, dans ce mode de réalisation où le courant Icorr = Ib2 – Ib1, le noeud de sommation couplé à la sortie 304 est le drain du transistor M5. Le miroir de courant 400 est alors configuré pour fournir un courant Ib2" au noeud de sommation (drain du transistor M5) de sorte que le courant Icorr soit égal à Ib2" – Ib1', et que Ib2" – Ib1' soit égal à Ib2 – Ib1. Selon un mode de réalisation, lorsque les transistors M1', M2', Q1' et Q2' sont identiques aux transistors respectifs M1, M2, Q1 et Q2, et que les courants Ib1' et Ib2' sont alors égaux aux courants respectifs Ib1 et Ib2, le miroir de courant 400 a un rapport de courant unitaire. Dans l'exemple de la FIG. 4 , cela signifie que le courant Ib2" est égal au courant Ib2'. A titre d'exemple, le miroir de courant 400 comprend deux transistors MOS M7 et M8, par exemple à canal du même type que celui des canaux des transistors M1' et M2', ayant leurs grilles connectées entre elles, et leurs sources connectées à la borne 302. Le drain du transistor M7 est connecté au drain du transistor M5, le drain du transistor M8 étant connecté au drain du transistor M6. Dans cet exemple, le drain du transistor M8 est connecté à la grille du transistor M8. Afin de polariser le noeud de sommation à une tension adaptée au fonctionnement du miroir de courant 400 à transistor MOS, le circuit CORR comprend une source de tension 402 connectée entre le noeud de sommation et la sortie 304. Par exemple, la source de tension 402 a une borne connectée au noeud de sommation et une autre borne connectée à la borne de sortie 304. A titre d'exemple, cette source de tension 402 est mise en œuvre par un transistor MOS à canal du même type que celui des canaux des transistors M7 et M8 ayant sa source connectée au noeud de sommation, son drain connecté à la sortie 304 et sa grille connectée à la source du transistor M5 ou M6 qui n'est pas connecté au noeud de sommation. On a décrit ci-dessus un mode de réalisation dans lequel le circuit CORR fournit le courant Icorr = Ib2 – Ib1. Dans un autre mode de réalisation, où le circuit CORR fournit le courant Icorr = Ib1 – Ib2, le noeud de sommation est alors le drain du transistor M6 et la source de tension 402 couple le drain du transistor M6 à la sortie 304. En outre, le miroir de courant 400 est alors configuré pour fournir un courant Ib1" image du courant Ib1' au noeud de sommation, de sorte que le courant Icorr soit égal à Ib1"-Ib2' et que Ib1" – Ib2' = Ib1 – Ib2. Dans cet autre mode de réalisation, lorsque les transistors M1', M2', Q1' et Q2' sont identiques aux transistors respectifs M1, M2, Q1 et Q2, et que les courants Ib1' et Ib2' sont alors égaux aux courants respectifs Ib1 et Ib2, le miroir de courant 400 a un rapport de courant unitaire, de sorte que Ib1" soit égal à Ib1'. Des modes de réalisation dans lesquels les transistors M1', M2', Q1' et Q2' sont identiques aux transistors respectifs M1, M2, Q1 et Q2, de sorte que les courants Ib1' et Ib2' soient égaux aux courants respectifs Ib1 et Ib2 ont été décrits. Dans d'autres modes de réalisation, pour réduire les dimensions du transistor Q2' par rapport à celles du transistor Q2, le transistor Q2' n'est pas identique au transistor Q2, et est N fois plus petit que le transistor Q2, avec N un nombre ou facteur strictement supérieur à 1, par exemple égal à 2. Dans ces autres modes de réalisation, le transistors M2' est alors N fois plus petit que le transistor M1', et les transistors M7 et M8 ont un rapport de dimensions égal à N, c'est à dire que le transistor M7 est N fois plus grand que le transistor M8. Les transistors M1' et Q1' restent identiques aux transistors respectifs M1 et Q1. A titre d'exemple, on a alors Ic1' = Ic1 et Ic2' = (1/N)*Ic2, d'où il résulte que Ib1' = Ib1 et Ib2' = (1/N)*Ib2. Comme M7 est N fois plus gros que M8, ou, dit autrement, le miroir de courant 400 à un rapport de courant égal à N lorsque le noeud de sommation est le drain du transistor M5, et à 1/N lorsque le noeud de sommation est le drain du transistor M6. Ainsi, dans l'exemple de la FIG. 4 , Ib2" = N*Ib2' = N*(1/N)*Ib2, d'où il résulte que Icorr = Ib2" – Ib1' = Ib2 – Ib1. Bien que l'on ait décrit en relation avec la FIG. 3 un mode de réalisation d'un dispositif 3 dans lequel le circuit CORR est connecté au circuit 1, le circuit CORR peut être utilisé avec d'autres circuits à bande interdite, par exemple avec le circuit 2 de la FIG. 2 . La FIG. 5 représente un mode de réalisation d'un dispositif électronique 5 comprenant le circuit à bande interdite 2 de la FIG. 2 et le circuit CORR de la FIG. 3 , par exemple mis en œuvre de la façon décrite en relation avec la FIG. 4 . Le dispositif 5 est configuré pour fournir la tension Vref stable en température, cette tension Vref étant fournie par le circuit 2 du dispositif 5. Le circuit CORR est configuré pour fournir le courant Icorr. Par exemple, le circuit CORR comprend une sortie 304 configurée pour fournir le courant Icorr. Dans ce mode de réalisation, le circuit CORR est configuré pour fournir le courant Icorr égal au courant Ib2 moins le courant Ib1, ou, dit autrement, Icorr = Ib2 – Ib1. En outre, le circuit CORR est configuré pour injecter le courant Icorr sur l'émetteur d'un des transistors Q1 et Q2 du circuit 1. Dans ce mode de réalisation, comme Icorr = Ib2 – Ib1, le courant Icorr est injecté sur l'émetteur du transistor Q1, ou, dit autrement, sur le noeud de connexion de l'émetteur du transistor Q1 à la résistance R3. Dit encore autrement, la sortie 304 du circuit CORR est connectée à l'émetteur du transistor Q1. En injectant le courant Icorr sur l'émetteur du transistor Q1, c'est à dire en ajoutant le courant Icorr au courant Ie1, un courant d'émetteur corrigé Ie1' égal à Ie1 + Icorr circule dans la résistance R3. Il en résulte que : Ie1' = Ie1 + Icorr, Ie1' = Ie2 + Ib1 – Ib2 + Ib2 – Ib1, Ie1' = Ie2. En reprenant les calculs décrits en relation avec la FIG. 2 : Vref = DVbe*(1 + (R5/R4)) + Ie1'*R3*(1 + (R5/R4)) – R5*Ie2 + Vbe3, d'où il résulte que : Vref = Vref = DVbe*(1 + (R5/R4)) + Ie2*(R3*(1 + (R5/R4)) – R5) + Vbe3. En fixant la valeur de la résistance R3 égale à la valeur équivalente des résistances R4 et R5 connectées en parallèle, les termes R3*(1 + (R5/R4)) et -R5 s'annule et l'on obtient bien : Vref = (1 + (R5/R4))*(K*T/q)*ln(P) + Vbe3 bien que les courants Ie1 et Ie2 soient différents. Dans un autre mode de réalisation, le courant Icorr est égal à Ib1 – Ib2. Dans cet autre mode de réalisation, le courant Icorr est alors injecté sur l'émetteur du transistor Q2, c'est à dire sur le noeud de connexion de la résistance R4 à la résistance R5. Dans cet autre mode de réalisation, le courant I2 qui circule dans la résistance R4 est alors à la somme d'un courant Ie2' et du courant I5, avec : Ie2' = Ie2 + Icorr, Ie2' = Ie1 + Ib2 – Ib1 + Ib1 – Ib2, Ie2' = Ie1. En reprenant les calculs décrits en relation avec la FIG. 2 : Vref = DVbe*(1 + (R5/R4)) + Ie1*R3*(1 + (R5/R4)) – R5*Ie2' + Vbe3, d'où il résulte que : Vref = Vref = DVbe*(1 + (R5/R4)) + Ie1*(R3*(1 + (R5/R4)) – R5) + Vbe3. En fixant la valeur de la résistance R3 égale à la valeur équivalente des résistances R4 et R5 connectées en parallèle, les termes R3*(1 + (R5/R4)) et -R5 s'annule et l'on obtient bien : Vref = (1 + (R5/R4))*(K*T/q)*ln(P) + Vbe3 bien que les courants Ie1 et Ie2 soient différents. Des modes de réalisation de dispositifs 3 et 5 comprenant le circuit CORR et des circuits à bande interdite respectivement 1 et 2 ont été décrits. Toutefois, la personne du métier est en mesure de prévoir d'autres dispositifs de génération d'une tension de référence Vref stable en température comprenant : un circuit à bande interdite configuré pour fournir la tension Vref à partir d'une différence entre la tension base-émetteur Vbe1 d'un premier transistor bipolaire Q1 et la tension base-émetteur Vbe2 d'un deuxième transistor bipolaire Q2, par exemple polarisés par un miroir de courant 102 comme dans les circuits 1 et 2, et le circuit de correction CORR configuré pour : - générer le courant de correction Icorr égal à la différence entre un courant de base d'un des transistors Q1 et Q2 et un courant de base de l'autre des transistors Q1 et Q2 ; et - injecter le courant Icorr sur l'émetteur d'un des transistors bipolaires Q1 et Q2 de sorte à corriger une erreur sur une valeur de la tension Vref résultant d'une différence entre les gains en courant β1 et β2 des transistors Q1 et Q2, ou, dit autrement, de sorte à corriger une erreur dans l'égalité des courants d'émetteur Ie1 et Ie2 des transistors Q1 et Q2 qui résulte de la différence entre les gains en courant β1 et β2 des transistors Q1 et Q2. Comme cela a été indiqué précédemment, la différence entre les gains en courant β1 et β2 résulte par exemple d'une variation du gain en courant β d'un transistor bipolaire avec sa densité de courant de collecteur. Par exemple, les transistors bipolaires mis en œuvre en technologie FinFet présentent une variation de leur gain en courant β avec la densité de courant de collecteur. Ainsi, selon un mode de réalisation, les transistors bipolaires et MOS d'un dispositif de génération d'une tension Vref stable en température qui comprend un circuit à bande interdite et le circuit CORR, sont tous mis en œuvre en technologie FinFet. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la personne du métier est en mesure de dimensionner les circuits à bande interdite configurés pour générer la tension Vref. Circuit de correction (CORR) pour un circuit à bande interdite (1 ; 2) comprenant un premier transistor bipolaire (Q1) et un deuxième transistor bipolaire (Q1, Q2), le circuit à bande interdite étant configuré pour fournir une tension (Vref) continue et stable en température à partir d'une différence (Dvbe) entre une tension base-émetteur (Vbe1) du premier transistor bipolaire (Q1) et une tension base-émetteur (Vbe2) du deuxième transistor bipolaire (Q2), le circuit de correction étant configuré pour : générer un courant de correction (Icorr) égal à une différence entre un courant de base (Ib2) d'un desdits premier et deuxième transistors (Q2) et un courant de base de l'autre desdits deux transistors (Q1) ; et injecter le courant de correction (Icorr) sur l'émetteur d'un desdits premier et deuxième transistors bipolaires (Q1) de sorte à corriger une erreur sur une valeur de la tension (Vref) stable en température résultant d'une différence de gain en courant entre lesdits premier et deuxième transistors bipolaires (Q1, Q2). Dispositif (3, 5) de génération d'une tension (Vref) continue et stable en température, le dispositif comprenant : un circuit à bande interdite (1 ; 2) comprenant un premier transistor bipolaire (Q1) et deuxième transistor bipolaire (Q1) et étant configuré pour fournir une tension (Vref) continue et stable en température à partir d'une différence (Dvbe) entre une tension base-émetteur (Vbe1) du premier transistor bipolaire (Q1) et une tension base-émetteur (Vbe2) du deuxième transistor bipolaire (Q2) ; et un circuit de correction (CORR) selon la revendication 1. Dispositif selon la revendication 2, dans lequel : le premier transistor bipolaire (Q1) a des dimensions plus faible que le deuxième transistor bipolaire (Q2) ; les premier et deuxième transistors bipolaires (Q1, Q2) ont leurs bases connectées entre elles et leurs émetteurs couplés à un premier noeud (100) d'application d'un potentiel de référence (GND) ; et le circuit à bande interdite (1 ; 2) comprend : - un premier transistor MOS (M1) ayant une source connectée à un deuxième noeud (104) configuré pour recevoir un potentiel d'alimentation (VDD) et un drain couplé, de préférence connecté, au collecteur du premier transistor bipolaire (Q1), et - un deuxième transistor MOS (M2) identique au premier transistor MOS (M1) et ayant une source connectée au deuxième noeud (104), un drain couplé, de préférence connecté, au collecteur du deuxième transistor bipolaire (Q2) et une grille connectée à la grille du premier transistor MOS (M1), les premier et deuxième transistors MOS (M1, M2) étant configurés pour fournir un premier courant (Ic1) au premier transistor bipolaire (Q1) et un deuxième courant (Ic2) égal au premier courant au deuxième transistor bipolaire (Q2). Dispositif selon la revendication 3, dans lequel le circuit à bande interdite (1) comprend : une première résistance (R1) connectée entre l'émetteur du premier transistor bipolaire (Q1) et l'émetteur du deuxième transistor bipolaire (Q2) ; et une deuxième résistance (R2) connectée entre l'émetteur du premier transistor bipolaire (Q1) et le premier noeud (100). Dispositif selon la revendication 3, dans lequel le circuit à bande interdite (2) comprend : une première résistance (R3) connectée entre l'émetteur du premier transistor bipolaire (Q1) et le premier noeud (100) ; une deuxième résistance (R4) connectée entre l'émetteur du deuxième transistor bipolaire (Q2) et le premier noeud (100) ; un transistor bipolaire supplémentaire (Q3) ayant son collecteur connecté au deuxième noeud (104) ; un transistor MOS supplémentaire (M3) ayant son drain connecté à la base du transistor bipolaire supplémentaire (Q3) et couplé au deuxième noeud (104) par une source de courant (M4), sa grille connectée au collecteur du deuxième transistor bipolaire (Q2) et sa source connecté au premier noeud (100) ; une capacité (C) couplant le drain et la grille du transistor MOS (M3) supplémentaire ; et une troisième résistance (R5) connectée entre l'émetteur du deuxième transistor bipolaire (Q2) et l'émetteur du transistor bipolaire supplémentaire (Q3). Dispositif selon la revendication 4 ou 5, dans lequel le circuit de correction (CORR) est configuré pour injecter le courant de correction (Icorr) sur le noeud de connexion de la première résistance (R1 ; R3) au premier transistor bipolaire (Q1). Dispositif selon l'une quelconque des revendications 3 à 5, dans lequel le circuit de correction (CORR) comprend : un troisième transistor MOS (M1') et troisième transistor bipolaire (Q1') en série entre les premier et deuxième noeuds (100, 104) ; un quatrième transistor MOS (M2') et quatrième transistor bipolaire (Q2') en série entre les premier et deuxième noeuds (100, 104) ; un sixième transistor MOS (M5) ayant sa grille connectée au noeud de connexion du troisième transistor MOS (M1') au troisième transistor bipolaire (Q1'), sa source connectée à la base du troisième transistor bipolaire (Q1') et son drain connecté à un troisième noeud ; un septième transistor MOS (M6) ayant sa grille connectée au noeud de connexion du quatrième transistor MOS (M2') au quatrième transistor bipolaire (Q2'), sa source connectée à la base du quatrième transistor bipolaire (Q2') et son drain connecté à un quatrième noeud ; un miroir de courant (400) à transistors MOS (M7, M8) couplant les troisième et quatrième noeuds ; et une source de tension (402) couplant le troisième ou quatrième noeud à une sortie (304) du circuit de correction (CORR) configurée pour fournir le courant de correction (Icorr). Dispositif selon la revendication 7, dans lequel : le troisième transistor MOS (M1') est identique au premier transistor MOS (M1) ; le troisième transistor bipolaire (Q1') est identique au premier transistor bipolaire (Q1) ; le quatrième transistor MOS (M2') est identique au deuxième transistor MOS (M2) ; le quatrième transistor bipolaire (Q2') est identique au deuxième transistor bipolaire (Q2) ; et un rapport de courant du miroir de courant (400) est égal à 1. Dispositif selon la revendication 7, dans lequel : le troisième transistor MOS (M1') est identique au premier transistor MOS (M1) ; le troisième transistor bipolaire (Q1') est identique au premier transistor bipolaire (Q1) ; le quatrième transistor MOS (M2') est N fois plus petit que le deuxième transistor MOS (M2), avec N un nombre strictement supérieur à 1, par exemple égal à 2 ; le quatrième transistor bipolaire (Q2') est N fois plus petit que le deuxième transistor bipolaire (Q2) ; et le miroir de courant comprend deux transistors MOS (M7, M8) ayant un rapport de dimensions N entre eux. Dispositif selon l'une quelconque des revendications 7 à 9, dans lequel : la source de tension (402) couple le troisième noeud à la sortie ; et le miroir de courant (400) est configuré pour fournir au troisième noeud un courant (Ib2") déterminé par le courant de base (Ib2) du quatrième transistor bipolaire (Q2'). Dispositif selon la revendication 10, dans lequel la sortie (304) du circuit de correction (CORR) est connectée à l'émetteur du premier transistor bipolaire (Q1). Dispositif selon l'une quelconques des revendications 2 à 11, dans lequel les premier et deuxième transistors bipolaires (Q1, Q2) sont de type NPN. Dispositif selon l'une quelconques des revendications 2 à 12, dans lequel les transistors (Q1, Q2, M1, M2, Q1', Q2', M1', M2') sont mis en œuvre en technologie FinFet.