FR 3151124 A1 20250117 FR 2407508 A 20240709 Une cellule de mémoire programmable une seule fois comprend un transistor comportant un drain, une source et un canal entre le drain et la source. Le transistor est connecté à un élément de stockage de données et à un élément de sélection de cellule de mémoire. Le canal du transistor comprend une première et une deuxième partie de canal. Une concentration de dopants dans la première partie de canal est plus élevée que dans la deuxième partie de canal. Figure accompagnant l’abrégé : Figure 2 CELLULE DE MEMOIRE MORTE PROGRAMMABLE La présente invention concerne les cellules de mémoire, et plus particulièrement les cellules de mémoire programmables une seule fois. CONTEXTE Une mémoire non volatile (NVM) est un type de mémoire qui ne nécessite pas d’alimentation électrique continue pour conserver les informations stockées. Les mémoires programmables en une seule fois (OTP) constituent un type particulier de NVM, elles contiennent des éléments de mémoire qui ne peuvent être programmés qu’une seule fois et qui ne peuvent plus être modifiés après la programmation. Les mémoires OTP sont utilisées dans une large gamme de produits électroniques, par exemple dans les produits de consommation ou les systèmes de sécurité critiques. La illustre un exemple de cellule de mémoire OTP simple connue. La cellule inclut un transistor (100) et (en tant qu’élément de mémoire) un condensateur à oxyde de grille (102). La cellule de mémoire OTP illustrée à la est une cellule de mémoire OTP de type anti-fusible, c’est-à-dire que l’élément de mémoire a une faible conductivité avant la programmation et une conductivité élevée après la programmation. Le transistor (100) permet de sélectionner une cellule de mémoire particulière (un dispositif de mémoire comporte généralement un grand nombre de cellules de mémoire) pour la programmer ou la lire. Pour programmer la cellule de mémoire de la , une tension de programmation est appliquée sur une ligne de données connectée à la plaque supérieure du condensateur (102). En même temps, une tension de sélection est appliquée à la grille du transistor (100) pour activer le transistor (100) et une faible tension (par exemple 0 V) est appliquée à la source du transistor (100) (la broche PSUB du transistor (100) est connectée à la masse). La tension de programmation est sélectionnée pour être supérieure à la tension de claquage du condensateur, de sorte qu’un processus de combustion d’oxyde de grille se produit, détruisant les propriétés isolantes de l’oxyde de grille et établissant une connexion conductrice entre les deux plaques du condensateur (102), programmant ainsi la cellule de mémoire. Ainsi, l’état de programmation de la cellule de mémoire peut donc être déterminé en mesurant le courant circulant à travers le condensateur (102). Il est souvent souhaitable (par exemple dans les systèmes alimentés par batterie) de mettre en œuvre des cellules de mémoire avec des transistors à faible tension qui peuvent fonctionner avec une faible tension de commutation. Toutefois, dans la cellule de mémoire illustrée à la , le transistor (100) doit être capable de supporter la tension et le courant élevés présents lors de la programmation de la cellule de mémoire. Par exemple, le transistor (100) peut avoir une tension de claquage drain-source supérieure à la tension de programmation (requise). Par conséquent, la cellule de mémoire de la peut ne pas permettre l’utilisation de transistors à faible tension. RESUME L’un des problèmes des cellules de mémoire OTP conventionnelles est qu’elles ne peuvent pas être sélectionnées (par exemple pour des opérations de lecture ou de programmation) en utilisant des signaux à faible tension. Cela signifie que les cellules de mémoire OTP conventionnelles ne conviennent pas, par exemple, à une utilisation dans des dispositifs alimentés par batterie. Pour résoudre au moins partiellement ce problème, la présente invention fournit une cellule de mémoire améliorée, un procédé d’exploitation de la cellule de mémoire proposée, et un dispositif de mémoire amélioré tel qu’énoncé dans les revendications ci-jointes. En résumé, la présente invention vise à fournir des cellules de mémoire et des dispositifs de mémoire programmables une seule fois (OTP) nouveaux et utiles. En général, les modes de réalisation de la présente invention peuvent permettre, par exemple, des cellules de mémoire OTP qui peuvent être sélectionnées (pour des opérations de lecture ou de programmation) en utilisant une tension inférieure à celle de cellules de mémoire OTP conventionnelles. Les modes de réalisation peuvent y parvenir en fournissant un transistor (entre un élément de stockage de données et un élément de sélection de cellules de mémoire) qui a un canal comprenant (au moins) deux parties de canal où une concentration de dopant dans une partie de canal est plus élevée que dans l’autre partie de canal. Un tel transistor peut protéger l’élément de sélection contre les tensions et les courants élevés (et donc les dommages potentiels de claquage) pendant la programmation de la cellule de mémoire. Ainsi, l’élément de sélection peut être mis en œuvre, par exemple, par un transistor à faible tension qui peut être commuté par l’application d’une faible tension. Ainsi, les modes de réalisation peuvent être particulièrement adaptés aux dispositifs alimentés par batterie. En outre, les modes de réalisation peuvent être réalisés avec un faible encombrement et peuvent être intégrés pour former des réseaux de mémoire à haute densité. Les modes de réalisation de la présente invention peuvent être fabriquées en utilisant des procédés de fonderie conventionnels. Les modes de réalisation de l’invention seront maintenant décrits, uniquement à titre d’exemple, en référence aux dessins schématiques ci-joints, dans lesquels : la montre une cellule de mémoire OTP simple connue ; la montre un schéma d’une cellule de mémoire OTP selon un mode de réalisation ; la montre une coupe transversale d’une structure de la cellule de mémoire de la ; la montre un circuit équivalent de la cellule de mémoire de la pendant la programmation de la cellule de mémoire ; la montre une mesure de courant obtenue expérimentalement pendant la programmation de la cellule de mémoire de la ; la montre un circuit équivalent de la cellule de mémoire programmée de la ; la montre une coupe transversale d’une partie de la cellule de mémoire programmée de la lorsque la cellule de mémoire n’est pas sélectionnée et qu’une tension de programmation est appliquée ; la montre un schéma d’un agencement de quatre cellules de mémoire, et la montre un schéma de l’agencement de la . Pour éviter les répétitions inutiles, des renvois numériques similaires seront utilisés pour indiquer des caractéristiques similaires dans les figures. DESCRIPTION DETAILLEE Selon un premier mode de réalisation, une cellule de mémoire programmable une seule fois est prévue. La cellule de mémoire programmable une seule fois comprend un transistor comprenant un drain, une source, et un canal entre le drain et la source. Le transistor est connecté à un élément de stockage de données et à un élément de sélection de cellule de mémoire (par exemple, un transistor supplémentaire). Le canal du transistor comprend une première et une deuxième partie de canal (par exemple, les deux canaux peuvent être en contact direct l’un avec l’autre). La concentration de dopants dans la première partie de canal peut être plus élevée que dans la deuxième partie de canal. Le fait de munir un transistor de deux parties de canal dopées différemment permet, par exemple, d’utiliser un dispositif à faible tension pour mettre en œuvre l’élément de sélection de cellule de mémoire. En effet, le transistor peut être utilisé pour protéger l’élément de sélection de cellule de mémoire de tout dommage potentiel pendant des opérations de programmation (c’est-à-dire des opérations qui incluent généralement des tensions et des courants élevés). Le drain du transistor peut être connecté à l’élément de stockage de données, et la source du transistor peut être connectée à l’élément de sélection de cellules de mémoire. La deuxième partie de canal peut être adjacente (par exemple, en contact direct) au drain du transistor. De cette manière, une tension de claquage entre le drain et la grille du transistor peut être augmentée par rapport à un transistor qui est prévu, par exemple, avec une région de drain légèrement dopée entre le drain et le canal du transistor. Le transistor peut comprendre en outre une grille et la source. La grille et le drain peuvent être disposés l’un à côté de l’autre dans le sens de la longueur du transistor. La première et la deuxième partie de canal peuvent s’étendre dans le sens de la longueur du transistor, respectivement sur une première et une deuxième longueur. En particulier, la première longueur peut être égale ou supérieure à un tiers de la deuxième longueur. En outre ou alternativement, la première longueur peut être égale ou inférieure à trois fois la deuxième longueur. Par exemple, la première longueur peut être supérieure de 50 % à la deuxième longueur. La cellule de mémoire programmable une seule fois peut comprendre en outre une région de source légèrement dopée s’étendant entre la source et la grille du transistor. Le drain et la source peuvent comprendre des régions n-dopées respectives, et la première partie de canal peut comprendre une région p-dopée. Dans certaines mises en œuvre, la cellule de mémoire programmable une seule fois peut ne pas comprendre de région de drain légèrement dopée s’étendant entre le drain et la grille du transistor. Le transistor peut être formé sur un substrat ayant une polarité et une concentration de dopants de substrat. La deuxième partie de canal peut avoir une polarité et une concentration de dopants sensiblement égales à la polarité de dopant du substrat et à la concentration de dopants du substrat. Cela signifie que la deuxième partie de canal peut être considérée comme une partie de canal « native » (c’est-à-dire que la formation de ce canal peut ne pas nécessiter une étape de dopage supplémentaire). L’élément de stockage de données peut être configuré pour être programmable en appliquant une tension de programmation. La tension de programmation peut être supérieure à une tension de fonctionnement du transistor supplémentaire et, lorsqu’elle est appliquée au transistor supplémentaire, la tension de programmation endommagerait le transistor supplémentaire. De cette manière, il est ainsi possible d’utiliser des tensions de programmation élevées sans augmenter le risque de claquage du transistor supplémentaire. Dans certaines mises en œuvre, l’élément de stockage de données peut être un condensateur formé sur le substrat (c’est-à-dire le même substrat que celui sur lequel est formé le transistor). Le condensateur peut comprendre une source prévue dans le substrat, une couche d’oxyde de grille formée sur le substrat et une plaque supérieure (pour la connexion à une broche de données) fournie au-dessus de la couche d’oxyde de grille. Dans certaines mises en œuvre, la cellule de mémoire programmable une seule fois peut ne pas comprendre une région de source légèrement dopée s’étendant entre la source du condensateur et la couche d’oxyde de grille du condensateur. Selon un autre mode de réalisation, il est prévu un procédé de programmation ou de lecture de la cellule de mémoire selon le premier mode de réalisation. Le procédé comprend l’application d’une tension de sélection à l’élément de sélection de cellule de mémoire, l’application d’une tension de blocage à la grille du transistor, et l’application d’une tension de programmation ou de lecture à l’élément de stockage de données pour programmer ou lire la cellule de mémoire sélectionnée, dans lequel la tension de blocage est supérieure à la tension de sélection et inférieure à la tension de programmation. En fournissant une tension de blocage supérieure à la tension de sélection et inférieure à la tension de programmation, la tension reçue du transistor par l’élément de sélection de cellule de mémoire peut être suffisamment faible pour que le risque d’endommager l’élément de sélection de la cellule de mémoire soit faible. Selon un autre mode de réalisation, il est prévu un dispositif de mémoire qui comprend la cellule de mémoire selon le premier mode de réalisation. Selon un autre mode de réalisation, il est prévu un dispositif de mémoire qui comprend une première, une deuxième, une troisième et une quatrième cellule de mémoire selon le premier mode de réalisation. L’élément de sélection de cellule de mémoire de chaque cellule de mémoire comprend en outre un transistor supplémentaire respectif comprenant une grille. Le dispositif de mémoire comprend en outre une ligne de données partagée pour l’application d’une tension de programmation ou de lecture. La ligne de données partagée est connectée à l’élément de stockage de données de chaque cellule de mémoire. Le dispositif de mémoire comprend en outre une ligne de blocage pour appliquer une tension de blocage. La ligne de blocage est connectée à la grille du transistor de chaque cellule de mémoire. Le dispositif de mémoire comprend en outre une première et une deuxième ligne de sélection. La première ligne de sélection est connectée à la source du transistor supplémentaire de la première cellule de mémoire et à la source du transistor supplémentaire de la troisième cellule de mémoire. La deuxième ligne de sélection est connectée à la source du transistor supplémentaire de la deuxième cellule de mémoire et à la source du transistor supplémentaire de la quatrième cellule de mémoire. Le dispositif de mémoire comprend en outre une première et une deuxième ligne de mots. La première ligne de mots est connectée à la grille du transistor supplémentaire de la première cellule de mémoire et à la grille du transistor supplémentaire de la deuxième cellule de mémoire. La deuxième ligne de mots est connectée à la grille du transistor supplémentaire de la troisième cellule de mémoire et à la grille du transistor supplémentaire de la quatrième cellule de mémoire. Le dispositif est conçu de manière à ce qu’au moins une des quatre cellules de mémoire puisse être sélectionnée pour la programmation ou la lecture en appliquant une tension à au moins une des lignes de sélection et de mots. Le dispositif de mémoire proposé peut offrir l’avantage de réduire le nombre de contacts nécessaires pour accéder aux quatre cellules de mémoire à des fins de lecture ou de programmation par rapport à un agencement dans lequel il faut accéder aux quatre cellules de mémoire individuellement. Le dispositif de mémoire proposé peut en outre être réalisé de manière compacte et peut être formé en utilisant la technologie CMOS faible tension conventionnelle sans étapes supplémentaires ou photolithographie supplémentaire (par exemple, masques supplémentaires). Cela signifie que le dispositif de mémoire proposé peut être utilisé dans des mémoires OTP à haut volume et à faible coût. En termes généraux, il est proposé une cellule de mémoire programmable une seule fois (OTP) de type anti-fusible qui peut être formée dans (et sur) un substrat semi-conducteur en utilisant des procédés de fabrication CMOS standard. La cellule de mémoire comprend un élément de stockage de données, un transistor et un élément de sélection de cellule de mémoire (connectés en série). La programmation de la cellule de mémoire comprend l’application d’une tension relativement élevée (ci-après « tension de programmation ») à l’élément de stockage de données pour provoquer un changement irréversible de la conductivité de l’élément de stockage. Le transistor a pour fonction de protéger l’élément de sélection de cellule de mémoire de la tension de programmation, de sorte que l’élément de sélection de cellule de mémoire puisse être mis en œuvre par un élément pouvant être commuté avec une faible tension, par exemple un transistor à faible tension. Tout au long de la présente divulgation, les dimensions ou les valeurs de tension se réfèrent à des modes de réalisation de la cellule de mémoire proposée lorsqu’elle est formée en utilisant des procédés MOS (Metal Oxide Semiconductor) classiques de 0,11 µm. Il est entendu que ces valeurs ne sont que des exemples et qu’elles peuvent varier lorsque la cellule de mémoire proposée est formée en utilisant un processus différent. Par exemple, une personne de compétence ordinaire dans l’art comprendrait que, lors de l’utilisation de processus MOS de 0,18 µm, les dimensions respectives et les valeurs de tension peuvent être plus grandes en conséquence. La montre un schéma d’une cellule de mémoire (1) programmable une seule fois (OTP) selon un mode de réalisation. La cellule de mémoire (1) comprend un condensateur de mémoire (202) (en tant qu’élément de stockage de données), un premier transistor (200) et un deuxième transistor (201). Le premier et le deuxième transistor (200, 201) comprennent des contacts respectifs de source, de drain, de grille et de substrat. En général, dans le mode de réalisation de la , le premier et le deuxième transistor (200, 201) sont des transistors à canal n à faible tension connectés en série. Le premier transistor (200) est configuré pour permettre la sélection de la cellule de mémoire (1) pour une opération de lecture ou de programmation. Le deuxième transistor (201) est configuré pour exécuter une fonction de verrouillage du potentiel élevé pendant les opérations de programmation. Comme le premier et le deuxième transistor (200, 201) sont des transistors à faible tension, la cellule de mémoire (1) peut être sélectionnée pour une opération de lecture ou de programmation en appliquant une faible tension. Par exemple, la cellule de mémoire (1), lorsqu’elle est formée en utilisant des procédés MOS de 0,11 µm, peut être sélectionnée pour une opération de lecture en appliquant une tension de 1,2 V (aux contacts de grille des premier et deuxième transistor (200, 201), comme décrit en détail ci-dessous). Comme indiqué ci-dessus, le premier transistor (200) est configuré pour permettre la sélection de la cellule de mémoire pour les opérations de lecture et de programmation. La grille du premier transistor (200) est connectée à la broche de sélection WL. La source du premier transistor (200) est connectée à la broche S. Le substrat du premier transistor (200) est connecté à la masse via une broche PSUB. Le drain du premier transistor (200) est connecté à la source du deuxième transistor (201). Le deuxième transistor (201) est configuré pour protéger le premier transistor (200) des dommages pendant les opérations de programmation. À cette fin (et comme décrit outre en référence aux Figures 3 et 4), le deuxième transistor (201) comprend un « split-channel », c’est-à-dire que sa zone de canal comprend (au moins) deux parties qui ont des concentrations de dopants différentes. La grille du deuxième transistor (201) (ci-après appelée « transistor à canal divisé (201) ») est connectée à une broche BLK. Le substrat du deuxième transistor (201) est connecté à la masse par une broche PSUB. Le drain du deuxième transistor (201) est connecté à une plaque inférieure du condensateur (202). Une plaque supérieure du condensateur (202) est connectée à une broche de données (D). Le condensateur (202) peut être un condensateur à canal n, à faible tension, de type natif avec une épaisseur d’oxyde de grille mince. Dans ce cas, la programmation de la cellule (1) est réalisée en brisant l’oxyde du condensateur (202) (comme décrit en détail ci-dessous en référence aux Figures 4 et 5). En référence maintenant à la , un exemple de structure semi-conductrice mettant en œuvre la cellule de mémoire (1) est décrit. La structure semi-conductrice comprend un substrat (400) semi-conducteur. Le substrat peut avoir une faible concentration d’impuretés. La structure semi-conductrice comprend un puits de type p (500) (c'est-à-dire une région du substrat formée par implantation ionique et dans laquelle des dispositifs à faible tension peuvent être mis en œuvre). La structure semi-conductrice comprend en outre des régions d'isolation en tranchées peu profondes (100) (c'est-à-dire des tranchées dans la surface du substrat remplies d'un matériau STI tel que l'oxyde de silicium) autour des transistors (200, 201) et du condensateur (202) (par exemple pour assurer l'isolation entre les cellules de mémoire individuelles lorsque plusieurs cellules sont prévues sur le même substrat). Le condensateur de mémoire (202) est prévu sur la zone de substrat (400) avec un oxyde de grille (300) mince. L’oxyde de grille (300) mince peut avoir une épaisseur d’environ 2,9 nm lorsqu’il est formé en utilisant un processus MOS de 0,11 µm. La plaque supérieure (52) du condensateur (202) est connectée à la broche de données D de la cellule de mémoire (1). La plaque supérieure (52) peut être formée de poly-Si. La source du condensateur (202) est munie d’une zone active de type n (152) dans la zone du substrat (400). Un espaceur d’oxyde (épais) (62) assure une isolation entre la région de source (152) et la plaque supérieure (52). Contrairement aux condensateurs à oxyde de grille mince classiques, la région de source (152) du condensateur peut être formée sans zone d’implantation NLDD (drain/source de type n légèrement dopé). En d’autres termes, la surface du substrat (400) entre la zone active de type n (152) et l’oxyde de grille (300) du condensateur (202) peut être native (c’est-à-dire de la même polarité de dopant et de la même concentration de dopants que le substrat (400)). Comme décrit ci-dessous en référence aux figures 4 et 5, l'absence d'une zone d'implantation NLDD dans la région de source du condensateur (152) peut augmenter la tension de claquage entre la plaque de condensateur (52) et la région de source du condensateur (152) une fois que la cellule de mémoire 1 est programmée. L'augmentation de la tension de claquage peut constituer un avantage particulier de la cellule de mémoire 1. Par exemple, l'augmentation de la tension de claquage peut réduire le risque de courant de fuite lorsque la cellule de mémoire n'est pas sélectionnée et que la tension élevée de programmation est appliquée à la broche de données D. Le transistor à canal divisé (201) comprend une grille (51) sur une couche d’oxyde de grille (300) mince. La grille (51) peut être formée de poly-Si. La couche d’oxyde (300) du transistor à canal divisé (201) peut avoir une épaisseur d’environ 2,9 nm lorsqu’elle est formée en utilisant un processus MOS de 0,11 µm. La grille (51) est connectée à la broche de blocage BLK de la cellule de mémoire (1). Comme décrit en détail ci-dessous en référence aux Figures 6 et 7, en mode de programmation, une « tension de blocage » V BLK est appliquée à la broche BLK. En général, la tension de blocage V BLK est sélectionnée pour être appropriée (par exemple, approximativement égale à 50 % de la tension de programmation V pp ) pour protéger le drain du premier transistor (200) (faible tension) de la tension élevée V pp appliquée à la broche D. En d’autres termes, V BLK peut être sélectionnée de sorte que (V BLK - V t ) soit inférieure à la tension de claquage du drain du premier transistor (200), où V t est la tension seuil du transistor à canal divisé (201) (corrigée de manière appropriée pour tenir compte de la tension source/substrat du dispositif). Le transistor à canal divisé (201) comprend en outre une première et une deuxième partie de canal (L1 et L2). En général, la première et la deuxième partie de canal ont des concentrations de dopage différentes. Dans un mode de réalisation, la concentration de dopage dans la première partie de canal (L1) peut être au moins 20 fois supérieure à la concentration de dopage dans la deuxième partie de canal (L2). Par exemple, lorsqu’elle est formée en utilisant un processus MOS de 0,11 µm, la concentration de dopage dans la partie de canal (L1) peut être de 5,8e+17 cm -3 et la concentration de dopage dans la partie de canal (L2) peut être de 2e+16 cm -3 . Dans le mode de réalisation de la , la première partie de canal (L1) est prévue dans le puits de type p (500) et peut ainsi agir comme une partie « d’amélioration » (ci-après dénommée « partie de canal d’amélioration (L1) »). Comme le montre la , la partie de canal d’amélioration (L1) est prévue sur le côté source du transistor. La deuxième partie (L2) peut être prévue dans le substrat (400) (c’est-à-dire que la deuxième partie de canal peut être considérée comme une partie « native », et la deuxième partie de canal (L2) est appelée ci-après « partie native de canal (L2) »). En d’autres termes, la partie native de canal (L2) peut avoir la même polarité de dopant et la même concentration de dopants que le substrat (400). Dans d’autres modes de réalisation, la deuxième partie de canal peut avoir une concentration en dopant différente de celle du substrat (400). La partie native de canal (L2) est prévue sur le côté drain du transistor à canal divisé (201). En général, la fourniture d’une partie de canal du côté drain ayant une concentration de dopage plus faible qu’une partie de canal du côté source peut réduire le risque de claquage par avalanche du drain pendant la programmation de la cellule de mémoire (1). La conduction à travers la partie de canal d’amélioration et la partie native de canal (L1, L2) peut être commandée par la grille commune (51). Comme le montre la , la source (151), la partie de canal d’amélioration (L1), la partie native de canal (L2) et le drain (152) du transistor (201) peuvent être agencés les uns à côté des autres dans le sens de la longueur du transistor. La partie de canal d’amélioration et la partie native de canal (L1, L2) peuvent s’étendre le long du sens de la longueur du transistor (201) respectivement sur une première et une deuxième longueur. Comme décrit en détail ci-dessous, la première longueur (c’est-à-dire la longueur de la partie d’amélioration (L1) dans le sens de la longueur du transistor (201)) peut être sélectionnée pour être suffisamment grande pour éviter un effet de « snap-back » dans le canal du transistor (201) lorsque la cellule de mémoire (1) programmée est désélectionnée alors que la tension de programmation est appliquée à la broche de données (D). En général, pour obtenir l’effet mentionné ci-dessus, les longueurs des parties d’amélioration et natives peuvent être sélectionnées en fonction du dopage du puits de type p (500) et du dopage du substrat (400). Par exemple, dans un mode de réalisation avec une concentration de dopage plus faible du puits de type p (500), la longueur de la partie d’amélioration (L1) peut être augmentée selon le même principe. Dans un mode de réalisation avec une concentration de dopage plus faible du substrat (400), la longueur de la partie native (L2) peut être augmentée selon le même principe. Dans un mode de réalisation, la première longueur peut être égale ou supérieure à un tiers de la deuxième longueur. En outre ou alternativement, la première longueur peut être égale ou inférieure à trois fois la deuxième longueur. Dans certains modes de réalisation, la première longueur peut être supérieure de 50 % à la deuxième. Par exemple, dans un mode de réalisation où le dispositif de mémoire (1) est formé en utilisant un processus MOS de 0,11 µm et où les concentrations de dopage du puits de type p (500) sont de 5,8e+17 cm -3 et les concentrations de dopage du substrat (400) de type p sont de 2e+16 cm -3 , les longueurs de la partie de canal d’amélioration et de la partie native de canal (L1, L2) peuvent être égales, par exemple 0,4 µm. En outre, la parties de canal d’amélioration et la partie native de canal (L1, L2) peuvent être prévues avec une largeur (c’est-à-dire l’extension de ces parties de canal dans une direction perpendiculaire à la direction longitudinale du transistor à canal divisé (201) et parallèle à la surface du substrat (400)) telle que la conductance du transistor à canal divisé (201) ne limite pas de manière significative le courant de programmation pendant la programmation de la cellule de mémoire (1). La structure semi-conductrice de la comprend en outre une région active de type n (151) dans le puits de type p (500) formant la source du transistor à canal divisé (201). Du côté source du transistor à canal divisé (201), une région (21) NLDD est prévue. La région (21) légèrement dopée peut s’étendre entre la source (c’est-à-dire la région active de type n (151)) et l’oxyde de grille (300) du transistor à canal divisé (201). La région active de type n (152) dans la zone du substrat (400) forme le drain du transistor à canal divisé (201) (ainsi que la source du condensateur, comme décrit ci-dessus). L’isolation entre la grille (51) et la région de drain (152) du transistor à canal divisé (201) est prévue par l’espaceur d’oxyde épais (61). La région de drain (152) du transistor à canal divisé (201) peut être formée sans zone d’implantation NLDD. En d’autres termes, la surface du substrat (400) entre la zone active de type n (152) et l’oxyde de grille (300) du transistor à canal divisé (201) peut être native (c’est-à-dire de la même polarité de dopant et de la même concentration de dopants que le substrat (400)). Ainsi, contrairement aux transistors MOS conventionnels, le transistor à canal divisé (201) de la a une structure LDD asymétrique dans la mesure où une zone LDD est prévue entre la grille (51) et la source (151) mais aucune zone LDD n’est prévue entre la grille (51) et le drain (152). Avantageusement, l’absence d’une zone d’implantation NLDD dans la région de drain (152) du transistor peut augmenter la tension de claquage entre la grille (51) et la région de drain (152) du transistor une fois que la cellule de mémoire (1) est programmée. En outre, la fourniture du drain du transistor à canal divisé (201) comme une région de type n entourée par la zone de substrat (400) de type p (à haute résistivité) assure une bonne protection du transistor contre un claquage par avalanche du drain du transistor à canal divisé (201) pendant la programmation de la cellule de mémoire lorsqu’un courant de programmation important circule dans le canal du transistor à canal divisé (201). Le premier transistor (200) peut être un transistor faible tension à canal n d’amélioration conventionnel. Le premier transistor (200) est formé dans le puits de type p (500) et comprend une grille (50) sur une couche d’oxyde de grille (300) mince. La grille (50) peut être formée de poly-Si. La couche d’oxyde (300) du premier transistor (200) peut avoir une épaisseur d’environ 2,9 nm lorsqu’elle est formée en utilisant un processus MOS de 0,11 µm. La grille (50) est connectée à la broche WL de la cellule de mémoire (1). Le drain du premier transistor (200) est prévu par la région active de type n (151) (qui est également la source du transistor à canal divisé (201), comme décrit ci-dessus). Les régions de source et de drain du premier transistor (200) comprennent des régions NLDD conventionnelles 20 et des espaceurs d’oxyde (60). La source (150) du premier transistor (200) est connectée à la broche S de la cellule de mémoire (1). La structure semi-conductrice comprend en outre une région active de type p (90) dans le puits de type p (500) fournissant un contact avec le substrat. La région active de type p (90) est connectée à la broche PSUB de la cellule de mémoire (1). Un fonctionnement de la cellule de mémoire (1) va maintenant être décrit. La cellule de mémoire (1) peut faire partie d’une matrice de mémoire qui, à son tour, peut former avec les circuits périphériques associés (par exemple pour permettre la lecture et la programmation des cellules) un dispositif de mémoire OTP. Dans ce cas, une ligne de données connectée à la broche de données (D) peut être partagée avec plusieurs cellules de mémoire du dispositif de mémoire (un exemple d’agencement de quatre cellules de mémoire est décrit ci-dessous en référence aux Figures 8 et 9). Comme décrit en détail ci-dessous, lorsque le dispositif de mémoire est en mode de programmation ou de lecture, une tension de programmation ou de référence respective est appliquée à la broche de données (D). Pour permettre le fonctionnement dans une telle configuration de « boucle de données partagée », la cellule de mémoire (1) peut être configurée pour être programmée ou lue uniquement lorsqu’elle est sélectionnée, et pour ne pas interférer avec la programmation ou la lecture d’autres cellules de mémoire lorsqu’elle n’est pas sélectionnée (comme décrit ci-dessous, ceci peut être réalisé en appliquant des tensions appropriées au premier transistor (200) et au transistor à canal divisé (201)). En général, la cellule de mémoire (1) peut être sélectionnée de manière à ce que la valeur binaire stockée dans la cellule de mémoire (1) puisse être lue ou que la cellule de mémoire (1) puisse être programmée. La cellule de mémoire (1) peut être sélectionnée en allumant le premier transistor (200), c’est-à-dire en appliquant une tension de sélection V select à la broche WL (connectée à la grille du premier transistor (200)) et une faible tension (typiquement 0 V) aux broches S et PSUB. La tension de sélection peut être supérieure à une tension seuil du premier transistor (200), par exemple, V select = 1,2 V lorsque la cellule de mémoire (1) est formée en utilisant des processus MOS de 0,11 µm. Dans ce cas, le premier transistor (200) est « allumé » car sa tension grille-source est positive et supérieure à sa tension seuil. Dans certains modes de réalisation, la tension de sélection V select peut correspondre à une tension d’alimentation au niveau d’un dispositif de mémoire comprenant la cellule de mémoire (1) fonctionne. Pour lire ou programmer la cellule de mémoire (1) sélectionnée, les tensions appropriées peuvent être appliquées aux broches BLK et D. En particulier, pour lire la valeur du bit stocké, un courant de référence (ou une tension de référence) est appliqué à la broche de données (D), et une faible tension (par exemple V select , c’est-à-dire environ 1,2 V lorsque la cellule de mémoire (1) est formée en utilisant des processus MOS de 0,11 µm) est appliquée à la broche BLK (connectée à la grille (51) du transistor à canal divisé (201)). Dans ce cas, le premier transistor (200) et le transistor à canal divisé (201) sont « allumés », et le potentiel de la broche de données (D) dépend de la résistivité de l’oxyde de grille (300) du condensateur (202). Lorsque la cellule de mémoire (1) n’est pas programmée, l’oxyde de grille (300) du condensateur (202) est intact et le potentiel de la broche de données (D) est élevé (cet état peut correspondre à un état logique « 0 » de la cellule de mémoire (1)). Lorsque la cellule de mémoire (1) est programmée, l’oxyde de grille (300) du condensateur (202) est endommagé (c’est-à-dire raccourci) et le potentiel de la broche de données (D) est faible (parce que le premier transistor et le transistor à canal divisé sont tous deux « allumés »). Cet état peut correspondre à un état logique « 1 » de la cellule de mémoire (1). Ainsi, le dispositif de mémoire peut déterminer la valeur binaire stockée de la cellule de mémoire (1), par exemple, en déterminant le potentiel de la broche de données (D). Pour programmer la cellule de mémoire 1 sélectionnée, une tension de programmation (élevée) V pp (par exemple, V pp = 7,4 V lorsque la cellule de mémoire 1 est formée en utilisant des procédés MOS de 0,11µm) est appliquée à la broche de données D (connectée à la plaque supérieure 52 du condensateur 202), et la tension de blocage V blk est appliquée à la broche BLK (connectée à la grille 51 du transistor à canal divisé 201). En général, la tension de blocage peut être supérieure à V select (appliquée à la broche WL) et inférieure à V pp (appliquée à la broche de données D). Dans certains exemples, la tension de blocage V blk peut être approximativement égale à la moitié de la tension de programmation V pp , c’est-à-dire V blk = V pp /2. Dans ce cas, la plaque inférieure du condensateur (202) est à un faible potentiel puisque le premier transistor (200) et le transistor à canal divisé sont tous deux « allumés ». La tension de programmation V pp est sélectionnée pour être supérieure à la tension de claquage de l’oxyde de grille du condensateur (202). Par conséquent, l’oxyde de grille (300) du condensateur (202) est endommagé (c’est-à-dire raccourci) pendant la programmation de la cellule de mémoire (1). Certains avantages particuliers de la cellule de mémoire (1) peuvent être compris en examinant en détail le claquage du condensateur (202) pendant la programmation de la cellule de mémoire (1) qui est décrite dans ce qui suit en référence aux Figures 4 et 5. La montre un circuit équivalent de la cellule de mémoire (1) lorsque la cellule de mémoire est programmée, et la montre des valeurs obtenues expérimentalement d’un courant électrique circulant à travers le condensateur (202) (pendant le claquage du condensateur (202)). En général, il a été constaté que le claquage du condensateur (202) peut être décrit comme un processus ayant trois phases : une phase de claquage doux, une phase de claquage dur et une phase de formation d’une zone de claquage. La phase initiale du claquage (c’est-à-dire la phase de claquage doux) commence lorsqu’une différence de tension entre les plaques du condensateur de mémoire devient supérieure à la tension de claquage de l’oxyde de grille (ce qui se produit, comme indiqué ci-dessus, lorsque la tension de programmation V pp est appliquée à la broche de données (D) et que le potentiel de la plaque inférieure du condensateur de mémoire (202) est faible, parce que le premier transistor et le transistor à canal divisé (200, 201) sont tous les deux « allumés »). Ensuite, un courant I pp de quelques dizaines de microampères commence à circuler à travers la cellule de mémoire (1) (c’est-à-dire à travers le premier transistor et les transistors à canal divisé (200, 202) jusqu’à la broche S, comme indiqué à la ). À ce stade, il n’y a pratiquement pas de courant I pp1 dans le substrat (400). Dans cette phase, la résistance (10) de l’oxyde de grille intact du condensateur de mémoire (202) limite le courant. La résistance (10) de l’oxyde de grille intact peut typiquement être de l’ordre de dizaines de MΩ, mais ceci n’est qu’un exemple. Il est entendu que la résistance (10) de l’oxyde de grille intact dépend de la géométrie spécifique du condensateur (202) et de l’épaisseur de l’oxyde de grille (300). Jusqu’à ce stade, le condensateur n’a pas subi de transformation irréversible, c’est-à-dire que si la tension appliquée à la broche D est abaissée à ce stade du processus, l’oxyde retrouve son état initial. À ce stade, les résistances des canaux du premier transistor et des transistors à canal divisé (200, 201) sont nettement inférieures à la résistance de l’oxyde de grille du condensateur non rompu. Pendant la phase de claquage doux, l’oxyde de grille (300) du condensateur (202) peut subir un effet « d’auto-échauffement ». Lorsque l’« auto-échauffement » de l’oxyde de grille (300) dépasse un seuil (spécifique à la conception), la phase de « claquage dur » commence, où le courant de programmation I pp augmente brusquement jusqu’à des centaines de microampères (comme le montre la ) et la structure de l’oxyde de grille (300) commence à subir des changements irréversibles (c’est-à-dire que l’oxyde de grille subit des dommages irréversibles). En général, le courant de programmation I pp peut être déterminé par le (grand) courant de substrat I pp1 et le courant qui circule dans les canaux des transistors de la cellule de mémoire I pp2 (comme indiqué à la ). À ce stade, le courant de substrat I pp1 peut entraîner le transfert de matériau de la plaque supérieure (52) du condensateur de mémoire (202) vers le substrat (400). En conséquence, une diode (48) de jonction p-n efficace et un transistor (33) « natif » efficace peuvent être formés, le drain du transistor (33) pouvant être connecté à la diode (48) et la source pouvant être connectée à la zone de type n (152) (comme le montre la ). Cette nouvelle configuration peut être avantageuse en ce sens qu’elle permet une isolation robuste de la cellule de mémoire (1) pendant les opérations de programmation et de lecture lorsque la cellule n’est pas sélectionnée, ce qui permet à son tour l’agencement et le fonctionnement de plusieurs cellules de mémoire d’une manière hautement intégrée qui est décrite en détail ci-dessous en référence aux Figures 8 et 9. Les transistors (200 et 201) peuvent être configurés de telle sorte que, pendant la phase de claquage dur, la conductivité des canaux des transistors (200 et 201) soit suffisamment élevée pour que la partie I pp2 du courant de programmation I pp soit suffisamment élevée pour assurer le claquage non réversible de l’oxyde de grille (300) du condensateur de mémoire (202). En particulier, comme mentionné ci-dessus, la largeur de canal du transistor à canal divisé (201) peut être sélectionnée pour être suffisamment grande (par exemple, en particulier suffisamment grande pour compenser toute résistance associée à la faible concentration de dopage de la partie native de canal (L2)) de sorte que la conductance du transistor à canal divisé (201) pendant la phase de claquage dur peut être suffisamment élevée pour ne pas limiter de manière significative le courant de programmation I pp . Un avantage particulier de la cellule de mémoire (1) peut être que, en fournissant une partie native de canal du côté drain du transistor à canal divisé, le risque de claquage par avalanche (et donc d’endommagement de la cellule de mémoire) causé par le courant de programmation élevé est réduit par rapport à un dispositif de transistor conventionnel avec un canal uniformément dopé. Ce risque peut être encore réduit en prévoyant que le drain du transistor à canal divisé (201) (c’est-à-dire la région active de type n (152)) ne comporte pas de région NLDD. En outre, le premier transistor (200) peut être configuré pour fournir une conductivité suffisamment élevée pour que le courant de programmation important I pp2 pendant la phase de claquage dur puisse circuler à travers le premier transistor (200), assurant ainsi le début de la destruction de l’oxyde (dans des modes de réalisation où la cellule de mémoire (1) est formée en utilisant des processus MOS de 0,11 µm, I pp2 peut dépasser 200 µA). Comme indiqué ci-dessus, la cellule de mémoire est dans un état sélectionné, c’est-à-dire que le premier transistor (200) reçoit une faible tension de sélection V select à la grille, et une faible tension (par exemple 0 V) à la source. La tension au niveau du drain peut être approximativement égale à (V BLK - V t ), où V t est la tension de seuil du transistor à canal divisé (201) (par exemple, environ 0,8 V). Ainsi, dans les modes de réalisation où la tension de blocage V BLK est égale à la moitié de la tension de programmation V pp , la tension au drain du premier transistor peut être égale à (½V pp - Vt). Un avantage particulier de la cellule de mémoire (1) peut être que la longueur du canal du premier transistor (200) peut être plus courte que dans les cellules de mémoire OTP conventionnelles puisque la tension au drain est plus faible (par exemple, environ 2,5 V lorsque la cellule de mémoire (1) est formée en utilisant des processus MOS de 0,11 µm). Cela permet de réduire la taille de la cellule de mémoire (1) (c’est-à-dire de prévoir la cellule de mémoire (1) avec un encombrement plus faible). Pendant la phase finale du claquage du condensateur, la résistance de l’oxyde de grille (10) fracturé peut diminuer en raison de la destruction de l’oxyde de grille (300). La partie du courant de programmation I pp2 qui traverse le premier transistor et le transistor à canal divisé (200, 201) peut changer et se stabiliser à une valeur inférieure qui peut être déterminée par la résistance commune de l’oxyde de grille du condensateur détruit (10), la résistance de canal du transistor à canal divisé (201) et la résistance de canal du premier transistor (200). Typiquement, la résistance de l’oxyde de grille (10) fracturé peut être de l’ordre de quelques dizaines de kilo-ohms une fois le processus de claquage terminé. Comme mentionné ci-dessus, la cellule de mémoire (1) peut être configurée pour respectivement ne pas subir de programmation ou affecter le signal de lecture lorsque le signal de mémoire n’est pas sélectionné. Par exemple, la cellule de mémoire (1) peut être configurée de telle sorte que, lorsque la cellule de mémoire (1) est non programmée et non sélectionnée, le condensateur (202) ne subisse pas le claquage décrit ci-dessus en mode de programmation (c’est-à-dire lorsque la tension de programmation V pp est appliquée à la broche de données (D) et que la tension de blocage V BLK est appliquée à la broche BLK). En effet, la cellule de mémoire (1) peut être dans un état non sélectionné parce que le premier transistor (200) est dans un état « éteint » (par exemple lorsqu’une faible tension (par exemple 0 V) est appliquée aux broches WL, S et PSUB). Ainsi, dans ce cas, la source du condensateur (202) peut être flottante. Par conséquent, aucune couche d’inversion ne peut être formée sous la plaque de condensateur (52) (seulement une zone de déplétion dans le substrat (400)). La capacité de la zone de déplétion C dpl peut être faible par rapport à la capacité de la grille C ox . Le diviseur de capacité formé peut définir le potentiel de surface V 1 sous la plaque de condensateur (52) proche du potentiel de la plaque poly supérieure (V 1 = V pp *C ox /(C ox + C dpl ). C’est pourquoi le champ électrique sur l’oxyde de grille (300) du condensateur (202) est très faible (V pp - V 1 ≈ 0 V) et l’oxyde de grille (300) ne peut pas subir le processus de claquage décrit ci-dessus. En général, la cellule de mémoire (1) peut être configurée de telle sorte qu’en mode de programmation (c’est-à-dire lorsque la tension de programmation Vpp est appliquée à la broche de données (D), et que la tension de blocage VBLK est appliquée à la broche BLK) et lorsque la cellule de mémoire (1) est programmée et non sélectionnée, aucun courant de fuite substantiel ne circule à travers la cellule de mémoire (1), et aucun claquage ne se produit. Comme mentionné ci-dessus, la cellule de mémoire (1) peut être dans un état non sélectionné parce que le premier transistor (200) est dans un état "éteint" (par exemple, lorsqu’une faible tension (par exemple, 0 V) est appliquée aux broches WL, S et PSUB). Comme la cellule de mémoire (1) est programmée dans cet exemple, le potentiel du drain (152) du transistor à canal divisé (201) peut être proche de la tension de programmation (en raison de la rupture de l’oxyde de grille du condensateur de mémoire (202)). Dans ce cas, la source (151) du transistor à canal divisé (201) est flottante. En référence aux Figures 6 et 7, une description détaillée des tensions de claquage pertinentes de la cellule de mémoire (1) est maintenant prévue pour illustrer le fait que la tension de claquage d’une cellule de mémoire (1) non sélectionnée mais programmée est supérieure à la tension de programmation V pp (et que la cellule de mémoire (1) peut donc être utilisée dans un agencement où plusieurs cellules de mémoire partagent une ligne de données connectée à la broche D sans risque important de claquage). La montre un circuit équivalent correspondant et la montre une coupe transversale d’une partie de la cellule de mémoire (1) (programmée et non sélectionnée). En référence à la , après la programmation, le circuit équivalent du condensateur de mémoire (202) peut comprendre la résistance ohmique (10) de la structure d’oxyde rompu du condensateur de mémoire (202), la diode (48) de jonction p/n (formée pendant dans le processus de claquage du condensateur de mémoire (202) par transfert de matière de la plaque (52) au substrat (400)), le transistor (33) décrit ci-dessus, et les diodes (46 et 47). Une tension de claquage de substrat de la diode (48) peut être très élevée puisqu’elle est formée dans le substrat (400) de type p (à haute résistivité). La diode (48) peut être effectivement une diode à grille, c’est-à-dire que sa tension de claquage dépend du potentiel de la grille (52). Par exemple, la tension de claquage de la diode (48) peut augmenter lorsque le potentiel de la plaque (52) augmente. Ainsi, lorsque la tension de programmation V pp est appliquée à la broche D, la tension de claquage de la diode (48) peut être suffisamment élevée (c’est-à-dire supérieure à la tension de programmation V pp , par exemple la tension de claquage de la diode (48) peut être d’environ 13,0 V lorsque le dispositif de mémoire (1) est formé en utilisant des processus MOS de 0,11 µm). Le transistor (33) peut être connecté à une diode (c’est-à-dire que son drain et sa grille peuvent être connectés à travers la résistance (10)). Le drain du transistor (33) peut être formé dans la jonction p/n du substrat (48) susmentionnée, la grille du transistor (33) peut être la plaque (52) et la source du transistor (33) peut être la région de source (152) du condensateur de mémoire (202). La diode (47) peut être une jonction p/n entre la zone source (152) du condensateur de mémoire (202) et le substrat (400) de type p. Comme la diode (48), la diode (47) peut être munie d’une grille. Les diodes (47 et 48) peuvent avoir la plaque (52) comme grille commune. Une tension de claquage de la diode (47) peut être similaire à la tension de claquage de la diode (48). La diode (46) peut être une jonction p/n de substrat entre la zone source (152) du condensateur de mémoire (202) et le substrat (400) de type p. La diode (46) peut être de type conventionnel ayant une tension de claquage (définie par le processus de fabrication) qui est en pratique typiquement très élevée (par exemple, environ 25 V lorsque le dispositif de mémoire (1) est formé en utilisant des processus MOS de 0,11 µm). Comme mentionné ci-dessus, la tension de claquage entre la plaque (52) et la source (152) du condensateur de mémoire (202) est très élevée, lorsqu’aucune zone d’implantation NLDD dans la région de la source du condensateur n’est prévue. Ainsi, en général, les tensions de claquage les plus faibles du circuit équivalent du condensateur (202) après la programmation peuvent être déterminées par les diodes (47 et 48) et peuvent être suffisamment élevées (c’est-à-dire suffisamment plus élevées que V pp lorsque V pp est appliquée à la broche D). En référence aux Figures 6 et 7, la tension de claquage du drain du transistor à canal divisé (201) est maintenant décrite (lorsque la cellule de mémoire (1) est programmée et non sélectionnée). Dans le circuit équivalent de la , la représentation du transistor à canal divisé (201) comprend deux transistors (32 et 31) conventionnels à canal n. Le transistor (32) représente la partie native de canal du transistor à canal divisé (201) et peut être considéré comme un transistor conventionnel de type natif à faible tension. Le drain du transistor (32) peut être connecté à la source (152) du condensateur de stockage (202). La grille du transistor (32) peut être connectée à la broche de blocage BLK. La source du transistor (32) peut être connectée au drain du transistor (31). Le transistor (31) représente la partie de canal d’amélioration du transistor à canal divisé (201) et peut être considéré comme un transistor conventionnel de type d’amélioration à faible tension. Le drain du transistor (31) peut être connecté à la source du transistor (32). La grille du transistor (31) peut être connectée à la broche BLK. La source de la source du transistor (31) peut être connectée au drain du premier transistor (200). La tension de claquage du drain du transistor à canal divisé (201) peut être en partie déterminée par la tension de claquage entre la grille et le drain du transistor. Comme illustré à la , la partie native de canal (L2) (représentée par le transistor natif (32) dans le circuit équivalent de la ) est située du côté du drain du transistor à canal divisé (201). Comme mentionné ci-dessus, lorsqu’aucun NLDD au niveau du drain du transistor (201) n’est prévu, la tension de claquage entre la grille et le drain du transistor à canal divisé (201) est suffisamment élevée (c’est-à-dire qu’elle ne constitue pas un facteur limitant pour déterminer la tension de claquage au niveau du drain). La tension de claquage au niveau du drain du transistor à canal divisé (201) peut également être déterminée par la diode (45) à grille (effective), illustrée à la . La diode (45) peut être formée par une jonction p/n entre la zone de drain (152) du transistor à canal divisé (201) et le substrat (400) de type p). La diode (45) peut être une diode à grille (parce que l’oxyde de grille (300) mince du transistor à canal divisé (201) est très mince), similaire à la diode (47) à grille décrite ci-dessus. Par conséquent, la tension de claquage de la diode (45) est très élevée lorsque la tension de blocage V BLK appliquée à la grille du transistor à canal divisé (201) est suffisamment élevée (par exemple, dans les modes de réalisation où la cellule de mémoire (1) est formée en utilisant des processus MOS de 0,11 µm, la tension de claquage de la diode (45) peut être d’environ 9,0 V lorsque V BLK est égale à ½V pp ). Dans la , la diode (44) à grille représente la jonction p/n entre la source (151) et le puits de type p (500). La tension de claquage de la tension de claquage de la diode (44) peut dépendre de la tension de blocage V BLK appliquée à la grille du transistor à canal divisé (201). Par exemple, lorsque la tension de blocage V BLK est d’environ ½V pp , la tension de claquage de la diode (44) peut être supérieure à la valeur de claquage des diodes conventionnelles de ce type (par exemple, la tension de claquage peut être d’environ 7,0 V au lieu d’environ 5,5 V pour les diodes conventionnelles, lorsque la cellule de mémoire est formée en utilisant des processus MOS de 0,11 µm). La tension de claquage de la diode (44) peut être inférieure à la tension de claquage de la diode (45) parce que la jonction p/n est réalisée dans le puits de type p (500), qui peut avoir une concentration d’impuretés plus élevée par rapport au substrat (400) de type p à haute résistivité (dans un mode de réalisation où le dispositif de mémoire (1) est formé en utilisant un processus MOS de 0,11 µm, les concentrations de dopage du puits de type p (500) peuvent être de 5,8e+17 cm -3 et les concentrations de dopage du substrat (400) de type p peuvent être de 2e+16 cm -3 ). La diode (43) de la peut être une jonction p/n de canal entre la zone de type n (151) et le puits de type p (500) avec une tension de claquage qui peut être inférieure à la tension de claquage de la diode (44) à grille (par exemple, des diodes conventionnelles d’environ 5,5 V, lorsque la cellule de mémoire est formée en utilisant des processus MOS de 0,11 µm). Comme mentionné ci-dessus, lorsque la cellule de mémoire (1) est programmée et non sélectionnée, le drain du premier transistor (200) ne peut pas dépasser une valeur d’environ (V BLK - V t ). Par conséquent, le drain du premier transistor (200) peut être à un potentiel relativement faible. Cela élimine (ou du moins réduit considérablement) le risque d’une rupture drain-grille du premier transistor (200) à canal n conventionnel à faible tension. Le circuit équivalent du premier transistor (200) peut comprendre une diode (42) qui représente la jonction p/n entre le drain (151) et le puits de type p (500), et qui est similaire à la diode (44) décrite ci-dessus, c’est-à-dire que la tension de claquage de la diode (42) peut dépendre du potentiel appliqué à la grille du premier transistor (200) (en raison de l’oxyde de grille (300) mince). Lorsque la cellule de mémoire (1) n’est pas sélectionnée, le potentiel de grille du premier transistor (200) peut être faible (0 V). Dans ce cas, la tension de claquage de la diode (42) peut être égale à la tension de claquage de la diode (43) conventionnelle décrite ci-dessus. Le circuit équivalent du premier transistor (200) peut comprendre en outre une diode (41) qui représente la source du premier transistor (200) et peut également être une diode à grille (similaire à la diode (42)). Comme précédemment, lorsque la cellule de mémoire (1) n’est pas sélectionnée, le potentiel de grille du premier transistor (200) peut être faible (0 V), et la tension de claquage de la diode (41) peut être égale à la tension de claquage de la diode (43) conventionnelle décrite ci-dessus. Le circuit équivalent du premier transistor (200) peut comprendre en outre une diode (40) connectée en parallèle à la diode (41) et présentant une jonction p/n de substrat entre la zone de type n (150) et le puits de type p (500). La diode (40) peut présenter une tension de claquage similaire à celle de la diode (43) décrite ci-dessus. Ainsi, il ressort de la description ci-dessus, en référence aux Figures 6 et 7, que la tension de claquage d’une cellule de mémoire (1) non sélectionnée mais programmée peut être déterminée par la tension de claquage sur le drain du transistor à canal divisé (201), qui est supérieure à la tension de programmation V pp . Comme mentionné ci-dessus, en plus d’avoir une tension de claquage suffisamment élevée, la cellule de mémoire (1) est également configurée pour, lorsqu’elle est programmée mais non sélectionnée, empêcher tout courant de fuite substantiel en mode de programmation. Ce point est décrit plus en détail dans les Figures 6 et 7. En général, aucun courant de fuite supplémentaire ne se produit au niveau du drain du transistor à canal divisé (201) car, comme décrit ci-dessus, la tension de claquage de la diode à diode (45) (qui présente le drain du transistor à canal divisé (201)) est supérieure à la tension de programmation V pp lorsque la tension de blocage V BLK appliquée à la broche BLK est d’environ ½V pp . Par conséquent, aucun courant de fuite ne peut circuler à travers la diode (45) vers le substrat (400). Comme indiqué sur la , lorsqu’un potentiel proche de V pp est appliqué au drain (152) du transistor à canal divisé (201), la zone de déplétion (14) de la jonction p/n au niveau du drain (152) peut s’étendre à travers la partie native de canal (L2) et peut toucher la partie de canal d’amélioration (L1) du transistor à canal divisé (201). La longueur de la partie d’amélioration (L1) peut être sélectionnée pour éviter un effet de «snap-back» (voir ). En d’autres termes, la longueur de la partie de canal d’amélioration (L1) peut être suffisante pour empêcher la zone de déplétion (14) de s’étendre jusqu’à la source (151) (flottante) du transistor à canal divisé (201). En effet, si la partie d’amélioration (L1) est trop courte, le potentiel (proche de V pp ) du drain du transistor à canal divisé (201) peut atteindre la source (151). Ce potentiel est supérieur à la tension de claquage de la diode (44) à grille (décrite ci-dessus) et, par conséquent, un courant de fuite (indiqué par « I_leakage_1 » sur la ) peut circuler depuis le drain (152) du transistor à canal divisé (201), à travers la région de déplétion (14) des parties de canal (L1, L2), la jonction de source (151) du transistor à canal divisé (201) et le substrat (500) jusqu’au contact de substrat (90). En plus du courant de fuite susmentionné, un effet de « snap-back » peut également entraîner un courant de fuite supplémentaire (« I_leakage_2 » sur la ) parce que la diode (42) à grille peut également se trouver dans un état de claquage. Ainsi, le courant de fuite supplémentaire peut circuler à travers la région de déplétion (14) des parties de canal (L1, L2), la diode (42) et le substrat (500) jusqu’au contact de substrat (90). En outre, un « snap-back » peut également provoquer un effet « punch-through » dans la région du canal du premier transistor (200), ce qui peut entraîner un troisième courant de fuite (« I_leakage_3 » à la ) s’écoulant du drain (151) du premier transistor (200) à travers le canal jusqu’à la source (150) (comme illustré à la ). Le phénomène de « snap-back » susmentionné (lorsque la cellule est programmée et non sélectionnée, et que le dispositif de mémoire est en mode de programmation) et les courants de fuite supplémentaires au niveau de la broche de données commune D (en mode de programmation) sont donc évités en sélectionnant de manière appropriée la longueur (L1) de la partie de rehaussement du transistor à canal divisé (201). La cellule de mémoire (1) peut ainsi être utilisée dans des mémoires OTP à grand volume. En général, la cellule de mémoire (1) peut être configurée en outre de manière à ce qu’en mode lecture (c’est-à-dire lorsqu’un courant de référence est appliqué à la broche de données (D) et qu’une faible tension est appliquée à la broche BLK pour allumer le transistor à canal divisé (201)) et lorsque la cellule de mémoire (1) n’est pas sélectionnée (c’est-à-dire lorsque le premier transistor (200) est « éteint »), aucun courant de fuite substantiel ne circule à travers la cellule de mémoire (1). En effet, lorsque la cellule de mémoire n’est pas programmée, il n’y a pas de chemin de courant car le condensateur de mémoire (202) n’est pas rompu et le premier transistor (200) est « éteint ». Comme il n’y a pas de courant de fuite, le potentiel de la broche de données (D) est élevé. Lorsque la cellule de mémoire est programmée, la source du transistor à canal divisé (201) est flottante parce que le premier transistor (200) est « éteint ». Il n’y a pas de chemin de courant dans la cellule de mémoire (1) pour le courant de référence, puisque le drain du transistor à canal divisé (201) est à un potentiel trop faible (par exemple, 1,2 V) pour provoquer des fuites du drain du transistor à canal divisé (201). Cela signifie que le potentiel au niveau de la broche de données (D) reste élevé. La cellule de mémoire (1) (décrite ci-dessus en référence aux Figures 2 à 7) peut permettre de réaliser des dispositifs de mémoire à haute densité de mémoire (c’est-à-dire un grand nombre de cellules de mémoire mises en œuvre dans une petite surface). En référence aux Figures 8 et 9, on décrit un exemple d’agencement dans lequel une grappe de 4 bits (c’est-à-dire quatre instances de la cellule de mémoire (1)) est mise en œuvre de manière compacte. La montre un schéma de la grappe de 4 bits et la montre une disposition correspondante. En général, l’amas de 4 bits peut être formé en utilisant la technologie CMOS à faible tension conventionnelle sans étapes technologiques ou photolithographie supplémentaires (par exemple, des masques supplémentaires). Cela signifie que la grappe de 4 bits peut être fabriquée à faible coût, ce qui permet de l’utiliser dans des mémoires OTP à haut volume et à faible coût. En outre, comme le montre la , la grappe de 4 bits peut être mise en œuvre de manière hautement intégrée. Par exemple, en utilisant des processus MOS de 0,11 µm, la grappe de 4 bits peut être mise en œuvre dans une zone d’environ 6,7 µm 2 par bit (c’est-à-dire par cellule de mémoire). La grappe de 4 bits illustrée aux Figures 8 et 9 comprend les première à quatrième cellules de mémoire (501-504). Chacune des cellules de mémoire (501-504) peut être mise en œuvre comme une instance de la cellule de mémoire (1) décrite ci-dessus. Comme le montre la , les cellules de mémoire (501-504) partagent une broche de données commune (c’est-à-dire que la broche de données commune D est connectée aux condensateurs de mémoire des cellules de mémoire (501-504)). En outre, les cellules de mémoire (501-504) partagent une broche commune BLK (connectée aux grilles des résistances à canal divisé des cellules de mémoire (501-504)). La grappe de 4 bits peut comprendre en outre des broches de sélection (WL1, WL2, S1 et S2). La broche de sélection (WL1) peut être connectée aux broches de sélection WL des cellules de mémoire (501 et 502), et la broche de sélection (WL2) peut être connectée aux broches de sélection WL des cellules de mémoire (503 et 504). La broche de sélection (S1) peut être connectée aux broches S des cellules de mémoire (501 et 503), et la broche de sélection (S2) peut être connectée aux broches S des cellules de mémoire (502 et 504). Les cellules de mémoire (501-504) peuvent partager une broche commune PSUB qui peut être connectée à la masse. La grappe de 4 bits permet d’organiser une matrice de mémoire avec laquelle il est possible de réaliser des mémoires OTP à haute densité (c’est-à-dire des mémoires OTP avec de grands rapports entre la capacité de stockage et la surface requise). Ceci est illustré à la , où l’on voit une disposition de la grappe de 4 bits. Le schéma de la peut être fabriqué en utilisant des processus MOS de 0,11 µm. La petite zone de mémoire de la matrice de mémoire est obtenue en partageant les contacts avec la broche de données (D) et la broche de sélection S entre 4 cellules adjacentes. En mode de programmation ou de lecture, une seule des quatre cellules de mémoire (501-504) est sélectionnée. La cellule de mémoire sélectionnée peut ensuite être programmée ou lue comme décrit ci-dessus en référence à la cellule de mémoire (1). Chaque cellule de mémoire (501-504) peut être sélectionnée en mode de programmation ou de lecture en appliquant les tensions appropriées aux broches (WL1, WL2, S1 et S2). Le tableau 1 montre des exemples de niveaux de tension qui peuvent être appliqués aux broches (WL1, WL2, S1 et S2) respectivement pour sélectionner les différentes cellules de mémoire (501-504). Par exemple, la cellule de mémoire (501) peut être sélectionnée lorsque WL1 = V sel , WL2 = 0 V, S1 = 0 et S2 = V sel ; la cellule de mémoire (502) peut être sélectionnée lorsque WL1 = V sel , WL2 = 0 V, S1 = V sel et S2 = 0 V, etc. Comme indiqué ci-dessus, la tension de sélection V select peut être d’environ 1,2 V lorsque les cellules de mémoire sont formées en utilisant des processus MOS de 0,11 µm. Cellule de mémoire (501) Cellule de mémoire (502) Cellule de mémoire (503) Cellule de mémoire (504) WL1 V sel V sel 0 V 0 V WL2 0 V 0 V V sel V sel S1 0 V V sel 0 V V sel S2 V sel 0 V V sel 0 V Lorsque l’une des cellules de mémoire est sélectionnée, les autres cellules de mémoire ne sont pas sélectionnées. Comme décrit ci-dessus en référence à la cellule de mémoire (1), les cellules de mémoire peuvent être configurées pour ne pas affecter la tension de programmation ou de référence lorsqu’elles ne sont pas sélectionnées. Certains modes de réalisation ont été décrits, ces modes de réalisation ont été présentés uniquement à titre d’exemple et ne visent pas à limiter la portée des inventions. En effet, les nouveaux dispositifs et procédés décrits ici peuvent être réalisés sous une variété d’autres formes ; en outre, diverses omissions, substitutions et modifications de la forme des dispositifs, procédés et produits décrits ici peuvent être effectuées sans départir de l’esprit des inventions. Les revendications ci-jointes et leurs équivalents visent à couvrir les formes ou modifications qui tomberaient dans le champ d’application et l’esprit des inventions. Cellule de mémoire programmable une seule fois (1) comprenant : un transistor (201) comprenant un drain (152), une source (151) et un canal entre le drain et la source, le transistor étant connecté à un élément de stockage de données (202) et à un élément de sélection de cellule de mémoire (200) ; le canal du transistor comprenant une première et une deuxième partie de canal (L1, L2), une concentration de dopants dans la première partie de canal (L1) étant plus élevée que dans la deuxième partie de canal (L2). Cellule de mémoire programmable une seule fois (1) selon la revendication 1, dans laquelle le drain du transistor (201) est connecté à l’élément de stockage de données (202) et la source du transistor est connectée à l’élément de sélection de cellule de mémoire (200), et dans laquelle la deuxième partie de canal (L2) est immédiatement adjacente au drain (152) du transistor. Cellule de mémoire programmable une seule fois (1) selon la revendication 1 ou la revendication 2, dans laquelle le transistor (201) comprend outre une grille (51), et la source, la grille et le drain sont agencés l’un à côté de l’autre dans une sens de la longueur du transistor, et dans laquelle la première et la deuxième partie de canal (L1, L2) s’étendent le long du sens de la longueur du transistor respectivement sur une première et une deuxième longueur. Cellule de mémoire programmable une seule fois (1) selon la revendication 3, dans laquelle la première longueur est égale ou supérieure à un tiers de la deuxième longueur. Cellule de mémoire programmable une seule fois (1) selon la revendication 3 ou la revendication 4, dans laquelle la première longueur est égale ou inférieure à trois fois la deuxième longueur. Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications 3 à 5, dans laquelle la première longueur est supérieure de 50 % à la deuxième longueur. Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications 3 à 6, comprenant en outre une région (21) source légèrement dopée s’étendant entre la source et la grille du transistor. Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications précédentes, dans laquelle ledit drain (152) et ladite source (151) comprennent des régions n-dopées respectives, et la première partie de canal (L1) comprend une région p-dopée. Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications précédentes, dans laquelle le transistor (201) est formé sur un substrat (400) ayant une polarité de dopant de substrat et une concentration de dopants de substrat, et dans laquelle la deuxième partie de canal (L2) a une polarité de dopant de substrat et une concentration de dopants étant sensiblement égale à la polarité de dopant de substrat et à la concentration de dopants de substrat. Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications précédentes, dans laquelle la première partie de canal (L1) est adjacente à la deuxième partie de canal (L2). Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications précédentes, dans laquelle l’élément de sélection de cellule de mémoire (200) comprend un transistor supplémentaire. Cellule de mémoire programmable une seule fois (1) selon la revendication 11, dans laquelle une tension de fonctionnement du transistor supplémentaire est inférieure ou égale à 1,2 V. Cellule de mémoire programmable une seule fois (1) selon la revendication 11 ou la revendication 12, dans laquelle l’élément de stockage de données (202) est configuré pour être programmable par application d’une tension de programmation, la tension de programmation étant supérieure à une tension de fonctionnement du transistor supplémentaire, et dans laquelle la tension de programmation appliquée au transistor supplémentaire endommagerait le transistor supplémentaire. Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications précédentes, dans laquelle la cellule de mémoire programmable une seule fois (1) ne comprend pas de région de drain légèrement dopée s’étendant entre le drain (151) et la grille (51) du transistor (201). Cellule de mémoire programmable une seule fois (1) selon l’une quelconque des revendications précédentes, dans laquelle l’élément de stockage de données (202) est un condensateur formé sur un substrat (400), le condensateur comprenant : une source (152) prévue dans le substrat ; une couche d’oxyde de grille (300) formée sur le substrat ; et une plaque supérieure (52), pour la connexion à une broche de données, prévue au-dessus de la couche d’oxyde de grille, dans laquelle la cellule de mémoire programmable une seule fois (1) ne comprend pas de région de source légèrement dopée s’étendant entre la source du condensateur et la couche d’oxyde de grille du condensateur. Procédé de programmation ou de lecture de la cellule de mémoire selon l’une quelconque des revendications précédentes, le procédé comprenant : l’application d’une tension de sélection à l’élément de sélection de la cellule de mémoire ; l’application d’une tension de blocage à la grille du transistor, et l’application d’une tension de programmation ou de lecture à l’élément de stockage de données pour programmer ou lire la cellule de mémoire sélectionnée, dans lequel la tension de blocage est supérieure à la tension de sélection et inférieure à la tension de programmation. Dispositif de mémoire comprenant la cellule de mémoire selon l’une quelconque des revendications 1 à 15. Dispositif de mémoire comprenant : une première, une deuxième, une troisième et une quatrième cellule de mémoire selon l’une quelconque des revendications précédentes, l’élément de sélection de cellule de mémoire de chaque cellule de mémoire comprenant en outre un transistor supplémentaire respectif comprenant une grille ; une ligne de données partagée pour appliquer une tension de programmation ou de lecture, la ligne de données partagée étant connectée à l’élément de stockage de données de chaque cellule de mémoire ; une ligne de blocage permettant d’appliquer une tension de blocage, la ligne de blocage étant connectée à la grille du transistor de chaque cellule de mémoire ; une première et une deuxième ligne de sélection, la première ligne de sélection étant connectée au transistor supplémentaire de la première cellule de mémoire et au transistor supplémentaire de la troisième cellule de mémoire, la deuxième ligne de sélection étant connectée au transistor supplémentaire de la deuxième cellule de mémoire et au transistor supplémentaire de la quatrième cellule de mémoire, et une première et une deuxième ligne de mots, la première ligne de mots étant connectée à la grille du transistor supplémentaire de la première cellule de mémoire et à la grille du transistor supplémentaire de la deuxième cellule de mémoire, la deuxième ligne de mots étant connectée à la grille du transistor supplémentaire de la troisième cellule de mémoire et à la grille du transistor supplémentaire de la quatrième cellule de mémoire, et dans lequel le dispositif est agencé de manière à ce qu’au moins une des quatre cellules mémoire puisse être sélectionnée pour la programmation ou la lecture par l’application d’une tension à au moins une des lignes de sélection et de mots.