FR 3146234 A1 20240830 FR 2301698 A 20230224 Circuit de lecture comprenant un amplificateur de lecture, et dispositif mémoire correspondant. Un circuit de lecture comprend un amplificateur de lecture pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire (possédant une résistance variable) d’une mémoire résistive. L’amplificateur de lecture comporte : deux branches avec dans chacune deux transistors montés pour former un inverseur logique ; un condensateur reliant la sortie de l’inverseur logique de la première branche avec l’entrée de l’inverseur logique de la deuxième branche ; deux résistances de référence et cinq interrupteurs au moins. La résistance variable et les deux résistances de référence sont connectées sur l’électrode d’entrée d’un des quatre transistors, permettant une réduction de la consommation électrique et une amélioration de la vitesse et des marges de détection. Un fonctionnement multi-phase permet une lecture avec des marges de détection élevées et des phases de détection rapides. Le condensateur permet d’annuler les effets du désappariement sur la structure. Figure d’abrégé : figure 1 Circuit de lecture comprenant un amplificateur de lecture, et dispositif mémoire correspondant. 1. DOMAINE TECHNIQUE Le domaine de l’invention est celui des mémoires résistives. L’invention se rapporte plus particulièrement à la lecture de telles mémoires résistives. Elle concerne un circuit de lecture comprenant un amplificateur de lecture configuré et commandé par une unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d’une mémoire résistive. Elle concerne également un dispositif mémoire comprenant une mémoire résistive, ayant une capacité de (m+1)x(n+1) bits, et (m+1) amplificateurs de lecture configurés chacun pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière. L’invention s’applique notamment, mais non exclusivement, à la lecture d’une mémoire résistive de type non-volatil. En d’autres termes, elle s’applique également à la lecture d’une mémoire résistive de type volatil. Chaque information élémentaire, appelée bit, est stockée dans une cellule de mémoire sous forme d’une valeur de résistance pouvant prendre deux valeurs, haute ou basse, représentant un bit de données (1 ou 0). Un amplificateur de lecture est parfois aussi appelé « amplificateur de détection » (ou « sense amplifier » en anglais). Il fait partie des circuits de lecture qui sont utilisés lorsque des données sont lues à partir d’une mémoire. Sa tâche est de polariser la résistance connectée à une ligne de bit (ou « bit-line » en anglais) puis d'amplifier la tension développée aux bornes de la résistance à un niveau permettant l'utilisation de la donnée par d’autres circuits hors de la mémoire. Il y a un amplificateur de détection pour chaque ligne de bit, de sorte qu'il y a des dizaines ou même des centaines d'amplificateurs de détection identiques sur une puce de mémoire moderne. 2. ARRIÈRE-PLAN TECHNOLOGIQUE On s'attache plus particulièrement dans la suite de ce document à décrire la problématique existant dans le cas particulier des mémoires résistives de type non-volatil. Comme déjà mentionné plus haut, l'invention ne se limite bien sûr pas à cette application particulière et elle s’applique également aux mémoires résistives de type volatil. Bien que les technologies de mémoire non volatile (NVM, pour « Non-Volatile Memory » en anglais) résistive telles que la RAM magnétique (MRAM, pour « Magnetic RAM » en anglais), la RAM à changement de phase (PCRAM, pour « Phase Change RAM » en anglais), la RAM résistive à base d'oxyde (OxRAM) et la RAM résistive (RRAM, pour « Resistive RAM » en anglais) soient des candidates prometteuses pour apporter la non-volatilité aux circuits de stockage de données, la faible consommation d'énergie, l'accès à grande vitesse, les densités élevées et l'évolutivité, les NVM résistives souffrent d'une faible fiabilité de lecture en raison de la mise à l'échelle de la technologie et des problèmes qui en résultent tels que les courants de fuite et les variations de processus croissantes. Bien que les mémoires STT-MRAM (pour « Spin Transfer Torque MRAM » en anglais) soient considérées comme une alternative pour surmonter les problèmes de réduction d'échelle des technologies microélectroniques, elles sont confrontées à un problème de conception de circuit pour maintenir une fiabilité de lecture suffisante en raison de leur faible tension d'alimentation, de leur faible courant de lecture et des variations de processus croissantes. Au cours des dernières années, la conception de circuits de détection capables de surmonter la dégradation du rendement de lecture est devenue critique pour la mise en œuvre de STT-MRAM dans les nœuds des technologies fortement submicroniques (« deep-submicrometer technologies » en anglais). Pour résoudre les problèmes de faible fiabilité de lecture induite par le décalage (« offset » en anglais), diverses techniques et topologies de détection ont été proposées. Les circuits de détection conventionnels sont composés d'un circuit de détection et d'un amplificateur de détection à verrouillage. Dans la solution OC-VLSA (pour « Offset Cancellation - Voltage Latched Sense Amplifier » en anglais), un amplificateur de détection à verrouillage de tension avec annulation de décalage est proposé. Un comparateur compensé est utilisé pour verrouiller la tension détectée. Il stocke les tensions de seuil sur des condensateurs de couplage pour réduire l'impact de la tension de décalage d'entrée. A la suite de cet amplificateur de détection se trouve un DSTA-VLSA (pour « Double Switches and Transmission gate Access transistors - VLSA » en anglais) utilisé avec un SDSC (pour « Source Degeneration Sensing Circuit » en anglais). Le SDSC convertit le courant appliqué à la jonction tunnel magnétique (MTJ pour « Magnetic Tunnel Junction » en anglais) en une différence de tension, puis le signal précédemment généré est amplifié via un PCL (« PMOS Cross-coupled Latch » en anglais) et enfin verrouillé grâce au DSTA-VLSA pour générer un signal numérique. Cet amplificateur de détection conventionnel souffre d'une tension de décalage ramenée en entrée élevée (« high input-referred offset voltage ») causée par des variations de processus pendant la phase de verrouillage dans les nœuds avancés. On présente ci-après plusieurs amplificateurs de détection à verrouillage (ou « latched-based sense amplifiers » en anglais) récemment proposés pour les STT-MRAMs : la solution LOC-SA (pour « Latch Offset Cancellation – Sense Amplifier » en anglais), décrite dans la publication suivante : « Song, T. Na, J. Kim, J. P. Kim, S. H. Kang, and S.-O. Jung, “Latch Offset Cancellation Sense Amplifier for Deep Submicrometer STT-RAM,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 7, pp. 1776–1784, jul 2015 » ; la solution OCHS-SA (pour « Offset-Compensated High-Speed – Sense Amplifier » en anglais), décrite dans la publication suivante : « D. G. Lee and S. G. Park, “STT-MRAM read-circuit with improved offset cancellation,” Journal of Semiconductor Technology and Science, vol. 17, no. 3, pp. 347–353, 2017 » ; et la solution IORC (pour « Improved Offset Read Circuit » en anglais), décrite dans la publication suivante : « L. Bagheriye, S. Toofan, R. Saeidi, and F. Moradi, “Offset-Compensated High-Speed Sense Amplifier for STT-MRAMs,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 26, no. 6, pp. 1051– 1058, 2018 ». La solution LOC-SA, illustrée sur la , est un amplificateur de détection à verrouillage et annulation de décalage. Son mode de lecture est basé sur quatre phases consistant à égaliser (P1), développer (P2), comparer (P3) et verrouiller (P4). Le but de P1 est d'égaliser V data et V ref en court-circuitant les deux sorties pour améliorer la vitesse de détection puis de comparer V ref à V data pendant la phase P2 par les courants de saturation des transistors M1, M2, M5 et M6. Le signal est amplifié sans décalage ajouté en P3 pour être finalement verrouillé et produire ainsi une sortie numérique. Cette architecture remplit plusieurs fonctions. Elle fusionne le SDSC, le PCL et le DSTA-VLSA mentionnés plus haut. La solution OCHS-SA, illustrée sur la , est un amplificateur de détection à haute vitesse compensé en décalage. Sa topologie est similaire à celle du LOC-SA. Il effectue l'opération de détection en trois phases : précharge (P1), évaluation (P2) et verrouillage (P3). Pendant la phase de précharge, les lignes de bit sont polarisées par les transistors M1 et M2 connectés par des diodes. De la même manière que le LOC-SA, la phase d'évaluation ou de développement (P2) utilise le mécanisme de rétroaction positive du PCL pour amplifier la différence de tension de la ligne de bit. La marge de détection étant suffisamment grande, la dégradation des performances due au désappariement (« mismatch ») entre les charges PMOS peut être atténuée. La phase de verrouillage P3 amplifie la différence de tension développée dans P2 pour fournir des signaux numériques. L'intérêt principal des architectures LOC-SA et OCHS-SA, outre le fait qu'elles offrent une solution compacte, est leur robustesse face au désappariement entre dispositifs pendant la phase d'amplification par le PCL. Cependant, elles souffrent toujours du désappariement pendant l'étape de développement du signal (P2) où, si le désappariement est suffisamment important, le signe de la différence de tension produite peut être inversé, produisant ainsi une erreur. La solution IORC, illustrée sur la , est un circuit de lecture à annulation de décalage amélioré. Dans le cadre de l'annulation du décalage, la solution IORC propose une architecture dans laquelle l'information de désappariement (« mismatch ») est stockée dans un condensateur. Cela présente l'avantage d'annuler le décalage (« offset ») dans la phase de développement du signal et dans la phase d'amplification du signal. Basée sur la même topologie de verrouillage que dans les travaux décrits précédemment, l'opération de lecture se compose de quatre phases. Dans un premier temps, des courants identiques, issus de transistors identiques utilisés comme sources de courant, sont fournis aux deux cellules de référence connectées. La différence de tension due au désappariement des dispositifs entre les références identiques est stockée dans un condensateur. Dans la deuxième phase, le condensateur est déconnecté et la cellule de donnée est connectée. Les sources de courant M3 et M4 fournissent des courants comme dans la première phase. La différence entre les tensions générées, corrigée par le désappariemment stocké dans le condensateur, est amplifiée par la rétroaction positive du PCL pendant la troisième phase. Enfin, le signal préamplifié est détecté par le verrouillage et produit une sortie numérique. Des temps de détection plus longs et des consommations d'énergie importantes sont signalés dans cette architecture en raison du stockage du désappariement (« mismatch ») dans le condensateur. A la lecture de ce qui précède, on comprend qu’il existe aujourd’hui un besoin pour un amplificateur de lecture (« sense amplifier ») pour mémoires résistives, qui offre de meilleurs résultats que les solutions connues. En d’autres termes, il existe un besoin pour un amplificateur de lecture qui présente les avantages d’une fiabilité de détection, d'une surface de silicium compacte, d'une faible consommation d'énergie (faible puissance), d'un temps de détection rapide (haute vitesse) et d’une compensation efficace du décalage (« offset ») résultant des effets de désappariement (« mismatch »). 3. RÉSUMÉ Dans un mode de réalisation de l’invention, il est proposé un circuit de lecture comprenant un amplificateur de lecture configuré et commandé par une unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d’une mémoire résistive, la cellule de mémoire possédant une résistance variable. L’amplificateur de lecture comprend : une première branche comprenant des premier et deuxième transistors montés pour former un premier inverseur logique, et dont les électrodes d’entrée sont raccordées, directement ou non, à une alimentation et à la masse respectivement ; une deuxième branche comprenant des troisième et quatrième transistors montés pour former un deuxième inverseur logique, et dont les électrodes d’entrée sont raccordées, directement ou non, à l’alimentation et à la masse respectivement ; un condensateur reliant une sortie du premier inverseur logique avec une entrée du deuxième inverseur logique ; un jeu d’interrupteurs comprenant : un premier interrupteur reliant l’électrode de commande et l’électrode de sortie du premier transistor ; un deuxième interrupteur reliant l’électrode de commande et l’électrode de sortie du troisième transistor ; un troisième interrupteur reliant l’électrode de commande du premier transistor et l’électrode de sortie du troisième transistor ; un quatrième interrupteur reliant la résistance variable, via la ligne de bit, à l’électrode d’entrée d’un des transistors qui est situé sur une des première et deuxième branches ; et un cinquième interrupteur reliant ladite électrode d’entrée d’un des transistors à une première extrémité d’une première résistance de référence dont une deuxième extrémité est reliée à un élément donné du groupe constitué de l’alimentation et de la masse ; une deuxième résistance de référence, de même valeur que la première résistance de référence, et ayant une première extrémité reliée audit élément donné du groupe constitué de l’alimentation et de la masse, et une deuxième extrémité reliée à l’électrode d’entrée d’un autre des transistors qui est situé sur l’autre des première et deuxième branches. En outre, l’unité de commande est configurée pour commander les interrupteurs selon un fonctionnement en phases successives comprenant : une première phase dans laquelle les premier, deuxième et cinquième interrupteurs sont fermés et les troisième et quatrième interrupteurs sont ouverts ; une deuxième phase se distinguant de la première phase en ce que les deuxième et cinquième interrupteurs sont ouverts et le quatrième interrupteur est fermé ; et une troisième phase se distinguant de la deuxième phase en ce que le premier interrupteur est ouvert et le troisième interrupteur est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur une sortie du deuxième inverseur logique. Ainsi, la solution proposée propose une approche tout à fait nouvelle et inventive. En effet, l’amplificateur de lecture proposé possède une structure particulière comportant : deux branches avec dans chacune deux transistors montés pour former un inverseur logique (donc un inverseur logique par branche) ; un condensateur reliant la sortie de l’inverseur logique de la première branche avec l’entrée de l’inverseur logique de la deuxième branche ; deux résistances de référence et cinq interrupteurs au moins. Une caractéristique essentielle de cette structure est que la résistance variable (aussi appelée « résistance de donnée ») et les deux résistances de référence (notées respectivement R data , R ref0 et R ref1 sur les figures décrites ci-après) sont connectées sur l’électrode d’entrée d’un des quatre transistors précités (c'est-à-dire la source dans le cas d’un transistor à effet de champ ou l’émetteur dans le cas d’un transistor bipolaire). Plus précisément, la résistance variable (R data ) et la première résistance de référence (R ref1 ) sont connectées (via les quatrième et cinquième interrupteurs respectivement) à l’électrode d’entrée d’un des transistors de l’une des deux branches et la deuxième résistance de référence (R ref0 ) est connectée à l’électrode d’entrée d’un des transistors de l’autre des deux branches ; en outre la résistance variable (R data ) et les deux résistances de référence (R ref1 et R ref0 ) ont toutes une extrémité reliée à la masse (voir les première et deuxième configurations discutées plus bas) ou à l’alimentation (voir les troisième et quatrième configurations discutées plus bas). En d’autres termes, la résistance variable (R data ) et la première résistance de référence (R ref1 ) sont connectées en série avec les deux transistors de l’inverseur logique de l’une des deux branches, et la deuxième résistance de référence (R ref0 ) est connectée en série avec les deux transistors de l’inverseur logique de l’autre des deux branches. C’est une caractéristique distinctive par rapport aux solutions connues LOC-SA, OCH-SA et IORC, dans lesquelles la résistance variable (et une résistance de référence s’il y en a deux) est (sont) connectée(s) à l’électrode de sortie d’un des transistors de l’une des deux branches et l’autre résistance de référence est connectée à l’électrode de sortie d’un des transistors de l’autre des deux branches. Par électrode de sortie, on entend le drain dans le cas d’un transistor à effet de champ ou le collecteur dans le cas d’un transistor bipolaire. Par exemple, dans les solutions LOC-SA et OCH-SA des figures 9 et 10 , la résistance variable R data est connectée à l’électrode de sortie des transistors M1 et M5 et la résistance de référence R ref est connectée à l’électrode de sortie des transistors M2 et M6. De même, dans la solution IORC de la , la résistance variable R data et la première résistance de référence R ref0 sont connectée à l’électrode de sortie des transistors M3 et M1 et la deuxième résistance de référence R ref1 est connectée à l’électrode de sortie des transistors M4 et M2. Dans les amplificateurs de lecture de ces solutions connues, un courant de polarisation élevé est alors nécessaire, et un petit signal est obtenu, ce qui conduit à des limitations en termes de marges de détection, de consommation d'énergie et de vitesse. Au contraire, avec la caractéristique distinctive précitée (résistance variable et résistances de référence connectées sur les électrodes d’entrée des transistors), aucune branche supplémentaire n’est nécessaire pour connecter les résistances, ce qui permet d’obtenir une réduction de la consommation électrique. La consommation d’énergie est également rendue plus faible grâce au recyclage du courant au sein de la structure particulière proposée, puisque le courant de métastabilité de l'inverseur logique (de l’une des branches) est utilisé pour polariser la résistance détectée (et connectée sur l’autre branche). En outre, en connectant des résistances à l’électrode d’entrée d’un transistor (par exemple la source d'un transistor MOS), ce dernier agit comme un amplificateur analogique, ce qui améliore à la fois la vitesse et les marges de détection (pour la lecture). Une autre caractéristique essentielle de la structure proposée est que le fonctionnement multi-phase, rendu possible grâce aux interrupteurs, permet d’obtenir une lecture avec des marges de détection élevées et des phases de détection rapides. Encore une autre caractéristique essentielle de l’invention est que le condensateur permet d’annuler les effets de la désadaptation (aussi appelée « désappariement » ou « mismatch » en anglais) sur la structure et la dégradation de la fiabilité de lecture qui en résulte. En résumé, l’architecture d'amplificateur de lecture qui est proposée pour la lecture de mémoires résistives présente les avantages d'une surface de silicium compacte, d'une faible consommation d'énergie, d'un temps de détection rapide et de l'annulation des effets de désadaptation (compensation de décalage). Dans une implémentation particulière, la deuxième phase est composée de deux sous-phases successives : une première sous-phase se distinguant de la première phase en ce que le deuxième interrupteur est ouvert ; et une deuxième sous-phase se distinguant de la première sous-phase en ce que le cinquième interrupteur est ouvert et le quatrième interrupteur est fermé. La première sous-phase permet de garantir le non recouvrement d’horloge. C’est une sous-phase d’égalisation du deuxième inverseur logique (branche de droite sur les figures décrites plus bas, ce dernier restant équilibré à son état métastable. Il convient de mentionner que i) le temps requis pour la première sous-phase est négligeable étant donné qu'il suffit d'avoir des phases non recouvrantes pour garantir l'opération d'égalisation, ii) la vitesse de détection (lors de la deuxième sous-phase qui suit) est améliorée en égalisant les tensions d’entrée et de sortie du deuxième inverseur. Du fait que la deuxième phase est composée de deux sous-phases, cette implémentation particulière est aussi appelée, dans la suite de la description, « mode de fonctionnement en quatre phases successives », les deux sous-phases de la deuxième phase précitée et la troisième phase précitée étant alors renommées deuxième, troisième et quatrième phases respectivement. Dans une première configuration particulière des résistances : le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l’électrode d’entrée du deuxième transistor situé sur la première branche ; le cinquième interrupteur relie l’électrode d’entrée du deuxième transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à la masse ; et la deuxième résistance de référence a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l’électrode d’entrée du quatrième transistor situé sur la deuxième branche. Cette première configuration est adaptée à la lecture d’une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à la masse. Dans une deuxième configuration particulière des résistances : le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l’électrode d’entrée du quatrième transistor situé sur la deuxième branche ; le cinquième interrupteur relie l’électrode d’entrée du quatrième transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à la masse ; et la deuxième résistance de référence a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l’électrode d’entrée du deuxième transistor situé sur la première branche. Cette deuxième configuration est également adaptée à la lecture d’une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à la masse. Dans une troisième configuration particulière des résistances : le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l’électrode d’entrée du troisième transistor situé sur la deuxième branche ; le cinquième interrupteur relie l’électrode d’entrée du troisième transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à l’alimentation ; et la deuxième résistance de référence a sa première extrémité reliée à l’alimentation et sa deuxième extrémité reliée à l’électrode d’entrée du premier transistor situé sur la première branche. Cette troisième configuration est adaptée à la lecture d’une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à l’alimentation. La dite alimentation peut être une source de tension ou une source de courant sans altérer le fonctionnement. Dans une quatrième configuration particulière des résistances : le quatrième interrupteur relie la résistance variable, via la ligne de bit, à l’électrode d’entrée du premier transistor situé sur la première branche ; le cinquième interrupteur relie l’électrode d’entrée du premier transistor à la première extrémité de la première résistance de référence dont la deuxième extrémité est reliée à l’alimentation ; et la deuxième résistance de référence a sa première extrémité reliée à l’alimentation et sa deuxième extrémité reliée à l’électrode d’entrée du troisième transistor situé sur la deuxième branche. Cette quatrième configuration est également adaptée à la lecture d’une mémoire résistive dont les résistances variables des différentes cellules de mémoire sont connectées à l’alimentation. Selon une caractéristique particulière, le circuit de lecture comprend en outre un circuit de précharge de la ligne de bit comprenant : une troisième branche, de structure similaire à la première branche et comprenant des cinquième et sixième transistors, les électrodes de commande et de sortie des cinquième et sixième transistors étant raccordées directement entre elles; et un sixième interrupteur reliant la troisième branche à la ligne de bit et l’unité de commande est configurée pour commander l’interrupteur comme le cinquième interrupteur. Ceci permet d’améliorer (réduire) le temps de lecture, du fait que dès la fin de la première phase, le potentiel de la ligne de bit est proche de sa valeur finale. Selon une caractéristique particulière, chacune des première et deuxième branches comprend un interrupteur supplémentaire toujours fermé pour compenser, en nombre d’interrupteurs fermés concurremment, un interrupteur de sélection de ladite cellule de mémoire. Ainsi, cet interrupteur supplémentaire permet d’augmenter la symétrie de la structure et donc de réduire le décalage (« offset ») à compenser. Selon une caractéristique particulière, celle des première et deuxième branches sur laquelle ne sont pas reliés les quatrième et cinquième interrupteurs comprend un autre interrupteur supplémentaire toujours fermé pour compenser, en nombre d’interrupteurs fermés concurremment, un des quatrième et cinquième interrupteurs. Ces autres interrupteurs supplémentaires permettent également d’augmenter la symétrie de la structure et donc de réduire le décalage (« offset ») à compenser. Selon une caractéristique particulière, l’unité de commande est formée par, ou comprise dans, un contrôleur de la mémoire résistive. Ainsi, le contrôleur de la mémoire résistive est adapté pour commander les interrupteurs comme souhaité. Selon une caractéristique particulière, les premier et troisième transistors sont de type P et les deuxième et quatrième transistors sont de type N. Ainsi, la solution proposée peut être mise en œuvre aussi bien avec des transistors à effet de champ qu’avec des transistors bipolaires. Selon une caractéristique particulière, l’électrode d’entrée, l’électrode de sortie et l’électrode de commande correspondent respectivement : à la source, au drain et à la grille dans le cas d’un transistor à effet de champ ; et à l’émetteur, le collecteur et la base dans le cas d’un transistor bipolaire. Selon une caractéristique particulière, la mémoire résistive est de type non volatil. Les performances de la solution proposée sont particulièrement intéressantes pour une application à la lecture d’une mémoire résistive de type non-volatil. Mais comme déjà mentionné plus haut, la solution proposée s’applique également à la lecture d’une mémoire résistive de type volatil. Dans un autre mode de réalisation de l'invention, il est proposé un dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire. Le dispositif mémoire comprend (m+1) circuits de lecture (tels que celui présenté plus haut, dans l’un quelconque de ses modes de réalisation), partageant une unité de commande commune, chacun des (m+1) circuits de lecture comprenant un amplificateur de lecture configuré et commandé par l’unité de commande commune pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière. Du fait qu’il comprend (m+1) circuits de lecture tels que celui discuté plus haut (dans l’un quelconque de ses différents modes de réalisation), les avantages d’un tel dispositif mémoire sont ceux déjà discutés plus haut pour le circuit de lecture (et l’amplificateur de lecture qu’il contient). Dans un autre mode de réalisation de l'invention, il est proposé un dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire. Le dispositif mémoire comprend un circuit de lecture (tel que celui présenté plus haut, dans l’un quelconque de ses modes de réalisation) et un multiplexeur (m+1) vers 1 permettant de connecter sélectivement une des (m+1) lignes de bit vers l’amplificateur de lecture compris dans le circuit de lecture, l’amplificateur de lecture étant commandé par l’unité de commande comprise dans le circuit de lecture pour amplifier et verrouiller un signal de donnée lu, via la ligne de bit connectée parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit connectée. Dans cette variante, du fait qu’il comprend un (seul) circuit de lecture tel que celui discuté plus haut (dans l’un quelconque de ses différents modes de réalisation), les avantages d’un tel dispositif mémoire sont ceux déjà discutés plus haut pour le circuit de lecture (et l’amplificateur de lecture qu’il contient). 4. LISTE DES FIGURES D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée à titre d'exemple illustratif et non limitatif, en relation avec les dessins annexés, dans lesquels : La présente la structure d’un amplificateur de lecture selon un premier mode de réalisation de l’invention ; Les figures 2A à 2C illustrent un premier mode de fonctionnement, en trois phases successives, de l’amplificateur de lecture de la ; La illustre une première variante de l’amplificateur de lecture de la , incluant un circuit de précharge de la ligne de bit et des interrupteurs supplémentaires conférant de la symétrie, et illustrant la connexion à la masse des résistances variables des différentes cellules de mémoire associées à la ligne de bit ; La illustre une deuxième variante de l’amplificateur de lecture de la , qui se distingue de la première variante de la en ce que plusieurs lignes de bit sont connectées à l’amplificateur de lecture en utilisant un multiplexeur ; La présente la structure d’un amplificateur de lecture selon un deuxième mode de réalisation de l’invention ; La présente la structure d’un amplificateur de lecture selon un troisième mode de réalisation de l’invention ; La présente la structure d’un amplificateur de lecture selon un quatrième mode de réalisation de l’invention ; La illustre une variante de l’amplificateur de lecture de la , incluant un circuit de précharge de la ligne de bit et des interrupteurs supplémentaires conférant de la symétrie, et illustrant la connexion à l’alimentation des résistances variables des différentes cellules de mémoire associées à la ligne de bit ; La illustre un dispositif mémoire selon un premier mode de réalisation de l’invention, comprenant m+1 amplificateurs de lecture selon la première variante de la et fonctionnant en trois phases comme illustré sur les figures 2A à 2C ; La illustre un dispositif mémoire selon un deuxième mode de réalisation de l’invention, comprenant un unique amplificateur de lecture (selon la deuxième variante de la , c'est-à-dire associé à un multiplexeur) et fonctionnant en trois phases comme illustré sur les figures 2A à 2C ; Les figures 7A à 7D illustrent un deuxième mode de fonctionnement, en quatre phases successives, de l’amplificateur de lecture de la ; La illustre un dispositif mémoire selon un deuxième mode de réalisation de l’invention, comprenant m+1 amplificateurs de lecture selon la variante de la et fonctionnant en quatre phases comme illustré sur les figures 7A à 7D ; La , déjà décrite en relation avec l'art antérieur, présente la structure d’un amplificateur de détection selon la solution connue LOC-SA ; La , déjà décrite en relation avec l'art antérieur, présente la structure d’un amplificateur de détection selon la solution connue OCHS-SA ; et La , déjà décrite en relation avec l'art antérieur, présente la structure d’un amplificateur de détection selon la solution connue IORC. 5. DESCRIPTION DÉTAILLÉE Sur toutes les figures du présent document, les éléments et étapes identiques sont désignés par une même référence numérique. Dans la suite de la description, les circuits décrits à titre illustratif comprennent des transistors à effet de champ MOS (PMOS et NMOS). Il est clair cependant que la présente invention n’est pas limitée à ce type de transistors, et des circuits équivalents en termes de fonctionnement peuvent être réalisés avec des transistors à effet de champ (de types P et N) autres que MOS ou encore avec des transistors bipolaires (de types PNP ou NPN). Le passage d’une implémentation avec des transistors à effet de champ à une implémentation avec des transistors bipolaires pourra être réalisé simplement en considérant que l’électrode d’entrée, l’électrode de sortie et l’électrode de commande d’un transistor correspondent respectivement : à la source, au drain et à la grille dans le cas d’un transistor à effet de champ ; et à l’émetteur, le collecteur et la base dans le cas d’un transistor bipolaire. On rappelle que, classiquement, quand deux transistors complémentaires, de types P et N respectivement, sont montés pour former un inverseur logique : l’électrode d’entrée du premier transistor est raccordée à l’alimentation, les électrodes de sortie des deux transistors sont raccordées directement entre elles, l’électrode d’entrée du deuxième transistor est raccordée à la masse, et les électrodes de commande des deux transistors sont raccordées directement entre elles. On présente désormais, en relation avec la , un amplificateur de lecture selon un premier mode de réalisation de l'invention. L’amplificateur de lecture est configuré, et commandé par une unité de commande (comme détaillé par la suite), pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d’une mémoire résistive, la cellule de mémoire possédant une résistance variable R data . Dans une implémentation particulière, la mémoire résistive est de type non-volatil. Dans une variante, la mémoire résistive est de type volatil. L’amplificateur de lecture comprend une première branche (branche de gauche) comprenant un transistor M 3 de type PMOS et un transistor M 1 de type NMOS montés pour former un premier inverseur logique. Ainsi, la source du transistor M 3 est raccordée à l’alimentation V dd , les drains des deux transistors M 3 et M 1 sont raccordés directement entre eux (c’est la sortie du premier inverseur logique), la source du transistor M 1 est raccordée indirectement à la masse soit via l’interrupteur S 4 et la résistance R data soit via l’interrupteur S 5 et la résistance R ref1 (éléments décrits plus bas), et les grilles des deux transistors M 3 et M 1 sont raccordées directement entre elles (c’est l’entrée du premier inverseur logique). Dans cette implémentation, l’alimentation est une source de tension, mais dans une variante ce peut être une source de courant sans altérer le fonctionnement. Il comprend une deuxième branche (branche de droite) comprenant un transistor M 4 de type PMOS et un transistor M 2 de type NMOS montés pour former un deuxième inverseur logique. Ainsi, la source du transistor M 4 est raccordée à l’alimentation V dd , les drains des deux transistors M 4 et M 2 sont raccordés directement entre eux (c’est la sortie du deuxième inverseur logique et également la sortie de l’amplificateur de lecture, notée V out ), la source du transistor M 2 est raccordée indirectement à la masse via la résistance R ref0 (élément décrit plus bas), et les grilles des deux transistors M 4 et M 2 sont raccordées directement entre elles (c’est l’entrée du deuxième inverseur logique). Un condensateur C 0 relie la sortie du premier inverseur logique avec l’entrée du deuxième inverseur logique. L’amplificateur de lecture comprend également : un interrupteur S 1 reliant la grille et le drain du transistor M 3 , c'est-à-dire reliant l’entrée et la sortie du premier inverseur logique ; un interrupteur S 2 reliant la grille et le drain du transistor M 4 , c'est-à-dire reliant l’entrée et la sortie du deuxième inverseur logique ; un interrupteur S 3 reliant la grille du transistor M 3 et le drain du transistor M 4 , c'est-à-dire reliant l’entrée du premier inverseur logique et la sortie du deuxième inverseur logique ; un interrupteur S 4 reliant une extrémité de la résistance variable R data , via la ligne de bit, à la source du transistor M 1 (dans cette configuration, l’autre extrémité de la résistance variable R data est raccordée à la masse) ; un interrupteur S 5 reliant la source du transistor M 1 à une première extrémité d’une première résistance de référence R ref1 dont une deuxième extrémité est reliée à la masse ; et une deuxième résistance de référence R ref0 , de même valeur que la première résistance de référence, et ayant une première extrémité reliée à la masse et une deuxième extrémité reliée à la source du transistor M 2 . L’amplificateur de lecture est commandé par une unité de commande. Plus précisément, l’unité de commande est configurée pour commander les interrupteurs S 1 à S 5 selon un fonctionnement en phases successives. Sur la , une annotation au format « ϕ x » est présente à proximité de chaque interrupteur pour préciser la ou les phases de rang(s) « x » pendant laquelle ou lesquelles cet interrupteur est fermé. Par exemple, l’annotation « ϕ 1,2 » à proximité de l’interrupteur S 1 précise que celui-ci est fermé pendant les phases 1 et 2. Comme détaillé par la suite en relation avec la , l’unité de commande est préférentiellement formée par, ou comprise dans, le contrôleur 61 de la mémoire résistive 62. Plus généralement, l’unité de commande comprend une machine de calcul reprogrammable (par exemple un ordinateur, un processeur, un microcontrôleur…) exécutant un programme comprenant une séquence d’instructions, ou bien une machine de calcul dédiée (par exemple un ensemble de portes logiques comme un FPGA ou un ASIC, ou tout autre module matériel). On présente maintenant, en relation avec les figures 2A à 2C , un premier mode de fonctionnement, en trois phases successives (P1, P2 et P3), de l’amplificateur de lecture de la . Dans ce cas, l’unité de commande est configurée pour commander les interrupteurs S 1 à S 5 comme suit. Dans la première phase P1, illustrée sur la , les interrupteurs S 1 , S 2 et S 5 sont fermés et les interrupteurs S 3 et S 4 sont ouverts. Ainsi, chacun des deux inverseurs logiques a son entrée connectée à sa sortie et les résistances de référence R ref1 et R ref0 sont connectées sur la source des transistors M 1 et M 2 respectivement. L’offset de la structure est stocké aux bornes du condensateur C 0 et les deux inverseurs logiques sont polarisés dans leur zone d’amplification. La deuxième phase P2, illustrée sur la , se distingue de la première phase en ce que les interrupteurs S 2 et S 5 sont ouverts et l’interrupteur S 4 est fermé. Ainsi, l’ouverture de l’interrupteur S 2 permet de configurer le deuxième inverseur logique en régime d’amplification. La résistance variable R data (résistance à évaluer) est connectée à la place de la résistance de référence R ref1 . Le signal obtenu par cette connexion de la résistance variable R data est transféré, par la branche de gauche et le condensateur de couplage C 0 , sur l’entrée du deuxième inverseur logique (inverseur de sortie) afin d’être amplifié par le gain de celui-ci. La troisième phase P3, illustrée sur la , se distingue de la deuxième phase en ce que l’interrupteur S 1 est ouvert et l’interrupteur S 3 est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur la sortie du deuxième inverseur logique (qui est également la sortie V out de l’amplificateur de lecture). En effet, une telle connexion des deux inverseurs logiques permet de développer un signal logique dans le point mémoire ainsi formé. Ainsi, l’amplificateur de lecture proposé permet de déterminer si la résistance variable inconnue R data a une valeur supérieure ou inférieure à la valeur de la résistance de référence R ref0 . Sa structure est notamment caractérisée par le fait que les résistances R data et R ref0 sont connectées sur les sources des transistors M 1 et M 2 respectivement, afin d’amplifier le signal représenté par la différence entre R data et R ref0 . Son fonctionnement est caractérisé par les phases de contrôle des interrupteurs afin de réduire les erreurs de lecture en compensant l’offset électronique de l’amplificateur de lecture et d’augmenter les marges de lectures. La illustre une première variante de l’amplificateur de lecture de la , incluant un circuit (référencé 30) de précharge de la ligne de bit (référencée « Bitline »). Le circuit de précharge 30 comprend une troisième branche, de structure similaire à la première branche et comprenant des transistors M 3a et M 1a . La grille et le drain des transistors M 3a et M 1a sont raccordés directement entre eux. Les drains des transistors M 3a et M 1a sont raccordés directement entre eux. Les grilles des transistors M 3a et M 1a sont raccordées directement entre elles. La source du transistor M 3a est raccordée à l’alimentation V dd . Le circuit de précharge 30 comprend également un interrupteur S 6 reliant la troisième branche (et plus précisément la source du transistor M 1a ) à la ligne de bit pendant la première phase (il est fermé pendant la même phase que l’interrupteur S 5 ). Le circuit de précharge permet d’améliorer (réduire) le temps de lecture en utilisant une structure identique à la branche de gauche de l’amplificateur de lecture, afin que le potentiel sur la ligne de bit soit, dès la fin de la première phase P1, proche de sa valeur finale. Selon une caractéristique particulière, également illustrée sur la , celle des première et deuxième branches sur laquelle ne sont pas reliés les interrupteurs S 4 et S 5 (c'est-à-dire la branche de droite dans la configuration de la ) comprend un interrupteur supplémentaire toujours fermé S 7 pour compenser, en nombre d’interrupteurs fermés concurremment, un des interrupteurs S 4 et S 5 (un seul des deux étant fermé à chaque phase). L’interrupteur supplémentaire S 7 permet d’augmenter la symétrie de la structure et de réduire l’offset à compenser. Il peut être mis en œuvre indépendamment du circuit de précharge. Selon une autre caractéristique particulière, également illustrée sur la , chacune des première et deuxième branches peut comprendre un interrupteur supplémentaire (aussi appelé interrupteur d’équilibrage) toujours fermé (référencés S 8 pour la branche de gauche et S 9 pour la branche de droite) pour réduire le désappariement, en rendant égal le nombre d’interrupteurs fermés concurremment dans chacune des branches de l’amplificateur de lecture. En effet, comme illustré sur la , chaque ligne de bit d’une mémoire est associée à (n+1) cellules de mémoire et chacune des cellules de mémoire possède une résistance variable (dont une extrémité est raccordée à la masse, dans cette configuration). Pour une ligne de bit, il y a donc (n+1) résistances variables qui sont notées R data0 à R datan sur la . Chaque cellule de mémoire (et donc chaque résistance variable) peut être sélectionnée pour la lecture grâce à un interrupteur de sélection qui lui est associé. Pour une ligne de bit, il y a donc (n+1) interrupteurs de sélection qui sont notés Sel 0 à Sel n sur la . Un seul est fermé à la fois. En nombre d’interrupteurs fermés concurremment sur une branche, l’interrupteur S 9 de la branche de droite compense donc l’interrupteur S 8 de la branche de gauche quand l’interrupteur S 5 est fermé ou bien l’un des interrupteur Sel 0 à Sel n de la branche de gauche quand l’interrupteur S 4 est fermé. Les interrupteurs supplémentaires S 8 et S 9 permettent eux aussi d’augmenter la symétrie de la structure et de réduire l’offset à compenser. Ils peuvent être mis en œuvre indépendamment du circuit de précharge. La illustre une deuxième variante de l’amplificateur de lecture de la , qui se distingue de la première variante de la en ce que m+1 lignes de bit (référencées « Bitline_0 » à « Bitline_m ») sont connectées à l’amplificateur de lecture en utilisant un multiplexeur m+1 vers 1 (référencé 31). Dans cette variante, optionnellement, deux interrupteurs d’équilibrage supplémentaires peuvent être ajoutés en série avec R ref0 et R ref1 respectivement, afin de compenser l’interrupteur interne fermé du multiplexeur. La deuxième variante se distingue également de la première en en ce que les interrupteurs S 8 , S 9 et Sel 0 à Sel n sont connectés au plus près de la masse pour une meilleure performance de ceux-ci. La présente la structure d’un amplificateur de lecture selon un deuxième mode de réalisation de l’invention. Ce deuxième mode de réalisation se distingue du premier, celui de la en ce que : la résistance variable R data et la résistance de référence R ref1 , ainsi que les interrupteurs associés S 4 et S 5 , sont situés sur la branche de droite et sont connectés à une extrémité à la source du transistor M 2 (via leurs interrupteurs associés) et à l’autre extrémité à la masse ; et la résistance de référence R ref0 est située sur la branche de gauche et est connectée à une extrémité à la source du transistor M 1 et à l’autre extrémité à la masse. La présente la structure d’un amplificateur de lecture selon un troisième mode de réalisation de l’invention. Ce troisième mode de réalisation se distingue du premier, celui de la en ce que : la résistance variable R data et la résistance de référence R ref1 , ainsi que les interrupteurs associés S 4 et S 5 , sont situés sur la branche de droite et sont connectés à une extrémité à la source du transistor M 4 (via leurs interrupteurs associés) et à l’autre extrémité à l’alimentation V dd ; et la résistance de référence R ref0 est située sur la branche de gauche et est connectée à une extrémité à la source du transistor M 3 et à l’autre extrémité à l’alimentation V dd . La présente la structure d’un amplificateur de lecture selon un quatrième mode de réalisation de l’invention. Ce quatrième mode de réalisation se distingue du premier, celui de la en ce que : la résistance variable R data et la résistance de référence R ref1 , ainsi que les interrupteurs associés S 4 et S 5 , sont situés sur la branche de gauche et sont connectés à une extrémité à la source du transistor M 3 (via leurs interrupteurs associés) et à l’autre extrémité à l’alimentation V dd ; et la résistance de référence R ref0 est située sur la branche de droite et est connectée à une extrémité à la source du transistor M 4 et à l’autre extrémité à l’alimentation V dd . La illustre une variante de l’amplificateur de lecture de la , incluant un circuit (50) de précharge de la ligne de bit et des interrupteurs supplémentaires (S 7 , S 8 et S 9 ) conférant de la symétrie, et illustrant la connexion à l’alimentation V dd des résistances variables (R data0 à R datan ) des différentes cellules de mémoire associées à la ligne de bit. Le circuit de précharge 50 se distingue de celui référencé 30 sur la en ce que l’interrupteur S 6 relie la source du transistor M 3a à la ligne de bit pendant la première phase (il est fermé pendant la même phase que l’interrupteur S 5 ) et en ce que la source du transistor M 1a est raccordée à la masse. Le fonctionnement du circuit de précharge 50 se déduit aisément de celui référencé 30 sur la . Il n’est donc pas décrit en détail. Le rôle des interrupteurs supplémentaires S 7 , S 8 et S 9 est le même que dans le cas de la . Il n’est donc pas décrit à nouveau. On notera que chacune des cellules de mémoire possède une résistance variable (R data0 à R datan ) dont une extrémité est raccordée à la ligne de bit (via un des interrupteurs de sélection Sel 0 à Sel n ) et l’autre extrémité est raccordée à l’alimentation V dd . La illustre un dispositif mémoire 60 selon un premier mode de réalisation de l’invention. Il comprend une mémoire résistive 62, un contrôleur de mémoire 61 et une pluralité d’amplificateurs de lecture. La mémoire résistive 62 a une capacité de (m+1)x(n+1) bits et est basée sur l’utilisation de (m+1) lignes de bit (référencées « Bitline_0 » à « Bitline_m ») permettant chacune d’accéder à (n+1) cellules de mémoire. Chacune des (n+1) cellules de mémoire associées à une ligne de bit possède une résistance variable, dont une extrémité est raccordée à la masse, dans cette configuration identique à celle de la . Pour une ligne de bit, il a donc (n+1) résistances variables qui sont notées R data0 à R datan , comme sur la . Chaque cellule de mémoire (et donc chaque résistance variable) peut être sélectionnée pour la lecture grâce à un interrupteur de sélection qui lui est associé. Pour une ligne de bit, il a donc (n+1) interrupteurs de sélection qui sont notés Sel 0 à Sel n comme sur la . Par souci de simplification, un seul amplificateur de lecture est représenté sur la . Il est référencé 63, ainsi que « Amplificateur de lecture_0 » pour montrer que c’est celui associé à la ligne de bit référencée « Bitline_0 ». Dans cet exemple, il est identique à celui de la . De manière commune à toutes les lignes de bit, le contrôleur de mémoire 61 (appelé plus haut « unité de commande » et qui est ici commun aux (n+1) amplificateurs de lecture) génère : les signaux (référencés 64 1 à 64 n ) de commande des interrupteurs de sélection (référencés Sel 0 à Sel n ) compris dans la mémoire résistive 62 (pour sélectionner une cellule de mémoire à la fois sur chaque ligne de bit) ; et les signaux (référencés 65 1 à 65 4 ) de commande des interrupteurs (référencés S 1 à S 6 ; les interrupteurs de S 7 à S 9 n’étant pas commandés car toujours fermés) compris dans chaque amplificateur de lecture, pour un fonctionnement en trois phases (comme décrit plus haut avec les figures 2A à 2C). Des variantes de la peuvent être aisément obtenues en remplaçant l’amplificateur de lecture 63 (basé sur le mode de réalisation de la qui est une variante de la ) par un amplificateur de lecture selon l’un des autres modes de réalisation décrits plus haut avec les figures 4A, 4B, 4C et 5. La illustre un dispositif mémoire 60’ selon un deuxième mode de réalisation de l’invention. Il comprend une mémoire résistive 62, un contrôleur de mémoire 61, un (unique) amplificateur de lecture 63 et un multiplexeur 31. La mémoire résistive 62 et le contrôleur de mémoire 61 sont identiques à ceux de la . Dans cet exemple, l'amplificateur de lecture 63 est identique à celui de la . Le multiplexeur m+1 vers 1 (référencé 31) permet de connecter sélectivement une des m+1 lignes de bit (référencées « Bitline_0 » à « Bitline_m ») à l’amplificateur de lecture. On présente maintenant, en relation avec les figures 7A à 7D , un deuxième mode de fonctionnement, en quatre phases successives (P1, P2a, P2b et P3), de l’amplificateur de lecture de la . Ce deuxième mode de fonctionnement se distingue du premier mode (décrit plus haut avec les figures 2A à 2C) en ce que la deuxième phase P2 du premier mode (décrite plus haut avec la ) est ici décomposée en deux sous-phases successives P2a et P2b. La première phase P1, illustrée sur la , est identique à celle décrite plus haut avec la . Elle n’est pas décrite à nouveau. La deuxième phase P2a (qui correspond à la première sous-phase précitée), illustrée sur la , se distingue de la première phase P1 en ce que l’interrupteur S 2 est ouvert, permettant de configurer le deuxième inverseur logique en régime d’amplification. Elle est aussi courte que possible et est destinée à garantir le non recouvrement d’horloge. La troisième phase P2b (qui correspond à la deuxième sous-phase précitée), illustrée sur la , se distingue de la deuxième phase P2a (première sous-phase) en ce que l’interrupteur S 5 est ouvert et l’interrupteur S 4 est fermé. Ainsi, la résistance variable R data (résistance à évaluer) est connectée à la place de la résistance de référence R ref1 . Le signal obtenu par cette connexion de la résistance variable R data est transféré, par la branche de gauche et le condensateur de couplage C 0 , sur l’entrée du deuxième inverseur logique (inverseur de sortie) afin d’être amplifié par le gain de celui-ci. La quatrième phase P3, illustrée sur la , est identique à la troisième phase du premier mode de réalisation, décrite plus haut avec la . Elle n’est pas décrite à nouveau. La illustre un dispositif mémoire 80 selon un deuxième mode de réalisation de l’invention. Il comprend une mémoire résistive 62 (identique à celle de la ), un contrôleur de mémoire 81 et une pluralité d’amplificateurs de lecture. Par souci de simplification, un seul amplificateur de lecture est représenté sur la . Il est référencé 83, ainsi que « Amplificateur de lecture_0 » pour montrer que c’est celui associé à la ligne de bit référencée « Bitline_0 ». Structurellement, il est identique à celui référencé de la . En revanche son fonctionnement s’en distingue du fait qu’il reçoit des signaux de commande des interrupteurs pour un fonctionnement en quatre phases (comme décrit plus haut avec les figures 7A à 7D). Ainsi, de manière commune à toutes les lignes de bit, le contrôleur de mémoire 81 (appelé plus haut « unité de commande » et qui est ici commun aux (n+1) amplificateurs de lecture) génère : les signaux (référencés 64 1 à 64 n , comme sur la ) de commande des interrupteurs de sélection (référencés Sel 0 à Sel n ) compris dans la mémoire résistive 62 (pour sélectionner une cellule de mémoire à la fois) ; et les signaux (référencés 85 1 à 85 5 ) de commande des interrupteurs (référencés S 1 à S 6 ; les interrupteurs de S 7 à S 9 n’étant pas commandés car toujours fermés) compris dans chaque amplificateur de lecture, pour un fonctionnement en quatre phases. Des variantes de la peuvent être aisément obtenues en remplaçant l’amplificateur de lecture 83 (basé sur le mode de réalisation de la qui est une variante de la ) par un amplificateur de lecture selon l’un des autres modes de réalisation décrits plus haut avec les figures 4A, 4B, 4C et 5. Circuit de lecture comprenant un amplificateur de lecture configuré et commandé par une unité de commande pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit, dans une cellule de mémoire d’une mémoire résistive, la cellule de mémoire possédant une résistance variable (R data ), caractérisé en ce que l’amplificateur de lecture comprend : une première branche comprenant des premier et deuxième transistors (M 3 , M 1 ) montés pour former un premier inverseur logique, et dont les électrodes d’entrée sont raccordées, directement ou non, à une alimentation (V dd ) et à la masse respectivement ; une deuxième branche comprenant des troisième et quatrième transistors (M 4 , M 2 ) montés pour former un deuxième inverseur logique, et dont les électrodes d’entrée sont raccordées, directement ou non, à l’alimentation et à la masse respectivement ; un condensateur (C 0 ) reliant une sortie du premier inverseur logique avec une entrée du deuxième inverseur logique ; un jeu d’interrupteurs comprenant : un premier interrupteur (S 1 ) reliant l’électrode de commande et l’électrode de sortie du premier transistor (M 3 ) ; un deuxième interrupteur (S 2 ) reliant l’électrode de commande et l’électrode de sortie du troisième transistor (M 4 ) ; un troisième interrupteur (S 3 ) reliant l’électrode de commande du premier transistor (M 3 ) et l’électrode de sortie du troisième transistor (M 4 ) ; un quatrième interrupteur (S 4 ) reliant la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée d’un des transistors (M 1 à M 4 ) qui est situé sur une des première et deuxième branches ; et un cinquième interrupteur (S 5 ) reliant ladite électrode d’entrée d’un des transistors à une première extrémité d’une première résistance de référence (R ref1 ) dont une deuxième extrémité est reliée à un élément donné du groupe constitué de l’alimentation et de la masse ; une deuxième résistance de référence (R ref0 ), de même valeur que la première résistance de référence, et ayant une première extrémité reliée audit élément donné du groupe constitué de l’alimentation et de la masse, et une deuxième extrémité reliée à l’électrode d’entrée d’un autre des transistors (M 1 à M 4 ) qui est situé sur l’autre des première et deuxième branches ; et en ce que l’unité de commande est configurée pour commander les interrupteurs (S 1 à S 5 ) selon un fonctionnement en phases successives comprenant : une première phase dans laquelle les premier, deuxième et cinquième interrupteurs (S 1 , S 2 , S 5 ) sont fermés et les troisième et quatrième interrupteurs (S 3 et S 4 ) sont ouverts ; une deuxième phase se distinguant de la première phase en ce que les deuxième et cinquième interrupteurs (S 2 , S 5 ) sont ouverts et le quatrième interrupteur (S 4 ) est fermé ; et une troisième phase se distinguant de la deuxième phase en ce que le premier interrupteur (S 1 ) est ouvert et le troisième interrupteur (S 3 ) est fermé, permettant de récupérer un signal de sortie amplifié et verrouillé sur une sortie du deuxième inverseur logique. Circuit de lecture selon la revendication 1, dans lequel la deuxième phase est composée de deux sous-phases successives : une première sous-phase se distinguant de la première phase en ce que le deuxième interrupteur (S 2 ) est ouvert ; et une deuxième sous-phase se distinguant de la première sous-phase en ce que le cinquième interrupteur (S 5 ) est ouvert et le quatrième interrupteur (S 4 ) est fermé. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du deuxième transistor (M 1 ) situé sur la première branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du deuxième transistor (M 1 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à la masse ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l’électrode d’entrée du quatrième transistor (M 2 ) situé sur la deuxième branche. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du quatrième transistor (M 2 ) situé sur la deuxième branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du quatrième transistor (M 2 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à la masse ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à la masse et sa deuxième extrémité reliée à l’électrode d’entrée du deuxième transistor (M 1 ) situé sur la première branche. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du troisième transistor (M 4 ) situé sur la deuxième branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du troisième transistor (M 4 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à l’alimentation (V dd ) ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à l’alimentation (V dd ) et sa deuxième extrémité reliée à l’électrode d’entrée du premier transistor (M 3 ) situé sur la première branche. Circuit de lecture selon la revendication 1 ou 2, dans lequel : le quatrième interrupteur (S 4 ) relie la résistance variable (R data ), via la ligne de bit, à l’électrode d’entrée du premier transistor (M 3 ) situé sur la première branche ; le cinquième interrupteur (S 5 ) relie l’électrode d’entrée du premier transistor (M 3 ) à la première extrémité de la première résistance de référence (R ref1 ) dont la deuxième extrémité est reliée à l’alimentation (V dd ) ; et la deuxième résistance de référence (R ref0 ) a sa première extrémité reliée à l’alimentation (V dd ) et sa deuxième extrémité reliée à l’électrode d’entrée du troisième transistor (M 4 ) situé sur la deuxième branche. Circuit de lecture selon l’une quelconque des revendications 1 à 6, comprenant en outre un circuit de précharge de la ligne de bit comprenant : une troisième branche, de structure similaire à la première branche et comprenant des cinquième et sixième transistors (M 3a , M 1a ), les électrodes de commande et de sortie des cinquième et sixième transistors (M 3a , M 1a ) étant raccordées directement entre elles; et un sixième interrupteur (S 6 ) reliant la troisième branche à la ligne de bit et en ce que l’unité de commande est configurée pour commander l’interrupteur (S 6 ) comme le cinquième interrupteur (S 5 ). Circuit de lecture selon l’une quelconque des revendications 1 à 7, dans lequel chacune des première et deuxième branches comprend un interrupteur supplémentaire toujours fermé (S 8 , S 9 ) pour compenser, en nombre d’interrupteurs fermés concurremment, un interrupteur de sélection de ladite cellule de mémoire (Sel i ). Circuit de lecture selon l’une quelconque des revendications 1 à 8, dans lequel celle des première et deuxième branches sur laquelle ne sont pas reliés les quatrième et cinquième interrupteurs (S 4 , S 5 ) comprend un autre interrupteur supplémentaire toujours fermé (S 7 ) pour compenser, en nombre d’interrupteurs fermés concurremment, un des quatrième et cinquième interrupteurs (S 4 , S 5 ). Circuit de lecture selon l’une quelconque des revendications 1 à 9, dans lequel l’unité de commande est formée par, ou comprise dans, un contrôleur de la mémoire résistive. Circuit de lecture selon l’une quelconque des revendications 1 à 10, dans lequel les premier et troisième transistors (M 3 , M 4 ) sont de type P et les deuxième et quatrième transistors (M 1 , M 2 ) sont de type N. Circuit de lecture selon l’une quelconque des revendications 1 à 11, dans lequel l’électrode d’entrée, l’électrode de sortie et l’électrode de commande correspondent respectivement : à la source, au drain et à la grille dans le cas d’un transistor à effet de champ ; et à l’émetteur, le collecteur et la base dans le cas d’un transistor bipolaire. Circuit de lecture selon l’une quelconque des revendications 1 à 12, dans lequel la mémoire résistive est de type non volatil. Dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire, caractérisé en ce qu ’il comprend (m+1) circuits de lecture selon l’une quelconque des revendications 1 à 13, partageant une unité de commande commune, chacun des (m+1) circuits de lecture comprenant un amplificateur de lecture configuré et commandé par l’unité de commande commune pour amplifier et verrouiller un signal de donnée lu, via une ligne de bit particulière parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit particulière. Dispositif mémoire comprenant une mémoire résistive ayant une capacité de (m+1)x(n+1) bits et basée sur l’utilisation de (m+1) lignes de bit permettant chacune d’accéder à (n+1) cellules de mémoire, caractérisé en ce qu ’il comprend un circuit de lecture selon l’une quelconque des revendications 1 à 13 et un multiplexeur (m+1) vers 1 permettant de connecter sélectivement une des (m+1) lignes de bit vers l’amplificateur de lecture compris dans le circuit de lecture, l’amplificateur de lecture étant commandé par l’unité de commande comprise dans le circuit de lecture pour amplifier et verrouiller un signal de donnée lu, via la ligne de bit connectée parmi les (m+1) lignes de bit, dans une des (n+1) cellules de mémoire associées à la ligne de bit connectée.