FR 3138963 A1 20240223 FR 2208374 A 20220818 Dispositif d'acquisition d'images de profondeur d'une scène, le dispositif d’acquisition étant doté d’une pluralité pixels de profondeur comprenant chacun un circuit de lecture doté d’une première capacité d’intégration (C INT1 ) pour acquérir des premiers échantillons de charges issues du photo-détecteur (PD) lors de premières phases d’échantillonnage (C 0 ) effectuées lors d’une période d’intégration comportant des séquences répétées de plusieurs phases successives d’échantillonnage (C 0 , C 1 , C 2 , C 3 ) de charges, la première capacité d’intégration (C INT1 ) étant située dans une branche de rétroaction entre une entrée et une sortie d’un premier étage amplificateur (A 1 ) d’une structure d’amplificateur capacitif à transimpédance, ladite entrée étant reliée à un nœud de détection (N D ) couplé au photo-détecteur (PD) et ladite sortie étant reliée à un nœud de lecture (N L1 ) couplé à un étage (51) de sortie dudit circuit de lecture, le circuit de lecture comprenant en outre un bloc (10) de réinitialisation de polarisation servant à la polarisation du photo-détecteur (PD), avec un interrupteur (11) de repolarisation configuré pour, lors de phases de réinitialisation (RAZ) de polarisation dudit photo-détecteur (PD) effectuées entre lesdites première phases d’échantillonnage, coupler le bloc (10) de réinitialisation de polarisation au photo-détecteur (PD) de sorte à lui appliquer un potentiel de polarisation. Figure pour l’abrégé : 3. Double CTIA pour photodiode non pincée La présente demande concerne le domaine des circuits de lecture pour dispositifs d'acquisition d'image de profondeur d'une scène et plus particulièrement ceux associés à des photodiodes non pincées. ART ANTERIEUR Des systèmes d'acquisition d'images aptes à acquérir des informations de profondeur, par exemple tels que systèmes utilisant les détecteurs de temps de vol indirects (iTOF pour indirect « Time Of Flight ») sont connus. Un système iTOF comprend généralement un circuit qui pilote une source lumineuse, par exemple une diode électroluminescente (LED), laquelle émet un signal lumineux à une longueur d’onde, par exemple dans le spectre du proche infrarouge, vers une scène. La lumière d’un signal lumineux réfléchi à partir de cette scène est captée par un dispositif d'acquisition d'image. Le dispositif d'acquisition d'image comprend également des pixels aptes à recevoir le signal lumineux réfléchi par la scène image et à détecter la phase du signal reçu pour former une image de profondeur. Ces pixels sont appelés ci-après « pixels de profondeur ». Une série d’acquisitions avec un certain déphasage par rapport à la lumière émise et l’amplitude lumineuse reçue à chaque instant est stockée dans des éléments de mémorisation dédiés. Un système numérique détermine, sur la base de signaux modulés en amplitude de façon périodique et captés par les pixels de profondeur du dispositif d'acquisition d'image, les distances correspondantes des objets dans la scène image. La est un graphique représentant, par une courbe 3, un exemple d'évolution, en fonction du temps, de l’intensité lumineuse d’un signal lumineux émis par une diode électroluminescente vers une scène image, et, par une courbe 5, un exemple d'évolution, en fonction du temps, d’une intensité lumineuse d’un signal lumineux reçu par l’un des pixels de profondeur d’un dispositif d'acquisition d’image. Les pixels de profondeur sont basés sur des photo-détecteurs utilisés pour détecter la phase du signal lumineux reçu. Il y a un déphasage entre le signal lumineux émis et le signal lumineux reçu, qui représente le temps de vol du signal lumineux en provenance de la diode électroluminescente vers le dispositif d'acquisition d’image par l’intermédiaire d’un objet de la scène image qui réfléchit le signal lumineux. Une estimation de la distance d à l’objet dans la scène image peut être calculée en utilisant l’équation : où c désigne la vitesse de la lumière, f la fréquence du signal lumineux. Le déphasage peut être estimé sur la base d’un échantillonnage du signal capté par un ou plusieurs pixels de profondeur pendant au moins trois fenêtres également appelées phases d’échantillonnage distinctes, de préférence pendant quatre fenêtres ou phases d'échantillonnage distinctes, lors de chaque période du signal lumineux. Une intégration sur un grand nombre de périodes en particulier supérieur à 10000 est typiquement réalisée. Chaque fenêtre ou phase d’échantillonnage a par exemple une durée allant jusqu'à un quart de la période du signal lumineux. Ces phases d’échantillonnage ont typiquement chacune une même durée et les quatre phases d’échantillonnage ont un temps de cycle total égal à la période du signal lumineux. Les échantillons de charges sont mémorisés dans des éléments de mémorisation, par exemple sous forme de capacités. En se basant sur les échantillons intégrés du signal lumineux, et pour une onde lumineuse sinusoïdale, le déphasage du signal lumineux peut, dans le cas de l’utilisation de 3 éléments de mémorisation, être donné par la formule suivante : Une technique basée sur la détection de quatre échantillons selon quatre phases C0, C1, C2, et C3 par période est décrite plus en détail dans la publication de R. Lange et de P. Seitz intitulée "Solid-state TOF range camera", IEEE J. on Quantum Electronics, vol. 37, No.3, March 2001. Il est ainsi possible d’organiser différemment la détection en utilisant 4 éléments de mémorisation. Dans ce cas, le déphasage est donné par la formule suivante : Pour déterminer le déphasage entre le signal lumineux émis et le signal lumineux reçu, le signal lumineux reçu est échantillonné en transférant, successivement et à intervalle régulier, des charges photogénérées dans un photodétecteur pendant une première phase d’échantillonnage C0, des charges photogénérées dans le même photodétecteur ou dans un autre photodétecteur pendant une deuxième phase d’échantillonnage C1 suivant la première phase, des charges photogénérées pendant une troisième phase d’échantillonnage C2 suivant la deuxième phase, et des charges photogénérées pendant une quatrième fenêtre d’échantillonnage C3 suivant la troisième phase. Cette séquence de quatre phases échantillonnages est répétée un nombre important de fois, par exemple 100000 fois avant que les signaux obtenus soient lus par un circuit de sortie. Lorsqu’une photodiode est pincée et dispose d’une zone complétement déplétée et dépourvue de charge, cette zone se présente comme un puit de potentiel qui permet de conserver un certain nombre de charges, typiquement entre plusieurs dizaines et plusieurs milliers suivant les caractéristiques de la diode en attendant leur transfert effectué par le biais de grilles de transfert. Des pixels de profondeur à photodiode pincées et comportant des grilles de transfert et plusieurs éléments de mémorisation par pixel sont connus. L’utilisation de diodes pincées pour un pixel de profondeur est souhaitée mais n’est pas toujours possible. Par exemple, dans le cas d’un matériau III-V tel que l’InGaAs, particulièrement adapté à l’infrarouge et donc aux longueurs d’ondes couramment utilisées pour les mesures iTOF, la mise en œuvre d’une photodiode pincée est difficile. Or, le maintien de la polarisation d’une photodiode est d’autant plus critique que la photodiode est de type non-pincée. Cette polarisation doit de préférence être maintenue constante en valeur voulue, afin de conserver de bonnes performances en termes de gain et de minimiser le courant d’obscurité. Pour polariser de manière appropriée et permettre de maintenir une polarisation fixe sur le photo-détecteur, une structure de type cascode peut être envisagée dans le circuit de lecture. Une telle structure est typiquement formée d’un transistor dont la source est reliée au photo-détecteur. Elle est cependant inadaptée pour certaines applications, en particulier celles nécessitant des fréquences de fonctionnement élevées, par exemple supérieures à 100 MHz. Des circuits de lecture à cascode actifs sont connus, mais leur bande passante reste limitée et il reste difficile d’obtenir un bon compromis entre consommation et précision de détection avec de tels circuits. D’autres structures participant au maintien de la polarisation sont connues. On cherche à disposer d'un circuit de lecture pour l'acquisition d'images de profondeur, amélioré vis-à-vis de problématiques énoncées ci-dessus, et en particulier vis-à-vis du maintien de la polarisation de la photodiode tout en permettant, de préférence, de conserver une taille de pixel réduite. Un mode de réalisation de la présente invention concerne un dispositif d'acquisition d'images de profondeur d'une scène par détection d'un signal lumineux réfléchi correspondant à la réflexion sur la scène d'un signal lumineux incident en particulier dans le proche infrarouge, le dispositif d’acquisition étant doté d’une pluralité de pixels de profondeur, au moins un premier pixel parmi lesdits pixels de profondeur comprenant un circuit de lecture associé et connecté à un photo-détecteur, ledit circuit de lecture étant doté d’au moins un premier élément de mémorisation pourvu d’une première capacité d’intégration pour acquérir des premiers échantillons de charges issues du photo-détecteur lors de premières phases d’échantillonnage C 0 effectuées lors d’une période d’intégration comportant des séquences répétées de plusieurs phases successives d’échantillonnage C0, C1, C2, C3 de charges, dans lequel, la première capacité d’intégration est située dans une branche de rétroaction entre une entrée et une sortie d’un premier étage amplificateur d’une structure d’amplificateur capacitif à transimpédance, ladite entrée étant reliée à un nœud de détection couplé au photo-détecteur et ladite sortie étant reliée à un nœud de lecture couplé à un étage de sortie dudit circuit de lecture, et dans lequel le circuit de lecture comprend en outre un bloc de réinitialisation de polarisation servant à la polarisation du photo-détecteur, avec un interrupteur de repolarisation configuré pour, lors de phases de réinitialisation de polarisation dudit photo-détecteur effectuées entre lesdites première phases d’échantillonnage, coupler le bloc de réinitialisation de polarisation au photo-détecteur de sorte à lui appliquer un potentiel de polarisation, lors desdites première phases d’échantillonnage, découpler le photo-détecteur du bloc de réinitialisation de polarisation. Ainsi, on utilise des périodes pendant lesquelles la première capacité d’intégration ne réalise pas d’échantillonnage pour permettre de réinitialiser la polarisation du photodétecteur. Le dispositif d'acquisition d'images est typiquement doté d’au moins un deuxième élément de mémorisation pour acquérir, lors d’autres phases d’échantillonnage C1 desdites séquences décalées par rapport aux premières phases d’échantillonnage C0 selon déphasage déterminé de phases d’échantillonnage, des autres échantillons de charges. La réinitialisation de la polarisation du photodétecteur peut être effectuée lors de ces autres phases d’échantillonnage C1. Selon une possibilité de mise en œuvre, lesdites séquences comportent une première phase d’échantillonnage C0, une deuxième phase d’échantillonnage C1, une troisième phase d’échantillonnage C2, et une quatrième phase d’échantillonnage C3, et dans lequel le deuxième élément de mémorisation est intégré audit premier pixel et est pourvu d’une deuxième capacité d’intégration pour acquérir, lors desdites troisièmes phases d’échantillonnage, des échantillons de charges issues dudit photo-détecteur, lesdites phases de réinitialisation de polarisation dudit photo-détecteur étant effectuées chacune entre une première phase d’échantillonnage et une troisième phase d’échantillonnage d’une séquence donnée ou entre une troisième phase d’échantillonnage d’une séquence donnée et une première phase d’échantillonnage d’une séquence suivant la séquence donnée. Selon une possibilité de mise en œuvre pour laquelle chacune desdites séquences comporte au moins une première, une deuxième, et une troisième phase d’échantillonnage et dans lequel le deuxième élément de mémorisation est pourvu d’une deuxième capacité d’intégration intégrée audit premier pixel, le circuit de lecture étant muni en outre : - d’un premier interrupteur d’échantillonnage agencé entre la première capacité d’intégration et le photo-détecteur, le premier interrupteur d’échantillonnage étant configuré pour coupler le photo-détecteur à la première capacité d’intégration lors desdites première phases d’échantillonnage, ledit circuit de lecture dudit premier pixel étant muni en outre : - d’un deuxième interrupteur d’échantillonnage entre la deuxième capacité d’intégration et le photo-détecteur, le deuxième interrupteur d’échantillonnage étant configuré pour coupler le photo-détecteur à la deuxième capacité d’intégration lors desdites troisièmes phases d’échantillonnage, la deuxième capacité d’intégration étant agencée dans une autre branche de rétroaction d’un autre étage amplificateur de ladite structure d’amplificateur CTIA, le premier interrupteur d’échantillonnage étant prévu pour découpler le photo-détecteur de la première capacité d’intégration lors desdites troisièmes phases d’échantillonnage, le deuxième interrupteur d’échantillonnage étant prévu pour découpler le photo-détecteur de la deuxième capacité d’intégration lors desdites premières phases d’échantillonnage. Selon une possibilité de mise en œuvre, chacune desdites séquences peut comporter une première phase d’échantillonnage C0, une deuxième phase d’échantillonnage C1, une troisième phase d’échantillonnage C2 et une quatrième phase d’échantillonnage C3, la deuxième phase d’échantillonnage et la quatrième phase d’échantillonnage étant effectuées sur un autre photo-détecteur d’un autre pixel de profondeur, lesdites phases de réinitialisation de polarisation dudit photo-détecteur étant effectuées lors des deuxièmes phases d’échantillonnage et lors des quatrième phases d’échantillonnage, l’interrupteur de repolarisation étant prévu pour coupler ledit photo-détecteur audit bloc de réinitialisation de polarisation lors des deuxièmes phases d’échantillonnage et lors desdites quatrième phases d’échantillonnage. Selon une autre possibilité de mise en œuvre, chacune desdites séquences comporte au moins une première phase d’échantillonnage, une deuxième phase d’échantillonnage, une troisième phase d’échantillonnage et dans lequel le deuxième élément de mémorisation pourvu de ladite deuxième capacité d’intégration est intégré à un autre pixel de profondeur, lesdites autres phases d’échantillonnage C2 étant les deuxième phases d’échantillonnage d’échantillonnage, lesdites phases de réinitialisation de polarisation dudit photo-détecteur étant effectuées lors desdites deuxième phase d’échantillonnage. Avantageusement, l’étage amplificateur peut être formé : - d’un premier transistor doté d’une grille connectée au photo-détecteur et d’une électrode, en particulier une électrode de drain, connectée à la première capacité d’intégration, - d’un deuxième transistor monté en source de courant et ayant une électrode commune avec le premier transistor. dans lequel lesdits pixels de profondeur ont un agencement matriciel, le dispositif comprenant en outre un bloc de polarisation externe commun aux pixels de profondeur d’une même rangée, en particulier une rangée horizontale ou une ligne de pixels de profondeur. Le bloc de polarisation externe peut comprendre une portion de circuit montée en miroir de courant avec ledit deuxième transistor. L’étage de sortie intégré audit premier pixel peut être muni d’un transistor suiveur. Ce transistor suiveur peut être connecté à un transistor de sortie activé, après une période d’intégration, par un signal de sélection commun à plusieurs autres pixels de profondeur, en particulier à d’autres pixels de profondeurs situés sur une même rangée horizontale ou sur une même ligne que ledit premier pixel de profondeur. L’étage de sortie intégré audit premier pixel peut être également intégré au transistor de réinitialisation du nœud de lecture. Le circuit de lecture peut être muni en outre d’un interrupteur de réinitialisation en parallèle avec ladite branche de rétroaction, prévu pour, lorsqu’il est fermé, réinitialiser la première capacité d’intégration préalablement à ladite période d’intégration, ledit interrupteur de réinitialisation étant ouvert lors de ladite période d’intégration. Selon un mode de réalisation particulier, le premier pixel est doté d’une deuxième capacité d’intégration, la structure d’amplificateur capacitif à transimpédance CTIA étant dotée d’au moins un deuxième étage amplificateur, la deuxième capacité d’intégration étant agencée dans une autre branche de rétroaction entre une entrée dudit deuxième étage amplificateur et une sortie dudit deuxième étage amplificateur, ladite entrée étant reliée audit nœud de détection couplé au photo-détecteur et ladite sortie dudit deuxième étage amplificateur étant reliée à un deuxième nœud de lecture couplé à un autre étage de sortie dudit circuit de lecture. Avantageusement, ledit deuxième étage amplificateur peut être formé : - d’un transistor doté d’une grille connectée au photo-détecteur et à une grille d’un premier transistor dudit étage amplificateur, - d’un autre transistor ayant une grille connectée à la grille d’un deuxième transistor dudit étage amplificateur. L’autre étage de sortie peut être muni : - d’un transistor suiveur connecté à un transistor dit de sortie activé par un signal de sélection commun à plusieurs autres pixels de profondeur, en particulier à d’autres pixels de profondeurs situés sur une même rangée horizontale ou sur une même ligne que ledit premier pixel de profondeur, - d’un transistor de réinitialisation du nœud de lecture. Lorsqu’il est muni d’une deuxième capacité d’intégration, le circuit de lecture est muni en outre d’un autre interrupteur de réinitialisation prévu pour, lorsqu’il est fermé, réinitialiser la deuxième capacité d’intégration préalablement à ladite période d’intégration, ledit autre interrupteur de réinitialisation étant ouvert lors de ladite période d’intégration. Avantageusement, le bloc de réinitialisation de repolarisation est formé d’un transistor monté en source de courant couplé à un autre transistor dont la grille et le drain sont reliés. Le photo-détecteur peut être une photodiode non-pincée en particulier à base d’un matériau III-V tel que de l’InGaAs. La présente invention sera mieux comprise à la lecture de la description d’exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : sert, par l’intermédiaire d’exemples de signaux respectivement émis et reçus à illustrer différentes phases d’échantillonnage mises en œuvre au sein d’un système iTOF; sert à illustrer un exemple de réalisation d’un circuit de lecture suivant l’invention de pixel de profondeur doté d’un étage amplificateur CTIA et d’un moyen de réinitialisation de polarisation d’un photo-détecteur du pixel ; sert à illustrer un autre exemple de réalisation de circuit de lecture d’un pixel de profondeur avec deux étages d’amplification et deux éléments de mémorisation ; sert à illustrer exemple de réalisation particulier de circuit de lecture avec des étages de sortie 3T reliés à un dispositif de lecture externe commun à une rangée de pixels ; sert à illustrer un exemple de séquence de signaux mis en œuvre dans un dispositif d’acquisition d’images lors d’une période d’intégration puis lors d’une phase de lecture d’échantillons de charges résultant de cette intégration ; sert à illustrer, à titre de comparaison, un circuit de lecture d’un pixel de profondeur avec deux étages d’amplification et deux éléments de mémorisation, mais qui ne comporte pas d’étage de réinitialisation de polarisation ; sert à illustrer un exemple de réalisation particulier de dispositif d’acquisition d’images réalisé sur plusieurs niveaux superposés de circuits ; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d’une figure à l’autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère à présent à la sur laquelle un schéma électrique d’un exemple de pixel P 1 de profondeur de capteur d’images configuré pour faire l’acquisition d’images de profondeur d'une scène est donné. Le pixel P 1 comprend un photo-détecteur PD tel qu’une photodiode, en particulier une photodiode non pincée. La photodiode peut être en particulier à base d’au moins matériau semi-conducteur adapté à un fonctionnement dans le domaine de l’infrarouge ou du proche infrarouge, par exemple dans une plage entre 700 nm et 1100 nm, en particulier un semi-conducteur du groupe III-V tel que par exemple de l’InGaAs ou du InGaN, un matériau II-VI tel que par exemple du ZnS. La photodiode a ici sa cathode connectée à un nœud de détection N D et son anode mise à un potentiel bas, en particulier un potentiel de référence ou à la masse GND. Le photo-détecteur PD est associé et connecté à un circuit de lecture intégré au pixel P 1 . Ce circuit de lecture est doté d’un élément de mémorisation pourvu d’une première capacité d’intégration C INT1 pour acquérir des échantillons de charges issues du photo-détecteur PD et photo-générées par détection d’un signal lumineux réfléchi au moins lors de premières phases d’échantillonnage C0 pendant des premières durées, typiquement égales les unes par rapport aux autres et déphasées les unes des autres d’un déphasage constant. La première capacité d’intégration C INT1 est agencée ici dans une branche de rétroaction entre une entrée et une sortie d’un étage amplificateur A1 d’une structure d’amplificateur capacitif à transimpédance CTIA (pour « Capacitive Transimpedance Amplifier »). Une telle structure est compacte et participe au maintien de la polarisation du photo-détecteur PD tout en autorisant un fonctionnement à haute fréquence, par exemple d’au moins 100 MHz. L’entrée de l’étage amplificateur A1 est couplée au photo-détecteur PD, tandis que la sortie de l’amplificateur A1 est reliée à un nœud de lecture NL1, lui-même couplé par le biais d’un étage de sortie (non représenté sur cette figure) à un dispositif de lecture externe (non représenté sur cette figure) des échantillons. Un interrupteur 28 de réinitialisation, commandé par un signal SRES, est ici prévu en parallèle avec la branche de rétroaction, pour permettre de réinitialiser la capacité d’intégration C INT1 au début d’une période d’intégration pendant laquelle plusieurs phases distinctes d’échantillonnage sont effectuées par des éléments de mémorisation distincts du dispositif d’acquisition d’images. Cette période d’intégration comporte un nombre important de séquences répétées de phases d’échantillonnage, avec typiquement entre plusieurs centaines et plusieurs millions de phases d’échantillonnage réalisées afin de mettre en œuvre une mesure de profondeur. Chaque séquence comporte typiquement une succession de phases d’échantillonnage. Ainsi, on réalise une première phase d’échantillonnage C 0 , une deuxième phase d’échantillonnage C 1 décalée de la première phase d’échantillonnage C 0 selon un décalage ou déphasage constant, une troisième phase d’échantillonnage C 2 décalée de la deuxième phase d’échantillonnage et de la troisième phase d’échantillonnage selon un décalage ou déphasage constant. Avantageusement, la séquence comporte également une quatrième phase d’échantillonnage C 3 décalée de la deuxième phase d’échantillonnage et de la troisième phase d’échantillonnage selon un décalage ou déphasage constant. Une séquence de quatre phases C0, C1, C2, C3 d’échantillonnage est ainsi typiquement répétée un nombre de k de fois donné, avec k typiquement supérieur à 10000 et par exemple compris entre 10000 et 100000. L’étage amplificateur A1 est réalisé avec un nombre de transistors réduit, ici deux transistors M 1 , M 2 , ce qui permet de limiter l’encombrement du circuit de lecture. Le premier transistor M2 de l’étage amplificateur A1, dans l’exemple illustré de type NMOS, a une électrode de source mise au potentiel bas et une électrode de drain reliée à la capacité d’intégration C INT1 ainsi qu’à un deuxième transistor M 1 , dans l’exemple illustré de type PMOS, formant une source de courant. Pour cela, le deuxième transistor M1 peut être monté en miroir de courant avec une portion 210 de circuit appartenant à un bloc de polarisation externe BPE, qui ne fait pas partie du circuit de lecture et est agencé hors du pixel P 1 . Cette portion 210 de circuit peut être formée d’une source de courant 212 et d’un transistor T 1 dont la grille et le drain sont reliés à la grille du deuxième transistor M1. Le bloc de polarisation externe BPE est typiquement un circuit situé au bord d’un ensemble de pixels du capteur, ces pixels étant typiquement agencés en matrice. Pour permettre d’assurer le maintien de la polarisation du photo-détecteur PD pendant la période d’intégration, le pixel P 1 est ici doté d’un bloc 10 de réinitialisation de polarisation. Un interrupteur 11 de repolarisation est alors mis dans un état passant (i.e. état « ON » ou fermé) lors de phases de réinitialisation de polarisation notées RAZ, ce qui permet l’application d’un potentiel de polarisation au nœud de détection N D . Ces phases de réinitialisation de polarisation RAZ sont ici réalisées au moins entre deux premières phases d’échantillonnage C 0 successives mises en œuvre par la capacité C INT1 , pour coupler le photo-détecteur PD au bloc 10 de réinitialisation de polarisation. Lors des premières phases d’échantillonnage C 0 mises en œuvre par le biais de la capacité C INT1 pour faire l’acquisition de premiers échantillons, l’interrupteur 11 de repolarisation est mis dans un état bloqué (i.e. état « OFF » ou ouvert) pour découpler le photo-détecteur PD du bloc 10 de réinitialisation de polarisation. Le bloc 10 de réinitialisation de repolarisation est ici formé d’un transistor M3, dans l’exemple illustré de type PMOS, monté en miroir de courant avec la portion 210 de circuit appartenant au bloc de polarisation externe BPE. Le transistor M3 du bloc 10 de réinitialisation de polarisation et le deuxième transistor M1 de l’étage amplificateur A1 ont leurs grilles connectées entre elles et mises à un potentiel VG imposé par le bloc de polarisation externe BPE, leurs sources respectives étant mise à un potentiel d’alimentation haut, par exemple VDD. Le transistor M3 du bloc 10 de réinitialisation de polarisation est couplé à un autre transistor M4, dans cet exemple de type NMOS, dont la grille et le drain sont reliés. L’interrupteur 11 de repolarisation commandé par un signal SRAZ est ici agencé entre la grille du transistor M4 et le nœud de détection N D . Lors de phases de réinitialisation de polarisation RAZ, la cathode de la photodiode PD est couplée à la grille du transistor M4. Les phases de réinitialisation RAZ de polarisation sont ici réalisées entre au moins deux premières phases d’échantillonnage C0 successives mises en œuvre par la capacité d’intégration C INT1 et lors d’un intervalle de temps pendant lequel au moins une phase d’échantillonnage C1, C2, ou C3 est réalisée par un autre élément de mémorisation doté d’une autre capacité d’intégration (ici non représentée) et dans cet exemple de réalisation située au niveau d’au moins un autre pixel de profondeur. De préférence, dans cet exemple de réalisation avec une capacité d’intégration par pixel de profondeur, on utilise alors au moins deux ou trois autres pixels de profondeur chacun muni de sa capacité d’intégration pour réaliser des deuxièmes phases d’échantillonnages C1, des troisièmes phases d’échantillonnage C2, des quatrièmes échantillons C3 avant de redémarrer une nouvelle séquence d’échantillonnage C0, C1, C2, C3. Une variante de réalisation du pixel P 1 est donnée sur la . Le pixel P 1 diffère de l’exemple précédemment décrit notamment en ce qu’il est doté cette fois d’un deuxième élément de mémorisation pourvu d’une deuxième capacité d’intégration C INT2 . On dispose ainsi dans cet exemple de deux capacités d’intégration C INT1 , C INT2 par pixel de profondeur. La première capacité d’intégration C INT1 est prévue pour acquérir des échantillons de charges issues du photo-détecteur PD et photo-générées par détection du signal lumineux réfléchi au moins lors de premières phases d’échantillonnage C0 typiquement égales les unes par rapport aux autres et déphasées les unes des autres d’un déphasage constant, tandis que la deuxième capacité d’intégration C INT2 est prévue pour acquérir des échantillons de charges issues du photo-détecteur PD et photo-générées par détection du signal lumineux réfléchi au moins lors de phases d’échantillonnage C2, distinctes des premières phases C0, typiquement égales les unes par rapport aux autres, et déphasées par rapport aux premières phases C0 d’un déphasage constant. Le circuit de lecture est ici muni d’un premier interrupteur d’échantillonnage 21 commandé par un signal S INT1 et agencé entre la première capacité d’intégration C INT1 et le photo-détecteur PD, et d’un deuxième interrupteur d’échantillonnage 31 commandé par un signal S INT2 distinct et agencé entre la deuxième capacité d’intégration C INT2 et le photo-détecteur PD. Lors des première phases d’échantillonnage C0, le premier interrupteur d’échantillonnage 21, par exemple formé d’au moins un transistor, est rendu passant (i.e. fermé ou « ON ») afin de coupler le photo-détecteur PD à la première capacité d’intégration C INT1 et faire l’acquisition d’échantillons C0, tandis que le deuxième interrupteur d’échantillonnage 31, par exemple formé d’au moins un transistor, est rendu bloqué (i.e. fermé ou « OFF ») afin d’isoler le photo-détecteur PD de la deuxième capacité d’intégration C INT2. Lors des autres phases d’échantillonnage C2, le deuxième interrupteur d’échantillonnage 31, est rendu passant (i.e. fermé ou « ON ») afin de coupler le photo-détecteur PD à la deuxième capacité d’intégration C INT2 et faire l’acquisition d’échantillons, tandis que le premier interrupteur d’échantillonnage 21 est rendu bloqué (i.e. fermé ou « OFF ») afin d’isoler le photo-détecteur PD de la première capacité d’intégration C INT1 . Des phases de réinitialisation RAZ de polarisation du photo-détecteur PD par le biais du bloc de réinitialisation de polarisation peuvent être mises en œuvre chacune entre une première phase d’échantillonnage C0 effectuée par le biais de la capacité C INT1 du premier élément de mémorisation et une phase d’échantillonnage effectuée C2 par le biais de la capacité C INT2 . Ainsi, entre une première phase d’échantillonnage C0 mise en œuvre par le biais de la capacité C INT1 pour faire l’acquisition de premiers échantillons et une autre phase d’échantillonnage C2 mise en œuvre par le biais de la capacité C INT 2, l’interrupteur 11 de repolarisation est mis dans un état passant (i.e. état « ON » ou fermé) pour coupler le photo-détecteur PD du bloc 10 de réinitialisation de polarisation. Lors des premières phases d’échantillonnage C0 et des autres phases d’échantillonnage C2, la capacité C INT2, l’interrupteur 11 de repolarisation est typiquement mis dans un état bloqué (i.e. état « OFF » ou ouvert) pour isoler le photo-détecteur PD du bloc 10 de réinitialisation de polarisation. La structure d’amplificateur capacitif à transimpédance CTIA diffère de l’exemple décrit précédemment notamment en ce qu’elle comprend un deuxième étage amplificateur A2. Ce deuxième étage amplificateur A2 a typiquement un agencement identique à celui du premier étage amplificateur A1. Ainsi, la deuxième capacité d’intégration C INT2 est agencée ici dans une deuxième branche de rétroaction située entre une entrée du deuxième étage amplificateur A2, elle-même couplée au nœud de détection N D et une sortie reliée à un nœud NL2 de lecture lui-même couplé à un étage de sortie (non représenté sur cette figure) du circuit de lecture. Un interrupteur 18 de réinitialisation, commandé par le même signal SRES que l’interrupteur 8 de réinitialisation est prévu en parallèle avec la deuxième branche de rétroaction. La réinitialisation des capacités Cint1 et Cint2 est typiquement réalisée au démarrage de chaque phase d’intégration, chacune comportant une séquence répétée de phases d’échantillonnage. Le deuxième étage amplificateur A2 est également réalisé avec un nombre de transistors réduit, ici deux transistors M11, M22. Le deuxième étage amplificateur A2 est pourvu d’un transistor M22, ici de type NMOS, dont la grille est couplée au photo-détecteur PD. Le transistor M22, dans l’exemple illustré de type NMOS, a une électrode de source mise au potentiel de référence et une électrode de drain reliée à la capacité d’intégration C INT2 et à un deuxième transistor M 1, dans l’exemple illustré de type PMOS, formant une source de courant. Pour cela, le transistor M11 peut être monté en miroir de courant avec la même portion de circuit appartenant au même bloc de polarisation externe BPE. L’interrupteur 10 de repolarisation est mis dans un état passant (i.e. « ON » ou « fermé »), par le biais du signal de commande SRAZ lors de phases de réinitialisation RAZ situées chacune entre une première phase d’échantillonnage C0 effectuée par le biais de la capacité CINT1 et une autre phase d’échantillonnage C2 effectuée par le biais de la capacité CINT2. Deux séquences successives d’échantillonnage Seq1, Seq2 réalisées par le circuit de lecture du premier pixel P1 sont données à titre d’exemple sur la . Chaque séquence Seq1, Seq2 comporte une première phase d’échantillonnage C0 mise en œuvre par la capacité C int1 , suivie d’une phase de réinitialisation de polarisation RAZ du photodétecteur PD, puis une phase d’échantillonnage C2 est mise en œuvre par la capacité C int2 , suivie d’une autre phase de réinitialisation de polarisation RAZ du photodétecteur PD. Ainsi, les phases de réinitialisation RAZ de polarisation du pixel P 1 sont réalisées entre une première phase d’échantillonnage C0 et une troisième phase d’échantillonnage C2, et en particulier pendant des deuxièmes phases d’échantillonnage C1 et quatrième phase d’échantillonnage C3, mises en œuvre par le biais d’un autre couple de capacités d’intégration (non représentée), typiquement situées sur un même autre pixel Pj (avec j≠1) de profondeur (non représenté) ayant une structure semblable à celle du pixel P 1 . Les phases de réinitialisation RAZ de polarisation dudit photo-détecteur PD sont ici effectuées entre une première phase d’échantillonnage C0 et une troisième phase d’échantillonnage C2 de la séquence Séq1 ou entre une troisième phase d’échantillonnage C2 de la séquence Séq1 et une première phase d’échantillonnage C0 de la séquence Séq2 suivante. Selon un mode de réalisation, les phases de réinitialisation de polarisation de cet autre pixel de profondeur Pj (avec j≠1) peuvent être réalisées chacune pendant une première phase d’échantillonnage C0 menée par la capacité C int1 du pixel P1 et pendant une troisième phase d’échantillonnage C2 menée par la capacité C int2 du pixel P 1 . La donne un exemple de réalisation particulier d’étages de sortie 51, 61 du circuit de lecture du pixel P1 de profondeur décrit précédemment. Le circuit de lecture comprend ici un premier étage 51 de sortie à trois transistors couplé au premier élément de mémorisation et en particulier à la première capacité d’intégration C INT1 par le biais d’un premier nœud lecture NL1, ainsi qu’un deuxième étage 61 de sortie à trois transistors couplé au deuxième élément de mémorisation et en particulier à la deuxième capacité d’intégration C INT2 par le biais d’un deuxième nœud lecture NL2. Le premier étage 51 de sortie est formé d’un transistor 56 à source suiveuse, d'un transistor de sélection 58 et d'un transistor de réinitialisation 54, ces transistors étant par exemple de type NMOS. De même, le deuxième étage 61 de sortie est formé d’un transistor à source suiveuse 66, d'un transistor de sélection 68 et d'un transistor de réinitialisation 64, par exemple tous de type NMOS. Le premier étage 51 de sortie est relié à un premier dispositif de lecture externe DLE1 commun à plusieurs pixels de profondeur, tandis que le deuxième étage 61 de sortie est relié à un deuxième dispositif de lecture externe DLE2 commun à plusieurs pixels de profondeur. Chaque dispositif externe de lecture DLE1, DLE2 est dans cet exemple de réalisation particulier commun aux pixels d’une même colonne (i.e. rangée verticale) de pixels et peut être en particulier muni d’un circuit à double échantillonnage corrélé (CDS) doté de capacités d’échantillonnage Ce1 et Ce2. Un autre partage des dispositifs externes de lecture DLE1, DLE2 entre pixels de profondeurs peut être en variante prévu. Chaque capacité d’intégration C INT1 (resp. C INT2 ) est ici couplée à la grille du transistor 56, (resp. 66) à source suiveuse qui, dans cet exemple, a son drain couplé à un potentiel de référence haut, en particulier Vdd, et sa source couplée à un dispositif externe de lecture DLE1 (resp. DLE2) par l’intermédiaire du transistor 58 (res. 68) de sélection qui est commandé par un signal RDZ appliqué à sa grille. Chaque première capacité d’intégration C INT1 (resp. C INT2 ) est également couplée au potentiel de polarisation haut, en particulier Vdd, à travers le transistor 54 (res. 64) qui est commandé par un signal RstZ appliqué sur sa grille. Chaque dispositif externe de lecture DLE1, DLE2 est doté d’une première capacité Ce1 amenée, lorsqu’un interrupteur 111 commandé par un signal CDS1 est mis à l’état passant, à intégrer un courant représentatif de l’ensemble des charges issues des phases d’échantillonnage effectuées par la capacité d’intégration C INT1 (resp. C INT2 ). Une deuxième capacité Ce2 étant amenée (interrupteur commandé par un signal CDS1 mis à l’état passant) à intégrer un courant issu de l’étage de sortie 51, 61 après qu’une réinitialisation du nœud de lecture NL1, NL2 auquel il est associé ait été effectuée. Une telle réinitialisation est commandée par le biais d’un signal RstZ permettant d’activer (i.e. rendre conducteur) le transistor de réinitialisation 54. Comme on peut le voir sur le chronogramme de la , le signal RDZ est activé (dans cet exemple mis à l’état haut) après une période d’intégration lorsque l’on souhaite lire les charges accumulées par les capacités d’intégration C INT1, C INT2 . Un signal ResetZ de réinitialisation permettant de commander un interrupteur en parallèle des capacités de stockage est activé (dans cet exemple mis à l’état haut) pendant que le signal RDZ est lui-même activé. Sur la , un pixel de profondeur muni de deux capacités d’intégration C INT1 , C INT2 dédiées à des phases d’échantillonnage distinctes reprend un agencement avec une structure CTIA à deux étages amplificateurs A1, A2. Avec un nombre de transistors réduit cette structure permet d’assurer la polarisation du photo-détecteur PD. Dans la mesure où le dispositif est ici dépourvu de circuit ou de bloc de réinitialisation de polarisation permettant d’appliquer un potentiel de polarisation entre les échantillonnages réalisées par l’un ou l’autre des capacités d’intégration CINT1, CINT2, la stabilisation de la polarisation de photodiode tout au long de la période d’intégration n’est ici pas assurée comme dans les exemples de réalisation précédemment décrits. Un dispositif d’acquisition d’images doté de pixels de profondeur tel que décrit précédemment peut être formé sur plusieurs niveaux de circuits et/ou composants superposés (également appelés « tiers » dans la terminologie anglo-saxonne). Ainsi dans l’exemple de réalisation particulier illustré sur la , le photo-détecteur PD d’un pixel de profondeur est situé dans un niveau N1, tandis que le circuit de lecture à étages d’amplification A1, A2 et capacités d’intégration CINT1, CINT2 est agencé dans un autre niveau, typiquement supérieur N2, c’est-à-dire situé au-dessus du niveau N1. Les dispositifs de lecture externe DLE1, DLE2 associés à une rangée de pixels, par exemple ceux munis de circuit à double échantillonnage corrélé CDS pour (« correlated double sampling ») se trouvent quant à eux typiquement dans un troisième niveau N3, en particulier supérieur aux niveaux N1, N2. Le bloc de polarisation externe BPE auquel la structure CTIA est associée peut être également disposé dans le troisième niveau N3. Les niveaux N1, N2, N3 de composants ou de circuits peuvent être superposés et liés entre eux par une technique d’assemblage communément appelée « d’hybridation ». Dispositif d'acquisition d'images de profondeur d'une scène par détection d'un signal lumineux réfléchi correspondant à la réflexion sur la scène d'un signal lumineux incident en particulier dans le proche infrarouge, le dispositif d’acquisition étant doté d’une pluralité pixels de profondeur, au moins un premier pixel (P 1 ) parmi lesdits pixels de profondeur comprenant un circuit de lecture associé et connecté à un photo-détecteur (PD), ledit circuit de lecture étant doté d’au moins un premier élément de mémorisation pourvu d’une première capacité d’intégration (C INT1 ) pour acquérir des premiers échantillons de charges issues du photo-détecteur (PD) lors de premières phases d’échantillonnage (C 0 ) effectuées lors d’une période d’intégration comportant des séquences répétées de plusieurs phases successives d’échantillonnage (C 0 , C 1 , C 2 , C 3 ) de charges, ledit dispositif d'acquisition d'images étant doté d’au moins un deuxième élément de mémorisation pour acquérir, lors d’autres phases d’échantillonnage (C 2 ) desdites séquences décalées par rapport aux premières phases d’échantillonnage (C 0 ) selon déphasage déterminé de phases d’échantillonnage, des autres échantillons de charges, dans lequel, la première capacité d’intégration (C INT1 ) est située dans une branche de rétroaction entre une entrée et une sortie d’un premier étage amplificateur (A 1 ) d’une structure d’amplificateur capacitif à transimpédance, ladite entrée étant reliée à un nœud de détection (N D ) couplé au photo-détecteur (PD) et ladite sortie étant reliée à un nœud de lecture (N L1 ) couplé à un étage (51) de sortie dudit circuit de lecture, et dans lequel le circuit de lecture comprend en outre un bloc (10) de réinitialisation de polarisation servant à la polarisation du photo-détecteur (PD), avec un interrupteur (11) de repolarisation configuré pour, lors de phases de réinitialisation (RAZ) de polarisation dudit photo-détecteur (PD) effectuées entre lesdites première phases d’échantillonnage, coupler le bloc (10) de réinitialisation de polarisation au photo-détecteur (PD) de sorte à lui appliquer un potentiel de polarisation, lors desdites première phases d’échantillonnage, découpler le photo-détecteur du bloc (10) de réinitialisation de polarisation. Dispositif selon la revendication 1, dans lequel lesdites séquences comportent une première phase d’échantillonnage (C0), une deuxième phase d’échantillonnage (C1), une troisième phase d’échantillonnage (C2), et une quatrième phase d’échantillonnage (C3), et dans lequel le deuxième élément de mémorisation est intégré audit premier pixel (P 1 ) et est pourvu d’une deuxième capacité d’intégration (C INT2 ) pour acquérir, lors desdites troisièmes phases d’échantillonnage (C2), des échantillons de charges issues dudit photo-détecteur (PD), lesdites phases de réinitialisation (RAZ) de polarisation dudit photo-détecteur (PD) étant effectuées chacune entre une première phase d’échantillonnage (C0) et une troisième phase d’échantillonnage (C2) d’une séquence donnée ou entre une troisième phase d’échantillonnage (C2) d’une séquence donnée et une première phase d’échantillonnage (C0) d’une séquence suivant la séquence donnée. Dispositif selon la revendication 1 ou 2, dans lequel chacune desdites séquences comporte au moins une première, une deuxième, et une troisième phases d’échantillonnage (C0, C1, C2) et dans lequel le deuxième élément de mémorisation est pourvu d’une deuxième capacité d’intégration (C INT2 ) intégrée audit premier pixel (P 1 ), le circuit de lecture étant muni en outre : - d’un premier interrupteur d’échantillonnage (21) agencé entre la première capacité d’intégration (C INT1 ) et le photo-détecteur (PD), le premier interrupteur d’échantillonnage (21) étant configuré pour coupler le photo-détecteur (PD) à la première capacité d’intégration (C INT1 ) lors desdites première phases d’échantillonnage (C0), ledit circuit de lecture dudit premier pixel (P1) étant muni en outre : - d’un deuxième interrupteur d’échantillonnage (31) entre la deuxième capacité d’intégration (C INT2 ) et le photo-détecteur (PD), le deuxième interrupteur d’échantillonnage (31) étant configuré pour coupler le photo-détecteur (PD) à la deuxième capacité d’intégration lors desdites troisièmes phases d’échantillonnage (C2), la deuxième capacité d’intégration (C INT2 ) étant agencée dans une autre branche de rétroaction d’un autre étage amplificateur (A 2 ) de ladite structure d’amplificateur CTIA, le premier interrupteur d’échantillonnage (21) étant prévu pour découpler le photo-détecteur (PD) de la première capacité d’intégration (C INT1 ) lors desdites troisièmes phases d’échantillonnage (C2), le deuxième interrupteur d’échantillonnage (31) étant prévu pour découpler le photo-détecteur (PD) de la deuxième capacité d’intégration (C INT2 ) lors desdites premières phases d’échantillonnage (C0). Dispositif selon la revendication 3, dans lequel chacune desdites séquences comporte une première phase d’échantillonnage (C0), une deuxième phase d’échantillonnage (C1), une troisième phase d’échantillonnage (C2) et une quatrième phase d’échantillonnage (C3), la deuxième phase d’échantillonnage et la quatrième phase d’échantillonnage étant effectuées sur un autre photo-détecteur d’un autre pixel de profondeur, lesdites phases de réinitialisation de polarisation dudit photo-détecteur (PD) étant effectuées lors des deuxièmes phases d’échantillonnage et lors des quatrième phases d’échantillonnage, l’interrupteur (11) de repolarisation étant prévu pour coupler ledit photo-détecteur (PD) audit bloc (10) de réinitialisation de polarisation lors des deuxièmes phases d’échantillonnage et lors desdites quatrième phases d’échantillonnage. Dispositif selon la revendication 1, dans lequel chacune desdites séquences comporte au moins une première phase d’échantillonnage, une deuxième phase d’échantillonnage, une troisième phase d’échantillonnage et dans lequel le deuxième élément de mémorisation pourvu de ladite deuxième capacité d’intégration (C INT2 ) est intégré à un autre pixel de profondeur (P j ), lesdites autres phases d’échantillonnage (C 2 ) étant les deuxième phases d’échantillonnage d’échantillonnage, lesdites phases de réinitialisation (RAZ) de polarisation dudit photo-détecteur (PD) étant effectuées lors desdites deuxième phase d’échantillonnage. Dispositif selon l’une des revendications 1 à 4, dans lequel ledit étage amplificateur (A1) est formé : - d’un premier transistor (M1) doté d’une grille connectée au photo-détecteur (PD) et d’une électrode, en particulier une électrode de drain, connectée à la première capacité d’intégration (C INT1 ), - d’un deuxième transistor (M2) monté en source de courant et ayant une électrode commune avec le premier transistor (M1). Dispositif selon la revendication 6, dans lequel lesdits pixels de profondeur ont un agencement matriciel, le dispositif comprenant en outre un bloc de polarisation externe (BPE) commun aux pixels de profondeur d’une même rangée, en particulier une rangée horizontale ou une ligne de pixels de profondeur, le bloc de polarisation externe (BPE) comprenant une portion de circuit montée en miroir de courant avec ledit deuxième transistor (M 2 ). Dispositif selon l’une des revendications 6 ou 7, dans lequel ledit étage (51) de sortie intégré audit premier pixel (P1) est muni : - d’un transistor suiveur (66) connecté à un transistor (58) dit de sortie activé, après une période d’intégration, par un signal de sélection (RDZ) commun à plusieurs autres pixels de profondeur, en particulier à d’autres pixels de profondeurs situés sur une même rangée horizontale ou sur une même ligne que ledit premier pixel (P1) de profondeur, - d’un transistor de réinitialisation du nœud de lecture (NL1). Dispositif selon l’une des revendications 6 à 8, dans lequel le circuit de lecture est muni en outre d’un interrupteur de réinitialisation (8) en parallèle avec ladite branche de rétroaction, prévu pour, lorsqu’il est fermé, réinitialiser la première capacité d’intégration (C INT1 ) préalablement à ladite période d’intégration, ledit interrupteur de réinitialisation (23) étant ouvert lors de ladite période d’intégration. Dispositif selon l’une des revendications 6 ou 9, dans lequel ledit premier pixel (P1) est doté d’une deuxième capacité d’intégration (C int2 ), la structure d’amplificateur capacitif à transimpédance CTIA étant dotée d’au moins un deuxième étage amplificateur (A2), la deuxième capacité d’intégration (C int2 ) étant agencée dans une autre branche de rétroaction entre une entrée (ND) dudit deuxième étage amplificateur (A 2 ) et une sortie (NL2) dudit deuxième étage amplificateur, ladite entrée étant reliée audit nœud de détection (N D ) couplé au photo-détecteur (PD) et ladite sortie dudit deuxième étage amplificateur étant reliée à un deuxième nœud de lecture (N L1 ) couplé à un autre étage (61) de sortie dudit circuit de lecture. Dispositif selon la revendication 10, dans lequel ledit deuxième étage amplificateur (A2) est formé : - d’un transistor (M 21 ) doté d’une grille connectée au photo-détecteur (PD) et à une grille d’un premier transistor dudit étage amplificateur (A1), - d’un autre transistor (M 11 ) ayant une grille connectée à la grille d’un deuxième transistor (M 1 ) dudit étage amplificateur (A1). Dispositif selon l’une des revendications 10 ou 11, dans lequel ledit autre étage (61) de sortie est muni : - d’un transistor suiveur (66) connecté à un transistor (58) dit de sortie activé par un signal de sélection (RDZ) commun à plusieurs autres pixels de profondeur, en particulier à d’autres pixels de profondeurs situés sur une même rangée horizontale ou sur une même ligne que ledit premier pixel (P1) de profondeur, - d’un transistor de réinitialisation du nœud de lecture (NL1). Dispositif selon l’une des revendications 10 à 12, dans lequel le circuit de lecture est muni en outre d’un autre interrupteur de réinitialisation (18) prévu pour, lorsqu’il est fermé, réinitialiser la deuxième capacité d’intégration (C INT 2 ) préalablement à ladite période d’intégration, ledit autre interrupteur de réinitialisation (18) étant ouvert lors de ladite période d’intégration. Dispositif selon l’une des revendications 1 à 13, dans lequel le bloc (10) de réinitialisation de repolarisation formé d’un transistor (M3) monté en source de courant couplé à un autre transistor dont la grille et le drain sont reliés, . Dispositif selon l’une des revendications 1 à 14, dans lequel le photo-détecteur est une photodiode non-pincée en particulier à base d’un matériau III-V tel que de l’InGaAs.