FR 3140198 A1 20240329 FR 2209851 A 20220928 L’invention a pour objet circuit de stockage de données comprenant : une matrice de cellules mémoire telle que chaque cellule mémoire comprend : un circuit de lecture associé à au moins une cellule mémoire, comprenant un étage amplificateur à transimpédance capacitive configuré pour lire une donnée stockée dans une cellule mémoire; ledit étage amplificateur à transimpédance capacitive comprenant : un amplificateur opérationnel ; une impédance capacitive de rétroaction montée entre la sortie et la première entrée de l’amplificateur opérationnel. un circuit séquenceur configuré pour, suite à la lecture d’une donnée correspondant au second état logique, appliquer un signal de contrôle sur le premier nœud d’entrée/sortie ayant une amplitude inférieure au premier signal de référence et maintenir le transistor de sélection à un état passant de sorte à remettre, dans le composant élémentaire de stockage sélectionnée, un niveau de charges correspondant au second état logique. Figure pour l’abrégé : Fig.2 Circuit de lecture non-destructive de mémoires ferroélectriques Champ d’application L’invention concerne généralement des circuits de stockage de données à base de cellules mémoire non-volatile ferroélectrique. Plus particulièrement, l’invention concerne un circuit de lecture non-destructive des mémoires ferroélectriques. Problème soulevé Les mémoires non volatiles présentent des solutions émergentes pour implémenter des moyens de stockage de données d’un circuit calculateur. Les mémoires ferroélectriques à polarisation électrique variable présentent une forte endurance en écriture et une basse énergie d’écriture. La présente un exemple structurel d’un composant élémentaire NVM (Acronyme de l’expression anglaise Non Volatile Memory) d’une cellule mémoire ferroélectrique à polarisation électrique variable, plus précisément un composant de type FeRAM (acronyme de l’expresion anglaise Ferroelectric Random Access Memory). Dans l’exemple illustré, le composant élémentaire NVM se compose de l’empilement de couches minces selon l’ordre suivant : une première couche C1 en un matériau électriquement conducteur formant une première électrode EL1 ; une deuxième couche C2 en un matériau diélectrique et ferroélectrique et une troisième couche C3 en matériau électriquement conducteur formant une seconde électrode EL2. On dénomme la deuxième couche C2 dans la suite de la description la « couche centrale ». L’empilement de couches minces forme une structure de type MIM (acronyme Metal-Isolant-Metal) agissant comme un élément capacitif à une capacité C. Le caractère ferroélectrique de la couche centrale C2 induit le comportement suivant : lorsqu’une tension électrique positive est appliquée sur l’électrode supérieure EL2, la polarisation des dipôles électriques de la couche centrale est dirigée dans un sens dit « négatif ». Inversement, lorsqu’une tension électrique positive est appliquée sur l’électrode inférieure EL2, la polarisation des dipôles électriques est dirigée dans un sens dit « positif ». Le sens de la polarisation électrique dans la couche centrale C2 correspond à un état d’équilibre maintenu même en l’absence du champ électrique induit par la tension appliquée sur l’une des électrodes EL1 ou EL2, d’où le fonctionnement en mémoire ferroélectrique. Ainsi, on choisit la convention suivante à titre d’exemple : lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique bas (x= 0) on applique temporairement une tension électrique d’écriture sur l’électrode supérieure EL2 (illustré par polarisation +) de manière à obtenir une polarisation dirigée dans un sens « négatif »dans la couche centrale C2. Inversement, lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique haut (x= 1) on applique temporairement une tension électrique d’écriture sur l’électrode inférieure EL1 (illustré par polarisation -) de manière à obtenir une polarisation dirigée dans un sens « positif » dans la couche centrale C2. Cependant, l’opération de lecture d’une mémoire non-volatile ferroélectrique est une opération destructrice. En effet, lors d’un accès en lecture, le composant élémentaire NVM reçoit une tension électrique de lecture sur l’électrode supérieure de manière à la réécrire à un état logique bas (x=0). On observe ensuite la dynamique de la transition suite à l’application de la tension de lecture. Si les dipôles électriques de la couche centrale sont préalablement polarisés avec une orientation dans un sens « positif » (x=1), une quantité de charges électriques relativement importante sera émise par le dispositif pendant la transition. Inversement, si les dipôles électriques de la couche centrale sont préalablement polarisés avec une orientation dans un sens « négatif » (x=0), la quantité de charges délivrées pendant la transition est inférieure. Il en résulte que la procédure de lecture consiste à estimer la quantité de charges émises lors d’une polarisation à un état logique bas (x=0) et qu’elle efface donc la valeur logique de la donnée stockée. Dans ce contexte, un problème technique à résoudre est la destruction du contenu logique d’une cellule mémoire ferroélectrique à polarisation électrique variable suite à une opération de lecture. D’ailleurs, l’augmentation du nombre de cellules mémoires non-volatiles ferroélectriques induit une augmentation de la capacité parasite au niveau des lignes de bits BL (Bit line en Anglais). L’augmentation de la valeur de ladite capacité parasite induit une réduction drastique de la sensibilité des circuits de lecture connus. De plus, la densification des matrices mémoires utilisées dans des systèmes embarqués nécessite une réduction de la surface occupée par chaque composant élémentaire NVM. Cela engendre une réduction de la capacité électrique de chaque composant élémentaire NVM. Cela induit une réduction de sensibilité de lecture de ce type de mémoires. Pour résumer, plusieurs problèmes techniques se présentent concernant la lecture des mémoires ferroélectriques à polarisation électrique variable à savoir : La destruction du contenu logique de la cellule mémoire suite à une lecture, et plus particulièrement pour un étage logique haut « x=1 ». La diminution de la sensibilité de lecture avec l’élargissement des matrices de cellules mémoires et/ou la densification des matrices mémoires par réduction de la taille des composants élémentaires de stockage. Art antérieur/ Restrictions de l’état de l’art La publication scientifique intitulée «1T1C FeRAM memory array based on ferroelectric HZO with capacitor under bitline” de J. Okuno et al présente un circuit de lecture d’une pluralité de mémoires de type FeRAM. La solution présentée est basée sur un pont capacitif diviseur connecté à la ligne de bits de la cellule mémoire à lire. La variation de tension à la sortie du pont diviseur capacitif par rapport à un signal de référence est amplifiée par un amplificateur de détection. L’amplitude de la dite variation dépend directement de la valeur de la capacité parasite au niveau de la ligne de bits ce qui engendre la perte de précision de lecture pour les raisons détaillés précédemment. De plus, dans la solution de Okuno, l’amplitude de la dite variation dépend directement de la valeur de la capacité du composant élémentaire ce qui réduit la sensibilité de lecture pour les matrices densifiées. Un autre inconvénient de la solution de l’état de l’art consiste à l’aspect destructif de l’opération de lecture d’une cellule mémoire qui stocke un état logique haut. Réponse au problème et apport solution Pour répondre aux problèmes techniques discutés ci-dessus, liés à la lecture des mémoires non-volatile ferroélectriques, l’invention propose un circuit de lecture comprenant un étage amplificateur à transimpédance capacitive CTIA (acronyme du terme en anglais Capacitive Trans-Impedance Amplifier). Le circuit de lecture selon l’invention comprend ainsi une impédance de rétroaction capacitive permettant une lecture directe de la quantité de charges contenue dans le composant élémentaire de stockage ferroélectrique et non une lecture d’une variation de tension sur la ligne des bits. Cette solution permet ainsi de réaliser une opération de lecture dont la précision est indépendante des capacités parasites des lignes de bits. Cela permet ainsi de construire des matrices de taille plus grande sans être pénalisé par une diminution de la fenêtre mémoire. De plus, la lecture dans le domaine des charges permet la limitation des variations du potentiel électrique au niveau des lignes de bits. Cela offre l’avantage d’une réduction considérable de la consommation électrique dynamique du circuit de stockage. De plus, le circuit de lecture selon l’invention permet de réécrire la donnée lue (x=1) dans la cellule mémoire après chaque opération de lecture de manière à réaliser une opération de lecture non-destructive. L’opération de relecture est totalement intégrée par le circuit de lecture selon l’invention. Il n’y a pas besoin de recopier les données dans des mémoires tampons avant la lecture, ni de transférer lesdites données vers des circuits externes. Cela permet de réduire la complexité d’implémentation du circuit de stockage. Cela permet également de réduire la consommation énergétique du circuit de stockage par limitation des échanges de données en entrée et/ou sortie du circuit de stockage. Résumé /Revendications L’invention a pour objet un circuit de stockage de données comprenant : une matrice de cellules mémoire telle que chaque cellule mémoire comprend : un composant élémentaire de stockage de type ferroélectrique à polarisation électrique variable et ayant une première électrode et une seconde électrode ; un premier nœud d’entrée/sortie connecté à la seconde électrode; un second nœud d’entrée/sortie; un nœud de sélection; un transistor de sélection ayant une grille connectée au nœud de sélection et reliant la première électrode au second nœud d’entrée/sortie ; dans laquelle, chaque cellule mémoire peut présenter un premier ou un deuxième état logique correspondant respectivement à des niveaux différents de charges stockées dans le composant élémentaire de stockage associé ; un circuit de lecture associé à au moins une cellule mémoire, comprenant un étage amplificateur à transimpédance capacitive configuré pour lire une donnée stockée dans une cellule mémoire sélectionnée via la mise en conduction du transistor de sélection correspondant en appliquant un signal de sélection sur le nœud de sélection ; ledit étage amplificateur à transimpédance capacitive comprenant : un amplificateur opérationnel ayant : une première entrée connectée au second nœud d’entrée/sortie de la cellule mémoire associée, une seconde entrée pour recevoir un premier signal de référence ; et une sortie pour fournir un signal de lecture analogique ; une impédance capacitive de rétroaction montée entre la sortie et la première entrée de l’amplificateur opérationnel. un circuit séquenceur configuré pour, suite à la lecture d’une donnée correspondant au second état logique, appliquer un signal de contrôle sur le premier nœud d’entrée/sortie ayant une amplitude inférieure au premier signal de référence et maintenir le transistor de sélection à un état passant de sorte à remettre, dans le composant élémentaire de stockage de la cellule mémoire sélectionnée, un niveau de charges correspondant au second état logique. Selon un aspect particulier de l’invention, ledit circuit séquenceur est configuré pour, lors de la lecture, appliquer un signal de contrôle sur le premier nœud d’entrée/sortie ayant une amplitude sensiblement égale au premier signal de référence de sorte à engendrer un transfert de charges depuis le composant élémentaire de stockage de la cellule sélectionnée vers ledit étage amplificateur à transimpédance capacitive. Selon un aspect particulier de l’invention, ledit premier état logique correspond à un état non chargé d’un composant élémentaire de stockage. Le circuit séquenceur est tel que, suite à la lecture d’une donnée correspondant à un premier état logique , ledit circuit séquenceur est configuré pour rendre non conducteur ledit transistor de sélection de la cellule mémoire sélectionnée avant de modifier le signal de contrôle sur le premier nœud d’entrée/sortie vers une nouvelle valeur, pour maintenir la cellule mémoire venant d’être lue à un état non chargé. Selon un aspect particulier de l’invention, le circuit de lecture comprend en outre un comparateur ayant une première entrée connectée à la sortie de l’amplificateur opérationnel, une seconde entrée pour recevoir un second signal de référence ; et une sortie pour fournir un signal de lecture numérique. Selon un aspect particulier de l’invention, le signal de contrôle est une première impulsion ; le signal de sélection est une seconde impulsion; le circuit séquenceur est configuré pour réduire la durée de la première impulsion par rapport à celle de la seconde impulsion suite à la lecture d’une donnée correspondant à un état logique haut. Selon un aspect particulier de l’invention, le circuit de lecture comprend en outre un interrupteur de réinitialisation monté entre la sortie et la première entrée de l’amplificateur opérationnel. Selon un aspect particulier de l’invention, le circuit de lecture comprend en outre un premier interrupteur d’activation de rétroaction entre l’impédance capacitive de rétroaction et la première entrée de l’amplificateur opérationnel. Selon un aspect particulier de l’invention, le circuit de stockage de données comprend en outre un interrupteur d’activation de lecture entre la première entrée de l’amplificateur opérationnel et le second nœud d’entrée/sortie de la cellule mémoire associée. Selon un aspect particulier de l’invention, le circuit de lecture est configuré pour réaliser en outre, avant la lecture de ladite cellule mémoire associée: une étape de réinitialisation pour décharger l’impédance capacitive de rétroaction et polariser la première entrée de l’amplificateur opérationnel au premier signal de référence. Selon un aspect particulier de l’invention, l’amplitude du premier signal de référence est comprise dans l’intervalle [VDD/2 - 50% ; VDD/2 + 50%] avec VDD une tension d’alimentation du circuit de stockage de données. Selon un aspect particulier de l’invention, le circuit circuit de stockage comprend au moins un composant élémentaire de stockage configurable selon une configuration de fonctionnement correspondant à une mémoire résistive à filament conducteur variable ; Le circuit de lecture comprenant en outre : une impédance résistive de rétroaction montée entre la sortie et la première entrée de l’amplificateur opérationnel; un second interrupteur d’activation de rétroaction entre l’impédance résistive de rétroaction et la première entrée de l’amplificateur opérationnel. Selon un aspect particulier de l’invention, la matrice de cellules mémoire est composée de N lignes et M colonnes tel que : les cellules mémoire appartenant à une même colonne présentent des premiers nœuds d’entrée/sortie interconnectés, et des seconds nœuds d’entrée/sortie interconnectés ; les cellules mémoire appartenant à une même ligne présentent des nœuds de sélection interconnectés. Selon un aspect particulier de l’invention, le composant élémentaire de stockage est de type FeRAM ou de type jonction tunnel ferroélectrique FTJ. D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. illustre une vue en coupe d’un exemple d’un composant élémentaire d’une cellule mémoire ferroélectrique à polarisation électrique variable compatible avec l’invention. Cette figure est déjà décrite. illustre une modélisation électrique d’une cellule mémoire ferroélectrique à polarisation électrique variable compatible avec l’invention. illustre un schéma électrique d’un premier mode de réalisation du circuit de lecture selon l’invention connecté à une cellule mémoire ferroélectrique à polarisation électrique variable. illustre un schéma électrique de la configuration du circuit de lecture selon l’invention lors d’une étape d’initialisation. illustre un schéma électrique de la configuration du circuit de lecture selon l’invention lors d’une étape de lecture. illustre un organigramme des signaux de contrôle de la cellule mémoire lors d’une étape de lecture par le circuit de lecture selon l’invention. illustre un organigramme des signaux de contrôle de la cellule mémoire suite à la lecture d’un état logique bas (x=0) par le circuit de lecture selon l’invention. illustre un organigramme des signaux de contrôle de la cellule mémoire suite à la lecture d’un état logique haut (x=1) par le circuit de lecture selon l’invention. illustre un schéma électrique d’une première configuration du circuit de lecture selon l’invention lors d’une étape réécriture. illustre un schéma électrique d’une première configuration du circuit de lecture selon l’invention lors d’une étape réécriture. illustre un schéma électrique d’une première configuration du circuit de lecture selon l’invention lors d’une étape réécriture. illustre un schéma fonctionnel de l’architecture un premier mode de réalisation du circuit de stockage de données selon l’invention. illustre un schéma fonctionnel de l’architecture un second mode de réalisation du circuit de stockage de données selon l’invention. illustre une vue en coupe d’un exemple d’un composant élémentaire d’une cellule mémoire résistive à filament conducteur variable compatible avec l’invention. illustre un schéma électrique d’un second mode de réalisation du circuit de lecture selon l’invention connecté à une cellule mémoire résistive à filament conducteur variable. illustre un organigramme des signaux de contrôle de la cellule mémoire résistive lors de la lecture d’une cellule mémoire par le circuit de lecture selon l’invention. La , déjà décrite, illustre un composant élémentaire NVM de type FeRAM compatible avec l’invention. Nous soulignons qu’il est possible également de réaliser l’invention avec des composants élémentaires de type jonction à tunnel ferroélectrique FTJ (acronyme du terme anglais Ferroelectric Tunnel Junction) et tout autre type de technologie de mémoire non-volatile ferroélectrique à polarisation électrique variable. La illustre une modélisation électrique d’une cellule mémoire CM ij ferroélectrique à polarisation électrique variable compatible avec l’invention. La cellule mémoire comprend CM ij un composant élémentaire mémoire NVM, un transistor de sélection T1, un premier nœud d’entrée/sortie SL, un second nœud d’entrée/sortie BL et un nœud de sélection WL. La cellule mémoire CM ij est destinée à être intégrée dans une matrice comprenant une pluralité de lignes de bits (bit line en anglais), une pluralité de lignes de mot (word line en anglais) et une pluralité de lignes de source (source line en anglais). Le premier nœud d’entrée/sortie SL est destiné à être connecté à une ligne de source associée à la cellule mémoire CM ij . Le second nœud d’entrée/sortie BL est destiné à être connecté à une ligne de bits associée à la cellule mémoire CM ij . Le nœud de sélection WL est destiné à être connecté à une ligne de mots associée à la cellule mémoire CM ij . Au sein d’une cellule mémoire CM ij , le premier nœud d’entrée/sortie (SL) est connecté à la seconde électrode EL2 du composant élémentaire mémoire NVM. Le transistor de sélection T1 a une grille connectée au nœud de sélection WL. Le transistor de sélection T1 relie la première électrode EL1 du composant élémentaire mémoire NVM au second nœud d’entrée/sortie BL. Le composant élémentaire NVM se comporte comme un élément capacitif présentant une capacité variable selon la direction de la polarisation électrique de la couche ferroélectrique centrale C2. On modélise ainsi la cellule mémoire CM ij par une architecture compacte 1C1T. Cela permet une action directe sur les électrodes EL1 et EL2 de l’élément capacitif lorsque le transistor T1 est à l’état passant. La illustre un schéma électrique d’un premier mode de réalisation du circuit de lecture 3 selon l’invention connecté à une cellule mémoire CM ij ferroélectrique à polarisation électrique variable. Le circuit de lecture 3 est connecté au second nœud d’entrée/sortie BL de la cellule mémoire à lire CM ij à travers un interrupteur d’activation de lecture i3. L’interrupteur d’activation de lecture i3 permet d’isoler le nœud BL du circuit de lecture 3 en cas de besoin. A titre d’exemple illustratif non-limitatif, la cellule mémoire CM ij présente la même architecture décrite précédemment. La capacité parasite C BL vue par le second nœud d’entrée/sortie BL est représentée ici afin de faciliter la compréhension de l’invention. Le circuit de lecture 3 comprend un étage amplificateur à transimpédance capacitive 31 (traduction du terme en anglais Capacitive Trans-Impedance Amplifier) ; un comparateur 32, un circuit séquenceur 33 et un interrupteur de réinitialisation i1. L’étage amplificateur à transimpédance capacitive 31 comprend un amplificateur opérationnel AO associé à une impédance capacitive de rétroaction (CCR). L’amplificateur opérationnel AO présente une première entrée e1_ao connectée au second nœud d’entrée/sortie BL de la cellule mémoire associée ; une seconde entrée e2_ao pour recevoir un premier signal de référence VREF1 ; et une sortie s1_ao pour fournir un signal de lecture Vs1_ao analogique. L’impédance capacitive de rétroaction CCR est montée entre la sortie s1_ao et la première entrée e1_ao de l’amplificateur opérationnel. Ce type de montage permet de réaliser une lecture directe de la quantité de charges contenue dans le composant élémentaire NVM et non une lecture d’une variation de tension sur le noeud BL. Ce montage permet ainsi de réaliser une opération de lecture dont la précision est indépendante de la capacité parasite C BL . L’amplificateur opérationnel AO présente une double fonction : maintenir le nœud BL à un potentiel fixe égal au potentiel du premier signal de référence VREF1 lorsque l’interrupteur d’activation de lecture i3 est passant. générer un signal de lecture Vs1_ao analogique ayant une l’amplitude dépendante de la quantité de charge transmise du composant élémentaire NVM vers l’impédance capacitive de rétroaction CCR lors d’une opération de lecture. L’impédance capacitive de rétroaction CCR a pour fonction la conversion de la quantité de charges fournie par le composant élémentaire NVM (assimilable à un élément capacitif) en une tension électrique appliquée entre la sortie s1_ao et l’entrée e1_ao lors d’une opération de lecture. Optionnellement, le circuit de lecture comprend un premier interrupteur d’activation de rétroaction i2 entre l’impédance capacitive de rétroaction CCR et la première entrée e1_ao de l’amplificateur opérationnel. Le comparateur 32 présente une première entrée e1_cmp connecté à la sortie s1_ao de l’amplificateur opérationnel ; une seconde entrée e2_cmp pour recevoir un second signal de référence VREF2 ; et une sortie s1_cmp pour fournir un signal de lecture Vs1_cmp numérique résultant de la comparaison du signal de lecture Vs1_ao analogique avec le second signal de référence VREF2. Le comparateur 32 et l’amplificateur opérationnel AO sont polarisés chacun par une tension d’alimentation VDD et la masse électrique GND. Le circuit séquenceur 33 est configuré pour commander l’application : d’un signal de contrôle d’écriture et de lecture VSL sur le premier nœud d’entrée/sortie SL de la cellule mémoire associée; et d’un signal de sélection VWL sur le nœud de sélection WL de la cellule mémoire associée, Il s’agit d’un circuit configuré selon une machine d’états afin d’adapter les caractéristiques des signaux VSL et WL selon le signal de lecture Vs1_cmp numérique. L’action du séquenceur 33 sur les signaux VSL et WL sera détaillée dans une section ultérieure. A titre d’exemple non limitatif, il est envisageable d’implémenter le circuit séquenceur 33 à l’aide d’un microcontrôleur intégré dans le circuit mémoire. Avantageusement, le séquenceur 33 permet de mettre en place une boucle de rétroaction permettant de réaliser une opération de réécriture par le circuit de lecture lui-même. Cela permet de s’affranchir des problèmes de lecture destructive sans complexifier le circuit. De plus, l’action du séquenceur permet de réaliser la réécriture sans transférer les données à des mémoires tampons externes. L’interrupteur de réinitialisation i1 est monté entre la sortie s1_ao et la première entrée e1_ao de l’amplificateur opérationnel. Lorsque interrupteur de réinitialisation i1 est à l’état passant, l’impédance capacitive de rétroaction CCR est déchargée. Cette décharge induit également la réinitialisation du signal de lecture analogique Vs1_ao à un potentiel égal à celui du premier signal de référence VREF1. Avantageusement, la fermeture de l’interrupteur de réinitialisation i1 permet de dissiper les charges cumulées sur le second nœud d’entrée/sortie BL à cause des courants de fuite. En effet, pour les nœuds technologiques avancés, ily a augmentation des courants de fuite provenant des transistors de sélection connectés au second nœud d’entrée/sortie BL. Ces courants de fuite entrainent une accumulation de charges au niveau de la capacité parasite C BL . Cela induit des fluctuations de potentiel au niveau du second nœud d’entrée/sortie BL. D’où l’intérêt spécifique de l’interrupteur de réinitialisation i1 dans ce cas de figure. L’ensemble des interrupteurs i1, i2 et i3 sont commandés par des moyens de contrôle non représentés pour simplifier l’illustration. Les interrupteurs i1, i2 et i3 sont réalisés par des transistors CMOS à titre d’exemple. Le circuit de lecture 3 est configuré pour réaliser les étapes suivantes : La première étape (i) est une étape de réinitialisation obtenue par la configuration illustrée par la . L’interrupteur de réinitialisation i1, l’interrupteur d’activation de rétroaction i2 et l’interrupteur d’activation de lecture i3 sont fermés. Le séquenceur 33 génère un signal de sélection VWL de manière à mettre le transistor de sélection T1 à un état bloquant. Le séquenceur 33 génère un signal de contrôle d’écriture et de lecture VSL sur le premier nœud d’entrée/sortie SL égal à la masse électrique. Cette étape (i) permet de décharger l’impédance capacitive de rétroaction CCR et de polariser la première entrée e1_ao de l’amplificateur opérationnel au premier signal de référence VREF1. Ainsi suite à la réinitialisation, le nœud d’entrée/sortie BL et la sortie s1_ao sont polarisés au premier signal de référence VREF1 (VBL= Vs1_ao= VREF1) ; la tension au bornes de l’impédance capacitive de rétroaction CCR est nulle ; et la sortie du comparateur s1_cmp est à un état logique bas (Vs1_cmp=0). La deuxième étape (ii) est une étape de lecture obtenue par la configuration illustrée par la . La illustre un organigramme des signaux VSL et VWL fournis par le séquenceur 33 lors d’une étape de lecture ii). L’interrupteur de réinitialisation i1 est ouvert et les interrupteurs i2 et i3 sont fermés (état passant). Le séquenceur 33 est configuré au cours de cette étape pour appliquer un signal de sélection VWL permettant de mettre le transistor de sélection T1 à l’état passant (un front montant dans le cas d’un NMOS est illustré ici). Il en résulte la création d’un chemin de connexion entre le composant élémentaire NVM et l’élément capacitif de rétroaction CCR. De plus, le séquenceur 33 est configuré pour appliquer un signal de contrôle de lecture VSL positif sur le premier nœud d’entrée/sortie SL. Il en résulte l’application d’une différence de potentiel quasi nulle aux bornes du composant élémentaire NVM. Ainsi, la combinaison de la tension quasi nulle aux bornes du composant élémentaire NVM et sa connexion avec l’élément capacitif de rétroaction CCR, induit un transfert des charges préalablement stockés dans le composant élémentaire NVM vers l’élément capacitif de rétroaction CCR. La quantité de charge transférée dépend de l’état logique préalablement stocké dans la mémoire CM ij . Cela induit une variation de la tension électrique VCCR aux bornes de l’élément capacitif de rétroaction CCR. La valeur de la tension électrique aux bornes de l’élément capacitif de rétroaction CCR dépend de la quantité de charges fournie par composant élémentaire NVM à l’élément capacitif de rétroaction CCR. Cela induit une variation du signal de sortie analogique Vs1_ao qui passe à VREF1-VCCR. Dans le cas où x=1 est stockée dans le composant élémentaire NVM, on obtient Vs1_ao= VREF1-VCCR VREF2 et donc Vs1_cmp=GND correspondant à un niveau logique bas. Nous soulignons que les charges sont transférées totalement vers l’élément capacitif de rétroaction CCR lors de cette étape. La capacité parasite C BL ne reçoit pas ces charges car elle est maintenue à une tension égale à VREF1 grâce à l’amplificateur opérationnel AO durant toute l’opération. Le circuit de lecture 3 selon l’invention permet ainsi de réaliser une opération de lecture dans le domaine des charges indépendante de la valeur de la capacité parasite C BL . La troisième étape (iii) consiste en la réécriture de la donnée logique préalablement lue par le circuit de lecture 3. Nous rappelons que l’opération de réécriture n’est requise que dans le cas où la donnée lue correspond à un état logique haut. La illustre un organigramme des signaux de contrôle de la cellule mémoire CM ij suite à la lecture d’un état logique bas (x=0) par le circuit de lecture 3. Dans ce cas, le séquenceur 33 reçoit le signal de lecture numérique Vs1_cmp=0. En réponse à ce résultat, le séquenceur 33 est configuré pour émettre un front descendant simultanément sur les nœuds SL et WL. Cela permet d’isoler le composant élémentaire NVM du nœud BL et de maintenir l’état logique dudit composant élémentaire à x=0 obtenu suite à l’opération de lecture. (par pompage des charges lors de la lecture). Alternativement, la illustre un organigramme des signaux de contrôle de la cellule mémoire CM ij suite à la lecture d’un état logique haut (x=1) par le circuit de lecture 3. Dans ce cas, le séquenceur 33 reçoit le signal de lecture numérique Vs1_cmp=VDD. En réponse à ce résultat, le séquenceur 33 est configuré pour appliquer un front descendant sur le nœud d’entrée/sortie SL tout en maintenant le nœud de sélection WL à un état haut. Il en résulte, la combinaison suivante : D’une part, le premier nœud d’entrée sortie SL est à un potentiel bas (de préférence nul) sous l’action du séquenceur 33 ; D’autre part, le second nœud d’entrée/sortie BL est à un potentiel électrique haut égal à VREF1 sous l’action de l’amplificateur opérationnel AO ; le transistor T1 étant à l’état passant ; Cela correspond à l’application d’une tension d’écriture SET sur le composant élémentaire NVM comme expliqué dans la . Ainsi, une opération de réécriture de la valeur logique x=1 a été effectuée via l’action du séquenceur 33 permettant de réaliser une opération de réécriture par le circuit de lecture lui-même. Cela permet de s’affranchir des problèmes de lecture destructive sans complexifier le circuit. Nous allons dans ce qui suit décrire à titre illustratif non limitatif plusieurs configurations possibles du circuit de lecture lors d’une étape de réécriture suite à la lecture d’une donnée logique x=1. La illustre un schéma électrique d’une première configuration du circuit de lecture 3 selon l’invention lors d’une étape de réécriture. Pour cette configuration, l’interrupteur d’activation de rétroaction i2 est maintenu fermé lors de l’étape de l’écriture de manière à rapatrier les charges cumulées dans la capacité de rétroaction CCR vers le composant élémentaire NVM. Les charges n’ont pas été évacuées en aval de l’amplificateur à transimpédance capacitive 31. Les charges transmises lors de la lecture sont rapatriées dans la cellule mémoire pour une réécriture de l’information avec une consommation énergétique moindre que dans la solution de l’état de l’art. La illustre un schéma électrique d’une deuxième configuration du circuit de lecture selon l’invention lors d’une étape de réécriture. Dans cette deuxième configuration, l’interrupteur d’activation de rétroaction i2 est ouvert. Cela permet de réécrire la cellule mémoire à l’aide de la différence de potentiel appliquée entre les nœuds SL et BL tout en gardant une copie de l’information lue dans l’impédance capacitive de rétroaction CCR. La illustre un schéma électrique d’une troisième configuration du circuit de lecture selon l’invention lors d’une étape de réécriture. Dans cette deuxième configuration, l’interrupteur d’activation de rétroaction i2 est ouvert et l’interrupteur de réinitialisation i1 est fermé. Cela permet de réécrire la cellule mémoire à l’aide de la différence de potentiel appliquée entre les nœuds SL et BL. Cette configuration présente un avantage particulier dans le cas où la ligne de bits connectée au noeud BL est capacitive de manière à présenter un potentiel non égal à la tension de VREF1. La fermeture de l’interrupteur de réinitialisation i1 permet de repolariser correctement le noeud BL à la première tension de référence VREF1 via l’amplificateur à transimpédance capacitive 31. Cela permet de réécrire un état logique haut (x=1) d’une manière plus efficace. La illustre un premier mode de réalisation du circuit de stockage 1 selon l’invention. Le circuit de stockage 1 selon l’invention comprend une matrice de cellules mémoire 2 et une pluralité de circuits de lecture 3. La matrice de cellules mémoires comprend N lignes et M colonnes. Les cellules mémoire CM ij appartenant à une même colonne C j présentent des premiers nœuds d’entrée/sortie SL interconnectés via une ligne de source commune (SL n pour la colonne C n ). De plus, les cellules mémoire CM ij appartenant à une même colonne C j présentent des seconds nœuds d’entrée/sortie BL interconnectés via une ligne de bits commune (BL n pour la colonne C n ). De plus, les cellules mémoire CM ij appartenant à une même ligne L i présentent des nœuds de sélection WL interconnectés via une ligne de mots commune (WL n pour la colonne L n ). Il s’agit alors d’une structure de matrice avec les lignes de bits BL j et les lignes de sources SL j parallèles selon une première direction. Les lignes de mots WL i sont orthogonales à ladite première direction. Le circuit de stockage 1 comprend au pied de chaque colonne C j un circuit de lecture 3 selon l’invention connecté à la ligne de bits BL j de ladite colonne. Chaque circuit de lecture 3 agit via sa boucle de rétroaction sur les cellules mémoires CM ij appartenant à la même colonne C j pour réaliser une lecture non-destructive. Cette configuration permet de réaliser une écriture et une lecture d’une cellule mémoire cible CM ij sans perturber les cellules mémoires adjacentes en ligne ou en colonne. Pour cela il suffit de polariser les lignes de bits BL j des cellules mémoires adjacentes à la masse électrique GND. De plus, cette configuration permet de réaliser des écritures/lectures en parallèle de l’ensemble des cellules mémoires appartenant à la même ligne L i . Cette parallélisation est possible grâce à l’indépendance entre les lignes de bits BL j et les lignes de sources SL j de cet ensemble des cellules mémoire. Le circuit de stockage 1 comprend en outre des moyens d’écriture non représentés par souci de simplification. Les moyens d’écriture sont distincts du circuit de lecture selon l’invention. Les moyens d’écriture sont configurés pour réaliser des opérations d’écriture des données et n’interviennent pas dans les opérations de réécriture en réponse à une lecture destructive préalablement illustrées dans le cadre de l’invention La illustre un second mode de réalisation du circuit de stockage 1 selon l’invention. Le second mode de réalisation diffère du premier par l’orientation différente des lignes de sources SL n , SL n -1 , SL n +1 . En effet, dans ce mode de réalisation les lignes de source sont communes aux cellules mémoire CM ij appartenant à la même ligne L i . Ainsi, les lignes de sources SL i s’étendent selon une direction orthogonale à celle des lignes de bits BL j et parallèle à celle des lignes de mots WL i . Cette configuration est compatible avec l’invention à condition d’appliquer des signaux d’inhibition sur les lignes de bits BL j des autres colonnes C j différentes de celle de la cellule mémoire sélectionnée pour une opération de lecture. Cela permet d’éviter les perturbations de l’état des cellules mémoires CM ij appartenant à la même ligne de la cellule mémoire cible lors de sa lecture. Dans la section suivante nous allons décrire un mode de réalisation de l’invention lorsque le circuit de stockage de données 1 comprend des cellules mémoires de type mémoire résistive à filament conducteur variable (OxRAM par exemple). Les cellules mémoires résistive à filament conducteur variable peuvent être co-intégrées avec les cellules mémoire ferroélectriques dans la même matrice 2. Alternativement, les cellules mémoires résistive à filament conducteur variable peuvent être intégrées dans une seconde matrice distincte de la matrice 2. Alternativement, il est possible de reconfigurer les cellules mémoire ferroélectrique selon un fonctionnement de type résistif à filament conducteur variable comme décrit dans la . La illustre un composant élémentaire NVM d’une cellule mémoire résistive à filament conducteur variable compatible avec l’invention. Le fonctionnement résistif à filament conducteur variable nécessite la formation d’un filament conducteur F à travers au moins une partie de la couche centrale C2, isolante électriquement. Initialement, le composant élémentaire NVM est une structure de type MIM (métal, isolant, métal) présentant une résistance infinie entre les deux électrodes EL1 et EL2. Afin de reconfigurer le composant élémentaire NVM selon un fonctionnement en mémoire résistive, il faut former le filament F partant de l’électrode supérieure EL2 à travers au moins une partie du volume de la couche centrale C2. La formation du filament permet d’obtenir une résistance variable en modulant la longueur l du filament conducteur formé. Pour former le filament, on applique une tension électrique de formation sur l’électrode supérieure EL2. La tension électrique de formation présente une amplitude et/ou une durée suffisamment élevée afin d’entrainer la génération de lacunes d’oxygène dans la couche centrale C2. En effet, la tension électrique de formation appliquée doit dépasser une valeur prédéterminée de manière à arracher des ions oxygène du réseau cristallin de la couche centrale en oxyde métallique qui vont migrer vers l’électrode supérieure EL2 former ainsi un filament conducteur F à travers la couche centrale constitué des lacunes d’oxygène. Une fois le filament conducteur F formé, on obtient le comportement d’élément résistif à une résistance variable R selon la longueur l du filament conducteur F. Lorsqu’une tension électrique positive est appliquée sur l’électrode inférieure EL1, c’est la réaction inverse qui se produit et des ions oxygènes vont venir combler une partie des lacunes d’oxygène formant le filament conducteur. Il en résulte une réduction de la longueur du filament conducteur. Ainsi, la résistance de l’élément résistif augmente. On parle d’un état résistif haut et d’une opération d’écriture de type RESET. Inversement, lorsqu’une tension électrique positive est appliquée sur l’électrode supérieure EL2, la longueur du filament conducteur F s’accroît par le même mécanisme décrit pour l’opération de formation du fil. Ainsi, la résistance de l’élément résistif diminue. On parle d’un état résistif bas et d’une opération d’écriture de type SET. On choisit la convention suivante à titre d’exemple : lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique haut (x= 1) on applique temporairement une tension électrique d’écriture sur l’électrode supérieure EL2 (opération SET) de manière à obtenir un état résistif bas. Inversement, lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique bas (x= 0) on applique temporairement une tension électrique d’écriture sur l’électrode inférieure EL1 (opération RESET) de manière à obtenir un état résistif haut. La lecture d’un composant mémoire NVM résistif consiste à estimer la résistance entre l’électrode supérieure et l’électrode inférieure et à la comparer à une valeur seuil pour déterminer si l’état résistif est un état haut ou bas. La illustre un schéma électrique d’un second mode de réalisation du circuit de lecture 3 selon l’invention connecté à une cellule mémoire résistive à filament conducteur variable. La illustre un organigramme des signaux de contrôle de la cellule mémoire résistive lors de la lecture d’une cellule mémoire par le circuit de lecture selon l’invention. Dans ce mode de réalisation, le composant élémentaire NVM se comporte comme une résistance. Le circuit de lecture 3 comprend en outre une impédance résistive de rétroaction RCR montée entre la sortie s1_ao et la première entrée e1_ao de l’amplificateur opérationnel AO. Avantageusement, le circuit de lecture 3 comprend un second interrupteur d’activation de rétroaction i4 entre l’impédance résistive de rétroaction RCR et la première entrée e1_ao de l’amplificateur opérationnel A0. Pour lire le contenu logique de la cellule mémoire CM ij résistive, le second interrupteur d’activation de rétroaction i4 est à l’état passant et le premier interrupteur d’activation de rétroaction i2 est à l’état bloquant. Le séquenceur 33 est configuré pour appliquer un signal de contrôle de lecture positif VSL sur le premier nœud d’entrée/sortie SL avec le transistor T1 à l’état passant. L’amplitude du signal de contrôle de lecture positif VSL est supérieure à celle du premier signal de référence VREF1 (potentiel du second nœud BL). Le composant élémentaire résistif NVM est alors soumis à une différence de potentiel non nulle. Il en résulte la circulation d’un courant électrique I1 à travers la résistance NVM et l’impédance résistive de rétroaction RCR. L’intensité du courant I1 dépend de l’état résistif du filament du composant élémentaire NVM. Cela induit une variation de la tension VRCR aux bornes de l’impédance résistive de rétroaction RCR qui dépend de l’intensité du courant I1. Il en résulte une variation du potentiel électrique au nœud de sortie s1_ao de l’amplificateur opérationnel AO. Cette variation de tension est une image de l’état résistif du composant élémentaire NVM selon le contenu logique stocké dans ledit composant. La lecture d’un composant élémentaire NVM n’est pas destructrice du contenu logique de la cellule mémoire. Il n’y a pas besoin d’une étape de réécriture dans ce cas. Circuit de stockage de données (1) comprenant : une matrice (2) de cellules mémoire telle que chaque cellule mémoire (CM ij ) comprend : un composant élémentaire de stockage (NVM) de type ferroélectrique à polarisation électrique variable et ayant une première électrode (EL1) et une seconde électrode (EL2) ; un premier nœud d’entrée/sortie (SL) connecté à la seconde électrode (EL2) ; un second nœud d’entrée/sortie (BL) ; un nœud de sélection (WL); un transistor de sélection (T1) ayant une grille connectée au nœud de sélection (WL) et reliant la première électrode (EL1) au second nœud d’entrée/sortie (BL) ; dans laquelle, chaque cellule mémoire peut présenter un premier (« 0 ») ou un deuxième (« 1 ») état logique correspondant respectivement à des niveaux différents de charges stockées dans le composant élémentaire de stockage (NVM) associé ; un circuit de lecture (3) associé à au moins une cellule mémoire, comprenant un étage amplificateur à transimpédance capacitive (31) configuré pour lire une donnée stockée dans une cellule mémoire (CM ij ) sélectionnée via la mise en conduction du transistor de sélection (T1) correspondant en appliquant un signal de sélection (VWL) sur le nœud de sélection (WL) ; ledit étage amplificateur à transimpédance capacitive (31) comprenant : un amplificateur opérationnel (AO) ayant : une première entrée (e1_ao) connectée au second nœud d’entrée/sortie (BL) de la cellule mémoire associée, une seconde entrée (e2_ao) pour recevoir un premier signal de référence (VREF1) ; et une sortie (s1_ao) pour fournir un signal de lecture (Vs1_ao) analogique ; une impédance capacitive de rétroaction (CCR) montée entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel. un circuit séquenceur (33) configuré pour, suite à la lecture d’une donnée correspondant au second état logique (« 1 »), appliquer un signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) ayant une amplitude inférieure au premier signal de référence (VREF1) et maintenir le transistor de sélection (T1) à un état passant de sorte à remettre, dans le composant élémentaire de stockage (NVM) de la cellule mémoire sélectionnée, un niveau de charges correspondant au second état logique (« 1 »). Circuit de stockage de données (1) selon la revendication 1, dans lequel ledit circuit séquenceur (33) est configuré pour, lors de la lecture, appliquer un signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) ayant une amplitude sensiblement égale au premier signal de référence (VREF1) de sorte à engendrer un transfert de charges depuis le composant élémentaire de stockage (NVM) de la cellule sélectionnée vers ledit étage amplificateur à transimpédance capacitive (31). Circuit de stockage de données (1) selon la revendication 2, dans lequel ledit premier état logique («0») correspond à un état non chargé d’un composant élémentaire de stockage (NVM), et dans lequel ledit circuit séquenceur (33) est tel que, suite à la lecture d’une donnée correspondant à un premier état logique (« 0 »), ledit circuit séquenceur (33) est configuré pour rendre non conducteur ledit transistor de sélection (T1) dela cellule mémoire sélectionnée (CM ij ) avant de modifier le signal de contrôle (VSL) sur le premier nœud d’entrée/sortie (SL) vers une nouvelle valeur, pour maintenir la cellule mémoire venant d’être lue à un état non chargé. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 3 dans lequel le circuit de lecture (3) comprend en outre un comparateur (32) ayant une première entrée (e1_cmp) connectée à la sortie (s1_ao) de l’amplificateur opérationnel, une seconde entrée (e2_cmp) pour recevoir un second signal de référence (VREF2) ; et une sortie (s1_cmp) pour fournir un signal de lecture (Vs1_cmp) numérique ; Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 4 dans lequel : le signal de contrôle (VSL) est une première impulsion ; le signal de sélection (VWL) est une seconde impulsion; le circuit séquenceur (33) étant configuré pour réduire la durée de la première impulsion par rapport à celle de la seconde impulsion suite à la lecture d’une donnée correspondant à un état logique haut. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 5 dans lequel le circuit de lecture (3) comprend en outre un interrupteur de réinitialisation (i1) monté entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 6 dans lequel le circuit de lecture (3) comprend en outre un premier interrupteur d’activation de rétroaction (i2) entre l’impédance capacitive de rétroaction (CCR) et la première entrée (e1_ao) de l’amplificateur opérationnel. Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 7 comprenant un interrupteur d’activation de lecture (i3) entre la première entrée (e1_ao) de l’amplificateur opérationnel et le second nœud d’entrée/sortie (BL) de la cellule mémoire associée. Circuit de stockage de données (1) selon l’une quelconque des revendications 3 à 8 dans lequel le circuit de lecture (3) est configuré pour réaliser en outre, avant la lecture de ladite cellule mémoire associée: une étape de réinitialisation pour décharger l’impédance capacitive de rétroaction (CCR) et polariser la première entrée (e1_ao) de l’amplificateur opérationnel au premier signal de référence (VREF1) ; Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 9 dans lequel l’amplitude du premier signal de référence (VREF1) est comprise dans l’intervalle [VDD/2 - 50% ; VDD/2 + 50%] avec VDD une tension d’alimentation du circuit de stockage de données (1). Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 10 comprenant au moins un composant élémentaire de stockage (NVM) configurable selon une configuration de fonctionnement correspondant à une mémoire résistive à filament conducteur variable ; Le circuit de lecture (3) comprenant en outre : une impédance résistive de rétroaction (RCR) montée entre la sortie (s1_ao) et la première entrée (e1_ao) de l’amplificateur opérationnel (AO) ; un second interrupteur d’activation de rétroaction (i4) entre l’impédance résistive de rétroaction (RCR) et la première entrée (e1_ao) de l’amplificateur opérationnel (A0) . Circuit de stockage de données (1) selon l’une quelconque des revendications 1 à 11 dans lequel la matrice (2) de cellules mémoire est composée de N lignes et M colonnes tel que : les cellules mémoire (CM ij ) appartenant à une même colonne présentent des premiers nœuds d’entrée/sortie (SL) interconnectés, et des seconds nœuds d’entrée/sortie (BL) interconnectés ; les cellules mémoire (CM ij ) appartenant à une même ligne présentent des nœuds de sélection (WL) interconnectés. Circuit de stockage de données (1) selon l’une quelconque des revendications précédentes dans lequel le composant élémentaire de stockage (NVM) est de type FeRAM ou de type jonction tunnel ferroélectrique FTJ.