FR 3141798 A1 20240510 FR 2211641 A 20221108 Un amplificateur à faible bruit, LNA, comprend un substrat de silicium sur isolant, SOI, comprenant une couche d’oxyde enterrée, BOX, dans lequel ledit substrat SOI comprend une région massive à l’intérieur de laquelle la couche d’oxyde enterrée est retirée, dans lequel ledit substrat SOI est un substrat SOI à haute résistance, HR, comprenant une tranche de poignée en silicium ayant une résistivité supérieure à 3 kΩ-cm; un transistor bipolaire situé dans ladite région massive; et une couche métallique épaisse pour la connexion au LNA. Figure pour l’abrégé : Fig. 5a AMPLIFICATEUR A FAIBLE BRUIT La présente invention concerne les amplificateurs à faible bruit (LNAs). Contexte Les nouvelles technologies de télécommunications nécessitent des dispositifs nouveaux et améliorés au niveau des semi-conducteurs. La nouvelle norme, 5G-NR, peut permettre des débits de données plus élevés (> 100 Mbit/s, max. 20 Gbit/s), une plus grande densité (plus d’équipements connectés/km 2 ) et une latence plus faible (idéalement de 10 à 1 ms). Pour la 5G, les technologies des semi-conducteurs du groupe III-V (par exemple, GaAs) semblent prometteuses, mais présentent certains inconvénients tels qu’une consommation d’énergie élevée, des dispositifs passifs de faible qualité, un faible niveau d’intégration, une difficulté à produire en masse et des coûts élevés. Dans la technologie du silicium sur isolant (SOI), les circuits sont formés dans une couche de silicium qui est isolée du substrat par une couche électriquement isolante. Cela présente l’avantage de réduire la capacité parasite, ce qui permet d’accéder à un horizon de performance puissance-vitesse plus souhaitable. Les structures SOI peuvent donc être avantageuses pour les applications à haute fréquence telles que les circuits de communication par radiofréquence (RF). Résumé L’invention a pour objet selon un premier aspect, un amplificateur à faible bruit comprenant: un substrat de silicium sur isolant, SOI, comprenant une couche d’oxyde enterrée, BOX, dans lequel ledit substrat SOI comprend une région massive à l’intérieur de laquelle la couche d’oxyde enterrée est retirée, dans lequel ledit substrat SOI est un substrat SOI à haute résistance, HR, comprenant une plaquette de manipulation en silicium ayant une résistivité supérieure à 3 kΩ-cm; un transistor bipolaire situé dans ladite région massive ; et une couche métallique épaisse pour la connexion à l’amplificateur à faible bruit. Selon un développement du premier aspect de l’invention, ledit transistor bipolaire est un transistor SiGe. Selon un développement du premier aspect de l’invention, ledit amplificateur à faible bruit comprend en outre une pluralité de couches métalliques minces situées entre ladite couche métallique épaisse et ledit substrat SOI. Selon un développement du premier aspect de l’invention, ledit amplificateur à faible bruit comprend en outre une seconde couche métallique épaisse décalée verticalement par rapport à la première couche métallique épaisse de sorte que les couches métalliques épaisses se recouvrent au moins partiellement. Selon un développement du premier aspect de l’invention, la ou chaque couche métallique épaisse comprend du cuivre. Selon un développement du premier aspect de l’invention, la ou chaque couche métallique épaisse a une épaisseur supérieure à 1 µm. Selon un développement du premier aspect de l’invention, la ou chaque couche métallique épaisse a une épaisseur dans la plage de 2 µm à 4 µm. Selon un développement du premier aspect de l’invention, ledit amplificateur à faible bruit comprend une structure cascode, et dans lequel ledit transistor bipolaire est un émetteur commun de ladite structure cascode. Selon un développement du premier aspect de l’invention, ledit amplificateur à faible bruit comprend un second transistor bipolaire qui est agencé pour former une base commune de ladite structure cascode. Selon un développement du premier aspect de l’invention, ledit amplificateur à faible bruit comprend en outre un transistor SOI, dans lequel ladite structure cascode comprend ledit transistor SOI qui est agencé pour former une grille commune de ladite structure cascode. Selon un développement du premier aspect de l’invention, ledit transistor SOI est un transistor métal-oxyde-semi-conducteur complémentaire (CMOS). Selon un développement du premier aspect de l’invention, ledit amplificateur à faible bruit comprend un circuit d’amplification de premier étage et un circuit d’amplification de second étage , dans lequel ledit circuit d’amplification de premier étage comprend ledit transistor bipolaire et dans lequel ledit circuit d’amplification de second étage comprend une structure cascode. Selon un développement du premier aspect de l’invention, ladite structure cascode comprend un premier transistor SOI, étant une source commune de ladite structure cascode et un second transistor SOI, étant une grille commune de ladite structure cascode. Selon un développement du premier aspect de l’invention, ladite structure cascode comprend un second transistor bipolaire dans une région massive dudit substrat SOI, dans lequel ledit second transistor bipolaire est un émetteur commun de ladite structure cascode, et un transistor SOI est une grille commune de ladite structure cascode. Selon un développement du premier aspect de l’invention, ledit circuit d’amplification de premier étage comprend une seconde structure cascode comprenant ledit transistor bipolaire étant un émetteur commun de ladite seconde structure cascode. Selon un développement du premier aspect de l’invention, ladite seconde structure cascode comprend un second transistor bipolaire situé dans une région massive dudit substrat SOI, dans lequel ledit second transistor bipolaire est une base commune de ladite structure cascode. Selon un développement du premier aspect de l’invention, ladite seconde structure cascode comprend un transistor SOI qui est une grille commune de ladite structure cascode. L’invention a pour objet selon un second aspect, Appareil de télécommunications comprenant un amplificateur à faible bruit selon l’une quelconque des revendications précédentes, dans lequel l’amplificateur à faible bruit est disposé dans l’appareil pour amplifier un signal reçu par l’appareil. Des modes de réalisation préférés de l’invention sont décrits ci-dessous en référence aux dessins ci-joints. La représente un schéma d’une partie d’un système de télécommunications, tel qu’un UE, selon un mode de réalisation; la représente un schéma de circuit d’un LNA comprenant une structure cascode avec deux transistors bipolaires sur un substrat SOI; la représente un schéma de circuit d’un LNA comprenant une structure cascode hybride avec un transistor bipolaire comme émetteur commun et un transistor SOI comme grille commune; la représente un schéma de circuit d’un LNA avec deux étages d’amplification, dans lequel le premier étage comprend un seul transistor bipolaire à émetteur commun et le second étage comprend une structure cascode hybride; la représente une section transversale schématique d’une partie d’un LNA illustrant un transistor bipolaire dans une région massive dans laquelle la couche BOX est retirée du substrat SOI; la représente un schéma d’une partie d’un LNA illustrant le substrat SOI et la pile arrière comprenant des couches métalliques sur le substrat; la représente un schéma de circuit d’un autre mode de réalisation d’un LNA à deux étages dans lequel le second étage comprend une structure cascode ayant deux transistors SOI; la représente un schéma de circuit d’un autre mode de réalisation d’un LNA à deux étages, dans lequel les deux étages comprennent une structure cascode; la représente un schéma de circuit d’un autre mode de réalisation d’un LNA à deux étages, dans lequel le premier étage comprend une structure cascode hybride; la représente les tracés de petits signaux d’un LNA selon trois modes de réalisation différents; et la représente les tracés à grand signaux des trois mêmes modes de réalisation. Description détaillée La présente une partie d’un système de télécommunications 2 comprenant une antenne 4 pour transmettre et recevoir des signaux électromagnétiques, un commutateur 6 connecté à l’antenne pour commuter entre les modes d’émission (Tx) et de réception (Rx), et un amplificateur à faible bruit (LNA) 8 pour amplifier les signaux reçus de l’antenne 4. Le système comprend en outre un décaleur de bande 10 pour décaler vers le haut ou vers le bas les signaux, dans lequel le décaleur de bande comprend un synthétiseur de fréquence 12. Le système 2 peut faire partie d’un nœud tel qu’un nœud de base dans un réseau 5G de télécommunications, ou d’un équipement utilisateur (UE) tel qu’un téléphone mobile. La présente divulgation concerne en particulier les améliorations apportées au LNA 8 du système 2. Les améliorations apportées par les modes de réalisation comprennent généralement une ou plusieurs des caractéristiques suivantes: haute linéarité, faible rapport signal/bruit (SNR) et faible consommation d’énergie. Une faible consommation d’énergie peut être particulièrement avantageuse pour les UE dont la capacité de la batterie est limitée. Pour obtenir un ou plusieurs de ces avantages, le LNA 8 comprend une structure semi-conductrice comprenant une structure cascode. Une structure cascode comprend deux transistors, l’un agissant comme émetteur commun (ou source commune) et l’autre comme base commune (ou grille commune). La topologie cascode peut offrir un gain plus élevé et une bande passante améliorée en isolant mieux l’entrée et la sortie qu’une conception à émetteur/source commune. La structure semi-conductrice comprend un substrat de silicium sur isolant (SOI) comprenant une couche d’oxyde enterrée (BOX) entre un substrat de silicium (également appelé la plaquette de manipulation) et une couche de silicium active (également appelée la couche de dispositif). Des dispositifs semi-conducteurs tels que des transistors et des diodes peuvent être formés dans la couche de silicium active. Au moins un des transistors de la structure cascode peut être un transistor bipolaire situé dans une région dite « massive » du substrat, où la couche BOX a été localement retirée et remplacée par du silicium. La région massive peut permettre une meilleure dissipation de la chaleur, ce qui peut améliorer les performances du transistor SiGe. Le LNA 8 comprend un certain nombre de dispositifs passifs, tels que des condensateurs (C), des inductances (L) et des résistances (R), connectés à la structure cascode. Les dispositifs passifs sont situés sur le substrat SOI au-dessus de la couche BOX pour bénéficier de l’isolation électrique améliorée. Le substrat SOI peut être un substrat à haute résistivité (HR). L’augmentation de la résistance de la couche de substrat peut réduire la diaphonie entre les composants électroniques. Par exemple, un substrat en silicium ayant une résistivité d’au moins 3 kΩ-cm peut être utilisé. La présente un schéma de circuit d’un LNA 8 selon un mode de réalisation. Les mêmes numéros de référence ont été utilisés pour les mêmes caractéristiques ou des caractéristiques équivalentes dans différentes Figures pour faciliter la compréhension, et ne sont pas destinés à limiter les modes de réalisation illustrés. Le LNA 8 de la peut être le LNA 8 du système 2 illustré à la . Le LNA 8 comprend une structure cascode 14 comprenant un premier transistor 16 (l’émetteur commun) et un second transistor 18 (la base commune). Le LNA 8 possède une entrée 19 (Vin), alimentant la base du premier transistor 16 via un condensateur 20 et une inductance 22 utilisée pour l’adaptation d’entrée, pour recevoir un signal à amplifier (par exemple un signal provenant de l’antenne 4 du système 2 tel qu’illustré à la en mode RX). Le LNA 8 comprend une sortie 24 (Vout) du collecteur du second transistor 18 via un condensateur 26, pour transmettre le signal amplifié (par exemple au décaleur de bande 10 du système 2 illustré à la ). Le premier transistor 16 peut être appelé le transistor d’entrée et le second transistor 18 peut être appelé le transistor de sortie de la structure cascode. Dans ce mode de réalisation, les deux transistors 16, 18 de la structure cascode 14 sont des transistors bipolaires (par exemple, des transistors SiGe NPN) formés dans une ou plusieurs régions massives 28 dans un substrat SOI. La formation des deux transistors 16, 18 de la structure cascode 14 dans la même région massive 28 (c’est-à-dire dans la même ouverture de la couche BOX) peut réduire les pertes de l’interconnexion entre les transistors. En conséquence, les dispositifs actifs (c’est-à-dire les transistors 16, 18) bénéficient du silicium massif (qui permet une meilleure dissipation de la chaleur) tandis que les dispositifs passifs (résistances, inductances 22 et condensateurs 20, 26) bénéficient du substrat SOI. Le circuit peut ainsi bénéficier des dispositifs passifs SOI de haute qualité et de l’utilisation du transistor bipolaire comme transistor d’entrée 16 pour réduire le bruit. Les avantages de l’utilisation du transistor bipolaire comme transistor cascode peuvent comprendre une fréquence de transition élevée (FT, par exemple autour de 300 GHz), un faible facteur de bruit (NF) aux micro-ondes et une faible consommation d’énergie. Le substrat SOI peut être un substrat à haute résistivité (HR). Dans d’autres modes de réalisation, un seul des transistors 16, 18 de la structure cascode est un transistor bipolaire formé dans une région massive 28, tandis que l’autre est un transistor SOI situé au-dessus de la couche BOX. La présente un schéma de circuit d’un LNA 8 selon un autre mode de réalisation. Le LNA 8 comprend une structure cascode 14 comprenant un premier transistor 16 (émetteur commun), et un second transistor 18 (grille commune). Le circuit est similaire à celui illustré à la , mais la structure cascode ne comprend qu’un seul transistor bipolaire 16, tandis que le second transistor 18 est un transistor SOI situé au-dessus de la couche BOX du substrat SOI et non dans une région massive 28 comme le premier transistor 16. Typiquement, le second transistor 18 est un transistor métal-oxyde-semi-conducteur complémentaire (CMOS) formé sur le substrat SOI en utilisant un ou plusieurs procédés CMOS (le transistor MOS peut être à corps flottant). Cette structure cascode 14 peut être désignée comme une structure cascode hybride. Le LNA 8 a une entrée 19 connectée à la base du transistor d’entrée 16 via un condensateur 20 et une inductance 22, et une sortie 24 connectée au collecteur du transistor de sortie 18 via un condensateur 26. Le transistor à émetteur commun 16 utilisé dans ce cascode est un transistor bipolaire SiGe, qui peut fournir un FT élevé (par exemple, autour de 300 GHz), une faible consommation d’énergie (car le courant traversant le cascode est fixé par le transistor SiGe), un NF minimum (NFmin) plus faible aux micro-ondes. Le transistor à grille commun utilisé est un transistor NMOS flottant à corps SOI de 100 nm de longueur de grille (pour une couverture haute fréquence), qui peut fournir une linéarité plus élevée par rapport à un transistor bipolaire. Le facteur de bruit (NF) pour le LNA 8 peut être donné par où F n est le facteur de bruit du n ième étage et G n est le gain du n ième étage. Par exemple, pour la structure cascode illustrée à la , le transistor à émetteur commun peut être considéré comme le premier étage ayant un facteur de bruit F 1 . D’après l’équation 1, on constate que le bruit du premier étage domine. Le bruit de l’étage supérieur est réduit par le gain des étages précédents de sorte que le bruit dominant est celui du premier étage. Par conséquent, il peut être particulièrement avantageux d’avoir un transistor bipolaire tel que le transistor bipolaire SiGe comme émetteur commun de la structure cascode. L’IIP3 (Point d’interception d’entrée de troisième ordre) du LNA 8 peut être donné par où IIP 3 ,n est IIP3 du n ième étage et Gn est le gain du n ième étage. D’après l’équation 2, l’IIP3 du dernier étage domine l’IIP3 global. Par conséquent, il peut être particulièrement avantageux d’avoir un transistor SOI tel que le transistor NMOS à corps flottant SOI comme grille commune de la structure cascode. Le transistor d’entrée SiGe 16 détermine la majeure partie du facteur de bruit. Le transistor d’entrée SiGe 16 détermine également la consommation de courant, tandis que le transistor de sortie 18, qui est basé sur un SOI, peut apporter une contribution positive à la linéarité du circuit. La structure cascode hybride 14 peut ainsi fournir à la fois les performances positives du SiGe en termes de performances de petits signaux et l’avantage de linéarité d’un transistor SOI afin de fournir un LNA répondant aux exigences de la 5G. La présente un schéma de circuit d’un LNA 8 selon un mode de réalisation comprenant deux étages d’amplification 30, 32. Le premier étage 30 comprend une configuration à émetteur commun unique comprenant un transistor SiGe 34 situé dans une région massive 28 du substrat SOI. Le premier étage 30 peut ainsi fournir un NF inférieur par rapport à une structure cascode. Le second étage 32 comprend une structure cascode 14, qui peut être la structure cascode hybride 14 illustrée à la . Les deux étages 30, 32 comprennent des composants passifs formés sur le substrat SOI au-dessus de la couche BOX. Cet étage unique 30 détermine la majeure partie du bruit, tandis que le second étage 32 contribue à la linéarité du système et augmente le gain, sans nuire aux performances de bruit du LNA. La présente une section transversale schématique d’une partie d’un LNA selon un mode de réalisation. Le LNA comprend un substrat SOI 36 comprenant un substrat en silicium 38 (la plaquette de manipulation), une couche BOX 40 et une couche de silicium active 42. Le LNA comprend une région massive 28, dans laquelle la couche BOX 40 est retirée. Généralement, la région massive 28 comprend du silicium épitaxial 44 sur la couche de silicium 38. Un transistor SiGe 46 est situé dans la région massive 28. Le transistor 46 peut être le transistor à émetteur commun d’une structure cascode. Le transistor 46 est isolé latéralement par une structure d’isolation 48, telle que STI (Isolation par tranchée peu profonde). La couche BOX 40 ayant été retirée dans la région massive 28, il n’y a pratiquement pas d’isolation entre le transistor SiGe 46 et la couche de silicium 38. La couche BOX 40 s’étend latéralement de part et d’autre de la région massive 28. Dans une région adjacente à la région massive 28, un transistor CMOS 44 est situé dans la couche de silicium active 42 au-dessus de la couche BOX 40. Le transistor 44 peut être un transistor NMOS flottant SOI d’une structure cascode comme illustré à la . Le transistor SiGe 46 et le transistor CMOS 44 peuvent donc former une structure cascode hybride, dans laquelle le transistor SiGe 46 est l’émetteur commun et le transistor CMOS 44 est la grille commune. La présente un schéma d’une partie d’un LNA selon un mode de réalisation. En particulier, les couches métalliques 51 (M1 à M4, MI et MJ) sur le substrat SOI se connectant aux transistors 50 sur la couche BOX 40 sont illustrées. Des composants passifs, tels que des inductances, peuvent être formés à partir des couches métalliques supérieures épaisses MI et MJ ou connectés par celles-ci. La faible résistivité des couches métalliques épaisses MI, MJ peut améliorer les performances des composants passifs et réduire le bruit du LNA. Par exemple, les couches métalliques épaisses permettent de réaliser des inductances à haut facteur de qualité et des interconnexions à faibles pertes. Les couches métalliques épaisses MI, MJ peuvent avoir une épaisseur d’environ 3 µm. Les couches métalliques 51 peuvent généralement être formées dans l’extrémité arrière de la ligne (BEOL) d’un procédé CMOS. Les couches métalliques « normales » (M1 à M4) ont une épaisseur d’environ 0,35 µm. Le substrat de silicium 38 est un substrat HR ayant une résistivité supérieure à environ 3 kΩ-cm. La présente un schéma de circuit d’un LNA 8 selon un autre mode de réalisation, qui peut être avantageux si la linéarité est une priorité. Le LNA comprend un circuit d’amplification de premier étage 30 et un circuit d’amplification de second étage 32. Le premier étage 30 comprend un émetteur commun unique comprenant un transistor bipolaire 34 (par exemple un transistor SiGe) situé dans une région massive 28 pour un faible bruit, tandis que le second étage 32 comprend une structure cascode 14 comprenant deux transistors SOI 16, 18 (par exemple des transistors CMOS situés sur la couche BOX du substrat SOI), pour une linéarité élevée. La présente le circuit d’un LNA 8 selon un mode de réalisation avec deux étages 30, 32 où chaque étage d’amplification comprend une structure cascode 14, 52. Le premier étage d’amplification 30 comprend une structure cascode comprenant un premier transistor bipolaire 54 dans une région massive 28 comme émetteur commun et un second transistor bipolaire 56 dans une région massive 28 comme base commune. Le circuit d’amplification de second étage 32 comprend une structure cascode 14 comprenant un premier transistor SOI 16 comme source commune et un second transistor SOI 18 comme grille commune. La présente le circuit d’un LNA 8 selon un mode de réalisation avec deux étages 30, 32 dans lequel chaque étage d’amplification comprend une structure cascode 14, 52, mais dans lequel le premier étage 30 comprend une structure cascode hybride 52 comprenant un transistor bipolaire 54 comme émetteur commun et un transistor SOI 56 comme grille commune. Le second étage 32 est similaire à celui de la , comprenant une structure cascode 14 avec deux transistors SOI. La présente quatre graphiques illustrant les tracés des petits signaux (gain et bruit) de trois LNA selon différentes configurations. La première configuration (con , ligne 58), comprend un seul étage d’amplification avec une structure cascode comprenant des transistors SiGe à la fois comme émetteur commun et base commune (par exemple, comme illustré à la ), on constate que la bande 60 de 28 GHz est couverte avec un gain suffisant et que le bruit est d’environ 1,64 dB à 28 GHz. La deuxième configuration (con , ligne 62) comprend un transistor SiGe et un transistor SOI dans une structure cascode unique (par exemple, comme illustré à la ). La bande 5G est couverte avec un gain moindre et un bruit légèrement plus élevé d’environ 1,78 dB à 28 GHz par rapport à la première configuration. La troisième configuration (con , ligne 64) comprend deux étages d’amplification (par exemple, comme illustré à la ) avec un seul transistor SiGe dans le premier étage d’amplification et une structure cascode hybride dans le second étage d’amplification. Le gain perdu de la con est compensée par le premier étage. Cette configuration peut donner un bruit plus faible, entre 25 et 30 GHz, grâce à la formule de Friis. La présente les tracés du signal large pour les trois mêmes configurations. Con commence la compression plus tôt que les autres configurations utilisant des transistors SOI. Configs. 2 et 3 ont le même niveau d’OP1 et d’OIP3. Con donne le meilleur IP1 (puissance d’entrée à 1 dB de compression). L’ajout d’un étage supplémentaire (comme dans la con ) augmente le gain mais réduit l’IP1. Les résultats indiquent un avantage à utiliser des transistors SOI pour améliorer la linéarité. En général, les modes de réalisation divulgués ici fournissent un amplificateur à faible bruit (LNA) comprenant un substrat de silicium sur isolant (SOI) comprenant une couche d’oxyde enterrée (BOX), dans lequel ledit substrat SOI comprend une région massive dans laquelle la couche d’oxyde enterrée est retirée, et un transistor bipolaire situé dans ladite région massive. Le LNA comprend en outre une couche métallique épaisse (par exemple, le métal supérieur) pour la connexion au LNA. Le transistor bipolaire peut être un transistor SiGe (silicium-germanium). Le substrat SOI est un substrat SOI à haute résistance (HR) comprenant une plaquette de manipulation en silicium ayant une résistivité supérieure à 3 kΩ-cm. Par exemple, le substrat de silicium peut avoir une épaisseur comprise entre 500 µm et 1 000 µm. Le substrat HR SOI peut réduire les capacités parasites. Le LNA peut en outre comprendre une pluralité de composants passifs (par exemple, des inductances, des résistances et des condensateurs) formés sur ledit substrat SOI au-dessus de ladite couche BOX. La couche BOX peut, par exemple, avoir une épaisseur comprise entre 0,4 µm et 3 µm. La couche de silicium active a généralement une épaisseur inférieure à 1 µm, par exemple environ 0,1 µm ou 0,2 µm. Les dispositifs situés dans la couche de silicium active au-dessus de la couche BOX, tels que les transistors, sont généralement séparés par des STI. Les composants passifs peuvent être formés à partir de et/ou sont connectés par une couche métallique épaisse (par exemple, le métal supérieur d’une pile arrière CMOS) ou deux couches métalliques épaisses se recouvrant au moins partiellement. La ou les couches métalliques épaisses comprennent généralement du cuivre. Les couches métalliques épaisses peuvent avoir une épaisseur supérieure à 1 µm. Par exemple, les couches métalliques épaisses peuvent avoir une épaisseur comprise entre 2 µm et 4 µm, par exemple environ 3 µm. La plus grande épaisseur peut réduire la résistance et améliorer les performances d’au moins certains des composants passifs. Par exemple, les inducteurs du LNA peuvent être formés par une ou plusieurs spires de bobine dans la ou les couches métalliques épaisses. Typiquement, une pluralité de couches métalliques est située sur le substrat SOI dans lequel la ou les couches métalliques épaisses sont situées au sommet (le plus éloigné de la couche de silicium active). Le métal 1 est la première couche métallique située le plus près du silicium actif et peut être directement connectée au transistor bipolaire. La première couche métallique peut avoir une épaisseur inférieure à 1 µm, par exemple une épaisseur d’environ 0,3 µm, ce qui est significativement plus mince que la ou les couche(s) métallique(s) épaisse(s). La pluralité de couches métalliques peut être séparée par des couches interdiélectriques (par exemple, des couches d’oxyde de silicium) et connectée électriquement par des vias. Le LNA peut comprendre une structure cascode (également appelée topologie cascode) comprenant ledit transistor bipolaire étant un émetteur commun de ladite structure cascode. La base commune (grille) de la structure cascode peut être un second transistor bipolaire (par exemple, un transistor SiGe) dans une région massive du substrat SOI ou un transistor SOI « normal » (par exemple, un transistor CMOS) formé dans la couche de silicium active au-dessus de la couche BOX du substrat SOI. Le LNA peut comprendre deux étages d’amplification, par exemple un circuit d’amplification de premier étage et un circuit d’amplification de second étage, dans lequel ledit circuit d’amplification de premier étage comprend ledit transistor bipolaire et dans lequel ledit circuit d’amplification de second étage comprend une structure cascode. La structure cascode peut comprendre un premier transistor SOI étant une source commune de ladite structure cascode et un second transistor SOI constituant une grille commune de ladite structure cascode. Dans ce mode de réalisation, le second étage d’amplification peut comprendre uniquement des transistors SOI (par exemple des transistors CMOS), ce qui peut améliorer la linéarité du LNA. Dans un autre mode de réalisation, ladite structure cascode peut comprendre un second transistor bipolaire dans une région massive dudit substrat SOI, dans lequel ledit second transistor bipolaire est un émetteur commun de ladite structure cascode, et dans lequel la structure cascode comprend un transistor SOI qui est une grille commune de ladite structure cascode. C’est-à-dire que le second étage d’amplification comprend une structure cascode hybride avec. Le premier étage d’amplification comprend généralement un seul émetteur commun (pas de structure cascode) étant le transistor bipolaire dans la région massive. Ou bien, ledit circuit amplificateur de premier étage peut comprendre une seconde structure cascode comprenant ledit transistor bipolaire étant un émetteur commun de ladite seconde structure cascode. Ladite seconde structure cascode peut comprendre un second transistor bipolaire situé dans une région massive dudit substrat SOI, dans lequel ledit second transistor bipolaire est une base commune de ladite structure cascode. C’est-à-dire que les deux transistors de la structure cascode du premier étage d’amplification sont des transistors bipolaires (par exemple des transistors SiGe) formés dans une région massive du substrat SOI dans ce mode de réalisation. Dans un autre mode de réalisation, ladite seconde structure cascode comprend un transistor SOI qui est une grille commune de ladite structure cascode (pour former une structure cascode hybride avec le transistor bipolaire). Un autre mode de réalisation fournit un appareil pour les télécommunications (par exemple un équipement utilisateur, UE, tel qu’un téléphone mobile) comprenant un LNA selon un mode de réalisation divulgué ici, dans lequel le LNA est agencé dans l’appareil pour amplifier un signal reçu par l’appareil. Bien que des modes de réalisation spécifiques de l’invention aient été décrits ci-dessus, il sera évident pour un homme du métier que des modifications peuvent être apportées à l’invention telle que décrite sans s’écarter de la portée des revendications énoncées ci-dessous. Chaque caractéristique divulguée ou illustrée dans la présente spécification peut être incorporée dans l’invention, que ce soit seule ou en toute combinaison appropriée avec toute autre caractéristique divulguée ou illustrée ici. Amplificateur à faible bruit (8) comprenant : un substrat (36) de silicium sur isolant, SOI, comprenant une couche d’oxyde enterrée (40), BOX, dans lequel ledit substrat SOI comprend une région massive (28) à l’intérieur de laquelle la couche d’oxyde enterrée (40) est retirée, dans lequel ledit substrat SOI est un substrat SOI à haute résistance, HR, comprenant une plaquette de manipulation en silicium (38) ayant une résistivité supérieure à 3 kΩ-cm; un transistor bipolaire (46,16) situé dans ladite région massive (26); et une couche métallique épaisse (MI) pour la connexion à l’amplificateur à faible bruit (8). Amplificateur à faible bruit (8) selon la revendication 1, dans lequel ledit transistor bipolaire (46, 16) est un transistor SiGe. Amplificateur à faible bruit (8) selon la revendication 1 ou 2, comprenant en outre une pluralité de couches métalliques minces (M1, M2, M3, M4) situées entre ladite couche métallique épaisse (MI, MJ) et ledit substrat SOI (36). Amplificateur à faible bruit (8) selon l’une quelconque des revendications précédentes, comprenant en outre une seconde couche métallique épaisse (MJ) décalée verticalement par rapport à la première couche métallique épaisse de sorte que les couches métalliques épaisses se recouvrent au moins partiellement. Amplificateur à faible bruit (8) selon l’une quelconque des revendications précédentes, dans lequel la ou chaque couche métallique épaisse comprend du cuivre. Amplificateur à faible bruit (8) selon l’une quelconque des revendications précédentes, dans lequel la ou chaque couche métallique épaisse (MI, MJ) a une épaisseur supérieure à 1 µm. Amplificateur à faible bruit (8) selon l’une quelconque des revendications précédentes, dans lequel la ou chaque couche métallique épaisse (MI, MJ) a une épaisseur dans la plage de 2 µm à 4 µm. Amplificateur à faible bruit (8) selon l’une quelconque des revendications précédentes, dans lequel ledit amplificateur à faible bruit (8) comprend une structure cascode (14), et dans lequel ledit transistor bipolaire (16) est un émetteur commun de ladite structure cascode. Amplificateur à faible bruit (8) selon la revendication 8, dans lequel ledit LNA comprend un second transistor bipolaire (18) qui est agencé pour former une base commune de ladite structure cascode. Amplificateur à faible bruit (8) selon la revendication 8, comprenant en outre un transistor SOI (18), dans lequel ladite structure cascode (14) comprend ledit transistor SOI qui est agencé pour former une grille commune de ladite structure cascode. Amplificateur à faible bruit (8) selon la revendication 10, dans lequel ledit transistor SOI est un transistor (18) métal-oxyde-semi-conducteur complémentaire CMOS. Amplificateur à faible bruit (8) selon l’une quelconque des revendications 1 à 7, et comprenant un circuit d’amplification de premier étage (30) et un circuit d’amplification de second étage (32), dans lequel ledit circuit d’amplification de premier étage comprend ledit transistor bipolaire (34) et dans lequel ledit circuit d’amplification de second étage comprend une structure cascode (14). Amplificateur à faible bruit (8) selon la revendication 12, dans lequel ladite structure cascode (14) comprend un premier transistor SOI (16) étant une source commune de ladite structure cascode et un second transistor SOI (18) étant une grille commune de ladite structure cascode. Amplificateur à faible bruit (8) selon la revendication 12, dans lequel ladite structure cascode comprend un second transistor bipolaire (54) dans une région massive dudit substrat SOI, dans lequel ledit second transistor bipolaire est un émetteur commun de ladite structure cascode, et un transistor SOI (56) est une grille commune de ladite structure cascode. Amplificateur à faible bruit (8) selon l’une quelconque des revendications 12 à 14, dans lequel ledit circuit d’amplification de premier étage (30) comprend une seconde structure cascode comprenant ledit transistor bipolaire étant un émetteur commun de ladite seconde structure cascode. Amplificateur à faible bruit (8) selon la revendication 15, dans lequel ladite seconde structure cascode comprend un second transistor bipolaire situé dans une région massive dudit substrat SOI, dans lequel ledit second transistor bipolaire est une base commune de ladite structure cascode. Amplificateur à faible bruit (8) selon la revendication 15, dans lequel ladite seconde structure cascode comprend un transistor SOI qui est une grille commune de ladite structure cascode. Appareil de télécommunications comprenant un amplificateur à faible bruit (8) selon l’une quelconque des revendications précédentes, dans lequel l’amplificateur à faible bruit (8) est disposé dans l’appareil pour amplifier un signal reçu par l’appareil.