FR 3139658 A1 20240315 FR 2209003 A 20220908 Le plan mémoire comprend des colonnes de mots-mémoire, formés respectivement sur chaque rangée du plan-mémoire par des groupes de cellules-mémoires. Tous les transistors d’état des cellules-mémoires d’un mot-mémoire sont commandés sur leur grille par un élément de commande (CGSWij). Tous les éléments de commande d’une même rangée sont pilotés par un premier signal de pilotage (CLj) issu d’un premier dispositif de verrou de type RS (DISV1) associé à ladite rangée. Afin d’écrire une donnée dans un mot mémoire, des premiers moyens de pilotage-rangée (MPLR1), associés à une rangée sélectionnée confèrent au premier signal de pilotage (CLj) une tension d’effacement correspondant à un premier état logique du premier signal de pilotage puis une tension de programmation correspondant à un deuxième état logique du premier signal de pilotage (CLj) sans modifier l’état de la borne de sortie (OUT) du premier dispositif de verrou (DISV1) entre l’effacement et la programmation du mot-mémoire. Figure pour l’abrégé : Fig 2 Dispositif de du type mémoire EEPROM à architecture du type à « tension partagée ». Des modes de réalisation concernent les mémoires non volatiles, par exemple les mémoires électriquement effaçables et programmables, dites mémoires EEPROM, notamment les mémoires ayant une architecture du type à « tension partagée » (« split voltage » en langue anglaise) pour leur effacement et leur programmation et plus particulièrement le pilotage des signaux commandant, à travers des éléments de commande du type inverseur, les grilles des transistors d’état des cellules-mémoires des mots-mémoires lors des cycles d’écriture comportant des effacements de ces mots-mémoires suivis de programmations de ces mots-mémoires. Dans les mémoires EEPROM, la valeur logique d’un bit stocké dans un point-mémoire est représentée par la valeur de la tension de seuil d’un transistor à grille flottante, qui peut être modifiée à volonté par des opérations de programmation ou d’effacement. La programmation ou l’effacement d’un transistor à grille flottante comporte l’injection ou l’extraction des charges électriques dans la grille du transistor par effet tunnel (effet « Fowler-Nordheim ») au moyen d’une haute tension. En effacement cette haute tension peut être de l’ordre de 9 à 20 volts, par exemple 15 volts. Cette haute tension, nécessaire pour l’écriture des mémoires EEPROM est très contraignante au niveau de la filière technologique et de la fiabilité du produit. En effet, la réduction lithographique, c’est-à-dire l’augmentation de la finesse de gravure, conduit à une diminution des tensions de fonctionnement, et cette haute tension devient plus problématique en termes notamment de fuites des jonctions source/substrat et drain/substrat ou localisées dans le canal entre drain et source des transistors ainsi qu’en termes de contraintes sur les oxydes de grille (« gate stress »), voire de claquage de ces oxydes de grille, des transistors. Par conséquent, ces risques de vieillissement prématuré et/ou de claquage des transistors ont un impact direct sur la fiabilité du produit. C’est pourquoi on peut utiliser la solution, dite « de tension partagée » ou « split voltage » mentionnée ci-avant. Plus précisément, la haute tension nécessaire à la programmation des plans-mémoires est partagée entre une tension positive et une tension négative de sorte que la différence entre la tension positive et la tension négative corresponde à une haute tension de programmation suffisante. Une telle solution permet un relâchement de la contrainte sur la tenue en tension des transistors. Le pilotage en X (rangées) est plus complexe dans une architecture du type à tension partagée que dans une architecture classique car deux signaux différents doivent être décodés par rangée physique de cellules-mémoire, à savoir le signal de pilotage des lignes de mots qui commandent les grilles des transistors d’accès (ou de sélection) des cellules-mémoire, et les signaux de pilotage des grilles des transistors d’état des cellules-mémoire des mots-mémoire à travers des éléments de commande à inverseur. Il existe par conséquent un besoin d’amélioration des circuits de pilotage-rangées des mémoires non volatiles présentant une architecture à tension partagée, en particulier en termes de consommation de courant et de nombre de transistors. Selon un aspect, il est proposé un dispositif de mémoire non volatil à architecture du type à tension partagée, par exemple une mémoire du type EEPROM. Ce dispositif de mémoire comprend un plan-mémoire matriciel comportant des colonnes de mots-mémoire. Ces mots-mémoire sont formés respectivement sur chaque rangée du plan-mémoire par des groupes de cellules-mémoire (chaque cellule-mémoire formant 1 bit du mot-mémoire). Chaque cellule-mémoire comporte un transistor d’état ayant une grille de commande et une grille flottante et un transistor de sélection ou d’accès. Tous les transistors d’état des cellules-mémoire d’un mot-mémoire sont commandés sur la grille par un élément de commande (typiquement un inverseur). Tous les éléments de commande d’une même rangée sont pilotés par un premier signal de pilotage issu d’un premier dispositif de verrou de type RS (« flip flop » en langue anglaise), associé à ladite rangée. Le dispositif de mémoire comprend par ailleurs un décodeur rangée configuré pour, afin d’écrire une donnée dans un mot-mémoire, sélectionner la rangée contenant ce mot-mémoire. Le dispositif de mémoire comprend également des premiers moyens de pilotage-rangée, associés à ladite rangée sélectionnée, et configurés pour, afin d’écrire la donnée dans le mot-mémoire, conférer au premier signal de pilotage une tension d’effacement correspondant à un premier état logique du premier signal de pilotage puis une tension de programmation correspondant à un deuxième état logique du premier signal de pilotage, sans modifier l’état de la borne de sortie du premier dispositif de verrou associé à cette rangée sélectionnée entre l’effacement et la programmation du mot-mémoire. Ainsi, en pratique, le premier dispositif de verrou est alimenté entre une première tension d’alimentation ou haute tension, et une deuxième tension d’alimentation ou basse tension. Lors d’une opération d’effacement, la haute tension est typiquement de l’ordre de 15 volts tandis que la basse tension est typiquement de l’ordre de 3 volts. Lors d’une opération de programmation, la haute tension est typiquement de l’ordre de 3 volts tandis que la basse tension est typiquement une tension négative par exemple égale à -5 volts. Ainsi, pour une rangée sélectionnée, lors d’un cycle d’écriture, comportant un effacement suivi d’une programmation, le premier signal de pilotage passe successivement de l’état logique bas (correspondant à la basse tension) à l’état logique haut (correspondant à la haute tension), bien que la valeur de cette haute tension soit ici égale à la valeur de la basse tension dans l’opération d’effacement. Et, ici, le basculement entre l’état logique du premier signal de pilotage dans l’opération d’effacement et l’état logique de ce signal de pilotage dans l’opération de programmation, s’effectue sans modifier l’état de la borne de sortie du premier dispositif de verrou associé à cette rangée sélectionnée entre l’effacement et la programmation, alors que dans l’art antérieur, l’état logique de cette borne de sortie était modifié entre l’effacement et la programmation. Il en résultait dans l’art antérieur un risque d’écroulement de la tension d’alimentation de dispositif de verrou associé aux éléments de commande connectés aux grilles des transistors d’état avec des risques de commutation erronée de l’état de sortie du dispositif de verrou ainsi que des pics de courant au milieu du cycle d’écriture. Il en résulte également ici une diminution de la consommation de courant. Selon un mode de réalisation, les premiers moyens de pilotage-rangée comportent un premier circuit de pilotage possédant une première entrée de circuit connectée à la borne de sortie du premier dispositif de verrou, une deuxième entrée de circuit apte à recevoir un premier signal de commande et une première sortie de circuit apte à délivrer le premier signal de pilotage dont l’état logique dépend de la valeur du premier signal de commande, et un premier étage de commande configuré pour délivrer ce premier signal de commande. Ainsi, ici, la commutation de l’état logique du premier signal de pilotage est effectuée par un circuit de pilotage connecté en aval du dispositif de verrou. Selon un mode de réalisation, le premier circuit de pilotage comporte -une porte logique du type NON OU EXCLUSIF possédant une première entrée de porte connectée à ladite première entrée de circuit, une deuxième entrée de porte connectée à la deuxième entrée de circuit et une sortie de porte, et -un premier inverseur connecté entre la sortie de porte et la première sortie de circuit. Ainsi, dans ce mode de réalisation, la commutation de l’état logique du premier signal de pilotage s’effectue à l’aide d’une porte logique NON OU EXCLUSIF connectée en aval du dispositif de verrou. Les lignes délivrant les premiers signaux de pilotage respectifs sont assez capacitives et leur commutation entraînent des appels de courants importants. Les portes NON OU EXCLUSIF les plus compactes utilisent six transistors avec l’inconvénient de répercuter le courant de sortie sur l’entrée. Il est donc avantageux d’éviter ceci. La présence d’un inverseur en sortie de la porte NON OU EXCLUSIF permet d’atteindre ce but. En effet l’inverseur se comporte comme un étage tampon de sortie. De ce fait le courant de commutation sur la ligne véhiculant le premier signal de pilotage, n’est pas vu par la sortie de la porte NON OU EXCLUSIF et donc pas vu sur les entrées de cette porte. Cet ensemble porte NON OU EXCLUSIF-inverseur peut être réalisé avec huit transistors (six pour la porte et deux pour l’inverseur), ce qui est particulièrement compact. A titre de comparaison une porte OU EXCLUSIF (équivalente du point de vue logique à l’ensemble porte NON OU EXCLUSIF-inverseur) réalisée avec un schéma qui ne répercute pas le courant de sortie sur ses entrées, nécessiterait l’utilisation d’un nombre de transistors supérieur à huit. Selon un mode de réalisation, le plan-mémoire comprend R rangées et le dispositif de mémoire comprend -M premiers dispositifs de verrou, chaque premier dispositif de verrou étant associé à un bloc de N rangées, R étant égal au produit de N par M, ainsi que -pour chaque premier dispositif de verrou, N premiers moyens de pilotage-rangée respectivement associés aux N rangées du bloc de rangées associé à ce premier dispositif de verrou. Le décodeur-rangée comporte alors un circuit de décodage bloc configuré pour sélectionner un premier dispositif de verrou parmi les M premiers dispositifs de verrou et un premier circuit de décodage rangée configuré pour sélectionner une rangée parmi les N rangées du bloc de rangées associé au premier dispositif de verrou sélectionné. Selon un mode de réalisation, le circuit de décodage bloc est connecté à l’entrée d’initialisation de chaque premier dispositif de verrou et le premier circuit de décodage rangées comporte au sein de chaque premier circuit de pilotage, une première porte logique connectée en entrée d’une part à la première entrée de circuit et d’autre part à une première entrée de décodage apte à recevoir un signal de décodage rangées, cette première porte logique étant connectée en sortie à la deuxième entrée de la porte logique NON OU EXCLUSIF. Selon un mode de réalisation, tous les transistors de sélection des cellules-mémoire d’une même rangée sont pilotés par un deuxième signal de pilotage issu d’un deuxième dispositif de verrou de type RS associé à ladite rangée. Le décodeur-rangée est alors configuré pour, afin de programmer une donnée dans un mot-mémoire, sélectionner la rangée contenant ce mot-mémoire et le dispositif de mémoire comprend alors des deuxièmes moyens de pilotage-rangée, associés à ladite rangée sélectionnée, et configurés pour, afin de programmer la donnée dans le mot-mémoire, conférer au deuxième signal de pilotage une tension de sélection. Les deuxièmes moyens de pilotage comportent avantageusement un deuxième circuit de pilotage possédant une première entrée de circuit connectée à la borne de sortie du deuxième dispositif de verrou et une deuxième sortie de circuit apte à délivrer le deuxième signal de pilotage. Là encore, ce deuxième circuit de pilotage est connecté en aval du deuxième dispositif de verrou. Et, le deuxième circuit de pilotage comporte ici avantageusement un deuxième inverseur dont la sortie est connectée à la deuxième sortie de circuit. Selon un mode de réalisation, chaque paire formée du premier dispositif de verrou et du deuxième dispositif de verrou est associée à un même bloc de N rangées. Le dispositif de mémoire comporte alors pour chaque deuxième dispositif de verrou, N deuxièmes moyens de pilotage-rangée respectivement associés aux N rangées du bloc de rangées associées à ce deuxième dispositif de verrou et le décodeur rangée comporte, outre le circuit de décodage bloc configuré pour sélectionner une paire de premier et deuxième dispositifs de verrou parmi les M paires, un deuxième circuit de décodage rangée configuré pour sélectionner une rangée parmi les N rangées du bloc de rangées associé au deuxième dispositif de verrou sélectionné Selon un mode de réalisation, le circuit de décodage bloc est connecté à l’entrée de l’initialisation de chaque deuxième dispositif de verrou et le deuxième circuit de décodage rangées comporte au sein de chaque deuxième circuit de pilotage une deuxième porte logique connectée en entrée d’une part à la première entrée de circuit et d’autre part à une deuxième entrée de décodage apte à recevoir un signal de décodage rangée, cette deuxième porte logique étant connectée en sortie au deuxième inverseur. La première porte logique et la deuxième porte logique sont avantageusement des portes NON ET. Il est possible d’utiliser tout type de dispositif de verrou classique et connu en soi, comme par exemple ceux qui utilisent un schéma à 6 transistors du type point mémoire volatil (SRAM). De tels dispositifs de verrou sont initialisés (« set » en anglais) ou réinitialisés (« reset » en anglais) sous la tension d’alimentation nominale Vdd du circuit intégré, ce qui requiert une conductivité des canaux N des transistors NMOS bien supérieure à la conductivité des canaux P des transistors PMOS. Cette condition de conductivité est obtenue en ajustant le rapport largeur/longueur (W/L) des transistors. Or il est prévu à l’avenir d’utiliser des mémoires basse consommation alimentées sous une tension Vdd de l’ordre de 1,2 Volts voire moins. Or la condition de conductivité mentionnée ci-avant impose pour des transistors NMOS lents et des transistors PMOS rapides, d’avoir une grande longueur de canal pour les transistors PMOS ou bien une grande largeur de canal pour les transistors NMOS. Aussi est-il nécessaire de dimensionner les transistors comme indiqué ci-avant au cas où certains transistors effectivement réalisés s’avéraient être des transistors NMOS lents et/ou des transistors PMOS rapides. Ceci conduit donc à une augmentation de la taille des transistors ainsi qu’à des capacités de grille importantes. Par ailleurs, si certains transistors effectivement réalisés s’avéraient être des transistors NMOS rapides et/ou des transistors PMOS lents, on obtiendrait une commutation lente du dispositif de verrou entre la délivrance de la haute tension et la délivrance de la basse tension et vice versa, car les transistors PMOS seraient alors sous-dimensionnés et conduiraient alors un très faible courant. Ainsi, les dispositifs de verrous actuels du type SRAM ne peuvent pas fonctionner à une tension Vdd qui seraient égale à la valeur la plus grande entre la tension de seuil des transistors NMOS et la valeur absolue de la tension de seuil des transistors PMOS. Ils présentent par ailleurs un fonctionnement très instable à une faible tension Vdd dans les configurations limites de transistors (rapidité ou lenteur des transistors MOS), ce qui conduit à une augmentation de la surface de grille et à une augmentation du risque de claquage de l’oxyde de grille, ainsi que dans certains cas à un temps long de commutation. Il est donc préférable, dans certaines applications, d’utiliser un dispositif de verrou compact, capable de fonctionner sous une faible tension Vdd, ne présentant pas de conflit de courant entre transistors NMOS et PMOS, et capable de réduire autant que possible les contraintes dans les oxydes de grille (« gate stress ») des transistors PMOS, comme par exemple un dispositif de verrou du type de celui décrit dans la demande de brevet français déposée sous le n° 2205502 à laquelle l’homme du métier pourra éventuellement se référer. Ainsi, il est avantageusement proposé d’utiliser une bascule verrou RS (« flip flop » en langue anglaise), commandable, entièrement CMOS, en combinaison avec un module de commande capable de gérer l’initialisation et la réinitialisation de la bascule ainsi les valeurs et le séquencement temporel des différentes tensions utilisées par la bascule dans ses différentes phases de fonctionnement. Selon un mode de réalisation, le dispositif de verrou, est capable sur commande de délivrer et de maintenir sur sa borne de sortie soit une haute tension, par exemple 15 volts, soit une basse tension par exemple 3,5 volts. Le dispositif de verrou selon ce mode de réalisation comprend une bascule verrou apte à être alimentée entre une première tension d’alimentation et une deuxième tension d’alimentation inférieure à la première tension d’alimentation. La bascule verrou possède une première et une deuxième entrées de bascule et une sortie de bascule connectée à la borne de sortie du dispositif de verrou. Le dispositif de verrou comprend également un module de commande configuré - pour positionner la bascule verrou dans un état initialisé ou dans un état réinitialisé lorsque la première tension d’alimentation a une première valeur (par exemple une valeur Vdd égale à 1,2 volts voire moins) inférieure à la basse tension puis, - la bascule verrou étant positionnée, pour conférer la haute tension à la première tension d’alimentation et la basse tension à la deuxième tension d’alimentation et pour délivrer simultanément à partir d’un instant de délivrance, aux deux entrées de bascule, deux tensions d’entrée correspondant en théorie à un état logique interdit, dans des conditions de délivrance telles que ces deux tensions d’entrée ne se traduisent pas en réalité pour ladite bascule par l’état logique interdit, de façon à faire délivrer et maintenir sur la sortie de bascule la haute tension ou la basse tension (en fonction du positionnement initial « initialisé » ou « réinitialisé » de la bascule). L’homme du métier sait qu’un état logique interdit pour une bascule RS se traduit par l’application simultanée d’une condition d’initialisation (« set ») et de réinitialisation aux deux entrées de bascule. Lorsque la bascule RS comporte des portes logiques NON OU, cet état logique interdit se traduit par l’application de deux tensions aux deux entrées de bascule vues par les transistors NMOS de la bascule dont les grilles sont connectées à ces deux entrées de bascule, comme des états logiques « 1 ». Mais les conditions de délivrance de ces deux tensions d’entrée sont telles qu’elles permettent d’éviter en réalité l’état logique interdit. A titre d’exemple, ces conditions de délivrance comportent la satisfaction audit instant de délivrance et ultérieurement, d’une relation entre les valeurs de ces deux tensions d’entrée, la valeur de la deuxième tension d’alimentation et la tension de seuil des transistors NMOS de la bascule dont les grilles sont connectées aux deux entrées de bascule. La haute tension et la basse tension ont des valeurs correspondant à celles utilisées dans des phases d’effacement ou de programmation de cellules-mémoires non volatiles. La première valeur de la première tension d’alimentation est au moins égale à la valeur la plus grande entre la tension de seuil des transistors NMOS et la valeur absolue de la tension de seuil des transistors PMOS du dispositif de verrou. Elle est par ailleurs avantageusement inférieure ou égale à 1,2 Volts. Selon un mode de réalisation, la bascule verrou comporte une première porte logique et une deuxième porte logique, avantageusement des portes NON OU. Selon un mode de réalisation, la première porte logique possède une première entrée de porte couplée à la première entrée de bascule, une deuxième entrée de porte et une première sortie de porte. La deuxième porte logique possède une première entrée de porte couplée à la première sortie de porte, une deuxième entrée de porte couplée à la deuxième entrée de bascule et une deuxième sortie de porte couplée à la deuxième entrée de porte de la première porte logique ainsi qu’à la sortie de bascule. Les première et deuxième portes logiques comportent des transistors NMOS ayant leur grille connectée à la première entrée de bascule ou à la deuxième entrée de bascule et le module de commande est avantageusement configuré pour, lorsque la bascule est positionnée (dans son état initialisé ou réinitialisé), délivrer à partir dudit instant de délivrance, sur chaque entrée de bascule ladite tension d’entrée correspondante ayant une valeur inférieure à la valeur de la deuxième tension d’alimentation augmentée de la tension de seuil des transistors NMOS. Ceci permet d’obtenir une tension grille-source de ces transistors inférieure à leur tension de seuil, ce qui les bloque et évite donc l’état logique interdit de la bascule tout évitant les fuites de ces transistors NMOS. Il serait possible de délivrer audit instant de délivrance et au moins temporairement, sur chaque entrée de bascule ladite tension d’entrée ayant une valeur égale à la valeur de la deuxième tension d’alimentation augmentée de la tension de seuil des transistors NMOS. On n’obtiendrait toujours pas un état logique interdit car de telles tensions d’entrée ne seraient pas vues comme représentatives d’un état logique « 1 » mais cela engendrerait des fuites de courant au niveau des transistors NMOS. Selon un mode de réalisation, le module de commande comporte une première porte logique NON ET, apte à être alimentée entre une première tension auxiliaire et une deuxième tension auxiliaire. La première porte logique possède une première entrée de porte apte à recevoir un signal logique d’initialisation de la bascule verrou, une deuxième entrée de porte apte à recevoir un signal de commande, et une première sortie de porte couplée à la première entrée de bascule. Le module de commande comporte également une deuxième porte logique NON ET, apte à être alimentée entre la première tension auxiliaire et la deuxième tension auxiliaire. Cette deuxième porte logique NON ET possède une première entrée de porte apte à recevoir le signal de commande, une deuxième entrée de porte apte à recevoir un signal logique de réinitialisation de la bascule verrou, et une deuxième sortie de porte couplée à la deuxième entrée de bascule. Le module de commande comporte également des moyens de contrôle configurés pour, en fonction de différentes phases de fonctionnement de la bascule (par exemple bascule à l’état inactif, initialisation de la bascule, réinitialisation de la bascule, et une fois la bascule initialisée ou réinitialisée, délivrance et maintien en sortie de la haute tension ou de la basse tension de la bascule verrou), -attribuer une valeur logique au signal de commande, -délivrer le signal d’initialisation dans son état logique actif ou inactif, -délivrer le signal de réinitialisation dans son état logique inactif ou actif, et -gérer les valeurs de la première tension d’alimentation, de la deuxième tension d’alimentation, de la première tension d’alimentation auxiliaire et de la deuxième tension d’alimentation auxiliaire. D'autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : , et illustrent schématiquement des modes de réalisation et de mise en œuvre de l’invention. Sur la , la référence DM désigne un dispositif de mémoire non volatile à architecture du type à tension partagée comprenant un plan-mémoire matriciel PM comportant des rangées et des colonnes de cellules-mémoire CEL. Un décodeur-rangées RDEC ainsi qu’un décodeur colonnes CDEC, de structure classique, sont associés à ce plan-mémoire PM. Le décodeur-rangées, dont un exemple de structure sera décrit plus en détails ci-après, est configuré pour sélectionner une rangée du plan-mémoire. Comme illustré schématiquement sur la , chaque cellule-mémoire comporte un transistor d’accès ou de sélection TA et un transistor d’état TR ayant une grille flottante et une grille de commande. Tous les transistors d’accès TA d’une même rangée j de cellules sont reliés par leurs grilles respectives à une ligne de mots WLj et sont commandés sur leurs grilles par un signal WLj. (à des fins de simplification, on désignera par la même référence WLj la ligne de mots et le signal délivré sur cette ligne de mots). Les sources des transistors d’état TR sont connectées à une ligne de sources commandée SL dont le potentiel est typiquement à la masse lors des phases d’effacement ou de lecture mais qui est positif de l’ordre de quelques volts lors des opérations de programmation de ces cellules-mémoire. Comme illustré sur cette , le plan-mémoire PM comprend typiquement des mots-mémoire MTMi sur chaque rangée. Chaque mot-mémoire MTMi comporte plusieurs cellules-mémoire, ici p cellules-mémoire. Aussi, parle-t-on de colonnes de mots-mémoire. Ainsi, les mots-mémoire MTMi situés sur chaque rangée appartiennent à la colonne i de mots-mémoire et les transistors d’accès TA des p cellules-mémoire de ces mots-mémoire MTMi sont respectivement reliés à des lignes de bits BLp.i, BLp.i+1,… BLp.i+p-1. Comme indiqué ci-avant, la ligne de source SL, dédiée à la colonne i et donc au mot-mémoire correspondant MTMi, relie les sources des transistors d’état TR du mot-mémoire MTMi. Tous les transistors d’état TR des cellules-mémoires d’un mot-mémoire MTMi sont commandés sur leurs grilles par un élément de commande CGSWij comportant ici un inverseur incluant un transistor NMOS TN et un transistor PMOS TP. Et, tous les éléments de commande CGSWij d’une même rangée j sont pilotés par un premier signal de pilotage CLj délivré sur une ligne CLj (là encore, à des fins de simplification, la référence CLj de la ligne correspond à la référence du signal de pilotage véhiculé sur cette ligne). Comme on le verra plus en détails ci-après, ce premier signal de pilotage CLj est issu d’un premier dispositif de verrou de type RS, référencé DISV1, associé à la rangée j, via des premiers moyens de pilotage rangée MPLR1. De même, le deuxième signal de pilotage WLj est issu d’un deuxième dispositif de verrou de type RS, référencé DISV2, via des deuxièmes moyens de pilotage rangée MPLR2. Si l’on revient maintenant à l’inverseur CGSWij, on voit que l’entrée de cet inverseur est commandée par le premier signal de pilotage CLj. Le substrat du transistor TP est polarisé par une tension BP et le substrat du transistor TN est polarisé par une tension BN. Par ailleurs, la source du transistor TP est polarisée par une tension DPi et la source du transistor TN est polarisée par une tension DNi. Comme on le verra plus en détails ci-après, afin d’écrire une donnée dans le mot-mémoire MTMi, -le décodeur rangées RDEC est configuré pour, sélectionner la rangée j contenant ce mot-mémoire, et -les premiers moyens de pilotage rangée MPLR1, associés à cette rangée sélectionnée j, sont configurés pour conférer au premier signal de pilotage CLj une tension d’effacement correspondant à un premier état logique du premier signal de pilotage CLj puis une tension de programmation correspondant à un deuxième état logique du premier signal de pilotage CLj, et ce sans modifier l’état de la borne de sortie OUT du premier dispositif de verrou DISV1 associé à cette rangée sélectionnée j entre l’effacement et la programmation du mot-mémoire MTMi. On reviendra plus en détail ci-après sur les valeurs des différentes tensions de ce signal de pilotage CLj correspondant à ses états logiques respectifs. Bien qu’il soit possible de prévoir un premier dispositif de verrou et des premiers moyens de pilotage-rangée par rangée j, il est particulièrement avantageux de prévoir, comme illustré très schématiquement sur la , un premier dispositif de verrou DISV1 associé à N rangées, par exemple huit rangées. Ainsi, si le plan-mémoire PM comporte R rangées, avec R égal au produit de M par N, on a donc M blocs de N rangées et M premiers dispositifs de verrou DISV1 respectivement associés aux M blocs de N rangées. Les premiers moyens de pilotage-rangées MPLR1 comportent alors N premiers circuits de pilotage CPLT0-CPLT7 (N est égal à 8 ici) structurellement identiques, possédant chacun une première entrée de circuit ECR1 reliée à la borne de sortie OUT du premier dispositif de verrou DISV1 correspondant. Par ailleurs, chaque premier circuit de pilotage possède une sortie de circuit SCR1 délivrant le premier signal de pilotage correspondant CLj (j = 0 à 7). Chaque premier circuit de pilotage CLPTi comporte également une deuxième entrée de circuit ECR2 apte à recevoir un premier signal de commande controlHV délivré par un premier étage de commande ETCM1. Et, comme on le verra plus en détail ci-après, l’état logique du premier signal de pilotage CLj dépend de la valeur du premier signal de commande controlHV. Le premier dispositif de verrou DISV1 comporte une entrée d’initialisation Set et une entrée de réinitialisation Reset. Le dispositif de verrou est par ailleurs alimenté entre une première tension d’alimentation Vplus et une deuxième tension d’alimentation Vminus qui est inférieure à la tension d’alimentation Vplus. En effacement, une fois que le dispositif de verrou DIS1 a été initialisé, la première tension d’alimentation Vplus monte à une valeur de haute tension, par exemple 15 volts, tandis que la deuxième tension d’alimentation Vminus monte à une basse tension, par exemple 3 volts. Pour une rangée j sélectionnée, la tension du premier signal de pilotage CLj, associée à cette rangée sélectionnée, est égale à la basse tension, soit 3 volts dans cet exemple. Ceci correspond donc à un état logique bas. Lors de l’opération de programmation qui suit l’opération d’effacement dans le cycle d’écriture du mot-mémoire considéré, la première tension d’alimentation Vplus vaut par exemple 3 volts tandis que la deuxième tension d’alimentation Vminus est une tension négative, par exemple égale à -5 volts. Et, pour une rangée j sélectionnée, la valeur de la tension du signal CLj délivrée sur cette rangée sélectionnée, vaut, dans l’étape de programmation, 3 volts ce qui correspond à la haute tension de programmation Vplus. Le premier signal de pilotage CLj a donc cette fois-ci l’état logique haut. On voit donc qu’entre l’étape d’effacement et l’étape de programmation, l’état logique du premier signal de pilotage a changé. Il est passé de l’état logique bas à l’état logique haut. Par contre, comme on le verra plus en détail ci-après, ceci s’est effectué sans que l’état logique du signal de sortie délivré sur la borne de sortie OUT du premier dispositif de verrou DISV1 ait changé. En fait, ce changement d’état logique du premier signal de pilotage CLj a été opéré grâce à la valeur du premier signal de commande controlHV. Lors de l’opération d’effacement, la sélection de la colonne i contenant le mot-mémoire MTMi s’effectue à l’aide de la valeur de la tension Dpi. Plus précisément, pour une colonne sélectionnée, la valeur Dpi est égale à la haute tension, par exemple 15 volts tandis que pour une colonne non sélectionnée et une rangée sélectionnée, la valeur de cette tension est égale à 3volts. Pour l’opération de programmation, la sélection de la colonne i contenant le mot MTMi situé sur la rangée sélectionnée, s’effectue grâce à la valeur de la tension DNi. Plus précisément, cette tension vaut -5 volts pour sélectionner la colonne i de la rangée j sélectionnée tandis qu’elle vaut 3 volts pour ne pas sélectionner la colonne i d’une rangée sélectionnée. Les valeurs des tensions de substrat BN et BP valent quant à elles respectivement 3 volts et 15 volts pour une opération d’effacement, que ce soit pour une colonne et/ou une rangée sélectionnée ou non. Pour l’opération de programmation, les valeurs des tensions BN et BP valent respectivement -5 volts et 3 volts que ce soit pour la sélection ou la non sélection d’une colonne et/ou d’une rangée. On se réfère maintenant plus particulièrement à la pour décrire un exemple de réalisation d’un premier étage de pilotage CPLT0. Celui-ci comporte une porte logique PL2 du type NON OU EXCLUSIF possédant une première entrée de porte ENP1 connectée à la première entrée de circuit ECR1, par l’intermédiaire d’une porte logique PL1 NON ET et une deuxième entrée de porte ENP2 connectée à la deuxième entrée de circuit ECR2, ainsi qu’une sortie de porte connectée à l’entrée d’un premier inverseur INV1 dont la sortie est connectée à la première sortie de circuit SCR1. La porte logique PL1 reçoit également sur son autre entrée, connectée à une première entrée de décodage EDC1 un premier signal de décodage P0HVCL0 permettant de sélectionner ou non la rangée associée à ce premier circuit de pilotage CPLT0. La porte logique PL1 forme ainsi un premier circuit de décodage-rangée et permet, en combinaison avec le premier signal de décodage-rangée P0HVCL0, de sélectionner ou non cette rangée. Plus précisément, si la valeur logique du premier signal de décodage P0HVCL0 vaut 1, la rangée est sélectionnée. Par contre, si cette valeur logique vaut 0, la rangée n’est pas sélectionnée. Si l’on se réfère maintenant plus particulièrement à la , on voit que le décodeur-rangée comporte un circuit de décodage bloc CDCBLC, comportant ici une porte logique ET, connectée en sortie à l’entrée d’initialisation Set du premier dispositif de verrou DISV1. Dans cet exemple, une première entrée de la porte ET CDCBLC reçoit un fil P1 parmi huit. Une deuxième entrée reçoit un fil P2 parmi huit ce qui permet de sélectionner un dispositif de verrou DISV1 parmi M (M=64 ici) dispositifs. La combinaison de cette porte CDCBLC et de la porte NON ET PL1 du circuit de pilotage CPLT1 permet donc de sélectionner une rangée parmi 512 rangées. L’entrée de réinitialisation Reset du premier dispositif de verrou DISV1 est apte à recevoir un signal de réinitialisation RstCL. Comme indiqué ci-avant, un cycle d’écriture dans un mot-mémoire commence par une phase d’effacement de ce mot-mémoire. A cet égard, pour l’effacement, après que le premier dispositif verrou a été initialisé, il va délivrer sur sa borne de sortie OUT la tension Vplus (15 volts). La sortie logique de la borne de sortie OUT de sortie est donc l’état haut. La rangée correspondante ayant été sélectionnée (le signal POHVCL0=1), la sortie de la porte NON ET PL1 vaut 0. Le premier signal de commande controlHV a également un état logique bas. En conséquence, la sortie de la porte NON OU EXCLUSIF PL2 a un état logique haut (la tension délivrée est la tension Vplus égale à 15 volts). Par conséquent, la sortie de l’inverseur INV1 est à l’état bas (tension égale à 3 volts). Par conséquent, le premier signal de pilotage CL0 a un état logique bas et une tension égale à Vminus (3 volts). Pour la phase de programmation, le premier dispositif de verrou DISV1 est cette fois-ci alimenté entre la tension Vplus (3 volts) et la tension Vminus (-5 volts). La sortie du premier dispositif de verrou délivre la tension Vplus (3 volts) ce qui correspond là encore à un état logique haut de ce signal de sortie. La sortie de la porte logique NON ET PL1 vaut donc toujours 0. Par contre, cette fois-ci, le premier signal de commande controlHV a une tension égale à Vplus ce qui correspond à son état logique haut. En conséquence, la sortie de la porte logique PL2 est à l’état logique bas. Par conséquent, la sortie du premier inverseur INV1 est à l’état logique haut (il a la tension Vplus égale à 3 volts). Il en est de même pour le premier signal de pilotage CL0 qui présente la tension Vplus correspondant à l’état haut de ce signal. On a donc bien eu entre l’effacement et la programmation du mot-mémoire une modification de l’état logique du premier signal de pilotage CL0 sans modification de l’état logique de la borne de sortie OUT du premier dispositif de verrou DISV1. On se réfère maintenant plus particulièrement à la . Tous les transistors de sélection des cellules-mémoire d’une même rangée sont pilotées par un deuxième signal de pilotage WL0 (pour la rangée 0). Ce deuxième signal de pilotage est issu d’un deuxième dispositif de verrou de type RS DISV2, qui peut être de structure analogue à celle du premier dispositif DISV1. Afin de programmer une donnée dans un mot-mémoire, -le décodeur-rangée est configuré pour sélectionner la rangée contenant ce mot-mémoire, et, comme illustré sur la , -des deuxièmes moyens de pilotage-rangée MPLR2 associés à la rangée sélectionnée sont configurés pour conférer au deuxième signal de pilotage WLj, une tension de sélection, qui est typiquement une haute tension, par exemple 13 volts. Comme illustré sur la , ces deuxièmes moyens de pilotage-rangée MPLR2 comportent un deuxième circuit de pilotage CPTL20 ayant, à l’exception de la porte logique NON OU EXCLUSIF, une structure analogue à celle du premier circuit de pilotage CPTL0. Plus précisément, une porte logique NON ET PL12, formant un deuxième circuit de décodage-rangée recevant sur une entrée connectée à une deuxième entrée de décodage EDC2, un deuxième signal de décodage P0HVWL0, est connectée sur son autre entrée à la première entrée de circuit ECR12 elle-même connectée à la sortie du deuxième dispositif de verrou DISV2 correspondant. La sortie de la porte PL12 est connectée à l’entrée d’un deuxième inverseur INV2 dont la sortie est connectée à la sortie de circuit SCR12 qui délivre le deuxième signal de pilotage WL0 (pour la rangée 0). Bien qu’il soit possible d’utiliser, pour les dispositifs de verrou DISV1 et DISV2 tout type de dispositif de verrou, par exemple un dispositif de verrou du type SRAM, il est particulièrement avantageux d’utiliser un dispositif de verrou du type de celui décrit dans la demande de brevet français précitée n° 2205502 et dont un exemple de réalisation est illustré sur la . Ce dispositif de verrou DISV comprend une bascule verrou du type RS référencée BSV, alimentée entre la première tension d’alimentation Vplus et la deuxième tension d’alimentation Vminus et possédant une première entrée de bascule A, une deuxième entrée de bascule B et une sortie de bascule OUTN2 connectée à la borne de sortie OUT. Ici la sortie de bascule OUTN2 forme la borne de sortie OUT du dispositif DISV. La bascule verrou BSV comporte une première porte logique NOR1 et une deuxième porte logique NOR2, qui sont ici des portes NON OU. La première porte logique NOR1 possède une première entrée de porte ENR10 couplée à la première entrée de bascule A, une deuxième entrée de porte ENR11 et une première sortie de porte OUTN1. La deuxième porte logique NOR2 possède une première entrée de porte ENR20 couplée à la première sortie de porte OUTN1, une deuxième entrée de porte ENR21 couplée à la deuxième entrée de bascule B et la deuxième sortie de porte OUTN2 couplée à la deuxième entrée de porte ENR11 de la première porte logique NOR1 ainsi qu’à la sortie de bascule OUT. Le dispositif DISV comporte également un module de commande MCM configuré pour notamment positionner la bascule verrou BSV dans un état initialisé ou dans un état réinitialisé lorsque la première tension d’alimentation Vplus a une première valeur Vdd qui est inférieure à la basse tension LV et qui peut être aussi basse que la plus grande valeur entre la tension de seuil des transistors NMOS du dispositif et la valeur absolue de la tension de seuil des transistors PMOS du dispositif, par exemple de l’ordre de 0,9 volt. Lorsque la bascule BSV est positionnée dans son état « initialisé » ou « réinitialisé », le module de commande est configuré pour conférer la haute tension HV à la première tension d’alimentation Vplus et la basse tension LV à la deuxième tension d’alimentation Vminus et faire délivrer et maintenir sur la sortie de bascule OUTN2 la haute tension HV ou la basse tension LV, en fonction de l’état de positionnement initial de la bascule. A cet égard, le module de commande est configuré pour délivrer simultanément à un instant de délivrance et ultérieurement, aux deux entrées de bascule A et B, deux tensions d’entrée correspondant en théorie à un état logique interdit, mais dans des conditions de délivrance telles que ces deux tensions d’entrée ne se traduisent pas en réalité pour ladite bascule par l’état logique interdit. L’état logique interdit est un état qui se traduit par l’application simultanée d’une condition d’initialisation (« set ») et de réinitialisation aux deux entrées de bascule A et B. Dans l’exemple décrit, la bascule BSV comporte des portes NON OU. En conséquence l’état logique interdit se traduit en théorie pour une telle bascule, par l’application de deux tensions aux deux entrées de bascule vues par les transistors NMOS de la bascule dont les grilles sont connectées à ces deux entrées de bascule A et B, comme représentatives d’un état logique « 1 ». A titre d’exemple, les conditions de délivrance mentionnées ci-avant (conduisant à ce que cet état logique interdit théorique ne se traduise pas en réalité pour la bascule par l’état logique interdit) comportent la satisfaction audit instant de délivrance et ultérieurement, d’une relation entre les valeurs de ces deux tensions d’entrée, la valeur de la deuxième tension d’alimentation et la tension de seuil des transistors NMOS de la bascule dont les grilles sont connectées aux deux entrées de bascule. Plus précisément, les première et deuxième portes logiques NOR1 et NOR2 comportent des transistors NMOS ayant leur grille connectée à la première entrée de bascule A ou à la deuxième entrée de bascule B et le module de commande est avantageusement configuré pour, lorsque la bascule est positionnée (dans son état initialisé ou réinitialisé), délivrer à partir dudit instant de délivrance, sur chaque entrée de bascule ladite tension d’entrée correspondante ayant une valeur inférieure à la valeur de la deuxième tension d’alimentation augmentée de la tension de seuil des transistors NMOS. Ces conditions de délivrance permettent d’obtenir une tension grille-source de ces transistors inférieure à leur tension de seuil, ce qui les bloque et évite donc l’état logique interdit de la bascule tout évitant les fuites de ces transistors NMOS. Matériellement, le module de commande comporte par exemple une première porte logique NON ET référencée NAND1, alimentée entre une première tension auxiliaire VdVp et une deuxième tension auxiliaire VgVm, et couplée en sortie à la première entrée de bascule A. Le module de commande comporte également une deuxième porte logique NON ET référencée NAND2, alimentée entre la première tension auxiliaire VdVp et la deuxième tension auxiliaire VgVm, et couplée en sortie à la deuxième entrée de bascule B. La première porte logique NON ET NAND1 possède une première entrée de porte END10 apte à recevoir un signal logique SetN d’initialisation de la bascule verrou, une deuxième entrée de porte END11 apte à recevoir un signal de commande NoGsN, et une première sortie de porte OUTD1 couplée à la première entrée de bascule A. La deuxième porte logique NON ET NAND2 possède une première entrée de porte END20 apte à recevoir le signal de commande NoGsN, une deuxième entrée de porte END21 apte à recevoir un signal logique ResetN de réinitialisation de la bascule verrou, et une deuxième sortie de porte OUTD2 couplée à la deuxième entrée de bascule B. Le module de commande MCM comporte également des moyens de contrôle MCTRL configurés pour, en fonction de différentes phases de fonctionnement de la bascule verrou, attribuer une valeur logique au signal de commande NoGsN, délivrer le signal d’initialisation SetN dans son état logique actif ou inactif, délivrer le signal de réinitialisation ResetN dans son état logique inactif ou actif et gérer les valeurs de la première tension d’alimentation Vplus, de la deuxième tension d’alimentation Vminus, de la première tension d’alimentation auxiliaire VdVp et de la deuxième tension d’alimentation auxiliaire VgVm. Cette gestion, effectuée par exemple notamment par une machine d’états, inclut un séquencement temporel de ces différentes valeurs de tension. La illustre un exemple d’utilisation de ces dispositifs de verrou de la dans une configuration du type de celle illustrée sur la . Plus précisément, chaque premier dispositif de verrou DISV1 est commandé par le signal de commande CLnoGsN tandis que chaque deuxième dispositif de verrou DISV2 est commandé par le signal de commande WLnoGsN. Les entrées END10 et END21 des deux portes NON ET NAND1 et NAND2 reçoivent respectivement un signal de réinitialisation PCRN. La sortie de la porte logique NON ET CDCBLC (qui permet ici de sélectionner un bloc de deux dispositifs DISV1 et DISV2 parmi 64 blocs) est connectée aux entrées de portes END22 et END13 des deux portes NON ET NAND12 et NAND11 de ces deux dispositifs de verrou de façon à initialiser ces dispositifs. Les portes NON OU du dispositif de verrou DISV2 et les portes des circuits de pilotage CPLT20-CPLT27 sont alimentées entre la tension VWLdec et la tension SW_gnd2. Dispositif de mémoire non volatile à architecture du type à « tension partagée », comprenant un plan mémoire matriciel (PM) comportant des colonnes de mots-mémoire, ces mots-mémoire (MTMi) étant formés respectivement sur chaque rangée du plan-mémoire par des groupes de cellules-mémoires, chaque cellule-mémoire comportant un transistor d’état (TR) ayant une grille de commande et une grille flottante et un transistor de sélection (TA), tous les transistors d’état des cellules-mémoires d’un mot-mémoire étant commandés sur leur grille par un élément de commande (CGSWij), tous les éléments de commande d’une même rangée étant pilotés par un premier signal de pilotage (CLj) issu d’un premier dispositif de verrou de type RS (DISV1) associé à ladite rangée, un décodeur rangée (RDEC) configuré pour, afin d’écrire une donnée dans un mot mémoire, sélectionner la rangée contenant ce mot-mémoire et des premiers moyens de pilotage-rangée (MPLR1), associés à ladite rangée sélectionnée et configurés pour, afin d’écrire la donnée dans le mot mémoire, conférer au premier signal de pilotage (CLj) une tension d’effacement correspondant à un premier état logique du premier signal de pilotage puis une tension de programmation correspondant à un deuxième état logique du premier signal de pilotage (CLj) sans modifier l’état de la borne de sortie (OUT) du premier dispositif de verrou (DISV1) associé à cette rangée sélectionnée entre l’effacement et la programmation du mot-mémoire. Dispositif de mémoire selon la revendication 1, dans lequel les premier moyens de pilotage-rangée (MPLR1) comportent un premier circuit de pilotage (CPLT0) possédant une première entrée de circuit connectée à la borne de sortie du premier dispositif de verrou, une deuxième entrée de circuit apte à recevoir un premier signal de commande (ControlHV) et une première sortie de circuit apte à délivrer le premier signal de pilotage (CLj) dont l’état logique dépend de la valeur du premier signal de commande, et un premier étage de commande (ETCM1) configuré pour délivrer ce premier signal de commande. Dispositif de mémoire selon la revendication 2, dans lequel ledit premier circuit de pilotage comporte -une porte logique du type NON OU EXCLUSIF (PL2) possédant une première entrée de porte connectée à ladite première entrée de circuit, une deuxième entrée de porte connectée à la deuxième entrée de circuit et une sortie de porte, et -un premier inverseur (INV1) connecté entre la sortie de porte et la première sortie de circuit. Dispositif de mémoire selon l’une des revendications précédentes, dans lequel le plan mémoire comprend R rangées, et le dispositif de mémoire comprend -M premiers dispositifs de verrou (DISV1), chaque premier dispositif de verrou étant associé à un bloc de N rangées, R étant égal au produit de N par M, ainsi que -pour chaque premier dispositif de verrou, N premiers moyens de pilotage-rangée respectivement associés aux N rangées du bloc de rangées associé à ce premier dispositif de verrou, et le décodeur rangée comporte un circuit de décodage bloc (CDCBLC) configuré pour sélectionner un premier dispositif de verrou parmi les M premiers dispositifs de verrou et un premier circuit de décodage rangée (PL1) configuré pour sélectionner une rangée parmi les N rangées du bloc de rangées associé au premier dispositif de verrou sélectionné. Dispositif de mémoire selon les revendications 3 et 4, dans lequel le circuit de décodage bloc (CDCBLC) est connecté à l’entrée d’initialisation de chaque premier dispositif de verrou (DISV1) et le premier circuit de décodage rangée comporte au sein de chaque premier circuit de pilotage, une première porte logique (PL1) connectée en entrée d’une part à la première entrée de circuit et d’autre part à une première entrée de décodage (EDC1) apte à recevoir un signal de décodage rangée (P0HVCL0), et connectée en sortie à la deuxième entrée de porte de la porte logique NON OU EXCLUSIF. Dispositif de mémoire selon l’une des revendications précédentes, dans lequel tous les transistors de sélection des cellules-mémoires d’une même rangée sont pilotés par un deuxième signal de pilotage (WLj) issu d’un deuxième dispositif de verrou de type RS (DISV2) associé à ladite rangée, le décodeur rangée étant configuré pour, afin de programmer une donnée dans un mot mémoire, sélectionner la rangée contenant ce mot-mémoire et le dispositif de mémoire comprend des deuxièmes moyens de pilotage-rangée (MPLR2), associés à ladite rangée sélectionnée et configurés pour, afin de programmer la donnée dans le mot mémoire, conférer au deuxième signal de pilotage (WLj) une tension de sélection. Dispositif selon les revendications 2 et 6, dans lequel les deuxièmes moyens de pilotage-rangée comportent un deuxième circuit de pilotage (CPLT20) possédant une première entrée de circuit connectée à la borne de sortie du deuxième dispositif de verrou et une deuxième sortie de circuit apte à délivrer le deuxième signal de pilotage. Dispositif de mémoire selon la revendication 7, dans lequel ledit deuxième circuit de pilotage comporte un deuxième inverseur (INV2) dont la sortie est connectée à la deuxième sortie de circuit. Dispositif de mémoire selon l’une des revendications 6 à 8, prise en combinaison avec la revendication 4, dans lequel chaque paire formée du premier dispositif de verrou (DISV1) et du deuxième dispositif de verrou (DISV2) est associée à un même bloc de N rangées, et le dispositif de mémoire comporte pour chaque deuxième dispositif de verrou, N deuxièmes moyens de pilotage-rangée respectivement associés aux N rangées du bloc de rangées associé à ce deuxième dispositif de verrou, et le décodeur rangée comporte, outre le circuit de décodage bloc (CDCBLC) configuré pour sélectionner une paire de premier et deuxième dispositifs de verrou parmi les M paires, un deuxième circuit de décodage rangée (PL12) configuré pour sélectionner une rangée parmi les N rangées du bloc de rangées associé au deuxième dispositif de verrou sélectionné. Dispositif de mémoire selon la revendication 9, dans lequel le circuit de décodage bloc (CDCBLC) est connecté à l’entrée d’initialisation de chaque deuxième dispositif de verrou et le deuxième circuit de décodage rangée comporte au sein de chaque deuxième circuit de pilotage, une deuxième porte logique (PL12) connectée en entrée d’une part à la première entrée de circuit et d’autre part à une deuxième entrée de décodage (EDC2) apte à recevoir un signal de décodage rangée (P0HVWL0) et connectée en sortie au deuxième inverseur. Dispositif de mémoire selon les revendications 5 et 10, dans lequel la première porte logique (PL1) et la deuxième porte logique (PL12) sont des portes NON ET. Dispositif de mémoire selon l’une des revendications précédentes, dans lequel le premier dispositif de verrou est capable sur commande de délivrer et de maintenir sur sa borne de sortie (OUT) soit une haute tension soit une basse tension, et comprend -une première bascule verrou du type RS (BSV) apte à être alimentée entre une première tension d’alimentation (Vplus) et une deuxième tension d’alimentation (Vminus) inférieure à la première tension d’alimentation et possédant une première (A) et une deuxième (B) entrées de bascule et une sortie de bascule (OUTN2) connectée à la borne de sortie (OUT), et -un module de commande (MCM) configuré o pour positionner la première bascule verrou dans un état initialisé ou dans un état réinitialisé lorsque la première tension d’alimentation (Vplus) a une première valeur inférieure à la basse tension puis, o la première bascule verrou étant positionnée, pour conférer la haute tension à la première tension d’alimentation (Vplus) et la basse tension à la deuxième tension d’alimentation (Vminus) et pour délivrer simultanément à partir d’un instant de délivrance, aux deux entrées de bascule, deux tensions d’entrée correspondant en théorie à un état logique interdit, dans des conditions de délivrance telles que ces deux tensions d’entrée ne se traduisent pas en réalité pour ladite première bascule par l’état logique interdit, de façon à faire délivrer et maintenir sur la sortie de bascule la haute tension ou la basse tension. Dispositif de mémoire selon la revendication 12, dans lequel le module de commande comporte -une première porte logique NON ET (NAND1), apte à être alimentée entre une première tension auxiliaire (VdVp) et une deuxième tension auxiliaire (VgVm), possédant une première entrée de porte (END10) connectée à la sortie du circuit de décodage bloc, une deuxième entrée de porte (END11) apte à recevoir un troisième signal de commande (NoGsN), et une première sortie de porte (OUTD1) couplée à la première entrée de bascule (A), -une deuxième porte logique NON ET (NAND2), apte à être alimentée entre la première tension auxiliaire (VdVp) et la deuxième tension auxiliaire (VgVm), possédant une première entrée de porte (END20) apte à recevoir le troisième signal de commande (NoGsN), une deuxième entrée de porte (END21) apte à recevoir un signal logique (ResetN) de réinitialisation de la première bascule verrou, et une deuxième sortie de porte (OUTD2) couplée à la deuxième entrée de bascule (B), -des moyens de contrôle (MCTRL) configurés pour, en fonction de différentes phases de fonctionnement de la première bascule verrou, attribuer une valeur logique au troisième signal de commande, délivrer le signal de réinitialisation dans son état logique inactif ou actif et gérer les valeurs de la première tension d’alimentation (Vplus), de la deuxième tension d’alimentation (Vminus), de la première tension d’alimentation auxiliaire (VdVp) et de la deuxième tension d’alimentation auxiliaire (VgVm). Dispositif de mémoire selon la revendication 12 ou 13, prise en combinaison avec la revendication 6, dans lequel le deuxième dispositif de verrou (DISV2) a une architecture similaire à celle du premier dispositif de verrou (DISV1). Dispositif de mémoire selon l’une des revendications précédentes, étant un dispositif de mémoire du type EEPROM.