FR 3140721 A1 20240412 FR 2210253 A 20221006 Procédé de commande d'un convertisseur analogique-numérique La présente description concerne un procédé de commande d'un convertisseur analogique-numérique (1), dans lequel des bits de poids forts sont déterminés par des approximations successives mettant en œuvre un premier convertisseur numérique-analogique (114) et un deuxième convertisseurs numérique-analogique (116). En outre, des bits de poids faibles sont déterminés par une conversion temps-numérique en appliquant une première rampe sur la sortie du premier convertisseur (114) avec un troisième convertisseur numérique-analogique (124) et en appliquant une deuxième rampe sur la sortie du deuxième convertisseur (116) avec un quatrième convertisseur numérique-analgique (126). Le sens de variation des première et deuxième rampes est déterminé par la comparaison (Res) des sorties (118, 120) des premier et deuxième convertisseurs (114, 116) à la fin des approximations successives (204). Figure pour l'abrégé : Fig. 1 Procédé de commande d'un convertisseur analogique-numérique La présente description concerne de façon générale les circuits électroniques et leurs procédés de commande, et, plus particulièrement, les convertisseurs analogique-numérique (ADC de l'anglais "Analog-to-Digital Converter") et leurs procédés de commande. Parmi les convertisseurs analogique-numérique connus, des convertisseurs utilisent une conversion analogique-numérique par approximations successives pour déterminer des bits de poids fort d'un résultat de conversion d'une tension analogique en un mot numérique, et une conversion temps-numérique (TDC de l'anglais "Time to Digital") pour déterminer des bits de poids faible du résultat de la conversion de la tension en le mot numérique. De tels convertisseurs, dits convertisseurs hybrides, permettent des conversions analogique-numérique plus rapides et moins consommateurs d'énergie que les convertisseurs non hybrides connus, par exemple que les convertisseurs connus utilisant uniquement des approximations successives ou uniquement une conversion temps-numérique. Dit autrement, les convertisseurs analogique-numérique hybrides connus ont une meilleure figure de mérite (FOM – de l'anglais "Figure Of Merite") que les autres convertisseurs analogique-numérique connus. Parmi ces convertisseurs analogique-numérique hybrides connus, seuls les convertisseurs dits différentiels sont adaptés à convertir une tension différentielle en un mot numérique, c'est à dire une tension ayant deux composantes distinctes définissant une tension de mode commun et une tension de mode différentiel. Toutefois, les convertisseurs analogique-numérique hybrides différentiels connus présentent divers inconvénients, par exemple en ce qui concerne leurs procédés de commande. Il existe un besoin de pallier tout ou partie des inconvénients des convertisseurs analogique-numérique connus, par exemple des procédés de commande de ces convertisseurs connus. Par exemple, il existe un besoin de pallier tout ou partie des inconvénients des convertisseurs analogique-numérique hybrides différentiels connus, par exemple des procédés de commande de ces convertisseurs connus. Un mode de réalisation pallie tout ou partie des inconvénients des convertisseurs analogique-numérique connus, par exemple des procédés de commande de ces convertisseurs connus. Par exemple, un mode de réalisation pallie tout ou partie des inconvénients des convertisseurs analogique-numérique hybrides différentiels connus, par exemple des procédés de commande de ces convertisseurs connus. Un mode de réalisation prévoit un procédé de commande d'un convertisseur analogique-numérique, comprenant : échantillonner une tension à convertir en échantillonnant une première composante de la tension à convertir sur un premier noeud d'un premier convertisseur numérique-analogique et en échantillonnant une deuxième composante de la tension à convertir sur un deuxième noeud d'un deuxième convertisseur numérique-analogique ; déterminer des bits de poids forts par des approximations successives en commandant, à chacune desdites approximations successives, les premier et deuxième convertisseurs numérique-analogique sur la base d'une comparaison de leurs sorties ; et déterminer des bits de poids faibles par une conversion temps-numérique comprenant : - l'application, par un troisième convertisseur numérique-analogique comprenant le premier noeud et ayant une sortie connectée à la sortie du premier convertisseur, d'une première rampe de décalages en tension successifs sur la sortie du premier convertisseur, et - l'application, par un quatrième convertisseur numérique-analogique comprenant le deuxième noeud et ayant une sortie connectée à la sortie du deuxième convertisseur, d'une deuxième rampe de décalages en tension successifs sur la sortie du deuxième convertisseur, les première et deuxième rampes variant dans des sens opposés déterminés par la comparaison des sorties des premier et deuxième convertisseurs à la fin de la conversion par approximations successives. Selon un mode de réalisation, chacun des décalages en tension de chacune des première et deuxième rampe a, en valeur absolue, une même amplitude. Selon un mode de réalisation, lors de la conversion temps-numérique, les décalages sur la sortie du premier convertisseur et les décalages sur la sortie du deuxième convertisseur sont alternés. Selon un mode de réalisation, entre la fin des approximations successives et le début de la conversion temps-numérique, un premier décalage en tension est appliqué sur la sortie du premier convertisseur par le troisième convertisseur et un deuxième décalage en tension de même amplitude mais de signe opposé au premier décalage en tension est appliqué sur la sortie du deuxième convertisseur par le quatrième convertisseur. Selon un mode de réalisation, le signe des premier et deuxième décalages est déterminé par la comparaison des sorties des premier et deuxième convertisseurs à la fin des approximations successives. Selon un mode de réalisation, l'amplitude des premier et deuxième décalages détermine une redondance entre les bits de poids fort déterminés et les bits de poids faible déterminés. Selon un mode de réalisation, les premier et deuxième convertisseurs sont des convertisseurs numériques-analogiques capacitifs comprenant chacun une même première pluralité d'éléments capacitifs, les troisième et quatrième convertisseurs étant des convertisseurs numériques-analogiques capacitifs comprenant chacun une même deuxième pluralité d'éléments capacitifs. Selon un mode de réalisation, chaque élément capacitif de la première pluralité d'éléments capacitifs du premier convertisseur, respectivement du deuxième convertisseur, a une première borne connectée à la sortie du premier convertisseur, respectivement à la sortie du deuxième convertisseur, et chaque élément capacitif de la deuxième pluralité d'éléments capacitifs du troisième convertisseur, respectivement du quatrième convertisseur, a une première borne connectée à la sortie du troisième convertisseur, respectivement du quatrième convertisseur. Selon un mode de réalisation, le premier noeud est connecté à la sortie des premier et troisième convertisseurs, le deuxième noeud étant connecté à la sortie des deuxième et quatrième convertisseurs. Selon un mode de réalisation : - chacun des premier et deuxième convertisseurs comprend plusieurs premières paires d'éléments capacitifs ; - chaque première paire comprend deux éléments capacitifs identiques ; - lors de l'échantillonnage, un premier élément capacitif de chaque première paire a une première borne couplée à une tension de référence haute et un deuxième élément capacitif de chaque première paire a une première borne couplée à une tension de référence basse ; - chacun des troisième et quatrième convertisseurs comprend plusieurs deuxièmes paires d'éléments capacitifs ; - chaque deuxième paire comprend deux éléments capacitifs identiques ; et - lors de l'échantillonnage, un premier élément capacitif de chaque deuxième paire a une première borne couplée à la tension de référence haute et un deuxième élément capacitif de chaque deuxième paire a une première borne couplée à une tension de référence basse. Selon un mode de réalisation, dans chacun des premier, deuxième, troisième et quatrième convertisseurs numérique-analogique, chacun des premier et deuxième éléments capacitifs a une deuxième borne connectée à la sortie dudit convertisseur numérique-analogique. Selon un mode de réalisation, lors de chacune des approximations successives, en fonction de la comparaison des sorties des premier et deuxième convertisseurs : soit la première borne du premier élément capacitif de la première paire correspondante du premier convertisseur est commutée vers la tension de référence basse et la première borne du deuxième élément capacitif de la première paire correspondante du deuxième convertisseur est commutée vers la tension de référence haute ; soit la première borne du deuxième élément capacitif de la première paire correspondante du premier convertisseur est commutée vers la tension de référence haute et la première borne du premier élément capacitif de la première paire correspondante du deuxième convertisseur est commutée vers la tension de référence basse. Selon un mode de réalisation, en fonction de la comparaison des sorties des premier et deuxième convertisseurs à la fin de la conversion par approximations successives : - soit chaque décalage en tension de la première rampe correspond à la commutation de la première borne du premier élément capacitif d'une deuxième paire correspondante du troisième convertisseur vers la tension de référence basse et chaque décalage en tension de la deuxième rampe correspond à la commutation de la première borne du deuxième élément capacitif d'une deuxième paire correspondante du quatrième convertisseur vers la tension de référence haute ; - soit chaque décalage en tension de la première rampe correspond à la commutation de la première borne du deuxième élément capacitif de la deuxième paire correspondante du troisième convertisseur vers la tension de référence haute et chaque décalage en tension de la deuxième rampe correspond à la commutation de la première borne du premier élément capacitif de la deuxième paire correspondante du quatrième convertisseur vers la tension de référence basse. Selon un mode de réalisation, lors desdites approximations successives, les comparaisons de la sortie du premier convertisseur avec la sortie du deuxième convertisseur sont mises en œuvre par un circuit comparateur verrouillé sur un signal d'horloge cadençant les approximations successives, et, de préférence, lors de la conversion temps-numérique, les comparaisons de la sortie du premier convertisseur avec la sortie du deuxième convertisseur sont mises en œuvre par un autre circuit comparateur. Selon un mode de réalisation, une détection que les sorties des premier et deuxième convertisseurs se croisent pendant la conversion temps-numérique détermine la fin de la conversion temps-numérique. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, sous la forme de blocs, un exemple de mode de réalisation d'un convertisseur analogique-numérique du type auquel s'appliquent les modes de réalisation de procédé de commande décrits ; la représente, sous la forme d'un organigramme, un mode de réalisation d'un procédé de commande d'un convertisseur analogique-numérique du type de celui de la ; la illustre par des courbes un exemple de mise en œuvre du procédé de la ; la illustre par des courbes un autre exemple de mise en œuvre du procédé de la ; la représente un exemple de mode de réalisation de deux convertisseurs numérique-analogique du convertisseur de la ; la représente un exemple de mode de réalisation de deux autres convertisseurs numérique-analogique du convertisseur de la ; la représente un exemple de mode de réalisation d'un circuit d'échantillonnage du convertisseur de la ; et la représente un exemple de mode de réalisation d'un circuit de comparaison du convertisseur de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La présente description propose un convertisseur analogique-numérique hybride et son procédé de commande. Dans ce convertisseur et son procédé de commande, on utilise le signe d'une tension de résidu présente entre une sortie d'un premier convertisseur numérique-analogique et une sortie d'un deuxième convertisseur numérique analogique à la fin de la détermination de bits de poids fort par des approximations successives mettant en œuvre les premier et deuxième convertisseurs. Le signe de cette tension de résidu détermine alors le sens de variation d'une première rampe de décalages en tension appliquée par un troisième convertisseur numérique-analogique sur la sortie du premier convertisseur et le sens de variation d'une deuxième rampe de décalages en tension appliquée sur la sortie du deuxième convertisseur par un quatrième convertisseur numérique-analogique. Les première et deuxième rampes permettent la mise en œuvre d'une conversion temps-numérique pour déterminer des bits de poids faible et ont des sens de variation opposés. La prévision des première et deuxième rampes permet d'éviter de générer des harmoniques d'ordre deux qui dégraderaient les performances de la conversion analogique-numérique. La représente, sous la forme de blocs, un exemple de mode de réalisation d'un convertisseur analogique-numérique 1 du type auquel s'appliquent les modes de réalisation de procédé de commande décrits par la suite. Le convertisseur 1 comprend une entrée 100 et une entrée 102. Les entrées 100 et 102 sont configurées pour qu'une tension analogique différentielle Vdiff à convertir en un mot numérique OUT soit appliquée entre les entrées 100 et 102. Dit autrement, l'entrée 100 est configurée pour recevoir une première composante Vin+ de la tension Vdiff, l'entrée 102 étant configurée pour recevoir une deuxième composante Vin- de la tension Vdiff. L'entrée 100 est connectée à un premier circuit d'échantillonnage et de maintien ("sample and hold" en anglais) 104 (bloc "S/H" en haut en ) et l'entrée 102 est connectée à un deuxième circuit d'échantillonnage et de maintien 106 (bloc "S/H" en bas en ). De préférence, les deux circuits 104 et 106 sont identiques. Le circuit 104 est configuré, lorsqu'il est commandé par un signal de commande d'échantillonnage, pour échantillonner la tension Vin+ et fournir une tension Vs+ correspondant à cet échantillonnage, c'est-à-dire à la valeur de la tension Vin+ au moment de l'échantillonnage. De manière similaire, le circuit 106 est configuré, lorsqu'il est commandé par le signal de commande d'échantillonnage, pour échantillonner la tension Vin- et fournir une tension Vs- correspondant à cet échantillonnage, c'est-à-dire à la valeur de la tension Vin- au moment de l'échantillonnage. De préférence, les deux circuits 104 et 106 sont commandés de manière identique, de sorte à mettre en œuvre l'échantillonnage de la tension Vin+ simultanément à l'échantillonnage de la tension Vin-. A titre d'exemple, le signal de commande des circuits 104 et 106 est un signal fourni par un circuit de commande 112 (bloc "CTRL" en ) du convertisseur 1, le circuit 112 étant par exemple configuré pour commander la mise en œuvre de la conversion analogique-numérique de la tension Vdiff. A titre d'exemple, le signal de commande des circuits 104 et 106 est fournit par un autre circuit, par exemple un circuit externe au convertisseur 1, et est également fourni au circuit 112, par exemple de sorte à déclencher la mise en œuvre d'une conversion analogique-numérique dès que l'échantillonnage par les circuits 104 et 106 est terminé. La tension échantillonnée Vs+, respectivement Vs-, est fournie par le circuit 104, respectivement 106, à un noeud 108, respectivement 110, du convertisseur 1. Le convertisseur 1 comprend un premier convertisseur numérique-analogique 114 (bloc "DAC SAR 1" en ) et un deuxième convertisseur numérique-analogique 116 (bloc "DAC SAR 2" en ). Les convertisseurs 114 et 116 sont des convertisseurs numérique-analogique capacitifs. Les convertisseurs 114 et 116 sont identiques, c'est à dire qu'ils comprennent chacun une même pluralité d'éléments capacitifs, par exemple connectés de manière similaire dans chacun des convertisseurs 114 et 116. Les convertisseurs 114 et 116 sont commandés, par exemple par le circuit 112, pour déterminer des bits de poids fort de la conversion de la tension Vdiff échantillonnée en le mot binaire OUT. Ainsi, le convertisseur 114 comprend le noeud 108, ou, dit autrement, reçoit la tension Vs+, le convertisseur 116 comprenant le noeud 110, ou, dit autrement, recevant la tension Vs-. Plus particulièrement, ces bits de poids fort sont déterminés par des approximations successives au moyen des convertisseurs 114 et 116. Dit autrement, les convertisseurs 114 et 116 permettent la mise en œuvre d'approximations successives. En particulier, chaque approximation successive comprend une commande des deux convertisseurs 114 et 116 qui est fonction de, ou déterminée par, une comparaison des sorties 118 et 120 des convertisseurs respectifs 114 et 116. Ainsi, le convertisseur 1 comprend un circuit 122 (bloc "CMP" en ) configuré pour comparer les sorties 118 et 120 des convertisseurs 114 et 116, ou, dit autrement, pour comparer une tension V+ sur sortie 118 du comparateur 114 avec une tension V- sur la sortie 120 du comparateur 116. Le circuit CMP a donc une entrée connectée à la sortie 118 du convertisseur 114, et une autre entrée connectée à la sortie 120 du convertisseur 116. Le circuit 122 est en outre configuré pour fournir le résultat Res de cette comparaison, par exemple au circuit CTRL qui commande alors en conséquence les deux convertisseurs 114 et 116. Une fois les bits de poids fort déterminés, par exemple par le circuit CTRL, en ayant mis en œuvre des approximations successives utilisant les deux convertisseurs 114 et 116, il y a une tension, dite tension de résidu ou tension résiduelle, présente entre les sorties 118 et 120 des convertisseurs 114 et 116. Une conversion temps-numérique de cette tension de résidu permet de déterminer des bits de poids faible. Pour déterminer les bits de poids faibles, c'est à dire pour mettre en œuvre la conversion temps-numérique de la tension de résidu, le convertisseur 1 comprend un troisième convertisseur numérique-analogique 124 (bloc "DAC TDC 1" en ) et un quatrième convertisseur numérique-analogique 126 (bloc "DAC TDC 2" en ). Les convertisseurs 124 et 126 sont des convertisseurs numérique-analogique capacitifs. Les convertisseurs 124 et 126 sont identiques, c'est à dire qu'ils comprennent chacun une même pluralité d'éléments capacitifs, par exemple connectés de manière similaire dans chacun des convertisseurs 124 et 126. Le convertisseur 124, respectivement 126, comprend le noeud 108, respectivement 110, ou, dit autrement, reçoit la tension échantillonnée Vs+, respectivement Vs-. Le convertisseur 124 est commandé, par exemple par le circuit 112, pour appliquer une première rampe de décalages en tension successifs sur la sortie 118 du convertisseur 114, c'est-à-dire à la tension V+. De manière symétrique, le convertisseur 126 est commandé, par exemple par le circuit 112, pour appliquer une deuxième rampe de décalages en tension successifs sur la sortie 120 du convertisseur 116, c'est-à-dire à la tension V-. Dit autrement, le convertisseur 124 a sa sortie 128 connectée à la sortie 118 du convertisseur 114, le convertisseur 126 ayant sa sortie 130 connectée à la sortie 120 du convertisseur 116. Plus particulièrement, les convertisseurs 124 et 126 sont configurés (ou commandés) de sorte que les première et deuxième rampes de décalages en tension aient des sens de variation opposés. Par exemple, si le convertisseur 124 applique une rampe de décalages en tension où chaque décalage correspond à une augmentation (rampe croissante), respectivement une diminution (rampe décroissante), de la tension V+ sur la sortie 118 du convertisseur 114, alors le convertisseur 126 applique une rampe de décalages en tension où chaque décalage correspond à une diminution (rampe décroissante), respectivement une augmentation (croissante), de la tension V- sur la sortie 120 du convertisseur 116. En outre, le sens de variation des première et deuxième rampes est déterminé par le signe de la tension de résidu à la fin des approximations successifs. Par exemple, si la tension V+ est supérieure à la tension V- à la fin des approximations successives (tension de résidu positive), la première rampe est décroissante et la deuxième rampe est croissante, et, à l'inverse, si la tension V+ est inférieure à la tension V- (tension de résidu négative) à la fin des approximations successives, la première rampe est croissante et la deuxième rampe est décroissante. Cela permet que, lors de la conversion temps-numérique, les tensions V+ et V- finissent par se croiser. L'instant où les rampes se croisent marque alors la fin de la conversion temps-numérique. En outre, la durée de la conversion, c'est à dire entre le début de l'application des première et deuxième rampes sur les noeuds 118 et 120 et le moment où ces rampes ce croisent, est déterminée par la valeur de la tension de résidu et détermine donc les bits de poids faible. Selon un mode de réalisation, les décalages en tension de chacune des première et deuxième rampes ont chacun, en valeur absolue, la même amplitude. Selon un mode de réalisation, le signe de la tension de résidu à la fin des approximations successives est déterminé en comparant la tension V+ avec la tension V-, cette comparaison étant par exemple mise en œuvre par le circuit CMP. La détection que les première et deuxième rampes se croisent pendant la conversion temps-numérique est, par exemple, mise en œuvre par le circuit CMP et est indiqué par le signal Res au circuit 112. Selon un mode de réalisation, chaque décalage en tension de la première rampe est appliqué sur la sortie 118 du convertisseur 114 simultanément à un décalage sur en tension correspondant de la deuxième rampe sur la sortie 120 du convertisseur 116, et inversement. Une durée constante sépare alors l'application simultanée d'un décalage en tension sur la sortie 118 et d'un décalage en tension sur la sortie 120, de l'application simultanée suivante d'un décalage en tension sur la sortie 118 et d'un décalage en tension sur la sortie 120. Selon un autre mode de réalisation, les décalages en tension de la première rampe appliquée sur la sortie 118 et les décalages en tension de la deuxième rampe appliquée sur la sortie 120 sont alternés. Dit autrement, entre chaque deux décalages en tension de la première rampe appliquée sur la sortie 118, un décalage en tension de la deuxième rampe est appliqué sur la sortie 120. Une même durée constante sépare l'application de chaque décalage en tension sur la sortie 118 de l'application du décalage en tension suivant sur la sortie 120, et l'application de chaque décalage en tension sur la sortie 120 de l'application du décalage en tension suivant sur la sortie 118. Un avantage de ce mode de réalisation où les décalages en tension des première et deuxième rampes sont alternés par rapport au mode de réalisation précédant où les décalages en tension des première et deuxième rampes sont simultanés est que les éléments capacitifs des convertisseurs 124 et 126 ont des valeurs unitaires qui peuvent être multipliée par deux, ce qui réduit les dispersions de fabrication, et que le nombre d'éléments capacitifs par convertisseur 124, 126 peut être divisé par deux. En outre, par rapport à un convertisseur où, préalablement à conversion temps-numérique, un premier décalage en tension serait appliqué sur la sortie 118 ou 120 par le convertisseur respectivement 124 ou 126 pour ramener la tension de résidu dans la dynamique de conversion temps-numérique, et où, lors de la conversion temps-numérique, une seule rampe de décalage en tension serait ensuite appliquée sur l'autre des sorties 120 ou 118 par le convertisseur respectivement 126 ou 124, un avantage d'appliquer les première et deuxième rampes sur les sorties respectives 118 et 120 est que la structure et la commande du convertisseur 1 sont alors plus symétriques, ce qui permet de réduire les harmoniques d'ordre deux. Selon un mode de réalisation, entre la fin des approximations successives (déterminations des bits de poids fort) et le début de la conversion temps-numérique au moyen des première et deuxième rampes (détermination des bits de poids faible), le convertisseur 124 est configuré pour appliquer un premier décalage en tension sur la sortie 118 du convertisseur 114 et le convertisseur 126 est configuré pour appliquer un deuxième décalage en tension sur la sortie 120 du convertisseur 116. Ces premier et deuxième décalages en tension ont des amplitudes identiques en valeur absolue, mais des signes (ou sens de variation) opposés. Les signes des premier et deuxième décalages en tension sont déterminées par le signe de la tension de résidu à la fin des approximations successives. Ces décalages en tension préalables à la conversion temps-numérique grâce aux première et deuxième rampes sont, par exemple, appelés décalages de redondance. Ces premier et deuxième décalages en tension permettent la mise en œuvre d'une redondance entre la conversion par approximations successives et la conversion temps-numérique, c'est-à-dire entre les bits de poids fort déterminés par la conversion par approximations successives et les bits de poids faible déterminés par la conversion temps-numérique. Cela permet, par exemple, de réduire l'influence du bruit et/ou du décalage ("offset" en anglais) du circuit 112, par exemple du décalage d'un comparateur verrouillé ("latched comparator" en anglais) du circuit 112, pendant les approximations successives sur le résultat de la conversion analogique-numérique de la tension Vdiff. Dans un tel mode de réalisation, un circuit du convertisseur 1, par exemple le circuit 112, est en mesure de déterminer le mot numérique de sortie OUT résultat de la conversion analogique-numérique de la tension Vdiff en prenant en compte cette redondance. La prise en compte de la redondance pour obtenir le mot OUT à partir des bits de poids fort déterminés et des bits de poids faible déterminés est à la portée de la personne du métier. A titre d'exemple, les premier et deuxième décalages en tension ont des signes configurés pour augmenter, en valeur absolue, la valeur de la différence entre les tension V+ et V-. Par exemple, si la tension V+ est supérieure à la tension V- à la fin des approximations successives, le premier décalage est positif et le deuxième décalage est négatif, et, à l'inverse, si la tension V+ est inférieure à la tension V- à la fin des approximations successives, le premier décalage est négatif et le deuxième décalage est positif. Un avantage que le premier décalage de redondance soit appliqué par le convertisseur 124 et que le deuxième décalage de redondance soit appliqué par le convertisseur 126 est que les éléments capacitifs des convertisseurs 124 et 126 ayant servis à mettre en œuvre les décalages de redondance peuvent être utilisé en fin de première et deuxième rampes pour appliquer au moins un décalage en tension de la première rampe sur la sortie 118 du convertisseur 114 et au moins un décalage en tension de la deuxième rampe de tension sur la sortie 120 du convertisseur 116. Il en résulte que cela permet de réduire le nombre d'éléments capacitifs des convertisseurs 124 et 126 par rapport à un convertisseur dans lequel, préalablement à conversion temps-numérique, un premier décalage en tension serait appliqué sur la sortie 118 ou 120 par le convertisseur respectivement 124 ou 126 pour ramener la tension de résidu dans la dynamique de conversion temps-numérique et pour mettre en œuvre une redondance entre la conversion par approximations successives et la conversion temps-numérique, et où, lors de la conversion temps-numérique, une seule rampe de décalage en tension serait ensuite appliquée sur l'autre des sorties 120 ou 118 par le convertisseur respectivement 126 ou 124. Toutefois, en variante, un convertisseur numérique-analogique dédié peut être prévu pour appliquer le premier décalage de redondance sur la sortie 118 du convertisseur 114 et un autre convertisseur numérique-analogique dédié peut être prévu pour appliquer le deuxième décalage de redondance sur la sortie 120 du convertisseur 116, ces deux convertisseurs dédiés étant identiques l'un avec l'autre. Selon un mode de réalisation, le noeud 108, respectivement 110, est connecté, ou confondu, avec les sorties 118 et 128, respectivement 120 et 130. Cela correspond à un cas où l'échantillonnage se fait sur les électrodes des éléments capacitifs qui sont les électrodes connectées au circuit 122, ces électrodes étant couramment appelées électrodes hautes ("top plate" en anglais) et ce type d'échantillonnage étant couramment appelé échantillonnage sur électrodes hautes ("top plate sampling" en anglais). A titre de variante de réalisation, le noeud 108, respectivement 110, n'est pas connecté aux sorties 118 et 128, respectivement 120 et 130, mais est couplé aux sorties 118 et 128, respectivement 120 et 130, au moins par les éléments capacitifs des convertisseurs 114 et 124, respectivement 116 et 126. Cela correspond à un cas où l'échantillonnage se fait sur les électrodes des éléments capacitifs qui ne sont pas directement connectées au circuit 122, ces électrodes étant couramment appelées électrodes basses ("bottom plate" en anglais) et ce type d'échantillonnage étant couramment appelé échantillonnage sur électrodes basses ("bottom plate sampling" en anglais). Un avantage d'un échantillonnage sur électrodes hautes est que le signe de la tension Vdiff échantillonnée, c'est à dire de la différence entre les tensions Vs+ et Vs- ou entre les tensions V+ et V- à la fin de l'échantillonnage, est directement accessible en comparant les tensions V+ et V- l'une avec l'autre, par exemple avec le circuit 122. De préférence, dans les convertisseurs 114, 116, 124 et 126, chaque élément capacitif du convertisseur 114 a son électrode haute connectée à la sortie 118 du convertisseur 114, chaque élément capacitif du convertisseur 116 a son électrode haute connectée à la sortie 120 du convertisseur 116, chaque élément capacitif du convertisseur 124 a son électrode haute connectée à la sortie 128 du convertisseur 124, et chaque élément capacitif du convertisseur 126 a son électrode haute connectée à la sortie 130 du convertisseur 126. Les échantillonnages sur électrodes hautes ou sur électrodes basses sont connus de la personne du métier qui sera en mesure de les mettre en œuvre. Par ailleurs, bien que cela ne soit pas représenté en , dans des modes de réalisation, les convertisseurs 114, 124, 116 et 126 peuvent avoir besoin de recevoir la tension de mode commun de la tension Vdiff pour que convertisseur 1 puisse fonctionner. Dans ce cas, le convertisseur 1 comprend alors un générateur de tension de mode commun configuré pour fournir la tension de mode commun aux convertisseurs. Par exemple, pour un échantillonnage des tensions Vin+ et Vin- sur électrodes basses, des modes de réalisation comprennent l'application de la tension de mode commun sur les électrodes hautes des éléments capacitifs des convertisseurs 114, 116, 124 et 126 pendant que la tension Vin+, respectivement Vin- est échantillonnée sur les électrodes basses des éléments capacitifs des convertisseurs 114 et 116, respectivement 124 et 126. A titre d'exemple alternatif, pour un échantillonnage des tensions Vin+ et Vin- sur électrodes hautes, des modes de réalisation comprennent l'application de la tension de mode commun sur les électrodes basses des éléments capacitifs des convertisseurs 114, 116, 124 et 126 pendant que la tension Vin+, respectivement Vin- est échantillonnée sur les électrodes hautes des éléments capacitifs des convertisseurs 114 et 116, respectivement 124 et 126. Dans encore d'autres exemples alternatifs de modes de réalisation, dont un exemple particulier sera décrit plus en détail par la suite, les convertisseurs 114, 116, 124 et 126 sont configurés pour s'affranchir du besoin de recevoir la tension de mode commun. La représente, sous la forme d'un organigramme, un mode de réalisation d'un procédé de commande d'un convertisseur analogique-numérique du type de celui de la . A une étape 200 (bloc "SAMPLE" en ), la tension Vdiff à convertir est échantillonnée. Cela correspond à l'échantillonnage de la composante Vin+ sur le noeud 108, sous la forme d'une tension échantillonnée Vs+, et à l'échantillonnage de la composante Vin- sur le noeud 110, sous la forme d'une tension échantillonnée Vs-. Comme cela a été indiqué précédemment, le noeud 108, respectivement 110, fait partie des convertisseurs 114 et 124, respectivement 116 et 126. A une étape suivante 202 (bloc "SAR" en ), les bits de poids fort sont déterminés en mettant en œuvre des approximations successives avec les convertisseurs 114 et 116. Par exemple, à chacune des approximations successives, la commande des convertisseurs 114 et 116 est basée sur le signe de la différence de tension V+ - V-, c'est-à-dire sur le résultat de la comparaison de la tension V+ avec la tension V-. Par exemple, le signe de la différence de tension V+ - V- permet de déterminer, pour l'approximation courante ou suivante, dans quels sens les convertisseurs 114 et 116 doivent faire varier les tensions V+ et V-, et donc de commander les convertisseurs 114 et 116 en conséquence. La mise en œuvre des approximations successives au moyen des convertisseurs 114 et 116 et de la commande correspondante de ces convertisseurs 114 et 116 pour déterminer les bits de poids fort est à la portée de la personne du métier. A la fin de l'étape 202, à une étape suivante 204 (bloc "V+ > V-" en ) le signe de la tension de résidu, c'est à dire de la différence entre les tensions V+ et V- est déterminé. La détermination du signe de cette tension de résidu est par exemple mise en oeuvre en comparant la tension V+ avec la tension V-, ou en utilisant la valeur du bit de poids fort ayant le poids le plus faible, c'est-à-dire le bit de poids fort déterminé lors de la dernière des approximations successives de l'étape 202. L'étape 204 est suivie par une conversion temps-numérique correspondant à une étape 206 (bloc "TDC 1 UP" en ) ou à une étape 208 (bloc "TDC 1 DW") selon le signe de la différence de tension V+ - V-. Lors de chacune des étapes 206 et 208, le convertisseur 124 applique la première rampe de décalage en tension sur la sortie 118 du convertisseur 114 et le convertisseur 126 applique la deuxième rampe de décalage en tension sur la sortie 120 du convertisseur 116. Plus particulièrement, si la tension V+ est supérieure à la tension V- (sortie Y du bloc 204), l'étape 208 est mise en œuvre. A l'étape 208, la première rampe est décroissante et la deuxième rampe est croissante. A l'inverse, si la tension V+ est inférieure à la tension V- (sortie N du bloc 204), l'étape 206 est mise en œuvre. A l'étape 206, la première rampe est croissante et la deuxième rampe est décroissante. A la fin de la conversion temps-numérique, c'est-à-dire lors de la détection que les tensions V+ et V- se croisent, ou, dit autrement, lors de la détection que le signe de la différence de tension V+ - V- change, le procédé (étape 206 ou 208) se poursuit à une étape 210 (bloc "RESULT" en ). A l'étape 210, le mot numérique de sortie OUT correspondant au résultat de la conversion analogique-numérique de la tension Vdiff est calculé par le convertisseur à partir des bits de poids fort déterminés à l'étape 202 et à partir des bits de poids faible déterminés à l'étape 206 ou 208. Le calcul du mot OUT est, par exemple, mis en œuvre par le circuit 112, et est à la portée de la personne du métier. Le mot OUT est ensuite fourni en sortie du convertisseur 1. Bien que cela ne soit pas illustré en , dans une variante de réalisation, une étape consistant à appliquer les premier et deuxième décalages de redondance peut être prévue, par exemple entre l'étape 204 et chacune des étapes 206 et 208. Le calcul du mot OUT à l'étape 210 est alors adapté en conséquence pour tenir compte de cette redondance. Le calcul du mot OUT en tenant compte de la redondance est à la portée de la personne du métier. La illustre par des courbes un exemple de mise en œuvre du procédé de la . Plus particulièrement, la illustre l'évolution des tensions V+ et V- pendant les approximations successives et pendant la conversion temps-numérique. A un instant t0, les tensions V+ et V- correspondent aux tensions Vin+ et Vin- au moment de l'échantillonnage. L'instant t0 correspond, par exemple, au début de l'étape 200. A un instant t1 suivant, du fait que, dans cet exemple, la tension V+ est supérieure à la tension V-, le convertisseur 114 applique un décalage de tension négatif sur la tension V+ qui correspond au bit de poids ayant le plus grand poids, et, de manière symétrique, le convertisseur 116 applique un décalage de tension positif sur la tension V- correspondant au bit de poids fort ayant le poids le plus fort. Les décalages appliqués sur les tensions V+ et V- ont, en valeur absolue, la même amplitude. Après l'instant t1, la tension V+ est, dans cet exemple, devenue inférieure à la tension V-. A un instant t2 suivant, du fait que, dans cet exemple, la tension V+ est inférieure à la tension V-, le convertisseur 114 applique un décalage de tension positif sur la tension V+ qui correspond au bit de poids ayant le deuxième plus grand poids, et, de manière symétrique, le convertisseur 116 applique un décalage de tension négatif sur la tension V- correspondant au bit de poids fort ayant le deuxième poids le plus fort. Les décalages appliqués sur les tensions V+ et V- ont, en valeur absolue, la même amplitude. Après l'instant t2, la tension V+ est, dans cet exemple, devenue supérieure à la tension V-. A un instant t3 suivant, du fait que, dans cet exemple, la tension V+ est supérieure à la tension V-, le convertisseur 114 applique un décalage de tension négatif sur la tension V+ qui correspond au bit de poids ayant, dans cet exemple, le poids le plus faible, et, de manière symétrique, le convertisseur 116 applique un décalage de tension positif sur la tension V- correspondant au bit de poids fort ayant, dans cet exemple, le poids le plus faible. Les décalages appliqués sur les tensions V+ et V- ont, en valeur absolue, la même amplitude. Après l'instant t3, la tension V+ est, dans cet exemple, toujours supérieure à la tension V-. Le signe de la différence de tension V+ - V- entre les instants t0 et t1, t1 et t2, t2 et t3 et t3 et t4 permet déterminer la valeur des bits de poids forts. A un instant t4 suivant, dans cet exemple, les premier et deuxième décalages de redondance sont appliqués aux tension respectives V+ et V- par les convertisseurs respectifs 124 et 126, étant entendu que, dans d'autres exemple, ces décalages peuvent être omis. Dans cet exemple où, à l'instant t4, la tension V+ est supérieure à la tension V-, le premier décalage en tension appliqué sur la tension V+ est positif et le deuxième décalage en tension appliqué sur la tension V- est négatif. A un instant t5 suivant débute la conversion temps-numérique (étape 206 ou 208). Du fait qu'à la fin de la conversion analogique-numérique par approximations successives (instant t4), la tension V+ est, dans cet exemple, supérieure à la tension V-, la première rampe appliquée par le convertisseur 124 sur la sortie 118 du convertisseur 114 est décroissante et la deuxième rampe appliquée par le convertisseur 126 sur la sortie 120 du convertisseur 116 est croissante (étape 208). Dans l'exemple illustré, les décalages en tension de la première rampe et les décalages en tension de la deuxième rampe sont alternés. Ainsi, à des instants suivants successifs t6, t7, t8, t9 et t10, l'application des première et deuxième rampes de décalage en tension provoque respectivement un décalage positif sur la tension V-, un décalage négatif sur la tension V+, un décalage positif sur la tension V-, un décalage négatif sur la tension V+ et un décalage positif sur la tension V-, les tension V+ et V- se croisant, dans cet exemple, à l'instant t10 marquant la fin de la conversion temps-numérique. Après l'instant t10, le convertisseur 1 calcule puis fourni le signal OUT résultat de la conversion analogique-numérique de la tension Vdiff, à partir des bits de poids fort déterminés entre les instants t0 et t4 et à partir des bits de poids faible déterminés entre les instants t5 et t10, en tenant compte, dans cet exemple, de la redondance introduite par les premier et deuxième décalages en tension effectués à l'instant t4. La illustre par des courbes un autre exemple de mise en œuvre du procédé de la . Plus particulièrement, la illustre l'évolution des tensions V+ et V- pendant les approximations successives et pendant la conversion temps-numérique. A un instant t10, les tensions V+ et V- correspondent aux tensions Vin+ et Vin- au moment de l'échantillonnage. L'instant t10 correspond, par exemple, au début de l'étape 200. A un instant t11 suivant, du fait que, dans cet exemple, la tension V+ est supérieure à la tension V-, les convertisseurs 114 et 116 appliquent des décalages de tension sur les tensions V+ et V- similaires à ceux décrits en relation avec l'instant t1 de la . Après l'instant t11 la tension V+ est, dans cet exemple, devenue inférieure à la tension V-. A un instant t12 suivant, du fait que, dans cet exemple, la tension V+ est inférieure à la tension V-, les convertisseurs 114 et 116 appliquent des décalages de tension sur les tensions V+ et V- similaires à ceux décrits en relation avec l'instant t2 de la . Après l'instant t12, la tension V+ est, dans cet exemple, devenue supérieure à la tension V-. A un instant t13 suivant, du fait que, dans cet exemple, la tension V+ est supérieure à la tension V-, les convertisseurs 114 et 116 appliquent des décalages de tension sur les tensions V+ et V- similaires à ceux décrits en relation avec l'instant t3 de la . Après l'instant t13, la tension V+ est, dans cet exemple, inférieure à la tension V-. Le signe de la différence de tension V+ - V- entre les instants t10 et t11, t11 et t12, t12 et t13 et t13 et t14 permet déterminer la valeur des bits de poids forts. A un instant t14 suivant, dans cet exemple, les premier et deuxième décalage de redondance sont appliqués aux tension respectives V+ et V- par convertisseurs respectifs 124 et 126, étant entendu que, dans d'autres exemple, ces décalages peuvent être omis. Dans cet exemple où, à l'instant t14, la tension V+ est inférieure à la tension V-, le premier décalage en tension appliqué sur la tension V+ est négatif et le deuxième décalage en tension appliqué sur la tension V- est positif. A un instant t15 suivant débute la conversion temps-numérique (étape 206 ou 208). Du fait qu'à la fin de la conversion analogique-numérique par approximations successives (instant t14), la tension V+ est, dans cet exemple, inférieure à la tension V-, la première rampe appliquée par le convertisseur 124 sur la sortie 118 du convertisseur 114 est croissante et la deuxième rampe appliquée par le convertisseur 126 sur la sortie 120 du convertisseur 116 est décroissante (étape 206). Dans l'exemple illustré, les décalages en tension de la première et les décalages en tension de la deuxième rampe sont alternés. Ainsi, à des instants suivants successifs t16, t17, t18, t19 et t20, l'application des première et deuxième rampes de décalage en tension provoque respectivement un décalage négatif sur la tension V-, un décalage positif sur la tension V+, un décalage négatif sur la tension V-, un décalage positif sur la tension V+ et un décalage négatif sur la tension V-, les tension V+ et V- se croisant, dans cet exemple, à l'instant t20 marquant la fin de la conversion temps-numérique. Après l'instant t20, le convertisseur 1 calcul puis fourni le signal OUT résultat de la conversion analogique-numérique de la tension Vdiff, à partir des bits de poids fort déterminés entre les instants t10 et t14 et à partir des bits de poids faible déterminés entre les instants t15 et t20, en tenant compte, dans cet exemple, de la redondance introduite par les décalages en tension effectués à l'instant t14. La personne du métier sera en mesure d'adaptée la description faite ci-dessus des exemples des figures 3 et 4 à des exemples où : - le nombre de bits de poids fort déterminés lors de conversion par approximations successives est différent de celui des exemples des figures 3 et 4 ; et/ou - les décalages de redondance sont omis ; et/ou - la tension V+ est inférieure à la tension V- au début de la détermination des bits de poids fort par approximations successives ; et/ou - les décalages en tension de la première rampe et les décalages en tension de la deuxième rampe ne sont pas alternés mais simultanés. La représente un exemple de mode de réalisation des deux convertisseurs numérique-analogique 114 et 116 du convertisseur 1 de la . Plus particulièrement, la représente le convertisseur 114 au moment de l'échantillonnage de la tension Vdiff, le convertisseur 116 n'étant pas représenté. En effet, le convertisseur 116 a une structure similaire ou identique à celle du convertisseur 114 et est commandé de manière similaire au convertisseur 114. Dans cet exemple, le convertisseur 1 est configuré pour que les bits de poids fort déterminés par les approximations successives soient au nombre de N, avec entier N positif. En outre, dans ce mode de réalisation, l'échantillonnage des tensions Vin+ et Vin- est réalisé sur les électrodes hautes des éléments capacitifs des convertisseurs 114, 116, 124 et 126, le noeud 108, respectivement 110, étant alors connecté aux sorties 118 et 128, respectivement 120 et 130, des convertisseurs. Dans ce mode de réalisation, le convertisseur 114 comprend alors N paires PMSBi d'éléments capacitifs, avec i indice entier allant de 0 à N-1, chaque paire PMSBi comprenant un premier élément capacitif C1MSBi et un deuxième élément capacitif C2MSBi, les deux éléments capacitifs de ladite paire étant identiques. Chaque paire PMSBi correspond à l'un des N bits de poids fort. Chaque élément capacitif C1MSBi, C2MSBi du convertisseur 114 a son électrode haute (deuxième borne ou électrode) connectée à la sortie 118 du convertisseur 114 sur laquelle est présente la tension V+. De manière similaire, et bien que cela ne soit pas représenté, chaque élément capacitif C1MSBi, C2MSBi du convertisseur 116 a son électrode haute (deuxième borne ou électrode) connectée à la sortie 120 du convertisseur 116, sur laquelle est présente la tension V-. En outre, chaque élément capacitif C1MSBi, C2MSBi a son électrode basse (première borne ou électrode) couplée sélectivement à une tension de référence haute Vref+ et à une tension de référence basse Vref-. Plus particulièrement, un commutateur IT1MSBi couple sélectivement l'électrode basse de l'élément capacitif C1MSBi à l'une ou l'autre des tensions Vref+ et Vref-, en fonction d'un signal de commande reçu par le convertisseur 114 et, par exemple, fourni par le circuit 112. De manière similaire, un commutateur IT2MSBi couple sélectivement l'électrode basse de l'élément capacitif C2MSBi à l'une ou l'autre des tensions Vref+ et Vref-, en fonction d'un signal de commande reçu par le convertisseur 114 et, par exemple, fourni par le circuit 112. Le convertisseur 114 est ici représenté à l'étape d'échantillonnage. Ainsi, dans chaque paire PMSBi, l'élément capacitif C1MSBi a son électrode basse couplée à la tension Vref+ par le commutateur IT1MSBi correspondant, et l'élément capacitif C2MSBi a son électrode basse couplée à la tension Vref- par le commutateur IT2MSBi correspondant. Cela s'applique également dans le convertisseur 116. La prévision, pour chaque bit de poids fort et dans chacun des convertisseurs 114 et 116, d'une paire PMSBi d'éléments capacitifs comprenant un élément capacitif C1MSBi ayant son électrode basse couplée à Vref+ pendant l'échantillonnage et un élément capacitif C2MSBi ayant son électrode basse couplée à Vref- permet de s'affranchir de la fourniture la tension de mode commun aux convertisseurs 114 et 116. Lors de chacune des approximations successives, en fonction du signe de la différence de tension V+ - V-, le convertisseur 114 applique un décalage correspondant au bit de poids fort évalué lors de cette approximation, ce décalage étant négatif lorsque la tension V+ est supérieure à la tension V-, et positif lorsque la tension V+ est inférieure à la tension V-. A l'inverse, dans le convertisseur 116 non représenté en , lors de chacune des approximations successives, en fonction du signe de la différence de tension V+ - V-, le convertisseur 116 applique un décalage correspondant au bit de poids fort évalué lors de cette approximation, ce décalage étant positif lorsque la tension V+ est supérieure à la tension V-, et négatif lorsque la tension V+ est inférieure à la tension V-. Selon un mode de réalisation, pour appliquer le décalage correspondant au bit de poids fort de rang i, si le décalage à appliquer est positif, l'électrode haute de l'élément capacitif C2MSBi est commutée de Vref- vers Vref+, et, si le décalage à appliquer est négatif, l'électrode haute de l'élément capacitif C1MSBi est commutée de Vref+ vers Vref-. Cela est valable dans les deux convertisseurs 114 et 116, en rappelant toutefois que, lorsque le convertisseur 114 applique un décalage positif, le convertisseur 116 applique un décalage négatif, et, à l'inverse, lorsque le convertisseur 114 applique un décalage négatif, le convertisseur 116 applique un décalage positif. Bien que cela ne soit ni détaillé, ni illustré, la personne du métier sera en mesure de prévoir, de manière optionnelle, qu'au moins deux bits de poids fort ayant les plus forts poids correspondent, dans chacun des convertisseurs 114 et 116, à une mise en œuvre thermométrique. Dit autrement, la personne du métier est mesure de prévoir, de manière optionnelle, que chacun des convertisseurs 114 et 116 comprenne un convertisseur numérique-analogique thermométrique correspondant à au moins deux bits de poids fort ayant les plus forts poids. La représente un exemple de mode de réalisation des deux autres convertisseurs numérique-analogique 124 et 126 du convertisseur 1 de la , dans le cas où les convertisseurs 114 et 116 sont mis en œuvre de la manière décrite en relation avec la . Plus particulièrement, la représente le convertisseur 124 au moment de l'échantillonnage de la tension Vdiff, le convertisseur 126 n'étant pas représenté. En effet, le convertisseur 126 a une structure similaire ou identique à celle du convertisseur 124 et est commandé de manière similaire au convertisseur 124. Le convertisseur 124 comprend alors M paires Pj d'éléments capacitifs, avec j indice entier allant de 0 à M-1, chaque paire Pj comprenant un premier élément capacitif C1j et un deuxième élément capacitif C2j, les deux éléments capacitifs de ladite paire étant identiques entre eux et aux éléments capacitifs des autres paires Pj. Chaque paire Pj permet de mettre en œuvre l'un des décalages en tension de la première rampe de tension dans cet exemple où le convertisseur représenté est le convertisseur 124. De manière similaire, chaque paire Pj du convertisseur 126 non représenté permet de mettre en œuvre l'un des décalages en tension de la deuxième rampe de tension. Chaque élément capacitif C1j, C2j du convertisseur 124 a son électrode haute (deuxième électrode) connectée à la sortie 128 du convertisseur 124 sur laquelle est présente la tension V+. De manière similaire, bien que cela ne soit pas représenté, chaque élément capacitif C1j, C2j du convertisseur 126 a son électrode haute (deuxième électrode) connectée à la sortie 130 du convertisseur 126 sur laquelle est présente la tension V-. En outre, chaque élément capacitif C1j, C2j a son électrode basse (première borne ou électrode) couplée sélectivement à la tension de référence haute Vref+ et à la tension de référence basse Vref-. Plus particulièrement, un commutateur IT1j couple sélectivement l'électrode basse de l'élément capacitif C1j à l'une ou l'autre des tensions Vref+ et Vref- en fonction d'un signal de commande reçu par le convertisseur 124 et, par exemple, fourni par le circuit 112. De manière similaire, un commutateur IT2j couple sélectivement l'électrode basse de l'élément capacitif C2j à l'une ou l'autre des tensions Vref+ et Vref- en fonction d'un signal de commande reçu par le convertisseur 124 et, par exemple, fourni par le circuit 112. Le convertisseur 124 est ici représenté à l'étape d'échantillonnage. Ainsi, dans chaque paire Pj, l'élément capacitif C1j a son électrode basse couplée à la tension Vref+ par le commutateur IT1j correspondant, et l'élément capacitif C2j a son électrode basse couplée à la tension Vref- par le commutateur IT2j correspondant. Cela s'applique également dans le convertisseur 126. La prévision, pour chaque décalage en tension de la première rampe (convertisseur 124) et pour chaque décalage en tension de la deuxième rampe (convertisseur 126), d'une paire Pj d'éléments capacitifs comprenant un élément capacitif C1j ayant son électrode basse couplée à Vref+ pendant l'échantillonnage et un élément capacitif C2j ayant son électrode basse couplée à Vref- pendant l'échantillonnage permet de s'affranchir de la fourniture la tension de mode commun aux convertisseur 124 et 126. Lors de chaque décalage en tension de la première rampe (convertisseur 124), si la première rampe est croissante, chaque décalage correspond à la commutation de l'électrode basse de l'élément C2j d'une paire Pj du convertisseur 124 correspondant à ce décalage, de la tension Vref- vers la tension Vref+. A l'inverse, si la première rampe est décroissante, chaque décalage correspond à la commutation de l'électrode basse de l'élément C1j d'une paire Pj du convertisseur 124 correspondant à ce décalage, de la tension Vref+ vers la tension Vref-. Ce fonctionnement décrit pour le convertisseur 124 et la première rampe est identique pour le convertisseur 126 et la deuxième rampe, en rappelant toutefois que, lorsque la première rampe est croissante, respectivement décroissante, la deuxième rampe est décroissante, respectivement croissante. Dans le cas où le premier et deuxième décalages en tension sont mis en œuvre pour la redondance entre les approximations successives et la conversion temps-numérique, les premier et deuxième décalages sont mis en œuvre en commandant au moins une paire Pj dans chacun des deux convertisseurs 124 et 126, de manière similaire à ce qui a été décrit ci-dessus selon que le décalage soit positif ou négatif. La représente un exemple de mode de réalisation d'un circuit d'échantillonnage 104, 106 du convertisseur 1 de la . En , le circuit 104 est représenté, mais la personne du métier sera en mesure d'adapter la description du circuit 104 au circuit 106. Dans cet exemple de mode de réalisation, le circuit 104 est mis en œuvre par un simple interrupteur 700. L'interrupteur 700 comprend une borne de conduction configurée pour recevoir la tension à échantillonner Vin+ et une borne de conduction configurée pour fournir la tension échantillonnée Vs+. L'interrupteur 700 comprend en outre une borne de commande configurée pour recevoir un signal de commande de l'échantillonnage. A titre d'exemple, ce signal commande la mise à l'état passant de l'interrupteur 700 lorsque l'échantillonnage débute, et la mise à l'état bloqué de l'interrupteur 700 à la fin de l'échantillonnage, la tension échantillonnée Vs+ étant alors mémorisée sur le noeud 108 (non représenté en ). Bien entendu, la mise en œuvre des circuits 104 et 106 ne se limite pas à celle décrite en relation avec la , et la personne du métier sera en mesure de prévoir d'autres exemples de circuits 104, 106. La représente un exemple de mode de réalisation d'un circuit de comparaison 122 du convertisseur 1 de la . Le circuit 122 reçoit les tensions V+ et V-, ou, dit autrement, comprend une entrée configurée pour recevoir la tension V+ et une entrée configurée pour recevoir la tension V-. Le circuit 122 comprend un circuit comparateur 800, ou comparateur, verrouillé sur un signal d'horloge clk. Le signal clk cadence les approximations successives, chaque approximation successive correspondant, par exemple, à un cycle ou période du signal clk. Le circuit 800 reçoit les tensions V+ et V-, ou, dit autrement, comprend une entrée configurée pour recevoir la tension V+ et une entrée configurée pour recevoir la tension V-. Dans ce mode de réalisation, le circuit 800 fournit un signal Res1 de sortie indiquant le résultat de la comparaison de la tension V+ avec la tension V-. Plus particulièrement, le signal Res1 indique le résultat de la comparaison de la tension V+ avec la tension V- à un instant donné déterminé par le signal clk, par exemple à chaque front montant du signal clk. Le signal Res1 est le signal utilisé pendant les approximations successives. Dans ce mode de réalisation, le circuit 122 comprend un deuxième circuit comparateur 802, mais qui n'est pas verrouillé sur un signal d'horloge. Le circuit 802 reçoit les tensions V+ et V-, ou, dit autrement, comprend une entrée configurée pour recevoir la tension V+ et une entrée configurée pour recevoir la tension V-. Le circuit 802 fournit un signal Res2 de sortie indiquant le résultat de la comparaison de la tension V+ avec la tension V-. Le signal Res2 est le signal utilisé pendant la conversion temps-numérique, notamment pour détecter quand les tensions V+ et V- se croisent (fin de la conversion temps-numérique). Dans ce mode de réalisation, le signal de sortie Res du circuit 122 correspond à l'ensemble des deux signaux Res1 et Res2. Dans une variante de réalisation non illustrée, le circuit 122 ne comprend pas le circuit 802. Dans ce cas, le signal Res et le signal Res1 sont confondus, ou, dit autrement, correspondent à un même et unique signal. En outre, dans une telle variante, de préférence, le circuit 800 est verrouillé sur le signal clk pendant les approximations successives et sur un autre signal d'horloge clk1 pendant la conversion temps-numérique. Le signal clk1 a alors, de préférence, une fréquence supérieure à celle du signal clk. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la personne du métier sera en mesure d'adapter la description faite ci-dessus pour les exemples particuliers de modes de réalisation des convertisseurs 114, 116, 124 et 126 au cas où l'échantillonnage sur les convertisseurs 114, 116, 124 et 126 est mis en œuvre sur électrode basse et/ou au cas où les convertisseurs 114, 116, 124 et 126 ne comprennent pas des paires d'éléments capacitifs et requièrent donc la fourniture de la tension de mode commun. En particulier, dans des cas où l'échantillonnage est mis en œuvre sur électrode basse, le signe de la tension de résidu à la fin des approximations successives est directement déterminé par la valeur du dernier bit de poids fort déterminé par les approximations successives, c'est-à-dire par la valeur (ou l'état binaire '1' ou '0') du bit de poids fort ayant le poids le plus faible. Plus généralement, dans un tel cas, le signe de la tension de résidu est déterminé par les bits de poids fort obtenus à l'issu des approximations successives. Procédé de commande d'un convertisseur analogique-numérique (1), comprenant : échantillonner (200) une tension à convertir (Vdiff) en échantillonnant une première composante (Vin+) de la tension à convertir sur un premier noeud (108) d'un premier convertisseur numérique-analogique (114) et en échantillonnant une deuxième composante (Vin-) de la tension à convertir sur un deuxième noeud (110) d'un deuxième convertisseur numérique-analogique (116) ; déterminer des bits de poids forts par des approximations successives (202) en commandant, à chacune desdites approximations successives, les premier et deuxième convertisseurs numérique-analogique (114, 116) sur la base d'une comparaison de leurs sorties (118, 120 ; V+, V-) ; et déterminer des bits de poids faibles par une conversion temps-numérique (206, 208) comprenant : - l'application, par un troisième convertisseur numérique-analogique (124) comprenant le premier noeud (108) et ayant une sortie (128) connectée à la sortie (118) du premier convertisseur (114), d'une première rampe de décalages en tension successifs sur la sortie (118, V+) du premier convertisseur (114), et - l'application, par un quatrième convertisseur numérique-analogique (126) comprenant le deuxième noeud (110) et ayant une sortie (130) connectée à la sortie (120) du deuxième convertisseur (116), d'une deuxième rampe de décalages en tension successifs sur la sortie (120, V-) du deuxième convertisseur (116), les première et deuxième rampes variant dans des sens opposés déterminés par la comparaison (Res, Res1) des sorties (118, 120 ; V+, V-) des premier et deuxième convertisseurs (114, 116) à la fin de la conversion par approximations successives (204). Procédé selon la revendication 1, dans lequel, chacun des décalages en tension de chacune des première et deuxième rampe a, en valeur absolue, une même amplitude. Procédé selon la revendication 1 ou 2, dans lequel, lors de la conversion temps-numérique, les décalages sur la sortie du premier convertisseur et les décalages sur la sortie du deuxième convertisseur sont alternés. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel, entre la fin des approximations successives (202) et le début de la conversion temps-numérique (206, 208), un premier décalage en tension est appliqué sur la sortie (118) du premier convertisseur (114) par le troisième convertisseur (124) et un deuxième décalage en tension de même amplitude mais de signe opposé au premier décalage en tension est appliqué sur la sortie (120) du deuxième convertisseur (116) par le quatrième convertisseur (126). Procédé selon la revendication 4, dans lequel le signe des premier et deuxième décalages est déterminé par la comparaison des sorties (118, 120) des premier et deuxième convertisseurs (114, 116) à la fin des approximations successives (202, 204). Procédé selon la revendication 4 ou 5, dans lequel l'amplitude des premier et deuxième décalages détermine une redondance entre les bits de poids fort déterminés et les bits de poids faible déterminés. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel les premier et deuxième convertisseurs (114, 116) sont des convertisseurs numériques-analogiques capacitifs comprenant chacun une même première pluralité d'éléments capacitifs (C1MSBN-1, C1MSB0, C2MSBN-1, C2MSB0), les troisième et quatrième convertisseurs (124, 126) étant des convertisseurs numériques-analogiques capacitifs comprenant chacun une même deuxième pluralité d'éléments capacitifs (C1M-1, C10, C2M-1, C20). Procédé selon la revendication 7, dans lequel chaque élément capacitif de la première pluralité d'éléments capacitifs du premier convertisseur (114), respectivement du deuxième convertisseur (116), a une première borne connectée à la sortie (118) du premier convertisseur, respectivement à la sortie (120) du deuxième convertisseur, et chaque élément capacitif de la deuxième pluralité d'éléments capacitifs du troisième convertisseur (124), respectivement du quatrième convertisseur (126), a une première borne connectée à la sortie du troisième convertisseur, respectivement du quatrième convertisseur. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le premier noeud (108) est connecté à la sortie (118, 128) des premier et troisième convertisseurs (114, 124), le deuxième noeud (110) étant connecté à la sortie (120, 130) des deuxième et quatrième convertisseurs (116, 126). Procédé selon la revendication 9, dans lequel : - chacun des premier et deuxième convertisseurs (114, 116) comprend plusieurs premières paires (PMSBN-1, PMSB0) d'éléments capacitifs ; - chaque première paire (PMSBN-1 ; PMSB0) comprend deux éléments capacitifs (C1MSBN-1, C2MSBN-1 ; C1MSB0, C2MSB0) identiques ; - lors de l'échantillonnage, un premier élément capacitif (C1MSBN-1 ; C1MSB0) de chaque première paire (PMSBN-1 ; PMSB0) a une première borne couplée à une tension de référence haute (Vref+) et un deuxième élément capacitif (C2MSBN-1 ; C2MSB0) de chaque première paire (PMSBN-1 ; PMSB0) a une première borne couplée à une tension de référence basse (Vref-) ; - chacun des troisième et quatrième convertisseurs (124, 126) comprend plusieurs deuxièmes paires (PM-1 ; P0) d'éléments capacitifs ; - chaque deuxième paire (PM-1 ; P0) comprend deux éléments capacitifs identiques (C1M-1, C2M-1 ; C10, C20) ; et - lors de l'échantillonnage, un premier élément capacitif (C1M-1 ; C10) de chaque deuxième paire (PM-1 ; P0) a une première borne couplée à la tension de référence haute (Vref+) et un deuxième élément capacitif (C2M-1 ; C20) de chaque deuxième paire (PM-1 ; P0) a une première borne couplée à une tension de référence basse (Vref-). Procédé selon la revendication 10, dans lequel, dans chacun des premier, deuxième, troisième et quatrième convertisseurs numérique-analogique (114, 116, 124, 126), chacun des premier et deuxième éléments capacitifs a une deuxième borne connectée à la sortie (118, 120, 128, 130) dudit convertisseur numérique-analogique. Procédé selon la revendication 10 ou 11, dans lequel, lors de chacune des approximations successives, en fonction de la comparaison des sorties (118, 120) des premier et deuxième convertisseurs (114, 116) : soit la première borne du premier élément capacitif (C1MSBN-1 ; C1MSB0) de la première paire correspondante (PMSBN-1 ; PMSB0) du premier convertisseur (114) est commutée vers la tension de référence basse (Vref-) et la première borne du deuxième élément capacitif (C2MSBN-1 ; C2MSB0) de la première paire correspondante (PMSBN-1 ; PMSB0) du deuxième convertisseur (116) est commutée vers la tension de référence haute (Vref+) ; soit la première borne du deuxième élément capacitif (C2MSBN-1 ; C2MSB0) de la première paire correspondante (PMSBN-1 ; PMSB0) du premier convertisseur (114) est commutée vers la tension de référence haute (Vref+) et la première borne du premier élément capacitif (C1MSBN-1 ; C1MSB0) de la première paire (PMSBN-1 ; PMSB0) correspondante du deuxième convertisseur (116) est commutée vers la tension de référence basse (Vref-). Procédé selon l'une quelconque des revendications 10 à 12, dans lequel, en fonction de la comparaison des sorties (118, 120) des premier et deuxième convertisseurs (114,116) à la fin de la conversion par approximations successives (202) : - soit chaque décalage en tension de la première rampe correspond à la commutation de la première borne du premier élément capacitif (C1M-1 ; C0) d'une deuxième paire (PM-1 ; P0) correspondante du troisième convertisseur (124) vers la tension de référence basse (Vref-) et chaque décalage en tension de la deuxième rampe correspond à la commutation de la première borne du deuxième élément (C2M-1 ; C20) capacitif d'une deuxième paire correspondante (PM-1 ; P0) du quatrième convertisseur (126) vers la tension de référence haute (Vref+) ; - soit chaque décalage en tension de la première rampe correspond à la commutation de la première borne du deuxième élément capacitif (C2M-1 ; C20) de la deuxième paire (PM-1 ; P0) correspondante du troisième convertisseur (124) vers la tension de référence haute (Vref+) et chaque décalage en tension de la deuxième rampe correspond à la commutation de la première borne du premier élément capacitif (C1M-1 ; C0) de la deuxième paire (PM-1 ; P0) correspondante du quatrième convertisseur (126) vers la tension de référence basse (Vref-). Procédé selon l'une quelconque des revendications 1 à 13, dans lequel, lors desdites approximations successives (202), les comparaisons de la sortie (118) du premier convertisseur (114) avec la sortie (120) du deuxième convertisseur (116) sont mises en œuvre par un circuit comparateur (800) verrouillé sur un signal d'horloge (clk) cadençant les approximations successives, et, de préférence, lors de la conversion temps-numérique (206, 208), les comparaisons de la sortie (118) du premier convertisseur (114) avec la sortie (120) du deuxième convertisseur (116) sont mises en œuvre par un autre circuit comparateur (802). Procédé selon l'une quelconque des revendications 1 à 14, dans lequel une détection que les sorties (118, 120) des premier et deuxième convertisseurs (114, 116) se croisent pendant la conversion temps-numérique détermine la fin de la conversion temps-numérique (206, 206).