FR 3144401 A1 20240628 FR 2214263 A 20221222 Circuit électronique à transistors MOS et procédé de fabrication La présente description concerne un circuit électronique (30) comprenant une pluralité de transistors dont : - au moins un premier transistor MOS (101) d’un premier type de conductivité disposé dans et sur au moins une première zone active (ZA1) d’un substrat semiconducteur (120) ; - au moins un deuxième transistor MOS (102) du deuxième type de conductivité disposé dans et sur au moins une deuxième zone active (ZA2) du substrat semiconducteur ; chaque première zone active étant délimitée par une première région d’isolation (341) qui est en retrait par rapport à une première face (120A) du substrat semiconducteur d’une première profondeur (P1) ; et chaque deuxième zone active étant délimitée par une deuxième région d’isolation (342) qui affleure la première face du substrat semiconducteur, ou qui est en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur (P2) inférieure à la première profondeur. Figure pour l'abrégé : Fig. 3 Circuit électronique à transistors MOS et procédé de fabrication La présente description concerne de façon générale les circuits électroniques, et en particulier la fabrication de transistors NMOS et PMOS d’un même circuit électronique. Les transistors à effet de champ métal oxyde semiconducteur, ou MOSFET, de l'anglais "Metal Oxide Semiconductor Field Effect Transistor" sont des transistors comprenant une région de grille conductrice électriquement isolée d’un substrat semiconducteur, généralement en silicium, ou d’un caisson formé dans un substrat semiconducteur, par une couche diélectrique appelée oxyde de grille ou isolant de grille, la région de grille surmontant une zone active comprenant une région de source, une région de drain et une région de formation de canal entre la région de source et la région de drain. Un MOSFET peut être désigné transistor MOS. Les transistors MOS à canal N, ou transistors NMOS, désignent des transistors dont les régions de source et de drain sont dopées de type N, par exemple dopées d'atomes d'arsenic ou de phosphore. Les transistors MOS à canal P, ou transistors PMOS, désignent des transistors dont les régions de source et de drain sont dopées de type P, par exemple dopées d'atomes de bore ou d’indium. Les transistors MOS peuvent subir un phénomène de dislocation. Une dislocation est un défaut étendu dans le substrat semiconducteur particulièrement lorsque ce substrat est en silicium monocristallin. Lorsqu'elle se situe entre la région de source et la région de drain, une telle dislocation nuit très fortement à la fonctionnalité du transistor, se traduisant notamment par un courant du transistor à l'état bloqué (courant OFF) très grand, pouvant aller jusqu'à un comportement résistif du transistor. Typiquement, une dislocation se traduit par la présence dans le silicium d'un demi-plan cristallin supplémentaire terminé par une lacune. Les origines de l'apparition des dislocations sont multiples. Parmi les causes possibles, on peut citer l'implantation d'impuretés à forte dose qui va conduire à une amorphisation localisée qui, lorsqu'elle est suivie d'un recuit d'activation trop rapide, peut créer une dislocation. Le type d'impuretés utilisées lors du dopage peut avoir une influence sur l'apparition des dislocations. A cet égard, il a été observé que les dislocations apparaissaient essentiellement dans les transistors NMOS et plus particulièrement dans les transistors NMOS ayant des zones actives de petite taille, en particulier lorsque l'arsenic est utilisé comme dopant. Des tentatives de modifications du type de dopant, du dosage et/ou de l’énergie d’implantation, pour réduire le risque d'apparition de dislocations ont conduit cependant à des transistors dont les performances sont réduites par rapport aux performances attendues, en particulier lorsqu'on utilise du phosphore. Parmi d’autres causes possibles, on peut également citer les contraintes induites dans la zone active du transistor du fait de la présence d’une région d’isolation, par exemple du type tranchée peu profonde (STI, pour "Shallow Trench Isolation" en anglais) délimitant cette zone active. Par exemple, la zone active peut être en silicium (Si), et la région d’isolation peut être une tranchée d’isolation en dioxyde de silicium (SiO 2 ), et le Si de la zone active peut subir une contrainte par le SiO 2 de la tranchée d’isolation localisée autour de la zone active. Il est proposé un procédé de fabrication d'un transistor NMOS permettant de réduire, de façon simple, le risque d'apparition de dislocation dans la zone active du transistor, en particulier lorsque des transistors NMOS et PMOS d’un même circuit électronique sont fabriqués sur une même ligne de fabrication, selon un procédé de fabrication dont certaines des étapes de fabrication sont similaires pour les deux types de transistors. Il existe un besoin d’améliorer les procédés de fabrication des transistors NMOS et PMOS d’un même circuit électronique, permettant notamment de réduire le risque d’apparition de dislocations des transistors NMOS. Un mode de réalisation pallie tout ou partie des inconvénients des circuits électroniques à transistors MOS connus. Un mode de réalisation prévoit un circuit électronique comprenant une pluralité de transistors dont : - au moins un premier transistor MOS d’un premier type de conductivité disposé dans, et sur, au moins une première zone active d’un substrat semiconducteur ; - au moins un deuxième transistor MOS du deuxième type de conductivité disposé dans, et sur, au moins une deuxième zone active du substrat semiconducteur ; chaque première zone active étant délimitée par une première région d’isolation qui est en retrait par rapport à une première face du substrat semiconducteur d’une première profondeur ; et chaque deuxième zone active étant délimitée par une deuxième région d’isolation qui affleure la première face du substrat semiconducteur, ou qui est en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur inférieure à la première profondeur. Un mode de réalisation prévoit un procédé de fabrication d’un circuit électronique comprenant une pluralité de transistors dont : - au moins un premier transistor MOS d’un premier type de conductivité disposé dans, et sur, au moins une première zone active d’un substrat semiconducteur ; - au moins un deuxième transistor MOS du deuxième type de conductivité disposé dans, et sur, au moins une deuxième zone active du substrat semiconducteur ; le procédé de fabrication comprenant la formation d’au moins une première et une deuxième régions d’isolation configurées de sorte que : chaque première zone active soit délimitée par une première région d’isolation en retrait par rapport à une première face du substrat semiconducteur d’une première profondeur ; et chaque deuxième zone active soit délimitée par une deuxième région d’isolation affleurant la première face du substrat semiconducteur, ou en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur inférieure à la première profondeur. Selon un mode de réalisation, la première face du substrat semiconducteur est surmontée par des régions de grille du au moins un premier transistor MOS et du au moins un deuxième transistor MOS, chaque région de grille étant isolée du substrat semiconducteur par une couche d’isolant de grille. Selon un mode de réalisation, les au moins une première et une deuxième régions d’isolation sont des tranchées d’isolation, par exemple des tranchées d’isolation peu profondes. Selon un mode de réalisation, les au moins une première et une deuxième régions d’isolation sont jointes. En variante, les au moins une première et une deuxième régions d’isolation peuvent être disjointes. Selon un mode de réalisation, la première profondeur est supérieure ou égale à 12 nanomètres (nm), et la deuxième profondeur est inférieure à 12 nm. Selon un mode de réalisation, la région de grille d’au moins un transistor parmi la pluralité de transistors comporte au moins une zone de contre-dopage d’un type de conductivité opposé au type de conductivité dudit au moins un transistor, ladite au moins une zone de contre-dopage étant positionnée et dimensionnée de manière à atténuer l’effet bosse dudit au moins un transistor, par exemple ladite au moins une zone de contre-dopage est positionnée au niveau d’une zone de chevauchement entre la région de grille et la zone active dudit au moins un transistor. Selon un mode de réalisation particulier, le au moins un transistor est le au moins un premier transistor MOS. Selon un mode de réalisation, le premier type de conductivité est le type N, chaque premier transistor MOS étant un transistor NMOS, et le deuxième type de conductivité est le type P, chaque deuxième transistor MOS étant un transistor PMOS. Selon un mode de réalisation, le substrat semiconducteur comprend du silicium, et les au moins une première et une deuxième régions d’isolation comprennent un oxyde de silicium, par exemple du dioxyde de silicium. Selon un mode de réalisation, le circuit électronique est compris dans une mémoire non volatile, par exemple une mémoire non volatile électriquement effaçable et programmable. Selon un mode de réalisation, la formation des au moins une première et une deuxième régions d’isolation comprend la formation de la au moins une deuxième région d’isolation ; puis la formation de la au moins une première région d’isolation. Selon un mode de réalisation, la formation des au moins une première et une deuxième régions d’isolation comprend une étape de gravure de régions d’isolation initiales délimitant la première zone active et la deuxième zone active, ladite étape de gravure comprenant : - une première gravure des régions d’isolation initiales à partir de la première face du substrat semiconducteur et jusqu’à la deuxième profondeur, de manière à former des deuxièmes régions d’isolation ; puis - une deuxième gravure d’au moins une parmi les deuxièmes régions d’isolation, à partir de la première face du substrat semiconducteur et jusqu’à la première profondeur, de manière à former la au moins une première région d’isolation ; la deuxième gravure étant réalisée à travers un deuxième masque de gravure configuré pour accéder à chaque premier transistor et masquer chaque deuxième transistor. Par "régions d’isolation initiales", on entend des régions d’isolation initialement formées dans le substrat semiconducteur. Par exemple, ces régions d’isolation initiales affleurent sensiblement la première face du substrat semiconducteur. Selon un mode de réalisation, la première gravure est réalisée à travers un premier masque de gravure configuré pour accéder à chaque premier transistor et à chaque deuxième transistor. Un mode de réalisation prévoit un circuit intégré comprenant l’un quelconque des circuits électroniques décrits précédemment. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, par une vue en coupe, un exemple de circuit électronique comprenant des transistors NMOS et PMOS formés dans, et sur, un même substrat semiconducteur ; la représente, par une vue en coupe, une variante du circuit électronique de la ; la représente, par une vue de dessus, un des transistors du circuit électronique de la ; la représente un exemple de procédé de fabrication d’un circuit électronique similaire au circuit électronique de la ou de la ; la représente un circuit électronique selon un mode de réalisation comprenant des transistors NMOS et PMOS formés dans, et sur, un même substrat semiconducteur ; et la représente un procédé de fabrication selon un mode de réalisation d’un circuit électronique comprenant des transistors NMOS et PMOS dans et sur un même substrat semiconducteur; la représente une variante du procédé de fabrication de la ; la et la illustrent des exemples de positionnement des masques de gravure et/ou d’ouvertures des masques de gravure au cours de l’étape de gravure d’un procédé de fabrication selon un mode de réalisation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes du procédé de fabrication des transistors MOS n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des transistors MOS n’ont pas été décrits. En particulier, les contacts et les circuits d’interconnexion des transistors n’ont pas été représentés. En outre, les applications que peuvent avoir les transistors décrits n’ont pas toutes été détaillées. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la description qui suit, pour alléger celle-ci, un transistor du type MOSFET peut être désigné transistor MOS, ou transistor. Lorsqu’on fait référence à une "zone active", il est fait référence à une zone d’un substrat semiconducteur d’un transistor, par exemple, une zone délimitée par des régions d’isolation. Une zone active comprend typiquement une région de source, une région de drain et une région de formation de canal, ou région de canal, entre la région de source et la région de drain. La zone active peut être formée dans le substrat semiconducteur ou dans un caisson formé dans le substrat semiconducteur. Un substrat semiconducteur peut être un substrat massif, par exemple en silicium, ou une couche de semiconducteur d’un substrat de type silicium sur isolant (SOI, de "Silicium On Insulator" en anglais). Dans la description qui suit, une longueur correspond à une dimension dans une première direction, correspondant à la direction X repérée dans les figures, d’un plan principal XY. Le plan principal correspond sensiblement au plan principal du substrat semiconducteur dans, et sur, lequel le transistor est formé. La première direction correspond à une direction parallèle à la direction de conduction du transistor. Une largeur correspond à une dimension dans une deuxième direction du plan principal XY, correspondant à la direction Y repérée dans les figures, orthogonale à la première direction. Une épaisseur ou une profondeur correspond à une dimension dans la direction perpendiculaire au plan principal XY, correspondant à la direction verticale Z repérée dans les figures. La représente un exemple de circuit électronique 11 comportant deux transistors adjacents, un transistor 101 (premier transistor) de type NMOS (TrN) et un transistor 102 (deuxième transistor) de type PMOS (TrP), formés dans, et sur, un substrat semiconducteur 120. Le transistor NMOS 101 comporte, au sein du substrat semiconducteur 120, un caisson 121 de type P, une première zone active ZA1 délimitée dans le caisson 121 par une ou plusieurs régions d’isolation 140, par exemple du type tranchées d’isolation peu profondes (STI, pour "Shallow Trench Isolation" en anglais). La première zone active ZA1 comporte une région de source 123 (S1) et une région de drain 125 (D1) fortement dopées de type N (N+), ainsi qu’une région de formation de canal comprise entre la région de source et la région de drain. Le transistor NMOS 101 comporte également, sur la face supérieure 120A (première face) du substrat 120, au-dessus de la première zone active ZA1, une région de grille 131 isolée par un oxyde de grille 133. Les flancs de la région de grille 131, ainsi qu’une portion du substrat 120 autour de la région de grille, sont recouverts d’une couche d’oxyde 135, elle-même recouverte d’un espaceur isolant 137. Le transistor PMOS 102 comporte, au sein du substrat semiconducteur 120, un caisson 122 de type N, une deuxième zone active ZA2 délimitée dans le caisson 122 par une ou plusieurs régions d’isolation 140. La deuxième zone active ZA2 comporte une région de source 124 (S2) et une région de drain 126 (D2) fortement dopées de type P (P+), ainsi qu’une région de formation de canal comprise entre la région de source et la région de drain. Le transistor PMOS 102 comporte également, sur la face supérieure 120A (première face) du substrat 120, au-dessus de la deuxième zone active ZA2, une région de grille 132 isolée par un oxyde de grille 134. Les flancs de la région de grille 132, ainsi qu’une portion du substrat 120 autour de la région de grille, sont recouverts d’une couche d’oxyde 136, elle-même recouverte d’un espaceur isolant 138. Par exemple, les zones actives sont en silicium (Si). Par exemple, les régions d’isolation sont des tranchées d’isolation en dioxyde de silicium (SiO 2 ). Par exemple, les régions de grille sont en polysilicium. Les régions de grille peuvent être du type à simple grille ou du type multi-grilles, par exemple à double grille. Afin de diminuer le risque de dislocation, on peut souhaiter diminuer les contraintes induites par les régions d’isolation sur les zones actives, par exemple en diminuant les volumes d’isolant dans ces régions d’isolation. Etant donné que les régions d’isolation ont notamment pour fonction d’isoler les transistors NMOS 101 et PMOS 102 entre eux, et notamment les caissons P 121 et N 122 de ces transistors respectifs, on évite généralement de réduire la profondeur des régions d’isolation, par exemple, afin d’éviter de provoquer ou d’augmenter des courants de fuites entre les zones actives délimitées par ces régions d’isolation. On peut alors réduire les volumes des régions d’isolation en supprimant une portion d’isolant de chaque région d’isolation à partir de la face supérieure 120A du substrat semiconducteur 120. La représente, par une vue en coupe, une variante du circuit électronique de la . Le circuit électronique 12 de la diffère du circuit électronique 11 de la en ce que les régions d’isolation 141 sont en retrait (ont été creusées) par rapport à la face supérieure 120A du substrat 120 d’une profondeur P0 non nulle, par exemple égale à environ 23 nm. En d’autres termes, une portion d’isolant de chaque région d’isolation 141 a été supprimée sur une profondeur P0 à partir de la face supérieure 120A du substrat 120. Cette portion d’isolant est supprimée autour des transistors NMOS 101 et PMOS 102. La représente, par une vue de dessus, le transistor PMOS 102 du circuit électronique de la . La région de grille 132 a une longueur Lg dans la direction X de conduction du transistor, et elle s'étend également transversalement à la zone active ZA2 du transistor 102 dans la direction Y, perpendiculaire à la direction X, par exemple pour permettre une prise de contact de ladite région de grille. Ainsi, la région de grille 132 chevauche deux bords opposés BD1 et BD2 de la zone active ZA2 au niveau de deux zones de chevauchement ZCH1 et ZCH2, respectivement. Dans les zones de chevauchement, il peut se former une épaisseur non uniforme de l'oxyde de grille 134, et des transistors parasites TP1 et TP2 peuvent se former aux bords BD1 et BD2 de la zone active ZA2, avec entre ces transistors parasites un transistor central TP ayant un fonctionnement attendu. Les transistors parasites TP1 et TP2 ont une tension de seuil inférieure à celle du transistor central TP. Comme la tension de seuil des transistors parasites est plus faible que celle du transistor central, la tension de seuil du transistor 102 est plus faible que celle attendue. Cet effet est connu sous le terme d’effet bosse, ou effet "hump" en anglais, et on cherche en général à l’éviter et/ou à le corriger. Dans la description qui précède, ce phénomène a été décrit en relation avec le transistor PMOS, mais peut se produire également pour le transistor NMOS. En outre, plus la région d’isolation 141 est en retrait par rapport à la face supérieure 120A du substrat 120, c’est-à-dire plus la profondeur P0 est grande (plus on a creusé), plus l’effet hump peut se produire. En d’autres termes, on peut vouloir améliorer les performances du transistor NMOS, et en particulier réduire la probabilité d’apparition de dislocations dans la zone active du transistor NMOS en jouant sur la profondeur P0, les dislocations apparaissant essentiellement dans les transistors NMOS, mais cela peut contribuer à dégrader les performances du transistor PMOS, en particulier à augmenter l’effet hump sur le transistor PMOS. Ceci s’explique notamment en ce que la suppression des portions d’isolant des régions d’isolation peut être réalisée en utilisant une même étape d’un procédé de fabrication d’un circuit électronique ayant des transistors NMOS et PMOS formés dans, et sur, un même substrat semiconducteur. Les transistors NMOS et PMOS d’un même circuit électronique peuvent en effet être fabriqués sur une même ligne de fabrication, selon un procédé de fabrication dans lequel le maximum d’étapes de fabrication sont similaires pour les deux types de transistors, notamment pour des raisons de coût de fabrication. En d’autres termes, les transistors NMOS et PMOS d’un circuit électronique peuvent subir de mêmes étapes d’un procédé de fabrication, à l’exception des étapes de dopage, par exemple le dopage des caissons, et le dopage des régions de source et de drain, qui sont différentes selon que le transistor est à canal N ou à canal P, ces étapes nécessitant généralement des masques d’implantation dédiés afin que seules les régions à doper, du type N ou du type P, le soient. Ceci est illustré en relation avec la décrite ci-après. La représente un exemple de procédé de fabrication 200 d’un circuit électronique comprenant des transistors NMOS et PMOS formés dans, et sur, un même substrat semiconducteur, pouvant s’appliquer à la fabrication du circuit électronique 11 de la ou du circuit électronique 12 de la . Les éléments identiques à ceux décrits précédemment sont identifiés par les mêmes références numériques. Toutes les étapes de fabrication n’ont pas été détaillées, seules les étapes utiles à la compréhension de la problématique ont été représentées et seules certaines sont détaillées dans la description qui suit, les étapes non détaillées étant réalisables avec les procédés usuels de la microélectronique. Les masques d’implantation ne sont pas représentés, leur description suffisant à comprendre comment ils peuvent être positionnés. Dans les figures 2, 4A et 4B, les étapes sont représentées sur un axe temporel. Après une étape 201 (STI) de formation de régions d’isolation 140 (régions d’isolation initiales, non creusées) dans un substrat semiconducteur 120, par exemple de tranchées d’isolation, pour isoler les futurs transistors NMOS et PMOS, une étape 202 (N Well) de dopage de type N est réalisée afin de former le caisson 122 de type N pour le transistor PMOS, en utilisant un masque d’implantation adapté à cacher les régions qui ne doivent pas être dopées N lors de cette étape, puis une étape 203 (P Well) de dopage de type P est réalisée afin de former le caisson 121 de type P pour le transistor NMOS, en utilisant un masque d’implantation adapté à cacher les régions qui ne doivent pas être dopées P lors de cette étape. Chaque étape de dopage est typiquement réalisée par implantation ionique. Ces étapes de dopage pour former les caissons sont réalisées généralement à travers une couche de diélectrique 210 du type ONO, pour "Oxyde Nitrure Oxyde". Une telle couche de diélectrique peut, par exemple, servir à isoler une couche de polysilicium destinée à former tout ou partie d’une région de grille d’un ou plusieurs autres transistors positionnés sur et dans une autre portion du substrat semiconducteur. Sur les portions du substrat semiconducteur 120 délimitées par les régions d’isolation initiales 140, la couche de diélectrique 210 est supprimée, typiquement à l’aide d’une gravure sèche, suivie d’une étape de gravure humide 204 (BOE). L’étape de gravure humide 204 est généralement réalisée à l’aide d’une solution d’acide fluorhydrique (HF), de sorte à supprimer l’oxyde résiduel sur la face supérieure 120A du substrat semiconducteur 120, et ce, pour chacun des futurs transistors NMOS et PMOS. Cette étape de gravure humide peut être désignée par le terme BOE, pour "Buffered Oxyde Etch" en anglais. Lors de l’étape de gravure humide 204, une portion d’isolant des régions d’isolation 140 initiales peut être supprimée sur une profondeur donnée, par exemple la profondeur P0, résultant en des régions d’isolation 141 en retrait par rapport à la face supérieure 120A du substrat 120. La profondeur de gravure d’isolant des régions d’isolation 141 peut être contrôlée lors de cette étape de gravure humide, notamment en contrôlant la durée de mise en contact avec la solution de gravure, par exemple selon que l’on vise plutôt à limiter le phénomène de dislocation, ou plutôt à réduire l’effet hump. Par exemple, la profondeur de gravure dans les régions d’isolation est choisie égale à environ 9 nm lorsqu’on souhaite privilégier la réduction de l’effet hump, ou est choisie égale à environ 23 nm lorsqu’on souhaite privilégier la réduction du phénomène de dislocation. Ensuite, une étape 205 (GO3 Ox) d’oxydation d’une portion du substrat semiconducteur 120 à partir de sa face supérieure 120A est réalisée afin de former les couches d’oxyde de grille 133/134, sur lesquelles les régions de grille des futurs transistors NMOS et PMOS seront ensuite formées. Lors de cette étape d’oxydation, les implants déposés lors des étapes 202, 203 de dopage décrites précédemment vont diffuser dans le substrat semiconducteur 120. Puis, après la formation des régions de grille 131/132 des transistors NMOS et PMOS, de la couche d’oxyde et de l’espaceur isolant sur les flancs de chaque région de grille (étapes non représentées), une étape 207 (N+SD) de fort dopage de type N est réalisée afin de former les régions de source 123 et de drain 125 du transistor NMOS 101 (TrN) en utilisant un masque d’implantation adapté à cacher les régions qui ne doivent pas être dopées N lors de cette étape. Ensuite, une étape 208 (P+SD) de fort dopage de type P est réalisée afin de former les régions de source 124 et de drain 126 du transistor PMOS 102 (TrP) en utilisant un masque d’implantation adapté à cacher les régions qui ne doivent pas être dopées P lors de cette étape. Un inconvénient de ce procédé de fabrication est que les transistors NMOS et PMOS subissent la même étape de gravure humide, ce qui explique qu’en jouant sur les paramètres de gravure humide et notamment en augmentant la profondeur P0, on peut certes réduire les dislocations qui apparaissent essentiellement dans le transistor NMOS, mais cela peut aussi contribuer à dégrader les performances du transistor PMOS, en particulier à augmenter l’effet hump sur le transistor PMOS. Les inventeurs proposent un circuit électronique comprenant des transistors NMOS et PMOS, ainsi qu’un procédé de fabrication d’un tel circuit électronique, permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des circuits électroniques et des procédés de fabrication décrits précédemment. En particulier, les inventeurs proposent un circuit électronique comprenant des transistors NMOS et PMOS, ainsi qu’un procédé de fabrication d’un tel circuit électronique qui permette d’améliorer les performances du transistor NMOS, et ce, sans dégrader les performances du transistor PMOS, ou inversement. Des modes de réalisation de circuits électroniques et de procédés de fabrication de circuits électroniques vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. La représente un circuit électronique 30 selon un mode de réalisation, comprenant des transistors NMOS et PMOS adjacents formés dans, et sur, un même substrat semiconducteur 120. Le circuit électronique 30 se distingue des circuits électroniques 11, 12 des figures 1A et 1B essentiellement en ce que les régions d’isolation comprennent une première région d’isolation 341 délimitant la zone active ZA1 du transistor NMOS 101 et une deuxième région d’isolation 342 délimitant la zone active ZA2 du transistor PMOS 102. La première région d’isolation 341 est en retrait (creusée) par rapport à la face supérieure 120A du substrat semiconducteur 120 d’une première profondeur P1 non nulle. La deuxième région d’isolation 342 peut également être en retrait (creusée) par rapport à la face supérieure 120A du substrat semiconducteur 120 d’une deuxième profondeur P2 inférieure à la première profondeur P1, voire très inférieure. Par exemple, la deuxième profondeur P2 est sensiblement nulle, comme représenté, où l’on voit que la deuxième région d’isolation 342 affleure sensiblement la face supérieure 120A du substrat semiconducteur 120. En d’autres termes, on a supprimé, par exemple gravé, davantage d’isolant, à partir de la face supérieure 120A du substrat semiconducteur 120, autour du transistor NMOS qu’autour du transistor PMOS. Ainsi, on peut améliorer les performances du transistor NMOS, et en particulier réduire la probabilité d’apparition de dislocations dans la zone active du transistor NMOS, tout en évitant de dégrader les performances du transistor PMOS, en particulier en évitant d’augmenter l’effet hump sur le transistor PMOS. Par exemple, la première profondeur P1 est supérieure ou égale à 12 nm, par exemple égale à environ 23 nm, et la deuxième profondeur P2 est inférieure à 12 nm, par exemple égale à environ 9 nm. Dans l’exemple représenté, les première et deuxième régions d’isolation sont jointes, c’est-à-dire forment une région d’isolation continue avec une marche entre le transistor NMOS et le transistor PMOS. En variante, les première et deuxième régions d’isolation pourraient être disjointes. En option, dans le cas où l’effet hump se produit ou est augmenté dans le transistor NMOS 101, notamment du fait du creusement de la première région d’isolation 341, on peut chercher à atténuer ou à corriger l’effet hump. Une solution pour atténuer cet effet hump est de contre-doper localement, par exemple par implantation ionique, la région de grille 131 du transistor NMOS 101, de préférence dans la (les) zone(s) de chevauchement où se forme(nt) le(s) transistor(s) parasite(s). En d’autres termes, en option, on peut prévoir au moins une zone de contre-dopage 350 locale du type de conductivité opposé à la conductivité du transistor, dans le cas illustré une zone de contre-dopage de type P, dans la région de grille dudit transistor, cette zone de contre-dopage étant positionnée et dimensionnée de manière à atténuer l’effet hump du transistor NMOS. Les autres caractéristiques du circuit électronique 30 peuvent être similaires à celles des circuits électroniques 11, 12 des figures 1A et 1B, notamment les caractéristiques des transistors NMOS et PMOS. La représente un procédé de fabrication 400 selon un mode de réalisation d’un circuit électronique comprenant des transistors NMOS et PMOS formés dans, et sur, un même substrat semiconducteur, pouvant s’appliquer à la fabrication du circuit électronique 30 de la . Les éléments identiques à ceux décrits précédemment sont identifiés par les mêmes références numériques. Le procédé de fabrication 400 de la se distingue du procédé de fabrication 200 de la essentiellement en ce que l’étape de gravure humide 404 comporte deux gravures : - une première gravure 404A (BOE 090) dans laquelle on vient graver les régions d’isolation initiales 140 sur une même profondeur, correspondant à la deuxième profondeur P2, permettant de former des deuxièmes régions d’isolation 342 ; cette première gravure 404A peut être réalisée à travers un premier masque de gravure comprenant une ouverture permettant d’accéder aux transistors NMOS et PMOS, ou peut être réalisée sans masque de gravure, par exemple s’il n’est pas nécessaire de masquer d’autres composants du circuit électronique lors de cette première gravure ; - une deuxième gravure 404B (BOE 230) dans laquelle on vient graver les deuxièmes régions d’isolation 342 qui ne sont pas protégées par un deuxième masque de gravure, jusqu’à une première profondeur P1 supérieure à la deuxième profondeur P2, permettant de transformer au moins une des deuxièmes régions d’isolation en première région d’isolation 341 autour du transistor NMOS ; en d’autres termes, dans cette deuxième gravure, on vient compléter autour du transistor NMOS la première gravure par une deuxième gravure sur une profondeur égale à la différence entre la première profondeur P1 et la deuxième profondeur P2. Le deuxième masque de gravure est configuré pour masquer au moins le transistor PMOS et comprend une ouverture permettant d’accéder au moins au transistor NMOS. Ainsi, la deuxième région d’isolation 342 est conservée autour du transistor PMOS. Lorsqu’il est indiqué qu’une ouverture d’un masque de gravure permet d’accéder à un transistor NMOS et/ou PMOS, cela signifie que cette ouverture permet d’accéder audit transistor et à la région d’isolation qui l’entoure. Par exemple, la première gravure 404A est adaptée à graver intentionnellement les régions d’isolation initiales 140 sur la deuxième profondeur P2. En variante, la première gravure 404A peut correspondre à la suppression de l’oxyde résiduel sur le substrat semiconducteur, sans graver intentionnellement les régions initiales d’isolation 140, par exemple dans le cas où la deuxième profondeur P2 est sensiblement nulle. Les autres étapes du procédé de fabrication 400 peuvent être similaires à celles du procédé de fabrication 200 de la . La représente une variante du procédé de fabrication de la , dans laquelle on a représenté en outre une étape 406 (nLDD) de dopage léger du substrat semiconducteur 120 de manière à former une région de drain légèrement dopé 127, connue sous le terme de région LDD, de l’anglais "Lightly Doped Drain", entre la région de grille 131 et les premières régions d’isolation 341 du transistor NMOS. Cette étape 406 de dopage léger est réalisée après l’étape 205 permettant la formation de la région de grille 131 du transistor NMOS, et généralement après le dépôt de la couche d’oxyde sur les flancs de la région de grille, mais avant la formation de l’espaceur isolant (étapes non représentées), et donc avant l’étape 207 de fort dopage de type N. La région de grille 131, avec généralement la couche d’oxyde sur ses flancs, sert de masque de protection lors de l’opération de dopage léger du substrat semiconducteur pour former cette région LDD 127 de type N. Un autre masque d’implantation, ou masque LDD, est en outre prévu pour cacher les régions qui ne doivent pas être dopées N lors de cette étape. Ce masque LDD peut être avantageusement utilisé comme deuxième masque de gravure pour réaliser la deuxième sous-étape de gravure, qui est réalisée avant l’étape 406 de dopage léger. Ceci permet d’éviter la fabrication d’un masque supplémentaire. Il existe généralement aussi une étape de formation d’une région de drain légèrement dopé pour le transistor PMOS (non représentée). La et la illustrent des exemples de positionnement des masques de gravure et/ou d’ouvertures des masques de gravure au cours de l’étape de gravure d’un procédé de fabrication selon un mode de réalisation. Les figures 5A et 5B correspondent, par exemple, à des schémas de placement ("layout" en anglais) de plusieurs transistors 501A-501D, 502A-502D dans un circuit électronique 50. Les transistors 501A-501D (TrN) correspondent à des transistors NMOS, et il y a plusieurs transistors NMOS les uns à côté des autres dans la direction X. Les transistors 502A-502D (TrP) correspondent à des transistors PMOS, et il y a plusieurs transistors PMOS les uns à côté des autres dans la direction X. La pluralité de transistors NMOS est adjacente à la pluralité de transistors PMOS dans la direction Y. La zone active de chaque transistor NMOS est surmontée par une région de grille 531A-531D. Les zones actives ZA1B des transistors NMOS 501B-501D sont continues, c’est-à-dire non isolées entre elles par des régions d’isolation, et la zone active ZA1A du transistor NMOS 501A est entièrement isolée par une région d’isolation. La zone active de chaque transistor PMOS est surmontée par une région de grille 532A-532D. Les zones actives ZA2A des transistors PMOS 502A-502C sont continues, c’est-à-dire non isolées entre elles par des régions d’isolation, et la zone active ZA2D du transistor PMOS 502D est entièrement isolée par une région d’isolation. Comme représenté en , les régions de grille 531A, 532A des transistors NMOS et PMOS respectifs 501A, 502A peuvent être communes, ou continues, et de même pour les régions de grille 531D, 532D des transistors NMOS et PMOS respectifs 501D, 502D. La structure représentée en comporte des régions d’isolation initiales 540 autour des zones actives des transistors NMOS, autour des zones actives des transistors PMOS, et entre les transistors NMOS et PMOS. On a positionné un premier masque de gravure 511 au-dessus du circuit électronique 50, le premier masque de gravure 511 ayant une première ouverture 521 permettant d’accéder aux transistors NMOS et PMOS (y compris des portions des régions d’isolation qui les entourent). Ce premier masque de gravure permet de mettre en œuvre la première sous-étape de gravure. Alternativement, le premier masque de gravure 511 peut être omis, par exemple s’il n’est pas nécessaire de masquer d’autres transistors ou d’autres composants électroniques du circuit électronique 50 lors de cette première gravure. Dans la structure représentée en , on a positionné un deuxième masque de gravure 512 au-dessus du circuit électronique 50, le deuxième masque de gravure 512 ayant une deuxième ouverture 522 permettant d’accéder aux transistors NMOS (y compris des portions des régions d’isolation qui les entourent), et de masquer les transistors PMOS. Ce deuxième masque de gravure permet de mettre en œuvre la deuxième sous-étape de gravure. Les modes de réalisation peuvent s’appliquer à des mémoires EEPROM comprenant des transistors de type NMOS et PMOS, par exemple des mémoires EEPROM réalisées sur circuit intégré. Les modes de réalisation peuvent aussi s’appliquer à des mémoires FLASH, ou tout autre technologie sans mémoire intégrée comme des technologies digitales ou analogues. Plus généralement, les modes de réalisation peuvent s’appliquer lorsqu’on souhaite améliorer les performances d’un transistor de type NMOS sans dégrader celles d’un transistor de type PMOS du même circuit électronique, ou inversement. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, on a représenté en un circuit électronique avec un transistor NMOS et un transistor PMOS positionnés l’un à côté de l’autre, et isolés l’un de l’autre, dans la première direction X. En variante, les transistors NMOS et PMOS peuvent être positionnés l’un à côté de l’autre, et isolés l’un de l’autre, dans une autre direction du plan principal, par exemple dans la deuxième direction Y, comme représenté en figures 5A et 5B. En variante, le circuit électronique peut comprendre plusieurs transistors NMOS et/ou plusieurs transistors PMOS, certains parmi les transistors NMOS et PMOS pouvant être positionnés l’un à côté de l’autre, et isolés l’un de l’autre, dans la première direction, et d’autres parmi les transistors NMOS et PMOS pouvant être positionnés l’un à côté de l’autre, et isolés l’un de l’autre, dans la deuxième direction. Les zones actives et/ou les régions de grille peuvent être communes à plusieurs transistors. Le circuit électronique peut également comprendre d’autres types de transistors, et/ou d’autres composants électroniques. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Circuit électronique (30) comprenant une pluralité de transistors dont : - au moins un premier transistor MOS (101) d’un premier type de conductivité disposé dans, et sur, au moins une première zone active (ZA1) d’un substrat semiconducteur (120) ; - au moins un deuxième transistor MOS (102) du deuxième type de conductivité disposé dans, et sur, au moins une deuxième zone active (ZA2) du substrat semiconducteur (120) ; chaque première zone active (ZA1) étant délimitée par une première région d’isolation (341) qui est en retrait par rapport à une première face (120A) du substrat semiconducteur (120) d’une première profondeur (P1) ; et chaque deuxième zone active (ZA2) étant délimitée par une deuxième région d’isolation (342) qui affleure la première face du substrat semiconducteur, ou qui est en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur (P2) inférieure à la première profondeur (P1). Circuit électronique selon la revendication 1, dans lequel la première face (120A) du substrat semiconducteur (120) est surmontée par des régions de grille (131, 132) du au moins un premier transistor MOS (101) et du au moins un deuxième transistor MOS (102), chaque région de grille étant isolée du substrat semiconducteur par une couche d’isolant de grille (133, 134). Circuit électronique selon la revendication 1 ou 2, dans lequel les au moins une première et une deuxième régions d’isolation sont des tranchées d’isolation, par exemple des tranchées d’isolation peu profondes. Circuit électronique selon l’une quelconque des revendications 1 à 3, dans lequel les au moins une première et une deuxième régions d’isolation sont jointes. Circuit électronique selon l’une quelconque des revendications 1 à 4, dans lequel la première profondeur (P1) est supérieure ou égale à 12 nm, et la deuxième profondeur (P2) est inférieure à 12 nm. Circuit électronique selon l’une quelconque des revendications 1 à 5, dans lequel la région de grille d’au moins un transistor parmi la pluralité de transistors comporte au moins une zone de contre-dopage (350) d’un type de conductivité opposé au type de conductivité dudit au moins un transistor, ladite au moins une zone de contre-dopage étant positionnée et dimensionnée de manière à atténuer l’effet bosse dudit au moins un transistor, par exemple ladite au moins une zone de contre-dopage est positionnée au niveau d’une zone de chevauchement entre la région de grille et la zone active dudit au moins un transistor. Circuit électronique selon la revendication 6, dans lequel le au moins un transistor est le au moins un premier transistor MOS (101). Circuit électronique selon l’une quelconque des revendications 1 à 7, dans lequel le premier type de conductivité est le type N, chaque premier transistor MOS étant un transistor NMOS, et le deuxième type de conductivité est le type P, chaque deuxième transistor MOS étant un transistor PMOS. Circuit électronique selon l’une quelconque des revendications 1 à 8, dans lequel le substrat semiconducteur comprend du silicium, et les au moins une première et une deuxième régions d’isolation comprennent un oxyde de silicium, par exemple du dioxyde de silicium. Circuit électronique selon l’une quelconque des revendications 1 à 9, compris dans une mémoire non volatile, par exemple une mémoire non volatile électriquement effaçable et programmable. Procédé de fabrication (400) d’un circuit électronique comprenant une pluralité de transistors dont : - au moins un premier transistor MOS (101) d’un premier type de conductivité disposé dans, et sur, au moins une première zone active (ZA1) d’un substrat semiconducteur (120) ; - au moins un deuxième transistor MOS (102) du deuxième type de conductivité disposé dans, et sur, au moins une deuxième zone active (ZA2) du substrat semiconducteur (120) ; le procédé de fabrication comprenant la formation d’au moins une première (341) et une deuxième (342) régions d’isolation configurées de sorte que : chaque première zone active (ZA1) soit délimitée par une première région d’isolation (341) en retrait par rapport à une première face (120A) du substrat semiconducteur (120) d’une première profondeur (P1) ; et chaque deuxième zone active (ZA2) soit délimitée par une deuxième région d’isolation (342) affleurant la première face du substrat semiconducteur, ou en retrait par rapport à la première face du substrat semiconducteur d’une deuxième profondeur (P2) inférieure à la première profondeur (P1). Procédé selon la revendication 11, dans lequel la formation des au moins une première et une deuxième régions d’isolation comprend la formation de la au moins une deuxième région d’isolation (342) ; puis la formation de la au moins une première région d’isolation (341). Procédé selon la revendication 11 ou 12, dans lequel la formation des au moins une première et une deuxième régions d’isolation comprend une étape de gravure de régions d’isolation initiales (140) délimitant la première zone active (ZA1) et la deuxième zone active (ZA2), ladite étape de gravure comprenant : - une première gravure (404A) des régions d’isolation initiales (140) à partir de la première face (120A) du substrat semiconducteur (120) et jusqu’à la deuxième profondeur (P2), de manière à former des deuxièmes régions d’isolation (342) ; puis - une deuxième gravure (404B) d’au moins une parmi les deuxièmes régions d’isolation (342), à partir de la première face (120A) du substrat semiconducteur (120) et jusqu’à la première profondeur (P1), de manière à former la au moins une première région d’isolation (341) ; la deuxième gravure étant réalisée à travers un deuxième masque de gravure (512) configuré pour accéder à chaque premier transistor et masquer chaque deuxième transistor. Procédé selon la revendication 13, dans lequel la première gravure est réalisée à travers un premier masque de gravure (511) configuré pour accéder à chaque premier transistor et à chaque deuxième transistor. Circuit intégré comprenant un circuit électronique selon l’une quelconque des revendications 1 à 10.