FR 3141800 A1 20240510 FR 2211477 A 20221104 Transistor MOSFET La présente description concerne un transistor (200) comprenant une région de source (224), une région de drain (226) et une région de corps (222) disposées dans une couche semiconductrice (220), et une région de grille (230) surmontant la région de corps ; la région de corps comprenant une première couche (222A) dopée et une deuxième couche (222B) entre la première couche et la région de grille, la deuxième couche étant une couche épitaxiale, et étant moins dopée que la première couche . Figure pour l'abrégé : Fig. 2 Transistor MOSFET La présente description concerne de façon générale les composants électroniques et plus particulièrement les transistors à effet de champ de type MOSFET (de l'anglais "Metal Oxide Semiconductor Field Effect Transistor", transistor à effet de champ métal oxyde semiconducteur). Les transistors de type MOSFET sont des transistors à effet de champ comprenant une grille conductrice, par exemple métallique, électriquement isolée d’un substrat semiconducteur par une couche diélectrique appelée isolant de grille. Diverses réalisations de transistors MOSFET ont déjà été proposées. Il serait souhaitable de pallier au moins en partie certains inconvénients des réalisations connues de transistors MOSFET. On s’intéresse ici plus particulièrement à l’amélioration des performances électriques de transistors MOSFET destinés à des applications de commutation de signaux radiofréquence (RF), aussi appelés commutateurs RF, par exemple pour des fréquences comprises entre 400 MHz et 20 GHz. Un mode de réalisation pallie tout ou partie des inconvénients des transistors MOSFET connus. Un mode de réalisation prévoit un transistor comprenant une région de source, une région de drain et une région de corps disposées dans une couche semiconductrice, et une région de grille surmontant la région de corps ; la région de corps comprenant une première couche dopée et une deuxième couche entre la première couche et la région de grille, la deuxième couche étant une couche épitaxiale, et étant moins dopée que la première couche. Selon un mode de réalisation, le dopage de la première couche est 2 à 10 fois, par exemple 5 à 10 fois, supérieur au dopage de la deuxième couche. Selon un mode de réalisation, l’épaisseur de la deuxième couche est supérieure à 10 nm, de préférence supérieure ou égale à 15 nm, par exemple égale à environ 20 nm, et/ou l’épaisseur de la première couche est inférieure ou égale à 50 nm, de préférence inférieure à 45 nm, par exemple égale à environ 40 nm. Selon un mode de réalisation, la deuxième couche est non intentionnellement dopée. Selon un mode de réalisation, la première couche est une couche dopée par implantation ionique. Selon un autre mode de réalisation, la première couche est une couche épitaxiale dopée. Selon un mode de réalisation, la région de source, la région de drain, et la deuxième couche affleurent au niveau d’une première face de la couche semiconductrice. Selon un mode de réalisation, le transistor comprend en outre une couche isolante en contact avec une deuxième face de la couche semiconductrice, la première couche étant en contact avec ladite couche isolante. Selon un mode de réalisation, le transistor comprend en outre une couche d’isolant de grille entre la région de grille et la deuxième couche. Selon un mode de réalisation, la deuxième couche correspond à, ou inclut, une région de formation de canal du transistor. Selon un mode de réalisation, le transistor comprend en outre une couche d’arrêt de diffusion, par exemple en carbure de silicium, entre la première couche et la deuxième couche. Un mode de réalisation prévoit un procédé de fabrication d'un transistor comprenant une région de source, une région de drain et une région de corps disposées dans une couche semiconductrice, et une région de grille surmontant la région de corps, le procédé comprenant une étape de formation de la région de corps comportant : - la formation d’une première couche dopée ; et - la formation par croissance épitaxiale d’une deuxième couche surmontant la première couche, la croissance épitaxiale étant configurée pour que la deuxième couche soit moins dopée que la première couche. Selon un mode de réalisation, la croissance épitaxiale est configurée pour que la deuxième couche soit non intentionnellement dopée. Selon un mode de réalisation, l’étape de formation de la région de corps comprend : - la gravure d’une couche semiconductrice initiale sur une profondeur inférieure à l’épaisseur de ladite couche semiconductrice initiale ; la formation de la première couche comprenant le dopage, par exemple par implantation ionique, de l’épaisseur non gravée de la couche semiconductrice initiale ; et la formation par croissance épitaxiale de la deuxième couche étant réalisée après le dopage de la première couche ; l’épaisseur de la deuxième couche étant par exemple sensiblement égale, voire légèrement supérieure, à la profondeur de gravure. Selon un mode de réalisation particulier, l’étape de formation de la région de corps comprend en outre une étape de recuit réalisée après le dopage. Selon un mode de réalisation, l’étape de formation de la région de corps comprend : - la gravure d’une couche semiconductrice initiale sur sensiblement toute l’épaisseur de ladite couche semiconductrice initiale ; la formation de la première couche comprenant une croissance épitaxiale avec dopant sur la couche semiconductrice initiale gravée ; et la formation par croissance épitaxiale de la deuxième couche étant réalisée après la croissance épitaxiale avec dopant de la première couche ; l’épaisseur de la première couche étant, par exemple, inférieure à l’épaisseur de la couche semiconductrice initiale, et l’épaisseur de la deuxième couche étant, par exemple, sensiblement égale, ou légèrement supérieure, à l’épaisseur de la couche semiconductrice initiale moins l’épaisseur de la première couche. Selon un mode de réalisation, le procédé comprend en outre une étape de dépôt d’une couche d’arrêt de diffusion, par exemple en carbure de silicium, entre la première couche et la deuxième couche. Un mode de réalisation prévoit un dispositif électronique comprenant au moins un transistor selon un mode de réalisation. Un mode de réalisation prévoit un commutateur radiofréquence comprenant au moins un transistor selon un mode de réalisation. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, par une vue en coupe, un exemple de dispositif électronique comprenant un transistor MOSFET du type SOI (de l’anglais "Silicium On Insulator", silicium sur isolant) ; la représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET selon un mode de réalisation ; La , la , la , la , la , la et la sont des vues en coupe illustrant de façon partielle et schématique des étapes successives d'un exemple de procédé de fabrication du transistor MOSFET de la ; la représente des profils comparés de dopage de la région de corps de trois transistors MOSFET différents ; La représente des résultats d’essais comparés de plusieurs transistors MOSFET dont la région de corps comprend des épaisseurs de couche épitaxiale différentes ; la représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET selon un autre mode de réalisation ; la représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET selon un autre mode de réalisation ; et la représente des profils comparés de dopage de la région de corps de deux transistors MOSFET différents, avec ou sans recuit. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, toutes les étapes du procédé de fabrication d’un transistor MOSFET n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des transistors MOSFET n’ont pas été décrits. En outre, les applications que peuvent avoir les transistors décrits n’ont pas toutes été détaillées. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un transistor MOS dans une position normale d'utilisation. Dans la description qui suit, une longueur correspond à une dimension dans une première direction latérale d’un transistor MOSFET, qui correspond à la direction X repérée dans les figures, correspondant à une direction parallèle à la direction de conduction du transistor, une épaisseur ou une profondeur correspond à une dimension dans la direction verticale Z (direction perpendiculaire) repérée dans les figures, et une largeur correspond à une dimension dans une deuxième direction latérale Y, orthogonale à la direction X. Ainsi, on appelle longueur de canal du transistor la dimension, selon la direction X, d’une région de formation de canal du transistor, correspondant sensiblement à la distance entre une région de source et une région de drain du transistor. Dans la description qui suit, lorsque l'on fait référence à une couche épitaxiale, il est fait référence à une couche formée par croissance épitaxiale. Dans la description qui suit, pour alléger celle-ci, un transistor MOSFET peut être désigné transistor. Les transistors représentés dans la description qui suit sont, par exemple, des transistors MOS à canal N (NMOS) c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type N, par exemple dopées d'atomes d'arsenic ou de phosphore, alors que la région de corps est dopée de type P, par exemple dopée d'atomes de bore. En variante, les transistors peuvent être des transistors MOS à canal P (PMOS) c'est-à-dire des transistors dont les régions de source et de drain sont dopées de type P, par exemple dopées d'atomes de bore, alors que la région de corps est dopée de type N, par exemple dopée d'atomes d'arsenic ou de phosphore. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La représente, par une vue en coupe, un exemple de dispositif électronique comprenant un transistor MOSFET 100 formé dans et sur une couche semiconductrice 120. Le dispositif comprend une couche isolante enterrée 110, sous la couche semiconductrice 120. Les couches 110 et 120 correspondent, par exemple, à un empilement de type SOI, le dispositif comprenant alors un substrat en silicium en contact et sous la couche isolante enterrée 110 (substrat non représenté). La couche semiconductrice 120 est par exemple sur et en contact avec la couche isolante enterrée 110. La couche semiconductrice 120 est par exemple en silicium, par exemple en silicium monocristallin, et la couche isolante enterrée 110 est par exemple en dioxyde de silicium (SiO 2 ). Le transistor 100 comprend une région de source 124 et une région de drain 126 formées dans une région de la couche semiconductrice 120 appelée région de corps (body) 122. Une partie supérieure 123 de la région de corps 122, entre la région de source 124 et la région de drain 126, constitue la région de formation de canal du transistor 100, ou "région de canal". A titre d'exemple, les régions de source 124, de drain 126 et de corps 122 affleurent à la face supérieure de la couche semiconductrice 120. Le transistor 100 comprend, en outre, une région de grille 130 située au-dessus de la région de corps 122, par exemple au-dessus de la région de canal 123. La région de grille 130 est, par exemple, en silicium polycristallin. La région de grille 130 est séparée de la région de corps 122 par une couche isolante 132, dite couche d’isolant de grille, ou isolant de grille. A titre d'exemple, l'isolant de grille est en dioxyde de silicium (SiO 2 ) et a, par exemple, une épaisseur comprise entre environ 1 nm et 10 nm. A titre d'exemple, en , la couche d’isolant de grille 132 est sur et en contact avec la couche semiconductrice 120 et la région de grille 130 est sur et en contact avec la couche d’isolant de grille 132. De part et d’autre de la région de grille 130, sur des parties de la couche semiconductrice 120 non recouvertes par ladite région de grille, et sur les parois latérales (flancs) de la région de grille 130, le transistor 100 comprend une fine couche d’oxyde 134 de protection, par exemple une couche de SiO 2 . En outre, le transistor 100 comprend un espaceur isolant 136 qui vient revêtir les flancs de la région de grille 130 recouverte par la couche d’oxyde 134 et qui s’étend sur les parties de la couche semiconductrice 120 recouvertes de la couche d’oxyde 134. L’espaceur isolant 136 est, par exemple, en un nitrure de silicium (SiN). Il est généralement recherché une résistance Rch la plus faible possible dans la région de corps 122, et en particulier dans la région de canal 123. Ceci peut être recherché pour des applications dans lesquelles on cherche à minimiser la résistance à l’état passant du transistor, connue sous la dénomination "Ron", sans que cela impacte d’autres facteurs de performance du transistor, comme par exemple la capacité hors tension, connue sous la dénomination "Coff" que l’on peut également chercher à minimiser, et la tension Vmax, ou la tension RF Vmax pour des applications RF (radiofréquence), qui est la tension maximale qu’on peut appliquer à un transistor, que l’on peut également chercher à maximiser. La minimisation du produit Ron.Coff est par exemple recherchée pour des composants électroniques utilisés dans des applications de communication RF (radiofréquence), par exemple pour des technologies de commutation de signaux RF (RF switch) et/ou des modules frontaux d’antennes radio (FEM, Front-End Modules). Pour maximiser la tension RF Vmax, une solution peut consister à optimiser le profil de dopage par implantation ionique de la région de corps 122 dans la direction Z entre la couche isolante enterrée 110 et la couche d’isolant de grille 132, par exemple, en dopant plus fortement une strate inférieure 122A de la région de corps à proximité de la couche isolante enterrée 110, et en dopant plus faiblement, voire en ne dopant pas, une strate supérieure 122B de la région de corps à proximité de la couche d’isolant de grille 132, par exemple correspondant sensiblement à la région de formation de canal 123. Une limitation à cette solution provient du fait qu’il n’est pas toujours aisé de maîtriser la diffusion des dopants, et ainsi d’obtenir le profil de dopage souhaité. En outre, elle peut s’avérer insuffisante pour permettre de diminuer le Ron tout en n’impactant pas la tension RF Vmax. Une solution pour diminuer la résistance Ron tout en ne réduisant pas la tension RF Vmax peut consister à modifier la structure cristalline de la couche semiconductrice, par exemple former une couche de silicium contraint sur une couche de semiconducteur sans contrainte, ou directement sur la couche isolante enterrée. Cependant, cette solution a un inconvénient d’être plus longue et plus coûteuse en termes de fabrication du transistor, notamment du fait du coût de fabrication et/ou d'achat d’un substrat avec une couche de silicium contraint. En outre, si elle n’impacte pas la tension RF Vmax, elle peut également s’avérer insuffisante pour permettre de diminuer le Ron. Les inventeurs proposent un transistor MOSFET permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des transistors décrits précédemment. En particulier, les inventeurs proposent un transistor MOSFET qui permette d’améliorer le compromis entre le Coff.Ron, que l’on cherche à minimiser en minimisant le Ron, et la tension RF Vmax, que l’on cherche à maximiser ou du moins à impacter le moins possible, et ce, sans complexifier le procédé de fabrication du transistor, en particulier sans rajouter des étapes chronophages et coûteuses. Des modes de réalisation de transistors MOSFET vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. La représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET 200 selon un mode de réalisation. Similairement au transistor 100 de la , le transistor MOSFET 200 est formé dans et sur une couche semiconductrice 220. Le dispositif comprend une couche isolante enterrée 210, sous la couche semiconductrice 220. Les couches 210 et 220 correspondent par exemple à un empilement de type SOI, le dispositif comprenant alors un substrat en contact et sous la couche isolante enterrée 210 (substrat non représenté). La couche semiconductrice 220 est par exemple sur et en contact avec la couche isolante enterrée 210. La couche semiconductrice 220 est par exemple en silicium, par exemple en silicium monocristallin. La couche semiconductrice 220 peut présenter une épaisseur comprise entre 10 nm et 500 nm, par exemple entre 50 nm et 200 nm, par exemple de l'ordre de 60 nm ou de l'ordre de 160 nm. A titre d'exemple, la couche isolante enterrée 210 est en dioxyde de silicium (SiO 2 ). La couche isolante enterrée 210 peut présenter une épaisseur comprise entre 100 nm et 600 nm, par exemple entre 200 nm et 450 nm, par exemple de l'ordre de 400 nm. Le transistor 200 comprend une région de source 224 et une région de drain 226 formées dans une région de la couche semiconductrice 220, dite région de corps (body) 222. Une partie supérieure de la région de corps 222, entre la région de source 224 et la région de drain 226, constitue la région de canal 223 du transistor 200. A titre d'exemple, les régions de source 224, de drain 226 et de corps 222 affleurent à la face supérieure 220A de la couche semiconductrice 220. Le transistor 200 comprend, en outre, une région de grille 230 située au-dessus de la région de corps 222, par exemple au-dessus de la région de canal 223. La région de grille est, par exemple, en silicium polycristallin. La région de grille 230 est séparée de la région de corps 222 par une couche isolante 232 (isolant de grille). A titre d'exemple, l'isolant de grille est en dioxyde de silicium (SiO 2 ). L'isolant de grille a, par exemple, une épaisseur comprise entre environ 1 nm et 10 nm. L'isolant de grille peut avoir une épaisseur comprise entre environ 1 et 4,5 nm, par exemple environ 2,1 nm, pour un transistor dit GO1 ("Gate Oxide 1" en anglais), c’est-à-dire un transistor à isolant de grille de faible épaisseur, ou une épaisseur comprise entre environ 5 et 7,5 nm, par exemple environ 6,5 nm, pour un transistor dit GO2 ("Gate Oxide 2" en anglais), c’est-à-dire un transistor à isolant de grille de forte épaisseur. A titre d'exemple, en , la couche d’isolant de grille 232 est sur et en contact avec la couche semiconductrice 220 et la région de grille 230 est sur et en contact avec la couche d’isolant de grille 232. De part et d’autre de la région de grille 230, sur des parties de la couche semiconductrice 220 non recouvertes par la région de grille, et sur les flancs de la région de grille 230, le transistor 200 comprend une fine couche d’oxyde 234 de protection, par exemple une couche de SiO 2 . L’épaisseur de la fine couche d’oxyde est par exemple comprise entre 2 et 10 nm, voire entre 2 et 5 nm. Sur les flancs de la région de grille 230, la fine couche d’oxyde 234 de protection épouse la forme de ladite région de grille. En outre, le transistor 200 comprend un espaceur isolant 236 qui vient revêtir les flancs de la région de grille 230 recouverte par la couche d’oxyde 234 et qui s’étend sur les parties de la couche semiconductrice 220 recouvertes par la couche d’oxyde 234. L’espaceur isolant 236 est, par exemple, en un nitrure de silicium (SiN). Le transistor 200 comprend au moins un plot de contact de source 244 relié électriquement à la région de source 224 et au moins un plot de contact de drain 246 relié électriquement à la région de drain 226. Le transistor 200 se distingue du transistor 100 de la essentiellement en ce que la région de corps 222 comporte une couche inférieure (première couche) 222A dopée surmontée par une couche supérieure (deuxième couche) 222B moins dopée que la couche inférieure, par exemple non intentionnellement dopée. La couche supérieure 222B est formée par croissance épitaxiale (couche épitaxiale). Selon un exemple, la couche inférieure 222A est dopée par implantation d’ions. Par exemple, la couche inférieure 222A est 5 à 10 fois plus dopée que la couche supérieure 222B. Par exemple, l’épaisseur de la couche supérieure 222B est supérieure à 10 nm, de préférence supérieure ou égale à 15 nm, par exemple égale à environ 20 nm, par exemple pour une épaisseur Tsi de la couche semiconductrice 220 égale à 60 nm. Selon un exemple, l’épaisseur de la couche supérieure 222B est inférieure à 30 nm. Selon un exemple, l’épaisseur de la couche supérieure 222B est inférieure ou égale à l’épaisseur de la région de canal. Selon un autre exemple, la couche supérieure 222B correspond sensiblement, ou inclut, la région de canal 223. La couche supérieure 222B, non ou peu dopée, de la région de corps 222 permet d’améliorer la conduction et ainsi diminuer la résistance du transistor en tension, en abaissant la tension de seuil, alors que la couche inférieure 222A, plus fortement dopée, permet d’augmenter la résistivité et ainsi augmenter la tension RF Vmax, en permettant de maintenir la tension dans la zone de canal par la tension de grille lorsque le transistor est non conducteur. La couche supérieure est épitaxiée afin d’être réalisée après implantation de la région de corps, dans l’objectif de ne pas voir d’implant, ou d’en voir le moins possible, et de rester le plus possible intrinsèque. La , la , la , la , la , la et la sont des vues en coupe illustrant de façon partielle et schématique des étapes successives d'un exemple de procédé de fabrication d'un transistor MOSFET 200 selon le mode de réalisation de la . Dans les figures 3A à 3G, on considère, par exemple, que la couche semiconductrice est une couche de silicium (Si) et que la couche isolante enterrée est une couche d’oxyde de silicium (SiO 2 ), mais ceci n’est pas limitatif. La représente une structure de départ comportant une couche isolante enterrée 310 (SiO 2 ), surmontée d’une couche semiconductrice initiale 320 (Si) d’épaisseur Tsi. La figure 3B correspond à une structure obtenue à l'issue de : - la formation de deux tranchées isolantes 350 dans la couche semiconductrice 320, et dans la couche isolante enterrée 310, par exemple des tranchées remplies d’oxyde de silicium, par exemple de type STI (de l'anglais "Shallow Trench Isolation", tranchée d’isolation peu profonde) ; - la formation d’un masque 351 sur la couche semiconductrice initiale 320 et sur les tranchées 350 ; - la formation d’un motif en résine 352 sur le masque 351, le motif en résine comprenant une ouverture 353 entre les deux tranchées isolantes ; - la gravure du masque 351 à travers l’ouverture 353 du motif, de manière à former dans le masque une ouverture correspondant sensiblement à ladite ouverture du motif, de sorte à accéder à une partie 321 de la couche semiconductrice initiale, ladite partie étant localisée entre les deux tranchées isolantes 350. Par exemple, le masque est déposé sous forme d’une couche. Par exemple, la couche de masque est déposée par un procédé de dépôt chimique en phase vapeur (CVD, pour Chemical Vapor Deposition, en anglais) avec comme précurseur du tétraéthylorthosilicate (TEOS) pour former une couche de SiO 2 . Par exemple, le motif en résine est formé par photolithographie. Par exemple, le motif en résine est formé au droit des tranchées 350. Les tranchées isolantes 350 visent à isoler la partie 321 de la couche semiconductrice dans et sur laquelle le transistor MOSFET va être formé. Elles sont distantes d’une longueur D STI dans la direction X. La longueur de la partie 321 de la couche semiconductrice initiale est sensiblement égale à la distance D STI entre les deux tranchées isolantes 350. Les tranchées isolantes sont représentées comme étant formées dans la couche semiconductrice et dans la couche isolante enterrée. En variantes, les tranchées isolantes peuvent déboucher à la limite entre la couche semiconductrice et la couche isolante enterrée, ou traverser une partie de l’épaisseur de la couche isolante enterrée. La correspond à une structure obtenue à l'issue d'une étape de gravure partielle de la partie 321 de la couche semiconductrice 320 à travers l’ouverture 353 du masque 351, formant masque de gravure. La gravure de la partie 321 est dite partielle en ce qu’elle est réalisée sur une profondeur P inférieure à l’épaisseur Tsi de la couche semiconductrice 320. La gravure partielle est par exemple une gravure sèche ou est réalisée par oxydation thermique. La correspond à une structure obtenue à l'issue d'une étape de dopage 31 de la partie gravée 322 de la couche semiconductrice 320, par exemple par implantation ionique, de manière à former une couche semiconductrice dopée 323, par exemple une couche dopée de silicium (Si/P+). Pour un transistor NMOS tel qu’illustré, l’implantation ionique peut utiliser des dopants de type P tels que le bore (B). Pour un transistor PMOS, l’implantation ionique peut utiliser des dopants de type N tels que tels que l'arsenic (As) ou le phosphore (P). Comme représenté, l’étape de dopage est de préférence réalisée après la gravure partielle de la couche de silicium. En variante, l’étape de dopage peut être réalisée avant la gravure partielle de la couche de silicium. La figure 3E correspond à une structure obtenue à l’issue : - de la suppression du motif en résine 352 ; puis - d’une étape de croissance épitaxiale pour former une couche épitaxiale 324, par exemple une couche épitaxiale de silicium (Si-EPI), sur la couche semiconductrice dopée 323, dans l’ouverture 353 du masque 351. En variante, la suppression du motif en résine 352 peut être réalisée avant l’étape de dopage, voire avant l’étape de gravure partielle. La région de corps 222 est localisée dans cet empilement de la couche semiconductrice dopée 323 et de la couche épitaxiale 324. La couche épitaxiale 324 est de préférence non initialement dopée. L’épaisseur Tepi de la couche épitaxiale 324 peut être sensiblement égale à la profondeur P de gravure de la couche semiconductrice 320, ou légèrement supérieure à cette profondeur, comme représenté. Par exemple, l’épaisseur de la couche épitaxiale compense la profondeur de gravure partielle de la couche semiconductrice pour retrouver l’épaisseur de la couche semiconductrice initiale, par exemple, pour ne pas dégrader les capacités de jonction. L’étape de croissance épitaxiale peut être réalisée avec un gaz comprenant un semiconducteur, par exemple du silicium, sans dopant, de manière à former une couche épitaxiale non intentionnellement dopée. Par exemple, la croissance épitaxiale est réalisée sous dihydrogène (H 2 ), par exemple avec un débit compris entre 30 et 80 standard litres par minute et/ou une pression comprise entre 15 et 60 TPa selon le type d'équipement. L’étape de croissance épitaxiale est, par exemple, précédée d’une étape de nettoyage de la surface sur laquelle la croissance est réalisée. L’étape de croissance épitaxiale est, par exemple, suivie d’une étape de recuit 32 de la couche semiconductrice dopée 323, comme illustré en . En variante, l’étape de recuit 32 peut être réalisée avant l’étape de croissance épitaxiale. En variante, la couche semiconductrice 320 n’est pas gravée. En d’autres termes, il n’y a pas de gravure partielle, et la couche supérieure épitaxiale 222A est formée sur la partie 321 de la couche semiconductrice initiale, dans ce cas non gravée. La correspond à une structure obtenue à l’issue de la suppression du masque 351. La correspond à une structure, similaire à la structure 200 de la (les contacts ne sont pas représentés), obtenue à l’issue d’étapes standard de formation d’une couche d’isolant de grille 232 sur la couche épitaxiale 324, d’une région de grille 230 sur l’isolant de grille 232, d’une couche d’oxyde 234 sur la région de grille, d’espaceurs 236 sur la couche d’oxyde 234, et des régions de source 224 et de drain 226 par dopage de deux parties, distantes dans la direction X, de l’empilement de la couche semiconductrice dopée 323 (dont la partie non dopée P devient la couche inférieure 222A) et de la couche épitaxiale 324 (dont la partie non dopée P devient la couche supérieure 222B). Pour un transistor NMOS tel qu’illustré, le dopage des régions de source et de drain peut utiliser des dopants de type N tels que l'arsenic (As) ou le phosphore (P). Pour un transistor PMOS, le dopage des régions de source et de drain peut utiliser des dopants de type P tels que le bore (B). La région de corps 222 est ainsi formée par l’empilement d’une couche inférieure dopée 222A (correspondant à la partie de la couche semiconductrice dopée 323 comprise entre les régions de source 224 et de drain 226) et d’une couche supérieure épitaxiale 222B moins dopée que la couche inférieure 222A (correspondant à la partie de la couche épitaxiale 324 comprise entre les régions de source 224 et de drain 226). Par exemple, le dopage de la couche inférieure 222A est 2 à 10 fois supérieur au dopage de la couche supérieure 222B, par exemple 5 à 10 fois supérieur au dopage de la couche supérieure 222B. Ainsi, la fabrication d’un transistor MOSFET selon un mode de réalisation peut être faite dans un procédé standard de fabrication de transistors MOSFET. La représente des profils comparés de dopage, dans la direction Z, de la région de corps de trois transistors MOSFET différents. L’épaisseur Tsi de la couche semiconductrice, correspondant sensiblement à l’épaisseur de la région de corps, est égale à environ 60 nm. Les courbes 401 et 402 correspondent à deux profils de dopage P par implantation ionique au bore, respectivement à 10 Kev et à 20 Kev, de la région de corps dans la direction Z entre la couche d’isolant de grille (Gate Ox) et la couche isolante enterrée (BOX), dans lequel on vise un dopage plus fort à proximité de la couche isolante enterrée, et plus faible à proximité de la couche d’isolant de grille. On constate que, selon l’énergie de dopage employée, on privilégie soit une zone à faible dopage à proximité de la couche d’isolant de grille, soit une zone à fort dopage à proximité de la couche isolante enterrée, mais on ne combine pas une zone à faible dopage à proximité de la couche d’isolant de grille et une zone à fort dopage à proximité de la couche isolante enterrée. La courbe 400 correspond à un profil de dopage, dans la direction Z, entre la couche d’isolant de grille (Gate Ox) et la couche isolante enterrée (BOX), de la région de corps d’un transistor MOSFET selon un mode de réalisation, avec une couche supérieure épitaxiale de 20 nm, et une couche inférieure dopée P par implantation ionique au bore à 10 Kev. On constate qu’on parvient à combiner une zone à faible dopage à proximité de la couche d’isolant de grille et une zone à fort dopage à proximité de la couche isolante enterrée. En d’autres termes, on parvient à mieux maîtriser le profil de dopage dans la région de corps, du fait de la présence de l’empilement de la couche inférieure dopée et de la couche supérieure épitaxiale moins ou non dopée. La représente des résultats d’essais comparés de plusieurs transistors MOSFET dont la région de corps comprend des épaisseurs de couche épitaxiale différentes. Les résultats sont donnés pour une épaisseur Tsi de la couche semiconductrice, correspondant sensiblement à l’épaisseur de la région de corps, égale à 60 nm. Les résultats donnent le produit Ron.Coff en fonction du RF Vmax, pour plusieurs points 501, 502, 503, 504 reliés par une courbe 500. Le point 501 correspond à une épaisseur nulle, le rapport R entre le Ron.Coff et le RF Vmax étant égal à 32. Le point 502 correspond à une épaisseur de 10 nm, avec un produit Ron.Coff inférieur à celui du point 501, le rapport R entre le Ron.Coff et le RF Vmax étant égal à 32. Ceci signifie qu’on diminue le Ron.Coff, mais qu’on diminue d’autant le RF Vmax. Le point 503 correspond à une épaisseur de 15 nm, avec un produit Ron.Coff inférieur à celui du point 502, le rapport R entre le Ron.Coff et le RF Vmax étant égal à 31,4. Ceci signifie qu’on diminue le Ron.Coff, et qu’on ne diminue pas d’autant le RF Vmax, c’est-à-dire qu’on agit sur Ron.Coff en ayant moins d’impact sur le RF Vmax. Le point 504 correspond à une épaisseur de 20 nm, avec un produit Ron.Coff inférieur à celui du point 503, le rapport R entre le Ron.Coff et le RF Vmax étant égal à 31. Ceci signifie qu’on diminue le Ron.Coff, et qu’on ne diminue pas d’autant le RF Vmax, c’est-à-dire qu’on agit sur Ron.Coff en ayant encore moins d’impact sur le RF Vmax. Ainsi, on constate qu’on peut agir sur l’épaisseur de de la couche épitaxiale de la région de corps pour diminuer le Ron, et ainsi diminuer le produit Ron.Coff, tout en impactant moins sur le RF Vmax. Au cours du procédé, par exemple lors de l’étape de recuit de la couche inférieure de la région de corps pour diffusion des dopants après implantation ionique, le dopage de la couche inférieure peut venir diffuser dans la couche supérieure, modifiant par exemple le profil de dopage final par rapport au profil de dopage visé. Les figures 6 et 7 et la description qui suit correspondent à des modes de réalisation visant notamment à réduire cette diffusion. La représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET 600 selon un autre mode de réalisation. Le transistor 600 de la se distingue du transistor 200 de la principalement en ce qu’il comprend une couche d’arrêt de diffusion 625 entre la première couche 622A et la deuxième couche 622B de la région de corps 622. La couche d’arrêt 625 vise à limiter, voire stopper, la diffusion des dopants de la première couche 622A vers la deuxième couche 622B. La couche d’arrêt de diffusion est, par exemple, en carbure de silicium (SiC). Lorsque la couche semiconductrice est en silicium, la couche de SiC peut être formée par implantation de carbone ou, de préférence, par épitaxie, sur la première couche 622A qui est en silicium, avant la formation de la deuxième couche 622B par croissance épitaxiale. La représente, par une vue en coupe, un dispositif électronique comprenant un transistor MOSFET 700 selon un autre mode de réalisation. Le transistor 700 de la se distingue du transistor 200 de la principalement en ce que la première couche 722A est une couche épitaxiale et dopée. Cette première couche 722A épitaxiale et dopée peut être formée en gravant la partie 321 de la couche semiconductrice initiale 320 sur toute l’épaisseur Tsi, puis en réalisant une étape de croissance épitaxiale avec dopant, avant l’étape de croissance épitaxiale sans dopant destinée à former la deuxième couche 722B épitaxiale. L’étape de croissance épitaxiale avec dopant est, par exemple, réalisée avec un gaz comprenant du silicium et un dopant de type P, par exemple du bore, de manière à former une couche épitaxiale de silicium dopée P (transistor NMOS), ou avec un gaz comprenant du silicium et un dopant de type N, par exemple du phosphore ou de l’arsenic, de manière à former une couche épitaxiale de silicium dopée N (transistor PMOS). L’étape de croissance épitaxiale avec dopant est, par exemple, réalisée avec du dihydrogène (H 2 ), un précurseur de Si tel que du dichlorosilane (DCS), du tétrahydrure de silicium (SiH 4 ), ou du Methylsilane (SiH 3 CH 3 ), voire un précurseur de germanium (Ge) tel que du tétrahydrure de germanium (GeH 4 ), et un dopant tel que du diborane (B 2 H 6 ) (par exemple à 2%) pour un dopage P, ou du trihydrure d'arsenic (AsH 3 ) (par exemple à 25ppm ou à 1000ppm) pour un dopage N. Le fait d’utiliser une croissance épitaxiale avec dopant pour former la première couche 722A de la région de corps 722 permet de se passer d’une étape de recuit, puisque par épitaxie, les dopants sont activés lors de la croissance, et ainsi de limiter la diffusion des dopants vers la deuxième couche 722B. La représente des profils comparés de dopage de la région de corps, dans la direction Z, de deux transistors MOSFET différents, avec ou sans recuit. L’épaisseur Tsi de la couche semiconductrice, correspondant sensiblement à l’épaisseur de la région de corps, est égale à environ 60 nm. Les courbes 801 et 802 correspondent à deux profils de dopage par implantation ionique, dans la direction Z entre la couche d’isolant de grille (Gate Ox) et la couche isolante enterrée (BOX), de la région de corps d’un transistor MOSFET sans couche épitaxiale respectivement avec et sans recuit. La courbes 803 et 804 correspondent à deux profils de dopage, dans la direction Z entre la couche d’isolant de grille (Gate Ox) et la couche isolante enterrée (BOX), de la région de corps d’un transistor MOSFET selon un mode de réalisation, avec une épaisseur de couche épitaxiale de 20 nm, respectivement avec et sans recuit. On constate que, sans recuit, et pour le transistor selon le mode de réalisation, on parvient à diminuer le dopage de la zone à faible dopage à proximité de la couche d’isolant de grille. Il est donc intéressant de pouvoir se passer de l’étape de recuit, par exemple en réalisant la première couche 722A par croissance épitaxiale avec dopant, comme décrit en relation avec la . On peut également adapter les paramètres de recuit, lorsque l’étape de recuit est nécessaire. Par exemple, on peut abaisser la température de recuit et/ou la durée de recuit, par exemple avec des rampes de montée en température très fortes. Ainsi, les modes de réalisation permettent de minimiser le produit Ron.Coff d’un transistor MOSFET, en limitant l’impact sur d’autres facteurs de performance du transistor, par exemple la tension maximale applicable RF Vmax. En outre, cet effet peut se cumuler avec d’autres améliorations pour minimiser le produit Ron.Coff et/ou pour maximiser le RF Vmax, par exemple avec d’autres améliorations apportées à la structure du transistor MOSFET. Les modes de réalisation peuvent trouver des applications pour des composants électroniques utilisés dans des applications de communication RF, par exemple pour des technologies de commutation de signaux RF (RF switch, en anglais) et/ou des modules frontaux d’antennes radio (FEM, pour Front-End Modules en anglais). Pour les commutateurs RF, les modes de réalisation permettent en particulier de minimiser la perte d'information du commutateur sans en changer, par exemple, la tenue en tension et l’isolation vis-à-vis de l'environnement. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Transistor (200 ; 600 ; 700) comprenant une région de source (224), une région de drain (226) et une région de corps (222 ; 622 ; 722) disposées dans une couche semiconductrice (220), et une région de grille (230) surmontant la région de corps ; la région de corps comprenant une première couche (222A ; 622A ; 722A) dopée et une deuxième couche (222B ; 622B ; 722B) entre la première couche et la région de grille, la deuxième couche étant une couche épitaxiale, et étant moins dopée que la première couche. Transistor (200 ; 600 ; 700) selon la revendication 1, dans lequel le dopage de la première couche (222A ; 622A ; 722A) est 2 à 10 fois, par exemple 5 à 10 fois, supérieur au dopage de la deuxième couche (222B ; 622B ; 722B). Transistor (200 ; 600 ; 700) selon la revendication 1 ou 2, dans lequel l’épaisseur de la deuxième couche (222B ; 622B ; 722B) est supérieure à 10 nm, de préférence supérieure ou égale à 15 nm, par exemple égale à environ 20 nm, et/ou l’épaisseur de la première couche (222A ; 622A ; 722A) est inférieure ou égale à 50 nm, de préférence inférieure à 45 nm, par exemple égale à environ 40 nm. Transistor (200 ; 600 ; 700) selon l’une quelconque des revendications 1 à 3, dans lequel la deuxième couche (222B ; 622B ; 722B) est non intentionnellement dopée. Transistor (200 ; 600) selon l’une quelconque des revendications 1 à 4, dans lequel la première couche (222A ; 622A) est une couche dopée par implantation ionique. Transistor (700) selon l’une quelconque des revendications 1 à 4, dans lequel la première couche (722A) est une couche épitaxiale dopée. Transistor (200 ; 600 ; 700) selon l’une quelconque des revendications 1 à 6, dans lequel la région de source (224), la région de drain (226), et la deuxième couche (222B ; 622B ; 722B) affleurent au niveau d’une première face (220A) de la couche semiconductrice (220). Transistor (200 ; 600 ; 700) selon l’une quelconque des revendications 1 à 7, comprenant en outre une couche isolante (210) en contact avec une deuxième face (220B) de la couche semiconductrice, la première couche (222A ; 622A ; 722A) étant en contact avec ladite couche isolante. Transistor (200 ; 600 ; 700) selon l’une quelconque des revendications 1 à 8, comprenant en outre une couche d’isolant de grille (232) entre la région de grille (230) et la deuxième couche (222B ; 622A ; 722A). Transistor (200 ; 600 ; 700) selon l’une quelconque des revendications 1 à 9, dans lequel la deuxième couche (222B ; 622A ; 722A) correspond à, ou inclut, une région de formation de canal (223) du transistor. Transistor (600) selon l’une quelconque des revendications 1 à 10, comprenant en outre une couche d’arrêt de diffusion (625), par exemple en carbure de silicium, entre la première couche (622A) et la deuxième couche (622B). Procédé de fabrication d'un transistor (200 ; 600 ; 700) comprenant une région de source (224), une région de drain (226) et une région de corps (222 ; 622 ; 722) disposées dans une couche semiconductrice (220), et une région de grille (230) surmontant la région de corps, le procédé comprenant une étape de formation de la région de corps comportant : - la formation d’une première couche (222A ; 622A ; 722A) dopée ; et - la formation par croissance épitaxiale d’une deuxième couche (222B ; 622B ; 722B) surmontant la première couche, la croissance épitaxiale étant configurée pour que la deuxième couche soit moins dopée que la première couche. Procédé selon la revendication 12, dans lequel la croissance épitaxiale est configurée pour que la deuxième couche soit non intentionnellement dopée. Procédé selon la revendication 12 ou 13, dans lequel l’étape de formation de la région de corps comprend : - la gravure d’une couche semiconductrice initiale (320) sur une profondeur (P) inférieure à l’épaisseur (Tsi) de ladite couche semiconductrice initiale ; la formation de la première couche comprenant le dopage, par exemple par implantation ionique, de l’épaisseur non gravée de la couche semiconductrice initiale ; et la formation par croissance épitaxiale de la deuxième couche étant réalisée après le dopage de la première couche ; l’épaisseur (Tepi) de la deuxième couche étant par exemple sensiblement égale, voire légèrement supérieure, à la profondeur (P) de gravure. Procédé selon la revendication 14, dans lequel l’étape de formation de la région de corps comprend en outre une étape de recuit réalisée après le dopage. Procédé selon la revendication 12 ou 13, dans lequel l’étape de formation de la région de corps comprend : - la gravure d’une couche semiconductrice initiale (320) sur sensiblement toute l’épaisseur de ladite couche semiconductrice initiale ; la formation de la première couche comprenant une croissance épitaxiale avec dopant sur la couche semiconductrice initiale gravée ; et la formation par croissance épitaxiale de la deuxième couche étant réalisée après la croissance épitaxiale avec dopant de la première couche ; l’épaisseur de la première couche étant, par exemple, inférieure à l’épaisseur de la couche semiconductrice initiale, et l’épaisseur de la deuxième couche étant, par exemple, sensiblement égale, ou légèrement supérieure, à l’épaisseur de la couche semiconductrice initiale moins l’épaisseur de la première couche. Procédé selon l’une quelconque des revendications 12 à 16, comprenant en outre une étape de dépôt d’une couche d’arrêt de diffusion (625), par exemple en carbure de silicium, entre la première couche (622A) et la deuxième couche (622B). Dispositif électronique comprenant au moins un transistor selon l'une quelconque des revendications 1 à 11. Commutateur radiofréquence comportant au moins un transistor selon l'une quelconque des revendications 1 à 11.