FR 3144410 A1 20240628 FR 2214265 A 20221222 Dispositif électronique à cellule de transistors La présente description concerne un dispositif électronique comprenant au moins une cellule (300) de transistors, chaque cellule comprenant : - une première zone active (311) d’au moins un transistor parmi les transistors de ladite cellule ; - une première région d’isolation (341) formant une première isolation de la première zone active ; - une première grille d’isolation (333) s’étendant au-dessus de la première zone active, formant une deuxième isolation de la première zone active ; et - un premier contact de grille d’isolation (335) relié à la première grille d’isolation et adapté à coupler ladite première grille d’isolation à un rail d’alimentation (351), ledit premier contact de grille d’isolation étant positionné au-dessus, et à cheval entre, la première zone active et la première région d’isolation. Figure pour l'abrégé : Fig. 3B Dispositif électronique à c ellule de transistors La présente description concerne de façon générale le domaine de la microélectronique, et en particulier les transistors, ainsi que les cellules comprenant plusieurs transistors. La présente description concerne également des circuits intégrés comprenant des cellules de transistors. La présente description concerne également des cellules précaractérisées, plus connues sous la dénomination anglosaxonne "standard cells" que l’on peut traduire par "cellules standard", telles que celles utilisées pour la conception de circuits intégrés. Dans le domaine de la microélectronique, il existe une méthodologie dite de "cellule précaractérisée" ou "cellule standard", qui est une méthode de conception de circuits intégrés, notamment de circuits intégrés spécifiques à une application, plus connus sous la dénomination anglosaxonne "application specific integrated circuit", ou "ASIC". Un cellule standard peut être définie pour intégrer plusieurs transistors, avec des circuits d'interconnexion, afin de fournir, par exemple, une fonction logique booléenne (par exemple, les fonctions AND, OR, XOR, XNOR, ou inverseur), ou une fonction de stockage (par exemple, bascule ou verrou). Un circuit intégré peut être conçu en utilisant une ou plusieurs cellules standard d'une bibliothèque, permettant par exemple l’utilisation répétée de cellules standard dans le circuit intégré. Par exemple, le concepteur d’un circuit intégré souhaitant intégrer une variété de fonctions dans le circuit intégré peut utiliser, dans la phase de conception, une bibliothèque de fonctions connues, et sélectionner des éléments de la bibliothèque, ou cellules standard, qui contiennent des éléments préconfigurés, tels que des transistors avec des circuits d'interconnexion. Le motif d’implantation (ou "layout" en anglais) généré en phase de conception peut ensuite être mis en œuvre dans une phase de fabrication du circuit intégré, qui peut ainsi comprendre plusieurs cellules de transistors. Une cellule de transistors peut être fabriquée sur une technologie CMOS, de l’anglais "Complementary Metal Oxide Semiconductor", et comporter plusieurs transistors à effet de champ métal oxyde semiconducteur, plus connus sous la dénomination anglosaxonne "MOSFET" pour "Metal Oxide Semiconductor Field Effect Transistor". On peut désigner ces transistors également sous la dénomination de transistors MOS. Typiquement, une cellule de transistors peut comporter au moins un transistor NMOS et au moins un transistor PMOS situés dans, et sur, un substrat de type silicium sur isolant, ou substrat SOI, de l’anglais "Silicon on Insulator". Un transistor NMOS est un transistor MOS à canal N, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type N. Un transistor PMOS est un transistor MOS à canal P, c'est-à-dire un transistor dont les régions de source et de drain sont dopées de type P. Un circuit intégré peut comprendre plusieurs cellules de transistors isolées entre elles, par exemple à l’aide de tranchées isolantes, du type STI (pour Shallow Trench Isolation en anglais). Un inconvénient est que, pour des transistors de même taille de type N et P formés selon une technologie CMOS, les transistors PMOS peuvent avoir moins de performances que les transistors NMOS, ce que l’on peut tenter de compenser en augmentant la taille des transistors PMOS, voire les concentrations de dopage des transistors PMOS. Une alternative est de former dans un transistor PMOS une région de canal contrainte, par exemple avec une région de canal en silicium-germanium (SiGe). Un transistor à région de canal contrainte, ou transistor contraint, est un transistor à effet de champ dans lequel une région semiconductrice de formation de canal présente des contraintes mécaniques. La présence de contraintes dans la région de formation de canal permet d'augmenter la rapidité du transistor, en augmentant notamment la mobilité des trous pour un transistor de type PMOS. De plus, lorsque les transistors PMOS sont à région de canal contrainte, et lorsqu’on souhaite intégrer plusieurs cellules dans un même circuit intégré, il est préférable de ne pas isoler les régions de canal de ces transistors PMOS entre eux par des tranchées isolantes, car ceci peut avoir comme inconvénient de relâcher la contrainte dans la région de canal. Une solution est de former des régions actives continues entre les différents transistors PMOS, et d’isoler les cellules adjacentes par des grilles non actives, ou grilles d’isolation ("gate tie" ou "tying gate" en anglais). Pour remplir cette fonction d’isolation, les grilles d’isolation sont polarisées à la tension d’alimentation Vdd. Cependant, ces grilles d’isolation induisent d’autres inconvénients. Il existe un besoin d’améliorer les cellules de transistors, notamment des cellules comportant des transistors PMOS à région de canal contrainte. Un mode de réalisation pallie tout ou partie des inconvénients des cellules de transistors connues. Un mode de réalisation prévoit un dispositif électronique comprenant au moins une cellule de transistors, chaque cellule comprenant : - une première zone active d’au moins un transistor parmi les transistors de ladite cellule ; - une première région d’isolation formant une première isolation de la première zone active ; - une première grille d’isolation s’étendant au-dessus de la première zone active, formant une deuxième isolation de la première zone active ; et - un premier contact de grille d’isolation relié à la première grille d’isolation et adapté à coupler ladite première grille d’isolation à un rail d’alimentation, ledit premier contact de grille d’isolation étant positionné au-dessus, et à cheval entre, la première zone active et la première région d’isolation. Un mode de réalisation prévoit une mémoire non transitoire configurée pour stocker une bibliothèque de cellules, chaque cellule étant définie de façon à comprendre : - une première zone active d’au moins un transistor parmi des transistors de ladite cellule ; - une première région d’isolation formant une première isolation de la première zone active ; - une première grille d’isolation s’étendant au-dessus de la première zone active, formant une deuxième isolation de la première zone active ; et - un premier contact de grille d’isolation relié à la première grille d’isolation et adapté à coupler ladite première grille d’isolation à un rail d’alimentation, ledit premier contact de grille d’isolation étant positionné au-dessus, et à cheval entre, la première zone active et la première région d’isolation. Selon un mode de réalisation, chaque cellule comprend en outre : - une deuxième grille d’isolation s’étendant au-dessus de la première zone active, formant une troisième isolation de la première zone active ; et - un deuxième contact de grille d’isolation relié à la deuxième grille d’isolation et adapté à coupler ladite deuxième grille d’isolation au rail d’alimentation, ledit deuxième contact de grille d’isolation étant positionné au-dessus et à cheval entre la première zone active et la première région d’isolation, la deuxième grille d’isolation étant par exemple sensiblement parallèle à la première grille d’isolation. Selon un mode de réalisation, le premier et/ou le deuxième contact de grille d’isolation est intentionnellement positionné à cheval entre la première zone active et la première région d’isolation. Selon un mode de réalisation, le premier et/ou le deuxième contact de grille d’isolation est centré par rapport à une zone intermédiaire entre la première région d’isolation et la première zone active. Selon un mode de réalisation, le premier et/ou le deuxième contact de grille d’isolation présente une première surface positionnée au-dessus de la première zone active et une deuxième surface positionnée au-dessus de la première région d’isolation, le rapport entre la première surface et la deuxième surface, ou entre la deuxième surface et la première surface, étant compris entre 0,2 et 0,8, par exemple entre 0,25 et 0,75, par exemple entre 0,35 et 0,65. Selon un mode de réalisation, le premier et/ou le deuxième contact de grille d’isolation présente une première surface positionnée au-dessus de la première zone active et une deuxième surface positionnée au-dessus de la première région d’isolation, la première surface étant supérieure à la deuxième surface. Selon un mode de réalisation, chaque cellule comprend en outre une première grille de transistor s’étendant au-dessus de la première zone active entre une première région de source et une première région de drain de ladite première zone active, ladite première grille de transistor étant par exemple sensiblement parallèle à la première grille d’isolation. Selon un mode de réalisation, la première zone active correspond à une zone active d’au moins un transistor MOS à canal P. Selon un mode de réalisation, la première région de source est couplée au rail d’alimentation et/ou la première région de drain est couplée à un rail de connexion de drain. Selon un mode de réalisation, la première zone active correspond à une zone active d’au moins deux transistors MOS à canal P. Selon un mode de réalisation, chaque cellule comprend en outre une deuxième grille de transistor s’étendant au-dessus de la première zone active entre une deuxième région de source et une deuxième région de drain de ladite première zone active, ladite deuxième grille de transistor étant par exemple sensiblement parallèle à la première grille d’isolation. Selon un mode de réalisation, les première et deuxième régions de source correspondent à une même région couplée au rail d’alimentation et/ou la deuxième région de drain est couplée au rail de connexion de drain. Selon un mode de réalisation, chaque cellule comprend en outre une deuxième zone active correspondant à une zone active d’au moins un transistor MOS à canal N, par exemple deux transistors MOS à canal N. Selon un mode de réalisation, la première grille de transistor s’étend également au-dessus de la deuxième zone active entre une troisième région de source et une troisième région de drain de ladite deuxième zone active, et/ou la deuxième grille de transistor s’étend également au-dessus de la deuxième zone active entre une quatrième région de source et une quatrième région de drain de ladite deuxième zone active, les troisième et quatrième régions de source correspondant par exemple à une même région couplée à un rail de mise à la masse. Un mode de réalisation prévoit un circuit intégré comprenant l’un quelconque des dispositifs électroniques décrits ci-dessus. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, par une vue de dessus, un motif d’implantation d’un exemple de cellule de transistors ; la représente, par une vue de dessus, un détail de la cellule de transistors de la ; la représente, par une vue de dessus, un motif d’implantation d’un autre exemple de cellule de transistors ; la représente, par une vue de dessus, un détail de la cellule de transistors de la ; la représente, par une vue de dessus, une variante d’un détail de la cellule de transistors de la ; la représente un motif d’implantation d’une cellule de transistors selon un mode de réalisation ; la représente, par une vue de dessus, un détail d’une cellule de transistors similaire à la cellule de la ; et la représente, par une vue en coupe la cellule de transistors de la . De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les étapes de fabrication des cellules de transistors n'ont pas été décrites, étant réalisables avec les procédés usuels de la microélectronique. De même, tous les détails des cellules et des transistors n’ont pas été décrits, étant à la portée de la personne du métier dans le domaine des transistors. En outre, les applications que peuvent avoir les cellules de transistors décrites n’ont pas toutes été données. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Dans la description qui suit, lorsque l'on fait référence à une "cellule", il est fait référence sauf précision contraire à une cellule de transistors. En outre, les cellules peuvent correspondre à des cellules standard. Lorsqu’on fait référence à une "zone active", il est fait référence à une zone semiconductrice d’un transistor, par exemple délimitée par des régions d’isolation. Une zone active comprend typiquement au moins une région de source, au moins une région de drain et au moins une région de formation de canal, ou région de canal, entre deux régions adjacentes de source et de drain. La zone active peut être formée dans un substrat ou dans un caisson formé dans un substrat. Dans la description qui suit, une longueur correspond à une dimension dans une première direction, correspondant à la direction X repérée dans les figures, d’un plan principal XY. La première direction est parallèle à la direction de conduction du transistor. Une longueur de canal du transistor correspond sensiblement à la distance entre une région de source et une région de drain du transistor. Une largeur correspond à une dimension dans une deuxième direction du plan principal, orthogonale à la direction X, correspondant à la direction Y repérée dans les figures. Une épaisseur ou une profondeur correspond à une dimension dans la direction perpendiculaire au plan principal, par exemple une direction verticale, correspondant à la direction Z repérée dans les figures. Le terme "latéral" fait référence à la direction de la largeur (direction Y), et le terme "transversal" fait référence à la direction de la longueur (direction X). Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Une cellule peut être fabriquée sur une technologie CMOS, et comporter plusieurs transistors MOS. Typiquement, une cellule peut comporter au moins un transistor NMOS et au moins un transistor PMOS situés dans, et sur, un substrat de type SOI. La représente, par une vue de dessus, un motif d’implantation d’un exemple de cellule de transistors 100. La représente, par une vue de dessus, un détail de la cellule 100 de la . Plus précisément, la représente un transistor PMOS de la cellule 100. La cellule 100 est une cellule de type CMOS contenant quatre transistors MOS : deux transistors PMOS P1, P2 dans une première région 110 et deux transistors NMOS N1, N2 dans une deuxième région 120. Un premier transistor PMOS P1 a une première grille de transistor 131 commune avec un premier transistor NMOS N1, et un deuxième transistor PMOS P2 a une deuxième grille de transistor 132 commune avec un deuxième transistor NMOS N2. Une première zone active 111 est formée dans la première région 110 où sont les transistors PMOS, et une deuxième zone active 121 est formée dans la deuxième région 120 où sont les transistors NMOS. La première zone active 111 est de type P, et est, par exemple, formée dans un substrat ou dans un caisson de type N (configuration du type "regular well"). La deuxième zone active 121 est de type N, et est, par exemple, formée dans un substrat ou dans un caisson de type P (regular well). En variante, la première zone active de type P peut être formée dans un substrat ou caisson de type P (configuration du type "flip well") et/ou la deuxième zone active de type N peut être formée dans un substrat ou caisson de type N (flip well). Les transistors NMOS N1, N2 ont, par exemple, une région de canal en silicium (Si). Les transistors PMOS P1, P2 sont, par exemple, à région de canal contrainte, par exemple ont une région de canal en SiGe. En variante, les transistors PMOS P1, P2 peuvent avoir une région de canal en Si. Les zones actives 111, 121 comprennent des régions de source S1, S2 et de drain D1, D2, D3, D4 formées au voisinage des grilles de transistor 131, 132. Pour les transistors P1, P2, les régions de source S1 et de drain D1, D2 sont dopées P. Pour les transistors N1, N2, les régions de source S2 et de drain D3, D4 sont dopées N. La région de source S1 dans la première zone active 111 est localisée entre les grilles de transistor 131, 132, et est commune aux transistors P1, P2. Un contact de source 112 est formé sur cette région de source S1 pour la relier à la tension d’alimentation (Vdd) via un premier rail de connexion 151 (rail d’alimentation). La région de source S2 dans la deuxième zone active 121 est aussi localisée entre les grilles de transistor 131, 132, et est commune aux transistors N1, N2. Un contact de source 122 est formé sur cette région de source S2 pour la relier à la masse (Gnd) via un deuxième rail de connexion 152 (rail de mise à la masse). La région de drain D1 du transistor P1 est localisée entre la première grille de transistor 131 et une première grille d’isolation 133 (décrite ci-après). La région de drain D2 du transistor P2 est localisée entre la deuxième grille de transistor 132 et une deuxième grille d’isolation 134 (décrite ci-après). La région de drain D3 du transistor N1 est localisée de l’autre côté de la première grille de transistor 131 par rapport à la région de source S2. La région de drain D4 du transistor N2 est localisée de l’autre côté de la deuxième grille de transistor 132 par rapport à la région de source S2. Un contact de drain 113, 114, 123, 124 est formé respectivement sur chaque région de drain D1, D2, D3, D4. Un troisième rail de connexion 153 vient relier les contacts de drain entre eux, et les relier pour former une connexion interne de la cellule. Dans l’exemple représenté, la zone active 111 des transistors PMOS P1, P2 de la cellule 100 est isolée le long de la direction X d’autres zones actives 161 et/ou d’autres cellules (non représentées), par des première et deuxième grilles d’isolation 133, 134, ou grilles non actives ("gate tie" ou "tying gate" en anglais). Par exemple, les grilles d’isolation 133, 134 sont placées aux limites latérales de la cellule 100. Un contact de grille d’isolation 135, 136 est formé sur chaque grille d’isolation afin de la polariser à la tension d’alimentation Vdd, via le premier rail de connexion 151, ou rail d’alimentation, pour que la grille d’isolation puisse isoler la zone active 111. Chacune des grilles d’isolation 133, 134 est par exemple prolongée par une grille factice 139, telle une piste de polysilicium factice, de part et d'autre de la seconde zone active 121 des transistors NMOS N1, N2. Deux autres contacts 137, 138 sont prévus sur une autre zone active 161 de l’autre côté de chaque grille d’isolation 133, 134, et sont reliés à la tension d’alimentation Vdd, via le premier rail de connexion 151. Ces autres contacts représentent des connexions de cellules adjacentes. En dehors des zones actives, des régions d’isolation sont formées, typiquement sous forme de tranchées isolantes peu profondes, du type STI. Par exemple, une première région d’isolation 141 est localisée en dessous du premier rail de connexion 151, une deuxième région d’isolation 142 est localisée entre les première et deuxième zones actives pour les isoler l’une de l’autre, et/ou une troisième région d’isolation 143 est localisée autour de la deuxième zone active 121. Une couche conductrice d’interconnexion, qui peut être désignée par le terme "métal 1" (M1), pour premier niveau de métal, peut être déposée puis conformée pour former les rails de connexion, ou d’autres traces et/ou pistes (non représentées), plus largement des circuits d’interconnexion. Par exemple, la couche conductrice peut être formée d'aluminium ou de ses alliages, de cuivre ou de ses alliages, ou d’autres matériaux tel que le polysilicium dopé. La fabrication d’une cellule, en particulier sur une technologie CMOS, doit généralement répondre à des règles de conception, en particulier en termes de positionnement des contacts, des rails de connexion, en termes de distance entre des contacts et des grilles, par exemple pour éviter des risques de court-circuit et/ou de courant de fuite, et/ou limiter la formation de capacités parasites. En particulier, chaque contact de grille d’isolation 135, 136 doivent, soit respecter une limite de distance minimale par rapport aux bords latéraux des grilles d’isolation, pour être assuré que le contact de grille d’isolation ne déborde pas au-delà des bords latéraux de la grille d’isolation, en prenant en compte un risque de désalignement en fabrication, soit être préférentiellement positionnés en dehors de la zone active, pour éviter tout risque de court-circuit entre les contacts et la zone active, qui peut être formé accidentellement lors de la fabrication du transistor. On a représenté dans la une distance d1 entre le contact de grille d’isolation 135 et les bords latéraux de la grille d’isolation 133 sous la limite minimale, par exemple égale à environ 2 nm. Ainsi, le contact de grille d’isolation 135 est positionné en dehors de la zone active 111, au-dessus de la première région d’isolation 141. Chaque contact peut présenter une longueur L3 normalisée, dans l’exemple représentée égale à environ 32 nm. Les règles de conception peuvent également fixer une distance minimale entre le contact de drain 113 ou le contact de source 112 et la grille d’isolation ou de transistor la plus proche. Dans l’exemple, la distance d3 entre le contact de drain 113 ou le contact de source 112 et la grille d’isolation ou de transistor la plus proche est égale à environ 16 nm. Un corollaire du positionnement du contact de grille d’isolation 135 au-dessus de la première région d’isolation 141 est que, compte tenu des différentes règles et contraintes de conception, et à largeur totale L de cellule fixée, la largeur L1 de la première zone active 111 ne peut pas être étendue au-delà d’une certaine valeur, par exemple environ 178 nm dans l’exemple représenté. Or, il peut être recherché d’augmenter la largeur de la zone active, pour augmenter les performances du transistor, notamment en termes de d'exigences standard d'augmentation des performances des cellules de transistors. Dans l’exemple illustré en , le pas d2 entre deux grilles, qui correspond à une longueur de grille L2 plus la distance entre deux grilles adjacentes, est égal à environ 100 nm, et la longueur L2 de la grille d’isolation est égale à environ 36 nm. Les grilles sont représentées disposées selon un pas uniforme, une longueur uniforme dans la direction X et s’étendent selon une seule direction Y (unidirectionnelles). La représente, par une vue de dessus, un motif d’implantation d’un autre exemple de cellule 200 de transistors. La représente, par une vue de dessus, un détail de la cellule 200 de la . Plus précisément, la représente un transistor PMOS de la cellule 200. Similairement à la cellule 100 de la , la cellule 200 est une cellule de type CMOS contenant quatre transistors MOS : deux transistors PMOS P1, P2 dans une première région 210 et deux transistors NMOS N1, N2 dans une deuxième région 220, un premier transistor PMOS P1 ayant une première grille de transistor 231 commune avec un premier transistor NMOS N1, et un deuxième transistor PMOS P2 ayant une deuxième grille de transistor 232 commune avec un deuxième transistor NMOS N2. Une première zone active 211 est formée dans la première région 210 où sont les transistors PMOS, et une deuxième zone active 221 est formée dans la deuxième région 220 où sont les transistors NMOS. La deuxième région 220 est similaire à la deuxième région 120 de la . La cellule 200 se distingue de la cellule 100 essentiellement en ce que, comme illustré en , le pas d2 entre deux grilles est augmenté par rapport au pas d2 de la , dans l’exemple de 100 nm à 108 nm. Ceci permet d’augmenter la longueur L2 des grilles, et notamment des grilles d’isolation 233, 234. Dans l’exemple, la longueur L2 des grilles augmente de 36 à 44 nm. La distance d1 entre chaque contact de grille d’isolation 235, 236 et ladite grille d’isolation est ainsi augmentée, dans l’exemple de 2 à 6 nm, à longueur L3 de contact égale. Ceci permet d’éviter qu’un contact de grille d’isolation 235, 236 ne se retrouve désaligné par rapport à une grille d’isolation 233, 234. Ainsi chaque contact de grille d’isolation 235, 236 peut être positionné au-dessus de la zone active 211, et non nécessairement au-dessus d’une région d’isolation, telle que la première région d’isolation 241. Positionner ainsi les grilles d’isolation permet, toutes dimensions égales mises à part le pas d2 et la longueur L2 des grilles, en particulier à largeur totale L de cellule égale, d’augmenter la largeur L1 de la première zone active 211, par exemple de 178 nm à environ 201 nm dans l’exemple représenté. On observe dans les figures 1A et 2A que le premier rail de connexion 151, 251 présente en vue de dessus une forme rectangulaire dont une face transversale (dans la direction X) présente des crénelures CR ("jog", en anglais) suffisamment étendues pour pouvoir venir relier les contacts de grille d’isolation 235, 236 et le contact de source 212 à la tension d’alimentation Vdd, sans connecter les contacts de drain 213, 214, et assurer une distance minimale avec le troisième rail de connexion 253 qui relie les contacts de drain. Cette forme en crénelures étant complexe à fabriquer, un concepteur peut vouloir réduire les dimensions de ces crénelures, voire supprimer tout ou partie de ces crénelures, par exemple en augmentant la largeur L4 hors crénelures du premier rail de connexion. Par exemple, lorsqu’on augmente le pas d2 entre deux grilles pour pouvoir positionner les contacts de grille d’isolation au-dessus de la zone active, il peut être nécessaire d’augmenter la largeur L4 hors crénelures du premier rail, par exemple de 132 à 160 nm pour venir connecter les contacts de grille d’isolation et le contact de source. Les règles de conception peuvent requérir que le fait d’augmenter cette largeur L4 nécessite d’augmenter les espacements entres les rails de connexion. La représente, par une vue de dessus, une variante de la cellule 200 de la , qui s’en distingue essentiellement en ce que le contact de source 212 a été remonté pour être positionné sensiblement à la même côte dans la direction Y que les contacts de grilles d’isolation 235, 236. En , seul un transistor PMOS de la cellule 200 est représenté. Dans cette variante, on observe que le premier rail de connexion 251’ permettant de relier les contacts de grille d’isolation 235, 236 et le contact de source 212 à la tension d’alimentation Vdd présente une forme rectangulaire en vue de dessus avec encore des crénelures, mais celles-ci sont moins étendues que dans la . Il peut en effet être nécessaire de conserver des crénelures pour que le premier rail de connexion 251’ soit positionné à une distance d4 moyenne du troisième rail de connexion 253’ supérieure à une limite définie par les règles de conception, par exemple pour éviter des courants de fuite et/ou limiter les capacités parasites. Ces exemples illustrent la problématique, plus générale, d'augmenter les dimensions d'un transistor, en particulier les dimensions, par exemple la largeur, de la zone active d'un transistor. En particulier, ils illustrent la problématique d’augmenter les dimensions, par exemple la largeur, de la zone active d'un transistor dans une cellule de transistors de dimensions données, par exemple de largeur donnée, compte tenu des règles et contraintes de conception, en particulier lorsqu'on souhaite éviter de complexifier le procédé de fabrication d’une telle cellule. Les inventeurs proposent une cellule de transistors permettant de répondre aux besoins d'amélioration décrits précédemment, et de pallier tout ou partie des inconvénients des cellules de transistors décrites précédemment. En particulier, les inventeurs proposent une cellule de transistors, dont la largeur de la zone active de certains transistors, par exemple de transistors PMOS, puisse être augmentée, en particulier sans avoir à augmenter des dimensions des circuits de connexion de ces transistors, et/ou sans complexifier le procédé de fabrication de ces transistors, par exemple sans avoir à réaliser des formes complexes de circuits de connexion. Des modes de réalisation de cellules de transistors vont être décrits ci-après. Les modes de réalisation décrits sont non limitatifs et diverses variantes apparaîtront à la personne du métier à partir des indications de la présente description. La représente un motif d’implantation d’une cellule de transistors 300 selon un mode de réalisation. La représente, par une vue de dessus, un détail d’une cellule de transistors similaire à celle de la . La représente, par une vue en coupe, la cellule de transistors de la . Plus précisément, les figures 3B et 3C représentent un transistor PMOS de la cellule 300. Similairement aux cellules 100 et 200 des figures 1A et 2A, la cellule 300 est une cellule de type CMOS contenant quatre transistors MOS : des premier et deuxième transistors PMOS P1, P2 dans une première région 310 et des premier et deuxième transistors NMOS N1, N2 dans une deuxième région 320. Le premier transistor PMOS P1 a une première grille de transistor 331 commune avec le premier transistor NMOS N1, et le deuxième transistor PMOS P2 a une deuxième grille de transistor 332 commune avec le deuxième transistor NMOS N2. Une première zone active 311 est formée dans la première région 310 où sont les transistors PMOS, et une deuxième zone active 321 est formée dans la deuxième région 320 où sont les transistors NMOS. La première zone active 311 est de type P, et est, par exemple, formée dans un substrat ou dans un caisson de type N (configuration du type "regular well"). La deuxième zone active 321 est de type N, et est, par exemple, formée dans un substrat ou dans un caisson de type P (regular well). En variante, la première zone active de type P peut être formée dans un substrat ou caisson de type P (configuration du type "flip well") et/ou la deuxième zone active de type N peut être formée dans un substrat ou caisson de type N (flip well). Les transistors NMOS N1, N2 ont, par exemple, une région de canal en Si. Les transistors PMOS P1, P2 sont, par exemple, à région de canal contrainte, par exemple ont une région de canal en SiGe. En variante, les transistors PMOS P1, P2 peuvent avoir une région canal en Si. Similairement aux cellules 100 et 200 des figures 1A et 2A, la région de source S1 dans la première zone active 311 est localisée entre les grilles de transistor 331, 332, et est commune aux transistors PMOS P1, P2. Un contact de source 312 est formé sur cette région de source S1 pour la relier à la tension d’alimentation Vdd via un premier rail de connexion 351 (rail d’alimentation). La région de source S2 dans la deuxième zone active 321 est aussi localisée entre les grilles de transistor 331, 332, et est commune aux transistors NMOS N1, N2. Un contact de source 322 est formé sur cette région de source S2 pour la relier à la masse Gnd via un deuxième rail de connexion 352 (rail de mise à la masse). La région de drain D1 du transistor P1 est localisée entre la première grille de transistor 331 et la première grille d’isolation 333. La région de drain D2 du transistor P2 est localisée entre la deuxième grille de transistor 332 et la deuxième grille d’isolation 334. La région de drain D3 du transistor N1 est localisée de l’autre côté de la première grille de transistor 331 par rapport à la région de source S2. La région de drain D4 du transistor N2 est localisée de l’autre côté de la deuxième grille de transistor 332 par rapport à la région de source S2. Un contact de drain 313, 314, 323, 324 est formé sur chaque région de drain D1, D2, D3, D4. Un troisième rail de connexion 353 (ou rail de connexion de drain) vient relier les contacts de drain entre eux, afin de former une connexion interne de la cellule. La première zone active 311, ou zone active des transistors PMOS P1, P2, de la cellule 300 est isolée le long de la première direction X d’autres zones actives 361 et/ou d’autres cellules (non représentées), par des première et deuxième grilles d’isolation 333, 334. En d’autres termes, les grilles d’isolation 333, 334 forment des isolations de la première zone active 311 dans la direction X. Par exemple, chaque grille d’isolation 333, 334 est placée sur un côté latéral de la cellule 300, c’est-à-dire sur un côté s’étendant dans la direction de la largeur de la cellule. En d’autres termes, les grilles d’isolation 333, 334 délimitent latéralement la première zone active 311. Un contact de grille d’isolation 335, 336 est relié à, par exemple formé sur, chaque grille d’isolation afin de la polariser à la tension d’alimentation Vdd, via le premier rail de connexion 351, et ce, de manière à ce que la grille d’isolation puisse effectivement isoler la zone active 311. En d’autres termes, chaque grille d’isolation est couplée au rail d’alimentation via un contact de grille d’isolation. Par exemple, la première zone active 311 et les autres zones actives 361 forment une zone continue dans la direction X, et sont séparées par les grilles d’isolation. Les grilles de transistor et/ou d’isolation s’étendent au-dessus des zones actives. Par exemple, les grilles de transistor et/ou d’isolation comprennent du polysilicium, par exemple sont essentiellement constitués de polysilicium. En dehors des zones actives, des régions d’isolation sont formées, par exemple sous forme de tranchées isolantes peu profondes, du type STI. Par exemple, une première région d’isolation 341 est localisée en dessous du premier rail de connexion 351, une deuxième région d’isolation 342 est localisée entre les première et deuxième zones actives pour les isoler l’une de l’autre, et/ou une troisième région d’isolation 343 est localisée autour de la deuxième zone active 321. Par exemple, les première et deuxième régions d’isolation 341, 342 forment d’autres isolations de la première zone active 311 dans la deuxième direction Y. Une couche conductrice d’interconnexion, ou couche métal 1 (M1), peut être déposée puis conformée pour former les rails de connexion, ou d’autres traces et/ou pistes (non représentées), plus largement des circuits d’interconnexion. La couche conductrice d’interconnexion peut être formée sur et/ou dans une couche isolante, par exemple principalement en SiO 2 . Ainsi, les rails de connexion, peuvent être formés sur et/ou dans la couche isolante 330, comme représenté en . Par exemple, la couche conductrice peut être formée d'aluminium ou de ses alliages, de cuivre ou de ses alliages, ou d’autres matériaux tel que le polysilicium dopé. On a représenté en une couche isolante 301 sous les zones actives, par exemple une couche isolante enterrée (BOX, pour "Buried Oxide" en anglais). Pour ne pas alourdir la figure, on n’a pas représenté dans la le caisson ou le substrat dans lequel chaque zone active est formée, au-dessus de la couche isolante 301. Similairement à la cellule 200 des figures 2A et 2B, le pas d2 entre deux grilles est égal à environ 108 nm, et la longueur L2 des grilles, notamment des grilles d’isolation 333, 334, est égal à environ 44 nm. La distance d1 entre un contact de grille d’isolation 335, 336 et la grille d’isolation à laquelle le contact est relié est ainsi égale à environ 6 nm, le contact de grille d’isolation étant centré sur la grille d’isolation dans la direction X, et ayant une longueur L3 égale à environ 32 nm. La largeur L1 de la première zone active 311 est égale à environ 201 nm. La cellule 300 se distingue de la cellule 200 des figures 2A, 2B et 2C essentiellement en ce que, comme illustré plus en détails en figures 3B et 3C, chaque contact de grille d’isolation 335, 336 est intentionnellement positionné au-dessus et à cheval dans la direction Y entre la première région d’isolation 341 et la première zone active 311, au lieu d’être uniquement au-dessus de la zone active. En , on a représenté chaque contact de grille d’isolation 335, 336 positionné à environ un tiers de sa largeur au-dessus la première région d’isolation 341 et à environ deux tiers de sa largeur au-dessus de la première zone active 311. D’autres positionnements sont possibles. Par exemple, en figures 3B et 3C, on a représenté un contact de grille d’isolation 335 positionné à environ une moitié de sa largeur au-dessus de la première région d’isolation 341 et à environ l’autre moitié de sa largeur au-dessus de la première zone active 311. En d’autres termes, en figures 3B et 3C, le centre du contact de grille 335 est disposé sensiblement au-dessus d’une zone intermédiaire entre la première région d’isolation 341 et la première zone active 311. En variante, les centres des contacts de grille d’isolation peuvent être disposés à différentes cotes dans la direction Y par rapport à la zone intermédiaire entre la première région d’isolation et la première zone active. Par exemple, chaque contact de grille d’isolation présente une première surface positionnée au-dessus de la première zone active et une deuxième surface positionnée au-dessus de la première région d’isolation, le rapport entre la première surface et la deuxième surface, ou entre la deuxième surface et la première surface, étant compris entre 0,2 et 0,8, par exemple entre 0,25 et 0,75, par exemple entre 0,35 et 0,65. A titre d'exemple, le rapport est égal à environ 0,35 ou environ 0,65. Dans les figures 3A, 3B, 3C, on a représenté tous les contacts de grille d’isolation à cheval dans la direction Y entre la première région d’isolation 341 et la première zone active 311. En variante, les contacts de grille d’isolation ne sont pas nécessairement tous positionnés à cheval dans la direction Y entre la première région d’isolation et la première zone active. En variante, un ou plusieurs contacts de grille d’isolation peuvent être positionnés à cheval dans une autre direction entre la première région d’isolation et la première zone active. En outre, les contacts de grille d’isolation peuvent déborder sur d’autres zones actives. La illustre que le premier rail de connexion 351, permettant de relier les contacts de grille d’isolation 335, 336 et le contact de source 312 à la tension d’alimentation Vdd, présente toujours une forme rectangulaire en vue de dessus, mais avec moins de crénelures que dans les figures 2A et 2C. Une seule crénelure CR est conservée pour aller relier le contact de source 312 qui est entièrement positionné au-dessus de la première zone active 311. En variante, cette crénelure peut être supprimée si la distance entre le premier rail 351 et un autre rail de connexion, tel que le troisième rail 353, est suffisante pour qu’il soit possible d’augmenter la largeur dudit premier rail sans inclure de crénelure. Ainsi, le fait de positionner un contact de grille d’isolation à cheval entre la première région d’isolation et la première zone active permet d’augmenter la largeur de zone active des transistors PMOS sans qu’il soit nécessaire d’augmenter des dimensions de rails de connexion, et/ou de réaliser des formes complexes des rails de connexion. Les modes de réalisation peuvent trouver plusieurs applications. Par exemple, les modes de réalisation peuvent s’appliquer à une mémoire à changement de phase (PCM, pour "Phase Change Memory" en anglais), pouvant être associée à une ou des cellules de transistors dans un circuit intégré. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, une seule cellule de transistors a été représentée, avec quatre transistors, deux transistors PMOS et deux transistors NMOS. En variantes, les cellules peuvent comprendre plus de quatre transistors ou moins de quatre transistors, avec un nombre différent de transistors PMOS et de transistors NMOS, et/ou avec une configuration différente de celle représentée dans les figures et décrite. De plus, on a représenté une seule cellule, sachant que généralement, plus de deux cellules sont incluses dans un dispositif électronique, ou un circuit intégré. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Dispositif électronique comprenant au moins une cellule (300) de transistors, chaque cellule comprenant : - une première zone active (311) d’au moins un transistor parmi les transistors de ladite cellule ; - une première région d’isolation (341) formant une première isolation de la première zone active ; - une première grille d’isolation (333) s’étendant au-dessus de la première zone active, formant une deuxième isolation de la première zone active ; et - un premier contact de grille d’isolation (335) relié à la première grille d’isolation et adapté à coupler ladite première grille d’isolation à un rail d’alimentation (351), ledit premier contact de grille d’isolation étant positionné au-dessus, et à cheval entre, la première zone active et la première région d’isolation. Mémoire non transitoire configurée pour stocker une bibliothèque de cellules, chaque cellule étant définie de façon à comprendre : - une première zone active (311) d’au moins un transistor parmi des transistors de ladite cellule ; - une première région d’isolation (341) formant une première isolation de la première zone active ; - une première grille d’isolation (333) s’étendant au-dessus de la première zone active, formant une deuxième isolation de la première zone active ; et - un premier contact de grille d’isolation (335) relié à la première grille d’isolation et adapté à coupler ladite première grille d’isolation à un rail d’alimentation (351), ledit premier contact de grille d’isolation étant positionné au-dessus, et à cheval entre, la première zone active et la première région d’isolation. Dispositif selon la revendication 1, chaque cellule comprenant en outre : - une deuxième grille d’isolation (334) s’étendant au-dessus de la première zone active, formant une troisième isolation de la première zone active ; et - un deuxième contact de grille d’isolation (336) relié à la deuxième grille d’isolation et adapté à coupler ladite deuxième grille d’isolation au rail d’alimentation (351), ledit deuxième contact de grille d’isolation étant positionné au-dessus et à cheval entre la première zone active et la première région d’isolation, la deuxième grille d’isolation étant par exemple sensiblement parallèle à la première grille d’isolation. Dispositif selon la revendication 1 ou 3, le premier et/ou le deuxième contact de grille d’isolation étant intentionnellement positionné à cheval entre la première zone active et la première région d’isolation. Dispositif selon l’une quelconque des revendications 1, 3, 4, le premier et/ou le deuxième contact de grille d’isolation étant centré par rapport à une zone intermédiaire entre la première région d’isolation et la première zone active. Dispositif selon l’une quelconque des revendications 1, 3 à 5, le premier et/ou le deuxième contact de grille d’isolation présentant une première surface positionnée au-dessus de la première zone active et une deuxième surface positionnée au-dessus de la première région d’isolation, le rapport entre la première surface et la deuxième surface, ou entre la deuxième surface et la première surface, étant compris entre 0,2 et 0,8, par exemple entre 0,25 et 0,75, par exemple entre 0,35 et 0,65. Dispositif selon l’une quelconque des revendications 1, 3 à 6, le premier et/ou le deuxième contact de grille d’isolation présentant une première surface positionnée au-dessus de la première zone active et une deuxième surface positionnée au-dessus de la première région d’isolation, la première surface étant supérieure à la deuxième surface. Dispositif selon l’une quelconque des revendications 1, 3 à 7, chaque cellule comprenant en outre une première grille de transistor (331) s’étendant au-dessus de la première zone active (311) entre une première région de source (S1) et une première région de drain (D1) de ladite première zone active, ladite première grille de transistor étant par exemple sensiblement parallèle à la première grille d’isolation (333). Dispositif selon l’une quelconque des revendications 1, 3 à 8, la première zone active (311) correspondant à une zone active d’au moins un transistor MOS à canal P (P1). Dispositif selon la revendication 9 en combinaison avec la revendication 8, la première région de source (S1) étant couplée au rail d’alimentation (351) et/ou la première région de drain (D1) étant couplée à un rail de connexion de drain (353). Dispositif selon l’une quelconque des revendications 1, 3 à 10, la première zone active (311) correspondant à une zone active d’au moins deux transistors MOS à canal P (P1, P2). Dispositif selon la revendication 11chaque cellule comprenant en outre une deuxième grille de transistor (332) s’étendant au-dessus de la première zone active (311) entre une deuxième région de source (S1) et une deuxième région de drain (D2) de ladite première zone active, ladite deuxième grille de transistor étant par exemple sensiblement parallèle à la première grille d’isolation (333). Dispositif selon la revendication 12, les première et deuxième régions de source (S1) correspondant à une même région couplée au rail d’alimentation (351) et/ou la deuxième région de drain (D2) étant couplée au rail de connexion de drain (353). Dispositif selon l’une quelconque des revendications 1, 3 à 13, chaque cellule comprenant en outre une deuxième zone active (321) correspondant à une zone active d’au moins un transistor MOS à canal N (N1), par exemple deux transistors MOS à canal N (N1, N2). Dispositif selon la revendication 14 en combinaison avec la revendication 8 et/ou 12, la première grille de transistor (331) s’étendant également au-dessus de la deuxième zone active (321) entre une troisième région de source (S2) et une troisième région de drain (D3) de ladite deuxième zone active, et/ou la deuxième grille de transistor (332) s’étendant également au-dessus de la deuxième zone active (321) entre une quatrième région de source (S2) et une quatrième région de drain (D4) de ladite deuxième zone active, les troisième et quatrième régions de source correspondant par exemple à une même région couplée à un rail de mise à la masse (352). Circuit intégré comprenant un dispositif électronique selon l’une quelconque des revendications 1, 3 à 15.