FR 3143948 A1 20240621 FR 2213447 A 20221215 Circuit de lecture à amplification différentielle La présente invention concerne un circuit de lecture à amplification différentielle (10) comprenant : un composant résistif (12) ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), un bloc de lecture (14) de l’état du composant résistif (12) par comparaison de la valeur de résistance du composant résistif (12) à la valeur de résistance d’un composant de référence, le bloc de lecture (14) étant parcouru par un courant de lecture, et un bloc de contrôle (16) propre à amplifier de manière différentielle le courant appliqué au composant résistif (12) et au composant de référence, indépendamment du courant de lecture. Figure pour l'abrégé : 2 Circuit de lecture à amplification différentielle La présente invention concerne un circuit de lecture à amplification différentielle. Contrairement aux dispositifs électroniques classiques qui codent l'information sous la forme d'un bit déterministe 0 et 1, un bit probabiliste p-bit fluctue constamment entre 0 et 1. Ces dispositifs probabilistes pourraient être utilisés pour le calcul non conventionnel et le calcul stochastique, mais ils peuvent aussi être considérés comme des bits quantiques de faible qualité. Dans l’article K. Y. Camsari, B. M. Sutton, and S. Datta, “p-bits for probabilistic spin logic,” Applied Physics Reviews, vol. 6, no. 1, p. 011305, Mar. 2019, publisher: American Institute of Physics - https://aip.scitation.org/doi/10.1063/1.5055860, il est proposé de mettre en œuvre des p-bits en utilisant une mémoire magnétique à faible barrière. Dans l'approche classique de la mémoire magnétique (MRAM), une jonction tunnel magnétique (JTM) code des valeurs déterministes qui sont fonction de l'orientation magnétique de deux couches ferromagnétiques. Les deux états de la JTM, illustrés sur la figure 1 (P pour parallèle, et AP pour antiparallèle) sont séparés par une barrière énergétique ∆E. Dans les MRAM traditionnelles, cette barrière est conçue suffisamment haute pour éviter le bruit thermique, typiquement , avec T la température et la constante de Boltzmann, et garantir une mémorisation d'au moins 10 ans. Cependant, certains auteurs ont proposé également une JTM à faible barrière énergétique comme générateur de nombres aléatoires vrais (TRNG). Le taux de passage d'un état à un autre de la JTM ou le temps d’immobilisation est exprimé par l’équation suivante : , avec une constante de temps prédéterminée. Un p-bit est une entité généralement composée d'une JTM oscillant en continu et d'un comparateur. Cependant, dans cette approche, la comparaison reste difficile en regard de la faible variation du signal observée à la sortie. En effet, la tension de référence utilisée pour la comparaison doit suivre la tension de polarisation du p-bit dans l'architecture traditionnelle, puisque le fonctionnement du p-bit impose de faire varier le courant de polarisation à travers la JTM. Cela affecte le point de fonctionnement du circuit de lecture, ce qui affecte sa fiabilité. En effet, le courant de lecture traversant la JTM est le même que le courant d'amplification de l'amplificateur de lecture. Il existe donc un besoin pour un circuit de lecture de l’état d’un composant résistif qui soit plus fiable tout en étant simple à contrôler. A cet effet, la présente description a pour objet un circuit de lecture à amplification différentielle comprenant : un composant résistif ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif, un bloc de lecture de l’état du composant résistif par comparaison de la valeur de résistance du composant résistif à la valeur de résistance d’un composant de référence, le bloc de lecture étant parcouru par un courant de lecture, et un bloc de contrôle propre à amplifier de manière différentielle le courant appliqué au composant résistif et au composant de référence, indépendamment du courant de lecture. Suivant des modes de réalisation particuliers, le circuit comprend une ou plusieurs des caractéristiques suivantes, prise(s) isolément ou suivant toutes les combinaisons techniquement possibles - le circuit de lecture est un générateur de bits aléatoires variables, le composant résistif ayant deux états distincts correspondant à des valeurs de résistance différentes du composant résistif, la probabilité du composant résistif d’être dans chacun des états dépendant de l’énergie appliquée au composant résistif, le bloc de contrôle étant propre à contrôler la probabilité du composant résistif d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif ; - la valeur de résistance du composant de référence est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif ; - le bloc de lecture présente deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif est lu par le bloc de lecture, le bloc de lecture comprenant : une unité de commutation propre à commuter le bloc de lecture entre les deux modes de fonctionnement en fonction d’un signal de commutation appliqué à l’unité de commutation, le composant de référence, et un comparateur de la valeur de résistance du composant résistif à la valeur de résistance du composant de référence ; - le comparateur est un circuit dont les sorties sont les tensions en deux nœuds de référence du comparateur ; - le bloc de lecture comprend, en outre, un verrou RS dont les entrées sont les tensions des deux nœuds de référence du comparateur ; - l’unité de commutation comprend deux transistors de même polarité et un transistor de polarité opposée ; - le bloc de contrôle est commandé par un signal de contrôle de sorte que le courant appliquée au composant résistif dépend de l’amplitude du signal de contrôle ; - le signal de commutation et le signal de contrôle sont synchrones ; - le signal de contrôle est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts ; - le bloc de contrôle comprend deux transistors commandés par le signal de contrôle, l’un des transistors étant connecté au composant résistif, et l’autre transistor étant connecté au composant de référence ; - le composant résistif est une jonction tunnel magnétique comprenant un assemblage de couches, les deux états correspondant, d’une part, à une aimantation parallèle des couches de la jonction et, d’autre part, à une aimantation antiparallèle des couches de la jonction. D’autres caractéristiques et avantages de l’invention apparaîtront à la lecture de la description qui suit de modes de réalisation de l’invention, donnés à titre d’exemple uniquement et en référence aux dessins qui sont : , , une représentation schématique d’un exemple d’un composant résistif de type jonction tunnel magnétique, , , une représentation schématique d’un exemple d’un générateur de bits aléatoires, , , une représentation schématique d’un exemple d’implémentation du générateur de bits aléatoire de la , et , , un graphique illustrant des résultats expérimentaux obtenus en mettant en œuvre le générateur de bits aléatoires de la . Dans ce qui suit, la présente description est décrite, dans le cas particulier d’un circuit de lecture à amplification différentielle utilisé comme un générateur de bits aléatoires variables. Un tel circuit de lecture n’est cependant pas limité à un générateur de bits aléatoire comme cela est indiqué en fin de description. Un générateur 10 de bits aléatoires est illustré par la , et par la dans un exemple spécifique de réalisation. Un générateur 10 de bits aléatoires est un dispositif propre à générer une valeur 0 ou 1, correspondant à une valeur de bit, de manière aléatoire (ie non déterministe). Le générateur 10 comprend un composant résistif 12, un bloc de lecture 14 et un bloc de contrôle 16. Le composant résistif 12 est propre à prendre au moins deux états distincts. Chaque état correspond à une valeur de résistance spécifique. La probabilité du composant résistif 12 d’être dans chacun des états dépend de l’énergie appliquée au composant résistif 12. L’énergie appliquée comprend l’énergie en provenance du milieu ambiant (notamment relative à la température) et une éventuelle énergie additionnelle apportée au composant résistif 12. En particulier, l’apport d’une énergie additionnelle permet d’influer sur la probabilité du composant résistif 12 d’être dans l’un ou l’autre des états. Dans un exemple, le composant résistif 12 est une jonction tunnel magnétique (JTM). Dans ce cas, comme illustré par la , le composant résistif 12 est propre à prendre deux états distincts correspondant à une aimantation différente des couches ferromagnétiques formant le composant résistif 12. En particulier, un premier état correspondant à une première valeur de résistance est obtenu pour une aimantation, dite parallèle, des couches du composant résistif 12. Un deuxième état correspondant à une deuxième valeur de résistance est obtenu pour une aimantation, dite antiparallèle, des couches du composant résistif 12. Le bloc de lecture 14 est propre à lire l’état du composant résistif 12. Pour cela, le bloc de lecture 14 est propre à comparer la valeur de résistance du composant résistif 12 à la valeur de résistance d’un composant de référence 20. Le composant de référence 20 est un élément du bloc de lecture 14. Dans un exemple, le composant de référence 20 est une résistance. Dans un exemple, la valeur de résistance du composant de référence 20 est fixe et est comprise entre les deux valeurs de résistance des deux états du composant résistif 12. Par exemple, dans le cas d’une JTM, la valeur de résistance du composant de référence 20 est comprise entre la valeur de résistance de l’état parallèle et la valeur de résistance de l’état antiparallèle. De préférence, la valeur de résistance du composant de référence 20 est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif 12. Dans un exemple de réalisation, le bloc de lecture 14 comprend deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture 14 est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif 12 est lu par le bloc de lecture 14. Dans ce mode de réalisation, le bloc de lecture 14 comprend, en outre, une unité de commutation 22 et un comparateur 24. Le bloc de lecture 14 comprend également de préférence un verrou RS 26. L’unité de commutation 22 est propre à commuter le bloc de lecture 14 entre les deux modes de fonctionnement en fonction d’un signal de commutation CLK appliqué à l’unité de commutation 22. Le signal de commutation CLK est, par exemple, une tension. Dans un exemple de réalisation, l’unité de commutation 22 comprend deux transistors de même polarité et un transistor de polarité opposée. Le comparateur 24 est propre à comparer la valeur de résistance du composant résistif 12 à la valeur de résistance du composant de référence 20. De préférence, le comparateur 24 est un circuit dont les sorties sont les tensions en deux nœuds de référence Q, du comparateur 24. Dans le cas d’un générateur de bits aléatoires, lesdites tensions sont interprétées comme une valeur de bit. En d’autres termes, les tensions obtenues permettent de déterminer si le bit a pour valeur 1 ou 0. Le verrou RS 26 est propre à séparer les courants produits lors de la lecture est de la réinitialisation du bloc de lecture 14. En particulier, le verrou RS 26 est propre à enregistrer seulement les valeurs de bits obtenues lors des phases de lecture. Le verrou RS 26 présente deux entrées de contrôle R (pour « reset ») et S (pour « set »), chacune alimentée par les tensions des deux nœuds de référence Q, du comparateur 24. Le bloc de contrôle 16 est propre à contrôler la probabilité du composant résistif 12 d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif 12. En particulier, le bloc de contrôle 16 est propre à appliquer une énergie additionnelle au composant résistif 12 venant s’ajouter à l’énergie en provenance du milieu ambiant. L’application de cette énergie additionnelle permet d’influer sur la probabilité du composant résistif 12 d’être dans l’un des états. Dans un exemple de réalisation, le bloc de contrôle 16 est commandé par un signal de contrôle CTRL de sorte que l’énergie appliquée au composant résistif 12 dépend de l’amplitude du signal de contrôle CTRL. En particulier, le signal de commutation CLK et le signal de contrôle CTRL sont synchrones, c’est-à-dire cadencés à la même fréquence d’horloge. Les amplitudes du signal de commutation CLK et du signal de contrôle CTRL sont différentes. De préférence, le signal de contrôle CTRL est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts. Dans un exemple de réalisation, le bloc de contrôle 16 comprend deux transistors de même polarité) commandés par le signal de contrôle CTRL, l’un des transistors étant connecté au composant résistif 12, et l’autre transistor étant connecté au composant de référence 20. Un exemple particulier d’implémentation du générateur 10 est décrit en référence à la . Dans cet exemple, le bloc de lecture 14 est alimenté par un potentiel V DD . L’unité de commutation 22 comprend un transistor M0 (NMOS) et deux transistors M1, M2 (PMOS). Les transistors M0, M1, M2 sont commandés par le même signal de commutation CLK. Ainsi, lorsque le signal de commutation CLK est à l’état bas, les transistors M1 et M2 sont passant et le transistor M0 est non-passant, et inversement. Le transistor M1 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) à un nœud de référence Q du bloc de lecture 14. Le transistor M2 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) à un nœud de référence du bloc de lecture 14, différent du nœud de référence Q. Le transistor M0 est connecté d’une part à la masse (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) à un nœud T du bloc de lecture 14. Le comparateur 24 comprend deux transistors M3, M4 (PMOS) et deux transistors M5, M6 (NMOS) formant un comparateur. Le transistor M3 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) au nœud de référence Q du bloc de lecture 14. Le transistor M4 est connecté d’une part au potentiel VDD (par son drain ou sa source) et d’autre part (par l’autre de son drain ou sa source) au nœud de référence du bloc de lecture 14. Le transistor M5 est connecté d’une part (par son drain ou sa source) au nœud de référence Q du bloc de lecture 14 et d’autre part (par l’autre de son drain ou sa source) à un nœud X du bloc de lecture 14. Le transistor M6 est connecté d’une part (par son drain ou sa source) au nœud de référence du bloc de lecture 14 et d’autre part (par l’autre de son drain ou sa source) à un nœud Y du bloc de lecture 14. Les transistors M3 et M5 sont commandés par le potentiel du nœud de référence (la grille de chacun des transistors M3 et M5 est connectée au nœud de référence ). Les transistors M4 et M6 sont commandés par le potentiel du nœud de référence Q (la grille de chacun des transistors M4 et M6 est connectée au nœud Q). Le composant résistif 12 est connecté entre le nœud X et le nœud T. Le composant de référence 20 est connecté entre le nœud Y et le nœud T. Le verrou RS 26 a pour entrées de contrôle le potentiel au deux nœuds de référence Q et . Le bloc de contrôle 16 comprend deux transistors M7, M8 de même polarité (PMOS). Les deux transistors M7, M8 sont commandés par le même signal de contrôle CTRL. Le transistor M7 est connecté d’une part (par son drain ou sa source) au potentiel V DD , et d’autre part (par l’autre de son drain ou sa source) au nœud X, et donc au composant résistif 12. Le transistor M8 est connecté d’une part (par son drain ou sa source) au potentiel V DD , et d’autre part (par l’autre de son drain ou sa source) au nœud Y, et donc au composant de référence 20. Ainsi, en fonction de la valeur du signal CTRL, il est appliqué une énergie additionnelle plus ou moins importante au composant résistif 12, ce qui permet de contrôler le courant d’amplification de lecture et peut influer sur la probabilité du composant résistif 12 d’être dans chaque état. A noter qu’en variante, les polarités des transistors M1 et M2 d’une part et M0 d’autre part sont inversées. Dans ce cas, le signal de commutation CLK est adapté en conséquence (état haut, état bas). De même, en variante, les polarités des transistors M7 et M8 sont inversées. Dans ce cas, le signal de contrôle CTRL est aussi adapté en conséquence. Un exemple de fonctionnement du générateur 10 est décrit dans ce qui suit en référence au mode de réalisation de la . Lors d’une phase de réinitialisation, l’unité de commutation 22 commute le bloc de lecture 14 dans le mode de réinitialisation via l’application d’un même signal de commutation CLK aux transistors M0, M1, M2 permettant de rendre les transistors M1 et M2 passants, et le transistor M0 non-passant. Cela permet de charger, ainsi, les nœuds Q, , X et Y de sorte qu’à la fin de la période de charge les potentiels des nœuds Q, , X et Y soient égaux à V DD . Lors d’une phase de lecture, l’unité de commutation 22 commute le bloc de lecture 14 dans le mode de lecture via l’application d’un même signal de commutation CLK aux transistors M0, M1, M2 permettant de rendre les transistors M1 et M2 non-passants, et le transistor M0 passant. Cela entraîne un courant différentiel proportionnel à la valeur des résistances du composant résistif 12 et du composant de référence 20. En parallèle, la valeur du signal de contrôle CTRL est adaptée de sorte à adapter la probabilité du composant résistif 12 d’être dans l’un des états. La valeur de résistance du composant résistif 12 évolue donc potentiellement différemment du fait du bloc de contrôle 16 qu’en l’absence d’un tel bloc de contrôle 16. Les nœuds Q et vont alors se décharger, mais à des vitesses différentes en fonction des valeurs des résistances du composant résistif 12 et du composant de référence 20. En particulier, si la valeur de résistance du composant résistif 12 est supérieure à celle du composant de référence 20 (état antiparallèle de la JTM), la décharge du nœud est plus rapide que celle du nœud Q. Inversement, si la valeur de résistance du composant résistif 12 est inférieure à celle du composant de référence 20 (état parallèle de la JTM), la décharge du nœud Q est plus rapide que celle du nœud . Le nœud se déchargeant le plus rapidement, voit son potentiel chuter en dessous de la tension seuil des transistors M3, M4, M5, M6 qu’il contrôle, lui permettant de se décharger encore plus rapidement. A l’inverse l’autre nœud va se charger à V DD . Plus précisément, le nœud Q commandant les transistors M4, M6 et le nœud commandant les transistors M3, M5, la décharge du nœud Q entraîne la charge du nœud au potentiel V DD , et inversement, la décharge du nœud entraîne la charge du nœud Q au potentiel V DD . Lorsque les potentiels aux nœuds Q et sont opposés (l’un à 0, l’autre à V DD ), le verrou RS 26 enregistre la valeur correspondante de bits (0 ou 1 en fonction). Par exemple, lorsque la résistance du composant résistif 12 est inférieure à la résistance du composant de référence 20 (cas parallèle), on a Q=0 et Q=1. Le verrou RS 26 établit donc un état logique représentatif de la valeur de la JTM pour Q=0 et Q=1. Une nouvelle phase de réinitialisation est alors initiée. En implémentant le générateur 10 de la , nous avons obtenu les résultats expérimentaux suivants. Les p-bits sont caractérisés par leur réponse sigmoïdale qui décrit la moyenne temporelle d'un signal fluctuant. Pour évaluer le comportement de réponse du générateur proposé, nous faisons varier le signal " CTRL " de 0 à 1,4 Volts (V). Pour chaque valeur de tension, nous calculons la probabilité d'être dans un état (0 ou 1) comme suit : Où : p représente la probabilité d'avoir 0 V comme signal de sortie, et n le nombre de '0' et '1' pour les signaux de sortie. La est un graphique obtenu expérimentalement à partir du générateur 10 de la . Sur ce graphique, l’axe des abscisses représente le potentiel du signal de contrôle CTRL pour une horloge calibrée à 50 Mégahertz (Mhz) et une tension d'alimentation de 1,5 V (VDD). L’axe des ordonnées représente la probabilité d’être dans l’un des correspondant au bit 0. Avec une tension d'alimentation de 1,5 V, l'énergie consommée par cycle d'horloge est de 1300 fJ. En réduisant la tension d'alimentation à 1 V et en contrôlant la JTM pour conserver la réponse sigmoïdale, l'énergie est réduite à 40 fJ par cycle. Ainsi, la présente invention permet à la fois de lire les variations d’états du composant résistif 12, notamment dans l’exemple d’une jonction à effet tunnel, et aussi de contrôler sa stochasiticité ou taux de commutation. En particulier, l’augmentation du courant arrivant au composant résistif 12, par contrôle du bloc de contrôle 16, permet d’amplifier le courant de lecture et donc influe sur la probabilité du composant résistif 12 d’être dans un état plutôt qu’un autre. Par rapport au p-bit présenté dans l’état de la technique, implémenté à l'aide d'un transistor et d'un comparateur, où un courant circule constamment à travers la JTM pour agir sur le taux de commutation et le comparer à une référence, la présente invention corrèle la lecture et l'écriture. L’aspect différentielle permet de découpler la lecture vis-à-vis du courant polarisation de la JTM comparé au p-bit présenté dans l’état de la technique. De plus, le courant ne traverse la JTM que sur la moitié du cycle d'horloge. L'énergie est consommée uniquement dans les phases de charge et de décharge des transistors. Cette caractéristique réduit la consommation d'énergie statique du p-bit original. De plus, l'architecture différentielle du générateur 10 de l’invention facilite la lecture de la JTM : les variations globales du processus sont annulées et nous n'avons pas besoin d'ajouter une référence externe. Ainsi, le circuit de lecture de l’état d’un composant résistif est plus fiable que dans l’état de la technique tout en étant simple à contrôler. L’homme du métier comprendra que les modes de réalisation et variantes précédemment décrits peuvent être combinés pourvu qu’ils soient compatibles techniquement. En outre, comme indiqué précédemment, l’invention a été décrite dans le cas particulier d’un générateur de bits aléatoires. Toutefois, la présente invention se généralise dans le cas d’un circuit de lecture à amplification différentielle. Dans ce cas, le composant résistif 12 est propre à prendre plusieurs états distincts (deux ou plus) correspondant à des valeurs de résistance différentes du composant résistif 12. Le bloc de contrôle 16 est propre à amplifier de manière différentielle le courant appliqué au composant résistif 12 et au composant de référence 20, indépendamment du courant traversant le bloc de lecture, dit courant de lecture. En d’autres termes, la lecture n’est pas affectée même en cas d’amplification importante du courant passant par le composant résistif 12. A noter que dans ce mode de réalisation, l’état du composant résistif 12 peut être fixe, c’est-à-dire que les variations du courant traversant le composant résistif 12 ne permettent pas de modifier l’état du composant résistif 12. Circuit de lecture à amplification différentielle (10) comprenant : un composant résistif (12) ayant des états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), un bloc de lecture (14) de l’état du composant résistif (12) par comparaison de la valeur de résistance du composant résistif (12) à la valeur de résistance d’un composant de référence (20), le bloc de lecture (14) étant parcouru par un courant de lecture, et un bloc de contrôle (16) propre à amplifier de manière différentielle le courant appliqué au composant résistif (12) et au composant de référence (20), indépendamment du courant de lecture. Circuit de lecture à amplification différentielle (10) selon la revendication 1, dans lequel le circuit de lecture (10) est un générateur de bits aléatoires variables, le composant résistif ayant deux états distincts correspondant à des valeurs de résistance différentes du composant résistif (12), la probabilité du composant résistif (12) d’être dans chacun des états dépendant de l’énergie appliquée au composant résistif (12), le bloc de contrôle (16) étant propre à contrôler la probabilité du composant résistif (12) d’être dans chacun des états par contrôle de l’énergie appliquée au composant résistif (12). Circuit de lecture à amplification différentielle (10) selon la revendication 2, dans lequel la valeur de résistance du composant de référence (20) est sensiblement égale à la moitié de la somme des deux valeurs de résistance des deux états du composant résistif (12). Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 3, dans lequel le bloc de lecture (14) présente deux modes de fonctionnement parmi un mode de réinitialisation au cours duquel le bloc de lecture (14) est réinitialisé et un mode de lecture au cours duquel l’état de résistance du composant résistif (12) est lu par le bloc de lecture (14), le bloc de lecture (14) comprenant : une unité de commutation (22) propre à commuter le bloc de lecture (14) entre les deux modes de fonctionnement en fonction d’un signal de commutation (CLK) appliqué à l’unité de commutation (22), le composant de référence (20), et un comparateur (24) de la valeur de résistance du composant résistif (12) à la valeur de résistance du composant de référence (20). Circuit de lecture à amplification différentielle (10) selon la revendication 4, dans lequel le comparateur (24) est un circuit dont les sorties sont les tensions en deux nœuds de référence (Q, ) du comparateur (24). Circuit de lecture à amplification différentielle (10) selon la revendication 5, dans lequel le bloc de lecture (14) comprend, en outre, un verrou RS (26) dont les entrées sont les tensions des deux nœuds de référence (Q, ) du comparateur (24). Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 4 à 6, dans lequel l’unité de commutation (22) comprend deux transistors (M1, M2) de même polarité et un transistor (M0) de polarité opposée. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 7, dans lequel le bloc de contrôle (16) est commandé par un signal de contrôle (CTRL) de sorte que le courant appliquée au composant résistif (12) dépend de l’amplitude du signal de contrôle (CTRL). Circuit de lecture à amplification différentielle (10) selon la revendication 8 dans sa dépendance avec l’une des revendications 4 à 6, dans lequel le signal de commutation (CLK) et le signal de contrôle (CTRL) sont synchrones. Circuit de lecture à amplification différentielle (10) selon la revendication 8 ou 9, dans lequel le signal de contrôle (CTRL) est une tension ayant une valeur minimale non nulle, de préférence supérieure ou égale à 0,3 Volts. Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 10, dans lequel le bloc de contrôle (16) comprend deux transistors (M7, M8) commandés par le signal de contrôle (CTRL), l’un des transistors (M7) étant connecté au composant résistif (12), et l’autre transistor (M8) étant connecté au composant de référence (20). Circuit de lecture à amplification différentielle (10) selon l’une quelconque des revendications 1 à 11, dans lequel le composant résistif (12) est une jonction tunnel magnétique comprenant un assemblage de couches, les deux états correspondant, d’une part, à une aimantation parallèle des couches de la jonction et, d’autre part, à une aimantation antiparallèle des couches de la jonction.