FR 3134261 A1 20231006 FR 2202957 A 20220331 L’invention concerne un circuit intégré comportant : un transistor de puissance à enrichissement (P2), et un circuit d’adaptation de la tension fournie à la grille dudit transistor de puissance à enrichissement, ledit circuit d’adaptation comportant au moins une branche (101) connectée entre une borne d’entrée (INPUT) et la seconde borne (SOURCE), ladite branche comportant un transistor de tête à appauvrissement (M1) un transistor de queue à appauvrissement (M2) reliée à un premier dipôle (R1), un quadripôle de liaison (10) et un transistor de pied à enrichissement, dont la source est connectée à la seconde borne (SOURCE) et dont la grille est connectée à son drain, ledit drain étant connecté à un second dipôle (15), ledit circuit de pilotage étant connecté, par la source du transistor de tête (M1), sur la grille du transistor de puissance (P2). Figure pour l’abrégé : Fig 3 CIRCUIT INTEGRE COMPORTANT UN CIRCUIT D’ADAPTATION DE LA TENSION FOURNIE A LA GRILLE D’UN TRANSISTOR DE PUISSANCE L’invention se rapporte au domaine de l’électronique de puissance. L’invention concerne en particulier un circuit d’adaptation de la tension fournie à la grille des transistors de puissance. L’invention permet avantageusement de piloter la grille des transistors de puissance avec des tensions plus élevées que dans l’état de la technique, sans endommager les transistors de puissance. L’invention propose en outre un circuit d’adaptation plus robuste et compact que les circuits de l’art antérieur. ETAT DE LA TECHNIQUE L’électronique de puissance est une branche de l’électronique dédiée aux transferts d’énergie à haute puissance, pour lesquels il est important de minimiser les pertes énergétiques. Elle repose principalement sur l’emploi d’interrupteurs de puissance commandés. Pour ce faire, de nombreux interrupteurs en technologie Silicium (IGBT, MOSFET) ainsi que des composants à semi-conducteur à large bande interdite (SiC, GaN) peuvent être utilisés. Les transistors peuvent être pilotés par un circuit de pilotage, appelé « driver » dans la littérature anglosaxonne. Ce circuit de pilotage a pour but de contrôler la charge et/ou la décharge de la grille du composant de puissance afin de permettre les changements d’états du transistor de puissance. Généralement, la grille des transistors est limitée dans les valeurs de tension qu’elle peut se voir appliquer sans être détériorée. Typiquement, selon les modèles de transistors GaN, cette tension peut être au maximum de 3, 6 ou 9V. Les drivers, quant à eux, peuvent fournir des tensions comprises entre 6 et 20V. Afin d’adapter la tension fournie par le driver, un circuit d’adaptation peut être intercalé entre le driver et la grille du transistor de puissance. Pour ce faire, il est possible d’employer des circuits formés de composants discrets tels que représenté sur la . Typiquement, le circuit d’adaptation 200 de l’art antérieur reçoit en entrée INPUT un signal à modulation de largeur d'impulsions, alternant entre un état haut et un état bas, également appelé signal PWM ou « Pulse-width modulation » dans la littérature anglo-saxonne. L’entrée INPUT est connectée à un premier point d’interconnexion A1 de trois branches du circuit d’adaptation 200 . Une première branche comporte une résistance R4 connectée en série avec la cathode d’une diode Schottky D4 , dont l’anode est connectée à un second point d’interconnexion A2 . Une deuxième branche, montée en parallèle de la première branche, comporte une résistance R3 . La troisième branche comprend entre autres deux diodes Schottky D2 , D3 . La première diode Schottky D2 est connectée au premier point d’interconnexion A1 par sa cathode, tandis que la deuxième diode D3 est connectée au premier point d’interconnexion A1 par son anode. La cathode de la deuxième diode Schottky D3 est connectée, d’une part à un condensateur C1 et d’autre part à la cathode d’une diode Zener D1 , le condensateur C1 et la diode Zener D1 étant connectés en parallèle. L’anode de la première diode D2 est connectée à une résistance R2 , dont l’autre borne est connectée, d’une part, à la masse et d’autre part à l’anode de la diode Zener D1 et à la seconde borne du condensateur C1 . Le circuit d’adaptation 200 alimente la grille d’un transistor de puissance P2 . Un tel circuit présente l’inconvénient de comporter un grand nombre de composants et par conséquent d’occuper une surface importante, ce qui ne permet pas d’intégrer le circuit dans des espaces aux dimensions réduites. Une autre solution de l’art antérieur, consiste à utiliser un circuit intégré, comme celui du brevet US 2020/0357906 illustré à la . Le circuit intégré 300 reçoit également en entrée un signal à modulation de largeur d'impulsions. L’entrée est connectée au drain d’un transistor T1 . La grille du transistor T1 est connectée à la cathode d’une diode Zener D7 , dont l’anode est connectée à la masse. Une résistance R7 est connectée entre le drain et la grille du transistor T1 . La source du transistor T1 est connectée à la grille d’un transistor de puissance dont on souhaite réguler la tension. Ce circuit est communément appelé « clamp circuit » dans la littérature anglosaxonne. Il permet, grâce à la présence de la diode Zener D7 , de limiter la tension délivrée à la grille du transistor de puissance, non représenté sur la figure, et connectée au point dénommé « clamped signal ». Bien que ce circuit soit plus compact que celui de la , il est très sensible aux variations de température et aux variations dans les paramètres de fabrication des transistors, également appelées « process corners » dans la littérature anglosaxonne. Le problème que se propose de résoudre l’invention est de fournir un circuit d’adaptation plus compact que les circuits de l’art antérieur et dont la sensibilité aux variations de température et aux variations dans les paramètres de fabrication des transistors est limitée. Pour résoudre ce problème, le Demandeur a mis au point un circuit intégré comportant : - un transistor de puissance à enrichissement dont le drain est connecté à une première borne du circuit intégré et dont la source est connectée à une seconde borne du circuit intégré, et - un circuit d’adaptation de la tension fournie à la grille d’un transistor de puissance à enrichissement comportant au moins une branche connectée entre une entrée adaptée pour recevoir un signal pouvant adopter un état bas et un état haut, et la seconde borne. Cette branche comprend : - un transistor de tête à appauvrissement, dont le drain est connecté à l’entrée, - un transistor de queue à appauvrissement dont la source est reliée à une borne d’un premier dipôle, et dont la grille est reliée à la seconde borne du premier dipôle, - un quadripôle de liaison dont la première borne est reliée à la grille du transistor de tête, dont la deuxième borne est reliée à la source du transistor de tête, dont la troisième borne est reliée à la source du transistor de queue et dont la quatrième borne est reliée au drain du transistor de queue, et - un transistor de pied à enrichissement dont la source est connectée à la seconde borne et dont la grille est connectée à son drain, ledit drain étant connecté à une seconde borne d’un second dipôle, dont la première borne est connectée à la seconde borne du premier dipôle. Ledit circuit d’adaptation est connecté, par la source du transistor de tête, sur la grille du transistor de puissance. Selon l’invention, un signal pouvant adopter un état bas et un état haut est par exemple un signal à modulation de largeur d'impulsions. Un tel circuit d’adaptation présente très peu de composants en comparaison de l’art antérieur de la . Il est donc plus facile à intégrer dans des circuits intégrés. De plus, moins de parasites, liés à l’interactions des composants entre eux, apparaissent sur le signal de pilotage du transistor de puissance, du fait du nombre limité de composants. En outre, le circuit peut être qualifié de quasi-passif, en ce sens qu’il comporte uniquement une entrée connectée à un driver et une sortie connectée à la grille d’un transistor de puissance, et qu’il ne nécessite pas d’autre source d’énergie que celle fournie par le driver pour adapter la tension. De plus, il est connu que les transistors à appauvrissement présentent une tension de seuil négative, et les transistors à enrichissement présentent une tension de seuil positive. En observant les tensions de seuils des transistors à enrichissement et à appauvrissement lors des variations des paramètres de fabrication, il est parfois possible de compenser les effets de ces variations sur la performance du circuit utilisant ses transistors. Ainsi, pour le circuit de l’invention, un transistor à enrichissement permet de compenser une paire de transistors à appauvrissement lorsque la partie inférieure et la partie supérieure du circuit sont combinées. La conséquence directe est que les fluctuations liées aux variations de la température et aux variations de procédé de fabrication d’un transistor donné sont compensées par la présence des autres transistors du circuit. Le circuit est donc plus robuste que les circuits de l’art antérieur. Selon un premier mode de réalisation, le quadripôle de liaison mentionné ci-dessus est constitué de deux courts-circuits reliant respectivement les première et troisième bornes et les seconde et quatrième bornes. Avantageusement, le second dipôle est alors un court-circuit. Ce mode de réalisation est le plus simple. Le circuit ne comprend que deux transistors à appauvrissement, un transistor à enrichissement et un dipôle, soit quatre composants au total. Un tel circuit est donc particulièrement aisé à mettre en œuvre et à intégrer dans des circuits intégrés. Le nombre de transistors à enrichissement et le nombre de transistors à appauvrissement est choisi en fonction de la valeur de tension maximale que l’on souhaite appliquer à la grille du transistor de puissance à enrichissement. Ainsi, le circuit d’adaptation de ce premier mode de réalisation délivre une tension maximale de 3V. Selon un deuxième mode de réalisation, le quadripôle de liaison comporte deux transistors à appauvrissement : un transistor haut et un transistor bas, la source du transistor haut étant reliée au drain du transistor bas et à la première borne du quadripôle de liaison, le drain du transistor haut étant relié à la deuxième borne du quadripôle de liaison, la grille du transistor bas étant reliée à la troisième borne du quadripôle de liaison et la grille du transistor haut et la source du transistor bas étant reliées à la quatrième borne du quadripôle de liaison. Avantageusement, le second dipôle comporte alors un transistor à enrichissement dont la source est connectée à la seconde borne du second dipôle et dont la grille est connectée à son drain, ledit drain étant connecté à la première borne du second dipôle. Dans ce mode de réalisation, le circuit comporte alors deux transistors à enrichissement, dont les tensions de seuil se compensent avec les deux paires de transistors à appauvrissement. Le circuit d’adaptation de ce deuxième mode de réalisation délivre alors une tension maximale de 6V. Selon un troisième mode de réalisation, le quadripôle de liaison est constitué de n quadripôles élémentaires, avec n > 1, chaque quadripôle élémentaire comportant deux transistors à appauvrissement : un transistor haut et un transistor bas, la source du transistor haut étant reliée au drain du transistor bas et à une première borne du quadripôle élémentaire, le drain du transistor haut étant relié à une deuxième borne du quadripôle élémentaire, la grille du transistor bas étant reliée à une troisième borne du quadripôle élémentaire et la grille du transistor haut et la source du transistor bas étant reliées à une quatrième borne du quadripôle élémentaire ; les quadripôles élémentaires étant connectés en série, avec deux quadripôles élémentaires consécutifs reliés de sorte que la première borne du quadripôle élémentaire est reliée à la troisième borne du quadripôle élémentaire et la deuxième borne du quadripôle élémentaire est reliée à la quatrième borne du quadripôle élémentaire ; la première et la deuxième borne du quadripôle élémentaire formant la première et la seconde borne du quadripôle de liaison et la troisième et la quatrième borne du quadripôle élémentaire formant la troisième et la quatrième borne. Avantageusement, le second dipôle comporte alors n transistors à enrichissement, chacun desdits transistors ayant sa grille connectée à son drain, lesdits transistors étant connectés en série, deux transistors consécutifs étant connectés par la source de l’un et le drain de l’autre et, le drain du premier transistor formant la première borne du second dipôle et la source du dernier transistor formant la seconde borne du second dipôle. Selon les modes de réalisation, le premier dipôle peut par exemple être un transistor à enrichissement dont la grille est reliée à son drain. Le transistor se comporte alors comme une diode. De préférence, le premier dipôle est une résistance, ce qui permet de mieux compenser les variations au sein du circuit. Le dimensionnement du transistor ou la valeur de la résistance n’a en principe pas d’incidence importante sur la valeur de la référence de tension. Cependant, le dimensionnement de ces composants peut être adapté afin de limiter la consommation énergétique du circuit d’adaptation. Le circuit d’adaptation de ce troisième mode de réalisation délivre alors une tension maximale de 3V multiplié par n. Afin d’augmenter la valeur du courant transmise au transistor de puissance, il est possible de connecter plusieurs branches telles que décrites précédemment en parallèle. Le circuit d’adaptation comporte alors m branches connectées en parallèle, chaque branche étant connectée par la source de son transistor de tête, sur la grille du transistor de puissance. Le courant disponible en sortie est ainsi augmenté d'un rapport m, tout en gardant les performances de la branche d'origine. Description des figures La manière de réaliser l’invention, ainsi que les avantages qui en découlent, ressortiront bien de la description des modes de réalisation qui suivent, à l’appui des figures annexées dans lesquelles : est un schéma électrique d’un circuit d’adaptation de l’art antérieur comportant des composants discrets, est un schéma électrique d’un autre circuit d’adaptation de l’art antérieur, réalisable dans un circuit intégré, est un schéma électrique du circuit d’adaptation de l’invention selon un premier mode de réalisation, est un schéma électrique d’une variante du mode de réalisation de la , est un schéma électrique du circuit d’adaptation de l’invention selon un deuxième mode de réalisation, est un schéma électrique du circuit d’adaptation de l’invention selon un troisième mode de réalisation, est un schéma électrique du circuit d’adaptation de l’invention selon un quatrième mode de réalisation, est un schéma électrique du circuit d’adaptation de l’invention selon un cinquième mode de réalisation, est un schéma électrique du circuit d’adaptation de l’invention selon un sixième mode de réalisation, et est un graphique comparatif entre le signal d’entrée et le signal de sortie du circuit de l’invention pour différents transistors dont le processus de fabrication varie. Description détaillée des modes de réalisation Tel qu’illustré sur les figures 3 à 9, le circuit intégré de l'invention comporte un circuit d’adaptation connecté à la grille d’un transistor de puissance à enrichissement P2 - P8 . Le circuit intégré présente trois bornes. Une borne d’entrée INPUT , une première borne DRAIN connectée au drain du transistor de puissance à enrichissement P2 - P8 , et une seconde borne SOURCE connectée à la source du transistor de puissance à enrichissement P2 - P8 . Le circuit d’adaptation comporte au moins une branche 101 - 108 . Chaque branche comprend un transistor de tête M1 , M11 , M21 , M31, M41, M51 , M61, M71 dont le drain est connecté à la borne d’entrée INPUT destinée à recevoir un signal à modulation de largeur d'impulsions, alternant entre un état haut et un état bas. Ce signal est par exemple fourni par un circuit de pilotage ou « driver » dans la littérature anglosaxonne. Le signal d’entrée INPUT peut par exemple adopter un état haut compris entre 8 et 12 V et un état bas égal à 0V. La source du transistor de tête M1 , M11 , M21 , M31, M41, M51 , M61, M71 est connectée à la grille du transistor de puissance à enrichissement P2 - P8 . Chaque branche 101 - 108 du circuit d’adaptation de l'invention comporte également un transistor de queue M2 , M14 , M26 , M36, M44, M54, M64, M74 . Les deux transistors de tête M1 , M11 , M21 , M31, M41, M51 , M61, M71 et de queue M2 , M14 , M26 , M36, M44, M54, M64, M74 sont connectés l’un à l’autre par un quadripôle de liaison 10 , 20 , 30 , 40 . Dans le premier mode de réalisation des figures 3 et 4, le quadripôle de liaison 10 correspond à deux courts-circuits. Un premier court-circuit relie les bornes Q1 et Q3 du quadripôle de liaison 10 et le deuxième court-circuit relie les bornes Q2 et Q4 du quadripôle de liaison 10 . Ainsi, le transistor de tête M1 est connecté, par sa source, au drain du transistor de queue M2 par l’intermédiaire du court-circuit reliant les bornes Q2 et Q4 . De plus, la source du transistor de queue M2 est connectée à la grille du transistor de tête M1 par l’intermédiaire du court-circuit reliant les bornes Q1 et Q3 . Dans le deuxième mode de réalisation de la , le quadripôle de liaison 20 comporte deux transistors à appauvrissement M12, M13 en série : un transistor haut M12 et un transistor bas M13. La source du transistor haut M12 est reliée au drain du transistor bas M13 et à la première borne Q1 du quadripôle de liaison 20. La première borne Q1 est également connectée à la grille du transistor de tête M11. Le drain du transistor haut M12 est relié à la deuxième borne Q2 du quadripôle de liaison 20. La deuxième borne Q2 est également connectée à la source du transistor de tête M11. La grille du transistor bas M13 étant reliée à la troisième borne Q3 du quadripôle de liaison 20. La troisième borne Q3 est également connectée à la source du transistor de queue M14. Enfin, la grille du transistor haut M12 et la source du transistor bas M13 sont reliées à la quatrième borne Q4 du quadripôle de liaison 20, cette dernière étant également connectée au drain du transistor de queue M14. Dans le quatrième mode de réalisation de la , le quadripôle de liaison 30 est constitué de deux quadripôles élémentaires QEi, QEi+1 connectés en série, c’est-à-dire que la troisième borne QEi-3 du premier quadripôle élémentaire QEi est connectée à la première borne QEi+1-1 du second quadripôle élémentaire QEi+1 et la quatrième borne QEi-4 du premier quadripôle élémentaire QEi est connectée à la deuxième borne QEi+1-2 du second quadripôle élémentaire QEi+1. Chaque quadripôle élémentaire QEi, QEi+1 comporte deux transistors à appauvrissement M32-M35 : : un transistor haut M32, M34 et un transistor bas M33, M35. La source de chaque transistor haut M32, M34 est reliée au drain de chaque transistor bas M33, M35 et à une première borne QEi-1, QEi+1-1 de chaque quadripôle élémentaire QEi, QEi+1. Le drain de chaque transistor haut M32, M34 est relié à une deuxième borne QEi-2, QEi+1-2 de chaque quadripôle élémentaire QEi, QEi+1, la grille de chaque transistor bas M33, M35 est reliée à une troisième borne QEi-3, QEi+1-3 de chaque quadripôle élémentaire QEi, QEi+1 et la grille de chaque transistor haut M32, M34 et la source de chaque transistor bas M33, M35 sont reliées à une quatrième borne QEi-4, QEi+1-4 de chaque quadripôle élémentaire QEi, QEi+1. Les bornes QEi-1 et QEi-2 forment respectivement les bornes Q1 et Q2 du quadripôle de liaison 30 et les bornes QEi+1-3 et QEi+1-4 forment respectivement les bornes Q3 et Q4 du quadripôle de liaison 30. Dans le troisième mode de réalisation de la , le quadripôle de liaison 40 est constitué de n quadripôles élémentaires QE1-QEn, avec n > 1. Chaque quadripôle élémentaire comporte deux transistors à appauvrissement : un transistor haut M22, M24 et un transistor bas M23, M25, connectés de la même manière que pour les quadripôle élémentaire QEi, QEi+1 décrits en référence à la . Les quadripôles élémentaires QE1-QEn sont connectés en série, avec deux quadripôles élémentaires QEi, QEi+1 consécutifs reliés de sorte que la première borne QEi+1-1 du quadripôle élémentaire QEi+1 est reliée à la troisième borne QEi-3 du quadripôle élémentaire QEi et la deuxième borne QEi+1-2 du quadripôle élémentaire QEi+1 est reliée à la quatrième borne QEi-4 du quadripôle élémentaire QEi. La première et la deuxième borne QE1-1, QE1-2 du quadripôle élémentaire QE1 forment la première et la seconde borne Q1, Q2 du quadripôle de liaison 40 et la troisième et la quatrième borne QEn-3, QEn-4 du quadripôle élémentaire QEn forment la troisième et la quatrième borne Q3, Q4 du quadripôle de liaison 40. Les transistors de tête et de queue sont des transistors à appauvrissement. Ils peuvent appartenir à la catégorie des transistors GaN ou des transistors MOS. Le transistor de queue M2 , M14 , M26 , M36, M44, M54, M64, M74 est relié par sa source à une borne d’un premier dipôle. La grille du transistor de queue M2 , M14 , M26 , M36, M44, M54, M64, M74 est reliée à la seconde borne du premier dipôle. Le premier dipôle peut par exemple être une résistance R1 , R11 , R21 , R31, R41, R51, R61, R71 tel qu’illustré sur les figures 3 et 5-9, ou encore une diode. Par exemple, le premier dipôle est un transistor à enrichissement M4 , monté en diode, c’est-à-dire que sa grille est connectée à son drain, tel qu’illustré sur la . La seconde borne du premier dipôle est connectée en série avec un second dipôle 15 , 25 , 35 , 45 . Dans le premier mode de réalisation des figures 3 et 4, le second dipôle 15 correspond à un court-circuit. Dans le deuxième mode de réalisation de la , le second dipôle 25 comporte un transistor à enrichissement M15 dont la source est connectée à la seconde borne du second dipôle 25 et dont la grille est connectée à son drain. Ce dernier est également connecté à la première borne du second dipôle 25. Dans le quatrième mode de réalisation de la , le second dipôle 35 comporte 2 transistors à enrichissement M37, M38. Chaque transistors M37, M38 a sa grille connectée à son drain. Les transistors M37, M38 sont connectés en série, c’est-à-dire la source du premier transistor M37 est connectée au drain du second transistor M38. Le drain du premier transistor M37 forme alors la première borne A3 du second dipôle 45 et la source du deuxième transistor M38 forme la seconde borne A4 du second dipôle 45. Dans le troisième mode de réalisation de la , le second dipôle 35 comporte n transistors à enrichissement M27, M28. Chaque transistors M27, M28 a sa grille connectée à son drain. Les transistors M27, M28 sont connectés en série, c’est-à-dire que deux transistors M27, M28 consécutifs sont connectés par la source de l’un et le drain de l’autre. Le drain du premier transistor M27 forme alors la première borne A3 du second dipôle 35 et la source du dernier transistor M28 forme la seconde borne A4 du second dipôle 35. La seconde borne du second dipôle 15 , 25 , 35 , 45 est connectée à un composant non-linéaire. En pratique, le composant non-linéaire est un transistor de pied M3 , M16 , M29 , M39 . Le transistor de pied M3 , M29 , M39 est avantageusement un transistor à enrichissement, dont la grille est connectée à son drain. Le transistor de pied M3 , M29 , M39, M46, M56, M66, M76 est connecté à la seconde borne SOURCE , qui est généralement elle-même connectée à la masse, par sa source. La valeur de tension maximale fournie à la grille du transistor de puissance P2-P8 est déterminée par le nombre de transistors à enrichissement M3, M15, M16, M27-M29, M37-M39, M45, M46, M55, M56 du circuit. Ainsi, premier mode de réalisation comporte un seul transistor à enrichissement M3 et permet de limiter la tension fournie à la grille du transistor de puissance P2 à une valeur sensiblement égale à 3V. Le deuxième mode de réalisation comporte deux transistors à enrichissement M15 , M16 et permet de limiter la tension fournie à la grille du transistor de puissance P4 à une valeur sensiblement égale à 6V. Le quatrième mode de réalisation comporte trois transistors à enrichissement M37-M39 et permet de limiter la tension fournie à la grille du transistor de puissance P6 à une valeur sensiblement égale à 9V. Le troisième mode de réalisation comporte n transistors à enrichissement M37-M39 et permet de limiter la tension fournie à la grille du transistor de puissance P5 à une valeur sensiblement égale à n fois 3V. Selon les cinquième et sixième mode de réalisation illustrés aux figures 8 et 9, il est possible de monter deux branches 101 - 108 identiques en parallèle afin d’augmenter le courant du signal fournit à la grille du transistor de puissance P2 - P8 , tout en conservant une tension identique. Ainsi, les cinquième et sixième mode de réalisation comportent deux branches 105 - 108 comportant chacune deux transistors à enrichissement M45 , M46, M65, M66 et permettent de limiter la tension fournie à la grille du transistor de puissance P7, P à une valeur sensiblement égale à 6V. Ainsi, dans le cas d’un circuit ne comportant qu’une branche, le courant circulant dans le circuit de l'entrée INPUT vers la grille du transistor de puissance à enrichissement P2 - P8 est de l’ordre de 1A. Lorsque plusieurs branches sont connectées en parallèle, le courant peut atteindre plusieurs Ampères. L'invention est donc bien adaptée à une grande gamme de transistors de puissance. Pour ce faire, tel qu’illustré sur la , les branches 105 et 106 sont connectées en parallèle entre l’entrée INPUT et la seconde borne SOURCE. La branche 105 est reliée à la branche 106 par la source de son transistor de tête M41, qui vient se connecter sur la source du transistor de tête M51 de la branche 106. Les sources des deux transistors de tête M41, M51 sont ainsi reliées à la grille du transistor de puissance P7. En variante, tel qu’illustré sur la , il est possible de mutualiser la partie basse du circuit d’adaptation, comportant les transistors à enrichissement M75 , M76. Ainsi, les branches 105 et 106 sont connectées en parallèle entre l’entrée INPUT et la seconde borne du premier dipôle R71. Le circuit d’adaptation obtenu est donc peu sensible aux fluctuations de la tension d'alimentation, de la température et des variations de procédé de fabrication des transistors. En effet, le Demandeur a réalisé des simulations numériques dont les résultats sont illustrés sur la . Ainsi, pour un signal d’entrée 120 présentant un état haut égal à 12V et un état bas égal à 0V, le signal fournit à la grille du transistor de puissance P2-P8 varie très peu en fonction du processus de fabrication des transistors. Dans le pire des cas, c’est-à-dire pour des transistors slow-slow (SS), le signal 140 présente un léger retard à la montée, mais qui reste tout à fait satisfaisant. Pour toutes les autres combinaisons de transistors, le signal 130 est fidèlement reproduit et présente un état bas à 0V et un état haut à 6V. Circuit intégré comportant : - un transistor de puissance à enrichissement (P2-P8), dont le drain est connecté à une première borne (DRAIN) du circuit intégré et dont la source est connectée à une seconde borne (SOURCE) du circuit intégré, - un circuit d’adaptation de la tension fournie à la grille dudit transistor de puissance à enrichissement (P2-P8), ledit circuit d’adaptation comportant au moins une branche (100-108) connectée entre une borne d’entrée (INPUT) adaptée pour recevoir un signal pouvant adopter un état bas et un état haut, et la seconde borne (SOURCE), ladite au moins une branche (100-108) comprenant : - un transistor de tête à appauvrissement (M1, M11, M21, M31, M41, M51, M61, M71), dont le drain est connecté à l’entrée (INPUT), - un transistor de queue à appauvrissement (M2, M14, M24, M34, M46, M56) dont la source est reliée à une borne d’un premier dipôle (R1, R11, R21, M4), et dont la grille est reliée à la seconde borne du premier dipôle (R1, R11, R21, R31, R41, R51, R61, R71, M4), - un quadripôle de liaison (10, 20, 30, 40) dont la première borne (Q1) est reliée à la grille du transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), dont la deuxième borne (Q2) est reliée à la source du transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), dont la troisième borne (Q3) est reliée à la source du transistor de queue (M2, M14, M26, M36, M44, M54, M64, M74) et dont la quatrième borne (Q4) est reliée au drain du transistor de queue (M2, M14, M26, M36, M44, M54, M64, M74), et - un transistor de pied à enrichissement (M3, M16, M29, M39, M46, M56, M76) dont la source est connectée à la seconde borne (SOURCE) et dont la grille est connectée à son drain, ledit drain étant connecté à une seconde borne (A4) d’un second dipôle (15, 25, 35), dont la première borne (A3) est connectée à la seconde borne du premier dipôle (R1, R11, R21, R31, R41, R51, R61, R71, M4), ledit circuit d’adaptation étant connecté, par la source du transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), sur la grille du transistor de puissance (P2-P8). Circuit intégré selon la revendication 1, caractérisé en ce que le quadripôle de liaison (10) est constitué de deux courts-circuits reliant respectivement les première et troisième bornes (Q1, Q3) et les seconde et quatrième bornes (Q2, Q4). Circuit intégré selon la revendication 1, caractérisé en ce que le quadripôle de liaison (20) comporte deux transistors à appauvrissement (M12, M13, M42, M52, M43, M53, M62, M63, M72, M73) : un transistor haut (M12, M42, M52, M62, M72) et un transistor bas (M13, M43, M53, M63, M73), la source du transistor haut (M12, M42, M52, M62, M72) étant reliée au drain du transistor bas (M13, M43, M53, M63, M73) et à la première borne (Q1) du quadripôle de liaison (20), le drain du transistor haut (M12, M42, M52, M62, M72) étant relié à la deuxième borne (Q2) du quadripôle de liaison (20), la grille du transistor bas (M13, M43, M53, M63, M73) étant reliée à la troisième borne (Q3) du quadripôle de liaison (20) et la grille du transistor haut (M12, M42, M52, M62, M72) et la source du transistor bas (M13, M43, M53, M63, M73) étant reliées à la quatrième borne (Q4) du quadripôle de liaison (20). Circuit intégré selon la revendication 1, caractérisé en ce que le quadripôle de liaison (40) est constitué de n quadripôles élémentaires (QE1, QEi, QEi+1, QEn), avec n > 1, chaque quadripôle élémentaire (QEi) comportant deux transistors à appauvrissement : un transistor haut (M42, M52, M44, M54) et un transistor bas (M23, M33, M25, M35), la source du transistor haut (M22, M24) étant reliée au drain du transistor bas (M23, M25) et à une première borne (QEi-1) du quadripôle élémentaire (QEi), le drain du transistor haut (M22, M24) étant relié à une deuxième borne QEi-2 du quadripôle élémentaire (QEi), la grille du transistor bas (M23, M25) étant reliée à une troisième borne (QEi- 3) du quadripôle élémentaire (QEi) et la grille du transistor haut (M22, M24) et la source du transistor bas (M23, M25) étant reliées à une quatrième borne (QEi-4) du quadripôle élémentaire (QEi) ; les quadripôles élémentaires étant connectés en série, avec deux quadripôles élémentaires (QEi, QEi+1) consécutifs reliés de sorte que la première borne (QEi+1-1) du quadripôle élémentaire (QEi+1) est reliée à la troisième borne (QEi-3) du quadripôle élémentaire (QEi) et la deuxième borne (QEi+1-2) du quadripôle élémentaire (QEi+1) est reliée à la quatrième borne (QEi-4) du quadripôle élémentaire (QEi) ; la première et la deuxième borne (QE1-1, QE1-2) du quadripôle élémentaire (QE1) formant la première et la seconde borne (Q1, Q2) du quadripôle de liaison (40) et la troisième et la quatrième borne (QEn-3, QEn-4) du quadripôle élémentaire (QEn) formant la troisième et la quatrième borne (Q3, Q4). Circuit intégré selon la revendication 1, caractérisé en ce que les transistors à appauvrissement (M1, M2, M11-M14, M21-M26, M31-M36, M41-M46, M51-M54, M61-M64, M71-M74) et à enrichissement (M3, M15, M27-M29, M37-M39, M45, M46, M55, M56, M75, M76) sont des transistors GaN ou des transistors MOS. Circuit intégré selon la revendication 1, caractérisé en ce que le premier dipôle est une résistance (R1, R11, R21, R31, R41, R51, R61, R71). Circuit intégré selon la revendication 1, caractérisé en ce que le premier dipôle est un transistor à enrichissement (M4) dont la grille est reliée à son drain. Circuit intégré selon la revendication 2, caractérisé en ce que le second dipôle (15) est un court-circuit. Circuit intégré selon la revendication 3, caractérisé en ce que le second dipôle (25) comporte un transistor à enrichissement (M15) dont la source est connectée à la seconde borne du second dipôle (25) et dont la grille est connectée à son drain, ledit drain étant connecté à la première borne (A3) du second dipôle (25). Circuit intégré selon la revendication 4, caractérisé en ce que le second dipôle (35) comporte n transistors à enrichissement (M27, M28), chacun desdits transistors (M27, M28) ayant sa grille connectée à son drain, lesdits transistors (M27, M28) étant connectés en série, deux transistors (M27, M28) consécutifs étant connectés par la source de l’un et le drain de l’autre et, le drain du premier transistor (M27) formant la première borne (A3) du second dipôle (35) et la source du dernier transistor (M28) formant la seconde borne (A4) du second dipôle (35). Circuit intégré selon la revendication 1, caractérisé en ce qu’ il comporte m branches (101-108) connectées en parallèle, chaque branche étant connectée par la source de son transistor de tête (M1, M11, M21, M31, M41, M51, M61, M71), sur la grille du transistor de puissance (P2-P8).