FR 3131493 A1 20230630 FR 2114599 A 20211229 Procédé et capteur d'image à large gamme dynamique La présente description concerne un circuit de pixel d'un capteur d'image, le circuit de pixel comprenant : une photodiode pincée (PD) reliée à un nœud de lecture (SN) ; un comparateur (104) configuré : pour comparer, pendant une première phase de lecture, une première tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN) avec une première rampe de tension (V_RAMP) et pour générer un signal de sortie (WRITE) si la tension de la première rampe de tension (V_RAMP) croise la première tension de nœud de lecture (Vpix) ; et, sinon, pour comparer, pendant une deuxième phase de lecture, une deuxième tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN) avec une deuxième rampe de tension (V_RAMP) et pour générer un signal de sortie (WRITE) ; et une mémoire (108) configurée pour recevoir une rampe numérique (DATA_RAMP) et pour stocker, en réponse au signal de sortie (WRITE) du comparateur (104), une valeur de la rampe numérique (DATA_RAMP) pour constituer des données de pixel(DATA_PIX). Figure pour l'abrégé : Fig. 1 Procédé et capteur d'image à large gamme dynamique La présente description concerne de façon générale le domaine des capteurs d'image et, en particulier, des capteurs d'image CMOS ayant des photodiodes pincées. Il y a un progrès continu dans le domaine des capteurs d'image CMOS vers des pixels de plus en plus petits, en particulier avec les techniques d'intégration à empilement 3D largement adoptées. Des pixels plus petits signifient des photodiodes plus petites, qui à leur tour conduisent à une capacité plus faible pour stocker des charges photo-générées. Le résultat est que la saturation de capteur est atteinte à des niveaux d'éclairement plus faibles, et la gamme dynamique est ainsi restreinte. Fournir des capteurs d'image à large gamme dynamique est particulièrement important pour obtenir une qualité d'image satisfaisante. En effet, dans une scène typique, il y a souvent une variation considérable des niveaux d'éclairement des régions les plus brillantes aux plus sombres. Une faible gamme dynamique peut provoquer une saturation des pixels dans les régions d'image à fort éclairement, ce qui non seulement est désavantageux pour les pixels concernés, mais peut également conduire à la migration des charges photo-générées provenant des pixels saturés vers les pixels environnants, conduisant à une dégradation indésirable de la qualité de l'image. Bien que des solutions aient été proposées dans le passé pour améliorer la gamme dynamique des capteurs d'image CMOS, ces solutions tendent à tomber dans deux catégories : 1) des solutions qui modifient la structure des pixels, conduisant généralement à une plus grande complexité et/ou une surface des circuits de pixel accrue ; ou 2) des solutions basées sur de multiples expositions qui peuvent souffrir d'inconvénients tels que des effets d'image résiduelle et des problèmes de désalignement dans le cas d'acquisitions qui ne sont pas corrélées dans le temps, ainsi que de la nécessité d'une lecture avec une opération de traitement de post-production qui coûte en surface de la puce et conduit à une consommation d'énergie accrue. Un objet des modes de réalisation de la présente description est de pallier tout ou partie des inconvénients de l'art antérieur. Selon un aspect, on prévoit un circuit de pixel d'un capteur d'image, le circuit de pixel comprenant : une photodiode pincée reliée à un nœud de lecture ; un comparateur configuré : pour comparer, pendant une première phase de lecture, une première tension de nœud de lecture au niveau du nœud de lecture, résultant d'une première période d'intégration de la photodiode pincée, avec une première rampe de tension et pour générer un signal de sortie si la tension de la première rampe de tension croise la première tension de nœud de lecture ; et, si la tension de la première rampe de tension ne croise pas la première tension de nœud de lecture pendant la première phase de lecture, pour comparer, pendant une deuxième phase de lecture, une deuxième tension de nœud de lecture au niveau du nœud de lecture, résultant de la première période d'intégration et d'une deuxième période d'intégration de la photodiode pincée, avec une deuxième rampe de tension et pour générer un signal de sortie lorsque la tension de la deuxième rampe de tension croise la deuxième tension de nœud de lecture ; et une mémoire configurée pour recevoir une rampe numérique et pour stocker, en réponse au signal de sortie du comparateur, pendant la première ou la deuxième phase de lecture, une valeur de la rampe numérique pour constituer des données de pixel du pixel. Selon un mode de réalisation, le circuit de pixel comprend en outre un circuit logique configuré pour désactiver le comparateur pendant la deuxième phase de lecture si le signal de sortie est généré pendant la première phase de lecture. Selon un mode de réalisation, le deuxième signal de rampe a une amplitude supérieure à l'amplitude du premier signal de rampe. Selon un mode de réalisation, la mémoire est en outre configurée pour recevoir un signal numérique ayant une première valeur pendant la première phase de lecture et une deuxième valeur pendant la deuxième phase de lecture, la mémoire étant configurée pour stocker, en réponse au signal de sortie du comparateur pendant la première ou la deuxième phase de lecture, la valeur du signal numérique. Selon un mode de réalisation, une cathode de la photodiode est reliée au nœud de lecture par l'intermédiaire d'une grille de transfert, la grille de transfert étant activée par une première impulsion d'activation au début de la première phase de lecture et par une deuxième impulsion d'activation au début de la deuxième phase de lecture, la tension au niveau du nœud de lecture n'étant pas réinitialisée entre les première et deuxième phases de lecture. Selon un mode de réalisation, le circuit de pixel comprend en outre un transistor de réinitialisation reliant la cathode de la photodiode à un rail de tension de réinitialisation et le circuit logique est en outre configurée pour activer le transistor de réinitialisation en réponse au signal de sortie du comparateur pendant la première ou la deuxième phase de lecture. Selon un mode de réalisation, si la tension de la deuxième rampe de tension ne croise pas la deuxième tension de nœud de lecture pendant la deuxième phase de lecture, le comparateur est en outre configuré pour comparer, pendant une troisième phase de lecture, une troisième tension de nœud de lecture au niveau du nœud de lecture avec une troisième rampe de tension et pour générer un signal de sortie lorsque la tension de la troisième rampe de tension croise la troisième tension de nœud de lecture ; et la mémoire est en outre configurée pour stocker, en réponse au signal de sortie du comparateur pendant la troisième phase de lecture, une valeur de la rampe numérique pour constituer des données de pixel du pixel. Selon un autre aspect, on prévoit un capteur d'image comprenant un réseau constitué d'une pluralité du circuit de pixel précédent. Selon un mode de réalisation, la première rampe de tension croise la première tension de nœud de lecture d'un premier des circuits de pixel pendant la première phase de lecture et la mémoire du premier circuit de pixel est configurée pour stocker : une première valeur de la rampe numérique correspondant à la première tension de nœud de lecture, et la première valeur du signal numérique ; et la deuxième rampe de tension croise la deuxième tension de nœud de lecture d'un deuxième des circuits de pixel pendant la deuxième phase de lecture et la mémoire du deuxième circuit de pixel est configurée pour stocker : une deuxième valeur de la rampe numérique correspondant à la deuxième tension de nœud de lecture, et la deuxième valeur du signal numérique. Selon un mode de réalisation, le capteur d'image comprend en outre un dispositif de reconstruction d'image configuré pour reconstruire une image en générant : une première valeur de pixel de l'image sur la base des premières valeurs stockées dans la mémoire du premier circuit de pixel ; et : une deuxième valeur de pixel de l'image sur la base des deuxièmes valeurs stockées dans la mémoire du deuxième circuit de pixel et sur la base des durées relatives des première et deuxième périodes d'intégration. Selon un mode de réalisation, le capteur d'image comprend en outre : un compteur configuré pour générer la rampe numérique et pour fournir la rampe numérique à chaque circuit de la pluralité de circuits de pixel ; et un convertisseur numérique vers analogique configuré pour convertir la rampe numérique en la première rampe de tension pendant la première phase de lecture et en la deuxième rampe de tension pendant la deuxième phase de lecture. Selon un mode de réalisation, le capteur d'image comprend en outre une interface de lecture configurée pour lire, après les première et deuxième phases de lecture, une image provenant du capteur d'image en lisant les données de pixel à partir de la mémoire de chaque circuit de pixel. Selon un mode de réalisation, le capteur d'image comprend des premier et deuxième étages empilés, le réseau de circuits de pixel étant formé dans le premier étage et le comparateur étant formé dans le deuxième étage. Selon un mode de réalisation, la mémoire est formée dans le deuxième étage, ou dans un troisième étage du capteur d'image empilé avec les premier et deuxième étages. Selon un autre aspect, on prévoit un procédé de lecture d'un circuit de pixel d'un capteur d'image, le circuit de pixel comprenant une photodiode pincée reliée à un nœud de lecture, le procédé comprenant : la comparaison, par un comparateur pendant une première phase de lecture, d'une première tension de nœud de lecture au niveau du nœud de lecture, résultant d'une première période d'intégration de la photodiode pincée, avec une première rampe de tension et la génération, par le comparateur, d'un signal de sortie si la tension de la première rampe de tension croise la première tension de nœud de lecture ; si la tension de la première rampe de tension ne croise pas la première tension de nœud de lecture pendant la première phase de lecture, la comparaison, par le comparateur, pendant une deuxième phase de lecture, d'une deuxième tension de nœud de lecture au niveau du nœud de lecture, résultant de la première période d'intégration et d'une deuxième période d'intégration de la photodiode pincée, avec une deuxième rampe de tension et la génération d'un signal de sortie lorsque la tension de la deuxième rampe de tension croise la deuxième tension de nœud de lecture ; la réception, par une mémoire du circuit de pixel, d'une rampe numérique ; et le stockage, en réponse au signal de sortie du comparateur, pendant la première ou la deuxième phase de lecture, d'une valeur de la rampe numérique pour constituer des données de pixel du pixel. Selon un autre aspect, on prévoit un circuit de pixel d'un capteur d'image, le circuit de pixel comprenant : une photodiode pincée reliée à un nœud de lecture ; un comparateur configuré : pour comparer, pendant une première phase de lecture une première tension de nœud de lecture au niveau du nœud de lecture, résultant d'une première période d'intégration de la photodiode pincée, avec une première rampe de tension et pour générer un signal d'événement si la tension de la première rampe de tension croise la première tension de nœud de lecture ; et, si la tension de la première rampe de tension ne croise pas la première tension de nœud de lecture pendant la première phase de lecture, pour comparer, pendant une deuxième phase de lecture, une deuxième tension de nœud de lecture au niveau du nœud de lecture, résultant de la première période d'intégration et d'une deuxième période d'intégration de la photodiode pincée, avec une deuxième rampe de tension et pour générer un signal d'événement lorsque la tension de la deuxième rampe de tension croise la deuxième tension de nœud de lecture ; et un circuit de signalisation d'événement configuré pour signaler la génération du signal d'événement pendant la première ou la deuxième phase de lecture à un circuit d'enregistrement d'événements. Selon un mode de réalisation, le circuit de signalisation d'événement est en outre configuré pour désactiver le comparateur pendant la deuxième phase de lecture si le signal d'événement est généré pendant la première phase de lecture. Selon un mode de réalisation, la deuxième rampe de signal a une amplitude plus grande que l'amplitude de la première rampe de signal. Selon un mode de réalisation, une cathode de la photodiode est reliée au nœud de lecture par l'intermédiaire d'une grille de transfert, la grille de transfert étant activée par une première impulsion d'activation au début de la première phase de lecture et par une deuxième impulsion d'activation au début de la deuxième phase de lecture, la tension au niveau du nœud de lecture n'étant pas réinitialisée entre les première et deuxième phases de lecture. Selon un mode de réalisation, le circuit de pixel comprend en outre un transistor de réinitialisation reliant la cathode de la photodiode à un rail de tension de réinitialisation et le circuit de signalisation d'événement est en outre configuré pour activer le transistor de réinitialisation en réponse à la génération du signal d'événement par le comparateur pendant la première ou la deuxième phase de lecture. Selon un mode de réalisation, le circuit de pixel comprend en outre un dispositif logique relié à la sortie du comparateur et configuré pour désactiver la grille de transfert en réponse à la génération du signal d'événement pendant la première ou la deuxième phase de lecture. Selon un autre aspect, on prévoit un capteur d'image comprenant : un réseau constitué d'une pluralité du circuit de pixel précédent ; un compteur configuré pour générer la rampe numérique et pour fournir la rampe numérique à une mémoire d'image ; et un convertisseur numérique vers analogique configuré pour convertir la rampe numérique en la première rampe de tension pendant la première phase de lecture et en la deuxième rampe de tension pendant la deuxième phase de lecture. Selon un mode de réalisation, le capteur d'image comprend en outre un dispositif de reconstruction d'image configuré pour reconstruire une image en générant : une première valeur de pixel de l'image sur la base d'une première valeur de la rampe numérique associée à un premier circuit de la pluralité de circuits de pixel ; et une deuxième valeur de pixel de l'image sur la base d'une deuxième valeur de la rampe numérique associée à un deuxième circuit de la pluralité de circuits de pixel et sur la base des durées relatives des première et deuxième périodes d'intégration. Selon un mode de réalisation, le capteur d'image comprend en outre un circuit de commande configuré, pendant les première et deuxième phases de lecture, pour interrompre l'incrémentation du compteur à chaque valeur de compte de la rampe numérique jusqu'à ce qu'un signal correspondant de fin de balayage soit activé par le circuit d'enregistrement d'événement indiquant que tous les circuits de pixel générant le signal d'événement correspondant à la valeur de compte ont été lus. Selon un mode de réalisation, le circuit de commande est configuré pour retarder un début de la deuxième phase de lecture jusqu'à ce que tous les circuits de pixel ayant des événements aient été lus pendant la première phase de lecture. Selon un mode de réalisation, le circuit de commande est configuré pour effectuer la première phase de lecture en deux parties, une première partie après un premier temps d'intégration et une deuxième partie après un deuxième temps d'intégration. Selon un mode de réalisation, le circuit de commande est configuré pour générer un histogramme d'image en comptant le nombre de circuits de pixel signalant des événements pendant chaque valeur de compte du compteur. Selon un mode de réalisation, la mémoire d'image est en outre configurée pour recevoir un signal numérique ayant une première valeur pendant la première phase de lecture et une deuxième valeur pendant la deuxième phase de lecture, la mémoire d'image étant configurée pour stocker, en réponse au signal d'événement provenant d'un des circuits de pixel pendant la première ou la deuxième phase de lecture, la valeur du signal numérique. Selon un mode de réalisation, chaque circuit de pixel comprend en outre un registre relié à la sortie du comparateur et configuré pour stocker, en réponse à la génération du signal d'événement, un signal numérique ayant une première valeur pendant la première phase de lecture et une deuxième valeur pendant la deuxième phase de lecture. Selon un mode de réalisation, le capteur d'image comprend des premier et deuxième étages empilés, le réseau de circuits de pixel étant formé dans le premier étage et le comparateur étant formé dans le deuxième étage. Selon un mode de réalisation, le circuit de signalisation d'événement est formé dans le deuxième étage, ou dans un troisième étage du capteur d'image empilé avec les premier et deuxième étages. Selon un autre aspect, on prévoit un procédé de lecture d'un circuit de pixel d'un capteur d'image, le circuit de pixel comprenant une photodiode pincée reliée à un nœud de lecture, le procédé comprenant : la comparaison, par un comparateur pendant une première phase de lecture, d'une première tension de nœud de lecture au niveau du nœud de lecture, résultant d'une première période d'intégration de la photodiode pincée, avec une première rampe de tension et la génération, par le comparateur, d'un signal d'événement si la tension de la première rampe de tension croise la première tension de nœud de lecture ; si la tension de la première rampe de tension ne croise pas la première tension de nœud de lecture pendant la première phase de lecture, la comparaison, par le comparateur pendant une deuxième phase de lecture, d'une deuxième tension de nœud de lecture au niveau du nœud de lecture, résultant de la première période d'intégration et d'une deuxième période d'intégration de la photodiode pincée, avec une deuxième rampe de tension et la génération d'un signal d'événement lorsque la tension de la deuxième rampe de tension croise la deuxième tension de nœud de lecture ; et la signalisation, par un circuit de signalisation d'événement, de la génération du signal d'événement pendant la première ou la deuxième phase de lecture à un circuit d'enregistrement d'événements. Selon un mode de réalisation, le procédé comprend en outre la réception, par une mémoire d'image du capteur d'image, d'une rampe numérique ; et le stockage, à une adresse de la mémoire image associée au circuit de pixel et en réponse au signal d'événement du comparateur pendant la première ou la deuxième phase de lecture, d'une valeur de la rampe numérique pour constituer des données de pixel du pixel. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente schématiquement un circuit de pixel selon un exemple de mode de réalisation de la présente description ; la représente schématiquement le circuit de pixel de la plus en détail selon un exemple de mode de réalisation de la présente description ; la représente schématiquement le circuit de pixel de la plus en détail selon un autre exemple de mode de réalisation de la présente description ; la représente schématiquement un circuit de pixel selon un autre exemple de mode de réalisation de la présente description ; la représente schématiquement un capteur d'image comprenant un réseau de circuits de pixel selon un exemple de mode de réalisation de la présente description ; la est un chronogramme représentant des phases de lecture du capteur d'image de la selon un exemple de mode de réalisation de la présente description ; la est un autre chronogramme représentant des phases de lecture du capteur d'image de la selon un exemple de mode de réalisation de la présente description ; la est un graphe représentant des valeurs numériques de pixel capturées par des pixels du capteur d'image de la selon un exemple de mode de réalisation de la présente description ; la est un graphe représentant des valeurs numériques de pixel capturées par les pixels du capteur d'image de la en fonction de la luminosité selon un autre exemple de mode de réalisation de la présente description ; la est un graphe représentant une hauteur de marche variable d'un signal de rampe selon un exemple de mode de réalisation de la présente description ; la représente schématiquement un circuit de pixel selon un autre exemple de mode de réalisation de la présente description ; la représente schématiquement le circuit de pixel de la plus en détail selon un autre exemple de mode de réalisation de la présente description ; la représente schématiquement un circuit de pixel selon encore un autre exemple de mode de réalisation de la présente description ; la représente schématiquement un capteur d'image comprenant un réseau de circuits de pixel selon un autre exemple de mode de réalisation de la présente description ; la est un chronogramme représentant des phases de lecture du capteur d'image de la selon un exemple de mode de réalisation de la présente description ; la est un autre chronogramme représentant des phases de lecture du capteur d'image de la selon un exemple de mode de réalisation de la présente description ; la est un autre chronogramme représentant des phases de lecture du capteur d'image de la selon un autre exemple de mode de réalisation de la présente description ; la est un autre chronogramme représentant des phases de lecture du capteur d'image de la selon encore un autre exemple de mode de réalisation de la présente description ; la représente schématiquement un circuit de pixel selon encore un autre exemple de mode de réalisation de la présente description ; et la est un chronogramme représentant des phases de lecture du capteur d'image de la selon encore un autre exemple de mode de réalisation de la présente description. Circuit de pixel d'un capteur d'image, le circuit de pixel comprenant : une photodiode pincée (PD) reliée à un nœud de lecture (SN) ; un comparateur (104) configuré : - pour comparer, pendant une première phase de lecture, une première tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN), résultant d'une première période d'intégration de la photodiode pincée (PD), avec une première rampe de tension (V_RAMP) et pour générer un signal de sortie (WRITE) si la tension de la première rampe de tension (V_RAMP) croise la première tension de nœud de lecture (Vpix) ; et - si la tension de la première rampe de tension (V_RAMP) ne croise pas la première tension de nœud de lecture (Vpix) pendant la première phase de lecture, pour comparer, pendant une deuxième phase de lecture, une deuxième tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN), résultant de la première période d'intégration et d'une deuxième période d'intégration de la photodiode pincée (PD), avec une deuxième rampe de tension (V_RAMP) et pour générer un signal de sortie (WRITE) lorsque la tension de la deuxième rampe de tension (V_RAMP) croise la deuxième tension de nœud de lecture (Vpix) ; et une mémoire (108) configurée pour recevoir une rampe numérique (DATA_RAMP) et pour stocker, en réponse au signal de sortie (WRITE) du comparateur (104), pendant la première ou la deuxième phase de lecture, une valeur de la rampe numérique (DATA_RAMP) pour constituer des données de pixel (DATA_PIX) du pixel. Circuit de pixel selon la revendication 1, le circuit de pixel comprenant en outre un circuit logique (110) configuré pour désactiver le comparateur pendant la deuxième phase de lecture si le signal de sortie (WRITE) est généré pendant la première phase de lecture. Circuit de pixel selon la revendication 1 ou 2, dans lequel le deuxième signal de rampe a une amplitude (A2) supérieure à l'amplitude (A1) du premier signal de rampe. Circuit de pixel selon l'une quelconque des revendications 1 à 3, dans lequel la mémoire (108) est en outre configurée pour recevoir un signal numérique (STAMP_INT) ayant une première valeur pendant la première phase de lecture et une deuxième valeur pendant la deuxième phase de lecture, la mémoire (108) étant configurée pour stocker, en réponse au signal de sortie (WRITE) du comparateur (104) pendant la première ou la deuxième phase de lecture, la valeur du signal numérique (STAMP_INT). Circuit de pixel selon l'une quelconque des revendications 1 à 4, dans lequel une cathode de la photodiode (PD) est reliée au nœud de lecture (SN) par l'intermédiaire d'une grille de transfert (106), la grille de transfert étant activée par une première impulsion d'activation au début de la première phase de lecture et par une deuxième impulsion d'activation au début de la deuxième phase de lecture, la tension au niveau du nœud de lecture (SN) n'étant pas réinitialisée entre les première et deuxième phases de lecture. Circuit de pixel selon la revendication 5 dans sa dépendance à la revendication 2, comprenant en outre un transistor de réinitialisation (MRST) reliant la cathode de la photodiode (PD) à un rail de tension de réinitialisation (Vrst), dans lequel le circuit logique (110) est en outre configuré pour activer le transistor de réinitialisation (MRST) en réponse au signal de sortie (WRITE) du comparateur (104) pendant la première ou la deuxième phase de lecture. Circuit de pixel selon l'une quelconque des revendications 1 à 6, dans lequel : - si la tension de la deuxième rampe de tension (V_RAMP) ne croise pas la deuxième tension de nœud de lecture (Vpix) pendant la deuxième phase de lecture, le comparateur (104) est en outre configuré pour comparer, pendant une troisième phase de lecture, une troisième tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN) avec une troisième rampe de tension (V_RAMP) et pour générer un signal de sortie (WRITE) lorsque la tension de la troisième rampe de tension (V_RAMP) croise la troisième tension de nœud de lecture (Vpix) ; et - la mémoire (108) est en outre configurée pour stocker, en réponse au signal de sortie (WRITE) du comparateur (104) pendant la troisième phase de lecture, une valeur de la rampe numérique (DATA_RAMP) pour constituer des données de pixel (DATA_PIX) du pixel. Capteur d'image, comprenant : - un réseau constitué d'une pluralité du circuit de pixel selon l'une quelconque des revendications 1 à 7. Capteur d'image selon la revendication 8 comprenant une pluralité du circuit de pixel selon les revendications 4 et 5, dans lequel : - la première rampe de tension (V_RAMP) croise la première tension de nœud de lecture (Vpix) d'un premier des circuits de pixel pendant la première phase de lecture et la mémoire (108) du premier circuit de pixel est configurée pour stocker : une première valeur de la rampe numérique (DATA_RAMP) correspondant à la première tension de nœud de lecture (Vpix) et la première valeur du signal numérique (STAMP_IN) ; et - la deuxième rampe de tension (V_RAMP) croise la deuxième tension de nœud de lecture (Vpix) d'un deuxième des circuits de pixel pendant la deuxième phase de lecture et la mémoire (108) du deuxième circuit de pixel est configurée pour stocker : une deuxième valeur de la rampe numérique (DATA_RAMP) correspondant à la deuxième tension de nœud de lecture (Vpix) et la deuxième valeur du signal numérique (STAMP_IN). Capteur d'image selon la revendication 9, comprenant en outre un dispositif de reconstruction d'image (516) configuré pour reconstruire une image en générant : - une première valeur de pixel de l'image sur la base des premières valeurs stockées dans la mémoire (108) du premier circuit de pixel ; et - une deuxième valeur de pixel de l'image sur la base des deuxièmes valeurs stockées dans la mémoire (108) du deuxième circuit de pixel et sur la base des durées relatives des première et deuxième périodes d'intégration. Capteur d'image selon l'une quelconque des revendications 8 à 10, comprenant en outre : - un compteur (506) configuré pour générer la rampe numérique (DATA_RAMP) et pour fournir la rampe numérique à chaque circuit de la pluralité de circuits de pixel ; et - un convertisseur numérique vers analogique (508) configuré pour convertir la rampe numérique (DATA_RAMP) en la première rampe de tension (V_RAMP) pendant la première phase de lecture et en la deuxième rampe de tension pendant la deuxième phase de lecture. Capteur d'image selon l'une quelconque des revendications 8 à 11, comprenant en outre une interface de lecture (114) configurée pour lire, après les première et deuxième phases de lecture, une image provenant du capteur d'image en lisant les données de pixel (DATA_PIX) à partir de la mémoire (108) de chaque circuit de pixel. Capteur d'image selon l'une quelconque des revendications 8 à 12, comprenant des premier et deuxième étages empilés (TIER 1, TIER 2), chacun des circuits de pixel du réseau comprenant un capteur (102), le capteur (102) comprenant la photodiode pincée (PD) et le nœud de lecture (SN) de chaque circuit de pixel, le capteur (102) étant formé dans le premier étage (TIER 1) et une partie du comparateur (104) étant formé dans le deuxième étage (TIER 2). Capteur d'image selon la revendication 13, dans lequel la mémoire (108) est formée dans le deuxième étage (TIER 2), ou dans un troisième étage (TIER 3) du capteur d'image empilé avec les premier et deuxième étages (TIER 1, TIER 2). Procédé de lecture d'un circuit de pixel d'un capteur d'image, le circuit de pixel comprenant une photodiode pincée (PD) reliée à un nœud de lecture (SN), le procédé comprenant : - la comparaison, par un comparateur (104) pendant une première phase de lecture, d'une première tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN), résultant d'une première période d'intégration de la photodiode pincée (PD), avec une première rampe de tension (V_RAMP) et la génération, par le comparateur (104), d'un signal de sortie (WRITE) si la tension de la première rampe de tension (V_RAMP) croise la première tension de nœud de lecture (Vpix) ; - si la tension de la première rampe de tension (V_RAMP) ne croise pas la première tension de nœud de lecture (Vpix) pendant la première phase de lecture, la comparaison, par le comparateur (104), pendant une deuxième phase de lecture, d'une deuxième tension de nœud de lecture (Vpix) au niveau du nœud de lecture (SN), résultant de la première période d'intégration et d'une deuxième période d'intégration de la photodiode pincée (PD), avec une deuxième rampe de tension (V_RAMP) et la génération d'un signal de sortie (WRITE) lorsque la tension de la deuxième rampe de tension (V_RAMP) croise la deuxième tension de nœud de lecture (Vpix) ; - la réception, par une mémoire (108) du circuit de pixel, d'une rampe numérique (DATA_RAMP) ; et - le stockage, en réponse au signal de sortie (WRITE) du comparateur (104), pendant la première ou la deuxième phase de lecture, d'une valeur de la rampe numérique (DATA_RAMP) pour constituer des données de pixel (DATA_PIX) du pixel.