FR 3129501 A1 20230526 FR 2112398 A 20211123 Dispositif à sortie synchrone La présente description concerne un dispositif électronique (54) comprenant : - une première entrée (20d), configurée pour recevoir un signal d'horloge (CLK), reliée par un premier buffer d'entrée (24d) à un premier circuit (26) ; et - au moins une sortie (20e, 20f, 20g, 20h) reliée par un buffer de sortie (24e, 24f, 24g, 24h) au premier circuit (26), le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge (CLK), dans lequel le premier buffer d'entrée (24d) comprend une entrée de donnée reliée à la première entrée (20d) et est configuré pour maintenir la valeur sur sa sortie constante quel que soit la valeur sur son entrée de donnée durant une durée (T) après chaque premier front du signal d'horloge. Figure pour l'abrégé : Fig. 3 Dispositif à sortie synchrone La présente description concerne de façon générale les dispositifs électroniques, et plus précisément les dispositifs à sorties synchrones. Parmi les dispositifs électroniques, certains dispositifs sont des dispositifs à sorties synchrones. Par des sorties synchrones, on entend des sorties dont la valeur n'est modifiée que lors d'un front du signal d'horloge, montant ou descendant. Il s'agit généralement de dispositifs dans lequel les valeurs de sortie sont des valeurs binaires. Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs électronique à sorties synchrones connus. Un mode de réalisation prévoit un dispositif électronique comprenant une première entrée, configurée pour recevoir un signal d'horloge, reliée par un premier buffer d'entrée à un premier circuit ; et au moins une sortie reliée par un buffer de sortie au premier circuit, le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge, dans lequel le buffer d'entrée comprend une entrée de donnée reliée à la première entrée et est configuré pour maintenir la valeur sur sa sortie constante quel que soit la valeur sur son entrée de donnée durant une durée après chaque premier front du signal d'horloge. Un autre mode de réalisation prévoit un procédé de commande d'un dispositif électronique comprenant une première entrée, configurée pour recevoir un signal d'horloge, reliée par un premier buffer d'entrée à un premier circuit, et au moins une sortie reliée par un buffer de sortie au premier circuit, le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge, le buffer d'entrée comprenant une entrée de donnée reliée à la première entrée, dans lequel la valeur sur la sortie du buffer d'entrée est maintenue constante quel que soit la valeur sur son entrée de donnée durant une durée après chaque premier front du signal d'horloge. Selon un mode de réalisation, le dispositif comprend une deuxième entrée, configurée pour recevoir une tension d'alimentation, reliée à un premier circuit, et une troisième entrée, configurée pour recevoir une tension de référence, reliée au premier circuit. Selon un mode de réalisation, le dispositif comprend une quatrième entrée, configurée pour recevoir une tension d'autorisation, reliée par un deuxième buffer d'entrée au premier circuit. Selon un mode de réalisation, le premier circuit comprend une mémoire, les valeurs sur la au moins une sortie sont des valeurs binaires provenant de la mémoire. Selon un mode de réalisation, le dispositif comprend plusieurs sorties synchronisées sur le même signal d'horloge, les sorties étant configurées pour fournir des valeurs binaires distinctes. Selon un mode de réalisation, la durée a une valeur inférieure à la période du signal d'horloge. Selon un mode de réalisation, la durée a une valeur inférieure à la moitié de la période du signal d'horloge. Selon un mode de réalisation, chaque buffer d'entrée comprend une entrée de commande recevant un signal de commande prenant une première valeur durant la durée et une deuxième valeur durant le reste de chaque période du signal d'horloge. Selon un mode de réalisation, le dispositif comprend une porte logique ET configurée pour recevoir sur une entrée le signal de commande et sur une autre entrée un signal de sortie du deuxième buffer d'entrée, une sortie de la porte logique ET étant reliée sur l'entrée de commande du deuxième buffer d'entrée. Selon un mode de réalisation, le dispositif comprend un deuxième circuit de génération du signal de commande, relié en entrée à la sortie du premier buffer. Selon un mode de réalisation, le circuit de génération du signal de commande comprend un circuit de retard introduisant un retard égal à la durée T. Selon un mode de réalisation, le circuit de génération du signal de commande comprend une porte logique comprenant une entrée reliée à la sortie du premier buffer, et une autre entrée reliée à la sortie du premier buffer par le circuit de retard, la porte logique étant une porte ET, dans le cas où les buffers de sorties sont synchronisés sur les fronts montants, ou une porte NON OU, dans le cas où les buffers de sorties sont synchronisés sur les fronts descendants. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente schématiquement un exemple de dispositif auquel peuvent s'appliquer les modes de réalisation décrits par la suite ; la illustre le fonctionnement du dispositif de la ; la représente un mode de réalisation de dispositif électronique synchrone ; la illustre le fonctionnement du mode de réalisation de la ; la représente une partie du mode de réalisation de la ; et la illustre le fonctionnement du circuit de la . Dispositif électronique (54, 92) comprenant : - une première entrée (20d), configurée pour recevoir un signal d'horloge (CLK), reliée par un premier buffer d'entrée (24d) à un premier circuit (26) ; et - au moins une sortie (20e, 20f, 20g, 20h) reliée par un buffer de sortie (24e, 24f, 24g, 24h) au premier circuit (26), le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge (CLK), dans lequel le premier buffer d'entrée (24d) comprend une entrée de donnée reliée à la première entrée (20d) et est configuré pour maintenir la valeur sur sa sortie constante quel que soit la valeur sur son entrée de donnée durant une durée (T) après chaque premier front du signal d'horloge. Dispositif selon la revendication 1, dans lequel le dispositif comprend : - une deuxième entrée (20c), configurée pour recevoir une tension d'alimentation (VDD), reliée à un premier circuit (26) ; et - une troisième entrée (20b), configurée pour recevoir une tension de référence (GND), reliée au premier circuit (26). Dispositif selon la revendication 1 ou 2, dans lequel le dispositif comprend une quatrième entrée (20a), configurée pour recevoir une tension d'autorisation (SN), reliée par un deuxième buffer d'entrée (24a) au premier circuit (26). Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel le premier circuit comprend une mémoire, les valeurs sur la au moins une sortie sont des valeurs binaires provenant de la mémoire. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel le dispositif comprend plusieurs sorties (Q1, Q2, Q3, Q4) synchronisées sur le même signal d'horloge (CLK), les sorties étant configurées pour fournir des valeurs binaires distinctes. Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel la durée (T) a une valeur inférieure à la période du signal d'horloge (CLK). Dispositif selon l'une quelconque des revendications 1 à 6, dans lequel la durée (T) a une valeur inférieure à la moitié de la période du signal d'horloge (CLK). Dispositif selon l'une quelconque des revendications 1 à 7, dans lequel chaque buffer d'entrée (24a, 24d) comprend une entrée de commande recevant un signal de commande (F) prenant une première valeur durant la durée (T) et une deuxième valeur durant le reste de chaque période du signal d'horloge (CLK). Dispositif selon la revendication 8 dans son rattachement à la revendication 3, dans lequel le dispositif comprend une porte logique ET (57) configurée pour recevoir sur une entrée le signal de commande (F) et sur une autre entrée un signal de sortie du deuxième buffer d'entrée (24a), une sortie de la porte logique ET (57) étant reliée sur l'entrée de commande du deuxième buffer d'entrée (24a). Dispositif selon la revendication 8 ou 9, dans lequel le dispositif comprend un deuxième circuit (56) de génération du signal de commande (F), relié en entrée à la sortie du premier buffer (24d). Dispositif selon l'une quelconque des revendications 8 à 10, dans lequel le circuit (54) de génération du signal de commande (F) comprend un circuit (84) de retard introduisant un retard égal à la durée T. Dispositif selon l'une quelconque des revendications 8 à 11, dans lequel le circuit (54) de génération du signal de commande (F) comprend une porte logique (86) comprenant une entrée reliée à la sortie du premier buffer (24d), et une autre entrée reliée à la sortie du premier buffer (24d) par le circuit de retard (84), la porte logique (86) étant une porte ET, dans le cas où les buffers de sorties sont synchronisés sur les fronts montants, ou une porte NON OU, dans le cas où les buffers de sorties sont synchronisés sur les fronts descendants. Procédé de commande d'un dispositif électronique (54, 92) comprenant : - une première entrée (20d), configurée pour recevoir un signal d'horloge (CLK), reliée par un premier buffer d'entrée (24d) à un premier circuit (26) ; et - au moins une sortie (20e, 20f, 20g, 20h) reliée par un buffer de sortie (24e, 24f, 24g, 24h) au premier circuit (26), le buffer de sortie étant synchronisé sur des premiers fronts du signal d'horloge (CLK), le premier buffer d'entrée (24d) comprenant une entrée de donnée reliée à la première entrée (20d), dans lequel la valeur sur la sortie du premier buffer d'entrée est maintenue constante quel que soit la valeur sur son entrée de donnée durant une durée (T) après chaque premier front du signal d'horloge. Procédé selon la revendication 13 appliqué à un dispositif selon l'une quelconque des revendications 1 à 12.