FR 3130447 A1 20230616 FR 2113286 A 20211210 L’invention a pour objet un circuit de stockage de données comprenant une matrice de cellules mémoire. Les cellules mémoire sont configurables et non volatiles. Chacune est destinée à fonctionner selon l’une quelconque parmi deux configurations de fonctionnement; la première configuration de fonctionnement correspondant à une mémoire ferroélectrique à polarisation électrique variable; et la seconde configuration de fonctionnement correspondant une mémoire résistive à filament conducteur variable. Chaque cellule mémoire comprend :un empilement de couches minces selon l’ordre suivant : une première couche en un matériau électriquement conducteur formant une électrode inférieure, une seconde couche en un matériau diélectrique et ferromagnétique, une troisième couche en matériau électriquement conducteur formant une électrode supérieure . Figure pour l’abrégé : Fig.4a Mémoires non volatiles à technologies mixtes OxRAM/FeRAM Champ d’application L’invention concerne généralement des cellules mémoires non volatiles configurables pour stocker des données manipulées par des calculateurs pour exécuter un algorithme de calcul. L’algorithme de calcul exécuté nécessite un nombre considérable d’opérations d’écriture et/ou de lecture dans les cellules mémoires selon l’invention. Problème soulevé Dans le domaine des calculateurs embarqués exécutant un algorithme de calcul impliquant un nombre grandissant de variables numériques, les puces électroniques nécessitent une importante capacité mémoire pour stocker les variables de calcul. Ces algorithmes de calcul peuvent implémenter plusieurs phases de calcul : une première phase au cours de laquelle les variables manipulées subissent de nombreuses modifications et une seconde phase au cours de laquelle les mêmes variables sont figées ou subissent peu de modifications. Différents types de mémoires non volatiles peuvent être utilisés pour réaliser les moyens de stockage des variables de calcul d’un circuit calculateur. Cependant, les différentes technologies de mémoires non-volatiles présentent des caractéristiques différentes de fiabilité et de robustesse face à un nombre considérable d’opérations de lecture et d’écriture subies. Pour qualifier la robustesse des différentes technologies de mémoires, on définit les caractéristiques suivantes : On entend par « cyclabilité en écriture » le nombre maximal de cycles d’écriture subis par une cellule mémoire avant sa défaillance structurelle. Il s’agit alors d’un critère de caractérisation de la robustesse technologique des cellules mémoire face à un nombre intense d’opérations d’écriture. On entend par « endurance en lecture » le nombre maximal de cycles de lecture subis par une cellule mémoire avant sa défaillance structurelle. Il s’agit alors d’un critère de caractérisation de la robustesse technologique des cellules mémoire face à un nombre intense d’opérations de lecture. On entend par « énergie de lecture » l’énergie nécessaire pour lire un bit de la cellule mémoire ; elle s’exprime en Joule par bit. Il s’agit alors d’un critère de caractérisation de la performance énergétique des cellules mémoire lors de la réalisation d’une opération de lecture. On entend par « énergie d’écriture » l’énergie nécessaire pour écrire un bit de la cellule mémoire; elle s’exprime en Joule par bit. Il s’agit alors d’un critère de caractérisation de la performance énergétique des cellules mémoire lors de la réalisation d’une opération d’écriture. L’augmentation considérable du nombre d’opérations de lecture et d’écriture pour implémenter les algorithmes de calcul est très énergivore pour un système dédié à une application mobile (téléphonie, véhicule autonome, robotique..). Il existe donc un besoin pour des calculateurs permettant de satisfaire aux contraintes des systèmes embarqués et des applications visées. Dans ce contexte, un problème technique à résoudre est l’amélioration de la performance énergétique et de la robustesse technologique des moyens de stockages pour un circuit calculateur apte à réaliser une première phase de fonctionnement nécessitant un grand nombre d'opérations d’écriture dans les moyens de stockage et apte à réaliser une seconde phase de fonctionnement nécessitant un grand nombre d'opérations de lecture desdits moyens de stockage . Art antérieur/ Restrictions de l’état de l’art La publication scientifique intitulée « Interplay between ferroelectric and resistive switching in doped crystalline HfO2» de Max et al décrit un composant mémoire compatible avec un fonctionnement en mémoire résistive à filament et un fonctionnement en mémoire ferroélectrique. La publication se limite à décrire le composant mémoire d’un point de vue physique en tant que composant élémentaire. La publication ne présente pas une implémentation spécifique dans un circuit de stockage de données embarqué dans un circuit calculateur configurable selon les spécificités de la phase de calcul réalisée en matière de nombre d’opérations de lecture et d’écriture. Réponse au problème et apport solution Pour répondre au problème technique lié à l’amélioration de la performance énergétique et de la robustesse technologique des moyens de stockages d’un circuit calculateur destiné à exécuter un algorithme de calcul sur des données numériques, l’invention propose un circuit de stockage de données comprenant une matrice de cellules mémoire non volatiles et configurables selon deux configurations de fonctionnement. La première configuration correspond à un fonctionnement en mémoire ferroélectrique à polarisation électrique variable (FeRAM) et la seconde configuration correspond à un fonctionnement en mémoire résistive à filament conducteur variable (OxRAM ou ReRAM). En effet, d’une part la technologie de mémoires ferroélectriques à polarisation électrique variable (FeRAM) présente une forte endurance en écriture et une basse énergie d’écriture le rendant plus adapté pour réaliser une opération nécessitant plusieurs itérations d’écriture des données stockées. D’autre part, la technologie de mémoires résistive à filament conducteur variable (OxRAM ou ReRAM) présente une forte endurance en lecture et une basse énergie en lecture le rendant plus performant pour réaliser une opération de calcul nécessitant un nombre considérable de lectures des données stockées . Les cellules mémoires selon l’invention sont réalisées par le même empilement de couches minces sur un même substrat semiconducteur pour les deux configurations de fonctionnement permettant une implémentation dense des cellules mémoires à technologie hybride dans le même plan mémoire. Cela offre l’avantage d’une réduction de la surface du circuit de stockage de données tout en ayant un fonctionnement adaptable selon la phase exécutée par le calculateur en terme de prépondérance du nombre d’opérations de lecture ou d’écriture. L’invention propose en outre un procédé de commande permettant de configurer le passage de la première configuration à la seconde configuration des cellules mémoires de manière à convertir les données stockées selon la configuration ferroélectrique à des données stockées selon la configuration résistive. Enfin, nous allons décrire l’invention dans le contexte applicatif d’un réseau de neurones artificiels à titre illustratif sans perte de généralité. Les caractéristiques de l’invention restent valables pour tout calculateur d’exécution d’algorithmes présentant deux phases de fonctionnement tel que la première configuration nécessite un nombre important d’opérations d’écriture (ou mise à jour) des données stockées et tel que la seconde configuration nécessite un nombre important d’opérations de lecture desdites données. Résumé /Revendications L’invention a pour objet un circuit de stockage de données comprenant une matrice de cellules mémoire, de N lignes et M colonnes réalisée sur un substrat semi-conducteur, comprenant : Pour chaque ligne un premier nœud d’entrée configuré pour recevoir un signal de sélection; au moins un second nœud d’entrée configuré pour recevoir une première tension d’écriture; Pour chaque colonne un nœud d’entrée/sortie configuré pour recevoir une seconde tension d’écriture et fournir une tension de lecture; les cellules mémoire étant configurables et non volatiles ; chacune étant destinée à fonctionner selon l’une quelconque parmi deux configurations de fonctionnement; la première configuration de fonctionnement correspondant à une mémoire ferroélectrique à polarisation électrique variable; et la seconde configuration de fonctionnement correspondant une mémoire résistive à filament conducteur variable ; chaque cellule mémoire comprenant : un empilement de couches minces selon l’ordre suivant : une première couche en un matériau électriquement conducteur formant une électrode inférieure, une seconde couche en un matériau diélectrique et ferromagnétique, une troisième couche en matériau électriquement conducteur formant une électrode supérieure connecté au second nœud d’entrée associé à la colonne de ladite cellule mémoire; un transistor de sélection ayant une grille connectée au premier nœud d’entrée associé à la ligne de ladite cellule mémoire et reliant l’électrode inférieure au nœud d’entrée/sortie associé à la colonne de ladite cellule mémoire. Le circuit de stockage de données est configuré pour réaliser, à chaque transition d’une configuration de fonctionnement, dénommée configuration de départ, vers l’autre configuration de fonctionnement, dénommée configuration d’arrivée: - La lecture de chaque cellule mémoire selon la configuration de départ et le stockage temporaire d’un signal de lecture résultant; - l’application d’une tension de transformation sur chaque cellule mémoire; - la conversion de chaque signal de lecture selon la configuration de départ en un signal d’écriture compatible avec la configuration d’arrivée ; -la réécriture de chaque cellule mémoire à partir des signaux d’écriture compatibles avec la configuration de départ. Selon un aspect particulier de l’invention, le circuit de stockage de données comprend en outre: un circuit d’écriture pour écrire dans chaque cellule mémoire en fournissant la première ou la seconde tension d’écriture à partir d’un signal de contrôle d’écriture; chacune des tensions d’écriture étant adaptables selon la configuration de fonctionnement choisie; la durée et/ou l’amplitude de ladite tension d’écriture associée à la première configuration de fonctionnement étant inférieure à celle associée à la seconde configuration de fonctionnement; un circuit de lecture pour fournir un signal de lecture pour chaque cellule mémoire sélectionnée. Selon un aspect particulier de l’invention, le circuit de stockage de données comprend en outre: au moins une mémoire de stockage intermédiaire destinée à stocker temporairement chaque signal de lecture lorsque la première configuration est choisie ; des moyens de contrôle pour commander les circuits de lecture et le circuit d’écriture selon la configuration choisie et fournir le signal de sélection de la ligne. Selon un aspect particulier de l’invention, les moyens de contrôle comprennent un circuit de conversion configuré pour convertir, pour chaque cellule mémoire, le signal de lecture résultant de la première configuration de fonctionnement en un signal de contrôle d’écriture compatible avec la seconde configuration de fonctionnement. Selon un aspect particulier de l’invention, le circuit d’écriture est configuré pour appliquer sur chaque second nœud d’entrée une tension électrique de transformation pour former un filament conducteur dans la deuxième couche partant de la troisième couche dans chaque cellule mémoire. Ledit filament correspond à un état résistif bas. Selon un aspect particulier de l’invention, l’au moins une mémoire de stockage intermédiaire est destinée en outre à stocker chaque signal de lecture lorsque la seconde configuration est choisie. Le circuit de conversion est configuré pour convertir, pour chaque cellule mémoire, le signal de lecture résultant de la seconde configuration de fonctionnement en un signal de contrôle d’écriture compatible avec la première configuration de fonctionnement. Selon un aspect particulier de l’invention, le circuit de lecture comprend une pluralité de circuits de lecture élémentaires comprenant chacun : un comparateur pour comparer la tension de lecture et une tension de référence afin de fournir le signal de lecture de la cellule mémoire en cours de lecture. Selon un aspect particulier de l’invention, l’au moins une mémoire de stockage intermédiaire est une bascule synchrone. Selon un aspect particulier de l’invention, le circuit de lecture pour chaque colonne est configuré pour réaliser une opération de lecture en exécutant les étapes suivantes : sélectionner la cellule mémoire à lire en mettant à l’état passant le transistor de sélection correspondant à ladite cellule mémoire ; initialiser le nœud d’entrée/sortie associé à ladite colonne à une tension nulle ; appliquer une impulsion de lecture sur le second nœud d’entrée associé à ladite colonne afin de charger le nœud d’entrée/sortie associé à la même colonne ; comparer la tension de lecture sur le nœud d’entrée/sortie avec la tension de référence. Selon un aspect particulier de l’invention, le circuit de lecture et l’au moins une mémoire de stockage intermédiaire sont réalisées par un seul circuit de détection et de stockage comprenant : une bascule à verrou ayant deux nœuds d’entrée/sortie; un premier nœud d’entrée étant destiné à recevoir la tension de référence et étant connecté au premier nœud d’entrée/sortie de la bascule à verrou à travers un premier interrupteur ; un second nœud d’entrée étant destiné à recevoir la tension de lecture et étant connecté au second nœud d’entrée/sortie de la bascule à verrou à travers un second interrupteur. La bascule à verrou est connectée à un nœud d’alimentation à travers un premier transistor de contrôle et à la masse électrique à travers un second transistor de contrôle. Selon un aspect particulier de l’invention, le circuit de lecture pour chaque colonne est configuré pour réaliser une opération de lecture en exécutant les étapes suivantes : sélectionner la cellule mémoire à lire en activant le transistor de sélection correspondant à ladite cellule mémoire ; initialiser le nœud d’entrée/sortie associé à ladite colonne à une tension nulle ; mettre le premier et le second interrupteur à un état passant et mettre le premier et le second transistor de contrôle à un état bloquant afin de désactiver la bascule à verrou, appliquer une impulsion de lecture sur le second nœud d’entrée associé à ladite colonne afin de charger le nœud d’entrée/sortie associé à la même colonne ; mettre le premier et le second interrupteur à un état passant afin de comparer la tension de lecture sur le nœud d’entrée/sortie avec la tension de référence et fournir le signal de lecture ; mettre le premier et le second interrupteur à un état bloquant afin de stocker temporairement le signal de lecture. Selon un aspect particulier de l’invention, le circuit d’écriture est configuré pour réécrire les données lues dans une cellule mémoire après chaque opération de lecture lorsque la première configuration est choisie. Selon un aspect particulier de l’invention, le circuit d’écriture est configuré pour appliquer une tension d’écriture présentant une amplitude et/ou une durée suffisante pour établir un filament conducteur traversant un état résistif bas irréversible. Selon un aspect particulier de l’invention, la première et la troisième couche sont réalisées en nitrure de titane. La deuxième couche est réalisée en oxyde d'hafnium dopé avec du silicium ou réalisée en HfZrO2. L’invention a également pour objet un calculateur pour exécuter un algorithme de calcul impliquant une pluralité de variables numériques selon au moins deux phases de fonctionnement. La première phase de fonctionnement implique essentiellement des opérations d’écriture de la variable numérique. La seconde phase de fonctionnement implique essentiellement des opérations de lecture de la variable numérique. Ledit calculateur comprend un circuit de stockage de données selon l’invention pour stocker les variables numériques et dans lequel : les cellules mémoires sont configurées par les moyens de contrôle pour fonctionner selon la première configuration lors de l’exécution de la première phase de fonctionnement ; les cellules mémoires sont configurées par les moyens de contrôle pour fonctionner selon la seconde configuration lors de l’exécution de la seconde phase de fonctionnement. Selon un aspect particulier de l’invention, le calculateur est configuré pour mettre en œuvre un réseau de neurones artificiels, le réseau de neurones étant composé d’une succession de couches étant chacune constituée d’un ensemble de neurones, chaque couche étant associée à un ensemble de coefficients synaptiques. Les variables numériques sont les coefficients synaptiques du réseau de neurones. La première phase de fonctionnement est une phase d’apprentissage. La seconde phase de fonctionnement est une phase d’inférence. L’invention a également pour objet un procédé de commande d’un circuit de stockage selon l’invention pour piloter le passage de la première configuration à la seconde configuration. Le procédé selon l’invention comprend les étapes suivantes pour chaque ligne de la matrice de mémoires : sélectionner la ligne de la matrice de cellules mémoire via le signal de sélection; lire chaque cellule mémoire et stocker chaque signal de lecture de la ligne dans les mémoires de stockage intermédiaire de manière à détecter le sens de la polarisation électrique de chaque cellule mémoire ; appliquer sur chaque second nœud d’entrée de ladite ligne une tension électrique de transformation afin de former un filament conducteur dans la deuxième couche partant de la troisième couche dans chaque cellule mémoire; ledit filament correspondant à un état résistif haut, convertir les signaux de lecture stockés dans les mémoires de stockage intermédiaire pendant le fonctionnement selon la première configuration à des signaux de contrôle d’écriture compatibles avec la seconde configuration ; écrire dans les cellules mémoires de ladite ligne selon les signaux de contrôle d’écriture compatibles avec la seconde configuration de manière à faire varier la longueur du filament conducteur formé. D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. illustre une vue en perspective d’un mode de réalisation d’une pluralité de structures mémoires non volatiles et configurables selon l’invention. illustre une vue en coupe d’un composant mémoire selon l’invention selon la première configuration de fonctionnement. illustre une vue en coupe du composant mémoire selon l’invention selon la seconde configuration de fonctionnement. illustre une matrice de cellules mémoire selon l’invention. illustre une modélisation électrique d’une cellule mémoire de la matrice selon l’invention selon la première configuration de fonctionnement. illustre une modélisation électrique d’une cellule mémoire de la matrice selon l’invention selon la seconde configuration de fonctionnement. illustre un schéma fonctionnel de l’architecture d’un circuit de stockage de données comprenant la matrice de cellules mémoire selon l’invention. illustre un premier exemple du pilotage de la configuration de fonctionnement des cellules mémoire d’un circuit de stockage de données selon l’invention selon la phase calculatoire exécutée. illustre un second exemple du pilotage de la configuration de fonctionnement des cellules mémoire d’un circuit de stockage de données selon l’invention selon la phase calculatoire exécutée. illustre un mécanisme de lecture selon la première configuration de fonctionnement réalisé par un premier mode de réalisation du circuit de lecture. illustre un mécanisme de lecture selon la seconde configuration de fonctionnement réalisé par le premier mode de réalisation du circuit de lecture. illustre un mécanisme de lecture alternatif selon la seconde configuration de fonctionnement réalisé par le premier mode de réalisation du circuit de lecture. illustre un mode de réalisation combiné du circuit de lecture et d’une mémoire de stockage intermédiaire selon l’invention. illustre un mécanisme de lecture et de stockage selon la seconde configuration de fonctionnement réalisé par le circuit combiné de la . La illustre une vue en perspective d’un mode de réalisation d’une pluralité de structures mémoires NVM non volatiles et configurables selon l’invention. Les structures mémoires NVM sont réalisées par un empilement de couches minces sur un même substrat semiconducteur SUB. L’empilement de couches minces est réalisé par les procédés usuels de fabrication microtechnique comprenant le dépôt de couches minces, la gravure, la lithographie et le dopage. Dans le contexte de l’invention, l’ensemble des structures mémoires NVM sont agencées selon une matrice 100. Par souci de simplification de l’illustration, nous représentons uniquement une ligne de trois structures mémoires NVM sur la . De plus, une couche de matériau diélectrique (non représentée ici pour simplification), peut séparer les structures mémoire du substrat SUB. Ladite couche est réalisée en dioxyde de silicium SiO2 par exemple. Dans l’exemple illustré, les structures mémoires NVM sont gravées de sorte qu’elles sont séparées par un espace vide. Alternativement, Il est envisageable de séparer les structures mémoires par des couches de matériau électriquement isolant à la place des espaces vides. Chaque structure mémoire NVM selon l’invention se compose de l’empilement de couches minces selon l’ordre suivant : une première couche C1 en un matériau électriquement conducteur formant une électrode inférieure EL1 ; une deuxième couche C2 en un matériau diélectrique et ferroélectrique et une troisième couche C3 en matériau électriquement conducteur formant une électrode supérieure EL2. Les caractéristiques des matériaux constituant les couches de structure mémoire NVM permettent une compatibilité de ladite structure avec deux configurations de fonctionnement des technologies des mémoires : la première configuration de fonctionnement CONF1 correspondant à une mémoire ferroélectrique à polarisation électrique variable; et la seconde configuration de fonctionnement CONF2 correspondant à une mémoire résistive à filament conducteur variable. On dénomme la deuxième couche C2 dans la suite de la description la « couche centrale ». A titre d’exemple et sans perte de généralité, la première couche C1 (et donc l’électrode inférieure EL1) et la troisième couche C3 (et donc l’électrode supérieure EL1) sont réalisées en nitrure de titane TiN. Le choix du nitrure de titane TiN permet d’éviter la formation d’une couche d’oxyde au niveau des deux interfaces avec la couche centrale C2 confinée entre les deux électrodes. L’épaisseur de chacune des couches C1(EL1) et C3 (EL2) est de l’ordre de quelques dizaines de nanomètres, plus particulièrement égale à 100nm. A titre d’exemple et sans perte de généralité, la couche centrale C2 est réalisée en oxyde d'hafnium dopé avec du silicium, un matériau diélectrique présentant en outre un comportement ferroélectrique permettant ainsi de réaliser le composant mémoire non-volatile configurable selon l’invention. Le dopage de l’oxyde d'hafnium est configuré de manière à obtenir une structure cristalline présentant une fraction molaire de silicium comprise entre 0.5% et 5%. L’épaisseur de la couche centrale C2 et de l’ordre de quelques nanomètres, plus particulièrement égale à 10nm. Alternativement, la couche centrale C2 est réalisée en un alliage Hf 0.5 Zr 0.5 O 2 composé d’oxyde d'hafnium et d’oxyde de zirconium présentant lui aussi un comportement ferroélectrique et diélectrique permettant de réaliser le composant mémoire non-volatile configurable selon l’invention. Alternativement, la couche centrale C2 est constituée d’une hétérostructure réalisée avec des matériaux ferroélectriques et diélectriques. Nous allons présenter à l’aide des figures 1a et 1b le comportement du composant mémoire NVM selon la configuration de fonctionnement choisie. La illustre une vue en coupe du composant mémoire NVM selon la première configuration de fonctionnement CONF1 correspondant à un fonctionnement en mémoire ferroélectrique à polarisation électrique variable (FeRAM). L’empilement de couches minces forme une structure de type MIM (acronyme Metal-Isolant-Metal) agissant comme un élément capacitif à une capacité C. Le caractère ferroélectrique de la couche centrale C2 induit le comportement suivant. Lorsqu’une tension électrique positive est appliquée sur l’électrode supérieure EL2, la polarisation des dipôles électriques de la couche centrale est dirigée dans un sens dit « négatif ». Inversement, lorsqu’une tension électrique positive est appliquée sur l’électrode inférieure EL2, la polarisation des dipôles électriques est dirigée dans un sens dit « positif ». Le sens de la polarisation électrique dans la couche centrale C2 correspond à un état d’équilibre maintenu même en l’absence du champ électrique induit par la tension appliquée sur l’une des électrodes EL1 ou EL2, d’où le fonctionnement en mémoire ferroélectrique. Ainsi, on choisit la convention suivante à titre d’exemple : lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire l’état à logique bas (x= 0) on applique temporairement une tension électrique d’écriture sur l’électrode supérieure EL2 (illustré par polarisation +) de manière à obtenir une polarisation dirigée dans un sens « négatif »dans la couche centrale C2. Inversement, lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique haut (x= 1) on applique temporairement une tension électrique d’écriture sur l’électrode inférieure EL1 (illustré par polarisation -) de manière à obtenir une polarisation dirigée dans un sens « positif » dans la couche centrale C2. L’opération de lecture dans la première configuration de fonctionnement CONF1 est une opération destructrice. En effet, lors d’un accès en lecture, le composant mémoire NVM configuré selon la première configuration de fonctionnement CONF1, reçoit une tension électrique de lecture sur l’électrode supérieure de manière à la réécrire à un état logique bas (x=0). On observe ensuite la dynamique de la transition suite à l’application de la tension de lecture. Si les dipôles électriques de la couche centrale sont préalablement polarisés avec une orientation dans un sens « positif » (x=1), une quantité de charges électriques relativement importante sera émise par le dispositif pendant la transition. Inversement, si les dipôles électriques de la couche centrale sont préalablement polarisés avec une orientation dans un sens « négatif » (x=0), la quantité de charges délivrées pendant la transition est inférieure. Il en résulte que la procédure de lecture consiste à estimer la quantité de charges émises lors d’une polarisation à un état logique bas (x=0) et qu’elle efface donc la valeur logique de la donnée stockée. Ce fonctionnement en deux états de polarisation correspond au fonctionnement d’un élément capacitif. Alternativement, il est possible de réaliser une opération de lecture dans la première configuration de fonctionnement CONF1 en appliquant une tension électrique de lecture sur l’électrode inférieure de manière à la réécrire à un état logique haut (x=1) et en observant la dynamique de la transition suite à l’application de la tension de lecture. Si la transition nécessite une quantité de charges électriques relativement importante alors l’état précédent de la cellule mémoire est un état logique bas (x=0). Sinon, l’état précédent de la cellule mémoire est un état logique haut (x=1). La illustre une vue en coupe du composant mémoire NVM selon la seconde configuration de fonctionnement CONF2 correspondant à un fonctionnement en mémoire résistive à filament conducteur variable (ReRAM ou OxRAM). Le fonctionnement selon la seconde configuration CONF2 nécessite la formation d’un filament conducteur F à travers au moins une partie de la couche centrale C2, isolante électriquement. Initialement, le composant mémoire NVM est une structure de type MIM (métal, isolant, métal) présentant une résistance infinie entre les deux électrodes EL1 et EL2. Afin de configurer le composant mémoire NVM selon la seconde configuration de fonctionnement CONF2 en mémoire résistive, il faut former le filament F partant de l’électrode supérieure EL2 à travers au moins une partie du volume de la couche centrale C2. La formation du filament permet d’obtenir une résistance variable en modulant la longueur l du filament conducteur formé. Pour former le filament, on applique une tension électrique de formation sur l’électrode supérieure EL2. La tension électrique de formation présente une amplitude et/ou une durée suffisamment élevée afin d’entrainer la génération de lacunes d’oxygène dans la couche centrale C2. En effet, la tension électrique de formation appliquée doit dépasser une valeur prédéterminée de manière à arracher des ions oxygène du réseau cristallin de la couche centrale en oxyde métallique qui vont merger vers l’électrode supérieure EL2 former ainsi un filament conducteur F à travers la couche centrale constitué des lacunes d’oxygène. Une fois le filament conducteur F formé, on obtient le comportement d’élément résistif à une résistance variable R selon la longueur l du filament conducteur F. Lorsqu’une tension électrique positive est appliquée sur l’électrode inférieure EL1, c’est la réaction inverse qui se produit et des ions oxygènes vont venir combler une partie des lacunes d’oxygène formant le filament conducteur. Il en résulte une réduction de la longueur du filament conducteur. Ainsi, la résistance de l’élément résistif augmente. On parle d’un état résistif haut et d’une opération d’écriture de type RESET. Inversement, lorsqu’une tension électrique positive est appliquée sur l’électrode supérieure EL2, la longueur du filament conducteur F s’accroît par le même mécanisme décrit pour l’opération de formation du fil. Ainsi, la résistance de l’élément résistif diminue. On parle d’un état résistif bas et d’une opération d’écriture de type SET. On choisit la convention suivante à titre d’exemple : lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique haut (x= 1) on applique temporairement une tension électrique d’écriture sur l’électrode supérieure EL2 (opération SET) de manière à obtenir un état résistif bas. Inversement, lorsqu’un composant mémoire NVM est configuré pour stocker une donnée binaire à l’état logique bas (x= 0) on applique temporairement une tension électrique d’écriture sur l’électrode inférieure EL1 (opération RESET) de manière à obtenir un état résistif haut. La lecture d’un composant mémoire NVM pendant le fonctionnement selon la seconde configuration CONF2 consiste à estimer la résistance entre l’électrode supérieure et l’électrode inférieure et à la comparer à une valeur seuil pour déterminer si l’état résistif est un état haut ou bas. Nous allons dans ce qui suit comparer les ordres de grandeur des différentes tensions appliquées aux électrodes d’un composant mémoire NVM selon l’invention. La tension appliquée est déterminée par une amplitude de cette tension et une durée d’application de cette tension. La tension appliquée lors de la formation du filament présente une durée d’application et/ou une amplitude la plus haute parmi les différentes tensions précitées car elle nécessite l’arrachement des atomes d’oxygène du réseau cristallin de la couche centrale C2. La tension d’écriture compatible avec la seconde configuration CONF2 (lors d’une opération de SET ou RESET), présente une durée d’application et/ou une amplitude inférieure à ceux utilisés pour la formation du filament puisqu’on agit partiellement sur le filament préalablement formé. La tension d’écriture compatible avec la première configuration CONF1 présente une consommation d’énergie inférieure à celle de la tension d’écriture compatible avec la seconde configuration car il s’agit d’une modification des caractéristiques ferroélectriques (on agit sur des électrons) et non d’une modification structurelle à l’échelle atomique. A titre d’exemple non limitatif, on opte pour des tensions d’écriture et de formation sous forme d’impulsions carrées définis par une amplitude et une durée d’application. La tension de formation du filament présente typiquement une amplitude comprise entre 3V et 4V pendant une durée de 5µs à 25µs. La tension d’écriture compatible avec la seconde configuration CONF 2 présente une amplitude comprise entre 1.7V et 2.5V pendant une durée de 100ns. La tension d’écriture compatible avec la première configuration CONF1 présente typiquement une amplitude de 2V à 5V pendant une durée de 5ns à 100ns. Lors de l’écriture, l’intensité du courant parcourant la structure mémoire NVM configurée selon la première configuration CONF1 (comportement capacitif) est inférieure à l’intensité du courant parcourant la structure mémoire NVM configurée selon la seconde configuration CONF2 (comportement résisitif). Plus généralement, les deux configurations CONF1 et CONF2 présentent des caractéristiques complémentaires en termes de robustesse technologique du composant mémoire et consommation énergétique face à un nombre considérable d’écritures ou de lectures : D’un point de vue « énergie d’écriture », l’opération d’écriture selon la seconde configuration de fonctionnement CONF2 repose sur une modification physique structurelle de la couche centrale C2 mettant en œuvre de fortes intensités de courant, typiquement de l’ordre de 100µA. Ainsi, la seconde configuration de fonctionnement CONF2 nécessite à chaque écriture une énergie importante nécessaire à cette modification structurelle de la matière (environ 100pJ/bit). D’un autre côté, les opérations d’écriture selon la première configuration de fonctionnement CONF1 consistent plus simplement à appliquer une tension électrique aux bornes de la couche centrale C2 (environ 10fJ/bit). Dans ce cas, l’opération d’écriture met en œuvre des intensités de courant plus faibles. Ainsi, la première configuration de fonctionnement CONF1 est moins consommatrice d’énergie à l’écriture que la seconde configuration de fonctionnement CONF2 avec un ratio d’économie d’énergie d’écriture par bit allant jusqu’à 10000. D’un point de vue « cyclabilité en écriture », la répétition des opérations d’écriture selon la seconde configuration de fonctionnement CONF2 engendre des modifications répétitives de la structure interne de la couche centrale C2 ce qui entraine l’usure matérielle progressive des structures mémoires NVM. On évalue le nombre de cycles d’écriture avant la défaillance d’un composant mémoire fonctionnant uniquement selon la seconde configuration CONF2, est estimé à une valeur comprise entre 10 5 cycles et 10 6 cycles. Pour la première configuration de fonctionnement CONF1 le mécanisme d’usure est lié aux mécanismes d’injection de charges. Le nombre de cycles d’écriture avant la défaillance d’un composant mémoire fonctionnant uniquement selon la première configuration CONF1, est estimée à 10 1 2 cycles. D’un point de vue « énergie de lecture » et « endurance en lecture », dans un composant mémoire NVM selon la seconde configuration CONF2, la donnée est stockée dans l’état résistif du dispositif. L’opération de lecture consiste donc une simple évaluation de cette grandeur électrique sans modification de l’état physique du composant. Ainsi, la lecture ne dégrade pas la donnée stockée ni la structure matérielle du composant mémoire qui présente dans cette configuration de fonctionnement une endurance en lecture quasi-infinie dans le contexte applicatif d’un calculateur. D’autre part, il a été démontré que l’opération de lecture est destructrice du contenu stocké dans le composant mémoire NVM fonctionnant selon la première configuration CONF1. Le processus de lecture consiste à évacuer la quantité de charges qui parcourent le diélectrique lors d’une commutation. Il en résulte la nécessité d’une opération de réécriture suite à la lecture d’une donnée stockée. Ainsi, l’endurance en écriture qui n’est pas infinie est reportée sur l’endurance de lecture vu que chaque lecture implique une réécriture. On conclut alors que d’une part, la première configuration de fonctionnement CONF1 du composant mémoire NVM est plus adaptée à une phase de calcul présentant un nombre considérable d’opérations d’écriture des mémoires. D’autre part, la seconde configuration de fonctionnement CONF2 du composant mémoire NVM est plus adaptée à une phase de calcul présentant un nombre considérable d’opérations de lecture des mémoires. Nous allons dans ce qui suit décrire l’implémentation et la mise en œuvre du composant mémoire configurable NVM dans un circuit de stockage de données 10 qui peut être implémenté dans un circuit calculateur configuré pour exécuter un algorithme de calcul impliquant une pluralité de variables numériques selon au moins deux phases calculatoires. La illustre une matrice de cellules mémoire 100 comprenant le composant mémoire NVM selon l’invention. La matrice de cellules mémoires 100 est agencée selon N lignes L i et M colonnes C j avec i=1 à N et j=1 à M. Dans le cas de figure illustré la matrice 100 comprend N=3 lignes et M=6 colonnes. La matrice de cellules mémoire 100 comprend pour chaque ligne L i un premier nœud d’entrée WL configuré pour recevoir un signal de sélection VWL . La matrice de cellules mémoire 100 comprend en outre pour chaque colonne C j un second nœud d’entrée SL configuré pour recevoir une première tension d’écriture VSL . La matrice de cellules mémoire 100 comprend en outre pour Pour chaque colonne C j un nœud d’entrée/sortie BL configuré pour recevoir une seconde tension d’écriture VBL et fournir une tension de lecture VBL . Chaque cellule mémoire BC ij de la matrice 100 comprend un composant mémoire NVM configurable et non volatile et un transistor de sélection T1. Nous rappelons que chaque composant mémoire est destiné à fonctionner selon l’une parmi les deux configurations de fonctionnement CONF1 ou CONF2. Le transistor de sélection T1 a une grille connectée au premier nœud d’entrée WL associé à la ligne de ladite cellule mémoire BC ij . Le transistor T1 relie l’électrode inférieure EL1 au nœud d’entrée/sortie BL associé à la colonne de ladite cellule mémoire BC ij . L’électrode supérieure EL2 du composant mémoire NVM de chaque cellule mémoire BC ij est connectée au nœud d’entrée SL associé à la colonne de ladite cellule mémoire BC ij . Ainsi, pour les deux configurations de fonctionnement, chaque accès à la cellule mémoire BC ij , en écriture ou en lecture, consiste à sélectionner une ligne en activant le transistor T1 via le signal de sélection VWL et appliquer à la paire de noeuds (SL , BL ) les tensions et/ou courants nécessaires à la modification ou au sondage de la donnée sauvegardée. Il s’agit d’un exemple illustratif non limitatif de la matrice de cellules mémoire 100. L’invention reste applicable pour d’autres architectures de matrices de cellules de mémoires. A titre d’exemple alternatif, il est envisageable de réaliser une matrice mémoire tel que le nœud d’entrée SL est partagé entre les cellules mémoire BC ij appartenant à la même ligne. Alternativement, il est envisageable de réaliser une matrice mémoire telle que le nœud d’entrée SL est partagé entre toutes les cellules mémoire BC ij de la matrice. D’ailleurs, le couple de signaux (WL , BL ) décrivant les deux dimensions du plan est suffisant pour sélectionner une cellule mémoire BC ij de la matrice en lecture ou en écriture. Cette implémentation de la matrice des cellules mémoires permet de réduire la surface occupée par la matrice tout en étant compatible avec un fonctionnement selon les deux configurations de fonctionnement nécessitant un accès direct aux électrodes EL1 et EL2 de chaque composant. On obtient ainsi une cellule de type 1R1T ou 1C1T compacte selon la configuration de fonctionnement choisie. La illustre une modélisation électrique d’une cellule mémoire de la matrice selon l’invention selon la première configuration de fonctionnement CONF1. Dans cette configuration de fonctionnement, le composant mémoire NVM se comporte comme un élément capacitif présentant une capacité variable selon la direction de la polarisation électrique de la couche centrale C2. On modélise ainsi la cellule mémoire BC ij par une architecture compacte 1C1T avec une action directe sur les électrodes EL1 et EL2 de l’élément capacitif lorsque le transistor T1 est à l’état passant. La illustre une modélisation électrique d’une cellule mémoire de la matrice selon l’invention selon la seconde configuration de fonctionnement CONF2. Dans cette configuration de fonctionnement, le composant mémoire NVM se comporte comme un élément résistif présentant une résistance variable selon la longueur du filament conducteur à travers la couche centrale C2. On modélise ainsi la cellule mémoire BC ij par une architecture compacte 1R1T avec une action directe sur les électrodes EL1 et EL2 de l’élément capacitif lorsque le transistor T1 est à l’état passant. Les transistors T1 sont dimensionnés pour obtenir un courant de saturation suffisant pour fournir les courants électriques forts associés au fonctionnement résistif des cellules mémoire BC ij lorsque la seconde configuration de fonctionnement CONF2 est choisie. La illustre un schéma fonctionnel de l’architecture d’un circuit de stockage de données 10 comprenant la matrice de cellules mémoire 100 selon l’invention. Le circuit de stockage 10 est destiné à être implémenté dans un calculateur d’exécution d’algorithmes présentant deux phases de fonctionnement tel que la première configuration nécessite un nombre important d’opérations d’écriture (ou mise à jour) des données stockées par le circuit de stockage 10 et tel que la seconde configuration nécessite un nombre important d’opérations de lecture desdites données. Le circuit de stockage de données 10 comprend un circuit d’écriture CW , la matrice de cellule mémoires 100 (de dimensions NxM) destinée à stocker des données de calcul , un circuit de lecture CL , au moins une mémoire de stockage intermédiaire MEM_INT et des moyens de contrôle CONT. Le circuit d’écriture CW est configuré pour écrire dans chaque cellule mémoire BC ij en fournissant la première et/ou la seconde tension d’écriture VSL , VBL à partir d’un signal de contrôle d’écriture cont_w . Chacune des tensions d’écriture VSL , VBL est adaptable selon la configuration de fonctionnement choisie parmi CONF1 ou CONF2. Le circuit d’écriture CW est configuré de manière à fournir au composant mémoire une tension d’écriture compatible avec la première configuration de fonctionnement CONF1 nécessitant une énergie d’écriture inférieure à celle de l’opération d’écriture lorsque la seconde configuration de fonctionnement CONF2 est choisie. A titre d’exemple de convention de programmation et sans perte de généralité, le circuit d’écriture CW est configuré pour appliquer une tension d’écriture positive VSL sur l’électrode supérieure EL2 du composant mémoire via le nœud SL afin d’écrire une donnée à l’état logique haut (x=1) lorsque la seconde configuration CONF2 est choisie. Le circuit d’écriture CW est configuré pour appliquer une tension d’écriture positive VBL sur l’électrode inférieure EL1 du composant mémoire via le nœud BL afin d’écrire une donnée à l’état logique bas (x=0) lorsque la seconde configuration CONF2 est choisie. A titre d’exemple de convention de programmation et sans perte de généralité, le circuit d’écriture CW est configuré pour appliquer une tension d’écriture positive VSL sur l’électrode supérieure EL2 du composant mémoire via le nœud SL afin d’écrire une donnée à l’état logique bas (x=0) lorsque la première configuration CONF1 est choisie. Le circuit d’écriture CW est configuré pour appliquer une tension d’écriture positive VBL sur l’électrode inférieure EL1 du composant mémoire via le nœud BL afin d’écrire une donnée à l’état logique haut (x=1) lorsque la première configuration CONF1 est choisie. Les signaux de commande cont_w sont fournis au circuit d’écriture CW à travers un bus de largeur égale au nombre de colonnes M de la matrice de cellules mémoire 100 afin de pouvoir écrire simultanément sur les cellules mémoires BC ij d’une ligne L i sélectionnée suite à l’activation d’un signal de sélection prédéterminé VWL i . A titre d’exemple non limitatif, le circuit de lecture CL comprend une pluralité de circuits de lecture élémentaires CL , qui sont configurés pour fournir un signal de lecture de la donnée stockée (x(fe) ij ou x(ox) ij ) pour chaque cellule mémoire selon le résultat de comparaison de la tension de lecture VBL avec une tension de référence prédéterminée VREF. A titre d’exemple, la tension de lecture appliquée sur le nœud BL est sous forme d’impulsion. Le signal de référence VREF est généré par une source de tension externe non présentée par souci de simplification. Il est envisageable de déterminer la valeur de la tension de référence selon la configuration de fonctionnement choisie pour adapter le seuil qui détermine l’état logique de la donnée stockée en lecture. Chaque circuit de lecture élémentaire CL , est associé à une colonne de la matrice de cellules mémoire de même rang et il est connecté au nœud d’entrée/sortie BL de la colonne correspondante. Cela permet de lire simultanément les cellules mémoires BC ij d’une ligne L i sélectionnée suite à l’activation d’un signal de sélection prédéterminé VWL i . Les moyens de contrôle CONT sont destinés à commander les circuits de lecture élémentaires CL et le circuit d’écriture CW selon la configuration de fonctionnement choisie. Les moyens de contrôle CONT génèrent des signaux de contrôle cont_w vers le circuit d’écriture CW de manière à adapter l’amplitude et/ou la durée des tensions d’écriture selon la configuration de fonctionnement choisie. Nous rappelons que la première configuration de fonctionnement CONF1 nécessite moins d’énergie d’écriture que la seconde configuration CONF2. De plus, les moyens de contrôle CONT sont destinés à fournir la pluralité de signaux de sélection VWL vers les nœuds de sélection WL de manière à choisir une seule ligne L i lors d’une opération de lecture ou d’écriture. Les mémoires de stockage intermédiaire MEM_INT sont agencées telles que chaque mémoires de stockage intermédiaire MEM_INT est destinée à stocker temporairement chaque signal de lecture fourni par un circuit de lecture élémentaire CL CL pour chaque cycle de lecture. Les mémoires de stockage temporaire peuvent être réalisées par tout type de mémoires aptes à réaliser cette fonction tel que des registres, des bascules synchrones, des bascules asynchrones et des barrettes mémoires de façon non limitative. Le stockage temporaire du contenu des cellules mémoires de la ligne L i lue pendant chaque cycle de lecture est utilisé pour la phase transitoire d’une configuration de fonctionnement à une autre. D’ailleurs, les moyens de contrôle CONT sont destinés en outre à piloter la transition de la première configuration CONF1 vers la seconde configuration CONF2 ou inversement à partir des données stockées dans les mémoires de stockage interne MEM_INT. En effet, les moyens de contrôle CONT comprennent un circuit de conversion CONV configuré pour convertir, pour chaque cellule mémoire, le signal de lecture x(fe) ij résultant de la première configuration de fonctionnement CONF1 en un signal de contrôle d’écriture CONT_W compatible avec la seconde configuration de fonctionnement CONF2. Inversement, le circuit de conversion CONV est configuré pour convertir, pour chaque cellule mémoire, le signal de lecture x(ox) ij résultant de la seconde configuration de fonctionnement CONF2 en un signal de contrôle d’écriture CONT_W compatible avec la première configuration de fonctionnement CONF1. Ainsi, le circuit de conversion CONV sert à traduire le contenu logique des cellules mémoires de la matrice 100 selon une configuration de fonctionnement de départ à des signaux de contrôle d’écriture permettant de générer des tensions d’écriture compatibles en termes d’énergie d’écriture avec la configuration de fonctionnement cible. Nous allons dans ce qui suit décrire plusieurs exemples de mise en œuvre du circuit de stockage de données 100 dans un calculateur ayant une première phase de calcul Ph1 présentant un nombre considérable d’opérations d’écriture dans la matrice 100 et une deuxième phase de calcul Ph2 présentant un nombre considérable d’opérations de lecture de la matrice 100. La illustre un premier exemple du pilotage de la configuration de fonctionnement des cellules mémoire d’un circuit de stockage de données selon l’invention selon la phase calculatoire exécutée. L’exécution de l’algorithme de calcul par le circuit calculateur commence par la première phase de calcul PH1 composé de plusieurs itérations de mise à jour des données stockées dans le circuit de stockage 10. Le circuit de stockage de données 10 est configuré par les moyens de contrôle CONT à fonctionner selon la première configuration de fonctionnement CONF1 plus compatible avec un nombre considérable d’écritures dans les cellules mémoires BC ij . Ainsi, chaque composant mémoires NVM de la matrice 100 subit une pluralité d’opérations de changement du sens de la polarisation en recevant des tensions d’écriture positives sur l’électrode supérieure EL2 ou inférieure EL1. A titre d’exemple, les tensions d’écriture appliquées par le circuit d’écriture sont des impulsions carrées de durée ΔT1. Suite à d’une pluralité d’itérations de la première phase de calcul PH1, le circuit de stockage des données 10 reçoit une instruction du circuit calculateur pour l’informer du passage de la première phase de calcul Ph1 à la deuxième phase de calcul Ph2. En réponse à cette instruction, les moyens de contrôle CONT du circuit de stockage des données 10 déclenchent une phase de transition Ph 1 2 de la première configuration de fonctionnement CONF1 vers la seconde configuration de fonctionnement CONF2. La phase de transition Ph 1 2 est constituée de plusieurs itérations d’étapes répétées pour chaque ligne L i de la matrice de cellules mémoires 100. La première étape consiste à sélectionner la ligne de la matrice de cellules mémoire 100 en activant le signal de sélection VWL correspondant. Cette étape est réalisée par les moyens de contrôle CONT en activant les transistors de sélection T1 des cellules de la ligne L i. La deuxième étape consiste à lire les M cellules mémoire BC ij de la ligne sélectionnée par les M circuits de lecture élémentaires CL agencés en bas de chaque colonne de la matrice. Chaque signal de lecture x(fe) ij est stocké dans la mémoire de stockage intermédiaire MEM_INT connectée à la sortie du circuit de lecture élémentaire CL . La troisième étape consiste à appliquer sur chaque second nœud d’entrée SL de ladite ligne une tension électrique de formation afin de former un filament conducteur dans la deuxième couche C2 partant de la troisième couche C3 dans chaque cellule mémoire BC ij . A titre d’exemple, les moyens de contrôle CONT configurent le circuit d’écriture pour appliquer une tension électrique de formation sous forme d’impulsion carrée sur une durée ΔT2 suffisamment longue pour créer des lacunes d’oxygène dans la couche centrale. La durée ΔT2 est 1000 fois plus grande que la durée ΔT1 pour changer la structure interne de la couche centrale C2. On obtient ainsi une formation du filament conducteur dans tous les composants mémoire de la ligne L i . Avantageusement, les cellules mémoire, où le filament à été formé, sont ensuite initialisées à un état résistif bas (LRS). Alternativement, il est possible d’utiliser une tension de formation présentant une amplitude suffisamment haute pour créer des lacunes d’oxygène dans la couche centrale et donc former le filament conducteur. La quatrième étape consiste à convertir les signaux de lecture x(fe) ij stockés dans les mémoires de stockage intermédiaire MEM_INT pendant le fonctionnement selon la première configuration CONF1 à des signaux de contrôle d’écriture compatibles avec la seconde configuration CONF2. Cette étape est réalisée par le circuit convertisseur CONV qui réalise la traduction du contenu logique des cellules mémoires de la ligne L i selon la configuration de fonctionnement de départ à des signaux de contrôle d’écriture permettant de générer des tensions d’écriture compatibles en termes d’énergie d’écriture avec la configuration de fonctionnement CONF2. La cinquième étape consiste à écrire dans les cellules mémoires de ladite ligne selon les signaux de contrôle d’écriture compatibles avec la seconde configuration CONF2 de manière à faire varier la longueur du filament conducteur formé. A titre d’exemple, le circuit d’écriture CW est configuré pour générer des tensions d’écriture sous forme d’impulsion carrée sur une durée ΔT3 supérieure à la durée ΔT1 du signal d’écriture compatible avec la première configuration CONF1 et inférieure à la durée ΔT2de la tension de formation du filament. La séquence décrite est réitérée pour toutes les lignes de la matrice 100 jusqu’à finaliser le transfert des données stockées de la première configuration CONF1 à la seconde configuration CONF2. Une fois la phase de transition terminée, le circuit de stockage fonctionne selon la seconde configuration CONF2 compatible avec l’exécution par le calculateur de la deuxième phase de calcul Ph2 présentant un nombre considérable d’opérations de lecture de la matrice 100. Les circuits de lecture CL sont adaptés à mesurer des variations de résistance dans les composants mémoire NVM et non plus une variation de quantité de charge. Il est envisageable de programmer le circuit calculateur pour revenir à exécuter la première phase Ph1. Dans ce cas, le circuit de stockage des données 10 reçoit une instruction du circuit calculateur pour l’informer du passage de la deuxième phase de calcul Ph2 à la première phase de calcul Ph1. En réponse à cette instruction, les moyens de contrôle CONT du circuit de stockage des données 10 déclenchent une phase de transition Ph 2 1 de la seconde configuration de fonctionnement CONF2 vers la première configuration de fonctionnement CONF1. Pendant cette transition le filament conducteur n’est pas détruit car la formation du filament étant irréversible. La phase de transition Ph 2 1 est constituée de plusieurs itérations d’étapes répétées pour chaque ligne L i de la matrice de cellules mémoires 100. La première étape consiste à sélectionner la ligne de la matrice de cellules mémoire 100 en activant le signal de sélection VWL correspondant. Cette étape est réalisée par les moyens de contrôle CONT en activant les transistors de sélection T1 des cellules de la ligne L i. La deuxième étape consiste à lire les M cellules mémoire BC ij de la ligne sélectionnée par les M circuits de lecture CL agencés en bas de chaque colonne de la matrice. Chaque signal de lecture x(ox) ij est stocké dans la mémoire de stockage intermédiaire MEM_INT connectée à la sortie du circuit de lecture élémentaire CL . La troisième étape consiste à appliquer sur chaque second nœud d’entrée SL de ladite ligne une tension électrique de réinitialisation sur l’électrode inférieure EL1 (opération RESET) de manière à réduire la longueur du filament. Cette réinitialisation permet de minimiser la perturbation du fonctionnement selon la première configuration CONF1 (destination de la transition Ph 2 1 ) par le filament résistif provenant de la seconde configuration CONF2 (point de départ de la transition Ph 2 1 ). Enfin, une étape de conversion des données par le circuit de conversion CONV en lisant dans les mémoires de stockage intermédiaire MEM_INT est réalisée d’une manière similaire à la phase de transition Ph 1 2 mais avec une traduction dans le sens inverse. Une fois la phase de transition Ph 2 1 terminée, le circuit de stockage 10 fonctionne selon la première configuration CONF1 compatible avec l’exécution par le calculateur de la première phase de calcul Ph1 présentant un nombre considérable d’opérations d’écriture de la matrice 100. Les circuits de lecture CL sont adaptés à mesurer des variations de quantité de charge dans les composants mémoire NVM comme expliqué précédemment de manière à exploiter les variations de polarisation et ignorer l’existence du filament conducteur. L’avantage de cette configuration est qu’elle offre au concepteur une flexibilité de programmation tout en exploitant la compatibilité de chaque configuration de fonctionnement des mémoires selon l’invention avec les besoins en lecture/écriture de la phase de calcul réalisé. D’un manière générale, la tension électrique de formation lors d’une phase de transition Ph 1 2 , et la tension électrique de réinitialisation lors d’une phase de transition Ph 2 1 sont dénommées par le terme « tension de transformation ». La illustre un second exemple du pilotage de la configuration de fonctionnement des cellules mémoire d’un circuit de stockage de données selon l’invention selon la phase calculatoire exécutée. Le second exemple de la diffère du premier exemple en ce qui suit : la phase de transition de la première phase de calcul Ph1 vers la deuxième phase de calcul Ph2 est irréversible. L’algorithme n’exige qu’une seule première phase Ph1 exécutée initialement, ensuite les données stockées par la matrice 100 sont figées lors de la phase de transition Ph 2 1 .en effet, pendant l’étape de conversion préalablement décrite, le circuit de conversion CONV configure le circuit d’écriture CW à choisir entre les deux possibilités suivantes : Si la cellule mémoire BC ij stocke une donnée à un état logique haut (x(fe) ij =1), la tension appliquée sur l’électrode supérieure EL2 est maintenue jusqu’à court-circuiter les deux électrodes E1 et E2 via un filament traversant toute l’épaisseur de la couche centrale C2. La cellule mémoire se comporte comme un élément résistif à une faible résistance . Si la cellule mémoire BC ij stocke une donnée à un état logique bas (x(fe) ij =0), il n’y a pas besoin de former le filament conducteur et la structure du composant mémoire NVM reste intacte. La cellule mémoire se comporte comme un élément résistif à une résistance infinie. Un tel usage n’exploite évidemment pas pleinement les capacités de la technologie mixte selon l’invention mais présente l’avantage d’une réduction de la circuiterie d’écriture et d’une meilleure résolution à la lecture des données puisque l’écart entre les deux états résistifs possibles est considérable. En effet, l’état résistif haut correspond à une résistance supérieure à 10 MOhm et l’état résistif bas correspond à une résistance inférieure à 5 kOhm. La illustre un mécanisme de lecture selon la première configuration de fonctionnement CONF1 réalisé par un premier mode de réalisation du circuit de lecture. Le schéma électrique (50) présente une cellule mémoire BC ij en fonctionnement capacitif avec un circuit de lecture élémentaire CL composé d’un circuit comparateur COMP. Le comparateur COMP reçoit sur une première entrée une tension de référence VREF et sur une seconde entrée la tension de lecture VBL à travers le transistor T1 mis à l’état passant. Le circuit comparateur COMP comprend une sortie pour fournir le signal de lecture binaire x(fe) ij selon le résultat de la comparaison. Le signal de référence VREF est généré par une source de tension externe non présentée par souci de simplification. On présente aussi entre le nœud VBL et la masse électrique une capacité parasite C BL qui sert à recevoir les charges fournies par le composant mémoire NVM pendant la lecture. La tension aux bornes de la capacité parasite C BL est proportionnelle à la quantité de charge fournie par le composant capacitif NVM lors de l’opération de lecture. Le diagramme 51 présente la variation au cours du temps des différents signaux électriques intervenant dans l’opération de lecture selon la première configuration de fonctionnement CONF1. La procédure de lecture de la cellule mémoire consiste à charger le noeud BL par l’application d’une tension sur le noeud SL , et donc à travers la cellule mémoire BC ij ayant un comportement capacitif. La première étape consiste à sélectionner la cellule mémoire à lire en mettant à l’état passant le transistor de sélection (T1) correspondant à ladite cellule mémoire. Ensuite, le nœud de lecture BL associé à la cellule mémoire BC ij est initialisé à une tension nulle par le circuit d’écriture CW. Cela correspond à l’état initial du circuit de lecture à l’instant t0 du diagramme 51. Ensuite, une impulsion de lecture est appliquée sur le second nœud d’entrée SL associé à ladite colonne afin de charger le nœud d’entrée/sortie BL associé à la même colonne. En réponse à cette stimulation, la dynamique d’évolution de la tension de lecture VBL varie selon la quantité de charge préalablement stockée dans le composant mémoire NVM agissant comme une capacité : Si la donnée stockée x=1, la tension de lecture VBL augmente selon une pente rapide pendant le chargement de la capacité C BL pour atteindre un niveau d’équilibre supérieur à la tension de référence VREF en régime stationnaire. Si la donnée stockée x=0, la tension de lecture VBL augmente selon une pente lente pendant le chargement de la capacité C BL pour atteindre un niveau d’équilibre inférieur à la tension de référence VREF en régime stationnaire. Il en résulte que le signal numérique x(fe) ij fourni par la sortie du comparateur représente l’état logique de la donnée préalablement stockée dans le composant mémoire NVM. Si VBL > VREF on observe x(fe) ij =1 sur la sortie du comparateur COMP pour une donnée stockée x=1, Sinon observe x(fe) ij =0. La illustre un mécanisme de lecture selon la seconde configuration de fonctionnement CONF2 réalisé par le premier mode de réalisation du circuit de lecture décrit dans la . Le schéma électrique 50’ présente une cellule mémoire BC ij en fonctionnement résistif avec un circuit de lecture élémentaire CL composé d’un circuit comparateur COMP. Le diagramme 51’ présente la variation au cours du temps des différents signaux électriques intervenant dans l’opération de lecture selon la seconde configuration de fonctionnement CONF2. La première étape consiste à sélectionner la cellule mémoire à lire en mettant à l’état passant le transistor de sélection T1 correspondant à ladite cellule mémoire. Ensuite, le nœud de lecture BL associé à la cellule mémoire BC ij est initialisé à une tension nulle par le circuit d’écriture CW. Cela correspond à l’état initial du circuit de lecture à l’instant t0 du diagramme 51’. Ensuite, une impulsion de lecture est appliquée sur le second nœud d’entrée SL associé à ladite colonne afin de charger le nœud d’entrée/sortie BL associé à la même colonne. La lecture de la cellule mémoire consiste à estimer la valeur de la résistance du dispositif NVM. Le circuit équivalent obtenu lorsque le transistor T1 est passant est un circuit RC formé par la résistance du composant mémoire NVM en série avec l’élément capacitif parasite C BL. L’élément capacitif C BL initialement déchargé se charge selon une constante de temps τ=RC BL . On observe ainsi une évolution de la tension BL plus lente avec constante de temps τ supérieure lorsque le composant mémoire présente un état résistif haut (HRS). On observe une évolution de la tension BL plus rapide avec constante de temps τ inférieure lorsque le composant mémoire présente un état résistif bas (LRS). La durée de l’impulsion appliquée doit être suffisamment courte pour sonder la tension BL lors du régime transitoire et éviter d’atteindre le régime stationnaire de la charge de l’élément capacitif C B L . La illustre un second mode de réalisation du circuit de lecture élémentaire CL compatible avec la seconde configuration de fonctionnement. Le circuit de lecture illustré dans la diffère de celui de la par le rajout dans le circuit de lecture élémentaire CL d’une résistance de lecture R lect montée en parallèle avec l’élément capacitif C B L. La résistance de lecture R lect permet de réaliser un pont diviseur de tension tel que la valeur statique de la tension de VBL (régime stationnaire) varie avec la valeur de la résistance du composant mémoire NVM se comportant comme une résistance variable selon la valeur de la donnée stockée. Cette alternative élimine la contrainte d’avoir une impulsion de lecture courte. En effet, il n y a plus besoin de comparer les tensions pendant le régime transitoire car la valeur statique de VBL dépend du ratio de division du pont diviseur de tension réalisé par résistance de lecture R lect et le composant mémoire NVM. La illustre un mode de réalisation combiné du circuit de lecture CL et d’une mémoire de stockage intermédiaire MEM_INT selon l’invention. Il s’agit d’un mode de réalisation où le circuit de lecture CL et la mémoire de stockage intermédiaire MEM_INT qui lui est associée sont réalisés dans un seul circuit CL+MEM_INT dénommé « circuit de détection et de stockage ». Le circuit de détection et de stockage CL+MEM_INT comprend une bascule à verrou LATCH ayant deux nœuds d’entrée/sortie N’1 et N’2 ; un premier nœud N1 d’entrée destiné à recevoir la tension de référence VREF et connecté au premier nœud d’entrée/sortie N1’ de la bascule à verrou à travers un premier interrupteur I1; et un second nœud N2 d’entrée destiné à recevoir la tension de lecture VBL et connecté au second nœud d’entrée/sortie N1’ de la bascule à verrou à travers un second interrupteur I2. La bascule à verrou LATCH consiste en deux circuits inverseurs INV1 et INV2 connectés tête-bêche tel que la sortie de chacun alimente l’entrée de l’autre. On obtient alors un fonctionnement en mémoire intermédiaire au régime stationnaire de la bascule à verrou LATCH. Cela est possible lorsqu’on connecte chacun des deux nœuds N1’ et N2’ à comparer sur chacune des entrées-sorties des inverseurs. En régime transitoire, l’application de deux tensions différentes sur les deux nœuds N1’ et N2’ perturbe l’état d’équilibre de la bascule à verrou LATCH qui bascule à un nouveau état d’équilibre selon la comparaison entre les deux tensions différentes appliquées aux nœuds N1’ et N2’. Les deux circuits inverseurs INV1 et INV2 sont connectés à un nœud d’alimentation NVDD à travers un premier transistor de contrôle T cmd 1 . Les deux circuits inverseurs INV1 et INV2 sont connectés à un noeud de masse électrique à travers un second transistor de contrôle T cmd 2 . Lorsque le premier nœud de contrôle et le second nœud de contrôle T cmd 1 et T cmd 2 sont à l’état passant, les circuits inverseurs INV1 et INV2 sont alimentés par la tension d’alimentation VDD. Lorsque le premier nœud de contrôle et le second nœud de contrôle T cmd 1 et T cmd 2 sont à l’état bloquant, les circuits inverseurs INV1 et INV2 sont isolés de la tension d’alimentation VDD et donc la bascule à verrou LATCH est désactivée. A titre d’exemple, on décrit le déroulement de l’opération de lecture mise en œuvre par le circuit de détection et de stockage CL+MEM_INT lorsque la première configuration de fonctionnement CONF1 est choisie. La première étape consiste à mettre le premier interrupteur I1 et le second interrupteur I2 à un état bloquant afin d’isoler la bascule à verrou LATCH. La deuxième étape consiste à la sélection par les moyens de contrôle CONT de la cellule mémoire à lire en activant le transistor de sélection T1 correspondant à ladite cellule mémoire. La troisième étape consiste à l’initialisation du nœud d’entrée/sortie BL associé à ladite colonne à une tension nulle par le circuit d’écriture CW. La quatrième étape consiste en l’application par le circuit d’écriture CW d’une tension de lecture, sous forme d’impulsion à titre d’exemple, sur le second nœud d’entrée SL associé à ladite colonne. Cette étape permet de précharger le nœud d’entrée/sortie BL avec tension de lecture. Simultanément, le premier et le second interrupteur I1 et I2 sont mis à un état passant, et le premier et le second nœud de contrôle T cmd 1 et T cmd 2 sont mis à l’état bloquant. Cela permet de désactiver la bascule à verrou LATCH pour permettre de précharger les nœuds N1’ et N2’ avec la tension de lecture. Ensuite, pendant la cinquième étape, le premier et le second interrupteur I1 et I2 sont mis à un état passant et le premier et le second nœud de contrôle T cmd 1 et T cmd 2 sont à l’état passant pour activer la bascule à verrou LATCH. Les tensions préalablement préchargées sur les nœuds N1’ et N2’ perturbent l’équilibre de la bascule à verrou LATCH. Cette perturbation déclenche un mécanisme de comparaison entre la tension de lecture VBL sur le nœud N2’ avec la tension de référence VREF sur le nœud N1’. La bascule à verrou LATCH retrouve un état d’équilibre en basculant selon la comparaison entre les deux tensions VREF et VBL . Si VBL est supérieur à VREF le nœud N2’ bascule à un état logique haut (x=1) et le nœud N1’ bascule à un état logique bas (x=0) Si VBL est inférieur à VREF le nœud N2’ bascule à un état logique bas (x=0) et le nœud N1’ bascule à un état logique haut (x=1). Le circuit de détection et de stockage CL+MEM_INT réalise ainsi la fonction de circuit comparateur dans le contexte d’une opération de lecture. L’étape finale consiste à mettre le premier et le second interrupteur I1et I2 à un état bloquant afin d’isoler la bascule à verrou de son environnement et ainsi stocker temporairement le signal de lecture selon l’état du couple de noeud N1’ et N2’ résultant de l’opération de comparaison. Le circuit de détection et de stockage CL+MEM_INT réalise ainsi la fonction de stockage temporaire utilisable pour la conversion lors d’une phase de transition d’une configuration de fonctionnement à une autre. L’avantage de ce mode de réalisation consiste à une réduction de la surface occupée par le circuit par rapport à une implémentation avec un circuit de lecture CL et des mémoires de stockage temporaire MEM_INT réalisés par deux circuits distincts. La illustre un mécanisme de lecture et de stockage selon la seconde configuration de fonctionnement réalisé par le circuit combiné CR+MEM_INT de la . Dans cet exemple d’illustration, le second nœud N2 d’entrée destiné à recevoir la tension de lecture VBL est connecté à une source de courant GEN constant générant un courant de lecture I lect . Le courant de lecture I lect parcourt l’élément résistif correspondant au composant mémoire NVM lorsque ce dernier fonctionne selon la seconde configuration de fonctionnement CONF2. La source de courant GEN est réalisable par un miroir de courant qui peut être activé ou désactivé selon des signaux de contrôle non représentés par souci de simplification. Le déroulement de l’opération de lecture mise en œuvre par le circuit de détection et de stockage CL+MEM_INT pour la seconde configuration de fonctionnement CONF2 diffère du déroulement préalablement décrit pour la première configuration de fonctionnement CONF1 en ce qui suit : la quatrième étape consiste à l’activation du miroir de courant GEN de manière à fournir un courant électrique à une intensité prédéterminée parcourant l’élément résistif NVM avec les interrupteurs I1 et I2 à un état passant et l’alimentation des deux inverseurs INV1 et INV2 coupée. Cela permet de précharger le nœud N2’ à un potentiel correspondant à la chute de tension provoquée par la résistance de l’élément résistif NVM. La durée de cette étape est prédéterminée par le concepteur de manière à atteindre le régime stationnaire sur le nœud N2’. La durée est de l’ordre de quelques dizaines de nanosecondes. La cinquième étape consiste à activer l’alimentation des inverseurs INV1 et INV2 et donc activer la bascule à verrou LATCH tout en mettant simultanément les interrupteurs I1 et I2 à un état bloquant de manière à isoler la basculer à verrou LATCH du nœud N2. Les sorties (N1’, N2’) de la bascule à verrou LATCH basculent donc à un état logique haut ou bas sans charger ou décharger le nœud N2. D’un point de vue consommation, cela présente l’avantage de limiter les variations de la tension V SL sur l’électrode supérieure du composant mémoire NVM. Dans la section suivante, nous allons décrire un exemple non limitatif du contexte applicatif du circuit de stockage de données 10 selon l’invention. Il s’agit des circuits calculateurs de réseau de neurones artificiels. Les réseaux de neurones artificiels constituent des modèles de calcul imitant le fonctionnement des réseaux de neurones biologiques. Les réseaux de neurones artificiels comprennent des neurones interconnectés entre eux par des synapses, chaque synapse est attachée à un poids synaptique (ou coefficient synaptique) implémenté par exemple par des mémoires numériques. Dans le contexte de l’intelligence artificielle embarquée, les puces électroniques implémentant des réseaux de neurones (profonds et/ou impulsionnels) nécessitent une importante capacité mémoire pour stocker les paramètres de ces réseaux. La mise en œuvre de réseaux de neurones se décompose en deux phases : l’apprentissage et l’inférence. La phase d’apprentissage consiste à modifier les poids synaptiques du réseau suivant un algorithme dit d’apprentissage pour les faire converger vers des valeurs telles que le réseau accomplisse la tâche à laquelle il est entraîné. La phase d’inférence consiste à appliquer aux données d’entrée la tâche préalablement apprise. Dans le cas d’un accélérateur de réseaux de neurones, la vie du système commence par une phase d’apprentissage intensive. Suite à cette opération d’apprentissage le circuit réalise des opérations d’inférence. Il en résulte que les systèmes d’intelligence artificielle, incluant une opération d’apprentissage, doivent en plus implémenter des méthodes de modification de ces paramètres pour répondre à une tache donnée. D’un point de vue moyen de stockage des paramètres du réseau, et plus particulièrement des coefficients synaptiques, les deux opérations susmentionnées présentent une différence importante : durant l’apprentissage les poids synaptiques sont régulièrement modifiés, donc les cellules mémoire qui stockent leurs valeurs subissent plusieurs itérations d’opérations de réécriture intensives. durant inférence les poids synaptiques sont figés et les cellules mémoires concernées ne subissent plus d’action d’écriture mais un nombre considérable d’opérations de lecture. Ainsi, il est possible d’utiliser le circuit stockage de données 10 selon l’invention dans un circuit calculateur de réseau de neurones artificiels de la manière suivante : les cellules mémoires NVM sont destinées à stocker les coefficients synaptiques du réseau. Le circuit stockage de données 10 est configuré selon la première configuration de fonctionnement CONF1 lorsque lors de l’exécution d’une phase d’apprentissage (écriture intensive) par le réseau de neurones artificiels. Le circuit stockage de données 10 est configuré selon la seconde configuration de fonctionnement CONF2 lorsque lors de l’exécution d’une phase d’inférence (lecture intensive) par le réseau de neurones artificiels. Cette implémentation du circuit stockage de données 10 selon l’invention permet d’améliorer la robustesse technologique, la fiabilité et la consommation énergétique du circuit calculateur de réseau de neurones en adaptant les moyens de stockage avec les contraintes de la phase de calcul réalisée durant la vie du circuit calculateur. Circuit de stockage de données (10) comprenant une matrice de cellules mémoire (BC i j ), de N lignes (L i ) et M colonnes (C j ) réalisée sur un substrat semi-conducteur, comprenant : Pour chaque ligne (L i ) un premier nœud d’entrée (WL ) configuré pour recevoir un signal de sélection (VWL ) ; au moins un second nœud d’entrée (SL ) configuré pour recevoir une première tension d’écriture (VSL ) ; Pour chaque colonne (C j ) un nœud d’entrée/sortie (BL ) configuré pour recevoir une seconde tension d’écriture (VBL ) et fournir une tension de lecture (VBL ) ; les cellules mémoire (BC i j ) étant configurables et non volatiles ; chacune étant destinée à fonctionner selon l’une quelconque parmi deux configurations de fonctionnement (CONF1, CONF2) ; la première configuration de fonctionnement (CONF1) correspondant à une mémoire ferroélectrique à polarisation électrique variable; et la seconde configuration de fonctionnement (CONF2) correspondant une mémoire résistive à filament conducteur variable ; chaque cellule mémoire (BC ij ) comprenant : un empilement de couches minces (NVM) selon l’ordre suivant : une première couche (C1) en un matériau électriquement conducteur formant une électrode inférieure (EL1), une seconde couche (C2) en un matériau diélectrique et ferromagnétique, une troisième couche (C3) en matériau électriquement conducteur formant une électrode supérieure (EL2) connecté au second nœud d’entrée (SL ) associé à la colonne de ladite cellule mémoire (BC ij ) ; un transistor de sélection (T1) ayant une grille connectée au premier nœud d’entrée (WL ) associé à la ligne de ladite cellule mémoire (BC i j ) et reliant l’électrode inférieure (EL1) au nœud d’entrée/sortie (BL ) associé à la colonne de ladite cellule mémoire (BC i j ) ; le circuit de stockage de données (10) étant configuré pour réaliser, à chaque transition d’une configuration de fonctionnement, dénommée configuration de départ, vers l’autre configuration (CONF1, CONF2) de fonctionnement, dénommée configuration d’arrivée: - la lecture de chaque cellule mémoire (BC i j ) selon la configuration de départ et le stockage temporaire d’un signal de lecture résultant; - l’application d’une tension de transformation sur chaque cellule mémoire (BC i j ) ; - la conversion de chaque signal de lecture selon la configuration de départ en un signal d’écriture compatible avec la configuration d’arrivée ; - la réécriture de chaque cellule mémoire (BC i j ) à partir des signaux d’écriture compatibles avec la configuration de départ. Circuit de stockage de données (10) selon la revendication 1 comprenant en outre: un circuit d’écriture (CW) pour écrire dans chaque cellule mémoire (BC i j ) en fournissant la première ou la seconde tension d’écriture (VSL , VBL ) à partir d’un signal de contrôle d’écriture (cont_w); chacune des tensions d’écriture (VSL , VBL ) étant adaptables selon la configuration de fonctionnement choisie (CONF1 ,CONF2) ; la durée et/ou l’amplitude de ladite tension d’écriture (VSL , VBL ) associée à la première configuration de fonctionnement étant inférieure à celle associée à la seconde configuration de fonctionnement (CONF2) ; un circuit de lecture (CL) pour fournir un signal de lecture (x(fe) ij , x(ox) ij ) pour chaque cellule mémoire sélectionnée. Circuit de stockage de données (10) selon la revendication 2 comprenant en outre : au moins une mémoire de stockage intermédiaire (MEM_INT) destinée à stocker temporairement chaque signal de lecture (x(fe) i j ) lorsque la première configuration (CONF1) est choisie ; des moyens de contrôle (CONT) pour commander les circuits de lecture et le circuit d’écriture selon la configuration (CONF1, CONF2) choisie et fournir le signal de sélection (VWL ) de la ligne (L i ) ; Circuit de stockage de données (10) selon la revendication 3 dans lequel les moyens de contrôle (CONT) comprennent un circuit de conversion (CONV) configuré pour convertir, pour chaque cellule mémoire, le signal de lecture (x(fe) ij ) résultant de la première configuration de fonctionnement (CONF1) en un signal de contrôle d’écriture (CONT_W ) compatible avec la seconde configuration de fonctionnement (CONF2). Circuit de stockage de données (10) selon la revendication 4 dans lequel le circuit d’écriture (CW) est configuré pour appliquer sur chaque second nœud d’entrée (SL ) une tension électrique de transformation pour former un filament conducteur dans la deuxième couche (C2) partant de la troisième couche (C3) dans chaque cellule mémoire (BC ij ) ; ledit filament correspondant à un état résistif bas. Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 5 dans lequel l’au moins une mémoire de stockage intermédiaire (MEM_INT) est destinée en outre à stocker chaque signal de lecture (x(ox) i j ) lorsque la seconde configuration (CONF2) est choisie ; et dans lequel le circuit de conversion (CONV) est configuré pour convertir, pour chaque cellule mémoire, le signal de lecture (x(ox) ij ) résultant de la seconde configuration de fonctionnement (CONF2) en un signal de contrôle d’écriture (CONT_W ) compatible avec la première configuration de fonctionnement (CONF1). Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 6 dans lequel le circuit de lecture (CL) comprend une pluralité de circuits de lecture élémentaires (CL ) comprenant chacun : un comparateur (COMP) pour comparer la tension de lecture (VBL ) et une tension de référence (VREF) afin de fournir le signal de lecture (x(fe) ij , x(ox) ij ) de la cellule mémoire en cours de lecture. Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 7 dans lequel l’au moins une mémoire de stockage intermédiaire (MEM_INT) est une bascule synchrone. Circuit de stockage de données (10) selon l’une quelconque des revendication 7 ou 8 dans lequel le circuit de lecture pour chaque colonne (C j ) est configuré pour réaliser une opération de lecture en exécutant les étapes suivantes : sélectionner la cellule mémoire à lire en mettant à l’état passant le transistor de sélection (T1) correspondant à ladite cellule mémoire ; initialiser le nœud d’entrée/sortie (BL ) associé à ladite colonne à une tension nulle ; appliquer une impulsion de lecture sur le second nœud d’entrée (SL ) associé à ladite colonne afin de charger le nœud d’entrée/sortie (BL ) associé à la même colonne ; comparer la tension de lecture (VBL ) sur le nœud d’entrée/sortie (BL ) avec la tension de référence (VREF) . Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 6 dans lequel le circuit de lecture (CL) et l’au moins une mémoire de stockage intermédiaire (MEM_INT) sont réalisées par un seul circuit de détection et de stockage (CL+MEM_INT) comprenant : une bascule à verrou (LATCH) ayant deux nœuds d’entrée/sortie (N’ 1, N’ 2) ; un premier nœud (N1) d’entrée étant destiné à recevoir la tension de référence (VREF) et étant connecté au premier nœud d’entrée/sortie (N1’) de la bascule à verrou à travers un premier interrupteur (I1); un second nœud (N2) d’entrée étant destiné à recevoir la tension de lecture (VBL ) et étant connecté au second nœud d’entrée/sortie (N1’) de la bascule à verrou à travers un second interrupteur (I2). la bascule à verrou (LATCH) étant connectée à un nœud d’alimentation (NVDD) à travers un premier transistor de contrôle (T cmd1 ) et à la masse électrique à travers un second transistor de contrôle (T cmd 2 ) Circuit de stockage de données (10) selon la revendication précédente dans lequel le circuit de lecture pour chaque colonne (C j ) est configuré pour réaliser une opération de lecture en exécutant les étapes suivantes : sélectionner la cellule mémoire à lire en activant le transistor de sélection (T1) correspondant à ladite cellule mémoire ; initialiser le nœud d’entrée/sortie (BL ) associé à ladite colonne à une tension nulle ; mettre le premier et le second interrupteur (I1, I2) à un état passant et mettre le premier et le second transistor de contrôle (T cmd1 T cmd 2 ) à un état bloquant afin de désactiver la bascule à verrou (LATCH), appliquer une impulsion de lecture sur le second nœud d’entrée (SL ) associé à ladite colonne afin de charger le nœud d’entrée/sortie (BL ) associé à la même colonne ; mettre le premier et le second interrupteur (I1, I2) à un état passant afin de comparer la tension de lecture (VBL ) sur le nœud d’entrée/sortie (BL ) avec la tension de référence (VREF) et fournir le signal de lecture (x(fe) i j , x(ox) i j ); mettre le premier et le second interrupteur (I1, I2) à un état bloquant afin de stocker temporairement le signal de lecture (x(fe) i j , x(ox) i j ). Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 11 dans lequel le circuit d’écriture est configuré pour réécrire les données lues dans une cellule mémoire après chaque opération de lecture lorsque la première configuration (CONF1) est choisie. Circuit de stockage de données (10) selon l’une quelconque des revendications 2 à 12 dans lequel, le circuit d’écriture est configuré pour appliquer une tension d’écriture présentant une amplitude et/ou une durée suffisante pour établir un filament conducteur traversant un état résistif bas irréversible. Circuit de stockage de données (10) selon l’une quelconque des revendications précédentes dans lequel : la première (C1) et la troisième (C3) couche sont réalisées en nitrure de titane ; la deuxième couche (C2) est réalisée en oxyde d'hafnium dopé avec du silicium ou réalisée en HfZrO2. Calculateur (CALC) pour exécuter un algorithme de calcul impliquant une pluralité de variables numériques (w) selon au moins deux phases de fonctionnement, la première phase de fonctionnement (Ph1) impliquant essentiellement des opérations d’écriture de la variable numérique ; la seconde phase de fonctionnement (Ph2) impliquant essentiellement des opérations de lecture de la variable numérique ; ledit calculateur (CALC) comprenant un circuit de stockage de données (10) selon l’une quelconque des revendications précédentes pour stocker les variables numériques (w) et dans lequel : les cellules mémoires (BC ij ) sont configurées par les moyens de contrôle (CONT) pour fonctionner selon la première configuration (CONF1) lors de l’exécution de la première phase de fonctionnement ; les cellules mémoires (BC ij ) sont configurées par les moyens de contrôle (CONT) pour fonctionner selon la seconde configuration (CONF1) lors de l’exécution de la seconde phase de fonctionnement. Calculateur (CALC) selon la revendication précédente configuré pour mettre en œuvre un réseau de neurones artificiels, le réseau de neurones étant composé d’une succession de couches (C k, C k+1 ) étant chacune constituée d’un ensemble de neurones, chaque couche étant associée à un ensemble de coefficients synaptiques (w i,j ); dans lequel : les variables numériques sont les coefficients synaptiques du réseau de neurones, la première phase de fonctionnement est une phase d’apprentissage ; la seconde phase de fonctionnement est une phase d’inférence ; Procédé de commande d’un circuit de stockage selon l’une quelconque des revendications 3 à 14 pour piloter le passage de la première configuration (CONF1) à la seconde configuration (CONF2) comprenant les étapes suivantes pour chaque ligne de la matrice de mémoires : sélectionner la ligne de la matrice de cellules mémoire (100) via le signal de sélection (VWL ) ; lire chaque cellule mémoire et stocker chaque signal de lecture (x(fe) ij ) de la ligne dans les mémoires de stockage intermédiaire (MEM_INT) de manière à détecter le sens de la polarisation électrique de chaque cellule mémoire ; appliquer sur chaque second nœud d’entrée (SL ) de ladite ligne une tension électrique de transformation afin de former un filament conducteur dans la deuxième couche (C2) partant de la troisième couche (C3) dans chaque cellule mémoire (BC i j ) ; ledit filament correspondant à un état résistif haut, convertir les signaux de lecture (x(fe) ij ) stockés dans les mémoires de stockage intermédiaire (MEM_INT) pendant le fonctionnement selon la première configuration (CONF1) à des signaux de contrôle d’écriture compatibles avec la seconde configuration (CONF2) ; écrire dans les cellules mémoires de ladite ligne selon les signaux de contrôle d’écriture compatibles avec la seconde configuration (CONF2) de manière à faire varier la longueur du filament conducteur formé.