FR 3135824 A1 20231124 FR 2204747 A 20220518 Titre : Procédé de réalisation d’une zone d’individualisation d’un circuit intégré L’invention porte sur un procédé de réalisation d’une zone d’individualisation d’une puce microélectronique comprenant un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), et un niveau (30A) d’interconnexions comportant des vias (30), le procédé comprenant les étapes suivantes : fournir le premier niveau (10A) et une couche diélectrique (200), déposer de façon aléatoire des particules (P) sur la couche diélectrique (200), déposer un masque de gravure (300) sur la couche diélectrique (200) et les particules (P), planariser de façon à obtenir une couche composite (300’) comprenant les particules (P), former une couche de lithographie (400) comprenant des motifs d’ouvertures (401), graver la couche composite au travers des motifs d’ouvertures (401) pour former des ouvertures de masque (301, 301F), puis graver la couche diélectrique (200) au travers des ouvertures de masque (301, 301F), de façon à obtenir des ouvertures de via (320) fonctionnelles et des ouvertures de via dégradées (320F), remplir les ouvertures de via (320, 320F) de sorte à former les vias (30) du niveau (30A) d’interconnexions, lesdits vias (30) comprenant des vias fonctionnels (30OK) au niveau des ouvertures fonctionnelles (320) et des vias dysfonctionnels (30KO) au niveau des ouvertures dégradées (320F). Figure pour l’abrégé : Fig.7A Procédé de réalisation d’une zone d’individualisation d’un circuit intégré La présente invention concerne l’individualisation des circuits intégrés. Elle trouve pour application particulièrement avantageuse la protection de circuits intégrés, de composants ou de dispositifs intégrant de tels circuits. ETAT DE LA TECHNIQUE L’individualisation d’un circuit intégré dans un composant permet l’identification unique de ce composant. Cela permet par exemple de protéger le composant contres des attaques par émulation des fonctions que le composant est sensé faire. Afin d’identifier de manière unique un circuit intégré, il existe des solutions visant à utiliser les dispersions fonctionnelles inhérentes aux circuits intégrés. Les résistances des lignes d’interconnexion métallique ou des vias différent d’un circuit à l’autre, ce qui induit des chutes de tension le long du chemin emprunté par le signal électrique. Le temps de réponse des signaux diffère donc du fait de la variabilité induite sur les temps de propagation des signaux aux limites des contraintes électroniques du circuit, ou encore du fait de l’instabilité au démarrage des composants comme par exemple les mémoires SRAMS (acronyme de Static Random Access Memory signifiant mémoire vive statique) qui présentent un état unique à chaque démarrage. Toutefois, ces solutions sont très sensibles aux variations environnementales ou au vieillissement. En particulier, des changements de températures, de tensions d’alimentation ou des interférences électromagnétiques peuvent affecter les performances de ces solutions en diminuant leur robustesse. Ainsi, les temps de réponse d’un circuit intégré peuvent évoluer dans le temps. Il en résulte qu’un circuit légitime peut éventuellement être déclaré comme étant contrefait. D’autres solutions consistent à dégrader volontairement et aléatoirement les vias d’un niveau d’interconnexions. Le document US 2014/042627 A1 divulgue un procédé dans lequel certaines ouvertures du masque de gravure permettant de former les vias sont partiellement bouchées par des particules issues d’un polymère diblocs. Ce procédé ne permet cependant pas de boucher de façon satisfaisante les ouvertures du masque de gravure. Un objet de la présente invention consiste donc à dépasser les limitations des solutions connues. En particulier, un objet de la présente invention est de proposer un procédé de réalisation d’une zone d’individualisation qui soit efficace et qui présente un caractère aléatoire. RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit un procédé de réalisation d’une zone d’individualisation d’une puce microélectronique, ladite puce comprenant au moins : un premier et un deuxième niveaux de pistes électriques, un niveau d’interconnexions situées entre les premiers et deuxième niveaux de pistes électriques et comportant des vias destinés à connecter électriquement des pistes électriques du premier niveau avec des pistes électriques du deuxième niveau. La puce présente au moins une autre zone, distincte de la zone d’individualisation, destinée à former une zone fonctionnelle de la puce. Le procédé comprend au moins les étapes suivantes effectuées au niveau de la zone d’individualisation de la puce : fournir au moins le premier niveau de pistes électriques, former au moins une couche diélectrique sur le premier niveau, déposer aléatoirement des particules sur une face exposée de la couche diélectrique, puis appliquer un tampon de brassage sur ladite face exposée pour que le tampon de brassage déplace au moins certaines particules sur la face exposée de la couche diélectrique, déposer une couche de masque sur la face exposée comprenant les particules, planariser la couche de masque de façon à obtenir une couche composite comprenant les particules et présentant une surface plane, déposer une couche de lithographie sur la couche composite, former dans la couche de lithographie des motifs d’ouvertures, lesdits motifs d’ouvertures étant situés au moins en partie au droit des pistes électriques, ouvrir la couche composite au travers des motifs d’ouvertures de la couche de lithographie, de façon à former des ouvertures de masque, lesdites ouvertures de masque comprenant des ouvertures de masque altérées au niveau des particules de la couche composite, et des ouvertures de masque débouchantes en dehors des particules de la couche composite, graver l’au moins une couche diélectrique au travers des ouvertures de masque, de façon à former des ouvertures de vias débouchant sur le premier niveau des pistes électriques, comprenant des ouvertures de vias fonctionnelles au droit des ouvertures de masque débouchantes, et des ouvertures de vias dégradées au droit des ouvertures de masque altérées, remplir les ouvertures de vias avec un matériau électriquement conducteur de sorte à former au moins les vias du niveau d’interconnexions, lesdits vias comprenant des vias fonctionnels au niveau des ouvertures de vias fonctionnelles et des vias dysfonctionnels au niveau des ouvertures de vias dégradées. Le procédé comprend en outre, préalablement au dépôt des particules dans la zone d’individualisation, une formation d’un masque de protection sur la zone destinée à former la zone fonctionnelle de la puce. Ainsi, les particules déplacées par le tampon sont réparties aléatoirement sur la couche diélectrique préalablement à la formation de la couche de masque. La formation des ouvertures de masque dans la couche de masque est perturbée. En particulier, certaines ouvertures de masque sont mal formées au sein de la couche de masque du fait de la présence des particules. Ces ouvertures de masque altérées, qui peuvent être en partie obstruées ou totalement bouchées, empêchent ensuite que certaines ouvertures de vias soient correctement formées. Des ouvertures de vias dégradées sont ainsi formées, qui peuvent être typiquement soit totalement bouchées soit partiellement bouchées. Le matériau électriquement conducteur ne peut plus être correctement déposé dans ces ouvertures de vias dégradées. Les particules déposées avant formation de la couche de masque conduisent in fine à la formation de vias dysfonctionnels, qui peuvent être inactifs – c’est-à-dire sans conduction électrique – ou dégradés – c’est-à-dire avec une conduction électrique très inférieure à une conduction nominale d’un via fonctionnel. Le procédé proposé permet donc de dégrader volontairement mais aléatoirement le niveau d’interconnexions. Cette dégradation volontaire permet de créer des vias dysfonctionnels répartis de façon aléatoire au sein de la zone d’individualisation de la puce. Le diagramme de réponse de la puce ou du circuit intégré sera donc intimement lié au caractère aléatoire de la répartition des vias dysfonctionnels. Cette réponse sera par conséquent unique. Chaque circuit intégré réalisé par ce procédé génère ainsi une réponse différente. Par ailleurs, le diagramme de réponse du circuit intégré sera stable dans le temps contrairement aux solutions décrites ci-dessus dans la section relative à l’état de la technique. Le caractère aléatoire ou le désordre sur les positions des particules, obtenu à l’issue du dépôt et du brassage des particules, est supérieur à celui obtenu à partir d’un copolymère diblocs comme divulgué par le document US 2014/042627 A1, puisqu’un copolymère diblocs présente nécessairement intrinsèquement un certain ordre. De manière particulièrement avantageuse, il a été constaté que le procédé proposé permet d’aboutir à ce que le caractère aléatoire de la répartition des vias dysfonctionnels ou inactivés soit homogène ou sensiblement homogène sur toute la surface d’une plaque portant des zones d’individualisation. Ainsi une zone d’individualisation située au bord d’une plaque bénéficiera d’un caractère aléatoire de même ampleur qu’une zone d’individualisation située au centre de cette même plaque. Par ailleurs, le dépôt aléatoire de particules, par exemple à partir d’une solution colloïdale, et l’application d’un tampon de brassage déplaçant lesdites particules sont des étapes courantes des technologies de la microélectronique. Ces étapes peuvent par exemple correspondre à la mise en œuvre au moins partielle d’un procédé de polissage mécano-chimique CMP (acronyme de « Chemical Mechanical Polishing »), bien connu et largement utilisé dans les technologies de la microélectronique. Cela permet d’éviter des coûts de développement liés à de nouveaux procédés. Les coûts de mise en œuvre de ce procédé d’individualisation sont ainsi réduits. La zone d’individualisation est difficilement, voire n’est pas clonable physiquement. Elle peut être qualifiée par l’acronyme PUF (du vocable anglais Physically Unclonable Function). Il est donc possible de rendre unique le circuit intégré comportant cette zone d’individualisation. Le procédé selon l’invention propose ainsi une solution fiable, que l’on peut aisément mettre en œuvre et à un cout réduit, afin de réaliser une zone d’individualisation d’un circuit intégré. Un autre aspect concerne un procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré, le circuit intégré comportant au moins: un premier et un deuxième niveaux des pistes électriques, un niveau d’interconnexions situées entre les premiers et deuxième niveaux des pistes électriques et comportant des via destinées à connecter électriquement des pistes du premier niveau avec des pistes du deuxième niveau une zone d’individualisation du circuit intégré. La zone d’individualisation est réalisée en mettant en œuvre le procédé décrit précédemment, de préférence sur une partie seulement du circuit intégré. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels : Les figures nA (n=1…16, n≠4) illustrent schématiquement en coupe transverse des étapes de modes de réalisation d’une zone d’individualisation d’un circuit intégré selon la présente invention. Les figures nB (n=1…16, n≠4) illustrent schématiquement en vue de dessus les étapes illustrées aux figures nA correspondantes. La illustre schématiquement un équipement de CMP permettant la mise en œuvre du procédé de réalisation d’une zone d’individualisation d’un circuit intégré selon un mode de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs des différentes couches, vias, motifs et reliefs ne sont pas représentatives de la réalité. Procédé de réalisation d’une zone d’individualisation (1) d’une puce microélectronique, ladite puce comprenant au moins : un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), un niveau (30A) d’interconnexions situées entre les premiers (10A) et deuxième (20A) niveaux de pistes électriques (10, 20) et comportant des vias (30) destinés à connecter électriquement des pistes électriques (10) du premier niveau (10A) avec des pistes électriques (20) du deuxième niveau (20A), la puce présentant au moins une autre zone, distincte de la zone d’individualisation, destinée à former une zone fonctionnelle de la puce, le procédé comprenant au moins les étapes suivantes effectuées au niveau de la zone d’individualisation (1) de la puce : fournir au moins le premier niveau (10A) de pistes électriques (10), former au moins une couche diélectrique (200) sur le premier niveau (10A), déposer aléatoirement des particules (P) sur une face exposée (202) de la couche diélectrique (200), puis appliquer un tampon de brassage (3) sur ladite face exposée (202) pour que le tampon de brassage (3) déplace au moins certaines particules (P) sur la face exposée (202) de la couche diélectrique (200), déposer une couche (300) de masque sur la face exposée (202) comprenant les particules (P), planariser la couche (300) de masque de façon à obtenir une couche composite (300’) comprenant les particules (P) et présentant une surface plane (302’), déposer une couche (400) de lithographie sur la couche composite (300’), former dans la couche (400) de lithographie des motifs d’ouvertures (401), lesdits motifs d’ouvertures (401) étant situés au moins en partie au droit des pistes électriques (10), ouvrir la couche composite (300’) au travers des motifs d’ouvertures (401) de la couche (400) de lithographie, de façon à former des ouvertures de masque (301, 301F), lesdites ouvertures de masque (301, 301F) comprenant des ouvertures de masque (301F) altérées au niveau des particules (P) de la couche composite (300’), et des ouvertures de masque (301) débouchantes en dehors des particules (P) de la couche composite (300’), graver l’au moins une couche diélectrique (200) au travers des ouvertures de masque (301, 301F), de façon à former des ouvertures de vias (320, 320F) débouchant sur le premier niveau (10A) des pistes électriques (10), lesdites ouvertures de vias (320, 320F) comprenant des ouvertures de vias fonctionnelles (320) au droit des ouvertures de masque (301) débouchantes, et des ouvertures de vias dégradées (320F) au droit des ouvertures de masque (301F) altérées, remplir les ouvertures de vias (320, 320F) avec un matériau électriquement conducteur de sorte à former au moins les vias (30) du niveau (30A) d’interconnexions, lesdits vias (30) comprenant des vias fonctionnels (30OK) au niveau des ouvertures de vias fonctionnelles (320) et des vias dysfonctionnels (30KO) au niveau des ouvertures de vias dégradées (320F), ledit procédé comprenant en outre, préalablement au dépôt des particules dans la zone d’individualisation (1), une formation d’un masque de protection sur la zone destinée à former la zone fonctionnelle de la puce. Procédé selon la revendication précédente dans lequel le dépôt aléatoire des particules (P) se fait par dispersion d’une solution contenant lesdites particules (P) en suspension. Procédé selon l’une quelconque des revendications précédentes dans lequel l’application du tampon de brassage (3) sur la face exposée (202) comprend : au moins un mouvement de rotation (R1, R2) relatif dudit tampon (3) par rapport à la face exposée (202) autour d’un axe normal à la face exposée (202) de la couche diélectrique (200), et/ou au moins un mouvement de translation (T) relatif dudit tampon (3) par rapport à la face exposée (202) de la couche diélectrique (200). Procédé selon l’une quelconque des revendications précédentes dans lequel la planarisation de la couche (300) de masque est effectuée par un procédé de polissage mécano-chimique (CMP). Procédé selon l’une quelconque des revendications 1 à 3 dans lequel la planarisation de la couche (300) de masque est effectuée par gravure. Procédé selon l’une quelconque des revendications précédentes dans lequel les particules (P) présentent une partie exposée à l’issue de la planarisation. Procédé selon l’une quelconque des revendications 1 à 5 dans lequel les particules (P) restent couvertes par la couche (300) de masque à l’issue de la planarisation. Procédé selon l’une quelconque des revendications précédentes dans lequel le dépôt aléatoire des particules (P) suivi par l’application du tampon de brassage (3) correspond à une étape d’un procédé de polissage mécano-chimique (CMP). Procédé selon l’une quelconque des revendications précédentes dans lequel les particules (P) présentent chacune au moins une dimension supérieure ou égale à un diamètre des motifs d’ouvertures (401) de la couche (400) de lithographie. Procédé selon l’une quelconque des revendications précédentes dans lequel les particules (P) sont des billes ou des rouleaux. Procédé selon l’une quelconque des revendications précédentes dans lequel les particules (P) présentent une composition chimique différente de celle de la couche de masque (300). Procédé selon l’une quelconque des revendications précédentes dans lequel l’ouverture de la couche composite (300’) se fait par gravure sèche anisotrope, selon une direction (z) normale à la face exposée (202). Procédé selon l’une quelconque des revendications précédentes dans lequel les particules (P) présentent une sélectivité de gravure SP: HM vis-à-vis de la couche (300) de masque, lors de l’ouverture de la couche composite (300’), inférieure ou égale à 1:5. Procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré, le circuit intégré comportant au moins: un premier (10A) et un deuxième (20A) niveaux des pistes électriques (10, 20), un niveau (30A) d’interconnexions situé entre les premiers (10A) et deuxième (20A) niveaux des pistes électriques et comportant des via (30) destinées à connecter électriquement des pistes (10) du premier niveau (10A) avec des pistes (20) du deuxième niveau (20A), une zone d’individualisation (1) réalisée en mettant en œuvre le procédé selon l’une quelconque des revendications précédentes sur une partie seulement du circuit intégré.