FR 3129749 A1 20230602 FR 2112767 A 20211130 Titre : Procédé de réalisation d’une zone d’individualisation d’un circuit intégré L’invention porte sur un procédé de réalisation d’une zone d’individualisation (1) d’une puce, comprenant au moins les étapes suivantes : - fournir un empilement comprenant au moins une couche de masque (300), - former une couche de transfert (400) d’épaisseur hc à base d’un matériau carboné hydrogéné sur la couche de masque (300), - graver la couche de transfert (400) de sorte à former des premiers motifs de lignes (410) de largeur l, - graver la couche de masque (300) entre les premiers motifs de lignes (410), de sorte à former des deuxièmes motifs de lignes (310) dans la couche de masque (300), le procédé étant caractérisé en ce que l’épaisseur h c et la largeur l sont choisies telles que h c /l ≥ 6, de sorte à ce que les premiers motifs de lignes (410) présentent, après gravure de la couche de transfert (400), des oscillations aléatoires. Figure pour l’abrégé : Fig.3B Procédé de réalisation d’une zone d’individualisation d’un circuit intégré La présente invention concerne l’individualisation des circuits intégrés. Elle trouve pour application particulièrement avantageuse la protection de circuits intégrés, de composants ou de dispositifs intégrant de tels circuits. ETAT DE LA TECHNIQUE L’individualisation d’un circuit intégré dans un composant permet l’identification unique de ce composant. Cela permet par exemple de protéger le composant contres des attaques par émulation des fonctions que le composant est sensé faire. Afin d’identifier de manière unique un circuit intégré, il existe des solutions visant à utiliser les dispersions fonctionnelles inhérentes aux circuits intégrés. Les résistances des lignes d’interconnexion métallique ou des vias diffèrent d’un circuit à l’autre, ce qui induit des chutes de tension le long du chemin emprunté par le signal électrique. Le temps de réponse des signaux diffère donc du fait de la variabilité induite sur les temps de propagation des signaux aux limites des contraintes électroniques du circuit, ou encore du fait de l’instabilité au démarrage des composants comme par exemple les mémoires SRAMS (acronyme de Static Random Access Memory signifiant mémoire vive statique) qui présentent un état unique à chaque démarrage. Toutefois, ces solutions sont très sensibles aux variations environnementales ou au vieillissement. En particulier, des changements de températures, de tensions d’alimentation ou des interférences électromagnétiques peuvent affecter les performances de ces solutions en diminuant leur robustesse. Ainsi, les temps de réponse d’un circuit intégré peuvent évoluer dans le temps. Il en résulte qu’un circuit légitime peut éventuellement être déclaré comme étant contrefait. Le document EP3418936A1 décrit une solution d’individualisation au niveau des interconnexions du circuit, basée sur le transfert de motifs de copolymères dont les domaines sont aléatoirement répartis. Cette solution reste complexe à mettre en œuvre. Elle n’est pas non plus directement applicable à l’individualisation de niveaux de « début de ligne », dit FEOL (acronyme de « Front End Of Line »), par exemple un niveau de grille. Il existe donc un besoin consistant à limiter, voire à résoudre, les problématiques des solutions connues. RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit un procédé de réalisation d’une zone d’individualisation d’une puce microélectronique, ladite puce présentant au moins une autre zone, distincte de la zone d’individualisation, destinée à former une zone fonctionnelle de la puce. Le procédé comprend au moins les étapes suivantes effectuées au niveau de la zone d’individualisation de la puce : fournir un empilement comprenant au moins une couche de masque, former une couche de transfert à base d’un matériau carboné hydrogéné sur la couche de masque, ladite couche de transfert présentant une épaisseur h c , graver la couche de transfert de sorte à former des premiers motifs de lignes de largeur l, organisés selon un plan d’agencement prédéfini et traversant la zone d’individualisation de part en part, lesdits premiers motifs de lignes étant destinés à être transférés dans la couche de masque, graver la couche de masque entre les motifs de lignes, de sorte à former des deuxièmes motifs de lignes dans la couche de masque, sous les premiers motifs de lignes De préférence, graver l’empilement sous la couche de masque, entre les deuxièmes motifs de lignes, de sorte à transférer ces deuxièmes motifs de ligne dans l’empilement. Avantageusement, l’épaisseur h c et la largeur l sont choisies telles que h c /l ≥ 6, de sorte à ce que les premiers motifs de lignes présentent, après gravure de la couche de transfert, des oscillations aléatoires. Les oscillations sont typiquement générées par flambage des premiers motifs de ligne. La déformation des premiers motifs de lignes à base du matériau carboné hydrogéné va typiquement dépendre de la largeur l des premiers motifs de lignes, et de l’épaisseur h c de la couche de transfert (typiquement la hauteur des premiers motifs de ligne). Le processus de flambage ou de relaxation mécanique dépendant de ces paramètres génère des oscillations chaotiques et aléatoires. Ces premiers motifs de lignes oscillants sont ensuite transférés dans la couche de masque, par gravure, typiquement par gravure anisotrope selon une direction z normale à la couche de masque. Des deuxièmes motifs de lignes présentant les mêmes oscillations que les premiers motifs de lignes sont ainsi obtenus. Ces deuxièmes motifs de lignes sont avantageusement utilisés comme masque de gravure pour graver l’empilement sous-jacent, typiquement par gravure anisotrope selon z. En fonction de la nature de l’empilement, ce procédé peut être mis en œuvre pour structurer des niveaux de « début de ligne », dits FEOL (acronyme de « Front End Of Line »), ou des niveaux de « fin de ligne », dits BEOL (acronyme de « Back End Of Line »). Dans le cas où l’empilement comprend un empilement de grille, le procédé permet de former directement des grilles de transistors présentant des oscillations aléatoires, selon un transfert des deuxièmes motifs de lignes en positif. Dans le cas où l’empilement comprend une couche diélectrique destinée à être structurée pour former des pistes métalliques d’un niveau métal, le procédé permet de former directement des lignes diélectriques présentant des oscillations aléatoires, selon un transfert des deuxièmes motifs de lignes en positif, et indirectement des pistes métalliques présentant des bords oscillants aléatoirement, selon un transfert des deuxièmes motifs de lignes en négatif. Typiquement, les oscillations sont transférées aux lignes diélectriques par gravure. Chaque tranchée gravée et bordée par deux lignes diélectriques oscillant aléatoirement présente dès lors une largeur et/ou une position variant aléatoirement. Après remplissage des tranchées par un métal, les pistes métalliques ou électriques ainsi formées présentent également ces mêmes variations aléatoires de largeur et/ou de position. Les pistes électriques présentent donc une morphologie qui dépend également des oscillations aléatoires. Dès lors, la formation des vias selon le plan d’agencement prédéfini, que ce soit sur un niveau de contact pour les grilles des transistors, ou que ce soit sur un niveau d’interconnexions entre pistes électriques, implique qu’une partie des vias n’est pas connectée ou mal connectée aux grilles ou aux pistes électriques. Les vias comprennent alors des vias fonctionnels connectés électriquement aux grilles ou aux pistes électriques, des vias dysfonctionnels partiellement connectés électriquement aux grilles ou aux pistes électriques, et des vias inactifs non connectés électriquement aux grilles ou aux pistes électriques. La répartition de ces vias fonctionnels, dysfonctionnels et inactifs dépend des oscillations aléatoires induites par le procédé. Le procédé proposé permet donc de déformer volontairement mais aléatoirement un niveau de grilles ou de pistes électriques. Cette déformation volontaire permet de créer des vias inactifs répartis de façon aléatoire au sein de la zone d’individualisation de la puce. Le diagramme de réponse de la puce ou du circuit intégré sera donc intimement lié au caractère aléatoire de la répartition des vias inactifs. Cette réponse sera par conséquent unique. Chaque circuit intégré réalisé par ce procédé génère ainsi une réponse différente. Par ailleurs, le diagramme de réponse du circuit intégré sera stable dans le temps contrairement aux solutions décrites ci-dessus dans la section relative à l’état de la technique. La zone d’individualisation est difficilement, voire n’est pas clonable physiquement. Elle peut être qualifiée par l’acronyme PUF (du vocable anglais Physically Unclonable Function). Il est donc possible de rendre unique le circuit intégré comportant cette zone d’individualisation. Le procédé selon l’invention propose ainsi une solution fiable, que l’on peut aisément mettre en œuvre et à un cout réduit, afin de réaliser une zone d’individualisation d’un circuit intégré. Ce procédé est avantageusement applicable à la réalisation d’une zone d’individualisation à un niveau FEOL et/ou à la réalisation d’une zone d’individualisation à un niveau BEOL. Un autre aspect concerne un procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré comprenant au moins une zone d’individualisation réalisée en mettant en œuvre le procédé précédent sur une partie seulement du circuit intégré. Par dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS…) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS…). Il peut s’agir d’un dispositif destiné à assurer une fonction électronique, optique, mécanique etc. Il peut aussi s’agir d’un produit intermédiaire uniquement destiné à la réalisation d’un autre dispositif microélectronique. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels : La représente en vue de dessus une grille connectée par un via de contact fonctionnel. La représente en vue de dessus une grille oscillante connectée par un via de contact dysfonctionnel ou inactif, selon un exemple de réalisation de la présente invention. La est une image de microscopie électronique à balayage en vue de dessus de grilles présentant des oscillations aléatoires après gravure, selon un mode de réalisation de la présente invention. Les figures 3A à 3C illustrent en coupe des étapes de fabrication d’une grille oscillante, selon un exemple de réalisation de la présente invention. La représente en vue de dessus un niveau métal connecté par des vias fonctionnels d’un niveau d’interconnexion. La représente en vue de dessus un niveau métal connecté par un via fonctionnel et un via dysfonctionnel ou inactif d’un niveau d’interconnexion, selon un exemple de réalisation de la présente invention. La est une image de microscopie électronique à balayage en vue de dessus de lignes diélectriques présentant des oscillations aléatoires après gravure, selon un mode de réalisation de la présente invention. Les figures 6A à 6F illustrent des étapes de fabrication d’un circuit intégré comprenant au moins une zone fonctionnelle et une zone d’individualisation, selon un exemple de réalisation de la présente invention. La représente en vue de dessus des pistes électriques d’un premier niveau métal formées dans les zones fonctionnelle et d’individualisation d’un circuit intégré, selon un mode de réalisation de la présente invention. La représente en vue de dessus des pistes électriques du premier niveau métal associées à des vias fonctionnels formés dans une zone fonctionnelle d’un circuit intégré, et des pistes électriques du premier niveau métal présentant des oscillations aléatoires, associées à des vias fonctionnels et à des vias dysfonctionnels ou inactifs formés dans une zone d’individualisation du circuit intégré, selon un exemple de réalisation de la présente invention. La représente en vue de dessus des pistes électriques d’un deuxième niveau métal associées à des vias fonctionnels formés dans une zone fonctionnelle d’un circuit intégré, et des pistes électriques du deuxième niveau métal associées à des vias fonctionnels et à des vias dysfonctionnels ou inactifs formés dans une zone d’individualisation du circuit intégré, selon un exemple de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs et les dimensions des différentes couches, vias et motifs ne sont pas représentatives de la réalité. Procédé de réalisation d’une zone d’individualisation (1) d’une puce microélectronique, ladite puce présentant au moins une autre zone (2), distincte de la zone d’individualisation (1), destinée à former une zone fonctionnelle de la puce, le procédé comprenant au moins les étapes suivantes effectuées au niveau de la zone d’individualisation (1) de la puce : fournir un empilement comprenant au moins une couche de masque (300), former une couche de transfert (400) à base d’un matériau carboné hydrogéné sur la couche de masque (300), ladite couche de transfert (400) présentant une épaisseur h c , graver la couche de transfert (400) de sorte à former des premiers motifs de lignes (410) de largeur l organisés selon un plan d’agencement prédéfini et traversant la zone d’individualisation (1) de part en part, lesdits premiers motifs de lignes (410) étant destinés à être transférés dans la couche de masque (300), graver la couche de masque (300) entre les premiers motifs de lignes (410), de sorte à former des deuxièmes motifs de lignes (310) dans la couche de masque (300), sous les premiers motifs de lignes (410), le procédé étant caractérisé en ce que l’épaisseur h c et la largeur l sont choisies telles que h c /l ≥ 6, de sorte à ce que les premiers motifs de lignes (410) présentent, après gravure de la couche de transfert (400), des oscillations aléatoires. Procédé selon la revendication précédente dans lequel la formation de la couche de transfert (400) comprend une centrifugation du matériau carboné hydrogéné. Procédé selon la revendication 1 dans lequel la formation de la couche de transfert (400) comprend un dépôt de carbone amorphe. Procédé selon l’une quelconque des revendications précédentes dans lequel les premiers motifs de lignes (410) sont rectilignes avant gravure de la couche de transfert (400). Procédé selon l’une quelconque des revendications précédentes dans lequel la zone d’individualisation (1) de la puce comprend au moins : un niveau de transistors comprenant des grilles (211) de transistors, un niveau de contacts comportant des vias (21) destinés à connecter électriquement les grilles (211) des transistors, l’empilement comprenant au moins un empilement de grille (201) sous la couche de masque (300), ledit procédé comprenant en outre : une gravure dudit empilement de grille (201) entre les deuxièmes motifs de lignes (310) formés dans la couche de masque (300), de sorte à former les grilles (211, 211 KO ) du niveau de transistors, sous lesdits deuxièmes motifs de lignes (310), une formation des vias (21, 21 OK , 21 KO ) du niveau de contacts en fonction du plan d’agencement prédéfini, les oscillations aléatoires étant telles que certains au moins des vias (21 KO ) ne sont pas connectés ou ne sont pas entièrement connectés aux grilles (211) du niveau de transistors. Procédé selon la revendication précédente dans lequel la couche de masque (300) est à base d’au moins un matériau pris parmi le dioxyde de silicium et le nitrure de silicium. Procédé selon l’une quelconque des revendications 1 à 5 dans lequel la zone d’individualisation (1) de la puce comprend au moins : un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), un niveau (30A) d’interconnexions situées entre les premiers (10A) et deuxième (20A) niveaux de pistes électriques (10, 20) et comportant des vias (30) destinés à connecter électriquement des pistes électriques (10) du premier niveau (10A) avec des pistes électriques (20) du deuxième niveau (20A), l’empilement comprenant au moins une couche diélectrique (202) sous la couche de masque (300), ledit procédé comprenant en outre : une gravure de ladite couche diélectrique (202) entre les deuxièmes motifs de lignes (310) formés dans la couche de masque (300), de sorte à former des tranchées (22) dans la couche diélectrique (202), un remplissage par un matériau électriquement conducteur des tranchées (22) formées dans la couche diélectrique (202), de sorte à former les pistes électriques de l’un au moins parmi les premier (10A) et deuxième (20A) niveaux de pistes électriques (10, 20), une formation des vias (30, 30 OK , 30 KO 1 , 30 KO2 ) du niveau d’interconnexions (30A) en fonction du plan d’agencement prédéfini, une formation de l’autre parmi les premier (10A) et deuxième (20A) niveaux de pistes électriques (10, 20), les oscillations aléatoires étant telles que certains au moins des vias (30 KO 1 , 30 KO 2 ) ne sont pas connectés ou ne sont pas entièrement connectés aux pistes électriques (10 KO ) du premier niveau (10A) ou du deuxième niveau (20A) de pistes électriques (10, 20). Procédé selon la revendication précédente dans lequel la couche de masque (300) est à base d’au moins un matériau pris parmi le titane et le nitrure de titane. Procédé selon l’une quelconque des revendications précédentes comprenant en outre une formation de motifs de lignes (410b) dans la zone fonctionnelle (2), lesdits motifs de lignes (410b) présentant une hauteur h f et une largeur l f telles que h f /l f Procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré comprenant au moins une zone d’individualisation (1) réalisée en mettant en œuvre le procédé selon l’une quelconque des revendications précédentes sur une partie seulement du circuit intégré.