FR 3129750 A1 20230602 FR 2112768 A 20211130 Titre : Procédé de réalisation d’une zone d’individualisation d’un circuit intégré L’invention porte sur un procédé de réalisation d’une zone d’individualisation d’une puce comprenant un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), et un niveau (30A) d’interconnexions comportant des vias (30), le procédé comprenant les étapes suivantes : - fournir le premier niveau (10A) et une couche diélectrique (200) à base d’un matériau diélectrique comprenant une concentration d’azote non nulle, - former sur la couche diélectrique (200) un masque (300), - graver la couche diélectrique (200) au travers des ouvertures de masque (301) par une gravure HF vapeur, de façon à former : des ouvertures (320, 320R) débouchant sur le premier niveau (10A) des pistes électriques (10), des résidus (R) azotés aléatoirement répartis au niveau de certaines ouvertures (320 R ), les ouvertures (320, 320 R ) comprenant alors des ouvertures (320 R ) avec résidus azotés et des ouvertures (320) sans résidus - remplir les ouvertures (320, 320 R ) de sorte à former les vias (30) du niveau (30A) d’interconnexions, lesdits vias (30) comprenant des vias fonctionnels (30 OK ) au niveau des ouvertures sans résidus (320) et des vias inactifs (30 KO ) au niveau des ouvertures avec résidus (320 R ). Figure pour l’abrégé : Fig.6A Procédé de réalisation d’une zone d’individualisation d’un circuit intégré La présente invention concerne l’individualisation des circuits intégrés. Elle trouve pour application particulièrement avantageuse la protection de circuits intégrés, de composants ou de dispositifs intégrant de tels circuits. ETAT DE LA TECHNIQUE L’individualisation d’un circuit intégré dans un composant permet l’identification unique de ce composant. Cela permet par exemple de protéger le composant contres des attaques par émulation des fonctions que le composant est sensé faire. Afin d’identifier de manière unique un circuit intégré, il existe des solutions visant à utiliser les dispersions fonctionnelles inhérentes aux circuits intégrés. Les résistances des lignes d’interconnexion métallique ou des vias différent d’un circuit à l’autre, ce qui induit des chutes de tension le long du chemin emprunté par le signal électrique. Le temps de réponse des signaux diffère donc du fait de la variabilité induite sur les temps de propagation des signaux aux limites des contraintes électroniques du circuit, ou encore du fait de l’instabilité au démarrage des composants comme par exemple les mémoires SRAMS (acronyme de Static Random Access Memory signifiant mémoire vive statique) qui présentent un état unique à chaque démarrage. Toutefois, ces solutions sont très sensibles aux variations environnementales ou au vieillissement. En particulier, des changements de températures, de tensions d’alimentation ou des interférences électromagnétiques peuvent affecter les performances de ces solutions en diminuant leur robustesse. Ainsi, les temps de réponse d’un circuit intégré peuvent évoluer dans le temps. Il en résulte qu’un circuit légitime peut éventuellement être déclaré comme étant contrefait. Il existe donc un besoin consistant à limiter, voire à résoudre, les problématiques des solutions connues. RESUME Pour atteindre cet objectif, selon un mode de réalisation on prévoit un procédé de réalisation d’une zone d’individualisation d’une puce microélectronique, ladite puce comprenant au moins : un premier et un deuxième niveaux de pistes électriques, un niveau d’interconnexions situées entre les premiers et deuxième niveaux de pistes électriques et comportant des vias destinés à connecter électriquement des pistes électriques du premier niveau avec des pistes électriques du deuxième niveau, la puce présentant au moins une autre zone, distincte de la zone d’individualisation, destinée à former une zone fonctionnelle de la puce. Le procédé comprend au moins les étapes suivantes effectuées au niveau de la zone d’individualisation de la puce : fournir au moins le premier niveau de pistes électriques, former au moins une couche diélectrique sur le premier niveau, ladite couche diélectrique comprenant une concentration d’azote non nulle, former sur l’au moins une couche diélectrique un masque de gravure présentant des ouvertures de masque situées au moins en partie au droit des pistes électriques et rendant accessible l’au moins une couche diélectrique, graver l’au moins une couche diélectrique au travers des ouvertures de masque par au moins une gravure à base d’acide fluorhydrique (HF) en phase vapeur, de façon à former : des ouvertures débouchant sur le premier niveau des pistes électriques, des résidus azotés aléatoirement répartis au niveau de certaines ouvertures, les ouvertures comprenant alors des ouvertures avec résidus azotés et des ouvertures sans résidus, remplir les ouvertures avec un matériau électriquement conducteur de sorte à former au moins les vias du niveau d’interconnexions, lesdits vias comprenant des vias fonctionnels au niveau des ouvertures sans résidus et des vias inactifs au niveau des ouvertures avec résidus azotés Le procédé comprend en outre, préalablement à la formation des résidus azotés dans la zone d’individualisation, une formation d’un masque de protection sur la zone destinée à former la zone fonctionnelle de la puce. Ainsi, les résidus azotés empêchent que le matériau électriquement conducteur soit correctement déposé dans certaines ouvertures, notamment en affectant la conformité du dépôt. Ces résidus azotés conduisent alors à la formation de défauts dans certains vias. Le procédé proposé permet donc de dégrader volontairement mais aléatoirement le niveau d’interconnexions. Cette dégradation volontaire permet de créer des vias inactifs répartis de façon aléatoire au sein de la zone d’individualisation de la puce. Le diagramme de réponse de la puce ou du circuit intégré sera donc intimement lié à ce caractère aléatoire. Cette réponse sera par conséquent unique. Chaque circuit intégré réalisé par ce procédé génère ainsi une réponse différente. Par ailleurs, le diagramme de réponse du circuit intégré sera stable dans le temps contrairement aux solutions décrites ci-dessus dans la section relative à l’état de la technique. La zone d’individualisation est difficilement, voire n’est pas clonable physiquement. Elle peut être qualifiée par l’acronyme PUF (du vocable anglais Physically Unclonable Function). Il est donc possible de rendre unique le circuit intégré comportant cette zone d’individualisation. Le procédé selon l’invention propose ainsi une solution fiable, que l’on peut aisément mettre en œuvre et à un cout réduit, afin de réaliser une zone d’individualisation d’un circuit intégré. Cela permet ainsi d’individualiser des circuits sans avoir recours à des technologies de lithographie spécifiques pour modifier d’une puce à une autre les motifs de la zone d’individualisation. Les résidus azotés sont formés lors de la gravure HF vapeur, parce que la couche diélectrique comprend une concentration d’azote non nulle. De tels résidus azotés ne peuvent pas être formés si ladite couche diélectrique ne comprend pas d’azote. Typiquement, une couche diélectrique à base de SiO2 formée par dépôt chimique en phase vapeur (CVD) utilisant un gaz azoté, présente une concentration d’azote non nulle. Une couche diélectrique à base de SiO2 formée par oxydation thermique du silicium ne comprend pas d’azote et ne peut pas être directement mise en œuvre dans ce procédé. D’autres étapes visant à introduire de l’azote dans une telle couche, par exemple par implantation ou par recuit thermique sous flux d’azote, devraient alors être effectuées préalablement à la gravure HF vapeur. Un autre aspect concerne un procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré, le circuit intégré comportant au moins: un premier et un deuxième niveaux des pistes électriques, un niveau d’interconnexions situées entre les premiers et deuxième niveaux des pistes électriques et comportant des via destinées à connecter électriquement des pistes du premier niveau avec des pistes du deuxième niveau une zone d’individualisation du circuit intégré. La zone d’individualisation est réalisée en mettant en œuvre le procédé décrit précédemment, de préférence sur une partie seulement du circuit intégré. Par dispositif microélectronique, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS…) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS…). Il peut s’agir d’un dispositif destiné à assurer une fonction électronique, optique, mécanique etc. Il peut aussi s’agir d’un produit intermédiaire uniquement destiné à la réalisation d’un autre dispositif microélectronique. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels : Les figures nA (n=1…13) illustrent schématiquement en coupe transverse des étapes d’un mode de réalisation d’une zone d’individualisation d’un circuit intégré selon la présente invention. Les figures nB (n=1…13) illustrent schématiquement en vue de dessus les étapes illustrées aux figures nA correspondantes. La est une image de microscopie électronique à balayage illustrant la formation de résidus azotés, selon un mode de réalisation de la présente invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l’invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, sur les schémas de principe, les épaisseurs des différentes couches, vias, motifs et reliefs ne sont pas représentatives de la réalité. Procédé de réalisation d’une zone d’individualisation (1) d’une puce microélectronique, ladite puce comprenant au moins : un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), un niveau (30A) d’interconnexions situées entre les premiers (10A) et deuxième (20A) niveaux de pistes électriques (10, 20) et comportant des vias (30) destinés à connecter électriquement des pistes électriques (10) du premier niveau (10A) avec des pistes électriques (20) du deuxième niveau (20A), la puce présentant au moins une autre zone, distincte de la zone d’individualisation, destinée à former une zone fonctionnelle de la puce, le procédé comprenant au moins les étapes suivantes effectuées au niveau de la zone d’individualisation (1) de la puce : fournir au moins le premier niveau (10A) de pistes électriques (10), former au moins une couche diélectrique (200) sur le premier niveau (10A), ladite couche diélectrique étant à base d’un matériau diélectrique comprenant une concentration d’azote non nulle, former sur l’au moins une couche diélectrique (200) un masque de gravure (300) présentant des ouvertures de masque (301) situées au moins en partie au droit des pistes électriques (10) et rendant accessible l’au moins une couche diélectrique (200), graver l’au moins une couche diélectrique (200) au travers des ouvertures de masque (301) par au moins une gravure à base d’acide fluorhydrique en phase vapeur, de façon à former : des ouvertures (320, 320R) débouchant sur le premier niveau (10A) des pistes électriques (10), des résidus (R) azotés aléatoirement répartis au niveau de certaines ouvertures (320 R ), les ouvertures (320, 320 R ) comprenant alors des ouvertures (320 R ) avec résidus azotés et des ouvertures (320) sans résidus, remplir les ouvertures (320, 320 R ) avec un matériau électriquement conducteur de sorte à former au moins les vias (30) du niveau (30A) d’interconnexions, lesdits vias (30) comprenant des vias fonctionnels (30 OK ) au niveau des ouvertures sans résidus (320) et des vias inactifs (30 KO ) au niveau des ouvertures avec résidus azotés (320 R ), ledit procédé comprenant en outre, préalablement à la formation des résidus (R) azotés dans la zone d’individualisation (1), une formation d’un masque de protection sur la zone destinée à former la zone fonctionnelle de la puce. Procédé selon la revendication précédente dans lequel la formation de l’au moins une couche diélectrique à base d’un matériau diélectrique comprenant une concentration d’azote non nulle est effectuée par dépôt chimique en phase vapeur à partir d’un précurseur gazeux comprenant du silicium et une source de composés azotés. Procédé selon la revendication précédente dans lequel le précurseur gazeux est pris parmi le silane (SiH4), le tétraéthoxysilane (TEOS), le tétramethoxysilane (TMOS), et dans lequel la source de composés azotés est un gaz N2O ou N2. Procédé selon l’une quelconque des revendications précédentes dans lequel l’au moins une couche diélectrique (200) est à base de SiO x N y ou de Si x N y ou de SiO x C y N z avec x, y, z des nombres rationnels positifs non nuls. Procédé selon l’une quelconque des revendications précédentes comprenant en outre, après formation de l’au moins une couche diélectrique (200), un recuit thermique effectué sous flux d’azote (N2). Procédé selon l’une quelconque des revendications précédentes dans lequel la concentration atomique d’azote du matériau diélectrique de l’au moins une couche diélectrique est supérieure à 1%at. Procédé selon l’une quelconque des revendications précédentes dans lequel le masque de gravure (300) est formé à base d’un matériau A, de sorte que la gravure présente une sélectivité de gravure S diélec:A entre le matériau diélectrique et le matériau A supérieure ou égale à 10:1. Procédé selon la revendication précédente dans lequel le matériau A est choisi parmi le TiN, le SiN, le Si. Procédé selon l’une quelconque des revendications précédentes dans lequel la formation de l’au moins une couche diélectrique (200) est configurée de sorte à ce que la concentration d’azote soit inhomogène au sein de l’au moins une couche diélectrique (200). Procédé selon la revendication précédente en combinaison avec la revendication 2 dans lequel la puce est inclinée vis-à-vis de la source de composés azotés lors de la formation de l’au moins une couche diélectrique (200). Procédé de réalisation d’un dispositif microélectronique comportant au moins un circuit intégré, le circuit intégré comportant au moins: un premier (10A) et un deuxième (20A) niveaux de pistes électriques (10, 20), un niveau (30A) d’interconnexions situé entre les premiers (10A) et deuxième (20A) niveaux de pistes électriques et comportant des vias (30) destinés à connecter électriquement des pistes (10) du premier niveau (10A) avec des pistes (20) du deuxième niveau (20A), une zone d’individualisation (1) réalisée en mettant en œuvre le procédé selon l’une quelconque des revendications précédentes sur une partie seulement du circuit intégré.