FR 3131437 A1 20230630 FR 2114409 A 20211223 ENSEMBLE COMPRENANT AU MOINS DEUX MÉMOIRES RÉSISTIVES NON-VOLATILES ET DEUX SÉLECTEURS, MATRICE ET PROCÉDÉ DE FABRICATION ASSOCIÉ S Un aspect de l’invention concerne un ensemble (1) comprenant au moins deux mémoires résistives non volatiles (20, 30) disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série à une couche sélectrice (11) formant respectivement au moins deux sélecteurs, chacun dédié à l’une des mémoires (20, 30), l’ensemble comportant deux électrodes supérieures (121, 122) qui s'étendent toutes deux sur la couche sélectrice (11) et qui sont isolées électriquement l’une de l’autre, une des mémoires résistives (20) s’étendant contre une surface latérale (1211) de la première électrode supérieure (121) et une autre des mémoires résistives (30) s’étendant contre une surface latérale (1222) de la deuxième électrode supérieure (122). Figure à publier avec l’abrégé : Figure 1a ENSEMBLE COMPRENANT AU MOINS DEUX MÉMOIRES RÉSISTIVES NON-VOLATILES ET DEUX SÉLECTEURS, MATRICE ET PROCÉDÉ DE FABRICATION ASSOCIÉS DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui des mémoires résistives non-volatiles. Il concerne également la fabrication de telles mémoires. ARRIÈRE-PLAN TECHNOLOGIQUE DE L’INVENTION L’invention s’insère dans le développement de matrices de mémoires dites « crossbar » en anglais, dans lesquelles une pluralité de points mémoire sont chacun situés au croisement entre une ligne conductrice et une colonne conductrice. Chaque point mémoire est alors adressé, par exemple par l’application d’une tension entre la ligne conductrice et la colonne conductrice auxquelles il est connecté. L’invention concerne plus particulièrement des points mémoire comprenant une mémoire résistive, c’est à dire une mémoire dans laquelle l’information est stockée sous la forme d’une valeur de résistance électrique. Une mémoire résistive peut être de différents types, selon les phénomènes mis en œuvre pour écrire, stocker et lire l’information. Les mémoires résistives sont typiquement réalisées dans des couches situées au-dessus d’un substrat (par exemple un substrat en Silicium) sur lequel est réalisée la matrice. On parle alors de composants appartenant à « l’unité de fabrication finale » c’est à dire fabriqués lors des étapes finales de fabrication ou encore BEOL pour « Back-End-Of-Line » en anglais, contrairement aux composants appartenant à « l’unité de fabrication initiale » ou FEOL pour « Front-End-Of-Line » (FEOL) en anglais. Les composants appartement au BEOL sont par exemple intégrés entre les niveaux métalliques d'interconnexion. Les composants FEOL sont fabriqués à la surface du substrat (diodes et transistors CMOS par exemple). Par exemple, une mémoire dite « à changement de phase » ou PCRAM pour « Phase Change Random Access Memory » en anglais met en œuvre le fort contraste de propriétés électroniques entre une phase amorphe et une phase cristalline d’un matériau. Une mémoire dite « à pont conducteur » ou CBRAM pour « Conductive Bridge RAM » en anglais, met en œuvre la formation/dissolution d’un filament conducteur dans un électrolyte solide suite à une diffusion d’ions provenant d’une électrode active. Une mémoire dite « à claquage réversible d’oxyde » ou OxRAM pour « Oxide RAM » en anglais, met en œuvre le claquage réversible d’un matériau diélectrique en fonction d’une tension électrique appliquée à ce matériau. Une mémoire dite magnétique ou MRAM pour « Magnetic RAM » en anglais, met en œuvre l’aimantation relative entre une couche magnétique de référence et une couche magnétique programmable. L’utilisation des mémoires résistives se révèle une solution prometteuse pour augmenter la densité des matrices de mémoires. Elles s’insèrent également dans le développement de nouvelles applications telles que le calcul dit « neuromorphique » ou le développement d’une nouvelle classe de mémoires appelée « Storage Class Memory » en anglais. Cependant, les mémoires résistives peuvent présenter différents inconvénients. Dans une matrice de points mémoire, une pluralité de mémoires résistives sont connectées à une même ligne ou une même colonne. L’application d’une tension d’adressage aux bornes d’une de ces mémoires (par exemple pour la lire) crée toutefois un courant de fuite non-négligeable au niveau des autres mémoires de la même ligne, et de la même colonne. Ce courant de fuite dégrade les capacités de lecture et/ou écriture de l’information au niveau d’une des mémoires. Afin de résoudre ce problème, il est connu d’ajouter des dispositifs de sélection, appelé « sélecteurs », par exemple relié chacun en série avec chaque mémoire (agencement de type « 1S1R »). L’activation d’un seul sélecteur parmi la pluralité des sélecteurs permet ainsi de sélectionner une seule mémoire, tandis que les autres sélecteurs, bloqués, suppriment ou réduisent les courants de fuites des autres mémoires. Un type de sélecteur cointégrable dans le « back-end », appelé sélecteur « cointégrable » ou sélecteur « back end » dans la suite, offre une facilité de cointégration avec la mémoire, en série avec celle-ci, ses dimensions pouvant être ajustées aux dimensions de la mémoire résistive. En effet, l’état passant d’un sélecteur « back-end » est suffisamment conducteur et permet de réduire ses dimensions au même niveau que celles de la mémoire avec laquelle il peut être connecté en série. Par ailleurs, un sélecteur « back-end » peut être formé de couches déposées sur ou sous une couche mémoire, et gravées en bloc, en même temps que la couche mémoire. Il existe plusieurs types de sélecteurs back-end. Un sélecteur ovonique à seuil ou OTS pour « Ovonic Threshold Switching » en anglais, met en œuvre une propriété caractéristique de certains matériaux chalcogénures. Il s’agit du passage, sous l'effet d'un champ électrique, d'un état résistif à un état conducteur métastable. L’état conducteur métastable peut être maintenu aussi longtemps qu’un courant de maintien circule dans le sélecteur OTS. En dehors de quoi, le sélecteur OTS retrouve l’état résistif (état bloqué). Un sélecteur à pont conducteur instable ou TS pour « Threshold Switch » en anglais, met en œuvre la formation d’un filament métallique métastable par la diffusion, sous l'effet d'un champ électrique, d'une électrode active dans un électrolyte. Lorsque le champ n'est plus appliqué, le filament métallique métastable se dissout. Un sélecteur à conduction électronique et ionique ou MIEC pour « Mixed ion-electronic conduction » en anglais, met en œuvre la mobilité d’ions métalliques permettant la création d'un courant électrique sous l'effet d'un champ électrique. Un sélecteur à transition métal-isolant met en œuvre un matériau à forte corrélation électronique nécessitant l’application d’un champ électrique dépassant un champ seuil pour créer un courant électrique, le champ seuil étant fonction de la répulsion coulombienne forçant la localisation des électrons libres dudit matériau. Enfin, un sélecteur à barrière Schottky ou barrière tunnel met en œuvre une forte non-linéarité dans sa caractéristique courant-tension pour obtenir l’effet de « sélection » souhaité. Un point mémoire comprenant un sélecteur back-end offre un encombrement réduit et sa fabrication est commode (il peut être gravé en même temps que la partie mémoire résistive du point mémoire). Toutefois, la bonne fonctionnalité de l’ensemble repose notamment sur l’adéquation entre les propriétés électriques du sélecteur et de la mémoire. Il existe donc un besoin d’un dispositif de mémoire résistive non volatile, à sélecteur, qui soit peu encombrant, commode à fabriquer, et dans lequel les propriétés électriques de la mémoire et du sélecteur peuvent être ajustées, chacune, indépendamment. L’invention concerne un ensemble comprenant au moins deux mémoires résistives non volatiles disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série à une couche sélectrice formant respectivement au moins deux sélecteurs, chacun dédié à l’une des mémoires, l’ensemble comportant : un premier empilement planaire, comprenant : une première couche active qui s'étend parallèlement à un plan horizontal donné, la première couche active étant ladite couche sélectrice ; et une première électrode supérieure et une deuxième électrode supérieure qui s'étendent toutes deux sur la première couche active et qui sont isolées électriquement l’une de l’autre, la première électrode supérieure étant délimitée latéralement par une surface latérale, la deuxième électrode supérieure étant délimitée latéralement par une autre surface latérale, une couche isolante s’étendant entre une partie de la surface latérale de la première électrode supérieure et une partie de la surface latérale de la deuxième électrode supérieure pour isoler électriquement la première électrode supérieure de la deuxième électrode supérieure ; un deuxième empilement, qui s’étend de manière oblique ou perpendiculaire par rapport audit plan, comprenant une deuxième couche active, une partie au moins de la deuxième couche active s’étendant en vis-à-vis d’une autre partie de la surface latérale de la première électrode supérieure, la deuxième couche active étant en contact électrique avec la première électrode supérieure, la deuxième couche active étant une couche mémoire résistive non-volatile ; un troisième empilement, qui s’étend de manière oblique ou perpendiculaire par rapport audit plan, comprenant une troisième couche active, une partie au moins de la troisième couche active s'étendant en vis-à-vis d’une autre partie de la surface latérale de la deuxième électrode supérieure, la troisième couche active étant en contact électrique avec la deuxième électrode supérieure la troisième couche active étant une couche mémoire résistive non-volatile ; les deuxième et troisième couches actives étant disjointes, sans contact électrique direct entre elles. Chaque électrode supérieure est reliée électriquement à une région de conduction de la première couche active, c’est-à-dire de la couche sélectrice de l’ensemble. Par région de conduction ou canal de conduction, on entend une portion de couche active où la résistivité peut varier en fonction d’une tension appliquée ou d’un courant y circulant. Il s’agit en particulier d’une portion où la création/destruction d’une structure conductrice telle qu’un filament de conduction est favorisée. Les première et deuxième électrodes supérieures étant séparées l’une de l’autre, elles sont donc reliées à des régions de conduction également séparées l’une de l’autre. Ainsi, la première couche active comprend deux régions de conduction distinctes, opérables indépendamment. Puisque la première couche active est une couche sélectrice, les deux régions de conduction distinctes de la première couche forment ainsi un premier sélecteur et un deuxième sélecteur, distincts, opérables de manière indépendante. Ainsi, chaque sélecteur est relié en série avec un empilement vertical (ou tout au moins oblique), jouant le rôle de mémoire. L’ensemble selon l’invention comprend donc deux ensembles sélecteur/mémoire 1S1R, adressables de manière indépendante et permettant de stocker deux informations distinctes de manière non-volatile. Autrement dit, l’ensemble est de type nSnR où n est au moins égal à deux. Les dimensions du premier sélecteur dépendent en partie de la surface de la première électrode supérieure s’étendant sur la première couche active. Plus grande est ladite surface, plus grandes sont les dimensions du premier sélecteur, notamment parallèlement au plan horizontal donné. De la même manière, les dimensions du deuxième sélecteur dépendent en partie de la surface (planaire) de la deuxième électrode supérieure s’étendant sur la première couche active. Il est ainsi possible, d’ajuster les dimensions des premier et deuxième sélecteurs de manière indépendante, en ajustant les surfaces planaires des première et deuxième électrodes supérieures s’étendant sur la première couche active. La première électrode supérieure est également reliée électriquement, par sa surface latérale, à une région de conduction de la deuxième couche active. La région de conduction de la deuxième couche active forme donc une première mémoire. Les dimensions verticales de la première mémoire dépendent en partie de la surface de la première électrode supérieure au contact de la deuxième couche active. Elle est par exemple proportionnelle à une épaisseur de la première électrode supérieure. Plus grande est ladite épaisseur, plus grandes sont les dimensions de la première mémoire. Il est ainsi possible, d’ajuster les dimensions de la première mémoire en ajustant l’épaisseur de la première électrode. L’épaisseur de la première électrode supérieure d’une part, et son agencement (en particulier son étendue) sur la première couche active d’autre part sont ajustables de manière indépendante l’un de l’autre (autrement formulé, l’épaisseur de cette électrode est ajustable indépendamment de des dimensions – latérales – de la zone de conduction du premier sélecteur). Les dimensions du premier sélecteur et de la première mémoire peuvent donc être ajustées de manière indépendante. Les propriétés électriques de la première mémoire et du premier sélecteur dépendent en partie de leurs dimensions. En effet, le courant traversant la mémoire dépend en partie de l’étendue de la mémoire. Par ailleurs, pour des mémoires de type PCRAM, par exemple, le courant de programmation est proportionnel à la surface de l’électrode contre laquelle elle s’étend. De la même manière, le courant de seuil du sélecteur dépend également en partie de ses dimensions. Et, pour un sélecteur de type OTS, le courant de maintien peut être diminué en réduisant les dimensions du sélecteur, notamment lorsque celles-ci sont inférieure à une dimension critique de l'ordre de 80 nm. Les courants de fuite d’un sélecteur de type MIEC dépendent eux aussi, en partie de la dimension de l’électrode contre laquelle s’étend le sélecteur. Ainsi, les propriétés électriques de la première mémoire, et celles du premier sélecteur peuvent être ajustées de manière indépendante, dans cette architecture particulière, du fait que les surfaces (ou surfaces effectives) de ces éléments peuvent être ajustées indépendamment l’une de l’autre. Le même raisonnement s’applique à une région de conduction de la troisième couche active, formant une deuxième mémoire. Les propriétés électriques du deuxième sélecteur et de la deuxième mémoire peuvent être ajustées, chacune, de manière indépendante, en ajustant une épaisseur de la deuxième électrode supérieure et sa disposition sur la première couche active. Comme expliqué en détail en référence aux figures, l’orientation oblique par rapport audit plan, par exemple verticale, d’une partie au moins des deuxième et troisième couches actives, combinée à l’utilisation d’une même première couche sélectrice, horizontale, conduit à une compacité très satisfaisante pour l’ensemble. De plus, cet agencement géométrique particulier permet, de manière surprenante, d’obtenir des surfaces effectives, (typiquement, des surfaces de superposition, entre électrodes ou contacts électriques) pouvant être inférieure à une surface minimale accessible à première vue pour une finesse de gravure F, c’est à dire inférieure à F 2 . Pour chacune des mémoires de l’ensemble, orientée de manière oblique par rapport au plan horizontal, la surface de la mémoire qui est en vis-à-vis de l’électrode supérieure considérée, embrasse une partie du pourtour de cette électrode supérieure. Cette surface est donc égale à la longueur de la portion mémoire/électrode en contact par l’épaisseur de l’électrode. Par exemple, lorsque la mémoire embrasse trois des quatre côtés de l’électrode supérieure considérée, sa surface est égale à : où est la longueur d’un grand côté de l’électrode, par exemple égale à la finesse F, est la longueur de deux petits côtés de l’électrode, par exemple égale à F/2 et est l’épaisseur de l’électrode, par exemple égale à F/4. La surface (surface effective de la mémoire) est selon cet exemple égale à : Les mémoires, par exemple de type OxRAM, bénéficient avantageusement de cette réduction de surface. En effet, elles peuvent montrer une résistance à l’état haut plus importante à mesure que sa surface est réduite. Modifier la résistance à l’état haut de la mémoire (de manière à l’augmenter) permet notamment d’augmenter la fenêtre de lecture de l’ensemble sélecteur/mémoire. De la même manière, chaque sélecteur peut également présenter une surface réduite, également inférieure à F 2 . En effet, la fabrication d’un sélecteur selon l’art antérieur, c’est à dire aligné dans le plan, est limitée par la finesse de gravure F. La plus petite surface d’un sélecteur selon l’art antérieur fabricable est donc supérieure ou égale à F 2 . Pour chacun des deux sélecteurs de l’empilement sélecteur, sa surface est égale à la surface d’une électrode supérieure s’étendant sur la première couche active. Par exemple, pour une électrode supérieure présentant un grand côté de longueur F et un petit côté de longueur F/2, la surface du sélecteur est également égale à : En outre, dans cette géométrie, la surface effective du sélecteur peut être rendue encore plus petite par un décalage latéral entre électrode supérieure et électrode inférieure. Les sélecteurs, par exemple ovoniques, bénéficient avantageusement de cette réduction de surface, permettant par exemple de réduire leur courant de fuite et également leurs courants de seuil et de maintien lorsque leurs dimensions sont inférieures à une valeur limite, généralement de l’ordre de 80 nm. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, l’ensemble selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : l’ensemble comprend une électrode inférieure, qui s’étend sous la première couche active, parallèlement à celle-ci, et qui est en contact électrique avec une face inférieure de la première couche active ; une partie au moins de la première électrode supérieure est située à l’aplomb de l’électrode inférieure, en se superposant à l’électrode inférieure, en projection selon une direction perpendiculaire audit plan ; une partie au moins de la deuxième électrode supérieure est située à l’aplomb de l’électrode inférieure, en se superposant à l’électrode inférieure, en projection selon une direction perpendiculaire audit plan ; au moins une des électrodes supérieures se superpose uniquement en partie à l’électrode inférieure ; les première et deuxième électrodes supérieures sont séparées l’une de l’autre, selon une direction horizontale donnée, par un écart donné ; selon ladite direction, la première électrode supérieure se superpose à l’électrode inférieure sur une distance qui est inférieure audit écart ; selon ladite direction, la première électrode supérieure se superpose à l’électrode inférieure sur une distance qui est supérieure audit écart ; la première couche active s’étend latéralement au-delà de l’électrode inférieure, en débordant sur une couche diélectrique qui entoure l’électrode inférieure ; la première couche active est délimitée latéralement par une surface latérale, et l’ensemble comprend en outre un espaceur électriquement isolant qui s’étend au moins contre la surface latérale de la première couche active, en recouvrant au moins en partie cette surface latérale ; l’espaceur recouvre aussi, en partie uniquement, la surface latérale d’au moins une des première et deuxième électrodes supérieures ; les première et deuxième électrodes supérieures sont au contact direct de la première couche active (c’est-à-dire sans couche intermédiaire entre elles) ; le premier empilement planaire comprend une couche isolante qui s’étend au-dessus des première et deuxième électrodes supérieures ; la couche isolante est divisée en une première partie et en une deuxième partie, la première partie de la couche isolante recouvrant la première électrode supérieure tandis que la deuxième partie de la couche isolante recouvre la deuxième électrode supérieure ; l’ensemble comprend un quatrième empilement, planaire, disposé sur la couche isolante, le quatrième empilement comprenant : une quatrième couche active qui s'étend parallèlement audit plan, la quatrième couche active étant une couche sélectrice ; une troisième et une quatrième électrodes qui s'étendent parallèlement audit plan, entre la quatrième couche active et la couche isolante, et qui sont isolées électriquement l’une de l’autre, la troisième électrode étant délimitée latéralement par une surface latérale, la quatrième électrode étant délimitée latéralement par autre une surface latérale, une couche isolante s’étendant entre une partie de la surface latérale de la troisième électrode et une partie de la surface latérale de la quatrième électrode pour isoler électriquement la troisième électrode de la quatrième électrode ; la deuxième couche active se prolonge au-delà de la surface latérale de la première électrode supérieure, en s’étendant le long d’une partie de la surface latérale de la troisième électrode ; la troisième couche active se prolonge au-delà de la surface latérale de la deuxième électrode supérieure en s’étendant le long d’une partie de la surface latérale de la quatrième électrode ; le quatrième empilement comprend : une cinquième électrode, qui s’étend au-dessus de la quatrième couche active, en contact électrique avec la quatrième couche active, et un troisième espaceur électriquement isolant qui recouvre une surface latérale de la cinquième électrode ; la première couche active, commune aux deuxième et troisième empilements, est continue, d’un seul tenant ; la première couche active est divisée en une première partie et une deuxième partie disjointes, la première partie de la couche active s’étendant sous la première électrode supérieure, la deuxième partie de la couche active s’étendant sous la deuxième électrode supérieure. L’invention concerne en outre une matrice de mémoires résistives comprenant une pluralité d’ensembles tels que décrit ci-dessus, dans laquelle, pour chaque ensemble : le premier empilement planaire de l’ensemble est relié électriquement à une ligne d’adressage de la matrice, les deuxième et troisième empilements verticaux de l’ensemble sont reliés électriquement, respectivement, à deux colonnes d’adressage de la matrice, les deux colonnes d’adressage étant distinctes. L‘invention concerne également un procédé de fabrication d’un ensemble comprenant au moins deux mémoires résistives non volatiles disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série, à une couche sélectrice formant respectivement au moins deux sélecteurs, chacun dédié à l’une des mémoires, le procédé comprenant les étapes suivantes : formation d’un premier empilement planaire comprenant : un dépôt d’une première couche active qui s'étend parallèlement à un plan horizontal donné, la première couche active étant ladite couche sélectrice ; et un dépôt d’une première électrode supérieure et d’une deuxième électrode supérieure qui s'étendent toutes deux sur la première couche active et qui sont isolées électriquement l’une de l’autre, la première électrode supérieure étant délimitée latéralement par une surface latérale, la deuxième électrode supérieure étant délimitée latéralement par une autre surface latérale, une couche isolante s’étendant entre une partie de la surface latérale de la première électrode supérieure et une partie de la surface latérale de la deuxième électrode supérieure pour isoler électriquement la première électrode supérieure de la deuxième électrode supérieure ; formation d’un deuxième empilement, qui s’étend de manière oblique ou perpendiculaire par rapport audit plan, comprenant une deuxième couche active, une partie au moins de la deuxième couche active s’étendant en vis-à-vis d’une autre partie de la surface latérale de la première électrode supérieure, la deuxième couche active étant en contact électrique avec la première électrode supérieure, la deuxième couche active étant une couche mémoire résistive non-volatile ; formation d’un troisième empilement, qui s’étend de manière oblique ou perpendiculaire par rapport audit plan, comprenant une troisième couche active, une partie au moins de la troisième couche active s'étendant en vis-à-vis d’une autre partie de la surface latérale de la deuxième électrode supérieure, la troisième couche active étant en contact électrique avec la deuxième électrode supérieure, la troisième couche active étant une autre couche mémoire résistive non-volatile. Les étapes de formation des deuxième et troisième empilements peuvent être réalisées en exécutant les étapes suivantes : dépôt conforme d’une couche active globale, une première partie de la couche active globale s’étendant en vis-à-vis de la surface latérale de la première électrode supérieure, la première partie de la couche active globale étant en contact électrique avec la première électrode supérieure, une deuxième partie de la couche active globale s’étendant en vis-à-vis de la surface latérale de la deuxième électrode supérieure, la deuxième partie de la couche active globale étant en contact électrique avec la deuxième électrode supérieure ; séparer la couche active globale en au moins ladite deuxième couche active et ladite une troisième couche active, disjointes. Les caractéristiques optionnelles, présentées plus haut en termes de dispositif (pour l’ensemble décrit ci-dessus), peuvent aussi s’appliquer au procédé qui vient d’être présenté. L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BRÈVE DESCRIPTION DES FIGURES Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. Sauf précision contraire, un même élément apparaissant sur des figures différentes est repéré par le même signe de référence. et représentent schématiquement, selon une coupe et une vue de dessus, un premier mode de réalisation d’un ensemble comprenant deux mémoires résistives non volatiles et deux sélecteurs selon l’invention. représente schématiquement un mode de réalisation d’une matrice d’ensembles selon l’invention. représente schématiquement, selon une coupe, un développement du premier mode de réalisation de l’ensemble selon l’invention. représente schématiquement, selon une coupe, un deuxième mode de réalisation de l’ensemble selon l’invention. représente schématiquement, selon une coupe, un troisième mode de réalisation de l’ensemble selon l’invention. représente schématiquement, selon une coupe, un quatrième mode de réalisation de l’ensemble selon l’invention. à représentent schématiquement, selon une coupe et une vue de dessus, des étapes du procédé de fabrication d’un ensemble selon l’invention. Ensemble (1) comprenant au moins deux mémoires résistives non volatiles disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série à une couche sélectrice formant respectivement au moins deux sélecteurs, chacun dédié à l’une des mémoires, l’ensemble comportant : un premier empilement (10) planaire, comprenant : une première couche active (11) qui s'étend parallèlement à un plan (P) horizontal donné, la première couche active (11) étant ladite couche sélectrice ; et une première électrode supérieure (121) et une deuxième électrode supérieure (122) qui s'étendent toutes deux sur la première couche active (11) et qui sont isolées électriquement l’une de l’autre, la première électrode supérieure (121) étant délimitée latéralement par une surface latérale (1211, 1212), la deuxième électrode supérieure (122) étant délimitée latéralement par une autre surface latérale (1221, 1222), une couche isolante (62) s’étendant entre une partie de la surface latérale (1212) de la première électrode supérieure (121) et une partie de la surface latérale (1221) de la deuxième électrode supérieure (122) pour isoler électriquement la première électrode supérieure (121) de la deuxième électrode supérieure (122) ; un deuxième empilement (20), qui s’étend de manière oblique ou perpendiculaire par rapport audit plan (P), comprenant une deuxième couche active (21), une partie au moins de la deuxième couche active (21) s’étendant en vis-à-vis d’une autre partie (1211) de la surface latérale de la première électrode supérieure (121), la deuxième couche active (21) étant en contact électrique avec la première électrode supérieure (121), la deuxième couche active (21) étant une couche mémoire résistive non-volatile ; un troisième empilement (30), qui s’étend de manière oblique ou perpendiculaire par rapport audit plan (P), comprenant une troisième couche active (31), une partie au moins de la troisième couche active (31) s'étendant en vis-à-vis d’une autre partie (1222) de la surface latérale de la deuxième électrode supérieure (122), la troisième couche active (32) étant en contact électrique avec la deuxième électrode supérieure (122) la troisième couche active (21) étant une couche mémoire résistive non-volatile ; les deuxième et troisième couches actives (21, 31) étant disjointes, sans contact électrique direct entre elles. Ensemble (1) selon la revendication précédente, comprenant une électrode inférieure (13), qui s’étend sous la première couche active (11), parallèlement à celle-ci, et qui est en contact électrique avec une face inférieure (115) de la première couche active (11), dans lequel une partie au moins de la première électrode supérieure (121) est située à l’aplomb de l’électrode inférieure (13), en se superposant à l’électrode inférieure (13), en projection selon une direction perpendiculaire audit plan (P), et dans lequel une partie au moins de la deuxième électrode supérieure (122) est située à l’aplomb de l’électrode inférieure (13), en se superposant à l’électrode inférieure (13), en projection selon une direction perpendiculaire audit plan (P). Ensemble (1) selon la revendication précédente, dans lequel au moins une des électrodes supérieures (121, 122) se superpose uniquement en partie à l’électrode inférieure (13). Ensemble (1) selon la revendication 2 ou 3, dans lequel : les première et deuxième électrodes supérieures (121, 122) sont séparées l’une de l’autre, selon une direction (X) horizontale donnée, par un écart (D1) donné, et dans lequel selon ladite direction (X), la première électrode supérieure (121) se superpose à l’électrode inférieure (13) sur une distance qui est inférieure audit écart (D1). Ensemble (1) selon l’une des revendications 2 à 4, dans lequel la première couche active (11) s’étend latéralement au-delà de l’électrode inférieure (13), en débordant sur une couche diélectrique (61) qui entoure l’électrode inférieure (13). Ensemble (1) selon l’une des revendications précédentes, dans lequel : la première couche active (11) est délimitée latéralement par une surface latérale (1111, 1122), et l’ensemble (1) comprend en outre un espaceur (151) électriquement isolant qui s’étend au moins contre la surface latérale (1111, 1122) de la première couche active (11), en recouvrant au moins en partie cette surface latérale (1111, 1122). Ensemble (1) selon la revendication précédente, dans lequel l’espaceur (151) recouvre aussi, en partie uniquement, la surface latérale (1211, 1222) d’au moins une des première et deuxième électrodes supérieures (121, 122). Ensemble (1) selon l’une des revendications précédentes, dans lequel les première et deuxième électrodes supérieures (121, 122) sont au contact direct de la première couche active (11). Ensemble (1) selon l’une des revendications précédentes, dans lequel le premier empilement planaire (10) comprend une couche isolante (14) qui s’étend au-dessus des première et deuxième électrodes supérieures (121, 122). Ensemble (1) selon la revendication précédente, comprenant un quatrième empilement (10’), planaire, disposé sur la couche isolante (14), le quatrième empilement comprenant : une quatrième couche active (16) qui s'étend parallèlement audit plan (P), la quatrième couche active (16) étant une couche sélectrice ; une troisième et une quatrième électrodes (171, 172) qui s'étendent parallèlement audit plan (P), entre la quatrième couche active (16) et la couche isolante (14), et qui sont isolées électriquement l’une de l’autre, la troisième électrode (171) étant délimitée latéralement par une surface latérale (1711), la quatrième électrode (172) étant délimitée latéralement par une autre surface latérale (1722), une couche isolante s’étendant entre une partie de la surface latérale de la troisième électrode (171) et une partie de la surface latérale de la quatrième électrode (172) pour isoler électriquement la troisième électrode de la quatrième électrode ; dans lequel la deuxième couche active (21) se prolonge au-delà de la surface latérale (1211) de la première électrode supérieure (121), en s’étendant le long d’une partie (1711) de la surface latérale de la troisième électrode (171), et dans lequel la troisième couche active (31) se prolonge au-delà de la surface latérale (1222) de la deuxième électrode supérieure (122) en s’étendant le long d’une partie (1722) de la surface latérale de la quatrième électrode (172). Ensemble (1) selon la revendication précédente, dans lequel le quatrième empilement comprend : une cinquième électrode (18), qui s’étend au-dessus de la quatrième couche active (16), en contact électrique avec la quatrième couche active, et un troisième espaceur (152) électriquement isolant qui recouvre une surface latérale (181, 182) de la cinquième électrode (18). Ensemble (1) selon l’une des revendications 1 à 11, dans lequel la première couche active (11), commune aux deuxième et troisième empilements (20, 30), est continue, d’un seul tenant. Ensemble (1) selon l’une des revendications 1 à 11, dans lequel la première couche active (11) est divisée en une première partie (116) et une deuxième partie (117) disjointes, la première partie (116) de la couche active (11) s’étendant sous la première électrode supérieure (121), la deuxième partie (117) de la couche active (11) s’étendant sous la deuxième électrode supérieure (122). Matrice (3) de mémoires résistives comprenant une pluralité d’ensembles (1) selon l’une des revendications précédentes, dans laquelle, pour chaque ensemble (1, 1’) : le premier empilement planaire (10) de l’ensemble (1) est relié électriquement à une ligne d’adressage (81a) de la matrice, les deuxième et troisième empilements verticaux (20, 30) de l’ensemble (1) sont reliés électriquement, respectivement, à deux colonnes d’adressage (82a, 82b) de la matrice, les deux colonnes d’adressage étant distinctes. Procédé de fabrication d’un ensemble (1) comprenant au moins deux mémoires résistives non volatiles disposées électriquement en parallèle entre elles et étant chacune électriquement connectées en série, à une couche sélectrice formant respectivement au moins deux sélecteurs, chacun dédié à l’une des mémoires, le procédé comprenant les étapes suivantes : formation d’un premier empilement planaire (10) comprenant : un dépôt d’une première couche active (11) qui s'étend parallèlement à un plan (P) horizontal donné, la première couche active étant ladite couche sélectrice (11) ; et un dépôt d’une première électrode supérieure (121) et d’une deuxième électrode supérieure (122) qui s'étendent toutes deux sur la première couche active (11) et qui sont isolées électriquement l’une de l’autre, la première électrode supérieure (121) étant délimitée latéralement par une surface latérale (1211, 1212), la deuxième électrode supérieure (122) étant délimitée latéralement par une autre surface latérale (1221, 1222), une couche isolante (62) s’étendant entre une partie de la surface latérale (1212) de la première électrode supérieure (121) et une partie de la surface latérale (1221) de la deuxième électrode supérieure (122) pour isoler électriquement la première électrode supérieure (121) de la deuxième électrode supérieure (122) ; formation d’un deuxième empilement (20), qui s’étend de manière oblique ou perpendiculaire par rapport audit plan (P), comprenant une deuxième couche active (21), une partie au moins de la deuxième couche active (21) s’étendant en vis-à-vis d’une autre partie (1211) de la surface latérale de la première électrode supérieure (121), la deuxième couche active (21) étant en contact électrique avec la première électrode supérieure (121), la deuxième couche active (21) étant une couche mémoire résistive non-volatile ; formation d’un troisième empilement (30), qui s’étend de manière oblique ou perpendiculaire par rapport audit plan (P), comprenant une troisième couche active (31), une partie au moins de la troisième couche active (31) s'étendant en vis-à-vis d’une autre partie (1222) de la surface latérale de la deuxième électrode supérieure (122), la troisième couche active (32) étant en contact électrique avec la deuxième électrode supérieure (122), la troisième couche active (31) étant une autre couche mémoire résistive non-volatile. Procédé selon la revendication précédente, dans lequel les étapes de formation des deuxième et troisième empilements sont réalisées en exécutant les étapes suivantes : dépôt conforme d’une couche active globale (9131), une première partie de la couche active globale (9131) s’étendant en vis-à-vis de la surface latérale (1211) de la première électrode supérieure (121), la première partie de la couche active globale (9131) étant en contact électrique avec la première électrode supérieure (121), une deuxième partie de la couche active globale (9131) s’étendant en vis-à-vis de la surface latérale (1222) de la deuxième électrode supérieure (122), la deuxième partie de la couche active globale (9131) étant en contact électrique avec la deuxième électrode supérieure (121) ; séparer la couche active globale (9131) en au moins ladite deuxième couche active (21) et ladite une troisième couche active (31), disjointes.