FR 3126592 A1 20230303 FR 2109113 A 20210831 Transistor à effet Josephson Transistor à effet Josephson, ce transistor comportant une source (8) et un drain comportant chacun un réservoir (70) de charges électriques en contact électrique avec une couche semi-conductrice (14). Chaque réservoir (70) comporte une face inférieure (76) et une face latérale (78) toutes les deux enfouies à l'intérieur de la couche semi-conductrice (14). La face inférieure (76) de chaque réservoir s'étend principalement dans un plan intermédiaire (P i14 ) parallèle au plan d'un support (22), ce plan intermédiaire étant situé entre des plans inférieur (P inf14 ) et supérieur (P sup14 ) qui délimitent la couche semi-conductrice (14). La face latérale (78) de chaque réservoir s'étend principalement perpendiculairement au plan du support (22), cette face latérale étant tournée vers la face latérale correspondante de l'autre réservoir et séparée de cette face latérale correspondante de l'autre réservoir par un canal situé sous une grille de ce transistor. Fig. 2 Transistor à effet Josephson L'invention concerne un transistor à effet Josephson ainsi qu'un procédé de fabrication de ce transistor. De tels transistors à effet Josephson sont par exemple utilisés dans le domaine des ordinateurs quantiques. Ils utilisent l'effet Josephson. En physique, l’effet Josephson se manifeste par l'apparition d'un courant non-dissipatif (super-courant) entre deux matériaux supraconducteurs séparés par une fine couche faite d'un matériau isolant ou conducteur mais non supraconducteur. L’amplitude de ce super-courant dépend de la différence de phase quantique caractérisant les deux électrodes supraconductrices. Par exemple, la demande US2020287119A1 décrit en référence à la un tel transistor à effet Josephson. Dans cette demande, la jonction à effet Josephson du transistor est créée en juxtaposant sur un même plan un premier réservoir supraconducteur de charges, un canal en silicium situé sous une grille et un second réservoir supraconducteur de charges. L’invention vise à proposer un tel transistor à effet Josephson dont les performances sont améliorées. Elle a donc pour objet un transistor à effet Josephson, ce transistor comportant : - un empilement comportant dans l'ordre : - un support qui s'étend principalement parallèlement à un plan appelé "plan du support", - une couche en matériau électriquement isolant, - une couche semi-conductrice directement réalisée sur la couche en matériau électriquement isolant, cette couche semi-conductrice présentant : - une face supérieure qui s'étend dans un plan supérieur parallèle au plan du support, et - une face inférieure qui s'étend dans un plan inférieur parallèle au plan du support, cette face inférieure étant située au niveau d'une interface entre la couche semi-conductrice et la couche en matériau électriquement isolant, - une grille située sur la face supérieure de la couche semi-conductrice, la région de la couche semi-conductrice située sous la grille étant dénommée "canal", - une source et un drain comportant chacun un réservoir de charges électriques en contact électrique avec la couche semi-conductrice de l'empilement, ces réservoirs étant situés chacun à une extrémité respective du canal, ces réservoirs étant réalisés dans un matériau supraconducteur et formant, avec le canal, une jonction à effet Josephson, dans lequel : - chaque réservoir comporte une face inférieure et une face latérale toutes les deux enfouies à l'intérieur de la couche semi-conductrice, - la face inférieure de chaque réservoir s'étend principalement dans un plan intermédiaire parallèle au plan du support, ce plan intermédiaire étant situé entre les plans inférieur et supérieur de la couche semi-conductrice, et - la face latérale de chaque réservoir s'étend principalement perpendiculairement au plan du support, cette face latérale étant tournée vers la face latérale correspondante de l'autre réservoir et séparée de cette face latérale correspondante de l'autre réservoir par le canal. Les modes de réalisation de ce transistor peuvent comporter une ou plusieurs des caractéristiques suivantes : 1) - la grille comporte une face supérieure tournée du côté opposé au canal, cette face supérieure affleurant un plan d'interconnexion ou étant située en-dessous de ce plan d'interconnexion, ce plan d'interconnexion étant parallèle au plan du support, - le matériau supraconducteur du réservoir d'une électrode du transistor remonte jusqu'à affleurer ce plan d'interconnexion, cette électrode du transistor étant choisie dans le groupe constitué de la source et du drain du transistor. 2) Le transistor comporte une prise de contact électrique pour raccorder électriquement cette électrode à un potentiel électrique, cette prise de contact étant formée sur le plan d'interconnexion et directement en contact mécanique et électrique avec le matériau supraconducteur qui affleure le plan d'interconnexion. 3) L'électrode du transistor comporte : - des flancs latéraux qui s'étendent depuis le réservoir de cette électrode jusqu'au plan d'interconnexion, ces flancs latéraux étant situés dans le prolongement de faces latérales du réservoir et ne formant qu'un seul bloc en matériau supraconducteur avec ce réservoir, et - un corps en matériau non-supraconducteur situé sur le réservoir et entre ces flancs latéraux. 4) La prise de contact comporte : - un corps en matériau non-supraconducteur, et - un revêtement extérieur en matériau supraconducteur qui enrobe au moins une partie du corps en matériau non-supraconducteur, ce revêtement s'étendant depuis le matériau supraconducteur de l'électrode qui affleure le plan d'interconnexion jusqu'à une face supérieure de la prise de contact. 5) La distance entre le plan intermédiaire et le plan supérieur est comprise entre 0,25e 14 et 0,9e 14 , où e 14 est égal à la distance entre les plans supérieur et inférieur. 6) La distance entre le plan intermédiaire et le plan supérieur est comprise entre 0,5e 14 et 0,75e 14 . 7) La distance e 14 est comprise entre 7 nm et 30 nm. 8) La couche semi-conductrice est réalisée dans un matériau semi-conducteur ou dans un alliage de matériaux semi-conducteurs choisi dans le groupe constitué du silicium et du germanium. L'invention a également pour objet un procédé de fabrication du transistor à effet Josephson ci-dessus, ce procédé comportant : - la réalisation d'un empilement comportant dans l'ordre : - un support qui s'étend principalement parallèlement à un plan appelé "plan du support", - une couche en matériau électriquement isolant, - une couche semi-conductrice directement réalisée sur la couche en matériau électriquement isolant, cette couche semi-conductrice présentant : - une face supérieure qui s'étend dans un plan supérieur parallèle au plan du support, et - une face inférieure qui s'étend dans un plan inférieur parallèle au plan du support, cette face inférieure étant située au niveau d'une interface entre la couche semi-conductrice et la couche en matériau électriquement isolant, - une grille située sur la face supérieure de la couche semi-conductrice, la région de la couche semi-conductrice située sous la grille étant dénommée "canal", - la réalisation d'une source et d'un drain comportant chacun un réservoir de charges électriques en contact électrique avec la couche semi-conductrice de l'empilement, ces réservoirs étant situés chacun à une extrémité respective du canal, ces réservoirs étant réalisés dans un matériau supraconducteur et formant avec le canal une jonction à effet Josephson, dans lequel la réalisation de la source et du drain comporte : - la gravure dans la couche semi-conductrice, à chaque extrémité du canal, d'une première et d'une seconde cavités, chacune des première et seconde cavités présentant : - un fond qui s'étend principalement dans un plan intermédiaire parallèle au plan du support, ce plan intermédiaire étant situé entre les plans inférieur et supérieur de la couche semi-conductrice, et - des parois latérales qui s'étendent principalement perpendiculairement au plan du support et l'une de ces parois latérales étant tournée vers une paroi latérale correspondante de l'autre cavité et séparée de cette paroi latérale correspondante de l'autre cavité par le canal, - le dépôt d'un matériau supraconducteur sur le fond et les parois latérales des première et seconde cavités pour obtenir les réservoirs du drain et de la source. Les modes de réalisation de ce procédé de fabrication peuvent comporter une ou plusieurs des caractéristiques suivantes : 1) - lors de la réalisation de l'empilement, la couche semi-conductrice est réalisée en silicium, - lors du dépôt du matériau supraconducteur, le matériau supraconducteur déposé est du siliciure de vanadium, - avant le dépôt du siliciure de vanadium, des atomes d'argon sont incorporés dans le fond et les parois latérales des première et seconde cavités, puis - un traitement thermique est appliqué pour augmenter la température critique du siliciure de vanadium déposé. 2) L'incorporation d'atomes d'argon génère, à l'intérieur de la couche de silicium, une fine couche superficielle à l'intérieur de laquelle la concentration d'atomes d'argon est comprise entre 1 % atomique et 10 % atomique. L’invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple non limitatif et faite en se référant aux dessins sur lesquels : - la est une vue schématique, en coupe verticale, d'un transistor à effet Josephson, - la est un vue schématique partielle, en coupe verticale, d'une source du transistor de la , - la est un organigramme d’un procédé de fabrication du transistor de la , - les figures 4 à 12 sont des illustrations schématiques, en coupe verticale, de différents états de fabrication du transistor lors de la mise en œuvre du procédé de la . Dans cette description, les définitions et conventions utilisées dans ce texte sont introduites dans un chapitre I. Ensuite, des exemples détaillés de modes de réalisation sont décrits dans un chapitre II en référence aux figures. Dans un chapitre III, des variantes de ces modes de réalisation sont présentées. Enfin, les avantages des différents modes de réalisation sont présentés dans un chapitre IV. Chapitre I - Définitions et conventions : Dans les figures, les mêmes références sont utilisées pour désigner les mêmes éléments. Dans la suite de cette description, les caractéristiques et fonctions bien connues de l’homme du métier ne sont pas décrites en détail. Sur les figures, les épaisseurs des différentes couches ne sont pas à l’échelle pour faciliter leur lecture. Sur ces figures, les différentes couches s’étendent principalement horizontalement. Les directions horizontales sont représentées par deux directions X et Y d’un repère orthogonal XYZ. La direction Z est la direction verticale. Ici, la direction Y est perpendiculaire au plan de la feuille et n’a pas été représentée. Les termes tels que « supérieur », « inférieur », « dessus », « dessous » et similaires sont définis par rapport à la direction Z. L'expression "un élément qui s'étend principalement horizontalement" signifie que l'élément s'étend principalement le long d'un plan qui fait un angle avec un plan horizontale inférieur à 25° et, de préférence, inférieur à 10° ou 5°. L'expression "un élément qui s'étend principalement verticalement" signifie que l'élément s'étend principalement le long d'un plan qui fait un angle avec la direction verticale Z inférieur à 45° et, de préférence, inférieur à 25° ou 10°. Par la suite, l’expression "un élément réalisé en X" ou "élément en X" ou "élément de X" signifie qu’au moins 90 % de la masse de cet élément et, de préférence, au moins 95 % ou 98 % de la masse de cet élément est formé par le matériau X. Le terme "supraconducteur" désigne un matériau dont la conductance est infinie lorsque sa température est inférieure à une température critique supérieur à 0 K et, de préférence, supérieure à 1 K ou 5 K ou 10 K. La température critique désigne la température du matériau supraconducteur en dessous de laquelle sa résistivité est nulle ou pratiquement nulle. Le terme "non-supraconducteur" désigne un matériau qui n'est pas supraconducteur. L’expression « matériau électriquement conducteur » désigne un matériau dont la conductivité électrique à 20 °C est supérieure à 10 3 S/m et, de préférence, supérieure à 10 5 S/m. Un matériau électriquement isolant est un matériau dont la conductivité électrique à 20 °C est inférieure à 10 -7 ou 10 -11 S/m. Dans ce texte, le terme "siliciure de vanadium" désigne le matériau dont la formule chimique est V 3 Si et non pas le matériau dont la formule chimique est VSi 2 . Chapitre II - Exemples de modes de réalisation : La représente un transistor 2 à effet de champ Josephson plus connu sous l’acronyme JoFET (« Josephson Field Effect Transistor »). De tels transistors sont, par exemple, utilisés pour fabriquer des ordinateurs quantiques. Le transistor 2 comporte une source 8, un drain 10 et une grille 12. Ici, la source 8 et le drain 10 sont disposés, le long de la direction X, respectivement, à gauche et à droite de la grille 12. Dans cet exemple de réalisation, la source 8 et le drain 10 sont structurellement identiques. Ainsi, seule la structure de la source 8 est décrite en détail plus loin en référence à la . La grille 12 est réalisée sur la face supérieure d’une couche semi-conductrice 14. La grille 12 s’étend verticalement depuis la face supérieure de la couche 14 jusqu’à une face supérieure située du côté opposé à la couche 14. Pour simplifier la , seuls les éléments suivants de la grille 12 ont été représentés : - une fine couche 16 en matériau électriquement isolant directement en contact avec la face supérieure de la couche 14, - un corps 17 en matériau semi-conducteur directement déposé sur la couche 16, et - des espaceurs latéraux 18 et 20 disposés sur des faces verticales du corps 17 pour l’isoler électriquement de la source 8 et du drain 10. Typiquement, en plus des éléments ci-dessus, la grille 12 peut comporter une fine couche métallique entre la couche 16 et le corps 17. La couche 16 est par exemple réalisée en oxyde de silicium ou en silicate. Le corps 17 s’étend jusqu’à la face supérieure de la grille 12. Le corps 17 est ici réalisé en silicium polycristallin. Les espaceurs 18 et 20 sont réalisés dans un matériau électriquement isolant comme, par exemple, du nitrure de silicium ou un oxyde tel que de l’oxyde de silicium. La face supérieure de la couche 14 s’étend dans un plan supérieur P sup14 . La couche 14 comporte aussi une face inférieure qui s’étend dans un plan inférieur P inf14 . Le plan P inf14 est situé au niveau de l’interface entre la couche 14 et une couche 22 en matériau électriquement isolant située sous cette couche 14. L’épaisseur e 14 de la couche 14 est égale à la distance verticale entre les plans P inf14 et P sup14. L’épaisseur e 14 est généralement comprise entre 5 nm et 500 nm et, de préférence entre 5 nm et 50 nm. Ici, l’épaisseur e 14 est comprise entre 7 nm et 30 nm. La région de la couche 14 située sous la grille 12 et entre la source 8 et le drain 10 est dénommée « canal ». Les extrémités de ce canal sont raccordées électriquement, respectivement, à la source 8 et au drain 10. La longueur du canal dans la direction X entre ses extrémités en contact mécanique et électrique avec la source 8 et le drain 10 est typiquement supérieure à 5 nm ou 500 nm. Ici, la longueur du canal est comprise entre 20 nm et 100 nm. La couche 22 est typiquement réalisée en oxyde de silicium. Son épaisseur est par exemple comprise entre 1 nm et 100 nm. La couche 22 repose directement sur un support 24 qui rigidifie les différentes couches empilées dessus. Par exemple, l’épaisseur du support 24 est supérieure à 10 μm et, typiquement, supérieure à 500 µm ou750 μm. Ici, le support 24 est réalisé en silicium tel que du silicium monocristallin, amorphe ou polycristallin. Typiquement, le support 24 et les couches 22 et 24 sont issus des différentes couches d’un substrat SOI (« Silicon On Insulator »). Pour isoler le transistor 2 d’autres transistors fabriqués en parallèle sur le même support 24, des tranchées 26 et 28 d’isolation profonde sont réalisées autour du transistor 2. Ces tranchées 26 et 28 sont connues sous l’acronyme STI (« Shallow Trench Isolation »). Elles sont réalisées dans un matériau électriquement isolant tel que de l’oxyde de silicium ou du nitrure et de l'oxyde de silicium. La profondeur des tranchées 26 et 28 est typiquement de l'ordre de 250 nm. Ainsi, la profondeur de ces tranchées est généralement comprise entre 200 nm et 300 nm. Par "profondeur des tranchées 26 et 28" on désigne ici la plus grande dimension des tranchées 26 et 28 dans une direction perpendiculaire au plan dans lequel s'étant principalement le support 24. . La face supérieure de la couche 14 est recouverte d’une fine couche 30 en matériau électriquement isolant. Par exemple, la couche 30 est réalisée en nitrure de silicium. Son épaisseur est généralement comprise entre 2 nm et 50 nm. Cette couche 30 recouvre ici également les flancs verticaux de la grille 12 ainsi qu’une partie de sa face supérieure. La source 8, le drain 10 et la grille 12 sont encapsulés dans une couche 32 d’encapsulation. La couche 32 présente une face supérieure qui s’étend dans un plan P int d’interconnexion. Le plan P int est horizontal et situé dans ce mode de réalisation au-dessus de la face supérieure de la grille 12 et au-dessus de la portion de la couche 30 qui recouvre une partie de la face supérieure de la grille 12. Pour simplifier les figures 1, 2 et 12, le reliquat de la couche 32 qui recouvre généralement la portion de la couche 30 située au-dessus de la grille 12 n'a pas été représenté. La couche 32 est réalisée dans un matériau électriquement isolant. Par exemple, elle est réalisée en oxyde de silicium. Des prises 40, 42 de contact électrique sont formées sur la face supérieure de la couche 32 pour raccorder électriquement, respectivement, la source 8 à un premier potentiel électrique et le drain 10 à un second potentiel électrique. Les premier et second potentiels électriques peuvent être égaux. Dans ce mode de réalisation, les prises 40 et 42 sont structurellement identiques et seule la structure de la prise 40 est décrite plus en détail. La prise 40 s’étend depuis le plan P int jusqu’à un plan extérieur P ext au-delà duquel sont formées les connexions électriques qui raccordent la source 8, le drain 10 et la grille 12 à des potentiels électriques. Le plan P ext s’étend horizontalement. La prise 40 comporte : - un corps 46 réalisé en matériau non-supraconducteur, et - un revêtement extérieur 48 réalisé en matériau supraconducteur. Le revêtement 48 raccorde électriquement la source 8 au plan P ext. A cet effet, le revêtement 48 recouvre les différentes faces du corps 46 qui sont situées entre les plans P int et P ext. Plus précisément, le revêtement 48 s’étend ici le long du plan P int depuis un emplacement où la source 8 affleure dans ce plan P int . Ainsi, le revêtement 48 est directement en contact mécanique et électrique avec la source 8. Le revêtement 48 recouvre aussi des faces latérales du corps 46 qui s’étendent principalement verticalement jusqu’au plan P ext . De plus, ici, le revêtement 48 empêche le matériau utilisé pour former le corps 46 de réagir avec le matériau d’encapsulation d’une couche 52. Par exemple, le revêtement 48 est réalisé en nitrure de titane (TiN). En plus d’être un matériau supraconducteur, le nitrure de titane ne réagit pas chimiquement avec le matériau de la couche 52. Le corps 46 est, de préférence, réalisé en matériau électriquement conducteur. Ici, il est réalisé en tungstène. Les prises 40 et 42 sont encapsulées à l’intérieur d’une couche diélectrique 52. Dans ce mode de réalisation, la couche 52 est séparée de la couche 32 par une fine couche 50 en matériau électriquement isolant. La couche 52 s’étend verticalement depuis la couche 50 jusqu’au plan P ext . Ici, la couche 52 est réalisée en oxyde de silicium. Le transistor 2 comporte aussi une prise 60 de contact électrique qui permet de raccorder électriquement la grille 12 à un potentiel électrique par l’intermédiaire d’une connexion électrique située au-delà du plan P ext . Ici, la structure de la prise 60 est similaire à la structure de la prise 40. Elle comporte donc notamment : - un corps 62 réalisé en matériau non-supraconducteur, et - un revêtement 64 réalisé en matériau supraconducteur. Le revêtement 64 s’étend notamment le long de la face supérieure de la grille 12 pour assurer le contact mécanique et électrique entre le corps 17 et la prise 60. Le revêtement 64 traverse également les couches 50 et 52 pour affleurer dans le plan P ext . Par exemple, le corps 62 est réalisé en tungstène. La représente plus en détail la structure de la source 8. La source 8 comporte : - un réservoir supraconducteur 70 de charges électriques, - des flancs latéraux 72 pour raccorder électriquement le réservoir 70 à la prise 40, et - un corps 74 logé sur le réservoir 70 et entre les flancs latéraux 72. Le réservoir 70 est réalisé en matériau supraconducteur. Ici, il est réalisé en siliciure de vanadium. Ce réservoir 70, en combinaison avec le canal et le réservoir correspondant du drain 10, forme une jonction à effet Josephson. A cet effet, le réservoir 70 est ici situé à l’extrémité gauche du canal. De plus, le réservoir 70 est enfoncé, au moins en partie, à l’intérieur de la couche 14. Plus précisément, le réservoir 70 comporte : - une face inférieure 76, et - des faces latérales enfouies à l’intérieur de la couche 14. La face inférieure 76 s’étend dans un plan horizontal P i14 . Le plan P i14 est situé entre les plans P inf14 et P sup14 de la couche 14. Plus précisément, la distance verticale entre les plans P i14 et P sup14 est comprise entre 0,25e 14 et 0,9e 14 et, de préférence, entre 0,5e 14 et 0,75e 14 , e 14 étant la distance entre les plans P inf14 et P sup14 . Les faces latérales du réservoir 70 s’étendent principalement verticalement depuis la face inférieure 76 jusqu’au plan P sup14 . Parmi ces faces latérales, l’une d’elles, désignée par la référence numérique 78, est tournée vers une face latérale correspondante du réservoir du drain 10. Cette face latérale 78 est séparée de cette face latérale correspondante du drain 10 exclusivement par le canal formé dans la couche 14 et qui relie mécaniquement et électriquement ces deux réservoirs. L’épaisseur du réservoir 70 est typiquement comprise entre 10 nm et 400 nm et, de préférence, entre 10 nm et 100 nm ou entre 10 nm et 60 nm. L'épaisseur du réservoir 70 est égale à la plus petite distance verticale entre la face inférieure 76 et l'interface entre le réservoir 70 et le corps 74. Les flancs latéraux 72 prolongent les faces latérales du réservoir 70 jusqu’au plan P int . A cet effet, les flancs latéraux 72 s’étendent principalement verticalement à travers les couches 30 et 32. Ainsi, l’extrémité supérieure de ces flancs latéraux 72 affleure le plan P i nt . Les flancs latéraux 72 sont réalisés en matériau supraconducteur. Ici, ils sont réalisés dans le même matériau supraconducteur que celui utilisé pour réaliser le réservoir 70. Ainsi, dans ce mode de réalisation, les flancs latéraux 72 et le réservoir 70 ne forme qu’un seul bloc de matière d’un seul tenant. Le corps 74 est situé sur le réservoir 70 et entre les flancs latéraux 72. Il s’étend depuis le réservoir 70 jusqu’au plan P int . Il remplit donc complètement l’espace situé entre les flancs latéraux 72. Le corps 74 est réalisé dans un matériau non-supraconducteur. Ici, il est réalisé dans un matériau électriquement isolant. Par exemple, il est réalisé en oxyde de silicium. Le corps 74 est réalisé en matériau électriquement isolant car le raccordement électrique du réservoir 70 à la prise 40 est exclusivement réalisé par l’intermédiaire des flancs latéraux 72 en matériau supraconducteur. Un procédé de fabrication du transistor 2 va maintenant être décrit en référence à la et à l’aide des figures 4 à 12. Lors d’une étape 110, l'empilement représenté sur la est réalisé à partir d'un substrat SOI pour former le support 24 et les couches 22 et 14. Ensuite, la grille 12 est fabriquée par gravure de différentes couches successives déposées sur la face supérieure de la couche 14. Les différentes opérations pour obtenir, à partir d’un substrat SOI, l’empilement représenté sur la , sont connues. Ainsi, l’étape 110 n’est pas décrite plus en détail. Lors d’une étape 130, les couches 30 et 32 sont successivement déposées l'une sur l'autre pour encapsuler complètement la grille 12. Ensuite, la face supérieure de la couche 32 est polie pour obtenir l’état représenté sur la . Le polissage est arrêté avant d'atteindre la portion de la couche 30 située sur la grille 12. Ainsi, une épaisseur de la couche 32 au-dessus de la cette grille, subsiste. Par exemple, le procédé de polissage mis en œuvre est un procédé de polissage mécano-chimique connu sous l’acronyme CMP (« Chemical-Mechanical Polishing »). Lors d’une étape 140, des trous 142 et 144 ( ) sont creusés de part et d’autre de la grille 12 aux emplacements où doivent être réalisés, respectivement, la source 8 et le drain 10. A ce stade, les trous 142 et 144 débouchent chacun directement sur la face supérieure de la couche 14. Pour faire cela, typiquement, il est procédé à une première opération de gravure de la couche 32 à travers un masque de gravure. Cette première opération de gravure est arrêtée lorsque la couche 30 est mise à nu. Ensuite, une seconde opération de gravure de la couche 30 est mise en œuvre pour que le fond des trous 142 et 144 débouchent directement sur la face supérieure de la couche 14. Ces première et seconde opérations de gravure sont réalisées avec des agents de gravure différents puisque les matériaux des couches 30 et 32 sont différents. A l'issue de l'étape 140, des partions de la face supérieure de la couche 14 situées au fond des trou 142 et 144 sont donc mises à nu. Lors d'une étape 150, les portions mises à nu de la face supérieure de la couche 14 sont gravées pour creuser deux cavités 152 et 154 ( ) dans la couche 14. Les cavités 152 et 154 forment les extrémités inférieures, respectivement, des trous 142 et 144. La gravure de la couche 14 est arrêtée avant d'atteindre la couche 22. Ici, cette gravure est arrêtée lorsque la profondeur de ces cavités 152, 154 est comprise entre 0,5e 14 et 0,75e 14 . Le fond des cavités 152, 154 s'étend alors principalement dans le plan P i14 . Les faces latérales des cavités 152, 154 sont situées à l'emplacement des faces latérales des réservoirs supraconducteurs. Lors d’une étape 160, un traitement des faces intérieures des cavités 152, 154 est réalisé pour les préparer à recevoir un dépôt de siliciure de vanadium. Ici, la préparation des faces intérieures des cavités 152, 154 consiste à incorporer des atomes d’argon 162 ( ) dans ces faces intérieures, ainsi qu’à nettoyer ces faces intérieures pour, notamment, les désoxyder. Sur la , les atomes d’argon incorporés dans les faces intérieures des cavités 152, 154 sont représentés par des croix et désignés par la même référence commune 162. La majorité des atomes d’argon incorporés dans ces faces intérieures se situent à moins 10 nm et, de préférence, à moins de 5 nm de la surface de ces cavités 152, 154. Ils se situent donc à l'intérieur d'une fine couche superficielle de moins de 10 nm et, de préférence, de moins de 5 nm d'épaisseur. L'épaisseur de cette fine couche superficielle est aussi généralement supérieure à 1 nm. Avantageusement, 70 % ou 80 % ou même 90 % en masse des atomes d’argon incorporés dans la couche 14 se situent à l'intérieur de cette fine couche superficielle. La concentration d’atomes d’argon incorporés dans cette fine couche superficielle est comprise entre 1 % atomique et 10 % atomique et, de préférence, entre 2 % atomique et 5 % atomique. L'expression "X % atomique" signifie que le nombre d'atomes d'argon à l'intérieur de la fine couche superficielle représente X % du nombre total d'atomes présents dans cette couche superficielle. Dans ce texte, l'expression "incorporer des atomes d'argon dans les faces intérieures des cavités" signifie incorporer les atomes d'argon à l'intérieur de la fine couche superficielle avec une concentration comprise dans les plages de concentrations précédentes. Ici, pour incorporer les atomes d’argon dans les faces intérieures des cavités 152, 154 et en même temps nettoyer ces faces intérieures, la partie haute du transistor en cours de fabrication est soumise à une opération de nettoyage par plasma d’argon. Lors de cette opération, la face supérieure est directement exposée à un plasma d’argon. Ce plasma comporte des ions d’argon. Le transistor et le plasma sont à des potentiels différents de sorte que les ions d’argon sont projetés sur le transistor. Des ions d’argon projetés pénètrent à l'intérieur des trous 142 et 144 et viennent percuter les faces intérieures des cavités 152, 154. Ils pénètrent alors faiblement à l’intérieur de ces faces intérieures puis se transforment en atomes d’argon. Sur la , la projection des ions d’argon sur les faces intérieures des cavités 152, 154 est représentée par des flèches verticales en pointillés. Pour régler la quantité d’ions d’argon projetés sur les faces intérieures des cavités 152, 154, il existe principalement deux paramètres à régler pour une différence de potentiels donnée : - la pression partielle d’argon dans le plasma, et - la concentration d’ions d'argon dans le plasma. La pression partielle peut être réglée en ajustant le débit de gaz d'argon entrant et sortant du réservoir contenant le plasma d’argon. La concentration d’ions d'argon dans le plasma peut être ajustée en modifiant la puissance du courant alternatif qui circule dans une antenne qui transforme ce courant alternatif en un champ électrique alternatif présent à l’intérieur du réservoir. C’est ce champ électrique alternatif qui transforme le gaz d’argon inerte en plasma d’argon. Cette puissance est connue sous le terme de « puissance RF ». Ici, la pression partielle et la puissance RF sont réglées pour obtenir la concentration souhaitée d’atomes d’argon à l'intérieur de la fine couche superficielle dans les cavités 152, 154. A titre d’exemple, une machine CT200 produite par la société ALLIANCE CONCEPT® a été utilisée. Pour obtenir la concentration souhaitée d’atomes d’argon en surface de la couche 14 avec cette machine, la pression partielle est choisie entre 0.001 mbar (0,1 Pa) et 0.15 mbar (15 Pa) et la puissance RF est choisie entre 100 W et 400 W. Par exemple, une pression égale à 0.05 mbar (5 Pa) et une puissance RF égale à 200 W ont été utilisées. Lors d’une étape 170, une couche 172 ( ) de siliciure de vanadium est déposée sur la face supérieure du transistor en cours de fabrication. Une fois déposée, cette couche 172 recouvre les portions de la face supérieure du transistor qui s’étendent horizontalement, les parois latérales des trous 142, 144 et le fond des cavités 152, 154. Ainsi, au fond de chaque trou 142 et 144, on obtient un empilement d’une couche de siliciure de vanadium directement déposée sur la couche 14 de silicium. L’épaisseur de la couche 172 déposée est égale à l'épaisseur du réservoir 70. Dans ce mode de réalisation, son épaisseur est insuffisante pour remplir complètement les trous 142 et 144. Ainsi, à l'issue de l'étape 170, il subsiste deux creux situés aux emplacements destinés à recevoir les corps 74, respectivement, de la source 8 et du drain 10 Le dépôt de siliciure de vanadium est réalisé selon la méthode de dépôt physique en phase vapeur connue sous l’acronyme PVD ("Physical Vapor Deposition"). Par exemple, pour cela, une cible en siliciure de vanadium est bombardée avec des ions argon, ce qui arrache des atomes à la cible. Les atomes ainsi arrachés viennent ensuite se déposer sur la face supérieure du transistor en cours de fabrication. La couche 172 se dépose ainsi progressivement. A ce stade, la couche 172 déposée est amorphe ou que partiellement cristallisée. Ainsi, à ce stade, le siliciure de vanadium n’est pas encore supraconducteur ou sa température critique est faible et peut encore être améliorée. Lors d’une étape 180, une couche 182 ( ) est déposée pour remplir complètement les creux situés aux emplacements des corps 74 de la source 8 et du drain 10. A cet effet, la couche 182 est réalisée dans le même matériau que celui du corps 74. Lors d’une étape 190, la face supérieure de la couche 182 est polie jusqu'à atteindre la couche 172 ( ). Par exemple, il s’agit d’un simple polissage mécanique. A l'issue de l'étape 190, la couche 182 subsiste uniquement à l'intérieur des trous 142, 144. Lors d’une étape 200, un nouveau polissage est mis en œuvre pour retirer les portions de la couche 172 qui se trouvent en-dehors des trous 142, 144. Ce polissage est arrêté lorsque la portion de couche 30 située au-dessus de la grille 12 est atteinte ( ). A l'issue de l'étape 200, la source 8 et le drain 10 sont obtenus. Lors d’une étape 210, un traitement thermique est appliqué pour chauffer le siliciure de vanadium déposé et ainsi augmenter sa température critique pour, typiquement, obtenir une température critique supérieure à 10 K et, de préférence, supérieure à 15 K ou 16 K ou 17 K. Pour cela, ce traitement thermique cristallise le siliciure de vanadium déposé lors de l’étape 170. Ce traitement thermique consiste à placer le transistor dans un four chauffé à une température prédéterminée TF comprise entre 200 °C et 1100 °C et, de préférence, comprise entre 500 °C et 900 °C. Ensuite, le transistor est laissé dans ce four pendant une durée DF comprise entre 10 s et 15 min et, préférentiellement, comprise entre 10 s et 5 min et, encore plus préférentiellement, comprise entre 10 s et 120 s ou entre 30 s et 60 s. Typiquement, plus la température TF est élevée, plus la durée DF peut être réduite. Toutefois, une température TF trop élevée peut faire fondre d’autres couches du transistor comme le support 14 et donc l’endommager. Ainsi, un compromis acceptable doit être trouvé entre une température TF élevée et une durée DF courte. Un compromis acceptable est, par exemple, de choisir la température TF entre 500 °C et 900 °C et la durée DF entre 30 s et 60 s. Par exemple, lors de l'étape 210, le traitement thermique est un recuit thermique rapide plus connu sous l'acronyme RTA ("Rapid Thermal Annealing"). Lors de l'étape 210, les atomes d’argon incorporés dans les faces intérieures des cavités 152, 154, empêche que siliciure de vanadium déposé réagisse avec le silicium de la couche 14 pour former du VSi 2 . Le VSi 2 est un matériau non-supraconducteur et sa présence à l'interface entre le réservoir 70 et le canal en silicium dégrade les performances sur transistor fabriqué. Ici, grâce à l'étape 160, la formation de VSi 2 est supprimée ou très fortement réduite. Ceci est important, par exemple, pour obtenir une bonne jonction Josephson. Enfin, lors d'une étape 220, les prises 40, 42 et 60 sont réalisées. Par exemple, pour cela, les couches 50 et 52 sont successivement déposées. Ensuite, des ouvertures sont réalisées dans les couches 50, 52 et 30 aux emplacements où doivent être réalisées les prises 40, 42 et 60. Une fine couche de matériau supra-conducteur est alors déposée. Cette fine couche est réalisée dans le même matériau que les revêtements 48 et 64 et recouvre toutes les parois des ouvertures réalisées. Une couche de matériau non-supraconducteur est ensuite déposée. L'épaisseur de cette couche est suffisante pour remplir complètement les ouvertures réalisées. Cette couche est réalisée dans le même matériau que celui des corps 46 et 62. Enfin, la face supérieure du transistor est polie pour retirer les portions des couches déposées qui s'étendent en-dehors des ouvertures réalisées. Les prises 40, 42 et 60 sont alors obtenues. Chapitre III – Variantes : Variantes de la source et du drain : En variante, le réservoir 70 n’est pas entièrement enfoui à l’intérieur de la couche 14. Ainsi, selon cette variante, le réservoir 70 comporte une partie inférieure située en dessous du plan P sup14 et une partie supérieure située au-dessus du plan P sup14. Le siliciure de vanadium utilisé pour réaliser le réservoir 70 peut être remplacé par d’autres matériaux supraconducteurs. En particulier, d’autres siliciures supraconducteurs peuvent être utilisés à la place du siliciure de vanadium. Par exemple, les siliciures suivants conviennent : CoSi2 et PtSi. Bien que moins souvent utilisés, les siliciures suivants peuvent aussi convenir : PdSi, RhSi, LaSi 2 et CaSi 2 . D’autres matériaux supraconducteurs qui ne sont pas des siliciures peuvent également être utilisés à la place du siliciure de vanadium comme, par exemple, le Nb 3 Ge, le nitrure de titane, nitrure de tantale, l'aluminium. Le réservoir 70 peut aussi être formé par un empilement de plusieurs matériaux supraconducteurs. Par exemple, le réservoir 70 comporte un corps en siliciure de vanadium recouvert d’un revêtement en nitrure de titane. Dans ce cas, le revêtement en nitrure de titane est interposé entre le corps en siliciure de vanadium et le silicium de la couche 14. Dans un tel cas, l’épaisseur du revêtement est petite devant l’épaisseur du corps. Par exemple, l’épaisseur de revêtement est inférieure à 5 nm ou 10 nm. Dans un tel mode de réalisation, le siliciure de vanadium est isolé mécaniquement du silicium de la couche 14 par le revêtement en nitrure de titane. L'étape 160 d'incorporation d'atomes d'argon peut alors être omise. En effet, lors de l’étape 210 de traitement thermique, le siliciure de vanadium ne réagit pas avec le silicium de la couche 14 à cause de la présence de ce revêtement en nitrure de titane. Dans un autre mode de réalisation, le réservoir 70 n’est pas directement en contact avec le matériau de la couche 14. Par exemple, une fine couche en matériau non-supraconducteur peut être déposée sur les faces intérieures des cavités 152, 154 avant le dépôt du matériau supraconducteur. Par exemple, cette fine couche est réalisée dans un matériau semi-conducteur tel que le germanium. L’épaisseur de cette fine couche est inférieure à 10 nm ou 5 nm. D’autres modes de réalisation de la source 8 sont possibles. Par exemple, en variante, le corps 74 est remplacé par un corps en matériau supraconducteur. De préférence, dans ce dernier cas, le corps est réalisé dans le même matériau supraconducteur que celui utilisé pour réaliser le réservoir 70. Ainsi, la source est alors uniquement formée d’un seul bloc en matériau supraconducteur. Le corps 74 peut aussi être réalisé dans un matériau diélectrique. Par contre, de préférence, le corps 74 n'est pas réalisé en matériau métallique non-supraconducteur. Dans une autre variante, les flancs latéraux 72 sont omis et le corps 74 est remplacé par un corps en matériau électriquement conducteur et non-supraconducteur qui occupe l’emplacement des flancs latéraux 72 et l’emplacement du corps 74. Dans ce dernier cas, le réservoir 70 est raccordé électriquement à la prise 40 seulement par l’intermédiaire de ce corps en matériau électriquement conducteur et non-supraconducteur. Par exemple, dans un tel cas, le corps est réalisé en tungstène. En variante, la structure du drain 10 n’est pas la même que la structure de la source 8. Par exemple, l’un de la source 8 et du drain 10 est réalisé selon l’une des variantes décrites dans le paragraphe précédent pour la source 8. La source 8 et/ou le drain 10 peuvent être communs à deux transistors réalisés l’un à côté de l’autre. La source 8, le drain 10 et la grille 12 ne sont pas nécessairement alignés les uns derrière les autres dans la direction X. Par exemple, en variante, la grille 12 comporte aussi une partie plus large, décalée dans la direction Y par rapport à l’axe sur lequel sont alignés la source 8 et le drain 10. En variante, la face supérieure de la grille 12 s'étend dans le plan P int . Autres variantes du transistor : Le corps 17 de la grille 12 peut aussi être réalisée par un empilement de métaux ou d’alliage ayant ou non des propriétés supraconductrices. La couche 14 peut être réalisée dans un autre matériau semi-conducteur que du silicium. De préférence, la couche 14 est réalisée en matériau semi-conducteur ou dans un alliage de matériaux semi-conducteurs choisi dans le groupe constitué du silicium et du germanium ou leur alliage. Toutefois, d’autres matériaux semi-conducteurs peuvent aussi convenir, comme par exemple, un alliage InAs ou Mo 3 Ge ou d’autres matériaux semi-conducteurs du groupe III - V. Les corps 46 et 62 peuvent être réalisés dans d’autres matériaux que du tungstène. En particulier, ils peuvent aussi être réalisés dans d’autres métaux tels que de l’aluminium, du nitrure de titane ou du cuivre. Ils peuvent aussi être réalisés dans des matériaux qui ne sont pas des matériaux électriquement conducteurs. En effet, puisque les revêtements 48 et 62 sont réalisés en matériaux supraconducteurs, l’essentiel des charges électriques se propage à l’intérieur de ces revêtements et non pas à l’intérieur des corps 46 et 62. Par exemple, les corps 46 et 62 sont réalisés, en variante, en matériau électriquement isolant comme en oxyde de silicium. Dans une autre variante, les corps 46 et/ou 62 sont aussi réalisés dans un matériau supraconducteur. Dans ce cas, les revêtements extérieurs 48 et 64 peuvent être omis. Dans un autre mode de réalisation, les revêtements extérieurs 48 et 64 sont réalisés en matériau non-supraconducteur. Selon l’application visée pour le transistor 2, certaines des prises 40, 42 et 60 peuvent être omises. Pour certaines applications, la prise 60 peut être commune à la grille de plusieurs transistors. Variantes du procédé de fabrication : D’autres machines à plasma que celle utilisée par le déposant peuvent convenir pour incorporer les atomes d’argon en surface de la couche 14. Dans le cas où une autre machine est utilisée, celle-ci doit être réglée pour obtenir la concentration souhaitée d’atomes d’argon en surface de la couche 14. Par exemple, un tel réglage peut être déterminé expérimentalement en mesurant pour différents réglages essayés, à chaque fois la concentration d’atomes d’argon en surface de la couche 14. Par exemple, la concentration d’atomes d’argon en surface de la couche 14 peut être mesurée par spectrométrie d’émission et, en particulier, par spectrométrie de masse à plasma à couplage inductif plus connue sous l'acronyme ICP-MS (Inductively Coupled Plasma Mass Spectrometry). La concentration d'atomes d'argon peut aussi être mesurée par d'autres procédés appropriés comme la spectrométrie photoélectronique X plus connue sous l'acronyme XPS (X-Ray photoelectron spectrometry). Avantageusement, l’opération de traitement de la face supérieure de la couche 14 avec un plasma d’argon est précédée par une opération de nettoyage de cette face supérieure avec de l’acide fluorhydrique. D’autres méthodes sont possibles pour incorporer des atomes d’argon en surface de la couche 14 de silicium. Par exemple, dans un autre mode de réalisation, la même méthode que celle utilisée pour implanter des dopants dans un matériau semi-conducteur est utilisée pour implanter des atomes d’argon. Dans ce cas, les atomes d’argon sont d’abord ionisés. Ensuite, les ions d'argon obtenus sont accélérés par un champ électrique puis projetés sur la face supérieure de la couche 14. L’énergie des ions d’argon est réglée pour que la majorité de ces ions ne s’enfoncent pas de plus de 5 nm ou de 10 nm à l’intérieur de la couche en silicium. Ainsi à titre d’exemple, l’énergie des ions d'argon est comprise entre 5 et 15 keV. La dose nécessaire pour obtenir une concentration atomique d’argon comprise entre 1 % atomique et 10 % atomique est comprise entre 9 x 10 14 et 9 x 10 15 ions par centimètre carré. Dans un exemple précis la dose nécessaire à l’obtention d’une concentration atomique d’Ar de 4% atomique est de 3.6 x 10 15 ions par centimètre carré sous une énergie de 10 keV. Une fois implantés dans la couche en silicium, les ions argon redeviennent des atomes neutres d’argon. De préférence, dans ce cas, après l’implantation des atomes d’argon dans la couche en silicium, une opération de nettoyage de la face supérieure de la couche en silicium est exécutée afin de finaliser sa préparation pour le dépôt du siliciure de vanadium. Ce nettoyage a notamment pour but de désoxyder la face supérieure de la couche en silicium. Par exemple, il s’agit d’un nettoyage HF, c’est-à-dire d’un nettoyage avec de l’acide fluorhydrique ou d’un nettoyage avec un plasma d’hélium ou d’argon. Lorsque le plasma d’argon est seulement utilisé pour nettoyer la face de la couche en silicium, la pression partielle et la puissance RF n’ont pas besoin d’être réglées comme décrit précédemment pour incorporer des atomes d’argon à l’intérieur de la couche 14 de silicium. Par exemple, la pression partielle d’argon et/ou la puissance RF sont beaucoup plus faibles. Pour incorporer des atomes d’argon en surface de la couche 14 en silicium, il est aussi possible d’exposer la face supérieure de cette couche à un gaz neutre d’argon pour que des atomes d’argon soient adsorbés sur cette face supérieure. Ensuite, un traitement thermique est appliqué pour faire diffuser les atomes d’argon adsorbés à l’intérieur de la couche en silicium. D'autres procédés que le procédé PVD sont possibles pour déposer le siliciure de vanadium sur la couche 14. Par exemple, le siliciure de vanadium peut aussi être déposé sur la couche 14 par d'autres procédés de dépôt en phase vapeur comme le procédé de dépôt chimique en phase vapeur plus connu sous l'acronyme CVD ("Chemical Vapor Deposition"). Le siliciure de vanadium peut aussi être déposé en mettant en œuvre un procédé de dépôt électrochimique. En variante, l’étape 210 peut être exécutée à un autre moment. Par exemple, le traitement thermique peut aussi être exécuté juste après l’étape 170 et avant l’étape 180 ou avant l’étape 190 ou avant l’étape 200. Dans le cas où un autre matériau supraconducteur est utilisé à la place du siliciure de vanadium ou dans le cas où le canal 14 est réalisé dans un autre matériau semi-conducteur que du silicium, l’étape 160 d’incorporation d’atomes d’argon peut être omise. D’autres procédés de formation du réservoir 70 en matériau supraconducteur sont possibles. Par exemple, le procédé décrit dans la demande US2020287119A1 qui consiste à déposer du vanadium pur sur le silicium puis ensuite à le faire réagir avec le silicium pour former le siliciure de vanadium peut être utilisé. Dans ce cas, de préférence, l'épaisseur e Si de la couche en silicium et l'épaisseur e V de la couche en vanadium pur déposée sont choisies pour obtenir le bon rapport stœchiométrique entre le nombre d'atomes de vanadium et le nombre d'atomes de silicium pour favoriser l'apparition du siliciure de vanadium de composition V 3 Si et limiter l’apparition de VSi 2 . Par exemple, les épaisseurs e Si et e V peuvent être calculées à l'aide de la relation de proportionnalité suivante : une épaisseur de 1 nm de vanadium + une épaisseur de 0.48 nm de silicium forme une épaisseur de 1.26 nm de V 3 Si. Le procédé décrit dans ce paragraphe pour former de siliciure de vanadium peut aussi être utilisé pour former d'autres matériaux supraconducteurs tel que le Nb 3 Ge. Par exemple, dans le cas d'autres siliciures de formule générale M x Si y , l'épaisseur e Si de la couche de silicium à faire réagir avec une couche de 1 nm d'épaisseur de l'élément M peut être déterminée à l'aide de la relation générique de proportionnalité suivante : une épaisseur de 1 nm de l'élément M + une épaisseur de e Si nm de silicium forme une épaisseur de e MxSiy nm du siliciure M x Si y , où : - e Si est égal à xV Si /yV M , - e MxSiy est égal à V MxSiy /V M , - V Si est le volume atomique occupé par un atome de silicium dans sa maille cristalline, - V M est le volume atomique occupé par un atome de l’élément M dans sa maille cristalline, - V MxSiy est le volume atomique occupé par un atome du siliciure M x Si y dans sa maille cristalline, - x et y sont les nombres d'atomes, respectivement, de silicium et de l'élément M dans le siliciure M x Si y . Ainsi, à l'aide de cette relation générique, il a été déterminé que : - une épaisseur de 1 nm de palladium + une épaisseur de 1,32 nm de silicium forme une épaisseur de 1.97 nm de PdSi, - une épaisseur de 1 nm de platine + une épaisseur de 1,35 nm de silicium forme une épaisseur de 1.98 nm de PtSi, - une épaisseur de 1 nm de cobalt + une épaisseur de 3,64 nm de silicium forme une épaisseur de 3,52 nm de Co 2 Si, - une épaisseur de 1 nm de Tantale + une épaisseur de 2,21 nm de silicium forme une épaisseur de 2,40 nm de TaSi 2 . Le remplacement de l'incorporation d'atomes d'argon par le dépôt, sur une couche de silicium, d'un revêtement en matériau supraconducteur autre que du siliciure de vanadium afin d’empêcher le siliciure de vanadium de réagir avec le silicium lors du traitement thermique de l'étape 210, peut être mis en œuvre dans tout procédé de fabrication d'un empilement d'une couche supraconductrice de siliciure de vanadium sur une couche de silicium. En particulier ce procédé de fabrication d'un tel empilement peut être utilisé dans des procédés de fabrication d'autres composants qu'un transistor ou alors dans un procédé de fabrication d'un transistor à effet Josephson dans lequel l'étape 150 de gravure des cavités 152, 154 est omise. Chapitre IV – Avantages des modes de réalisation décrits : Il a été observé que le fait d’enfoncer le réservoir 70 à l’intérieur de la couche 14 améliore les performances du transistor à effet Josephson. En particulier, cela facilite l’apparition de l’effet Josephson. La densité du courant critique à partir duquel cet effet apparaît est donc diminuée. Actuellement, cette amélioration des performances du transistor 2 est expliquée par le fait que l’enfoncement du réservoir 70 à l’intérieur de la couche 14 permet d’obtenir une face latérale 78 qui est tournée vers une face latérale correspondante du réservoir du drain. Cet enfoncement permet aussi d’augmenter la surface de l’interface entre le réservoir 70 et la couche 14. Cette augmentation de la surface d’interface est en particulier due au fait que la face inférieure 76 du réservoir est séparée du plan P inf14 par une épaisseur de silicium. Le fait de faire remonter le matériau supraconducteur jusqu’au plan d’interconnexion P int permet d’augmenter la tolérance sur le positionnement des prises de contact pour la source 8 et le drain 10. En effet, puisque le matériau avec lequel la prise établit le contact électrique est un matériau supraconducteur, la surface du contact électrique entre la prise et ce matériau supraconducteur a peu d’influence sur la résistivité de ce contact électrique. Il est dès lors possible de disposer la prise 40 à cheval, comme représenté dans les précédentes figures, sur un bord de la source sans que cela ait des conséquences sur le fonctionnement du transistor. A résistivité identique, le fait que la source comporte le corps 74 en matériau non-supraconducteur situé entre les flancs latéraux 72, permet de limiter la quantité de matériaux supraconducteurs utilisée pour fabriquer la source. En particulier, la résistivité de la source 8 est identique au cas d'une source entièrement réalisée en matériau supraconducteur. Le fait que la prise 40 comporte un revêtement supraconducteur permet de décroître la résistivité de cette prise. De plus, le fait d’utiliser un matériau non-supraconducteur pour former le corps 46 de la prise 40 permet de limiter la quantité de matériau supraconducteur utilisée pour réaliser une telle prise. Le fait de déposer directement du siliciure de vanadium sur la couche de silicium est avantageux par rapport au procédé qui dépose seulement du vanadium sur la couche de silicium puis qui transforme ensuite ce vanadium déposé en siliciure de vanadium à l'aide d'un traitement thermique. Tout d’abord, le procédé décrit ici permet de déposer le vanadium et le silicium dans les proportions stœchiométriques souhaitées pour obtenir le siliciure de vanadium. Il n’y a donc pas de gaspillage de matière comme, par exemple, un dépôt trop important de vanadium. Le dépôt de siliciure de vanadium est plus simple à mettre en œuvre que le dépôt de vanadium pur car le siliciure de vanadium est moins sensible à l’oxydation. Le traitement thermique appliqué lors de l’étape 210 du procédé décrit ici pour augmenter la température critique du siliciure de vanadium se déroule à une température généralement moins élevée que celle nécessaire pour faire réagir le vanadium pur déposée sur la couche de silicium afin d’obtenir du siliciure de vanadium. De plus, la durée de ce traitement thermique est plus courte. Enfin, il est plus facile de maîtriser l’épaisseur de siliciure de vanadium déposé en mettant en œuvre le procédé décrit ici que dans le cas où le siliciure de vanadium est obtenu par une réaction chimique entre du vanadium pur et une couche de silicium. En effet, cette réaction chimique consomme une partie de la couche de silicium et modifie donc l’épaisseur de la couche de vanadium. L’utilisation d’un plasma d’argon permet, en une seule opération, de nettoyer la face supérieure de la couche 14 en silicium pour la préparer au dépôt de siliciure de vanadium et, en même temps, d’incorporer les atomes d’argon en surface de cette couche de silicium. Le dépôt du siliciure de vanadium par le procédé PVD est simple à mettre en œuvre. Transistor à effet Josephson, ce transistor comportant : - un empilement comportant dans l'ordre : - un support (24) qui s'étend principalement parallèlement à un plan appelé "plan du support", - une couche (22) en matériau électriquement isolant, - une couche semi-conductrice (14) directement réalisée sur la couche en matériau électriquement isolant, cette couche semi-conductrice (14) présentant : - une face supérieure qui s'étend dans un plan supérieur (P sup14 ) parallèle au plan du support, et - une face inférieure qui s'étend dans un plan inférieur (P inf14 ) parallèle au plan du support, cette face inférieure étant située au niveau d'une interface entre la couche semi-conductrice (14) et la couche en matériau électriquement isolant (22), - une grille (12) située sur la face supérieure de la couche semi-conductrice, la région de la couche semi-conductrice située sous la grille étant dénommée "canal", - une source (8) et un drain (10) comportant chacun un réservoir (70) de charges électriques en contact électrique avec la couche semi-conductrice (14) de l'empilement, ces réservoirs (70) étant situés chacun à une extrémité respective du canal, ces réservoirs étant réalisés dans un matériau supraconducteur et formant, avec le canal, une jonction à effet Josephson, caractérisé en ce que : - chaque réservoir (70) comporte une face inférieure (76) et une face latérale (78) toutes les deux enfouies à l'intérieur de la couche semi-conductrice (14), - la face inférieure (76) de chaque réservoir s'étend principalement dans un plan intermédiaire (P i14 ) parallèle au plan du support, ce plan intermédiaire étant situé entre les plans inférieur (P inf14 ) et supérieur (P sup14 ) de la couche semi-conductrice, et - la face latérale (78) de chaque réservoir s'étend principalement perpendiculairement au plan du support, cette face latérale étant tournée vers la face latérale correspondante de l'autre réservoir et séparée de cette face latérale correspondante de l'autre réservoir par le canal. Transistor selon la revendication 1, dans lequel : - la grille (12) comporte une face supérieure tournée du côté opposé au canal, cette face supérieure affleurant un plan d'interconnexion (P int ) ou étant située en-dessous de ce plan d'interconnexion, ce plan d'interconnexion étant parallèle au plan du support, - le matériau supraconducteur du réservoir (70) d'une électrode du transistor remonte jusqu'à affleurer ce plan d'interconnexion, cette électrode du transistor étant choisie dans le groupe constitué de la source (8) et du drain (10) du transistor. Transistor selon la revendication 2, dans lequel le transistor comporte une prise (40, 42) de contact électrique pour raccorder électriquement cette électrode à un potentiel électrique, cette prise de contact étant formée sur le plan d'interconnexion et directement en contact mécanique et électrique avec le matériau supraconducteur qui affleure le plan d'interconnexion. Transistor selon la revendication 2 ou 3, dans lequel l'électrode du transistor comporte : - des flancs latéraux (72) qui s'étendent depuis le réservoir (70) de cette électrode jusqu'au plan d'interconnexion, ces flancs latéraux étant situés dans le prolongement de faces latérales du réservoir et ne formant qu'un seul bloc en matériau supraconducteur avec ce réservoir, et - un corps (74) en matériau non-supraconducteur situé sur le réservoir et entre ces flancs latéraux. Transistor selon la revendication 3, dans lequel la prise (40, 42) de contact comporte : - un corps (46) en matériau non-supraconducteur, et - un revêtement (48) extérieur en matériau supraconducteur qui enrobe au moins une partie du corps (46) en matériau non-supraconducteur, ce revêtement s'étendant depuis le matériau supraconducteur de l'électrode qui affleure le plan d'interconnexion jusqu'à une face supérieure de la prise de contact. Transistor selon l'une quelconque des revendications précédentes, dans lequel la distance entre le plan intermédiaire (P i14 ) et le plan supérieur (P sup14 ) est comprise entre 0,25e 14 et 0,9e 14 , où e 14 est égal à la distance entre les plans supérieur (P sup14 ) et inférieur (P inf14 ). Transistor selon la revendication 6, dans lequel la distance entre le plan intermédiaire et le plan supérieur est comprise entre 0,5e 14 et 0,75e 14 . Transistor selon la revendication 6 ou 7, dans lequel, la distance e 14 est comprise entre 7 nm et 30 nm. Transistor selon l'une quelconque des revendications précédentes, dans lequel la couche semi-conductrice (14) est réalisée dans un matériau semi-conducteur ou dans un alliage de matériaux semi-conducteurs choisi dans le groupe constitué du silicium et du germanium. Procédé de fabrication d'un transistor à effet Josephson, ce procédé comportant : - la réalisation (110) d'un empilement comportant dans l'ordre : - un support qui s'étend principalement parallèlement à un plan appelé "plan du support", - une couche en matériau électriquement isolant, - une couche semi-conductrice directement réalisée sur la couche en matériau électriquement isolant, cette couche semi-conductrice présentant : - une face supérieure qui s'étend dans un plan supérieur parallèle au plan du support, et - une face inférieure qui s'étend dans un plan inférieur parallèle au plan du support, cette face inférieure étant située au niveau d'une interface entre la couche semi-conductrice et la couche en matériau électriquement isolant, - une grille située sur la face supérieure de la couche semi-conductrice, la région de la couche semi-conductrice située sous la grille étant dénommée "canal", - la réalisation (130-210) d'une source et d'un drain comportant chacun un réservoir de charges électriques en contact électrique avec la couche semi-conductrice de l'empilement, ces réservoirs étant situés chacun à une extrémité respective du canal, ces réservoirs étant réalisés dans un matériau supraconducteur et formant avec le canal une jonction à effet Josephson, caractérisé en ce que la réalisation de la source et du drain comporte : - la gravure (150) dans la couche semi-conductrice, à chaque extrémité du canal, d'une première et d'une seconde cavités, chacune des première et seconde cavités présentant : - un fond qui s'étend principalement dans un plan intermédiaire parallèle au plan du support, ce plan intermédiaire étant situé entre les plans inférieur et supérieur de la couche semi-conductrice, et - des parois latérales qui s'étendent principalement perpendiculairement au plan du support et l'une de ces parois latérales étant tournée vers une paroi latérale correspondante de l'autre cavité et séparée de cette paroi latérale correspondante de l'autre cavité par le canal, - le dépôt (170) d'un matériau supraconducteur sur le fond et les parois latérales des première et seconde cavités pour obtenir les réservoirs du drain et de la source. Procédé selon la revendication 10, dans lequel : - lors de la réalisation de l'empilement, la couche semi-conductrice est réalisée en silicium, - lors du dépôt (170) du matériau supraconducteur, le matériau supraconducteur déposé est du siliciure de vanadium, - avant le dépôt du siliciure de vanadium, des atomes d'argon sont incorporés (160) dans le fond et les parois latérales des première et seconde cavités, puis - un traitement thermique (210) est appliqué pour augmenter la température critique du siliciure de vanadium déposé. Procédé selon la revendication 11, dans lequel l'incorporation d'atomes d'argon génère, à l'intérieur de la couche de silicium, une fine couche superficielle à l'intérieur de laquelle la concentration d'atomes d'argon est comprise entre 1 % atomique et 10 % atomique.