FR 3123744 A1 20221209 FR 2105905 A 20210604 Processeur de traitement de signal, comprenant un étage de traitement (ET_float) pour recevoir des coordonnées cartésiennes (ABS, ORD) d’un vecteur dans un format en virgule flottante et pour délivrer des coordonnées polaires (MOD, ANG) du vecteur dans un format en virgule flottante. L’étage de traitement comporte au moins un premier circuit électronique (C1) configuré pour mettre en œuvre de façon itérative au rythme d’un signal d’horloge (CLK) un algorithme de CORDIC dans le format en virgule flottante. Figure pour l’abrégé : Fig 1 PROCESSEUR DE TRAITEMENT DE SIGNAL METTANT EN ŒUVRE L’ALGORITHME CORDIC Des modes de réalisation concernent le domaine des circuits dédiés au traitement de signal, notamment des circuits électroniques mettant en œuvre l’algorithme CORDIC et plus particulièrement des processeurs de traitement du signal incorporant de tels circuits pour la transformation de coordonnées cartésiennes d’un vecteur en coordonnées polaires. L’algorithme CORDIC, (acronyme de « COordinate Rotation DIgital Computer », ou en français « calcul numérique par rotation de coordonnées ») permet notamment d’effectuer des rotations d’un vecteur. Un tel algorithme est connu de l’homme du métier qui pourra par exemple se référer à l’article de Jack E Volder, intitulé « the CORDIC Trigonometric Computing Tcehnique », IRE Transaction Electronic Computer EC-8 :330-334 (1959). Il existe des circuits de traitement dédiés à la mise en œuvre de l’algorithme CORDIC. De tels circuits de traitement dédiés sont par exemple configurés pour effectuer des changements de référentiels par des itérations successives, typiquement pour transformer des coordonnées cartésiennes d’un vecteur en coordonnées polaires. Durant chaque itération de l’algorithme CORDIC le vecteur subit une seule pseudo-rotation caractéristique. Les circuits de traitement dédié sont typiquement configurés pour fonctionner sur des données dans un format à virgule fixe, par exemple les coordonnées du vecteur sont traitées en virgule fixe. Il existe un besoin de pouvoir implémenter un algorithme de CORDIC au sein d’un processeur de traitement du signal. Il existe également un besoin de pouvoir accélérer le traitement de l’algorithme CORDIC au sein d’un tel processeur. Selon un aspect il est proposé, un processeur de traitement de signal comprenant un étage de traitement pour recevoir des données d’entrée, par exemple des coordonnées cartésiennes d’un vecteur, dans un format en virgule flottante et pour délivrer des données de sortie, par exemple des coordonnées polaires du vecteur, dans un format en virgule flottante. L’étage de traitement comporte au moins un premier circuit électronique configuré pour mettre en œuvre de façon itérative au rythme d’un signal d’horloge un algorithme de CORDIC dans le format en virgule flottante. Ainsi, il est possible de traiter un algorithme de CORDIC directement dans l’étage de traitement du processeur de signal. De plus, l’étage de traitement permet de traiter des coordonnées exprimées dans un format en virgule flottante. Mettre en œuvre l’algorithme de CORDIC dans le format en virgule flottante présente notamment l’avantage d’éviter d’avoir à convertir le format des données, par exemple des coordonnées, circulant entre l’étage de traitement et d’autres unités de traitement fonctionnant en virgule flottante, ce qui est notamment bénéfique en matière de temps de traitement. Selon un mode de réalisation, l’étage de traitement est configuré pour, lors de la mise en œuvre de l’algorithme de CORDIC, effectuer des divisions par des puissances entières de 2, de données exprimées en format virgule flottante, en soustrayant pour chaque division, la valeur de la puissance correspondante à l’exposant de la donnée correspondante. Ainsi, l’étage de traitement permet, en tirant parti du format en virgule flottante, de traiter des itérations de l’algorithme de CORDIC, plus rapidement que dans des circuits dédiés de l’art antérieur qui utilisent des diviseurs classiques pour effectuer ces divisions par des puissances entières de 2. Plus précisément, l’étage de traitement permet de réaliser les divisions de l’algorithme en ne travaillant que sur les bits d’exposant de la donnée en virgule flottante, ce qui contribue à diminuer le chemin critique pour traiter chaque itération de l’algorithme. On obtient également un gain de place sur silicium. Selon une variante, l’étage de traitement est configuré pour mettre en œuvre une itération de l’algorithme CORDIC par cycle du signal d’horloge. Selon un mode de réalisation de cette variante, l’étage de traitement comprend un compteur dont la valeur courante i correspond au rang de l’itération courante de l’algorithme et le premier circuit électronique comprend une première entrée de circuit, une deuxième entrée de circuit, une troisième entrée de circuit. Le premier circuit comprend un premier module diviseur possédant une entrée connectée à la deuxième entrée de circuit et un premier soustracteur pour soustraire la valeur courante du compteur à l’exposant de la donnée présente à la deuxième entrée de circuit, la sortie du premier module diviseur délivrant ladite donnée présente à la deuxième entrée de circuit divisée par 2 i . Le premier circuit comprend également un deuxième module diviseur possédant une entrée connectée à la première entrée de circuit et un deuxième soustracteur pour soustraire la valeur courante du compteur à l’exposant de la donnée présente à la première entrée de circuit, la sortie du deuxième module diviseur délivrant ladite donnée présente à la première entrée de circuit divisée par 2 i . Le premier circuit électronique comprend un premier additionneur/soustracteur possédant une première entrée connectée à la première entrée de circuit, une deuxième entrée connectée à la sortie du premier soustracteur. Le premier circuit électronique comprend également un deuxième additionneur/soustracteur possédant une première entrée connectée à la deuxième entrée de circuit, une deuxième entrée connectée à la sortie du deuxième soustracteur. Le premier circuit électronique comprend en outre un troisième additionneur/soustracteur possédant une première entrée connectée à la troisième entrée de circuit et une deuxième entrée pour recevoir une valeur de pas angulaire associée à la valeur courante du compteur. La configuration de chaque additionneur/soustracteur en additionneur ou en soustracteur est définie par le signe de la donnée présente à la deuxième entrée de circuit. Ainsi, étant donné que le premier circuit permet de traiter une itération de l’algorithme CORDIC, alors le premier module soustracteur et le deuxième module soustracteur, qui effectuent les divisions par des puissances entières de 2, permettent de diminuer les chemins critiques du premier circuit, et donc accélérer le traitement de chaque itération. En effet, le premier module et le deuxième module permettent de réaliser des divisions par 2 i par une simple soustraction de l’exposant de la donnée du rang i de l’itération courante. Selon un mode de réalisation, l’étage de traitement comprend en outre des moyens de commande, par exemple réalisés par une machine d’états et/ou par des circuits logiques. Les moyens de commande sont configurés pour, au début de la première itération de l’algorithme, délivrer une donnée d’abscisse initiale représentative de l’abscisse du vecteur sur la première entrée de circuit, une donnée d’ordonnée initiale représentative de l’ordonnée du vecteur sur la deuxième entrée de circuit, et une valeur angulaire initiale sur la troisième entrée de circuit. Les moyens de commande sont configurés également pour incrémenter le compteur à chaque nouvelle itération ultérieure de l’algorithme. Les moyens de commande sont configurés en outre pour délivrer sur la deuxième entrée du troisième additionneur/soustracteur de ce premier circuit, la valeur de pas angulaire associée à la valeur courante du compteur. Ainsi, les moyens de commande permettent d’initialiser la mise en œuvre de l’algorithme CORDIC et de gérer, notamment pour le premier circuit, l’incrémentation du rang de l’itération courante et la fourniture de la valeur de pas angulaire correspondante. Selon un mode de réalisation, les moyens de commande sont configurés pour délivrer à la fin d’une itération courante, la valeur de sortie du premier additionneur/soustracteur sur la première entrée de circuit, la valeur de sortie du deuxième additionneur/soustracteur sur la deuxième entrée de circuit, la valeur de sortie du troisième additionneur/soustracteur sur la troisième entrée de circuit, de façon à traiter une itération par cycle du signal d’horloge. Ainsi, les moyens de commande permettent de faire reboucler l’algorithme de CORDIC de sorte que les valeurs de sortie sont réinjectées dans les entrées du premier circuit. Selon une autre variante particulièrement avantageuse, l’étage de traitement est configuré pour mettre en œuvre deux itérations de l’algorithme CORDIC par cycle du signal d’horloge en s’affranchissant de l’utilisation de diviseurs classiques pour effectuer des divisions par des puissances entières de 2, car cela permet une diminution notable du chemin critique entre l’entrée et la sortie de l’étage de traitement. Ainsi, l’étage de traitement permet de traiter l’algorithme de CORDIC plus rapidement. Selon un mode réalisation de cette autre variante, l’étage de traitement comprend un premier circuit électronique et un deuxième circuit électronique, ayant une structure analogue à celle du premier circuit électronique, connecté en aval du premier circuit électronique. Le premier circuit électronique est destiné à mettre en œuvre au cours d’un cycle d’horloge, une itération courante de l’algorithme, et le deuxième circuit électronique est destiné à mettre en œuvre au cours de ce cycle d’horloge, l’itération suivante de l’algorithme. Ainsi, la combinaison du premier circuit et du deuxième circuit permet de réaliser deux itérations de l’algorithme CORDIC par cycle du signal d’horloge. De plus, le premier circuit a une structure analogue au deuxième circuit, ce qui permet de simplifier la conception de l’étage traitement. Le premier circuit électronique est avantageusement configuré pour mettre en œuvre les itérations de rangs pairs et le deuxième circuit électronique est avantageusement configuré pour mettre en œuvre les itérations de rangs impairs. Selon un mode de réalisation, ledit étage de traitement comprend un compteur dont la valeur courante i correspond à la moitié du rang d’une itération courante de rang pair de l’algorithme, et le premier circuit électronique comprend -une première entrée de circuit, une deuxième entrée de circuit, une troisième entrée de circuit, -un premier module diviseur possédant une entrée connectée à la deuxième entrée de circuit et un premier soustracteur pour soustraire la valeur 2i à l’exposant de la donnée présente à la deuxième entrée de circuit, la sortie du premier module diviseur délivrant ladite donnée présente à la deuxième entrée de circuit divisée par 2 2i , -un deuxième module diviseur possédant une entrée connectée à la première entrée de circuit et un deuxième soustracteur pour soustraire la valeur 2i à l’exposant de la donnée présente à la première entrée de circuit, la sortie du deuxième module diviseur délivrant ladite donnée présente à la première entrée de circuit divisée par 2 2i , -un premier additionneur/soustracteur possédant une première entrée connectée à la première entrée de circuit, une deuxième entrée connectée à la sortie du premier soustracteur, - un deuxième additionneur/soustracteur possédant une première entrée connectée à la deuxième entrée de circuit, une deuxième entrée connectée à la sortie du deuxième soustracteur, -un troisième additionneur/soustracteur possédant une première entrée connectée à la troisième entrée de circuit et une deuxième entrée pour recevoir une valeur de pas angulaire associée à la valeur 2i, -la configuration de chaque additionneur/soustracteur en additionneur ou en soustracteur étant définie par le signe de la donnée (Y) présente à la deuxième entrée de circuit. Par ailleurs, selon un mode de réalisation : – la première entrée du premier additionneur/soustracteur du deuxième circuit est connectée à la sortie du premier additionneur/soustracteur du premier circuit, – la première entrée du deuxième additionneur/soustracteur du deuxième circuit est connectée à la sortie du deuxième additionneur/soustracteur du premier circuit, – la première entrée du troisième additionneur/soustracteur du deuxième circuit est connectée à la sortie du troisième additionneur/soustracteur du premier circuit, – l’entrée du premier module diviseur du deuxième circuit est connectée à la sortie du deuxième additionneur/soustracteur du premier circuit, et le premier soustracteur de ce premier module diviseur du deuxième circuit est configuré pour soustraire la valeur 2i+1 à l’exposant de la donnée présente en sortie du deuxième additionneur/soustracteur du premier circuit de circuit, la sortie du premier module diviseur de ce deuxième circuit délivrant ladite donnée présente à la sortie du deuxième additionneur/soustracteur du premier circuit de circuit divisée par 2 2i+1 , – l’entrée du deuxième module diviseur du deuxième circuit est connectée à la sortie du premier additionneur/soustracteur du premier circuit, et le deuxième soustracteur de ce deuxième module diviseur du deuxième circuit est configuré pour soustraire la valeur 2i+1 à l’exposant de la donnée présente en sortie du premier additionneur/soustracteur du premier circuit de circuit, la sortie du deuxième module diviseur de ce deuxième circuit délivrant ladite donnée présente à la sortie du premier additionneur/soustracteur du premier circuit de circuit divisée par 2 2i+1 , – la deuxième entrée du troisième additionneur/soustracteur étant destinée à recevoir une valeur de pas angulaire associée à la valeur 2i+1, – la configuration en additionneur ou en soustracteur de chaque additionneur/soustracteur de ce deuxième circuit étant définie par le signe de la donnée présente à la sortie du deuxième additionneur/soustracteur du premier circuit. Ainsi, l’étage de traitement permet de traiter chacune des deux itérations de l’algorithme de CORDIC par cycle d’horloge en tirant parti du format en virgule flottante pour accélérer le traitement de l’algorithme. Selon un mode de réalisation, l’étage de traitement comprend en outre des moyens de commande configurés pour -au début de la première itération de l’algorithme, qui est par exemple l’itération de rang 0, délivrer une donnée d’abscisse initiale représentative de l’abscisse du vecteur sur la première entrée de circuit, une donnée d’ordonnée initiale représentative de l’ordonnée du vecteur sur la deuxième entrée de circuit, et une valeur angulaire initiale sur la troisième entrée de circuit, -incrémenter le compteur à chaque nouvelle itération ultérieure de l’algorithme, -délivrer sur la deuxième entrée du troisième additionneur/soustracteur de ce premier circuit, la valeur de pas angulaire associée à la valeur 2i, et -délivrer sur la deuxième entrée du troisième additionneur/soustracteur du deuxième circuit, la valeur de pas angulaire associée à la valeur 2i+1. Les moyens de commande sont également configurés pour délivrer à la fin de l’itération de rang impair suivant une itération de rang pair, la valeur de sortie du premier additionneur/soustracteur du deuxième circuit sur la première entrée de circuit, la valeur de sortie du deuxième additionneur/soustracteur du deuxième circuit sur la deuxième entrée de circuit, la valeur de sortie du troisième additionneur/soustracteur du deuxième circuit sur la troisième entrée de circuit, de façon à traiter au cours du même cycle du signal d’horloge, ladite itération de rang pair et ladite itération de rang impair. Ainsi, les moyens de commande permettent de fournir au deuxième circuit le pas angulaire correspondant à la valeur 2i+1. De plus, les moyens de commande permettent de faire reboucler l’algorithme de CORDIC de sorte que les valeurs de sortie du deuxième circuit sont réinjectées dans les entrées du premier circuit à itération suivante. Selon un mode de réalisation, l’étage de traitement comprend en outre un circuit électronique d’initialisation configuré pour délivrer la donnée d’abscisse initiale, la donnée d’ordonnée initiale et la valeur angulaire initiale à partir de l’abscisse et de l’ordonnée du vecteur. Selon un mode de réalisation, le circuit d’initialisation est configuré pour délivrer, en tant que donnée d’abscisse initiale, donnée d’ordonnée initiale et valeur angulaire initiale, respectivement : – l’abscisse du vecteur, l’ordonnée du vecteur, et une valeur angulaire nulle, si l’abscisse du vecteur est positive, – l’opposé de l’ordonnée du vecteur, l’abscisse du vecteur et une valeur angulaire égale à , si l’abscisse et l’ordonnée du vecteur sont négatives, – l’ordonnée du vecteur, l’opposé de l’abscisse du vecteur et une valeur angulaire égale à , si l’abscisse du vecteur est négative et si l’ordonnée du vecteur est positive. Ainsi, le circuit électronique d’initialisation permet de fournir au premier circuit un triplet initial (abscisse initiale, ordonnée initiale, valeur angulaire initiale) pour lequel l’algorithme de CORDIC est en mesure de converger. En particulier, le circuit d’initialisation permet au processeur de pouvoir traiter n’importe quel vecteur du plan en transformant ce vecteur en un vecteur initial dont la valeur angulaire est comprise entre et . Selon un autre aspect, il est proposé un système d’asservissement comprenant une boucle d’asservissement intégrant le processeur de traitement de signal tel que défini ci-avant, connecté à un moteur électrique. Ainsi, le système d’asservissement bénéficie de la rapidité de calcul du processeur de signal, ce qui permet d’améliorer la précision de la boucle d’asservissement. D’autres avantages et caractéristiques apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : illustrent des modes de réalisation de l’invention. La illustre schématiquement un exemple de processeur de traitement de signal DSP adapté pour la mise en œuvre d’itérations d’un algorithme de CORDIC sur des données en virgule flottante. En particulier, le processeur de traitement de signal DSP permet d’effectuer des changements de référentiel en transformant des coordonnées cartésiennes en coordonnées polaires par l’algorithme de CORDIC. À cet effet, le processeur de traitement de signal comprend un étage traitement ET_float dédié à la mise en œuvre de l’algorithme CORDIC et configuré pour traiter des données en virgule flottante, et un module GEN_CLK de génération d’un signal d’horloge CLK destiné à cadencer l’étage traitement ET_float. Par convention, les coordonnées cartésiennes comprennent une abscisse ABS et une ordonnée ORD, et les coordonnées polaires comprennent un module MOD et une valeur d’angle ANG mesurée par rapport à l’origine. L’étage de traitement ET_float est configuré ici pour recevoir les coordonnées cartésiennes ABS, ORD d’un vecteur dans un format en virgule flottante et pour traiter des itérations successives de l’algorithme de sorte à délivrer des coordonnées polaires MOD, ANG du vecteur dans un format en virgule flottante. Pour cela, l’étage de traitement étage ET_float comporte au moins un premier circuit électronique C1 apte à traiter des données dans un format en virgule flottante. Le circuit C1 est configuré pour mettre en œuvre, une par une, au rythme d’un signal d’horloge CLK, les itérations de l’algorithme de CORDIC. Généralement, chaque itération de l’algorithme comprend des divisions par des puissances entières de 2. Avantageusement, comme on le verra plus en détails ci-après, l’étage de traitement ET_float, et notamment le premier circuit C1, est configuré pour effectuer des divisions par des puissances entières de 2 en utilisant non pas des diviseurs classiques, mais en soustrayant simplement l’exposant de la donnée en virgule flottante à diviser par la valeur de la puissance de 2 correspondante. La illustre schématiquement un exemple de l’étage de traitement ET_float comprenant ici le premier circuit C1. L’étage de traitement ET_float comprend en outre des moyens de commande MC pour contrôler et gérer chaque itération, un compteur CPT pour indiquer les rangs des itérations successives de l’algorithme et un circuit électronique d’initialisation CE_init pour fournir au premier circuit des données initiales à traiter lors de la première itération. Le compteur CPT est destiné à être par exemple incrémenter au rythme du signal d’horloge CLK, et à délivrer, une valeur courante i correspondant au rang de l’itération en cours de traitement dans le premier circuit C1. L’étage de traitement ET_float comprend une mémoire MM adaptée pour stocker un ensemble de valeurs de pas angulaire α i caractéristiques de l’algorithme CORDIC. Les valeurs de pas angulaire α i sont calculées à l’avance et stockées dans la mémoire MM. Alternativement, il est possible pour la mémoire MM d’être située en dehors de l’étage traitement ET_float. Le premier circuit C1 est configuré pour mettre en œuvre une seule itération de l’algorithme CORDIC par cycle du signal d’horloge CLK. À cet effet, le premier circuit électronique C1 comprend trois blocs, un premier bloc pour traiter une donnée X et délivrer une donnée X’, un deuxième bloc pour traiter la donnée Y et délivrer la donnée Y’ et un troisième bloc pour traiter la donnée α et délivrer la donnée α’. Le premier circuit électronique C1 comprend, dans le premier bloc, un premier module diviseur MD1_C1 et un premier additionneur/soustracteur A1_C1, dans le deuxième bloc, un deuxième module diviseur MD2_C1 et un deuxième additionneur/soustracteur A2_C1, et dans le troisième bloc, un troisième additionneur/soustracteur A3_C1. Le premier circuit C1 est configuré pour qu’après un nombre prédéterminé d’itérations, la donnée X’ soit sensiblement égale au module du vecteur dans un référentiel polaire et la donnée α soit une approximation de l’angle du vecteur avec l’origine dans le référentiel polaire. Ce nombre d’itérations peut être au maximum égal à 24 pour obtenir une précision maximale mais peut être réduit à une dizaine pour obtenir une précision moindre. Concernant les entrées du premier circuit C1, ce dernier comprend une première entrée de circuit E1_C1 destinée à recevoir la donnée X, une deuxième entrée de circuit E2_C1 destinée à recevoir la donnée Y, une troisième entrée de circuit E3_C1 destinée à recevoir la donnée α, et une quatrième entrée de circuit E4_C1 destinée à recevoir le pas angulaire α i . Concernant les sorties du premier circuit C1, ce dernier comprend une première sortie de circuit S1_C1 destinée à délivrer la donnée X’, une deuxième sortie de circuit S2_C1 destinée à délivrer la donnée Y’, et une troisième sortie de circuit S3_C1 destinée à délivrer la donnée α’. Concernant les modules diviseurs du premier circuit C1, le premier module diviseur MD1_C1 est configuré pour soustraire la valeur courante i du compteur à l’exposant de la donnée Y, de façon à délivrer la valeur Y/2 i . Le premier module diviseur MD1 possède une entrée E1MD1_C1 connectée à la deuxième entrée de circuit E2_C1 et destinée à recevoir la donnée Y, une entrée E2MD1_C1 connectée au compteur CPT et destinée à recevoir la valeur i de l’itération courante, et une sortie SMD1_C1 connectée à une deuxième entrée E2A1_C1 du premier additionneur/soustracteur A1_C1 et destinée à délivrer la donnée Y divisée par 2 i . La illustre plus en détails le premier module diviseur MD1_C1qui comprend un premier soustracteur S10_C1. La donnée Y comprend classiquement en format virgule flottante, des bits formant un exposant Y_exp et des bits formant une mantisse Y_mant. Le premier module diviseur comprend un bus de données pour faire circuler les bits de la donnée Y. Le bus est séparé en deux branches, une première branche configurée pour faire circuler les bits de la mantisse Y_mant de la donnée Y entre la première entrée E1MD1_C1 et la sortie SMD1_C1 du premier module diviseur MD1_C1, et une deuxième branche configurée pour faire circuler les bits de l’exposant Y_exp de la donnée Y jusqu’au premier soustracteur S10-C1. A cet égard, le premier soustracteur S10_C1 comprend une première entrée connectée à la première entrée E1MD1_C1 du premier module diviseur MD1_C1 pour recevoir l’exposant Y_exp de la donnée Y. Le premier soustracteur S10_C1 comprend également une deuxième entrée connectée à la deuxième entrée E2MD1du premier module diviseur MD1_C1 destinée à recevoir la valeur du rang i de l’itération en cours dans le premier circuit C1. Le premier soustracteur S10_C1 est configuré pour soustraire à l’exposant de la donnée Y, la valeur du rang i de l’itération en cours. Cette soustraction dans le premier soustracteur S10_C1, est comme illustrée sur la , mise en œuvre en isolant l’exposant et en procédant à une soustraction non signée de la quantité i des bits constituant l’exposant. Le premier soustracteur S1_C1 comprend en outre une sortie connectée à la sortie SMD1_C1 du premier module diviseur MD1_C1 pour délivrer le résultat Y_exp-i de la soustraction. La sortie SMD1_C1 du premier module diviseur MD1_C1 délivre donc la donnée Y/2 i ayant comme exposant Y_exp-i et comme mantisse Y_mant. Le deuxième module diviseur MD2_C1 est configuré pour soustraire la valeur courante i du compteur à l’exposant de la donnée X, de façon à délivre la donnée X/2 i . Le deuxième module diviseur MD1 possède une entrée E1MD2_C1 connectée à la première entrée de circuit E1_C1 et destinée à recevoir la donnée X, une entrée E2MD2_C1 connectée au compteur CPT et destinée à recevoir la valeur i de l’itération courante, et une sortie SMD2_C1 connectée à une deuxième entrée E2A2_C1 du deuxième additionneur/soustracteur A2_C1 et destinée à délivrer la donnée X divisée par 2 i . La structure et le fonctionnement du deuxième module diviseur, qui comprend en particulier un deuxième soustracteur, sont analogues à ceux du premier module diviseur décrit en relation avec la . Le premier additionneur/soustracteur A1_C1 possède une première entrée E1A1_C1 connectée à la première entrée de circuit E1_C1, une deuxième entrée E2A1_C1 connectée à la sortie du premier module diviseur MD1_C1, et une troisième entrée E3A1_C1 destinée à recevoir le bit de poids le plus fort MSB_Y de la donnée Y. Le premier additionneur/soustracteur A1_C1 possède également une sortie SA1_C1 connectée à la première sortie de circuit S1_C1 et destinée à délivrer la donnée X’, qui est la valeur de sortie du deuxième bloc pour l’itération courante. Le deuxième additionneur/soustracteur A2_C1 possède une première entrée E1A2_C1 connectée à la deuxième entrée de circuit E2_C1, une deuxième entrée E2A2_C1 connectée à la sortie du deuxième module diviseur MD2_C1, qui se trouve être également la sortie du deuxième soustracteur, et une troisième entrée E3A2_C1 destinée à recevoir le bit de poids le plus fort MSB_Y de la donnée Y. Le deuxième additionneur/soustracteur A2_C1 possède également une sortie SA2_C1 connectée à la deuxième sortie de circuit S2_C1 et destinée à délivrer la donnée Y’, qui est la valeur de sortie du deuxième bloc pour l’itération courante. Le troisième additionneur/soustracteur A3_C1 possède une première entrée E1A3_C1 connectée à la troisième entrée de circuit E3_C1, une deuxième entrée E2A2_C1 connectée à la quatrième entrée de circuit E4_C1 destinée à recevoir la valeur de pas angulaire α i associée à la valeur courante du compteur CPT, et une troisième entrée E3A2_C1 destinée à recevoir le bit de poids le plus fort MSB_Y de la donnée Y. Le troisième additionneur/soustracteur A3_C1 possède également une sortie SA3_C1 connectée à la troisième sortie de circuit S3_C1 et destinée à délivrer la donnée α’, qui est la valeur de sortie du troisième bloc pour l’itération courante. La configuration de chaque additionneur/soustracteur en additionneur ou en soustracteur dépend du bit de poids le plus fort MSB_Y représentant le signe de la donnée Y. Par exemple, si le bit de poids le plus fort MSB_Y de la donnée Y est égal à 1, l’additionneur/soustracteur correspondant effectue une soustraction et si le bit de poids le plus fort MSB_Y de la donnée Y est égal à 0 alors cet additionneur/soustracteur effectue une addition. Ainsi le premier additionneur/soustracteur A1_C1 est configuré pour additionner la donnée Y à la donnée X divisée par 2 i si le signe de la donnée Y est positif, ou pour soustraire la donnée Y à la donnée X divisée par 2 i si le signe de la donnée Y est négatif. Le deuxième additionneur/soustracteur A2_C1 est configuré pour soustraire la donnée X divisée par 2 i à la donnée Y si le signe de la donnée Y est positif, ou pour additionner la donnée Y à la donnée X divisée par 2 i si le signe de la donnée Y est négatif. Le troisième additionneur/soustracteur A3_C1 est configuré pour additionner la valeur de pas angulaire α i de l’itération en cours à la donnée α si le signe de la donnée Y est positif, ou pour soustraire la valeur de pas angulaire α i de l’itération en cours à la donnée α si le signe de la donnée Y est négatif. Les moyens de commande MC sont configurés pour commander un circuit d’initialisation CE_init de sorte à délivrer au premier circuit C1 un triplet de données initiales au début de la première itération de l’algorithme. Le triplet de données initiales comprend une abscisse initiale X_init, représentative de l’abscisse du vecteur, délivrée sur la première entrée de circuit E1_C1, une donnée d’ordonnée initiale Y_init représentative de l’ordonnée du vecteur, délivrée sur la deuxième entrée de circuit E2_C1, et une valeur angulaire initiale α_init délivrée sur la troisième entrée de circuit E3_C1. On reviendra plus en détail, dans la description relative à la , sur le circuit d’initialisation CE_init et l’obtention du triplet de données initiales X_init, Y_init, α_init. Les moyens de commande MC sont également configurés pour commander l’incrémentation du compteur CPT à chaque nouvelle itération de l’algorithme de CORDIC. Les moyens de commande MC sont encore configurés pour commander la lecture dans la mémoire MM de la valeur de pas angulaire α i associée à la valeur courante du compteur CPT et délivrer cette valeur sur la deuxième entrée E2A3_C1 du troisième additionneur/soustracteur A3_C1. Les moyens de commande MC sont configurés pour commander un rebouclage des valeurs obtenues en sortie de chaque bloc vers leurs entrées respectives à la fin de chaque cycle du signal d’horloge (sauf le dernier), c’est-à-dire dans ce mode de réalisation, après chaque itération (sauf la dernière) de l’algorithme de CORDIC. En particulier, les moyens de commande MC sont configurés pour reboucler, à la fin d’une itération courante, la valeur de sortie X’ du premier additionneur/soustracteur A1_C1 sur la première entrée de circuit E1_C1, la valeur de sortie Y’ du deuxième additionneur/soustracteur A2_C1 sur la deuxième entrée de circuit E2_C1, et la valeur de sortie α’ du troisième additionneur/soustracteur A3_C3 sur la troisième entrée de circuit E3_C1. A la fin de la dernière itération -la donnée X’ est représentative du module du vecteur (moyennant le fait que la grandeur obtenue est le module du vecteur initial multipliée par une constante K connue de l’homme du métier et qui dépend du nombre d’itérations), -la donnée α’ est représentative de son angle, et -la donnée Y’ est nulle ou quasi nulle. Plus précisément K est égal à 1,646760255 pour 24 itérations, et plus généralement K est égal au produit (1+2 -0 ) 1/2 .(1+2 -2 ) 1/2 ….(1+2 -(n-2) ) 1/2 . La illustre schématiquement un mode de réalisation dans lequel l’étage de traitement ET_float est configuré pour traiter deux itérations de l’algorithme CORDIC par cycle du signal d’horloge CLK. Ceci est possible par la présence des modules diviseurs qui permettent d’effectuer les divisions par des puissances entières de 2 sans utiliser de diviseurs, ce qui réduit la longueur du chemin critique de l’étage de traitement. Ce mode de réalisation, particulièrement avantageux, permet de déterminer le module et l’angle du vecteur plus rapidement. Par exemple la fréquence du signal d’horloge CLK peut être de l’ordre de 250 MHz dans une technologie CMOS de 40nm. Ainsi, l’étage de traitement ET_float comprend le premier circuit C1 tel que décrit en relation avec les figures précédentes et un deuxième circuit C2, d’une structure analogue au premier circuit électronique C1, connecté en aval du premier circuit C1. Au cours d’un cycle du signal d’horloge CLK, le premier circuit électronique C1 est destiné à mettre en œuvre une itération courante de rang pair de l’algorithme de CORDIC et le deuxième circuit électronique C2 est destiné à mettre en œuvre l’itération suivante de rang impair, toujours au cours du même cycle du signal d’horloge CLK. Plus précisément le compteur CPT est là encore incrémenté au rythme du signal d’horloge CLK par les moyens de commande MC, mais sa valeur courante i correspond à la moitié du rang 2i d’une itération courante de rang pair de l’algorithme. Ainsi le compteur CPT ne compte finalement que la moitié du nombre d’itérations demandé. La première itération est l’itération paire de rang 0. Le premier circuit C1 met en œuvre l’itération courante de rang 2i de la manière décrite en relation avec les figures 2 et 3, à la différence près que le premier circuit comprend ici un module MDD1 recevant la valeur i du compteur CPT et délivrant la valeur 2i aux entrées E2MD1_C1 et E2MD2_C1. Ainsi les modules MD1_C1 et MD2_C1 effectuent les divisions par 2 2i des données respectivement présentes en entrée de ces deux modules. Une façon particulièrement simple pour mettre en œuvre la multiplication par 2 effectuée dans le module MDD1, peut consister à délivrer le nombre i à l’aide d’un mot initial de I bits sur un bus de I bits, par exemple 5 bits, et de connecter entre la sortie du module MDD1 et les entrées E2MD1_C1 et E2MD2_C1, un bus de I+1 bits, par exemple 6 bits, de façon à présenter à ces entrées un mot de I+1 bits dont le bit de poids faible est forcé à 0 et dont les I autres bits correspondent aux I bits du mot initial représentant le nombre i. Par ailleurs les moyens de commande MC sont configurés pour commander la lecture dans la mémoire MM de la valeur de pas angulaire α 2i associée à la valeur 2i et délivrer cette valeur sur la deuxième entrée E2A3_C1 du troisième additionneur/soustracteur A3_C1. Le deuxième circuit C2 met en œuvre l’itération suivante de rang 2i+1 de la même manière que premier circuit met en œuvre l’itération de rang 2i, à la différence près que des divisions par 2 2i+1 sont cette fois-ci effectuées par le deuxième circuit C2 à la place des divisions par 2 2i effectuées par le premier circuit C1. La majeure partie des éléments du deuxième circuit C2 sont analogues aux éléments du premier circuit C1, notamment du point de vue de leur structure et de leur fonctionnement. Ainsi, par souci de concision les références associées aux éléments du deuxième circuit C2 sont analogues aux références associées aux éléments du premier circuit C1. La distinction entre les références du premier et du deuxième circuits réside dans la mention « _C1 » pour faire référence au premier circuit et dans la mention « _C2 » pour faire référence au deuxième circuit. Structurellement, comme indiqué ci-avant, le deuxième circuit C2 est connecté en aval du premier circuit électronique C1. En particulier, la première entrée de circuit E1_C2 du deuxième circuit C2 est connectée à la première sortie de circuit S1_C1 du premier circuit C1 délivrant la donnée X’. La deuxième entrée de circuit E2_C2 du deuxième circuit C2 est connectée à la deuxième sortie S2_C1 du premier circuit C1 délivrant la donnée Y’. La troisième entrée de circuit de circuit E2_C2 du deuxième circuit C2 est connectée à la troisième sortie de circuit S3_C1 du premier circuit C1 délivrant la donnée α’. À la différence du premier circuit C1, le deuxième circuit comprend ici un module MDD2 recevant la valeur i du compteur CPT et délivrant la valeur 2i+1 aux entrées E2MD1_C2 et E2MD2_C2. Ainsi les modules MD1_C2 et MD2_C2 effectuent les divisions par 2 2i+1 des données respectivement présentes en entrée de ces deux modules. Une façon particulièrement simple pour mettre en œuvre la multiplication par 2 augmentée de 1, effectuée dans le module MDD2, peut consister à délivrer le nombre i à l’aide du mot initial de I bits sur le bus de I bits, par exemple 5 bits, et de connecter entre la sortie du module MDD2 et les entrées E2MD1_C2 et E2MD2_C2, un bus de I+1 bits, par exemple 6 bits, de façon à présenter à ces entrées un mot de I+1 bits dont le bit de poids faible est forcé à 1 et dont les I autres bits correspondent aux I bits du mot initial représentant le nombre i. Ainsi, dans le premier bloc du deuxième circuit C2, le premier module diviseur MD1_C2 est configuré pour soustraire la valeur 2i+1, à l’exposant de la donnée Y’. En conséquence, la sortie du premier module diviseur MD1_C2 de ce deuxième circuit délivre la donnée Y’ divisée par 2 2i+1 . Ensuite, la sortie du premier additionneur/soustracteur A1_C2 du deuxième circuit C2 délivre la donnée X’’ qui est la valeur de sortie du premier bloc du deuxième circuit C2 à l’itération de rang 2i+1. En parallèle, concernant le deuxième bloc du deuxième circuit C2, le deuxième module diviseur MD2_C2 est configuré pour soustraire la valeur 2i+1, à l’exposant de la donnée X’. En conséquence, la sortie du deuxième module diviseur MD2_C2 de ce deuxième circuit délivre la donnée X’ divisée par 2 2i+1 . Ensuite, la sortie du deuxième additionneur/soustracteur A2_C2 du deuxième circuit C2 délivre la donnée Y’’ qui est la valeur de sortie du deuxième bloc du deuxième circuit C2 à l’itération de rang 2i+1. Concernant le troisième bloc du deuxième circuit C2, la deuxième entrée du troisième additionneur/soustracteur A3_C2 est destinée à recevoir une valeur de pas angulaire α 2i+1 associée à la valeur 2i+1. En conséquence, la sortie du troisième additionneur A3_C2 du deuxième circuit C2 délivre la donnée α’’ qui est la valeur de sortie du troisième bloc du deuxième circuit C2 à l’itération de rang 2i+1. Dans ce mode de réalisation, les moyens de commande MC sont configurés pour commander la lecture de la valeur de pas angulaire α 2i+1 associée à l’itération de rang 2i+1, en vue de sa délivrance sur la quatrième entrée de circuit du deuxième circuit C2. Par ailleurs, les moyens de commande MC sont alors configurés pour faire reboucler des sorties des blocs du deuxième circuit C2 sur des entrées respectives des blocs du premier circuit C1. En particulier, les moyens de commande MC sont configurés pour délivrer à la fin de l’itération de rang 2i+1, la valeur de sortie X’’ du deuxième bloc du deuxième circuit sur la première entrée de circuit E1_C1, la valeur de sortie Y’’ du deuxième bloc du deuxième circuit C2 sur la deuxième entrée de circuit E2_C1, et la valeur de sortie α’’ du troisième bloc du deuxième circuit sur la troisième entrée de circuit E3_C1. A la fin de la dernière itération la donnée X’’ est représentative du module du vecteur (à la constante K près), la donnée α’’ est représentative de son angle et la donnée Y’’ est nulle ou quasi nulle. La illustre schématiquement le circuit électronique d’initialisation CE_init, évoqué ci-devant en relation avec les figures 2 et 4. Le circuit d’initialisation est configuré pour générer, à partir de l’abscisse ABS et de l’ordonnée ORD du vecteur, un triplet de données initiales comprenant d’une part un vecteur initial formé de la donnée d’abscisse initiale X_init et de la donnée d’ordonnée initiale Y_init et d’autre part la valeur angulaire initiale α_init. La génération du triplet de données par le circuit électronique d’initialisation CE_init est commandée par les moyens de commande. Concernant le vecteur initial, le circuit d’initialisation CE_init est configuré pour effectuer une rotation si le vecteur cartésien dont on cherche à changer le référentiel est situé dans le demi-plan des abscisses ABS négatives. Typiquement, pour des vecteurs cartésiens situés dans ce demi-plan l’algorithme de CORDIC ne converge pas et il est donc avantageux de générer un vecteur initial situé dans le plan des abscisses positives, obtenu par une rotation de ou de du vecteur cartésien selon que le signe de l’ordonnée ORD est négatif ou positif. La valeur angulaire initiale α_init prend alors respectivement soit la valeur soit la valeur , toujours selon le signe de l’ordonnée ORD, ce qui permet de prendre en compte cette rotation initiale du vecteur cartésien. Si au contraire, le vecteur cartésien est situé dans le demi-plan des abscisses ABS positives, alors le vecteur initial est égal au vecteur cartésien et la valeur angulaire initiale α_init est mise à zéro. La illustre schématiquement un système d’asservissement SYS intégrant une unité de contrôle UC, par exemple un microcontrôleur tel que celui commercialisé par la société STMicroelectronics sous la référence STM32, connectée à un moteur électrique M. L’unité de contrôle UC comprend une unité de traitement CPU et un processeur de traitement de signal DSP décrit ci-devant pour mettre en œuvre un asservissement du moteur électrique M. Pour l’asservissement du moteur M, il peut par exemple être avantageux d’effectuer des changements de référentiel pour transformer des coordonnées cartésiennes de vecteur en coordonnées polaires. En particulier, ces changements de référentiel sont d’autant plus avantageux qu’ils sont mis en œuvre rapidement, par exemple s’ils concernent la rotation du moteur, et d’autant plus si la vitesse de rotation du moteur est importante. Ainsi, il est donc avantageux pour la boucle d’asservissement de comprendre le processeur DSP tel que décrit ci-devant, en particulier dans le mode de réalisation de la , pour mettre en œuvre le plus rapidement possible des itérations de l’algorithme CORDIC. Processeur de traitement de signal, comprenant un étage de traitement (ET_float) pour recevoir des coordonnées cartésiennes (ABS, ORD) d’un vecteur dans un format en virgule flottante et pour délivrer des coordonnées polaires (MOD, ANG) dudit vecteur dans un format en virgule flottante, ledit étage comportant au moins un premier circuit électronique (C1) configuré pour mettre en œuvre de façon itérative au rythme d’un signal d’horloge (CLK) un algorithme de CORDIC dans ledit format en virgule flottante. Processeur selon la revendication 1, dans lequel l’étage de traitement (ET_float) est configuré pour, lors de la mise en œuvre de l’algorithme de CORDIC, effectuer des divisions par des puissances entières de 2, de données exprimées en format virgule flottante, en soustrayant pour chaque division, la valeur de la puissance correspondante à l’exposant de la donnée correspondante. Processeur selon la revendication 2, dans lequel l’étage de traitement (ET_float) est configuré pour mettre en œuvre une itération de l’algorithme CORDIC par cycle du signal d’horloge (CLK). Processeur selon la revendication 3, dans lequel ledit étage (ET_float) comprend un compteur dont la valeur courante i correspond au rang (i) de l’itération courante de l’algorithme, et dans lequel le premier circuit électronique (C1) comprend -une première entrée de circuit (E1_C1), une deuxième entrée de circuit (E2_C1), une troisième entrée de circuit (E3_C1), -un premier module diviseur (MD1_C1) possédant une entrée connectée à la deuxième entrée de circuit et un premier soustracteur pour soustraire la valeur courante du compteur à l’exposant de la donnée présente à la deuxième entrée de circuit, la sortie du premier module diviseur délivrant ladite donnée présente à la deuxième entrée de circuit divisée par 2 i , -un deuxième module diviseur (MD2_C1) possédant une entrée connectée à la première entrée de circuit et un deuxième soustracteur pour soustraire la valeur courante du compteur à l’exposant de la donnée présente à la première entrée de circuit, la sortie du deuxième module diviseur délivrant ladite donnée présente à la première entrée de circuit divisée par 2 i , -un premier additionneur/soustracteur (A1_C1) possédant une première entrée connectée à la première entrée de circuit, une deuxième entrée connectée à la sortie du premier soustracteur, - un deuxième additionneur/soustracteur (A2_C1) possédant une première entrée connectée à la deuxième entrée de circuit, une deuxième entrée connectée à la sortie du deuxième soustracteur, -un troisième additionneur/soustracteur (A3_C1) possédant une première entrée connectée à la troisième entrée de circuit et une deuxième entrée pour recevoir une valeur de pas angulaire associée à la valeur courante du compteur, -la configuration de chaque additionneur/soustracteur en additionneur ou en soustracteur étant définie par le signe de la donnée (Y) présente à la deuxième entrée de circuit. Processeur selon la revendication 4, dans lequel l’étage de traitement comprend en outre des moyens de commande (MC) configurés pour -au début de la première itération de l’algorithme, délivrer une donnée d’abscisse initiale (X_init) représentative de l’abscisse du vecteur sur la première entrée de circuit, une donnée d’ordonnée initiale (Y_init) représentative de l’ordonnée du vecteur sur la deuxième entrée de circuit, et une valeur angulaire initiale (α_init) sur la troisième entrée de circuit, -incrémenter le compteur à chaque nouvelle itération ultérieure de l’algorithme, et -délivrer sur la deuxième entrée du troisième additionneur/soustracteur de ce premier circuit, la valeur de pas angulaire (α i ) associée à la valeur courante du compteur. Processeur selon la revendication 5, dans lequel les moyens de commande (MC) sont configurés pour délivrer à la fin d’une itération courante, la valeur de sortie du premier additionneur/soustracteur sur la première entrée de circuit (E1_C1), la valeur de sortie du deuxième additionneur/soustracteur sur la deuxième entrée de circuit (E2_C1), la valeur de sortie du troisième additionneur/soustracteur sur la troisième entrée de circuit (E3_C1), de façon à traiter une itération par cycle du signal d’horloge (CLK). Processeur selon la revendication 2, dans lequel l’étage de traitement (ET_float) est configuré pour mettre en œuvre deux itérations de l’algorithme CORDIC par cycle du signal d’horloge (CLK). Processeur selon la revendication 7, dans lequel l’étage de traitement (ET_float) comprend un premier circuit électronique (C1) et un deuxième circuit électronique (C2), ayant une structure analogue à celle du premier circuit électronique (C1), connecté en aval du premier circuit électronique, le premier circuit électronique étant destiné à mettre en œuvre au cours d’un cycle d’horloge, une itération courante de l’algorithme, et le deuxième circuit électronique est destiné à mettre en œuvre au cours de ce cycle d’horloge (CLK), l’itération suivante de l’algorithme. Processeur selon la revendication 8, dans lequel le premier circuit électronique (C1) est configuré pour mettre en œuvre les itérations de rangs pairs et le deuxième circuit électronique (C2) est configuré pour mettre en œuvre les itérations de rangs impairs. Processeur selon la revendication 9, dans lequel ledit étage (ET_float) comprend un compteur dont la valeur courante i correspond à la moitié du rang (2i) d’une itération courante de rang pair de l’algorithme, et dans lequel le premier circuit électronique (C1) comprend -une première entrée de circuit (E1_C1), une deuxième entrée de circuit (E2_C1), une troisième entrée de circuit (E3_C1), -un premier module diviseur (MD1_C1) possédant une entrée connectée à la deuxième entrée de circuit et un premier soustracteur pour soustraire la valeur 2i à l’exposant de la donnée présente à la deuxième entrée de circuit, la sortie du premier module diviseur délivrant ladite donnée présente à la deuxième entrée de circuit divisée par 2 2i , -un deuxième module diviseur (MD2_C1) possédant une entrée connectée à la première entrée de circuit et un deuxième soustracteur pour soustraire la valeur 2i à l’exposant de la donnée présente à la première entrée de circuit, la sortie du deuxième module diviseur délivrant ladite donnée présente à la première entrée de circuit divisée par 2 2i , -un premier additionneur/soustracteur (A1_C1) possédant une première entrée connectée à la première entrée de circuit, une deuxième entrée connectée à la sortie du premier soustracteur, - un deuxième additionneur/soustracteur (A2_C1) possédant une première entrée connectée à la deuxième entrée de circuit, une deuxième entrée connectée à la sortie du deuxième soustracteur, -un troisième additionneur/soustracteur (A3_C1) possédant une première entrée connectée à la troisième entrée de circuit et une deuxième entrée pour recevoir une valeur de pas angulaire associée à la valeur 2i, -la configuration de chaque additionneur/soustracteur en additionneur ou en soustracteur étant définie par le signe de la donnée (Y) présente à la deuxième entrée de circuit. Processeur selon la revendication 10, dans lequel -la première entrée du premier additionneur/soustracteur (A1_C2) du deuxième circuit est connectée à la sortie du premier additionneur/soustracteur (A1_C1) du premier circuit, - la première entrée du deuxième additionneur/soustracteur (A2_C2) du deuxième circuit est connectée à la sortie du deuxième additionneur/soustracteur (A2_C1) du premier circuit, -la première entrée du troisième additionneur/soustracteur (A3_C2) du deuxième circuit est connectée à la sortie du troisième additionneur/soustracteur (A3_C1) du premier circuit, -l’entrée du premier module diviseur (MD1_C2) du deuxième circuit est connectée à la sortie du deuxième additionneur/soustracteur (A2_C2) du premier circuit, et le premier soustracteur de ce premier module diviseur du deuxième circuit est configuré pour soustraire la valeur 2i+1 à l’exposant de la donnée (Y’) présente en sortie du deuxième additionneur/soustracteur (A2_C1) du premier circuit de circuit, la sortie du premier module diviseur (MD1_C2) de ce deuxième circuit délivrant ladite donnée présente à la sortie du deuxième additionneur/soustracteur du premier circuit divisée par 2 2i+1 , -l’entrée du deuxième module diviseur (MD2_C2) du deuxième circuit est connectée à la sortie du premier additionneur/soustracteur (A1_C1) du premier circuit, et le deuxième soustracteur de ce deuxième module diviseur du deuxième circuit est configuré pour soustraire la valeur 2i+1 à l’exposant de la donnée (X’) présente en sortie du premier additionneur/soustracteur (A1_C1) du premier circuit de circuit, la sortie du deuxième module diviseur (MD2_C2) de ce deuxième circuit délivrant ladite donnée présente à la sortie du premier additionneur/soustracteur du premier circuit de circuit divisée par 2 2i+1 , - la deuxième entrée du troisième additionneur/soustracteur (A3_C1) étant destinée à recevoir une valeur de pas angulaire (α 2i+1 ) associée à la valeur 2i+1, -la configuration en additionneur ou en soustracteur de chaque additionneur/soustracteur de ce deuxième circuit étant définie par le signe (MSB_Y’) de la donnée (Y’) présente à la sortie du deuxième additionneur/soustracteur (MD2_C1) du premier circuit. Processeur selon la revendication 11, dans lequel l’étage de traitement comprend en outre des moyens de commande (MC) configurés pour -au début de la première itération de l’algorithme, délivrer une donnée d’abscisse initiale (X_init) représentative de l’abscisse du vecteur sur la première entrée de circuit, une donnée d’ordonnée initiale (Y_init) représentative de l’ordonnée du vecteur sur la deuxième entrée de circuit, et une valeur angulaire initiale (α_init) sur la troisième entrée de circuit, -incrémenter le compteur à chaque nouvelle itération ultérieure de l’algorithme, -délivrer sur la deuxième entrée du troisième additionneur/soustracteur de ce premier circuit, la valeur de pas angulaire associée à la valeur 2i, - délivrer sur la deuxième entrée du troisième additionneur/soustracteur du deuxième circuit, la valeur de pas angulaire associée à la valeur 2i+1 - et délivrer à la fin de l’itération de rang impair suivant une itération de rang pair, la valeur de sortie (X’’) du premier additionneur/soustracteur (A1_C2) du deuxième circuit sur la première entrée de circuit (E1_C1), la valeur de sortie (Y’’) du deuxième additionneur/soustracteur (A2_C2) du deuxième circuit sur la deuxième entrée de circuit (E2_C1), la valeur de sortie (α’’) du troisième additionneur/soustracteur (A3_C2) du deuxième circuit sur la troisième entrée de circuit (E3_C1), de façon à traiter au cours du même cycle du signal d’horloge, ladite itération de rang pair et ladite itération de rang impair. Processeur selon l’une des revendications 5 ou 12, dans lequel l’étage de traitement (ET_float) comprend en outre un circuit électronique d’initialisation (CE_init), commandé par les moyens de commande, et configuré pour délivrer la donnée d’abscisse initiale (X_init), la donnée d’ordonnée initiale (Y_init) et la valeur angulaire initiale (α_init) à partir de l’abscisse (ABS) et de l’ordonnée du vecteur (ORD). Processeur selon la revendication 13, dans lequel le circuit d’initialisation (CE_init) est configuré pour délivrer, en tant que donnée d’abscisse initiale (X_init), donnée d’ordonnée initiale (Y_init) et valeur angulaire initiale (α_init), respectivement : -l’abscisse du vecteur, l’ordonnée du vecteur, et une valeur angulaire nulle, si l’abscisse (ABS) du vecteur est positive, - l’opposé de l’ordonnée (ORD) du vecteur, l’abscisse (ABS) du vecteur et une valeur angulaire égale à , si l’abscisse et l’ordonnée (ORD) du vecteur sont négatives, - l’ordonnée (ORD) du vecteur, l’opposé de l’abscisse (ABS) du vecteur et une valeur angulaire égale à , si l’abscisse (ABS) du vecteur est négative et si l’ordonnée (ORD) du vecteur est positive. Système d’asservissement (SYS) comprenant une boucle d’asservissement intégrant le processeur de traitement de signal (DSP) selon l’une des revendications précédentes connecté à un moteur électrique (M).