FR 3126254 A1 20230224 FR 2108834 A 20210823 Ce procédé comporte les étapes : a) prévoir un empilement comportant successivement : - un substrat (1) ; - une première électrode (2) ; - une première couche diélectrique (3), possédant une première rigidité électrique ; - une deuxième électrode (4), métallique ; - une deuxième couche diélectrique (5), possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode (6) ; la première couche diélectrique (3) et la deuxième électrode (4) présentant une première interface (I 1 ), la deuxième couche diélectrique (5) et la deuxième électrode (4) présentant une deuxième interface (I 2 ) ; b) graver l’empilement par un bombardement d’espèces électriquement chargées, de manière à délimiter des cellules (C) mémoires résistives ; le bombardement de l’étape b) étant adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces (I 1 , I 2 ) de chaque cellule (C) mémoire résistive, de manière à générer un champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. Figure 4 Procédé de fabrication de cellules mémoires résistives L’invention se rapporte au domaine technique des mémoires résistives (ReRAM pour « Resistive Random Access Memory » en langue anglaise). Les mémoires résistives sont des mémoires non-volatiles, c'est-à-dire capables de conserver une information en l’absence d’alimentation électrique, appartenant à la famille des mémoires à commutation de résistance. Les mémoires résistives sont considérées comme une technologie émergente en raison d’un plus faible degré de maturité que les mémoires non-volatiles conventionnelles, telles que les mémoires Flash. L’invention trouve notamment son application dans la fabrication de cellules mémoires résistives à base d’oxyde métallique (OxRAM pour « Oxide Random Access Memory » en langue anglaise). État de l’art Comme illustré à la , une cellule mémoire résistive, connue de l’état de la technique, est formée à partir d’un empilement comprenant successivement un substrat 100, une première électrode 200, une couche diélectrique 300, et une deuxième électrode 400. La première électrode 200, la couche diélectrique 300 et la deuxième électrode 400 forment une structure de type Métal-Isolant-Métal (MIM). Un procédé de fabrication de cellules mémoires résistives, connu de l’état de la technique, comporte une étape initiale d’électro-formation (« electroforming » ou « forming » en langue anglaise), consistant à appliquer une tension électrique V Forming entre les première et deuxième électrodes de l’empilement, adaptée pour générer un champ électrique supérieur à la rigidité diélectrique de la couche diélectrique. Il en résulte un claquage de la couche diélectrique, s’accompagnant de la formation d’un chemin de conduction électrique au sein de la couche diélectrique, reliant les première et deuxième électrodes. Le fonctionnement d’une cellule mémoire résistive se traduit par des cycles de réinitialisation (« Reset » en langue anglaise) où le chemin de conduction électrique est rompu, et des cycles d’écriture (« Set » en langue anglaise) où le chemin de conduction électrique est formé de nouveau. Plus précisément, une cellule mémoire résistive présente un état de haute résistance (H RS pour « High Resistance State » en langue anglaise) lorsque le chemin de conduction électrique est rompu, et un état de basse résistance (L RS pour « Low Resistance State » en langue anglaise) lorsque le chemin de conduction électrique est formé de nouveau. Les cycles de réinitialisation se traduisent par une commutation de l’état L RS vers l’état H RS , caractérisée par l’application d’une tension électrique V R eset entre les première et deuxième électrodes de la cellule mémoire résistive. Les cycles d’écriture se traduisent par une commutation de l’état H RS vers l’état L RS , caractérisée par l’application d’une tension électrique V Set entre les première et deuxième électrodes de la cellule mémoire résistive. Les commutations entre les états H RS et L RS peuvent avoir une nature unipolaire, bipolaire, ou non-polaire selon la physique de commutation mise en œuvre et les rôles joués par la couche diélectrique et les première et deuxième électrodes de la cellule mémoire résistive. Plus précisément, les commutations entre les états H RS et L RS ont une nature : (i) unipolaire lorsque les tensions électriques V S et et V Res et sont d’un seul et unique signe, (ii) bipolaire lorsque la tension électrique V S et est d’un seul et unique signe, et la tension électrique V Res et est du signe opposé, (iii) non-polaire lorsque la tension électrique V Set peut être de signe positif ou négatif, et la tension électrique V Res et est du signe opposé. L’étape d’électro-formation de l’état de la technique n’est pas entièrement satisfaisante dans la mesure où elle implique une tension électrique V Forming élevée (très supérieure à V S et ), afin de générer un champ électrique supérieur à la rigidité diélectrique de la couche diélectrique de l’empilement, et ce pour obtenir un claquage de la couche diélectrique. La couche diélectrique est donc fortement sollicitée et le matériau diélectrique risque d’être irrémédiablement endommagé. Or, le claquage de la couche diélectrique doit être réversible afin de reconstruire le chemin de conduction électrique. Pour ce faire, un transistor doit être généralement agencé en série de l’empilement afin de contrôler l’intensité du courant circulant entre les première et deuxième électrodes de l’empilement (intensité typiquement limitée à quelques centaines de µA). L’invention vise à remédier en tout ou partie aux inconvénients précités. A cet effet, l’invention a pour objet un procédé de fabrication de cellules mémoires résistives, comportant les étapes : a) prévoir un empilement comportant successivement : - un substrat, comprenant de préférence des transistors et une structure d’interconnexions ; - une première électrode ; - une première couche diélectrique, possédant une première rigidité électrique ; - une deuxième électrode, métallique ; - une deuxième couche diélectrique, possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode ; la première couche diélectrique et la deuxième électrode présentant une première interface, la deuxième couche diélectrique et la deuxième électrode présentant une deuxième interface ; b) graver l’empilement par un bombardement d’espèces électriquement chargées, de manière à délimiter des cellules mémoires résistives ; le bombardement de l’étape b) étant adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces de chaque cellule mémoire résistive, de manière à générer un champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. Définitions - Par « substrat », on entend un support physique autoporté, par exemple une plaquette (« wafer » en langue anglaise) découpée dans un lingot monocristallin de matériau semi-conducteur. - Par « structure d’interconnexions », on entend un empilement de niveaux d’interconnexions comprenant des pistes métalliques séparées par un matériau diélectrique. Une structure d’interconnexions peut être formée sur le substrat dans une ligne de fabrication de niveaux d’interconnexions électrique BEOL (« Back-End-Of-Line » en langue anglaise, on parle également d’unité de fabrication finale). Les transistors peuvent être intégrés de manière monolithique au substrat dans une ligne de fabrication de dispositifs semi-conducteurs FEOL (« Front-End-Of-Line » en langue anglaise, on parle également d’unité de fabrication initiale), en utilisant par exemple des techniques de photolithographie, gravure, diffusion et implantation de dopants, dépôts métalliques, passivation etc. - Par « rigidité diélectrique », on entend la valeur maximale du champ électrique que la couche diélectrique correspondante peut supporter avant une rupture diélectrique (claquage). - Par « bombardement adapté », on entend que les paramètres du bombardement (par exemple l’énergie et la dose pour une gravure ionique réactive) sont ajustés pour générer l’intensité souhaitée du champ électrique. Ainsi, un tel procédé selon l’invention permet de s’affranchir d’une étape d’électro-formation de l’état de la technique, en profitant d’une gravure adaptée de l’empilement (délimitant les cellules mémoires résistives) pour générer un champ électrique permettant d’obtenir le claquage de la deuxième couche diélectrique (dite active). Un tel procédé de l’état de la technique permet donc de limiter l’intensité du courant électrique (de l’ordre du µA à comparer aux centaines de µA de l’état de la technique) circulant au sein de la deuxième couche diélectrique, via un chemin de conduction électrique obtenu par claquage, si bien qu’il est possible de s’affranchir d’un transistor pour contrôler l’intensité du courant électrique. Ceci est rendu possible grâce à la présence de la première couche diélectrique (dite passive) et de la deuxième électrode métallique, intercalaire, qui permet de piéger les espèces électriquement chargées. Le champ électrique généré lors de l’étape b) est inférieur à la première rigidité diélectrique afin de ne pas obtenir un claquage de la première couche diélectrique. Un tel claquage serait préjudiciable car les espèces électriquement chargées accumulées aux première et deuxième interfaces pourraient alors s’évacuer vers la première électrode, et empêcheraient par là-même le claquage de la deuxième couche diélectrique et la formation du chemin de conduction électrique en son sein. Le procédé selon l’invention peut comporter une ou plusieurs des caractéristiques suivantes. Selon une caractéristique de l’invention, les espèces électriquement chargées s’accumulent lors de l’étape b) aux première et deuxième interfaces de chaque cellule mémoire résistive, selon une densité surfacique de charge adaptée pour générer le champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. Ainsi, les paramètres du bombardement (par exemple l’énergie et la dose pour une gravure ionique réactive) sont ajustés pour adapter la densité surfacique de charge à l’intensité souhaitée du champ électrique. Selon une caractéristique de l’invention, la première couche diélectrique de l’empilement prévu lors de l’étape a) présente une épaisseur choisie en fonction du champ électrique généré lors de l’étape b) de manière à autoriser un courant tunnel circulant entre les première et deuxième électrodes. Définition Par « courant tunnel », on entend un courant électrique dont le mécanisme de conduction électrique implique un effet tunnel, c'est-à-dire le mécanisme dit « tunnel direct » ou le mécanisme dit « Fowler-Nordheim » selon la forme de la barrière de potentiel vue par les électrons. Ainsi, un avantage procuré par de tels régimes de conduction électrique (impliquant une première couche diélectrique ultra-mince) est de réduire fortement la résistance électrique de la première couche diélectrique par rapport à une couche mince, tout en évitant un régime de conduction ohmique. De tels régimes de conduction par effet tunnel permettent de rendre négligeable la résistance électrique de la première couche diélectrique devant la résistance électrique, notée R off , de la deuxième couche diélectrique lorsque la cellule mémoire résistive présente un état de haute résistance H RS . En d’autres termes, de tels régimes de conduction par effet tunnel permettent de limiter fortement la chute de potentiel électrique entre les première et deuxième électrodes lorsque la tension électrique V Res et est appliquée entre les première et troisième électrodes de la cellule mémoire résistive. Selon une caractéristique de l’invention, le procédé comporte : - une étape c) consistant à appliquer une première tension électrique, notée V S et , entre les première et troisième électrodes de chaque cellule mémoire résistive, adaptée pour former un chemin de conduction électrique au sein de la deuxième couche diélectrique reliant les deuxième et troisième électrodes, - une étape d) consistant à appliquer une deuxième tension électrique, notée V Res et , entre les première et troisième électrodes de chaque cellule mémoire résistive, adaptée pour rompre le chemin de conduction électrique formé lors de l’étape c) ; procédé dans lequel la deuxième couche diélectrique de chaque cellule mémoire résistive présente, à l’issue de l’étape d), une résistance électrique notée R off , de préférence comprise entre 10 4 et 2.10 5 ohms ; et la première couche diélectrique de l’empilement prévu lors de l’étape a) est adaptée pour présenter une résistance électrique strictement inférieure à R off , de préférence inférieure ou égale à R off /10. Ainsi, il a été constaté expérimentalement que les cellules mémoires résistives obtenues à l’issue de l’étape b) ne sont pas directement dans un état de basse résistance L RS . Une telle étape c), exécutée après l’étape b), permet d’imposer l’état de basse résistance L RS . L’étape d) permet de commuter l’état de basse résistance L RS obtenu lors de l’étape c) vers un état de haute résistance H RS . Une telle première couche diélectrique permet de limiter fortement la chute de potentiel électrique entre les première et deuxième électrodes lorsque la tension électrique V Res et est appliquée entre les première et troisième électrodes de la cellule mémoire résistive. Selon une caractéristique de l’invention, l’étape a) est exécutée de sorte que la deuxième couche diélectrique est réalisée dans un oxyde d’hafnium ; et le bombardement de l’étape b) est adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces de chaque cellule mémoire résistive, selon une densité surfacique de charge comprise entre 10 13 C par cm 2 et 5.10 13 C par cm 2 . Ainsi, un avantage procuré est de générer un champ électrique de l’ordre de 3 10 6 V/cm, supérieur à la rigidité diélectrique d’un oxyde d’hafnium, par l’application du théorème de Gauss. Lorsque le claquage se produit au sein de la deuxième couche diélectrique, si l’on considère que le chemin de conduction électrique créé est un filament présentant une section de 1 nm 2 , que les espèces électriquement chargées sont des électrons ayant une vitesse de l’ordre de la vitesse de Fermi (de l’ordre de 10 5 m/s), le courant électrique circulant entre les deuxième et troisième électrodes est de l’ordre du µA. Selon une caractéristique de l’invention, l’étape b) est exécutée par une technique de gravure choisie parmi : - une gravure ionique réactive ; - une gravure au plasma. Ainsi, un avantage procuré par de telles techniques de gravure est d’impliquer des espèces électriquement chargées. L’invention a également pour objet un empilement pour fabriquer des cellules mémoires résistives, comportant successivement : - un substrat, comprenant de préférence des transistors et une structure d’interconnexions ; - une première électrode ; - une première couche diélectrique, possédant une première rigidité électrique ; - une deuxième électrode, métallique ; - une deuxième couche diélectrique, possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode. Selon une caractéristique de l’invention, la deuxième électrode présente une épaisseur comprise entre 5 nm et 100 nm, de préférence comprise entre 5 nm et 40 nm. Selon une caractéristique de l’invention, la deuxième électrode est réalisée dans au moins un matériau métallique choisi parmi : - Au, Ag, Pt, Pd, Ir, Rh, Os, Ru, Cu, Re, Hg, - TiN, TaN. En particulier, un avantage procuré par Au, Ag, Pt, Pd, Ir, Rh, Os, Ru, Cu, Re, Hg est leur forte résistance à l’oxydation. Cette propriété permet de réduire les risques d’une migration d’ions métalliques vers la première électrode, qui autoriserait potentiellement l’évacuation des espèces électriquement chargées, accumulées aux première et deuxième interfaces, vers la première électrode. Une telle migration d’ions métalliques rendrait donc le claquage de la deuxième couche diélectrique, et par là-même la formation du chemin de conduction électrique en son sein, plus difficile à obtenir. Selon une caractéristique de l’invention, les première et troisième électrodes sont réalisées dans au moins un matériau choisi parmi Ti, TiN, Pt, Zr, Al, Hf, Ta, TaN, C, Cu, Ag, W. Selon une caractéristique de l’invention, la première couche diélectrique présente une épaisseur comprise entre 1 nm et 3 nm. Ainsi, un avantage procuré est d’autoriser un régime de conduction électrique par effet tunnel. Selon une caractéristique de l’invention, la deuxième couche diélectrique présente une épaisseur comprise entre 4 nm et 15 nm, de préférence comprise entre 5 nm et 10 nm. Selon une caractéristique de l’invention, la deuxième couche diélectrique est réalisée dans un matériau choisi parmi un oxyde d’hafnium, un oxyde de titane, un oxyde de tantale, un oxyde de nickel, un oxyde de zinc, un oxyde de cuivre, le titanate de zinc, un oxyde de manganèse, un oxyde de magnésium, un oxyde de zirconium, un oxyde de silicium, un nitrure de silicium. Selon une caractéristique de l’invention : - la première couche diélectrique est réalisée dans un matériau choisi parmi l’alumine, un nitrure de silicium, un oxyde de silicium ; - la deuxième couche diélectrique est réalisée dans un oxyde d’hafnium. Ainsi, un avantage procuré par un matériau choisi parmi l’alumine, un nitrure de silicium, un oxyde de silicium est d’avoir une rigidité diélectrique supérieure à celle d’un oxyde d’hafnium. Selon une caractéristique de l’invention : - la première couche diélectrique est réalisée dans un oxyde d’hafnium ; - la deuxième couche diélectrique est réalisée dans un oxyde de titane. Ainsi, un avantage procuré par un oxyde d’hafnium est d’avoir une rigidité diélectrique supérieure à celle d’un oxyde de titane. D’autres caractéristiques et avantages apparaîtront dans l’exposé détaillé de différents modes de réalisation de l’invention, l’exposé étant assorti d’exemples et de références aux dessins joints. (déjà commentée) est une vue schématique en coupe d’un empilement de l’état de la technique pour fabriquer des cellules mémoires résistives. est une vue schématique en coupe d’un empilement selon l’invention pour fabriquer des cellules mémoires résistives. est une vue schématique en coupe, illustrant l’étape b) de gravure (symbolisée par les flèches) d’un procédé selon l’invention. est une vue schématique en coupe, illustrant des cellules mémoires résistives formées par la gravure de l’étape b). L’encart illustre une cellule mémoire résistive à l’échelle agrandie où est visible l’accumulation des espèces électriquement chargées (symbolisées par des ronds) aux première et deuxième interfaces. est une vue analogue à la . L’encart illustre la formation d’un chemin de conduction électrique au sein de la deuxième couche diélectrique, à l’issue de l’étape b). Il est à noter que les dessins décrits ci-avant sont schématiques, et ne sont pas à l’échelle par souci de lisibilité et pour en simplifier leur compréhension. Exposé détaillé des modes de réalisation Les éléments identiques ou assurant la même fonction porteront les mêmes références pour les différents modes de réalisation, par souci de simplification. Un objet de l’invention est un procédé de fabrication de cellules C mémoires résistives, comportant les étapes : a) prévoir un empilement comportant successivement : - un substrat 1, comprenant de préférence des transistors et une structure d’interconnexions (non illustrés) ; - une première électrode 2 ; - une première couche diélectrique 3, possédant une première rigidité électrique ; - une deuxième électrode 4, métallique ; - une deuxième couche diélectrique 5, possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode 6 ; la première couche diélectrique 3 et la deuxième électrode 4 présentant une première interface I 1 , la deuxième couche diélectrique 5 et la deuxième électrode 4 présentant une deuxième interface I 2 ; b) graver l’empilement par un bombardement d’espèces électriquement chargées, de manière à délimiter des cellules C mémoires résistives ; le bombardement de l’étape b) étant adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces I 1 , I 2 de chaque cellule C mémoire résistive, de manière à générer un champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. L’empilement prévu lors de l’étape a) est illustré à la . L’empilement, après l’étape de lithographie et avant l’étape b) de gravure, est illustré à la . L’accumulation des charges électriquement chargées aux première et deuxième interfaces I 1 , I 2 est illustrée à la . Le claquage de la deuxième couche diélectrique 5 obtenu à l’issue de l’étape b) est illustré à la . Etape a) : substrat A titre d’exemple non limitatif, l’étape a) peut être exécutée de sorte que le substrat 1 est une plaquette (« wafer » en langue anglaise) de silicium. Le substrat 1 comprend avantageusement des transistors pouvant être intégrés de manière monolithique au substrat 1 dans une ligne de fabrication de dispositifs semi-conducteurs FEOL (« Front-End-Of-Line » en langue anglaise, on parle également d’unité de fabrication initiale), en utilisant par exemple des techniques de photolithographie, gravure, diffusion et implantation de dopants, dépôts métalliques, passivation etc. Le substrat 1 comprend avantageusement une structure d’interconnexions pouvant être formée sur le substrat 1 dans une ligne de fabrication de niveaux d’interconnexions électrique BEOL (« Back-End-Of-Line » en langue anglaise, on parle également d’unité de fabrication finale). La première électrode 2, la première couche diélectrique 3, la deuxième électrode 4, la deuxième couche diélectrique 5 et la troisième électrode 6 s’étendent avantageusement entre deux niveaux d’interconnexions (niveaux métalliques) de la structure d’interconnexions. Les transistors et la structure d’interconnexions peuvent être situés à des niveaux inférieurs par rapport à la première électrode 2, la première couche diélectrique 3, la deuxième électrode 4, la deuxième couche diélectrique 5 et la troisième électrode 6. Etape a) : première électrode L’étape a) est avantageusement exécutée de sorte que la première électrode 2 est réalisée dans au moins un matériau choisi parmi Ti, TiN, Pt, Zr, Al, Hf, Ta, TaN, C, Cu, Ag, W. La première électrode 2 peut être un alliage de ces matériaux. La première électrode 2 peut présenter une épaisseur supérieure ou égale à 5 nm ou supérieure ou égale à 10 nm. La première électrode 2 peut être formée sur un trou d’interconnexions (« via » en langue anglaise) d’un niveau métallique de la structure d’interconnexions. La première électrode 2 peut être réalisée dans le matériau du trou d’interconnexions ou dans un autre matériau (différent du matériau du trou d’interconnexions) déposé sur le trou d’interconnexions. Etape a) : première couche diélectrique La première couche diélectrique 3 de l’empilement prévu lors de l’étape a) présente avantageusement une épaisseur choisie en fonction du champ électrique généré lors de l’étape b) de manière à autoriser un courant tunnel circulant entre les première et deuxième électrodes 2, 4. L’étape a) est avantageusement exécutée de sorte que la première couche diélectrique 3 présente une épaisseur comprise entre 1 nm et 3 nm, de préférence comprise entre 1 nm et 2 nm. La première couche diélectrique 3 de l’empilement prévu lors de l’étape a) est avantageusement adaptée pour présenter une résistance électrique strictement inférieure à R off , de préférence inférieure ou égale à R off /10 (cf. section « Mise en fonctionnement des cellules mémoires résistives » pour la définition de R off ). Etape a) : deuxième électrode L’étape a) est avantageusement exécutée de sorte que la deuxième électrode 4 présente une épaisseur comprise entre 5 nm et 100 nm, de préférence comprise entre 5 nm et 40 nm. L’étape a) est avantageusement exécutée de sorte que la deuxième électrode 4 est réalisée dans au moins un matériau métallique choisi parmi : - Au, Ag, Pt, Pd, Ir, Rh, Os, Ru, Cu, Re, Hg, - TiN, TaN. La deuxième électrode 4 peut être réalisée dans un alliage électriquement conducteur. Etape a) : deuxième couche diélectrique La deuxième couche diélectrique 5 forme la couche active de la cellule C mémoire résistive. Autrement dit, la deuxième couche diélectrique 5 forme la couche mémoire. L’étape a) est avantageusement exécutée de sorte que la deuxième couche diélectrique 5 présente une épaisseur comprise entre 4 nm et 15 nm, de préférence comprise entre 5 nm et 10 nm. L’étape a) est avantageusement exécutée de sorte que la deuxième couche diélectrique 5 est réalisée dans un matériau choisi parmi un oxyde d’hafnium, un oxyde de titane, un oxyde de tantale, un oxyde de nickel, un oxyde de zinc, un oxyde de cuivre, le titanate de zinc, un oxyde de manganèse, un oxyde de magnésium, un oxyde de zirconium, un oxyde de silicium, un nitrure de silicium. A titre d'exemple non limitatif, lorsque la deuxième couche diélectrique 5 est réalisée dans un oxyde d’hafnium, alors la première couche diélectrique 3 peut être réalisée dans un matériau choisi parmi l’alumine, un nitrure de silicium, un oxyde de silicium. A titre d'exemple non limitatif, lorsque la deuxième couche diélectrique 5 est réalisée dans un oxyde de titane, alors la première couche diélectrique 3 peut être réalisée dans un oxyde d’hafnium. Dans ce mode de réalisation, l’oxyde d’hafnium est passif et la couche mémoire (active) est réalisée dans un oxyde de titane. L’oxyde d’hafnium possède une rigidité diélectrique supérieure à celle d’un oxyde de titane. Etape a) : troisième électrode L’étape a) est avantageusement exécutée de sorte que la troisième électrode 6 est réalisée dans au moins un matériau choisi parmi Ti, TiN, Pt, Zr, Al, Hf, Ta, TaN, C, Cu, Ag, W. La troisième électrode 6 peut être un alliage de ces matériaux ou un empilement d’une partie de ces matériaux. La troisième électrode 6 peut présenter une épaisseur supérieure ou égale à 10 nm. La troisième électrode 6 comporte avantageusement une couche destinée à assurer une fonction de getter pour piéger des atomes d’oxygène. A titre d’exemple non limitatif, la troisième électrode 6 peut être un empilement Ti/TiN ou Ti/TaN, la couche de Ti étant proximale par rapport à la deuxième couche diélectrique 5. La couche de Ti assure une fonction de getter pour piéger les atomes d’oxygène. Etape b) de gravure Comme illustré à la , l’empilement est recouvert d’un masque M avant l’étape b) de gravure. Le masque M peut être un masque dur ou une résine. Comme illustré aux figures 4 et 5, les espèces électriquement chargées s’accumulent avantageusement lors de l’étape b) aux première et deuxième interfaces I 1 , I 2 de chaque cellule C mémoire résistive, selon une densité surfacique de charge adaptée pour générer le champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. Lorsque l’étape a) est exécutée de sorte que la deuxième couche diélectrique 5 est réalisée dans un oxyde d’hafnium, le bombardement de l’étape b) est avantageusement adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces I 1 , I 2 de chaque cellule C mémoire résistive, selon une densité surfacique de charge typiquement comprise entre 10 13 C par cm 2 et 5. 10 13 C par cm 2 . L’étape b) est avantageusement exécutée par une technique de gravure choisie parmi : - une gravure ionique réactive ; - une gravure au plasma. A titre d’exemple non limitatif, lorsque la première électrode 2 est réalisée en TiN, la deuxième électrode 4 est réalisée en TiN, la troisième électrode 6 est réalisée en Ti/TiN, et la deuxième couche diélectrique 5 est réalisée en HfO 2 , l’étape b) peut utiliser une chimie à base chlorée. Mise en fonctionnement des cellules mémoires résistives Le procédé peut comporter une étape c) consistant à appliquer une première tension électrique, notée V S et , entre les première et troisième électrodes 2, 6 de chaque cellule C mémoire résistive, adaptée pour former un chemin de conduction 7 électrique (visible à la ) au sein de la deuxième couche diélectrique 5 reliant les deuxième et troisième électrodes 4, 6. A titre d’exemple, V S et peut être compris entre 1 V et 3 V. Le procédé peut comporter une étape d) consistant à appliquer une deuxième tension électrique, notée V Res et , entre les première et troisième électrodes 2, 6 de chaque cellule C mémoire résistive, adaptée pour rompre le chemin de conduction 7 électrique formé lors de l’étape c). La deuxième couche diélectrique 5 de chaque cellule C mémoire résistive présente, à l’issue de l’étape d), une résistance électrique notée R off , de préférence comprise entre 10 4 et 2. 10 5 ohms. A titre d’exemple, V Res et peut être compris entre -1 V et -3 V. La deuxième électrode 4 de chaque cellule C mémoire résistive est une électrode à potentiel flottant, c'est-à-dire que la deuxième électrode 4 n’est pas soumise à un potentiel électrique de référence au cours du fonctionnement de la cellule C mémoire résistive. Empilement L’invention a également pour objet un empilement pour fabriquer des cellules C mémoires résistives, comportant successivement : - un substrat 1, comprenant de préférence des transistors et une couche d’interconnexions ; - une première électrode 2 ; - une première couche diélectrique 3, possédant une première rigidité électrique ; - une deuxième électrode 4, métallique ; - une deuxième couche diélectrique 5, possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode 6. Les caractéristiques techniques décrites ci-avant pour le procédé (le substrat 1 ; les première, deuxième, et troisième électrodes 2, 4, 6 ; les première et deuxième couches diélectriques 3, 5) s’appliquent également pour cet objet de l’invention. L’invention ne se limite pas aux modes de réalisation exposés. L’homme du métier est mis à même de considérer leurs combinaisons techniquement opérantes, et de leur substituer des équivalents. Procédé de fabrication de cellules (C) mémoires résistives, comportant les étapes : a) prévoir un empilement comportant successivement : - un substrat (1), comprenant de préférence des transistors et une structure d’interconnexions ; - une première électrode (2) ; - une première couche diélectrique (3), possédant une première rigidité électrique ; - une deuxième électrode (4), métallique ; - une deuxième couche diélectrique (5), possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode (6) ; la première couche diélectrique (3) et la deuxième électrode (4) présentant une première interface (I 1 ), la deuxième couche diélectrique (5) et la deuxième électrode (4) présentant une deuxième interface (I 2 ) ; b) graver l’empilement par un bombardement d’espèces électriquement chargées, de manière à délimiter des cellules (C) mémoires résistives ; le bombardement de l’étape b) étant adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces (I 1 , I 2 ) de chaque cellule (C) mémoire résistive, de manière à générer un champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. Procédé selon la revendication 1, dans lequel les espèces électriquement chargées s’accumulent lors de l’étape b) aux première et deuxième interfaces (I 1 , I 2 ) de chaque cellule (C) mémoire résistive, selon une densité surfacique de charge adaptée pour générer le champ électrique qui est strictement inférieur à la première rigidité électrique et strictement supérieur à la deuxième rigidité diélectrique. Procédé selon la revendication 1 ou 2, dans lequel la première couche diélectrique (3) de l’empilement prévu lors de l’étape a) présente une épaisseur choisie en fonction du champ électrique généré lors de l’étape b) de manière à autoriser un courant tunnel circulant entre les première et deuxième électrodes (2, 4). Procédé selon l’une des revendications 1 à 3, comportant : - une étape c) consistant à appliquer une première tension électrique, notée V S et , entre les première et troisième électrodes (2, 6) de chaque cellule (C) mémoire résistive, adaptée pour former un chemin de conduction (7) électrique au sein de la deuxième couche diélectrique (5) reliant les deuxième et troisième électrodes (4, 6) ; - une étape d) consistant à appliquer une deuxième tension électrique, notée V Res et , entre les première et troisième électrodes (2, 6) de chaque cellule (C) mémoire résistive, adaptée pour rompre le chemin de conduction (7) électrique formé lors de l’étape c) ; procédé dans lequel la deuxième couche diélectrique (5) de chaque cellule (C) mémoire résistive présente, à l’issue de l’étape d), une résistance électrique notée R off , de préférence comprise entre 10 4 et 2.10 5 ohms ; et dans lequel la première couche diélectrique (3) de l’empilement prévu lors de l’étape a) est adaptée pour présenter une résistance électrique strictement inférieure à R off , de préférence inférieure ou égale à R off /10. Procédé selon l’une des revendications 1 à 4, dans lequel l’étape a) est exécutée de sorte que la deuxième couche diélectrique (5) est réalisée dans un oxyde d’hafnium ; et le bombardement de l’étape b) est adapté de sorte que des espèces électriquement chargées s’accumulent aux première et deuxième interfaces (I 1 , I 2 ) de chaque cellule (C) mémoire résistive, selon une densité surfacique de charge comprise entre 10 13 C par cm 2 et 5.10 13 C par cm 2 . Procédé selon l’une des revendications 1 à 5, dans lequel l’étape b) est exécutée par une technique de gravure choisie parmi : - une gravure ionique réactive ; - une gravure au plasma. Empilement pour fabriquer des cellules (C) mémoires résistives, comportant successivement : - un substrat (1), comprenant de préférence des transistors et une structure d’interconnexions ; - une première électrode (2) ; - une première couche diélectrique (3), possédant une première rigidité électrique ; - une deuxième électrode (4), métallique ; - une deuxième couche diélectrique (5), possédant une deuxième rigidité diélectrique strictement inférieure à la première rigidité diélectrique ; - une troisième électrode (6). Empilement selon la revendication 7, dans lequel la deuxième électrode (4) présente une épaisseur comprise entre 5 nm et 100 nm, de préférence comprise entre 5 nm et 40 nm. Empilement selon la revendication 7 ou 8, dans lequel la deuxième électrode (4) est réalisée dans au moins un matériau métallique choisi parmi : - Au, Ag, Pt, Pd, Ir, Rh, Os, Ru, Cu, Re, Hg, - TiN, TaN. Empilement selon l’une des revendications 7 à 9, dans lequel les première et troisième électrodes (2, 6) sont réalisées dans au moins un matériau choisi parmi Ti, TiN, Pt, Zr, Al, Hf, Ta, TaN, C, Cu, Ag, W. Empilement selon l’une des revendications 7 à 10, dans lequel la première couche diélectrique (3) présente une épaisseur comprise entre 1 nm et 3 nm. Empilement selon l’une des revendications 7 à 11, dans lequel la deuxième couche diélectrique (5) présente une épaisseur comprise entre 4 nm et 15 nm, de préférence comprise entre 5 nm et 10 nm. Empilement selon l’une des revendications 7 à 12, dans lequel la deuxième couche diélectrique (5) est réalisée dans un matériau choisi parmi un oxyde d’hafnium, un oxyde de titane, un oxyde de tantale, un oxyde de nickel, un oxyde de zinc, un oxyde de cuivre, le titanate de zinc, un oxyde de manganèse, un oxyde de magnésium, un oxyde de zirconium, un oxyde de silicium, un nitrure de silicium. Empilement selon l’une des revendications 7 à 13, dans lequel : - la première couche diélectrique (3) est réalisée dans un matériau choisi parmi l’alumine, un nitrure de silicium, un oxyde de silicium ; - la deuxième couche diélectrique (5) est réalisée dans un oxyde d’hafnium. Empilement selon l’une des revendications 7 à 13, dans lequel : - la première couche diélectrique (3) est réalisée dans un oxyde d’hafnium ; - la deuxième couche diélectrique (5) est réalisée dans un oxyde de titane.