FR 3127831 A1 20230407 FR 2110390 A 20211001 PROCÉDÉ DE FABRICATION D'UN CIRCUIT ÉLECTRONIQUE QUANTIQUE Un aspect de l’invention concerne un procédé de fabrication d'un circuit (DISP) électronique quantique comprenant les étapes suivantes : graver une couche semiconductrice de manière à obtenir : une pluralité de piliers (PLR) ; et une couche qubits (QBL) ; oxyder le flanc de chaque pilier (PLR) ; former des lignes de couplage (CL) et des colonnes de couplage (CC) ; et déposer des couches de séparation (SEP1, SEP2, SEP3) en laissant dépasser une surface de contact (CS) de chaque pilier (PLR). Figure à publier avec l’abrégé : Figure 11a PROCÉDÉ DE FABRICATION D'UN CIRCUIT ÉLECTRONIQUE QUANTIQUE DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui de l'électronique quantique et plus particulièrement la fabrication d'un circuit électronique quantique. ARRIÈRE-PLAN TECHNOLOGIQUE DE L’INVENTION La manipulation d'états quantiques, également appelés "qubits" pour "quantum bits" en anglais, offre de nouvelles possibilités dans la manipulation d'information. Les circuits électroniques quantiques à même de permettre la manipulation de qubits, comprennent des îlots, également appelés boîtes quantiques. Les boîtes quantiques sont capables stocker des qubits le temps de leur manipulation et de leur mesure. L'intégration de boîtes quantiques sous forme de circuits électroniques quantiques doit satisfaire plusieurs exigences. D'une part offrir une haute densité de boîtes quantiques afin d'offrir une capacité calculatoire conséquente. D'autre part, les procédés de fabrication desdits circuits électroniques quantiques doivent permettre d'atteindre une cadence de production industrielle tout en assurant une faible variabilité des circuits. En effet, le stockage et la manipulation des qubits au sein de boîtes quantiques sont fortement tributaires des couplages entre les différents composants formant les circuits électroniques quantiques. Les circuits électroniques quantiques doivent offrir la possibilité de coupler plusieurs qubits entre eux pour permettre d'effectuer un calcul à partir d’un ensemble de qubits. Dans certains cas, l'opération de couplage s’effectue en contrôlant un couplage tunnel entre des boites quantiques contenant les qubits. En revanche, le contrôle des couplages tunnels impose une architecture des boites quantiques interconnectées sous forme de matrices denses. De plus, les boîtes quantiques doivent également pouvoir être couplées à des réservoirs de porteurs de charge et des détecteurs de charge. Afin de permettre la densification des boîtes quantiques, il est proposé d’intégrer et connecter les réservoirs de porteurs de charges et les détecteurs de charges dans des plans différents du plan comprenant les boîtes quantiques. On parle dans ce cas de circuits à architecture non-planaire, dite également "3D" pour "à 3 dimensions". Deux types de circuits à architecture 3D émergent aujourd'hui. Les circuits dits à contrôle individuel des qubits d'une part, également appelé "fully controlled" en anglais, et les circuits dits à contrôle parallèle des qubits d'autre part, également appelé "crossbar network". Si les circuits à contrôle individuel facilitent la manipulation des qubits, ils présentent en revanche une architecture électrique complexe, avec une forte densité de vias et d'interconnexions. Les circuits à contrôle parallèle offrent quant à eux une architecture plus simple, notamment grâce à la réduction de la densité de vias et d'interconnexions. La demande de brevet FR 3 066 297 propose une méthode de fabrication d'un circuit électronique quantique à contrôle parallèle. Le procédé de fabrication comprend dans un premier temps la formation de boîtes quantiques dans une couche semiconductrice. Le procédé comprend ensuite la formation de réseaux d'électrodes superposés les uns sur les autres et enrobés dans une épaisse couche de matériau diélectrique. Le procédé divulgué comprend également la formation de piliers traversant de part et d'autre ladite couche de matériau diélectrique et les réseaux d'électrodes jusqu'à atteindre les boîtes quantiques. L'étape de formation des piliers comprend une gravure de la couche diélectrique et des réseaux d'électrodes enrobés de manière à former des cavités évidées atteignant la surface des boîtes quantiques. Une reprise de contact au niveau des boîtes quantiques est réalisée par épitaxie d'un matériau semiconducteur dans les cavités évidées. L'étape de formation des piliers comprend également, avant la reprise de contact, la formation d'une couche d'oxyde sur les parois latérales des cavités évidées afin d'isoler les piliers des réseaux d'électrodes enrobés. Les piliers semiconducteurs ainsi formés, en contact avec les boîtes quantiques, permettent l'initialisation des qubits ainsi que leur mesure. En revanche, ce procédé pose quelques problèmes. Dans un premier temps, la formation des boîtes quantiques à lieu en face avant d'un substrat de silicium sur isolant (SOI en anglais) tandis que la formation des réseaux d'électrodes et la reprise de contact des piliers sont réalisées en face arrière dudit substrat. Le procédé impose donc une étape de collage et de retournement du substrat et une libération de la face arrière des boîtes quantiques. Les étapes de collage/retournement peuvent être difficiles à réaliser et peuvent occasionner des défauts au niveau de l'interface de collage, tels qu'un désordre électrostatique. De plus, les variations d'alignements des piliers par rapport aux boîtes quantiques peuvent modifier le couplage entre lesdits piliers et boîtes quantiques. Dans un second temps, la formation de la couche d'oxyde dans les cavités évidés est dans un premier temps réalisée au niveau des bords latéraux et du fond de la cavité. Le fond de la cavité est ensuite libéré par gravure anisotrope pour mettre à nu la surface des boîtes quantiques et permettre l'épitaxie des piliers à partir des boîtes quantiques. Le dépôt d'oxyde suivie d'une gravure anisotrope peut rendre l'interface entre les boîtes quantiques et le pilier défectueuse. Le procédé divulgué ne permet donc pas de réduire la variabilité des circuits produits. L’invention offre une solution au problème évoqué, en permettant de réaliser un circuit électronique quantique sans interface entre les piliers semiconducteurs et une couche semiconductrice destinée à recevoir les boîtes quantiques. Pour cela, l’invention concerne un procédé de fabrication d'un circuit électronique quantique, le procédé étant mis en œuvre à partir d’un substrat comportant sur l’une de ses surfaces une première couche semiconductrice monocristalline et comprenant les étapes suivantes : graver la première couche semiconductrice de manière à : obtenir une pluralité de piliers semiconducteurs, chaque pilier semiconducteur présentant une première extrémité, dite "base" ; et conserver une partie de la première couche semiconductrice dite "couche qubits", à la base de chaque pilier semiconducteur ; oxyder le flanc de chaque pilier semiconducteur de manière à former une pluralité de premières couches diélectriques, dites "diélectriques de flanc" ; déposer une deuxième couche diélectrique, dite "première couche de séparation", sur la couche qubits ; former une pluralité de premières électrodes conductrices sensiblement parallèles entre elles, dites "lignes de couplage", sur la première couche de séparation, chaque ligne de couplage étant en contact avec le diélectrique de flanc d'au moins un pilier semiconducteur ; déposer une troisième couche diélectrique, dite "deuxième couche de séparation", sur la pluralité de lignes de couplage ; former une pluralité de deuxièmes électrodes conductrices sensiblement parallèles entre elles, dites "colonnes de couplage", sur la deuxième couche de séparation, chaque colonne de couplage étant en contact avec le diélectrique de flanc d'au moins un pilier semiconducteur ; déposer une quatrième couche diélectrique, dite "troisième couche de séparation", sur la pluralité de colonnes de sorte qu'une portion de chaque diélectrique de flanc dépasse de la troisième couche de séparation ; et graver chaque portion des diélectriques de flanc dépassant de la troisième couche de séparation afin d’exposer une surface de chaque pilier semiconducteur, dite "surface de contact". Le procédé permet ainsi de fabriquer un circuit électronique quantique comprenant une couche qubits dans laquelle peuvent être formés les boîtes quantiques destinées à recevoir les qubits. Le procédé permet de former des piliers semiconducteurs présentant une continuité cristalline avec la couche qubits. Ainsi, la variabilité des circuits produits est réduite. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, le procédé selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : l'épaisseur de la couche qubits est comprise entre 5 nm et 35 nm ; les lignes de couplage croisent les colonnes de couplages préférentiellement selon un angle sensiblement droit ; la première couche semiconductrice est en silicium et de préférence enrichi par un isotope, par exemple le silicium 28 ; la première couche semiconductrice comprend une couche semiconductrice monocristalline en face avant et une couche semiconductrice monocristalline épitaxiée, la couche semiconductrice monocristalline épitaxiée étant obtenue au moyen d'une épitaxie pleine plaque à partir de la couche semiconductrice monocristalline en face avant. l'étape d'oxydation permettant de former le diélectrique de flanc pour chaque pilier semiconducteur comprend les sous-étapes suivantes : oxyder la surface libre de chaque pilier semiconducteur de sorte à former, au niveau du flanc de chaque pilier semiconducteur, une couche diélectrique sacrificielle ; retirer la couche diélectrique sacrificielle ; et oxyder la surface libre de chaque pilier semiconducteur de sorte à former, au niveau du flanc de chaque pilier semiconducteur, le diélectrique de flanc ; chaque diélectrique de flanc est obtenu par oxydation thermique du flanc de chaque pilier semiconducteur ; la formation de la pluralité de lignes de couplage comprend : déposer de manière conforme d'une première couche conductrice recouvrant intégralement la première couche de séparation et chaque pilier semiconducteur; déposer une cinquième couche de diélectrique de manière à recouvrir complètement la première couche conductrice ; graver la cinquième couche de diélectrique de manière à mettre à nu une pluralité de portions de la première couche conductrice, dites "capuchons", et conserver une épaisseur résiduelle de la cinquième couche de diélectrique, chaque capuchon recouvrant une portion supérieure de chaque pilier semiconducteur ; graver la première couche conductrice et la cinquième couche diélectrique de manière à retirer chaque capuchon et l'épaisseur résiduelle de la cinquième couche diélectrique ; et graver la première couche conductrice de manière à obtenir les lignes de couplage ; le procédé comprend, avant la gravure de la première couche semiconductrice, la formation d'une pluralité de plots de protection sur la première couche semiconductrice, la gravure de la première couche semiconductrice comprenant une gravure anisotrope d'une première partie de la première couche semiconductrice de manière à obtenir un pilier semiconducteur sous chaque plot sacrificiel ; le procédé comprend, après la gravure de chaque portion des diélectriques de flancs, les étapes supplémentaires suivantes : retirer le plot de protection de chaque pilier semiconducteur de manière à exposer la deuxième extrémité dudit pilier semiconducteur ; et déposer une couche conductrice dopée, dite "couche d'initialisation", recouvrant au moins la deuxième extrémité et la surface de contact de chaque pilier semiconducteur ; la couche d'initialisation est en silicium polycristallin fortement dopé ; le procédé comprend, après le dépôt de la couche d'initialisation, la formation de contacts conducteurs au niveau de chaque ligne de couplage, de chaque colonne de couplage et de la couche d'initialisation ; le procédé comprend, après la gravure de chaque portion des diélectriques de flancs, les étapes supplémentaires suivantes : former une pluralité de troisièmes électrodes conductrices dopées, dites "lignes de lecture", chaque ligne de lecture étant en contact avec au moins un pilier semiconducteur ; déposer une sixième couche diélectrique, dite "quatrième couche de séparation", recouvrant les lignes de lecture et recouvrant la pluralité de plots de protection ; aplanir la quatrième couche de séparation et la pluralité de lignes de lecture jusqu'à atteindre les plots de protection ; graver sélectivement la pluralité de plots de protection de manière à laisser une pluralité de cavités à l'aplomb de chaque pilier semiconducteur ; et former une structure de grille, "dite grille de chargement", dans chaque cavité ; chaque ligne de lecture est en contact avec la surface de contact d'au moins un pilier semiconducteur ; le procédé comprend, après la formation de chaque grille de chargement, la formation de contacts conducteurs au niveau de chaque ligne de couplage, de chaque colonne de couplage, de chaque ligne de lecture et de chaque grille de chargement. Un autre aspect de l’invention concerne un circuit électronique quantique susceptible d'être obtenu par le procédé de fabrication selon l'invention. L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. BRÈVE DESCRIPTION DES FIGURES Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. présente schématiquement un logigramme d'un procédé de fabrication selon un premier mode de mise en œuvre de l'invention. présente schématiquement un substrat mis en œuvre par le procédé selon la . à présentent schématiquement les étapes du procédé selon la . et présentent schématiquement un premier mode de réalisation d'un circuit électronique quantique susceptible d'être obtenu par la mise en œuvre du procédé selon la . présente schématiquement un logigramme du procédé de fabrication selon un deuxième mode de mise en œuvre de l'invention. et présentent schématiquement les étapes du procédé selon la . présente schématiquement un deuxième mode de réalisation du circuit électronique quantique susceptible d'être obtenu par la mise en œuvre du procédé selon la . présente schématiquement un logigramme du procédé de fabrication selon un troisième mode de mise en œuvre de l'invention. à présentent schématiquement les étapes du procédé selon la . présente schématiquement un troisième mode de réalisation du circuit électronique quantique susceptible d'être obtenu par la mise en œuvre du procédé selon la . présente schématiquement un développement du circuit électronique quantique selon la . Sauf précision contraire, un même élément apparaissant sur des figures différentes présente une référence unique. Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. Procédé (PROC) de fabrication d'un circuit électronique quantique, le procédé étant mis en œuvre à partir d’un substrat (SUB) comportant sur l’une de ses surfaces une première couche semiconductrice (S1) monocristalline et comprenant les étapes suivantes : graver (PROC102) la première couche semiconductrice (S1) de manière à : obtenir une pluralité de piliers semiconducteurs (PLR), chaque pilier semiconducteur (PLR) présentant une première extrémité (PLRa), dite "base" ; et conserver une partie (QBL) de la première couche semiconductrice (S1) dite "couche qubits", à la base (PLRa) de chaque pilier semiconducteur (PLR) ; oxyder (PROC103) le flanc de chaque pilier semiconducteur (PLR) de manière à former une pluralité de premières couches diélectriques (LIN), dites "diélectriques de flanc" ; déposer (PROC104) une deuxième couche diélectrique (SEP1), dite "première couche de séparation", sur la couche qubits (QBL) ; former (PROC105) une pluralité de premières électrodes (CL) conductrices sensiblement parallèles entre elles, dites "lignes de couplage", sur la première couche de séparation (SEP1), chaque ligne de couplage étant en contact avec le diélectrique de flanc (LIN) d'au moins un pilier semiconducteur (PLR) ; déposer (PROC106) une troisième couche diélectrique (SEP2), dite "deuxième couche de séparation", sur la pluralité de lignes de couplage (CL) ; former (PROC107) une pluralité de deuxièmes électrodes (CC) conductrices sensiblement parallèles entre elles, dites "colonnes de couplage", sur la deuxième couche de séparation (SEP2), chaque colonne de couplage étant en contact avec le diélectrique de flanc (LIN) d'au moins un pilier semiconducteur (PLR) ; déposer (PROC108) une quatrième couche diélectrique (SEP3), dite "troisième couche de séparation", sur la pluralité de colonnes (CC) de sorte qu'une portion de chaque diélectrique de flanc (LIN) dépasse de la troisième couche de séparation (SEP3) ; et graver (PROC109) chaque portion des diélectriques de flanc (LIN) dépassant de la troisième couche de séparation (SEP3) afin d’exposer une surface (CS) de chaque pilier semiconducteur (PLR), dite "surface de contact". Procédé (PROC) selon la revendication précédente, dans lequel l'épaisseur (TQBL) de la couche qubits (QBL) est comprise entre 5 nm et 35 nm. Procédé (PROC) selon l'une des revendications précédentes, dans lequel les lignes de couplage (CL) croisent les colonnes de couplages (CC). Procédé (PROC) selon l'une des revendications précédentes, dans lequel la première couche semiconductrice (S1) est en silicium enrichi par un isotope. Procédé (PROC) selon l'une des revendications précédentes, dans lequel la première couche semiconductrice (S1) comprend une couche semiconductrice monocristalline en face avant (FRT) et une couche semiconductrice monocristalline épitaxiée (EPI), la couche semiconductrice monocristalline épitaxiée (EPI) étant obtenue au moyen d'une épitaxie pleine plaque à partir de la couche semiconductrice monocristalline en face avant (FRT). Procédé (PROC) selon l'une des revendications précédentes, dans lequel l'étape d'oxydation (PROC103) permettant de former le diélectrique de flanc (LIN) pour chaque pilier semiconducteur (PLR) comprend les sous-étapes suivantes : oxyder (PROC103-1) la surface libre de chaque pilier semiconducteur (PLR) de sorte à former, au niveau du flanc de chaque pilier semiconducteur (PLR), une couche diélectrique sacrificielle ; retirer (PROC103-2) la couche diélectrique sacrificielle ; et oxyder (PROC103-3) la surface libre de chaque pilier semiconducteur (PLR) de sorte à former, au niveau du flanc de chaque pilier semiconducteur (PLR), le diélectrique de flanc (LIN). Procédé (PROC) selon l'une des revendications précédentes, dans lequel chaque diélectrique de flanc (LIN) est obtenu par oxydation thermique du flanc de chaque pilier semiconducteur (PLR). Procédé (PROC) selon l'une des revendications précédentes, dans lequel la formation (PROC105) de la pluralité de lignes de couplage (CL) comprend : déposer (PROC105-1) de manière conforme d'une première couche conductrice (M1) recouvrant intégralement la première couche de séparation (SEP1) et chaque pilier semiconducteur (PLR) ; déposer (PROC105-2) une cinquième couche de diélectrique (D3) de manière à recouvrir complètement la première couche conductrice (M1) ; graver (PROC105-3) la cinquième couche de diélectrique (D3) de manière à mettre à nu une pluralité de portions CAP de la première couche conductrice (M1), dites "capuchons", et conserver une épaisseur résiduelle (TD3) de la cinquième couche de diélectrique (D3), chaque capuchon (CAP) recouvrant une portion supérieure de chaque pilier semiconducteur (PLR) ; graver (PROC105-4) la première couche conductrice (M1) et la cinquième couche diélectrique (D3) de manière à retirer chaque capuchon (CAP) et l'épaisseur résiduelle (TD3) de la cinquième couche diélectrique (D3) ; graver (PROC105-6) la première couche conductrice (M1) de manière à obtenir les lignes de couplage (CL). Procédé (PROC) selon l'une des revendications précédentes, comprenant, avant la gravure (PROC102) de la première couche semiconductrice (S1), la formation (PROC101) d'une pluralité de plots de protection (B) sur la première couche semiconductrice (S1), la gravure (PROC102) de la première couche semiconductrice (S1) comprenant une gravure anisotrope d'une première partie (G) de la première couche semiconductrice (S1) de manière à obtenir un pilier semiconducteur (PLR) sous chaque plot sacrificiel (B). Procédé (PROC) selon la revendication 8, comprenant, après la gravure (PROC109) de chaque portion des diélectriques de flanc (LIN), les étapes supplémentaires suivantes : retirer (PROC201) le plot de protection (B) de chaque pilier semiconducteur (PLR) de manière à exposer la tête (PLRb) dudit pilier semiconducteur (PLR) ; et déposer (PROC202) une couche conductrice dopée, dite "couche d'initialisation", recouvrant au moins la deuxième extrémité (PLRb) et la surface de contact (CS) de chaque pilier semiconducteur (PLR). Procédé (PROC) selon la revendication précédente, dans lequel la couche d'initialisation (INI) est en silicium polycristallin fortement dopé. Procédé (PROC) selon la revendication 8, comprenant, après la gravure (PROC109) de chaque portion des diélectriques de flanc (LIN), les étapes supplémentaires suivantes : former (PROC301) une pluralité de troisièmes électrodes (RDT) conductrices dopées, dites "lignes de lecture", chaque ligne de lecture (RDT) étant en contact avec au moins un pilier semiconducteur (PLR) ; déposer (PROC302) une sixième couche diélectrique (SEP4), dite "quatrième couche de séparation", recouvrant les lignes de lecture (RDT) et recouvrant la pluralité de plots de protection (B) ; aplanir (PROC303) la quatrième couche de séparation (SEP4) et la pluralité de lignes de lecture (RDT) jusqu'à atteindre les plots de protection (B) ; graver (PROC304) sélectivement la pluralité de plots de protection (B) de manière à laisser une pluralité de cavités à l'aplomb de chaque pilier semiconducteur (PLR) ; et former (PROC305) une structure de grille, "dite grille de chargement", dans chaque cavité. Procédé (PROC) selon la revendication précédente dans lequel chaque ligne de lecture (RDT) est en contact avec la surface de contact (CS) d'au moins un pilier semiconducteur (PLR). Circuit (DISP) électronique quantique susceptible d'être obtenu par la mise en œuvre du procédé (PROC) de fabrication selon l'une quelconque des revendications précédentes.