FR 3126568 A1 20230303 FR 2108858 A 20210824 Commutateur d'alimentation La présente description concerne un dispositif (1) comprenant une première borne (200) destinée à être connectée à une source d'un premier potentiel d'alimentation (Vbat), une deuxième borne (202) configurée pour fournir un deuxième potentiel d'alimentation (Vsw), et une troisième borne (204) destinée à être connectée à une deuxième source d'un troisième potentiel d'alimentation (Vdd). Le dispositif (1) comprend un premier transistor PMOS (T1) ayant une source connectée à la deuxième borne (202) et un drain connecté à la troisième borne (204), un deuxième transistor PMOS (T2) ayant une source connectée à la deuxième borne (202), et un troisième transistor PMOS (T3) ayant une source connectée à la première borne (200) et un drain connecté au drain du deuxième transistor (T2). Figure pour l'abrégé : Fig. 1 Commutateur d'alimentation La présente description concerne de façon générale les circuits électroniques, et, plus particulièrement, les commutateurs. Les commutateurs sont des éléments de circuits, par exemple de circuits intégrés, recevant plusieurs signaux et fournissant, sur une borne de sortie du commutateur, un signal sélectionné parmi les signaux reçus. Le signal sélectionné parmi les signaux reçus est déterminé sur la base d'au moins un signal de commande fourni au commutateur. Les commutateurs d'alimentation ("power switch" en anglais) reçoivent des potentiels d'alimentation et fournissent un potentiel d'alimentation sélectionné parmi les potentiels d'alimentation reçus. Les commutateurs d'alimentation connus souffrent de divers inconvénients. Il existe un besoin de pallier au moins certains des inconvénients des commutateurs d'alimentation connus. Un mode de réalisation pallie tout ou partie des inconvénients des commutateurs d'alimentation connus. Par exemple, il serait souhaitable de disposer d'un commutateur d'alimentation moins encombrant que les commutateurs d'alimentation connus. Par exemple, il serait souhaitable de disposer d'un commutateur d'alimentation mis en œuvre avec des transistors MOS ("Metal Oxide Semiconductor" – métal oxyde semiconducteur) configurés pour tenir une tension maximale grille-source plus faible que les potentiels d'alimentation reçus par le commutateur d'alimentation et le potentiel d'alimentation fourni par le commutateur d'alimentation. Par exemple, il serait également souhaitable de disposer d'un commutateur d'alimentation et d'un circuit de commande du commutateur qui soit alimenté par les potentiels d'alimentation reçus par le commutateur d'alimentation et le potentiel d'alimentation fourni par le commutateur d'alimentation, et qui soit mis en œuvre avec des transistors MOS configurés pour tenir une tension maximale grille-source sensiblement égale, voire égale, à la tension maximale grille-source que peuvent supporter les transistors MOS du commutateur, cette dernière étant plus faible qu'au moins une des tensions reçues et fournie par le commutateur. Par exemple, il serait souhaitable de disposer d'un commutateur d'alimentation et d'un circuit de commande du commutateur qui permettent de réduire des fuites de courants dans le commutateur. Un mode de réalisation prévoit un dispositif comprenant : - une première borne destinée à être connectée à une première source de tension fournissant un premier potentiel d'alimentation référencé à la masse ; - une deuxième borne configurée pour fournir un deuxième potentiel d'alimentation référencé à la masse ; - une troisième borne destinée à être connectée à une deuxième source de tension fournissant un troisième potentiel d'alimentation référencé à la masse ; - un premier transistor PMOS ayant une source connectée à la deuxième borne et un drain connecté à la troisième borne ; - un deuxième transistor PMOS ayant une source connectée à la deuxième borne ; et - un troisième transistor PMOS ayant une source connectée à la première borne et un drain connecté au drain du deuxième transistor PMOS. Selon un mode de réalisation, le dispositif comprend en outre un circuit commande des premier, deuxième et troisième transistors, le circuit de commande étant configuré pour recevoir les premier, deuxième et troisième potentiels d'alimentation. Selon un mode de réalisation, le circuit de commande est configuré pour recevoir un premier signal binaire, et pour commander les premier, deuxième et troisième transistors au moins sur la base du premier signal, un premier état binaire du premier signal correspondant à une requête au circuit de commande de rendre passants les deuxième et troisième transistors et bloqué le premier transistor, et un deuxième état binaire du premier signal correspondant à une requête au circuit de commande de rendre bloqués les deuxième et troisième transistors et passant le premier transistor. Selon un mode de réalisation, le circuit de commande est en outre configuré pour conditionner une mise à l'état passant des deuxième et troisième transistors au fait que le premier potentiel est non nul. Selon un mode de réalisation, le circuit de commande est en outre configuré pour comparer le troisième potentiel d'alimentation à la masse, et pour forcer une mise à l'état passant du troisième transistor si le troisième potentiel d'alimentation est nul. Selon un mode de réalisation, le circuit de commande comprend : un premier circuit configuré pour fournir un premier potentiel de référence haut égal à A fois le premier potentiel d'alimentation et un premier potentiel de référence bas égal à B fois le premier potentiel d'alimentation, avec A et B des nombres positifs strictement inférieurs à 1, A étant supérieur à B ; et un deuxième circuit configuré pour fournir un deuxième potentiel de référence haut égal à C fois le deuxième potentiel d'alimentation et un deuxième potentiel de référence bas égal à D fois le deuxième potentiel d'alimentation, avec C et D des nombres positifs strictement inférieurs à 1, C étant supérieur à D. Selon un mode de réalisation, une différence maximale de potentiels pouvant être appliquée entre la grille et la source de chacun des premier, deuxième et troisième transistors détermine les nombres A, B, C et D. Selon un mode de réalisation, le circuit de commande comprend : un troisième circuit configuré pour recevoir un deuxième signal binaire compris entre la masse et le premier potentiel de référence haut et pour fournir, à la grille du troisième transistor, un troisième signal binaire déterminé par le deuxième signal et compris entre le premier potentiel de référence bas et le premier potentiel d'alimentation ; un quatrième circuit configuré pour recevoir un quatrième signal binaire compris entre la masse et le deuxième potentiel de référence haut et pour fournir, à la grille du deuxième transistor, un cinquième signal binaire déterminé par le quatrième signal et compris entre le deuxième potentiel de référence bas et le deuxième potentiel d'alimentation ; et un cinquième circuit configuré pour recevoir un sixième signal binaire compris entre la masse et le deuxième potentiel de référence haut et pour fournir, à la grille du premier transistor, un septième signal binaire déterminé par le sixième signal et compris entre le deuxième potentiel de référence bas et le deuxième potentiel d'alimentation. Selon un mode de réalisation, le circuit de commande comprend : un sixième circuit configuré pour être alimenté entre le deuxième potentiel de référence haut et la masse, pour recevoir le premier signal binaire, pour fournir les quatrième et sixième signaux ; un septième circuit configuré pour être alimenté entre le premier potentiel de référence haut et la masse, pour recevoir un signal binaire du sixième circuit compris entre le deuxième potentiel de référence haut et la masse, et pour fournir le deuxième signal binaire au moins à partir du signal binaire reçu du sixième circuit. Selon un mode de réalisation, le sixième circuit est configuré pour déterminer l'état des quatrième et sixième signaux et du signal binaire que le sixième circuit fournit au septième circuit au moins sur la base du premier signal. Selon un mode de réalisation : le circuit de commande comprend en outre un huitième circuit configuré pour recevoir le premier potentiel de référence haut, pour détecter lorsque le premier potentiel de référence haut est strictement positif, et pour fournir au sixième circuit un huitième signal binaire compris entre le deuxième potentiel de référence haut et la masse et ayant un état binaire déterminé par ladite détection, et le sixième circuit est configuré pour déterminer l'état des quatrième et sixième signaux et du signal binaire que le sixième circuit fournit au septième circuit au moins sur la base du premier signal et du huitième signal. Selon un mode de réalisation, le septième circuit comprend un neuvième circuit configuré pour recevoir le signal binaire reçu du sixième circuit et fournir un neuvième signal binaire déterminé par le signal binaire reçu et compris entre la masse et le premier potentiel de référence haut, le septième circuit étant configuré pour déterminer l'état du deuxième signal binaire au moins sur la base du neuvième signal binaire. Selon un mode de réalisation : le circuit de commande comprend un dixième circuit configuré pour fournir un troisième potentiel de référence haut égal à E fois le troisième potentiel d'alimentation, avec E un nombre positif strictement inférieur à 1 déterminé par la différence maximale de potentiels pouvant être appliquée entre la grille et la source de chacun des premier, deuxième et troisième transistors ; le circuit de commande comprend un onzième circuit configuré pour recevoir le troisième potentiel de référence haut, pour détecter lorsque le troisième potentiel de référence haut est strictement positif, et pour fournir au septième circuit un dixième signal binaire compris entre le premier potentiel de référence haut et la masse et ayant un état binaire déterminé par ladite détection ; et le septième circuit est configuré pour déterminer l'état du deuxième signal binaire au moins la base du signal binaire reçu du sixième circuit et du dixième signal. Selon un mode de réalisation, les premier, deuxième et troisième transistors PMOS sont à drain étendu. Selon un mode de réalisation, le dispositif comprend en outre les première et deuxième sources de tension. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente un mode de réalisation dispositif comprenant un commutateur d'alimentation et un circuit de commande du commutateur ; la représente un exemple d'un mode de réalisation d'un procédé de commande du commutateur de la ; la représente un autre mode de réalisation du commutateur de la ; la représente, sous forme de blocs et de manière plus détaillée, un mode de réalisation du circuit de commande du commutateur de la ; et la illustre un mode de réalisation d'un procédé de fourniture d'un signal de commande au circuit de commande de la . Dispositif (1) comprenant : - une première borne (200) destinée à être connectée à une première source de tension (4) fournissant un premier potentiel d'alimentation (Vbat) référencé à la masse (GND) ; - une deuxième borne (202) configurée pour fournir un deuxième potentiel d'alimentation (Vsw) référencé à la masse (GND) ; - une troisième borne (204) destinée à être connectée à une deuxième source de tension (5) fournissant un troisième potentiel d'alimentation (Vdd) référencé à la masse (GND) ; - un premier transistor PMOS (T1) ayant une source connectée à la deuxième borne (202) et un drain connecté à la troisième borne (204) ; - un deuxième transistor PMOS (T2) ayant une source connectée à la deuxième borne (202) ; et - un troisième transistor PMOS (T3) ayant une source connectée à la première borne (200) et un drain connecté au drain du deuxième transistor PMOS (T2). Dispositif selon la revendication 1 comprenant en outre un circuit commande (3) des premier, deuxième et troisième transistors (T1, T2, T3), le circuit de commande étant configuré pour recevoir les premier, deuxième et troisième potentiels d'alimentation (Vsw, Vdd, Vbat). Dispositif selon la revendication 2, dans lequel le circuit de commande (3) est configuré pour recevoir un premier signal binaire (EN), et pour commander les premier, deuxième et troisième transistors (T1, T2, T3) au moins sur la base du premier signal (EN), un premier état binaire du premier signal (EN) correspondant à une requête au circuit de commande (3) de rendre passants les deuxième et troisième transistors (T2, T3) et bloqué le premier transistor (T1), et un deuxième état binaire du premier signal (EN) correspondant à une requête au circuit de commande (3) de rendre bloqués les deuxième et troisième transistors (T2, T3) et passant le premier transistor (T1). Dispositif selon la revendication 3, dans lequel le circuit de commande (3) est en outre configuré pour conditionner une mise à l'état passant des deuxième et troisième transistors (T2, T3) au fait que le premier potentiel (Vbat) est non nul. Dispositif selon la revendication 2 ou 3, dans lequel le circuit de commande (3) est en outre configuré pour comparer le troisième potentiel d'alimentation (Vdd) à la masse (GND), et pour forcer une mise à l'état passant du troisième transistor (T3) si le troisième potentiel d'alimentation (Vdd) est nul. Dispositif selon l'une quelconque des revendications 2 à 5, dans lequel le circuit de commande comprend : un premier circuit (400) configuré pour fournir un premier potentiel de référence haut (VrefHB) égal à A fois le premier potentiel d'alimentation (Vbat) et un premier potentiel de référence bas (VrefLB) égal à B fois le premier potentiel d'alimentation (Vbat), avec A et B des nombres positifs strictement inférieurs à 1, A étant supérieur à B ; et un deuxième circuit (402) configuré pour fournir un deuxième potentiel de référence haut (VrefHS) égal à C fois le deuxième potentiel d'alimentation (Vsw) et un deuxième potentiel de référence bas (VrefLS) égal à D fois le deuxième potentiel d'alimentation (Vsw), avec C et D des nombres positifs strictement inférieurs à 1, C étant supérieur à D. Dispositif selon la revendication 6, dans lequel une différence maximale de potentiels pouvant être appliquée entre la grille et la source de chacun des premier, deuxième et troisième transistors (T1, T2, T3) détermine les nombres A, B, C et D. Dispositif selon la revendication 6 ou 7, dans lequel le circuit de commande (3) comprend : un troisième circuit (404) configuré pour recevoir un deuxième signal binaire (cmd3') compris entre la masse (GND) et le premier potentiel de référence haut (VrefHB) et pour fournir, à la grille (G3) du troisième transistor (T3), un troisième signal binaire (cmd3) déterminé par le deuxième signal (cmd3') et compris entre le premier potentiel de référence bas (VrefLB) et le premier potentiel d'alimentation (Vbat) ; un quatrième circuit (406) configuré pour recevoir un quatrième signal binaire (cmd2') compris entre la masse (GND) et le deuxième potentiel de référence haut (VrefHS) et pour fournir, à la grille (G2) du deuxième transistor (T2), un cinquième signal binaire (cmd2) déterminé par le quatrième signal (cmd2') et compris entre le deuxième potentiel de référence bas (VrefLS) et le deuxième potentiel d'alimentation (Vsw) ; et un cinquième circuit (408) configuré pour recevoir un sixième signal binaire (cmd1') compris entre la masse (GND) et le deuxième potentiel de référence haut (VrefHS) et pour fournir, à la grille (G1) du premier transistor (T1), un septième signal binaire (cmd1) déterminé par le sixième signal (cmd1') et compris entre le deuxième potentiel de référence bas (VrefLS) et le deuxième potentiel d'alimentation (Vsw). Dispositif selon l'une quelconque des revendications 8, dans lequel le circuit de commande (3) comprend : un sixième circuit (410) configuré pour être alimenté entre le deuxième potentiel de référence haut (VrefHS) et la masse (GND), pour recevoir le premier signal binaire (EN), pour fournir les quatrième (cmd2') et sixième (cdm1') signaux ; un septième circuit (412) configuré pour être alimenté entre le premier potentiel de référence haut (VrefHB) et la masse (GND), pour recevoir un signal binaire (cmd3'') du sixième circuit (410) compris entre le deuxième potentiel de référence haut (VrefHS) et la masse (GND), et pour fournir le deuxième signal binaire (cmd3') au moins à partir du signal binaire (cmd3'') reçu du sixième circuit (410). Dispositif selon la revendication 9, dans lequel le sixième circuit (410) est configuré pour déterminer l'état des quatrième (cmd2') et sixième (cmd1') signaux et du signal binaire (cmd3'') que le sixième circuit (410) fournit au septième circuit (412) au moins sur la base du premier signal (EN). Dispositif selon la revendications 9 ou 10, dans lequel : le circuit de commande (3) comprend en outre un huitième circuit (418) configuré pour recevoir le premier potentiel de référence haut (VrefHB), pour détecter lorsque le premier potentiel de référence haut (VrefHB) est strictement positif, et pour fournir au sixième circuit (410) un huitième signal binaire (cmd4) compris entre le deuxième potentiel de référence haut (VrefHS) et la masse (GND) et ayant un état binaire déterminé par ladite détection, et le sixième circuit (410) est configuré pour déterminer l'état des quatrième (cmd2') et sixième (cmd1') signaux et du signal binaire (cmd3'') que le sixième circuit (410) fournit au septième circuit (412) au moins sur la base du premier signal (EN) et du huitième signal (cmd4). Dispositif selon l'une quelconque des revendications 9 à 11, dans lequel le septième circuit (412) comprend un neuvième circuit (414) configuré pour recevoir le signal binaire (cmd3'') reçu du sixième circuit (410) et fournir un neuvième signal binaire (cmd3''') déterminé par le signal binaire (cmd3'') reçu et compris entre la masse (GND) et le premier potentiel de référence haut (VrefHB), le septième circuit (412) étant configuré pour déterminer l'état du deuxième signal binaire (cmd3') au moins sur la base du neuvième signal binaire (cmd3'''). Dispositif selon l'une quelconque des revendications 9 à 12, dans lequel : le circuit de commande (3) comprend un dixième circuit (420) configuré pour fournir un troisième potentiel de référence haut (VrefHM) égal à E fois le troisième potentiel d'alimentation (Vdd), avec E un nombre positif strictement inférieur à 1 déterminé par la différence maximale de potentiels pouvant être appliquée entre la grille et la source de chacun des premier, deuxième et troisième transistors ; le circuit de commande (3) comprend un onzième circuit (422) configuré pour recevoir le troisième potentiel de référence haut (VrefHM), pour détecter lorsque le troisième potentiel de référence haut (VrefHM) est strictement positif, et pour fournir au septième circuit (412) un dixième signal binaire (cmd5) compris entre le premier potentiel de référence haut (VrefHB) et la masse (GND) et ayant un état binaire déterminé par ladite détection, et le septième circuit (412) est configuré pour déterminer l'état du deuxième signal binaire (cmd3') au moins la base du signal binaire (cmd3'') reçu du sixième circuit (410) et du dixième signal (cmd5). Dispositif selon l'une quelconque des revendications 1 à 13, dans lequel les premier, deuxième et troisième transistors PMOS (T1, T2, T3) sont à drain étendu. Dispositif selon l'une quelconque des revendications 1 à 14, comprenant en outre les première et deuxième sources de tension.