FR 3124044 A1 20221216 FR 2106236 A 20210614 L’invention propose différents modes de réalisation d’une architecture de circuit de sélection permettant de réaliser des transitions montante et/ou descendante selon des jeux de séquencement de phases lentes et rapides de manière à résoudre en même temps les problèmes de bruits inductifs de commutation et les problèmes de courants dans les rails d’alimentations. Cette solution présente plusieurs avantages liés à la facilité d’implémentation et la flexibilité de configurations possibles pour d’adapter aux contraintes spécifiques lors de la conception du circuit. Figure pour l’abrégé : Fig. 3a Dispositif de sélection de tension d’alimentation avec commutations contrôlées en tension et en courant La présente invention concerne le domaine des circuits électroniques à plusieurs tensions d’alimentation et plus particulièrement un circuit de sélection de tension d’alimentation pour un circuit intégré multi-cœur. Dans certains dispositifs électroniques, on souhaite pouvoir modifier le niveau de la tension d'alimentation d'un circuit intégré, par exemple pour optimiser la gestion de l'énergie électrique dans le dispositif. De préférence, cette modification du niveau de la tension d'alimentation doit pouvoir se faire de façon dynamique, sans interrompre le fonctionnement du circuit intégré. Plus particulièrement, la gestion dynamique du niveau de la tension d’alimentation est indispensable dans le cas des circuits de calcul à haute performance HPC (acronyme de l’expression High Performance Computing). Les nouvelles architectures de processeurs de calcul haute performance sont généralement divisées en plusieurs noyaux. On parle dans cas de processeurs multi-cœurs. La illustre un schéma d’un exemple de circuit électronique comprenant une pluralité de noyaux avec une gestion de tension d’alimentation. L’exemple comprend trois sources de tensions d’alimentation à titre illustratif et non limitatif. Le circuit électronique illustré est un processeur multicoeur PROC comprenant une pluralité de sources de tensions d’alimentation VDD H VDD M et VDD L tel que VDD H M L ; N noyaux de calcul CORE i et M circuits sélecteurs de tension d’alimentation VSi, avec N un entier naturel supérieur à 1 et i un entier naturel de 1 à N et avec M un entier naturel supérieur à 1 et j un entier naturel de 1 à M. Chaque circuit sélecteur de tension VS j est configuré pour fournir à au moins un noyau de calcul CORE i , une tension d’alimentation choisie parmi VDD H VDD M VDD L . . Les noyaux CORE i fonctionnent à des fréquences différentes. Les charges de travail à la sortie de chaque noyau CORE i changent de manière dynamique lors de la réalisation des calculs. Pour chaque noyau CORE i la tension d’alimentation détermine la puissance de calcul et le coût énergétique des opérations logiques. En effet, un noyau de calcul fonctionnant en plein régime de calcul doit être alimenté par la tension maximale VDD H ; un noyau de calcul fonctionnant lors d’une activité de calcul moyenne peut être alimenté par la tension moyenne VDD M ; et un noyau de calcul mis en veille requiert seulement la tension minimale VDD L . Ainsi, la quantité d’opérations de calcul à réaliser et le processus algorithmique utilisé par chaque noyau CORE i déterminent les moyens de calcul requis et ainsi la tension d’alimentation requise pour ledit noyau en temps réel. Lors d’un changement d’activité d’un noyau CORE i , la tension d’alimentation dudit noyau doit être ajustée pour minimiser le produit temps de calcul par consommation énergétique, cette technique est appelée ajustement dynamique de la tension (en anglais dynamic voltage scaling). Il est particulièrement intéressant de ne pas interrompre l’activité du cœur pendant les transitions entre deux niveaux d’alimentation. Les circuits sélecteurs de tension VS j permettent d’implémenter une gestion dynamique de la tension d’alimentation pour un grand nombre N de noyaux CORE i (N>10). Dans l’architecture présentée, les N noyaux de calcul CORE i et M circuits sélecteurs de tension d’alimentation VS j sont implémentés sur la même puce IC et les sources de tensions d’alimentation VDD H VDD M et VDD L sont externes à la puce IC. Les tensions d’alimentation VDD H VDD M et VDD L sont respectivement propagées vers la puce IC via les rails d’alimentations communs R H , R M et R L . Les rails d’alimentation communs étant réalisés via des matériaux conducteurs présentent toujours des effets inductifs parasites (ou d’auto-induction) présentés ici par les inductances parasites L H , L M et L L . Lors d’une transition d’une tension d’alimentation à une autre, les inductances parasites liées aux sources des tensions d’alimentation voient une forte variation de courant dans une brève période de temps ce qui génère une variation de tension aux bornes de l’inductance et donc sur les rails d’alimentation. On parle ici de « bruit de commutation » en L.di/dt. Ce type de bruit perturbe pendant les transitions les niveaux de tension d’alimentation des différents noyaux de calcul CORE i et donc perturber le fonctionnement de l’ensemble du circuit électronique PROC. Il y a donc un effet inductif non négligeable couplant électriquement les cœurs qui sont connectés sur le même rail commun. Pendant les transitions, la variation quasi-instantanée du courant sur les rails communs, se traduit par une variation de tension sur les rails communs. Cette perturbation va se répercuter sur l’ensemble des cœurs alimentés par ceux-ci et donc modifier le fonctionnement de ces cœurs. La perturbation de l’alimentation subie par un noyau de calcul génère des erreurs de calcul. En effet, la fréquence de travail d’un noyau a été conçue pour être compatible avec une valeur de tension d’alimentation à priori fixe. Les perturbations à cause du phénomène d’auto-induction vont ainsi créer un incompatibilité entre la tension d’alimentation et la fréquence de travail du noyau de calcul. La illustre le problème de bruit de commutation à cause des inductances intrinsèques parasites lors d’un ou plusieurs changements de tension d’alimentation dans un circuit multicoeur avec ajustement dynamique de la tension. Le chronogramme 1c.1 illustre la variation temporelle de la tension VCORE 1 qui alimente le noyau de calcul CORE 1 choisie par le circuit de sélection de tension VS 1 . Le chronogramme 1c.2 illustre la variation temporelle de la tension VCORE 2 qui alimente le noyau de calcul CORE 2 choisie par le circuit de sélection de tension VS 2 ., Le chronogramme 1c.3 illustre, plus généralement, la variation temporelle de la tension VCORE n qui alimente un noyau de calcul quelconque CORE n choisi par le circuit de sélection de tension associé VS n . A t1, la tension VCORE 1 est configurée pour rester constante au niveau de tension moyen VDD M , la tension VCORE 2 est configurée pour faire une transition descendante du niveau de tension haut VDD H vers le niveau de tension moyen VDD M , la tension VCORE N est configurée pour faire une transition montante du niveau de tension bas VDD L vers le niveau de tension moyen VDD M . Les commutations brusques et simultanées provoquent des appels de courant forts dans les inductances parasites L M , L L et L H dans un intervalle de temps réduit. Ainsi, les transitions réalisées pour changer l’alimentation du noyau CORE 2 et du noyau CORE N perturbent le rail commun R M du niveau de tension d’alimentation moyen VDD M . Cette perturbation est observable sur tous les nœuds d’alimentation VCORE 1 VCORE 2 jusqu’à VCORE N . A titre d’exemple, on observe une perturbation sous forme chute de tension (power drop en Anglais) sur le nœud d’alimentation VCORE 1 qui est normalement configuré pour rester constante au niveau de tension moyen VDD M . Ainsi, l’élimination de la perturbation de la transition du niveau d’alimentation d’un noyau sur ceux des autres noyaux par couplage inductif des rails communs, nécessite que les transitions entre deux niveaux d’alimentation soient contrôlées en tension, mais aussi en courant. On considère qu’une tension d’alimentation est « non perturbée » lorsque les variations de cette tension sont inférieures à 5% du niveau de tension visé. D’autre part, il n’est pas envisageable de se contenter de ralentir la pente de transition lors de la commutation d’un niveau d’alimentation à un autre niveau pour limiter le bruit de commutation. En effet, cette approche présente un autre risque pour le circuit consistant en l’apparition de courants inverses dans les rails communs d’alimentation, ce qui perturbe le bon fonctionnement du circuit électronique PROC. Pour résumer, nous avons démontré que : d’une part, les variations brusques de courant dans les rails d’alimentation lors d’une transition d’un niveau de tension d’alimentation à un autre génèrent des bruits de commutation dû à l’effet inductif parasite. D’autre part, le phénomène de courant inverse présente une contrainte technique qui limite le recours au ralentissement de la pente de transition. Le problème technique à résoudre est alors de développer des circuits de sélection de tension d’alimentation permettant l’ajustement dynamique de la tension tout en limitant le bruit de commutation dû à l’effet inductif parasite des rails communs d’alimentation et en évitant le phénomène de courants inverses dans lesdits rails communs. Le brevet européen EP3267583B1 propose une architecture de circuit de sélection de tension d’alimentation permettant de contrôler la forme de la tension sur le rail d’alimentation d’un circuit cœur de calcul pendant la transition d’un niveau de tension d’alimentation à un autre niveau . L’inconvénient de la solution proposée par le brevet précité consiste en ce qu’elle se limite à un contrôle en tension et ne tient pas en compte des forts appels de courants sur chaque rail commun. Les variations de courant ne sont pas contrôlées et le problème de bruit de commutation résultant des inductances parasites n’est pas résolu. Le brevet américain US10439602B2 propose une architecture de circuit de sélection de tension d’alimentation permettant de basculer entre deux rails d’alimentation une principale et une auxiliaire, selon la tension disponible. Si la tension principale devient plus petite d’un seuil défini, la tension auxiliaire est utilisée afin de réguler la tension de sortie et de la remettre au niveau voulu. L’inconvénient de la solution proposée par le brevet précité consiste en ce le fonctionnement de la solution nécessite le maintien des interrupteurs de puissance de la source principale et auxiliaire à l’état passant simultanément. Cela engendre des courants inverses dans le circuit réduisant les performances calculatoires et énergétiques du circuit. De plus, la solution proposée par le brevet précité nécessite l’implémentation de quatre comparateurs afin de détecter les états des deux rails et Le fonctionnement permanent d’au moins deux comparateurs. Cela fait augmenter considérablement la consommation énergétique du circuit de sélection tension d’alimentation. Le brevet américain US10432184B1 propose une architecture de circuit de sélection de tension d’alimentation comprenant un multiplexeur de courant permettant de réaliser des transitions douces afin de limiter les appels au courant . L’inconvénient de la solution proposée par le brevet précité consiste en ce qu’elle nécessite l’implémentation d’un élément capacitif présentant une grande capacité. Cela induit une augmentation considérable de la surface occupée par le dispositif dans sa globalité et pose alors des contraintes d’intégration matérielle. De plus, la solution proposée par le brevet montre des durées de transition très longues la rendant non compatible avec des applications fonctionnant à haute fréquence. La demande de brevet européen EP3734398A1 propose une architecture de circuit de sélection de tension d’alimentation utilisant un seul rail d’alimentation en entrée permettant d’assurer simultanément une tension principale et une tension configurable. L’inconvénient de la solution proposée par le brevet précité consiste en ce qu’elle nécessite un fonctionnement permanent d’un comparateur ce qui fait augmenter considérablement la consommation énergétique du circuit de sélection tension d’alimentation. De plus, la solution de la demande de brevet ne tient pas en compte des forts appels de courants sur chaque rail commun. Les variations de courant ne sont pas contrôlées et le problème de bruit de commutation à cause des inductances parasites n’est pas résolu. Pour pallier les limitations des solutions existantes en ce qui concerne permettant l’ajustement dynamique de la tension tout en limitant le bruit de commutation inductif d’alimentation et en évitant le phénomène de courants inverses, l’invention propose différents modes de réalisation d’une architecture de circuit de sélection permettant de réaliser des transitions montante et/ou descendante selon des jeux de séquencement de phases lentes et rapides de manière à résoudre en même temps les problèmes de bruits inductifs de commutation et les problèmes de courants dans les rails d’alimentations. Cette solution présente plusieurs avantages liés à la facilité d’implémentation et la flexibilité de configurations possibles pour d’adapter aux contraintes spécifiques lors de la conception du circuit. L’invention a pour objet un circuit de sélection d'une tension d'alimentation, comprenant : un premier nœud adapté à recevoir une première tension d'alimentation d'entrée; un deuxième nœud adapté à recevoir une seconde tension d'alimentation d'entrée inférieure à la première tension d'alimentation d'entrée ; un troisième nœud adapté à fournir une tension d'alimentation de sortie; un premier transistor de puissance reliant le premier nœud au troisième nœud ; un second transistor de puissance reliant le deuxième nœud au troisième nœud ; et un circuit de configuration adapté dans une première configuration, à maintenir les premier et deuxième transistors respectivement passant et bloquant de façon à appliquer la première tension d'alimentation d'entrée sur le troisième nœud, et, dans une seconde configuration, à maintenir les premier et deuxième transistors respectivement en état bloquant et passant de façon à appliquer la seconde tension d'alimentation d'entrée sur le troisième nœud; une phase de transition de la première configuration à la seconde configuration étant dénommée transition descendante ; une phase de transition de la seconde configuration à la première configuration étant dénommée transition montante ; le circuit de configuration comprenant : un premier circuit de gestion de transition configuré pour commander la grille du premier transistor lors de la transition montante ou descendante de manière à appliquer sur le troisième nœud : au moins une première rampe de tension ayant une première pente pendant une première durée définissant une phase lente; et une seconde rampe de tension ayant une seconde pente étant supérieure à la première pente pendant une deuxième durée définissant une phase rapide, un second circuit de gestion de transition configuré pour commander la grille du second transistor lors de la transition montante ou descendante de manière à appliquer un signal de commande présentant une variation graduelle. Selon un aspect particulier de l’invention, la valeur absolue de la première pente est comprise entre un dixième de la valeur absolue de la deuxième pente et un cinquième de la valeur absolu deuxième pente. Selon un aspect particulier de l’invention, le circuit de configuration, pour réaliser une transition montante, est configuré pour exécuter successivement les étapes suivantes : commander le premier transistor en régime linéaire pour appliquer la première rampe de tension sur le troisième nœud durant la phase lente; détecter le passage de la tension d’alimentation de sortie à un niveau supérieur à un seuil prédéterminé inférieur à la première tension d'alimentation d'entrée, ledit passage indiquant l’achèvement de la phase lente ; commander le premier transistor en régime linéaire pour appliquer une tension constante sur le troisième nœud pendant une phase intermédiaire entre la phase lente et la phase rapide; et appliquer, pendant la phase intermédiaire, un signal de commande présentant une variation graduelle sur la grille du second transistor pour basculer graduellement le second transistor à un état bloquant ; commander le premier transistor en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud durant la phase rapide jusqu’au passage du premier transistor à un état passant. Selon un aspect particulier de l’invention, le circuit de configuration, pour réaliser une transition descendante, est configuré pour exécuter successivement les étapes suivantes : commander le premier transistor en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud durant la phase rapide; détecter le passage de la tension d’alimentation de sortie à un niveau supérieur à un niveau inférieur à un seuil prédéterminé supérieur la seconde tension d'alimentation d'entrée, ledit passage indiquant l’achèvement de la phase rapide; appliquer, pendant la phase lente, un signal de commande présentant une variation graduelle sur la grille du second transistor pour basculer graduellement le second transistor à un état passant; et commander le premier transistor en régime linéaire pour appliquer la première rampe de tension sur le troisième nœud durant la phase lente jusqu’au passage du premier transistor à un état bloquant. Selon un aspect particulier de l’invention, le circuit de configuration, pour réaliser une transition montante, est configuré pour exécuter successivement les étapes suivantes: appliquer un second signal de commande présentant une variation graduelle sur la grille du premier transistor durant la phase lente; détecter le passage de la tension d’alimentation de sortie à un niveau supérieur à un seuil prédéterminé inférieur à la première tension d'alimentation d'entrée, ledit passage indiquant l’achèvement de la phase lente ; commander le premier transistor en régime linéaire pour appliquer une tension constante sur le troisième nœud pendant une phase intermédiaire entre la phase lente et la phase rapide; et appliquer, pendant la phase intermédiaire, un signal de commande présentant une variation graduelle sur la grille du second transistor pour basculer graduellement le second transistor à un état bloquant ; commander le premier transistor en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud durant la phase rapide jusqu’au passage du premier transistor à un état passant. Selon un aspect particulier de l’invention, le circuit de configuration, pour réaliser une transition descendante, est configuré pour exécuter successivement les étapes suivantes: commander le premier transistor en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud durant la phase rapide; détecter le passage de la tension d’alimentation de sortie à un niveau supérieur à un niveau inférieur à un seuil prédéterminé supérieur la seconde tension d'alimentation d'entrée, ledit passage indiquant l’achèvement de la phase rapide; appliquer, pendant la phase lente, un premier signal de commande présentant une variation graduelle sur la grille du second transistor pour basculer graduellement le second transistor à un état passant ; et appliquer un second signal de commande présentant une variation graduelle sur la grille du premier transistor de manière à appliquer la première rampe de tension sur le troisième nœud durant la phase lente; pour basculer graduellement le premier transistor à un état bloquant. Selon un aspect particulier de l’invention, le circuit de contrôle comprend : un générateur de rampes de tension pour générer : la première rampe de tension montante ou descendante, et/ou la deuxième rampe de tension montante ou descendante sur un nœud de sortie. et dans lequel le premier circuit de gestion de transition comprend un premier circuit de régulation linéaire pour commander le premier transistor en régime linéaire, et ayant : un premier nœud d'entrée connecté au troisième nœud, un deuxième nœud d'entrée connecté au nœud de sortie du générateur de rampes, et un nœud de sortie connecté à la grille du premier transistor à travers un premier interrupteur. Selon un aspect particulier de l’invention, le premier circuit de régulation linéaire est configuré pour commander le premier transistor en régime linéaire via l’asservissement de la tension d'alimentation de sortie sur la rampe de tension appliquée au deuxième nœud d'entrée lorsque le premier interrupteur est passant. Selon un aspect particulier de l’invention, le premier circuit de gestion de transition comprend en outre un premier circuit de transition graduelle ayant un nœud de sortie connecté à la grille du premier transistor à travers un deuxième interrupteur, le premier circuit de transition graduelle étant apte appliquer un signal de commande présentant une variation graduelle sur la grille du second transistor lorsque le deuxième interrupteur est passant . Selon un aspect particulier de l’invention, le circuit de configuration comprend en outre un second circuit de gestion de transition comprenant : un second circuit de régulation linéaire ayant : un premier nœud d'entrée connecté au troisième nœud, un deuxième nœud d'entrée connecté au nœud de sortie du générateur de rampes, et un nœud de sortie connecté à la grille du second transistor à travers un troisième interrupteur. Selon un aspect particulier de l’invention, le second circuit de gestion de transition comprend un second circuit de transition graduelle ayant un nœud de sortie connecté à la grille du second transistor à travers un quatrième interrupteur, ledit circuit de transition graduelle étant apte appliquer un signal de commande sur la grille du second transistor lorsque le troisième interrupteur est passant ; ledit signal de commande présentant une variation croissante ou décroissante graduelle. Selon un aspect particulier de l’invention, le circuit de configuration comprend en outre un circuit de comparaison de la tension d’alimentation de sortie à un seuil prédéterminé. Selon un aspect particulier de l’invention, le circuit de configuration comprend en outre un circuit de génération d'une durée prédéterminé. D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. la illustre un schéma d’un exemple de circuit électronique comprenant une pluralité de noyaux avec une gestion de tension d’alimentation. la illustre le bruit de commutation à cause des inductances intrinsèques dans l’exemple de circuit électronique de la . la illustre un circuit électronique de sélection d'une tension d'alimentation selon un premier mode de réalisation de l’invention. la illustre un chronogramme présentant un exemple d'un mode de fonctionnement pendant une transition montante du circuit selon le premier mode de réalisation. la illustre un schéma fonctionnel présentant un exemple d'un mode de fonctionnement pendant une transition montante du circuit selon le premier mode de réalisation. la illustre un schéma fonctionnel présentant un exemple d'un mode de fonctionnement pendant une transition descendante du circuit selon le premier mode de réalisation. la illustre un circuit électronique de sélection d'une tension d'alimentation selon un second mode de réalisation de l’invention. la illustre un exemple de réalisation d’un premier circuit de transition graduelle utilisé dans circuit de sélection d'une tension d'alimentation selon le second mode de réalisation de l’invention. la illustre un chronogramme présentant un exemple d'un mode de fonctionnement pendant une transition descendante du circuit selon le second mode de réalisation. la illustre un schéma fonctionnel présentant un exemple d'un mode de fonctionnement pendant une transition descendante du circuit selon le second mode de réalisation. la illustre un schéma fonctionnel présentant un exemple d'un mode de fonctionnement pendant une transition montante du circuit selon le second mode de réalisation. la illustre un exemple de réalisation d'un circuit de régulation linéaire de tension du circuit de sélection d'une tension d'alimentation selon l’invention. la illustre un exemple de réalisation d’un second circuit de transition graduelle du circuit de sélection d'une tension d'alimentation selon l’invention. La illustre un circuit électronique de sélection d'une tension d'alimentation VSj selon un premier mode de réalisation de l’invention. Le circuit de sélection d'une tension d'alimentation VSj de rang j fournit au noyau de calcul COREj de même rang j (non représenté) , la tension d’alimentation choisie selon les besoins de ressources du noyau tel que expliqué précédemment. Sans perte de généralité et par souci de simplification, nous allons nous limiter à l’illustration de l’invention avec deux niveaux de tension d’alimentation possibles : VDDH pour la tension d’alimentation haute et VDDL pour la tension d’alimentation basse. Les caractéristiques de l’invention restent généralisables pour une pluralité de niveaux de tension d’alimentation. Le circuit de sélection d'une tension d'alimentation VSj comprend un premier nœud 101 adapté à recevoir une première tension d'alimentation d'entrée VDDH ; un deuxième nœud 102 adapté à recevoir une seconde tension d'alimentation d'entrée VDDL inférieure à la première tension d'alimentation d'entrée VDDH ; un troisième nœud 103 adapté à fournir une tension d'alimentation de sortie VCORE vers le noyau de calcul associé. De plus, le circuit de sélection d'une tension d'alimentation VSj comprend un premier transistor de puissance PSH reliant le premier nœud 101 au troisième nœud 103 ; un second transistor de puissance PSL reliant le deuxième nœud 102 au troisième nœud 103. Dans l’exemple illustré, les transistors de puissance sont des transistors de type PMOS. Il est possible d’utiliser aussi des transistors de type NMOS tout en adaptant les signaux de commande à ce type de transistor. De plus, le circuit de sélection d'une tension d'alimentation VSj comprend un circuit de configuration CONF adapté dans une première configuration, à maintenir les premier et deuxième transistors PSH et PSL, respectivement à un état passant et bloquant (ou bloqué) de façon à appliquer la première tension d'alimentation d'entrée VDD H sur le troisième nœud 103. Dans une seconde configuration, le circuit de configuration CONF est adapté à maintenir les premier et deuxième transistors PS H et PS L respectivement en état bloquant et passant de façon à appliquer la seconde tension d'alimentation d'entrée VDD L sur le troisième nœud 103. Le circuit de sélection d'une tension d'alimentation VS j comprend en outre un quatrième nœud 104 adapté à recevoir une troisième tension d'alimentation VMAX égale à la tension d’alimentation maximale VDD H et utilisée pour alimenter le fonctionnement d’une partie ou de la totalité du circuit de configuration CONF. Avantageusement, la source du transistor PS L de type PMOS n’est pas connectée directement au nœud 102 mais à travers un transistor de type NMOS noté SWPG2 présentant une résistivité, à l’état bloquant, supérieure à celle de PS L et permettant ainsi de réduire les courants de fuite via le nœud 102. Cela est obtenu en mettant le transistor SWPG2 à un état bloquant via le signal EN_SWPG2 lorsque le transistor PS L est dans un état bloquant. De même, la source du transistor PS H de type PMOS n’est pas connectée directement au nœud 101 mais à travers un transistor de type NMOS noté SWPG1 présentant une résistivité supérieure à celle de PSH et permettant ainsi de réduire les courants de fuite via le nœud 101 quand VDD H n’est pas selectionné. Cela est obtenu en mettant le transistor SWPG1 à un état bloquant via le signal EN_SWPG1 lorsque le transistor PS H est dans un état bloquant. De même, le circuit de configuration CONF n’est pas connecté directement au nœud 104 mais à travers un transistor de type NMOS noté SWPGVMAX présentant une résistivité supérieure aux transistors des sous-blocs du circuit de configuration CONF et permettant ainsi de réduire les courants de fuite via le nœud 104. Le circuit de configuration CONF est ainsi alimenté avec la tension VMAX_INT au drain du transistor intermédiaire SWPGVMAX. La limitation des courants de fuite dans ce cas est obtenue en mettant le transistor SWPGVMAX à un état bloquant via le signal EN_SWPGVMAX lorsque le circuit de configuration est désactivé. A titre d’exemple, les transistors de limitation de fuite de courant SWPG1, SWPG2 et SWPGVMAX sont des transistors ayant une grille réalisée avec une couche d’oxyde plus épaisse que celle des transistors PS H et PS L de manière à obtenir une résistivité supérieure pour les transistors de limitation de fuite de courant. De plus, Le circuit de sélection d'une tension d'alimentation VS j comprend en outre un cinquième nœud 105 adapté à recevoir une quatrième tension d'alimentation VANA supérieure à la tension d’alimentation maximale VDD H et utilisé pour alimenter le fonctionnement d’une partie ou de la totalité du circuit de configuration CONF et commander les transistors pour les transistors de limitation de fuite de courant. Plus particulièrement, le circuit de configuration CONF comprend les sous-blocs suivants : un premier circuit de gestion de transition CGT H , un second circuit de gestion de transition CGT L , un comparateur COMP, un circuit de génération de rampes de tension montante ou descendante RMP, un circuit de génération de délai DEL et un circuit de séquencement asynchrone FSM mettant en œuvre une machine d’état préalablement programmée. Le premier circuit de gestion de transition CGT H est configuré pour commander la grille du premier transistor PS H lors de la transition montante ou descendante de manière à appliquer sur le troisième nœud 103 : au moins une première rampe de tension ayant une première pente pendant une première durée définissant une phase lente; et une seconde rampe de tension ayant une seconde pente étant supérieure à la première pente pendant une deuxième durée définissant une phase rapide. Le premier circuit de gestion de transition CGT H comprend un premier circuit de régulation linéaire LDO1 pour commander le premier transistor PS H en régime linéaire, et ayant un premier nœud d'entrée ldo1_e1 connecté au troisième nœud 103, un deuxième nœud d'entrée ldo1_e5 connecté au nœud de sortie s_rmp du générateur de rampes RMP, et un nœud de sortie ldo1_s connecté à la grille du premier transistor PS H à travers un premier interrupteur i1. Le premier circuit de régulation linéaire LDO1 forme une boucle de rétroaction analogique adaptée à commander le transistor PS H en régime linéaire pour contrôler la tension d’alimentation de sortie VCORE fournie sur le nœud 103. Dans l'exemple représenté, le circuit de régulation LDO1 comprend un nœud d'entrée ldo1_e5 pour recevoir une rampe de tension VCTRL à reporter sur le nœud 103. Le circuit LDO1 est apte à ajuster le signal de commande appliqué, via son nœud ldo1_s, sur la grille du transistor PS H (correspondant à VGATE_PS H lorsque l’interrupteur i1 est passant). Cela permet d’asservir la tension d’alimentation de sortie VCORE sur la rampe de tension VCTRL. Dans cet exemple, le circuit de régulation LDO1 comprend en outre un nœud d'entrée ldo1_e4 pour recevoir un signal d’activation EN_LDO1 du circuit LDO1. Il comprend en outre un nœud d'entrée ldo1_ e3 pour recevoir un signal SWON1 de maintien à l'état fermé (passant) du transistor PS H suite à une transition montante , et un nœud d'entrée ldo1_e2 pour recevoir un signal SWOFF1 de maintien à l'état ouvert (bloqué) du transistor PS H suite à une transition descendante. Le circuit de régulation LDO1 comprend en outre un nœud d'alimentation ldo1_p relié au nœud de fourniture de la tension d'alimentation interne VMAX INT. Le second circuit de gestion de transition CGT L est configuré pour commander la grille du second transistor PS L lors de la transition montante ou descendante lorsque l’interrupteur i3 est passant de manière à appliquer un signal de commande VGATE_PS L présentant une variation graduelle. A titre d’exemple, une variation de tension graduelle est une variation au cours de temps pouvant être modélisée selon une loi logarithmique ln(x), une loi linéaire avec une pente lente ( 0. Dans l’exemple illustré, le second circuit de gestion de transition CGT L comprend un circuit de transition graduelle note TR_GR2 apte à réaliser la fonction de commande graduelle du transistor PS L via un interrupteur i4. L’interrupteur i4 est fermé lorsque au moins l’un des signaux CONTROLLED_SWOFF2 ou CONTROLLED_SWON2 est activé. Pour réaliser le contrôle de l’interrupteur i4, une cellule logique réalisant la fonction “OU” est utilisée. Pour obtenir la variation graduelle sur le nœud VGATE_PS L il est possible d’utiliser une résistance ou un élément capacitif. Avantageusement, le second circuit de gestion de transition CGT L comprend un second circuit de régulation linéaire LDO2 pour commander le second transistor PS L en régime linéaire pendant les transitions montante et descendante entre VDD L et la masse électrique lors d’une mise en veille du noyau CORE j associé au circuit de sélection VS j . Le second circuit de régulation linéaire LDO2 a un premier nœud d'entrée ldo2_e1 connecté au troisième nœud 103, un deuxième nœud d'entrée ldo2_e5 connecté au nœud de sortie s_rmp du générateur de rampes RMP, et un nœud de sortie ldo2_s connecté à la grille du second transistor PS L à travers un interrupteur commandé i3. Le second circuit de régulation linéaire LDO2 forme une boucle de rétroaction analogique adaptée à commander le transistor PS L en régime linéaire pour contrôler la tension d’alimentation de sortie VCORE fournie sur le nœud 103. Dans l'exemple représenté, le circuit de régulation LDO2 comprend un nœud d'entrée ldo2_e5 pour recevoir une rampe de tension VCTRL à reporter sur le nœud 103 lorsqu’il est activé par le signal EN_LDO2. Le circuit LDO2 est apte à ajuster le signal de commande appliqué, via son nœud ldo2_s, sur la grille du transistor PS H (correspondant à VGATE_PS L lorsque l’interrupteur i3 est passant). Cela permet d’asservir la tension d’alimentation de sortie VCORE sur la rampe de tension VCTRL. Dans cet exemple, le circuit de régulation LDO2 comprend en outre un nœud d'entrée ldo2_e4 pour recevoir le signal d’activation EN_LDO2 du circuit LDO2. Il comprend en outre un nœud d'entrée ldo2_ e3 pour recevoir un signal SWON2 de maintien à l'état fermé (passant) du transistor PS L suite à une transition descendante, et un nœud d'entrée ldo2_e2 pour recevoir un signal SWOFF2 de maintien à l'état ouvert (bloqué) du transistor PS L suite à une transition montante. Le circuit de régulation LDO2 comprend en outre un nœud d'alimentation ldo2_p relié au nœud de fourniture de la tension d'alimentation interne VMAX INT. Le circuit de génération de rampe RMP comprend un nœud de sortie s_rmp connecté aux nœuds d'entrée ldo1_e5 et ldo2_e5 des circuits de régulation linéaire LDO1 et LDO2 et fournissant la rampe de tension VCTRL appliquée aux circuits LDO1 et LDO2. Dans l'exemple représenté, le circuit RMP comprend un nœud d'entrée e1_rmp destiné à recevoir un signal de commande CTRLUP et un nœud d'entrée e2_rmp destiné à recevoir un signal de commande CTRLDW. Lorsque le signal de commande CTRLUP est activé, le circuit RMP est configuré pour générer sur son nœud de sortie s_rmp une rampe de tension croissante prédéterminée. Lorsque le signal de commande CTRLDW est activé, le circuit RMP est configuré pour générer sur son nœud s_rmp une rampe de tension décroissante prédéterminée. Le circuit RMP comprend en outre un nœud d'entrée e3_rmp destiné à recevoir un signal de commande FAST_RMP et un nœud d'entrée e4_rmp destiné à recevoir un signal de commande SLOW_RMP. Lorsque le signal de commande SLOW_RMP est activé, le circuit RMP est configuré pour générer sur son nœud de sortie s_rmp une rampe de tension ayant une première pente prédéterminée pour obtenir une rampe lente. Lorsque le signal de commande FAST_RMP est activé, le circuit RMP est configuré pour générer sur son nœud de sortie s_rmp une rampe de tension ayant une seconde pente largement inférieure en valeur absolue à la première pente pour obtenir une rampe rapide. A titre illustratif, une rampe lente a une pente croissante ou décroissante inférieure en valeur absolue à 1V/µs. Pour la rampe rapide, la valeur absolue de la seconde pente est comprise entre 5 à 10 fois la valeur absolue de la pente lente. De plus, le circuit RMP comprend un nœud d'alimentation p_rmp connecté au nœud de fourniture de la tension d'alimentation interne VMAX_INT. La réalisation du circuit de génération de rampes de tension RMP n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec tous ou la plupart des circuits de génération de rampes de tension connues. Le circuit de génération de délai DEL comprend un nœud d'entrée e1_del destiné à recevoir un signal d’activation EN_DELAY, et un nœud de sortie s_del. Le circuit DEL est destiné à fournir, sur son nœud de sortie s_del, un signal DELAY_OK présentant une impulsion après un délai prédéterminé. Plus particulièrement, le circuit DEL est destiné à reproduire sur sa sortie s_del, avec un retard prédéterminé, un changement d'état du signal DELAY_OK appliqué sur son nœud d'entrée e1_del. De plus, le circuit DEL comprend en outre un nœud d'alimentation p au nœud de fourniture de la tension d'alimentation interne VMAX_INT. La réalisation du circuit de génération de retard DEL n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec tous ou la plupart des circuits de génération de retard connus. Le comparateur de tension VCMP présente une première borne d'entrée e- et une seconde borne d’entrée e+. La première borne d'entrée e- est connectée d'une part au nœud 103 d'application de la tension d'alimentation de sortie VCORE par l'intermédiaire d'un interrupteur K4, et d'autre part au nœud 102 d'application de la tension d'alimentation d'entrée basse VDD L par l'intermédiaire d'un interrupteur K3. +. La seconde borne d'entrée e+ est connectée d'une part au nœud 103 d'application de la tension d'alimentation de sortie VCORE par l'intermédiaire d'un interrupteur K2, et d'autre part au nœud 101 d'application de la tension d'alimentation d'entrée basse VDD H par l'intermédiaire d'un interrupteur K1. Le comparateur de tension VCMP comprend un nœud de sortie s_cmp et il est destiné à fournir, sur ce nœud s_cmp, une tension VCOVVDD changeant de niveau lorsque la tension appliquée sur son nœud d'entrée e+ atteint un seuil prédéterminé dépendant de celui de la tension appliquée sur son nœud d'entrée e-. Lorsque les interrupteurs K4 et K1 sont fermés (état passant), et les interrupteurs K3 et K2 sont ouverts (état bloquant) , le comparateur VCMP compare la tension d'alimentation de sortie VCORE à un premier seuil V seuil1 égal à VDD L +ΔV avec ΔV>0. Lorsque les interrupteurs K4 et K1 sont ouverts (état bloquant), et les interrupteurs K3 et K2 sont fermés (état passant) , le comparateur VCMP compare la tension d'alimentation de sortie VCORE à un second seuil V seuil2 égal à VDD H -ΔV avec ΔV>0. Ainsi, le comparateur VCMP permet de détecter le passage de la tension d'alimentation de sortie VCORE à une valeur inférieure au premier seuil V seuil1 = VDD L +ΔV, mais aussi de détecter le passage de la tension d'alimentation de sortie VCORE à une valeur supérieure au second seuil V seuil2 = VDD H -ΔV selon la configuration des interrupteurs K1, K2, K3 et K4. Le comparateur de tension VCMP comprend en outre un nœud d'alimentation p connecté au nœud de fourniture de la tension d'alimentation interne VMAX_INT. La réalisation du circuit de comparaison de tension VCMP n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec tous ou la plupart des circuits de comparaison de tension connus. Dans cet exemple, le circuit de séquencement asynchrone (sans horloge) FSM, met en œuvre une machine à états finis. Le circuit de séquencement FSM comporte : un nœud de sortie s1_fsm connecté au nœud d'entrée e2_rmp du générateur de rampe RMP pour fournir le signal de commande CTRLDW ; un nœud de sortie s2_fsm connecté au nœud d'entrée e1_rmp du générateur de rampe RMP pour fournir le signal de commande CTRLUP ; un nœud de sortie s3_fsm connecté au nœud d'entrée e4_rmp de générateur de rampe RMP pour fournir le signal de commande SLOW_RMP ; un nœud de sortie s4_fsm connecté au nœud d'entrée e3_rmp de générateur de rampe RMP pour fournir le signal de commande FAST_RMP ; un nœud de sortie s5_fsm connecté au nœud d'entrée ldo1_e3 du circuit de régulation linéaire LDO1 pour fournir le signal de commande SWON1 ; un nœud de sortie s6_fsm connecté au nœud d'entrée ldo1_e2 du circuit de régulation linéaire LDO1 pour fournir le signal de commande SWOFF1 ; un nœud de sortie s7_fsm connecté au nœud d'entrée ldo2_e3 du circuit de régulation linéaire LDO2 pour fournir le signal de commande SWON2 ; un nœud de sortie s8_fsm connecté au nœud d'entrée ldo2_e2 du circuit de régulation linéaire LDO2 pour fournir le signal de commande SWOFF2 ; un nœud de sortie s9_fsm connecté au nœud d'entrée ldo2_e4 du circuit de régulation linéaire LDO2 pour fournir le signal de commande EN_LDO2 et à l’interrupteur i3 ; un nœud de sortie s10_fsm connecté au nœud d'entrée ldo1_e4 du circuit de régulation linéaire LDO1 pour fournir le signal de commande EN_LDO1; un nœud de sortie s11_fsm connecté au nœud d'entrée tr2_e1 du circuit de transition graduelle TR_GR2 pour fournir le signal de commande CONTROLLED_SWOFF2 ; un nœud de sortie s12_fsm connecté au nœud d'entrée tr2_e2 du circuit de transition graduelle TR_GR2 pour fournir le signal de commande CONTROLLED_SWON2 ; un nœud de sortie s13_fsm connecté au nœud d'entrée e1_del du circuit générateur de délai DEL pour fournir le signal de commande EN_DELAY ; un nœud de sortie s14_fsm au nœud d'entrée e1_cmp du circuit comparateur VCMP pour fournir le signal de commande EN_VCMP ; un nœud de sortie s15_fsm connecté à la grille du transistor SWPG1 pour fournir le signal de commande EN_SWPG1 ; un nœud de sortie s16_fsm connecté à la grille du transistor SWPG2 pour fournir le signal de commande EN_SWPG2 ; un nœud de sortie s17_fsm connecté à la grille du transistor SWPGVMAX pour fournir le signal de commande EN_SWPGVMAX ; un nœud d'entrée e1_fsm connecté au nœud de sortie s_cmp du comparateur de tension VCMP pour recevoir la tension de sortie VCOVVDD du comparateur VCMP ; et un nœud d'entrée e2_fsm connecté au nœud de sortie s_del du circuit générateur de délai DEL pour recevoir la tension de sortie DELAY_OK du circuit DEL. Dans l'exemple représenté, le circuit de séquencement FSM comprend en outre une entrée de commande 310 sur un ou plusieurs bits (DIGBUS[1:x]) permettant de commander le circuit de sélection de tension dans la première configuration (transistor PS H et PS L respectivement fermé et ouvert) ou dans la seconde configuration (transistor PS H et PS L respectivement ouvert et fermé), et, le cas échéant, de configurer certains paramètres du circuit de configuration CONF. Le circuit de séquencement FSM comprend en outre un nœud d'alimentation p1_fsm connecté au nœud de fourniture de la tension d'alimentation interne VMAX_INT. Dans cet exemple, le circuit de séquencement FSM comprend en outre un nœud d'alimentation p2_fsm connecté au nœud de fourniture de la tension d'alimentation VANA. La réalisation du circuit de séquencement FSM n'a pas été détaillée, la réalisation d'un tel circuit étant à la portée de l'homme du métier à partir des indications fonctionnelles décrites dans la présente demande. La illustre un chronogramme présentant un exemple d'un mode de fonctionnement pendant une transition montante du circuit selon le premier mode de réalisation de la . La illustre un schéma fonctionnel présentant le mode de fonctionnement du circuit de sélection VS j du premier mode de réalisation pendant une transition montante. Les références t0, t1, t2, t3 et t4 sont communs aux figures 2b et 2c. La illustre la séquence de quelques signaux de contrôle du circuit de sélection permettant d’obtenir le fonctionnement dudit circuit tel qu’illustré sur la . Nous rappelons qu’il s’agit d’une transition montante et donc le système évolue de la seconde configuration CONF2 vers la première configuration CONF1. Par souci de simplification, on se contente sur la par représenter les signaux suivants qui présentent des variations pendant la transition montante selon l’invention : le signal de rampe de tension VCTRL en analogique, et les signaux de contrôle en binaire à savoir CTRLUP, SLOW_RMP, FAST_RMP, EN_LDO1, SWON1, SWOFF1, SWON2, SWOFF2, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD, EN_DELAY, et DELAY_OK . Pendant toute la transition montante, l’interrupteur i1 est maintenu fermé, les interrupteurs K1 et K4 sont maintenus fermés et les interrupteurs K2 et K3 ouverts de manière à comparer VCORE avec le second seuil Vseuil2 égal à VDDH-ΔV avec ΔV>0. A l’instant t0, le circuit de sélection VSj est dans un état correspondant à la seconde configuration CONF2 où le circuit de configuration CONF maintient les premier et deuxième transistors PS H et PS L respectivement en état bloquant et passant de façon à appliquer la seconde tension d'alimentation d'entrée VDD L sur le troisième nœud 103. Les signaux CTRLUP, SLOW_RMP, FAST_RMP, EN_LDO1, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD, EN_DELAY, et DELAY_OK sont à un état bas (désactivé) puisque le système est dans un état stationnaire à cet instant. Les signaux SWON1, SWOFF1 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS H à l’état bloquant. Comme on peut observer sur la , la tension de grille du transistor PS H VGATE_PS H à un niveau haut, le transistor PS H à l’état bloquant et le courant I_ PS H à travers PS H est nul ou quasi nul. Les signaux SWOFF2, SWON2 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS L à l’état passant. Comme on peut observer sur la , la tension de grille du transistor PS L VGATE_PS L à un niveau bas, le transistor PS L à l’état passant et le courant I_ PS L à travers PS L est égal à I L >0. A l’instant t1, la première phase ϕ1 de la transition montante est déclenchée. Le passage des signaux de commande du générateur de rampe CTRUP et SLOW_RMP à un état haut, active la génération d’une rampe de tension croissante ayant une pente lente prédéterminée. On observe l’allure de la rampe sur le signal VCTRL. Simultanément, puisqu’il s’agit d’un état transitoire de l’ensemble du système, les signaux de maintien SWOFF1, SWON1, SWOFF2 et SWON2 passent tous à un état bas. Le signal d’activation du circuit comparateur EN_CMP passe aussi à un état haut mettant ainsi le comparateur en marche pendant ϕ1. Le signal d’activation EN_LDO1 met en marche le premier circuit de régulation linéaire LDO1 de manière à commander le premier transistor PS H en régime linéaire pour appliquer la rampe de tension lente VCTRL sur le troisième nœud 103 durant la phase lente ϕ1 comme c’est indiqué sur l’évolution de la tension d’alimentation de sortie VCORE sur la . Cette évolution de VCORE selon une pente lente ( H à travers PS H au court du temps permettant ainsi de résoudre le problème de bruit de commutation générés par les variations de tension proportionnelles d (I_ PS H )/dt aux bornes des inductances parasites des rails d’alimentations. A l’instant t2, le comparateur VCMP détecte le passage de la tension d’alimentation de sortie au-delà de la tension seuil V seuil2 égal à VDD H -ΔV avec ΔV>0. Le comparateur VCMP génère ainsi une impulsion descendante via le signal de sortie VCOVVDD. Suite à cette détection, la phase suivante ϕ2 est déclenchée avec le passage du signal SLOW_RMP et du signal CTRUP à un état bas (désactivé) arrêtant ainsi la génération de la rampe à pente lente sur le signal VCTRL et ainsi la tension d’alimentation de sortie VCORE via l’asservissement réalisé par le circuit LDO1 toujours activé. Ainsi, le signal VCTRL (et donc VCORE) sont maintenus à une tension constante comme indiqué dans la pendant la durée prédéterminée entre t2 et t3. Cette durée prédéterminée définit alors une phase intermédiaire constante ϕ2 où la transition du transistor PS H d’un état bloquant à un état passant est mise en pause. D’un autre côté, pendant la phase constante ϕ2, le signal CONTROLLED_SWOFF2 passe à un état haut activant ainsi le circuit de transition graduelle TR_GR2. Ainsi, le circuit de transition graduelle TR_GR2 applique, pendant la phase intermédiaire ϕ2, un signal de commande VGATE_PS L présentant une variation graduelle sur la grille du second transistor PS L pour basculer graduellement le second transistor PS L à un état bloquant tel que représenté dans les diagrammes, VGATE_PS L (tension sur la grille PS L ) de I_PS L (courant à travers PS L ) de la . L’interrupteur i4 est fermé pendant toute la phase intermédiaire ϕ2. La fermeture graduelle et contrôlée en tension et en courant du transistor PS L permet ainsi de résoudre le problème de bruit de commutation générés par les variations de tension proportionnelles d (I_ PS L )/dt aux bornes des inductances parasites des rails d’alimentations. De plus, la mise en pause de la fermeture du transistor PS H pendant phase intermédiaire ϕ2 permet d’éliminer la possibilité d’avoir un moment lors de la transition où les deux transistors PS L et PS H sont passants en même temps. On élimine ainsi, tout risque de problème de courants inverses. Suite à la détection du passage de la tension d’alimentation de sortie au-delà de la tension seuil V seuil2 le circuit comparateur VCMP est mis à l’arrêt via le signal EN_VCMP pour limiter la consommation globale du circuit. De plus, le circuit de génération de délai est activé via le signal EN_DELAY pour commencer à compter le délai prédéfini pour le reste de la transition montante. A l’instant t3, le transistor PS L basculé totalement dans un état bloquant comme illustré sur la où le courant I_ PS L est nul ou quasi-nul. Ainsi, la fermeture du transistor PS H est reprise et la phase ϕ3 est déclenchée. Ainsi à t3, le passage des signaux de commande du générateur de rampe CTRUP et FAST_RMP à un état haut active la génération d’une rampe de tension croissante ayant une pente rapide prédéterminée. On observe l’allure de la rampe sur le signal VCTRL. Le signal d’activation EN_LDO1 maintient toujours en marche le premier circuit de régulation linéaire LDO1 de manière à commander le premier transistor PS H en régime linéaire pour appliquer la rampe de tension rapide VCTRL sur le troisième nœud 103 durant la phase rapide ϕ3 comme c’est indiqué sur l’évolution de la tension d’alimentation de sortie VCORE sur la qui atteint la valeur de tension d’alimentation haute VDD H . La phase rapide ϕ3 permet de finaliser la transition montante dans un délai réduit de manière à garder toujours une vitesse de transition d’une tension d’alimentation à une autre tout en réduisant les perturbations de bruit de commutation inductive. En effet, le point de départ de la tension VCORE à t3 est proche de la tension d’alimentation cible VDD H , ainsi l’appel de courant à travers I_PS H est réduit comme illustré dans la d’où la réduction du bruit même avec une pente rapide à la fin de la transition. A t4, le circuit de génération de délai préalablement activé génère via le signal DELAY_OK une impulsion indiquant que la durée prédéterminée prévue pour l’ensemble des phases ϕ2 et ϕ3 s’est écoulé. Cela correspond à la fin de la transition montante et le passage à la première configuration CONF1. Les signaux CTRLUP, SLOW_RMP, FAST_RMP, EN_LDO1, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD, EN_DELAY, et DELAY_OK sont à un état bas (désactivé) puisque le système est dans un état stationnaire à cet instant. Les signaux SWOFF1, SWON1 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS H à l’état passant via l’interrupteur i1 fermé. Comme on peut observer sur la , la tension de grille du transistor PS H VGATE_PS H à un niveau bas, le transistor PS H à l’état passant et le courant I_ PS H à travers PS H est égal à I M >0. Les signaux SWON2, SWOFF2 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS L à l’état bloquant à travers l’interrupteur i3 fermé. Comme on peut observer sur la , la tension de grille du transistor PS L VGATE_PS L à un niveau haut, le transistor PS L à l’état bloquant et le courant I_ PS L à travers PS L est nul ou quasi nul. La illustre un schéma fonctionnel présentant le mode de fonctionnement du circuit de sélection VS j du premier mode de réalisation pendant une transition descendante de la tension VCORE de la tension d’alimentation haute VDD H à la tension d’alimentation basse VDD L. Pendant toute la transition descendante, l’interrupteur i1 est maintenu fermé, les interrupteurs K3 et K2 sont maintenus fermés et les interrupteurs K1 et K4 ouverts de manière à comparer VCORE avec le second seuil V seuil 1 égal à VDD L +ΔV avec ΔV>0. A l’instant t0, le circuit de sélection VS j est dans un état correspondant à la première configuration CONF1 où le circuit de configuration CONF maintient les premier et deuxième transistors PS H et PS L respectivement en état passant et bloquant de façon à appliquer la tension d'alimentation d'entrée haute VDD H sur le troisième nœud 103. Les signaux CTRLDW, SLOW_RMP, FAST_RMP, EN_LDO1, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD, EN_DELAY, et DELAY_OK sont à un état bas (désactivé) puisque le système est dans un état stationnaire à cet instant. Les signaux SWOFF1, SWON1 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS H à l’état passant via l’interrupteur i1 fermé. Comme on peut observer sur la , la tension de grille du transistor PS H VGATE_PS H à un niveau bas, le transistor PS H à l’état passant et le courant I_ PS H à travers PS H est égal à I M >0.Les signaux SWON2, SWOFF2 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS L à l’état bloquant via l’interrupteur i3 fermé. Comme on peut observer sur la , la tension de grille du transistor PS L VGATE_PS L est à un niveau haut, le transistor PS L est à l’état bloquant et le courant I_ PS L à travers PS L est nul ou quasi nul. A l’instant t1, la première phase ϕ’1 de la transition descendante est déclenchée. Le passage des signaux de commande du générateur de rampe CTRDW et FAST_RMP à un état haut active la génération d’une rampe de tension décroissante ayant une pente rapide prédéterminée. On observe l’allure de la rampe sur le signal VCTRL. Simultanément, puisqu’il s’agit d’un état transitoire de l’ensemble du système, les signaux de maintien SWOFF1, SWON1, SWOFF2 et SWON2 passent tous à un état bas . Le signal d’activation du circuit comparateur EN_CMP passe aussi à un état haut mettant ainsi le comparateur est en marche pendant ϕ’1. Le signal d’activation EN_LDO1 met en marche le premier circuit de régulation linéaire LDO1 de manière à commander le premier transistor PS H en régime linéaire pour appliquer la rampe de tension rapide VCTRL sur le troisième nœud 103 durant la phase rapide ϕ’1 comme c’est indiqué sur l’évolution de la tension d’alimentation de sortie VCORE sur la . A l’instant t2, le comparateur VCMP détecte le passage de la tension d’alimentation de sortie à une valeur inférieure à la tension seuil V seuil 1 égale à VDD L +ΔV avec ΔV>0. Le comparateur VCMP génère ainsi une impulsion via le signal de sortie VCOVVDD. Suite à cette détection, la phase suivante ϕ’2 est déclenchée avec le passage du signal FAST_RMP un état bas (désactivé) et le passage du signal SLOW_RMP à un état haut permettant ainsi la génération de la rampe à pente lente sur le signal VCTRL et ainsi sur la tension d’alimentation de sortie VCORE via l’asservissement réalisé par le circuit LDO1 toujours activé. Ainsi, le signal VCTRL (et donc VCORE) suivent une rampe décroissante lente comme indiqué dans la pendant la durée prédéterminée entre t2 et t3. D’un autre côté, pendant la phase lente ϕ’2, le signal CONTROLLED_SWON2 passe à un état haut activant ainsi le circuit de transition graduelle TR_GR2. Ainsi, le circuit de transition graduelle TR_GR2 applique, pendant la phase intermédiaire ϕ’2, un signal de commande VGATE_PS L présentant une variation décroissante graduelle sur la grille du second transistor PS L pour basculer graduellement le second transistor PS L à un état passant tel que représenté dans les digrammes, VGATE_PS L (tension sur la grille PS L ) de I_PS L (courant à travers PS L ) de la . L’interrupteur i4 est fermé pendant toute la phase lente ϕ’2. La fermeture graduelle et contrôlée en tension et en courant du transistor PS L permet ainsi de résoudre le problème de bruit de commutation générés par les variations de tension proportionnelles d (I_ PS L )/dt aux bornes des inductances parasites des rails d’alimentations. De plus, le déclenchement retardé de la fermeture du transistor PS L pendant phase intermédiaire ϕ’2 permet d’éliminer la possibilité d’avoir un moment lors de la transition où les deux transistors PS L et PS H sont intégralement passants en même temps. On élimine ainsi, tout risque de problème de courants inverses. Suite à la détection du passage de la tension d’alimentation de sortie au-delà de la tension seuil V seuil1 le circuit comparateur VCMP est mis à l’arrêt via le signal EN_VCMP pour limiter la consommation globale du circuit. De plus, le circuit de génération de délai est activé via le signal EN_DELAY pour commencer à compter le délai prédéfini pour la phase lente ϕ’2 . A t3, le circuit de génération de délai préalablement activé génère via le signal DELAY_OK une impulsion indiquant que la durée prédéterminée prévue pour la phase ϕ’2 s’est écoulé. Cela correspond à la fin de la transition descendante et le passage à la seconde configuration CONF2. Les signaux CTRLUP, SLOW_RMP, FAST_RMP, EN_LDO1, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD, EN_DELAY, et DELAY_OK sont à un état bas (désactivé) puisque le système est dans un état stationnaire à cet instant. Les signaux SWON1, SWOFF1 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS H à l’état bloquant via l’interrupteur i1 fermé. Comme on peut observer sur la , la tension de grille du transistor PS H VGATE_PS H à un niveau haut, le transistor PS H à l’état bloquant et le courant I_ PS H à travers PS H est nul ou quasi nul. Les signaux SWON2, SWOFF2 sont respectivement à un état haut (activé) et bas (désactivé) pour maintenir le transistor PS L à l’état passant avec l’interrupteur i3 fermé. Comme on peut observer sur la , la tension de grille du transistor PS L VGATE_PS L à un niveau bas, le transistor PS L à l’état passant et le courant I_ PS L à travers PS L est égal à I L >0. Le séquencement des étapes décrit précédemment mis en œuvre par le circuit de sélection de la tension d’alimentation VS j selon un premier mode de l’invention permet ainsi de réaliser un ajustement dynamique de la tension tout en limitant le bruit de commutation inductif d’alimentation et en évitant le phénomène de courants inverses pour des transitions montantes et descendantes. Sans perte de généralité, et à titre illustratif, nous allons dans la section suivante décrire un second mode de réalisation de l’invention et la configuration associée permettant de résoudre le problème de bruit de commutation inductif. La illustre un circuit électronique de sélection d'une tension d'alimentation selon un second mode de réalisation de l’invention. Le circuit de sélection VS j selon le second mode de réalisation reprend les mêmes éléments préalablement décrits pour le premier mode de réalisation avec une différence consistant en ce qui suit. Le premier circuit de gestion de transition CGT H comprend en outre un circuit de transition graduelle TR_GR1 ayant un nœud de sortie gr1_s connecté à la grille du premier transistor PS H à travers un interrupteur i2. Le premier circuit de transition graduelle TR_GR1 est apte à appliquer un signal de commande VGATE_PS H présentant une variation graduelle sur la grille du second transistor PS L lorsque le deuxième interrupteur i2 est passant. L’interrupteur i2 est fermé lorsque le signal VGATE_MEMORY est activé. Le circuit de transition graduelle TR_GR1 reçoit deux signaux d’activation VGATE_MEMORY et VGATE_CONTROL. A titre d’exemple, une variation de tension graduelle est une variation au cours de temps pouvant être modélisée selon une loi logarithmique ln(x), une loi linéaire avec une pente lente ( 0. La transition graduelle est obtenue par exemple via la charge et la décharge d’un élément capacitif ayant une borne connectée à la grille VGATE_PS H . La figure 3b illustre un exemple d’implémentation du circuit de transition graduelle TR_GR1 selon l’invention. Le circuit de transition graduelle TR_GR1comprend un transistor SC1 de type PMOS commandé par un signal de polarisation BIASP, un interrupteur ic1 commandé par le signal VGATE_CONTROL, un interrupteur ic2 commandé par le signal VGATE_MEMORY, et un élément capacitif C1. La source du transistor SC1 est connectée à la tension d’alimentation interne, le drain est connecté, lorsque l’interrupteur ic1 est passant, au nœud de sortie gr1_s correspondant au signal de commande VGATE_PS H et la grille est polarisé de manière à réaliser une source de courant. L’interrupteur ic1 est passant lorsque VGATE_CONTROL est activé et bloquant dans le cas inverse. L’interrupteur ic2 est passant lorsque VGATE_MEMORY est activé et bloquant dans le cas inverse. L’élément capacitif C1 est connecté d’une part la masse électrique et d’autre part au nœud de sortie gr1_s correspondant au signal de commande VGATE_PS H lorsque l’interrupteur i2 est passant. Lorsque VGATE_MEMORY est activé et VGATE_CONTROL est désactivé, l’élément capacitif joue le rôle de point mémoire local du signal VGATE_PS H collecté sur le nœud de sortie gr1_s. Lorsque les deux signaux VGATE_MEMORY et VGATE_CONTROL sont simultanément activés, l’élément capacitif C1 se charge via la source de courant SC1 de manière à appliquer un signal de commande VGATE_PS H présentant une variation graduelle sur la grille du premier transistor PS H . Nous rappelons que la courbe de charge d’un condensateur de capacité C au cours du temps t avec un courant I constant est sous la forme . Nous rappelons que la courbe de charge d’un condensateur en série avec une résistance au cours du temps avec un courant constant est sous la forme avec V cmax et constants positives.La illustre un chronogramme présentant un exemple d'un mode de fonctionnement pendant une transition descendante du circuit selon le second mode de réalisation de la . La illustre un schéma fonctionnel présentant le mode de fonctionnement du circuit de sélection VS j du second mode de réalisation pendant une transition descendante. Les références t0, t1, t2 et t3 sont communs aux figures 3c et 3d. La illustre la séquence de quelques signaux de contrôle du circuit de sélection permettant d’obtenir le fonctionnement dudit circuit tel qu’illustré sur la . Nous rappelons qu’il s’agit d’une transition descendante et donc le système évolue de la première configuration CONF1 vers la seconde configuration CONF2. Par souci de simplification, on se contente sur la par représenter les signaux suivants qui présentent des variations pendant la transition descendante selon l’invention : le signal de rampe de tension VCTRL en analogique, et les signaux de contrôle en binaire à savoir CTRLDW, SLOW_RMP, FAST_RMP, EN_LDO1, SWON1, SWOFF1, SWON2, SWOFF2, VGATE_MEMORY, VGATE_CONTROL, CONTROLLED_SWON2, EN_VCMP, VCOVVDD. Pendant toute la transition descendante, l’interrupteur i1 est maintenu fermé, les interrupteurs K3 et K2 sont maintenus fermés et les interrupteurs K1 et K4 ouverts de manière à comparer VCORE avec le second seuil V seuil 1 égal à VDD L +ΔV avec ΔV>0. A l’instant t0, le circuit de sélection VSj est dans un état correspondant à la première configuration CONF1 où le circuit de configuration CONF maintient les premier et deuxième transistors PSH et PSL respectivement en état passant et bloquant de façon à appliquer la tension d'alimentation d'entrée haute VDDH sur le troisième nœud 103. Les signaux CTRLDW, SLOW_RMP, FAST_RMP, EN_LDO1, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD,VGATE_MEMORY et VGATE_CONTROL sont à un état bas (désactivé) puisque le système est dans un état stationnaire à cet instant. Les signaux SWOFF1, SWON1 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PSH à l’état passant via l’interrupteur i1 fermé. Comme on peut observer sur la , la tension de grille du transistor PSH VGATE_PSH à un niveau bas, le transistor PSH à l’état passant et le courant I_ PSH à travers PSH est égal à IM >0. Les signaux SWON2, SWOFF2 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PSL à l’état bloquant via l’interrupteur i3 fermé. Comme on peut observer sur la , la tension de grille du transistor PSL VGATE_PSL est à un niveau haut, le transistor PSL est à l’état bloquant et le courant I_ PSL à travers PSL est nul ou quasi nul. A l’instant t1, la première phase ϕ’’’1 de la transition descendante est déclenchée. Le passage des signaux de commande du générateur de rampe CTRDW et FAST_RMP à un état haut active la génération d’une rampe de tension décroissante ayant une pente rapide prédéterminée. On observe l’allure de la rampe sur le signal VCTRL. Simultanément, puisqu’il s’agit d’un état transitoire de l’ensemble du système, les signaux de maintien SWOFF1, SWON1, SWOFF2 et SWON2 passent tous à un état bas . Le signal d’activation du circuit comparateur EN_CMP passe aussi à un état haut mettant ainsi le comparateur est en marche pendant ϕ’’’1. Le signal d’activation EN_LDO1 met en marche le premier circuit de régulation linéaire LDO1 de manière à commander le premier transistor PS H en régime linéaire pour appliquer la rampe de tension rapide VCTRL sur le troisième nœud 103 durant la phase rapide ϕ’’’1 comme c’est indiqué sur l’évolution de la tension d’alimentation de sortie VCORE sur la . Simultanément, le signal VGATE_MEMORY est activé pour enregistrer une image de l’évolution du signal VGATE_PS H dans le point mémoire pour réaliser par le condensateur C1 du circuit de transition graduelle TR_GR1. A l’instant t2, le comparateur VCMP détecte le passage de la tension d’alimentation de sortie à une valeur inférieure à la tension seuil V seuil1 égale à VDD L +ΔV avec ΔV>0. Le comparateur VCMP génère ainsi une impulsion via le signal de sortie VCOVVDD. Suite à cette détection, la phase suivante ϕ’’’2 est déclenchée avec le passage des signaux EN_LDO1 et FAST_RMP à un état bas (désactivé) et le passage du signal VGATE_CONTROLLED à un état haut. Comme expliquer précédemment, l’activation simultanée de VGATE_CONTROLLED et VGATE_MEMORY permet ainsi à appliquer un signal de commande VGATE_PS H présentant une variation croissante graduelle sur la grille du premier transistor PS H . D’un autre côté, pendant la phase lente ϕ’’’2, le signal CONTROLLED_SWON2 passe à un état haut activant ainsi le circuit de transition graduelle TR_GR2. Ainsi, le circuit de transition graduelle TR_GR2 applique, pendant la phase intermédiaire ϕ’’’2, un signal de commande VGATE_PS L présentant une variation décroissante graduelle sur la grille du second transistor PS L pour basculer graduellement le second transistor PS L à un état passant tel que représenté dans les digrammes, VGATE_PS L (tension sur la grille PS L ) de I_PS L (courant à travers PS L ) de la . L’interrupteur i4 est fermé pendant toute la phase lente ϕ’’’2. La fermeture graduelle et contrôlée en tension et en courant des transistors PS L et PS H permet ainsi de résoudre le problème de bruit de commutation générés par les variations de tension proportionnelles d (I_ PS L )/dt et d (I_ PS H )/dt aux bornes des inductances parasites des rails d’alimentations. De plus, le déclenchement retardé de la fermeture du transistor PS L pendant phase intermédiaire ϕ’’’2 permet d’éliminer la possibilité d’avoir un moment lors de la transition où les deux transistors PS L et PS H sont intégralement passants en même temps. On élimine ainsi, tout risque de problème de courants inverses. Suite à la détection du passage de la tension d’alimentation de sortie au-delà de la tension seuil V seuil1 le circuit comparateur VCMP est mis à l’arrêt via le signal EN_VCMP pour limiter la consommation globale du circuit. De plus, le circuit de génération de délai est activé via le signal EN_DELAY pour commencer à compter le délai prédéfini pour la phase lente ϕ’’’2. A t3, le circuit de génération de délai préalablement activé génère via le signal DELAY_OK (non représenté) une impulsion indiquant que la durée prédéterminée prévue pour la phase ϕ’’’2 s’est écoulé. Cela correspond à la fin de la transition descendante et le passage à la seconde configuration CONF2. Les signaux CTRLDW, SLOW_RMP, FAST_RMP, EN_LDO1, CONTROLLED_SWOFF2, EN_VCMP, VCOVVDD,VGATE_MEMORY et VGATE_CONTROL sont à un état bas (désactivé) puisque le système est dans un état stationnaire à cet instant. Les signaux SWON1, SWOFF1 sont respectivement à un état bas (désactivé) et haut (activé) pour maintenir le transistor PS H à l’état bloquant via l’interrupteur i1 fermé. Comme on peut observer sur la , la tension de grille du transistor PS H VGATE_PS H à un niveau haut, le transistor PS H à l’état bloquant et le courant I_ PS H à travers PS H est nul ou quasi nul. Les signaux SWON2, SWOFF2 sont respectivement à un état haut (activé) et bas (désactivé) pour maintenir le transistor PS L à l’état passant avec l’interrupteur i3 fermé. Comme on peut observer sur la , la tension de grille du transistor PS L VGATE_PS L à un niveau bas, le transistor PS L à l’état passant et le courant I_ PS L à travers PS L est égal à I L >0. La illustre un chronogramme présentant un exemple d'un mode de fonctionnement pendant une transition montante du circuit selon le second mode de réalisation de la . Par souci de simplification, on présente uniquement le fonctionnement du premier transistor PS H qui change par rapport à la transition montante du premier mode de réalisation. Pendant la phase lente ϕ’’1 (équivalent de la phase lente ϕ1 du premier mode de réalisation) de la transition montante, le contrôle du signal VGATE_PS H n’est pas réalisé via l’activation premier circuit de régulation linéaire LDO1 qui reçoit une rampe mais en appliquant directement un signal de commande VGATE_PS H présentant une variation décroissante graduelle sur la grille du premier transistor PS H à l’aide du circuit de transition graduelle TR_GR1. A titre d’exemple, la illustre un exemple de réalisation du premier circuit de régulation linéaire de tension LDO1 implémenté circuit de sélection d'une tension d'alimentation selon l’invention. Le circuit de régulation linéaire de tension LDO1 de la comprend un circuit de polarisation BIAS alimenté par la tension VMAX_INT. Le circuit de polarisation BIAS comprend un nœud s1 de fourniture d'une tension de polarisation BIASP, un nœud s2 de fourniture d'une tension de polarisation VB, et un nœud s3 de fourniture d'une tension de polarisation BIASN. Le circuit LDO1 comprend en outre un transistor P1 de type PMOS reliant, via ses nœuds de conduction, le nœud d'alimentation de la tension VMAX_INT au nœud de sortie de LDO1 noté ldo1_ s, et donc la grille du transistor PS H . La grille du transistor P1 est connectée au nœud de sortie s1 du circuit BIAS pour recevoir le signal de polarisation BIASP. Le circuit LDO1 comprend en outre un transistor N1 de type NMOS reliant, via ses nœud s de conduction, le nœud de sortie ldo1_s du circuit LDO1 à un nœud intermédiaire n1, et un transistor N2 de type N reliant, via ses nœud s de conduction, le nœud n1 à la masse VSS. La grille du transistor N1 est connectée au nœud de sortie s2 du circuit BIAS pour recevoir le signal de polarisation VB, et la grille du transistor N2 est connectée au nœud de sortie s3 du circuit BIAS pour recevoir le signal de polarisation BIASN. Le circuit LDO1 de la comprend de plus un transistor P3 de type PMOS reliant, via ses nœuds de conduction, le nœud de fourniture de la tension VCORE, au nœud interne n1. La grille du transistor P3 est connectée au nœud de fourniture de la tension de rampe VCTRL. Dans cet exemple, le circuit LDO1 comprend en outre un transistor P4 de type PMOS relié en série, via ses nœud s de conduction, avec une résistance RDISLIM, entre le nœud de fourniture de la tension de rampe VCTRL et la masse électrique VSS. La grille du transistor P4 est connectée au nœud d'application de la tension de consigne VCTRL. Le circuit LDO1 de la comprend de plus un transistor P2 de type PMOS reliant, via ses nœud s de conduction, le nœud d'alimentation p du circuit LDO1 à son nœud de sortie ldo1_s, et un transistor N3 de type NMOS reliant, via ses nœud s de conduction, le nœud de sortie ldo1_s à la masse électrique VSS. La grille du transistor N3 est connectée au nœud d'application du signal de commande SWON1, et la grille du transistor P2 est par l’inverse logique du signal de commande SWOFF1. L’inverse logique est obtenu par l'intermédiaire d'un inverseur non représenté pour alléger la présentation. A titre d’exemple, la illustre un exemple de réalisation du circuit de transition graduelle TR_GR2 du circuit de sélection d'une tension d'alimentation selon l’invention. Il s’agit d’un mode de réalisation illustratif et non limitatif, basé sur la charge et la décharge d’un élément capacitif C2 ayant un pôle connecté à la grille du second transistor PS L qui reçoit le signal VGATE_PS L . Alternativement, il est possible d’utiliser des résistances pour générer des signaux de contrôle à variation graduelle. Dans cet exemple de réalisation à base d’élément capacitif, le circuit de transition graduelle TR_GR2 comprend un transistor P5 de type PMOS commandé par un signal de polarisation BIASP, un transistor N4 de type PMOS commandé par un signal de polarisation BIASN, un interrupteur ic3 commandé par l’inverse logique du signal CONTROLLED_SWOFF2, un interrupteur ic4 commandé par le signal SWON2, un interrupteur ic5 commandé par le signal CONTROLLED_SWON2 et un élément capacitif C2. Pour simplifier le circuit on note que les signaux de polarisation BIASP et BIASN sont généré par un circuit de polarisation BIAS commun avec d’autres blocs et non représenté par souci de simplification. La source du transistor P5 est connectée à la tension d’alimentation interne VMAX_INT lorsque l’interrupteur ic3 est passant et son drain est connecté au nœud de sortie correspondant à la grille de PS L. La grille de P5 est polarisée de manière à réaliser une source de courant. La source du transistor N4 est connectée à la masse VSS lorsque l’interrupteur ic5 est passant et son drain est connecté au nœud de sortie relié à la grille de PS L. La grille de N4 est polarisée de manière à réaliser une source de courant. L’interrupteur ic3 est passant lorsque CONTROLLED_SWOFF2 est activé et bloquant dans le cas inverse. L’interrupteur ic4 est passant lorsque SWON2 est activé et bloquant dans le cas inverse. L’élément capacitif C2 est connecté d’une part la masse électrique et d’autre part au nœud de sortie gr2_s correspondant au signal de commande VGATE_PS L lorsque l’interrupteur i4 est passant. Ainsi, pour appliquer un signal présentant une variation croissante graduelle du signal VGATE_PS L , le signal CONTROLLED_SWOFF2 est activé et les autres signaux SWON2, CONTROLEED_SWON2 sont désactivés de manière à charger progressivement l’élément capacitif C2 obtenant ainsi la variation graduelle voulue sur VGATE_PS L . Pour appliquer un signal présentant une variation croissante graduelle VGATE_PS L , le signal CONTROLLED_SWOFF2 est désactivé et le signal CONTROLEED_SWON2 est activé de manière à décharger progressivement l’élément capacitif C2 à travers la branche de N4 obtenant ainsi la variation graduelle voulue sur VGATE_PS L . Suite à la fin d’une transition, pour maintenir le signal VGATE_PS L à un niveau bas (connecté à la masse), il suffit d’activer le signal SWON2 pour fermer l’interrupteur ic4 reliant ainsi VGATE_PS L à la masse. Circuit de sélection d'une tension d'alimentation (VS j ), comprenant : un premier nœud (101) adapté à recevoir une première tension d'alimentation d'entrée (VDD H ) ; un deuxième nœud (102) adapté à recevoir une seconde tension d'alimentation d'entrée (VDD L ) inférieure à la première tension d'alimentation d'entrée (VDD H ) ; un troisième nœud (103) adapté à fournir une tension d'alimentation de sortie (VCORE) ; un premier transistor de puissance (PS H ) reliant le premier nœud (101) au troisième nœud (103) ; un second transistor de puissance (PS L ) reliant le deuxième nœud (102) au troisième nœud (103) ; et un circuit de configuration (CONF) adapté dans une première configuration, à maintenir les premier (PS H ) et deuxième (PS L ) transistors respectivement passant et bloquant de façon à appliquer la première tension d'alimentation d'entrée (VDD H ) sur le troisième nœud (103), et, dans une seconde configuration, à maintenir les premier (PS H ) et deuxième (PS L ) transistors respectivement en état bloquant et passant de façon à appliquer la seconde tension d'alimentation d'entrée (VDD L ) sur le troisième nœud (103) ; une phase de transition de la première configuration à la seconde configuration étant dénommée transition descendante ; une phase de transition de la seconde configuration à la première configuration étant dénommée transition montante ; le circuit de configuration (CONF) comprenant : un premier circuit de gestion de transition (CGT H ) configuré pour commander la grille du premier transistor (PS H ) lors de la transition montante ou descendante de manière à appliquer sur le troisième nœud (103) : au moins une première rampe de tension ayant une première pente pendant une première durée définissant une phase lente (ϕ1, ϕ’2, ϕ’’1, ϕ’’’2 ) ; et une seconde rampe de tension ayant une seconde pente étant supérieure à la première pente pendant une deuxième durée définissant une phase rapide (ϕ3, ϕ’1, ϕ’’3, ϕ’’’1). un second circuit de gestion de transition (CGT L ) configuré pour commander la grille du second transistor (PS L ) lors de la transition montante ou descendante de manière à appliquer un signal de commande (VGATE_PS L ) présentant une variation graduelle. Circuit de sélection d'une tension d'alimentation (VS j ) selon la revendication 1 dans lequel la valeur absolue de la première pente est comprise entre un dixième de la valeur absolue de la deuxième pente et un cinquième de la valeur absolu deuxième pente. Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des revendications 1 ou 2 dans lequel le circuit de configuration (CONF), pour réaliser une transition montante, est configuré pour exécuter successivement les étapes suivantes : commander le premier transistor (PS H ) en régime linéaire pour appliquer la première rampe de tension sur le troisième nœud (103) durant la phase lente (ϕ1) ; détecter le passage de la tension d’alimentation de sortie (VCORE) à un niveau supérieur à un seuil prédéterminé inférieur à la première tension d'alimentation d'entrée (VDD H ), ledit passage indiquant l’achèvement de la phase lente ; commander le premier transistor (PS H ) en régime linéaire pour appliquer une tension constante sur le troisième nœud (103) pendant une phase intermédiaire (ϕ2) entre la phase lente et la phase rapide ; et appliquer, pendant la phase intermédiaire (ϕ2), un signal de commande (VGATE_PS L ) présentant une variation graduelle sur la grille du second transistor (PS L ) pour basculer graduellement le second transistor (PS L ) à un état bloquant ; commander le premier transistor (PS H ) en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud (103) durant la phase rapide (ϕ3) jusqu’au passage du premier transistor (PS H ) à un état passant. Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des revendications 1 ou 2 dans lequel le circuit de configuration (CONF), pour réaliser une transition descendante, est configuré pour exécuter successivement les étapes suivantes : commander le premier transistor (PS H ) en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud (103) durant la phase rapide (ϕ’1); détecter le passage de la tension d’alimentation de sortie (VCORE) à un niveau supérieur à un niveau inférieur à un seuil prédéterminé supérieur la seconde tension d'alimentation d'entrée (VDD L ), ledit passage indiquant l’achèvement de la phase rapide (ϕ’1) ; appliquer, pendant la phase lente (ϕ’2), un signal de commande (VGATE_PS L ) présentant une variation graduelle sur la grille du second transistor (PS L ) pour basculer graduellement le second transistor (PS L ) à un état passant; et commander le premier transistor (PS H ) en régime linéaire pour appliquer la première rampe de tension sur le troisième nœud (103) durant la phase lente (ϕ’2) jusqu’au passage du premier transistor (PS H ) à un état bloquant. Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des revendications 1 ou 2 dans lequel le circuit de configuration (CONF), pour réaliser une transition montante, est configuré pour exécuter successivement les étapes suivantes : appliquer un second signal de commande (VGATE_PS H ) présentant une variation graduelle sur la grille du premier transistor (PS H ) durant la phase lente (ϕ’’1) ; détecter le passage de la tension d’alimentation de sortie (VCORE) à un niveau supérieur à un seuil prédéterminé inférieur à la première tension d'alimentation d'entrée (VDD H ), ledit passage indiquant l’achèvement de la phase lente ; commander le premier transistor (PS H ) en régime linéaire pour appliquer une tension constante sur le troisième nœud (103) pendant une phase intermédiaire (ϕ’’2) entre la phase lente et la phase rapide ; et appliquer, pendant la phase intermédiaire (ϕ’’2), un signal de commande (VGATE_PS L ) présentant une variation graduelle sur la grille du second transistor (PS L ) pour basculer graduellement le second transistor (PS L ) à un état bloquant ; commander le premier transistor (PS H ) en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud (103) durant la phase rapide (ϕ’’3) jusqu’au passage du premier transistor (PS H ) à un état passant. Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des revendications 1 ou 2 dans lequel le circuit de configuration (CONF), pour réaliser une transition descendante, est configuré pour exécuter successivement les étapes suivantes : commander le premier transistor (PS H ) en régime linéaire pour appliquer la seconde rampe de tension sur le troisième nœud (103) durant la phase rapide (ϕ’’’1) ; détecter le passage de la tension d’alimentation de sortie (VCORE) à un niveau supérieur à un niveau inférieur à un seuil prédéterminé supérieur la seconde tension d'alimentation d'entrée (VDD L ), ledit passage indiquant l’achèvement de la phase rapide (ϕ’’’1) ; appliquer, pendant la phase lente (ϕ’’‘2), un premier signal de commande (VGATE_PS L ) présentant une variation graduelle sur la grille du second transistor (PS L ) pour basculer graduellement le second transistor (PS L ) à un état passant ; et appliquer un second signal de commande (VGATE_PS H ) présentant une variation graduelle sur la grille du premier transistor (PS H ) de manière à appliquer la première rampe de tension sur le troisième nœud (103) durant la phase lente (ϕ’’‘2); pour basculer graduellement le premier transistor (PS H ) à un état bloquant. Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des revendications de 3 à 6 précédentes dans lequel le circuit de contrôle (CONF) comprend : un générateur de rampes de tension (RMP) pour générer: la première rampe de tension montante ou descendante (VCTRL) ; et/ou la deuxième rampe de tension montante ou descendante (VCTRL) sur un nœud de sortie (s_rmp) ; et dans lequel le premier circuit de gestion de transition (CGT H ) comprend un premier circuit de régulation linéaire (LDO1) pour commander le premier transistor (PS H ) en régime linéaire, et ayant : un premier nœud d'entrée (ldo1_e1) connecté au troisième nœud (103) ; un deuxième nœud d'entrée (ldo1_e2) connecté au nœud de sortie (s_rmp) du générateur de rampes (RMP) ; et un nœud de sortie (ldo1_s) connecté à la grille du premier transistor (PS H ) à travers un premier interrupteur (i1). Circuit de sélection d'une tension d'alimentation (VS j ) selon la revendication 7 dans lequel le premier circuit de régulation linéaire (LDO1) est configuré pour commander le premier transistor (PS H ) en régime linéaire via l’asservissement de la tension d'alimentation de sortie (VCORE) sur la rampe de tension (VCTRL) appliquée au deuxième nœud d'entrée (ldo1_e2) lorsque le premier interrupteur (i1) est passant. Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des revendications de 7 ou 8 dans lequel le premier circuit de gestion de transition (CGT H ) comprend en outre un premier circuit de transition graduelle (TR_GR1) ayant un nœud de sortie (gr1_s) connecté à la grille du premier transistor (PS H ) à travers un deuxième interrupteur (i2), le premier circuit de transition graduelle (TR_GR1) étant apte appliquer un signal de commande (VGATE_PS H ) présentant une variation graduelle sur la grille du second transistor (PS L ) lorsque le deuxième interrupteur (i2) est passant . Circuit de sélection d'une tension d'alimentation (VS j ) selon l’une quelconque des des revendications de 3 à 9 dans lequel le circuit de configuration (CONF) comprend en outre un second circuit de gestion de transition (CGT L ) comprenant : un second circuit de régulation linéaire (LDO2) ayant : un premier nœud d'entrée (ldo2_e1) connecté au troisième nœud (103) ; un deuxième nœud d'entrée (ldo2_e2) connecté au nœud de sortie (s_rmp) du générateur de rampes (RMP) ; et un nœud de sortie (ldo2_s) connecté à la grille du second transistor (PS L ) à travers un troisième interrupteur (i3). Circuit de sélection d'une tension d'alimentation (VS j ) selon la revendication précédente dans lequel le second circuit de gestion de transition (CGT L ) comprend un second circuit de transition graduelle (TR_GR2) ayant un nœud de sortie (gr2_s) connecté à la grille du second transistor (PS L ) à travers un quatrième interrupteur (i4), ledit circuit de transition graduelle (TR_GR) étant apte appliquer un signal de commande (VGATE_PS L ) sur la grille du second transistor (PS L ) lorsque le troisième interrupteur (i3) est passant ; ledit signal de commande (VGATE_PS L ) présentant une variation croissante ou décroissante graduelle. Circuit de sélection d'une tension d'alimentation (VS j ) selon l'une quelconque des revendications précédentes dans lequel le circuit de configuration (CONF) comprend en outre un circuit (VCMP) de comparaison de la tension d’alimentation de sortie (VCORE) à un seuil prédéterminé. Circuit de sélection d'une tension d'alimentation (VS j ) selon l'une quelconque des revendications précédentes dans lequel le circuit de configuration (CONF) comprend en outre un circuit (DEL) de génération d'une durée prédéterminé.