FR 3115926 A1 20220506 FR 2011274 A 20201103 Le circuit intégré comporte un substrat semiconducteur (SUB), une couche conductrice (P0) au-dessus d’une face avant (FA) du substrat (SUB), une première piste métallique (PM1) dans un premier niveau de métal (M1), une région diélectrique pré-métal (DPM) située entre la couche conductrice (P0) et le premier niveau de métal (M1), et au moins une structure capacitive dite du type métal-isolant-métal (MIMCAP) située dans le volume de la région diélectrique pré-métal (DPM) et comprenant une première couche métallique (CM1) électriquement connectée avec la couche conductrice (P0), une deuxième couche métallique (CM2) électriquement connectée avec la première piste métallique (PM1), et une couche diélectrique (CD) entre la première couche métallique (CM1) et la deuxième couche métallique (CM2). Figure de l’abrégé : figure 1 Circuit intégré comportant une structure capacitive du type métal-isolant-métal et procédé de fabrication correspondant Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, en particulier les éléments capacitifs de circuits intégrés. Un besoin majeur des réalisations d’éléments capacitifs est de présenter une valeur capacitive par unité de surface, désignée « capacité surfacique », la plus élevée possible. Pour augmenter la capacité surfacique de structures capacitives du type MOS (acronyme des termes usités « Métal Oxyde Semiconducteur »), il a été proposé de former l’électrode conductrice en remplissant des tranchées s’étendant verticalement en profondeur dans le substrat semiconducteur. Augmenter la profondeur des tranchées permet d’augmenter la capacité surfacique, mais cette approche est limitée d’une part par le temps de gravure des tranchées directement proportionnel à la profondeur des tranchées, et d’autre part l’outil utilisé pour graver des tranchées profondes n’est pas nécessairement prévu dans des filières de productions données, et son intégration dans une filière de production peut représenter un coût important. Ainsi, il est souhaitable d’augmenter la capacité surfacique des éléments capacitifs, selon des techniques peu contraignantes et compatibles des chaînes de productions de circuits intégrés prévoyant des gravures de tranchées limitées en profondeur. Selon un aspect, il est proposé à cet égard un circuit intégré comportant un substrat semiconducteur, une couche conductrice au-dessus d’une face avant du substrat, une première piste métallique dans un premier niveau de métal, une région diélectrique pré-métal située entre la couche conductrice et le premier niveau de métal, et au moins une structure capacitive dite du type métal-isolant-métal située dans le volume de la région diélectrique pré-métal. La structure capacitive du type métal-isolant-métal comprend une première couche métallique adaptée pour être électriquement connectée avec la couche conductrice, une deuxième couche métallique adaptée pour être électriquement connectée avec la première piste métallique, et une couche diélectrique entre la première couche métallique et la deuxième couche métallique. On nommera les structures capacitives par les termes « métal-isolant-métal » et l’acronyme « MIM », bien que les éléments capacitifs usuellement désignés par ces termes ne sont classiquement pas situés au niveau de la région diélectrique pré-métal, mais dans les derniers niveaux de métal où les contraintes notamment spatiales sont différentes que dans la région diélectrique pré-métal. Les structures capacitives du type métal-isolant-métal situées dans la région diélectrique pré-métal peuvent subir en conséquence des contraintes spatiales déterminées par les autres éléments formés sur le substrat. Néanmoins, les structures capacitives du type MIM selon cet aspect peuvent avantageusement être disposées dans un espace libre du diélectrique pré-métal mais dont la surface de substrat sous-jacente est occupée par un autre élément, tel que par exemple un élément capacitif du type MOS tel que mentionné précédemment, ou encore tel qu’un élément résistif situé dans ou sur le substrat. Ainsi, l’intégration des structures capacitives n’occupe proprement pas de surface additionnelle sur le substrat et permet donc de bénéficier d’une interface capacitive supplémentaire et « gratuite » en matière d’encombrement. Selon un mode de réalisation, la couche conductrice est en silicium polycristallin et comprend une couche mince de siliciure de métal, et la première couche métallique comprend une couche barrière de diffusion en liaison chimique avec la couche mince de siliciure de métal. Cela permet d’assurer une bonne connexion électrique entre la couche conductrice et la première couche métallique de chaque structure capacitive du type métal-isolant-métal. Selon un mode de réalisation, chaque structure capacitive du type métal-isolant-métal est disposée dans une tranchée dans le volume de la région diélectrique pré-métal, la première couche métallique épousant les flancs et le fond de la tranchée, la couche diélectrique épousant les flancs et le fond de la première couche métallique, la deuxième couche métallique épousant les flancs et le fond de la couche diélectrique. Ainsi, les couches de métal, isolant et métal des structures capacitives sont agencées dans des formes de U emboîtés les uns dans les autres, et dans la longueur des tranchées, de façon à accroître la taille de l’interface entre la première et la deuxième couche conductrice, et ainsi augmenter la valeur capacitive de chaque structure capacitive. Selon un mode de réalisation, une interface diélectrique isole électriquement la couche conductrice et le substrat semiconducteur, la couche conductrice et l’interface diélectrique étant configurées pour former, avec le substrat semiconducteur, une structure capacitive du type métal-oxyde-semiconducteur. Ainsi, la couche conductrice est non-seulement utilisée pour connecter électriquement les premières couches métalliques des structures capacitives du type MIM, mais également pour former une structure capacitive du type MOS. Par conséquent, la surface occupée sur le substrat est exploitée pour les deux types de structures capacitives, formant un élément capacitif de valeur capacitive plus grande à encombrement égal. Selon un mode de réalisation, la couche conductrice comporte une partie horizontale recouvrant une surface du substrat semiconducteur et au moins une partie verticale s’étendant en profondeur dans le substrat, perpendiculairement à ladite surface. Ce mode de réalisation est avantageux en matière de capacité surfacique, et en matière d’encombrement des connexions électriques entre la couche conductrice et les parties verticale et horizontale de la structure capacitive MOS. Selon un mode de réalisation, la partie verticale de la couche conductrice a une structure analogue à la structure d’une grille verticale d’un transistor d’accès enterré appartenant à une cellule mémoire d’une mémoire non-volatile. En d’autres termes, il est proposé de co-intégrer la fabrication de la structure capacitive du type MOS avec une fabrication de mémoire non-volatile par exemple de type « EEPROM » (acronyme parfaitement connu de l’homme de l’art tiré des termes anglais « Electrically Erasable and Programmable Read Only Memory), avantageusement en matière de coûts notamment. Selon un mode de réalisation, la couche conductrice est adaptée pour être électriquement connectée à une deuxième piste métallique du premier niveau de métal, et le substrat semiconducteur est adaptée pour être électriquement connecté à une troisième piste métallique du premier niveau de métal, la deuxième piste métallique et la troisième piste métallique étant aptes à être couplées l’une avec l’autre ou avec la première piste métallique. Ainsi, selon le couplage des pistes métalliques, il est possible d’utiliser seulement la structure capacitive du type MIM, seulement la structure capacitive du type MOS, ou bien les deux structures capacitives couplées en parallèle, dans une même réalisation du circuit intégré. Selon un mode de réalisation, la couche conductrice est située au-dessus d’un barreau conducteur résistif appartenant à un élément résistif ayant deux bornes, la première piste métallique, la couche conductrice, et les bornes de l’élément résistif étant couplées de façon à former un circuit résistif-capacitif avec ladite au moins une structure capacitive du type métal-isolant-métal. Là encore, la structure capacitive du type MIM est gratuite en matière d’encombrement pour former un circuit RC sur l’emplacement du barreau résistif. Selon un autre aspect, il est proposé un procédé de fabrication de circuit intégré comprenant : - une formation d’une couche conductrice au-dessus d’une face avant d’un substrat semiconducteur ; - une formation d’une région diélectrique pré-métal au-dessus de la couche conductrice ; - une formation d’au moins une structure capacitive dite du type métal-isolant-métal dans le volume de la région diélectrique pré-métal, comprenant une formation d’une première couche métallique adaptée pour être électriquement connectée avec la couche conductrice, une formation d’une couche diélectrique sur la première couche métallique, et une formation d’une deuxième couche métallique sur la couche diélectrique ; et - une formation de contacts à travers la région diélectrique pré-métal et une formation de pistes métalliques d’un premier niveau de métal au-dessus de la région diélectrique pré-métal, les contacts étant adaptés pour connecter électriquement la deuxième couche métallique avec une première piste métallique du premier niveau de métal. Selon un mode de mise en œuvre, la couche conductrice est formée en silicium polycristallin, la formation de la première couche conductrice comprenant une siliciuration formant une couche mince de siliciure de métal sur la couche conductrice, et la formation de la première couche métallique comprend une formation d’une couche barrière de diffusion, le procédé comprenant une étape de recuit non-oxydant apte à engendrer une liaison chimique entre la couche barrière de diffusion et la couche mince de siliciure de métal. Selon un mode de mise en œuvre, la formation de chaque structure capacitive du type métal-isolant-métal comprend une gravure d’une tranchée dans le volume de la région diélectrique pré-métal, la formation de la première couche métallique comprenant un dépôt conforme épousant les flancs et le fond de la tranchée, la formation de la couche diélectrique comprenant un dépôt conforme épousant les flancs et le fond de la première couche métallique, et la formation de la deuxième couche métallique comprenant un dépôt à l’excès épousant les flancs et le fond de la couche diélectrique et remplissant chaque tranchée suivi d'une planarisation mécano-chimique (ou « CMP », acronyme du terme anglais « Chemical-Mechanical Polishing ») retirant l’excès de la deuxième couche métallique en dehors des tranchées. Selon un mode de mise en œuvre, la formation de la couche conductrice comprend une formation d’une interface diélectrique isolant électriquement la couche conductrice et le substrat semiconducteur, et est configuré pour que la couche conductrice et l’interface diélectrique forment, avec le substrat semiconducteur, une structure capacitive du type métal-oxyde-semiconducteur. Selon un mode de mise en œuvre, la formation de la couche conductrice comprend une gravure d’au moins une tranchée s’étendant dans le substrat perpendiculairement à une surface du substrat, un remplissage de ladite au moins une tranchée avec un matériau conducteur débordant de la tranchée au-dessus d’une partie de ladite surface, de sorte que la couche conductrice comporte une partie horizontale recouvrant ladite surface et au moins une partie verticale s’étendant en profondeur dans le substrat perpendiculairement à ladite surface. Selon un mode de mise en œuvre, les étapes de gravure de ladite au moins une tranchée et de remplissage de ladite au moins une tranchée sont effectuées simultanément avec des étapes analogues de formation d’un transistor d’accès enterrée à grille verticale d’un procédé de fabrication de cellules mémoires d’une mémoire non-volatile. Selon un mode de mise en œuvre, le procédé comprend une formation de contacts étant adaptés pour connecter électriquement la couche conductrice avec une deuxième piste métallique du premier niveau de métal, et une formation de contacts étant adaptés pour connecter électriquement le substrat semiconducteur avec une troisième piste métallique du premier niveau de métal, la deuxième piste métallique et la troisième piste métallique étant aptes à être couplées l’une avec l’autre ou avec la première piste métallique. Selon un mode de mise en œuvre, le procédé comprend une formation d’un barreau conducteur résistif destiné à appartenir à un élément résistif ayant deux bornes, la couche conductrice étant formée au-dessus du barreau conducteur résistif, le procédé comprenant un couplage de la première piste métallique, de la couche conductrice, et des bornes de l’élément résistif de façon à former un circuit résistif-capacitif avec ladite au moins une structure capacitive du type métal-isolant-métal. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels : illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre un exemple de circuit intégré comportant notamment un substrat semiconducteur SUB, typiquement en silicium, des structures capacitives du type métal-diélectrique-métal « MIM », MIMCAP, et une piste métallique PM1. Dans la suite, on pourra désigner « structure(s) capacitive(s) du type métal-diélectrique-métal » directement par renvoi au signe de référence MIMCAP, c’est-à-dire par les termes « structure(s) capacitive(s) MIMCAP » Une partie semiconductrice nommée « FEOL », d’après le nom usuellement donné à la phase de sa réalisation dans le procédé de fabrication (« FEOL » pour « Front End Of Line » en anglais), comporte le substrat semiconducteur SUB et les composants semiconducteurs réalisés dans et sur le substrat à partir d’une face avant FA du substrat, tels que des transistors, des diodes ou des éléments capacitifs de type MOS. La face avant FA du substrat définit typiquement un plan horizontal, et la verticale est typiquement orientée avec « le dessous » dirigé vers le volume du substrat SUB et « le dessus » dirigé vers l’extérieur de la face avant FA où sont formés les composants. Une partie d’interconnexion nommée « BEOL », d’après le nom usuellement donné à la phase de sa réalisation dans le procédé de fabrication (« BEOL » pour « Back End Of Line » en anglais), comporte un empilement de niveaux de métal M1. Chaque niveau de métal comprend des pistes métalliques PM1 pour tracer le parcours des interconnexions, des vias pour contacter les pistes métalliques des niveaux de métal voisins, et des couches diélectriques inter-métal DIM1, CA1 isolant électriquement les pistes métalliques des niveaux de métal voisins. Les derniers niveaux d’interconnexion sont typiquement destinés au conditionnement des boîtier de circuit intégré (usuellement « packaging » en anglais). La partie située entre la partie semiconductrice FEOL et la partie d’interconnexion BEOL est nommée « MEOL », d’après le nom parfois donné à la phase de sa réalisation dans le procédé de fabrication (« MEOL » pour « Middle End Of Line » en anglais) et comporte une région diélectrique DPM, usuellement appelée diélectrique pré-métal, pour séparer et isoler électriquement les structures formées dans la partie semiconductrice FEOL et le premier niveau de métal M1 de la partie d’interconnexion BEOL. Typiquement, des contacts en métal traversent verticalement la couche diélectrique pré-métal DPM pour connecter les composants de la partie semiconductrices FEOL avec une piste métallique du premier niveau de métal M1. La couche diélectrique pré-métal DPM est par exemple réalisée en verre au phosphosilicate ou éventuellement en dioxyde de silicium. Une couche d’arrêt CA, appartenant à la région diélectrique pré-métal DPM, peut être prévue au niveau de la partie semiconductrice FEOL pour stopper la gravure de la formation des contacts. Les structures capacitives MIMCAP sont situées dans la partie MEOL, dans le volume de la région diélectrique pré-métal DPM. Les structures capacitives MIMCAP comprennent une superposition d’une première couche métallique CM1, d’une couche diélectrique CD et d’une deuxième couche métallique CM2. La première couche métallique CM1 de chaque structure capacitive MIMCAP est électriquement connectée avec une couche conductrice PS appartenant à la partie semiconductrice FEOL. Dans cet exemple la couche conductrice PS est située sur la face avant FA du substrat semiconducteur SUB. La deuxième couche métallique CM2 de chaque structure capacitive MIMCAP est électriquement connectée avec la première piste métallique PM1 par l’intermédiaire d’un contact CNT1. L’épaisseur des couches diélectriques CD, situées entre la première couche métallique CM1 et la deuxième couche métallique CM2 de chaque structure capacitive MIMCAP, permet notamment de paramétrer la valeur capacitive des structure capacitives MIMCAP. Comme il apparaîtra ci-après en relation avec les figures 2 à 9 ou 10 à 13, une tranchée (TRDPM) est ouverte dans le volume de la région diélectrique pré-métal DPM pour accueillir les structures capacitives MIMCAP. Les tranchées ont une forme étroite en largeur (horizontalement dans la vue de la ), allongée dans la longueur (perpendiculairement à la vue de la ), et une profondeur (verticalement dans la vue de la ) prévue pour permettre la formation de contacts CNT1 entre le dessus des structures capacitives MIMCAP et le premier niveau de métal M1. Les tranchées sont formées de façon à avoir une densité la plus grande possible. L’espace latérale entre deux tranchées peut également être prévu aussi petit que possible à cet égard. Les structures capacitives MIMCAP sont ainsi agencées en barreaux parallèles, espacés latéralement et s’étendant longitudinalement, dont le fond est en contact avec la couche conductrice PS, et englobés dans le volume la région diélectrique pré-métal DPM. Par exemple, la première couche métallique CM1 est formée par une couche mince de nitrure de titane TiN, ou éventuellement par une superposition d’une couche mince de titane Ti et d’une couche mince de nitrure de titane TiN (on notera qu’en toute rigueur le nitrure de titane est une céramique, mais est usuellement considéré comme un composé métallique dans l’industrie des semiconducteurs et de la microélectronique). Par exemple, la couche diélectrique CD est formée par un oxyde métallique, choisi avantageusement pour sa permittivité diélectrique élevée (par rapport à la permittivité diélectrique de référence du dioxyde de silicium), tel que par exemple l’oxyde de tantale Ta 2 O 5 , ou d’autres oxydes ou nitrures de métaux ou de silicium. Par exemple, la deuxième couche métallique CM2 est formée par une superposition d’une couche mince de titane Ti et d’une couche mince de nitrure de titane TiN (ou éventuellement par une couche mince de nitrure de titane TiN seule) et par un corps en métal tel que du tungstène W. Par exemple, la couche conductrice PS est formée en silicium polycristallin, et comporte avantageusement une couche mince de siliciure de métal SIM, par exemple du siliciure de cobalt CoSi 2 , sur la surface supérieure qui est en contact électrique avec la première couche métallique CM1 des structures capacitives MIMCAP. Par exemple, les contacts CNT1 comportent une superposition de couche mince barrière de diffusion et un corps en métal. Les couches minces barrière de diffusion sont par exemple faite en titane Ti et en nitrure de titane TiN, et le corps en tungstène W. En fait, les exemples donnés ci-dessus pour la première couche métallique CM1 et pour la deuxième couche métallique CM2 correspondent à une utilisation des couches minces barrières de diffusion des contacts métalliques CNT1, usuellement destinées à limiter la diffusion du métal des contacts vers les matériaux de partie semiconductrice FEOL, tout en étant électriquement conductrices. Or, les couches minces barrières de diffusion permettent avantageusement de lier chimiquement la première couche métallique CM1 avec la couche mince de siliciure de métal SIM de la couche conductrice en silicium polycristallin PS. La liaison chimique résulte d’une phase de recuit, et permet une meilleure connexion électrique. L’usage des matériaux de barrière de diffusion permet ainsi d’améliorer la connexion électrique de la première couche de métal CM1 des structures capacitives MIMCAP avec la couche conductrice PS et de permettre un effet capacitif stable et maîtrisé. En particulier, la phase de recuit après dépôt des couches minces barrières de diffusion provoque une réaction d’alliage entre le silicium du siliciure de métal et le matériau de la couche mince barrière de diffusion (par exemple du titane). Cette réaction améliore non-seulement la résistance d’accès entre les couches minces barrières de diffusion et le silicium polycristallin, mais aussi la fiabilité de ce contact électrique. La structure est ainsi réalisée avec moins de risque de défaut au niveau des contacts, et par conséquent il n’est pas nécessaire de connecter da façon conventionnelle la première couche de métal CM1 des structures capacitives MIMCAP à une ligne de métal spécifique. La première couche de métal CM1 est en effet directement connectée sur la couche conductrice en silicium polycristallin PS. En résumé, cela permet de simplifier, sans détériorer la fiabilité, l’agencement et la fabrication des différents éléments, afin notamment d’optimiser la densité des structures capacitives. La couche conductrice PS peut quant à elle être réalisée par exemple de la même manière qu’une grille de transistor MOS ou qu’une électrode d’un élément capacitif MOS, et comporte dans ce cas une interface diélectrique OX isolant électriquement la couche conductrice PS et le substrat semiconducteur SUB. En fait, la couche conductrice PS et l’interface diélectrique OX peuvent avantageusement être spécifiquement configurées pour former une structure capacitive du type métal-oxyde-semiconducteur MOSCAP avec le substrat semiconducteur SUB. Dans la suite, on pourra désigner « structure(s) capacitive(s) du type métal-oxyde-semiconducteur » directement par renvoi au signe de référence « MOSCAP », c’est-à-dire par les termes « structure(s) capacitive(s) MOSCAP ». Les figures 2 à 9 illustrent des résultats d’étapes d’un exemple de procédé de fabrication des structures capacitives MIMCAP décrite en relation avec la . Les éléments communs aux figures 1 et 2 à 9 supportent les mêmes références et ne seront pas tous détaillées en relation avec chaque figure. La illustre le résultat des étapes de fabrication de la partie semiconductrice FEOL et de la région diélectrique pré-métal DPM, dans un exemple de fabrication d’un circuit intégré comprenant une structure capacitive du type MOS, MOSCAP. La fabrication de la structure capacitive MOSCAP comprend une formation de la couche conductrice P0 sur le substrat SUB, dans la partie semiconductrice FEOL, ainsi configurée pour former une structure capacitive dite métal-oxyde-semiconducteur MOSCAP, avec le substrat semiconducteur SUB, La structure capacitive MOSCAP pourrait être planaire, comme par exemple représenté dans la , mais l’exemple des figures 2 à 9 correspond avantageusement à une structure capacitive MOSCAP dans laquelle la couche conductrice P0 comporte une partie horizontale H recouvrant la face avant FA du substrat SUB et au moins une partie verticale V s’étendant en profondeur dans le substrat SUB, perpendiculairement à ladite face avant FA. A cet égard, la formation de la couche conductrice P0 comprend une gravure de tranchées TRSUB s’étendant dans le substrat SUB perpendiculairement à la face avant FA, une formation d’une interface diélectrique OX sur la face avant FA et sur les flancs et fonds des tranchées TRSUB gravées du substrat SUB. L’interface diélectrique OX permettra ainsi d’isoler électriquement l’interface capacitive entre la couche conductrice P0 et le substrat semiconducteur SUB. Les tranchées TRSUB sont ensuite remplies avec le matériau conducteur P0, par exemple du silicium polycristallin, débordant de la tranchée TRSUB au-dessus d’une partie de ladite surface FA. Le matériau conducteur P0 est ensuite notamment gravé à travers un masque photolithographié de sorte que la couche conductrice P0 comporte la partie horizontale H délimitée sur la face avant FA et les partie verticales V dans les tranchées TRSUB. La partie horizontale H et la partie verticale V appartiennent ainsi avantageusement à une unique structure monolithique, c’est-à-dire faite d’un bloc d’un seul matériau. En alternative, la partie horizontale H et la partie verticale V peuvent être formées séparément puis être électriquement connectées, comportant ainsi un matériau conducteur dans les tranchées TRSUB distinct du matériau conducteur formant la couche conductrice P0 et recouvrant les tranchées. En outre, les étapes de gravure de ladite au moins une tranchée TRSUB et de remplissage de ladite au moins une tranchée TRSUB peuvent avantageusement être effectuées simultanément avec des étapes analogues de formation d’un transistor d’accès enterrée à grille verticale d’un procédé de fabrication de cellules mémoires d’une mémoire non-volatile. En effet, la fabrication de la structure capacitive MOSCAP peut être mise en œuvre simultanément avec une étape de gravure de tranchées de structures analogues dans une région de mémoire du substrat semiconducteur, et avec une étape remplissage des tranchées gravées avec un matériau conducteur de grille verticale, de nature analogue, appartenant à des transistors d’accès enterrés de cellules mémoires non-volatiles. Les cellules mémoires comprennent typiquement en outre un transistor d’état à grille flottante couplé en série avec le transistor d’accès. Une siliciuration de la couche conductrice P0 en silicium polycristallin permet de former une couche mince de siliciure de métal SIM sur la surface supérieure la couche conductrice P0. La région diélectrique pré-métal DPM est ensuite formée au-dessus de la couche conductrice P0 et de la face avant FA du substrat SUB. La formation de la région diélectrique pré-métal DPM prévoit une formation d’une couche d’arrêt CA, par exemple en nitrure de silicium, et une formation du volume diélectrique pré-métal proprement dit, par exemple en verre de phosphosilicate ou en dioxyde de silicium. La partie supérieure de la région diélectrique pré-métal DPM est nivelée par une planarisation mécano-chimique. A ce stade, le procédé d’origine de fabrication de la structure capacitive MOSCAP (dans lequel est inscrit la fabrication des structures capacitives MIMCAP) prévoirait une formation de contacts métalliques à travers la région diélectrique pré-métal DPM. La illustre le résultat d’une étape de gravure dans la couche de diélectrique pré-métal DPM pour la formation des structures capacitive MIMCAP. Un masque MSK ayant un motif de gravure comprenant des ouvertures OUV obtenues par photolithographie, est utilisé sur la région diélectrique pré-métal DPM. Les ouvertures OUV ont une forme allongée dans la longueur (perpendiculairement à la vue de la ), et sont disposés parallèlement, espacés dans le sens de la largeur (horizontalement dans la vue de la ). Des tranchées TRDPM sont ouvertes dans le volume de la région diélectrique pré-métal DPM au moyen d’une gravure sèche anisotrope, par exemple une gravure par bombardement d’ions réactifs (usuellement « RIE » pour « Reactive Ion Etching » en anglais). La gravure RIE est configurée pour, dans un premier temps, graver sélectivement le matériau diélectrique pré-métal DPM, par exemple en oxyde de silicium, et pour être arrêtée par le matériau de la couche d’arrêt CA, située sur la couche conductrice P0, par exemple en nitrure de silicium. Dans un second temps, la gravure RIE est configurée pour graver sélectivement la couche d’arrêt CA de façon à découvrir la surface siliciurée SIM de la couche conductrice P0 au fond des tranchées TRDPM, et ne pas ou très peu graver le matériau diélectrique pré-métal DPM, par exemple en oxyde de silicium. Les tranchées TRDPM ainsi ouvertes dans le volume de la partie diélectrique pré-métal DPM vont accueillir les structures capacitives MIMCAP. Dans cet exemple, les tranchées TRDPM ouvertes dans la partie diélectrique pré-métal DPM sont alignées avec les parties verticales V de la couche conductrice P0. Cela étant, les tranchées TRDPM peuvent être disposées en quinconce entre chaque partie verticale V de la couche conductrice P0, ou sans relation particulière avec la position des parties verticales V de la couche conductrice P0. La illustre le résultat d’étapes de formation d’une superposition de couches métallique, isolante et métallique des structures capacitives MIMCAP, après avoir sélectivement retiré le masque MSK. Une première couche métallique CM1 est d’abord déposée de façon conforme, c’est-à-dire épousant à épaisseur sensiblement constante le contour de la structure sur laquelle elle repose, c’est-à-dire sur le dessus du diélectrique pré-métal DPM, sur les flancs des tranchées TRDPM et les fonds des tranchées TRDPM. La première couche métallique CM1 est ainsi en contact avec la couche mince de siliciure de métal SIM de la couche conductrice P0. La première couche métallique CM1 comporte par exemple au moins une couche mince de nitrure de titane, éventuellement aussi une couche mince de titane. La formation de la première couche métallique CM1 est par exemple faite par un dépôt physique en phase vapeur « PVD » (pour « Physical Vapor Deposition » en anglais) ou par un dépôt chimique en phase vapeur « CVD » (pour « Chemical Vapor Deposition » en anglais), incluant ses variantes, par exemple avec assistance plasma (PECVD), à basse pression (LPCVD), ou encore par dépôt de couche atomique (ALD pour « Atomic Layer Deposition » en anglais), etc. La première couche métallique CM1 est avantageusement formée par une étape similaire à une formation d’une couche barrière de diffusion usuellement prévue pour des contact métallique. Une couche diélectrique CD est déposée de façon conforme, sur la première couche métallique CM1, et épouse notamment les flancs et les fonds de la première couche métallique CM1 située dans les tranchées TRDPM. La couche diélectrique CD comporte par exemple de l’oxyde de tantale ou un autre matériau diélectrique, tel qu’un oxyde ou nitrure de métal ou de silicium. La formation de la couche diélectrique CD est par exemple faite par PVD ou CVD. Une deuxième couche métallique CM2 est déposée de façon à remplir à l’excès le volume libre restant à l’intérieur des tranchées TRDPM. La deuxième couche métallique CM2 est ainsi séparée électriquement de la première couche métallique CM1 par la couche diélectrique CD. Avantageusement, la formation de la deuxième couche métallique CM2 comprend un dépôt d’une couche mince de titane et d’une couche mince de nitrure de titane, ou éventuellement de seulement une couche mince de nitrure de titane, puis un remplissage à l’excès des volumes libre restant à l’intérieur des tranchées TRDPM avec un métal, par exemple du tungstène. Le détail des couches minces de titane et de nitrure de titane n’a pas été représenté sur les figures 4 à 9, pour des raisons de lisibilité des dessins. La formation des constituants de la deuxième couche métallique CM2 est par exemple faite par PVD ou CVD. L’ensemble des constituants de la deuxième couche métallique CM2 peuvent avantageusement être formés par des étapes similaires à une formation de contact métallique prévoyant des couches barrière de diffusion. En effet, comme mentionnée précédemment en relation avec la et comme il apparaîtra ci-après en relation avec les figures 7 et 8, la fabrication des structures capacitives MIMCAP est inscrite dans un procédé de fabrication de circuit intégré au moment de la formation des contacts métalliques. Ainsi, prévoir les formations de la première couche métallique CM1 et de la deuxième couche métallique CM2 avec des techniques similaires, voire identiques, aux techniques utilisées pour former les contacts métalliques, permet d’une part d’utiliser des techniques connues et maîtrisées, et d’autres part de ne pas considérablement modifier le déroulement de la chaîne de production du circuit intégré. En effet, la formation des structure capacitives MIMCAP additionnelles peut dans ce cas utiliser les mêmes outils et les mêmes réacteurs que ceux qui sont utilisés dans les procédés classiques de fabrication de contacts métalliques. La illustre le résultat d’une étape de planarisation mécano-chimique retirant l’excès de la deuxième couche métallique CM2, la couche diélectrique CD et la première couche métallique CM1 situés sur le dessus du diélectrique pré-métal DPM. En outre, la planarisation mécano-chimique est configurée pour retirer une épaisseur non-négligeable Epol des parties supérieures de la région diélectrique pré-métal DPM et des structures capacitives MIMCAP dans le volume de la région diélectrique pré-métal DPM. La illustre le résultat d’un dépôt d’une épaisseur Edep du matériau diélectrique DPM sensiblement égale à l’épaisseur Epol retirée par la planarisation mécano-chimique, pour revenir à l’épaisseur d’origine de la région diélectrique pré-métal DPM, c’est-à-dire pour avoir sensiblement la même hauteur que la région diélectrique pré-métal obtenue en relation avec la . Ainsi, les structures capacitives MIMCAP ont une forme étroite en largeur (horizontalement dans la vue de la ), allongée dans la longueur (perpendiculairement à la vue de la ), et une profondeur (verticalement dans la vue de la ) partant d’un écart de l’épaisseur Edep depuis le dessus de la région diélectrique pré-métal DPM, jusqu’à la couche conductrice P0. L’écart d’épaisseur Edep permettra de former des contacts CNT1 sur le dessus des structures capacitives MIMCAP. La illustre une étape de gravure de trous pour former les contacts métalliques, telle qu’elle serait prévue dans le procédé classique, après l’étape de la . La gravure sèche anisotrope utilise un masque MSKCNT dont le motif définit des ouvertures OUVCNT en regard des deuxièmes couches métalliques CM2 des structures capacitives MIMCAP. L’alignement des ouvertures peut supporter un décalage sur une partie de l’épaisseur de la couche diélectrique CD, sans engendrer de court-circuit entre la deuxième métallique CM2 et la première couche métallique CM1. En effet, les ouvertures seront enveloppées et remplies par des matériaux conducteurs, et prévoir une formation de contacts CNT1 pour connecter électriquement la deuxième couche métalliques CM2 des structure capacitive MIMCAP, permet avantageusement d’éviter la formation d’un court-circuit entre la première couche métallique CM1 et la deuxième couche métallique CM2. Cela étant, des alternatives aux étapes décrites en relation avec la ou 5 pourraient prévoir d’isoler électriquement la première couche métallique CM1 et la deuxième couche métallique CM2 sur la partie supérieure des structure capacitives MIMCAP. Par exemple, la planarisation mécano-chimique, sur la structure de la , pourrait être arrêtée par la partie horizontale de la couche diélectrique CD. Une ouverture libre serait ainsi obtenue sur le dessus de la deuxième couche métallique CM2, mais la première couche métallique CM1 resterait couverte par la couche diélectrique CD. Auquel cas, la deuxième couche métallique CM2 pourrait être directement contactée électriquement au niveau de son ouverture libre par la piste métallique PM1, sans risque de court-circuit avec la première couche métallique CM1. Les parties situées en dehors de la réalisation de l’élément capacitif MIMCAP de l’empilement de la première couche métallique CM1, de la couche diélectrique CD et de la deuxième couche métallique CM2, pourraient être gravées par ailleurs. D’autres ouvertures OUVCNT sont par ailleurs positionnées en regard d’autre emplacements de la partie FEOL à contacter, par exemple sur une couche mince de siliciure de métal SIMSUB d’une prise de contact CNTSUB sur la face avant FA du substrat SUB, ou sur la couche mince de siliciure de métal de la couche conductrice P0 (non visible sur la ). La illustre le résultat d’une formation de couche barrière de diffusion de contact métallique, par exemple une superposition d’une couche mince de titane et d’une couche mince de nitrure de titane Ti/TiN, sur les flancs et les fonds des ouvertures OUVCNT. A ce moment du procédé, une étape de « remplissage par la couche barrière » (termes tirés de l’expression anglaise usuelle « barrier stuffing »), est avantageusement mise en œuvre, par exemple au moyen d’un recuit non-oxydant. L’étape de remplissage par la couche barrière « barrier stuffing » permet former un alliage entre le matériau des couches minces barrière de diffusion, tel que le titane, avec les matériaux des surfaces à contacter, tels que le silicium du siliciure de métal SIM afin de renforcer le contact électrique entre ces couches. Ainsi, l’étape de remplissage par la couche barrière « barrier stuffing » améliore en particulier la connexion électrique de la première couche métallique CM1 des structures capacitives MIMCAP avec la couche mince de siliciure de métal SIM de la couche conductrice en silicium polycristallin P0. Ensuite, le corps en métal W des contacts CNT1, CNT3 ( ) est formé, par exemple au moyen d’un dépôt à l’excès du métal W, typiquement du tungstène, et d’un nivellement par planarisation mécano-chimique jusqu’à atteindre le dessus de la région diélectrique pré-métal DPM. La représente le résultat de la formation du premier niveau de métal M1. Le premier niveau de métal M1 comprend dans cet exemple une piste métallique PM1 connectant électriquement les deuxième couches métalliques CM2 des structures capacitives MIMCAP ensemble via des premiers contacts CNT1, et également le substrat SUB via un autre contact CNT3. Ainsi, en outre de la première interface capacitive de la structure capacitive MOSCAP entre la couche conductrice P0 et le substrat SUB, une interface capacitive supplémentaire entre la couche conductrice P0 et le substrat SUB est fournie, via la piste métallique PM1, par les structures capacitive MIMCAP, sans occuper d’espace supplémentaire sur le substrat SUB. La illustre dans une vue en perspective la structure obtenue par un procédé du type de celui décrit ci-avant en relation avec les figures 2 à 9, dans laquelle la région diélectrique pré-métal est mise en transparence. La illustre une vue du dessus de la structure de la . Les éléments empilés sont représentés par transparence. Un repère X, Y, Z oriente l’espace dans lequel sont représentées les figures 10 et 11, l’horizontale mentionnée précédemment étant située dans le plan XY longitudinalement selon la direction X et latéralement selon la direction Y, la verticale est dirigée par la direction Z. Les figures 1 à 9 sont ainsi représentées dans le plan YZ de cette orientation. Les éléments décrits précédemment en relation avec les figures 1 et 2 à 9 supportent les mêmes références et ne seront pas tous détaillés à nouveau. Cela étant, dans l’exemple des figures 10 et 11, d’une part les structures capacitives MIMCAP ne sont pas alignées au-dessus des tranchées TRSUB de l’élément capacitif MOSCAP, mais sont positionnés en regard des espaces situés entre chaque tranchée TRSUB de l’élément capacitif MOSCAP. D’autre part, on notera qu’une première piste métallique PM1 du premier niveau de métal M1 est connectée via des premiers contacts CNT1 avec la deuxième couche métallique CM2 des structures capacitives MIMCAP. Une deuxième piste métallique PM2 du premier niveau de métal M1 est connectée via des deuxièmes contacts CNT2 avec la couche conductrice P0. Une troisième piste métallique PM3 du premier niveau de métal M1 est connectée via des troisièmes contacts CNT3 avec une région dite région active ACT du substrat, contenant la structure capacitive MOSCAP, et typiquement délimitée par des régions d’isolation peu profondes STI. Ainsi, la première piste métallique PM1 constitue une borne d’une première électrode capacitive E1, la deuxième piste métallique PM2 constitue une borne d’une deuxième électrode capacitive E2, et la troisième piste métallique PM3 constitue une borne d’une troisième électrode capacitive E3. La structure capacitive MIMCAP comporte la première électrode E1 et la deuxième électrode E2, et la structure capacitive MOSCAP comporte la deuxième électrode E2 et la troisième électrode E3. Dans un schéma électrique équivalent, la structure capacitive MIMCAP et la structure capacitive MOSCAP sont connectées sur la deuxième électrode E2 commune. Par conséquent, en connectant ensemble la première électrode E1 avec la troisième électrode E3, on obtient un montage parallèle de la structure capacitive MIMCAP et de la structure capacitive MOSCAP. Il est également possible de court-circuiter la structure capacitive MIMCAP en connectant ensemble la première électrode E1 avec la deuxième électrode E2 pour n’utiliser que la structure capacitive MOSCAP, ou de court-circuiter la structure capacitive MOSCAP en connectant ensemble la deuxième électrode E2 avec la troisième électrode E3 pour n’utiliser que la structure capacitive MIMCAP. En d’autres termes, cela permet de moduler la valeur capacitive du circuit, en choisissant d’utiliser l’une ou l’autre ou la combinaison des deux structures capacitives MIMCAP, MOSCAP. Enfin, on notera que dans l’exemple des figures 10 et 11, une extrémité longitudinale des structures capacitives MIMCAP est située sensiblement en regard de la délimitation de la région active ACT par les tranchées d’isolation STI. Les premiers contacts CNT1 sont ainsi localisée vers l’intérieur de la région active ACT, tandis que les deuxièmes contacts CNT2 sont localisés vers l’extérieur de la région active ACT, au-dessus des tranchées d’isolation STI. Les figures 12 et 13 illustrent une alternative à la structure du circuit intégré illustrée par les figures 10 et 11. Dans cette alternative, les structures capacitives MIMCAP sont prolongées longitudinalement vers l’extérieur de la région active ACT, au-dessus des tranchées d’isolation STI. Les premiers contacts CNT1 sont ainsi localisés en dehors de la couche conductrice P0, tandis que les deuxièmes contacts CNT2 sont localisés entre les premiers contacts CNT1 et la région active ACT, au-dessus des tranchées d’isolation STI. Les deuxièmes contacts CNT2 sont positionnés dans les espaces latéraux entre les structures capacitives MIMCAP. Cela permet notamment d’augmenter la longueur des structures capacitives MIMCAP et ainsi d’augmenter la valeur capacitive de la structure capacitive MIMCAP. Les autres éléments du circuit intégré sont identiques à l’exemple illustré par les figures 10 et 11. La illustre un exemple d’application des structures capacitives MIMCAP du type métal-diélectrique-métal « MIM », décrite en relation avec la , dans la cadre d’une fabrication d’un circuit résistif-capacitif RC. Les éléments communs décrits précédemment en relation avec la supportent les mêmes références et ne seront pas tous détaillés à nouveau. Dans cet exemple, la couche conductrice PS de la partie semiconductrice FEOL repose sur une autre couche conductrice P1, appelée barreau conducteur résistif P1 et appartenant à un élément résistif RES. Le barreau conducteur résistif P1 est par exemple lui aussi fait de silicium polycristallin, et est formé sur une région d’isolation STI, par exemple du type tranchée d’isolation peu profonde. Le barreau semiconducteur résistif P1 est configuré pour avoir une valeur résistive et comporte deux extrémités ouvertes. Les extrémités ouvertes comportent une couche mince de siliciure de métal SIM électriquement couplées à des pistes métalliques PMI, PMO du premier niveau de métal M1 via des contacts respectifs CNTI, CNTO. Les pistes métalliques PMI, PMO matérialisent ainsi les bornes IN, OUT de l’élément résistif RES. La couche conductrice PS est électriquement isolée du barreau conducteur résistif P1 par une épaisseur diélectrique ONO, comportant par exemple une superposition de couches d’oxyde, de nitrure et d’oxyde de silicium. Avantageusement, la fabrication notamment du barreau conducteur résistif P1, de l’épaisseur diélectrique ONO et de la couche conductrice PS peut être réalisée à la manière d’une fabrication de transistors à grille flottante, voire simultanément lors des mêmes étapes de procédé de fabrication. A partir de cette réalisation de la partie semiconductrice FEOL, les structures capacitives MIMCAP sont fabriquées dans la région diélectrique pré-métal DPM au moyen d’un procédé du type du procédé décrit précédemment en relation avec les figures 3 à 9. Ainsi, en couplant électriquement la première électrode E1 des structures capacitives MIMCAP avec une borne OUT de l’élément résistif RES, dite borne de sortie, et en couplant électriquement la deuxième borne E2 des structures capacitives MIMCAP avec un potentiel de référence (c’est-à-dire la masse), on obtient le montage du schéma électrique de circuit résistif-capacitif série RC de la . La borne de sortie OUT forme la sortie du circuit résistif-capacitif série RC tandis que l’autre borne IN de l’élément résistif RES forme l’entrée du circuit résistif-capacitif série RC. Cela étant, en couplant la première électrode E1 des structures capacitives MIMCAP avec la borne IN de l’élément résistif RES et en couplant électriquement la deuxième électrode E2 des structures capacitives MIMCAP avec la borne OUT de l’élément résistif RES, on obtient le montage d’un circuit résistif-capacitif parallèle. En conséquence, des circuits résistifs-capacitifs RC comportant un élément résistif RES et un élément capacitif MIMCAP, peuvent être réalisés sur une surface de substrat SUB pas plus grande que la surface occupée par l’élément résistif RES seul, grâce à la réalisation avantageuse des structure capacitives MIMCAP dans le volume de la région diélectrique pré-métal. Par ailleurs, l’invention ne se limite pas aux modes de réalisation et de mise en œuvre décrits en relation avec les figures 1 à 14, mais en embrasse toutes les variantes, par exemple les matériaux choisis peuvent être différents des exemples donnés ci-avant, ou encore les éléments de la région semiconductrice FEOL situés sous la couche conductrice PS, P0 peuvent être différents et appliqués à d’autres montages électriques. Circuit intégré comportant un substrat semiconducteur (SUB), une couche conductrice (PS, P0) au-dessus d’une face avant (FA) du substrat (SUB), une première piste métallique (PM1) dans un premier niveau de métal (M1), une région diélectrique pré-métal (DPM) située entre la couche conductrice (PS, P0) et le premier niveau de métal (M1), et au moins une structure capacitive du type métal-isolant-métal (MIMCAP) située dans le volume de la région diélectrique pré-métal (DPM), la structure capacitive dite du type métal-isolant-métal comprenant : - une première couche métallique (CM1) adaptée pour être électriquement connectée avec la couche conductrice (PS, P0), - une deuxième couche métallique (CM2) adaptée pour être électriquement connectée avec la première piste métallique (PM1), et - une couche diélectrique (CD) entre la première couche métallique (CM1) et la deuxième couche métallique (CM2). Circuit intégré selon la revendication 1, dans lequel la couche conductrice (PS, P0) est en silicium polycristallin et comprend une couche mince de siliciure de métal (SIM), et la première couche métallique (CM1) comprend une couche barrière de diffusion en liaison chimique avec la couche mince de siliciure de métal (SIM). Circuit intégré selon l’une des revendications 1 ou 2, dans lequel ladite au moins structure capacitive du type métal-isolant-métal (MIMCAP) est disposée dans une tranchée (TRDPM) dans le volume de la région diélectrique pré-métal (DPM), la première couche métallique (CM1) épousant les flancs et le fond de la tranchée (TRDPM), la couche diélectrique (CD) épousant les flancs et le fond de la première couche métallique (CM1), la deuxième couche métallique (CM2) épousant les flancs et le fond de la couche diélectrique (CD). Circuit intégré selon l’une des revendications précédentes, dans lequel une interface diélectrique (OX) isole électriquement la couche conductrice (PS, P0) et le substrat semiconducteur (SUB), la couche conductrice (PS, P0) et l’interface diélectrique (OX) étant configurées pour former, avec le substrat semiconducteur (SUB), une structure capacitive du type métal-oxyde-semiconducteur (MOSCAP). Circuit intégré selon la revendication 4, dans lequel la couche conductrice (P0) comporte une partie horizontale (H) recouvrant une surface du substrat (FA) semiconducteur (SUB) et au moins une partie verticale (V) s’étendant en profondeur dans le substrat (SUB), perpendiculairement à ladite surface (FA). Circuit intégré selon la revendication 5, dans lequel la partie verticale (V) de la couche conductrice (P0) a une structure analogue à la structure d’une grille verticale d’un transistor d’accès enterré appartenant à une cellule mémoire d’une mémoire non-volatile. Circuit intégré selon l’une des revendications 4 à 6, dans lequel la couche conductrice (P0) est adaptée pour être électriquement connectée à une deuxième piste métallique (PM2) du premier niveau de métal (M1), et le substrat semiconducteur (SUB) est adaptée pour être électriquement connecté à une troisième piste métallique (PM3) du premier niveau de métal (M1), la deuxième piste métallique (PM3) et la troisième piste métallique (PM3) étant aptes à être couplées l’une avec l’autre ou avec la première piste métallique (PM1). Circuit intégré selon l’une des revendications 1 à 3, dans lequel la couche conductrice (PS) est située au-dessus d’un barreau conducteur résistif (P1) appartenant à un élément résistif (RES) ayant deux bornes (IN, OUT), la première piste métallique (PM1), la couche conductrice (PS), et les bornes (IN, OUT) de l’élément résistif (RES) étant couplées de façon à former un circuit résistif-capacitif (RC) avec ladite au moins une structure capacitive du type métal-isolant-métal (MIMCAP). Procédé de fabrication de circuit intégré comprenant : - une formation d’une couche conductrice (P0) au-dessus d’une face avant (FA) d’un substrat semiconducteur (SUB) ; - une formation d’une région diélectrique pré-métal (DPM) au-dessus de la couche conductrice (P0) ; - une formation d’au moins une structure capacitive dite du type métal-isolant-métal (MIMCAP) dans le volume de la région diélectrique pré-métal (DPM), comprenant une formation d’une première couche métallique (CM1) adaptée pour être électriquement connectée avec la couche conductrice (P0), une formation d’une couche diélectrique (CD) sur la première couche métallique (CM1), et une formation d’une deuxième couche métallique (CM2) sur la couche diélectrique (CD), et - une formation de contacts (CNT1) à travers région diélectrique pré-métal (DPM) et une formation de pistes métalliques (PM1) d’un premier niveau de métal (M1) sur la région diélectrique pré-métal (DPM), les contacts (CNT1) étant adaptés pour connecter électriquement la deuxième couche métallique (CM2) avec une première piste métallique (PM1) du premier niveau de métal (M1). Procédé selon la revendication 9, dans lequel la couche conductrice (P0) est formée en silicium polycristallin, la formation de la première couche conductrice (P0) comprenant une siliciuration formant une couche mince de siliciure de métal (SIM) sur la couche conductrice (P0), et la formation de la première couche métallique (CM1) comprend une formation d’une couche barrière de diffusion, le procédé comprenant une étape de recuit non-oxydant apte à engendrer une liaison chimique entre la couche barrière de diffusion (CM1) et la couche mince de siliciure de métal (SIM). Procédé selon l’une des revendications 9 ou 10, dans lequel la formation de chaque structure capacitive du type métal-isolant-métal (MIMCAP) comprend une gravure d’une tranchée (TRDPM) dans le volume de la région diélectrique pré-métal (DPM), la formation de la première couche métallique (CM1) comprenant un dépôt conforme épousant les flancs et le fond de la tranchée (TRDPM), la formation de la couche diélectrique (CD) comprenant un dépôt conforme épousant les flancs et le fond de la première couche métallique (CM1), et la formation de la deuxième couche métallique (CM2) comprenant un dépôt à l’excès épousant les flancs et le fond de la couche diélectrique (CD) et remplissant chaque tranchée (TRDPM) suivi d’une planarisation mécano-chimique retirant l’excès de la deuxième couche métallique (CM2). Procédé selon l’une des revendications 9 à 11, dans lequel la formation de la couche conductrice (P0) comprend une formation d’une interface diélectrique (OX) isolant électriquement la couche conductrice (P0) et le substrat semiconducteur (SUB), et est configuré pour que la couche conductrice (P0) et l’interface diélectrique (OX) forment, avec le substrat semiconducteur (SUB), une structure capacitive du type métal-oxyde-semiconducteur (MOSCAP). Procédé selon la revendication 12, dans lequel la formation de la couche conductrice (P0) comprend une gravure d’au moins une tranchée (TRSUB) s’étendant dans le substrat (SUB) perpendiculairement à une surface du substrat (FA), un remplissage de ladite au moins une tranchée (TRSUB) avec un matériau conducteur (P0) débordant de la tranchée (TRSUB) au-dessus d’une partie de ladite surface (FA), de sorte que la couche conductrice (P0) comporte une partie horizontale (H) recouvrant ladite surface (FA) et au moins une partie verticale (V) s’étendant en profondeur dans le substrat (SUB) perpendiculairement à ladite surface (SUB). Procédé selon la revendication 13, dans lequel les étapes de gravure de ladite au moins une tranchée (TRSUB) et de remplissage de ladite au moins une tranchée (TRSUB) sont effectuées simultanément avec des étapes analogues de formation d’un transistor d’accès enterrée à grille verticale d’un procédé de fabrication de cellules mémoires d’une mémoire non-volatile. Procédé selon l’une des revendications 12 à 14, comprenant une formation de contacts (CNT2) étant adaptés pour connecter électriquement la couche conductrice (P0) avec une deuxième piste métallique (PM2) du premier niveau de métal (M1), et une formation de contacts (CNT3) étant adaptés pour connecter électriquement le substrat semiconducteur (SUB) avec une troisième piste métallique (PM3) du premier niveau de métal (M1), la deuxième piste métallique (PM2) et la troisième piste métallique (PM3) étant aptes à être couplées l’une avec l’autre ou avec la première piste métallique (PM1). Procédé selon l’une des revendications 9 à 11, comprenant une formation d’un barreau conducteur résistif (P1) destiné à appartenir à un élément résistif (RES) ayant deux bornes (IN, OUT), la couche conductrice (P0) étant formée au-dessus du barreau conducteur résistif (P1), le procédé comprenant un couplage de la première piste métallique (PM1), de la couche conductrice (P0), et des bornes (IN, OUT) de l’élément résistif (RES) de façon à former un circuit résistif-capacitif (RC) avec ladite au moins une structure capacitive du type métal-isolant-métal (MIMCAP).