FR 3113214 A1 20220204 FR 2008173 A 20200731 La présente invention concerne un dispositif (10) d’encodage de données adapté à encoder une pluralité de codes LDPC, ledit dispositif d’encodage comportant une interface d’entrée (100) et une interface de sortie (101), et comportant en outre : un premier circuit d’encodage (106) de code LDPC quasi-cyclique, relié en entrée à l’interface d’entrée (100) et en sortie à l’entrée d’un premier circuit multiplexeur (102), un second circuit d’encodage (107) de code LDPC quasi-cyclique, relié en entrée à l’interface d’entrée (100) et en sortie à l’entrée du premier circuit multiplexeur (102), un troisième circuit d’encodage (108) de code LDPC quasi-cyclique, relié en entrée à la sortie du premier circuit multiplexeur (102) et en sortie à l’entrée d’un second circuit multiplexeur (103). Figure 1. Dispositif et procédé d’encodage de codes LDPC La présente invention appartient au domaine des communications numériques, et concerne plus particulièrement un dispositif et un procédé d’encodage de codes à contrôle de parité à faible densité, dits codes LDPC (« Low Density Parity Check » dans la littérature anglo-saxonne). Etat de la technique Les codes LDPC sont de plus en plus répandus, dans les systèmes de communication terrestre ou par satellite. Par exemple, le standard de communication 5G défini par l’ETSI « European Telecommunication Standards Institute ») intègre des codes LDPC. Également, le standard DVB-S2 (« Digital Video Broadcast-Satellite Second Generation ») de diffusion vidéo par satellite intègre des codes LDPC. Actuellement, le CCSDS (« Consultative Committee for Space Data Systems »), qui réunit notamment les principales agences spatiales mondiales, est en train de définir un standard de communication pour lequel des codes LDPC ont été définis par la société AIRBUS DEFENCE AND SPACE et proposés par le Centre National d’Etudes Spatiales, CNES. Le débit de transmission envisagé, de l’ordre de 10 Gbits/s, permettrait notamment à des satellites d’observation de transmettre rapidement au sol une quantité importante de données d’observation. Le standard de communication en cours de définition par le CCSDS est prévu pour comporter une pluralité de codes LDPC différents, permettant d’adapter le code LDPC utilisé aux conditions de transmission et/ou à la quantité de données à transmettre. Notamment, plusieurs taux de codage sont envisagés pour les codes LDPC. Il est également envisagé d’utiliser des codes LDPC de types différents. En particulier, il est envisagé d’utiliser un premier type de codes LDPC pour les taux de codage les plus faibles, et d’utiliser un second type de codes LDPC pour les taux de codage les plus élevés. Toutefois, une telle flexibilité, en termes de taux de codage et de type de code LDPC, couplée à un débit de transmission élevé, est particulièrement complexe à atteindre. Surtout dans le cas d’un dispositif d’encodage à embarquer dans un satellite, pour lequel les composants de calcul pouvant être utilisés, c’est-à-dire qualifiés pour le vol spatial, sont peu nombreux et présentent généralement des performances inférieures à celles des composants de calcul pouvant être utilisés au sol. Il existe donc un besoin pour une architecture de dispositif d’encodage permettant à la fois d’implémenter de manière flexible différents types de codes LDPC, qui soit en outre compatible avec des débits de transmission élevés. Une telle architecture présenterait un intérêt dans le contexte du standard défini par le CCSDS, mais également, plus généralement, pour tout système de communication susceptible d’utiliser différents types de codes LDPC. La présente invention a pour objectif de remédier à tout ou partie des limitations des solutions de l'art antérieur, notamment celles exposées ci-avant, en proposant une solution qui permet d’implémenter de manière flexible différents types de codes LDPC, et qui est en outre compatible avec des débits de transmission élevés. A cet effet, et selon un premier aspect, il est proposé un dispositif d’encodage de données adapté à encoder une pluralité de codes LDPC, ledit dispositif d’encodage comportant une interface d’entrée pour recevoir des données d’un paquet de données à encoder et une interface de sortie pour fournir des données encodées. Ledit dispositif d’encodage comporte : un premier circuit multiplexeur et un second circuit multiplexeur, ledit premier circuit multiplexeur étant relié en entrée à l’interface d’entrée et en sortie à l’entrée dudit second circuit multiplexeur, ledit second circuit multiplexeur étant relié en sortie à l’interface de sortie, un premier circuit d’encodage de code LDPC quasi-cyclique, relié en entrée à l’interface d’entrée et en sortie à l’entrée du premier circuit multiplexeur, un second circuit d’encodage de code LDPC quasi-cyclique, relié en entrée à l’interface d’entrée et en sortie à l’entrée du premier circuit multiplexeur, ledit second circuit d’encodage étant agencé en parallèle avec ledit premier circuit d’encodage, un troisième circuit d’encodage de code LDPC quasi-cyclique, relié en entrée à la sortie du premier circuit multiplexeur et en sortie à l’entrée du second circuit multiplexeur. Ainsi, le dispositif d’encodage comporte trois circuits d’encodage de codes LDPC quasi-cycliques. Les codes LDPC quasi-cycliques correspondent à un type général de code LDPC, bien connus de l’homme de l’art (voir par exemple [Foss]). Les codes LDPC quasi-cycliques sont connus pour permettre un encodage et un décodage efficace par une parallélisation possible de nombreux traitements, et pour lesquels de nombreuses architectures optimisées existent. De tels codes LDPC quasi-cycliques sont donc particulièrement adaptés pour des applications visant des débits de transmission élevés, de l’ordre de plusieurs Gbits/s, comme c’est le cas notamment pour le standard défini par le CCSDS. En outre, de nombreux types particuliers de codes LDPC correspondent à des codes LDPC quasi-cycliques et/ou à des juxtapositions et/ou à des combinaisons de codes LDPC quasi-cycliques. Par exemple, un code LDPC à simple contrôle de parité, dit code LDPC SPC (« Single Parity Check » dans la littérature anglo-saxonne) est un type particulier de code LDPC quasi-cyclique. De même, un code LDPC à répétition irrégulière-accumulation, dit code LDPC IRA (« Irregular Repeat Accumulate ») est un type particulier de code LDPC quasi-cyclique. En outre, les trois circuits d’encodage de codes LDPC comportent : un premier circuit d’encodage de code LDPC et un second circuit d’encodage de code LDPC agencés en parallèle, permettant de réaliser des codes LDPC juxtaposant des codes LDPC quasi-cycliques ; par exemple la juxtaposition d’un code LDPC IRA et d’un code LDPC SPC permet d’obtenir un code LDPC à accumulation répétition accumulation, dit code LDPC ARA (« Accumulate Repeat Accumulate ») ; un troisième circuit d’encodage de code LDPC agencé en série avec les premier et second circuits d’encodage de codes LDPC quasi-cycliques, ce qui permet de combiner des codes LDPC quasi-cycliques en série, en injectant dans le troisième circuit d’encodage de code LDPC quasi-cyclique des données encodées par le premier et/ou le second circuit d’encodage de code LDPC. On comprend donc qu’une telle architecture de dispositif d’encodage permet de former de nombreux types différents de codes LDPC, au moyen de configurations adaptées des trois circuits d’encodage de codes LDPC quasi cycliques. Une telle architecture permet notamment de former les différents types de codes LDPC proposés pour le standard en cours de définition par le CCSDS, qui comportent : des codes LDPC ARA juxtaposant des codes LDPC IRA et SPC en parallèle pour les taux de codage les plus élevés, des codes LDPC combinant des codes LDPC ARA et SPC en série (qui peuvent être considérés comme étant semblables à des codes Raptor) pour les taux de codage les plus faibles. Outre le fait que les codes LDPC quasi-cycliques sont particulièrement adaptés pour des applications visant des débits de transmission élevés, l’architecture du dispositif d’encodage proposé permet également d’effectuer de nombreux traitements en parallèle. Par exemple, les premier et second circuits d’encodage de code LDPC peuvent encoder des données en parallèle pour la réalisation d’un même mot de code LDPC. En outre, les accès en écriture, dont les durées peuvent s’avérer critiques pour des débits de transmission de l’ordre du Gbits/s, peuvent être fortement parallélisés. Par exemple, il est possible d’écrire en parallèle les données à encoder dans des mémoires tampon d’entrée respectives des trois circuits d’encodage de codes LDPC tout en écrivant, dans un mémoire tampon de sortie du dispositif d’encodage, des données à inclure à l’identique dans le mot de code LDPC (bits systématiques). En pratique, les inventeurs ont vérifié qu’une telle architecture de dispositif d’encodage permettait d’atteindre un débit de transmission de 10 Gbits/s pour des codes LDPC combinant des codes ARA et SPC en série, conformes aux codes LDPC proposés pour le standard CCSDS, au moyen d’un circuit logique programmable de type FPGA (« Field-Programmable Gate Array ») commercialisé par la Société Xilinx® sous la référence KU060. Dans des modes particuliers de réalisation, le dispositif d’encodage peut comporter en outre l'une ou plusieurs des caractéristiques suivantes, prises isolément ou selon toutes les combinaisons techniquement possibles. Dans des modes particuliers de réalisation, le dispositif d’encodage comporte au moins une mémoire dans laquelle sont mémorisées des informations de configuration comportant : au moins une matrice d’encodage de code LDPC IRA pour configurer le premier circuit d’encodage, au moins une matrice d’encodage de code LDPC SPC pour configurer le second circuit d’encodage, au moins une matrice d’encodage de code LDPC SPC pour configurer le troisième circuit d’encodage. Dans des modes particuliers de réalisation, au moins une matrice d’encodage de code LDPC est mémorisée partiellement, des lignes ou colonnes adjacentes de ladite matrice d’encodage de code LDPC qui sont constituées de valeurs nulles n’étant pas mémorisées. De telles dispositions permettent de réduire l’empreinte mémoire pour la configuration des circuits d’encodage de codes LDPC, et permettent également d’accélérer l’encodage en évitant de charger/décharger des valeurs non utilisées en pratique. Dans des modes particuliers de réalisation, le troisième circuit d’encodage comporte une mémoire tampon d’entrée de taille adaptée à mémoriser des données correspondant à au moins deux paquets de données à encoder. De telles dispositions permettent de paralléliser davantage les traitements, en permettant de réaliser l’écriture en mémoire tampon d’entrée de données du paquet de données suivant tout en effectuant l’encodage des données du paquet de données en cours. Dans des modes particuliers de réalisation, le premier circuit multiplexeur est relié au second circuit multiplexeur par l’intermédiaire d’une mémoire tampon. Grâce à cette mémoire tampon, l’écriture des mots de code LDPC sur l’interface de sortie du dispositif d’encodage est plus efficace car elle peut être réalisée sur des blocs de données en mode rafale pour optimiser l’utilisation de la bande passante de l’interface de sortie (« burst accesses » dans la littérature anglo-saxonne). Dans des modes particuliers de réalisation, la mémoire tampon entre le premier circuit multiplexeur et le second circuit multiplexeur est de type premier entré-premier sorti. Dans des modes particuliers de réalisation, la mémoire tampon entre le premier circuit multiplexeur et le second circuit multiplexeur est de taille adaptée à mémoriser des données correspondant à au moins deux paquets de données à encoder. De telles dispositions permettent de paralléliser davantage les traitements, en permettant de réaliser l’écriture dans cette mémoire tampon de données du paquet de données suivant à inclure à l’identique (bits systématiques) pendant que le troisième circuit d’encodage de code LDPC effectue l’encodage des données du paquet de données en cours. Dans des modes particuliers de réalisation, le dispositif d’encodage est configuré pour encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : ou selon la forme suivante : expressions dans lesquelles les matrices et sont des matrices diagonales (matrices identités), et la matrice est une matrice à double diagonale. En particulier, les codes LDPC proposés pour le standard défini le CCSDS peuvent être exprimés sous ces formes (code LDPC ARA d’une part, et combinaison de codes LPDC ARA et SPC en série d’autre part). Dans des modes particuliers de réalisation, le dispositif d’encodage est configuré pour encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : Selon un second aspect, il est proposé un satellite comportant un dispositif d’encodage selon l’un quelconque des modes de réalisation de l’invention. Dans des modes particuliers de réalisation du satellite, les données encodées sont transmises sur une liaison optique et/ou les données encodées sont transmises à un débit supérieur à 5 Gbits/s, par exemple 10 Gbits/s. Selon un troisième aspect, il est proposé un procédé d’encodage de codes LDPC au moyen d’un dispositif d’encodage selon l’un quelconque des modes de réalisation de l’invention. Le procédé d’encodage comporte : une écriture en parallèle de données d’un paquet de données à encoder dans des mémoires tampons d’entrée respectives du premier circuit d’encodage, du second circuit d’encodage et du troisième circuit d’encodage, un encodage en parallèle des données en mémoire tampon d’entrée par le premier circuit d’encodage et le second circuit d’encodage, une écriture de données encodées par respectivement le premier circuit d’encodage et le second circuit d’encodage dans la mémoire tampon d’entrée du troisième circuit d’encodage, un encodage des données en mémoire tampon d’entrée par le troisième circuit d’encodage. Dans des modes particuliers de mise en œuvre, le procédé d’encodage peut comporter en outre l'une ou plusieurs des caractéristiques suivantes, prises isolément ou selon toutes les combinaisons techniquement possibles. Dans des modes particuliers de mise en œuvre, le procédé d’encodage comporte, en parallèle de l’encodage par le troisième circuit d’encodage, une écriture en parallèle de données d’un autre paquet de données à encoder dans les mémoires tampons d’entrée respectives du premier circuit d’encodage, du second circuit d’encodage et du troisième circuit d’encodage. Dans des modes particuliers de mise en œuvre, le dispositif d’encodage comportant une mémoire tampon entre le premier circuit multiplexeur et le second circuit multiplexeur, les données du paquet de données sont écrites dans ladite mémoire tampon en parallèle de l’écriture dans les mémoires tampons d’entrée respectives du premier circuit d’encodage, du second circuit d’encodage et du troisième circuit d’encodage. Selon un quatrième aspect, il est proposé un produit programme de configuration comportant des instructions qui, lorsqu’elles sont mises en œuvre pour configurer un circuit logique programmable, configurent ledit circuit logique programmable pour former un dispositif d’encodage selon l’un quelconque des modes de réalisation de l’invention. Les instructions du produit programme de configuration sont par exemple en langage haut niveau (par exemple VHDL, Verilog, etc.) ou en langage bas niveau (correspondant à du langage haut niveau compilé pour le circuit logique programmable considéré). Présentation des figures L’invention sera mieux comprise à la lecture de la description suivante, donnée à titre d’exemple nullement limitatif, et faite en se référant aux figures qui représentent : Figure 1 : une représentation schématique d’un exemple de réalisation d’un dispositif d’encodage de codes LDPC, Figure 2 : une représentation schématique d’un exemple de réalisation d’un circuit d’encodage de code LDPC quasi-cyclique, Figure 3 : une représentation schématique d’un mode préféré de réalisation d’un dispositif d’encodage de codes LDPC, Figure 4 : une représentation schématique d’un exemple de matrice d’encodage pour un code LDPC IRA, Figure 5 : une représentation schématique d’un exemple de matrice d’encodage pour un premier code LDPC SPC, Figure 6 : une représentation schématique d’un exemple de matrice d’encodage pour un second code LDPC SPC, Figure 7 : un diagramme illustrant les principales étapes d’un exemple de mise en œuvre d’un procédé d’encodage de code LDPC, Figure 8 : une représentation schématique illustrant la mise en œuvre d’une étape du procédé d’encodage de la figure 7, Figure 9 : une représentation schématique illustrant la mise en œuvre d’une étape du procédé d’encodage de la figure 7, Figure 10 : une représentation schématique illustrant la mise en œuvre d’une étape du procédé d’encodage de la figure 7, Figure 11 : une représentation schématique illustrant la mise en œuvre d’une étape du procédé d’encodage de la figure 7. Dans ces figures, des références identiques d’une figure à une autre désignent des éléments identiques ou analogues. Pour des raisons de clarté, les éléments représentés ne sont pas à l’échelle, sauf mention contraire. La figure 1 représente schématiquement un mode particulier de réalisation d’un dispositif 10 d’encodage adapté à encoder une pluralité de codes LDPC. Le dispositif 10 d’encodage comporte par exemple un ou des circuits logiques programmables, de type FPGA, PLD, etc., et/ou un ou des circuits intégrés spécialisés (ASIC), configurés pour réaliser les différents traitements d’encodage des codes LDPC. Dans le cas d’applications spatiales visant des débits de transmission de l’ordre de quelques Gbits/s, le dispositif 10 d’encodage est par exemple implémenté par un ASIC ou par un circuit logique programmable de type FPGA (par exemple le modèle Xilinx® KU060). Tel qu’illustré par la figure 1, le dispositif 10 d’encodage comporte une interface d’entrée 100, pour recevoir des données à encoder d’un paquet de données, et une interface de sortie 101, pour fournir des données encodées obtenues à partir des données reçues sur l’interface d’entrée 100. Suivant un exemple non limitatif, l’interface d’entrée 100 et l’interface de sortie 101 peuvent mettre en œuvre le protocole d’interface AXI4 (« Advanced eXtensible Interface-4 ») ou dérivé dudit protocole d’interface AXI4. Toutefois, tout type de protocole d’interface compatible avec le débit de transmission souhaité peut être considéré pour l’interface d’entrée 100 et l’interface de sortie 101, qui peuvent en outre utiliser des protocoles d’interface différents. En outre, le dispositif 10 d’encodage comporte un premier circuit multiplexeur 102 et un second circuit multiplexeur 103. Tel qu’illustré par la figure 1, le premier circuit multiplexeur 102 est relié en entrée, par une liaison 104, à l’interface d’entrée 100 du dispositif 10 d’encodage. Le premier circuit multiplexeur 102 est également relié en sortie, par une liaison 105, à l’entrée du second circuit multiplexeur 103. Le second circuit multiplexeur 103 est en outre relié en sortie à l’interface de sortie 101 du dispositif 10 d’encodage. Ainsi, l’interface de sortie 101 est reliée à l’interface d’entrée 100 par l’intermédiaire du premier circuit multiplexeur 102 et du second circuit multiplexeur 103, via les liaisons 104 et 105, et ce trajet permet notamment de fournir sur l’interface de sortie 101 des données qui sont incluses à l’identique dans les mots de code LDPC (bits systématiques des mots de code LDPC). Tel qu’illustré par la figure 1, le dispositif 10 d’encodage comporte, agencés en parallèle entre eux et avec la liaison 104, un premier circuit d’encodage 106 de code LDPC quasi-cyclique et un second circuit d’encodage 107 de code LDPC quasi-cyclique. Ainsi, il existe trois trajets parallèles entre l’interface d’entrée 100 et le premier circuit multiplexeur 102, via respectivement la liaison 104, le premier circuit d’encodage 106 et le second circuit d’encodage 107. Le dispositif 10 d’encodage comporte également, agencé en parallèle avec la liaison 105, un troisième circuit d’encodage 108 de code LDPC quasi-cyclique. Ainsi, il existe deux trajets parallèles entre le premier circuit multiplexeur 102 et le second circuit multiplexeur 103, via respectivement la liaison 105 et le troisième circuit d’encodage 108. Tel qu’indiqué précédemment, le dispositif 10 d’encodage comporte trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques. Les codes LDPC quasi-cycliques sont connus pour permettre un encodage efficace par une parallélisation de nombreux traitements. Pour de tels codes LDPC quasi-cycliques, on définit généralement un facteur d’expansion (ou taille de circulante), qui correspond à la taille maximale des blocs pouvant être traités en parallèle par ligne de circulante. Par exemple, dans le cas de certains codes LDPC proposés pour le standard défini par le CCSDS, le facteur d’expansion est égal à , et la taille des mots de code LDPC est constante quel que soit le type de code LDPC considéré ou le taux de codage considéré, égale à bits. Le fait de considérer une taille de mots de code LDPC constante, par exemple égale à bits, permet de dimensionner les traitements de manière homogène pour tous les taux de codage. Tel qu’indiqué précédemment, il existe dans la littérature de nombreuses architectures possibles pour l’implémentation de tels codes LDPC quasi-cycliques. La figure 2 représente schématiquement un exemple non-limitatif d’architecture pouvant être utilisée pour chacun des circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques du dispositif 10 d’encodage. Dans l’exemple illustré par la figure 2, le circuit d’encodage 106, 107, 108 comporte : une mémoire tampon d’entrée 201, de type premier entré-premier sorti (« First In First Out » ou FIFO dans la littérature anglo-saxonne), une unité d’alignement d’entrée 202, qui permet de former des blocs de bits de données à encoder de la taille du facteur d’expansion , une mémoire volatile ou non-volatile 203 (« Random Access Memory » ou RAM, « Read-Only Memory » ou ROM) dans laquelle sont mémorisées des informations de configuration relatives à un ou plusieurs codes LDPC supportés, comme par exemple les matrices d’encodage à utiliser (qui peuvent être mémorisées sous toute forme adaptée), ou encore le nombre et les positions d’éventuels bits à poinçonner, le nombre et les positions des bits systématiques, le nombre et les positions des bits de parité, etc., des mémoires volatiles 204 et 205, pour mémoriser respectivement des blocs de bits avant encodage et des blocs de bits de parité, de la taille du facteur d’expansion , un noyau de traitement 206 pour effectuer les différents traitements d’encodage, basé principalement sur des portes logiques de type XOR, une mémoire volatile de sortie 207, pour mémoriser provisoirement les blocs de bits de données encodées de la taille du facteur d’expansion , une unité d’alignement de sortie 208, qui adapte la taille des blocs de bits de données encodées à la taille attendue en sortie du circuit d’encodage 106, 107, 108. Bien évidemment, il existe d’autres architectures pouvant être utilisées pour chacun des circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques, et le choix d’une architecture particulière ne constitue qu’une variante d’implémentation de l’invention. Dans l’exemple illustré par la figure 2, les informations de configuration sont mémorisées dans une mémoire volatile ou non-volatile 203 interne au circuit d’encodage 106, 107, 108. Rien n’exclut cependant, suivant d’autres exemples, de considérer d’autres configurations pour la mémorisation des informations de configuration. Par exemple, il est possible de regrouper les informations de configuration des trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques dans une seule mémoire volatile ou non-volatile partagée par lesdits trois circuits d’encodage 106, 107, 108. Dans le cas où le dispositif 10 d’encodage est implémenté au moins en partie sur un circuit logique programmable FPGA, les informations de configuration sont par exemple mémorisées dans une ou plusieurs mémoires volatiles dudit FPGA dont le contenu est chargé à l’initialisation dudit FPGA, à partir d’une ou plusieurs mémoires non-volatiles qui peuvent être internes ou externes audit dispositif 10 d’encodage. Le cas échéant, la ou les mémoires non-volatiles mémorisent également, de préférence, le produit programme de configuration utilisé pour configurer ledit FPGA. Grâce à son architecture particulière, le dispositif 10 d’encodage comporte de nombreux trajets possibles pour les bits de données à encoder et/ou pour les bits de données encodées. Ainsi, des bits de données correspondant à des bits systématiques peuvent être envoyés de l’interface d’entrée 100 vers l’interface de sortie via les liaisons 104 et 105. Des bits de données à encoder peuvent être envoyés directement au troisième circuit d’encodage 108, via la liaison 104, sans passer par le premier circuit d’encodage 106 ou le second circuit d’encodage 107. Des bits de données encodées par le premier circuit d’encodage 106 et/ou par le second circuit d’encodage 107 peuvent être envoyés vers le troisième circuit d’encodage 108 ou vers l’interface de sortie 101 (via la liaison 105), etc. En outre, de nombreux types particuliers de codes LDPC correspondent à des codes LDPC quasi-cycliques et/ou à des juxtapositions et/ou à des combinaisons de codes LDPC quasi-cycliques (SPC, IRA, ARA, etc.), et on comprend qu’une telle architecture de dispositif 10 d’encodage permet de former de nombreux types différents de codes LDPC, au moyen de configurations adaptées des trois circuits d’encodage 106, 107, 108. Chacun des trois circuits d’encodage 106, 107, 108 de codes LDPC peut être configuré pour former différents codes LDPC, correspondant par exemple à des types différents de codes LDPC et/ou à des taux de codage différents pour un même type de code LDPC. Par exemple, il est possible de mémoriser plusieurs matrices d’encodage pour un même circuit d’encodage 106, 107, 108, qui pourront être utilisées à des instants différents, en fonction du code LDPC sélectionné et mis en œuvre à un instant donné par le dispositif 10 d’encodage. Un tel dispositif 10 d’encodage permet notamment de former les différents types de codes LDPC envisagés pour le standard défini par le CCSDS, qui comportent des codes LDPC ARA juxtaposant des codes LDPC IRA et SPC en parallèle, mais également des codes LDPC combinant des codes LDPC ARA et SPC en série. La figure 3 représente schématiquement un mode préféré de réalisation du dispositif 10 d’encodage. Tel qu’illustré par la figure 3, le dispositif 10 d’encodage comporte, outre les éléments décrits en référence à la figure 1, une mémoire tampon 109, par exemple de type FIFO, agencée sur la liaison 105 entre le premier circuit multiplexeur 102 et le second circuit multiplexeur 103. Grâce à cette mémoire tampon 109, l’écriture des mots de code LDPC sur l’interface de sortie 101 du dispositif d’encodage est plus efficace. En effet, il est possible de regrouper au fur et à mesure, dans la mémoire tampon 109, des bits de données encodées (bits systématiques et/ou bits de parité). Ainsi, les transferts de mémoire vers l’interface de sortie 101 peuvent être réalisés en transférant des blocs de bits de données encodées en mode rafale pour optimiser l’utilisation de la bande passante de l’interface de sortie (« burst accesses » dans la littérature anglo-saxonne). Dans la suite de la description, on considère de manière non limitative que : le premier circuit d’encodage 106 est configuré pour former un ou plusieurs codes LDPC IRA ; à cet effet, les informations de configuration du premier circuit d’encodage 106 comportent au moins une matrice d’encodage de code LDPC IRA, le second circuit d’encodage 107 est configuré pour former un ou plusieurs codes LDPC SPC ; à cet effet, les informations de configuration du second circuit d’encodage 107 comportent au moins une matrice d’encodage de code LDPC SPC, le troisième circuit d’encodage 108 est configuré pour former un ou plusieurs codes LDPC SPC ; à cet effet, les informations de configuration du troisième circuit d’encodage 108 comportent au moins une matrice d’encodage de code LDPC SPC. Avec une telle configuration des trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques, le dispositif 10 d’encodage peut notamment encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : expression dans laquelle les matrices et sont des matrices diagonales (matrice identité), et la matrice est une matrice à double diagonale (éventuellement incomplète en ce que les valeurs de la double diagonale ne sont pas nécessairement toutes non nulles, mais toutes les valeurs en dehors de la double diagonale sont nulles). Les matrices , et sont des matrices complétant les matrices respectivement , et pour former des matrices de parité de codes LDPC quasi-cycliques. Une telle matrice de parité correspond par exemple au cas d’un code LDPC combinant en série des codes LDPC SPC et ARA, le code ARA étant lui-même une juxtaposition de codes LDPC IRA et SPC en série. Dans des modes préférés de réalisation, la matrice peut être mise sous la forme ou , afin de limiter la quantité de calculs associés. Avec une telle configuration des trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques, le dispositif 10 d’encodage peut également encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : expression dans laquelle ce qui a dit en référence à l’expression [Math. 1] au sujet des matrices , , et est valable également pour l’expression [Math. 2], les matrices n’étant cependant pas nécessairement les mêmes. Une telle matrice de parité correspond par exemple au cas d’un code LDPC ARA juxtaposant des codes LDPC IRA et SPC en série. Avec une telle configuration des trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques, le dispositif 10 d’encodage peut également encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : expression dans laquelle ce qui a dit en référence à l’expression [Math. 1] au sujet des matrices et est valable également pour l’expression [Math. 3], les matrices n’étant cependant pas nécessairement les mêmes. Une telle matrice de parité correspond par exemple au cas d’un code LDPC IRA. Les matrices de parité données par les expressions [Math. 1] et [Math. 2] sont avantageuses en ce qu’elles permettent d’effectuer un encodage simple des différents codes LPDC quasi-cycliques des trois circuits d’encodage 106, 107, 108. On décrit ci-après un exemple d’implémentation des différents codes LDPC quasi-cycliques dans le cas d’un code LDPC dont la matrice de parité peut être mise sous la forme donnée par l’expression [Math. 1], et en considérant en outre, à titre d’exemple, que . En pratique, on peut considérer que : la matrice correspond à la matrice de parité d’un code LDPC IRA, la matrice correspond à la matrice de parité d’un code LDPC SPC implémenté par le second circuit d’encodage 107, dit code LDPC SPC1, la matrice correspond à la matrice de parité d’un code LDPC SPC implémenté par le troisième circuit d’encodage 108, dit code LDPC SPC2. On considère que la matrice est de dimensions , que la matrice est de dimensions et que la matrice est de dimensions . Afin de faciliter l’implémentation, on transforme les matrices de parité , et au moyen d’un matrice de permutation de dimensions qui réalise un entrelacement lignes-colonnes tel que chaque ligne d’une matrice devient la ligne dans la matrice . On peut calculer de la sorte des matrices , et à utiliser pour l’encodage (compatibles avec la forme décrite dans [RiShUr]), telles que : Etant donné que les matrices et correspondent à la matrice identité, on a On désigne par le vecteur ligne de bits de données à encoder, et par le vecteur ligne de bits de parité. D’après la forme de la matrice de parité donnée par l’expression [Math. 1], on constate que le vecteur peut être décomposé comme suit : Également, on constate d’après la forme de la matrice que le code LPDC SPC1 ne prend en compte qu’une partie des bits de données à encoder, de sorte qu’il est possible de décomposer le vecteur comme suit : expression dans laquelle les vecteur comprend les bits de données à encoder qui sont utilisés par le code LDPC SPC1. En désignant par , et étant donné que : alors on en déduit que les bits de parité peuvent être obtenus en calculant l’expression suivante : En désignant par le vecteur ligne comprenant les bits du vecteur qui sont utilisés par le code LDPC IRA, alors l’encodage du code LDPC IRA, pour obtenir le vecteur , peut être réalisé de manière conventionnelle selon l’expression suivante : Une fois que les vecteurs et ont été calculés, les bits de données fournis en entrée du code LDPC SPC2 (troisième circuit d’encodage 108) correspondent à un vecteur . Etant donné que la matrice correspond à la matrice identité, le vecteur peut être calculé selon l’expression suivante : Le mot de code LDPC final formé, désigné par , est par exemple donné par l’expression suivante : Les figures 4, 5 et 6 montrent des matrices , et pouvant être mémorisées en tant que matrices d’encodage pour encoder un code LDPC combinant des codes LDPC ARA et SPC en série, le code LDPC ARA étant lui-même obtenu par la juxtaposition de codes LDPC IRA et SPC en parallèle. Dans ces figures, les zones en noir correspondent à des valeurs non nulles, tandis que les zones en blanc correspondent à des valeurs nulles. Dans l’exemple illustré par les figures 4 à 6, le code LPDC obtenu présente un taux de codage égal à , et une taille de mots de code égale à bits (obtenus à partir d’un paquet de données comportant bits de données à encoder). Plus particulièrement : la figure 4 représente schématiquement un exemple de matrice de dimensions , la figure 5 représente schématiquement un exemple de matrice de dimensions , la partie a) de la figure 6 représente schématiquement un exemple de matrice de dimensions ; toutefois, on constate que cette matrice comporte de nombreuses colonnes adjacentes constituées de valeurs nulles ; de préférence, les colonnes adjacentes (ou les lignes adjacentes si l’on considère par exemple la matrice transposée) constituées de valeurs nulles ne sont pas mémorisées afin de réduire l’empreinte mémoire et d’accélérer l’encodage, et la partie b) de la figure 6 représente la matrice mémorisée, de dimensions . La figure 7 représente les principales étapes d’un procédé 70 d’encodage dans le cas d’un code LDPC nécessitant d’utiliser les trois circuits d’encodage 106, 107, 108, le premier circuit d’encodage 106 et le second circuit d’encodage 107 étant utilisés en parallèle entre eux, et en série avec le troisième circuit d’encodage 108. Tel qu’illustré par la figure 7, le procédé 70 d’encodage comporte notamment : une étape S71 d’écriture en parallèle de données d’un paquet de données à encoder dans des mémoires tampons d’entrée respectives du premier circuit d’encodage 106, du second circuit d’encodage 107 et du troisième circuit d’encodage 108, une étape S72 d’encodage en parallèle des données en mémoire tampon d’entrée par le premier circuit d’encodage 106 et le second circuit d’encodage 107, une étape S73 d’écriture de données encodées par respectivement le premier circuit d’encodage 106 et le second circuit d’encodage 107 dans la mémoire tampon d’entrée du troisième circuit d’encodage 108, une étape S74 d’encodage des données en mémoire tampon d’entrée par le troisième circuit d’encodage 108. Outre ces étapes principales, d’autres étapes peuvent être mises en œuvre, par exemple pour écrire les bits systématiques dans la mémoire tampon 109 (ou directement sur l’interface de sortie 101 dans le cas du dispositif 10 d’encodage de la figure 1), et/ou pour écrire des bits de parité fournis par le premier circuit d’encodage 106 et/ou par le second circuit d’encodage 107, à inclure dans le mot de code LDPC, dans la mémoire tampon 109 (ou directement sur l’interface de sortie 101). On décrit à présent un exemple de mise en œuvre du procédé 70 d’encodage, dans le cas du dispositif d’encodage de la figure 3, pour encoder un code LDPC combinant des codes LDPC ARA et SPC en série, le code LDPC ARA étant lui-même obtenu par la juxtaposition de codes LDPC IRA et SPC en parallèle. Dans cet exemple, on considère de manière non limitative le cas où le code LPDC obtenu présente un taux de codage égal à , et une taille de mots de code égale à bits (obtenus à partir d’un paquet de données comportant bits de données à encoder), utilisant par exemple les matrices , et représentées sur les figures 4 à 6. La figure 8 illustre l’étape S71 d’écriture. Tel qu’illustré par la figure 8, les bits de données à encoder sont écrits dans la mémoire tampon d’entrée du premier circuit d’encodage 106. Seuls bits de données à encoder sont écrits dans la mémoire tampon d’entrée du second circuit d’encodage 107, et seuls bits de données à encoder sont écrits dans la mémoire tampon d’entrée du troisième circuit d’encodage 108. En outre, les bits systématiques, au nombre de après poinçonnage, sont écrits dans la mémoire tampon 109 entre le premier circuit multiplexeur 102 et le second circuit multiplexeur 103. Les figures 9 et 10 illustrent l’étape S72 d’encodage et S73 d’écriture dans la mémoire tampon d’entrée du troisième circuit d’encodage 108. Tel qu’illustré par la figure 9, l’encodage par le second circuit d’encodage 107 s’achève en premier, et produit bits de parité, désignés par SPC1. Les bits de parité SPC1 sont écrits à la fois dans la mémoire tampon d’entrée du troisième circuit d’encodage 108 et dans la mémoire tampon 109 entre le premier circuit multiplexeur 102 et le second circuit multiplexeur 103, à la suite des bits systématiques. Tel qu’illustré par la figure 10, l’encodage par le premier circuit d’encodage 106 s’achève en second, et produit bits de parité, désignés par IRA. Seuls bits de parité IRA sont écrits dans la mémoire tampon d’entrée du troisième circuit d’encodage 108. Les bits de parité IRA sont écrits dans la mémoire tampon 109 entre le premier circuit multiplexeur 102 et le second circuit multiplexeur 103, à la suite des bits de parité SPC1. La figure 11 illustre l’étape S74 d’encodage par le troisième circuit d’encodage 108. Tel qu’illustré par la figure 11, l’encodage par le troisième circuit d’encodage 108 produit bits de parité, désignés par SPC2, à partir des bits de données, des bits de parité SPC1 et des bits de parité IRA mémorisés dans la mémoire tampon d’entrée dudit troisième circuit d’encodage 108. A l’issue de l’étape S74 d’encodage par le troisième circuit d’encodage 108, le mot de code LDPC généré peut être fourni sur l’interface de sortie 101, en écrivant sur celle-ci les bits systématiques ( ), les bits de parité SPC1 ( ) et les bits de parité IRA ( ) mémorisés dans la mémoire tampon 109, puis les bits de parité SPC2 ( ) fournis par le troisième circuit d’encodage 108, formant ainsi le mot de code LDPC final comportant bits de données encodées. Ainsi, le dispositif 10 d’encodage proposé permet d’optimiser les traitements, notamment par la possibilité de réaliser de nombreux accès en écriture en parallèle (dans les mémoires tampons d’entrée respectives des trois circuits d’encodage 106, 107, 108, et éventuellement dans la mémoire tampon 109), mais également par le fait que certains traitements d’encodage sont réalisés en parallèle (par les premier et second circuits d’encodage 106, 107). Dans des modes préférés de réalisation du dispositif 10 d’encodage, la mémoire tampon d’entrée du troisième circuit d’encodage 108 est de taille adaptée à mémoriser des données correspondant à au moins deux paquets de données à encoder. Dans le cas du dispositif 10 d’encodage de la figure 3, la mémoire tampon 109 entre le premier circuit multiplexeur 102 et le second circuit multiplexeur 103 est également de taille adaptée à mémoriser des données correspondant à au moins deux paquets de données à encoder. De telles dispositions sont avantageuses en ce qu’elles permettent en outre de paralléliser les traitements d’encodage réalisés par le troisième circuit d’encodage 108 avec ceux réalisés par les premier et second circuits d’encodage 106, 107. En effet, après que les bits de données encodées par les premier et second circuits d’encodage 106, 107 ont été écrits dans la mémoire tampon d’entrée du troisième circuit d’encodage 108 (et dans la mémoire tampon 109), les bits de données d’un nouveau paquet de données à encoder peuvent être écrits dans les mémoires tampons d’entrée des trois circuits d’encodage 106, 107, 108, et peuvent commencer à être encodés par les premier et second circuits d’encodage 106, 107 avant que le troisième circuit d’encodage 108 n’ait fini d’encoder les bits de données du paquet de données précédent. Ce qui a été décrit en référence aux figures 7 à 11 correspond à une utilisation avantageuse du dispositif 10 d’encodage dans le cas de la mise en œuvre d’un code LDPC utilisant les trois circuits d’encodage 106, 107, 108, qui correspond au cas le plus contraignant pour obtenir des débits de transmission élevés. Dans le cas où le code LDPC considéré ne requiert pas d’utiliser le troisième circuit d’encodage 108, par exemple pour encoder un code LDPC ARA (au moyen d’une juxtaposition de codes LDPC IRA et SPC en parallèle), il est possible d’écrire directement les bits de parité SPC1 et les bits de parité IRA à la suite des bits systématiques dans la mémoire tampon 109 (ou directement dans l’interface de sortie 101 dans le cas du dispositif 10 d’encodage de la figure 1), sans utiliser le troisième circuit d’encodage 108. Il est également possible d’encoder un code LDPC IRA en écrivant directement les bits de parité IRA à la suite des bits systématiques dans la mémoire tampon 109 (ou directement dans l’interface de sortie 101), sans utiliser le second circuit d’encodage 107 et sans utiliser le troisième circuit d’encodage 108, etc. Par ses différentes caractéristiques et leurs avantages, le dispositif 10 d’encodage atteint les objectifs fixés. En particulier, le dispositif 10 d’encodage peut encoder de manière flexible différents codes LDPC, en utilisant des configurations différentes, notamment pour les trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques. En outre, le dispositif 10 d’encodage proposé est compatible avec des débits de transmission élevés, de l’ordre de 10 Gbits/s. En particulier, les inventeurs ont implémenté les codes LDPC proposés pour le standard défini par le CCSDS sur un circuit logique programmable FPGA Xilinx® KU060, et ont constaté que le débit de transmission attendu (10 Gbps/s) était atteint en utilisant une fréquence d’horloge de 400 MHz, en implémentant sur le FPGA un seul dispositif 10 d’encodage tel que décrit en référence à la figure 3. En utilisant une fréquence d’horloge de 200 MHz, le débit de transmission de 10 Gbps est atteint en implémentant deux dispositifs 10 d’encodage sur le même FPGA Xilinx® KU060, lesquels deux dispositif 10 d’encodage effectuent des traitements en parallèle. L’implémentation de deux dispositifs 10 d’encodage sur un même FPGA Xilinx® KU060 nécessite moins de 5% des ressources dudit FPGA Xilinx® KU060. Le dispositif 10 d’encodage proposé peut être mis en œuvre pour encoder des données à bord d’un satellite, et les données encodées peuvent être transmises à une station sol ou à un autre satellite. Les données encodées peuvent être transmises via une liaison optique (en particulier pour un débit de transmission de 10 Gbps/s) ou via une liaison radioélectrique (dans le cas de débits de transmission inférieurs, par exemple de l’ordre de 1 Gbps/s). De manière plus générale, il est à noter que les modes de mise en œuvre et de réalisation considérés ci-dessus ont été décrits à titre d'exemples non limitatifs, et que d'autres variantes sont par conséquent envisageables. Notamment, l’invention a été décrite en considérant principalement un dispositif 10 d’encodage à embarquer dans un satellite en orbite terrestre. Rien n’exclut cependant, suivant d’autres exemples, d’utiliser le dispositif 10 d’encodage dans des systèmes de communication terrestre. En outre, l’invention a été décrite en considérant principalement un dispositif 10 d’encodage comportant trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques. Rien n’exclut cependant, suivant d’autres exemples, de considérer un nombre plus important de circuits d’encodage de codes LDPC quasi-cycliques. Toutefois, un dispositif 10 d’encodage comportant exactement trois circuits d’encodage 106, 107, 108 de codes LDPC quasi-cycliques correspond à un mode préféré de réalisation, avantageux notamment d’un point de vue compromis entre flexibilité offerte (forte) et l’empreinte mémoire associé (limitée). Références [Foss] M. P. C. Fossorier, « Quasicyclic low-density parity-check codes from circulant permutation matrices », IEEE Transactions on Information Theory, volume 50, N° 8, pages 1788-1793, Août 2004. [RiShUr] T. J. Richardson, M. A. Shokrollahi et R. L. Urbanke, « Design of capacity-approaching irregular low-density parity-check codes », IEEE Transactions on Information Theory, volume 47, N° 2, page 619-637, Février 2001. Dispositif (10) d’encodage de données adapté à encoder une pluralité de codes à contrôle de parité à faible densité, dits codes LDPC, ledit dispositif d’encodage comportant une interface d’entrée (100) pour recevoir des données d’un paquet de données à encoder et une interface de sortie (101) pour fournir des données encodées, caractérisé en ce qu’il comporte : un premier circuit multiplexeur (102) et un second circuit multiplexeur (103), ledit premier circuit multiplexeur étant relié en entrée à l’interface d’entrée et en sortie à l’entrée dudit second circuit multiplexeur, ledit second circuit multiplexeur étant relié en sortie à l’interface de sortie, un premier circuit d’encodage (106) de code LDPC quasi-cyclique, relié en entrée à l’interface d’entrée (100) et en sortie à l’entrée du premier circuit multiplexeur (102), un second circuit d’encodage (107) de code LDPC quasi-cyclique, relié en entrée à l’interface d’entrée (100) et en sortie à l’entrée du premier circuit multiplexeur (102), ledit second circuit d’encodage (107) étant agencé en parallèle avec ledit premier circuit d’encodage (106), un troisième circuit d’encodage (108) de code LDPC quasi-cyclique, relié en entrée à la sortie du premier circuit multiplexeur (102) et en sortie à l’entrée du second circuit multiplexeur (103). Dispositif (10) d’encodage selon la revendication 1, comportant au moins une mémoire dans laquelle sont mémorisées des informations de configuration comportant : au moins une matrice d’encodage de code LDPC à répétition irrégulière-accumulation, dit code LDPC IRA, pour configurer le premier circuit d’encodage (106), au moins une matrice d’encodage de code LDPC à simple contrôle de parité, dit code LDPC SPC, pour configurer le second circuit d’encodage (107), au moins une matrice d’encodage de code LDPC SPC pour configurer le troisième circuit d’encodage (108). Dispositif (10) d’encodage selon la revendication 2, dans lequel au moins une matrice d’encodage de code LDPC est mémorisée partiellement, des lignes ou colonnes adjacentes de ladite matrice d’encodage de code LDPC qui sont constituées de valeurs nulles n’étant pas mémorisées. Dispositif (10) d’encodage selon l’une quelconque des revendications précédentes, dans lequel le troisième circuit d’encodage (108) comporte une mémoire tampon d’entrée de taille adaptée à mémoriser des données correspondant à au moins deux paquets de données à encoder. Dispositif (10) d’encodage selon l’une quelconque des revendications précédentes, dans lequel le premier circuit multiplexeur (102) est relié au second circuit multiplexeur (103) par l’intermédiaire d’une mémoire tampon. Dispositif (10) d’encodage selon la revendication 5, dans lequel la mémoire tampon entre le premier circuit multiplexeur (102) et le second circuit multiplexeur (103) est de taille adaptée à mémoriser des données correspondant à au moins deux paquets de données à encoder. Dispositif (10) d’encodage selon l’une quelconque des revendications précédentes, configuré pour encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : ou selon la forme suivante : expressions dans lesquelles les matrices et sont des matrices diagonales, et la matrice est une matrice à double diagonale. Dispositif (10) d’encodage selon la revendication 7, configuré pour encoder des codes LDPC dont la matrice de parité peut être mise sous la forme suivante : Satellite caractérisé en ce qu’il comporte un dispositif (10) d’encodage selon l’une quelconque des revendications précédentes. Satellite selon la revendication 9, dans lequel les données encodées sont transmises sur une liaison optique. Satellite selon la revendication 9 ou 10, dans lequel les données encodées sont transmises à un débit supérieur à 5 Gbits/s. Procédé (70) d’encodage de codes à contrôle de parité à faible densité, dits codes LDPC, au moyen d’un dispositif (10) d’encodage selon l’une quelconque des revendications 1 à 8, comportant : une écriture (S71) en parallèle de données d’un paquet de données à encoder dans des mémoires tampons d’entrée respectives du premier circuit d’encodage (106), du second circuit d’encodage (107) et du troisième circuit d’encodage (108), un encodage (S72) en parallèle des données en mémoire tampon d’entrée par le premier circuit d’encodage (106) et le second circuit d’encodage (107), une écriture (S73) de données encodées par respectivement le premier circuit d’encodage (106) et/ou le second circuit d’encodage (107) dans la mémoire tampon d’entrée du troisième circuit d’encodage (108), un encodage (S74) des données en mémoire tampon d’entrée par le troisième circuit d’encodage (108). Procédé (70) d’encodage selon la revendication 12, comportant, en parallèle de l’encodage (S74) par le troisième circuit d’encodage (108), une écriture en parallèle de données d’un autre paquet de données à encoder dans les mémoires tampons d’entrée respectives du premier circuit d’encodage, du second circuit d’encodage et du troisième circuit d’encodage. Procédé (70) d’encodage selon la revendication 12 ou 13, dans lequel, le dispositif (10) d’encodage comportant une mémoire tampon entre le premier circuit multiplexeur (102) et le second circuit multiplexeur (103), les données du paquet de données sont écrites dans ladite mémoire tampon en parallèle de l’écriture dans les mémoires tampons d’entrée respectives du premier circuit d’encodage (106), du second circuit d’encodage (107) et du troisième circuit d’encodage (108). Produit programme de configuration comportant des instructions qui, lorsqu’elles sont mises en œuvre pour configurer un circuit logique programmable, configurent ledit circuit logique programmable pour former un dispositif (10) d’encodage selon l’une quelconque des revendications 1 à 8.