FR 3111758 A1 20211224 FR 2006338 A 20200617 L’invention concerne un dispositif de correction des effets de radiations ionisantes sur un circuit intégré SOI. Le dispositif de correction comprend : un circuit d’asservissement comprenant : un étage capteur pour générer un signal de mesure en fonction d’une dose d’irradiations accumulée; un étage de détection d’erreur pour générer un signal d’erreur à partir du signal de mesure et d’un signal de référence prédéterminé; au moins un générateur de tension pour appliquer une tension de compensation; un circuit de chauffe pour chauffer l’ensemble du circuit intégré et du circuit d’asservissement à une température prédéterminée pendant une durée prédéterminée . Le dispositif de correction comprend en outre un circuit de contrôle de chauffe configuré pour contrôler la mise à l’arrêt ou en marche du circuit intégré et du circuit d’asservissement et l’activation du circuit de chauffe. Figure pour l’abrégé : Fig. 3a Dispositif de correction des effets d’une dose ionisante sur un circuit intégré fabriqué en technologie SOI Champ d’application L’invention concerne un dispositif de correction des effets d’une dose ionisante sur les circuits intégrés basés sur des transistors MOS et plus spécifiquement les transistors comprenant une couche d’isolant enterrée dans le substrat. Un exemple de technologie de transistor MOSFET ayant une couche d’isolant enterré dans le substrat est la technologie FDSOI, acronyme en anglais de Fully Depleted Silicon-on-Insulator. Cette technologie présente plusieurs avantages par rapport aux technologies basées sur des substrats massifs standards en termes de performance analogique, consommation électrique et de robustesse. Ainsi, la technologie FDSOI est un bon candidat pour les applications critiques dans des environnements à conditions extrêmes tel que le nucléaire et l’aérospatial. La fiabilité des composants et la robustesse des circuits intégrés représentent des critères fondamentaux pour ce type d’application. La figure 1 représente des vues en coupe de l’implémentation de quatre transistors différents de type FDSOI. Le schéma 101 est un transistor 11 de type NMOS à tension de seuil régulière (RVT pour Regular VT). Le schéma 102 est un transistor FDSOI 12 de type PMOS à tension de seuil régulière (PMOS-RVT). Le schéma 103 est un transistor FDSOI 13 de type NMOS à basse tension de seuil LVT (LVT pour Low VT). Le schéma 104 est un transistor FDSOI 14 de type PMOS à basse tension de seuil (PMOS-RVT). Le transistor 11 dans le schéma 101 de type NMOS-RVT selon la technologie FDSOI est réalisé sur un substrat 2 à base de semi-conducteur dopé P. Une couche de matériau diélectrique isolant, généralement un oxyde noté BOX, vient séparer l’ensemble composé des zones dopées N formant le drain D et la source S et la région du semi-conducteur 3 contenant le canal de conduction du reste du substrat 2. Une grille G est obtenue par superposition d’une couche d’oxyde et d’une couche métallique sur la région 3 du canal de conduction de manière semblable à une grille d’un transistor MOS sur un substrat de semi-conducteur massif. Des tranchées latérales d’isolation STI (Shallow Trench Isolation) en oxyde sont rajoutées de chaque côté du transistor 11 pour assurer une isolation électrique du composant. Des couches de matériau conducteur, généralement métalliques, sont déposées sur la grille G, le drain D et la source S pour permettre la connexion électrique à ces terminaux. De plus, un terminal supplémentaire B est rajouté par le dépôt d’une couche métallique sur la région délimitée par deux tranchées latérales d’isolations STI adjacentes au transistor 11. L’application d’une tension électrique sur le terminal B permet de polariser la couche d’oxyde enterrée BOX et de faire varier ainsi la tension de seuil V th du transistor 1. Le mécanisme de contrôle de la tension de seuil V th sera détaillé ultérieurement. Cette opération est communément désignée par le terme anglais « Back-Biasing ». Le transistor 12 de type PMOS-RVT du schéma 102 présente exactement la même structure que celui du schéma 101 sauf pour la distribution du dopage puisqu’il s’agit d’un transistor PMOS. Le substrat 2 est dopé N, le drain D et la source S sont dopés P. Concernant le transistor 13 de type NMOS-LVT, la seule différence avec le transistor 11 du schéma 101 est l’inversion du type de dopage du substrat 2 dopé N. Concernant le transistor 13 de type PMOS-LVT, la seule différence avec le transistor 12 du schéma 102 est l’inversion du type de dopage du substrat 2 dopé P. L’invention s’applique plus généralement aux transistors de type SOI ou à tout transistor ayant une couche d’isolant enterrée dans le substrat dont le potentiel électrique peut être contrôlé via un terminal connecté au substrat semi-conducteur comme représenté dans la figure 1. Problème soulevé Les circuits intégrés CMOS, implémentés dans des systèmes pour des applications aérospatiales ou nucléaires, sont amenés à fonctionner dans des environnements radiatifs. L’exposition des transistors à des irradiations d’une façon permanente et pour des longues durées provoque une dégradation des caractéristiques électriques des transistors. Lors d’une exposition prolongée à des irradiations, des paires électron-trous sont créées suite à l’interaction des rayonnements avec les matériaux constitutifs du semi-conducteur. Des charges positives (trous) et négatives (électrons) sont alors créées dans les couches d’oxyde du transistor à savoir l’oxyde de la grille G, l’oxyde enterré dans le substrat BOX (dans le cas des substrats SOI) et dans les tranchées d’isolation STI. Les charges négatives peuvent migrer pour être évacuées, par contre les charges positives (trous) sont piégées dans le volume des différentes couches d’oxyde ou au niveau de l’interface entre la couche d’oxyde et le volume en matériaux semi-conducteur (substrat 2 ou région de conduction 3) à cause de leur faible mobilité μ p (de l’ordre de 10 -5 à 10 -7 cm 2 .V -1 .s -1 à 300K dans le dioxyde de silicium (SiO 2 )par exemple contre 20 cm 2 .V -1 .s -1 pour les électrons). L’accumulation des charges piégées dans les oxydes et aux interfaces est appelée l’effet des doses totales de radiations ionisantes ou plus couramment effet TID acronyme du terme anglais « Total Ionizing Dose ». D’un point de vue pratique, l’effet TID provoque trois principales dégradations dans un transistor MOS : un décalage négatif de la tension de seuil V th induisant un probable dysfonctionnement du circuit intégré ; une décroissance de la pente sous la tension de seuil dans la courbe caractéristique Id-Vg induisant une diminution de la performance du circuit intégré ; l’augmentation des courants de fuite induisant une augmentation de la consommation énergétique du système. Il est ainsi nécessaire pour les systèmes contenant des circuits intégrés à base de transistor MOS et utilisés pour des applications critiques (nucléaire, aérospatial) de développer des dispositifs de durcissement intégrés dans les systèmes pour respecter les contraintes de robustesse plus strictes et résoudre les effets des irradiations ionisantes. Art antérieur/ Restrictions de l’état de l’art Le brevet d’invention US9064824 B2 décrit une méthode de packaging, de régénération de composant CMOS et d’assemblage permettant d’allonger la durée de vie utile d’un circuit intégré sous irradiation. Cette méthode utilise un dispositif régénérateur qui peut être une résistance de chauffe ou une source de lumière émettant des ondes électromagnétiques. Lorsque le dispositif régénérateur est composé d’une résistance de chauffe, la température utilisée est supérieure à 200°C. Cette solution présente l’inconvénient d’accélérer le vieillissement des transistors à cause de cycles de chauffe à température très élevée. Le brevet CN108511402 B décrit une méthode basée sur des recuits thermiques pour renforcer la résistance aux radiations des circuits CMOS avec des cycles de température comprise entre 60 °C et 100 °C. Cependant, cette solution présente l’inconvénient de mettre à l’arrêt le circuit pour de longues durées rendant le système indisponible pendant la régénération par traitement thermique. Le brevet CN142584 C, décrit une méthode pour améliorer la qualité d’image d’un capteur vidéo numérique CMOS. Cette méthode s’appuie sur l’application de recuits thermiques dont la température est comprise entre la température ambiante et 100 °C, avec des durées comprises entre 40 minutes et 15 jours. Similairement à la solution précédente, cette solution présente l’inconvénient de mettre à l’arrêt le circuit pour de longues durées rendant le système indisponible pendant la régénération par traitement thermique. La publication de M.Gaillardin et al, intitulée « High total ionizing dose and temperature effects on micro- and nano- electronic devices » décrit les effets des fortes doses ionisantes sur différentes technologies microélectroniques dont la technologie FDSOI. La publication de M. Gaillardin et al, intitulée « Total ionizing dose effects mitigation strategy for nanoscaled FDSOI technologies » décrit une méthode de mitigation des effets de la dose ionisante sur la technologie FDSOI. D’une façon générale, deux techniques de durcissement sont utilisées pour corriger les dégradations d’un circuit intégré à base de transistors MOS exposé à des irradiations. La première technique de durcissement est le traitement thermique. Il est basé sur le recuit thermique du circuit à une température T, le circuit étant mis à l’arrêt pendant la durée du traitement. Les méthodes de traitement utilisées nécessitent par exemple un recuit à une température entre 250C° et 300°C pendant quelques dizaines de minutes pour régénérer efficacement les composants du circuit du point de vue de l’accumulation des charges dans les couches d’oxyde. Ce type de traitement permet d’évacuer les charges accumulées par effet TID et ainsi résoudre les trois dégradations citées précédemment à savoir, le décalage de la tension de seuil, la variation de la pente sous-seuil et l’augmentation des courants de fuite. Cependant, l’exposition répétée et prolongée à des hautes températures accélère le vieillissement des composants et réduit ainsi la durée de vie du système. Les mécanismes de vieillissement des circuits intégrés, comme l’électromigration et l'instabilité en température provoquée par la polarisation négative (NBTI acronyme de Negative Bias Temperature Instability), sont accentués par l’exposition du circuit à des hautes températures. De plus, le recuit du circuit nécessite sa mise à l’arrêt pendant le traitement et ainsi le système n’est pas disponible pour l’utilisation, ce qui n’est pas souhaitable dans des applications critiques. Un troisième inconvénient de cette technique concerne les contraintes thermomécaniques dues aux cycles thermiques qui peuvent engendrer des phénomènes de dilatation thermique et une fatigue des différents matériaux qui composent le circuit intégré sur un substrat semi-conducteur. La seconde technique de durcissement est le traitement électrique. Ce type de traitement pour atténuer l’effet TID est applicable pour les transistors ayant une couche d’oxyde BOX enterré dans le substrat semi-conducteur sous la zone de conduction du transistor. L’application d’une tension V b g sur la couche d’oxyde enterré BOX permet de contrôler la tension de seuil V th . Ainsi, en appliquant une tension V bg convenable sur la couche d’oxyde enterrée BOX (qu’on pourra considérer comme grille arrière), le décalage de la tension de seuil V th suite à une exposition à des irradiations peut être compensé. Cependant, cela se limite à une mesure de compensation car les charges positives piégées dans le volume ou à l’interface des couches d’oxyde ne sont pas évacuées. Les dégradations liées à la pente sous-seuil et aux courants de fuite ne sont pas résolus par le traitement électrique. De plus, la plage de tension applicable sur la couche d’oxyde enterrée BOX, via un terminal dédié, est limitée par la tension maximum permise par la technologie. Réponse au problème et apport solution Pour pallier les limitations des solutions existantes en ce qui concerne l’efficacité de l’atténuation des effets des irradiations sur les circuits intégrés CMOS réalisés sur des substrats semi-conducteurs contenant une couche d’isolant enterrée, l’invention propose un dispositif avec asservissement basé sur la combinaison des traitements thermiques par chauffe et électriques par application d’une tension sur la couche d’oxyde enterré BOX de façon à limiter les effets secondaires de vieillissement induits par les hautes températures et avoir un niveau de durcissement acceptable face à l’exposition à des irradiations d’une façon permanente. L’intégration de ce dispositif avec asservissement selon l’invention dans un système électronique dans un environnement radiatif pendant de longues durées permet de résoudre les problèmes dus aux effets de l’irradiation lorsque la maintenance n’est pas possible pendant la mission. Le dispositif selon l’invention permet aussi l’exploitation de la combinaison du traitement thermique et électronique pour prolonger la durée de vie sous irradiations des composants, limiter les durées d’indisponibilité du système lors d’une phase de recuit thermique, réduire les inconvénients du traitement thermique à savoir le vieillissement et la fatigue des composants et garantir un durcissement automatisé offrant une meilleure fiabilité du système dans un environnement radiatif. Résumé /Revendications L’invention a pour objet un dispositif de correction des effets de radiations ionisantes sur un circuit intégré. Le circuit intégré et le dispositif sont réalisés sur un ou plusieurs substrats semi-conducteur et comprenant une pluralité de transistors. Chaque transistor comprend une couche isolante enterrée dans le substrat semi-conducteur, et un terminal agencé pour permettre l’application d’une tension électrique sur la couche isolante enterrée. Le dispositif de correction comprend : un circuit d’asservissement comprenant : un étage capteur pour générer un signal de mesure en fonction d’une dose d’irradiations accumulée résultant de l’exposition du circuit intégré à des irradiations ; un étage de détection d’erreur pour générer un signal d’erreur à partir du signal de mesure et d’un signal de référence prédéterminé ; au moins un générateur de tension pour appliquer une tension de compensation de valeur absolue fonction du signal d’erreur sur au moins un transistor du circuit intégré ; la tension de compensation étant appliquée sur la couche isolante enterrée via le terminal du transistor associé ; un circuit de chauffe pour chauffer l’ensemble du circuit intégré et du circuit d’asservissement à une température prédéterminée pendant une durée prédéterminée. Le dispositif de correction comprend en outre un circuit de contrôle de chauffe configuré pour contrôler la mise à l’arrêt ou en marche du circuit intégré et du circuit d’asservissement et l’activation du circuit de chauffe lorsque la valeur absolue d’au moins une tension de compensation est supérieure à une tension de seuil prédéterminée. Selon un aspect particulier de l’invention, le générateur de tension est agencé pour appliquer la tension de compensation sur au moins un transistor de l’étage capteur. Selon un aspect particulier de l’invention, le circuit d’asservissement comprend au moins un circuit comparateur pour générer un signal d’activation lorsque la valeur absolue d’au moins une tension de compensation est supérieure à une tension de seuil prédéterminée. Selon un aspect particulier de l’invention, les transistors du circuit intégré et du circuit d’asservissement sont basés sur une même technologie de fabrication microélectronique. Selon un aspect particulier de l’invention, l’étage de détection d’erreur est un amplificateur soustracteur. Selon un aspect particulier de l’invention, le signal de référence prédéterminé correspond à la valeur du signal de sortie du capteur en l’absence d’irradiation. Selon un aspect particulier de l’invention, le circuit d’asservissement comprend en outre : un étage amplificateur suiveur connecté entre la sortie du générateur de tension et des transistors du circuit intégré de type PMOS pour appliquer une tension de compensation positive ; et un étage amplificateur inverseur connecté entre la sortie du générateur de tension et des transistors du circuit intégré de type NMOS pour appliquer une tension de compensation négative. Selon un aspect particulier de l’invention, l’étage capteur comprend : un circuit oscillateur pour générer un signal périodique à une fréquence ; un circuit convertisseur pour convertir la fréquence du signal périodique à une tension correspondant au signal de mesure. Selon un aspect particulier de l’invention, le circuit oscillateur est un oscillateur en anneau. Selon un aspect particulier de l’invention, le générateur de tension comprend un limiteur de tension réglé à une valeur maximale de tension supérieure à la tension de seuil. Selon un aspect particulier de l’invention, le circuit de chauffe est réalisé via une couche métallique sur l’une des faces externes du substrat semi-conducteur parcourue par un courant électrique à une intensité prédéterminée. Selon un aspect particulier de l’invention, le circuit de chauffe est réalisé par un agencement de résistances externes parcourues par un courant électrique à une intensité prédéterminée. Selon un aspect particulier de l’invention, la température de chauffe est inférieure ou égale à 200°C. Selon un aspect particulier de l’invention, la durée de chauffe (Δt) est inférieure ou égale à 20 minutes. Selon un aspect particulier de l’invention, les transistors du circuit intégré et du dispositif de correction sont de type SOI. Selon un aspect particulier de l’invention, les transistors du circuit intégré et du dispositif de correction sont de type FDSOI. Description détaillée D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. la figure 1 représente différents types de transistors CMOS réalisés sur un substrat semi-conducteur contenant une couche d’isolant enterrée. la figure 2a représente des courbes caractéristiques (Id-Vg) obtenues suite à l’application de différentes valeurs de tensions sur la couche d’isolant enterré d’un transistor préalablement exposé à des irradiations. la figure 2b représente des courbes caractéristiques (Id-Vg) obtenues suite à l’application de différentes valeurs de température de chauffe à un transistor préalablement exposé à des irradiations. la figure 2c représente des courbes caractéristiques (Id-Vg) obtenues suite à la combinaison du traitement thermique et du traitement électrique d’un transistor préalablement exposé à des irradiations. la figure 3a représente un diagramme fonctionnel d’un dispositif de correction des effets d’irradiation selon un premier mode de réalisation de l’invention. la figure 3b représente des courbes d’évolution temporelle des signaux de fonctionnement du dispositif selon le premier mode de réalisation de l’invention. la figure 4a représente un diagramme fonctionnel d’un dispositif de correction des effets d’irradiation selon un second mode de réalisation de l’invention. la figure 4b représente des courbes d’évolution temporelle des signaux de fonctionnement du dispositif selon le second mode de réalisation de l’invention. L’invention propose un dispositif de correction des effets des irradiations d’un circuit intégré basé sur la combinaison des traitements thermiques par chauffe et électriques par application d’une tension sur la couche d’oxyde enterré BOX de façon à limiter les effets secondaires de vieillissement induits par les hautes températures et avoir un niveau de durcissement acceptable face à l’exposition à des irradiations d’une façon permanente. Ce dispositif comprenant un circuit asservi permet une correction des effets d’irradiation d’une façon automatique sans nécessité d’une intervention externe. D’ailleurs, le dispositif selon l’invention réalise un traitement électrique en temps réel selon une mesure de la dose accumulée puis dans un deuxième temps déclenche une phase de recuit thermique à une température prédéterminée et pendant une durée prédéterminée lorsque la tension appliquée pour le traitement électrique atteint une certaine limite. Pour bien comprendre les différents effets à l’échelle du transistor, nous allons commencer par détailler dans les figures 2a, 2b et 2c l’effet d’une irradiation sur un transistor NMOS, l’effet d’un traitement de compensation électrique sur un transistor déjà exposé à des radiations, l’effet d’un traitement de régénération thermique sur un transistor déjà exposé à des radiations et enfin l’effet d’une traitement combiné thermique-électrique. Les différents phénomènes physiques, décrits précédemment, liés à l’accumulation de charges dans l’oxyde engendrent des modifications dans les caractéristiques électriques du transistor. Ainsi, la courbe caractéristique (Id-Vg) présente un exemple d’illustration pour observer les résultats de l’irradiation et des différents traitements de correction tel que détaillé ci-dessous. Cette courbe caractéristique correspond à la variation du courant Id du drain D vers la source S en fonction de la tension Vg entre la grille G et la source S connectée à la masse électrique. A partir de cette courbe, on peut déterminer deux paramètres fondamentaux. Le premier paramètre est la tension de seuil V th . Cette tension correspond à la tension de grille Vg correspondant à la valeur de référence du courant Ids tel que Ids=0,1µA .W/L avec W la largeur de la grille du transistor et L la longueur de la grille. Plus généralement, l’Homme de l’art peut exploiter une courbe caractéristique Id-Vg pour extraire la valeur de la tension de seuil V th à l’aide de techniques calculatoires ou graphiques. Le second paramètre est la pente sous-seuil initiale SS 0 qui correspond à la pente de variation du courant Id lors de la transition de la valeur quasi-nulle (transistor non passant) à la valeur de courant de saturation (transistor totalement passant). Ces deux caractéristiques technologiques sont des paramètres clés de la performance et de la fiabilité de tout circuit intégré basé sur des transistors de type MOS d’une façon générale. Toute variabilité excessive sur ces caractéristiques techniques des transistors peut s’avérer fatale pour le bon fonctionnement du circuit. A titre indicatif, et sans perte de généralité, l’ensemble des courbes des figures 2a, 2b et 2c correspondent à une dose accumulée de 100kGy. La figure 2a illustre un exemple de courbes caractéristique (Id-Vg) obtenues suite à l’application de plusieurs valeurs de tension V bg (Back-Biasing) pour compenser l’effet d’une exposition générant une dose accumulée sur un transistor NMOS. A titre d’exemple, les différentes valeurs de tensions V bg sont {-0,4V; -0,8V ; -1,2V ; -1,4V}. Pour chaque valeur de tension V bg appliquée, une courbe (Id-Vg) i est représentée à la figure 2a. La courbe (Id-Vg) 1 correspond à V bg = -0,4V . La courbe (Id-Vg) 2 correspond à V bg = -0,8V . La courbe (Id-Vg) 2 correspond à V bg = -1,2V . La courbe (Id-Vg) 3 correspond à V bg = -1,4V . On peut observer la courbe initiale (Id-Vg) 0 située à l’extrémité droite de l’ensemble des courbes (Id-Vg) i et la courbe (Id-Vg) rad correspondant à l’échantillon juste après l’exposition aux irradiations située à l’extrémité gauche. La différence entre (Id-Vg) 0 et (Id-Vg) rad traduit l’effet d’une exposition aux radiations sur les transistors exposés avec une diminution de la tension de seuil de l’ordre de 150 mV et une baisse de l’ordre de 25% de la pente sous-seuil. L’application d’une tension V bg permet de déplacer la courbe post-irradiation (Id-Vg) rad vers la droite dans la direction de la courbe initiale (Id-Vg) 0 mais sans l’atteindre. De plus, il est à noter que toutes les courbes obtenues après application de V bg sur les couches d’oxyde enterrées BOX présentent des pentes sous-seuil SS i égales à celle de la courbe (Id-Vg) rad . On peut ainsi conclure à la limitation du traitement électrique à la compensation du décalage de la tension seuil V th et non des autres effets TID détaillés précédemment. Il n’est pas possible de remettre les transistors à leur état initial en se limitant à un traitement électrique (en obtenant une courbe (Id-Vg) i superposée avec la courbe initiale (Id-Vg) 0 ). La figure 2b représente un exemple de courbes caractéristiques (Id-Vg) j obtenues suite à l’application de différentes valeurs de température de chauffe pendant une durée prédéterminée, sur un circuit étant préalablement exposé à des irradiations. A titre d’exemple, les différentes températures T j sont {150°C; 200°C; 250°C}. La courbe (Id-Vg) 1 correspond à T 1 = 150°C . La courbe (Id-Vg) 2 correspond à T 2 = 200°C . La courbe (Id-Vg) 3 correspond à T 3 = 250°C. D’abord, il faut bien retenir que c’est l’énergie reçue par le circuit lors d’une opération de chauffe qui détermine l’efficacité du durcissement par traitement thermique. Cette énergie est déterminée par la durée et la température de la chauffe. Ainsi, plus l’énergie de chauffe est grande plus les charges positives accumulées dans l’oxyde sont libérées et le transistor est régénéré. On peut constater qu’il est nécessaire de monter à des hautes températures sans toujours avoir une superposition parfaite entre les courbes obtenues et la courbe caractéristique initiale. Cela met en évidence la limitation de ce type de traitement à des basses températures ( A partir des figures 2a et 2b on peut constater les limitations liées à l’utilisation d’un procédé de durcissement basé uniquement sur le traitement thermique ou le traitement électrique. La figure 2c illustre un exemple de courbes correspondant à l’application d’un traitement de durcissement mixte thermique-électrique avec un recuit pendant 18 min. La courbe (Id-Vg)’ 1 correspond à un premier couple température T de chauffe et tension de compensation V bg (200°C, -0,8V). La courbe (Id-Vg)’ 2 correspond à un deuxième couple (250°C,-0,4V). La superposition des deux courbes (Id-Vg)’ 1 et (Id-Vg)’ 2 avec la courbe caractéristique initiale (Id-Vg) 0 montre l’efficacité du traitement mixte et la possibilité d’obtenir le même résultat de durcissement avec une température plus basse que les températures utilisées dans les solutions de l’état de l’art. Dans la section suivante nous allons exposer des exemples de mode de réalisation de l’invention consistant en un dispositif de correction des effets de la dose ionisante basé sur l’exploitation des avantages du traitement combiné thermique-électrique par rapport aux solutions de l’état de l’art comme détaillés précédemment. La figure 3a illustre un premier mode de réalisation du dispositif de correction DC des effets d’irradiations sur un circuit intégré IC composé d’une pluralité de transistors de type FDSOI par exemple. L’ensemble du système comportant le circuit intégré IC et le dispositif de correction DC est soumis à des irradiations d’une façon permanente ou pendant des périodes déterminées. Le dispositif de correction DC comprend un circuit d’asservissement C1 et un circuit de contrôle CONT_HT. L’ensemble permet d’effectuer un traitement de compensation électrique d’une façon automatique et en temps réel puis dans une seconde phase de déclencher un traitement de régénération thermique lorsque le traitement électrique atteint sa limite de fonctionnement. Cette combinaison de traitements permet de trouver un compromis entre un niveau de fiabilité du système par rapport à l’irradiation et d’autre part la minimisation des effets secondaires de dégradation des composants à long terme dues au recuit thermique. Pour réaliser la fonction globale du dispositif selon l’invention, le circuit asservi C1 comprend un étage capteur CAPT pour générer un signal de mesure V mes en fonction d’une dose d’irradiations accumulée résultant de l’exposition du circuit intégré IC à des irradiations ; un étage de détection d’erreur AP pour générer un signal d’erreur ε à partir du signal de mesure V mes et d’un signal de référence prédéterminé V ref ; un générateur de tension GEN pour appliquer une tension de compensation V bg de valeur absolue fonction du signal d’erreur ε sur au moins un transistor du circuit intégré IC; un circuit de chauffe HT pour chauffer l’ensemble du circuit intégré IC et du circuit d’asservissement C1 à une température prédéterminée T pendant une durée prédéterminée Δt. A titre d’exemple, dans la figure 3a l’étage capteur CAPT est réalisé par l’association d’un circuit oscillateur OSC et d’un convertisseur de fréquence en tension noté CONV. Le circuit oscillateur OSC génère un signal périodique de fréquence f osc noté V osc . En l’absence d’une exposition à des radiations, les transistors qui composent le circuit oscillateur OSC présentent des caractéristiques techniques (tension de seuil et pente sous-seuil) à l’état initial. Dans ces conditions initiales, la fréquence du signal de sortie l’oscillateur OSC est une fréquence initiale notée f 0. Suite à une exposition à des radiations, les tensions de seuil V th des différents transistors de l’oscillateur OSC varient sous l’effet de la dose ionisante. Les pentes sous-seuil SS des différents transistors de type PMOS ou NMOS varient aussi. Ces variations des paramètres électriques des transistors sont observables par une variation de la fréquence du signal de sortie V osc . Ainsi, cette variation de la fréquence f osc =f(dose) traduit l’effet des radiations sur les transistors de l’oscillateur OSC et donc donne indirectement une information sur la dose ionisante auquel le circuit oscillateur a été soumis. Sachant que les radiations sont uniformes spatialement par rapport à la globalité du système, et sachant que l’oscillateur OSC est réalisé avec des transistors basés sur une même technologie de fabrication microélectronique (même nœud technologique) que celle du circuit intégré IC, on peut conclure que la dose d’irradiations accumulée dans les composants de l’oscillateur OSC correspond aussi à celle du circuit intégré IC. Le circuit convertisseur CONV sert à générer une tension électrique de mesure V mes qui est fonction de la fréquence f osc = f(dose) du signal de sortie V osc de l’oscillateur OSC. Plusieurs implémentations alternatives sont envisageables pour réaliser le circuit convertisseur CONV. Pour la réalisation du circuit oscillateur OSC, il est possible d’utiliser un circuit oscillateur à anneau car il offre une implémentation simple et moins couteuse en terme de surface et consommation énergétique. Il est obtenu ainsi à la sortie de l’étage capteur CAPT, une tension V mes qui mesure indirectement la dose accumulée suite à une exposition du circuit intégré IC à des radiations. L’étage de détection d’erreur AP reçoit le signal de mesure V mes fourni par l’étage capteur CAPT et un signal de référence constant V ref fourni par une source de tension externe non représentée ici. La fonction de l’étage de détection d’erreur est de générer un signal d’erreur ε qui traduit le décalage du signal mesuré V mes par rapport à la tension de référence (ou consigne) V ref . La tension de référence V ref correspond à la valeur de tension obtenue à la sortie de l’étage capteur CAPT en absence d’irradiation. Ainsi la tension de référence V ref est la sortie du convertisseur lorsque l’oscillateur génère un signal périodique à la fréquence initiale f 0 . A titre d’exemple et sans perte de généralité, l’étage de détection d’erreur AP est réalisé via un montage soustracteur basé sur un amplificateur opérationnel recevant sur son entrée positive le signal de référence et sur son entrée négative le signal de mesure V mes . Alors, le signal d’erreur correspond à une différence entre la mesure et la consigne : ε= V ref - V mes . D’autres variantes d’implémentation alternatives sont envisageables pour réaliser l’étage de détection d’erreur comme par exemple générer un signal d’erreur correspondant au rapport entre le signal de référence et le signal mesurée. Le circuit générateur GEN reçoit le signal d’erreur ε calculé pour générer une tension de compensation V bg qui sera appliquée directement ou après adaptation sur les transistors du circuit intégré IC pour compenser les effets des irradiations comme expliqué précédemment. La tension de compensation V bg est appliquée sur la couche isolante enterrée BOX via le terminal B de chacun des transistors associés pour compenser l’effet sur la tension de seuil. Elle est négative ou positive selon les technologies et le type de transistors. Pour certains nœuds technologiques et procédés de fabrication, on applique toujours une tension de compensation V bg négative pour les transistors de type NMOS et de type PMOS. Alternativement, on applique une tension de compensation V bg négative pour les transistors de type NMOS et positive pour les PMOS pour d’autres nœuds technologiques et/ou procédés de fabrication. En effet, pour les transistors de type SOI à tension de seuil régulière (RVT) il est possible de réaliser la compensation électrique via l’application d’une tension de compensation -V bg négative pour les transistors NMOS et PMOS tout en restant inférieur à la tension de rupture des diodes intrinsèques intra- substrat. Alternativement, il est possible de réaliser la compensation électrique via l’application d’une tension de compensation -V bg négative pour les transistors NMOS de type SOI à tension de seuil régulière (RVT-NMOS) et l’application d’une tension de compensation +V bg positive pour les transistors PMOS de type SOI à tension de seuil régulière (RVT- PMOS). Cette polarisation assure la non-conduction électrique dans les diodes intrinsèques intra-substrat. Alternativement, il est possible de réaliser la compensation électrique via l’application d’une tension de compensation -V bg négative pour les transistors PMOS de type SOI à basse tension de seuil (LVT-PMOS) et l’application d’une tension de compensation +V bg positive pour les transistors NMOS de type SOI à basse tension de seuil (LVT-NMOS). Plus généralement, le signe de la tension de compensation V bg est adapté par l’Homme de l’art selon la technologie des transistors qui forment le circuit d’application. Les valeurs de la tension de compensation à appliquer pour les transistors de type NMOS et PMOS peuvent ne pas être identiques en valeur absolue. Cependant, il est possible d’utiliser un seul circuit générateur pour les deux types de transistors grâce à l’asservissement qui permet une compensation optimale. Dans le cas où le circuit intégré IC comprend une pluralité de type de transistors ; il est envisageable d’utiliser une pluralité de circuits générateurs de tension de compensation GEN associés chacun à un groupe de transistors de technologie particulière. Nous nous limitons à un seul générateur dans la figure 3a pour simplifier l’explication du fonctionnement sans perte de généralité car le principe reste le même dans les deux cas. Dans le mode de réalisation décrit dans la figure 3a, le circuit asservi est conçu pour fonctionner en boucle fermée. Ainsi le circuit générateur GEN applique en plus la tension de compensation V bg sur les transistors du circuit oscillateur OSC de l’étage capteur CAPT pour compenser l’effet des radiations. Dans le cas d’un asservissement en boucle fermée, l’application de la tension de compensation V bg sur les transistors du circuit oscillateur OSC maintient le signal d’erreur ε à une valeur proche de zéro puisque l’effet des irradiations est compensé non seulement sur le circuit d’application IC mais aussi sur le circuit oscillateur OSC. Ainsi la fréquence f osc du signal périodique V osc est maintenue à une valeur proche de f o (fréquence consigne) par asservissement. Pour réaliser ce fonctionnement, le circuit générateur GEN est conçu pour avoir un gain K suffisamment élevé (de l’ordre de 10 3 -10 4 ) pour une meilleure précision de l’asservissement. La loi régissant le circuit générateur GEN est ainsi la suivante : V bg = K. ε. Dans le mode de réalisation illustré dans la figure 3a, pour adapter le signe de la tension de compensation V bg avec les transistors à corriger du circuit d’application intégré IC, un amplificateur suiveur SUIV ou un amplificateur inverseur INV peuvent être utilisés pour appliquer la tension +V bg ou -V bg sur respectivement les transistors de type PMOS ou de type NMOS du circuit IC. De même pour la boucle de rétroaction appliquant respectivement +V bg et -V bg sur les transistors PMOS et NMOS de l’oscillateur OSC. Dans un mode de réalisation alternatif, la technologie des transistors implémentés ne nécessite pas l’application de tensions de compensation avec des signes différents selon le type des transistors cibles NMOS ou PMOS. On applique alors une tension de compensation négative pour les transistors NMOS et PMOS. Ainsi, il est possible d’appliquer directement la tension de compensation -V bg générée par le circuit générateur GEN sur les transistors à corriger sans l’introduction des circuits d’adaptation, à savoir les amplificateurs SUIV et INV. Comme expliqué précédemment, il n’est pas possible d’augmenter la valeur absolue de la tension de compensation V bg infiniment. Ainsi, la valeur de cette tension doit être limitée à une valeur maximale via l’intégration d’un limiteur de tension dans le circuit générateur GEN configuré à une valeur prédéterminée V bg_max . La programmation de la valeur maximale V bg_max dépend de la technologie de fabrication microélectronique utilisée pour la réalisation du système. Un circuit comparateur noté COMP est connecté à la sortie du circuit générateur GEN pour générer un signal d’activation V act lorsque ce dernier dépasse une tension de seuil V bg_seuil légèrement inférieure à la tension maximale V bg_max imposée par le limiteur embarqué dans le générateur. A titre d’exemple, la tension maximale V bg_max correspond à V bg_seuil +10% x V bg_seuil . Le signal d’activation V act correspond ainsi à la détection de l’état du système où le traitement électrique de compensation n’est plus possible. Il est propagé à l’unité de contrôle CONT_HT externe au circuit d’asservissement C1. A la réception d’une impulsion du signal d’activation, l’unité de contrôle CONT_HT est configurée pour envoyer un ordre de déclenchement d’un cycle de traitement thermique au circuit de chauffe HT. Le procédé de recuit thermique nécessite préalablement une mise à l’arrêt de l’ensemble du circuit intégré IC mais aussi le circuit d’asservissement C1. La mise à l’arrêt est aussi commandée par l’unité de contrôle CONT_HT suite à la réception du signal d’activation V act . Le circuit de chauffe HT déclenche ainsi un cycle de chauffe du circuit intégré IC et du circuit d’asservissement C1 généralement implémentés dans le même substrat semi-conducteur. Ce traitement thermique permet alors de régénérer les transistors du circuit d’application IC et du circuit d’asservissement C1 avec l’application d’un recuit thermique à une température relativement basse ( Dans un mode de réalisation, le circuit de chauffe HT est embarqué par le dépôt d’une couche conductrice, métallique généralement, sur l’une des faces externes du substrat semi-conducteur sur lequel sont implémentés les circuits d’application et d’asservissement. Pendant un cycle de chauffe, la couche métallique est parcourue par un courant électrique provenant d’une source de courant externe (non représentée dans la figure) à une intensité prédéterminée permettant d’atteindre la température voulue par effet Joule. Alternativement, le circuit de chauffe HT peut être réalisé d’une façon externe (non-embarqué) via un agencement de résistances externes au système parcourues par un courant électrique lors d’une phase de chauffe. L’ensemble des équations ci-dessous récapitulent les relations entre les différents signaux régissant le fonctionnement du dispositif de correction DC. Pour le fonctionnement du circuit oscillateur OSC, soit f ouv la fréquence libre du circuit oscillateur OSC s’il est soumis à des radiations sans compensation. ; A étant un coefficient d’ajustement en Hz/V. Pour le fonctionnement du circuit convertisseur CONV de coefficient de transfert B. Pour le fonctionnement du circuit de détection d’erreur AP, dans le cas de l’utilisation d’un montage soustracteur. Dans cet exemple le signal d’erreur ε correspond à la différence entre le signal de référence et le signal mesuré. Cependant l’Homme du métier peut adapter cette loi selon d’autres variantes selon les spécifications du système. (Un rapport entre la consigne et la mesure par exemple). Pour le fonctionnement du circuit générateur de la tension de compensation GEN de gain K. Dans cet exemple, la valeur absolue de la tension de compensation |V bg | est proportionnelle au signal d’erreur ε cependant l’Homme du métier peut adapter cette loi selon d’autres variantes selon les spécifications du système. La figure 3b représente les évolutions au cours du temps de quelques paramètres du dispositif de correction DC selon le mode de réalisation de la figure 3a lorsque le système est exposé à des radiations. Sans perte de généralité, et pour simplifier l’explication nous partons de l’hypothèse que la dose accumulée (dose) évolue linéairement au cours du temps. La courbe 301 représente l’évolution temporelle du signal d’erreur ε. La courbe 302 représente l’évolution temporelle de la fréquence libre sans compensation f ouv du signal de sortie de l’oscillateur OSC. La courbe 304 représente l’évolution temporelle de la fréquence du signal de sortie de l’oscillateur OSC. Le fonctionnement du dispositif de correction DC se déroule sous forme de cycles consécutifs au cours du temps. Chaque cycle comprend une phase de traitement de compensation électrique noté et une phase de traitement thermique notée . Une phase intermédiaire transitoire notée correspond à la saturation de la tension de compensation et la préparation à la phase de recuit thermique . La figure 3b représente un cycle n à titre explicatif suivi d’un cycle n+1. Il est nécessaire de mentionner qu’une unité arbitraire a été choisie pour l’axe temporel car les différentes phases , , se déroulent pendant des durées d’ordres différents. D’ailleurs, la phase de traitement de compensation électrique peut durer quelques jours selon le débit des radiations reçues par le système. La phase de saturation de la tension de compensation est de l’ordre de quelques µ-secondes. Elle est représentée pour montrer la transition d’un traitement électrique à un traitement thermique. La phase de traitement thermique est de l’ordre de quelques dizaines de minutes selon la programmation du circuit de chauffe HT choisie par l’utilisateur préalablement. Pendant la phase de traitement électrique , la rétroaction appliquant la tension de compensation V bg sur le circuit oscillateur OSC maintient la fréquence d’oscillation f osc à une valeur proche de f 0 correspondant à la fréquence sans irradiations. Cela implique aussi le maintien de la tension d’erreur ε à une valeur proche de zéro dans le cas où ε est une erreur différentielle entre la consigne V ref et la mesure V mes . Cela traduit un ensemble de points d’équilibres qui évoluent au cours du temps avec l’augmentation de la dose accumulée des radiations. Ainsi pendant la phase la valeur absolue de la tension de compensation V bg augmente en fonction de la dose accumulée pour compenser l’effet des irradiations sur le circuit intégré mais aussi maintenir le signal d’erreur ε à une valeur quasi-nulle par asservissement en boucle fermée. Si la rétroaction n’est pas effectuée, on observe l’effet des irradiations sur la performance du circuit oscillateur OSC sur la courbe 303 avec la diminution de la fréquence libre f ouv au cours du temps. La phase transitoire correspond à l’état où la valeur absolue de la tension de compensation V bg dépasse la tension de seuil V bg_seuil pour saturer au niveau de la tension de compensation maximale V bg_max imposé par le limiteur de tension embarqué dans le générateur GEN. Cela se traduit par l’atteinte du traitement électrique à sa limite et l’activation du signal d’activation V act pour que l’unité de contrôle externe mette à l’arrêt le circuit d’application IC et le circuit d’asservissement DC et déclenche le circuit de chauffe HT. Il a été précisé que la phase dure quelques microsecondes mais elle peut aussi être prolongée selon les spécifications du système lors de la conception. Cela sert à prolonger la durée d’un cycle n et ainsi minimiser la fréquence de déclenchement des traitements thermiques pour augmenter la durée de vie du système. Pendant la phase de traitement thermique , le circuit de chauffe HT est déclenché suite à un ordre reçu de l’unité de contrôle externe CONT_HT pendant 20 minutes par exemple à 190°C. Les pointillés dans la figure 3b correspondent à une discontinuité dans les courbes 301 à 304 traduisant la mise à l’arrêt du circuit d’application et du circuit d’asservissement. Suite à l’achèvement de la phase de régénération des transistors par recuit thermique et la remise en marche de l’ensemble du système, deux cas sont possibles. Le premier cas correspond au cas où le recuit thermique a été suffisant pour régénérer totalement les transistors. Ainsi, au démarrage du cycle suivant le signal erreur est environ égal à 0 et le point d’équilibre de départ de la tension de compensation V bg est 0 pour la phase cycle n+1. Le premier cas a été représenté dans la figure 3b à titre indicatif. Le deuxième cas est lorsque le recuit thermique régénère partiellement les transistors si cette chauffe a été programmée à une très basse température ou une très courte durée. Dans ce cas, au démarrage du cycle suivant n+1 le signal d’erreur ε n’est pas nul et le générateur de la tension de de compensation GEN applique une tension non nulle pour ramener le signal d’erreur à un point d’équilibre quasi-nul et une tension de compensation V bg non nulle . Ce cas n’est pas représenté dans la figure 3b. La figure 4a représente un schéma fonctionnel du dispositif de correction DC dans un second mode de réalisation. Ce mode de réalisation reprend la même architecture que le premier sauf la boucle de rétroaction sur le circuit oscillateur OSC. En effet, la tension de compensation V bg (ou –V bg ) est appliquée uniquement sur les transistors du circuit d’application IC. Le circuit d’asservissement est ainsi en boucle ouverte et le circuit oscillateur oscille librement à sa fréquence libre f ouv . Dans la figure 4b, les courbes 401, 402 et 403 représentent l’évolution temporelle des mêmes paramètres de la figure 3b associés au fonctionnement de dispositif selon le deuxième mode de réalisation de la figure 4a. Il s’agit alors des signaux du circuit d’asservissement C1 en boucle ouverte d’où f osc =f ouv . La courbe 401 montre que le signal d’erreur ε n’est pas maintenu à une valeur quasi-nulle à cause de la boucle ouverte. Cela aussi se traduit par la diminution de la fréquence f osc au cours du temps en fonction de la dose accumulée par exposition à des radiations. La valeur absolue de la tension de compensation V bg appliquée sur le circuit d’application IC augmente en fonction du signal d’erreur ε. Contrairement à la configuration en boucle fermée, il est nécessaire dans ce cas de déterminer le gain du générateur GEN d’une façon précise pour obtenir exactement la bonne valeur absolue de V bg en fonction du signal d’erreur ε. Cette valeur de gain peut être prédéterminée lors de la conception du système à l’aide de simulations ou des caractérisations électriques pour ne pas surcompenser ou sous-compenser les effets de la dose ionisante sur le circuit d’application IC. En guise de conclusion, l’invention décrite permet de réaliser un dispositif de correction des effets de la dose ionisante (TID) suite à l’exposition prolongée d’un circuit d’application intégré sur un substrat semi-conducteur. Le dispositif de correction permet de combiner le traitement de compensation électrique consistant à l’application d’une tension V bg sur la couche d’isolant enterrée dans les substrats pour chaque transistor et un traitement thermique par une chauffe à une température relativement basse par rapport aux solutions de l’état de l’art. Cette association des deux traitements offre un compromis entre la fiabilité et le durcissement des composants face aux irradiations prolongées et répétitives et la minimisation des effets secondaires du traitement thermique accélérant le vieillissement des composants. De plus, étant donné que le traitement thermique nécessite une mise à l’arrêt du circuit, l’association entre les deux traitements par le dispositif de correction selon l’invention permet de réduire les durées de chauffe et ainsi réduire les périodes d’indisponibilité du système. De plus, le dispositif de correction selon l’invention comprend un circuit asservi associé à un circuit de contrôle qui permet de piloter et contrôler les différents cycles de durcissement du système selon l’évolution de la dose accumulée suite à des irradiations. Cela présente une solution automatisée, embarquée et en temps réel pour assurer la robustesse du système lorsqu’il n’est pas toujours accessible. A titre d’exemple, la solution proposée par l’invention est adaptée pour une application spatiale ou dans une centrale nucléaire où une intervention humaine est difficile voire impossible lors d’une mission en cours. Dispositif de correction (DC) des effets de radiations ionisantes sur un circuit intégré (IC), le circuit intégré (IC) et le dispositif (DC) étant réalisés sur un ou plusieurs substrats semi-conducteur (2) et comprenant une pluralité de transistors (11, 12, 13, 14, N1, N2, P1, P2), chaque transistor comprenant une couche isolante (BOX) enterrée dans le substrat semi-conducteur (2), et un terminal (B) agencé pour permettre l’application d’une tension électrique sur la couche isolante enterrée (BOX) ; le dispositif de correction (DC) comprenant : un circuit d’asservissement (C1) comprenant : un étage capteur (CAPT) pour générer un signal de mesure (V mes ) en fonction d’une dose d’irradiations accumulée résultant de l’exposition du circuit intégré (IC) à des irradiations ; un étage de détection d’erreur (AP) pour générer un signal d’erreur (ε) à partir du signal de mesure (V mes ) et d’un signal de référence prédéterminé (V ref ) ; au moins un générateur de tension (GEN) pour appliquer une tension de compensation (V bg ) de valeur absolue fonction du signal d’erreur (ε) sur au moins un transistor du circuit intégré (IC) ; la tension de compensation (V bg ) étant appliquée sur la couche isolante enterrée (BOX) via le terminal (B) du transistor associé ; un circuit de chauffe (HT) pour chauffer l’ensemble du circuit intégré (IC) et du circuit d’asservissement (C1) à une température prédéterminée (T) pendant une durée prédéterminée (Δt) ; le dispositif de correction (DC) comprenant en outre un circuit de contrôle de chauffe (CONT_HT) configuré pour contrôler la mise à l’arrêt ou en marche du circuit intégré (IC) et du circuit d’asservissement (C1) et l’activation du circuit de chauffe (HT) lorsque la valeur absolue d’au moins une tension de compensation (V bg ) est supérieure à une tension de seuil (V bg_seuil ) prédéterminée. Dispositif de correction (DC) selon la revendication 1 dans lequel le générateur de tension (GEN) est agencé pour appliquer la tension de compensation (V bg ) sur au moins un transistor de l’étage capteur (CAPT). Dispositif de correction (DC) selon l’une des revendications 1 ou 2 dans lequel le circuit d’asservissement comprend au moins un circuit comparateur (COMP) pour générer un signal d’activation (V act ) lorsque la valeur absolue d’au moins une tension de compensation (V bg ) est supérieure à une tension de seuil (V bg_seuil ) prédéterminée. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel les transistors (11, 12, 13, 14, N1, N2, P1, P3) du circuit intégré (IC) et du circuit d’asservissement (C1) sont basés sur une même technologie de fabrication microélectronique. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel l’étage de détection d’erreur (AP1) est un amplificateur soustracteur. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel le signal de référence prédéterminé (V ref ) correspond à la valeur du signal de sortie du capteur (CAPT) en l’absence d’irradiation. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel le circuit d’asservissement (C1) comprend en outre : un étage amplificateur suiveur (SUIV) connecté entre la sortie du générateur de tension (GEN) et des transistors du circuit intégré (IC) de type PMOS pour appliquer une tension de compensation positive (V bg ) ; et un étage amplificateur inverseur (INV) connecté entre la sortie du générateur de tension (GEN) et des transistors du circuit intégré (IC) de type NMOS pour appliquer une tension de compensation négative (-V bg ). Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel l’étage capteur (CAPT) comprend : un circuit oscillateur (OSC) pour générer un signal périodique (V osc ) à une fréquence (f osc ) ; un circuit convertisseur (CONV) pour convertir la fréquence (f osc ) du signal périodique (V osc ) à une tension correspondant au signal de mesure (V mes). Dispositif de correction (DC) selon la revendication 8 dans lequel le circuit oscillateur (OSC) est un oscillateur en anneau. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel le générateur de tension (GEN) comprend un limiteur de tension réglé à une valeur maximale de tension (V bgmax ) supérieure à la tension de seuil (V bg_seuil ). Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel le circuit de chauffe (HT) est réalisé via une couche métallique sur l’une des faces externes du substrat semi-conducteur (2) parcourue par un courant électrique à une intensité prédéterminée. Dispositif de correction (DC) selon l’une quelconque des revendications 1 à 10 dans lequel le circuit de chauffe (HT) est réalisé par un agencement de résistances externes parcourues par un courant électrique à une intensité prédéterminée. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel la température de chauffe (T) est inférieure ou égale à 200°C. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel la durée de chauffe (Δt) est inférieure ou égale à 20 minutes. Dispositif de correction (DC) selon l’une quelconque des revendications précédentes dans lequel chaque transistor (11, 12, 13, 14, N1, N2, P1, P2) est un transistor de type SOI. Dispositif de correction (DC) selon la revendication 15 dans lequel chaque transistor (11, 12, 13, 14, N1, N2, P1, P2) est un transistor de type FDSOI.