FR 3115382 A1 20220422 FR 2010639 A 20201016 Neurone artificiel La présente description concerne un circuit électronique d’un neurone artificiel (700) comportant : – un premier nœud capacitif (201) d’application d’un potentiel de membrane (Vmem) du neurone ; – un premier transistor (M2) de décharge du premier nœud capacitif ; – un deuxième nœud capacitif (215), piloté en fonction du potentiel de membrane et fournissant un potentiel de commande (Vrefra) du premier transistor ; et – un deuxième transistor (M20) de décharge du deuxième nœud capacitif, dans lequel le deuxième transistor est commandé en fonction d’un potentiel (Vrefra) présent au deuxième nœud capacitif. Figure pour l'abrégé : Fig. 7 Neurone artificiel La présente description concerne de façon générale les dispositifs électroniques. La présente description concerne plus particulièrement les dispositifs électroniques mettant en œuvre des neurones artificiels. Parmi les neurones artificiels existants, on connaît notamment des neurones impulsionnels capables de produire une réponse impulsionnelle en fonction de signaux d’excitation appliqués sur leur membrane par un ou plusieurs autres neurones. Ces neurones impulsionnels peuvent toutefois subir des dysfonctionnements lorsqu’ils sont fortement excités. Il existe un besoin d’améliorer les neurones impulsionnels existants. Un mode de réalisation pallie tout ou partie des inconvénients des neurones impulsionnels connus. Un mode de réalisation prévoit un circuit électronique d’un neurone artificiel comportant : – un premier nœud capacitif d’application d’un potentiel de membrane du neurone ; – un premier transistor de décharge du premier nœud capacitif ; – un deuxième nœud capacitif, piloté en fonction du potentiel de membrane et fournissant un potentiel de commande du premier transistor ; et – un deuxième transistor de décharge du deuxième nœud capacitif, dans lequel le deuxième transistor est commandé en fonction d’un potentiel présent au deuxième nœud capacitif. Selon un mode de réalisation, le circuit comporte en outre un circuit de commande du deuxième transistor configuré pour activer le deuxième transistor en réponse à une décharge du deuxième nœud capacitif en dessous d’un seuil. Selon un mode de réalisation, le circuit de commande comporte un inverseur dont l’entrée est connectée au deuxième nœud capacitif et dont la sortie est connectée à la grille du deuxième transistor. Selon un mode de réalisation, le deuxième nœud capacitif est relié au premier nœud capacitif par des premier et deuxième inverseurs. Selon un mode de réalisation, le circuit comporte en outre un troisième transistor connecté entre la grille du deuxième transistor et un troisième nœud d’application d’un potentiel de référence, la grille du troisième transistor étant reliée à un quatrième nœud, situé entre les premier et deuxième inverseurs, par un troisième inverseur. Selon un mode de réalisation, le circuit comporte en outre un quatrième transistor relié au premier nœud capacitif et à un quatrième nœud d’application d’un potentiel d’alimentation du neurone. Selon un mode de réalisation, la grille du quatrième transistor est connectée à une sortie d’une porte NON-OU comportant une première entrée connectée à la grille du deuxième transistor et une deuxième entrée connectée au premier nœud capacitif. Selon un mode de réalisation, le quatrième transistor est relié au premier nœud capacitif par un cinquième transistor dont la grille est destinée à recevoir un potentiel d’excitation du neurone. Un mode de réalisation prévoit un réseau de neurones artificiels comportant au moins un circuit tel que décrit. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente, de façon schématique et sous forme de blocs, un exemple de réseau de neurones artificiels ; la figure 2 est un circuit électronique d’un exemple d’implémentation d’un neurone impulsionnel ; la figure 3 est un chronogramme illustrant un exemple de fonctionnement du circuit de la figure 2 ; la figure 4 est un circuit électronique d’un autre exemple d’implémentation d’un neurone impulsionnel ; la figure 5 est un chronogramme illustrant un exemple de fonctionnement du circuit du neurone de la figure 4 ; la figure 6 est un chronogramme illustrant un autre exemple de fonctionnement du circuit du neurone de la figure 4 ; la figure 7 est un circuit électronique d’implémentation d’un neurone impulsionnel selon un mode de réalisation ; la figure 8 est un mode de réalisation plus détaillé du circuit électronique du neurone de la figure 7 ; la figure 9 est un chronogramme illustrant un exemple de fonctionnement du circuit du neurone des figures 7 et 8 ; et la figure 10 est un chronogramme illustrant un autre exemple de fonctionnement du circuit du neurone des figures 7 et 8. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, l’architecture des réseaux de neurones impulsionnels et les traitements effectués par ces réseaux ne sont pas détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence, sauf précision contraire, à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La figure 1 représente, de façon schématique et sous forme de blocs, un exemple de réseau 100 (NEURAL NETWORK) de neurones artificiels 101 (NEURON). Le réseau 100 comporte typiquement plusieurs couches de neurones artificiels 101. Dans l’exemple représenté, le réseau 100 comporte plus précisément une couche d’entrée 103 (INPUT LAYER), destinée à recevoir un ou plusieurs signaux d’entrée (INPUTS), une couche intermédiaire ou couche cachée 105 (HIDDEN LAYER), destinée à traiter ces signaux d’entrée, et une couche de sortie 107 (OUTPUT LAYER), destinée à produire un ou plusieurs signaux de sortie (OUTPUTS) issus du traitement par la couche cachée 105. Bien qu’une seule couche cachée 105 soit représentée en figure 1, le réseau 100 de neurones artificiels 101 peut comporter plusieurs dizaines voire plusieurs centaines de couches cachées 105, selon la complexité du réseau 100. En outre, bien que la couche d’entrée 103, la couche cachée 105 et la couche de sortie 107 illustrées en figure 1 comportent respectivement trois, quatre et deux neurones 101, chaque couche 103, 105, 107 peut comporter un nombre entier non nul quelconque de neurones 101. Le réseau 100 de neurones artificiels 101 est par exemple utilisé dans des applications de reconnaissance d’écriture, de reconnaissance vocale ou de reconnaissance d’image, par exemple de reconnaissance faciale. Dans le cas d’une application de reconnaissance faciale, les neurones 101 de la couche d’entrée 103 du réseau 100 reçoivent en entrée des données provenant par exemple d’images ayant subi au préalable des opérations de prétraitement et d’extraction de caractéristiques. Ces données sont ensuite traitées par la ou les couches cachées 105 du réseau 100, par exemple en les comparant à une base de données de visages. En sortie, le réseau 100 indique par exemple si les images comportent ou non l’un des visages présents dans la base de données. Dans l’exemple représenté, chaque neurone 101 du réseau 100 comporte un module intégrateur 109 (DPI), un module d’adaptation 111 (ADAPTATION) et un module de cœur 113 (CORE). Chaque neurone 101 du réseau 100 peut en outre comporter un ou plusieurs autres modules. Ces modules sont symbolisés en figure 1 par un unique bloc 115 (OTHER). Le module intégrateur 109 reçoit par exemple un signal d’entrée synaptique provenant de plusieurs autres neurones 101 du réseau 100. À titre d’exemple, le module intégrateur 109 est un module d’intégration de paires différentielles (« Differential Pair Integrator », en anglais). Le module 109 permet par exemple à un neurone artificiel linéaire de produire une réponse exponentielle lorsque ce neurone est excité par des signaux d’amplitude inférieure à son seuil de déclenchement. Le module d’adaptation 111 est par exemple connecté à une sortie du module intégrateur 109. À titre d’exemple, le module d’adaptation 111 permet de reproduire un phénomène biologique d’adaptation. Le module d’adaptation 111 permet par exemple de faire en sorte que le neurone 101 soit plus difficile à déclencher s’il a récemment émis une impulsion. Le module de cœur 113 est par exemple connecté à une sortie du module d’adaptation 111. À titre d’exemple, le module de cœur 113 permet de reproduire le fonctionnement d’un cône axonique (« axon hillock », en anglais) d’un neurone réel. La figure 2 est un circuit électronique d’un exemple d’implémentation d’un neurone impulsionnel 200, par exemple analogue au circuit décrit au chapitre 7 du livre intitulé « Event-Based Neuromorphic Systems » (ISBN : 9780470018491). Le neurone impulsionnel 200 permet par exemple d’implémenter tout ou partie du neurone artificiel 101 de la figure 1. Dans l’exemple représenté, le neurone 200 comporte une source de courant S1 fournissant un courant électrique noté Iin. La source S1 a par exemple un nœud connecté à un nœud d’application d’un potentiel Vdd, correspondant par exemple à une tension d’alimentation du neurone 200, et un autre nœud connecté à un nœud 201. Le potentiel du nœud 201, correspondant par exemple à une tension de membrane du neurone 200, est noté Vmem. Comme illustré en figure 1, le neurone 200 comporte par ailleurs une capacité Cmem. La capacité Cmem a par exemple une électrode connectée au nœud 201 et une autre électrode connectée à un nœud d’application d’un potentiel de référence, par exemple la masse. Dans l’exemple représenté, le neurone 200 comporte en outre des transistors M1, M2 et M3. Les transistors M1, M2 et M3 sont par exemple des transistors de type métal-oxyde-semiconducteur (« Metal-Oxide-Semiconductor », en anglais), plus simplement appelés transistors MOS. Plus précisément, dans l’exemple représenté, les transistors M1 et M2 sont des transistors MOS à canal N, ou transistors NMOS, tandis que le transistor M3 est un transistor MOS à canal P, ou transistor PMOS. Dans l’exemple représenté : – le transistor NMOS M1 a sa source connectée au nœud d’application du potentiel de référence et son drain connecté au nœud 201 ; – le transistor NMOS M2 a sa source connectée à un nœud d’une source de courant S2, l’autre nœud de la source S2 étant connecté au nœud d’application du potentiel de référence, et son drain connecté au nœud 201 ; et – le transistor PMOS M3 a sa source connectée à un nœud d’une source de courant S3, l’autre nœud de la source S3 étant connecté au nœud d’application du potentiel Vdd, et son drain connecté au nœud 201. Les sources de courant S2 et S3 fournissent par exemple respectivement des courants électriques notés IK et INa. Dans l’exemple représenté, le neurone 200 comporte en outre un amplificateur opérationnel 203. L’amplificateur opérationnel 203 reçoit par exemple un potentiel Vthr sur son entrée inverseuse (-) et le potentiel Vmem sur son entrée non inverseuse (+). Le potentiel Vthr définit par exemple un seuil de déclenchement du neurone 200. L’amplificateur 203 est par exemple limité en courant par une source de courant Samp, connectée entre l’amplificateur opérationnel 203 et le nœud d’application du potentiel de référence. La source Samp fournit par exemple un courant électrique maximal noté Iamp. Dans l’exemple représenté, le neurone 200 comporte par ailleurs deux portes logiques inverseuses 205 et 207, ou inverseurs. Dans cet exemple, la porte logique 205 comporte un nœud d’entrée 209, connecté à la sortie de l’amplificateur opérationnel 203, et un nœud de sortie 211, connecté à la grille du transistor M3. La porte logique 207 comporte quant à elle un nœud d’entrée 213, connecté au nœud de sortie 211 de la porte logique 205, et un nœud de sortie 215, connecté à la grille du transistor M2. Le potentiel des nœuds 211 et 213 est noté Vretro et le potentiel du nœud 215 est noté Vrefra. À titre d’exemple, la porte logique inverseuse 205 comprend plus précisément : – un transistor NMOS M4 dont la source est connectée à un nœud d’une source de courant S4, l’autre nœud de la source S4 étant connecté au nœud d’application du potentiel de référence, et dont le drain est connecté au nœud 211 ; et – un transistor PMOS M5 dont la source est connectée au nœud d’application du potentiel Vdd et dont le drain est connecté au nœud 211. La porte logique inverseuse 207 comprend par exemple plus précisément : – un transistor NMOS M6 dont la source est connectée à un nœud d’une source de courant S6, l’autre nœud de la source S6 étant connecté au nœud d’application du potentiel de référence, et dont le drain est connecté au nœud 215 ; et – un transistor PMOS M7 dont la source est connectée à un nœud d’une source de courant S7, l’autre nœud de la source S7 étant connecté au nœud d’application du potentiel Vdd, et dont le drain est connecté au nœud 215. Les sources de courant S4, S6 et S7 fournissent par exemple respectivement des courants électriques notés IIp, IKdn et IKup. Dans l’exemple représenté : – la grille du transistor M1 reçoit un potentiel Vlk, permettant par exemple de laisser passer un courant de fuite du neurone 200 à travers le transistor M1 ; – la grille du transistor M2 reçoit le potentiel Vrefra du nœud de sortie 215 de la porte 207 ; – les grilles respectives des transistors M3, M6 et M7 reçoivent chacune le potentiel Vretro du nœud de sortie 211 de la porte 205 ; et – les grilles respectives des transistors M4 et M5 reçoivent chacune un potentiel présent en sortie de l’amplificateur opérationnel 203. Dans l’exemple représenté, le neurone 200 comporte par ailleurs une autre capacité CK. La capacitée CK est par exemple connectée entre le nœud de sortie 215 de la porte 207 et le nœud d’application du potentiel de référence. La figure 3 est un chronogramme illustrant un exemple de fonctionnement du circuit de la figure 2. Le chronogramme de la figure 3 illustre plus particulièrement l’évolution, en fonction du temps t, du potentiel Vmem présent au nœud 201 du neurone 200. On suppose initialement, à un instant t0, que le potentiel Vmem du nœud 201 est sensiblement nul et inférieur au seuil Vthr de déclenchement du neurone 200. La sortie de l’amplificateur opérationnel 203 applique alors par exemple une tension basse proche du potentiel de référence sur le nœud d’entrée 209 de la porte logique inverseuse 205. Dans ce cas, le transistor NMOS M4 est bloqué tandis que le transistor PMOS M5 est passant. Le potentiel Vrefra du nœud de sortie 211 de la porte 205, appliqué sur la grille du transistor PMOS M3, est ainsi sensiblement égal au potentiel Vdd. Le transistor PMOS M3 est alors bloqué. Toujours à l’instant t0, le potentiel Vretro présent au nœud d’entrée 213 de la porte logique inverseuse 207 est sensiblement égal au potentiel Vdd. Dans ce cas, le transistor NMOS M6 est passant tandis que le transistor PMOS M7 est bloqué. Cela a pour effet de porter le nœud de sortie 215 de la porte 207, donc la grille du transistor NMOS M2, au potentiel de référence. Le transistor NMOS M2 est alors bloqué. À l’instant t0, on suppose en outre que les capacités Cmem et CK sont vides. La source S1 fournit le courant Iin, ce qui a pour effet de commencer à charger la capacité Cmem. En d’autres termes, on débute à l’instant t0 une intégration, par la capacité Cmem, du courant Iin fourni par la source S1. La valeur du potentiel Vmem présent au nœud 201 augmente alors à mesure que la capacité Cmem se charge. À un instant t1 postérieur à l’instant t0, la valeur du potentiel Vmem présent au nœud 201 dépasse le seuil Vthr de déclenchement du neurone 200. Cela provoque alors par exemple une commutation de la sortie de l’amplificateur opérationnel 203 depuis la tension basse vers une tension positive +Vsat. Cela a pour effet de rendre les transistors M4 et M7 passants, tandis que les transistors M5 et M6 deviennent bloqués. On tire ainsi le potentiel Vretro du nœud 211 vers la masse. Le transistor M3 devient alors passant. À partir de l’instant t1, la capacité Cmem est chargée non seulement par la source S1, fournissant le courant Iin, mais également par la source S3, fournissant le courant INa. Cela accélère la charge de la capacité Cmem et le potentiel Vmem se met alors à augmenter de façon plus rapide qu’entre les instants t0 et t1. En outre, toujours à l’instant t1, la capacité CK commence à se charger grâce au courant IKup fourni par la source S7. Cela a pour effet d’augmenter progressivement le potentiel Vrefra présent au nœud de sortie 215 de l’inverseur 207. À un instant t2 postérieur à l’instant t1, le potentiel Vmem atteint une valeur maximale Vmax. La valeur maximale Vmax atteinte par le potentiel Vmem à l’instant t2 est par exemple conditionnée par le potentiel Vdd. À partir de l’instant t2, le potentiel Vmem demeure sensiblement constant et égal à Vmax jusqu’à un instant t3 postérieur à l’instant t2. On suppose, à l’instant t3, que le potentiel Vrefra atteint une valeur suffisante pour commuter le transistor M2 depuis l’état bloqué vers l’état passant. La durée séparant l’instant t2 de l’instant t3 est par exemple conditionnée par la valeur de la capacité CK et par la valeur du courant IKup fourni par la source S7. En supposant que le courant IK véhiculé par la source S2 soit supérieur à la somme des courants Iin et INa respectivement fournis par les sources S1 et S3, la capacité Cmem commence à se décharger à l’instant t3. Cela provoque alors une baisse du potentiel Vmem présent au nœud 201. À un instant t4 postérieur à l’instant t3, la valeur du potentiel Vmem devient inférieure au seuil Vthr de déclenchement du neurone 200. Cela provoque alors par exemple une commutation de la sortie de l’amplificateur opérationnel 203 depuis la tension positive +Vsat vers la tension basse proche du potentiel de référence. Cela a pour effet de rendre les transistors M5 et M6 passants, tandis que les transistors M4 et M7 deviennent bloqués. Le potentiel Vretro du nœud de sortie 211 de l’inverseur 205 est ainsi sensiblement égal au potentiel Vdd. Le transistor M3 est alors bloqué, ce qui stoppe la fourniture du courant INa par la source S3. Toujours à l’instant t4, la source S6 se met à véhiculer le courant IKdn. Cela a pour effet de commencer à décharger la capacité CK et à abaisser le potentiel Vrefra du nœud de sortie 215 de l’inverseur 207. À un instant t5 postérieur à l’instant t4, on suppose que le potentiel Vmem atteint une valeur sensiblement égale au potentiel de référence. Dans l’exemple représenté, l’évolution du potentiel Vmem entre les instants t1 et t5 correspond à la génération, par le neurone 200, d’une impulsion de durée égale à t3 – t2. À partir de l’instant t5, le potentiel Vmem demeure sensiblement constant et égal au potentiel de référence jusqu’à un instant t6 postérieur à l’instant t5. La période séparant l’instant t5 de l’instant t6 est appelée période réfractaire du neurone 200. Pendant cette période, le potentiel Vrefra est suffisamment important pour empêcher la commutation du transistor M2 depuis l’état passant vers l’état bloqué. Dans un cas idéal, quel que soit le courant Iin de la source S1 pendant la période réfractaire, le neurone 200 n’émet aucune impulsion. À l’instant t6, on suppose que le potentiel Vrefra atteint une valeur suffisamment faible pour commuter le transistor M2 depuis l’état passant vers l’état bloqué. La durée séparant l’instant t5 de l’instant t6 est par exemple conditionnée par la valeur de la capacité CK, et par la valeur du courant IKdn véhiculé par la source S6. Dans l’exemple représenté, l’instant t6 marque le début d’une nouvelle phase d’intégration analogue à celle exposée précédemment en relation avec l’instant t0. Cela correspond par exemple à une situation dans laquelle le neurone 200 est soumis à une excitation constante. La figure 4 est un circuit électronique d’un autre exemple d’implémentation d’un neurone impulsionnel 400. Le neurone 400 de la figure 4 comprend des éléments communs avec le neurone 200 de la figure 2. Ces éléments communs ne seront pas détaillés à nouveau ci-après. Le neurone 400 de la figure 4 diffère du neurone 200 de la figure 2 principalement en ce que les capacités Cmem et CK, obtenues par des composants discrets dans l’exemple du neurone 200, sont remplacées par des capacités parasites dans l’exemple du neurone 400. À titre d’exemple, dans le neurone 400, on tire profit de capacités de grille des transistors M4 et M2 pour jouer le rôle des capacités Cmem et CK, respectivement. Dans le neurone 400 de la figure 4, les sources de courant S1, S2, S3, S4, S6 et S7 ainsi que l’amplificateur opérationnel 203 sont omis par rapport au neurone 200 de la figure 2. Plus précisément, dans l’exemple représenté : – le drain du transistor M1 est connecté au drain d’un transistor PMOS M8 ; – le transistor M8 a sa source connectée au drain d’un transistor PMOS M9, la source du transistor M9 étant connectée au nœud d’application du potentiel Vdd ; – la source du transistor M3 est connectée au drain d’un transistor PMOS M10, la source du transistor M10 étant connectée au nœud d’application du potentiel Vdd ; – la source du transistor M6 est connectée au drain d’un transistor NMOS M11, la source du transistor M11 étant connectée au nœud d’application du potentiel de référence ; et – la source du transistor M7 est connectée au drain d’un transistor PMOS M12, la source du transistor M12 étant connectée au nœud d’application du potentiel Vdd. Dans l’exemple représenté : – la grille du transistor M8 reçoit un potentiel Vin ; – les grilles respectives des transistors M9 et M10 reçoivent chacune le potentiel Vrefra du nœud de sortie 215 de la porte logique inverseuse 207 ; – la grille du transistor M11 reçoit un potentiel Vtr ; et – la grille du transistor M12 reçoit un potentiel Vts. Le potentiel Vin correspond par exemple à un potentiel d’entrée du neurone 400. Le potentiel Vtr de commande du transistor M11 permet par exemple d’ajuster la durée de la période réfractaire du neurone 400. Le potentiel Vts de commande du transistor M12 permet par exemple d’ajuster la durée de la phase d’impulsion (instants t1 à t4 en figure 3) du neurone 400. Le neurone 400 présente un fonctionnement similaire à celui du neurone 200 précédemment décrit en relation avec la figure 3. La figure 5 est un chronogramme illustrant un exemple de fonctionnement du circuit du neurone 400 de la figure 4. Le chronogramme de la figure 5 illustre plus particulièrement, par des courbes 501, 503, 505 et 507, l’évolution en fonction du temps t : – du potentiel d’entrée Vin appliqué sur la grille du transistor M8 ; – d’un potentiel de sortie noté Vout, par exemple image du potentiel Vretro présent aux nœuds 211 et 213 ; – du potentiel Vmem présent au nœud 201 ; et – du potentiel Vrefra appliqué sur la grille du transistor M2. Dans l’exemple représenté, après une période d’initialisation du neurone 400, un échelon de potentiel noté ΔVin1 est appliqué sur la grille du transistor M8 à un instant t0. À partir de l’instant t0, le potentiel Vmem subit à plusieurs reprises une évolution semblable à celle précédemment décrite en relation avec la figure 3. Plus précisément, le potentiel Vmem passe notamment successivement par des phases ou périodes d’intégration, d’impulsion et de réfraction. Dans l’exemple représenté, le potentiel Vout est à un niveau haut pendant les phases d’impulsion, par exemple lorsque le potentiel Vretro du nœud de sortie 211 de la porte 205 est sensiblement égal au potentiel Vdd. En revanche, le potentiel Vout est à un niveau bas pendant les phases d’intégration de réfraction, par exemple lorsque le potentiel Vretro est sensiblement égal au potentiel de référence. Dans l’exemple représenté, le potentiel Vrefra du nœud de sortie 215 de la porte 207 augmente pendant les phases d’impulsion. En revanche, le potentiel Vrefra diminue pendant les périodes réfractaires et les phases d’intégration. Dans cet exemple de fonctionnement, le potentiel Vrefra atteint une valeur égale au potentiel de référence avant le début de chaque nouvelle phase d’impulsion, le nœud 215 se déchargeant par exemple totalement au cours de chaque phase d’intégration. Dans l’exemple représenté, la courbe 503 illustrant les variations du potentiel Vout comporte des impulsions de largeur, ou durée, sensiblement constante. En outre, les périodes réfractaires sont nettement distinctes des phases d’intégration comme l’illustre la courbe 505 d’évolution du potentiel Vmem. La figure 6 est un chronogramme illustrant un autre exemple de fonctionnement du circuit du neurone 400 de la figure 4. Le chronogramme de la figure 6 illustre plus particulièrement, par des courbes 601, 603, 605 et 607, l’évolution en fonction du temps t : – du potentiel d’entrée Vin appliqué sur la grille du transistor M8 ; – d’un potentiel de sortie noté Vout, par exemple image du potentiel Vretro présent aux nœuds 211 et 213 ; – du potentiel Vmem présent au nœud 201 ; et – du potentiel Vrefra appliqué sur la grille du transistor M2. L’exemple de fonctionnement illustré en figure 6 diffère de l’exemple de fonctionnement illustré en figure 5 principalement en ce qu’un échelon de potentiel ΔVin2 de hauteur, ou d’amplitude, plus grande que celle de l’échelon de potentiel ΔVin1 est appliqué sur la grille du transistor M8 à l’instant t0. Le chronogramme de la figure 6 illustre par exemple un cas où le neurone 400 est soumis à une forte excitation synaptique. Cette forte excitation synaptique provient par exemple du fait que chaque neurone 400 comporte un nombre de synapses important, ou qu’un poids important est affecté à chaque synapse. Dans l’exemple représenté, la courbe 603 illustrant les variations du potentiel Vout comporte une première impulsion suivie de plusieurs autres impulsions de largeur, ou durée, inférieure à celle de la première impulsion. Cela provient notamment du fait que le potentiel Vrefra n’atteint pas une valeur égale au potentiel de référence avant le début de chaque nouvelle phase d’impulsion, le nœud 215 ne se déchargeant par exemple pas totalement au cours des phases d’intégration mais conservant une charge résiduelle. Il en résulte que, pendant la phase d’impulsion suivante, le nœud 215 se charge non pas à partir d’une valeur de potentiel Vrefra sensiblement égale au potentiel de référence, comme dans l’exemple de la figure 5, mais à partir d’une valeur plus élevée du fait de la charge résiduelle subsistant à l’issue de la phase d’intégration. Cela provoque ainsi une réduction de la durée d’impulsion, qui nuit au fonctionnement du neurone 400 ainsi qu’au traitement effectué par un réseau mettant en œuvre les neurones 400. En outre, les périodes réfractaires sont difficilement discernables des phases d’intégration, comme l’illustre la courbe 605 d’évolution du potentiel Vmem. Cela provient notamment du fait que l’évacuation, par le transistor M2, des charges présentes au nœud 201 ne permet pas de compenser l’arrivée de charges depuis le nœud d’application du potentiel Vdd sous l’effet du potentiel Vin. Afin de pallier ces inconvénients, on aurait pu prévoir d’utiliser un transistor NMOS M2 de plus grande taille permettant par exemple d’évacuer un plus grand nombre de charges. Toutefois, cela ne permettrait pas de résoudre le problème dans un cas où le neurone 400 serait par exemple soumis à une excitation synaptique encore plus importante que celle illustrée en figure 6. La figure 7 est un circuit électronique d’implémentation d’un neurone impulsionnel 700 selon un mode de réalisation. Le neurone 700 de la figure 7 comprend des éléments communs avec le neurone 400 de la figure 4. Ces éléments communs ne seront pas détaillés à nouveau ci-après. Dans l’exemple représenté, le neurone 700 comporte le nœud 201 d’application du potentiel de membrane Vmem. Le nœud 201 est par exemple un nœud capacitif. À titre d’exemple, le nœud 201 est réalisé en prévoyant une capacité C1 connectée entre le nœud 201 et un nœud d’application d’un potentiel de référence, par exemple la masse. En variante, le nœud 201 est réalisé en tirant profit de capacités parasites du circuit du neurone 700. Dans l’exemple représenté, le neurone 700 comporte en outre le transistor M2 de décharge du nœud capacitif 201. À l’état passant, le transistor M2 permet d’évacuer vers la masse des charges présentes au nœud capacitif 201. Dans l’exemple représenté, le neurone 700 comporte par ailleurs le nœud de sortie 215 de la porte logique inverseuse 207. Le nœud 215 est par exemple un nœud capacitif. À titre d’exemple, le nœud capacitif 215 est réalisé en prévoyant une capacité C2 connectée entre le nœud 215 et le nœud d’application du potentiel de référence. En variante, le nœud 215 est réalisé en tirant profit de capacités parasites du circuit du neurone 700. De façon analogue au neurone 400 de la figure 4, le nœud capacitif 215 du neurone 700 est par exemple piloté en fonction du potentiel de membrane Vmem présent au nœud capacitif 201. Dans l’exemple représenté, le nœud 215 est séparé du nœud 201 par les deux portes logiques inverseuses 205 et 207, connectées en série entre le nœud 201 et le nœud 215. Plus précisément, dans cet exemple, la porte logique inverseuse 205 a son entrée connectée au nœud 201 et sa sortie connectée à un nœud 701 et la porte logique inverseuse 207 a son entrée connectée au nœud 701 et sa sortie connectée au nœud 215. Le nœud 701 du neurone 700 est par exemple équivalent aux nœuds 211 et 213 du neurone 400. Dans l’exemple représenté, la porte 205 est en outre connectée à un nœud d’application d’un potentiel Vdd, par exemple un potentiel d’alimentation du neurone 700, et au nœud d’application du potentiel de référence. La porte 207 a par exemple ses nœuds d’alimentation connectés respectivement à un nœud d’une source de courant 703, l’autre nœud de la source 703 étant connecté au nœud d’application du potentiel Vdd, et à un nœud d’une autre source de courant 705, l’autre nœud de la source 705 étant connecté au nœud d’application du potentiel de référence. Le nœud capacitif 215 fournit le potentiel Vrefra de commande du transistor de décharge M2. Le nœud 215 est par exemple connecté à la grille du transistor M2. Dans l’exemple représenté, le neurone 700 comporte en outre un transistor M20 de décharge du nœud capacitif 215. Le transistor M20 est par exemple un transistor MOS à canal N (NMOS). Dans cet exemple, le transistor M20 a sa source connectée au nœud d’application du potentiel de référence et son drain connecté au nœud capacitif 215. À l’état passant, le transistor M20 permet d’évacuer vers la masse des charges présentes au nœud capacitif 215. Le neurone 700 comporte par exemple un circuit de commande 707 du transistor de décharge M20. Le circuit de commande 707 est par exemple configuré pour activer le transistor M20 en réponse à une décharge du nœud capacitif 215 en dessous d’un seuil. Dans l’exemple représenté, le circuit de commande 707 comporte une porte logique inverseuse 709. La porte logique inverseuse 709 a son entrée connectée au nœud 215 et sa sortie connectée à un nœud capacitif 711, le nœud capacitif 711 étant connecté à la grille du transistor M20. Dans cet exemple, la porte logique inverseuse 709 a ses nœuds d’alimentation connectés respectivement à un nœud d’une source de courant 713, l’autre nœud de la source 713 étant connecté au nœud d’application du potentiel Vdd, et au nœud d’application du potentiel de référence. À titre d’exemple, le nœud capacitif 711 est réalisé en prévoyant une capacité C3 connectée entre le nœud 711 et le nœud d’application du potentiel de référence. En variante, le nœud 711 est réalisé en tirant profit de capacités parasites du circuit du neurone 700. Le potentiel présent au nœud capacitif 711 est noté Vctrl_refra. Dans l’exemple représenté, le neurone 700 comporte en outre une porte logique NON-OU 715 (NOR). La porte logique 715 a par exemple une entrée connectée au nœud capacitif 711 et une autre entrée connectée au nœud capacitif 201. La porte logique 715 a ses nœuds d’alimentation connectés au nœud d’application du potentiel Vdd et à un nœud d’une source de courant 717, l’autre nœud de la source de courant 717 étant connecté au nœud d’application du potentiel de référence. En sortie, la porte logique 715 fournit par exemple un signal binaire noté Vctrl_in. Dans l’exemple représenté, neurone 700 comporte par ailleurs un transistor M21. Le transistor M21 est par exemple un transistor MOS à canal P (PMOS). Dans cet exemple, le transistor M21 est intercalé entre les transistors M8 et M9. Plus précisément, le transistor M21 a sa source connectée au drain du transistor M9 et son drain connecté à la source du transistor M8. A titre de variante, le transistor M21 pourrait être couplé entre le transistor M8 et le nœud 201, ou entre le transistor M9 et le nœud d’application du potentiel Vdd. À l’état bloqué, le transistor M21 permet de bloquer ou limiter le courant électrique alimentant le nœud capacitif 201 indépendamment de la valeur du potentiel Vin appliqué sur la grille du transistor M8. Dans l’exemple représenté, le transistor M21 est commandé par la sortie de la porte logique NON-OU 715. La grille du transistor M21 reçoit par exemple le signal Vctrl_in. Dans l’exemple représenté, le neurone 700 comporte en outre trois autres portes logiques inverseuses 719, 721 et 723 connectées en série entre le nœud 701 et un nœud de fourniture d’un potentiel de sortie Vout du neurone 700. Plus précisément, dans cet exemple : – la porte 719 a son entrée connectée au nœud 701 et sa sortie connectée à un nœud 725 ; – la porte 721 a son entrée connectée au nœud 725 et sa sortie connectée à un nœud 727 ; et – la porte 723 a son entrée connectée au nœud 727 et sa sortie connectée au nœud de fourniture du potentiel Vout. En outre, chaque porte logique inverseuse 719, 721, 723 a ses nœuds d’alimentations connectés respectivement au nœud d’application du potentiel Vdd et au nœud d’application du potentiel de référence. Dans l’exemple représenté, le neurone 700 comporte un autre transistor M22 de décharge du nœud capacitif 711. Le transistor M22 est par exemple un transistor MOS à canal N (NMOS). Dans cet exemple, le transistor M22 a sa source connectée au nœud d’application du potentiel de référence et son drain connecté au nœud capacitif 711. À l’état passant, le transistor M22 permet d’évacuer vers la masse des charges présentes au nœud capacitif 711. Le transistor M22 est par exemple commandé en fonction d’un potentiel noté Vout_int présent au nœud 725. La grille du transistor M22 est par exemple connectée au nœud 725. La figure 8 est un mode de réalisation plus détaillé du circuit électronique du neurone 700 de la figure 7 selon un exemple de réalisation. Dans l’exemple représenté, les inverseurs 205, 207, 709, 719, 721 et 723 sont des inverseurs métal-oxyde-semiconducteur complémentaires (« Complementary Metal-Oxide-Semiconductor », en anglais), plus simplement appelés inverseurs CMOS. Chaque inverseur CMOS comporte un transistor PMOS et un transistor NMOS connectés en série. Plus précisément, dans l’exemple représenté : – l’inverseur 205 comporte les transistor NMOS M4 et PMOS M5, les drains des transistors NMOS M4 et PMOS M5 étant connectés au nœud 701, la source du transistor NMOS M4 étant connectée au nœud d’application du potentiel de référence, la source du transistor PMOS M5 étant connectée au nœud d’application du potentiel Vdd et les grilles des transistors NMOS M4 et PMOS M5 étant connectées au nœud capacitif 201 ; – l’inverseur 207 comporte les transistor NMOS M6 et PMOS M7, les drains des transistors NMOS M6 et PMOS M7 étant connectés au nœud 215, la source du transistor NMOS M6 étant connectée à la source de courant 705, la source du transistor PMOS M7 étant connectée à la source de courant 703 et les grilles des transistors NMOS M6 et PMOS M7 étant connectées au nœud 701 ; – l’inverseur 709 comporte un transistor NMOS M30 et un transistor PMOS M31, les drains des transistors NMOS M30 et PMOS M31 étant connectés au nœud capacitif 711, la source du transistor NMOS M30 étant connectée au nœud d’application du potentiel de référence, la source du transistor PMOS M31 étant connectée à la source de courant 713 et les grilles des transistors NMOS M30 et PMOS M31 étant connectées au nœud capacitif 215 ; – l’inverseur 719 comporte un transistor NMOS M32 et un transistor PMOS M33, les drains des transistors NMOS M32 et PMOS M33 étant connectés au nœud 725, la source du transistor NMOS M32 étant connectée au nœud d’application du potentiel de référence, la source du transistor PMOS M33 étant connectée au nœud d’application du potentiel Vdd et les grilles des transistors NMOS M32 et PMOS M33 étant connectées au nœud 701 ; – l’inverseur 721 comporte un transistor NMOS M34 et un transistor PMOS M35, les drains des transistors NMOS M34 et PMOS M35 étant connectés au nœud 727, la source du transistor NMOS M34 étant connectée au nœud d’application du potentiel de référence, la source du transistor PMOS M35 étant connectée au nœud d’application du potentiel Vdd et les grilles des transistors NMOS M34 et PMOS M35 étant connectées au nœud 725 ; et – l’inverseur 723 comporte un transistor NMOS M36 et un transistor PMOS M37, les drains des transistors NMOS M36 et PMOS M37 étant connectés au nœud de fourniture du potentiel Vout, la source du transistor NMOS M36 étant connectée au nœud d’application du potentiel de référence, la source du transistor PMOS M37 étant connectée au nœud d’application du potentiel Vdd et les grilles des transistors NMOS M36 et PMOS M37 étant connectées au nœud 727. Dans l’exemple représenté : – la source de courant 703 comporte un transistor PMOS M38 dont la source est connectée au nœud d’application du potentiel Vdd, le drain est connecté à la source du transistor PMOS M7 et la grille reçoit le potentiel Vts ; – la source de courant 705 comporte un transistor NMOS M39 dont la source est connectée au nœud d’application du potentiel de référence, le drain est connecté à la source du transistor NMOS M6 et la grille reçoit le potentiel Vtr ; – la source de courant 713 comporte un transistor PMOS M40 dont la source est connectée au nœud d’application du potentiel Vdd, le drain est connecté à la source du transistor PMOS M31 et la grille reçoit le potentiel Vts ; et – la source de courant 717 comporte un transistor NMOS M41 dont la source est connectée à un nœud 729, le drain est connecté à un nœud 731 de sortie de la porte logique NON-OU 715 et la grille reçoit le potentiel Vts. En outre, dans l’exemple représenté, la porte logique NON-OU 715 comporte : – un transistor NMOS M42 dont la source est connectée au nœud d’application du potentiel de référence, le drain est connecté au nœud 729 et la grille est connectée au nœud capacitif 711 ; – un transistor NMOS M43 dont la source est connectée au nœud d’application du potentiel de référence, le drain est connecté au nœud 729 et la grille est connectée au nœud capacitif 201 ; – un transistor PMOS M44 dont la source est connectée au nœud d’application du potentiel Vdd, le drain est connecté à un nœud 733 et la grille est connectée au nœud capacitif 711 ; et – un transistor PMOS M45 dont la source est connectée au nœud 733, le drain est connecté au nœud 731 et la grille est connectée au nœud capacitif 201. Dans l’exemple représenté, le nœud 731 de sortie de la porte logique NON-OU 715 est connecté à la grille du transistor M21. La figure 9 est un chronogramme illustrant un exemple de fonctionnement du circuit du neurone 700 des figures 7 et 8. Le chronogramme de la figure 9 illustre plus particulièrement, par des courbes 901, 903, 905, 907, 909 et 911 l’évolution en fonction du temps t : – du potentiel d’entrée Vin ; – du potentiel de sortie Vout ; – du potentiel de membrane Vmem ; – du potentiel Vrefra de commande du transistor M2 ; – du potentiel Vctrl_in de commande du transistor M21 ; et – du potentiel Vctrl_refra de commande du transistor M20. Dans l’exemple représenté, après une période d’initialisation du neurone 700, un échelon de potentiel ΔVin3 est appliqué sur la grille du transistor M8 à un instant t0. L’amplitude de l’échelon de potentiel ΔVin3 de la figure 9 est par exemple semblable à l’amplitude de l’échelon de potentiel ΔVin1 de la figure 5. Dans la suite de la description, on suppose pour simplifier que le potentiel de référence est nul, c'est-à-dire sensiblement égal à 0 V. À l’instant t0, le neurone 700 entame une phase d’intégration. Le nœud capacitif 215 étant complètement déchargé à l’instant t0, le potentiel Vrefra est nul. En sortie de l’inverseur 709, le potentiel Vctrl_refra du nœud capacitif 711 est à l’état haut. Le transistor M20 est dans un état bloqué. En sortie de la porte logique NON-OU 715, le potentiel Vctrl_in est à l’état bas. Le transistor M21 est dans un état passant. À un instant t1, postérieur à l’instant t0, les inverseurs 205, 207, 719, 721 et 723 sont commutés. Le neurone 700 achève alors la phase d’intégration et entame une phase d’impulsion. Le signal Vout passe au niveau haut. Le nœud capacitif 215 commence à se charger, ce qui se traduit par une augmentation du potentiel Vrefra. Le potentiel Vout_int du nœud 725 passe à l’état haut, commutant ainsi le transistor M22 depuis l’état bloqué vers l’état passant. Cela décharge le nœud capacitif 711, dont le potentiel Vctrl_refra devient nul. Le transistor M20 reste dans un état bloqué. En sortie de la porte logique NON-OU 715, le potentiel Vctrl_in reste à l’état bas. Le transistor M21 reste à l’état passant. À un instant t2, postérieur à l’instant t1, les inverseurs 205, 207, 719, 721 et 723 sont à nouveau commutés. Le neurone 700 achève alors la phase d’impulsion et entame une période réfractaire. Le signal Vout passe au niveau bas. Le nœud capacitif 215 commence à se décharger, ce qui se traduit par une baisse du potentiel Vrefra. Le potentiel Vout_int du nœud 725 passe à l’état bas, commutant ainsi le transistor M22 depuis l’état passant vers l’état bloqué. Le nœud capacitif 711 se charge alors par l’intermédiaire de la source de courant 713 du circuit de commande 707 (figure 7). En sortie de la porte logique NON-OU 715, le potentiel Vctrl_in est commuté depuis l’état bas vers l’état haut. Le transistor M21 est alors commuté depuis l’état passant vers l’état bloqué. À un instant t3, postérieur à l’instant t2, le potentiel Vctrl_refra atteint un seuil d’activation du transistor M20. Le transistor M20 est commuté depuis l’état bloqué vers l’état passant, ce qui a pour effet de décharger le nœud 215. À l’instant t3, le potentiel Vctrl_in de sortie de la porte logique NON-OU 715 est commuté depuis l’état haut vers l’état bas. Le transistor M21 devient alors passant. Le neurone 700 entame alors une nouvelle phase d’intégration analogue à celle exposée précédemment en relation avec l’instant t0. La figure 10 est un chronogramme illustrant un autre exemple de fonctionnement du circuit du neurone 700 des figures 7 et 8. Le chronogramme de la figure 10 illustre plus particulièrement, par des courbes 1001, 1003, 1005, 1007, 1009 et 1011 l’évolution en fonction du temps t : – du potentiel d’entrée Vin ; – du potentiel de sortie Vout ; – du potentiel de membrane Vmem ; – du potentiel Vrefra de commande du transistor M2 ; – du potentiel Vctrl_in de commande du transistor M21 ; et – du potentiel Vctrl_refra de commande du transistor M20. L’exemple de fonctionnement illustré en figure 10 diffère de l’exemple de fonctionnement illustré en figure 9 principalement en ce qu’un échelon de potentiel ΔVin4, d’amplitude supérieure à celle de l’échelon de potentiel ΔVin2, est appliqué sur la grille du transistor M8 à l’instant t0. Le chronogramme de la figure 10 illustre par exemple un cas où le neurone 700 est soumis à une forte excitation synaptique. L’amplitude de l’échelon de potentiel ΔVin4 de la figure 10 est par exemple semblable à l’amplitude de l’échelon de potentiel ΔVin2 de la figure 6. Dans l’exemple représenté, la courbe 1003 illustrant les variations du potentiel Vout comporte des impulsions de largeur, ou durée, sensiblement constante. Cela provient notamment du fait que le nœud capacitif 215 est totalement déchargé par le transistor M20 avant le début de chaque nouvelle phase d’impulsion, et ne conserve ainsi pas de charge résiduelle à la différence du circuit 400 dans l’exemple de fonctionnement de la figure 6. En outre, les périodes réfractaires sont distinctes des phases d’intégration, comme l’illustre la courbe 1005 d’évolution du potentiel Vmem. Cela provient notamment du fait que le transistor M21 permet d’inhiber l’excitation du nœud capacitif 201 par le potentiel Vin. On s’assure ainsi que le potentiel Vmem du nœud capacitif 201 reste nul pendant la durée de la période réfractaire, quel que soit le potentiel Vin appliqué sur la grille du transistor M8. Un avantage du neurone artificiel 700 tient au fait que la durée des impulsions du potentiel de sortie Vout n’est pas affectée, ou est peu affectée, en cas d’excitation synaptique élevée. Un autre avantage du neurone artificiel 700 tient au fait que les périodes réfractaires sont bien marquées, même en cas d’excitation synaptique élevée. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, le mode de réalisation du neurone 700 exposé en relation avec la figure 8 n’est pas limitatif, la personne du métier pouvant utiliser d’autres éléments ou circuits pour obtenir des fonctionnalités équivalentes. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, le dimensionnement des transistors, capacités, sources de courant, etc. du circuit du neurone 700 est à la portée de la personne du métier. Circuit électronique d’un neurone artificiel (700) comportant : – un premier nœud capacitif (201) d’application d’un potentiel de membrane (Vmem) du neurone ; – un premier transistor (M2) de décharge du premier nœud capacitif ; – un deuxième nœud capacitif (215), piloté en fonction du potentiel de membrane et fournissant un potentiel de commande (Vrefra) du premier transistor ; et – un deuxième transistor (M20) de décharge du deuxième nœud capacitif, dans lequel le deuxième transistor est commandé en fonction d’un potentiel (Vrefra) présent au deuxième nœud capacitif. Circuit selon la revendication 1, comportant en outre un circuit de commande (707) du deuxième transistor (M20) configuré pour activer le deuxième transistor en réponse à une décharge du deuxième nœud capacitif (215) en dessous d’un seuil. Circuit selon la revendication 2, dans lequel le circuit de commande (707) comporte un inverseur (709) dont l’entrée est connectée au deuxième nœud capacitif (215) et dont la sortie est connectée à la grille du deuxième transistor (M20). Circuit selon l’une quelconque des revendications 1 à 3, dans lequel le deuxième nœud capacitif (215) est relié au premier nœud capacitif (201) par des premier et deuxième inverseurs (205, 207). Circuit selon la revendication 4, comportant en outre un troisième transistor (M22) connecté entre la grille du deuxième transistor (M20) et un troisième nœud d’application d’un potentiel de référence, la grille du troisième transistor étant reliée à un quatrième nœud (701), situé entre les premier et deuxième inverseurs (205, 207), par un troisième inverseur (719). Circuit selon l’une quelconque des revendications 1 à 5, comportant en outre un quatrième transistor (M21) relié au premier nœud capacitif (201) et à un quatrième nœud d’application d’un potentiel d’alimentation (Vdd) du neurone (700). Circuit selon la revendication 6, dans lequel la grille du quatrième transistor (M21) est connectée à une sortie d’une porte NON-OU (715) comportant une première entrée connectée à la grille du deuxième transistor (M20) et une deuxième entrée connectée au premier nœud capacitif (201). Circuit selon la revendication 6 ou 7, dans lequel le quatrième transistor (M21) est relié au premier nœud capacitif (201) par un cinquième transistor (M8) dont la grille est destinée à recevoir un potentiel d’excitation (Vin) du neurone (700). Réseau de neurones artificiels (100) comportant au moins un circuit selon l’une quelconque des revendications 1 à 8.