FR 3118267 A1 20220624 FR 2013879 A 20201222 Mémoire résistive à accès aléatoire (ReRAM) comprenant : - une matrice (M 1 ) de cellules (C ij ) chacune reliée à une première ligne d’alimentation (SL) mise à un premier potentiel d’alimentation, chaque cellule étant dotée d’un élément résistif (1, 2) et d’un transistor de sélection (Ms 1 , Ms 2 ), - un circuit de lecture (40 0 ) associé à une rangée donnée de cellules et comprenant un amplificateur de détection (44 0 ) de type à verrouillage relié à une deuxième ligne d’alimentation (45) mise à un deuxième potentiel d’alimentation, le dispositif comprenant en outre : - un circuit de commande des opérations de lecture configuré pour lors d’une lecture : - appliquer à ladite première ligne de bit (BL 0 ) un potentiel égal audit premier potentiel d’alimentation (GND, VDD) tout isolant la première ligne de bit (BL 0 ) dudit amplificateur de détection (44 0 ), puis, - coupler la première ligne de bit (BL 0 ) audit amplificateur de détection (44 0 ). Figure pour l’abrégé : figure 4. LECTURE DIFFÉRENTIELLE DE MÉMOIRE RRAM À FAIBLE CONSOMMATION La présente invention a trait au domaine des mémoires résistives non-volatiles RRAM encore notées ReRAM (pour « Resistive Random Access Memory ») et plus particulièrement à l’optimisation des opérations de lecture de telles mémoires. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Typiquement, une cellule mémoire ReRAM est dotée d’au moins un élément résistif dont on peut modifier la conductance et qui est susceptible d’adopter au moins deux niveaux de résistance bien distincts : un premier niveau, dit « HRS », de résistance dit « élevé » (HRS pour « High Resistive State ») et un deuxième niveau, dit « LRS » (pour « Low Resistive State ») de résistance plus faible que le niveau HRS. L’écart entre la plus faible valeur correspondant à un niveau HRS et la plus haute valeur correspondant au niveau LRS, également appelé « fenêtre mémoire », est toutefois souvent faible. Dès lors, on utilise couramment un « encodage différentiel » pour coder une valeur binaire mémorisée. Ainsi, on peut encoder chaque bit d’information en constituant des cellules élémentaires formée de deux éléments résistifs qui seront, écrits en opposition d’état, c’est-à-dire avec un des éléments résistifs ayant un niveau HRS et l’autre un niveau LRS, les niveaux respectifs de résistance des deux éléments résistifs étant déterminés toujours dans le même ordre entre les deux éléments et définira suivant qu’il correspond à HRS-LRS ou LRS-HRS si l’on est en présence d’un ‘0’ ou d’un ‘1’ logique. Une technique de lecture d’une donnée stockée dans un tel type de cellule mémoire est décrite dans le document : « Hybrid Analog-Digital Learning with Differential RRAM synapses » de Bocquet et al. IEDM19-534. Elle utilise un circuit de lecture doté d’un amplificateur de détection de type à verrouillage qui, lors d’une opération de lecture, est couplé à la paire différentielle d’éléments résistifs par l’intermédiaire d’une paire de lignes de bits et est dotée de nœuds dont les potentiels basculent en fonction de valeurs de courant qui traversent les éléments résistifs. Un tel type d’amplificateur de détection est réalisé avec peu de transistors et fonctionne comme un amplificateur différentiel de courant à fort gain. Il permet de comparer directement des courants qui traversent les éléments résistifs et circulent via des lignes de bits. Le circuit de lecture muni d’un tel amplificateur est peu encombrant, permet de déterminer rapidement la donnée mémorisée et n’induit pas de consommation statique. Il se pose cependant le problème de la consommation dynamique induite par l’opération de lecture. Lors d’une telle opération, les nœuds d’une cellule connectés aux lignes de bits se déchargent en passant typiquement d’une valeur de pré-charge correspondant à une tension d’alimentation VDD à une tension de référence GND ou inversement. Cette décharge dépend de la capacité des lignes de bits qui est importante et entraine une forte consommation. Plus généralement, il se pose le problème de réaliser un nouveau dispositif mémoire ReRAM dont la mise en œuvre des opérations de lecture soit améliorée. Selon un aspect, la présente demande concerne un dispositif de mémoire résistive à accès aléatoire (ReRAM) comprenant : - une matrice de cellules mémoires chacune reliée à une première ligne d’alimentation mise à un premier potentiel d’alimentation, chaque cellule de ladite matrice étant dotée d’au moins un premier élément résistif de résistivité variable et en série avec au moins un premier transistor de sélection, - un circuit de lecture associé à une colonne de cellules de la matrice, le circuit de lecture comprenant : - un amplificateur de détection de type à verrouillage formé d’inverseurs connectés de façon croisée et muni d’un premier nœud de lecture et d’un deuxième nœud de lecture, lesdits inverseurs formant respectivement une première branche et une deuxième branche reliées chacune d’un côté à une deuxième ligne d’alimentation mise à un deuxième potentiel d’alimentation, distinct dudit premier potentiel d’alimentation, - au moins un premier transistor de couplage reliant un autre côté de ladite première branche à une première ligne de bits couplée aux premiers éléments résistifs respectifs des cellules de ladite colonne, - au moins un deuxième transistor de couplage reliant un autre côté de ladite deuxième branche soit à une deuxième ligne de bits couplée à des deuxièmes éléments résistifs des cellules de ladite colonne, soit à une ligne de référence délivrant un courant de référence ; - un circuit de commande des opérations de lecture sur la matrice par le biais de signaux de commande d’éléments interrupteurs, ledit circuit de commande étant configuré pour, lors d’une opération de lecture effectuée sur une cellule donnée de ladite colonne : - selon une phase d’attente, coupler ladite première ligne de bit à la première ligne d’alimentation ou bien charger ladite première ligne de bit à un potentiel égal ou proche ou sensiblement égal audit premier potentiel d’alimentation, puis, - selon une phase de réinitialisation dudit amplificateur de détection, par le biais d’au moins un transistor de réinitialisation relier le premier nœud et le deuxième noeud afin d’égaliser les potentiels du premier nœud de lecture et du deuxième nœud de lecture ; - selon une phase de décharge partielle, relier la première ligne de bits à la deuxième ligne d’alimentation et, dans le cas où le dispositif comporte une deuxième ligne de bits, relier la deuxième ligne de bits à la deuxième ligne d’alimentation, la phase de réinitialisation étant déclenchée pendant la phase de décharge partielle ; puis - selon une phase de comparaison, rendre passant lesdits premier et deuxième transistors de couplage et rendre non passant ou bloqué ledit au moins un transistor de réinitialisation est rendu non passant. Lors de la phase de décharge partielle on peut ainsi décharger partiellement ladite première ligne de bit ou lesdites lignes de bits et on obtient aux bornes des cellules de ladite colonne une différence de potentiel non nulle tout en étant inférieure, et en particulier bien inférieure, à une différence de potentiels entre le premier potentiel d’alimentation et ledit deuxième potentiel d’alimentation. Contrairement à un dispositif conventionnel où l’on effectue une charge/décharge de ligne de bits d’un potentiel d’alimentation VDD jusqu’à un potentiel de référence GND ou inversement, on fait ici en sorte lors, de l’opération de lecture, de réduire l’amplitude de charge ou de décharge de la ligne de bit lors ce qui permet d’améliorer la consommation dynamique. La phase de décharge partielle permet ici également d’améliorer la fiabilité de la donnée produite en sortie du circuit de lecture et que cette sortie ne bascule vers un état décorrélé de l’état résistif du ou des éléments résistifs de la cellule à laquelle on accède en lecture. Lors de la phase de comparaison, on permet une circulation d’un premier courant : à travers ladite première branche dudit amplificateur de détection, la première ligne de bit et un premier élément résistif de ladite cellule et une circulation d’un deuxième courant à travers ladite deuxième branche dudit amplificateur de détection ainsi que soit la ligne de référence soit la deuxième ligne de bit et un deuxième élément résistif de ladite cellule, jusqu’à un basculement dudit amplificateur de détection en fonction d’une différence entre lesdits premier et deuxième courants. Parmi lesdits éléments interrupteurs peut figurer au moins un premier élément interrupteur appartenant à un étage de réinitialisation dudit amplificateur de détection, et qui est commandé par le biais d’un premier signal de commande. Avantageusement, le circuit de commande est configuré en outre pour : - lors de ladite phase de décharge partielle, placer ledit premier signal de commande dans un premier état, de sorte à maintenir fermé (passant) ledit au moins un premier élément interrupteur de manière à connecter entre eux le premier nœud de lecture et le deuxième nœud de lecture, ou de manière à connecter le premier nœud de lecture et le deuxième nœud de lecture à la deuxième ligne d’alimentation ou de manière à connecter une première borne et une deuxième borne de chacun desdits premier inverseur et du deuxième inverseur à la deuxième ligne d’alimentation, puis, - lors de la phase de comparaison mettre le premier signal de commande dans un deuxième état, distinct dudit premier état, de sorte que ledit premier élément interrupteur est ouvert. Ledit au moins un premier élément interrupteur peut être formé ou comprendre un premier transistor de réinitialisation, ledit circuit de commande étant configuré pour : - lors de ladite phase de réinitialisation, maintenir passant le premier transistor de réinitialisation, et - lors de la phase de comparaison mettre le premier signal de commande dans un deuxième état, distinct dudit premier état, de sorte que ledit premier transistor de réinitialisation est non-passant et en particulier bloqué. Lors de ladite phase de réinitialisation le premier transistor de réinitialisation peut être maintenu passant, de sorte à relier entre eux le premier nœud de lecture et le deuxième nœud de lecture, ou relier le premier nœud de lecture à la deuxième ligne d’alimentation ou relier une première borne et une deuxième borne du premier inverseur à la deuxième ligne d’alimentation. Selon un premier mode de réalisation particulier, le premier transistor de couplage comprend ou est sous forme d’un premier transistor d’isolation agencé entre ledit amplificateur de détection et ladite première ligne de bit, le premier d’isolation étant commandé par le biais d’au moins un deuxième signal de commande, le circuit de commande étant configuré en outre pour : lors de la phase d’attente de l’opération de lecture préalable à ladite phase de décharge partielle, mettre le premier signal de commande dans un premier état de sorte que ledit au moins un élément interrupteur est fermé tandis que ledit deuxième signal de commande est mis par ledit circuit de commande dans un état donné de sorte à rendre bloqué le premier transistor d’isolation et isoler ainsi la première ligne de bit dudit amplificateur de détection, le circuit de commande étant configuré en outre pour, lors desdites phases de décharge partielle et de comparaison : mettre le deuxième signal de commande dans un autre état, distinct dudit état donné, de sorte à rendre passant le premier transistor d’isolation et connecter ainsi la première ligne de bit audit amplificateur de détection. Avantageusement, lors de la phase d’attente, ledit premier signal de commande peut être mis dans un état de sorte à maintenir passant le premier transistor de réinitialisation. Ainsi, on peut met en œuvre, en parallèle de la phase d’attente, ladite phase de réinitialisation dudit amplificateur de détection. Selon une possibilité de mise en œuvre, les cellules mémoires sont de type 2T-2R et dotées chacune d’au moins un autre élément résistif couplé à un autre transistor de sélection, la rangée donnée de cellules de la matrice de cellules étant alors couplée à une deuxième ligne de bits, le dispositif étant doté en outre : d’un deuxième transistor d’isolation entre l’amplificateur de détection et la deuxième ligne de bit, le premier et deuxième transistors d’isolation étant commandés par le biais dudit deuxième signal de commande. Avantageusement, le circuit de lecture de lecture peut comprendre en outre : un troisième transistor d’isolation et un quatrième transistor d’isolation connectés de façon croisée de sorte que le troisième transistor d’isolation a une première électrode couplée au premier transistor d’isolation et une deuxième électrode couplée au deuxième transistor d’isolation et de sorte que le quatrième transistor d’isolation a une première électrode couplée au deuxième transistor d’isolation et une deuxième électrode couplée au premier transistor d’isolation. Une telle configuration peut permettre au dispositif de mémoire résistive à accès aléatoire d’effectuer des opérations en mémoire, en particulier au moins une opération logique. Le circuit de commande peut être alors doté en outre : d’un bloc logique de commande configuré pour produire des signaux de pilotage des grilles respectives desdits transistors d’isolation en fonction d’au moins un signal numérique de sélection de mode de fonctionnement émis sur une ou plusieurs entrées dudit bloc logique de commande et d’une donnée logique volatile en entrée dudit bloc logique de commande, pour sélectionner entre un premier mode de fonctionnement du circuit de lecture correspondant à une opération de lecture et au moins un autre mode de fonctionnement du circuit de lecture correspondant à la mise en œuvre d’au moins une opération logique entre au moins une donnée non-volatile mémorisée dans la cellule donnée de la rangée donnée de cellules et la donnée logique volatile en entrée dudit bloc logique de commande, ledit bloc logique de commande étant configuré pour : - lorsque le signal numérique de sélection a une première valeur correspondant à une sélection d’une opération de lecture : appliquer des signaux de pilotage de la grille du premier transistor d’isolation et à la grille du deuxième transistor d’isolation correspondants au deuxième signal de commande, - lorsque le signal numérique de sélection a une autre valeur distincte de la première valeur et correspondant à une sélection d’une opération logique : transmettre un premier signal de pilotage à la grille du premier transistor d’isolation et un deuxième signal de pilotage à la grille du deuxième transistor d’isolation, de sorte à bloquer l’un desdits premier et deuxième transistors d’isolation tout en rendant passant l’autre desdits premier et deuxième transistors d’isolation. Avantageusement, le circuit de lecture de lecture peut comprendre en outre : - un troisième transistor d’isolation et un quatrième transistor d’isolation connectés de façon croisée, le bloc logique de commande étant configuré en outre pour produire un signal de pilotage des grilles respectives desdits troisième et quatrième transistors d’isolation et dans lequel : - lorsque ladite autre valeur est une deuxième valeur correspondant à une sélection d’une première opération logique, en particulier de type OU ou de type ET, le bloc logique de commande est configuré de sorte à produire un premier signal de pilotage, un deuxième signal de pilotage distinct du premier signal de pilotage, de sorte à rendre passant le premier transistor d’isolation tout en rendant bloqué le deuxième transistor d’isolation, - lorsque ladite autre valeur est une troisième valeur correspondant à une sélection d’une deuxième opération logique, en particulier de type ET ou de type OU : transmettre un premier signal de pilotage et un deuxième signal de pilotage de sorte à rendre bloqué le premier transistor d’isolation tout en rendant passant le deuxième transistor d’isolation, - lorsque le signal numérique de sélection a une quatrième valeur correspondant à une sélection d’une troisième opération logique, en particulier de type XOR, ledit bloc logique de sélection est configuré de sorte à transmettre un premier signal de pilotage à la grille du premier transistor d’isolation et un deuxième signal de pilotage à la grille du deuxième transistor d’isolation identique au premier signal de pilotage, le troisième signal de pilotage étant dans un état distinct de celui du premier signal de pilotage et du deuxième signal de pilotage. Selon une possibilité de mise en œuvre, l’élément interrupteur de l’étage de réinitialisation précité peut comprendre : - un premier transistor de réinitialisation couplé au deuxième nœud et à la deuxième ligne d’alimentation, le premier transistor de réinitialisation ayant une grille commandée par le premier signal de commande, - un deuxième transistor de réinitialisation couplé au premier nœud et à la deuxième ligne d’alimentation, le deuxième transistor de réinitialisation ayant une grille commandée par le premier signal de commande. Selon une variante, l’élément interrupteur de l’étage de réinitialisation peut comprendre : un transistor de réinitialisation ayant une grille commandée par le premier signal de commande, le transistor de réinitialisation étant agencé entre ledit premier nœud et ledit deuxième nœud. Afin d’éviter une perte d’information, en particulier lors de réinitialisations de l’amplificateur de détection, le circuit de lecture peut être prévu en outre pour, en sortie dudit amplificateur de détection, être doté d’au moins un élément de mémorisation, configuré pour, lors de la phase dite « d’attente » mémoriser une donnée en sortie dudit amplificateur de détection d’une opération de lecture précédente. Cet élément de mémorisation peut être en particulier doté : - d’une bascule RS dotée d’une entrée couplée au premier nœud de lecture et d’une autre entrée couplée au deuxième nœud de lecture, ou - d’une bascule D comprenant une entrée couplée au premier nœud de lecture ou au deuxième nœud de lecture. Avantageusement, le premier transistor de sélection est commandé par une ligne de mot et prévu pour lorsqu’il est activé, coupler la première ligne de bit au premier élément résistif, lui-même étant relié à la ligne de source, la ligne de mot étant maintenue à un potentiel pendant la phase d’attente, la phase de décharge et la phase de comparaison de l’opération de lecture de sorte à maintenir activé le premier transistor de sélection et coupler la première ligne de bit à la ligne de source. Selon un mode avantageux, le comparateur peut être amené à recevoir une tension mesurée de la première ligne de bit et le circuit de commande peut être doté d’un deuxième comparateur qui reçoit une autre tension mesurée de la deuxième ligne de bits, l’état du premier signal de commande dépendant en outre d’une comparaison effectuée par le deuxième comparateur. Le dispositif peut comprendre en outre au moins une porte logique réalisant une fonction logique OU ou une fonction logique ET entre une sortie du comparateur et une sortie du deuxième comparateur. De manière avantageuse, le dispositif peut comprendre en outre : au moins un premier transistor dit « de repolarisation » agencé entre la première ligne de bit et ladite première ligne d’alimentation, le premier transistor de repolarisation étant configuré pour, en fonction d’un signal de pilotage de repolarisation appliqué sur sa grille, alternativement coupler la première ligne d’alimentation à la première ligne de bit et découpler la première ligne d’alimentation de la première ligne de bit. De tels transistors de repolarisation peuvent permettre de pouvoir enchaîner plusieurs opérations plus rapidement. Avantageusement, en particulier pour permettre de protéger le circuit de lecture lors d’opérations d’écritures, le dispositif peut être pourvu d’un premier transistor de séparation entre la première ligne de bit et l’amplificateur de détection. Ainsi, ledit au moins un premier transistor de couplage peut être ou comprendre le premier transistor de séparation entre la première ligne de bit et l’amplificateur de détection. Le premier transistor de séparation étant commandé par un signal de commande supplémentaire appelé « signal d’activation de lecture », le circuit de commande étant configuré pour mettre le signal d’activation de lecture dans un état déterminé lors de ladite opération de lecture de sorte à rendre passant le premier transistor de séparation, et mettre le signal d’activation de lecture dans un autre état, distinct dudit état déterminé, lors d’une opération d’écriture sur la matrice de sorte à bloquer le premier transistor de séparation. Avantageusement, ledit au moins un premier transistor de couplage inclue un transistor avec un diélectrique de grille plus épais que le diélectrique de grille de transistors constitutifs dudit amplificateur de détection. Selon un deuxième mode de réalisation, avantageusement, lors de phase de décharge partielle, la première ligne de bits est reliée à la deuxième ligne d’alimentation par l’intermédiaire d’un premier transistor de réinitialisation rendu passant par le biais d’un premier signal de commande, et par l’intermédiaire du premier transistor de couplage rendu passant par le biais d’un deuxième signal de commande. Avantageusement, lors de la phase d’attente suivant une phase de comparaison d’une précédente opération de lecture, l’amplificateur de détection peut être maintenu dans un état verrouillé après son basculement, sans réinitialisation, et ladite première ligne de bits se recharge par un courant traversant au moins une cellule sélectionnée de ladite colonne. Avantageusement, la phase de réinitialisation est alors réalisée uniquement en parallèle de la phase de décharge partielle. Parmi lesdits éléments interrupteurs peut figurer au moins un élément interrupteur commandé par le biais d’un premier signal de commande et dans lequel ledit circuit de commande est doté en outre d’un premier comparateur qui reçoit une tension mesurée de la première ligne de bit, et produit en sortie le premier signal de commande dont l’état dépend d’une comparaison effectuée par ledit premier comparateur entre ladite tension mesurée et une tension référence prédéterminée. Ladite colonne peut être couplée à une première ligne de bits et à une deuxième ligne de bits, et le circuit de commande peut être doté d’un deuxième comparateur qui reçoit une autre tension mesurée de ladite deuxième ligne de bits, l’état du premier signal de commande dépendant en outre d’une comparaison effectuée par ledit deuxième comparateur. Selon un autre aspect, la présente demande concerne un dispositif de mémoire résistive à accès aléatoire (ReRAM) comprenant : - une matrice de cellules mémoires chacune reliée à une première ligne d’alimentation mise à un premier potentiel d’alimentation, chaque cellule de ladite matrice étant dotée d’au moins un premier élément résistif de résistivité variable et en série avec au moins un premier transistor de sélection, - un circuit de lecture associé à une colonne de cellules de la matrice, le circuit de lecture comprenant : - un amplificateur de détection de type à verrouillage formé d’inverseurs connectés de façon croisée et muni d’un premier nœud de lecture et d’un deuxième nœud de lecture, lesdits inverseurs formant respectivement une première branche et une deuxième branche reliées chacune d’un côté à une deuxième ligne d’alimentation mise à un deuxième potentiel d’alimentation, distinct dudit premier potentiel d’alimentation, - au moins un premier transistor de couplage reliant un autre côté de ladite première branche à une première ligne de bits couplée aux premiers éléments résistifs respectifs des cellules de ladite colonne, - au moins un deuxième transistor de couplage reliant un autre côté de ladite deuxième branche soit à une deuxième ligne de bits couplée à des deuxièmes éléments résistifs des cellules de ladite colonne, soit à une ligne de référence délivrant un courant de référence ; - un circuit de commande des opérations de lecture sur la matrice par le biais de signaux de commande d’éléments interrupteurs, ledit circuit de commande étant configuré pour, lors d’une opération de lecture effectuée sur une cellule donnée de ladite colonne : - selon une phase d’attente, coupler ladite première ligne de bit à la première ligne d’alimentation ou bien charger ladite première ligne de bit à un potentiel égal ou proche ou sensiblement égal audit premier potentiel d’alimentation tout en découplant la première ligne de bit de l’amplificateur de détection ou bien tout en couplant la première ligne de bit audit amplificateur de détection mais en maintenant l’amplificateur de détection dans un état verrouillé (basculé) de haute impédance, puis, - selon un cycle suivant la phase d’attente et comprenant une phase de décharge partielle puis une phase de comparaison, coupler la première ligne de bit dudit amplificateur de détection et maintenir couplée, la première ligne de bit audit premier élément résistif. Le dispositif peut comprend en outre : - au moins un premier transistor dit « de repolarisation » agencé entre la première ligne de bit et ladite première ligne d’alimentation, le premier transistor de repolarisation étant configuré pour, en fonction d’un signal de pilotage de repolarisation appliqué sur sa grille, alternativement coupler la première ligne d’alimentation à la première ligne de bit et découpler la première ligne d’alimentation de la première ligne de bit, ledit premier transistor de repolarisation étant rendu conducteur dans une phase d’attente et non conducteur lors desdites phases de décharge partielle et de comparaison. Le circuit de commande peut être configuré en outre pour, selon une phase de réinitialisation, déclenchée typiquement lors de la décharge partielle, relier le premier nœud de lecture et le deuxième nœud de lecture de sorte à égaliser leurs potentiels. Cela peut être fait en particulier reliant le premier nœud de lecture et le deuxième nœud entre eux, ou bien en reliant le premier nœud de lecture et le deuxième nœud de lecture à la deuxième ligne d’alimentation ou bien en reliant une première borne et une deuxième borne de chacun desdits premier et deuxième inverseurs à la deuxième ligne d’alimentation. La présente invention sera mieux comprise à la lecture de la description d’exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : sert à illustrer une cellule mémoire élémentaire susceptible d’être intégrée à un dispositif mémoire ReRAM suivant un mode de réalisation de la présente invention ; une matrice de cellules mémoires au sein d’un dispositif mémoire ReRAM suivant un mode de réalisation de la présente invention ; sert à illustrer des éléments de commande périphériques à un plan matriciel d’un dispositif mémoire ReRAM suivant l’invention ; sert à illustrer un circuit de lecture de donnée mémorisée dans une cellule ReRAM et tel que mis en œuvre suivant un mode de réalisation de la présente invention ; servent à illustrer respectivement une phase d’attente et une phase de comparaison pour la mise en œuvre d’une opération de lecture de cellule ReRAM telle que mise en œuvre suivant un mode de réalisation de la présente invention ; sert à illustrer un circuit de lecture tel que mis en œuvre suivant un mode de réalisation de la présente invention et doté de transistors de séparation et de transistors d’isolation disposés en amont d’un amplificateur de détection à verrouillage ; servent à illustrer respectivement une phase d’attente, une phase de décharge partielle et une phase de comparaison réalisées par un circuit de lecture suivant un mode de réalisation de la présente invention pour la mise en œuvre d’une opération de lecture d’une cellule ReRAM ; sert à illustrer différents signaux mis en œuvre lors de phase d’attente, de décharge partielle et de comparaison d’une opération de lecture d’une cellule ReRAM ; sert à illustrer un mode de réalisation particulier d’un circuit de commande d’un circuit de lecture de cellule mémoire ReRAM ; sert à illustrer un autre mode de réalisation particulier d’un circuit de commande permettant de piloter le séquencement de signaux de commande d’un circuit de lecture de cellule mémoire ReRAM tel que mis en œuvre suivant un mode de réalisation de la présente invention ; sert à illustrer une variante de réalisation du circuit de commande pour laquelle le séquencement de signaux de commande est réglé en fonction d’une mesure de tensions prélevées sur chacune des lignes de bit d’une paire de ligne de bits utilisées pour lire une donnée mémorisée dans une cellule ReRAM ; sert à illustrer une autre variante de réalisation du circuit de commande ; sert à illustrer une variante de réalisation du circuit de lecture pour laquelle la réinitialisation de l’amplificateur de détection est réalisée au moyen d’un étage de réinitialisation particulier en reliant entre eux les nœuds de lecture dudit amplificateur ; servent à illustrer différentes phases de fonctionnement d’un circuit de lecture muni de cet étage de réinitialisation particulier de l’amplificateur de détection ; sert à illustrer une variante de réalisation d’un étage de réinitialisation d’un amplificateur de détection intégré à un circuit de lecture de mémoire ReRAM ; sert à illustrer un mode de réalisation particulier dans lequel un élément de mémorisation est prévue en sortie de l’amplificateur de détection à verrouillage afin de mémoriser une donnée en sortie de cet amplificateur de détection à verrouillage avant qu’une réinitialisation de l’amplificateur ne soir effectuée ; sert à illustrer un autre mode de réalisation particulier avec une variante d’élément de mémorisation prévue en sortie de l’amplificateur de détection à verrouillage lorsque ce dernier est muni d’un interrupteur de réinitialisation entre ses nœuds de lecture ; sert à illustrer un dispositif mémoire ReRAM selon un mode de réalisation particulier et muni de moyens de repolarisation des lignes de bits ; sert à illustrer une variante d’agencement d’une cellule mémoire ReRAM susceptible d’être intégrée à une matrice mémoire ReRAM suivant l’invention ; sert à illustrer un circuit de lecture pour mémoire ReRAM doté d’une paire supplémentaire de transistors d’isolation afin d’effectuer des opérations logiques, en particulier des opérations logiques de type XOR ou NXOR entre une donnée non-volatile mémorisée dans la mémoire ReRAM et une autre donnée, en particulier une donnée de mémoire volatile ; sert à illustrer un circuit de lecture pour mémoire ReRAM configuré pour mettre en œuvre, ou une lecture normale des opérations logiques, en particulier des opérations logiques de type XOR ou OR ou AND sans paire supplémentaire de transistors d’isolation ; sert à illustrer un bloc logique de commande permettant de faire commuter le circuit de lecture entre un mode de fonctionnement en lecture simple et au moins un mode de fonctionnement en opération de calcul en mémoire pour lequel ce circuit de lecture est susceptible de participer à la mise en œuvre d’une ou plusieurs opérations logiques ; sert à illustrer un dispositif mémoire muni du bloc de commande pour piloter le séquencement d’au moins un signal de commande de transistors d’isolation et d’un moyen pour piloter le séquencement du signal de commande d’un étage de réinitialisation ; sert à illustrer un dispositif mémoire muni du bloc de commande pour piloter le séquencement du signal de commande pour piloter le séquencement d’au moins un signal de commande de transistors d’isolation et d’un autre moyen pour piloter le séquencement du signal de commande d’un étage de réinitialisation ; sert à illustrer un exemple de réalisation d’un bloc numérique de commande permettant de produire différents signaux de commande de transistors d’isolation du circuit de lecture en fonction d’un mode de fonctionnement sélectionné pour ce circuit de lecture ; sert à illustrer un exemple de réalisation du dispositif mémoire ReRAM avec des cellules 1T-1R ; sert à illustrer un exemple de réalisation une variante de réalisation sans transistor d’isolation et pour laquelle dans l’amplificateur de détection un interrupteur de réinitialisation est agencé entre eux les nœuds de lecture ; servent à illustrer différentes phases de fonctionnement de cette variante de réalisation lors d’une opération de lecture ; sert à illustrer l’évolution de signaux notamment de signaux de contrôle des différentes phases de fonctionnement de cette variante de réalisation ; sert à illustrer un mode de réalisation particulier de cette variante avec des moyens de repolarisation des lignes de bits ; En outre, dans la description ci-après, des termes qui dépendent de l'orientation du dispositif comme par exemple « verticale », « horizontale », s'appliquent en considérant que le dispositif est orienté de la façon illustrée dans les figures. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d’une figure à l’autre. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS En remarque liminaire, dans la présente demande on utilisera le référentiel des niveaux logiques « 0 » ou « 1 » pour signifier respectivement, par raccourci, un potentiel bas, par exemple égal à une masse gnd, et un potentiel haut, par exemple égal à une tension d’alimentation Vdd. On se réfère à présent à la donnant une structure de cellule Cij mémoire élémentaire susceptible d’être intégrée à un dispositif mémoire ReRAM suivant l’invention, un tel dispositif comportant typiquement une matrice de telles cellules. La cellule C ij est prévue pour conserver une donnée binaire et a un agencement conventionnel, avec, dans cet exemple, deux éléments résistifs 1, 2, de résistivité variable entre deux niveaux de résistivité LRS et HRS, et imposés par des opérations d’écriture, le niveau imposé au premier élément résistif 1, dans l’exemple illustré noté LRS, étant distinct de celui imposé au deuxième élément résistif 2 et qui, dans l’exemple illustré, est noté HRS. Les éléments résistifs 1, 2 d’une même cellule sont ainsi écrits en opposition d’état. Les éléments résistifs 1, 2 sont chacun munis d’une électrode couplée à une ligne dite « de source » SL et d’une autre électrode couplée à un transistor de sélection M S1 , M S2 . Selon un exemple de réalisation particulier, les éléments résistifs 1, 2 sont de type OxRAM. Dans une cellule élémentaire, deux transistors de sélection M S 1 , M S 2 , dont les grilles sont commandées par un signal véhiculé par une même ligne de mot WL i permettent ainsi, alternativement de coupler ou de découpler les éléments résistifs 1, 2, respectivement à une première ligne de bit BL j et à une deuxième ligne de bit BL j +1 . Le terme "couplé" est utilisé tout au long de la présente demande pour désigner une liaison électrique directe ou une liaison établie via un ou plusieurs composants intermédiaires (résistance(s), transistor(s), etc.). Dans cet exemple, les cellules élémentaires sont ainsi de type « 2T-2R » avec deux éléments résistifs 1, 2 et deux transistors de sélection M S1 , M S2 par cellule. Dans une matrice M1 de cellules, dont une vue partielle est donnée à titre d’exemple sur la , une même première ligne d’alimentation appelée ligne de source SL est typiquement partagée par l’ensemble des cellules, tandis que les cellules d’une même rangée i horizontale, autrement dit une même ligne de cellules, partagent une même ligne de mot WLi et que les cellules d’une même rangée verticale j, autrement dit une colonne de cellules, partagent une même paire de lignes bits BLj, BLj+1. On notera que la matrice de cellules mémoire peut être accéder en lecture ou en écriture (incluant l’effacement utile pour certaines technologies de mémoire résistive). On s’intéresse dans la présente invention plus particulièrement au mode lecture. En mode lecture, la ligne de source SL est dans les exemples décrits en permanence reliée à un même potentiel d’alimentation. Dans l’exemple en cours de description, ce potentiel d’alimentation est « haut », ici égal à VDD. Lors d’un mode d’écriture, la ligne de source SL peut par exemple être reliée à la masse GND par un circuit 10 de pilotage de ligne de source. La matrice M1 est également associée, comme illustré sur la , à des circuits de pilotage de ligne de mot, par exemple un par ligne de la matrice M1, de sorte que pour une matrice de n lignes, le dispositif mémoire comporte n circuits 200,…,20n-1 de pilotage de lignes de mot. Le dispositif mémoire est également typiquement doté de circuits de pilotage de ligne de bits, par exemple un circuit de pilotage 30 0 ,…,30 m- 1 par ligne de bit, de sorte que pour une matrice de m/2 colonnes de cellules et deux lignes de bit par colonne, le dispositif mémoire comporte m circuits 30 0 ,…,30 m-1 de pilotage de lignes de bits, chacun permettant de sélectionner les cellules d’une même colonne de cellules. En périphérie de la matrice, et en particulier en pied de chaque paire de colonnes, on prévoit un circuit de lecture 40 0 ,…,40 m/2-1 pour permettre de traduire en une donnée binaire sur la sortie respective OUT 0,…, OUT m/2-1 d’un tel circuit de lecture les états résistifs des éléments résistifs 1, 2 d’une cellule mémoire ReRAM à laquelle on accède en lecture. Afin d’améliorer les opérations de lecture, et en particulier pour réduire la consommation dynamique lors des opérations de lecture, les circuits de lecture 40 0 , 40 1,…, 40 m/2-1 couplés chacun à une paire BL 0 -BL 1, …, BL m-2 -BL m-1 de lignes de bits sont ici prévus avec un agencement particulier. Un exemple de réalisation d’un circuit de lecture 400 est donné sur la , ici couplé à une cellule Ci0 d’une paire de colonnes auxquelles ce circuit de lecture 400 est associé, et dont on souhaite ici lire la donnée binaire mémorisée. Le circuit de lecture 400 est par ailleurs apte à lire les données binaires respectives de cellules appartenant à la même paire de colonnes que la cellule Ci0. Dans cet exemple de réalisation la cellule Ci0 est couplée à une ligne de source SL autrement dit une ligne d’alimentation, ici mis à un potentiel bas par exemple égal au potentiel de référence ou masse GND. Le circuit 40 0 de lecture est pourvu d’un étage 44 0 formant un amplificateur de détection (« sense amplifier » selon la terminologie anglo-saxonne plus couramment utilisée) également appelé amplificateur de lecture, de type à verrouillage ou formant un verrou (« latch » selon la terminologie anglo-saxonne plus couramment utilisée). L’amplificateur de détection 44 0 est ici doté de transistors M 41 , M 43 formant un premier inverseur et de transistors M 4 2 , M 44 formant un deuxième inverseur, le premier inverseur et le deuxième inverseur étant connectés de façon croisée i.e. avec une entrée du premier inverseur correspondant à la sortie du deuxième inverseur et la sortie du deuxième inverseur correspondant à l’entrée du premier inverseur. L’amplificateur de détection 44 0 est ainsi pourvu d’un premier nœud N 1 de lecture reliant l’entrée du premier inverseur et la sortie du deuxième inverseur, tandis qu’un deuxième nœud de lecture N 2 relie l’entrée du deuxième inverseur et la sortie du premier inverseur. L’amplificateur de détection 44 0 est en outre relié à une deuxième ligne d’alimentation 45 mise à un potentiel différent de celui de la première ligne d’alimentation ou ligne de source SL. Typiquement, la deuxième ligne d’alimentation 45 est mise à un potentiel haut lorsque la première ligne d’alimentation ou ligne de source SL correspondant est mis à un potentiel bas et inversement. Dans l’exemple de réalisation particulier illustré la deuxième ligne d’alimentation 45 est mise à un potentiel haut correspondant à la tension d’alimentation VDD. Chaque inverseur de l’amplificateur de détection 40 0 constitue une branche reliée d’une part à la deuxième ligne d’alimentation et d’autre part à une ligne de bits, les premier et deuxième inverseurs constituent ainsi des première et deuxième branches respectivement reliés aux lignes de bits BL 0 et BL 1 . Lorsqu’on effectue une opération de lecture sur la cellule C i0 , la différence de résistance entre l’élément résistif 1, et l’élément résistif 2 entraine un déséquilibre de courant entre les deux branches de l’amplificateur 44 0 reliées chacune à un de ces éléments résistifs, et entre deux nœuds de lecture N 1 , N 2 respectifs de ces branches. Si les deux nœuds N1 et N2 sont tous deux initialement au même potentiel, par exemple égal à la deuxième ligne d’alimentation 45, ce déséquilibre a pour conséquence que l’on atteint plus rapidement la tension de seuil d’un des transistors M 41 ou M 42 , relié à la branche de plus forte résistance. Dans cet exemple, où les transistors M 41, M 42, sont de type PMOS et reliés à la tension d‘alimentation VDD, cela entraine une mise à VDD du nœud N1 ou N2 de la branche reliée à la résistance HRS, et l’autre nœud N2 ou N1 de l’autre branche a un potentiel sensiblement égal à celui de la ligne de bits reliée à cette autre branche. L’amplificateur de lecture a dès lors « basculé » dans un état qui s’auto-entretient tant que les nœuds de lecture N 1 , N 2 ne sont pas réinitialisés. Le potentiel respectif des nœuds de lecture N 1 , N 2 est figé et on dit que l’amplificateur de détection 44 0 se trouve dans un état de verrouillage. Dans l’exemple de réalisation particulier illustré sur la , on prend la sortie OUT0 au deuxième nœud N2 de lecture de l’amplificateur de détection 440. L’amplificateur de détection 44 0 est associé à un étage 46 0 de réinitialisation des nœuds de lecture N 1 , N 2 . Cet étage 46 0 est muni d’au moins un premier élément interrupteur, dans cet exemple sous forme de deux transistors de réinitialisation Mrz 1 , Mrz 2 également appelés transistors de remise à zéro, notamment prévus pour permettre de réinitialiser les nœuds de lecture, à un même potentiel et sortir ainsi l’amplificateur de détection 44 0 de son état verrouillé. Chaque transistor de réinitialisation Mrz 1 , Mrz 2 permet ainsi alternativement, en fonction de l’état bloqué ou passant dans lequel il peut être placé par le biais d’un premier signal de commande Cmd 1 commun et appliqué sur la grille de deux transistors Mrz 1 , Mrz 2 , d’isoler ou de connecter les nœuds N 1 , N 2 à la deuxième ligne d’alimentation 45, dans cet exemple de réalisation particulier une ligne d’alimentation mise à un potentiel « haut », ici correspondant au potentiel d’alimentation VDD. L’état de ce premier signal de commande Cmd 1 est également amené à être modifié au cours d’une opération de lecture effectuée sur la cellule C i0 . Le circuit 40 0 de lecture a ici pour particularité de comporter un étage 42 0 dit « d’isolation » entre la paire de lignes de bits BL 0 , BL 1 et l’étage 44 0 formant l’amplificateur de détection (« sense amplifier » selon la terminologie anglo-saxonne) à verrouillage (« latch » selon la terminologie anglo-saxonne). L’étage d’isolation 42 0 comporte dans cet exemple deux transistors Mi 1 , Mi 2 d’isolation, un premier transistor d’isolation Mi 1 étant disposé entre l’amplificateur de détection 44 0 et une première ligne de bit BL 0 , un deuxième transistor d’isolation Mi 2 étant disposé entre l’amplificateur de détection 44 0 et une deuxième ligne de bit BL 1 . Les transistors d’isolation Mi 1 , Mi 2 permettent ainsi alternativement, en fonction de leur état bloqué ou passant, commandé par un deuxième signal de commande Cmd 2 appliqué sur leur grille, d’isoler les lignes de bits BL 0 , BL 1 de l’amplificateur de détection 44 0 ou de connecter les lignes de bits BL 0 , BL 1 à l’amplificateur de détection 44 0 . L’état du deuxième signal de commande Cmd 2 est lui-même piloté par un circuit de commande du circuit de lecture et est amené à être modifié lors d’une opération de lecture effectuée sur la cellule C i0 , afin de modifier l’état de conduction des transistors d’isolation Mi 1 , Mi 2 lors de cette opération de lecture. Les transistors d’isolation ont ainsi ici une fonction de transistors de couplage permettant alternativement de coupler et découpler le circuit de lecture d’éléments situés en amont. Un exemple d’opération de lecture réalisée à l’aide d’un tel circuit de lecture 40 0 va à présent être donné en liaison avec les figures 5A-5B. L’opération de lecture est réalisée dans cet exemple en deux phases et comporte typiquement une phase d’attente et une phase de comparaison. Lors d’une « phase d’attente », ( ), les potentiels aux nœuds N1, N2 de l’amplificateur 440 sont réinitialisés et ainsi mis, ou pré-chargés, à une même valeur. Pour cela, le premier signal de commande Cmd1 commun au premier transistor de réinitialisation Mrz1 et au deuxième transistor de réinitialisation Mrz2, est placé, dans cet exemple où les transistors Mrz1, Mrz2 sont de type PMOS, dans un état correspondant à un ‘0’, de sorte à rendre passants les transistors Mrz1, Mrz2, et relier les nœuds N1, N2 à un même potentiel, ici un potentiel d’alimentation égal à VDD. Lors de cette phase d’attente, les transistors de sélection Ms 1 , Ms 2 sont activés par le biais d’une ligne de mot WL i mise par exemple dans un état ‘1’, en particulier lorsqu’ils sont de type NMOS. Le signal Cmd 2 de commande du premier transistor d’isolation Mi 1 et du deuxième transistor d’isolation Mi 2 , est mis dans un état, dans cet exemple où les transistors d’isolation Mi 1 , Mi 2 sont de type NMOS correspondant à un niveau logique ‘0’, de sorte à rendre bloqués les transistors Mi 1 , Mi 2 . Les lignes de bits BL 0 , BL 1 sont ainsi déconnectées et isolées de l’amplificateur de détection 44 0 . On évite ainsi, lors de cette étape, une décharge des lignes de bits BL 0 , BL 1 qui sont alors reliées à un même premier potentiel, ici égal à la masse GND autrement dit à un potentiel égal ou sensiblement égal à celui de la ligne de source SL. Dans cet exemple de réalisation plutôt qu’un circuit spécifique de pré-charge, c’est la ligne de source SL qui permet d’imposer le premier potentiel GND sur les lignes de bits BL 0 , BL 1 . On notera que par convention, on appelle précharge d’une ligne de bits l’opération consistant à maintenir ou à amener une ligne de bits à un potentiel sensiblement égal à celui présent sur la première ligne d’alimentation, autrement dit celui présent sur la ligne de source. Par suite, on appelle décharge d’une ligne de bits, une opération consistant à éloigner son potentiel de son niveau de pré-charge, en le rapprochant du potentiel présent sur la deuxième ligne d’alimentation. Ainsi dans les exemples des figures 5A et 5B, on parlera de pré-charge d’une ligne de bit quand on maintient ou rapproche la tension de la ligne de bit vers la tension GND et on parlera de décharge quand on élèvera le potentiel de la ligne de bit vers la tension Vdd. Pour d’autres exemples de réalisation « inversés », pour lesquels la ligne de source est à Vdd, la convention sera donc opposée. Après la phase d’attente, lors d’une phase dite « de comparaison » ( ), le premier signal de commande Cmd1 commun au premier transistor de réinitialisation Mrz1 et au deuxième transistor de réinitialisation Mrz2, est placé dans un état, différent de celui de la phase d’attente et de réinitialisation précédente, correspondant à un ‘1’ dans cet exemple, de sorte à bloquer les transistors Mrz1, Mrz2, et déconnecter ainsi les nœuds N1, N2 de lecture de la ligne d’alimentation 45 pour qu’ils puissent adopter des potentiels respectifs distincts. Lors de cette phase de comparaison, les transistors de sélection Ms 1 , Ms 2 sont activés toujours par le biais d’une ligne de mot WL i qui est dans l’état correspondant ici à un ‘1’ logique. Lors de la phase de comparaison, le signal Cmd 2 de commande du premier transistor d’isolation Mi 1 et du deuxième transistor d’isolation Mi 2 , est quant à lui mis dans un état différent de celui de la phase d’attente. Dans cet exemple, où les transistors d’isolation Mi 1 , Mi 2 sont de type NMOS, on applique un signal Cmd 2 =‘1’, de sorte à rendre passants les transistors d’isolation Mi 1 , Mi 2 . Les lignes de bits BL 0 , BL 1 sont ainsi connectées à l’amplificateur de détection 44 0 . Lorsque les transistors d’isolation Mi 1 , Mi 2 sont mis en conduction, chaque branche de l’ampli 440 est reliée à une résistance de la cellule C i0. Un courant s’établit dans chacune des branches jusqu’à ce que l’amplificateur se verrouille. Le verrouillage étant relativement rapide, les lignes de bit BL 0 , BL 1 se déchargent très peu et leur potentiel reste proche de la masse GND dans cet exemple. Contrairement à un fonctionnement des dispositifs de l’état de l’art précités pour lesquels les lignes de bit subissent une décharge quasi intégrale lors de l’opération de comparaison on évite ici une décharge-charge à pleine échelle des lignes de bits entre la masse GND et la tension d’alimentation Vdd. Un tel mode de fonctionnement permet ainsi de réduire l’amplitude de la charge-décharge des lignes de bits BL 0 , BL 1 et donc d’améliorer la consommation dynamique de la lecture, cette consommation étant alors principalement due à celle de l’amplificateur de détection. Cet avantage est lié au fait que le niveau de précharge des lignes de bit correspond au niveau de tension appliqué aux mémoires résistives des cellules mémoire du côté opposé aux lignes de bit. Autrement dit, préalablement à une opération de comparaison, les mémoires résistives, une fois la ligne de mots (WLi) activée, voient à leurs bornes une tension relativement faible, qui peut par exemple correspondre à quelques pourcents, 5 à 10%, de la tension entre les deux lignes d’alimentation, gnd et Vdd. Cette tension aux bornes des mémoires résistives augmente très légèrement le temps que l’amplificateur se verrouille pour se stabiliser et diminuer une fois l’amplificateur verrouillé. On note, que dans l’exemple de fonctionnement qui vient d’être décrit, les signaux Cmd 1 , Cmd 2 sont modifiés concomitamment. Autrement dit la réinitialisation de l’amplificateur 440 est interrompu au moment où on relit les branches de l’amplificateur aux lignes de bit. En pratique, ce mode de fonctionnement peut induire d’éventuelles erreurs de lecture si les lignes de bit présentent une capacité élevée car il se peut que l’amplificateur se verrouille sur des courants de décharge des capacités respectives des lignes de bit, et non sur les niveaux de résistance des mémoires résistives. Une solution à ce problème est donnée infra. Avec un mode de fonctionnement tel que décrit précédemment, on ne modifie pas la polarisation de la ligne de mot WL i entre la phase d’attente et la phase de comparaison. L’état d’un signal SWL appliqué sur la ligne de mot WL i n’est modifié, et par exemple mis à un état ‘0’, qu’après l’achèvement de la phase de comparaison et de l’opération de lecture. Les transistors d’isolation Mi 1 , Mi 2 décrits précédemment sont dans cet exemple distincts d’autres transistors appelés transistors « de séparation », et que l’on peut utiliser pour isoler le circuit de lecture 40 0 lors d’opérations d’écritures effectuées dans la matrice M 1 . Ainsi, afin de protéger les transistors du circuit de lecture 400 lors des opérations d’écriture, on peut prévoir en pied de colonne, comme dans l’exemple de réalisation illustré sur la , des transistors de séparation M61, M62 agencés respectivement entre la première ligne de bit BL0 et le premier transistor d’isolation Mi1 et entre la deuxième ligne de bit BL1 et le deuxième transistor d’isolation Mi2. L’état passant ou bloqué des transistors de séparation M61, M62 est commandé par le biais d’un signal de validation de lecture Enableread appliqué sur leur grille. Les transistors de séparation ont ainsi ici également une fonction de transistors de couplage permettant alternativement de coupler et découpler le circuit de lecture d’éléments situés en amont. Les transistors de séparation M 61 , M 62 sont activés, autrement dit rendus « passants » lors des opérations de lecture tandis que lors d’opérations d’écriture, les transistors de séparation M 61 , M 62 sont rendus bloqués afin d’isoler le circuit de lecture de la cellule dans laquelle on écrit. Typiquement, les transistors de séparation M 61 , M 62 de même que les transistors de sélection M s1 , M s2 sont prévus avec un diélectrique de grille plus épais que celui des transistors du circuit de lecture 40 0 , afin de pouvoir être soumis à des niveaux de tension importants tandis que les transistors de l’amplificateur de détection et les transistors d’isolation Mi 1 , Mi 2 , sont prévus avec un diélectrique de grille d’épaisseur plus faible. Cela permet en pratique, lors de la lecture, d’éviter une perte d’information dans les cellules mémoire par d’éventuelles écritures non souhaitées et permet en outre de limiter la consommation. Lors d’une opération de lecture, le signal de validation de lecture Enable read est constamment maintenu dans le même état, par exemple Enable read = ‘1’ lorsque les transistors de séparation M 61 , M 62 sont comme sur la de type NMOS. Selon une variante non représentée, les fonctions respectives d’isolation, par les transistors Mi 1 , Mi 2 , et de séparation, par les transistors M 61 , M 62, pourraient être réalisées par une même paire de transistors. Ainsi, on pourrait par exemple uniquement conserver les transistors M 61 , M 62 et les rendre conducteurs quand on est en mode lecture (par opposition à d’autres types d’opérations sur la matrice, telles que l’écriture, l’effacement des cellules mémoires) et quand, toujours dans un mode de lecture, on souhaite lever l’isolation entre la matrice de cellules mémoire et l’amplificateur différentiel de détection 44 0 . On souhaite notamment lever la fonction d’isolation lorsque l’on réalise une comparaison et dans la plupart des modes de réalisation décrits lors de la phase de décharge partielle préalable à la phase de comparaison comme cela est décrit plus en détails dans les exemples suivants. La permet également d’illustrer une autre possibilité de mise en œuvre du dispositif, pour laquelle la ligne de source SL est cette fois une ligne d’alimentation mise à un potentiel haut correspondant ici à la tension d’alimentation VDD lorsqu’on effectue des opérations de lecture ou d’écriture, tandis que l’amplificateur de détection 400 est ici relié à une ligne d’alimentation 45, mise à un potentiel bas, inférieur au potentiel haut et qui correspond ici au potentiel de référence GND. Pour cette variante, les transistors de réinitialisation Mrz1, Mrz2 sont cette fois de type NMOS, tandis que les transistors d’isolation Mi1, Mi2 sont de type PMOS. La forte capacité des lignes de bits BL 0 , BL 1 peut poser problème, en particulier lorsque le signal de commande Cmd 2 des transistors d’isolation Mi 1 , Mi 2 est modifié et que les lignes de bits BL 0 , BL 1 se retrouvent connectées à l’amplificateur de détection 44 0 . De cette mise en connexion peut en effet éventuellement et dans certains cas découler une décharge des lignes de bits BL 0 , BL 1 vers l’amplificateur de détection 44 0 qui n’est pas systématiquement corrélée avec les états respectifs des éléments résistifs de la cellule que l’on souhaite lire et qui peut avoir tendance à faire basculer la sortie de l’amplificateur de détection 44 0 sans que cette sortie ne soit représentative de la donnée binaire stockée en mémoire de la donnée lue. Pour pallier ce problème et améliorer la fiabilité de lecture, une solution peut consister à mettre en œuvre des séquencements différents entre le séquencement du signal de commande Cmd 2 des transistors d’isolation Mi 1 , Mi 2 et le séquencement du signal de commande Cmd 1 des transistors de réinitialisation Mrz 1 , Mrz 2 . Une opération de lecture suivant cette variante est illustrée sur les figures 7A-7C. La phase d’attente préalable (illustrée sur la ) est semblable à celle décrite précédemment, avec un signal de commande Cmd2, permettant de déconnecter, ou autrement dit d’isoler, les lignes de bits BL0, BL1 par rapport au circuit de lecture 400. Le signal Cmd2 est alors dans un état ‘1’ afin de mettre les transistors d’isolation Mi1, Mi2, dans cet exemple de type PMOS, dans un état bloqué. On réalise alors une précharge de ses lignes de bits BL0, BL1 à un potentiel égal ou sensiblement égal à celui de la ligne de source SL, soit par l’intermédiaire des éléments résistifs comme précédemment décrit, soit par d’autres dispositifs détaillés infra. De même, pour permettre la réinitialisation de l’amplificateur de détection 440 on met les nœuds de lecture N1, N2 à un même potentiel ici correspondant à la masse GND. Ainsi, dans l’exemple de réalisation illustré sur la , le signal de commande Cmd1 est mis à ‘1’ afin de mettre les transistors de réinitialisation Mrz1, Mrz2, dans cet exemple de type NMOS, dans un état passant. Ensuite, un cycle en deux phases est effectué. Selon une phase dite de « décharge partielle » (illustrée sur la ), on active les transistors d’isolation Mi1, Mi2 via le signal de commande Cmd2 ce qui déclenche la décharge des lignes de bits, tandis qu’on maintient les transistors de réinitialisation Mrz1, Mrz2 passants. Une décharge dirigée vers la masse à laquelle l’amplificateur de détection 440 est ici reliée par l’intermédiaire de la ligne d’alimentation 45, est réalisée à travers les transistors de réinitialisation Mrz1, Mrz2 tout en maintenant la réinitialisation de l’amplificateur de détection 440 afin qu’il ne commute pas dans cette étape. Dans l’exemple de réalisation illustré sur la , les signaux de commande Cmd1 et Cmd2 sont respectivement mis à ‘1’ et à ‘0’ afin de mettre les transistors d’isolation Mi1, Mi2 et les transistors de réinitialisation Mrz1, Mrz2 dans un état passant. Puis, après un temps relativement court, lorsque la décharge parasite des lignes de bit a été évacuée et que les courants sont enfin fonction des valeurs des éléments résistifs, on désactive les transistors de réinitialisation Mrz 1 , Mrz 2 pour permettre ainsi la commutation de l’amplificateur de détection conformément à la donnée binaire contenue dans la cellule 2T-2R sélectionnée. On notera que cette opération de décharge partielle des lignes de bit vise à décharger légèrement les lignes de bit de sorte à permettre l’établissement d’une tension minimum aux bornes des éléments résistifs permettant d’induire un passage de courants dans les résistances qui deviennent significatifs par rapport au courant d’auto-décharge des lignes de bit et en outre qui permettent d’obtenir des courants relatifs dans les mémoires résistives suffisamment différents l’un de l’autre pour pouvoir passer à l’étape suivante de comparaison. Ainsi, après la phase de décharge partielle on effectue la phase dite de « comparaison » (illustrée sur la ). Le signal de commande Cmd2 des transistors d’isolation Mi1, Mi2 est maintenu dans un état (dans l’exemple de réalisation illustré maintenu à ‘0’) de sorte à maintenir passants ces transistors Mi1, Mi2, tandis que l’état du signal de commande Cmd1 des transistors de réinitialisation Mrz1, Mrz2 est modifié (dans l’exemple de réalisation illustré mis à ‘0’) de sorte à rendre bloqués les transistors de réinitialisation Mrz1, Mrz2 et permettre ainsi que les nœuds de lecture N1, N2 puissent évoluer vers des potentiels respectifs distincts. Le réglage de la durée de la phase de décharge et par conséquent le délai entre l’activation des transistors d’isolation et la désactivation des transistors de réinitialisation est effectué de manière à optimiser l’efficacité énergétique de l’opération de lecture, notamment de manière à limiter la décharge partielle des lignes de bit au minimum. Là encore, contrairement à un fonctionnement conventionnel, on n’effectue pas une décharge des lignes de bits BL 0 , BL 1 de la tension d’alimentation de VDD jusqu’à la Masse GND. Un gain en consommation est ainsi obtenu et l’on réduit la consommation dynamique en lecture. Sur la , des courbes d’évolution de différents signaux mis en jeu lors d’une simulation d’opération de lecture sont donnés, pour une matrice mémoire dotée de 64 lignes et par conséquent 64 lignes de mots WL avec, dans cet exemple, un délai entre le début et la fin de la phase de décharge partielle fixé à 1 ns, et des transistors dans une technologie FDSOI (« Fully Depleted Silicon On Insulator » ou silicium sur isolant totalement déplété) de 28 nm de longueur de grille. Les courbes C cmd1 , C cmd2 sont représentatives respectivement du premier signal de commande cmd1 des transistors de réinitialisation Mrz 1 , Mrz 2 , et du premier signal de commande cmd2 des transistors d’isolation Mi 1 , Mi 2 , tandis que les courbes Cv BL0 , Cv BL1 servent à illustrer respectivement la tension sur la première ligne de bit BL 0 , dans cet exemple reliée à un élément résistif au niveau HRS, la tension sur la deuxième ligne de bit BL 1 , dans cet exemple reliée à un élément résistif au niveau LRS. Les courbes C IBL0 , C IBL1 servent à illustrer respectivement l’évolution du courant sur la première ligne de bit BL 0 , et celle du courant sur la deuxième ligne de bit BL 1 , tandis que les courbes CoutA, CoutB donnent l’évolution des potentiels respectifs des nœuds N 2 , N 1 . On peut constater qu’avec un tel délai, une décharge partielle des lignes de bits BL de l’ordre de 80 mV est réalisée, pour une décharge à pleine échelle de 0,9 V soit moins de 10% de la tension d’alimentation du circuit. En simulation à l’aide de l’outil Monte Carlo, on obtient une consommation totale (en prenant en compte des circuits de commande des lignes de bits et des lignes de mots WL, le chargement des lignes de mot WL, la génération du délai) par bit/lu de l’ordre de 30 fJ. Cela est comparable avec une SRAM de même technologie et mieux que l’état de l’art des circuits de mémoire à base de mémoires résistives susmentionnés, en pouvant diviser par deux, voire par trois l’ordre de grandeur de la consommation en lecture. Dans l’exemple de réalisation illustré sur la , un circuit de commande permettant de produire le signal de commande Cmd1 de l’étage de réinitialisation et le signal de commande Cmd2 des transistors d’isolation Mi1, Mi2 est muni d’un générateur 91 de délai réglable qui reçoit en entrée le signal de commande Cmd2 et produit en sortie le signal de commande Cmd1 correspondant ici au signal Cmd2 retardé d’un délai prédéterminé. Le générateur 91 de délai réglable peut être formé par exemple d’une succession d’inverseurs à laquelle on associe un multiplexeur. Le réglage du délai peut être effectué par le biais d’un mot de configuration, le délai étant, dans ce cas, un délai choisi parmi un ensemble de délais prédéterminés en fonction des valeurs des bits du mot de configuration. Les signaux de commande Cmd 1 , Cmd 2 sont propagés d’un circuit de lecture 40 0 à l’autre 40 1 de la pluralité de circuits de lecture 40 0, …, 40 (m/2)-1 situés en pieds de colonne et couplés chacun à une paire de lignes de bits BL 0 , BL 1 (resp. BL 2 , BL 3 …), selon un sens de propagation typiquement tel que celui représenté de manière schématique par une flèche F 1 sur la . Selon une variante de réalisation, lors d’une opération de lecture, on peut déclencher la fin de la phase de décharge partielle en fonction d’une comparaison entre un niveau de tension mesuré sur au moins une ligne de bits, en particulier sur l’une ou l’autre des lignes de bits BL 0 , BL 1 ou chacune des lignes de bits BL 0 , BL 1 couplées à une cellule que l’on souhaite lire et une tension de référence prédéterminée. Dans l’exemple de réalisation particulier illustré sur la , on utilise comme tension mesurée indicatrice d’une décharge partielle suffisante des lignes de bits, une tension VBL0 d’une ligne de bit BL0. Lorsque la tension VBL0 atteint un seuil de tension Vref, l’état du premier signal de commande Cmd1 est modifié. Comme on le voit sur les courbes C VBL0 , C VBL1 de simulation plus haut, les tensions des lignes de bits BL 0 , BL 1 chutent au fur et à mesure de la décharge partielle de leur capacité. Cette chute correspond à un moment à la formation d’un courant à travers les éléments résistifs 1, 2. Dans l’exemple illustré, plus la tension de ligne de bit VBL est faible plus le courant passant dans l’amplificateur de détection 44 0 est représentatif des valeurs de résistance de la cellule ReRAM et donc plus l’opération de lecture est fiable. On déclenche dans cet exemple le changement d’état du premier signal de commande Cmd 1 permettant de bloquer les transistors de réinitialisation en utilisant le signal de sortie d’un comparateur 101 dont une entrée reçoit la tension V BL0 d’une ligne de bit BL 0 . La tension de référence Vref qui sert de référence peut être déterminée en tenant compte de paramètres de variabilité technologique, d’effets thermiques, de décalages (« mismatch ») entre performances des composants. Dans un autre exemple de réalisation particulier illustré sur la , on utilise comme tension mesurée indicatrice d’une décharge suffisante des lignes de bits, à la fois une tension VBL0 de la première ligne de bit BL0, et une tension VBL1 de la deuxième de bit BL2. On déclenche alors le changement d’état du signal de commande Cmd 1 de l’étage de réinitialisation en utilisant cette fois un premier comparateur 101 pour comparer une entrée recevant la tension V BL0 d’une première ligne de bit BL 0 et la tension de référence V ref , et un deuxième comparateur 112 pour comparer une entrée recevant la tension V BL1 de la deuxième ligne de bit BL 1 et la tension de référence V ref . Le signal de commande Cmd 1 de l’étage de réinitialisation peut être alors produit en sortie d’un bloc logique, dans cet exemple une porte 115, réalisant une fonction ET (« AND » selon la terminologie anglo-saxonne) entre une sortie du premier comparateur 101 et une sortie du deuxième comparateur 112. La durée de la phase de décharge est ainsi ajustée en fonction de la durée la plus longue entre deux temps de décharges distincts. En variante, dans l’exemple de réalisation particulier illustré sur la , la sortie du premier comparateur 101 et du deuxième comparateur 112 sont couplées respectivement à une entrée et à une autre entrée d’un bloc logique, en particulier une porte logique 125 qui, dans cet exemple, réalise une fonction OU (« OR» selon la terminologie anglo-saxonne). Pour cette variante, la durée de la phase de décharge est donc ici rendue plus courte que dans l’exemple précédent. En variante de l’un ou l’autre des exemples de réalisation précédemment décrits, on peut effectuer une réinitialisation des nœuds N 1 , N 2 de l’amplificateur de détection 44 0 de manière différente de celle décrite précédemment avec les transistors de réinitialisation Mrz 1 , Mrz 2 . Ainsi, dans l’exemple de réalisation illustré sur la , on prévoit un étage de réinitialisation 460 de l’amplificateur de détection 440, cette fois doté d’un élément interrupteur 136 disposé entre les nœuds N1, N2 de l’amplificateur de détection 440, et dont l’état, ouvert ou fermé, est contrôlé par le biais du signal de commande Cmd1. Ainsi, au lieu de réinitialiser l’amplificateur de détection 44 0 , en connectant ou couplant ses nœuds N 1 , N 2 à une ligne d’alimentation 45 mise à la masse ou à un potentiel d’alimentation Vdd, on peut court-circuiter ces nœuds N 1 , N 2 pour effectuer cette réinitialisation. L’élément interrupteur 136 est ainsi configuré pour, en fonction de l’état du signal de commande Cmd 1 , connecter entre eux les nœuds N 1 , N 2 de l’amplificateur de détection, puis déconnecter entre eux les nœuds N 1 , N 2 de l’amplificateur de détection. L’élément interrupteur 136 peut être réalisé de plusieurs manières en fonction de la technologie utilisée et du type de transistors formant l’amplificateur de détection. Par exemple l’élément interrupteur 136 peut être réalisé par une porte de transmission CMOS typiquement formée d'un transistor NMOS et d'un PMOS connectés en parallèle. Selon un autre exemple de réalisation, lorsque l’amplificateur de détection 440 est comme sur la , relié à une ligne d’alimentation 45 mise à la masse Gnd, l’élément interrupteur 136 peut être un transistor NMOS dont la grille est commandée par le premier signal de commande Cmd1. En variante, lorsque l’amplificateur de détection 44 0 est, comme dans l’exemple de réalisation illustré sur les figures 5A-5B, relié à la tension d’alimentation Vdd, l’élément interrupteur 136 peut être sous forme d’un transistor de type PMOS. Avec un tel étage de réinitialisation, un fonctionnement en trois phases tel que décrit précédemment peut être conservé. Un tel fonctionnement est représenté sur les figures 14A-14C illustrant un exemple de réalisation particulier avec un élément interrupteur sous forme d’un transistor 146, ici de type NMOS, agencé entre les nœuds N 1 et N 2 et apte, en fonction de l’état du signal de commande Cmd 1 appliqué sur sa grille alternativement à relier entre eux ou connecter les nœuds N 1 et N 2 et déconnecter les nœuds N 1 et N 2 l’un de l’autre. L’amplificateur de détection 44 0 est dans cet exemple relié à une ligne d’alimentation 45 mise à la masse GND et les transistors d’isolation Mi 1 , Mi 2 sont de type PMOS. Une phase dite « d’attente » est tout d’abord effectuée ( ). Lors de cette phase, une désactivation des transistors d’isolation Mi1, Mi2 commandée par le signal Cmd2, dans cet exemple mis à l’état ‘1’, est effectuée afin d’isoler l’amplificateur de détection 440 des lignes de bits BL0, BL1. On impose ici aux lignes de bit BL0, BL1 un potentiel égal ou sensiblement égal au potentiel VDD auquel se trouve dans cet exemple la ligne de source SL. Dans le même temps, le premier signal de commande Cmd 1 , dans cet exemple mis à l’état ‘1’, permet d’établir le court-circuit et relier ainsi entre eux les nœuds N 1 , N 2 de l’amplificateur de détection 44 0 . Lors de la phase d’attente ici décrite, on peut noter que dans cet exemple les transistors M 141 , M 142 , M 143 , M 144 de l’amplificateur de détection 44 0 sont dans un état incertain, ce qui ne gêne pas le fonctionnement de l’opération de lecture à proprement parler et qui se déroule principalement dans les étapes suivantes. Ensuite ( ), lors d’une phase dite « de décharge partielle », on active (deuxième signal de commande Cmd2, dans cet exemple mis à l’état ‘0’) les transistors d’isolation Mi1, Mi2, ce qui permet la circulation de courant dans les deux branches de l’amplificateur de détection 440 et donc au potentiel des nœuds N1, N2 d’évoluer et ici en particulier de se charger. Le premier signal de commande Cmd1, dans cet exemple maintenu à l’état ‘1’, permet de maintenir le court-circuit. On se retrouve alors avec un amplificateur de détection 440 alimenté en courant et court-circuité. Le potentiel aux nœuds N1, N2 va donc se stabiliser à une tension notée ici Vtech qui peut être typiquement proche de VDD/2 autrement dit de la moitié de la tension d’alimentation VDD appliquée aux éléments résistifs 1, 2. La valeur de cette tension Vtech dépend de la technologie utilisée et du dimensionnement relatif des différents transistors. Pour une tension Vtech proche de VDD/2, les transistors M141, M142, M143, M144 de l’amplificateur de détection 440 sont tous dans un état intermédiaire. Enfin ( ), lors de la phase subséquente de comparaison du cycle de lecture, on maintient activés les transistors d’isolation et on désactive le transistor 146 interrupteur ce qui permet de déconnecter entre eux les nœuds de l’amplificateur de détection qui peuvent évoluer alors vers des potentiels respectifs différents. Cela entraine par conséquent le basculement de l’amplificateur de détection 44. Une autre variante de réalisation moins performante que celle décrite précédemment en liaison avec la prévoit cette fois de réaliser l’étage de réinitialisation avec un agencement différent des transistors de réinitialisation Mrz1, Mrz2. Dans cet exemple, la ligne d’alimentation 45 à laquelle une première borne des inverseurs de l’amplificateur de détection est reliée est mise à un potentiel bas correspondant ici à la masse Gnd, Ainsi, dans l’exemple illustré sur la , les transistors de réinitialisation Mrz1, Mrz2 dont la grille est commandée par le signal Cmd1, ont une électrode relié à la ligne d’alimentation 45, et une autre électrode qui, pour le premier transistor de réinitialisation Mrz1, est couplée à une deuxième borne d’un inverseur de l’amplificateur de détection et au premier transistor d’isolation Mi1. Pour le deuxième transistor de réinitialisation Mrz1, l’autre électrode est couplée à une deuxième borne d’un autre inverseur de l’amplificateur de détection et au deuxième transistor d’isolation Mi2. Lorsque le signal de cmd1 est actif, à ‘1’, les deux inverseurs se retrouvent entre deux niveaux d’alimentation identiques et par conséquent les nœuds N1 et N2 se déchargent et prennent cette même valeur de tension d’alimentation, correspondant à la masse dans cet exemple. Après une opération de lecture, les signaux de commande Cmd 1 et Cmd 2 sont typiquement ramenés à leur état initial correspondant à la phase d’attente, c’est-à-dire que le premier signal de commande Cmd 1 est mis dans un état de sorte à activer (i.e. rendre passants) les transistors de réinitialisation tandis que le deuxième signal de commande Cmd 2 est mis dans un état de sorte à désactiver (i.e. rendre bloqués) les transistors d’isolation. En effectuant cette opération, notamment l’opération de réinitialisation, on est susceptible de perdre l’information lue lors de cette opération de lecture. Pour éviter cela, le circuit de lecture peut être configuré pour attendre que le dispositif mémoire prenne en compte le résultat de lecture, par exemple en n’effectuant la remise en phase d’attente que consécutivement à une capture de l’information lue par une bascule ou un autre bloc de la mémoire, par exemple le bloc d’entrée/sortie de la mémoire ou un bloc de traitement/calcul interne de la mémoire. Une variante du dispositif mémoire peut être prévue notamment si on l’on souhaite pouvoir anticiper une prochaine lecture et pour cela activer une ligne de mot différente de celle activée pour effectuer une lecture en cours. Un exemple de réalisation est donné sur la , avec un élément de mémorisation 1200 muni d’une bascule RS prévu en sortie de l’amplificateur de détection 440 pour permettre de mémoriser l’état de la ou des sorties OutA, OutB de l’amplificateur de détection 440, même lorsque les nœuds N1, N2 sont réinitialisés. Un tel mode de réalisation s’adapte à une réinitialisation des nœuds N1, N2 telle que décrite en liaison avec les figures 4 à 7, par mise à un même potentiel, en particulier à la masse, à l’aide de deux transistors de réinitialisation. Dans l’exemple illustré sur la , les éléments 1200,…,120(m/2)-1 de mémorisation sont prévus en pied de colonne et chacun relié aux sorties OutA et OutB des amplificateurs de détection 400, …, 40(m/2)-1. Ainsi, les résultats d’une lecture restent en mémoire dans ces bascules jusqu’à la prochaine lecture, ou plutôt jusqu’à la prochaine réinitialisation des nœuds N1 et N2 réalisée préalablement à toute lecture. De telles bascules RS ont pour avantage de pouvoir être formées à l’aide d’un nombre réduit, par exemple de 8 transistors, ce qui permet de limiter l’augmentation de surface occupée par le circuit de lecture. Une variante de réalisation, illustrée sur la , peut s’adapter à un dispositif tel que décrit précédemment en lien avec la , autrement dit lorsque la réinitialisation est effectuée au moyen d’un interrupteur 136 agencé entre les nœuds de lecture N1, N2. L’élément de mémorisation 120 prévu en sortie de l’amplificateur de détection 440 pour permettre de mémoriser l’état d’une des sorties, ici par exemple de la sortie OutB correspondant au nœud N1 est cette fois muni d’une bascule 163 de type D. Une telle bascule délivre en sortie un signal Saved_ouput correspondant à une donnée binaire reproduisant celle en sortie OutB du circuit de lecture à chaque front montant d’un signal SAVE de déclenchement de mémorisation. Typiquement, la bascule D 163 est précédée d’une bascule 162 de Schmitt aussi appelée « trigger de Schmitt » pour permettre de réaliser une mise en forme du signal de sortie et réaliser l’interfaçage avec à une partie logique. Selon un mode de réalisation particulier, on peut prévoir, en fin d’opération de lecture, d’aider à recharger les lignes de bits BL0 et BL1 et par là même permettre d’enchaîner les lectures plus rapidement, en injectant un courant supplémentaire dans les lignes de bit. Ainsi, dans l’exemple de réalisation illustré sur la , le dispositif mémoire est pourvu d’un premier transistor Mrep1, et d’un deuxième transistor Mrep2 dits de « repolarisation » et, dotés chacun d’une électrode reliée à une ligne de polarisation, en particulier à la ligne de source SL qui, dans cet exemple, est une ligne d’alimentation haute mise à la tension d’alimentation Vdd, et d’une autre électrode couplée aux lignes de bit, au niveau du premier transistor d’isolation Mi1 dans le cas du premier transistor de repolarisation Mrep1 et au niveau du deuxième transistor d’isolation Mi2 dans le cas du deuxième transistor de repolarisation Mrep2. Dans cet exemple de réalisation particulier, ces transistors Mrep 1 , Mrep 2 de repolarisation ne sont pas connectés directement aux lignes de bits mais ici aux transistors de séparation M 61 , M 62 ayant typiquement un diélectrique de grille plus épais que celui des transistors du circuit de lecture afin de protéger ce dernier. Une telle configuration permet d’éviter de devoir réaliser des transistors de repolarisation à grille épaisse. L’activation des transistors Mrep 1 , Mrep 2 de repolarisation est réalisée lors de la phase de comparaison, sur la fin de la phase de comparaison, à l’aide d’un signal de commande de repolarisation S repol appliqué sur leur grille. On déclenche cette activation un certain temps après le changement d’état du premier signal de commande Cmd 1 des transistors de réinitialisation Mrz 1 , Mrz 2 stoppant la réinitialisation. Si l’on prend un exemple de réalisation tel que décrit en lien avec la où les lignes de bits BL sont pleinement rechargées en 4 ns, ces transistors de commande repolarisation sont déclenchés en moins de 4 ns après le début de l’opération de lecture, mais après un temps minimum assurant de ne pas interférer avec l’opération d’évaluation se déroulant en phase de comparaison jusqu’au basculement de l’amplificateur. Un dispositif mémoire suivant l’invention n’est pas nécessairement limité à un agencement des cellules mémoires tel que décrit précédemment en lien avec la . Ainsi, afin notamment de limiter la consommation liée à la décharge de la capacité des lignes de bits, on peut mettre en œuvre une variante d’agencement dans lequel la cellule 2T-2R est « retournée » par rapport à l’agencement décrit précédemment. En effet, selon la technologie de mémoire résistive utilisée, il est possible que les électrodes d’une mémoire résistive soient moins capacitives que les sources des transistors de sélection, induisant une capacité totale de ligne de bits plus faible. Dans l’exemple de réalisation illustré sur la , des électrodes supérieures des éléments résistifs 1, 2 forment ou sont reliées respectivement à une première ligne de bit BLi et une deuxième ligne de bit BLi+1. Pour cette variante, une électrode des transistors de sélection Ms1, Ms2, dans l’exemple illustré leur source forme ou est reliée à la ligne de source SL. Avec un tel agencement, on fait ainsi l’économie des capacités de source des transistors de sélection Ms1, Ms2 pour ne décharger et recharger que la capacité parasite d’accès aux éléments résistifs physiquement plus petits et généralement moins capacitifs. Un dispositif mémoire suivant l’invention peut être prévu en outre pour réaliser des opérations logiques, en particulier des opérations en mémoire IMC (pour « In Memory Computing » ou proches de la mémoire NMC (pour « Near Memory Computing »). Ainsi, on peut notamment effectuer une opération entre une donnée binaire volatile provenant d’un élément externe à la matrice mémoire et au moins une donnée non-volatile stockée dans la mémoire RRAM. Une telle fonctionnalité peut être incorporée au circuit de lecture proposé. Dans l’exemple de réalisation illustré sur la , on prévoit pour cela une paire de transistors d’isolation Mi3, Mi4 supplémentaire, afin de pouvoir réaliser des opérations logiques : en particulier de type XOR, ou de type AND, ou de type OR entre au moins une donnée « non-volatile » stockée dans la mémoire RRAM et une donnée dite « volatile » provenant d’un élément externe à la matrice mémoire. Un troisième transistor d’isolation Mi3 et un quatrième transistor d’isolation Mi4 connectés de façon croisée sont ainsi prévus. Ces transistors d’isolation Mi3, Mi4 sont agencés de sorte que le troisième transistor d’isolation Mi3 a une première électrode couplée au premier transistor d’isolation Mi1 et une deuxième électrode couplée au deuxième transistor d’isolation Mi2 et de sorte que le quatrième transistor d’isolation Mi4 a une première électrode couplée au deuxième transistor d’isolation Mi2 et une deuxième électrode couplée au premier transistor d’isolation Mi1. Pour cette variante, le premier transistor d’isolation Mi1, le deuxième transistor d’isolation Mi2 sont commandés respectivement pas un signal CmdA et par un autre signal CmdB, appelés « signaux de pilotage » appliqués respectivement sur leur grille, tandis que le troisième transistor d’isolation Mi3 et le quatrième transistor d’isolation Mi4 sont commandés par un même signal de pilotage CmdC. Lorsqu’une simple opération de lecture est effectuée, les signaux Cmd A , Cm B sont identiques et adoptent l’un ou l’autre des séquencements décrits précédemment du signal de commande Cmd 2 . Le signal Cmd c appliqué sur la grille des transistors d’isolation Mi 3 et Mi 4 peut être dans ce cas placé constamment dans un état de sorte à bloquer les transistors d’isolation Mi 3 et Mi 4 . Lorsqu’une opération logique est effectuée, les signaux Cmd A , Cmd B , Cmd C peuvent dépendre de la valeur de la donnée logique volatile Data VOL avec laquelle on effectue l’opération. Par exemple, si cette donnée logique volatile Data VOL vaut ‘1’, on active (i.e. met dans un état passant) les transistors d’isolation Mi 1 , Mi 2 tout en désactivant (i.e. les mettant dans un état bloqué) les transistors d’isolation Mi 3 , Mi 4 . Dans ce cas, si l’on traite une donnée logique volatile ‘0’, on active la paire croisée Mi 3 , Mi 4 , tout en désactivant (i.e. les mettant dans un état bloqué) les transistors d’isolation Mi 1 , Mi 2 . Pour appliquer une fonction XOR, les signaux de pilotage Cmd A et Cmd B sont prévus comme pour une lecture normale, de sorte à activer les transistors d’isolation Mi 1 , Mi 2 tandis que les transistors d’isolation Mi 3 , Mi 4 sont désactivés lorsque la donnée Data VOL volatile est Data VOL = ‘0’. Lorsque Data VOL = ‘1’, le signal Cmd C est prévu de manière à activer la paire croisée Mi 3 , Mi 4 , tandis que les transistors d’isolation Mi 1 , Mi 2 sont désactivés. Le dispositif n’est pas limité à l’implémentation d’une fonction XOR ou NXOR et peut permettre également d’implémenter d’autres fonctions logiques, en particulier une fonction OR et/ou une fonction AND ainsi que leur complémentaires. Pour les opérations de type AND ou OR, en fonction de la valeur de la donnée volatile Data VOL , le résultat est soit directement égal à la valeur de la donnée non volatile Data NON -VOL , soit indépendant de la donnée non volatile Data NON_VOL . Dès lors, un pilotage adapté des signaux Cmd A et Cmd B peut permettre de biaiser la lecture dans les cas où le résultat est indépendant de Data NON_VOL . . Avec un dispositif tel qu’illustré sur la , la réalisation d’opérations logiques de type OR et AND peut être réalisée à l’aide des transistors d’isolation Mi1, Mi2, sans utiliser la paire croisée Mi3, Mi4. Le signal de pilotage CmdC est dans ce cas prévu de sorte à désactiver (i.e. rendre bloqués) les transistors d’isolation Mi3, Mi4 supplémentaires. Si l’on souhaite ne réaliser que des opérations de type OR et AND (ou complémentaires), on peut donc en variante prévoir un circuit de lecture comme sur la , avec les transistors d’isolation Mi1, Mi2, sans la paire croisée supplémentaire de transistors d’isolation. Dans un cas, par exemple, où l’on prévoit la mise en œuvre de fonctions OR et AND, avec un dispositif dans lequel un ‘1’ logique mémorisé dans une cellule élémentaire est codé en forçant le premier élément résistif 1 à LRS et le deuxième élément résistif 2 à HRS : lorsqu’on met en œuvre une fonction logique OR on n’active que le premier transistor d’isolation Mi 1 par le biais du signal Cmd A . Dans ce cas, pour effectuer une fonction AND on n’active que le deuxième transistor d’isolation Mi 2 par le biais du signal Cmd B . Ainsi, au niveau de la génération des signaux Cmd A , Cmd B , Cmd C , ces signaux dépendent de si l’opération effectuée est une opération de lecture simple ou bien de l’opération logique choisie, ainsi que de la valeur d’une donnée binaire volatile Data VOL qui sert d’opérande. Avec un dispositif tel qu’illustré par exemple sur la , on peut se retrouver avec 4 modes de fonctionnement différents du circuit de lecture : - un mode lecture « normale », - un mode dans lequel une première opération logique est effectuée, en particulier une opération XOR, - un mode dans lequel une deuxième opération logique est effectuée, en particulier une opération AND, - et un mode dans lequel une troisième opération logique est effectuée, en particulier une opération OR. Le circuit de commande qui produit les signaux de pilotage CmdA, CmdB, CmdC peut être doté d’un bloc de commande 210 numérique, comme illustré sur la , qui peut être formé d’un ensemble de portes logiques et qui, en fonction de ses entrées RegMODE , RegMODE , DataVOL, permet d’effectuer une sélection entre les différents modes de sélection précités. Pour coder quatre modes de fonctionnement distincts, on peut utiliser deux bits d’entrée : RegMODE , et RegMODE du bloc numérique 210, comme dans le tableau donné ci-dessous. [Table 1] Les signaux de pilotage Cmd A , Cmd B , Cmd C peuvent être produits à partir du signal de commande Cmd 2 dont l’évolution peut être telle que décrite précédemment. Rappelons, que dans le cas d’une lecture simple, on a typiquement les signaux de pilotage Cmd A et Cmd B identiques au signal de commande Cmd 2 . La manière d’encoder une donnée dans une cellule, la sortie de l’amplificateur de détection 44 0 observée lorsqu’on effectue une lecture ou une opération parmi celle avec OutB reliée au premier nœud N 1 et celle avec OutA reliée au deuxième nœud N 2 , la manière de sélectionner une opération logique donnée relèvent de choix de l’Homme du Métier et peuvent être distincts de ceux décrits précédemment. Un bloc de commande 210 permettant de produire les signaux de pilotage Cmd A , Cmd B , Cmd C des transistors d’isolation Mi 1 , Mi 2 peut être associé à des moyens tels que décrits précédemment pour permette de produire le signal de commande Cmd 1 des transistors de réinitialisation Mrz 1 , Mrz 2 . Ainsi, dans l’exemple de réalisation de la , le bloc de sélection 210 est intégré à un circuit de commande doté du comparateur 101 produisant en sortie le premier signal de commande Cmd1. Dans la variante de réalisation de la , le bloc de sélection 210 est cette fois associé au générateur de délai réglable 91 qui produit le premier signal de commande Cmd1 à partir du deuxième signal de commande Cmd2. Un exemple de table de vérité du bloc de sélection 210 est donné ci-dessous, avec différents états de signaux Cmd A , Cmd B , Cmd C pour permettre de piloter respectivement la grille du premier transistor d’isolation Mi 1 , la grille du deuxième transistor d’isolation Mi 2 , et les grilles respectives de la paire supplémentaire de transistors d’isolation Mi 3 , Mi 4 . [Table 2] Un bloc de sélection 210 répondant à une telle table de vérité peut être implémenté par exemple à l’aide d’un agencement de portes logiques 251, 252, 253, 254, 255, 256, 257, tel que donné à titre d’exemple sur la . Un dispositif mémoire tel que décrit précédemment peut trouver des applications notamment dans la mise en œuvre de systèmes à réseaux de neurones pour lesquels on cherche à limiter autant que possible la consommation et dans lesquels les accès mémoires en lecture sont nombreux et incessants. Dans de tels systèmes, les cellules mémoires RRAM peuvent permettre de stocker un poids synaptique. Dans ce cas, la mémoire peut être lue en effectuant un accès en lecture sur une rangée complète de cellules, en particulier sur une ligne (rangée horizontale) de cellules. En variante de l’un ou l’autre des exemples de réalisation décrits précédemment, on peut, en remplacement des cellules de type 2T-2R, prévoir une matrice avec des cellules de type dit « 1T-1R » dans laquelle la valeur mémorisée est conservée cette fois à l’aide d’un seul élément résistif de résistivité variable entre deux niveaux de résistivité LRS et HRS, cet élément résistif ayant une électrode couplée à un transistor de sélection. Dans de telles cellules élémentaires, le transistor de sélection est également commandé par un signal SWL véhiculé par une ligne de mot WLi permettent ainsi, alternativement de coupler ou de découpler l’élément résistif à une ligne de bit BLj. La ligne de bit BLj+1 est, comme cela est illustré dans l’exemple de réalisation de la , typiquement commune aux cellules C’ij d’une même rangée verticale ou colonne de cellules et la matrice ne compte, dans cet exemple de réalisation particulier, qu’une seule ligne de bit par rangée verticale ou colonne. En périphérie de la matrice, et en particulier en pied de chaque colonne, on prévoit alors un circuit de lecture 40 j pour permettre de traduire en une donnée binaire l’état résistif de l’élément résistif d’une cellule mémoire. Le circuit de lecture 40 j d’une colonne de cellules peut avoir une structure telle que décrite précédemment mais est ici associé à une seule ligne de bit BL i et à une ligne de référence 260 dotée d’une résistance R ref afin de pouvoir déterminer une différence de courant entre le courant circulant sur la ligne de bit et un courant de référence circulant sur la ligne de référence 260 et d’évaluer ainsi si l’élément résistif mémorise une valeur correspondant à un état HRS ou bien une autre valeur correspondant à un état LRS. On notera que la ligne de référence est dans cet exemple construite et polarisée de façon similaire à une cellule mémoire 1T1R lorsque la cellule mémoire est sélectionnée pour lecture. Ainsi, la résistance de référence Rref est dans cet exemple connectée à une ligne d’alimentation identique en partageant par exemple la même ligne de source. On peut par exemple prévoir une résistance de référence Rref par colonne, positionnée à l’opposé ou à proximité de l’amplificateur 40j (donc tout en haut ou tout en bas de la matrice) et reliée à l’amplificateur 40j par une ligne de bit de référence. Les opérations de lecture réalisées avec cette ligne de référence sont une lecture différentielle pouvant être réalisée de façon similaire aux exemples d’opérations décrits précédemment. La seule différence réside dans le fait que la résistance de référence Rref va présenter une valeur de résistivité qui ne sera pas la valeur HRS ou LRS correspondant à celle pouvant être prise par une cellule mémoire, mais une valeur intermédiaire entre ces deux valeurs. Ainsi, ce mode de réalisation avec des cellules mémoire « single » de type 1T1R peut en pratique être utilisé quand l’écart entre les valeurs HRS et LRS est suffisant. Autrement dit, il faut s’assurer que la plage de variation de valeurs possibles de résistances HRS et celle de valeurs possibles de résistance LRS (dûe aux dispersions technologiques, à la température) sont non seulement non recouvrantes, mais suffisamment espacées pour pouvoir envisager d’utiliser une résistance de référence dont la plage de variation de valeurs devra se loger entre les deux autres plages HRS et LRS. Si l’on se réfère à un agencement avec des transistors d’isolation tel que décrit précédemment, on peut ainsi prévoir de coupler la première ligne de bit BL i-1 au premier transistor d’isolation Mi 1 tandis que la ligne de référence 260 est couplée au deuxième transistor d’isolation Mi 2 . De même, l’homme de l’art saura adapter l’ensemble des modes de réalisation d’un circuit de lecture présentés avec des cellules mémoire 2T2R à l’utilisation d’une unique ligne de bits reliée à une cellule de mémoire 1T1R sélectionnée et d’une ligne de référence 260 avec la résistance Rref. Avantageusement, si les cellules mémoires 1T1R peuvent être programmés avec plus de deux valeurs de résistance, par exemple, 3, 4, voire plus, alors cet exemple de réalisation avec une ligne de référence et une lecture différentielle permet avantageusement de lire des cellules mémoires multivaluées. A cette fin, la résistance de référence R ref , peut être une résistance variable. On peut alors déterminer la valeur mémorisée par le biais de lectures successives. La valeur de la résistance Rref peut être ainsi modifiée d’une opération de lecture à l’autre afin de pouvoir déterminer plusieurs différences de courant entre le courant circulant sur la ligne de bit et un courant de référence circulant sur la ligne de référence 260 et trouver par essais successifs quelle est la valeur mémorisée dans la cellule résistive. Selon une variante de réalisation de la ligne de référence, celle-ci comprend une source de courant réalisée autrement qu’avec une résistance de référence reliée à la ligne de source SL. Ainsi, il est possible d’utiliser par exemple un miroir de courant dont la valeur peut être aisément changée selon des techniques de réalisation connues. Dans l’un ou l’autre des exemples qui ont été décrits précédemment, on prévoit un étage d’isolation, en particulier muni de deux transistors d’isolation Mi 1 , Mi 2 pour alternativement coupler et découpler la ou les lignes de bits à l’amplificateur de détection 44 0 afin, lors d’une phase d’attente entre deux lectures, de pouvoir limiter la consommation statique, et en outre de pouvoir anticiper l’opération de réinitialisation si besoin. Une variante de réalisation sans transistor d’isolation est cette fois illustrée sur la où l’amplificateur de détection 440 est connecté aux transistors de séparation M61, M62. Ces transistors de séparation M61, M62 sont constamment passants lors d’opérations de lecture successives, par le biais d’un signal Enableread maintenu actif entre deux lectures et constamment non passant lors d’opérations d’écriture. Ainsi, lors d’opérations d’écriture le signal Enableread se trouve dans un état différent de celui dans lequel il se trouve lors des opérations de lecture. Dans cet exemple, l’étage de réinitialisation 460 est formé d’un transistor 146 interrupteur, agencé entre le premier nœud N1 et le deuxième nœud N2 de lecture de l’amplificateur de détection 440. Dans cet exemple de réalisation, l’amplificateur de détection 44 0 est relié à une ligne d’alimentation 45 haute i.e. mise à VDD, tandis que les cellules sont reliées à la ligne de source SL cette fois formant une ligne d’alimentation basse i.e. mise à la masse GND. Une opération de lecture en plusieurs phases et suivant cette variante d’agencement est illustrée sur les figures 27A- et 27B. Par souci de simplification, les transistors de séparation ne sont pas représentés sur ces figures dans la mesure où ils restent constamment activés tant que l’on réalise des accès en lecture sur la matrice. Les signaux de commande des différentes phases de fonctionnement sont cette fois le signal de commande Cmd 1 appliqué sur la grille du transistor interrupteur 146 et le signal SWL issu de la ligne de mot WL et appliqué sur la grille du ou des transistors de sélection Ms 1 , Ms 2 . Selon une phase dite de « décharge partielle » (illustrée sur la ), on active les transistors de sélection Ms1, Ms2, par exemple par le biais d’un signal SWL dans un état ‘1’ lorsqu’ils sont de type NMOS, tandis que le transistor interrupteur 146 est également activé par le biais du signal Cmd1 = ‘0’ lorsque ce transistor est de type PMOS. Les lignes de bits BL 0 , BL 1 sont couplées, par l’intermédiaire des éléments résistifs, à la ligne de source SL ici mise à la masse. Durant cette phase de décharge partielle, les lignes de bits BL 0 , BL 1 voient leurs potentiels augmenter légèrement progressivement, mais les nœuds de lecture N 1 et N 2 sont maintenus connectés l’un à l’autre. Une réinitialisation est alors effectuée pour ne pas faire commuter l’amplificateur de détection 44 0 du fait des courants de décharge partielle des lignes de bit, comme précédemment expliqué. Selon une phase dite « de comparaison » (illustrée sur la ), on maintient les transistors de sélection Ms1, Ms2, activés, SWL étant maintenu dans le même état (dans cet exemple SWL = ‘1’), le transistor interrupteur 146 est cette fois rendu bloqué (Cmd1 = ‘1’) de sorte à déconnecter les nœuds N1, N2 l’un de l’autre pour permettre à leurs potentiels respectifs d’évoluer indépendamment l’un de l’autre. L’amplificateur de détection 440 est alors amené à basculer et l’on peut obtenir le résultat de lecture, une fois cette bascule de l’amplificateur réalisée. Lorsque l’amplificateur de détection 44 0 a basculé et qu’il se trouve dans un état verrouillé, celui-ci présente un état de forte impédance aux lignes de bits BL 0 , BL 1 qui sont dès lors ramenés à la masse par l’intermédiaire de courants transitoires à travers la cellule mémoire, des courants faibles dans la mesure où les lignes de bit ne se sont pas beaucoup éloignées du potentiel de masse lors de l’étape de décharge partielle. Une fois que le potentiel des lignes de bits correspond à celui de la masse, il n’y a quasiment plus de courant qui circule ni dans la cellule mémoire, ni dans l’amplificateur. On peut ainsi souhaiter maintenir cet état de consommation quasi-nulle jusqu’à une prochaine opération de lecture. Cet état correspond à un état d’attente entre deux lectures successives. On met ainsi ensuite le dispositif dans une phase dite de « transition » ( ). Cette phase de transition est implémentée lorsqu’on veut lire des cellules de rangées horizontales différentes et activer ainsi successivement deux lignes de mots WL différentes. Lors de cette phase de transition, la ligne de mot WL est désactivée (signal de commande SWL = ‘0’) et permet de découpler la cellule et par conséquent les lignes de bits de la ligne de source SL, tandis que le transistor interrupteur 146 reste désactivé (i.e. bloqué avec Cmd 1 = ‘1’). Lors de cette phase de « transition », l’amplificateur 44 0 n’est plus alimenté et n’entraine pas de consommation en courant. Les nœuds de l’amplificateur reliés aux lignes de bits BL 0 , BL 1 se retrouvent alors flottants mais sans circulation de courant possible leurs potentiels respectifs sont maintenus. Lorsqu’on effectue une autre opération de lecture sur une nouvelle cellule d’une autre ligne, une autre ligne de mot est alors activée (signal de commande SWL = ‘1’) et cela permet de coupler la nouvelle cellule et par conséquent les lignes de bits à la ligne de source SL permettant de retrouver un état d’attente similaire à celui représenté en . Cette phase de transition est en fait la continuité de la phase d’attente dans la mesure où l’amplificateur de lecture 440 est inactif (pas d’opération de réinitialisation, ni de comparaison). Les différentes phases d’attente (avec ou sans phase de transition), de décharge partielle, de comparaison, susceptibles d’être mises en œuvre avec un circuit de lecture tel que décrit précédemment en lien avec la , sont représentées sur la . Sur cette figure la courbe d’évolution CSWL donne l’évolution du signal SWL appliqué sur la ligne de mot et permettant alternativement de désactiver les transistors de sélection lors de la phase de transition puis d’activer les transistors de sélection lors des phases d’attente, de décharge et de comparaison. On notera que par soucis de simplification, dans cette figure et celle présentée précédemment, un seul signal CSWL est représenté pour potentiellement plusieurs lignes de mot activées successivement. La courbe C cmd1 , est représentative du signal de commande Cmd 1 de l’interrupteur de réinitialisation, permettant alternativement de découpler l’un de l’autre les nœuds de lecture N 1 , N 2 lors de la phase de transition puis d’attente, puis de coupler les nœuds de lecture N 1 , N 2 lors de la phase de décharge partielle et de les découpler à nouveau lors de la phase de comparaison. Les courbes Cv BL0 , Cv BL1 servent à illustrer respectivement une tension sur la première ligne de bit BL 0 , une tension sur la deuxième ligne de bit BL 1 , tandis que les courbes CoutA, CoutB donnent l’évolution des potentiels respectifs des nœuds N 2 , N 1 . On constate que la phase de comparaison est constituée d’une phase de basculement très courte pendant laquelle les sorties de l’amplificateur basculent d’un côté ou de l’autre en fonction des différences de résistivité, puis d’une phase plus longue de recharge des lignes de bit. Cette phase de recharge s’apparente en fait à une phase d’attente avant une nouvelle opération de décharge partielle. Ainsi, on appelle de façon générale « phase d’attente » toute phase pendant laquelle les lignes de bit ne véhiculent plus de courant significatif entre les cellules mémoire et l’amplificateur 44 0 , contrairement à ce qui se passe pendant une phase de décharge partielle et le début de la phase de comparaison jusqu’au basculement de l’amplificateur. Une telle phase d’attente peut inclure une phase dite de transition dans le cas où la lecture suivante est réalisée sur une autre ligne. Dans le cas où des transistors d’isolation sont prévus, il est possible lors d’une phase d’attente de réaliser une opération de réinitialisation de l’amplificateur 440. Le choix de réaliser ou non une opération de réinitialisation pendant une phase d’attente est entre autre fonction du type de circuit de réinitialisation choisi, de la présence ou non d’un élément de type bascule (D ou RS ou autre). Les courbes de la ont été obtenues avec des exemples de circuits tels que représentés en figures 27 pour lesquels aucun transistor d’isolation n’est utilisé. On voit qu’il est tout à fait possible de réinitialiser l’amplificateur lors de la phase de décharge partielle, sans avoir besoin d’une phase d’attente préalable avec réinitialisation. En outre, les transistors d’isolation ne sont pas indispensables pour assurer qu’aucun courant statique inutile ne circule lors des phases d’attente. Il est possible d’enchaîner des opérations de lecture à proprement parler comprenant une phase de décharge partielle avec réinitialisation, puis une phase de comparaison présentant une durée minimum assurant le basculement de l’amplificateur quelles que soient les dispersions des valeurs de résistivité des cellules mémoire. La phase de recharge des lignes de bit en fin de phase de comparaison peut être relativement courte et il n’est pas indispensable d’atteindre la recharge complète des lignes de bit avant de déclencher une nouvelle phase de pre-décharge pour une nouvelle lecture. Une utilisation de transistors de repolarisation permettant de réaliser une polarisation active des lignes de bits BL 0 , BL 1 a été décrite précédemment en liaison avec la . On peut également prévoir de tels transistors avec un dispositif tel que décrit précédemment en lien avec la . Ainsi, sur la , le dispositif mémoire est pourvu d’un premier transistor M’rep1, et d’un deuxième transistor M’rep2 de « repolarisation » et, dotés chacun d’une électrode reliée à une ligne d’alimentation, en particulier à la ligne de source SL qui, dans cet exemple, est une ligne d’alimentation basse mise à la masse GND, et d’une autre électrode couplée à l’amplificateur de détection 440. Dans cet exemple de réalisation particulier, l’activation des transistors M’rep 1 , M’rep 2 de repolarisation est réalisée lors de la phase de transition à l’aide d’un signal de commande de repolarisation S repol appliqué sur leur grille pour coupler les lignes de bits à la ligne de source et les placer ainsi à la masse GND. Les transistors M’rep 1 , M’rep 2 de repolarisation pourraient également être activés dans un deuxième temps de la phase de comparaison, après un premier temps réservé à la réalisation du basculement de l’amplificateur. Ainsi, par exemple, il est possible de prévoir un système de détection de fin de basculement permettant d’activer les transistors de repolarisation pour accélérer la recharge des lignes de bit vers le niveau de tension de la ligne de source, afin par exemple de pouvoir enchainer plus rapidement un nouveau cycle de lecture avec une nouvelle phase de décharge partielle et de comparaison. De même, les transistors de repolarisation sont activés lors d’une phase de transition et permettent de maintenir une alimentation de l’amplificateur à verrouillage pendant une phase de transition telle que décrite précédemment. En alimentant l’amplificateur à verrouillage on s’assure ici de maintenir les lignes de bits au potentiel de la ligne de source SL, ici à la masse. En outre, pendant cette phase de transition, on peut réaliser tout ou partie de la phase de recharge des lignes de bit grâce aux transistors de repolarisation. Cela offre également la possibilité de mettre œuvre une phase d’attente qui ne nécessite pas l’activation d’une ligne de mot WL. Selon une variante non représentée, il est également possible de prévoir un jeu de transistors supplémentaires pour réaliser la phase de décharge partielle des lignes de bit autrement qu’à travers les transistors de séparation et les branches de l’amplificateur, en prévoyant de tels transistors supplémentaires reliant les lignes de bit à la ligne de source SL. Ainsi de façon générale, la phase de décharge partielle consiste à décharger en partie les lignes de bit en reliant ces dernières à la ligne de source. De façon avantageuse, on utilise pour cela, les transistors déjà existants pour d’autres fonctions, tels que les transistors des branches de l’amplificateur, ou les transistors utilisés pour la phase de réinitialisation. Cependant, il est possible d’utiliser d’autres transistors que ceux-ci. Un dispositif mémoire ReRAM tel que décrit précédemment peut également être intégré dans des systèmes embarqués de type internet des objets (IoT pour « Internet of Things ») ou de type système cyber-physique (CPS, de l'anglais « Cyber-Physical System »). Dispositif de mémoire résistive à accès aléatoire (ReRAM) comprenant : - une matrice (M 1 ) de cellules mémoires (C ij ) chacune reliée à une première ligne d’alimentation (SL) mise à un premier potentiel d’alimentation, chaque cellule de ladite matrice étant dotée d’au moins un premier élément résistif (1, 2) de résistivité variable et en série avec au moins un premier transistor de sélection (Ms 1 , Ms 2 ), - un circuit de lecture (40 0 ) associé à une colonne de cellules de la matrice, le circuit de lecture comprenant : - un amplificateur de détection (44 0 ) de type à verrouillage formé d’inverseurs connectés de façon croisée et muni d’un premier nœud de lecture (N 1 ) et d’un deuxième nœud de lecture (N 2 ), lesdits inverseurs formant respectivement une première branche et une deuxième branche reliées chacune d’un côté à une deuxième ligne d’alimentation (45) mise à un deuxième potentiel d’alimentation, distinct dudit premier potentiel d’alimentation, - au moins un premier transistor (Mi 1 , M 61 ) de couplage reliant un autre côté de ladite première branche à une première ligne de bits (BL 0 ) couplée aux premiers éléments résistifs respectifs des cellules de ladite colonne, - au moins un deuxième transistor (Mi 2, M 62 ) de couplage reliant un autre côté de ladite deuxième branche soit à une deuxième ligne de bits (BL 1 ) couplée à des deuxièmes éléments résistifs des cellules de ladite colonne, soit à une ligne de référence délivrant un courant de référence ; - un circuit de commande des opérations de lecture sur la matrice par le biais de signaux (Cmd 2 , SWL, Cmd 1 ) de commande d’éléments interrupteurs, ledit circuit de commande étant configuré pour, lors d’une opération de lecture effectuée sur une cellule donnée de ladite colonne : - selon une phase d’attente, charger ladite première ligne de bit (BL 0 ) à un potentiel égal ou proche ou sensiblement égal audit premier potentiel d’alimentation (GND, VDD), puis, - selon une phase de réinitialisation dudit amplificateur de détection (44 0 ), par le biais d’au moins un transistor (146, Mrz 1 , Mrz 2 ) de réinitialisation relier le premier nœud de lecture (N 1 ) et le deuxième nœud de lecture (N 2 ), de sorte à égaliser les potentiels du premier nœud de lecture (N 1 ) et du deuxième nœud de lecture (N 2 ) ; - selon une phase de décharge partielle, relier la première ligne de bits (BL 0 ) à la deuxième ligne d’alimentation (45) et lorsque le dispositif comporte la deuxième ligne de bits (BL 1 ) relier la deuxième ligne de bits à la deuxième ligne d’alimentation (45), de sorte à décharger partiellement ladite première ligne de bit ou lesdites lignes de bits et obtenir aux bornes des cellules de ladite colonne une différence de potentiels non nulle tout en étant inférieure, et en particulier bien inférieure, à une différence de potentiels entre le premier potentiel d’alimentation et ledit deuxième potentiel d’alimentation, la phase de réinitialisation étant déclenchée pendant la phase de décharge partielle ; puis - selon une phase de comparaison, lors de laquelle lesdits premier et deuxième transistors de couplage (Mi 1 , Mi 2 , M 61 , M 62 ) sont rendus passants, et ledit au moins un transistor (146, Mrz 1 , Mrz 2 ) de réinitialisation est rendu non passant, pour permettre une circulation d’un premier courant à travers ladite première branche dudit amplificateur de détection (44 0 ), la première ligne de bit (BL 0 ) et un premier élément résistif de ladite cellule et une circulation d’un deuxième courant à travers ladite deuxième branche dudit amplificateur de détection (44 0 ) ainsi que soit la ligne de référence soit la deuxième ligne de bit (BL 1 ) et un deuxième élément résistif de ladite cellule, jusqu’à un basculement dudit amplificateur de détection en fonction d’une différence entre lesdits premier et deuxième courants. Dispositif de mémoire résistive à accès aléatoire selon la revendication 1, dans lequel parmi lesdits éléments interrupteurs figure au moins un premier transistor de réinitialisation (146, Mrz 1 , Mrz 2 ) appartenant à un étage de réinitialisation (46 0 ) dudit amplificateur de détection (44 0 ), et commandé par le biais d’un premier signal de commande (Cmd 1 ), ledit circuit de commande étant configuré pour : lors de ladite phase de réinitialisation, maintenir passant le premier transistor de réinitialisation (146, Mrz 1 , Mrz 2 ), de sorte à relier entre eux le premier nœud de lecture (N 1 ) et le deuxième nœud de lecture (N 2 ), ou relier le premier nœud de lecture (N 1 ) à la deuxième ligne d’alimentation (45) ou relier une première borne et une deuxième borne du premier inverseur à la deuxième ligne d’alimentation (45), et lors de la phase de comparaison mettre le premier signal de commande (Cmd 1 ) dans un deuxième état, distinct dudit premier état, de sorte que ledit premier transistor de réinitialisation (146, Mrz 1 , Mrz 2 ) est non-passant. Dispositif de mémoire résistive à accès aléatoire selon la revendication 2, dans lequel ledit au moins un premier transistor de couplage est ou comprend un premier transistor d’isolation (Mi 1 ) agencé entre ledit amplificateur de détection (44 0 ) et ladite première ligne de bit (BL 0 ), ledit premier transistor d’isolation (Mi 1 ) étant commandé par le biais d’au moins un deuxième signal de commande (Cmd 2 , Cmd A , Cmd B ), le circuit de commande étant configuré en outre pour : lors de la phase d’attente, mettre ledit deuxième signal de commande (Cmd 2 ) dans un état donné de sorte à rendre bloqué le premier transistor d’isolation (Mi 1 ) et isoler ainsi la première ligne de bit (BL 0 ) dudit amplificateur de détection (44 0 ) et mettre ledit premier signal de commande (Cmd 1 ) dans un état de sorte à maintenir passant le premier transistor de réinitialisation (146, Mrz 1 , Mrz 2 ), ledit circuit de commande étant configuré en outre pour lors desdites phases de décharge partielle et de comparaison : mettre ledit deuxième signal de commande (Cmd 2 ) dans un autre état, distinct dudit état donné, de sorte à rendre passant le premier transistor d’isolation (Mi 1 ) et connecter ainsi la première ligne de bit (BL 0 ) audit amplificateur de détection (44 0 ). Dispositif selon la revendication 3, dans lequel les cellules mémoires (C ij ) sont dotées chacune d’au moins un deuxième élément résistif (2) en série avec un deuxième transistor de sélection (Ms 2 ), ladite colonne de cellules étant couplée à ladite deuxième ligne de bits (BL 1 ,…, BL m-1 ), ledit au moins un deuxième transistor de couplage étant ou comprenant un deuxième transistor d’isolation (Mi 2 ) entre l’amplificateur de détection (44 0 ) et ladite deuxième ligne de bit, le deuxième transistor d’isolation (Mi 1, Mi 2 ) étant commandé par le biais dudit deuxième signal de commande (Cmd 2 , Cmd A , Cmd B ). Dispositif de mémoire résistive à accès aléatoire selon la revendication 4, dans lequel le circuit de lecture (40 0 ) comprend en outre : un troisième transistor d’isolation (Mi 3 ) et un quatrième transistor d’isolation (Mi 4 ), le troisième transistor d’isolation (Mi 3 ) et le quatrième transistor d’isolation (Mi 4 ) étant connectés de façon croisée de sorte que le troisième transistor d’isolation (Mi 3 ) a une première électrode couplée au premier transistor d’isolation (Mi 1 ) et une deuxième électrode couplée au deuxième transistor d’isolation (Mi 2 ) et de sorte que le quatrième transistor d’isolation (Mi 4 ) a une première électrode couplée au deuxième transistor d’isolation (Mi 2 ) et une deuxième électrode couplée au premier transistor d’isolation (Mi 1 ). Dispositif de mémoire résistive à accès aléatoire selon l’une des revendications 4 ou 5, apte à effectuer des opérations en mémoire, en particulier au moins une opération logique, ledit circuit de commande étant doté en outre : d’un bloc logique (210) de commande configuré pour produire des signaux de pilotage (Cmd A , Cmd B ) des grilles respectives desdits transistors d’isolation (Mi 1 , Mi 2 ) en fonction d’au moins un signal numérique de sélection de mode de fonctionnement émis sur une ou plusieurs entrées (RegMODE , RegMODE ) dudit bloc logique de commande et d’une donnée logique volatile (Data VOL ) en entrée dudit bloc logique (210) de commande, pour sélectionner entre un premier mode de fonctionnement du circuit de lecture correspondant à une opération de lecture et au moins un autre mode de fonctionnement du circuit de lecture correspondant à la mise en œuvre d’au moins une opération logique entre au moins une donnée non-volatile mémorisée dans ladite cellule donnée de ladite rangée donnée de cellules et la donnée logique volatile (Data VOL ) en entrée dudit bloc logique (210) de commande, ledit bloc logique (210) de commande étant configuré pour : - lorsque le signal numérique de sélection a une première valeur correspondant à une sélection d’une opération de lecture : appliquer des signaux de pilotage (Cmd A , Cmd B ) de la grille du premier transistor d’isolation (Mi 1 ) et à la grille du deuxième transistor d’isolation (Mi 2 ) correspondants au deuxième signal de commande (Cmd 2 ), - lorsque le signal numérique de sélection a une autre valeur distincte de la première valeur et correspondant à une sélection d’une opération logique : transmettre un premier signal de pilotage (Cmd A ) à la grille du premier transistor d’isolation (Mi 1 ) et un deuxième signal de pilotage (Cmd B ) à la grille du deuxième transistor d’isolation (Mi 2 ), de sorte à bloquer l’un desdits premier et deuxième transistors d’isolation (Mi 1, Mi 2 ) tout en rendant passant l’autre desdits premier et deuxième transistors d’isolation (Mi 1, Mi 2 ). Dispositif de mémoire résistive à accès aléatoire selon la revendication 6, dans lequel le circuit de lecture (40 0 ) comprend en outre : un troisième transistor d’isolation (Mi 3 ) et un quatrième transistor d’isolation (Mi 4 ) connectés de façon croisée, le bloc logique (210) de commande étant configuré en outre pour produire un signal de pilotage (Cmd c ) des grilles respectives desdits troisième et quatrième transistors d’isolation (Mi 1 , Mi 2 ) et dans lequel : - lorsque ladite autre valeur est une deuxième valeur correspondant à une sélection d’une première opération logique, en particulier de type OU ou de type ET, le bloc logique (210) de commande est configuré de sorte à produire un premier signal de pilotage (Cmd A ), un deuxième signal de pilotage (Cmd B ) distinct du premier signal de pilotage, de sorte à rendre passant le premier transistor d’isolation tout en rendant bloqué le deuxième transistor d’isolation, - lorsque ladite autre valeur est une troisième valeur correspondant à une sélection d’une deuxième opération logique, en particulier de type ET ou de type OU: transmettre un premier signal de pilotage (Cmd A ) et un deuxième signal de pilotage de sorte à rendre bloqué le premier transistor d’isolation tout en rendant passant le deuxième transistor d’isolation, - lorsque le signal numérique de sélection a une quatrième valeur correspondant à une sélection d’une troisième opération logique, en particulier de type XOR, ledit bloc logique de sélection est configuré de sorte à transmettre un premier signal de pilotage (Cmd A ) à la grille du premier transistor d’isolation (Mi 1 ) et un deuxième signal de pilotage à la grille du deuxième transistor d’isolation (Mi 2 ) identique au premier signal de pilotage, le troisième signal de pilotage (Cmd C ) étant dans un état distinct de celui du premier signal de pilotage (Cmd A ) et du deuxième signal de pilotage (Cmd B ). Dispositif selon la revendication 2, comprenant : - un premier transistor de réinitialisation (Mrz 1 ) couplé au deuxième nœud (N 1 ) et à la deuxième ligne d’alimentation (45), le premier transistor de réinitialisation (Mrz 1 ) ayant une grille commandée par le premier signal de commande (Cmd 1 ), - un deuxième transistor de réinitialisation (Mrz 2 ) couplé au premier nœud (N 2 ) et à la deuxième ligne d’alimentation (45), le deuxième transistor de réinitialisation (Mrz 2 ) ayant une grille commandée par le premier signal de commande (Cmd 1 ). Dispositif selon la revendication 2, comprenant : un transistor de réinitialisation (146) ayant une grille commandée par le premier signal de commande (Cmd 1 ), le transistor de réinitialisation (146) étant agencé entre ledit premier nœud (N 1 ) et ledit deuxième nœud (N 2 ). Dispositif de mémoire résistive à accès aléatoire selon l’une des revendication 1 à 9, dans lequel ledit circuit de lecture est doté en outre, en sortie dudit amplificateur de détection (44 0 ), d’au moins un élément de mémorisation, configuré pour conserver une donnée produite en sortie dudit amplificateur de détection lors de ladite phase de comparaison après ledit basculement, ledit élément de mémorisation étant en particulier doté : - d’une bascule RS dotée d’une entrée couplée au premier nœud de lecture (N1) et d’une autre entrée couplée au deuxième nœud de lecture (N2), ou - d’une bascule D comprenant une entrée couplée au premier nœud de lecture (N1) ou au deuxième nœud de lecture (N2). Dispositif selon l’une des revendication 1 à 10, dans lequel lors de phase de décharge partielle, la première ligne de bits (BL 0 ) est reliée à la deuxième ligne d’alimentation (45) par l’intermédiaire d’un premier transistor de réinitialisation rendu passant par le biais d’un premier signal de commande, et par l’intermédiaire du premier transistor de couplage rendu passant par le biais d’un deuxième signal de commande. Dispositif de mémoire résistive à accès aléatoire selon la revendication 1, dans lequel lors d’une phase d’attente suivant une phase de comparaison d’une précédente opération de lecture, ledit amplificateur de détection est maintenu dans un état verrouillé après son basculement, sans réinitialisation, et dans lequel ladite première ligne de bits se recharge par un courant traversant au moins une cellule sélectionnée de ladite colonne. Dispositif selon la revendication 12, dans lequel la phase de réinitialisation est réalisée uniquement en parallèle de la phase de décharge partielle. Dispositif selon l’une des revendications 1 à 13, dans lequel parmi lesdits éléments interrupteurs figure au moins un élément interrupteur commandé par le biais d’un premier signal de commande (Cmd 1 )et dans lequel ledit circuit de commande est doté en outre d’un premier comparateur (101) qui reçoit une tension mesurée de la première ligne de bit, et produit en sortie le premier signal de commande (Cmd 1 ) dont l’état dépend d’une comparaison effectuée par ledit premier comparateur (101) entre ladite tension mesurée et une tension référence prédéterminée (vref). Dispositif selon la revendication 14, dans lequel ladite colonne est couplée à une première ligne de bits (BL 0,…, BL m-2 ) et à une deuxième ligne de bits (BL 1 ,…, BL m-1 ), et dans lequel le circuit de commande est doté d’un deuxième comparateur (112) qui reçoit une autre tension mesurée de ladite deuxième ligne de bits, l’état du premier signal de commande (Cmd 1 ) dépendant en outre d’une comparaison effectuée par ledit deuxième comparateur (101). Dispositif selon l’une des revendications 1 à 15, dans lequel le dispositif comprend en outre : - au moins un premier transistor dit « de repolarisation » (M rep1 , M’ rep1 ) agencé entre la première ligne de bit (BL 0 ) et ladite première ligne d’alimentation (SL), le premier transistor de repolarisation (BL 0 ) étant configuré pour, en fonction d’un signal de pilotage de repolarisation (S repol ) appliqué sur sa grille, alternativement coupler la première ligne d’alimentation (SL) à la première ligne de bit (BL 0 ) et découpler la première ligne d’alimentation (SL) de la première ligne de bit (BL 0 ), ledit premier transistor de repolarisation étant rendu conducteur dans une phase d’attente et non conducteur lors desdites phases de décharge partielle et de comparaison. Dispositif selon l’une des revendications 1 à 16, dans lequel ledit au moins un premier transistor de couplage est ou comprend un premier transistor de séparation (M 61 ) entre la première ligne de bit (BL 0 ) et l’amplificateur de détection (44 0 ), le premier transistor de séparation (M 61 ) étant commandé par un signal de commande supplémentaire appelé « signal d’activation de lecture » (Enable read ), le circuit de commande étant configuré pour mettre ledit signal d’activation de lecture dans un état déterminé lors de ladite opération de lecture de sorte à rendre passant le premier transistor de séparation (M 61 ), et mettre ledit signal d’activation de lecture dans un autre état, distinct dudit état déterminé, lors d’une opération d’écriture sur la matrice de sorte à bloquer le premier transistor de séparation (M 61 ). Dispositif selon la revendication 17, dans lequel ledit au moins un premier transistor de couplage inclue un transistor avec un diélectrique de grille plus épais que le diélectrique de grille de transistors constitutifs dudit amplificateur de détection.