FR 3117226 A1 20220610 FR 2012630 A 20201203 Il est proposé en particulier de prévoir pour le système sur puce, un troisième mode de fonctionnement (MDF3) différent d’un mode de fonctionnement actif (MDF1) et d’un mode de fonctionnement (MDF2) basse consommation pour la globalité du système sur puce, ce troisième mode de fonctionnement étant un mode actif local pour au moins une zone particulière du système sur puce permettant aux autres zones du système sur puce de rester dans leur mode basse consommation. La zone particulière qui va être localement « réveillée » comporte un circuit d’accès direct en mémoire qui va pouvoir en particulier reconfigurer un ou plusieurs périphériques de cette zone réveillée. Figure pour l’abrégé : Fig 4 Procédé de gestion du fonctionnement d’un système sur puce, par exemple un microcontrôleur, et système sur puce correspondant Des modes de mise en œuvre et de réalisation de l’invention concernent la microélectronique, notamment la gestion du fonctionnement des systèmes sur puce (SOC : « System On Chip »), par exemple des microcontrôleurs, et en particulier la gestion de leur consommation d’énergie. Les systèmes sur puce, en particulier les microcontrôleurs, comportent de nombreux éléments, notamment une unité centrale de traitement (CPU : « Central Processing Unit ») par exemple un processeur ou un microprocesseur, un ou plusieurs circuits d’accès direct en mémoire (DMA : « Direct Memory Access »), des mémoires, et des périphériques, par exemple des interfaces pouvant être de différents types, par exemple des interfaces supportant le protocole de communication I 2 C (« Inter Integrated Circuit »), le protocole de communication SPI (« Serial Peripheral Interface »), des interfaces de type UART (« Universal Asynchronous Receiver Transmitter »). L’ensemble de ces éléments est généralement connecté sur un bus système, par exemple du type AMBA (« Advanced Microcontroler Bus Architecture »). Le système sur puce comporte également un dispositif d’horloge système capable de générer un signal d’horloge système pour le système sur puce. La consommation d’énergie d’un système sur puce est un paramètre clé, en particulier pour les systèmes sur puce alimentés par batterie. Habituellement, un tel système sur puce possède deux modes de fonctionnement, à savoir un mode de fonctionnement dit « actif » dans lequel le bus système et l’horloge système sont actifs, l’unité centrale de traitement configure les périphériques et le ou les circuits d’accès direct en mémoire effectuent des transferts de données. Le système sur puce possède également un mode dit « basse consommation » (« low power ») dans lequel le bus système et l’horloge système sont désactivés (OFF) avec des fonctionnalités limitées de périphériques. Pour économiser de l’énergie, le système sur puce peut passer dans son mode basse consommation et repasser dans son mode actif lorsque c’est nécessaire, par exemple à chaque fois qu’une reconfiguration d’un périphérique est nécessaire et que l’horloge système est requise par le circuit d’accès direct en mémoire pour effectuer un transfert de données. Mais, cette commutation du mode basse consommation au mode actif conduit à une augmentation de la consommation ainsi qu’à une perte des performances de l’unité centrale de traitement, en particulier en termes de bande passante, en raison des signaux d’interruption émis par les périphériques à destination de cette unité centrale de traitement. Il existe donc un besoin de proposer une gestion d’un système sur puce, par exemple un microcontrôleur, permettant une économie de consommation de puissance et une économie de bande passante pour l’unité centrale de traitement du système sur puce. Selon un mode de mise en œuvre et de réalisation, il est proposé en particulier de prévoir pour le système sur puce, un troisième mode de fonctionnement différent du premier mode de fonctionnement (mode actif) et du deuxième mode de fonctionnement (mode « low power » pour la globalité du système sur puce), ce troisième mode de fonctionnement étant un mode actif local pour au moins une zone particulière du système sur puce permettant aux autres zones du système sur puce de rester dans leur mode « low power ». La zone qui va être localement « réveillée » comporte un circuit d’accès direct en mémoire (DMA) qui va pouvoir en particulier reconfigurer un ou plusieurs périphériques de cette zone réveillée alors que dans l’art antérieur, seul un transfert de données circuit d’accès direct en mémoire-périphérique était possible dans le mode « low power » et qu’une reconfiguration de périphérique nécessitait de repasser dans le mode actif. Selon un aspect, il est proposé un système sur puce, par exemple un microcontrôleur, comportant -un dispositif d’horloge système configuré pour générer au moins un signal d’horloge système, -une première zone comportant au moins une unité centrale de traitement, et -au moins une deuxième zone comportant au moins un circuit d’accès direct en mémoire, un périphérique couplé au circuit d’accès direct en mémoire et des moyens de mémoire contenant au moins un descripteur de configuration dudit périphérique et exécutable par l’accès direct en mémoire. La deuxième zone est distincte de la première zone. Ici, la notion de zone a une signification très générale. Ainsi, généralement, un concepteur d’un microcontrôleur partitionne le microcontrôleur en plusieurs domaines comportant par exemple un domaine dit CPU pouvant par exemple inclure lui-même un circuit d’accès direct en mémoire. Et, une zone peut être un domaine complet du système sur puce ou bien un sous-domaine d’un domaine du système sur puce. Ainsi, si le domaine CPU comporte outre l’unité centrale de traitement, un circuit d’accès direct en mémoire et un ou plusieurs périphériques, la première zone pourra être le sous-domaine comportant l’unité centrale de traitement et la deuxième zone le sous-domaine du domaine CPU comportant le circuit d’accès direct en mémoire et le ou les périphériques couplés à ce circuit d’accès direct en mémoire. Un descripteur est une structure de transfert de données DMA programmée dans des registres du circuit d’accès direct en mémoire et chargée typiquement à partir des moyens de mémoire où ce descripteur peut être stocké. Cela étant il est possible que par exemple un descripteur soit directement chargé dans des registres du circuit d’accès direct en mémoire à l’initialisation du système sur puce. Un descripteur définit par exemple une ou plusieurs actions exécutables par le circuit d’accès direct en mémoire lorsque les informations du descripteur sont chargées dans les registres du circuit d’accès direct en mémoire. Le système sur puce selon cet aspect possède un premier mode de fonctionnement dans lequel le dispositif d’horloge système délivre le signal d’horloge système à toutes les zones. Ce premier mode de fonctionnement est donc un mode actif. Le système sur puce possède un deuxième mode de fonctionnement dans lequel le dispositif d’horloge système ne délivre le signal d’horloge système à aucune zone. Ce deuxième mode de fonctionnement est donc un mode « low power » global. Le système sur puce possède par ailleurs un troisième mode de fonctionnement dans lequel le dispositif d’horloge système distribue le signal d’horloge système à au moins une partie de la deuxième zone sans délivrer le signal d’horloge système aux autres zones et dans lequel le circuit d’accès direct en mémoire est apte à configurer ledit périphérique en réponse à l’exécution dudit descripteur de configuration. Ce troisième mode de fonctionnement est donc un mode actif local, toutes les autres zones restant dans leur mode « low power ». Par ailleurs, contrairement à l’art antérieur, le circuit d’accès direct en mémoire est apte à configurer ou reconfigurer un périphérique sans qu’il soit nécessaire pour cela de « réveiller » une unité centrale de traitement. Selon un mode de réalisation, le système sur puce est configuré pour passer de son deuxième mode de fonctionnement à son troisième mode de fonctionnement en présence d’une requête de signal d’horloge système émise par l’un des éléments de la deuxième zone. Et, le système sur puce est avantageusement configuré pour repasser dans son deuxième mode de fonctionnement lors de la disparition de toute requête de signal d’horloge système dans la deuxième zone. Ceci contribue encore à une économie d’énergie. Selon un mode de réalisation, les moyens de mémoire peuvent contenir plusieurs descripteurs, chaque descripteur contenant une indication de requête, programmable, désignant, pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre une requête au circuit d’accès direct en mémoire. De même, chaque descripteur peut contenir une première indication de déclenchement, programmable, indiquant si l’exécution de ce descripteur est ou non déclenchable par un signal de déclenchement externe au circuit d’accès direct en mémoire, provenant par exemple d’un périphérique de la deuxième zone. En outre, chaque descripteur peut également contenir une deuxième indication de déclenchement, programmable, désignant pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre le signal de déclenchement permettant de déclencher l’exécution du descripteur. Ainsi, avec ces différentes indications, programmables par exemple par l’utilisateur en fonction de l’application envisagée pour le système sur puce, il est possible de prévoir l’exécution de scénarios complexes, comportant par exemple des reconfigurations de périphériques, ainsi que des sélections de périphériques, tout en laissant les autres zones du système sur puce dans leur mode faible consommation (« low power »). Les moyens de mémoire peuvent également être configurés pour stocker une liste de plusieurs descripteurs chaînés, séquentiellement adressables par le circuit d’accès direct en mémoire, et respectivement représentatifs d’actions à exécuter par le circuit d’accès direct en mémoire. Cette liste peut contenir ledit au moins un descripteur de reconfiguration. Par ailleurs, lorsque les moyens de mémoire contiennent plusieurs descripteurs, le dispositif d’horloge système est configuré pour dans le troisième mode de fonctionnement, en présence de la requête de signal d’horloge système émise par l’un des éléments de la deuxième zone, distribuer le signal d’horloge système à tous les éléments de cette deuxième zone concernés par lesdits descripteurs. Ainsi, le circuit d’accès direct en mémoire peut accéder à tous les périphériques concernés et pas seulement à celui requérant le signal d’horloge système. Ceci contribue, avec la programmation des différentes indications de requêtes et de déclenchements des descripteurs, programmables, à l’élaboration des scénarios complexes de mise en œuvre localement exécutables en laissant les autres zones dans leur mode basse consommation, et ce même lorsque l’on est en présence d’une liste car le circuit d’accès direct en mémoire aura accès, sans perte de temps, à tous les éléments concernés de la deuxième zone qui auront déjà reçu le signal d’horloge système. Une liste de descripteurs peut inclure des sélections de requêtes périphériques ou des sélections dites « mémoire à mémoire » (c’est-à-dire des configurations dans lesquelles le circuit d’accès direct en mémoire extrait par exemple une donnée des moyens de mémoire pour la stocker dans l’un de ces registres) ainsi que des sélections de déclenchements. Selon un mode de réalisation, dans le troisième mode de fonctionnement, le circuit d’accès direct en mémoire peut être configuré pour déclencher l’exécution séquentielle des descripteurs chaînés en réponse au signal de déclenchement déclenchant l’exécution du premier descripteur de la liste. Le circuit d’accès direct en mémoire peut posséder plusieurs canaux de traitement et dans ce cas, l’ensemble des descripteurs peut être affecté à un seul canal ou à plusieurs canaux différents. Bien qu’il soit possible de prévoir une mémoire distincte des moyens de mémoire pour contenir des données à écrire ou à lire respectivement provenant ou à destination d’au moins un périphérique de la deuxième zone, il peut être avantageux que les moyens de mémoire qui contiennent certains au moins des descripteurs, soient également destinés à contenir ces données à écrire ou à lire respectivement provenant ou à destination d’au moins un périphérique de la deuxième zone. A titre d’exemple non limitatif, la deuxième zone peut comprendre au moins un périphérique comportant une interface du type I 2 C, un moyen (par exemple mais non limitativement un minuteur, un port d’entrée sortie, un comparateur, un moyen délivrant un signal asynchrone….) configuré pour délivrer au moins un signal de déclenchement et éventuellement pour délivrer, périodiquement ou non, plusieurs signaux de déclenchement Et, les moyens de mémoire contiennent une liste de descripteurs chaînés comprenant -un premier descripteur de configuration destiné à configurer l’interface I 2 C dans un premier sens de transmission, (par exemple dans le sens émission), -un deuxième descripteur destiné à transférer les données des moyens de mémoire vers l’interface I 2 C ou l’inverse en fonction du premier sens de transmission, -un troisième descripteur de configuration destiné à configurer l’interface I 2 C dans un deuxième sens de transmission (par exemple en réception), et -un quatrième descripteur destiné à transférer des données de l’interface I 2 C vers les moyens de mémoire ou l’inverse en fonction du deuxième sens de transmission. Et, le premier descripteur de cette liste est par exemple déclenchable en présence de chaque signal de déclenchement émis par le minuteur. Selon un autre aspect il est proposé un procédé de gestion du fonctionnement d’un système sur puce, par exemple un microcontrôleur. Le système sur puce comporte -un dispositif d’horloge système configuré pour générer au moins un signal d’horloge système, -une première zone comportant au moins une unité centrale de traitement, par exemple un processeur ou un microprocesseur, -au moins une deuxième zone comportant au moins un circuit d’accès direct en mémoire, un périphérique couplé au circuit d’accès direct en mémoire, et des moyens de mémoire contenant au moins un descripteur de configuration dudit périphérique et exécutable par le circuit d’accès direct en mémoire. Le procédé selon cet aspect comprend sélectivement un placement du système sur puce -dans un premier mode de fonctionnement dans lequel le dispositif d’horloge système délivre le signal d’horloge système à toutes les zones, ou bien -dans un deuxième mode de fonctionnement dans lequel le dispositif d’horloge système ne délivre le signal d’horloge système à aucune zone, ou bien -dans un troisième mode de fonctionnement dans lequel le dispositif d’horloge système distribue le signal d’horloge système à au moins une partie de la deuxième zone sans délivrer le signal d’horloge système aux autres zones et dans lequel le circuit d’accès direct en mémoire configure ledit périphérique en réponse à l’exécution dudit descripteur de configuration. Selon un mode de mise en œuvre, le procédé comprend un passage du deuxième mode de fonctionnement au troisième mode de fonctionnement en présence d’une requête de signal d’horloge système émise par l’un des éléments de la deuxième zone. Selon un mode de mise en œuvre, le procédé comprend un retour dans le deuxième mode de fonctionnement lors de la disparition de toute requête de signal d’horloge système dans la deuxième zone. Selon un mode de mise en œuvre, les moyens de mémoire contiennent plusieurs descripteurs et le procédé comprend pour chaque descripteur, une programmation d’une indication de requête désignant, pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre une requête au circuit d’accès direct en mémoire. Selon un mode de mise en œuvre, le procédé comprend en outre une programmation pour chaque descripteur d’une première indication de déclenchement indiquant si l’exécution de ce descripteur est ou non déclenchable par un signal de déclenchement externe au circuit d’accès direct en mémoire. Selon un mode de mise en œuvre, le procédé comprend en outre une programmation pour chaque descripteur d’une deuxième indication de déclenchement désignant, pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre le signal de déclenchement permettant de déclencher l’exécution du descripteur. Selon un mode de mise en œuvre, le procédé comprend un stockage dans les moyens de mémoire d’une liste de plusieurs descripteurs chaînés séquentiellement adressables par le circuit d’accès direct en mémoire et respectivement représentatifs d’actions à exécuter par le circuit d’accès direct en mémoire. Ladite liste contient par exemple ledit au moins un descripteur de reconfiguration. Selon un mode de mise en œuvre, les moyens de mémoire contiennent plusieurs descripteurs et le procédé comprend dans le troisième mode de fonctionnement, en présence de la requête de signal d’horloge système émise par l’un des éléments de la deuxième zone, une distribution du signal d’horloge système à tous les éléments de cette deuxième zone concernés par lesdits descripteurs. Selon un mode de mise en œuvre, le procédé comprend dans le troisième mode de fonctionnement, un déclenchement par le circuit d’accès direct en mémoire de l’exécution séquentielle des descripteurs chaînés en réponse au signal de déclenchement déclenchant l’exécution du premier descripteur de la liste. Selon un mode de mise en œuvre, le circuit d’accès direct en mémoire possède plusieurs canaux, et le procédé comprend une affectation de l’ensemble des descripteurs à un seul canal ou à plusieurs canaux différents. Selon un mode de mise en œuvre, le procédé comprend un stockage dans les moyens de mémoire des données à écrire ou à lire respectivement provenant ou à destination d’au moins un périphérique de la deuxième zone. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : , et illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention. Sur la , la référence MCU désigne un système sur puce, ici un microcontrôleur, comportant plusieurs zones Z1, Z2, Z3. La première zone Z1 comporte une unité centrale de traitement 1, par exemple un processeur, et d’autres éléments 7. La deuxième zone Z2, distincte de la première zone Z1, comporte un circuit d’accès direct en mémoire 2, de structure classique et connue en soi, des moyens de mémoire 3, par exemple une mémoire vive statique (SRAM) et plusieurs périphériques dont deux sont représentés ici sous les références 40 et 41. Le microcontrôleur peut comporter également d’autres zones, par exemple une troisième zone Z3. On verra plus en détails ci-après que dans cet exemple de réalisation, la deuxième zone Z2 est une zone particulière qui pourra être localement « réveillée » alors que les autres zones resteront dans un mode basse consommation (« low power »). Le microcontrôleur MCU comporte également un dispositif de génération d’horloge 6, de structure classique et connue en soi, configuré pour générer un signal d’horloge système SCLK. Ce signal d’horloge système peut être délivrée de façon contrôlée, par exemple par l’intermédiaire de cellules de coupure d’horloge (connues par l’homme du métier sous la dénomination anglosaxonne « clock gating cell »), aux différents éléments du microcontrôleur. Le microcontrôleur comporte également un bus système BS. Bien entendu, le microcontrôleur MCU peut comporter d’autres éléments non représentés ici à des fins de simplification, comme par exemple un circuit d’interconnexions connu par l’homme du métier sous la dénomination anglosaxonne de « interconnect » permettant de router des transactions entre des équipements maîtres et des équipements esclaves du microcontrôleur. Les zones Z1 et Z2 peuvent être deux domaines du microcontrôleur ou bien deux sous-domaines d’un même domaine. La zone Z3 peut être également un domaine ou un sous-domaine du microcontrôleur. La structure d’un circuit d’accès direct en mémoire 2 est bien connue de l’homme du métier et comporte notamment, comme illustré sur la , une logique de commande 20, un registre d’adresses 21 et plusieurs registres destinés à contenir des données, par exemple en l’espèce des indications contenues dans des descripteurs stockés dans les moyens de mémoire 3. Ces descripteurs peuvent par exemple contenir des indications de requêtes, désignant pour les descripteurs concernés, le ou les périphériques de la deuxième zone susceptibles de transmettre une requête au circuit d’accès direct en mémoire 2. Chaque descripteur peut également contenir une première indication de déclenchement indiquant si l’exécution de ce descripteur est ou non déclenchable par un signal de déclenchement externe au circuit d’accès direct en mémoire. Chaque descripteur peut contenir en outre une deuxième indication de déclenchement, désignant pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre le signal de déclenchement permettant de déclencher l’exécution du descripteur. Toutes ces indications peuvent être chargées dans les registres 22 du circuit d’accès direct en mémoire 2 à partir des moyens de mémoire 3. Toutes ces indications sont programmables, par exemple par l’utilisateur du microcontrôleur en fonction de l’application envisagée et des scénarios à exécuter de façon locale dans la deuxième zone Z2 alors que les autres zones du microcontrôleur sont en mode basse consommation. Parmi les descripteurs qui peuvent être stockés dans les moyens de mémoire 3 peuvent figurer une ou plusieurs listes de descripteurs chaînés LLI1-LLIN comme illustré schématiquement sur la . Les descripteurs chaînés d’une liste sont séquentiellement adressables par le circuit d’accès direct en mémoire et respectivement représentatifs d’actions à exécuter par le circuit d’accès direct en mémoire. Comme illustré schématiquement sur la , le système sur puce possède un premier mode de fonctionnement MDF1 dans lequel le dispositif d’horloge système délivre le signal d’horloge système SCLK à toutes les zones Zi. Ce premier mode de fonctionnement est un mode dit « actif ». Le système sur puce possède par ailleurs un deuxième mode de fonctionnement (ou mode « low power ») dans lequel le dispositif d’horloge système ne délivre le signal d’horloge système SCLK à aucune zone Zi et toutes les zones Zi sont dans leur mode basse consommation. Par ailleurs, le système sur puce comporte un troisième mode de fonctionnement MDF3 dans lequel le dispositif d’horloge système distribue le signal d’horloge système SCLK à au moins une partie de la deuxième zone Z2, et plus particulièrement, comme on le verra plus en détails ci-après, à tous les éléments de cette deuxième zone concernés par l’exécution de descripteurs, et sans délivrer le signal d’horloge système aux autres zones ou aux autres éléments de la deuxième zone non concernés par les descripteurs. Ce troisième mode de fonctionnement est donc un mode actif localisé à la zone concernée, en l’espèce la deuxième zone Z2, les autres zones restant dans leur mode basse consommation. Comme indiqué ci-avant, une façon particulièrement simple de contrôler la distribution du signal d’horloge peut consister à utiliser des cellules de coupure d’horloge (« clock gating cells ») recevant d’une part le signal d’horloge SCLK, et d’autre part un signal logique provenant d’un bit d’un registre affecté à chaque élément de la deuxième zone. Si par exemple ce bit vaut 1, le dispositif d’horloge système délivre le signal d’horloge SCLK à l’élément considéré et s’il vaut zéro par exemple, il ne le délivre pas. Et, les bits de ce registre sont programmables, par exemple par l’utilisateur en fonction des descripteurs utilisés. Comme illustré sur la , on peut passer du deuxième mode de fonctionnement MDF2 au troisième mode de fonctionnement MDF3 en présence d’une requête (étape ST40) du signal d’horloge système SCLK émise par l’un des éléments de la deuxième zone, par exemple le périphérique 40. Et on verra alors plus en détails ci-après que le signal d’horloge système est avantageusement distribué à tous les éléments de la deuxième zone désignés par les descripteurs associés. Par ailleurs, comme illustré par l’étape ST41, le système sur puce peut retourner dans le deuxième mode de fonctionnement MDF2 lors de la disparition de toute requête de signal d’horloge système dans la deuxième zone. On se réfère maintenant plus particulièrement aux figures 5 à 8 pour illustrer un exemple de mise en œuvre de l’invention. Sur la , on suppose que la deuxième zone Z2 du microcontrôleur MCU comporte outre le circuit d’accès direct en mémoire 2 et les moyens de mémoire 3, un convertisseur analogique numérique 40, un minuteur 41 et une interface du type SPI connectée à un module externe MD par un bus supportant le protocole SPI. La première zone Z1 comporte l’unité centrale de traitement 1. Dans cet exemple, le convertisseur analogique numérique 40 est connecté à un capteur de température CPT et est destiné à convertir à intervalles réguliers, les données analogiques délivrées par le capteur CPT. Le convertisseur analogique numérique 40 convertit les données analogiques en données numériques au rythme d’un signal de commande SC2 délivré périodiquement par le minuteur 41, lui-même cadencé par un signal d’horloge qui lui est propre et qui a typiquement une fréquence moins élevée que la fréquence du signal d’horloge système. Par contre, lorsque le convertisseur analogique numérique 40 est prêt à transmettre une donnée au circuit d’accès direct en mémoire 2, il doit alors utiliser le signal d’horloge système SCLK. Dans cet exemple, comme illustré sur la , le circuit d’accès direct en mémoire 2 possède deux canaux de traitement CH1 et CH2. On suppose ici que les moyens de mémoire 3 stockent un descripteur DSC1 associé au premier canal CH1 et une liste de quatre descripteurs chaînés LLI1-LLI4 associés au deuxième canal CH2. Le premier descripteur DSC1 est relatif au transfert des données numériques converties par le convertisseur 40 vers les moyens de mémoire 3. Ce descripteur est transféré des moyens de mémoire 3 dans les registres du circuit d’accès direct en mémoire pour définir en particulier les adresses de stockage. Le premier descripteur LLI1 de la liste chaînée traitée par le deuxième canal CH2 du circuit d’accès direct en mémoire 2, est un descripteur de reconfiguration permettant d’augmenter la valeur de seuil du convertisseur analogique numérique. Plus précisément, initialement, une première valeur de seuil TH1 est définie, par exemple 80°C. Et, lorsque la courbe des valeurs délivrées par le capteur de température CPT atteint cette valeur seuil TH1, alors il est prévu de modifier cette première valeur de seuil TH1 en une deuxième valeur de seuil TH2 ayant par exemple la valeur 100°C. Et, ce premier descripteur LLI1 comporte également une indication de déclenchement indiquant qu’il est déclenchable. En outre, il comporte une deuxième indication de déclenchement précisant qu’il est déclenchable par le convertisseur analogique numérique lorsque la première valeur de seuil TH1 est atteinte. Ces deux indications de déclenchement sont destinées à être stockées dans les registres 22 du circuit d’accès direct en mémoire 2. Et l’exécution de ce premier descripteur LLI1 est déclenchée par la délivrance du signal de déclenchement SDL1 ( ) émis par le convertisseur analogique numérique 40. Le deuxième descripteur LLI2 de cette chaîne est un descripteur commandant l’émission par le convertisseur analogique numérique 40 d’une interruption IT destinée à réveiller l’unité centrale de traitement 1 lorsque la courbe de valeurs analogiques atteint la deuxième valeur seuil TH2. Plus précisément l’exécution de ce deuxième descripteur LLI2 comporte l’écriture dans un registre d’interruption du convertisseur d’une indication prévoyant d’émettre ladite interruption IT lorsque la valeur seuil TH2 est atteinte. Le troisième descripteur LLI3 de cette liste chaînée est encore un descripteur de reconfiguration destiné cette fois-ci à reconfigurer le minuteur 41 de façon à augmenter la fréquence d’échantillonnage du convertisseur 40, c’est-à-dire à augmenter la fréquence de délivrance du signal SC2. Enfin, le quatrième descripteur de la liste chaînée est le descripteur permettant d’exécuter le transfert des données numériques qui ont été délivrées par le convertisseur analogique numérique 40 et stockées dans les moyens de mémoire 3 vers l’interface 42 aux fins de transmission sur le bus SPI au module externe MD. L’exécution des actions associées au descripteur DSC1 sur le canal CH1 et aux descripteurs LLI1-LLI4 sur le canal CH2 est décrite schématiquement sur les figures 7 et 8. Comme illustré sur la , dans l’étape ST60, dès qu’une donnée analogique convertie en une donnée numérique est prête à être transférée au circuit d’accès direct en mémoire 2 pour son stockage dans les moyens de mémoire 3, le signal analogique numérique 40 émet une requête de signal d’horloge système SCLK. Ce signal d’horloge SCLK est alors distribué ici à tous les éléments de la deuxième zone, à savoir non seulement au convertisseur analogique numérique 40, mais également au circuit d’accès direct en mémoire 2, aux moyens de mémoire 3, au minuteur 41 et à l’interface 42 car tous ces éléments vont être concernés par l’exécution des descripteurs DSC1, LLI1, LLI2, LLI3 et LLI4. Puis, la donnée numérique convertie est alors transférée vers les moyens de mémoire 3 via le circuit d’accès direct en mémoire 2 à l’adresse de stockage contenue dans le registre d’adresses 21 du circuit d’accès direct en mémoire 2. En ce qui concerne le canal CH2, tant que les valeurs délivrées par le capteur de température n’atteignent pas la première valeur seuil TH1 (étape ST71) le premier descripteur LLI1 n’est pas exécuté. L’exécution du premier descripteur LLI1 de la liste chaînée est déclenchée par l’émission du signal de déclenchement SDL1 lorsque la valeur seuil TH1 est atteinte (étape ST72) ce qui a pour conséquence (étape ST73) de changer la valeur de seuil du convertisseur 40 de TH1 à TH2. Puis dans l’étape ST74, le deuxième descripteur LLI2 est exécuté, ce qui provoque l’écriture dans le registre d’interruption du convertisseur 40 d’une indication destinée à déclencher le réveil de l’unité centrale de traitement 1 par l’émission de l’interruption IT, lorsque la deuxième valeur seuil TH2 sera atteinte. Puis, le troisième descripteur LLI3 est exécuté dans l’étape ST75. Plus précisément, la fréquence d’émission du signal SC2 est modifiée en réponse au signal de commande SC1. La valeur de cette augmentation, contenue dans le descripteur LLI3, avait été stockée dans un registre 22 du circuit d’accès direct en mémoire 2. Enfin, le quatrième descripteur LLI4 est exécuté de façon à permettre la transmission des valeurs stockées dans les moyens de mémoire 3 vers l’interface SPI42 (étape ST76). On se réfère maintenant aux figures 9 à 11 pour illustrer un autre exemple de l’invention. Dans cet exemple, la deuxième zone Z2 comporte outre le circuit d’accès direct en mémoire 2 et les moyens de mémoire 3, un minuteur 45 et une interface 44 du type I 2 C couplée à un module externe, par exemple un capteur, MD par un bus supportant le protocole de communication I 2 C. Dans cet exemple d’application, il est prévu de transmettre au capteur externe MD des données stockées dans les moyens de mémoire 3 et de recevoir des données de ce capteur MD pour les stocker dans les moyens de mémoire 3, et ce périodiquement au rythme d’un signal SDL2 délivré par le minuteur 45. A cet égard, les moyens de mémoire 3 comportent une liste de quatre descripteurs chaînés LLI10-LLI40 ( ). Le premier descripteur LLI10 de la liste est un descripteur du type « mémoire à mémoire » destiné à configurer l’interface 44 en mode émission tout en fixant le nombre d’octets à transmettre. Le deuxième descripteur LLI20 est un descripteur du type « mémoire à périphérique » destiné à transmettre le nombre d’octets défini par le premier descripteur LLI10. Le troisième descripteur LLI30 est un descripteur de configuration du type « mémoire à mémoire » destiné à configurer l’interface 44 en mode réception tout en fixant d’octets à recevoir. Enfin, le quatrième descripteur LLI40 est un descripteur du type « périphérique à mémoire » destiné à permettre la réception du nombre d’octets défini dans le troisième descripteur LLI30. Le minuteur 45 utilise une base de temps qui lui est propre, plus lente que la fréquence du signal d’horloge système SCLK. Et, comme illustré sur la , lorsque le minuteur 45 émet périodiquement le signal SDL2 (étape ST100) à destination du circuit d’accès direct en mémoire 2, cela provoque le déclenchement du premier descripteur LLI10 (étape ST101). Il y a donc dans l’étape ST102 une requête du signal d’horloge système SCLK émise par le circuit d’accès direct en mémoire 2 et en conséquence, ce signal d’horloge système SCLK est distribué dans l’étape ST103 à tous les éléments de la deuxième zone concernés par les descripteurs de la chaîne, à savoir non seulement le circuit d’accès direct en mémoire 2 mais également les moyens de mémoire 3 et l’interface I 2 C 44. Dans l’étape ST104, le descripteur LLI10 est exécuté, ce qui configure l’interface 44 en émission. Le circuit d’accès direct en mémoire 2 charge alors les données relatives au deuxième descripteur LLI20 puis comme il n’y a plus de requête de signal d’horloge SCLK, la distribution de ce signal d’horloge SCLK est stoppée (étape ST105). Lorsque l’interface 44 est prête à transmettre une donnée, il y a à nouveau une requête du signal d’horloge LCLK par cette interface (étape ST107) et le deuxième descripteur LLI20 est exécuté (étape ST106). Comme le montre le rebouclage sur la transmission des données, le signal d’horloge SCLK est distribué (étape ST107) uniquement pour un transfert « DMA » d’une donnée et n’est pas distribuée (étape ST108) entre les transferts « DMA ». Puis, lorsque toutes les données ont été transmises, le troisième descripteur LLI30 est chargé dans les registres du circuit d’accès direct en mémoire depuis les moyens de mémoire 3 et de nouveau, la distribution du signal d’horloge SCLK est stoppée dans l’étape ST108 jusqu’à ce que le troisième descripteur LLI30 soit exécuté dans l’étape ST109 de façon à configurer l’interface I 2 C 44 en réception. Pour cette exécution, le signal d’horloge SCLK est de nouveau distribué dans l’étape ST110. Et, dans l’étape ST111, la distribution du signal SCLK est interrompue pendant la réception des données par l’interface I 2 C jusqu’à ce que celle-ci soit prête à transférer les données vers le circuit d’accès direct en mémoire dans l’étape ST112 par l’exécution du descripteur LLI40. Le signal d’horloge système SCLK est alors distribué (étape ST 113). Là encore, comme le montre le rebouclage sur la réception des données, le signal d’horloge SCLK est distribué (étape ST113) uniquement pour un transfert « DMA » d’une donnée et n’est pas distribuée (étape ST114) entre les transferts « DMA ». Bien entendu, on a décrit ici le dialogue avec un seul capteur MD. Il serait bien entendu possible de prévoir plusieurs capteurs MD et plusieurs listes de descripteurs chaînés analogues à la liste LLI10-LLI40, ces listes étant successivement exécutées de façon à interroger successivement les différents capteurs. Système sur puce, comportant un dispositif d’horloge système (6) configuré pour générer au moins un signal d’horloge système (SCLK), une première zone (Z1) comportant au moins une unité centrale de traitement (1) et au moins une deuxième zone (Z2) comportant au moins un circuit d’accès direct en mémoire (2), un périphérique (40, 41) couplé au circuit d’accès direct en mémoire, et des moyens de mémoire (3) contenant au moins un descripteur de configuration dudit périphérique et exécutable par le circuit d’accès direct en mémoire, le système sur puce possédant un premier mode de fonctionnement (MDF1) dans lequel le dispositif d’horloge système délivre le signal d’horloge système à toutes les zones, un deuxième mode de fonctionnement (MDF2) dans lequel le dispositif d’horloge système ne délivre le signal d’horloge système à aucune zone, et un troisième mode de fonctionnement (MDF3) dans lequel le dispositif d’horloge système distribue le signal d’horloge système à au moins une partie de la deuxième zone sans délivrer le signal d’horloge système aux autres zones et dans lequel le circuit d’accès direct en mémoire est apte à configurer ledit périphérique en réponse à l’exécution dudit descripteur de configuration. Système sur puce selon la revendication 1, configuré pour passer de son deuxième mode de fonctionnement (MDF2) à son troisième mode de fonctionnement (MDF3) en présence d’une requête de signal d’horloge système émise par l’un des éléments de la deuxième zone. Système sur puce selon la revendication 2, configuré pour repasser dans son deuxième mode de fonctionnement (MDF2) lors de la disparition de toute requête de signal d’horloge système dans la deuxième zone. Système sur puce selon l’une des revendications précédentes, dans lequel les moyens de mémoire contiennent plusieurs descripteurs (DSC1, LLI1-LLI4), chaque descripteur contenant une indication de requête, programmable, désignant, pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre une requête au circuit d’accès direct en mémoire. Système sur puce selon l’une des revendications précédentes, dans lequel les moyens de mémoire contiennent plusieurs descripteurs (DSC1, LLI1-LLI4), chaque descripteur contenant une première indication de déclenchement, programmable, indiquant si l’exécution de ce descripteur est ou non déclenchable par un signal de déclenchement externe au circuit d’accès direct en mémoire. Système sur puce selon la revendication 5, dans lequel chaque descripteur contient en outre une deuxième indication de déclenchement, programmable, désignant, pour ce descripteur, le périphérique de la deuxième zone (Z2) susceptible de transmettre le signal de déclenchement permettant de déclencher l’exécution du descripteur. Système sur puce selon l’une des revendications précédentes, dans lequel les moyens de mémoire sont configurés pour stocker une liste de plusieurs descripteurs chaînés (LLI10-LLI40) séquentiellement adressables par le circuit d’accès direct en mémoire et respectivement représentatifs d’actions à exécuter par le circuit d’accès direct en mémoire. Système sur puce selon la revendication 7, dans lequel ladite liste contient ledit au moins un descripteur de reconfiguration (LLI10). Système sur puce selon la revendication 7 ou 8 prise en combinaison avec la revendication 5, dans lequel dans le troisième mode de fonctionnement (MDF3), le circuit d’accès direct en mémoire est configuré pour déclencher l’exécution séquentielle des descripteurs chaînés en réponse au signal de déclenchement déclenchant l’exécution du premier descripteur de la liste. Système sur puce selon l’une des revendications précédentes prise en combinaison avec la revendication 2, dans lequel les moyens de mémoire sont configurés pour stocker plusieurs descripteurs, et dans le troisième mode de fonctionnement, le dispositif d’horloge système (6) est configuré pour, en présence de la requête de signal d’horloge système (SCLK) émise par l’un des éléments de la deuxième zone, distribuer le signal d’horloge système à tous les éléments de cette deuxième zone concernés par lesdits descripteurs. Système sur puce selon l’une des revendications précédentes, dans lequel le circuit d’accès direct en mémoire possède plusieurs canaux (CH1, CH2), et l’ensemble des descripteurs est affecté à un seul canal ou à plusieurs canaux différents. Système sur puce selon l’une des revendications précédentes, dans lequel les moyens de mémoire (3) sont également destinés à contenir des données à écrire ou à lire respectivement provenant ou à destination d’au moins un périphérique de la deuxième zone. Système sur puce selon l’une des revendications précédentes, dans lequel la deuxième zone (Z2) comprend au moins un périphérique comportant une interface du type I 2 C (44), un moyen (45) configuré pour délivrer au moins un signal de déclenchement (SDL2), et dans lequel les moyens de mémoire (3) contiennent une liste de descripteurs chaînés (LLI10-LLI40) comportant un premier descripteur de configuration destiné à configurer l’interface I 2 C dans un premier sens de transmission, un deuxième descripteur destiné à transférer des données des moyens de mémoire vers l’interface I 2 C ou l’inverse en fonction du premier sens de transmission, un troisième descripteur de configuration destiné à configurer l’interface I 2 C dans un deuxième sens de transmission, un quatrième descripteur destiné à transférer des données de l’interface I 2 C vers les moyens de mémoire ou l’inverse en fonction du deuxième sens de transmission, le premier descripteur de la liste étant déclenchable en présence de chaque signal de déclenchement (SDL2) émis par ledit moyen (45). Procédé de gestion du fonctionnement d’un système sur puce, le système sur puce (MCU) comportant un dispositif d’horloge système configuré pour générer au moins un signal d’horloge système, une première zone comportant au moins une unité centrale de traitement et au moins une deuxième zone comportant au moins un circuit d’accès direct en mémoire, un périphérique couplé au circuit d’accès direct en mémoire, et des moyens de mémoire contenant au moins un descripteur de configuration dudit périphérique et exécutable par le circuit d’accès direct en mémoire, le procédé comprenant sélectivement un placement du système sur puce dans un premier mode de fonctionnement (MDF1) dans lequel le dispositif d’horloge système délivre le signal d’horloge système à toutes les zones, ou bien dans un deuxième mode de fonctionnement (MF2) dans lequel le dispositif d’horloge système ne délivre le signal d’horloge système à aucune zone, ou bien dans un troisième mode de fonctionnement (MDF3) dans lequel le dispositif d’horloge système distribue le signal d’horloge système à au moins une partie de la deuxième zone sans délivrer le signal d’horloge système aux autres zones et dans lequel le circuit d’accès direct en mémoire configure ledit périphérique en réponse à l’exécution dudit descripteur de configuration. Procédé selon la revendication 14, comprenant un passage du deuxième mode de fonctionnement (MF2) au troisième mode de fonctionnement (MDF3) en présence d’une requête de signal d’horloge système émise par l’un des éléments de la deuxième zone. Procédé selon la revendication 15, comprenant un retour dans le deuxième mode de fonctionnement (MDF2) lors de la disparition de toute requête de signal d’horloge système dans la deuxième zone. Procédé selon l’une des revendications 14 à 16, dans lequel les moyens de mémoire (3) contiennent plusieurs descripteurs, et le procédé comprend pour chaque descripteur programmation d’une indication de requête désignant, pour ce descripteur, le périphérique de la deuxième zone susceptible de transmettre une requête au circuit d’accès direct en mémoire. Procédé selon l’une des revendications 14 à 17, dans lequel les moyens de mémoire (3) contiennent plusieurs descripteurs, et le procédé comprend en outre une programmation pour chaque descripteur d’une première indication de déclenchement indiquant si l’exécution de ce descripteur est ou non déclenchable par un signal de déclenchement externe au circuit d’accès direct en mémoire. Procédé selon la revendication 18, comprenant en outre une programmation pour chaque descripteur d’une deuxième indication de déclenchement désignant, pour ce descripteur, le périphérique de la deuxième zone (Z2) susceptible de transmettre le signal de déclenchement permettant de déclencher l’exécution du descripteur. Procédé selon l’une des revendications 14 à 19, comprenant un stockage dans les moyens de mémoire d’une liste de plusieurs descripteurs chaînés (LLI10-LLI40) séquentiellement adressables par le circuit d’accès direct en mémoire et respectivement représentatifs d’actions à exécuter par le circuit d’accès direct en mémoire. Procédé selon la revendication 20, dans lequel ladite liste contient ledit au moins un descripteur de reconfiguration (LLI10). Procédé selon la revendication 20 ou 21 prise en combinaison avec la revendication 18, comprenant dans le troisième mode de fonctionnement, un déclenchement par le circuit d’accès direct en mémoire de l’exécution séquentielle des descripteurs chaînés en réponse au signal de déclenchement déclenchant l’exécution du premier descripteur de la liste. Procédé selon l’une des revendications 14 à 22 prise en combinaison avec la revendication 15, comprenant un stockage de plusieurs descripteurs dans les moyens de mémoire (3), et comprenant dans le troisième mode de fonctionnement, en présence de la requête de signal d’horloge système émise par l’un des éléments de la deuxième zone, une distribution du signal d’horloge système à tous les éléments de cette deuxième zone concernés par lesdits descripteurs. Procédé selon l’une des revendications 14 à 23, dans lequel le circuit d’accès direct en mémoire possède plusieurs canaux (CH1, CH2), et le procédé comprend une affectation de l’ensemble des descripteurs à un seul canal ou à plusieurs canaux différents. Procédé selon l’une des revendications 14 à 24, comprenant un stockage dans les moyens de mémoire (3) des données à écrire ou à lire respectivement provenant ou à destination d’au moins un périphérique de la deuxième zone (Z2).