FR 3116161 A1 20220513 FR 2011599 A 20201112 L’invention se rapporte à un dispositif de protection de transistor de puissance (DUT), pouvant être connecté d’une part à une grille (G) d’un transistor de puissance (DUT), et d’autre part à un amplificateur de puissance (AP) configuré pour fournir un courant de grille (Ig) suffisant pour faire commuter le transistor de puissance (DUT), le dispositif comprenant au moins une résistance (Rg), et un détecteur (DET) comprenant un premier comparateur de tension (U4) configuré pour détecter une consommation anormale de courant de grille (Ig) après une séquence de commutation du transistor de puissance (DUT) lors de son amorçage, et comprenant un second comparateur de tension (U5) configuré pour détecter une génération anormale de courant de grille (Ig) pendant une séquence de conduction du transistor de puissance (DUT) dans son régime faiblement ohmique. Figure pour l’abrégé : Fig. 2 Détecteur de court-circuit pour transistor de puissance par surveillance du courant de sa grille L’invention se rapporte au domaine de la conversion d’énergie, et se rapporte plus particulièrement à un dispositif de protection de transistor de puissance, à un convertisseur DC/DC ou DC/AC comprenant un tel dispositif de protection, ainsi qu’à un procédé de protection d’un transistor de puissance. L’utilisation de transistors de puissance, par exemple des transistors de technologie SiC ou GaN, est largement répandue dans les convertisseurs de type DC/DC (hacheur), ou dans les convertisseurs de type DC/AC (onduleur). Dans les circuits d’électronique de puissance, les transistors doivent être commandés avec un temps de commutation aussi court que possible, et minimiser ainsi les pertes liées à la commutation. En effet, étant donné que le temps de commutation d'un transistor est inversement proportionnel à l'amplitude du courant utilisée pour charger la grille, des courants impulsionnels élevés (centaines de milliampères voire des ampères) sont souvent nécessaires au niveau de l'électrode de grille. Ainsi, dans les convertisseurs, les transistors sont reliés à un circuit d’attaque de grille (ou « gate driver » selon la terminologie anglo-saxonne). Le circuit d’attaque de grille accepte en entrée un signal logique, par nature, de très faible puissance, et produit en sortie une entrée de commande à courant élevé pour attaquer la grille d'un transistor de puissance. Lorsqu'un courant de grille est appliqué à un transistor pour le faire commuter, une certaine quantité de chaleur est générée qui peut, dans certains cas, être suffisante pour détruire le transistor. Par ailleurs, dans un convertisseur, il est nécessaire de protéger les transistors contre tout accident de fonctionnement lié à son environnement ou lié à son utilisation, en particulier dans un onduleur. Un onduleur triphasé comprend trois bras (ou bras de pont). Chaque bras comprend deux transistors, chaque transistor étant associé à une diode antiparallèle. Dans un même bras, les deux transistors doivent absolument être dans des états (bloquant/passant) complémentaires. En cas de court-circuit, les courants traversant les bras sont tellement élevés que l’application de centaines de kilowatts sur une puce d'une dizaine de millimètres carrés risque d’endommager la puce, de façon irréversible, en quelques microsecondes. Les différents défauts que l’on peut retrouver habituellement dans un onduleur peuvent être : signal de commande parasité et erroné, court-circuit interne ou externe d'un convertisseur suite à un claquage par surtension ou par radiation ionisante, ou suite à un emballement thermique d'un composant, défaut d'isolement d'une charge raccordée. L’invention traite en particulier des défauts du type court-circuit interne d’un bras par la commande simultanée de conduction des transistors T1 et T2 d’un même bras (voir ), également appelés défauts de type I dans la littérature scientifique, ainsi que des défauts du type court-circuit interne d’un bras par claquage d’un des composants du bras (par exemple l’une des diodes D1 ou D2 ; voir ), également appelés défauts de type II dans la littérature scientifique. Sur les figures 1A et 1B, on a scindé les transistors selon deux groupes, dans chaque bras. Les transistors « Low-Side » (LS) ont leur source reliée à la référence fixe du circuit et leur drain au point milieu du bras. Les transistors « High-Side » (HS) ont leur drain au potentiel fixe Vin et leur source au point milieu du bras. L’article « Modern IGBT gate driving methods for enhancing reliability of high-power converters - An overview » (Haoze Luo et al., Microelectronics Reliability, Volume 58, 2016, Pages 141-150) décrit différentes techniques de protection des transistors IGBT contre des accidents de fonctionnement, notamment contre les courts-circuits. En particulier, on retrouve à la du document cité une approche dans laquelle on détecte un court-circuit lorsqu’il y a une tension entre le collecteur et l’émetteur anormalement élevée, au moyen d'une diode de détection. La diode génère des perturbations haute fréquence indésirables, surtout avec des transistors à grand gap, et en particulier pour des défauts de type II. Ce principe est par ailleurs mal adapté aux composants à conduction unipolaire et à caractéristique ohmique fortement dépendante de la température (par exemple les transistors à effet de champ) avec par conséquent un risque de déclenchement intempestif en régime de surcharge en courant. A l'inverse c'est une méthode de référence pour les composants à conduction bipolaire (IGBT). Néanmoins, même avec le composant le plus adapté, l'IGBT, une fenêtre de masquage du défaut de plusieurs microsecondes est nécessaire pour laisser le temps au composant de commuter normalement. L’article « Ultra High Speed Short Circuit Protection for IGBT with Gate Charge Sensing » (Kazufumi Yuasa et al., 2010 22nd International Symposium on Power Semiconductor Devices & IC's (ISPSD), pages 37-40) propose un procédé de protection pour transistor IGBT, affichant un temps de réponse inférieur à une mico-seconde. Pour cela, un circuit de mesure de la quantité de charge électrique de la grille, comprenant notamment deux miroirs de courant et un condensateur image de la charge de grille, est agencé entre la grille et le circuit d’attaque de grille, formant ainsi une boucle de rétroaction. La mesure du courant de grille, ou son image, est intégrée, afin de détecter la charge électrique équivalente dans le condensateur image, pour en déduire ensuite la tension aux bornes du condensateur. En situation de court-circuit, cette tension présente une valeur inférieure à celle présentée en nominal. Cette méthode nécessite néanmoins une électronique analogique de calcul plus élaborée, notamment pour le calcul de l'intégrale représentative de la charge. Par ailleurs, cette méthode est peu adaptée aux composants présentant un faible ratio Cgd/Cgs, ce qui est le cas notamment des transistors à grand gap comme peuvent l’être les transistors de technologie SiC et surtout le GaN. On appelle matériau à grand gap un matériau à large bande interdite par rapport au silicium. L’invention vise donc à fournir un dispositif de protection de transistor de puissance, particulièrement adaptés aux transistors à grand gap, et peu sensible aux perturbations hautes fréquences, hautement intégrable dans la mesure où aucun composant auxiliaire ni capteur à haute tension n'est requis. Un objet de l’invention est donc un dispositif de protection de transistor de puissance, pouvant être connecté d’une part à une grille d’un transistor de puissance, et d’autre part à un amplificateur de puissance configuré pour fournir un courant de grille suffisant pour faire commuter le transistor de puissance, le dispositif comprenant : - au moins une résistance, connectée entre l’amplificateur de puissance et la grille du transistor de puissance ; - un détecteur comprenant un premier comparateur de tension configuré pour détecter, à partir d’une tension différentielle prise aux bornes de la résistance, une consommation anormale de courant de grille après une séquence de commutation du transistor de puissance lors de son amorçage, et comprenant un second comparateur de tension configuré pour détecter, à partir de la tension différentielle prise aux bornes de la résistance, une génération anormale de courant de grille pendant une séquence de conduction du transistor de puissance dans son régime faiblement ohmique, le détecteur étant configuré pour fournir, en cas de consommation anormale de courant de grille ou de génération anormale de courant de grille, un signal de détection de courant ; - une unité logique configurée pour générer un signal de défaut à partir du signal de détection de courant, et ainsi commander le blocage du transistor de puissance. Avantageusement, le dispositif comprend un convertisseur DC-DC isolé, configuré pour recevoir en entrée une tension d’alimentation de l’amplificateur de puissance, et pour fournir au moins une tension référencée sur le potentiel de la grille du transistor de puissance, le premier comparateur de tension et le second comparateur de tension étant alimentés par la tension référencée sur le potentiel de la grille du transistor de puissance. Avantageusement, une première borne d’entrée en tension du premier comparateur de tension et une première borne d’entrée en tension du second comparateur de tension sont connectées entre elles au niveau d’un point de connexion relié directement ou indirectement à l’amplificateur de puissance, le point de connexion étant situé entre une première diode et une deuxième diode connectées en série de façon à former un écrêteur de tension au point de connexion. Avantageusement, le dispositif comprend une première résistance connectée entre l’amplificateur de puissance et le point de connexion, et configurée pour limiter le courant dans la première et la deuxième diode. Avantageusement, une borne de sortie du premier comparateur de tension est connectée à une deuxième borne d’entrée du premier comparateur de tension par l’intermédiaire d’une deuxième résistance, de façon à stabiliser la sortie du premier comparateur de tension. Avantageusement, une borne de sortie du second comparateur de tension est connectée à une deuxième borne d’entrée du second comparateur de tension par l’intermédiaire d’une troisième résistance, de façon à stabiliser la sortie du second comparateur de tension. Avantageusement, le dispositif comprend un circuit combinatoire configuré pour réaliser une fonction « OU » entre un signal de sortie fourni par le premier comparateur de tension et un signal de sortie fourni par le second comparateur de tension, le circuit combinatoire ne comprenant que des composants référencés sur le potentiel de la grille du transistor de puissance. Avantageusement, le circuit combinatoire comprend un premier transistor commandé par le signal de sortie du premier comparateur de tension, un deuxième transistor commandé par le signal de sortie du deuxième comparateur de tension, et un troisième transistor en configuration inverseur, connecté entre le premier transistor et le deuxième transistor, chacun des premier, deuxième, et troisième transistor ayant une sortie à drain ouvert. Avantageusement, l’unité logique est configurée pour appliquer une fenêtre d'inhibition numérique d’une durée prédéterminée au signal de détection de courant, telle que le signal de défaut ne soit pas généré lors de l’amorçage du transistor. Avantageusement, le premier comparateur de tension est configuré pour comparer le courant de grille par rapport à un premier courant de référence positif, et dans lequel le second comparateur de tension est configuré pour comparer le courant de grille par rapport à un second courant de référence négatif. L’invention se rapporte aussi à un circuit d’attaque de grille, comprenant un dispositif précité. L’invention se rapporte aussi à un convertisseur de tension de type DC/DC ou DC/AC, comprenant un dispositif précité. L’invention se rapporte aussi à un procédé de protection de transistor de puissance, pouvant être connecté d’une part à une grille d’un transistor de puissance, et d’autre part à un amplificateur de puissance configuré pour fournir un courant de grille suffisant pour faire commuter le transistor de puissance, dans lequel au moins une résistance est connectée entre l’amplificateur de puissance et la grille du transistor de puissance, le procédé comprenant les étapes suivantes : a) détection à partir d’une tension prise aux bornes de la résistance, d’une consommation anormale de courant de grille après une séquence de commutation du transistor de puissance lors de son amorçage, ou détection, à partir de la tension prise aux bornes de la résistance, d’une génération anormale de courant de grille pendant une séquence de conduction du transistor de puissance dans son régime faiblement ohmique ; b) en cas de consommation anormale de courant de grille ou de génération anormale de courant de grille, génération d’un signal de détection de courant, puis d’un signal de défaut afin de commander le blocage du transistor de puissance. D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux dessins annexés donnés à titre d’exemple et qui représentent, respectivement : la , déjà décrite, illustre un défaut de type 1, la , déjà décrite, illustre un défaut de type 2 ; la illustre un schéma électrique de principe du dispositif de protection selon l’invention ; la , à gauche, illustre l’évolution temporelle du courant de grille et du signal de détection, et la partie à droite représente un agrandissement de la fenêtre (a). La illustre l’évolution temporelle de la tension de grille, de la tension de drain et du courant de drain du transistor de puissance ; la illustre l’évolution temporelle du courant de drain, de la tension de grille pour les deux transistors d’un même bras, et de la tension de drain pour les deux transistors d’un même bras ; la illustre un schéma du convertisseur isolé utilisé dans le dispositif de protection selon l’invention ; la illustre un schéma du circuit des deux convertisseurs de tension ; la illustre un schéma du circuit combinatoire et de l’optocoupleur utilisés dans le dispositif de protection selon l’invention ; la illustre les principales étapes du procédé selon l’invention. Le but du dispositif de protection selon l’invention est de pouvoir détecter un défaut selon deux modes d’opérations (appelés par la suite mode 1 et mode 2) distincts. Le mode 1 est particulièrement adapté à la détection de courts-circuits de type I ; le mode 2 est particulièrement adapté à la détection de courts-circuits de type II. La détection est avantageusement effectuée par un détecteur DET qui effectue une mesure du courant de grille à travers la résistance de grille Rg, connectée entre la sortie de l’amplificateur de puissance AP et la grille G du transistor de puissance DUT, comme illustré par la . Les composants MOSFET SiC présentent naturellement une fuite de grille « dynamique » durant un stress en court-circuit. Ce stress est causé par un phénomène de conduction à travers l’oxyde de grille appelé émission Schottky, qui est déclenché par l’intense température de la puce. Le mode 1 est donc essentiellement « thermique ». Ce courant apparait à environ T SC /2 (où T SC est le temps de tenue au court-circuit d’un composant de puissance) ce qui donne le temps de bloquer au plus vite le composant et de « sauver » la puce. Cependant, à T SC /2 ce courant est très faible et augmente avec une faible dynamique. Le dispositif de protection doit pouvoir mesurer ce faible courant et être robuste aux perturbations pouvant venir du circuit de puissance. Le mode 1 est donc activé lorsqu’une consommation, ou une fuite anormale de courant de grille, est détectée, juste après la séquence de commutation lors de l’amorçage du transistor de puissance DUT (i.e. lors de la charge de la grille). Le mode 2 est activé sur l'apparition d'un courant de grille de génération pendant la séquence de conduction du transistor dans son régime faiblement ohmique. A l'inverse du mode 1, il s'agit ici d'une fuite de courant extrinsèque conséquence d'un court-circuit autour du transistor de puissance dans le circuit environnant : en effet, tout défaut du circuit environnant va produire une variation rapide du courant entre les électrodes drain et source du transistor. Cette variation va ainsi provoquer par effet ohmique une variation rapide de tension à ses bornes (dV DS /dt = R DS on x I DS défaut, avec dV DS /dt > 0), laquelle sera visible sur le courant de grille (Igs = - Cgd x dvds/dt, Igs Ce mode 2 est donc par essence un mode à effet électrique. Ainsi, en plus d'une fuite « dynamique » analogue à celle du mode 1, un courant capacitif de réinjection vers l’amplificateur de puissance AP causé par un dV DS /dt ohmique apparait dès le début du court-circuit. Si l’on considère par convention que le courant de fuite « dynamique » est positif, le courant capacitif relatif au mode 2 sera de signe négatif. En revanche ce courant est bien plus rapide et de plus forte amplitude que ce qui est mesurable en mode 1. Le dispositif de protection selon l’invention, illustré par la , comprend ainsi un détecteur DET équipé d’un premier comparateur de tension U4 et d’un second comparateur de tension U5. Le premier comparateur de tension U4 détecte une consommation anormale de courant de grille Ig après une séquence de commutation du transistor de puissance DUT lors de son amorçage. Le second comparateur de tension U5 détecte, à partir de la tension différentielle prise aux bornes de la résistance Rg, une génération anormale de courant de grille Ig pendant une séquence de conduction du transistor de puissance DUT dans son régime faiblement ohmique. Avantageusement le premier comparateur de tension U4 compare le courant de grille Ig par rapport à un premier courant de référence Igs1 positif (pas nécessairement strictement positif). Le second comparateur de tension U5 compare le courant de grille Ig par rapport à un second courant de référence Igs2 négatif (pas nécessairement strictement négatif). Lorsqu’une consommation de courant de grille est détectée, juste après la séquence de commutation lors de la charge de la grille, ou lorsqu’un courant de grille est généré pendant la séquence de conduction du transistor dans son régime faiblement ohmique, le détecteur DET génère un signal de détection de courant Sdetect à une unité logique UL. L’unité logique UL génère alors un signal de défaut Sdefaut, qu’il transmet à une unité de blocage UB, afin de commander le blocage du transistor de puissance DUT. L’unité logique UL peut être un dispositif de type CPLD (« Complex Programmable Logic Device », ou dispositif logique programmable complexe), ou bien un dispositif de type FPGA (« Field Programmable Gate Array », ou réseau de portes programmable in situ). Un dispositif de type CPLD est particulièrement compact, avec oscillateur et mémoire intégrés. Il comporte par ailleurs moins d’éléments logiques qu’un FPGA, et est moins couteux. Le dispositif de protection comprend deux comparateurs de tension (U4, U5), ce qui permet avantageusement de détecteur simultanément les deux types de court-circuit (ou quasi-simultanément, étant donné que le court-circuit de type I, d’origine thermique, est plus lent que le court-circuit de type II, d’origine électrique). Les deux comparateurs de tension sont avantageusement identiques, ce qui procure une simplicité de design, de montage et d’intégration du dispositif de protection, en particulier pour effectuer une intégration sur puce. L’architecture proposée permet donc d’effectuer une détection des courts-circuits de type I et II, avec une coexistence deux détections. La , à gauche, illustre l’évolution temporelle du courant de grille (Ig) et du signal Sdetect, et la partie à droite représente un agrandissement de la fenêtre (a). La ligne horizontale graduée principale correspond au niveau de détection à 100 mV (résistance Rg = 10 Ω, détection d’un courant supérieur à Igs1 = 10 mA). Sur la , le signal Sdetect peut avoir deux niveaux : un niveau haut, indiquant une absence de dépassement de seuil (pas de consommation ou de génération de courant de grille Ig), et un niveau bas, indiquant un dépassement de seuil (consommation ou génération de courant de grille Ig). Sur la , c’est donc lorsque le signal Sdetect a un niveau bas qu’il peut y avoir potentiellement un défaut. Le détecteur DET détecte le courant durant l’amorçage et détecte le courant lorsque celui-ci dépasse les 10 mA. Comme on peut le voir sur l’agrandissement, une fois que le courant a dépassé les 10 mA, le système met 150 ns pour envoyer l’ordre de blocage à l’amplificateur de puissance AP. La détection d’un courant positif met donc 150 ns, avant qu’un ordre de blocage du transistor ne soit envoyé (émission d’un signal Sdefaut). Le délai de 150 ns est un retard interne, lié au temps de traitement et de réaction des comparateurs de tension U4 et U5, puis de l’unité logique UL, afin de bloquer le transistor de puissance DUT. Une fois que le transistor de puissance a été bloqué, ce qui correspond à une fin du court-circuit, le circuit de détection détecte bien le courant de grille négatif, comme illustré par la . .Il s'agit donc d'une double détection avec confirmation du défaut. La représente la tension de grille VGS, la tension de drain VDS ainsi que le courant de drain ID. Entre l’amorçage du transistor de puissance, correspondant au début du court-circuit, et le blocage du transistor de puissance, correspondant à la fin du court-circuit, un délai de 4,75 µs s’est écoulé, ce qui est bien inférieur temps de tenue au court-circuit du transistor de puissance (TSC ), égal à 8 µs pour le transistor de puissance testé (MOSFET Cree C2M0080120D). Avantageusement, l’unité logique UL applique une fenêtre d'inhibition numérique (blanking_CPLD, cf. ) d’une durée prédéterminée, au signal de détection de courant Sdetect. La durée prédéterminée, réglable par programmation, correspond au temps de commutation du transistor de puissance DUT. La fenêtre d’inhibition numérique permet ainsi à l’unité logique UL de ne pas générer de signal de défaut lors de l’amorçage du transistor DUT. A cet effet, l’unité logique UL peut intégrer un oscillateur d’une fréquence telle qu’une fois divisée, un retard pur prédéterminé peut être appliqué. Après ce temps, tout signal de détection de courant de grille Sdetect est considéré comme un défaut, qui active ensuite le signal de défaut Sdefaut., afin de bloquer le transistor de puissance. La illustre l’évolution temporelle du courant de drain, de la tension de grille pour les deux transistors d’un même bras, et de la tension de drain pour les deux transistors d’un même bras. Dans un bras d'onduleur, le circuit de puissance comprend deux transistors en série sous une source de tension, un transistor high side (ceux situés dans le cadre HS dans les figures 1A et 1B), et un transistor low side (ceux situés dans le cadre LS). Chaque transistor est équipé d'un dispositif de protection selon l’invention. Dans le cas d'un défaut par la commande (défaut de type I) sur un transistor, (transistor high-side (HS) T1 dans le cas de la , selon l'identification de la et de la ), le courant de défaut qui en résulte est commun aux deux transistors. Ceux-ci sont donc couplés par le même courant de défaut, il y a mise en concurrence des deux circuits de protection. Etant donné que les transistors d’un même bras sont tous deux équipés d’un dispositif de protection selon l’invention, c'est la protection la plus rapide qui va l'emporter, i.e. la protection en mode électrique (mode 2) du transistor qui se verra appliquer un dvds/dt ohmique (le transistor high-side T1 impose la dynamique de défaut par la limitation de son courant à travers sa commande, mais c'est bien le transistor homologue low-side (LS) T2 en , selon l'identification de la et de la , qui détecte le premier par un courant de grille négatif de valeur inférieure à son seuil négatif). En résumé, la présence d'un mode de détection électrique (mode 2) sur les deux transistors permet une autoprotection croisée très rapide. Ainsi, chaque transistor « surveille » son voisin appartenant au même bras d’onduleur. Cette propriété peut être mise en jeu a priori sur tout bras d'onduleur dotés de transistors de puissance, sans limitation à la technologie SiC ou GaN. Les figures 5, 6 et 7 illustrent différents éléments du détecteur DET. Avantageusement, celui-ci comprend un convertisseur DC-DC isolé U7, illustré par la . Le convertisseur U7, qui est une petite alimentation à découpage isolée au moyen d'un transformateur intégré, reçoit en entrée la tension d’alimentation de l’amplificateur de puissance AP. La tension de sortie est référencée sur le potentiel de grille Vg (potentiel flottant) du transistor, pris entre la résistance de grille Rg et le grille G du transistor. Les tensions 0Vi (=Vg), 15Vi, -15Vi sont produites par le convertisseur U7. La illustre plus en détails l’agencement des comparateurs de tension. Le premier comparateur de tension U4 et le second comparateur de tension U5 sont alimentés par le convertisseur DC-DC isolé U7 (tensions d’alimentation +VS et –VS). Etant donné que les tensions d’alimentation des comparateurs de tension dépendent du potentiel de l’électrode de grille (potentiel flottant) , réduisant ainsi la tension de mode commun maximale vue par l'électronique de détection, des comparateurs à basse tension d'alimentation, rapides et à haut niveau d'intégration peuvent ainsi être utilisés très avantageusement. Les composants ayant un rôle fonctionnel en relation directe avec l'invention sont présentés dans la suite. Le couple de résistances R11 et R13 permet un premier niveau d'adaptation en tension et de polarisation entre la résistance de grille Rg et les comparateurs de tension U4 et U5. L’ensemble composé de la diode D7, des résistances R15-R19, et du potentiomètre P1 permet, par division de tension, le réglage précis et stable du premier seuil Igs1. De même, l’ensemble composé de la diode D8, des résistances R16-R20, et du potentiomètre P2 permet, par division de tension, le réglage précis et stable du second seuil Igs2. Les résistances R22 et R24 sont des résistances de contre-réaction permettant la stabilisation du fonctionnement des comparateurs au moment de leur basculement, évitant ainsi des rebonds oscillants. La tension 5Vi est produite localement dans le détecteur DET, par deux petits régulateurs en parallèle à diodes Zener (diode Zener D9 en parallèle avec le condensateur C8) pour le premier comparateur de tension U4 et (diode Zener D10 en parallèle avec le condensateur C9) pour le second comparateur de tension U5. Cette alimentation locale sert à polariser les sorties numériques des comparateurs U4 (broche 7) et U5 (broche 7) ainsi que le transistor Q2 à travers la résistance R27. Le fait de passer, pour la détection de courant de grille, par une alimentation isolée, permet aussi de bénéficier du filtrage naturel de la tension Vgs pour réduire la dynamique de tension de mode commun présente entre les deux références d'alimentation, à savoir la référence principale de l’amplificateur de puissance AP et la référence dédiée à la détection. La solution proposée, qui ne met en jeu que des composants basse tension (à savoir une alimentation isolée par rapport à la tension d’alimentation de l’amplificateur de puissance AP) offre ainsi un niveau d'immunité électrique et de découplage électrique entre le circuit de puissance et le circuit de commande rapprochée du transistor, bien supérieur aux solutions de l’état de la technique. En effet, dans l’état de la technique, les circuits de commande du transistor sont alimentés en haute tension (tension d’alimentation des circuits de commande prise sur celle de l’amplificateur de puissance AP). Cela nécessite alors de passer par des atténuateurs de tension au moyen d'un amplificateur différentiel, ce qui diminue le rapport signal à bruit, la rapidité et le niveau d'intégrabilité. La solution proposée permet aussi, par la basse tension d'usage de ses composants, un niveau de miniaturisation et d'intégrabilité technologique, supérieur aux solutions de l’état de la technique, lui permettant ainsi d'être réalisable au sein même d'un circuit intégré spécialisé (ASIC) avec tous les avantages que cela inclut en termes de rapidité, d’adaptabilité, de reconfiguration, de fiabilité et de coût. Avantageusement, le premier comparateur de tension U4 dispose d’une première borne d’entrée en tension -IN1, et le second comparateur de tension U5 dispose d’une première borne d’entrée en tension -IN2. Comme l’illustre la , la première borne d’entrée en tension -IN1 du premier comparateur de tension U4 et la première borne d’entrée en tension -IN2 du second comparateur de tension U5 sont connectées entre elles au niveau d’un point de connexion PC, relié directement ou indirectement à l’amplificateur de puissance AP. Ainsi, l’information relative à la valeur du potentiel de grille Vg, qui représente l'image du courant de grille Ig, peut être récupérée tant par le premier comparateur de tension U4, afin de détecter la consommation de courant de grille Ig, que par le second comparateur de tension U5, afin de détecter la génération de courant de grille Ig.. L'ensemble D7, R15, P1 et R19, respectivement D8, R16, P2 et R20, permettent le réglage du seuil Igs1, respectivement Igs2. Le point de connexion PC est situé entre une première diode D1 et une deuxième diode D2 (diodes dit de « clamp »), montées en série l’une avec l’autre. Ainsi, l’amplitude du niveau de tension au niveau du point de connexion PC est écrêtée. Le potentiel au niveau des bornes d’entrée en tension (-IN1, -IN2) ne dépasse pas le potentiel d’entrée maximal que peut supporter chacun des comparateurs de tension a tension maximale. Par ailleurs, une première résistance R11 est connectée entre l’amplificateur de puissance AP et le point de connexion PC. La première résistance R11, permet de limiter le courant dans la première diode D1 et dans la deuxième diode D2 , cette résistance joue le rôle d'un ballast ohmique, i.e. d'un tampon résistif entre la résistance de grille et les diodes d'écrêtage, permettant de limiter le courant dans les diodes D1 et D2. La première résistance R11, ainsi que les diodes de clamp (D1, D2), sont communes aux deux comparateurs de tension. En effet, le fait d’utiliser deux comparateurs de tension identiques permet de mutualiser les composants de protection de la tension d’entrée, ce qui facilite l’intégration du détecteur. Selon un mode de réalisation avantageux, le premier comparateur de tension U4 et le second comparateur de tension U5 ont tous deux une borne de sortie (OUT1, OUT2) qui fournit un signal relatif à la détection de la consommation ou à la génération de courant au niveau de la grille. Les deux bornes de sortie (OUT1, OUT2) rebouclent par ailleurs sur la deuxième borne d’entrée (+IN1, +IN2) de chaque comparateurs de tension (U4, U5). Cette disposition empêche les comparateurs d’osciller. Ainsi, le signal en sortie de chacun des comparateurs de tension est stabilisé. Chaque borne de sortie (OUT1, OUT2) peut être reliée à la deuxième borne d’entrée (+IN1, +IN2) correspondante via une résistance (R22 pour le premier comparateur U4, R24 pour le deuxième comparateur U5). Le premier comparateur U4 fournit un signal de sortie S OUT1 , et le second comparateur U5 fournit un signal de sortie S OUT2 , Le détecteur DET comprend, selon un mode de réalisation préférentiel, un circuit combinatoire COM configuré pour réaliser une fonction « OU » entre le signal de sortie S OUT1 du premier comparateur de tension U4 et le signal de sortie S OUT2 du second comparateur de tension U5. Un tel circuit combinatoire COM est illustré en . Le circuit combinatoire COM est par ailleurs connecté à un opto-coupleur U6 (ou photo-coupleur), qui transmet, via une isolation galvanique entre son entrée et sa sortie, le signal de détection Sdetect à l’unité logique UL afin de commander le blocage du transistor de puissance DUT. En effet, les signaux issus des comparateurs de tension, ainsi que ceux issus du circuit combinatoire COM, sont référencés sur le potentiel flottant de la grille (basse tension), alors que la commande du blocage du transistor de puissance DUT est effectuée en haute tension, à savoir à partir de la tension de l’amplificateur de puissance. Les broches d'alimentation 8 (Vcc) et 5 (GND) de l’opto-coupleur U6 sont-elles mêmes fournies par une alimentation isolée, externe au détecteur DET, sous 5V. L’unité logique UL ne comprend que des composants référencés sur le potentiel de la grille du transistor de puissance Vg, ce qui permet, là aussi, de ne pas avoir de mode commun. Le circuit combinatoire COM comprend, de façon préférentielle, trois transistors, à savoir un premier transistor Q2, un deuxième transistor Q4 et un troisième transistor Q3. Les transistors du circuit combinatoire COM sont avantageusement des transistors à effet de champ, afin d’avoir une consommation de grille minimale et un fort niveau d'intégrabilité. Ils doivent notamment être sélectionnés pour avoir une capacité parasite la plus faible possible du côté de leur grille. Chacun des transistors du circuit combinatoire COM est en montage à drain ouvert, afin de récupérer l’information du signal de détection Sdetect par le drain du transistor. Le montage à drain ouvert permet de connecter « en parallèle » autant de sorties que possible, afin de réalisation la fonction combinatoire « OU ». Le premier transistor Q2 est commandé par la borne de sortie OUT1 du premier comparateur de tension U4. De même, le troisième transistor Q4 est commandé par la borne de sortie OUT2 du second comparateur de tension U5. Le deuxième transistor Q3 a une fonction d'inverseur, afin de propager l’information de détection depuis le premier transistor Q2 jusqu’à l’opto-coupleur U6. Le basculement du premier comparateur de tension U4 ou du second comparateur de tension U5 vient court-circuiter l'entrée de l'opto-coupleur U6 venant mettre à un niveau logique "0" à cette entrée. Ce niveau est interprété comme un défaut en sortie de l'opto-coupleur U6. En effet, ce dernier voit sa sortie câblée en collecteur ouvert. L'état "0" de l'opto-coupleur U6 permet de transmettre un niveau de tension haut, niveau logique haut "1" à l'entrée de blocage de l'unité de blocage UB reliée à l'amplificateur de puissance AP. Ainsi, c’est bien l’absence de courant à l’entrée de l’opto-coupleur U6 qui traduit un défaut, à savoir une consommation ou une génération anormale de courant de grille Ig, ce qui est compatible avec l’application sécuritaire du dispositif de protection selon l’invention. En effet, le délai d’amorçage (état passant) des transistors du circuit combinatoire COM est par essence plus rapide que le délai de blocage. A l’inverse, si on avait une logique de détection de défaut par alimentation en courant (et non pas par absence de courant), la vitesse de blocage des transistors du circuit combinatoire COM impliqueraient un délai de réaction du détecteur bien plus élevé. On obtient ainsi, par conception, une protection plus rapide du transistor de puissance DUT. Le dispositif de protection selon l’invention peut être disposé entre le l’amplificateur de puissance (celui du gate driver, ou circuit d‘attaque de grille) et l'électrode de grille du transistor de puissance, ce qui permet d’insérer le dispositif de protection sur des circuits existants. En variante, le circuit d‘attaque de grille peut intégrer le dispositif de protection selon l’invention dans le circuit d’attaque de grille, ce qui facilite l’intégration du circuit. La illustre les principales étapes du procédé selon l’invention. Dans une première étape a), on détecte, à partir d’une tension prise aux bornes de la résistance (Rg), une consommation anormale de courant de grille Ig après une séquence de commutation du transistor de puissance DUT lors de son amorçage. On peut également détecter, à partir de la tension prise aux bornes de la résistance Rg, une génération anormale de courant de grille Ig pendant une séquence de conduction du transistor de puissance DUT dans son régime faiblement ohmique. Dans une deuxième, étape b), on génère un signal de détection de courant Sdetect en cas de consommation anormale de courant de grille Ig ou de génération anormale de courant de grille Ig. En fonction de la réception ou non du signal de détection de courant Sdetect, un signal de défaut Sdefaut est généré, afin de commander le blocage du transistor de puissance DUT. Dispositif de protection de transistor de puissance (DUT), pouvant être connecté d’une part à une grille (G) d’un transistor de puissance (DUT), et d’autre part à un amplificateur de puissance (AP) configuré pour fournir un courant de grille (Ig) suffisant pour faire commuter le transistor de puissance (DUT), le dispositif comprenant : au moins une résistance (Rg), connectée entre l’amplificateur de puissance (AP) et la grille (G) du transistor de puissance (DUT) ; un détecteur (DET) comprenant un premier comparateur de tension (U4) configuré pour détecter, à partir d’une tension différentielle prise aux bornes de la résistance (Rg), une consommation anormale de courant de grille (Ig) après une séquence de commutation du transistor de puissance (DUT) lors de son amorçage, et comprenant un second comparateur de tension (U5) configuré pour détecter, à partir de la tension différentielle prise aux bornes de la résistance (Rg), une génération anormale de courant de grille (Ig) pendant une séquence de conduction du transistor de puissance (DUT) dans son régime faiblement ohmique, le détecteur (DET) étant configuré pour fournir, en cas de consommation anormale de courant de grille (Ig) ou de génération anormale de courant de grille (Ig), un signal de détection de courant (Sdetect) ; une unité logique (UL) configurée pour générer un signal de défaut (Sdefaut) à partir du signal de détection de courant (Sdetect), et ainsi commander le blocage du transistor de puissance (DUT). Dispositif selon l’une des revendications précédentes, comprenant un convertisseur DC-DC isolé (U7), configuré pour recevoir en entrée une tension d’alimentation de l’amplificateur de puissance (AP), et pour fournir au moins une tension référencée sur le potentiel de la grille du transistor de puissance (Vg), le premier comparateur de tension (U4) et le second comparateur de tension (U5) étant alimentés par la tension référencée sur le potentiel de la grille du transistor de puissance (Vg). Dispositif selon l’une des revendications précédentes, dans lequel une première borne d’entrée en tension (-IN1) du premier comparateur de tension (U4) et une première borne d’entrée en tension (-IN2) du second comparateur de tension (U5) sont connectées entre elles au niveau d’un point de connexion (PC) relié directement ou indirectement à l’amplificateur de puissance (AP), le point de connexion (PC) étant situé entre une première diode (D1) et une deuxième diode (D2) connectées en série de façon à former un écrêteur de tension au point de connexion (PC). Dispositif selon la revendication 3, comprenant une première résistance (R11) connectée entre l’amplificateur de puissance (AP) et le point de connexion (PC), et configurée pour limiter le courant dans la première (D1) et la deuxième diode (D2). Dispositif selon l’une des revendications précédentes, dans lequel une borne de sortie (OUT1) du premier comparateur de tension (U4) est connectée à une deuxième borne d’entrée (+IN1) du premier comparateur de tension (U4) par l’intermédiaire d’une deuxième résistance (R22), de façon à stabiliser la sortie du premier comparateur de tension (U4). Dispositif selon l’une des revendications précédentes, dans lequel une borne de sortie (OUT2) du second comparateur de tension (U5) est connectée à une deuxième borne d’entrée (+IN2) du second comparateur de tension (U5) par l’intermédiaire d’une troisième résistance (R24), de façon à stabiliser la sortie du second comparateur de tension (U5). Dispositif selon l’une des revendications précédentes, comprenant un circuit combinatoire (COM) configuré pour réaliser une fonction « OU » entre un signal de sortie fourni par le premier comparateur de tension (U4) et un signal de sortie fourni par le second comparateur de tension (U5), le circuit combinatoire (COM) ne comprenant que des composants référencés sur le potentiel de la grille du transistor de puissance (Vg). Dispositif selon la revendication 7, dans lequel le circuit combinatoire (COM) comprend un premier transistor (Q2) commandé par le signal de sortie (OUT1) du premier comparateur de tension (U4), un deuxième transistor (Q4) commandé par le signal de sortie (OUT2) du deuxième comparateur de tension (U5), et un troisième transistor (Q3) en configuration inverseur, connecté entre le premier transistor (Q2) et le deuxième transistor (Q4), chacun des premier (Q2) deuxième (Q4) et troisième transistor (Q3) ayant une sortie à drain ouvert. Dispositif selon l’une des revendications précédentes, dans lequel l’unité logique (UL) est configurée pour appliquer une fenêtre d'inhibition numérique (blanking_CPLD) d’une durée prédéterminée au signal de détection de courant, telle que le signal de défaut ne soit pas généré lors de l’amorçage du transistor (DUT). Dispositif selon l’une des revendications précédentes, dans lequel le premier comparateur de tension (U4) est configuré pour comparer le courant de grille (Ig) par rapport à un premier courant de référence (Igs1) positif, et dans lequel le second comparateur de tension (U5) est configuré pour comparer le courant de grille (Ig) par rapport à un second courant de référence (Igs2) négatif. Circuit d’attaque de grille, comprenant un dispositif selon l’une des revendications précédentes. Convertisseur de tension de type DC/DC ou DC/AC, comprenant un dispositif selon l’une des revendications 1 à 10. Procédé de protection de transistor de puissance (DUT), pouvant être connecté d’une part à une grille (G) d’un transistor de puissance (DUT), et d’autre part à un amplificateur de puissance (AP) configuré pour fournir un courant de grille (Ig) suffisant pour faire commuter le transistor de puissance (DUT), dans lequel au moins une résistance (Rg) est connectée entre l’amplificateur de puissance (AP) et la grille (G) du transistor de puissance (DUT), le procédé comprenant les étapes suivantes : a) détection à partir d’une tension prise aux bornes de la résistance (Rg), d’une consommation anormale de courant de grille (Ig) après une séquence de commutation du transistor de puissance (DUT) lors de son amorçage, ou détection, à partir de la tension prise aux bornes de la résistance (Rg), d’une génération anormale de courant de grille (Ig) pendant une séquence de conduction du transistor de puissance (DUT) dans son régime faiblement ohmique ; b) en cas de consommation anormale de courant de grille (Ig) ou de génération anormale de courant de grille (Ig), génération d’un signal de détection de courant, puis d’un signal de défaut afin de commander le blocage du transistor de puissance (DUT).