FR 3118286 A1 20220624 FR 2010656 A 20201016 EMPILEMENT D’AU MOINS TROIS PUCES ÉLECTRONIQUES L’invention concerne un empilement de puces électroniques comprenant une première puce (10), une deuxième puce (20) et une troisième puce (30), chacune des première, deuxième et troisième puces comprenant une première face (10a, 20a, 30a) et une deuxième face (10b, 20b, 30b) opposée à la première face, la première face (10a) de la première puce (10) étant collée à la première face (20a) de la deuxième puce (20) par collage hybride et la deuxième face (20b) de la deuxième puce (20) étant collée à la première face (30a) de la troisième puce (30) par collage hybride, la deuxième puce comprenant un substrat (21) et une pluralité de via traversants (27) s’étendant à travers le substrat (21). Figure de l’abrégé : Figure 3 EMPILEMENT D’AU MOINS TROIS PUCES ÉLECTRONIQUES La présente invention est relative aux circuits intégrés en trois dimensions (3D IC) et concerne plus particulièrement un empilement d’au moins trois puces électroniques permettant d’obtenir une forte densité d’intégration. ÉTAT DE LA TECHNIQUE L’intégration tridimensionnelle (3D) consiste à empiler plusieurs puces électroniques (aussi appelées circuits intégrés) et à les relier électriquement entre elles, par exemple par une technique de collage. Cette approche permet notamment de réduire l’encombrement des systèmes dits « hétérogènes » qui sont composés de circuits appartenant à des générations différentes d’une même technologie de dispositifs semiconducteurs ou de circuits appartenant à des technologies différentes, par exemple un capteur d’images comprenant une matrice de photodiodes et un circuit CMOS de traitement d’images comprenant des circuits logiques. L’intégration 3D permet également d’augmenter la densité de transistors par unité de surface sans réduire leurs dimensions, de diminuer la consommation électrique et/ou d’augmenter la vitesse de fonctionnement d’un système, en remplaçant de longues interconnexions horizontales par de courtes interconnexions verticales. Un circuit 3D peut adopter plusieurs architectures d’empilement 3D en fonction notamment de la manière dont sont empilées les puces, de l’orientation des puces et du type de collage. L’empilement peut être réalisé selon différentes approches : de plaque à plaque (pour « wafer-to-wafer » en anglais), de puce à plaque (« die-to-wafer ») ou encore de puce à puce (« die-to-die »). La technique d’empilement plaque à plaque est la plus rapide en nombre de puces collées par heure, car il s’agit d’un collage collectif à l’échelle des plaques de silicium. Elle est également la plus précise pour une vitesse de collage donnée. En revanche, à la différence des deux autres techniques, elle n’offre pas la possibilité de n’assembler que les puces fonctionnelles (dites « Known Good Dies »), sélectionnées après une série de tests et la découpe des plaques. Le rendement après assemblage obtenu par la technique plaque à plaque est donc inférieur au rendement de la technique puce à plaque ou au rendement de la technique puce à puce dès que le rendement technologique de fabrication des plaques est inférieur à 100 %. Cette dernière technique est naturellement la plus longue à mettre en œuvre, car les puces sont collées entre elles deux par deux après la découpe des plaques. Lorsque les puces (ou les plaques) sont orientées dans le même sens, la face avant d’une puce est collée à la face arrière d’une autre puce (ce mode d’assemblage est appelé « face-to-back »). Inversement, lorsque les puces (ou les plaques) sont assemblées après retournement de l’une d’entre elles, les puces sont collées face avant contre face avant (« face-to-face ») ou face arrière contre face arrière (« back-to-back »). La figure 1 illustre un exemple de circuit 3D intégrant une première puce 100a et une deuxième puce 100b dans un boîtier composé d’un substrat 110 et d’un capot 120. La première puce 100a, dite puce supérieure, est empilée sur la deuxième puce 100b, appelée puce inférieure. Chaque puce comprend, de la face arrière BS à la face avant FS, un substrat en silicium 101, un premier bloc fonctionnel 102 (ou ensemble de niveaux technologiques) appelé FEOL (« Front End Of Line ») qui regroupe les composants actifs (ex. transistors) de la puce, et un deuxième bloc fonctionnel 103 appelé BEOL (« Back End Of Line ») qui regroupe les composants passifs (ex. résistances, inductances, capacités) et les interconnexions entre les transistors (ou les blocs de transistors) de la puce. Les interconnexions du bloc BEOL 103 sont typiquement réparties en plusieurs niveaux de métal. Les puces 100a-100b sont dans cet exemple assemblées face avant contre face avant (« face-to-face ») par une technique de collage direct de type hybride. La surface de collage de chaque puce est composée de plots d’interconnexion 104 en métal (typiquement du cuivre) et d’un matériau diélectrique 105 (typiquement du dioxyde de silicium) qui entoure les plots d’interconnexion 104. Les plots d’interconnexion 104 de la première puce 100a sont en contact direct avec les plots d’interconnexion 104 de la deuxième puce 100b, de façon à coupler électriquement les deux puces 100a-100b. Les plots d’interconnexion participent au collage des deux puces et acheminent des signaux électriques d’une puce à l’autre. Des via traversants 106 désignés par l'acronyme TSV (de l'anglais « Through Substrate Via » ou « Through Silicon Via ») s’étendent en outre à travers la puce inférieure 100b, et plus particulièrement du premier niveau de métal (M1) du bloc BEOL jusqu’à la face arrière BS. Ces via traversants 106 servent à acheminer les signaux électriques depuis la face avant FS de la puce 100b jusqu’à sa face arrière BS. Le substrat 101 de la puce inférieure 100b est aminci spécialement pour permettre la réalisation de ces via. Les signaux sont ensuite répartis (ou redistribués) sur la face arrière BS de la puce inférieure 100b, à l'aide d'une couche de redistribution 107 dite RDL (« redistribution layer »). Le rôle de cette couche RDL 107 est de relier électriquement chacun des TSV 106 à une zone de reprise de contact, à partir de laquelle les signaux sont acheminés vers l'extérieur du boîtier. L’article [« Hybrid bonding for 3D stacked image sensors: impact of pitch shrinkage on interconnect robustness » ; J. Jourdon et al., 2018 IEEE International Electron Devices Meeting (IEDM), pp. 7.3.1-7.1.4, 2018] décrit un autre exemple d’empilement 3D comprenant deux puces électroniques assemblées face avant contre face avant (« face-to-face ») par collage hybride (Cu/SiO 2 ). La puce supérieure est un capteur d’images éclairé en face arrière (BSI) et la puce inférieure est un circuit logique de traitement d’images fabriqué en technologie CMOS. Les plots d’interconnexion (aussi appelés « plots HBM » pour « Hybrid Bonding Metal pads » en anglais) présentent un pas de répétition compris entre 1,44 µm et 8,8 µm. La figure 2 représente schématiquement un circuit intégré 3D décrit dans le document [« Pixel/DRAM/logic 3-layer stacked CMOS image sensor technology » ; H. Tsugawa et al., 2017 IEEE International Electron Devices Meeting (IEDM), pp. 3.2.1-3.2.4, 2017]. Ce circuit 3D comprend un empilement de trois puces électroniques (aussi appelées « couches ») : un capteur d’images 200a comprenant une matrice de pixels, un circuit logique 200b de traitement d’images et un circuit mémoire 200c comprenant une matrice de cellules mémoire. Le circuit mémoire 200c est disposé entre le capteur d’images 200a et le circuit logique 200b de traitement d’images. Le circuit logique 200b et le circuit mémoire 200c sont d’abord assemblés, face avant FS contre face avant FS (« face-to-face »), par collage direct oxyde-oxyde. Le substrat en silicium 201c du circuit mémoire 200c est aminci jusqu’à 3 µm. Puis, des TSV 206c et des pistes de redistribution 207 sont formés simultanément en face arrière BS du circuit mémoire 200c. Une partie des TSV 206c s’étendent à travers le substrat aminci 201c et les blocs FEOL et BEOL du circuit mémoire 200c jusqu’au premier niveau de métal M1 du circuit logique 200b afin de connecter le circuit mémoire 200c au circuit logique 200b. La face avant FS du capteur d’images 200a est ensuite collée à la face arrière BS du circuit mémoire 200c (« face-to-back ») par collage direct oxyde-oxyde. Les pistes de redistribution 207 sont enfouies dans une couche de matériau diélectrique 208 et ne participent donc pas au collage des puces 200a et 200c. Des TSV 206a sont formés depuis la face arrière du capteur d’images 200a après amincissement du substrat 201a. Une partie des TSV 206a s’étendent à travers le substrat aminci 201a et les blocs FEOL et BEOL du capteur d’images 200a jusqu’aux pistes de redistribution 207 du circuit mémoire 200c, reliant ainsi électriquement le capteur d’images 200a au circuit mémoire 200c. Les TSV 206a et 206c présentent un diamètre de 2,5 µm et un pas de répétition de 6,3 µm. Ils sont situés dans une zone périphérique à la zone dite « active » de l’empilement contenant les pixels du capteur d’images 200a, les cellules mémoire du circuit mémoire 200c et les transistors du circuit logique 200b. Ils réduisent donc de manière considérable la surface de puce disponible pour ces composants actifs. La longueur des connexions entre les pixels, les cellules mémoires et les transistors est importante, étant donné que les connexions comprennent les TSV de la zone périphérique. Il en résulte que le circuit 3D de la figure 2 présente une vitesse de fonctionnement limitée (malgré l’intégration de la puce mémoire au sein de l’empilement) et un encombrement important. Il existe un besoin de prévoir un empilement de puces électroniques pouvant accueillir un plus grand nombre de composants actifs à surface de puce constante (ou moins encombrant à nombre de composants constant) et présentant une vitesse de fonctionnement plus élevée. Selon un aspect de l’invention, on tend à satisfaire ce besoin en prévoyant un empilement de puces électroniques comprenant une première puce, une deuxième puce et une troisième puce, chacune des première, deuxième et troisième puces comprenant une première face et une deuxième face opposée à la première face, la première face de la première puce étant collée à la première face de la deuxième puce et la deuxième face de la deuxième puce étant collée à la première face de la troisième puce, empilement dans lequel : la première puce comprend une pluralité de premiers plots d’interconnexion débouchant sur la première face de la première puce ; la deuxième puce comprend : un substrat ; un ensemble de niveaux d’interconnexion disposé sur une première face du substrat ; une pluralité de deuxièmes plots d’interconnexion reliés à l’ensemble de niveaux d’interconnexion et débouchant sur la première face de la deuxième puce ; une pluralité de troisièmes plots d’interconnexion disposés sur une deuxième face opposée du substrat et débouchant sur la deuxième face de la deuxième puce ; une pluralité de via traversants s’étendant à travers le substrat et reliant une partie au moins des troisièmes plots d’interconnexion à l’ensemble de niveaux d’interconnexion ; la troisième puce comprend une pluralité de quatrièmes plots d’interconnexion débouchant sur la première face de la troisième puce ; et dans lequel une partie au moins des premiers plots d’interconnexion sont en contact avec une partie au moins des deuxièmes plots d’interconnexion et une partie au moins des troisièmes plots d’interconnexion sont en contact avec une partie au moins des quatrièmes plots d’interconnexion. Ainsi, l’empilement selon le premier aspect de l’invention présente deux interfaces de collage hybride, l’une entre les premières faces des première et deuxième puces, l’autre entre la deuxième face de la deuxième puce et la première face de la troisième puce. Une telle configuration permet à la première puce et/ou à la troisième puce d’accueillir davantage de composants actifs (à surface de puce constante) ou de réduire la surface de la puce (à nombre de composants constant). En effet, les via traversants sont limités à une zone située entre les troisièmes plots d’interconnexion et l’ensemble de niveaux d’interconnexion de la deuxième puce et n’occupent donc pas d’espace dans les première et troisième puces. Par ailleurs, la longueur des connexions entre les composants actifs est réduite car les connexions s’effectuent essentiellement de façon verticale, et non plus de façon déportée vers une zone périphérique de l’empilement comme dans le circuit 3D de l’art antérieur. L’empilement de puces électroniques bénéficie alors d’une vitesse de fonctionnement accrue et/ou d’une consommation réduite. Dans un mode de réalisation préférentiel de l’empilement, la première face de la première puce, la première face de la deuxième puce et la première face de la troisième puce sont des faces avant et la deuxième face de la première puce, la deuxième face de la deuxième puce et la deuxième face de la troisième puce sont des faces arrière. De préférence, la première puce et/ou la troisième puce comprend en outre des composants actifs situés à l’aplomb d’une partie au moins des via traversants. Avantageusement, une partie au moins des via traversants présentent un premier pas de répétition compris entre 0,3 µm et 200 µm, de préférence entre 0,4 µm et 4 µm, dans une première direction et un deuxième pas de répétition compris entre 0,3 µm et 200 µm, de préférence entre 0,4 µm et 4 µm, dans une deuxième direction perpendiculaire à la première direction. Le premier pas de répétition peut être égal au deuxième pas de répétition. L’empilement selon le premier aspect de l’invention peut également présenter une ou plusieurs des caractéristiques ci-dessous, considérées individuellement ou selon toutes les combinaisons techniquement possibles : les via traversants présentent une première dimension comprise entre 0,1 µm et 100 µm, de préférence entre 0,2 µm et 2 µm, dans la première direction et une deuxième dimension comprise entre 0,1 µm et 100 µm, de préférence entre 0,2 µm et 2 µm, dans la deuxième direction ; le substrat présente une épaisseur inférieure ou égale à 10 µm, de préférence comprise entre 3 µm et 10 µm ; le substrat présente une variation totale d’épaisseur (TTV) inférieure à 2 µm, de préférence inférieure à 0,5 µm, par exemple comprise entre 0,2 µm et 0,4 µm ; le substrat est en silicium ; et la première puce est un capteur d’images, la deuxième puce est un circuit logique de traitement d’images et la troisième puce est un circuit mémoire. Un deuxième aspect de l’invention concerne un procédé de fabrication d’un empilement de puces électroniques, comprenant les étapes suivantes : fournir une première puce et une deuxième puce, la première puce comprenant une pluralité de premiers plots d’interconnexion débouchant sur une première face de la première puce et la deuxième puce comprenant : un substrat ; un ensemble de niveaux d’interconnexion disposé sur une première face du substrat ; et une pluralité de deuxièmes plots d’interconnexion reliés à l’ensemble de niveaux d’interconnexion et débouchant sur une première face de la deuxième puce ; coller la première face de la première puce avec la première face de la deuxième puce, en disposant une partie au moins des premiers plots d’interconnexion en contact avec une partie au moins des deuxièmes plots d’interconnexion ; former une pluralité de via traversants s’étendant à travers le substrat jusqu’à l’ensemble de niveaux d’interconnexion ; former, sur une deuxième face opposée du substrat, une pluralité de troisièmes plots d’interconnexion de sorte qu’une partie au moins des troisièmes plots d’interconnexion soient reliés à l’ensemble de niveaux d’interconnexion par les via traversants et que les troisièmes plots d’interconnexion débouchent sur une deuxième face de la deuxième puce ; fournir une troisième puce comprenant une pluralité de quatrièmes plots d’interconnexion débouchant sur une première face de la troisième puce ; et coller la deuxième face de la deuxième puce avec la première face de la troisième puce, en disposant une partie au moins des troisièmes plots d’interconnexion en contact avec une partie au moins des quatrièmes plots d’interconnexion. Dans un mode de mise en œuvre préférentiel, le procédé comprend en outre une étape d’amincissement du substrat avant l’étape de formation des via traversants. L’étape d’amincissement du substrat est avantageusement accomplie après l’étape de collage de la première face de la première puce avec la première face de la deuxième puce. L’étape d’amincissement du substrat peut comprendre une première opération de broyage (ou « grinding » en anglais) grossier et une deuxième opération de broyage fin. L’étape d’amincissement du substrat peut être également réalisée par gravure sèche ou gravure humide. BRÈVE DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures suivantes. représente un premier exemple d’empilement de puces électroniques selon l’art antérieur. représente un deuxième exemple d’empilement de puces électroniques selon l’art antérieur. représente un mode de réalisation préférentiel d’un empilement de puces électroniques selon un premier aspect de l’invention. à [Fig. 4F] représente des étapes d’un procédé de fabrication d’un empilement de puces électronique selon un deuxième aspect de l’invention. Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de référence identiques sur l’ensemble des figures. DESCRIPTION DÉTAILLÉE La figure 3 est une vue en coupe partielle et schématique d’un empilement de puces électroniques selon un mode de réalisation préférentiel de l’invention. L’empilement comprend au moins trois puces électroniques, une première puce 10 dite puce supérieure, une deuxième puce 20 dite puce intermédiaire et une troisième puce 30 dite puce inférieure. Chacune des première, deuxième et troisième puces 10, 20, 30 comprend un substrat 11, 21, 31, des composants actifs 12, 22, 32 formés dans le substrat et un ou plusieurs niveaux d’interconnexion métalliques 13, 23, 33 reliant les composants actifs. Les substrats 11, 21 et 31 comprennent une couche de matériau semi-conducteur, par exemple le silicium. Les composants actifs 12, 22, 32 d’une même puce appartiennent à un premier bloc fonctionnel (ou ensemble de niveaux technologiques) appelé « Front End Of Line » ou FEOL, tandis que les niveaux d’interconnexion métalliques 13, 23, 33 d’une même puce appartiennent à un deuxième bloc fonctionnel appelé « Back End Of Line » ou BEOL. Selon le type de puce (ou circuit) électronique, les composants actifs 12, 22, 32 peuvent être des transistors, des photodiodes, des cellules mémoires… A titre d’exemple, la première puce 10 est un capteur d’images comprenant une matrice de pixels, chaque pixel comprenant une ou plusieurs photodiodes 12 formées dans le substrat 11, la deuxième puce 20 est un circuit logique de traitement d’images comprenant une pluralité de transistors 22 et la troisième puce 30 est un circuit mémoire comprenant une matrice de cellules mémoire 32, par exemple des cellules de mémoire vive dynamique (DRAM). Chacune des première, deuxième et troisième puces 10, 20, 30 présente une première face 10a, 20a, 30a et une deuxième face 10b, 20b, 30b opposée à la première face. Comme illustré sur la figure 3, la première face 10a de la première puce 10 est collée à la première face 20a de la deuxième puce 20 et la deuxième face 20b de la deuxième puce 20 est collée à la première face 30a de la troisième puce 30. Les puces 10, 20, 30 sont assemblées entre elles par une technique de collage direct (c.-à-d. sans introduire de composé intermédiaire − tel qu'un adhésif, une cire ou un alliage à faible point de fusion − au niveau de l'interface de collage) de type hybride métal-diélectrique. Dans ce mode de réalisation préférentiel, la première face 10a, 20a, 30a de chacune des puces est une face avant et la deuxième face 10b, 20b, 30b de chacune des puces est une face arrière. La face avant d’une puce désigne la face sous laquelle se situe le bloc BEOL comprenant les niveaux d’interconnexion (viennent ensuite le bloc FEOL et enfin le substrat). Les faces avant et arrière d’une puce peuvent être également définies par rapport aux deux faces opposées du substrat à partir duquel la puce est fabriquée, la face avant de la puce correspondant à la face avant du substrat sur laquelle sont formés successivement les composants actifs (FEOL) et les niveaux d’interconnexion métalliques (BEOL), et la face arrière de la puce correspondant à la face arrière du substrat. Deux faces sont dites ici « correspondantes » lorsqu’elles sont confondues ou en vis-à-vis l’une de l’autre. Ainsi, les première et deuxième puces 10-20 sont ici collées selon le mode d’assemblage face avant contre face avant (« face-to-face », ou F2F) et les deuxième et troisième puces 20-30 sont collées selon le mode d’assemblage face avant contre face arrière (« face-to-back », ou F2B). Aux fins de collage, la première puce 10 comprend une pluralité de premiers plots d’interconnexion 14 débouchant sur sa première face 10a et la deuxième puce 20 comprend une pluralité de deuxièmes plots d’interconnexion 24a débouchant sur sa première face 20a. Une partie au moins des premiers plots d’interconnexion 14 de la première puce 10 sont en contact (direct) avec une partie au moins des deuxièmes plots d’interconnexion 24a de la deuxième puce 20 afin de coupler électriquement les première et deuxième puces 10, 20. Les premiers plots d’interconnexion 14 sont distincts et contenus dans une première couche diélectrique 15, formée par un premier matériau électriquement isolant. Les premiers plots d’interconnexion 14 et la première couche diélectrique 15 forment, au niveau de la première face 10a de la première puce 10, une première surface de collage dite mixte (car composée de métal et de matériau diélectrique). De même, les deuxièmes plots d’interconnexion 24a sont distincts et contenus dans une deuxième couche diélectrique 25a, constituée du premier matériau électriquement isolant. Les deuxièmes plots d’interconnexion 24a et la deuxième couche diélectrique 25a forment au niveau de la première face 20a de la deuxième puce 10 une deuxième surface de collage mixte. Les premiers plots d’interconnexion 14 et les deuxièmes plots d’interconnexion 24a sont constitués d’un même métal, par exemple le cuivre (Cu), l’aluminium (Al), le tungstène (W), le titane (Ti) ou le nitrure de titane (TiN). Le premier matériau électriquement isolant, commun aux première et deuxième couches diélectriques 15, 25a, est par exemple le dioxyde de silicium (SiO 2 ). Il enrobe les premiers plots d’interconnexion 14 et les deuxièmes plots d’interconnexion 24a. Le métal et le premier matériau électriquement isolant participent tous deux au collage des première et deuxième puces 10, 20. La première puce 10 comprend en outre une pluralité de premiers via 16 reliant une partie au moins des premiers plots d’interconnexion 14 au bloc BEOL de la première puce 10 (autrement dit à l’ensemble de niveaux d’interconnexion), et préférentiellement au dernier niveau de métal Mx du bloc BEOL (c.-à-d. le niveau de métal le plus éloigné du substrat 11). De même, la deuxième puce 20 comprend en outre une pluralité de deuxièmes via 26 reliant une partie au moins des deuxièmes plots d’interconnexion 24a au bloc BEOL de la deuxième puce 20, et préférentiellement au dernier niveau de métal My du bloc BEOL. A l’instar des premiers et deuxièmes plots d’interconnexion 14, 24, les premiers et deuxièmes via 16, 26 sont enrobés d’un matériau électriquement isolant (identique ou différent du premier matériau électriquement isolant). Les premiers et deuxièmes via 16, 26 sont de préférence formés du même métal que les premiers et deuxièmes plots d’interconnexion 14, 24. La deuxième puce 20 comprend en outre une pluralité de troisièmes plots d’interconnexion 24b débouchant sur sa deuxième face 20b et la troisième puce 30 comprend une pluralité de quatrièmes plots d’interconnexion 34 débouchant sur sa première face 30a. Une partie au moins des troisièmes plots d’interconnexion 24b de la deuxième puce 20 sont en contact (direct) avec une partie au moins des quatrièmes plots d’interconnexion 34 de la troisième puce 30 afin de coupler électriquement les deuxième et troisième puces 20, 30. Les troisièmes plots d’interconnexion 24b sont distincts et contenus dans une troisième couche diélectrique 25b, formée par un deuxième matériau électriquement isolant. Les troisièmes plots d’interconnexion 24b et la troisième couche diélectrique 25b forment, au niveau de la deuxième face 20b de la deuxième puce 20, une troisième surface de collage mixte. De même, les quatrièmes plots d’interconnexion 34 sont distincts et contenus dans une quatrième couche diélectrique 35, constituée du deuxième matériau électriquement isolant. Les quatrièmes plots d’interconnexion 34 et la quatrième couche diélectrique 35 forment au niveau de la première face 30a de la troisième puce 30 une quatrième surface de collage mixte. Les troisièmes plots d’interconnexion 24b et les quatrièmes plots d’interconnexion 34 sont constitués d’un même métal, choisi par exemple parmi le cuivre (Cu), l’aluminium (Al), le tungstène (W), le titane (Ti) et le nitrure de titane (TiN). Le deuxième matériau électriquement isolant peut être identique au premier matériau électriquement isolant (ex. SiO 2 ). Il enrobe les troisièmes plots d’interconnexion 24b et les quatrièmes plots d’interconnexion 34. La troisième puce 30 comprend en outre une pluralité de troisièmes via 36 reliant une partie au moins des quatrièmes plots d’interconnexion 34 au bloc BEOL de la troisième puce 30, et préférentiellement au dernier niveau de métal Mz du bloc BEOL. Les troisièmes via 36 sont de préférence formés du même métal que les troisièmes et quatrièmes plots d’interconnexion 24b, 34. Ils sont également enrobés d’un matériau électriquement isolant (identique ou différent du deuxième matériau électriquement isolant). Les plots d’interconnexion, aussi appelés plots de collage hydride (ou plots HBM, pour « Hybrid Bonding Metal » en anglais), la couche diélectrique qui les entourent et les éventuels via auxquels sont reliés les plots d’interconnexion, appelés via de collage hybride (HBV, pour « Hybrid Bonding Via »), forment un niveau de collage hybride (HBL, pour « Hybrid Bonding Level ») disposé sur le bloc BEOL de chacune des première, deuxième et troisième puces 10, 20, 30. Les surfaces de collage sont sensiblement planes, leur topologie ne dépassant généralement pas 15 nm. Il n’existe alors aucun espace entre les puces après leur collage, à la différence d’autres technologies d’assemblage (typiquement par microbilles ou micro-piliers), qui présentent une topologie importante (de l’ordre de quelques µm) et nécessitent l’introduction d’un polymère entre les puces. Un ou plusieurs plots d’interconnexion de la première puce, de la deuxième puce et/ou de la troisième puce peuvent ne pas être en contact avec un autre plot d’interconnexion (appartenant à une puce adjacente). Ces plots d’interconnexion, appelés « dummies » anglais, ont essentiellement pour but d’augmenter la densité de métal de la surface de collage, afin de faciliter l’obtention d’une surface plane par polissage mécano-chimique (CMP). Ils n’ont pas de fonction électrique mais participent de manière indirecte au collage des puces. Enfin, la deuxième puce 20 comprend une pluralité de via traversants 27 reliant tout ou partie des troisièmes plots d’interconnexion 24b au bloc BEOL de la deuxième puce 20, de préférence au premier niveau de métal M1 du bloc BEOL. Contrairement aux premiers, deuxièmes et troisièmes via 16, 26, 36, les via traversants 27 s’étendent à travers un substrat, celui de la deuxième puce 20. Ils peuvent donc être qualifiés de TSV. Les TSV 27 s’étendent depuis les troisièmes plots d’interconnexion 24b jusqu’au bloc BEOL, de préférence selon une direction perpendiculaire aux première et deuxième faces 20a-20b de la deuxième puce 20. Grâce aux TSV 27 et au niveau de collage hybride supplémentaire formé sur la deuxième face du substrat 21, une connexion électrique essentiellement verticale peut être réalisée entre les trois puces de l’empilement. L’empilement est notamment dépourvu de couches de redistribution (distinctes des niveaux de métal du BEOL) s’étendant parallèlement aux première et deuxième faces des puces. Cette configuration réduit la longueur des interconnexions entre les composants actifs des différentes puces. L’empilement forme ainsi un circuit 3D bénéficiant d’une vitesse de fonctionnement élevée et/ou d’une consommation électrique faible. Par ailleurs, les TSV 27 étant localisés uniquement dans la partie inférieure de la deuxième puce 20, entre la deuxième face 20b du substrat 21 et le bloc BEOL, ils ne limitent aucunement la place disponible pour les composants actifs de la première puce et/ou de la troisième puce (contrairement aux TSV 206a de la figure 2, qui réduisent la surface disponible pour les photodiodes). Des composants actifs de la première puce 10 et/ou de la troisième puce 30 sont avantageusement disposés à l’aplomb des TSV 27 (respectivement au-dessus et/ou au-dessous selon l’orientation de la figure 3). De préférence, chaque TSV 27 relie un unique plot d’interconnexion 24b au bloc BEOL de la deuxième puce 20. Une partie des troisièmes plots d’interconnexion 24b peuvent ne pas être connectés à des TSV, comme cela est illustré sur la figure 3. Dans un plan parallèle aux première et deuxième faces 20a-20b de la deuxième puce 20, une partie au moins des TSV 27 sont avantageusement agencés en lignes et en colonnes, sous la forme d’une matrice. Autrement dit, ces TSV sont régulièrement espacés les uns des autres, à la fois dans la direction des lignes et dans la direction des colonnes. D’autres TSV 27, comme celui situé à gauche de la figure 3, peuvent être au contraire isolés. Les TSV 27 organisés en matrice présentent ainsi un premier pas de répétition P X dans une première direction X et un deuxième pas de répétition P Y dans une deuxième direction Y perpendiculaire à la première direction X. Avantageusement, le premier pas de répétition P X est compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm, et le deuxième pas de répétition P Y est compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm. Ainsi, une forte densité d’interconnexions peut être atteinte et il devient possible d’adresser les composants actifs (typiquement les photodiodes du capteur d’images) de façon individuelle. Les pas de répétition P X et P Y sont de préférence égaux. Dans une variante de réalisation, les TSV 27 ne sont pas disposés en matrice et ne présentent aucun pas de répétition. La section des TSV 27 (dans un plan parallèle aux première et deuxième faces 20a-20b de la deuxième puce 20) peut être de forme quelconque, par exemple rectangulaire, ronde, ellipsoïdale ou octogonale. Les TSV 27 présentent des dimensions selon les directions X et Y, notées respectivement D X et D Y , qui peuvent être comprises entre 0,1 µm et 100 µm, de préférence compris entre 0,2 µm et 2 µm. De préférence, la dimension D X en X des TSV 27 est égale au premier pas de répétition P x divisée par 2 (D X = P x /2) et la dimension D Y en Y est égale au deuxième pas de répétition P Y divisée par 2 (D Y = P Y /2). Les TSV 27 sont par exemple des cylindres circulaires droits de diamètre D X = P x /2. Les premiers plots d’interconnexion 14 présentent avantageusement, dans chacune des directions X et Y, un pas de répétition identique à celui des deuxièmes plots d’interconnexion 24a. Les pas de répétition en X et en Y des premiers et deuxièmes plots d’interconnexion 14, 24a peuvent être compris entre 500 nm et 10 µm. De même, les troisièmes plots d’interconnexion 24b présentent avantageusement, dans chacune des directions X et Y, un pas de répétition identique à celui des quatrièmes plots d’interconnexion 34, et de préférence à celui des TSV 27. Les pas de répétition en X et en Y des troisièmes et quatrièmes plots d’interconnexion 24b, 34 peuvent être compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm. Les figures 4A à 4F représentent schématiquement des étapes S1 à S6 d’un procédé de fabrication d’un empilement de puces électroniques, tel que celui illustré par la figure 3. L’étape S1 représentée par la figure 4A est une étape de préparation des première et deuxième puces 10-20, préalablement à leur collage. Comme indiqué précédemment, chaque puce 10, 20 comprend un substrat 11, 21, un ou plusieurs niveaux d’interconnexion métalliques 13, 23 disposés sur le substrat (un seul niveau est représenté dans un souci de clarté) et un niveau de collage hybride HBL disposé sur le(s) niveau(x) d’interconnexion métallique(s) 13, 23. Le niveau de collage hybride HBL de la première puce 10 comprend les premiers plots d’interconnexion 14 (HBM) et les premiers via 16 (HBV), tandis que le niveau de collage hybride HBL de la deuxième puce 20 comprend les deuxièmes plots d’interconnexion 24a et les deuxièmes via 26. Les plots d’interconnexion 14, 24a et les via 16, 26 peuvent être formés sensiblement de la même façon que les niveaux d’interconnexion métalliques 13, 23, par exemple par un procédé de type simple damascene ou dual damascene. Ce type de procédé comprend notamment une étape de dépôt d’une ou plusieurs couches diélectriques (par exemple dépôt matériau diélectrique (SiO x ou SiCN ou autre)/SiN/TEOS, des étapes de photolithographie et de gravure pour former des cavités dans la (ou les) couche(s) diélectrique(s), de préférence une étape de recuit pour le séchage du matériau diélectrique (par exemple TEOS) suivi optionnellement d’une étape de dépôt d’une couche barrière et/ou d’une couche de germination métallique au fond et contre les parois latérales des cavités, le remplissage des cavités par un métal tel que le cuivre (par exemple par dépôt électrochimique) et une étape de polissage mécano-chimique (CMP) de la couche de métal jusqu’à obtenir une surface de collage mixte sensiblement plane. A l’étape S2 de la figure 4B, les première et deuxième puces 10, 20 sont collées entre elles, première face contre première face (ici interface de collage F2F), en mettant les premiers plots d’interconnexion 14 en contact des deuxièmes plots d’interconnexion 24a. La mise en contact des surfaces de collage peut s’effectuer à température ambiante et pression atmosphérique. Elle peut également s’effectuer sous vide (à température ambiante ou non). Elle est de préférence suivie d’une opération de recuit, par exemple à 400 °C pendant 2 heures. Le collage des première et deuxième puces 10-20, ainsi que le collage de la troisième puce 30 décrit ultérieurement, s’effectuent de préférence à l’échelle des plaques (« wafers »), autrement dit selon l’approche « plaque à plaque » (« wafer-to-wafer »). Ainsi, une première plaque comprenant une pluralité de premières puces 10 est collée à une deuxième plaque comprenant une pluralité de deuxièmes puces 20. Alternativement, un ou plusieurs collages de puces peuvent être réalisés selon l’approche puce à plaque (« die-to-wafer »). Les premiers plots d’interconnexion 14 peuvent ne pas être parfaitement alignés avec les deuxièmes plots d’interconnexion 24a, comme cela est illustré sur la figure 4B. Le désalignement entre les plots d’interconnexion obtenu en collage plaque à plaque est typiquement inférieur à 100 nm (valeur 3σ). Le substrat 11 de la première puce 10 (ex. capteur d’images) peut être aminci, par broyage ou gravure, après le collage des première et deuxième puces 10-20. La figure 4C représente une étape S3 d’amincissement du substrat 21 de la deuxième puce 20, d’après un mode de mise en œuvre préférentiel du procédé de fabrication. L’amincissement du substrat 21 est accompli avant la formation des TSV 27 de la deuxième puce 20, et de préférence après le collage des première et deuxième puces 10, 20 (étape S2 ; Fig.4B). On évite ainsi l’utilisation d’un substrat temporaire appelé poignée pour amincir le substrat 21 et coller la deuxième puce 20 à la première puce 10. Le substrat 21 de la deuxième puce 20 présente initialement une épaisseur qui peut être comprise entre 500 µm et 800 µm. Il est avantageusement aminci jusqu’à obtenir une épaisseur inférieure ou égale à 10 µm, et de préférence comprise entre 3 µm et 10 µm. L’amincissement du substrat 21 facilite grandement la fabrication de TSV de faibles dimensions en X et en Y (typiquement entre 0,2 µm et 2 µm), en raison d’un facteur de forme plus faible, mais également l’alignement des TSV 27 sur le niveau de métal du bloc BEOL. Cet amincissement rend également possible l’utilisation d’un substrat massif (« bulk ») en silicium comme substrat de la deuxième puce 20, plutôt qu’un substrat silicium sur isolant (SOI) plus coûteux. En effet, dans les procédés de l’art antérieur, des substrats SOI sont généralement utilisés car ils sont plus faciles à amincir comparativement à un substrat massif (la couche d’oxyde enterré du substrat SOI sert de couche d’arrêt à une étape de gravure). Le substrat 21 peut être aminci par broyage (« grinding » en anglais). De préférence, l’étape d’amincissement du substrat 21 comprend deux opérations de broyage : une première opération de broyage grossier, puis une deuxième opération de broyage fin. Par exemple, le broyage grossier est accompli en utilisant une première roue diamantée comprenant des grains de diamant synthétique d’environ 40 µm en taille (mesh size #320), tandis que le broyage fin est accompli en utilisant une deuxième roue diamantée comprenant des grains de diamant synthétique d’environ 2 à 4 µm en taille (mesh size #8000). Les grains de la première roue diamantée sont enrobés d’un premier matériau polymère (liant) et les grains de la deuxième roue diamantée sont enrobés d’un deuxième matériau polymère, différent du premier matériau polymère Le broyage grossier diminue l’épaisseur du substrat 21 jusqu’à une valeur intermédiaire comprise entre 100 µm et 300 µm, par exemple 200 µm, puis le broyage fin diminue l’épaisseur du substrat 21 jusqu’à une valeur inférieure ou égale à 10 µm environ. Un ajustement automatique de la variation totale d’épaisseur (ou TTV, pour « Total Thickness Variation » en anglais) peut être effectué au cours de la première opération de broyage et/ou de la deuxième opération de broyage. L’ajustement automatique du TTV améliore la précision sur l’épaisseur finale du substrat 21. A la fin de l’étape d’amincissement S3, la variation totale d’épaisseur du substrat 21 est avantageusement inférieure à 2 µm, de préférence inférieure à 0,5 µm, par exemple comprise entre 0,2 µm et 0,4 µm. La deuxième opération de broyage (broyage fin) peut en outre être suivie d’une opération de polissage mécano-chimique (CMP), afin d’éliminer la zone écrouie générée par la roue diamanté et obtenir une surface plane. L’épaisseur du substrat 21 est par exemple réduite de 400 nm par CMP. Le substrat 21 peut être également aminci par une opération de gravure sèche ou humide, seule ou en combinaison avec une ou plusieurs opérations de broyage. A cet effet, le substrat peut présenter des niveaux de dopage différents afin de contrôler plus précisément la gravure. En référence à la figure 4D, le procédé comprend ensuite une étape S4 de formation des TSV 27 à travers le substrat 21, jusqu’à un niveau d’interconnexion métallique 23 de la deuxième puce 20 (typiquement le premier niveau de métal M1). L’étape S4 de formation des TSV 27 peut notamment comprendre les opérations suivantes : dépôt d’un masque dur 28 (par exemple en TEOS et d’épaisseur comprise entre 500 nm et 2,5 µm) sur la deuxième face 20b du substrat 21 ; photolithographie et gravure du substrat 21 à travers le masque dur 28 de façon à former des cavités, puis gravure partielle au fond des cavités de la couche diélectrique intermédiaire 29 séparant le niveau de métal du substrat 21 ; formation d’une couche électriquement isolante (par exemple en TEOS) contre les parois latérales des cavités ; gravure de la couche diélectrique intermédiaire 29 restante jusqu’à déboucher sur le niveau d’interconnexion 23 ; dépôt au fond et contre les parois latérales des cavités d’une couche barrière (ex. Ti/TiN), de préférence par MOCVD (« Metal Organic Chemical Vapor Deposition » en anglais), et/ou d’une première couche de germination métallique (ex. Cu), de préférence par dépôt électrochimique, et d’une deuxième couche de germination EG-seed (par électro-greffage) pour avoir un remplissage total de métal (c.-à-d. sans vide) ; remplissage des cavités par un métal tel que le cuivre (Cu), l’aluminium (Al), le tungstène (W) ou le titane (Ti), par exemple par dépôt électrochimique (Cu, W) ou dépôt et gravure (Al, Ti) ; et polissage mécano-chimique (CMP) pour éliminer l’excès de métal ainsi que la couche barrière et/ou la couche de germination à la surface du masque dur 28. A l’étape S5 de la figure 4E, le deuxième niveau de collage hybride de la deuxième puce 20 est formé sur la deuxième face 21b du substrat 21, en contact avec les TSV 27 formés à l’étape S4 précédente. Ce deuxième niveau de collage hybride comprend les troisièmes plots d’interconnexion 24b. Les troisièmes plots d’interconnexion 24b sont formés de sorte à être reliés au niveau d’interconnexion métallique 23 par les TSV 27, et de préférence selon un procédé identique à celui utilisé pour former les deuxièmes plots d’interconnexion 24b de la deuxième puce 20 ou les premiers plots d’interconnexion 14 de la première puce 10 (procédé de type damascene décrit en relation avec la figure 4A). Enfin, après avoir préparé le niveau de collage hybride HBL de la troisième puce 30 (comprenant les quatrièmes plots d’interconnexion 34 et les troisièmes via 36), de préférence de la façon décrite en relation avec la figure 4A, la première face 30a de la troisième puce 30 est collée à la deuxième face 20b de la deuxième puce 20 (sur laquelle débouchent les troisièmes plots d’interconnexion 24b) à l’étape S6 de la figure 4F. Les troisièmes plots d’interconnexion 24b sont disposés en contact avec les quatrièmes plots d’interconnexion 34. La mise en contact s’effectue de préférence à température ambiante et à pression atmosphérique. Elle est de préférence suivie d’une opération de recuit, par exemple à 400 °C pendant 2 heures. De nombreuses variantes et modifications de l’empilement de puces électroniques et de son procédé de fabrication apparaîtront à l’homme du métier. L’empilement peut notamment comprendre plus de trois puces électroniques. Par exemple, les étapes d’amincissement (S3), de formation des TSV (S4) et de formation d’un deuxième niveau de collage hybride (S5) peuvent être reproduites avec le substrat de la première puce 10 ou le substrat de la troisième puce 30 afin de venir y coller la première face d’une quatrième puce. Par ailleurs, l’empilement peut être réalisé de puce à plaque (« die-to-wafer ») ou de puce à puce (« die-to-die »), plutôt que plaque à plaque. Enfin, d’autres modes d’assemblage que ceux décrits précédemment sont possibles pour le collage des première, deuxième et troisième puces. Le premier collage hybride pourra être réalisé entre la face arrière de la première puce (ex. capteur d’images) et la face avant de la deuxième puce (ex. circuit logique) (mode d’assemblage F2B). Le deuxième collage hybride pourra être réalisé entre la face arrière de la deuxième puce et la face arrière de la troisième puce (mode d’assemblage B2B). D’autres TSVs sont alors formés dans le substrat de la première puce et/ou celui de la troisième puce pour relier les plots d’interconnexion du niveau de collage hybride au bloc fonctionnel BEOL. Empilement de puces électroniques comprenant une première puce (10), une deuxième puce (20) et une troisième puce (30), chacune des première, deuxième et troisième puces comprenant une première face (10a, 20a, 30a) et une deuxième face (10b, 20b, 30b) opposée à la première face, la première face (10a) de la première puce (10) étant collée à la première face (20a) de la deuxième puce (20) et la deuxième face (20b) de la deuxième puce (20) étant collée à la première face (30a) de la troisième puce (30), empilement dans lequel : la première puce (10) comprend une pluralité de premiers plots d’interconnexion (14) débouchant sur la première face (10a) de la première puce ; la deuxième puce (20) comprend : un substrat (21) ; un ensemble (BEOL) de niveaux d’interconnexion (23) disposé sur une première face du substrat (21) ; une pluralité de deuxièmes plots d’interconnexion (24a) reliés à l’ensemble (BEOL) de niveaux d’interconnexion (23) et débouchant sur la première face (20a) de la deuxième puce (20) ; une pluralité de troisièmes plots d’interconnexion (24b) disposés sur une deuxième face opposée du substrat (21) et débouchant sur la deuxième face (20b) de la deuxième puce (20) ; et une pluralité de via traversants (27), s’étendant à travers le substrat (21) et reliant une partie au moins des troisièmes plots d’interconnexion (24b) à l’ensemble (BEOL) de niveaux d’interconnexion (23) ; la troisième puce (30) comprend une pluralité de quatrièmes plots d’interconnexion (34) débouchant sur la première face (30a) de la troisième puce ; et dans lequel une partie au moins des premiers plots d’interconnexion (14) sont en contact avec une partie au moins des deuxièmes plots d’interconnexion (24a) et une partie au moins des troisièmes plots d’interconnexion (24b) sont en contact avec une partie au moins des quatrièmes plots d’interconnexion (34). Empilement selon la revendication 1, dans lequel la première puce (10) et/ou la troisième puce (30) comprend en outre des composants actifs (12, 22) situés à l’aplomb d’une partie au moins des via traversants (27). Empilement selon l’une des revendications 1 et 2, dans lequel une partie au moins des via traversants (27) présentent un premier pas de répétition (P X ) compris entre 0,3 µm et 200 µm, de préférence entre 0,4 µm et 4 µm, dans une première direction (X) et un deuxième pas de répétition (P Y ) compris entre 0,3 µm et 200 µm, de préférence compris entre 0,4 µm et 4 µm, dans une deuxième direction (Y) perpendiculaire à la première direction (X). Empilement selon la revendication 3, dans lequel le premier pas de répétition (P X ) est égal au deuxième pas de répétition (P Y ). Empilement selon l’une des revendications 3 et 4, dans lequel les via traversants (27) présentent une première dimension (D X ) compris entre 0,1 µm et 100 µm, de préférence entre 0,2 µm et 2 µm, dans la première direction (X) et une deuxième dimension (D Y ) compris entre 0,1 µm et 100 µm, de préférence entre 0,2 µm et 2 µm, dans la deuxième direction (Y). Empilement selon l’une quelconque des revendications 1 à 5, dans lequel le substrat (21) présente une épaisseur inférieure ou égale à 10 µm, de préférence comprise entre 3 µm et 10 µm. Empilement selon l’une quelconque des revendications 1 à 6, dans lequel le substrat (21) présente une variation totale d’épaisseur (TTV) inférieure à 2 µm, de préférence inférieure à 0,5 µm. Empilement selon l’une quelconque des revendications 1 à 7, dans lequel le substrat (21) est en silicium. Empilement selon l’une quelconque des revendications 1 à 8, dans lequel la première puce (10) est un capteur d’images, la deuxième puce (20) est un circuit logique de traitement d’images et la troisième puce (30) est un circuit mémoire. Empilement selon l’une quelconque des revendications 1 à 9, dans lequel la première face (10a) de la première puce (10), la première face (20a) de la deuxième puce (20) et la première face (30a) de la troisième puce (30) sont des faces avant et dans lequel la deuxième face (10b) de la première puce (10), la deuxième face (20b) de la deuxième puce (20) et la deuxième face (30b) de la troisième puce (30) sont des faces arrière. Procédé de fabrication d’un empilement de puces électroniques, comprenant les étapes suivantes : fournir (S1) une première puce (10) et une deuxième puce (20), la première puce (10) comprenant une pluralité de premiers plots d’interconnexion (14) débouchant sur une première face (10a) de la première puce et la deuxième puce (20) comprenant : un substrat (21) ; un ensemble (BEOL) de niveaux d’interconnexion (23) disposé sur une première face du substrat (21) ; et une pluralité de deuxièmes plots d’interconnexion (24a) reliés à l’ensemble (BEOL) de niveaux d’interconnexion (23) et débouchant sur une première face (20a) de la deuxième puce (20) ; coller (S2) la première face (10a) de la première puce (10) avec la première face (20a) de la deuxième puce (20), en disposant une partie au moins des premiers plots d’interconnexion (14) en contact avec une partie au moins des deuxièmes plots d’interconnexion (24a) ; former (S4) une pluralité de via traversants (27) s’étendant à travers le substrat (21) jusqu’à l’ensemble (BEOL) de niveaux d’interconnexion (23) ; former (S5), sur une deuxième face opposée du substrat (21), une pluralité de troisièmes plots d’interconnexion (24b) de sorte qu’une partie au moins des troisièmes plots d’interconnexion soient reliés à l’ensemble (BEOL) de niveaux d’interconnexion (23) par les via traversants (27) et que les troisièmes plots d’interconnexion (24b) débouchent sur une deuxième face (20b) de la deuxième puce (20) ; fournir une troisième puce (30) comprenant une pluralité de quatrièmes plots d’interconnexion (34) débouchant sur une première face (30a) de la troisième puce ; et coller (S6) la deuxième face (20b) de la deuxième puce (20) avec la première face (30a) de la troisième puce (30), en disposant une partie au moins des troisièmes plots d’interconnexion (24b) en contact avec une partie au moins des quatrièmes plots d’interconnexion (34). Procédé selon la revendication 11, comprenant en outre une étape (S3) d’amincissement du substrat (21) avant l’étape (S4) de formation des via traversants (27). Procédé selon la revendication 12, dans lequel l’étape (S3) d’amincissement du substrat (21) est accomplie après l’étape (S2) de collage de la première face (10a) de la première puce (10) avec la première face (20a) de la deuxième puce (20). Procédé selon l’une des revendications 12 et 13, dans lequel l’étape (S3) d’amincissement du substrat (21) comprend une première opération de broyage grossier et une deuxième opération de broyage fin. Procédé selon l’une des revendications 12 et 13, dans lequel l’étape (S3) d’amincissement du substrat (21) est réalisée par gravure sèche ou gravure humide.