FR 3109838 A1 20211105 FR 2004330 A 20200430 Transistors contraints et mémoire à changement de phase La présente description concerne un procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : prévoir une couche semiconductrice située sur un isolant (130) recouvrant un substrat semiconducteur (110) ; oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant ; générer des contraintes (310L) dans des troisièmes portions (210) de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; former des cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; former des transistors bipolaires (545) dans au moins une partie des cavités et des premiers transistors à effet de champ (610) dans et sur les troisièmes portions ; et former des points mémoire (640) à changement de phase reliés aux transistors bipolaires. Figure pour l'abrégé : Fig. 6A Transistors contraints et mémoire à changement de phase La présente description concerne de façon générale les puces électroniques de circuit intégré, et en particulier une puce électronique comprenant des transistors à région de canal contrainte et une mémoire à changement de phase. Un transistor à région de canal contrainte, ou encore transistor contraint, est un transistor à effet de champ dans lequel une région semiconductrice de formation de canal présente des contraintes mécaniques. La présence de contraintes dans la région de formation de canal permet d'augmenter la rapidité du transistor. On utilise ce type de transistor dans des circuits numériques. Une mémoire à changement de phase est un type de mémoire dans lequel un matériau à changement de phase peut prendre deux états, typiquement des états cristallin et amorphe, correspondant chacun à une valeur de bit mémorisée. Typiquement, la mémoire est constituée de points mémoire à changement de phase stockant chacun la valeur d'un bit. Il existe un besoin de puces électroniques comprenant à la fois un ou plusieurs circuits numériques à transistors contraints, et une ou plusieurs mémoires à changement de phase. Un mode de réalisation pallie tout ou partie des inconvénients des puces électroniques connues. Un mode de réalisation pallie tout ou partie des inconvénients des procédés connus de fabrication de puces électroniques. Un mode de réalisation prévoit un procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : - prévoir une couche semiconductrice située sur un isolant recouvrant un substrat semiconducteur ; - oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant ; - générer des contraintes dans des troisièmes portions de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; - former des cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; - former des transistors bipolaires dans au moins une partie des cavités et des premiers transistors à effet de champ dans et sur les troisièmes portions ; et - former des points mémoire à changement de phase reliés aux transistors bipolaires. Un mode de réalisation prévoit une puce électronique, comprenant : - des premières, deuxièmes et troisièmes portions d'une couche comprenant un semiconducteur située sur un isolant recouvrant un substrat semiconducteur, les premières et deuxièmes portions de ladite couche étant oxydées jusqu'à l'isolant, et les troisièmes portions étant contraintes et s'étendant chacune entre deux portions oxydées de ladite couche ; - des transistors bipolaires situés dans au moins une partie de cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; - des premiers transistors à effet de champ situés dans et sur les troisièmes portions ; et - des points mémoire à changement de phase reliés aux transistors bipolaires. Selon un mode de réalisation : - pour chacune des troisièmes portion, ladite couche comprend une quatrième portion s'étendant à côté de la troisième portion entre les portions oxydées ; - des deuxièmes transistors à effet de champ sont formés dans et sur les quatrièmes portions. Selon un mode de réalisation, les premiers transistors sont à canal P et les deuxièmes transistors sont à canal N. Selon un mode de réalisation, des tranchées isolantes s'étendent à travers ladite couche et ledit isolant jusqu'à un niveau situé à l'intérieur du substrat, les tranchées isolantes entourant des régions de la puce. Selon un mode de réalisation, au moins une des tranchées isolantes est située à cheval sur les troisièmes et quatrièmes portions. Selon un mode de réalisation, une même région parmi lesdites régions comprend une autre partie des cavités, au moins une partie des premières portions, et au moins une partie des troisièmes portions ou des quatrièmes portions. Selon un mode de réalisation : - une première région en forme de bande parmi lesdites régions comprend des parties des troisièmes portions et des premières portions ; - une deuxième région en forme de bande parmi lesdites régions, parallèle à la première région, comprend des parties des quatrièmes portions et des premières portions ; et - les premières portions s'allongent dans une direction orthogonales aux bandes, et les parties des premières portions situées dans la première région sont alignées avec les parties des premières portions situées dans la deuxième région. Selon un mode de réalisation, les contraintes résultent d'une modification de la composition de ladite couche dans les troisièmes portions. Selon un mode de réalisation, la modification de composition comprend une épitaxie de silicium-germanium sur les troisièmes portions, suivie d'un traitement thermique. Selon un mode de réalisation, ladite couche est une couche de silicium. Selon un mode de réalisation, les premiers transistors sont de type FDSOI. Selon un mode de réalisation, des zones semiconductrices dopées d'émetteur, de base et de collecteur des transistors bipolaires sont situées dans des portions épitaxiées dans ladite au moins une partie des cavités. Selon un mode de réalisation, des transistors à effet de champ supplémentaires sont formés dans et sur un semiconducteur épitaxié dans une partie des cavités. Selon un mode de réalisation, des grilles sont formées sur les deuxièmes portions entre les transistors bipolaires. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1A représente, par des vues partielles et schématiques de dessus et en coupe, une structure obtenue à une étape d'un mode de réalisation d'un procédé de fabrication d'une puce électronique ; la figure 1B représente deux vues en coupe partielles et schématiques de la structure de la figure 1A ; la figure 2A représente, par des vues partielles et schématiques de dessus et en coupe, une structure obtenue à une autre étape du procédé ; la figure 2B représente deux vues en coupe partielles et schématiques de la structure de la figure 2A ; la figure 3A représente, par des vues partielles et schématiques de dessus et en coupe, une structure obtenue à une autre étape du procédé ; la figure 3B représente deux vues en coupe partielles et schématiques de la structure de la figure 3A ; la figure 4A représente, par des vues partielles et schématiques de dessus et en coupe, une structure obtenue à une autre étape du procédé ; la figure 4B représente deux vues en coupe partielles et schématiques de la structure de la figure 4A ; la figure 5A représente, par des vues partielles et schématiques de dessus et en coupe, une structure obtenue à une autre étape du procédé ; la figure 5B représente deux vues en coupe partielles et schématiques de la structure de la figure 5A ; la figure 6A représente, par des vues partielles et schématique de dessus et en coupe, une structure obtenue à une autre étape du procédé ; et la figure 6B représente deux vues en coupes partielles et schématiques de la structure de la figure 6A. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des étapes de fabrication de points mémoire à changement de phase ne sont pas décrites en détails, les modes de réalisation décrits étant compatibles avec les étapes usuelles de fabrication de points mémoire à changement de phase. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des vues en coupe. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Sauf précision contraire, les adjectifs numéraux ordinaux, tels que "premier", "deuxième", etc., sont utilisés seulement pour distinguer des éléments entre eux. En particulier, ces adjectifs ne limitent pas les dispositifs et procédés décrits à un ordre particulier de ces éléments. Les figures 1A, 2A, 3A, 4A, 5A et 6A représentent chacune, par des vues partielles et schématiques de dessus T et en coupe SA selon un plan A-A, une structure obtenue à une étape d'un mode de réalisation d'un procédé de fabrication d'une puce électronique. Les vues T et SA sont en correspondance. Les figures 1B, 2B, 3B, 4B, 5B et 6B représentent chacune deux vues en coupe partielles et schématiques des structures respectives des figures 1A, 2A, 3A, 4A, 5A et 6A. Chacune des figures 1B et 2B représente une vue en coupe SB selon un plan B-B parallèle au plan A-A et une vue en coupe SC selon un plan C-C orthogonal aux plans A-A et B-B. Les vues SB et SC sont en correspondance. Chacune des figures 3B, 4B, 5B et 6B représente une vue en coupe SB selon le plan B-B et une vue en coupe SD selon un plan D-D parallèle au plan C-C. Les vues SB et SD sont en correspondance. Par puce électronique, on entend une portion de substrat semiconducteur 110 ou tranche semiconductrice (en anglais "wafer"), et des circuits électroniques situés dans et sur le substrat 110. La puce obtenue à l'issue du procédé ci-après comprendra, dans une partie DIG de la puce, un ou des circuits numériques comprenant des transistors contraints, et dans une partie PCM de la puce, une mémoire à changement de phase (en anglais "Phase Change Memory). De préférence, une partie PW de la puce comprendra d'autres transistors. Ces autres transistors pourront être utilisés dans des circuits d'alimentation destinés à fournir une tension aux circuits numériques de la puce, à partir d'une tension d'alimentation appliquée à la puce pour la faire fonctionner. Bien que les parties DIG, PCM et l'éventuelle partie PW soient juxtaposées dans l'exemple représenté, ces parties sont séparées dans d'autres exemples. Dans encore d'autres exemples, la puce comprend plusieurs parties DIG et/ou plusieurs parties PCM et/ou plusieurs parties PW. A l'étape des figures 1A et 1B, on prévoit une couche semiconductrice 120 située sur un isolant électrique 130 (ou diélectrique) recouvrant le substrat 110. Autrement dit, la couche semiconductrice 120, l'isolant 130 et le substrat 110 constituent une structure dite semiconducteur sur isolant, SOI (de l'anglais "Semiconductor On Insulator"). De préférence, la couche semiconductrice 120 est une couche de silicium, et l'isolant 130 est une couche d'oxyde de silicium. Le substrat 110 peut être une portion de tranche de silicium. A titre d'exemple, la couche semiconductrice 120 a une épaisseur comprise entre 3 nm et 10 nm. On a oxydé des premières et deuxièmes portions, respectivement 140 et 150, de la couche semiconductrice 120. Plus précisément, les premières et deuxièmes portions de la couche semiconductrice 120 sont oxydées sur toute l'épaisseur de la couche 120. Pour cela, on peut utiliser toute étape usuelle d'oxydation d'une couche semiconductrice, typiquement une oxydation thermique. Cette étape, étant usuelle, n'est pas décrite ici en détail. Notamment, un masque protégeant de l'oxydation des portions de la couche semiconductrice 120 que l'on ne souhaite pas oxyder à cette étape n'est pas représenté. Il résulte de cette oxydation une augmentation d'épaisseur de la couche 120 dans les portions oxydées. Les premières portions 140 peuvent être situées dans la partie numérique DIG de la future puce. De préférence, les premières portions 140 ont une direction d'allongement. Les premières portions 140 forment alors des barres d'oxyde parallèles entre elles. Bien que deux premières portions oxydées 140 soient formées dans l'exemple représenté, de préférence, on oxyde plus de deux premières portions 140. Les deuxièmes portions 150 peuvent être situées en partie dans la partie PCM destinée à contenir la mémoire à changement de phase. Dans l'exemple où une partie PW est prévue, les deuxièmes portions 150 peuvent être situées au moins en partie dans la partie PCM et dans la partie PW. De préférence, dans la partie PCM et, éventuellement, la partie PW, l'intégralité de la couche semiconductrice 120 est oxydée. Autrement dit, les deuxièmes portions 150 occupent l'intégralité des parties PCM et éventuellement PW. Des deuxièmes portions 150 peuvent également être prévues dans la partie DIG, par exemple sur deux côtés opposés de la partie DIG. Dans l'exemple représenté, les deuxièmes portions 150 couvrent l'intégralité des parties PCM et PW et se prolongent sur la partie DIG. A l'étape des figures 2A et 2B, on a formé du silicium-germanium 220 par épitaxie sur des troisièmes portions 210 de la couche de silicium 120. Plus précisément, l'épitaxie est réalisée du côté de la face supérieure de la structure (dans l'orientation des vues en coupe), dite aussi face avant. A titre d'exemple, l'épaisseur du silicium-germanium épitaxié 220 est comprise entre 3 et 10 nm. Chaque troisième portion 210 s'étend entre les portions oxydées, c’est-à-dire s'étend à partir de l'une des portions oxydées 140 et 150 jusqu'à une autre des portions oxydées 140 et 150. Autrement dit, chacune des troisièmes portions 210 est délimitée, sur deux côtés opposés, par deux portions parmi les premières et deuxièmes portions 140 et 150. De préférence, plusieurs portions parmi les troisièmes portions sont situées, en vue de dessus, dans une même bande 240. Les autres troisièmes portions, non représentées, peuvent être situées dans d'autres bandes parallèles à la bande 240. Les troisièmes portions 210 de la bande 240 sont séparées par les premières portions 140. Lors de l'épitaxie, un désaccord entre mailles cristallines provoque, dans le silicium-germanium épitaxié 220, des contraintes de compression parallèles à la face avant (c’est-à-dire horizontales dans l'orientation (l'orientation ?) des vues en coupe). De préférence, à côté de chacune des troisièmes portions 210, la couche semiconductrice 120 comprend une quatrième portion 230 non oxydée et non recouverte de silicium-germanium épitaxié qui s'étend entre les portions oxydées concernées. Autrement dit, entre deux portions oxydées voisines parmi les premières portions et deuxièmes portions 140 et 150, une des troisièmes portions 210 et une des quatrièmes portions 230 s'étendent en parallèle l'une à côté de l'autre. De préférence, plusieurs portions parmi les quatrièmes portions 230 sont situées, en vue de dessus, dans une même bande 250 parallèle à la bande 240. Les bandes 240 et 250 sont situées côte à côte. Les autres quatrièmes portions, non représentées, peuvent être situées dans d'autres bandes parallèles à la bande 250. Les quatrièmes portions 230, non recouvertes de silicium-germanium épitaxié, peuvent être recouvertes, au cours de l'épitaxie, de tout masque usuel adapté à protéger une portion d'une couche de silicium pour éviter qu'un silicium-germanium épitaxié ne croisse à partir de cette portion de couche. A l'étape des figures 3A et 3B, on a effectué un traitement thermique, de manière à oxyder la face avant de l'ensemble de la structure des figures 2A et 2B. Le silicium du silicium-germanium 220 s'oxyde préférentiellement, et le germanium du silicium-germanium 220 migre vers la troisième portion 210 de la couche 120 de silicium. Il en résulte une intensification et un transfert dans la troisième portion des contraintes initialement présentes dans le silicium-germanium 220. Il en résulte que des contraintes 310 de compression ont été générées dans les troisièmes portions 210. Les contraintes de compression 310 sont dans les deux directions horizontales (dans l'orientation des vues en coupe). Pour générer les contraintes 310, on a modifié la composition des troisièmes portions 210. Autrement dit, les troisièmes portions 210 et quatrièmes portions 230 ont des compositions différentes, à savoir, de préférence, les troisièmes portions 210 sont en silicium-germanium, et les quatrièmes portions 230 sont en silicium. Ainsi, la couche 120 comprend toujours le semiconducteur de sa composition initiale, ici le silicium, mais présente, à la présente étape, des compositions différentes dans des premières et deuxièmes portions, dans les troisièmes portions et dans les quatrièmes portions. De préférence, on nettoie ensuite la face avant de la structure, en sorte de retirer les restes du silicium-germanium 220, constitués sensiblement d'oxyde de silicium. L'exemple particulier décrit ci-dessus de génération de contraintes dans les troisièmes portions 210 n'est pas limitatif. Les modes de réalisation décrits sont compatibles avec les procédés usuels de génération de contraintes dans des portions d'une couche semiconductrice. A l'étape des figures 4A et 4B, on grave, à partir de la face avant, des cavités 410 s'étendant au moins jusqu'au substrat 110 à travers les deuxièmes portions 150 et l'isolant 130. Les cavités 410 atteignent le substrat 110 et peuvent pénétrer dans le substrat 110. De préférence, dans la partie PCM destinée à comprendre la future mémoire à changement de phase, on laisse en place des empilements 430 de parties 130A et 150A respectivement de l'isolant 130 et des deuxièmes portions oxydées 150. Les cavités 410 délimitent les empilements 430. Bien que seuls deux empilements 430 soient prévus dans l'exemple représenté, le nombre des empilements 430 est, de préférence, supérieur à deux. De préférence, les empilements 430 ont, en vue de dessus, des formes de bandes parallèles aux premières portions 140. Les empilements 430 forment alors des barres électriquement isolantes. De préférence, dans la partie DIG destinée à comprendre les futurs transistors contraints, on laisse également en place contre les troisièmes et les quatrièmes portions 210 et 230, des parties 150B des deuxièmes portions oxydées 150. On a formé ensuite, par épitaxie, un semiconducteur dans les cavités 410. Le semiconducteur épitaxié est typiquement le même que celui du substrat 110, à savoir, préférentiellement, du silicium. Chaque cavité 410 est remplie par une portion semiconductrice épitaxiée 420. De préférence, les portions semiconductrices épitaxiées 420 atteignent un niveau situé au-dessus (dans l'orientation des vues en coupe) du niveau supérieur des troisièmes portions 210 et du niveau supérieur des quatrièmes portions 230. Autrement dit, les portions semiconductrices épitaxiées 420 dépassent les niveaux des faces avant des troisièmes et quatrièmes portions 210 et 230. Dans la partie PCM, les portions semiconductrices épitaxiées 420 sont isolées électriquement les unes des autres par les empilements 430. A l'étape des figures 5A et 5B, de préférence, on a retiré tous les éléments de la structure des figures 4A et 4B situés au-dessus du niveau de la face supérieure des quatrièmes portions 230. Pour cela, on peut mettre en œuvre une étape usuelle de polissage mécano-chimique. De préférence, on a formé des tranchées isolantes 510 c’est-à-dire des tranchées remplies d'un isolant électrique, de préférence de l'oxyde de silicium. Autrement dit, on met en œuvre successivement une étape de gravure des tranchées, suivie d'une étape de remplissage par l'isolant électrique. Ces étapes ne sont pas décrites ici en détail, les modes de réalisation décrits étant compatibles avec les étapes usuelles de gravure et de remplissage pour former des tranchées isolantes. De préférence, les tranchées isolantes 510 séparent les parties DIG, PCM, et éventuellement PW. Les tranchées isolantes 510 s'étendent à partir de la face avant, passent par le niveau occupé par les premières, deuxièmes, troisièmes et quatrièmes portions de la couche 120, et à travers l'isolant 130, jusqu'à un niveau situé à l'intérieur du substrat 110. Les emplacements des tranchées isolantes 510 sont choisis de telle sorte que les tranchées isolantes 510 entourent (en vue de dessus) des régions de la puce. La gravure des tranchées isolantes 510 laisse en place une partie centrale de chacune des troisièmes et quatrièmes portions 210 et 230, autrement dit, les tranchées isolantes 510 réduisent les dimensions des troisièmes et quatrièmes portions. La gravure laisse en place des parties 140A, 140B des premières portions 140 et des parties 430A des empilements 430. Parmi les régions de la puce entourées par les tranchées isolantes 510, une ou plusieurs régions 540 situées dans la partie PCM comprennent des portions semiconductrices 420A constituées par une partie des portions semiconductrices épitaxiées 420. On forme des zones semiconductrices dopées respectivement d'émetteur, de base et de collecteur (non représentées en détail) d'un transistor bipolaire 545 dans chacune des portions semiconductrices 420A. Ces zones peuvent être formées par dopage au cours de l'épitaxie, ou, de préférence, par dopage des portions semiconductrices 420A. Les transistors bipolaires 545 sont par exemple de type NPN. Les zones dopées des transistors bipolaires 545 sont isolées entre elles par les parties 430A des empilements. Parmi les régions entourées par les tranchées isolantes 510, une région 520 située dans la partie DIG comprend les parties 140A des premières portions 140 et plusieurs portions parmi les troisièmes portions 210. De préférence, la région 520 comprend une ou plusieurs portions semiconductrices 420C constituées par une partie des portions semiconductrices épitaxiées 420. Les portions semiconductrices 420C de la région 520 sont isolées électriquement des troisièmes portions 210 par des parties 150C des deuxièmes portions oxydées 150. Les parties 150C correspondent aux parties 150B restées en place dans la région 520 après formation des tranchées isolantes 510. De préférence, parmi les régions entourées par les tranchées isolantes 510, une région 530 située dans la partie DIG comprend les parties 140B des premières portions 140 et plusieurs portions parmi les quatrièmes portions 230. Plus préférentiellement, la région 530 comprend une ou plusieurs portions semiconductrices 420D constituées par une partie des portions semiconductrices épitaxiées 420. Les portions semiconductrices 420D de la région 530 sont isolées des quatrièmes portions 230 par des parties 150D des deuxièmes portions oxydées 150. Les parties 150D correspondent aux parties 150B restées en place dans la région 530 après formation des tranchées isolantes 510. De préférence, parmi les tranchées isolantes 510, une tranchée isolante 510A s'étend, en vue de dessus, parallèlement aux bandes 240 et 250 et à cheval sur les bandes 240 et 250. La tranchée isolante 510A est ainsi située à cheval sur les emplacements des troisièmes portions 210 et quatrièmes portions 230. Les parties 140A des premières portions 140 situées dans la région 520 sont alignées avec les parties 140B des premières portions situées dans la région 530, c’est-à-dire que les parties 140A et 140B ont des formes allongées orthogonalement aux bandes 240 et 250 et que chaque partie 140A est colinéaire avec une partie 140B. Les tranchées isolantes 510 sont formées après génération des contraintes 310. Il en résulte que les troisièmes portions 210 peuvent s'allonger dans la tranchée isolante 510A avant remplissage, ce qui relâche les contraintes 310 dans la direction orthogonale à la bande 240. Cependant, du fait que les parties 140A sont formées avant génération des contraintes 310, on évite avantageusement que les contraintes dans la direction des bandes 240 et 250 soient relâchées. Ainsi, après formation des tranchées isolantes 510, 510A, les troisièmes portions 210 présentent des contraintes de compression 310L dans la direction longitudinale de la bande 240, et ne sont sensiblement pas contraintes dans la direction transversale de la bande 240. De préférence, parmi les tranchées isolantes 510, une tranchée isolante 510B est située par rapport aux troisièmes portions 210 du côté opposé à la tranchée isolante 510A, s'étend parallèlement à la bande 240 et délimite les troisièmes portions 210. Ainsi, la région 520 est située dans une bande 240A centrale de la bande 240. De préférence, parmi les tranchées isolantes 510, une tranchée isolante 510C, est située par rapport aux quatrièmes portions 230 du côté opposé à la tranchée isolante 510A, s'étend parallèlement à la bande 250 et délimite les quatrièmes portions 230. Ainsi, la région 530 est située dans une bande 250A centrale de la bande 250. De préférence, parmi les régions de la puce entourées par les tranchées isolantes 510, une région 550 située dans la partie PW comprend des portions semiconductrices 420B constituées par tout ou partie des portions semiconductrices épitaxiées 420. Dans l'exemple représenté, les tranchées isolantes 510A, 510B et 510C, qui s'étendent parallèlement aux bandes centrales 240A et 250A, se prolongent dans les parties PCM et PW. Il en résulte que la partie PCM comprend une région 540 dans chacune des bandes centrales 240A et 250A, et que la partie PW comprend une région 550 dans chacune des bandes centrales 240A et 250A. A l'étape des figures 6A et 6B, on forme des transistors à effet de champ 610 dans et sur les troisièmes portions 210. Plus précisément, on forme sur les troisièmes portions 210 des grilles 620, de préférence allongées orthogonalement à la direction des bandes 240A et 250A (figure 5A). Les parties oxydées 140A isolent les transistors 610 entre eux. Une même troisième portion 210 peut comprendre plusieurs transistors 610, par exemple des transistors ayant une borne de drain-source commune. De préférence, les grilles sont régulièrement espacées, et les positions des premières portions 140 ont été prévues pour que certaines des grilles 620 soient situées sur les parties 140A des premières portions 140. Les parties des troisièmes portions 210 situées sous les grilles 620 constituent des régions de formation de canal des transistors 610. Du fait de la présence des contraintes 310L, les transistors 610 sont des transistors contraints. De préférence, les parties des troisièmes portions 210 situées de part et d'autre des régions de formation de canal sont dopées de type P pour former des régions de drain et de source des transistors 610. Les transistors 610 sont ainsi à canal P. Dans la région de canal, la présence de contraintes de compression dans la direction drain-source (direction de longueur des transistors) et, sensiblement, l'absence de contrainte dans la direction de largeur des transistors, permet d'obtenir des transistors 610 à canal P particulièrement rapides. Les autres éléments des transistors à effet de champ ne sont pas décrits, les modes de réalisation décrits étant compatibles avec les procédés usuels de formation de transistors à effet de champ sur une portion d'une couche semiconductrice. En particulier, on pourra prévoir que des zones conductrices en contact électrique avec les régions de drain-source (c’est-à-dire des zones de contact ou prises de contact) soient formées, par exemple épitaxiées, sur les troisièmes régions 210 de part et d'autre des grilles 620. De préférence, on forme des transistors à effet de champ 630 dans et sur les quatrièmes portions 230. Plus précisément, les parties des quatrièmes portions 230 situées sous les grilles 620 constituent des régions de formation de canal des transistors 630. De préférence, les parties des quatrièmes portions 230 situées de part et d'autre des régions de formation de canal sont dopées de type N pour former des régions de drain-source des transistors 630. Les transistors 630 sont ainsi à canal N, et permettent de former, avec les transistors à canal P 610, des circuits numériques. De préférence, les transistors 610 et 630 sont type SOI complètement déserté, FDSOI (en anglais "Fully Depleted SOI"). Par transistor FDSOI, on entend ici que l'épaisseur de leur région de canal est inférieure à 10 nm. De préférence, dans la partie PCM, on a formé des points mémoire 640 à changement de phase. Les points mémoire 640 sont par exemple situés dans des couches isolantes, non représentées, recouvrant la structure. Chaque point mémoire est relié, de préférence connecté, à l'un des transistors bipolaires 545. Plus précisément, le point mémoire 640 et le transistor bipolaire 545 sont électriquement en série. Pour chaque point mémoire 640, un via 645 peut connecter le point mémoire 640 et le transistor 545 bipolaire associé. Dans la puce en fonctionnement, lors d'une étape d'écriture et/ou ou de lecture de la mémoire à changement de phase, le ou les points mémoires 640 concernés par l'écriture ou la lecture sont sélectionnés en rendant passants le ou les transistors bipolaires 545 en série avec ce ou ces points mémoire 640. Les transistors bipolaires 545 sont ainsi dénommés transistors de sélection. Dans la puce obtenue par le procédé ci-dessus : - les isolations électriques, constituées par les parties 140A des premières portions 140 oxydées, entre les transistors contraints 610 ; et - les isolations électriques, constituées par les parties 150A des deuxièmes portions 150 oxydées, entre les transistors bipolaires 545 de sélection de la mémoire à changement de phase, résultent d'une seule étape d'oxydation de la couche 120. Par rapport à un procédé dans lequel les isolants électriques auraient été obtenus à des étapes différentes, ceci permet de réduire le nombre d'étapes de formation de ces isolants. En même temps, le procédé présente l'avantage, mentionné ci-dessus, que les contraintes 310L sont maintenues dans la direction de longueur des transistors 610 et relâchées dans la direction de largeur. De préférence, dans le cas où les portions semiconductrices 420C et 420D ont été prévues dans les régions respectives 520 et 530, ces portions sont dopées, à cette étape ou à une étape antérieure, d'un même type de conductivité (parmi les deux types N et P) que le substrat 110 ou qu'un caisson dopé formé sous l'isolant 130 sous les régions respectives 520 et 530. Dans le cas où des caissons (non représentés) sont formés sous les régions respectives 520 et 530, ces caissons peuvent être isolés électriquement entre eux grâce à la tranchée isolante 510A. Chacune des portions semiconductrices 420C et 420D peut alors être surmontée d'une prise de contact. L'application d'un potentiel sur la prise de contact permet de polariser le substrat 110 ou le caisson sous la région 520, 530 concernée. Cette polarisation a pour rôle de contrôler électrostatiquement les transistors respectifs 610, 630, à travers l'isolant 130. Un tel contrôle est souhaitable, par exemple, pour modifier la tension de seuil des transistors 610, 630 en fonction d'un compromis recherché entre rapidité et consommation des transistors. De préférence, on a formé, en même temps que les grilles 620, des grilles 620A sur les empilements 430. Dans le cas où des zones de contact électrique avec les régions d'émetteur, de base et/ou de collecteur des transistors bipolaires 545 sont formées, par exemple épitaxiées, sur les portions semiconductrices 420A, les grilles 620A permettent de former ces zones sans risquer que des ponts conducteurs non désirés se forment sur les empilements 430 et provoquent des courts circuits entre transistors bipolaires 545 voisins. De préférence, dans la partie PW, on a formé en outre un transistor 660, ayant une grille 620B, dans et sur la portion semiconductrices 420B. Autrement dit, le transistor 660 a une région de formation de canal située dans une partie de la portion épitaxiée 420 située sous la grille 620B et séparée de la grille par un isolant de grille non représenté. De préférence, le transistor 660 a une épaisseur d'isolant de grille supérieure à celle des transistors 610 et 630. Ceci permet au transistor 660 d'avoir une tension grille-source maximum (au-delà de laquelle le transistor pourrait être endommagé) supérieure à celle des transistors 610 et 620. La grille 620B est, de préférence, formée en même temps que les grilles 620 et 620A. Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à la personne du métier. Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. Procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : prévoir une couche semiconductrice (120) située sur un isolant (130) recouvrant un substrat semiconducteur (110) ; oxyder des premières (140) et deuxièmes (150) portions de la couche semiconductrice jusqu'à l'isolant ; générer des contraintes (310) dans des troisièmes portions (210) de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; former des cavités (410) s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; former des transistors bipolaires (545) dans au moins une partie des cavités et des premiers transistors à effet de champ (610) dans et sur les troisièmes portions ; et former des points mémoire (640) à changement de phase reliés aux transistors bipolaires. Procédé selon la revendication 1, dans lequel : pour chacune des troisièmes portions (210), ladite couche (120) comprend une quatrième portion (230) s'étendant à côté de la troisième portion entre les portions oxydées ; des deuxièmes transistors (630) à effet de champ sont formés dans et sur les quatrièmes portions. Procédé selon la revendication 2, dans lequel les premiers transistors (610) sont à canal P et les deuxièmes transistors (630) sont à canal N. Procédé selon la revendication 2 ou 3, dans lequel des tranchées isolantes (510) s'étendent à travers ladite couche (120) et ledit isolant (130) jusqu'à un niveau situé à l'intérieur du substrat (110), les tranchées isolantes entourant des régions (520, 530, 540, 550) de la puce. Procédé selon la revendication 4, dans lequel au moins une (510A) des tranchées isolantes est située à cheval sur les troisièmes et quatrièmes portions. Procédé selon la revendication 4 ou 5, dans lequel une même région (520, 530) parmi lesdites régions comprend une autre partie des cavités (410), au moins une partie (140A, 140B) des premières portions (140), et au moins une partie des troisièmes portions (210) ou des quatrièmes portions (230). Procédé selon l'une quelconque des revendications 4 à 6, dans lequel : une première région (520) en forme de bande (240A) parmi lesdites régions comprend des parties des troisièmes portions (210) et des premières portions (140) ; une deuxième région (530) en forme de bande (250A) parmi lesdites régions, parallèle à la première région, comprend des parties des quatrièmes portions (230) et des premières portions (140) ; et les premières portions (140) s'allongent dans une direction orthogonales aux bandes, et les parties des premières portions situées dans la première région sont alignées avec les parties des premières portions situées dans la deuxième région. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel les contraintes (310) résultent d'une modification de la composition de ladite couche dans les troisièmes portions. Procédé selon la revendication 8, dans lequel la modification de composition comprend une épitaxie de silicium-germanium (220) sur les troisièmes portions, suivie d'un traitement thermique. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel ladite couche (120) est une couche de silicium. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel les premiers transistors (610) sont de type FDSOI. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel des zones semiconductrices dopées d'émetteur, de base et de collecteur des transistors bipolaires sont situées dans des portions épitaxiées (420A) dans ladite au moins une partie des cavités (410). Procédé selon l'une quelconque des revendications 1 à 12, dans lequel des transistors à effet de champ supplémentaires (660) sont formés dans et sur un semiconducteur épitaxié (420B) dans une partie des cavités (410). Procédé selon l'une quelconque des revendications 1 à 13, dans lequel des grilles (620A) sont formées sur les deuxièmes portions (150) entre les transistors bipolaires (545). Puce électronique fabriquée par la mise en œuvre du procédé selon l'une quelconque des revendications 1 à 14.