FR 3109243 A1 20211015 FR 2003654 A 20200410 Procédé de caractérisation de transistors SOI destiné à déterminer au moins un couple d’une tension électrique et d’une température à appliquer pour atténuer les effets des radiations sur les transistors ; le procédé comprenant les étapes : mesurer une courbe initiale caractéristique (I d - V g ) 0 du fonctionnement du transistor, exposer l’échantillon à des radiations pour atteindre une dose absorbée prédéterminée, pour chaque valeur de tension électrique prise parmi une pluralité de valeurs, appliquer la valeur de tension électrique (V bg ) i et réitérer la première étape pour obtenir une nouvelle courbe caractéristique, chauffer l’échantillon à une température de chauffe pendant une durée déterminée, répéter les étapes de mesure et de chauffe en faisant varier la température de chauffe par valeurs croissantes, comparer au moins une nouvelle courbe obtenue avec la courbe initiale pour déterminer au moins un couple de valeurs de température et tension (T opt , V bg_opt ) n respectant un critère de variation. Figure pour l’abrégé : Fig. 4 Procédé de caractérisation de transistors pour l’atténuation d’effets d’irradiations sur un circuit intégré fabriqué en technologie SOI. Champ d’application L’invention concerne un procédé de caractérisation de transistors MOSFET pour l’atténuation des effets d’irradiations sur les circuits intégrés basés sur ces transistors et plus spécifiquement les transistors comprenant une couche d’isolant enterrée dans le substrat. Un exemple de technologie de transistor MOSFET ayant une couche d’isolant enterré dans le substrat est la technologie FDSOI, acronyme en anglais de Fully Depleted Silicon-on-Insulator pouvant être traduit en « silicium sur isolant entièrement déplété ». Cette technologie présente plusieurs avantages par rapport aux technologies basées sur des substrats massifs standards en termes de performance analogique, consommation électrique et de robustesse. Ainsi, la technologie FDSOI est un bon candidat pour les applications critiques dans des environnements à conditions extrêmes tel que le nucléaire et l’aérospatial. La fiabilité des composants et la robustesse des circuits intégrés représentent des critères fondamentaux pour ce type d’application. La figure 1 représente des vues en coupe de l’implémentation de quatre transistors différents de type FDSOI. Le schéma 101 est un transistor 11 de type NMOS à tension de seuil régulière (RVT pour Regular VT). Le schéma 102 est un transistor FDSOI 12 de type PMOS à tension de seuil régulière (PMOS-RVT). Le schéma 103 est un transistor FDSOI 13 de type NMOS à basse tension de seuil LVT (LVT pour Low VT). Le schéma 104 est un transistor FDSOI 14 de type PMOS à basse tension de seuil (PMOS-RVT). Le transistor 11 dans le schéma 101 de type NMOS-RVT selon la technologie FDSOI est réalisé sur un substrat 2 à base de semi-conducteur dopé P. Une couche de matériau diélectrique isolant, généralement un oxyde noté BOX, vient séparer l’ensemble composé des zones dopées N formant le drain D et la source S et la région du semi-conducteur 3 contenant le canal de conduction du reste du substrat 2. Une grille G est obtenue par superposition d’une couche d’oxyde et d’une couche métallique sur la région 3 du canal de conduction de manière semblable à une grille d’un transistor MOS sur un substrat de semi-conducteur massif. Des tranchées latérales d’isolation STI en oxyde sont rajoutées de chaque côté du transistor 11 pour assurer une isolation électrique du composant. Des couches de matériau conducteur, généralement métalliques, sont déposées sur la grille G, le drain D et la source S pour permettre la connexion électrique à ces terminaux. De plus, un terminal supplémentaire B est rajouté par le dépôt d’une couche métallique sur la région délimitée par deux tranchées latérales d’isolations STI adjacentes au transistor 11. L’application d’une tension électrique sur le terminal B permet de polariser la couche d’oxyde enterrée BOX et de faire varier ainsi la tension de seuil V th du transistor 1. Le mécanisme de contrôle de la tension de seuil V th sera détaillé ultérieurement. Cette opération est communément désignée par le terme anglais « Back-Biasing ». Le transistor 12 de type PMOS-RVT du schéma 102 présente exactement la même structure que celui du schéma 101 sauf pour la distribution du dopage puisqu’il s’agit d’un transistor PMOS. Le substrat 2 est dopé N, le drain D et la source S sont dopés P. Concernant le transistor 13 de type NMOS-LVT, la seule différence avec le transistor 11 du schéma 101 est l’inversion du type de dopage du substrat 2 dopé N. Concernant le transistor 13 de type PMOS-LVT, la seule différence avec le transistor 12 du schéma 102 est l’inversion du type de dopage du substrat 2 dopé P. L’invention s’applique plus généralement aux transistors de type SOI ou à tout transistor ayant une couche d’isolant enterrée dans le substrat dont le potentiel électrique peut être contrôlé via un terminal connecté au substrat semi-conducteur comme représenté dans la figure 1. Problème soulevé Les circuits intégrés CMOS, implémentés dans des systèmes pour des applications aérospatiales ou nucléaires sont amenés à fonctionner dans des environnements radiatifs. L’exposition des transistors à des irradiations d’une façon permanente et pour des longues durées provoque une dégradation des caractéristiques électriques des transistors. Lors d’une exposition prolongée à des irradiations, des paires électron-trous sont créées suite à l’interaction des rayonnements avec les matériaux constitutifs du semi-conducteur. Des charges positives (trous) et négatives (électrons) sont alors créées dans les couches d’oxyde du transistor à savoir l’oxyde de la grille G, l’oxyde enterré dans le substrat BOX (dans le cas des substrats SOI) et dans les tranchées d’isolation STI. Les charges négatives peuvent migrer pour être évacuées, par contre les charges positives (trous) sont piégées dans le volume des différentes couches d’oxyde ou au niveau de l’interface entre la couche d’oxyde et le volume en matériaux semi-conducteur (substrat 2 ou région de conduction 3) à cause de leur faible mobilité μ p (de l’ordre de 10 -5 à 10 -7 cm 2 .V -1 .s -1 à 300K dans le dioxyde de silicium (SiO 2 )par exemple contre 20 cm 2 .V -1 .s -1 pour les électrons). L’accumulation des charges piégées dans les oxydes et aux interfaces est appelée l’effet des doses totales de radiations ionisantes ou plus couramment effet TID acronyme du terme anglais « Total Ionizing Dose ». D’un point de vue pratique, l’effet TID provoque trois dégradations dans un transistor MOS : un décalage de la tension de seuil V th induisant un probable dysfonctionnement du circuit intégré ; une décroissance de la pente sous la tension de seuil dans la courbe caractéristique Id-Vg induisant une diminution de la performance du circuit intégré ; l’augmentation des courants de fuite induisant une augmentation de la consommation énergétique du système. Il est ainsi nécessaire pour les circuits intégrés à base de transistor MOS et utilisés pour des applications critiques (nucléaire, aérospatial) de développer des méthodes de durcissement pour respecter les contraintes de robustesse plus strictes et résoudre les effets des irradiations ionisantes. Art antérieur/ Restrictions de l’état de l’art Le brevet d’invention US9064824 B2 décrit une méthode de packaging, de régénération de composant CMOS et d’assemblage permettant d’allonger la durée de vie utile d’un circuit intégré sous irradiation. Cette méthode utilise un dispositif régénérateur qui peut être une résistance de chauffe ou une source de lumière émettant des ondes électromagnétiques. Lorsque le dispositif régénérateur est composé d’une résistance de chauffe, la température utilisée est supérieure à 200°C. Cette solution présente l’inconvénient d’accélérer le vieillissement des transistors à cause de cycles de chauffe à température très élevée. Le brevet CN108511402 B décrit une méthode basée sur des recuits thermiques pour renforcer la résistance aux radiations des circuits CMOS avec des cycles de température comprise entre 60 °C et 100 °C. Cependant, cette solution présente l’inconvénient de mettre à l’arrêt le circuit pour de longues durées rendant le système indisponible pendant la régénération par traitement thermique. Le brevet CN1142584 C, décrit une méthode pour améliorer la qualité d’image d’un capteur vidéo numérique CMOS. Cette méthode s’appuie sur l’application de recuits thermiques dont la température est comprise entre la température ambiante et 100 °C, avec des durées comprises entre 40 minutes et 15 jours. Similairement à la solution précédente, cette solution présente l’inconvénient de mettre à l’arrêt le circuit pour de longues durées rendant le système indisponible pendant la régénération par traitement thermique. La publication de M. Gaillardin et al, intitulée « High total ionizing dose and temperature effects on micro- and nano- electronic devices » décrit les effets des fortes doses ionisantes sur différentes technologies microélectroniques dont la technologie FDSOI. La publication de M. Gaillardin et al, intitulée « Total ionizing dose effects mitigation strategy for nanoscaled FDSOI technologies » décrit une méthode de mitigation des effets de la dose ionisante sur la technologie FDSOI. D’une façon générale, deux techniques de durcissement sont utilisées pour corriger les dégradations d’un circuit intégré à base de transistors MOS exposé à des irradiations. La première technique de durcissement est le traitement thermique. Il est basé sur le recuit thermique du circuit à une température T, le circuit étant mis à l’arrêt pendant la durée du traitement. Les méthodes de traitement utilisées nécessitent par exemple un recuit à une température entre 250C° et 300°C pendant quelques dizaines de minutes pour régénérer efficacement les composants du circuit du point de vue de l’accumulation des charges dans les couches d’oxyde. Ce type de traitement permet d’évacuer les charges accumulées par effet TID et ainsi résoudre les trois dégradations citées précédemment à savoir, le décalage de la tension de seuil, la variation de la pente sous-seuil et l’augmentation des courants de fuite. Cependant, l’exposition répétée et prolongée à des hautes températures accélère le vieillissement des composants et réduit ainsi la durée de vie du système. Les mécanismes de vieillissement des circuits intégrés, comme l’électromigration et l'instabilité en température provoquée par la polarisation négative (NBTI acronyme de Negative Bias Temperature Instability), sont accentués par l’exposition du circuit à des hautes températures. De plus, le recuit du circuit nécessite sa mise à l’arrêt pendant le traitement et ainsi le système n’est pas disponible pour l’utilisation, ce qui n’est pas souhaitable dans des applications critiques. Un troisième inconvénient de cette technique concerne les contraintes thermomécaniques dues aux cycles thermiques qui peuvent engendrer des phénomènes de dilatation thermique et une fatigue des différents matériaux qui composent le circuit intégré sur un substrat semi-conducteur. La seconde technique de durcissement est le traitement électrique. Ce type de traitement pour atténuer l’effet TID est applicable pour les transistors ayant une couche d’oxyde BOX enterré dans le substrat semi-conducteur sous la zone de conduction du transistor. L’application d’une tension V b g sur la couche d’oxyde enterré BOX permet de contrôler la tension de seuil V th . Ainsi, en appliquant une tension V bg convenable sur la couche d’oxyde enterrée BOX (qu’on pourra considérer comme grille arrière), le décalage de la tension de seuil V th suite à une exposition à des irradiations peut être compensé. Cependant, cela se limite à une mesure de compensation car les charges positives piégées dans le volume ou à l’interface des couches d’oxyde ne sont pas évacuées. Les dégradations liées à la pente sous-seuil et aux courants de fuite ne sont pas résolus par le traitement électrique. De plus, la plage de tension applicable sur la couche d’oxyde enterrée BOX, via un terminal dédié, est limitée par la tension maximum permise par la technologie. Réponse au problème et apport solution Pour pallier les limitations des solutions existantes en ce qui concerne l’efficacité de l’atténuation des effets des irradiations sur les circuits intégrés CMOS réalisés sur des substrats semi-conducteurs contenant une couche d’isolant enterrée, l’invention propose un procédé de caractérisation basé sur la combinaison des traitements thermiques par chauffe et électriques par application d’une tension sur la couche d’oxyde enterré BOX de façon à limiter les effets secondaires de vieillissement induits par les hautes températures et avoir un niveau de durcissement acceptable face à l’exposition à des irradiations d’une façon permanente. Cette méthode de caractérisation permet de déterminer un ensemble de couples de valeurs de température T à appliquer pendant une durée Δt et de tension V bg à appliquer pour une certaine valeur de la dose accumulée suite à une exposition à des irradiations d’un circuit intégré IC. L’ensemble des couples obtenus par le procédé de caractérisation constitue une base de données exploitable pour optimiser le procédé de durcissement du circuit intégré exposé à des irradiations en tenant en compte du compromis entre l’efficacité de l’atténuation des effets de ces irradiations et la minimisation des effets secondaires d’un traitement thermique à haute température ou pendant de longues durées. Résumé /Revendications L’invention a pour objet un procédé de caractérisation d’un échantillon constitué d’au moins un transistor réalisé sur un support composé d’un substrat semi-conducteur. Le procédé est destiné à déterminer au moins un couple d’une tension électrique et d’une température à appliquer à l’échantillon pour atténuer les effets d’irradiation sur ledit l’échantillon. Chaque transistor comprend une couche isolante enterrée dans le substrat semi-conducteur et un terminal agencé pour permettre l’application d’une tension électrique sur la couche isolante enterrée. Le procédé de caractérisation comprend les étapes suivantes pour au moins un transistor de l’échantillon : mesurer une courbe initiale caractéristique du fonctionnement du transistor, exposer l’échantillon à des irradiations pour atteindre une dose absorbée prédéterminée, pour chaque valeur de tension électrique prise parmi une pluralité de valeurs, appliquer la valeur de tension électrique sur le terminal B de chaque transistor et réitérer l’étape i) pour obtenir une nouvelle courbe caractéristique, chauffer l’échantillon à une température de chauffe pendant une durée déterminée, répéter les étapes iii) et iv) en faisant varier la température de chauffe par valeurs croissantes, comparer au moins une nouvelle courbe obtenue des étapes iii) et v) avec la courbe initiale pour déterminer au moins un couple de valeurs de température et tension respectant au moins un critère prédéfini de variation entre la courbe initiale et une nouvelle courbe. Selon un aspect particulier de l’invention, le procédé est réalisé sur une pluralité d’échantillons, tel que la valeur maximale de la dose absorbée prédéterminée est différente pour chacun des échantillons. Selon un aspect particulier de l’invention, les courbes caractéristiques mesurées sont des courbes de variation du courant du drain vers la source du transistor en fonction de la tension entre la grille et la source du transistor. Selon un aspect particulier de l’invention, le critère de variation de l’étape vi) du procédé est pris parmi un critère de variation de la tension de seuil de la nouvelle courbe par rapport à une tension de seuil initiale ou un critère de variation de la pente sous-seuil de la nouvelle courbe par rapport à une pente sous-seuil initiale. Selon un aspect particulier de l’invention, chaque transistor à caractériser est un transistor de type SOI. Selon un aspect particulier de l’invention, chaque transistor à caractériser est un transistor de type FDSOI. Selon un aspect particulier de l’invention, au moins un transistor à caractériser est un transistor à tension de seuil régulière NMOS-RVT, PMOS-RVT ou un transistor à tension de seuil limitée NMOS-LVT, PMOS-LVT. Selon un aspect particulier de l’invention, au moins un transistor à caractériser est un transistor avec une grille à oxyde épais ou une grille à oxyde fin. Selon un aspect particulier de l’invention, la température de chauffe varie entre 150°C et 250°C. L’invention a aussi pour objet une méthode de compensation des effets d’irradiation sur un circuit intégré réalisé sur substrat semi-conducteur. Le circuit intégré comprend des transistors ayant chacun une couche isolante enterrée dans le substrat semi-conducteur et un terminal agencé pour permettre l’application d’une tension électrique sur la couche isolante enterrée (BOX) .La méthode comprend les étapes suivantes : mesurer le niveau d’une dose d’irradiation accumulée résultant de l’exposition du circuit à des irradiations ; sélectionner pour chaque transistor un couple parmi un ensemble de couples de valeurs de température et tension obtenus par le procédé de caractérisation selon l’invention en fonction de la valeur de la dose d’irradiation mesurée ; mettre à l’arrêt le circuit intégré ; déclencher une chauffe de l’ensemble du circuit intégré à la température choisie pendant une durée déterminée ; remettre sous tension le circuit intégré et appliquer la tension choisie sur au moins un transistor du circuit intégré. L’invention a aussi pour objet un dispositif de compensation de l’effet d’irradiations sur un circuit intégré comprenant: un capteur d’irradiation pour mesurer le niveau d’une dose d’irradiations accumulée résultant de l’exposition du circuit à des irradiations ; un étage de mémoire contenant l’ensemble des couples de valeurs de température et tension obtenus par un procédé de caractérisation selon l’invention associés à une ou plusieurs valeurs de dose d’irradiations accumulée ; une unité de contrôle connectée à l’étage de mémoire et au capteur d’irradiation, configurée pour sélectionner un couple parmi un ensemble de couples de valeurs de température et tension selon la valeur de la dose mesurée et pour mettre à l’arrêt le circuit intégré ; au moins un générateur de tension connecté à l’unité de contrôle pour appliquer la tension choisie sur au moins un transistor du circuit intégré et un circuit de chauffe connecté à l’unité de contrôle pour chauffer l’ensemble du circuit intégré à la température choisie pendant une durée déterminée. D’autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description qui suit en relation aux dessins annexés suivants. représente différents types de transistors CMOS réalisés sur un substrat semi-conducteur contenant une couche d’isolant enterrée. représente des courbes caractéristiques (Id-Vg) obtenues suite à l’application de différentes valeurs de tensions sur la couche d’isolant enterré d’un transistor préalablement exposé à des irradiations. représente des courbes caractéristiques (Id-Vg) obtenues suite à l’application de différentes valeurs de température de chauffe à un transistor préalablement exposé à des irradiations. représente un diagramme fonctionnel des étapes du procédé de caractérisation des transistors sur un seul échantillon selon l’invention. représente des diagrammes fonctionnels des procédés de caractérisation selon la figure 4 appliqués sur une pluralité d’échantillons avec différentes valeurs de dose absorbée. représente des courbes caractéristiques (Id-Vg) obtenues suite à la combinaison du traitement thermique et du traitement électrique d’un transistor préalablement exposé à des irradiations. représente un diagramme fonctionnel des étapes du procédé de compensation des effets des irradiations sur un circuit intégré utilisant les résultats du procédé de caractérisation selon l’invention. représente un diagramme fonctionnel d’un exemple de dispositif pour implémenter le procédé de compensation de la figure 8 selon l’invention. L’invention propose un procédé de caractérisation basé sur la combinaison des traitements thermiques par chauffe et électriques par application d’une tension sur la couche d’oxyde enterré BOX de façon à limiter les effets secondaires de vieillissement induits par les hautes températures et avoir un niveau de durcissement acceptable face à l’exposition à des irradiations d’une façon permanente. Cette méthode de caractérisation permet de déterminer un ensemble de couples de valeurs de température T à appliquer pendant une durée Δt et de tension V bg à appliquer pour une certaine valeur de la dose accumulée suite à une exposition à des irradiations d’un circuit intégré IC. La figure 2 illustre un exemple de résultats obtenus suite à l’application de plusieurs valeurs de tension V bg (Back-Biasing) pour compenser l’effet d’une exposition générant une dose accumulée dose 1 =100kGy. A titre d’exemple, les différentes valeurs de tensions V bg sont { -0,4V; -0,8V ; -1,2V ; -1,4V}. Pour chaque valeur de tension V bg appliquée, une courbe (Id-Vg) i est représentée à la figure 2. La courbe (Id-Vg) 1 correspond à V bg = -0,4V . La courbe (Id-Vg) 2 correspond à V bg = -0,8V . La courbe (Id-Vg) 2 correspond à V bg = -1,2V . La courbe (Id-Vg) 3 correspond à V bg = -1,4V . On peut observer la courbe initiale (Id-Vg) 0 située à l’extrémité droite de l’ensemble des courbes (Id-Vg) i et la courbe (Id-Vg) rad correspondant à l’échantillon juste après l’exposition aux irradiations située à l’extrémité gauche. La différence entre (Id-Vg) 0 et (Id-Vg) rad traduit l’effet d’une dose d’irradiations de 100kGy sur les transistors exposés avec une diminution de la tension de seuil de l’ordre de 150 mV et une baisse de l’ordre de 25% de la pente sous-seuil. L’application d’une tension V bg permet de déplacer la courbe post-irradiation (Id-Vg) rad vers la droite dans la direction de la courbe initiale (Id-Vg) 0 mais sans l’atteindre. De plus, il est à noter que toutes les courbes obtenues après application de V bg sur les couches d’oxyde enterrées BOX présentent des pentes sous-seuil SS i égales à celle de la courbe (Id-Vg) rad . On peut ainsi conclure à la limitation du traitement électrique à la compensation du décalage de la tension seuil V th et non des autres effets TID détaillés précédemment. Il n’est pas possible de remettre les transistors à leur état initial en se limitant à un traitement électrique (en obtenant au moins une courbe (Id-Vg) i superposée avec la courbe initiale (Id-Vg) 0 ). La figure 3 représente un exemple de courbes caractéristiques (Id-Vg) j obtenues suite à l’application de différentes valeurs de température de chauffe pendant une durée prédéterminée, par exemple égale à 18 min, sur un circuit étant préalablement exposé à des irradiations pour une dose de 100kGy. A titre d’exemple, les différentes températures T j sont {150°C ; 200°C ; 250°C}. La courbe (Id-Vg) 1 correspond à T 1 = 150°C . La courbe (Id-Vg) 2 correspond à T 2 = 200°C . La courbe (Id-Vg) 3 correspond à T 3 = 250°C. On peut constater qu’il est nécessaire de monter à des hautes températures sans toujours avoir une superposition parfaite entre les courbes obtenues et la courbe caractéristique initiale. Cela met en évidence la limitation de ce type de traitement à des basses températures ( A partir des figures 2 et 3 on peut constater les limitations liées à l’utilisation d’un procédé de durcissement basé uniquement sur le traitement thermique ou le traitement électrique. La figure 4 sert à illustrer les différentes étapes du procédé de caractérisation CARAC d’un (ou plusieurs) transistors réalisés dans un échantillon basé sur un substrat semi-conducteur contenant une couche d’isolant, généralement une couche d’oxyde, pour déterminer un ou plusieurs couples optimaux de valeurs de température T à appliquer pendant une durée Δt et de tension V bg à appliquer pour une certaine valeur de dose accumulée suite à une exposition à des irradiations d’un circuit intégré IC. Les entrées initiales pour le procédé de caractérisation CARAC sont les suivantes : l’échantillon E1, la durée de chauffe Δt et la dose absorbée dose 1 par l’échantillon E1 à caractériser suite à une irradiation. L’échantillon E1 consiste en un « wafer » de type FDSOI sans perte de généralité. (« wafer » est un terme communément utilisé en microélectronique pour une plaque très fine de matériau semi-conducteur utilisée pour fabriquer des composants de microélectronique). Plusieurs transistors à caractériser de type FDSOI sont fabriqués préalablement sur l’échantillon E1. Les transistors FDSOI utilisés peuvent être de différents types tel que décrits à la figure 1, par exemple, des transistors de type NMOS et PMOS à tension de seuil régulière (transistors 11 et 12 de la figure 1) ou des transistors à basse tension de seuil (transistors 13 et 14 de la figure 1). La valeur de la dose absorbée suite à une irradiation notée dose 1 (en kGy) , un ensemble de valeurs de températures régulièrement espacées dans un intervalle déterminé (en C°) et la durée de chauffe Δt (en min) sont aussi des entrées prédéterminées pour réaliser le procédé de caractérisation CARAC. L’étape (i) consiste en une mesure d’une courbe caractéristique des transistors implémentés dans l’échantillon E1 pour déterminer des caractéristiques technologiques du transistor à son état initial. Sans perte de généralité, la courbe caractéristique du transistor établie dans l’étape (i) est la courbe (Id-Vg) correspondant à la variation du courant Id du drain D vers la source S en fonction de la tension Vg entre la grille G et la source S connectée à la masse électrique. Selon la technologie du transistor, d’autres types de courbes caractéristiques peuvent être envisagées sans sortir du cadre de l’invention. Nous allons noter (Id-Vg) 0 la courbe caractéristique initiale d’un transistor mesurée pendant l’étape (i). Un exemple de courbe (Id-Vg) 0 est illustrée sur la figure 2 décrite précédemment. A partir de cette courbe, on peut déterminer deux paramètres fondamentaux. Le premier paramètre est la tension de seuil initiale V th _0 . Cette tension correspond à la tension de grille Vg correspondant à la valeur de référence du courant Ids tel que Ids=0,1µA .W/L avec W la largeur de la grille du transistor et L la longueur de la grille. Plus généralement, l’Homme de l’art peut exploiter une courbe caractéristique Id-Vg pour extraire la valeur de la tension de seuil V th à l’aide de techniques calculatoires ou graphiques. Le second paramètre est la pente sous-seuil initiale SS 0 qui correspond à la pente de variation du courant Id lors de la transition de la valeur quasi-nulle (transistor non passant) à la valeur de courant de saturation (transistor totalement passant). Ces deux caractéristiques technologiques sont des paramètres clés de la performance et de la fiabilité de tout circuit intégré basé sur des transistors de type MOS d’une façon générale. Toute variabilité excessive sur ces caractéristiques techniques des transistors peut s’avérer fatale pour le bon fonctionnement du circuit. Ainsi, la courbe caractéristique initiale (Id-Vg) 0 obtenues lors de l’étape (i) représente une référence d’un fonctionnement normal du transistor non exposé à des irradiations. La deuxième étape (ii) consiste à exposer l’échantillon E1 à des irradiations jusqu’à accumuler une valeur prédéterminée de la dose notée dose 1 . Sans perte de généralité et à titre d’exemple, dans un environnement expérimental l’étape d’irradiation (ii) peut être réalisée par des sources de Cobalt 60 radioactif ( 60 Co) générant des rayons γ. Les dispositifs expérimentaux utilisés permettent d’atteindre un débit de dose qui varie entre 100Gy/h et 1,3 kGy/h. Ainsi une exposition pendant 77 heures permet d‘atteindre une dose 1 = 100kGy sur l’échantillon E1. Une étape optionnelle (ii’) peut être ajoutée au procédé de caractérisation CARAC consistant à mesurer la courbe caractéristique (Id-Vg) rad de chacun des transistors à caractériser juste après l’exposition à des irradiations pendant l’étape (ii). Cela permettra d’évaluer le décalage de la courbe (Id-Vg) rad par rapport à la courbe caractéristique initiale (Id-Vg) 0 et donc de quantifier l’effet de la dose sur le fonctionnement de chacun des transistors. Un exemple de la courbe après irradiation (Id-Vg) rad est illustré dans la figure 5. La figure 5 illustre le décalage par rapport à la courbe initiale induisant une variation dans la tension de seuil V th_0 - V th_rad et de la pente sous-seuil SS 0 -SS rad . La troisième étape (iii) consiste à appliquer une pluralité de valeurs de tension négative V bg sur chacun des transistors NMOS 11 et 13, et une pluralité de valeurs de tension positive V bg sur chacun des transistors PMOS 12 et 14 implémentés sur le « wafer» de l’échantillon E1 à travers leurs terminaux B connectés aux couches d’oxyde enterrées BOX. Si on applique M valeurs de tensions V bg , la courbe caractéristique (Id-Vg) i pour i un entier de 1 à M est mesurée pour chaque valeur. L’étape suivante (iv) consiste en une chauffe de l’échantillon E1 mis hors tension à une température T pendant une durée Δt de l’ordre de quelques dizaines de minutes. La température de chauffe utilisée dans les opérations de traitement de durcissement selon l’état de l’art face aux effets TID varie entre 250°C et 300°C ce qui représente des hautes valeurs de température accélérant le vieillissement des composants et réduisant alors la durée de vie du circuit intégré IC. L’objectif du procédé de caractérisation selon l’invention est de déterminer les paramètres permettant d’avoir un traitement mixte thermique et électrique à basse température. A titre d’exemple, la température choisie pour la réalisation de l’étape (iv) varie entre 150°C et 250°C pour une durée Δt de 18 minutes. Dans cet exemple, la température T=150°C est prise comme température de chauffe initiale. La réalisation de l’étape (iv) peut être faite en utilisant des résistances métalliques intégrées dans le substrat semi-conducteur et alimentées par un courant pour chauffer l’ensemble du circuit intégré. On parle ici d’un dispositif de chauffe interne. Une autre façon de réaliser l’étape (iv) consiste à utiliser des dispositifs de chauffage externes adaptés communément utilisés dans l’industrie microélectronique. Ensuite, l’étape (v) consiste en une répétition des étapes (iii) et (iv) avec des paliers de température T j croissants. Ainsi, on réalise plusieurs itérations des étapes de chauffe, de traitement électrique et de mesure des courbes pour toutes les tensions V bg et pour chaque palier de température. Autrement dit cette étape (v) consiste à appliquer à nouveau différentes valeurs de tensions V bg aux transistors et à mesurer pour chaque valeur de tension la courbe caractéristique (Id-Vg)’ j des transistors pour j variant de 1 à M de façon similaire à l’étape (iii) pour chaque palier de température. Cela permet d’obtenir l’ensemble des courbes (Id-Vg)’ j résultant de la combinaison du traitement thermique à une température T j appartenant à l’ensemble {150°C, 200°C, 250°C} par exemple pendant une durée Δt et du traitement électrique à une tension V bg de l’ensemble {-0,4V, -0,8V,-1,2V, -1,6V} par exemple. Il faut bien retenir que c’est l’énergie reçue par le circuit lors d’une opération de chauffe qui détermine l’efficacité du durcissement par traitement thermique. Cette énergie est déterminée par la durée et la température de la chauffe. Ainsi, plus l’énergie de chauffe est grande plus les charges positives accumulées dans l’oxyde sont libérées et le transistor est régénéré. Enfin, l’étape finale (vi) consiste à comparer l’ensemble des courbes (Id-Vg)’ j pour j de 1 à M et (Id-Vg) i pour i de 1 à M avec la courbe caractéristique initiale (Id-Vg) 0 pour déterminer l’ensemble des courbes qui s’approche le plus de la courbe initiale et donc qui correspond à un traitement mixte suffisamment efficace pour régénérer les transistors suite à leur exposition à des irradiations. Il est obtenu ainsi un ensemble de couples optimaux (T, V bg_opt ) n , avec n de 1 à N, de valeurs composés de la température utilisée pendant l’étape (v) et de la tension appliquée V bg qui donne un résultat respectant un critère minimum de régénération ou compensation. A titre d’exemple, plusieurs critères sont envisageables. Un premier critère correspond à une variation de la tension de seuil V th obtenue après traitement mixte par rapport à la tension de seuil initiale V th0 . Par exemple, ce premier critère correspond à une variation entre les deux tensions inférieure ou égale à un seuil prédéterminé. Ce seuil est, par exemple fixé à 5mV. Un autre critère possible correspond à une variation relative de la pente sous-seuil SS i par rapport à la pente sous-seuil SS 0 initiale. Par exemple, ce second critère est défini de sorte que la variation relative entre les deux valeurs de pentes est inférieure ou égale à un seuil prédéterminé, par exemple égal à 10%. Il est possible de combiner les deux critères de variation cités précédemment pour retenir un couple de températures et de tension. Ainsi, il est nécessaire que le traitement thermoélectrique obéisse aux deux critères ensembles. Dans le cas où la valeur de la dose d’irradiations est faible, l’étape (vi) peut conduire à sélectionner un couple de valeurs avec une température égale à l’ambiante. Dans ce cas, seul le traitement électrique sera mis en œuvre. A l’issue de l’étape (vi) on obtient ainsi une liste de couples de valeurs optimales (T, V bg_opt ) n pour une durée de chauffe donnée en fonction de la dose absorbée dose 1 suite à l’étape (ii). De plus, on obtient une liste de couples de valeurs optimaux pour chaque type de transistors caractérisés dans l’échantillon E1 selon le nœud technologique (40nm, 20nm..), l’épaisseur de l’oxyde (GO1, GO2) ou le type de tension de seuil (RVT , LVT). Sans sortir du cadre de l’invention, d’autres paramètres caractéristiques du fonctionnement des transistors peuvent être mesurés tels que les courants de fuite. Ainsi, d’autres courbes caractéristiques peuvent être mesurées et d’autres critères de comparaison peuvent être envisagés. La figure 5 représente des diagrammes fonctionnels des procédés de caractérisation CARAC selon la figure 2 appliqués sur une pluralité d’échantillons E1, E2 et E3 avec le même ensemble de paliers de températures T j de {150°C, 200°C, 250°C} par exemple et pour plusieurs valeurs de doses absorbées dose 1 , dose 2 et dose 3 . La durée de chauffe Δt est la même pour tous les échantillons. Dans le cas où les échantillons E1, E2 et E3 sont identiques, le procédé de la figure 5 permet de générer un ensemble de couples optimaux pour les transistors réalisés sur ces échantillons irradiés à des doses différentes pour l’ensemble des températures T j . Cela permet d’obtenir l’ensemble F composé de l’union des ensembles de couples obtenus pour chaque dose notés f1, f2, f3. Cela permet d’avoir ainsi une base de données de valeurs optimales pour réaliser un traitement de durcissement mixte pour plusieurs valeurs de dose absorbées dose 1 , dose 2 et dose 3 . Il est possible d’adapter le procédé de caractérisation CARAC pour constituer la base de données F de couples de valeurs optimaux selon les spécificités techniques et opérationnelles du circuit intégré IC. Ainsi, le procédé de caractérisation selon l’invention permet d’obtenir pour un échantillon E1 des ensembles de couples en fonction de la dose accumulée dose 1 . Mais aussi, il est possible d’obtenir notamment des couples de valeurs en fonction de la détermination des critères de choix détaillés précédemment. Il est possible d’obtenir notamment des couples de valeurs en fonction du type des transistors caractérisés. La compilation de tous ces résultats permet de constituer enfin une base de données adéquate, notée F global . La figure 6 illustre un exemple de courbes obtenues suite à l’application d’un traitement de durcissement mixte thermique-électrique utilisant des couples de valeurs optimales pour une dose 1 =100kGy et une durée de chauffe de 18min. La courbe (Id-Vg)’ 1 correspond à un premier couple (200°C, -0,8V). La courbe (Id-Vg)’ 2 correspond à un deuxième couple (250°C,-0,4V). La superposition des deux courbes (Id-Vg)’ 1 et (Id-Vg)’ 2 avec la courbe caractéristique initiale (Id-Vg) 0 montre l’efficacité du traitement mixte et la possibilité d’obtenir le même résultat de durcissement avec une température plus basse que les températures utilisées dans les solutions de l’état de l’art. Dans la section suivante, nous allons décrire un exemple d’une méthode de compensation COMP et d’un dispositif de compensation DC utilisant la base de données F global obtenue par le procédé de caractérisation CARAC. Sans perte de généralité, la méthode COMP et le dispositif DC présentent une mise en œuvre pratique pour les résultats du procédé de caractérisation selon l’invention. La figure 7 représente un diagramme fonctionnel des étapes du procédé de compensation COMP des effets des irradiations sur un circuit intégré IC utilisant les résultats du procédé de caractérisation CARAC selon l’invention. La figure 8 illustre d’un exemple de dispositif DC pour implémenter le procédé de compensation COMP de la figure 7 selon l’invention. Nous allons dans ce qui suit décrire les figures 7 et 8 ensembles car il s’agit de deux schémas qui traitent des caractéristiques d’un point de vue méthode et d’un point de vue implémentation matérielle de cette méthode. Le dispositif de compensation DC agissant sur un circuit intégré IC comprend les éléments suivants : un capteur d’irradiation CI ; un étage de mémoire MEM contenant la base de données F global obtenue par le procédé de caractérisation selon l’invention pour une ou plusieurs valeurs de la dose accumulée; une unité de contrôle CONT connectée à l’étage de mémoire MEM et au capteur d’irradiation CI ; un générateur de tension GEN connecté à l’unité de contrôle CONT et aux terminaux B des transistors du circuit intégré IC et un circuit de chauffe HT commandé par l’unité de contrôle CONT. Lorsqu’un circuit IC est exposé à des irradiations pendant de longues durées, la première étape a) de la méthode de compensation COMP consiste à mesurer la dose absorbée par le système irradié lors de son fonctionnement via le capteur d’irradiation CI qui va générer un signal selon la valeur de la dose mesurée dose mes . Le signal peut être analogique ou numérique selon la conception du système. Le signal de mesure dose mes est propagé à une entrée de l’unité de contrôle CONT. En réponse à ce signal mesuré, l’unité de contrôle réalise l’étape b) consistant à choisir un couple parmi l’ensemble de couples de valeurs de température et tension (T, Vbg_ opt ) n de la base de données F global stockée dans l’étage de mémoire MEM selon la valeur de la dose mesurée dose mes . Le critère de choix du couple de valeurs sélectionnées dans la base de données F global peut être choisi selon les spécificités techniques du système. A titre d’exemple et sans perte de généralité, dans le cas où il y a plusieurs choix possibles pour la même valeur de dose mesurée, l’unité de contrôle CONT favorise le couple de valeurs présentant la température la plus basse T opt pour prolonger la durée de vie du circuit intégré IC. On obtient ainsi un couple de valeurs de température et tension optimum (T opt , Vbg_ opt ) n de la base de données F global . Dans une étape suivante, notée c), l’unité de contrôle externe au circuit intégré IC génère un signal qui met à l’arrêt le circuit intégré IC en préparation au traitement thermique. L’étape suivante notée d) consiste à déclencher une étape de chauffe pendant une durée prédéterminée selon le couple de valeurs de la base de données F global choisi par l’unité de contrôle CONT. Cette étape est réalisée via le circuit de chauffe HT commandé par l’unité de contrôle CONT. Il est ainsi possible d’avoir un durcissement du circuit intégré IC suite à son exposition prolongée à des irradiations en se basant sur les résultats obtenus par le procédé de caractérisation CARAC selon l’invention. L’étape finale e) consiste à remettre en marche le circuit intégré IC via l’unité de contrôle CONT et ensuite à appliquer la tension V bg_opt sur l’ensemble (ou une partie) des terminaux B des différents transistors du circuit intégré IC connectés aux différentes couches d’oxydes enterrés BOX. La tension V bg_opt est générée par le circuit de génération GEN suite à la réception d’un signal de commande de l’unité de contrôle CONT. En guise de conclusion, l’invention décrite permet de réaliser un procédé de caractérisation de la technologie d’un circuit intégré réalisé sur un support composé d’un substrat semi-conducteur constituant un échantillon, le procédé étant destiné à déterminer un ensemble de couples d’une tension électrique V bg_opt et d’une température T opt à appliquer l’échantillon E1 pour atténuer les effets d’irradiations. Les transistors comprennent un terminal B connecté à une couche isolante BOX enterré dans le substrat semi-conducteur. Ce procédé de caractérisation permet d’avoir une base de données des couples de valeurs optimaux pour appliquer d’une façon efficace le traitement de durcissement combiné thermique-électrique. Cela permet de réaliser un compromis entre la minimisation des effets indésirables du traitement thermique liés à l’accélération du vieillissement du circuit à haute température et le durcissement du circuit .De plus, le traitement combiné selon l’invention permet de limiter les périodes de mise à l’arrêt du système pour traitement thermique. Une méthode de compensation et un dispositif de compensation utilisant les résultats du procédé de caractérisation selon l’invention sont présentés notamment pour décrire une mise en œuvre des résultats obtenus par l’invention. Procédé de caractérisation (CARAC) d’un échantillon (E1) constitué d’au moins un transistor (11,12,13,14) réalisé sur un support composé d’un substrat semi-conducteur (2) , le procédé étant destiné à déterminer au moins un couple d’une tension électrique (V bg_opt ) et d’une température (T opt ) à appliquer à l’échantillon (E1) pour atténuer les effets d’irradiation sur ledit échantillon (E1), chaque transistor (11,12,13,14) comprenant une couche isolante (BOX) enterrée dans le substrat semi-conducteur (2), et un terminal (B) agencé pour permettre l’application d’une tension électrique sur la couche isolante enterrée (BOX) ; le procédé (CARAC) de caractérisation comprenant les étapes suivantes, pour au moins un transistor de l’échantillon : mesurer une courbe initiale caractéristique ((I d - V g ) 0 ) du fonctionnement du transistor (11,12,13,14), exposer l’échantillon (E1) à des irradiations pour atteindre une dose absorbée prédéterminée (dose 1 ), pour chaque valeur de tension électrique prise parmi une pluralité de valeurs, appliquer la valeur de tension électrique (V bg ) i sur le terminal (B) de chaque transistor (11,12,13,14) et réitérer l’étape i) pour obtenir une nouvelle courbe caractéristique ((Id - Vg) i , (Id - Vg)’ i ), chauffer l’échantillon (E1) à une température de chauffe (T) j pendant une durée déterminée (Δt), répéter les étapes iii) et iv) en faisant varier la température de chauffe par valeurs croissantes, comparer au moins une nouvelle courbe obtenue des étapes iii) et v) avec la courbe initiale pour déterminer au moins un couple de valeurs de température et tension ((T opt , V bg_opt ) n ) respectant au moins un critère prédéfini de variation entre la courbe initiale et une nouvelle courbe. Procédé de caractérisation (CARAC) selon la revendication 1, le procédé étant réalisé sur une pluralité d’échantillons (E1, E2, E3), la valeur maximale de la dose absorbée prédéterminée (dose 1 , dose 2 , dose 3 ) étant différente pour chacun des échantillons. Procédé de caractérisation (CARAC) selon l’une quelconque des revendications précédentes, dans lequel les courbes caractéristiques mesurées sont des courbes de variation du courant du drain (D) vers la source (S) du transistor en fonction de la tension entre la grille (G) et la source (S) du transistor. Procédé de caractérisation (CARAC) selon la revendication 3, dans lequel le critère de variation de l’étape vi) est pris parmi un critère de variation de la tension de seuil (V th_i ) de la nouvelle courbe ((Id - Vg) i , (Id - Vg)’ i ) par rapport à une tension de seuil initiale (V th_0 ) ou un critère de variation de la pente sous-seuil (SS i ) de la nouvelle courbe ((Id - Vg) i , (Id - Vg)’ i ) par rapport à une pente sous-seuil initiale (SS 0 ). Procédé de caractérisation (CARAC) selon l’une quelconque des revendications précédentes, dans lequel chaque transistor (11, 12, 13, 14) à caractériser est un transistor de type SOI. Procédé de caractérisation (CARAC) selon l’une quelconque des revendications précédentes, dans lequel chaque transistor (11, 12, 13, 14) à caractériser est un transistor de type FDSOI. Procédé de caractérisation (CARAC) selon l’une des revendications 5 ou 6, dans lequel au moins un transistor (11, 12, 13, 14) à caractériser est un transistor à tension de seuil régulière ou un transistor à tension de seuil limitée. Procédé de caractérisation (CARAC) selon l’une des revendications 5 ou 6, dans lequel au moins un transistor (11, 12, 13, 14) à caractériser est un transistor avec une grille (G) à oxyde épais ou une grille (G) à oxyde fin. Procédé de caractérisation (CARAC) selon l’une quelconque des revendications précédentes, dans lequel la température de chauffe (T) varie entre 150°C et 250°C. Méthode de compensation (COMP) des effets d’irradiation sur un circuit intégré (IC) réalisé sur substrat semi-conducteur (2), le circuit intégré (IC) comprenant des transistors ayant chacun une couche isolante (BOX) enterrée dans le substrat semi-conducteur (2) et un terminal (B) agencé pour permettre l’application d’une tension électrique sur la couche isolante enterrée (BOX) ,la méthode comprenant les étapes suivantes : mesurer le niveau d’une dose d’irradiation accumulée (dose mes ) résultant de l’exposition du circuit (IC) à des irradiations ; sélectionner pour chaque transistor un couple parmi un ensemble de couples de valeurs de température et tension ((T opt , V bg_opt ) n ) obtenus par le procédé de caractérisation selon l’une quelconque des revendications 1 à 9 en fonction de la valeur de la dose d’irradiation mesurée (dose mes ) ; mettre à l’arrêt le circuit intégré (IC) ; déclencher une chauffe de l’ensemble du circuit intégré (IC) à la température choisie (T opt ) pendant une durée déterminée (Δt) ; remettre sous tension le circuit intégré et appliquer la tension (V bg_opt ) choisie sur au moins un transistor du circuit intégré (IC). Dispositif de compensation (DC) de l’effet d’irradiations sur un circuit intégré (IC) comprenant : un capteur d’irradiation (CI) pour mesurer le niveau d’une dose d’irradiations accumulée (dose mes ) résultant de l’exposition du circuit (IC) à des irradiations ; un étage de mémoire (MEM) contenant l’ensemble des couples de valeurs de température et tension ((T opt , V bg_opt ) n ) obtenus par un procédé de caractérisation (CARAC) selon l’une quelconque des revendications de 1 à 9 associés à une ou plusieurs valeurs de dose d’irradiations accumulée (dose mes ) ; une unité de contrôle (CONT) connectée à l’étage de mémoire (MEM) et au capteur d’irradiation (CI), l’unité étant configurée pour sélectionner un couple parmi un ensemble de couples de valeurs de température et tension ((T opt , V bg_opt ) n ) selon la valeur de la dose mesurée (dose mes ) et pour mettre à l’arrêt le circuit intégré (IC) ; au moins un générateur de tension (GEN) connecté à l’unité de contrôle (CONT) pour appliquer la tension (V bg_opt ) choisie sur au moins un transistor du circuit intégré (IC) ; un circuit de chauffe (HT) connecté à l’unité de contrôle (CONT) pour chauffer l’ensemble du circuit intégré (IC) à la température choisie (T opt ) pendant une durée déterminée (Δt).