FR 3104795 A1 20210618 FR 1914283 A 20191212 Dispositif comprenant un écran d'affichage à mode de fonctionnement à basse consommation La présente description concerne un dispositif (40) comprenant un écran d'affichage comprenant des pixels d'affichage agencés en rangées et en colonnes, dont une première rangée et une première colonne. Le dispositif comprend, en outre, un circuit de commande de l'écran d'affichage configuré pour, dans un premier mode, débuter l'affichage d'une première image sur la première rangée et sur la première colonne et, dans un deuxième mode, débuter l'affichage d'une deuxième image (IM) sur l'une des rangées différentes de la première rangée et/ou sur l'une des colonnes différentes de la première colonne. Figure pour l'abrégé : Fig. 4 Dispositif comprenant un écran d'affichage à mode de fonctionnement à basse consommation La présente description concerne un dispositif comprenant un écran d'affichage, notamment un écran d'affichage présentant un mode de fonctionnement à basse consommation. Pour certaines applications, la réduction de la consommation électrique d'un dispositif comprenant un écran d'affichage est critique. Cela peut être le cas d'un casque de réalité virtuelle autonome comprenant au moins un écran d'affichage dont l'alimentation électrique est réalisée par une batterie d'accumulateurs. Il est connu de prévoir un mode de fonctionnement à basse consommation, appelé également mode basse consommation, d'un écran d'affichage dans lequel aucune image n'est affichée sur l'écran. Toutefois, il peut être souhaitable que quelques informations demeurent affichées sur l'écran d'affichage, par exemple la date ou l'heure, même dans le mode basse consommation. Les images vidéo affichées en mode basse consommation sont généralement de petites dimensions par rapport à la taille de l'écran d'affichage de façon que le nombre de pixels d'affichage de l'écran d'affichage qui sont à alimenter lors l'affichage des images en mode basse consommation soit réduit, ce qui permet de limiter la consommation électrique en mode basse consommation. Toutefois, il serait souhaitable de pouvoir réduire encore davantage la consommation électrique en mode basse consommation lorsque des images de petites dimensions sont affichées. Ainsi, un objet d'un mode de réalisation est de prévoir un dispositif comprenant un écran d'affichage à mode basse consommation qui pallie au moins certains des inconvénients des dispositifs décrits précédemment. Selon un autre objet d'un mode de réalisation, le dispositif présente une consommation électrique réduite en mode basse consommation. Selon un autre objet d'un mode de réalisation, des images vidéo de dimensions réduites sont affichées sur l'écran d'affichage en mode basse consommation. Un mode de réalisation prévoit un dispositif comprenant un écran d'affichage comprenant des pixels d'affichage agencés en rangées et en colonnes, dont une première rangée et une première colonne, le dispositif comprenant, en outre, un circuit de commande de l'écran d'affichage configuré pour, dans un premier mode, débuter l'affichage d'une première image sur la première rangée et sur la première colonne et, dans un deuxième mode, débuter l'affichage d'une deuxième image sur l'une des rangées différente de la première rangée et/ou sur l'une des colonnes différente de la première colonne. Selon un mode de réalisation, le dispositif comprend un registre à décalage comprenant une succession de cellules mémoire, dont une première cellule mémoire, et un circuit de fourniture de données configuré pour, dans le premier mode, fournir en série des premières données d'images relatives à la première image à la première cellule mémoire et, dans le deuxième mode, fournir en série des deuxièmes données d'images relatives à la deuxième image à l'une des cellules mémoire autre que la première cellule mémoire. Selon un mode de réalisation, le dispositif comprend une première mémoire dans laquelle est stocké un premier message binaire comprenant des premiers bits, chaque premier bit étant associé à l'une des colonnes de l'écran d'affichage, un seul des premiers bits étant à un premier état, les autres premiers bits étant chacun à un deuxième état. Selon un mode de réalisation, le dispositif comprend une deuxième mémoire dans laquelle est stocké un deuxième message binaire comprenant des deuxièmes bits, chaque deuxième bit étant associé à l'une des rangées de l'écran d'affichage, un seul des deuxièmes bits étant à un troisième état, les autres deuxièmes bits étant chacun à un quatrième état. Selon un mode de réalisation, la deuxième image comprend des pixels d'image, le nombre de pixels d'image étant inférieur strictement au nombre de pixels d'affichage de l'écran d'affichage. Selon un mode de réalisation, chaque pixel d'affichage comprend un circuit d'affichage comprenant des diodes électroluminescentes et un circuit de commande des diodes électroluminescentes. Selon un mode de réalisation, le circuit de commande de chaque pixel d'affichage est configuré pour recevoir un signal numérique ou un signal analogique. Selon un mode de réalisation, le circuit de commande de l'écran d'affichage est configuré pour, dans le deuxième mode, débuter l'affichage d'une troisième image sur l'une des rangées différente de la rangée à laquelle débute l'affichage de la deuxième image. Un mode de réalisation prévoit également un procédé de commande d'un écran d'affichage comprenant des pixels d'affichage agencés en rangées et en colonnes, dont une première rangée et une première colonne, le procédé comprenant les étapes suivantes : - dans un premier mode, débuter l'affichage d'une première image sur la première rangée et sur la première colonne ; et - dans un deuxième mode, débuter l'affichage d'une deuxième image sur l'une des rangées différente de la première rangée et/ou sur l'une des colonnes différente de la première colonne. Selon un mode de réalisation, le procédé comprend, dans le premier mode, la fourniture en série, à un registre à décalage, comprenant une succession de cellules mémoire, dont une première cellule mémoire, de premières données d'images relatives à la première image sur la première cellule mémoire et, dans le deuxième mode, de deuxièmes données d'images relatives à la deuxième image à l'une des cellules mémoire autre que la première cellule mémoire. Selon un mode de réalisation, le procédé comprend, dans le deuxième mode, le début de l'affichage d'une troisième image sur l'une des rangées différente de la rangée à laquelle débute l'affichage de la deuxième image. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1A illustre une étape d'un procédé d'affichage d'une image sur un écran d'affichage ; la figure 1B illustre une autre étape du procédé d'affichage ; la figure 1C illustre une autre étape du procédé d'affichage ; la figure 1D illustre une autre étape du procédé d'affichage ; la figure 2 représente un mode de réalisation d'un pixel d'affichage d'un écran d'affichage ; la figure 3 illustre le principe d'affichage d'une image de dimensions réduites sur un écran d'affichage ; la figure 4 représente, de façon partielle et schématique, un mode de réalisation d'un dispositif à écran d'affichage ayant un mode basse consommation ; la figure 5 représente, de façon partielle et schématique, une variante du dispositif représenté en figure 4 ; la figure 6 représente, de façon partielle et schématique, un mode de réalisation du circuit d'aiguillage du dispositif représenté en figure 4 ou 5 ; et la figure 7 représente, de façon partielle et schématique, un mode de réalisation d'un circuit pour l'affichage d'au moins deux images sur un écran d'affichage en mode basse consommation. De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments. De plus, on appelle "signal binaire" un signal qui alterne entre un premier état constant, par exemple un état bas, noté "0", et un deuxième état constant, par exemple un état haut, noté "1". Les états haut et bas de signaux binaires différents d'un même circuit électronique peuvent être différents. En pratique, les signaux binaires peuvent correspondre à des tensions ou à des courants qui peuvent ne pas être parfaitement constants à l'état haut ou bas. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Un pixel d'une image correspond à l'élément unitaire de l'image affichée par l'écran d'affichage. Lorsque l'écran d'affichage est un écran d'affichage d'images couleur, il comprend en général pour l'affichage de chaque pixel de l'image au moins trois composants d’émission et/ou de régulation de l’intensité lumineuse, également appelés sous-pixels d'affichage, qui émettent chacun un rayonnement lumineux sensiblement dans une seule couleur (par exemple, le rouge, le vert, ou le bleu). La superposition des rayonnements émis par ces trois sous-pixels d'affichage fournit à l'observateur la sensation colorée correspondant au pixel de l'image affichée. On appelle dans ce cas pixel d'affichage de l'écran d'affichage l'ensemble formé par les trois sous-pixels d'affichage utilisés pour l'affichage d'un pixel d'une image. L'affichage d'une vidéo sur un écran d'affichage comprend l'affichage d'images successives sur l'écran d'affichage, une image étant appelée également une trame, à une fréquence d'affichage, également appelée fréquence de rafraichissement, qui varie généralement entre 50 Hz et 240 Hz. Les figures 1A à 1D illustrent des étapes successives d'un procédé d'affichage d'une trame sur un écran d'affichage 10 d'un dispositif d'affichage 5. L'écran d'affichage 10 comprend une matrice de pixels d'affichage Pix i,j agencés en M rangées et en N colonnes, i étant un nombre entier variant de 1 à M et j étant un nombre entier variant de 1 à N. A titre d'exemple, M est un nombre entier qui varie entre 1 et 2000 et N est un nombre entier qui varie entre 1 et 4000. A titre d'exemple, sur les figures 1A à 1D, M est égal à 5 et N est égal à 12. Le dispositif d'affichage 5 comprend en outre un circuit SEL de sélection qui est relié aux pixels d'affichage Pix i,j de chaque rangée par au moins une électrode de rangée WL i , i variant de 1 à M. Le dispositif d'affichage 5 comprend en outre un circuit de données COL relié aux pixels d'affichage Pix i,j de chaque colonne par au moins une électrode de colonne BL j , j variant de 1 à N. Le circuit de données COL peut comprendre un registre à décalage 20 comprenant N cellules mémoire 22 j , j variant de 1 à N, et une mémoire tampon 30 comprenant N cellules mémoire 32 j , j variant de 1 à N. Le circuit de données COL reçoit des signaux numériques d’images DATA contenant les informations relatives aux pixels d'image à afficher. Chaque cellule mémoire 22 j et chaque cellule mémoire 32 j peut stocker les signaux numériques d'image contenant les informations relatives à un seul pixel d'affichage. Le circuit de sélection SEL et le circuit de données COL reçoivent des signaux de synchronisation SYNC, par exemple des signaux binaires. Un premier signal de synchronisation peut indiquer, pour chaque pixel d'image, la fin de la transmission des signaux numériques d'image DATA relatifs à ce pixel d'image. Un deuxième signal de synchronisation peut indiquer, pour chaque ligne de la trame à afficher, la fin de la transmission des signaux numériques d'image DATA relatifs à cette ligne. Un troisième signal de synchronisation peut indiquer, pour chaque trame à afficher, la fin de la transmission des signaux numériques d'image DATA relatifs à cette trame. La figure 2 représente un mode de réalisation d'un pixel d'affichage Pix i,j comprenant un circuit d'affichage DISP à diodes électroluminescentes LED, et un circuit de commande COM, relié à l'électrode de rangée WL i et à l'électrode de colonne BL j . Le circuit de commande COM est configuré pour commander les diodes électroluminescentes LED du circuit d'affichage DISP à partir des signaux numériques ou analogiques d'image reçus depuis l'électrode de colonne BL j lorsqu'il reçoit un signal d'activation depuis l'électrode de rangée WL i . L'écran d'affichage 10 et les pixels d'affichage Pix i,j peuvent avoir les structures décrites dans le document WO 2019/016481 ou WO 2019/016482. En considérant à nouveau les figures 1A à 1D, des signaux numériques d'image DATA relatifs aux pixels d'image à afficher sur la première rangée de l'écran d'affichage 10 sont fournis en série au registre à décalage 20, par la première cellule mémoire 22 1 , la fourniture des signaux numériques relatifs à un nouveau pixel d'image à la cellule mémoire 22 1 entraînant le décalage des signaux numériques stockés dans la cellule mémoire 22 j vers la cellule mémoire suivante 22 j+1 . En figure 1A, on a schématiquement représenté les signaux numériques d'image relatifs à un pixel d'image stockés dans la première cellule mémoire 22 1 du registre à décalage 20. En figure 1B, tous les signaux numériques d'image relatifs aux pixels d'affichage à afficher sur la première rangée de l'écran d'affichage 10 ont été fournis en série au registre à décalage 20 et les signaux numériques d'image stockés dans chaque cellule mémoire 22 j du registre à décalage 20 ont été chargés dans la cellule mémoire 32 j de la mémoire tampon 30. En outre, les pixels d'affichage Pix 1,j , j variant de 1 à N, de la première rangée ont été activés par le circuit de sélection SEL. En figure 1C, on a représenté les pixels d'affichage Pix 1,j , j variant de 1 à N, de la première rangée affichant les pixels d'image correspondant aux signaux numériques d'image stockés dans la mémoire tampon 30 et transmis, sous forme numérique ou analogique, aux pixels d'affichage Pix 1,j par les électrodes de colonne BL 1 à BL N . De préférence, les pixels d'affichage Pix 1,j continuent à afficher les pixels d'affichage relatifs aux signaux numériques qu'ils ont reçus tant qu'ils ne sont pas à nouveau sélectionnés par le circuit de sélection SEL. Simultanément, des signaux numériques d'image relatifs aux pixels d'affichage à afficher sur la deuxième rangée de l'écran d'affichage 10 sont fournis en série au registre à décalage 20. En figure 1D, tous les signaux numériques d'image relatifs aux pixels d'affichage à afficher sur la deuxième rangée de l'écran d'affichage 10 ont été fournis en série au registre à décalage 20 et les signaux numériques d'images stockés dans le registre à décalage 20 ont été chargés dans la mémoire tampon 30. Les pixels d'affichage Pix 2,j , j variant de 1 à N, de la deuxième rangée sont alors sélectionnés par le circuit de sélection SEL. Les étapes décrites précédemment sont répétées jusqu'à la M ième rangée de l'écran d'affichage 10. Le circuit de sélection SEL reçoit alors un signal de synchronisation SYNC indiquant la fin de trame et sélectionne alors à nouveau la première rangée de l'écran d'affichage 10 pour l'affichage de la trame suivante. La figure 3 illustre un mode de réalisation d'un procédé d'affichage d'une image IM de dimensions réduites, appelée image réduite IM par la suite, sur l'écran d'affichage 10 dans un mode basse consommation. L'image IM est dite réduite dans la mesure où le nombre de pixels d'image de l'image IM est inférieur strictement au nombre de pixels d'affichage de l'écran d'affichage 10. Plus précisément, le nombre de lignes de pixels d'image de l'image IM est inférieur strictement au nombre M de rangées de l'écran d'affichage 10 et/ou le nombre de colonnes de pixels d'image de l'image IM est inférieur strictement au nombre N de colonnes de l'écran d'affichage 10. Selon un mode de réalisation, le circuit de sélection SEL est commandé pour débuter l'affichage de l'image réduite IM à une rangée de numéro K, indiquée par la flèche F1 en figure 3, autre que la première rangée de l'écran d'affichage 10, et/ou le circuit de données COL ne fournit des signaux numériques d'image qu'à partir d'une colonne de numéro L, indiquée par la flèche F2 en figure 3, différente de la première colonne de l'écran d'affichage 10. Ceci permet de façon avantageuse de réduire le nombre de pixel d'affichage de l'écran d'affichage à activer pour l'affichage d'une image en mode basse consommation. La figure 4 représente, de façon partielle et schématique, un mode de réalisation d'un dispositif d'affichage 40 à mode basse consommation dans le cas où les signaux d'images fournis aux pixels d'affichage Pix i,j sont des signaux numériques et la figure 5 représente, de façon partielle et schématique, une variante du dispositif d'affichage 40 à mode basse consommation dans le cas où les signaux d'images fournis aux pixels d'affichage Pix i,j sont des signaux analogiques. Le dispositif d'affichage 40 comprend l'ensemble des éléments du dispositif d'affichage 5 représenté en figure 1A. Dans le cas où les signaux d'images fournis aux pixels d'affichage Pix i,j sont des signaux numériques (figure 4), chaque cellule mémoire 32 j , j variant de 1 à N, de la mémoire tampon 30 peut être reliée directement à l'électrode de colonne BL j . Dans le cas où les signaux d'images fournis aux pixels d'affichage Pix i,j sont des signaux analogiques (figure 5), chaque cellules mémoire 32 j , j variant de 1 à N, de la mémoire tampon 30 peut être reliée à l'électrode de colonne BL j par l'intermédiaire d'un convertisseur numérique/analogique 41 j (DAC). Le dispositif d'affichage 40 comprend, en outre, une mémoire 42, également appelée registre, et un circuit d'aiguillage 44 recevant en entrée les signaux numériques d'image DATA et fournissant les signaux numériques d'image DATA à l'une des cellules mémoire 22 1 à 22 N du registre à décalage 20 en fonction du signal stocké dans la mémoire 42. Selon un mode de réalisation, la mémoire 42 comprend N bits, B 1 à B N , un seul bit B j de la mémoire 42 étant à "1", tous les autres bits de la mémoire 42 étant à "0", et le rang j de la cellule mémoire 22 j à laquelle sont fournis les signaux numériques d'image DATA est le même que le bit B j de la mémoire 42 qui est à "1". Le dispositif d'affichage 40 comprend en outre un module 46 configuré pour recevoir un signal S COL représentatif de la première colonne de l'écran d'affichage 10 à partir de laquelle doit être affichée l'image réduite IM et configuré pour stocker dans la mémoire 42 un signal représentatif du signal S COL . Selon un mode de réalisation, le circuit d'aiguillage 44 comprend N interrupteurs SW 1 à SW N . Chaque interrupteur SW j , j variant de 1 à N, relie un noeud d'entrée IN, recevant les signaux numériques d'image DATA, à une borne de l'interrupteur SW j , l'autre borne de l'interrupteur SW j étant reliée à la cellule mémoire 22 j . Chaque interrupteur SW j , j variant de 1 à N, est commandé par un signal de commande EN j fourni à partir du bit B j stocké dans la mémoire 42. Selon un mode de réalisation, lorsque le bit B j est à "1", le signal EN j commande la fermeture de l'interrupteur SW j et lorsque le bit B j est à "0", le signal EN j commande l'ouverture de l'interrupteur SW j . Un seul des bits B 1 à B N est à "1" de sorte qu'un seul des interrupteurs SW 1 à SW N est fermé. En figure 4, le circuit d'aiguillage 44 est décrit avec N interrupteurs SW 1 à SW N . Toutefois, le circuit d'aiguillage 44 peut comprendre moins de N interrupteurs. A titre de variante, le circuit d'aiguillage 44 est configuré pour fournir les signaux numériques d'image DATA seulement à l'une des cellules mémoire 22 j , j variant de 1 à Q, Q étant un nombre entier strictement inférieure à N. Selon un autre mode de réalisation, la mémoire 42 comprend un nombre nbits de bits tel que N est inférieur strictement au chiffre 2 élevé à la puissance nbits, par exemple 16 bits, et il est stocké dans la mémoire 42 le rang j de la cellule mémoire 22 j à laquelle sont fournis les signaux numériques d'image DATA. Les signaux de commande EN j , j variant de 1 à N, sont alors fournis par des circuits logiques, non représentés, à partir de la donnée stockée dans la mémoire 42, de façon que l'interrupteur SW j soit fermé et tous les autres interrupteurs du circuit d'aiguillage 44 soient ouverts. Le dispositif d'affichage 40 comprend en outre une mémoire 48, également appelée registre, le circuit de sélection SEL étant configuré pour sélectionner, pour l'affichage de la première ligne d'une nouvelle trame, en premier la rangée de l'écran d'affichage 10 en fonction du signal stocké dans la mémoire 48. Selon un mode de réalisation, la mémoire 48 comprend M bits, B' 1 à B' M , un seul bit B' i de la mémoire 48 étant à "1", tous les autres bits de la mémoire 48 étant à "0", et le rang i de la rangée sélectionnée en premier est le même que l'indice du bit B' i de la mémoire 48 qui est à "1". De la même façon que pour la mémoire 42, dans un autre mode de réalisation, la mémoire 48 contient le rang i de la rangée sélectionnée en premier. Le circuit de sélection SEL comprend un module 50 configuré pour recevoir un signal d'indication de la première rangée S ROW de l'écran d'affichage 10 à sélectionner et configuré pour stocker dans la mémoire 48 un message adapté au signal S ROW . Dans un mode de fonctionnement normal, dans lequel chaque trame affichée a les mêmes dimensions que l'écran d'affichage 10, c'est-à-dire le même nombre de lignes de pixels d'image que le nombre de rangées de pixels d'affichage de l'écran d'affichage 10 et le même nombre de colonnes de pixels d'image que le nombre de colonnes de pixels d'affichage de l'écran d'affichage 10, le signal S ROW indique que la rangée à sélectionner pour l'affichage de la première ligne d'une nouvelle trame est la première rangée de l'écran d'affichage 10 et le signal S COL indique que la colonne de l'écran 12 à partir de laquelle doit être affichée chaque nouvelle trame est la première colonne de l'écran d'affichage 10. Dans le mode basse consommation, dans lequel chaque trame affichée a des dimensions inférieures à celles de l'écran d'affichage 10, la rangée de l'écran d'affichage 10, désignée par le signal S ROW , à sélectionner pour l'affichage de la première ligne de la trame peut être différente de la première rangée de l'écran d'affichage 10 et la colonne de l'écran d'affichage 10, désignée par le signal S COL , à partir de laquelle doit être affichée la trame peut être différente de la première colonne de l'écran d'affichage 10. La figure 6 représente, de façon partielle et schématique, un mode de réalisation plus détaillé d'une partie du registre à décalage 20, du circuit d'aiguillage 44 et de la mémoire 42 représentés en figure 4 ou 5. Dans ce mode de réalisation, chaque cellule mémoire 22 j , j variant de 1 à N, correspond à une bascule de type D, trois cellules mémoire 22 j-1 , 22 j et 22 j+1 étant représentées à titre d'exemple en figure 6. Chaque bascule 22 j comprend une entrée de donnée D, deux entrées d'initialisation R et S, deux sorties complémentaires, seule une sortie Q étant représentée, et est cadencée par un signal d'horloge CLK. L'entrée D de la cellule mémoire 22 j est reliée à la sortie Q de la cellule mémoire 22 j-1 . Par ailleurs, chaque cellule mémoire B j , j variant de 1 à N, correspond à une bascule de type D, trois cellules mémoire B j-1 , B j et B j+1 étant représentées à titre d'exemple en figure 6. Chaque bascule B j comprend une entrée de donnée D, deux entrées d'initialisation R et S, deux sorties complémentaires, seule une sortie Q étant représentée, et est cadencée par un signal d'horloge CLK'. L'entrée D de la cellule mémoire B j est reliée à la sortie Q de la cellule mémoire B j-1 . La table [Table 1] de vérité de chaque cellule mémoire 22 j et B j est la suivante : S R D Q n+1 0 0 0 0 0 0 1 1 1 0 x 1 0 1 x 0 1 1 NA NA Chaque interrupteur SW j peut être commandé par un signal EN j et est configuré pour relier le noeud d'entrée IN à l'entrée D de la bascule SW j lorsque le signal EN j est à "1". Le signal EN j est fourni par la sortie Q de la cellule mémoire B j . Un signal de réinitialisation Reset est fourni à l'entrée R de chaque cellule mémoire B j , j variant de 2 à N, et à l'entrée S de la cellule mémoire B 1 (représentée à titre d'exemple par la cellule mémoire B j-1 en figure 6). Ceci permet que, lors d'une étape de réinitialisation, l'affichage d'une image débute à la première colonne de l'écran d'affichage par défaut. L'information de la colonne de l'écran 10 à partir de laquelle doit être affichée chaque nouvelle trame dans le mode basse consommation est chargée dans la mémoire 42 par une entrée LOAD reliée à l'entrée D de la première cellule mémoire B 1 . Dans le mode de réalisation décrit précédemment en relation avec la figure 5, les cellules mémoire 22 j et B j sont réalisées par des bascules D. Toutefois, les cellules mémoire 22 j et B j peuvent être réalisées avec d'autres types de bascules ou de verrous logiques. Dans les modes de réalisation décrits précédemment, dans le mode basse consommation, une seule image réduite est affichée sur l'écran d'affichage 10. Selon un mode de réalisation, deux ou plus de deux images réduites, ayant chacune des dimensions inférieures aux dimensions de l'écran d'affichage 10, peuvent être affichées sur l'écran d'affichage 10 en mode basse consommation. La figure 7 représente un mode de réalisation d'un circuit de fourniture 51 des signaux S ROW et S COL dans le cas où P images réduites sont à afficher sur l'écran d'affichage en mode basse consommation, P étant un nombre entier supérieur ou égal à 2, par exemple variant de 2 à 10. Le circuit 51 comprend une mémoire 52 dans laquelle est stockée, pour la k ième image réduite avec k variant de 1 à Q, une donnée représentative du nombre entier Nb k de lignes de l'image réduite. La mémoire 52 fournit un signal Nb égal à l'une des valeurs Nb k . Le circuit 51 comprend une mémoire 54 dans laquelle est stockée, pour la k ième image réduite avec k variant de 1 à Q, une donnée représentative de la première rangée L k de l'écran d'affichage 10 à laquelle doit être affichée la première ligne de l'image réduite. La mémoire 54 fournit le signal S ROW égal à l'une des valeurs L k . Le circuit 51 comprend une mémoire 56 dans laquelle est stockée, pour la k ième image réduite avec k variant de 1 à Q, une donnée représentative de la première colonne C k de l'écran d'affichage 10 à laquelle doit être affichée la première colonne de l'image réduite. La mémoire 56 fournit le signal S COL égal à l'une des valeurs C k . Selon un mode de réalisation, chaque mémoire 52, 54 et 56 est commandée par un signal Shift_en. Selon un mode de réalisation, le signal Shift_en est un signal binaire. A titre d'exemple, lorsque le signal Shift_en ne varie pas, les signaux S ROW , S COL et Nb fournis par les mémoires 52, 54 et 56 ne sont pas modifiés, et lorsque le signal Shift_en passe de "0" à "1", les signaux S ROW , S COL et Nb fournis par les mémoires 52, 54 et 56 sont modifiés. A titre d'exemple, lorsque la mémoire 52 fournit le signal Nb égal à la valeur Nb k , avec k inférieur à Q, elle peut fournir le signal Nb égal à la valeur Nb k+1 à réception d'une impulsion du signal Shift_en. De plus, lorsque la mémoire 54 fournit le signal S ROW égal à la valeur L k , avec k inférieur à Q, elle peut fournir le signal S ROW égal à la valeur L k+1 à réception d'une impulsion du signal Shift_en. De plus, lorsque la mémoire 56 fournit le signal S COL égal à la valeur C k , avec k inférieur à Q, elle peut fournir le signal S COL égal à la valeur C k+1 à réception d'une impulsion du signal Shift_en. Selon un mode de réalisation, le circuit 51 comprend en outre un compteur 58 qui incrémente un signal CPT et un module 60 recevant les signaux CPT et Nb, fournissant le signal Shift_en et fournissant un signal de réinitialisation resetn au compteur 58. Le compteur 58 incrémente le signal CPT chaque fois qu'il reçoit un signal de synchronisation SYNC de fin de trame. Selon un mode de réalisation, le module 60 est configuré pour comparer le compteur CPT avec le nombre Nb fourni par la mémoire 52 et est configuré pour émettre une impulsion du signal Shift_en lorsque le signal CPT est égal au nombre Nb et réinitialiser le compteur 58. Les signaux Nb, S ROW et S COL sont donc modifiés pour chaque nouvelle image réduite à afficher. Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus. Dispositif (40) comprenant un écran d'affichage (10) comprenant des pixels d'affichage (Pix i,j ) agencés en rangées et en colonnes, dont une première rangée et une première colonne, le dispositif comprenant, en outre, un circuit de commande de l'écran d'affichage configuré pour, dans un premier mode, débuter l'affichage d'une première image sur la première rangée et sur la première colonne et, dans un deuxième mode, débuter l'affichage d'une deuxième image (IM) sur l'une des rangées différente de la première rangée et/ou sur l'une des colonnes différente de la première colonne. Dispositif selon la revendication 1, comprenant un registre à décalage (20) comprenant une succession de cellules mémoire (22 1 , 22 N ), dont une première cellule mémoire, et un circuit de fourniture de données (44) configuré pour, dans le premier mode, fournir en série des premières données d'images relatives à la première image à la première cellule mémoire et, dans le deuxième mode, fournir en série des deuxièmes données d'images relatives à la deuxième image à l'une des cellules mémoire autre que la première cellule mémoire. Dispositif selon la revendication 1 ou 2, comprenant une première mémoire (42) dans laquelle est stocké un premier message binaire comprenant des premiers bits, chaque premier bit (B 1 , B N ) étant associé à l'une des colonnes de l'écran d'affichage (10), un seul des premiers bits étant à un premier état, les autres premiers bits étant chacun à un deuxième état. Dispositif selon l'une quelconque des revendications 1 à 3, comprenant une deuxième mémoire (48) dans laquelle est stocké un deuxième message binaire comprenant des deuxièmes bits (B' 1 , B' N ), chaque deuxième bit étant associé à l'une des rangées de l'écran d'affichage (10), un seul des deuxièmes bits étant à un troisième état, les autres deuxièmes bits étant chacun à un quatrième état. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel la deuxième image (IM) comprend des pixels d'image, le nombre de pixels d'image étant inférieur strictement au nombre de pixels d'affichage de l'écran d'affichage (10). Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel chaque pixel d'affichage (Pix i,j ) comprend un circuit d'affichage (DISP) comprenant des diodes électroluminescentes (LED) et un circuit de commande (COM) des diodes électroluminescentes. Dispositif selon la revendication 6, dans lequel le circuit de commande (COM) de chaque pixel d'affichage (Pix i,j ) est configuré pour recevoir un signal numérique ou un signal analogique. Dispositif selon l'une quelconque des revendications 1 à 7, dans lequel le circuit de commande de l'écran d'affichage (10) est configuré pour, dans le deuxième mode, débuter l'affichage d'une troisième image sur l'une des rangées différente de la rangée à laquelle débute l'affichage de la deuxième image (IM). Procédé de commande d'un écran d'affichage (10) comprenant des pixels d'affichage (Pix i,j ) agencés en rangées et en colonnes, dont une première rangée et une première colonne, le procédé comprenant les étapes suivantes : - dans un premier mode, débuter l'affichage d'une première image sur la première rangée et sur la première colonne ; et - dans un deuxième mode, débuter l'affichage d'une deuxième image (IM) sur l'une des rangées différente de la première rangée et/ou sur l'une des colonnes différente de la première colonne. Procédé selon la revendication 9, comprenant, dans le premier mode, la fourniture en série, à un registre à décalage (20), comprenant une succession de cellules mémoire (22 1 , 22 N ), dont une première cellule mémoire, de premières données d'images relatives à la première image sur la première cellule mémoire et, dans le deuxième mode, de deuxièmes données d'images relatives à la deuxième image à l'une des cellules mémoire autre que la première cellule mémoire. Procédé selon la revendication 9 ou 10, comprenant, dans le deuxième mode, le début de l'affichage d'une troisième image sur l'une des rangées différente de la rangée à laquelle débute l'affichage de la deuxième image (IM).