FR 3108994 A1 20211008 FR 2003475 A 20200407 - Procédé et système de synchronisation de calculateurs. - Le système de synchronisation de calculateurs (A) et (B) comprend un module de calcul (2) de bit par chaque calculateur (A) et (B), un module d’échange (3) du bit calculé, un module de détermination de paire signal (4) de bits comprenant le bit calculé, un module de détermination de paire produit (5) de bits indiquant quel bit égal à 1 de la paire signal de bits d’un calculateur (A, B) est combinable au bit de la paire signal de bits déterminée pour l’autre calculateur (A, B) à l’itération n-1, un module de détermination de paire reste (6) de bits indiquant quel bit égal à 1 de la paire signal de bits d’un calculateur (A, B) à l’itération n est différent du bit de la paire signal de bits de l’autre calculateur (A, B) à l’itération n-1, un module de détermination de signal synchronisé (7) à partir de la paire produit de bits et de la paire reste de bits. Le système (1) permet donc de synchroniser les signaux produits par les calculateurs (A, B). Figure pour l'abrégé : Fig. 1 Procédé et système de synchronisation de calculateurs. La présente invention concerne la synchronisation de calculateurs. En particulier, elle concerne un procédé et un système permettant de synchroniser deux calculateurs prévus notamment pour commander des gouvernes d’aéronef. ÉTAT DE LA TECHNIQUE Les aéronefs actuels, en particulier les avions de transport, comportent un ensemble de calculateurs de commande de vol qui calculent des ordres de commande d’actionneurs de gouvernes de l’aéronef. Les calculateurs de commande de vol sont dissimilaires et redondants de telle façon que le système de commande de vol soit robuste à des pannes susceptibles d’affecter certains calculateurs. De plus, plus généralement, une partie des calculateurs sont utilisés en mode commande (COM) et une autre partie des calculateurs sont utilisés en mode surveillance (MON). Un calculateur en mode surveillance surveille le fonctionnement d’un calculateur en mode commande. Les calculateurs sont ainsi répartis selon des couples COM/MON. Le document EP 19206101.8 décrit un système de commande de vol d’un aéronef. Ce système de commande de vol un ensemble de dispositifs calculateurs d’ordre de commande de volet un ensemble d’actionneurs de contrôle de l’aéronef. Ces dispositifs calculateurs comprennent deux modules similaires. Un module correspond à un calculateur agissant en mode commande et l’autre module correspond à un calculateur agissant en mode surveillance. La synchronisation des deux calculateurs est nécessaire afin de permettre une mise en œuvre des lois de pilotage automatique de manière robuste. La présente invention a pour objet de pallier ce problème en proposant un système et un procédé de synchronisation d’un premier calculateur et d’un deuxième calculateur. À cet effet, l’invention concerne un procédé de synchronisation d’un premier calculateur et d’un deuxième calculateur, chacun des calculateurs étant configuré pour calculer des ordres de commande destinés à commander un actionneur de gouverne d’un aéronef selon une même loi de pilotage, chacun des calculateurs comprenant une horloge synchronisée l’une avec l’autre, le premier calculateur présentant une avance ou un retard par rapport au deuxième calculateur, l’avance et le retard étant inconnu et temporellement borné. Selon l’invention, le procédé comprend un ensemble d’étapes mis en œuvre de manière itérative, l’ensemble d’étapes mis en œuvre à chaque itération n comportant : - une étape de calcul, mise en œuvre par un module de calcul, consistant à ce que chacun des calculateurs calcule un bit, le bit étant égal à 0 si l’ordre de commande calculé par chacun des calculateurs à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le bit étant égal à 1 ; - une étape d’échange, mise en œuvre par un module d’échange, consistant à ce que chacun des calculateurs s’échange le bit calculé ; - une étape de détermination d’une paire signal, mise en œuvre par un module de détermination de paire signal, consistant à ce que chacun des calculateurs détermine une paire signal de bits, la paire signal de bits comprenant le bit calculé par chacun des calculateurs ; - une étape de détermination de paire produit, mise en œuvre par un module de détermination de paire produit, consistant à ce que chacun des calculateurs détermine une paire produit de bits, la paire produit de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs à l’itération n est égal au bit de la paire signal de bits déterminée pour l’autre des calculateurs à l’itération n-1 ; - une étape de détermination de paire reste, mise en œuvre par un module de détermination de paire reste, consistant à ce que chacun des calculateurs détermine une paire reste de bits, la paire reste de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs à l’itération n est différent du bit de la paire signal de bits déterminée pour l’autre des calculateurs à l’itération n-1 ; - une étape de détermination de signal synchronisé, mise en œuvre par un module de détermination de signal synchronisé, consistant à ce que chacun des calculateurs détermine un signal synchronisé à partir de la paire produit de bits et de la paire reste de bits. Ainsi, grâce au procédé, les ordres de commandes calculés par les deux calculateurs sont synchronisés. De plus, l’étape de calcul comprend les sous-étapes suivantes : - une première sous-étape de calcul, mise en œuvre par un premier sous-module de calcul du premier calculateur, consistant à calculer un premier bit, le premier bit étant égal à 0 si l’ordre de commande calculé par le premier calculateur à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le premier bit étant égal à 1 ; - une deuxième sous-étape de calcul, mise en œuvre par un deuxième sous-module de calcul du deuxième calculateur, consistant à calculer un deuxième bit, le deuxième bit étant égal à 0 si l’ordre de commande calculé par le deuxième calculateur à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le deuxième bit étant égal à 1. En outre, l’étape d’échange comprend les sous-étapes suivantes : - une première sous-étape de transmission, mise en œuvre par un premier sous-module de transmission du premier calculateur, consistant à transmettre au deuxième calculateur le premier bit ; - une deuxième sous-étape de transmission, mise en œuvre par un deuxième sous-module de transmission du deuxième calculateur, consistant à transmettre au premier calculateur le deuxième bit. Par ailleurs, l’étape de détermination de paire signal comprend les sous-étapes suivantes : - une première sous-étape de détermination, mise en œuvre par un premier sous-module de détermination du premier calculateur, consistant à déterminer une première paire signal de bits dans laquelle est un bit propre égal au premier bit calculé à l’itération n-1 et est un bit opposé égal au deuxième bit calculé à l’itération n-1 ; - une deuxième sous-étape de détermination, mise en œuvre par un deuxième sous-module de détermination (4B) du deuxième calculateur, consistant à déterminer une deuxième paire signal de bits dans laquelle est un bit propre égal au deuxième bit calculé à l’itération n-1 et est un bit opposé égal au premier bit calculé à l’itération n-1. Selon une particularité, l’étape de détermination de paire produit comprend les sous-étapes suivantes : - une troisième sous-étape de détermination, mise en œuvre par un troisième sous-module de détermination du premier calculateur, consistant à déterminer une première paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon ; - une quatrième sous-étape de détermination, mise en œuvre par un quatrième sous-module de détermination du deuxième calculateur, consistant à déterminer une deuxième paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon . Selon une autre particularité, l’étape de détermination de paire reste comprend les sous-étapes suivantes : une cinquième sous-étape de détermination, mise en œuvre par un cinquième sous-module de détermination du premier calculateur, consistant à déterminer une première paire reste de bits dans laquelle est un bit propre, est un bit opposé et ; une sixième sous-étape de détermination, mise en œuvre par un sixième sous-module de détermination du deuxième calculateur, consistant à déterminer une deuxième paire reste de bits dans laquelle est un bit propre, est un bit opposé et . De plus, l’étape de détermination de signal synchronisé comprend les sous-étapes suivantes : - une septième sous-étape de détermination, mise en œuvre par un septième sous-module de détermination du premier calculateur, consistant à déterminer un premier signal synchronisé , si , le premier signal synchronisé est égal au premier signal synchronisé à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur à l’itération n-2 ; - une huitième sous-étape de détermination, mise en œuvre par un huitième sous-module de détermination du deuxième calculateur, consistant à déterminer un deuxième signal synchronisé , si , le deuxième signal synchronisé est égal au deuxième signal synchronisé à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur à l’itération n-2. L’invention concerne également un système de synchronisation d’un premier calculateur et d’un deuxième calculateur, chacun des calculateurs étant configuré pour calculer des ordres de commande destinés à commander un actionneur de gouverne d’un aéronef selon une même loi de pilotage, chacun des calculateurs comprenant une horloge synchronisée l’une avec l’autre, le premier calculateur présentant une avance ou un retard par rapport au deuxième calculateur, l’avance ou le retard étant inconnu et temporellement borné. Selon l’invention, le système comprend un ensemble de modules mis en œuvre de manière itérative, l’ensemble de modules mis en œuvre à chaque itération n comportant : - un module de calcul configuré pour que chacun des calculateurs calcule un bit, le bit étant égal à 0 si l’ordre de commande calculé par chacun des calculateurs à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le bit étant égal à 1 ; - un module d’échange configuré pour que chacun des calculateurs s’échange le bit calculé ; - un module de détermination de paire signal configuré pour que chacun des calculateurs détermine une paire signal de bits, la paire signal de bits comprenant le bit calculé par chacun des calculateurs ; - un module de détermination de paire produit configuré pour que chacun des calculateurs détermine une paire produit de bits, la paire produit de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs à l’itération n est égal au bit de la paire signal de bits déterminée pour l’autre des calculateurs à l’itération n-1 ; - un module de détermination de paire reste configuré pour que chacun des calculateurs détermine une paire reste de bits, la paire reste de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs à l’itération n est différent du bit de la paire signal de bits déterminée pour l’autre des calculateurs à l’itération n-1 ; - un module de détermination de signal synchronisé configuré pour que chacun des calculateurs détermine un signal synchronisé à partir de la paire produit de bits et de la paire reste de bits. De plus, le module de calcul comprend les sous-modules suivants : - un premier sous-module de calcul du premier calculateur configuré pour calculer un premier bit, le premier bit étant égal à 0 si l’ordre de commande calculé par le premier calculateur à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le premier bit étant égal à 1 ; - un deuxième sous-module de calcul du deuxième calculateur configuré pour calculer un deuxième bit, le deuxième bit étant égal à 0 si l’ordre de commande calculé par le deuxième calculateur à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le deuxième bit étant égal à 1. En outre, le module d’échange comprend les sous-modules suivants : - un premier sous-module de transmission du premier calculateur configuré pour transmettre au deuxième calculateur le premier bit ; - un deuxième sous-module de transmission du deuxième calculateur configuré pour transmettre au premier calculateur le deuxième bit. Par ailleurs, le module de détermination de paire signal comprend les sous-modules suivants : - un premier sous-module de détermination du premier calculateur (A) configuré pour déterminer une première paire signal de bits dans laquelle est un premier bit propre égal au premier bit calculé à l’itération n-1 et est un deuxième bit opposé égal au deuxième bit calculé à l’itération n-1 ; - un deuxième sous-module de détermination du deuxième calculateur (B) configuré pour déterminer une deuxième paire signal de bits dans laquelle est un deuxième bit propre égal au deuxième bit calculé à l’itération n-1 et est un premier bit opposé égal au premier bit calculé à l’itération n-1. Selon une particularité, le module de détermination de paire produit comprend les sous-modules suivants : - un troisième sous-module de détermination du premier calculateur configuré pour déterminer une première paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon ; - un quatrième sous-module de détermination du deuxième calculateur configuré pour déterminer une deuxième paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon . Selon une autre particularité, le module de détermination de paire reste comprend les sous-modules suivants : - un cinquième sous-module de détermination du premier calculateur configuré pour déterminer une première paire reste de bits dans laquelle est un bit propre, est un bit opposé et ; - un sixième sous-module de détermination du deuxième calculateur configuré pour déterminer une deuxième paire reste de bits dans laquelle est un bit propre, est un bit opposé et . De plus, le module de détermination de signal synchronisé comprend les sous-modules suivants : - un septième sous-module de détermination du premier calculateur configuré pour déterminer un premier signal synchronisé , si , le premier signal synchronisé est égal au premier signal synchronisé à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur à l’itération n-2 ; - un huitième sous-module de détermination du deuxième calculateur configuré pour déterminer un deuxième signal synchronisé , si , le deuxième signal synchronisé est égal au deuxième signal synchronisé à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur à l’itération n-2. L’invention concerna aussi un système de commande de vol d’un aéronef, comprenant au moins un système de synchronisation d’un premier calculateur et d’un deuxième calculateur tel que celui spécifié ci-dessus. L’invention concerne également un aéronef, en particulier un avion de transport, comportant un système de commande de vol tel que celui spécifié ci-dessus. BRÈVE DESCRIPTION DES FIGURES L'invention, avec ses caractéristiques et avantages, ressortira plus clairement à la lecture de la description faite en référence aux dessins annexés dans lesquels : La figure 1 montre une représentation schématique du système de synchronisation. La figure 2 montre une représentation schématique du procédé de synchronisation. La figure 3 illustre schématiquement un exemple du fonctionnement du système de synchronisation. La figure 4 représente une séquence d’échange de bits entre les deux calculateurs. La figure 5 représente un aéronef embarquant un système de commande de vol comprenant le système de synchronisation. DESCRIPTION DÉTAILLÉE La figure 1 représente le système 1 de synchronisation d’un calculateur A et d’un calculateur B. Dans la suite de la description, le système de synchronisation est appelé « système 1 ». Le système 1 est destiné à être embarqué à bord d’un aéronef AC dans un système de commande vol. Chacun des calculateurs A, B est configuré pour calculer des ordres de commande destinés à commander un actionneur de gouverne d’un aéronef AC à partir d’une même loi de pilotage. Chacun des calculateurs A, B comprend une horloge synchronisée l’une avec l’autre. Le calculateur A présente une avance ou un retard par rapport au calculateur B. L’avance ou le retard d’un calculateur A ou B par rapport à l’autre calculateur B ou A est inconnu. Toutefois cette avance ou ce retard est temporellement borné. Cela signifie que l’avance ou le retard est inférieur à un temps de décalage maximal . Ce temps de décalage maximal est défini ci-après dans la description. Le système 1 comprend un ensemble de modules mis en œuvre de manière itérative. L’ensemble de modules mis en œuvre pour une itération n comporte au moins : - un module de calcul CALC (CALC pour « calculating module » en anglais) 2, - un module d’échange SH (SH pour « sharing module » en anglais) 3, - un module de détermination de paire signal DET1 (DET pour « determination module » en anglais) 4, - un module de détermination de paire produit DET2 5, - un module de détermination de paire reste DET3 6 et - un module de détermination de signal synchronisé DET4 7. Le module de calcul 2 est configuré pour que chacun des calculateurs A, B calcule un bit (ou booléen). Ce bit est égal à 0 si l’ordre de commande calculé par chacun des calculateurs A, B à l’itération n est égal à l’ordre de commande calculé à l’itération n-1. Sinon le bit est égal à 1. De préférence, le bit est calculé avant le calcul de l’ordre de commande. Le module de calcul 2 peut comporter un sous-module de calcul CALC1 2A compris dans le calculateur A et un sous-module de calcul CALC2 2B compris dans le calculateur B. Le sous-module de calcul 2A du calculateur A est configuré pour calculer un premier bit. Le premier bit est égal à 0 si l’ordre de commande calculé par le calculateur A à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le premier bit est égal à 1. Le sous-module de calcul 2B du calculateur B est configuré pour calculer un deuxième bit. Le deuxième bit est égal à 0 si l’ordre de commande calculé par le calculateur B à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le deuxième bit est égal à 1. Le module d’échange 3 est configuré pour que chacun des calculateurs A, B s’échange le bit calculé. Le module d’échange 3 peut comprendre un sous-module de transmission SH1 3A compris dans le calculateur A et un sous-module de transmission SH2 3B compris dans le calculateur B. Le sous-module de transmission 3A du calculateur A est configuré pour transmettre au calculateur B le premier bit calculé par le sous-module de calcul 2A. Le sous-module de transmission 3B du calculateur B est configuré pour transmettre au calculateur A le deuxième bit calculé par le sous-module de calcul 2B. Le premier bit correspond à un bit propre pour le calculateur A et à un bit opposé pour le calculateur B. Le deuxième bit correspond à un bit opposé pour le calculateur A et à un bit propre pour le calculateur B. Les horloges présentant un période d’échantillonnage de chacun des calculateurs A, B peuvent avoir entre elles un temps de décalage maximal . La figure 4 montre une séquence d’horloge C(n), C(n+1), C(n+2) des deux calculateurs A et B. L’horloge du calculateur A est en retard de par rapport à celle du calculateur B à l’itération n. Ce retard diminue à l’itération n+1 et disparaît à l’itération n+2. représente le temps de latence minimale pour la transmission d’un bit d’un calculateur A, B à l’autre calculateur B, A. représente le temps de latence maximale pour la transmission d’un bit d’un calculateur A, B à l’autre calculateur B, A. Afin qu’un bit calculé par un calculateur A à une itération n puisse soit disponible pour l’autre calculateur B, A à une itération n+1 exactement, le temps de latence de transmission doit être supérieur au temps de décalage maximal ( ) et inférieur à la différence de la période d’échantillonnage et du temps de décalage maximal ( ). Par ailleurs, il est préférable de choisir une période d’échantillonnage Tc qui vérifie la relation suivante : , dans laquelle correspond à une période de transmission de la donnée à synchroniser qui est acquise par les deux calculateurs A, B. correspond au temps de latence dû au transport de cette donnée vers chacun des calculateurs A, B. Le module de détermination de paire signal 4 est configuré pour que chacun des calculateurs A, B détermine une paire de bits, appelée « paire signal de bits ». La paire signal de bits comprend le bit calculé par chacun des calculateurs A, B. Le module de détermination de paire signal 4 comprendre un sous-module de détermination DET11 4A et un sous-module de détermination DET12 4B. Le sous-module de détermination 4A du calculateur A est configuré pour déterminer une première paire signal de bits dans laquelle est un bit propre égal au premier bit calculé à l’itération n-1 par le sous-module de calcul 2A et est un bit opposé égal au deuxième bit calculé à l’itération n-1 par le sous-module de calcul 2B. Le sous-module de détermination 4B du calculateur B est configuré pour déterminer une deuxième paire signal de bits dans laquelle est un bit propre égal au deuxième bit calculé à l’itération n-1 par le sous-module de calcul 2B et est un bit opposé égal au premier bit calculé à l’itération n-1 par le sous-module de calcul 2A. Le module de détermination de paire produit 5 configuré pour que chacun des calculateurs A, B détermine une paire de bits, appelée « paire produit de bits ». La paire produit de bits indique quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs (A, B) à l’itération n est égal au bit de la paire signal de bits déterminée pour l’autre des calculateurs (A, B) à l’itération n-1. Le module de détermination de paire produit 5 peut comprendre un sous-module de détermination DET21 5A et un sous-module de détermination DET22 5B. Le sous-module de détermination 5A du calculateur A est configuré pour déterminer une première paire produit de bits dans laquelle est un bit propre et est un bit opposé. est déterminée de la manière suivante. si et . si ou . si ou . dans les autres cas. correspond à une paire de bits, appelée « paire reste de bits » déterminée à l’itération n-1. La détermination de est expliquée ci-après dans la description. Le sous-module de détermination 5B du calculateur B est configuré pour déterminer une deuxième paire produit de bits dans laquelle est un bit propre et est un bit opposé. est déterminée de la manière suivante. si et . si ou . si ou . dans les autres cas. correspond à une paire reste de bits déterminée à l’itération n-1. La détermination de est expliquée ci-après dans la description. Le module de détermination de paire reste 6 est configuré pour que chacun des calculateurs A, B détermine une paire de bits, appelée « paire reste de bits ». La paire reste de bits indique quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs A, B à l’itération n est différent du bit de la paire signal de bits déterminée pour l’autre des calculateurs A, B à l’itération n-1. Le module de détermination de paire reste 6 peut comprendre un sous-module de détermination DET31 6A et un sous-module de détermination DET32 6B. Le sous-module de détermination 6A du calculateur A est configuré pour déterminer une première paire reste de bits dans laquelle est un bit propre, est un bit opposé. La première paire reste de bits est déterminée selon la relation suivante : Le sous-module de détermination 6B du calculateur B est configuré pour déterminer une deuxième paire reste de bits dans laquelle est un bit propre, est un bit opposé. La deuxième paire reste de bits est déterminée selon la relation suivante : . Le module de détermination de signal synchronisé 7 configuré pour que chacun des calculateurs A, B détermine un signal synchronisé à partir de la paire produit de bits et de la paire reste de bits. Le module de détermination de signal synchronisé 7 peut comprend un sous-module de détermination DET41 7A et un sous-module de détermination DET42 7B. Le sous-module de détermination 7A du calculateur A est configuré pour déterminer un premier signal synchronisé . Ce premier signal synchronisé est déterminé de la manière suivante. Si , le premier signal synchronisé est égal au signal synchronisé à l’itération n-1. Si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le calculateur A à l’itération n-1. Si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le calculateur A à l’itération n-2. Le sous-module de détermination 7B du calculateur B est configuré pour déterminer un deuxième signal synchronisé . Ce deuxième signal synchronisé est déterminé de la manière suivante. Si , le deuxième signal synchronisé est égal au deuxième signal synchronisé à l’itération n-1. Si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le calculateur B à l’itération n-1. Si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le calculateur B à l’itération n-2. Par ailleurs, on considère qu’à la première itération n=N les paires de bits suivantes sont fixées à l’itération N-1 comme suit : . La figure 3 illustre un exemple de mise en œuvre du système 1. La colonne de droite concerne le calculateur A et la colonne de gauche concerne le calculateur B. La première ligne montre des graphes représentant un exemple d’ordres de commande , calculés respectivement par le calculateur A et le calculateur B. On remarque que l’ordre de commande est en retard d’une itération par rapport à l’ordre de commande . La dernière ligne montre des graphes représentant les signaux synchronisés Oa, Ob déterminés par le système 1. On remarque que ces signaux et sont synchronisés. La détermination des différentes paires de bits est représentée entre les deux lignes de graphes. La lettre F (F pour « false » en anglais) signifie « faux » et correspond à un bit égal à 0. La lettre T (T pour « true » en anglais) signifie « vrai » et correspond à un bit égal à 1. Pour ne pas alourdir la figure, les accolades n’ont pas été mises. À l’itération n=1 (non représentée), aucune synchronisation n’est réalisée. Donc, et . À l’itération n=2 : . Aucune synchronisation n’est donc réalisée. Donc, et . À l’itération n=3 : Pour le calculateur A, est différent de , mais est égal à . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est égal à , mais est différent de . Ainsi, et . Par conséquent, . Donc, . À l’itération n=4 : Pour le calculateur A, est égal à et est différent de . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est différent de et est égal à . Ainsi, et . Par conséquent, . Donc, . À l’itération n=5 : Pour le calculateur A, est égale à et est égal à . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est égale à et est égal à . Ainsi, et . Par conséquent, . Donc, . À l’itération n=6 : Pour le calculateur A, est différent de , mais est égal à . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est égal à , mais est différent de . Ainsi, et . Par conséquent, . Donc, . À l’itération n=7 : Pour le calculateur A, est différent de et est différent de . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est différent de et est différent de . Ainsi, et . Par conséquent, . Donc, . À l’itération n=8 : Pour le calculateur A, est égal à , mais est différent de . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est différent de mais est égal à . Ainsi, et . Par conséquent, . Donc, . À l’itération n=9 , Pour le calculateur A, est égal à et est égal à . Ainsi et . Par conséquent, . Donc, . Pour le calculateur B, est égal à et est égal à . Ainsi, et . Par conséquent, . Donc, . L’invention concerne également un procédé de synchronisation d’un calculateur A et d’un calculateur B (figure 2). Ledit procédé comprend un ensemble d’étapes mis en œuvre de manière itérative. L’ensemble d’étapes mis en œuvre à chaque itération n comporte : - une étape E1 de calcul, mise en œuvre par le module de calcul 2, consistant à ce que chacun des calculateurs A, B calcule un bit, le bit étant égal à 0 si l’ordre de commande calculé par chacun des calculateurs A, B à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le bit étant égal à 1 ; - une étape E2 d’échange, mise en œuvre par le module d’échange 3, consistant à ce que chacun des calculateurs A, B s’échange le bit calculé ; - une étape E3 de détermination d’une paire signal, mise en œuvre par le module de détermination de paire signal 4, consistant à ce que chacun des calculateurs A, B détermine une paire signal de bits, la paire signal de bits comprenant le bit calculé par chacun des calculateurs A, B ; - une étape E4 de détermination de paire produit, mise en œuvre par le module de détermination de paire produit 5, consistant à ce que chacun des calculateurs A, B détermine une paire produit de bits, la paire produit de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs A, B à l’itération n est égal au bit de la paire signal de bits déterminée pour l’autre des calculateurs A, B à l’itération n-1 ; - une étape E5 de détermination de paire reste, mise en œuvre par le module de détermination de paire reste 6, consistant à ce que chacun des calculateurs A, B détermine une paire reste de bits, la paire reste de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs A, B à l’itération n est différent du bit de la paire signal de bits déterminée pour l’autre des calculateurs A, B à l’itération n-1 ; - une étape E6 de détermination de signal synchronisé, mise en œuvre par le module de détermination de signal synchronisé 7, consistant à ce que chacun des calculateurs A, B détermine un signal synchronisé à partir de la paire produit de bits et de la paire reste de bits. L’étape E1 de calcul peut comprendre les sous-étapes suivantes : - une sous-étape E1A de calcul, mise en œuvre par le sous-module de calcul 2A du calculateur A, consistant à calculer un premier bit, le premier bit étant égal à 0 si l’ordre de commande calculé par le premier calculateur A à l’itération n est égal à l’ordre de commande calculé à l’itération n-1 par le calculateur A, sinon le premier bit étant égal à 1 ; - une sous-étape E1B de calcul, mise en œuvre par le sous-module de calcul 2B du calculateur B, consistant à calculer un deuxième bit, le deuxième bit étant égal à 0 si l’ordre de commande calculé par le calculateur B à l’itération n est égal à l’ordre de commande calculé à l’itération n-1 par le calculateur B, sinon le deuxième bit étant égal à 1. L’étape E2 d’échange peut comprendre les sous-étapes suivantes : - une sous-étape E2A de transmission, mise en œuvre par le sous-module de transmission 3A du calculateur A, consistant à transmettre au calculateur B le premier bit calculé par le calculateur A ; - une sous-étape E2B de transmission, mise en œuvre par le sous-module de transmission 3B du calculateur B, consistant à transmettre au calculateur A le deuxième bit calculé par le calculateur B. L’étape E3 de détermination de paire signal peut comprendre les sous-étapes suivantes : - une sous-étape (E3A) de détermination, mise en œuvre par le sous-module de détermination 4A du calculateur A, consistant à déterminer une première paire signal de bits dans laquelle est un bit propre égal au premier bit calculé à l’itération n-1 et est un bit opposé égal au deuxième bit calculé à l’itération n-1 ; - une sous-étape E3B de détermination, mise en œuvre par le sous-module de détermination 4B du calculateur B, consistant à déterminer une deuxième paire signal de bits dans laquelle est un bit propre égal au deuxième bit calculé à l’itération n-1 et est un bit opposé égal au premier bit calculé à l’itération n-1. L’étape E4 de détermination de paire produit peut comprendre les sous-étapes suivantes : - une sous-étape E4A de détermination, mise en œuvre par le sous-module de détermination 5A du calculateur A, consistant à déterminer une première paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon ; - une sous-étape E4B de détermination, mise en œuvre par le sous-module de détermination 5B du calculateur B, consistant à déterminer une deuxième paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon . L’étape E5 de détermination de paire reste peut comprendre les sous-étapes suivantes : - une sous-étape E5A de détermination, mise en œuvre par le sous-module de détermination 6A du calculateur A, consistant à déterminer une première paire reste de bits dans laquelle est un bit propre, est un bit opposé et ; - une sous-étape E5B de détermination, mise en œuvre par le sous-module de détermination 6B du calculateur B, consistant à déterminer une deuxième paire reste de bits dans laquelle est un bit propre, est un bit opposé et . L’étape E6 de détermination de signal synchronisé peut comprendre les sous-étapes suivantes : - une sous-étape E6A de détermination, mise en œuvre par le sous-module de détermination 7A du calculateur A, consistant à déterminer un premier signal synchronisé , si , le premier signal synchronisé est égal au premier signal synchronisé à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le calculateur A à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le calculateur A à l’itération n-2 ; - une sous-étape E6B de détermination, mise en œuvre par le sous-module de détermination 7B du calculateur B, consistant à déterminer un deuxième signal synchronisé , si , le deuxième signal synchronisé est égal au deuxième signal synchronisé à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le calculateur B à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le calculateur B à l’itération n-2. Procédé de synchronisation d’un premier calculateur (A) et d’un deuxième calculateur (B), chacun des calculateurs (A, B) étant configuré pour calculer des ordres de commande destinés à commander un actionneur de gouverne d’un aéronef (AC) selon une même loi de pilotage, chacun des calculateurs (A, B) comprenant une horloge synchronisée l’une avec l’autre, le premier calculateur (A) présentant une avance ou un retard par rapport au deuxième calculateur (B), l’avance ou le retard étant inconnu et temporellement borné ; caractérisé en ce qu’il comprend un ensemble d’étapes mis en œuvre de manière itérative, l’ensemble d’étapes mis en œuvre à chaque itération n comportant : une étape (E1) de calcul, mise en œuvre par un module de calcul (2), consistant à ce que chacun des calculateurs (A, B) calcule un bit, le bit étant égal à 0 si l’ordre de commande calculé par chacun des calculateurs (A, B) à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le bit étant égal à 1 ; une étape (E2) d’échange, mise en œuvre par un module d’échange (3), consistant à ce que chacun des calculateurs (A, B) s’échange le bit calculé ; une étape (E3) de détermination d’une paire signal, mise en œuvre par un module de détermination de paire signal (4), consistant à ce que chacun des calculateurs (A, B) détermine une paire signal de bits, la paire signal de bits comprenant le bit calculé par chacun des calculateurs (A, B) ; une étape (E4) de détermination de paire produit, mise en œuvre par un module de détermination de paire produit (5), consistant à ce que chacun des calculateurs (A, B) détermine une paire produit de bits, la paire produit de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs (A, B) à l’itération n est égal au bit de la paire signal de bits déterminée pour l’autre des calculateurs (A, B) à l’itération n-1 ; une étape (E5) de détermination de paire reste, mise en œuvre par un module de détermination de paire reste (6), consistant à ce que chacun des calculateurs (A, B) détermine une paire reste de bits, la paire reste de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs (A, B) à l’itération n est différent du bit de la paire signal de bits déterminée pour l’autre des calculateurs (A, B) à l’itération n-1 ; une étape (E6) de détermination de signal synchronisé, mise en œuvre par un module de détermination de signal synchronisé (7), consistant à ce que chacun des calculateurs (A, B) détermine un signal synchronisé à partir de la paire produit de bits et de la paire reste de bits. Procédé selon la revendication 1, caractérisé en ce que l’étape (E1) de calcul comprend les sous-étapes suivantes : une première sous-étape (E1A) de calcul, mise en œuvre par un premier sous-module de calcul (2A) du premier calculateur (A), consistant à calculer un premier bit, le premier bit étant égal à 0 si l’ordre de commande calculé par le premier calculateur (A) à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le premier bit étant égal à 1 ; une deuxième sous-étape (E1B) de calcul, mise en œuvre par un deuxième sous-module de calcul (2B) du deuxième calculateur (B), consistant à calculer un deuxième bit, le deuxième bit étant égal à 0 si l’ordre de commande calculé par le deuxième calculateur (B) à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le deuxième bit étant égal à 1. Procédé selon l’une quelconque des revendications 1 et 2, caractérisé en ce que l’étape (E2) d’échange comprend les sous-étapes suivantes : une première sous-étape (E2A) de transmission, mise en œuvre par un premier sous-module de transmission (3A) du premier calculateur (A), consistant à transmettre au deuxième calculateur (B) le premier bit ; une deuxième sous-étape (E2B) de transmission, mise en œuvre par un deuxième sous-module de transmission (3B) du deuxième calculateur (B), consistant à transmettre au premier calculateur (A) le deuxième bit. Procédé selon l’une quelconque des revendications 1 à 3, caractérisé en ce que l’étape (E3) de détermination de paire signal comprend les sous-étapes suivantes : une première sous-étape (E3A) de détermination, mise en œuvre par un premier sous-module de détermination (4A) du premier calculateur (A), consistant à déterminer une première paire signal de bits dans laquelle est un bit propre égal au premier bit calculé à l’itération n-1 et est un bit opposé égal au deuxième bit calculé à l’itération n-1 ; une deuxième sous-étape (E3B) de détermination, mise en œuvre par un deuxième sous-module de détermination (4B) du deuxième calculateur (B), consistant à déterminer une deuxième paire signal de bits dans laquelle est un bit propre égal au deuxième bit calculé à l’itération n-1 et est un bit opposé égal au premier bit calculé à l’itération n-1. Procédé selon l’une quelconque des revendications 1 à 4, caractérisé en ce que l’étape (E4) de détermination de paire produit comprend les sous-étapes suivantes : une troisième sous-étape (E4A) de détermination, mise en œuvre par un troisième sous-module de détermination (5A) du premier calculateur (A), consistant à déterminer une première paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon ; une quatrième sous-étape (E4B) de détermination, mise en œuvre par un quatrième sous-module de détermination (5B) du deuxième calculateur (B), consistant à déterminer une deuxième paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon . Procédé selon l’une quelconque des revendications 1 à 5, caractérisé en ce que l’étape (E5) de détermination de paire reste comprend les sous-étapes suivantes : une cinquième sous-étape (E5A) de détermination, mise en œuvre par un cinquième sous-module de détermination (6A) du premier calculateur (A), consistant à déterminer une première paire reste de bits dans laquelle est un bit propre, est un bit opposé et ; une sixième sous-étape (E5B) de détermination, mise en œuvre par un sixième sous-module de détermination (6B) du deuxième calculateur (B), consistant à déterminer une deuxième paire reste de bits dans laquelle est un bit propre, est un bit opposé et . Procédé selon l’une quelconque des revendications 1 à 6, caractérisé en ce que l’étape (E6) de détermination de signal synchronisé comprend les sous-étapes suivantes : une septième sous-étape (E6A) de détermination, mise en œuvre par un septième sous-module de détermination (7A) du premier calculateur (A), consistant à déterminer un premier signal synchronisé , si , le premier signal synchronisé est égal au premier signal synchronisé à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur (A) à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur (A) à l’itération n-2 ; une huitième sous-étape (E6B) de détermination, mise en œuvre par un huitième sous-module de détermination (7B) du deuxième calculateur (B), consistant à déterminer un deuxième signal synchronisé , si , le deuxième signal synchronisé est égal au deuxième signal synchronisé à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur (B) à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur (B) à l’itération n-2. Système de synchronisation d’un premier calculateur (A) et d’un deuxième calculateur (B), chacun des calculateurs (A, B) étant configuré pour calculer des ordres de commande destinés à commander un actionneur de gouverne d’un aéronef (AC) selon une même loi de pilotage, chacun des calculateurs (A, B) comprenant une horloge synchronisée l’une avec l’autre, le premier calculateur (A) présentant une avance ou un retard par rapport au deuxième calculateur (B), l’avance ou le retard étant inconnu et temporellement borné ; caractérisé en ce qu’il comprend un ensemble de modules mis en œuvre de manière itérative, l’ensemble de modules mis en œuvre à chaque itération n comportant : un module de calcul (2) configuré pour que chacun des calculateurs (A, B) calcule un bit, le bit étant égal à 0 si l’ordre de commande calculé par chacun des calculateurs (A, B) à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le bit étant égal à 1 ; un module d’échange (3) configuré pour que chacun des calculateurs (A, B) s’échange le bit calculé ; un module de détermination de paire signal (4) configuré pour que chacun des calculateurs (A, B) détermine une paire signal de bits, la paire signal de bits comprenant le bit calculé par chacun des calculateurs (A, B) ; un module de détermination de paire produit (5) configuré pour que chacun des calculateurs (A, B) détermine une paire produit de bits, la paire produit de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs (A, B) à l’itération n est égal au bit de la paire signal de bits déterminée pour l’autre des calculateurs (A, B) à l’itération n-1 ; un module de détermination de paire reste (6) configuré pour que chacun des calculateurs (A, B) détermine une paire reste de bits, la paire reste de bits indiquant quel bit égal à 1 de la paire signal de bits déterminée pour l’un des calculateurs (A, B) à l’itération n est différent du bit de la paire signal de bits déterminée pour l’autre des calculateurs (A, B) à l’itération n-1 ; un module de détermination de signal synchronisé (7) configuré pour que chacun des calculateurs (A, B) détermine un signal synchronisé à partir de la paire produit de bits et de la paire reste de bits. Système selon la revendication 8, caractérisé en ce que le module de calcul (2) comprend les sous-modules suivants : un premier sous-module de calcul (2A) du premier calculateur (A) configuré pour calculer un premier bit, le premier bit étant égal à 0 si l’ordre de commande calculé par le premier calculateur (A) à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le premier bit étant égal à 1 ; un deuxième sous-module de calcul (2B) du deuxième calculateur (B) configuré pour calculer un deuxième bit, le deuxième bit étant égal à 0 si l’ordre de commande calculé par le deuxième calculateur (B) à l’itération n est égal à l’ordre de commande calculé à l’itération n-1, sinon le deuxième bit étant égal à 1. Système selon l’une quelconque des revendications 8 et 9, caractérisé en ce que le module d’échange (3) comprend les sous-modules suivants : un premier sous-module de transmission (3A) du premier calculateur (A) configuré pour transmettre au deuxième calculateur (B) le premier bit ; un deuxième sous-module de transmission (3B) du deuxième calculateur (B) configuré pour transmettre au premier calculateur (A) le deuxième bit. Système selon l’une quelconque des revendications 8 à 10, caractérisé en ce que le module de détermination de paire signal (4) comprend les sous-modules suivants : un premier sous-module de détermination (4A) du premier calculateur (A) configuré pour déterminer une première paire signal de bits dans laquelle est un premier bit propre égal au premier bit calculé à l’itération n-1 et est un deuxième bit opposé égal au deuxième bit calculé à l’itération n-1 ; un deuxième sous-module de détermination (4B) du deuxième calculateur (B) configuré pour déterminer une deuxième paire signal de bits dans laquelle est un deuxième bit propre égal au deuxième bit calculé à l’itération n-1 et est un premier bit opposé égal au premier bit calculé à l’itération n-1. Système selon l’une quelconque des revendications 8 à 11, caractérisé en ce que le module de détermination de paire produit (5) comprend les sous-modules suivants : un troisième sous-module de détermination (5A) du premier calculateur (A) configuré pour déterminer une première paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon ; un quatrième sous-module de détermination (5B) du deuxième calculateur (B) configuré pour déterminer une deuxième paire produit de bits dans laquelle est un bit propre et est un bit opposé, si et , correspondant à une paire reste de bits déterminée à l’itération n-1, si ou , si ou , sinon . Système selon l’une quelconque des revendications 8 à 12, caractérisé en ce que le module de détermination de paire reste (6) comprend les sous-modules suivants : un cinquième sous-module de détermination (6A) du premier calculateur (A) configuré pour déterminer une première paire reste de bits dans laquelle est un bit propre, est un bit opposé et ; un sixième sous-module de détermination (6B) du deuxième calculateur (B) configuré pour déterminer une deuxième paire reste de bits dans laquelle est un bit propre, est un bit opposé et . Système selon l’une quelconque des revendications 8 à 13, caractérisé en ce que le module de détermination de signal synchronisé (7) comprend les sous-modules suivants : un septième sous-module de détermination (7A) du premier calculateur (A) configuré pour déterminer un premier signal synchronisé , si , le premier signal synchronisé est égal au premier signal synchronisé à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur (A) à l’itération n-1, si et si , le premier signal synchronisé est égal à l’ordre de commande calculé par le premier calculateur (A) à l’itération n-2 ; un huitième sous-module de détermination (7B) du deuxième calculateur (B) configuré pour déterminer un deuxième signal synchronisé , si , le deuxième signal synchronisé est égal au deuxième signal synchronisé à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur (B) à l’itération n-1, si et si , le deuxième signal synchronisé est égal à l’ordre de commande calculé par le deuxième calculateur (B) à l’itération n-2. Système de commande de vol d’un aéronef, caractérisé en ce qu’il comprend au moins un système de synchronisation (1) d’un premier calculateur (A) et d’un deuxième calculateur (B) tel que celui spécifié dans l’une quelconque des revendications 8 à 14. Aéronef, caractérisé en ce qu’il comporte un système de commande de vol tel que celui spécifié dans la revendication 15.