FR 3107139 A1 20210813 FR 2001195 A 20200206 Le dispositif de mémoire (EE) du type mémoire morte électriquement effaçable et programmable comporte des moyens d’écriture (ME) destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture (COM) d’au moins un octet sélectionné (OCT0i-OCT1i) dans au moins un mot mémoire sélectionné (MWi,j) du plan mémoire (PM), l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, et configurés pour générer, lors du cycle d’effacement, une tension d’effacement dans les cellules mémoires (CEL) de tous les octets (OCT0i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j) qui ne sont pas ledit au moins un octet sélectionné (OCT0i-OCT1i). Figure pour l’abrégé: Fig 1 Dispositif de mémoire EEPROM et procédé d’écriture correspondant Des modes de réalisation et de mise en œuvre concernent les circuits intégrés de mémoire, en particulier les mémoires mortes électriquement effaçables et programmables EEPROM (pour «Electrically Erasable Programmable Read Only Memory»). Dans les mémoires EEPROM, des cellules mémoire plus petites et des transistors haute tension plus compacts peuvent nécessiter des mécanismes d'activation plus complexes et occupant de plus grandes surfaces, ce qui compense le bénéfice de la réduction de taille des cellules mémoires. Par exemple, des techniques dites de tension partagée, utilisant une combinaison de potentiels positifs et négatifs pour générer des tensions de programmation, ont permis un rétrécissement des cellules mémoires au détriment d'un circuit commutateur de grille de commande plus complexe, du type inverseur, nécessitant en conséquence des caissons aux dopages complémentaires, ce qui a augmenté la surface occupée par ces circuits. Classiquement, un circuit commutateur de grille de commande est prévu pour chaque mot mémoire, typiquement composé d’un octet de cellules mémoires. Plus la densité de mémoire est faible, c’est-à-dire plus la proportion de surface occupée par les mécanismes d’activation vis-à-vis de la surface occupée par les cellules mémoires est importante, plus le problème est grave. Il est souhaitable de remédier au surcoût en termes de surface pour obtenir un réel avantage sur la réduction de la taille globale et du coût des circuits intégrés, ou puces, de mémoires EEPROM. Il a été proposé de mutualiser un circuit commutateur de grille de commande pour des mots mémoires composés de plusieurs octets, par exemple quatre octets, afin de limiter la surface occupée par les circuits de commutations de grille de commande. Cela étant, le regroupement de plusieurs octets dans un mot mémoire, pour un circuit commutateur de grille de commande, présente des inconvénients en termes d'endurance. En effet, il est avantageux que la mémoire EEPROM ait une granularité «client» d’un octet, c’est-à-dire que la mémoire est adaptée à recevoir une commande d’écriture ne modifiant qu’un seul octet, au moins, dans le plan mémoire. Or, le regroupement de plusieurs octets par mot mémoire impose une granularité «physique» de plusieurs octets (par exemple 4), c’est-à-dire que la mémoire n’est capable de modifier les octets du plan mémoire seulement par groupes de plusieurs octets. Classiquement, les opérations d'écriture dans un mot mémoire effacent tous les bits du mot mémoire dans une première phase, et programment sélectivement certains bits du mot dans une seconde phase, en fonction des données à écrire. Pour pouvoir proposer une granularité client inférieure à la granularité physique de la mémoire, lors de l’écriture d’un octet, les autres octets du même mot mémoire sont lus, puis réécrits, c’est-à-dire collectivement effacés puis sélectivement programmés suivant les données qu’ils contenaient avant l’effacement. Par conséquent, si un nombre N d’octets sont regroupés dans un même mot mémoire, le pire facteur d'accélération du stress des cellules mémoires est N. Cela divise par N la durée de vie en nombre de cycles d'écriture, ce qui revient à diviser par N l’endurance réelle d’une cellule mémoire pour spécifier la valeur de l’endurance nominale d’un produit commercialisé. De plus, une coupure de courant pendant le cycle d'écriture corrompt les octets en cours de réécriture dans le mot mémoire. Les spécifications du dispositif global en termes d’endurance et de rétention des données sont ainsi dégradées par rapport à l’endurance et la rétention dont est capable une cellule mémoire isolée. Des modes de réalisation et de mise en œuvre sont proposés pour ramener le facteur d'accélération proche de 1 dans des architectures du type de celle présentée ci-dessus, tout en bénéficiant pleinement des avantages de réduction de surface de ce type d’architecture. En d’autres termes, les modes de réalisation et de mise en œuvre proposés permettent d’améliorer les spécifications en matière d’endurance et de rétention des données dans des architectures compactes de mémoires. Selon un aspect, il est proposé un dispositif de mémoire du type mémoire morte électriquement effaçable et programmable comportant un plan mémoire matriciel agencé en rangées et colonnes de mots mémoires comprenant chacun plusieurs octets de cellules mémoires, et des moyens d’écriture destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture d’au moins un octet sélectionné dans au moins un mot mémoire sélectionné du plan mémoire, l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation. Plusieurs octets sélectionnés sont typiquement consécutifs, et éventuellement également consécutifs avec les octets de plusieurs mots mémoires sélectionnés. Selon une caractéristique générale de cet aspect, les moyens d’écriture sont configurés pour générer, lors du cycle d’effacement, d’une part une tension d’effacement dans les cellules mémoires de tous les octets dudit au moins un mot mémoire sélectionné, la tension d’effacement étant adaptée pour provoquer un effacement des cellules mémoires, et d’autre part un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés dudit au moins un mot mémoire sélectionné. Bien entendu, les octets non-sélectionnés d’un mot mémoire sélectionné sont les octets de ce mot mémoire qui ne sont pas les octets sélectionnés. En d’autres termes, il est proposé d’inhiber le processus d’effacement des octets d'un mot mémoire qui ne sont pas remplacés par des nouvelles données à écrire, et ainsi d’éviter les réécritures de données antérieures qui peuvent dégrader des cellules mémoires. Ainsi, l’endurance nominale de la mémoire n’est pas divisée par N (N étant le nombre d’octet par mot mémoire), et le risque de corruption des données non-modifiées est inexistant. Selon un mode de réalisation, les cellules mémoires comportent chacune un transistor d’état à grille flottante capable de mémoriser une donnée, les sources des transistors d’état étant couplées à une ligne de source commune aux cellules mémoires d’un même octet et distincte des lignes de source des autres octets du même mot mémoire, le dispositif comprenant un décodeur de lignes de source configuré pour transmettre le potentiel d’inhibition d’effacement sélectivement dans les lignes de sources desdits octets non-sélectionnés dudit au moins un mot mémoire sélectionné. En d’autres termes, chaque octet d'un mot mémoire a sa ligne de source individuelle, et l'inhibition se fait sélectivement sur le potentiel de source des octets non-sélectionnés pendant les phases d'effacement. Le décalage de la tension de seuil des cellules mémoires (transistors d’état), de l'état programmé vers l'état effacé étant typiquement de 3 à 4 volts, des potentiels d'inhibition sont avantageusement de 3 à 4 volts. Selon un mode de réalisation, les transistors d’état comportent une grille de commande, les grilles de commande des transistors d’état étant couplées à une ligne de grille de commande commune aux cellules mémoires d’un même mot mémoire, et les moyens d’écriture sont configurés pour générer, lors du cycle d’effacement, la tension d’effacement sur la(les) ligne(s) de grille de commande dudit au moins un mot mémoire sélectionné. Ainsi, lors d’un cycle d'effacement, les grilles de commandes des transistors d’état du mot mémoire sélectionné sont collectivement portées à la tension d’effacement, typiquement de l’ordre de 15 volts. Avantageusement, la tension d’effacement est polarisée selon un signe commandant les transistors d’états passant (c’est-à-dire est polarisée positivement si les transistors d’état sont de type N). Classiquement, une tension entre la grille flottante et le drain du transistor d’état au niveau de la tension d’effacement provoque une injection de charge (d’un signe correspondant à l’état effacé) dans la grille flottante par effet Fowler-Nordheim. Selon un mode de réalisation, les moyens d’écriture sont configurés pour générer, lors du cycle d’effacement, un potentiel de référence de masse dans la(les) ligne(s) de source dudit au moins un octet sélectionné. Par conséquence, le potentiel de masse de la ligne de source est transmis aux drains des transistors d’état des octets sélectionnés via la région de canal passante, tandis que le potentiel d’inhibition est transmis aux drains des transistors d’état dans les cellules mémoires des octets non-sélectionnés. Ainsi, l’effacement des octets sélectionnés est sélectivement effectif, tandis que l’effacement des octets non-sélectionnés est sélectivement inhibé. Selon un mode de réalisation, le dispositif comprend des moyens de lecture configurés pour lire, lors d’une opération d’écriture et avant le cycle d’effacement, les données contenues dans les cellules mémoires dudit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné, et les moyens d’écriture sont configurés pour générer, lors du cycle de programmation, une tension de programmation dans les cellules mémoires antérieurement programmée dudit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné. Les moyens de lecture et les moyens d’écriture comportent par exemple une partie logique et une partie analogique, la partie logique des moyens de lecture et d’écriture peut être incorporée à un même circuit, par exemple un bloc logique appelé machine d’état. Et par exemple, chaque cellule mémoire est couplée à une ligne de bit, et les moyens d’écriture sont configurés pour générer, lors du cycle de programmation, la tension de programmation sur les lignes de bit des cellules mémoires à programmer. En effet, les moyens d’écriture peuvent avantageusement être configurés pour réécrire les octets non-sélectionnés avec les données antérieures qu’ils contiennent avant et pendant le cycle d’effacement, car, selon des modes de réalisations, l'inhibition peut être partielle ou totale. Une succession de cycles d’effacement partiellement inhibés dans des octets non-sélectionnés peut occasionner, à terme, un état effacé des cellules mémoires, il est ainsi avantageux de prévoir les réécritures dans les octets non-sélectionnés. Cela étant, dans ce mode de réalisation, l’usure des cellules mémoires causée par les réécritures dans des cellules mémoires effacées de façon incomplète est moindre par rapport à l’usure causée par des réécritures complètes dans des cellules complètement effacées. En effet, le facteur d’accélération du stress d’une cellule mémoire (c’est-à-dire la dégradation de l’endurance) est lié à l’amplitude des variations de la tension de seuil du transistor d’état et du fait que ces variations soient dans les deux sens effacement-programmation, c’est-à-dire de l’état programmé à l’état effacé, puis de l’état effacé à l’état programmé. Or, une inhibition partielle engendre un effacement incomplet et réduit cette amplitude dans les deux sens (programmé vers effacé et effacé vers programmé). La réduction de l’amplitude des variations de la tension de seuil, par exemple d’un facteur 4, réduit d’autant la dégradation de l’endurance. Selon un mode de réalisation, les moyens de lecture sont configurés pour lire lesdites données antérieures et mesurer une quantification de la programmation des cellules mémoires antérieurement programmées dans ledit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné, et les moyens d’écriture sont configurés pour générer la tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné, si la quantification de la programmation mesurée dans ces cellules mémoires est inférieure à une marge prise sur une valeur nominale de la quantification de la programmation. En d’autres termes, dans ce mode de réalisation les moyens de lecture sont configurés pour tester si les états programmés des cellules mémoires des octets non-sélectionnés ont subi une altération, par exemple à cause d’effacements incomplets, pour conditionner une réécriture des cellules mémoires relativement à une marge. Cela permet de limiter le nombre de réécritures, pour limiter le nombre d’actions pouvant dégrader (même de façon moindre) des octets non-sélectionnés. La quantification de la programmation et la valeur de marge peuvent par exemple correspondre à des mesures de la valeur des tensions de seuil des transistors d’état à l’état programmé, la valeur nominale de la quantification pouvant correspondre à la tension de seuil d’un transistor d’état programmé correctement. Selon un mode de réalisation, le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement dans les cellules mémoires des octets non-sélectionnés dudit au moins un mot mémoire sélectionné, provoquant un effacement incomplet de ces cellules mémoires, pour empêcher l’effacement complet desdites cellules mémoires. Selon un autre mode de réalisation, le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement négligeable dans les cellules mémoires des octets non-sélectionnées dudit au moins un mot mémoire sélectionné, provoquant un effacement partiel négligeable de ces cellules mémoires, pour empêcher l’effacement desdites cellules mémoires. Cet autre mode de réalisation peut être combiné avec les modes de réalisation prévoyant la génération de la tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné, car une sur-programmation d’une cellule mémoire à l’état programmé (la perturbation d’effacement ayant un effet négligeable) n’engendre raisonnablement pas d’usure dans cette cellule mémoire. Néanmoins, une répétition d’un très grand nombre d’effacements partiels, bien qu’individuellement négligeables, peut conduire à une altération de l’état programmé d’une cellule mémoire. Bien que théoriquement exceptionnelle, une telle situation est prévenue par les modes de réalisation prévoyant la génération de la tension de programmation dans les cellules mémoires antérieurement programmées des octets non-sélectionnés, et avantageusement de façon conditionnée par la mesure de la quantification de la programmation. Il est également proposé un circuit intégré incorporant un dispositif de mémoire tel que défini ci-dessus. Selon un autre aspect, il est proposé un procédé d’écriture dans une mémoire du type mémoire morte électriquement effaçable et programmable comportant un plan mémoire matriciel agencé en rangées et colonnes de mots mémoires comprenant chacun plusieurs octets de cellules mémoires, comprenant, en réponse à une réception d’une commande d’écriture d’au moins un octet sélectionné dans au moins un mot mémoire sélectionné du plan mémoire, une opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, dans lequel le cycle d’effacement comprend d’une part une génération d’une tension d’effacement dans les cellules mémoires de tous les octets dudit au moins un mot mémoire sélectionné, la tension d’effacement étant apte à provoquer un effacement des cellules mémoires, et d’autre part une génération d’un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés dudit au moins un mot mémoire sélectionné. Selon un mode de mise en œuvre dans lequel les cellules mémoires de la mémoire comportent chacune un transistor d’état à grille flottante capable de mémoriser une donnée, les sources des transistors d’état étant couplées à une ligne de source commune aux cellules mémoires d’un même octet et distincte des lignes de source des autres octets du même mot mémoire, le procédé comprend un décodage de lignes de source pour transmettre le potentiel d’inhibition d’effacement, sélectivement dans les lignes de sources desdits octets non-sélectionnés dudit au moins un mot mémoire sélectionné. Selon un mode de mise en œuvre dans lequel les transistors d’état comportent une grille de commande, les grilles de commande des transistors d’état étant couplées à une ligne de grille de commande commune aux cellules mémoires d’un même mot mémoire, le cycle d’effacement comprend une génération de la tension d’effacement sur la(les) ligne(s) de grille de commande dudit au moins un mot mémoire sélectionné. Selon un mode de mise en œuvre, le cycle d’effacement comprend une génération d’un potentiel de référence de masse dans la(les) ligne(s) de source dudit au moins octet sélectionné. Selon un mode de mise en œuvre, l’opération d’écriture comprend, avant le cycle d’effacement, une lecture des données contenues dans ledit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné, et, lors du cycle de programmation, une génération d’une tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné. Selon un mode de mise en œuvre, chaque cellule mémoire est couplée à une ligne de bit, et le cycle de programmation comprend la génération de la tension de programmation sur les lignes de bit des cellules mémoires à programmer. Selon un mode de mise en œuvre, l’opération d’écriture comprend ladite lecture et une mesure d’une quantification de la programmation des cellules mémoires antérieurement programmées dans ledit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné, et ladite génération de la tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné dudit au moins un mot mémoire sélectionné, si la quantification de la programmation mesurée dans ces cellules mémoires est inférieure à une marge prise sur une valeur nominale de la quantification de la programmation. Selon un mode de mise en œuvre, le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement dans les cellules mémoires des octets non-sélectionnés dudit au moins un mot mémoire sélectionné, provoquant un effacement incomplet de ces cellules mémoires, pour empêcher l’effacement complet desdites cellules mémoires. Selon un mode de mise en œuvre, le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement négligeable dans les cellules mémoires des octets non-sélectionnées dudit au moins un mot mémoire sélectionné, provoquant un effacement partiel négligeable de ces cellules mémoires, pour empêcher l’effacement desdites cellules mémoires. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels: illustrent des modes de réalisation et de mise en œuvre de l’invention. Les figures 1 à 5 vont maintenant être décrites, des références communes dans les figures désignent les mêmes éléments, ou des éléments de fonctions analogues dans des modes de réalisation différents. Lors de la description d’une figure, il pourra être fait référence à un élément non-représenté mais décrit en relation avec une autre figure le représentant. De manière générale, en relation avec les figures 1 à 5, un indice «i» dans les références indique l’appartenance de l’élément référencé à la colonne d’indice «i», et un indice «j» dans les références indique l’appartenance de l’élément référencé à la rangée d’indice «j». Les indices peuvent être incrémentés ou décrémentés «i-1», «j+1», … et indiquent l’appartenance de l’élément référence à la colonne ou la rangée d’indice respectivement incrémenté. La figure 1 représente un dispositif de mémoire non-volatile électriquement effaçable et programmable EE du type EEPROM («Electrically Erasable Programmable Read Only Memory»), pouvant être réalisé dans un circuit intégré, sous la forme d’une puce de circuit intégré. Le dispositif de mémoire EE comporte un plan mémoire matriciel PM, comportant des cellules mémoires CEL (figure 2) capables d’enregistrer une donnée binaire chacune. Les cellules mémoires CEL sont organisées en mots-mémoires, agencés en rangées RGj (figures 3 à 5) et en colonnes COLi (figures 3 à 5) dans des régions de mots MWEM du plan mémoire PM. Un mot mémoire MWi,j (figures 3 à 5) est à l’unique intersection entre une colonne COLi et une rangée RGj du plan mémoire PM. Sommairement, l’accès à un mot mémoire MWi,j se fait par sélection matricielle sur la colonnes COLi et la rangée RGj auxquelles il appartient. Par conséquent, la granularité physique de la mémoire, c’est-à-dire la plus petite unité modifiée en écriture, est définie par un mot mémoire. En périphérie du plan mémoire PM, le dispositif de mémoire EE comporte des moyens d’écriture ME, des moyens de lecture ML, un décodeur de colonne DECX et un décodeur de ligne DECY. Les moyens de lecture ML et les moyens d’écriture ME comportent une partie logique et une partie analogique, la partie logique des moyens de lecture et d’écriture peut être incorporée à un même circuit, par exemple un bloc logique appelé machine d’état (non-représentée). La machine d’état est une unité de commande et gestion du dispositif EE, et est configurée pour recevoir une commande COM provenant de l’extérieur du dispositif de mémoire EE, dite commande utilisateur. La commande utilisateur COM peut comprendre une commande d’écriture d’un octet au minimum, et d’une page entière au maximum. Un octet est un groupe de huit cellules mémoires, une page correspond à une rangée entière de cellules mémoires. Ainsi, la granularité «client» de la mémoire, c’est-à-dire la plus petite unité modifiable dans une commande d’écriture, est un octet. Cela étant, pour limiter l’encombrement de circuits de commutation de grille de commande CGSW (voir ci-après), les mots mémoires MWi,j du plan mémoire PM comportent au moins deux octets de cellules mémoires. Par conséquent la granularité physique de la mémoire (un mot mémoire) est supérieure à la granularité client (un octet) en écriture. Les octets à écrire sont dits octets sélectionnés, et les mots mémoires comprenant les octets à écrire sont dits mots mémoires sélectionnés. Typiquement, une commande d’écriture COM comprend l’adresse du premier octet et les données à écrire à partir de cette adresse du plan mémoire PM. La machine d’état est configurée pour décoder les adresses de la commande en coordonnées physiques de l’arrangement du plan mémoire PM, et commander respectivement les décodeurs de colonnes DECX et de lignes DECY. Les moyens d’écriture ME sont configurés pour effectuer une opération d’écriture en réponse à la réception de la commande d’écriture COM. L’opération d’écriture comprend un cycle d’effacement collectif sur toute les cellules mémoire du(des) mot(s) mémoire(s) sélectionné(s), suivi d’un cycle de programmation sélectif sur chaque cellule mémoire devant être programmée suivant les données à écrire. Les moyens d’écriture ME sont configurés pour générer des stimuli d’effacement et de programmation et les transmettre aux cellules mémoire du plan mémoire PM via le décodeur de colonnes DECX et le décodeur de lignes DECY. La figure 2 représente une cellule mémoire CEL du plan mémoire PM (figure 1). La cellule mémoire CEL comporte un transistor d’état TE, du type NMOS, ayant une grille flottante et une grille de commande, et un transistor d’accès TA, du type NMOS, ayant une grille simple. Le transistor d’état TE et le transistor d’accès TA sont couplés en série, le drain du transistor d’état TE étant couplé à la source du transistor d’accès TA. Le drain du transistor d’accès TA est couplé à une ligne de bit BL, tandis que la source du transistor d’état TE est couplée à une ligne de source SL. La grille du transistor d’accès TA est couplée à une ligne de mots WL, et la grille de commande du transistor d’état TE est couplée à une ligne de grille de commande CG. Pour effacer une cellule mémoire CEL, une tension suffisante pour injecter des charges par effet Fowler-Nordheim dans la grille flottante du transistor d’état TE est appliquée entre la grille de commande CG et le drain du transistor d’état TE. Une telle tension d’effacement est typiquement de l’ordre de 15V entre la grille et le drain, positivement sur la grille, et les charges injectées sont de signe négatif. Une tension d’effacement, par exemple de 15V, est appliquée sur la grille de commande CG du transistor d’état TE, et le potentiel sur le drain du transistor d’état TE, par exemple la masse, est transmis depuis la ligne de source SL via la région de canal du transistor d’état TE ainsi commandé passant. Comme il apparaîtra ci-après notamment en relation avec la figure 5, il est prévu qu’un potentiel d’inhibition d’effacement, par exemple de 3V ou 4V, soit transmis sur la ligne de source SL, et pour une tension d’effacement inchangée de 15V sur la grille de commande CG du transistor d’état TE. Ainsi, la tension en résultant entre la grille de commande et le drain du transistor d’état TE est de sensiblement 12V ou respectivement 11V. Des tensions grille–drain de l’ordre de 12V ou 11V sont insuffisantes pour provoquer une injection de charges par effet Fowler-Nordheim, ou du moins pour injecter des charges en quantité suffisante pour résulter à un effacement complet de la cellule mémoire CEL. En d’autres termes, le potentiel d’inhibition d’effacement, par exemple transmis sur la ligne de source SL d’une cellule mémoire, est configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement de la cellule mémoire CEL. Pour programmer une cellule mémoire CEL, une tension suffisante pour injecter des charges par effet Fowler-Nordheim dans la grille flottante du transistor d’état TE est appliquée entre la grille de commande CG et le drain du transistor d’état TE. Une telle tension de programmation est typiquement de l’ordre de -15V entre la grille et le drain, négativement sur la grille, et les charges injectées sont par conséquent de signe positif. Dans une technique dite de tension partagée, un potentiel de programmation négatif, par exemple de -7V, est appliquée sur la grille de commande CG du transistor d’état TE et un potentiel de programmation positif, par exemple de +8V, est appliqué sur le drain du transistor d’état TE, depuis la ligne de bit BL via le transistor d’accès TA commandé passant par une tension de commande, par exemple de 10V, transmise sur la ligne de mot WL. Dans une technique ne prévoyant pas une génération de potentiels négatifs, un potentiel de masse est appliqué sur la grille de commande CG et un potentiel de programmation positif, par exemple de +15V, est appliqué sur le drain du transistor d’état TE, depuis la ligne de bit BL via le transistor d’accès TA commandé passant par une tension de commande, par exemple de 17V, transmise sur la ligne de mot WL. La figure 3 représente une portion 300 du plan mémoire PM de la figure 1, illustrant en particulier un mot mémoire MWi,j appartenant à la rangée RGj et à la colonne COLi. Sont également représentés le mot mémoire MWi,j+1 appartenant à la rangée RGj+1 et à la colonne COLi, et un octet OCT0i-1 des mots mémoires MWi-1,j et MWi-1,j+1 appartenant à la colonne COLi-1 et respectivement aux rangées RGj, RGj+1. Chaque mot mémoire MWi,j, comprend au moins deux octets OCT0i – OCT3i, par exemple 4 octets, de huit cellules mémoires CEL chacun. Dans la suite, par «couplage d’une cellule mémoire à un élément» on entend le couplage avec l’élément correspondant tel que présenté ci-avant en relation avec la figure 2. Chaque cellule-mémoire est couplée à une ligne de bit dédiée et individuelle BL0i, BL1i, …, BL7i, …, BL24i, BL25i, …, BL31i, pour la colonne COLi (BL0i-1, BL1i-1, …, BL7i-1, … pour la colonne COLi-1). Les lignes de bit BL sont néanmoins couplées avec les cellules mémoires respectives de chaque autre rangée RGj+1. Les cellules mémoires CEL d’un même octet OCT0i, …, OCT3i (et OCT0i-1) sont couplées à une ligne de source SL0i, …, SL3i (et SL0i-1) commune et dédiée pour chaque octet. De façon remarquable, les sources des transistors d’état TE sont ainsi couplées à une ligne de source SL0i commune aux cellules mémoires d’un même octet OCT0i et distincte des lignes de source des autres octets OCT1i-OCT3i du même mot mémoire MWi,j. Les lignes de source SL0i, …, SL3i sont néanmoins couplées avec les octets respectifs OCT0i, …, OCT3i des autres rangées RGj+1. Toutes les cellules mémoires d’une même rangée RGj, RGj+1 sont couplées à une ligne de mots WLj, WLj+1 commune et dédiée à chaque rangée. Les cellules mémoires d’un même mot mémoire MWi,j MWi,j+1 MWi-1,j MWi-1,j+1 sont couplées à une ligne de grille de commande CGi,j CGi,j+1 CGi-1,j CGi-1,j+1 commune. Chaque ligne de grille de commande CGi,j est exclusivement dédiée à un mot mémoire MWi,j d’une colonne COLi et d’une rangée RGj. L’accès (décodage) à une ligne de grille de commande CGi,j CGi,j+1 CGi-1,j CGi-1,j+1 dans le plan mémoire PM est fait au moyen d’un circuit commutateur de grille de commande CGSWi,j CGSWi,j+1 CGSWi-1,j CGSWi-1,j+1 situé dans une région CGSW du plan mémoire PM à proximité des mots mémoires MWi,j MWi,j+1 MWi-1,j MWi-1,j+1 respectifs. Chaque circuit commutateur de grille de commande CGSWi,j comporte un circuit inverseur comportant un transistor PMOS et un transistor NMOS, commandés par un signal de commande sur leurs grilles. Des lignes de polarisation de caisson Bn, Bp permettent de polariser les caissons complémentaires contenant les transistors PMOS et NMOS, dans la région CGSW du plan mémoire PM, de façon adaptée aux signaux acheminés (Dpi, Dni, voire ci-dessous). Le signal de commande est transmis sur une ligne de commande CLj, CLj+1 commune et dédiée à chaque rangée RGj, RGj+1. Les drains des transistors complémentaires des inverseurs des circuits commutateurs respectifs CGSWi,j CGSWi-1,j sont couplées à des lignes de polarisation Dpi, Dni, Dpi-1, Dni-1 communes et dédiées pour chaque colonnes COLi, COLi-1. Les sources des transistors complémentaires des inverseurs des circuits commutateurs CGSWi,j sont couplées aux lignes de grilles de commande respectives CGi,j. Ainsi, la ligne de commande CLj de la rangée RGj et les lignes de polarisation Dpi, Dni de la colonne COLi permettent de transmettre une polarisation sélectivement sur la ligne de grille de commande CGi,j du mot mémoire MWi,j appartenant à la colonne COLi et à la rangée RGj. De tels circuits commutateurs de grille de commande CGSWi,j occupent une surface non-négligeable, notamment du fait de la présence de caissons aux dopages complémentaires, et, afin de limiter le nombre de circuit commutateurs de grille de commande, plusieurs octets OCT0i-OCT3i ont été regroupés dans chaque mot mémoire MWi,j au détriment d’une granularité physique supérieure à 1 octet. On notera que la polarisation sur la ligne de grille de commande CGi,j peut être de signe positif ou négatif, par l’emploi d’un circuit complémentaire du type inverseur dans les circuits commutateurs de grille de commande CGSWi,j. Cela permet les techniques d’écriture à tension partagée. On se réfère de nouveau à la figure 1. Le décodeur de lignes DECY comprend des verrous de lignes de mot WLL configurés pour distribuer des signaux dans les lignes de mot WLj du plan mémoire PM; et des verrous de lignes de commandes CLL configurés pour distribuer des signaux dans des lignes de commande CLj commandant les commutateurs de grille de commande CGSWi,j de chaque rangée RGj du plan mémoire PM. Le décodeur de colonnes DECX comprend des verrous de lignes de bits BLL configurés pour distribuer des signaux dans les différentes lignes de bit BL0i-BL32i du plan mémoire PM; des verrous de lignes de source SLL configurés pour distribuer des signaux dans les différentes lignes de source SL0i-SL3i du plan mémoire PM; et des verrous de signaux de grille de commande CGL configurés pour distribuer des polarisations de lignes de grille de commande Dpi, Dni, vers les commutateurs de grille de commande CGSWi,j de chaque colonne COLi du plan mémoire PM. Les commutateurs de grille de commande CGSWi,j sont situés dans le plan mémoire PM, dans des régions médianes CGSW comportant des caissons de dopages complémentaires. Les régions médianes sont encadrées par des régions de mots WMEM du plan mémoire PM. Les régions de mots WMEM comportent les cellules mémoires regroupées par mots mémoire. Dans l’exemple de la figure 1, deux régions médianes de commutateurs de grille de commande CGSW sont prévues, chacune étant située au milieu (dans la direction des rangées) d’une moitié de la surface totale des régions de mots MWEM du plan mémoire PM. Les régions de commutateurs de grille de commande CGSW, tels que décrits précédemment en relation avec les figures 1 à 3, occupent une surface non-négligeable mais permettent avantageusement des écritures à tension partagée. La technique de tension partagée permet de réduire la taille des cellules mémoires, ce qui peut compenser la surface occupée par les commutateurs de grille de commande CGSW pour des mémoires de haute densité. La figure 4 illustre une portion 400 de plan mémoire d’un exemple de mémoire du type de celle décrite dans la publication FR 3070537 A1, décrivant un dispositif compact dans lequel la surface occupée par les circuits de commutations de grille de commande CGSi,j est réduite. L’architecture de la portion 400 du plan mémoire est identique à l’architecture de la portion 300 du plan mémoire PM décrite précédemment en relation avec les figures 1 à 3, excepté concernant les circuits de commutation de grille de commande CGSi,j CGSi,j+1 CGSi-1,j CGSi-1,j+1. En effet, dans cet exemple, chaque circuit de commutation de grille de commande comporte un seul transistor de sélection de grille de commande, chaque transistor de sélection de grille de commande étant logé dans et sur un caisson semiconducteur PW1, PW0 voisin du caisson semiconducteur PW0, PW1 logeant le mot-mémoire WDi,j auquel il est attribué. Les caissons PW0, PW1 de la figure 4 peuvent correspondre à deux régions de mots WMEM décrit précédemment en relation avec la figure 1. Ainsi, dans chacune des deux rangées RGj, RGj+1, les transistors de sélection de grille de commande CGSi,j CGSi,j+1, attribués aux mots-mémoires MWi,j MWi,j+1 sont logés dans le caisson PW0 voisin du caisson PW1, le caisson PW0 logeant les mots mémoires MWi-1,j MWi-1,j+1. Inversement, les transistors de sélection de grille de commande CGSi-1,j CGSi-1,j+1, attribués aux mots-mémoires MWi-1,j MWi-1,j+1 sont logés dans le caisson PW1 voisin du caisson PW0, le caisson PW1 logeant les mots mémoires MWi,j MWi,j+1. Chaque caisson PW0, PW1 peut loger plusieurs mots mémoires appartenant à plusieurs colonnes (dans une même rangée RGj), comme par exemple illustré ci-après en relation avec la figure 5, ou comme décrit notamment en relation avec la figure 4 de la publication FR 3070537 A1. Par ailleurs, chaque mot mémoire MWi,j comporte plusieurs octets OCT0i-OCT3i de cellules mémoires, reliées à des lignes de bits individuelles BL0i-BL31i, des lignes de mots WLj, et des lignes de grille de commande CGi,j telles que décrit précédemment en relation avec la figure 3, les mêmes éléments supportent par conséquent les mêmes références. Les transistors de sélection de grille de commande sont commandés par une ligne de commande CLj, CLj+1 commune à toute la rangée RGj RGj+1 respective, et pour transmettre un signal transmis sur des lignes de polarisation de grille de commande CGSLi, CGSLi-1 dédiées à chaque colonne COLi, COLi-1, vers les lignes de grille de commande CGi,j CGi-1,j CGi,j+1 CGi-1,j+1. Contrairement au dispositif décrit dans la publication FR 3070537 A1, dans ce mode de réalisation les sources des transistors d’état TE sont couplées à une ligne de source SL0i commune aux cellules mémoires d’un même octet OCT0i et distincte des lignes de source des autres octets OCT1i-OCT3i du même mot mémoire MWi,j. Les décodeurs de source SLL tels que présentés en relation avec la figure 1 sont également prévus, formant un dispositif de mémoire EE tel qu’illustré par la figure 1, mais plus compact en raison d’une absence des régions médianes CGSW dans le plan mémoire PM, et de verrous de signaux de grille de commande CGL plus simples et donc plus petits. En résumé, il a été décrit en relation avec les figures 1 à 4, un dispositif de mémoire EE comportant un plan mémoire PM matriciel agencé en rangées RGj et colonnes COLi de mots mémoires MWi,j comprenant chacun plusieurs octets OCT0i-OCT3i de cellules mémoires CEL. Des moyens d’écriture ME sont destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture COM d’au moins un octet sélectionné OCT0i-OCT1i dans au moins un mot mémoire sélectionné MWi,j du plan mémoire PM, l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation. Les moyens d’écriture ME sont configurés pour générer, lors du cycle d’effacement, une tension d’effacement dans les cellules mémoires CEL de tous les octets OCT0i-OCT3i dudit au moins un mot mémoire sélectionné MWi,j, la tension d’effacement étant adaptée pour provoquer un effacement des cellules mémoires. Selon une caractéristique générale du dispositif de mémoire EE, et comme il apparaîtra de façon plus détaillée ci-après en relation avec la figure 5, les moyens d’écriture ME sont configurés pour générer en outre, lors du cycle d’effacement, un potentiel d’inhibition d’effacement dans les cellules mémoires des octets non-sélectionnés OCT2i - OCT3i dudit au moins un mot mémoire sélectionné MWi,j qui ne sont pas ledit au moins un octet sélectionné OCT0i - OCT1i. Le potentiel d’inhibition d’effacement est configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement desdites cellules mémoires desdits octets non-sélectionnés OCT2i - OCT3i dudit au moins un mot mémoire sélectionné MWi,j. Les cellules mémoires CEL comportent chacune un transistor d’état TE à grille flottante capable de mémoriser une donnée, les sources des transistors d’état étant couplées à une ligne de source SL0i commune aux cellules mémoires d’un même octet OCT0i et distincte des lignes de source des autres octets OCT1i-OCT3i du même mot mémoire MWi,j. Le décodeur de lignes de source SLL permet avantageusement de transmettre le potentiel d’inhibition d’effacement sélectivement dans les lignes de sources SL2i-SL3i desdits octets non-sélectionnés OCT2i-OCT3i dudit au moins un mot mémoire sélectionné MWi,j. La figure 5 illustre schématiquement une portion 500 du plan mémoire PM de la figure 1, comprenant en particulier les commutateurs de grille de commande CGSW dédiées aux mots-mémoires MWi,j-MWi+3,j située dans une région de mots MWEM, ainsi que les mots mémoires MWi,j-MWi+3,j correspondants, et selon une seule rangée RGj. Dans cet exemple, une région de mots WMEM contient quatre mots mémoires MWi,j, MWi+1,j MWi+2,j MWi+3,j dans quatre colonnes respectives COLi, COLi+1 COLi+2 COLi+3. Le nombre de mots mémoires par région de mots WMEM (ici 4), est essentiellement limité par les interconnexions nécessaires pour acheminer les lignes de grille de commande CGLi,j aux mots mémoires MWi,j respectifs. Plus il y a de niveaux d’interconnexions dans le circuit intégré, et/ou plus le pas des interconnexions est réduit (le pas des interconnexions correspond à la largeur d’une piste métallique et la distance entre deux pistes adjacentes), plus le nombre de mots mémoires par région de mots WMEM pourra être important. On rappelle que chaque mot mémoire MWi,j – MWi+3,j comporte quatre octets OCT0i-OCT3i – OCT0i+3-OCT3i+3, et un circuit commutateur de grille de commande CGSWi,j CGSWi+1,j CGSWi+2,j CGSWi+3,j est dédié à chaque mot mémoire et est configuré pour transmettre des tensions sur les lignes de grilles de commandes CGi,j CGi+1,j CGi+2,j CGi+3,j respectives. On rappelle également qu’il est prévu une ligne de source SL0i commune aux cellules mémoires d’un même octet OCT0i et distincte des lignes de source SL1i SL2i SL3i des autres octets OCT1i OCT2i OCT3i du même mot mémoire MWi,j. On notera que sur la représentation de la figure 5, les points aux intersections entre une ligne de source, par exemple SL0i, et une ligne de grille de commande, par exemple CGi,j, ne montrent pas un couplage entre ces deux lignes, mais représentent un couplage de chacune de ces deux lignes avec les cellules mémoires de l’octet correspondant, dans cet exemple OCT0i, de la manière décrite précédemment en relation avec les figures 2 à 4. Un mode de mise en œuvre d’un procédé d’écriture dans un dispositif de mémoire EE tel décrit précédemment en relation avec les figures 1 à 4, va maintenant être décrit en relation avec la figure 5. Les moyens d’écriture ME (figure 1) sont configurés pour effectuer une opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, en réponse à une réception d’une commande d’écriture COM. La commande utilisateur COM peut comprendre une commande d’écriture d’au moins un octet sélectionné dans au moins un mot mémoire sélectionné, jusqu’à une page entière au maximum. Les octets sélectionnés vont être écrits avec des nouvelles données transmises dans la commande COM. Les adresses des octets sélectionnés sont typiquement consécutives dans une même rangée, du premier au dernier octet sélectionné. Il est préférable que les octets d’adresses consécutives soient physiquement agencés de façon consécutive dans le plan mémoire, sans être pour autant nécessaire. Selon un premier exemple, dans la commande d’écriture, les octets sélectionnés sont les deux premiers octets OCT0i et OCT1i du mot mémoire MWi,j. Le mot mémoire sélectionné est MWi,j. Dans le mot mémoire sélectionné MWi,j, les octets non-sélectionnés OCT2i OCT3i sont les octets qui ne sont pas les octets sélectionnés OCT0i OCT1i. Le cycle d’effacement comprend une génération d’une tension d’effacement, par exemple de 15V, sur la ligne de grille de commande CGi,j du mot mémoire sélectionné MWi,j, et donc dans tous les octets OCT0i-OCT3i dudit mot mémoire sélectionné MWi,j, via le circuit de commutation de grille de commande CGSWi. En même temps, un potentiel de référence de masse est généré dans les lignes de source SL0i SL1i des octets sélectionnés OCT0i OCT1i; et un potentiel d’inhibition d’effacement, par exemple de 3V, est généré dans les lignes de source SL2i SL3i des octets non-sélectionnés OCT2i OCT3i. En référence à l’exemple de cycle de programmation décrit précédemment en relation avec la figure 2, une telle tension d’effacement est apte à effacer les cellules mémoires, tandis qu’un tel potentiel d’inhibition d’effacement permet d’empêcher l’effacement complet desdites cellules mémoires des octets non-sélectionnés OCT2i OCT3i du mot mémoire sélectionné MWi,j. Par exemple, les verrous de lignes de source SLL permettent le décodage transmettant sélectivement le potentiel d’inhibition d’effacement et la tension de masse dans les lignes de sources respectives, en fonction de la commande retranscrite par la machine d’état et les moyens d’écriture ME (figure 1). Dans ce premier exemple, le potentiel d’inhibition d’effacement de 3V est configuré pour résulter, vis-à-vis de la tension d’effacement de 15V, en une perturbation d’effacement dans les cellules mémoires des octets non-sélectionnés OCT2i OCT3i. La perturbation d’effacement ne résulte pas en un effacement complet des cellules mémoires, mais provoque un effacement incomplet de ces cellules mémoires, qui ne perdent pas complétement leur état programmé (si tel était le cas). En effet, dans ces conditions, les cellules précédemment programmées avaient une tension de seuil de typiquement -1,5V avant la perturbation d’effacement et ont une tension de seuil de typiquement -0,5V après la perturbation d’effacement, tandis qu’un effacement complet résulte en une tension de seuil à typiquement +2,5V. Après le cycle d’effacement, le cycle de programmation comprend une génération d’une tension de programmation sur les lignes de bit BL0i-BL31i sélectivement pour les cellules mémoires à programmer, et sur la ligne de grille de commande CGi,j selon l’une des façons décrites précédemment en relation avec la figure 2. Les cellules mémoires à programmer sont les cellules mémoires destinées à stocker, de façon conventionnelle, un «1». D’une part, les cellules mémoires des octets sélectionnés OCT0i OCT1i sont ainsi sélectivement programmés suivant les données de la commande d’écriture. D’autre part, les cellules mémoires antérieurement programmées des octets non-sélectionnés OCT2i OCT3i du mot mémoire sélectionné MWi,j, sont à nouveau programmées. A cet égard, le dispositif EE comprend des moyens de lecture classiques ML, configurés pour lire, avant le cycle d’effacement, les données contenues dans les octets non-sélectionnés OCT2i OCT3i. Ainsi, toutes les cellules programmées avec un «1» terminent avec une tension de seuil de typiquement -1,5V. Le vieillissement de ces cellules est déterminé par les deux décalages de la tension de seuil de +1V et -1V pendant les cycles d'effacement-programmation. Grâce à l’inhibition de l’effacement, ce décalage est 4 fois inférieur à une situation dans laquelle l’effacement est complet (i.e. de -1,5V à +2,5V puis de +2,5V à -1,5V constitué des décalages de +4V et -4V). Selon un deuxième exemple, dans la commande d’écriture, les octets sélectionnés sont tous les octets consécutifs de OCT3i+1 à OCT0i+3 (c’est-à-dire les octets OCT3i+1, OCT0i+2, OCT1i+2, OCT2i+2, OCT3i+2, OCT0i+3). Les mots mémoires sélectionnés sont donc MWi+1,j MWi+2,j et MWi+3,j. Dans les mots mémoires sélectionnés MWi+1,j MWi+2,j MWi+3,j les octets non-sélectionnés sont les octets OCT0i+1 OCT1i+1 OCT2i+1 et OCT1i+3 OCT2i+3 OCT3i+3. Le cycle d’effacement comprend de façon analogue une génération de la tension d’effacement de 15V, sur la ligne de grille de commande CGi+1,j CGi+2,j CGi+3,j des mots mémoires sélectionnés MWi+1,j MWi+2,j MWi+3,j, via les circuits de commutation de grille de commande CGSWi+1 CGSWi+2 CGSWi+3. En même temps, le potentiel de référence de masse est généré dans les lignes de source SL3i+1, SL0i+2, SL1i+2, SL2i+2, SL3i+2, SL0i+3 des octets sélectionnés OCT3i+1 – OCT0i+3; et un potentiel d’inhibition d’effacement, par exemple cette fois de 4V, est généré dans les lignes de source SL0i+1, SL1i+1, SL2i+1 et SL1i+3, SL2i+3, SL3i+3 des octets non-sélectionnés OCT0i+1, OCT1i+1, OCT2i+1, et OCT1i+3, OCT2i+3, OCT3i+3. Dans ce deuxième exemple, le potentiel d’inhibition d’effacement de 4V, est configuré pour résulter, vis-à-vis de la tension d’effacement de 15V, à une perturbation d’effacement négligeable dans les cellules mémoires des octets non-sélectionnés. La perturbation d’effacement négligeable provoque un effacement partiel négligeable de ces cellules mémoires, empêchant l’effacement desdites cellules mémoires qui gardent ainsi leur état programmé (si tel était le cas). En effet, dans ces conditions, les cellules précédemment programmées avaient une tension de seuil de typiquement -1,5V avant la perturbation d’effacement et ont une tension de seuil inchangée après la perturbation d’effacement, tandis qu’un effacement complet résulte à une tension de seuil à typiquement +2,5V. Après le cycle d’effacement, un cycle de programmation tel que décrit en relation avec la figure 2 peut être mis en œuvre. Dans une première alternative, la programmation est mise en œuvre seulement dans les octets sélectionnés, étant donné que les cellules mémoires des octets non-sélectionnés n’ont pas été modifiées. Selon une deuxième alternative, une programmation telle que décrite en relation avec le premier exemple est mise en œuvre, d’une part dans les octets sélectionnés avec les nouvelles données à écrire, d’autre part dans les octets non-sélectionnés avec les anciennes données qu’ils contenaient. En effet, des perturbations d’effacement négligeables en très grand nombre pourraient conduire à un état effacé des cellules mémoires, et cette alternative permet d’éviter qu’une telle situation ne se produise. Dans ce cas, toutes les cellules antérieurement programmées avec un «1» terminent avec une tension de seuil de typiquement -2V. Le décalage de la tension de seuil est d’une part d’amplitude faible (0,5V), et varie d’autre part de façon monotone (programmation sur une cellule mémoire à l’état programmé). De ce fait, le vieillissement de ces cellules est nul. Si l'opération est répétée, les cellules peuvent être programmées à nouveau, avec une tension de seuil de typiquement -2,5V, etc... Ensuite, le potentiel d'inhibition de 4V n'inhibe plus complètement l'opération d'effacement, une perturbation similaire à celle du premier exemple a lieu pendant la phase d'effacement, et un équilibre est atteint à -2,5V pour les tensions de seuil programmées. Selon une troisième alternative, la génération de la tension de programmation dans les cellules mémoires antérieurement programmées des octets non-sélectionnés des mots mémoires sélectionnés, est conditionnée par une mesure de la quantification de la programmation desdites cellules mémoires, vis-à-vis d’une marge prise sur une valeur nominale de la quantification de la programmation. Par exemple la valeur nominale est la valeur de la tension de seuil d’une cellule mémoire normalement programmée, à -1,5V, et la marge est par exemple de 1V, la condition étant alors remplie pour toute mesure de la tension de seuil supérieure à -0,5V à l’état programmé. L’opération d’écriture comprend à cet égard une mesure de la quantification de la programmation, typiquement une mesure de la tension de seuil, des cellules mémoires antérieurement programmées dans les octets non-sélectionnés. Une telle mesure de la quantification correspond par exemple à une lecture en mode marge («margin mode») typiquement prévue dans les moyens de lecture ML des mémoires EEPROM. Cette troisième alternative permet de limiter le nombre de réécritures et présenter un vieillissement des cellules non-sélectionnées nul, et sans aucun risque de corruption des données. Les première, deuxième et troisième alternatives présentent chacune des avantages et des inconvénients. La deuxième alternative est notamment meilleure pour la réduction du vieillissement, et sans danger pour la corruption des données. En effet, des erreurs lors des opérations d'écriture (pannes de courant, etc.) n'entraîneront pas la corruption des données des octets inhibés. Cela étant la deuxième alternative peut présenter des sur-programmations de cellules mémoires, les rendant plus sujettes à des dégradations par porteurs chauds. Ce n’est pas le cas de la première alternative. La troisième alternative ne subit aucun des défauts de deux autres, en contrepartie d’une mesure de la quantification de la programmation supplémentaire (lecture en mode marge). Pour tous les modes de réalisation, exemples et alternatives présentés ci-avant, on notera que puisque la tension d'inhibition est transférée à des sources d'octets appartenant à la même colonne mais à des rangées différentes, des tensions d'inhibition trop élevées peuvent générer des perturbations dans les octets des rangées voisines. Pour maintenir un bon niveau de sécurité la différence de tension entre les sources des rangées non-sélectionnées et les tensions de grille de commande des rangées non-sélectionnées ne dépasse pas 4V. Les tensions de grille de commande dans les rangées non-sélectionnées étant typiquement à 3V, des potentiels d'inhibition d’effacement jusqu’à 7V peuvent être prévus. Les modes de réalisation décrits ci-avant peuvent s'appliquer à n'importe quel nombre d'octets par mot mémoire supérieur à 2, jusqu'au fonctionnement en pleine page, dans lequel la taille du mot est une page entière, c’est-à-dire toutes les cellules mémoire d’une rangée. Les modes de réalisation décrits ci-avant forment un compromis optimal dans l’économie des surfaces occupées et la fiabilité des dispositifs de mémoires EEPROM, en particulier la fiabilité sur les plans de l’endurance et de la rétention des données. Dispositif de mémoire (EE) du type mémoire morte électriquement effaçable et programmable comportant un plan mémoire (PM) matriciel agencé en rangées (RGj) et colonnes (COLi) de mots mémoires (MWi,j) comprenant chacun plusieurs octets (OCT0i-OCT3i) de cellules mémoires (CEL), et des moyens d’écriture (ME) destinés à effectuer une opération d’écriture en réponse à une réception d’une commande d’écriture (COM) d’au moins un octet sélectionné (OCT0i-OCT1i) dans au moins un mot mémoire sélectionné (MWi,j) du plan mémoire (PM), l’opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, dans lequel les moyens d’écriture (ME) sont configurés pour générer, lors du cycle d’effacement, d’une part une tension d’effacement dans les cellules mémoires (CEL) de tous les octets (OCT0i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), la tension d’effacement étant adaptée pour provoquer un effacement des cellules mémoires, et d’autre part un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j). Dispositif selon la revendication 1, dans lequel les cellules mémoires (CEL) comportent chacune un transistor d’état (TE) à grille flottante capable de mémoriser une donnée, les sources des transistors d’état étant couplées à une ligne de source (SL0i) commune aux cellules mémoires d’un même octet (OCT0i) et distincte des lignes de source des autres octets (OCT1i-OCT3i) du même mot mémoire (MWi,j), le dispositif comprenant un décodeur de lignes de source (SLL) configuré pour transmettre le potentiel d’inhibition d’effacement sélectivement dans les lignes de sources (SL2i-SL3i) desdits octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j). Dispositif selon l’une des revendications 1 ou 2, dans lequel les transistors d’état (TE) comportent une grille de commande, les grilles de commande des transistors d’état étant couplées à une ligne de grille de commande (CGi,j) commune aux cellules mémoires d’un même mot mémoire (MWi,j), et les moyens d’écriture (ME) sont configurés pour générer, lors du cycle d’effacement, la tension d’effacement sur la(les) ligne(s) de grille de commande (CGi,j) dudit au moins un mot mémoire sélectionné (MWi,j). Dispositif selon l’une des revendications 2 ou 3, dans lequel les moyens d’écriture (ME) sont configurés pour générer, lors du cycle d’effacement, un potentiel de référence de masse dans la(les) ligne(s) de source (SL0i-SL1i) dudit au moins un octet sélectionné (OCT0i-OCT1i). Dispositif selon l’une des revendications précédentes, comprenant des moyens de lecture (ML) configurés pour lire, lors d’une opération d’écriture et avant le cycle d’effacement, les données contenues dans les cellules mémoires dudit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et les moyens d’écriture (ME) sont configurés pour générer, lors du cycle de programmation, une tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j). Dispositif selon la revendication 5, dans lequel chaque cellule mémoire (CEL) est couplée à une ligne de bit (BL), et les moyens d’écriture (ME) sont configurés pour générer, lors du cycle de programmation, la tension de programmation sur les lignes de bit (BL) des cellules mémoires à programmer. Dispositif selon l’une des revendications 5 ou 6, dans lequel les moyens de lecture (ML) sont configurés pour lire lesdites données antérieures et mesurer une quantification de la programmation des cellules mémoires antérieurement programmées dans ledit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et les moyens d’écriture (ME) sont configurés pour générer la tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), si la quantification de la programmation mesurée dans ces cellules mémoires est inférieure à une marge prise sur une valeur nominale de la quantification de la programmation. Dispositif selon l’une des revendications 5 à 7, dans lequel le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement dans les cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), provoquant un effacement incomplet de ces cellules mémoires, pour empêcher l’effacement complet desdites cellules mémoires. Dispositif selon l’une des revendications 1 à 7, dans lequel le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement négligeable dans les cellules mémoires des octets non-sélectionnées (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), provoquant un effacement partiel négligeable de ces cellules mémoires, pour empêcher l’effacement desdites cellules mémoires. Circuit intégré incorporant un dispositif de mémoire (EE) selon l’une des revendications 1 à 9. Procédé d’écriture dans une mémoire (EE) du type mémoire morte électriquement effaçable et programmable comportant un plan mémoire (PM) matriciel agencé en rangées (RGj) et colonnes (COLi) de mots mémoires (MWi,j) comprenant chacun plusieurs octets (OCT0i-OCT3i) de cellules mémoires (CEL), comprenant, en réponse à une réception d’une commande d’écriture (COM) d’au moins un octet sélectionné (OCT0i-OCT1i) dans au moins un mot mémoire sélectionné (MWi,j) du plan mémoire (PM), une opération d’écriture comprenant un cycle d’effacement suivi d’un cycle de programmation, dans lequel le cycle d’effacement comprend d’une part une génération d’une tension d’effacement dans les cellules mémoires de tous les octets (OCT0i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), la tension d’effacement étant apte à provoquer un effacement des cellules mémoires (CEL), et d’autre part une génération d’un potentiel d’inhibition d’effacement configuré vis-à-vis de la tension d’effacement pour empêcher l’effacement des cellules mémoires (CEL) des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j). Procédé selon la revendication 11, les cellules mémoires de la mémoire comportant chacune un transistor d’état (TE) à grille flottante capable de mémoriser une donnée, les sources des transistors d’état (TE) étant couplées à une ligne de source (SL0i) commune aux cellules mémoires d’un même octet (OCT0i) et distincte des lignes de source (SL1i-SL3i) des autres octets (OCT1i-OCT3i) du même mot mémoire (MWi,j), le procédé comprenant un décodage (SLL) de lignes de source pour transmettre le potentiel d’inhibition d’effacement, sélectivement dans les lignes de sources (SL2i, SL3i) desdits octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j). Procédé selon l’une des revendications 11 ou 12, les transistors d’état (TE) comportant une grille de commande, les grilles de commande des transistors d’état étant couplées à une ligne de grille de commande (CGi,j) commune aux cellules mémoires d’un même mot mémoire (MWi,j), dans lequel le cycle d’effacement comprend une génération de la tension d’effacement sur la(les) ligne(s) de grille (CGi,j) de commande dudit au moins un mot mémoire sélectionné (MWi,j). Procédé selon l’une des revendications 12 ou 13, dans lequel le cycle d’effacement comprend une génération d’un potentiel de référence de masse dans la(les) ligne(s) de source (SL0i-SL1i) dudit au moins octet sélectionné (OCT0i-OCT1i). Procédé selon l’une des revendications 11 à 14, dans lequel l’opération d’écriture comprend, avant le cycle d’effacement, une lecture des données contenues dans ledit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et, lors du cycle de programmation, une génération d’une tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j). Procédé selon la revendication 15, dans lequel chaque cellule mémoire (CEL) est couplée à une ligne de bit (BL), et le cycle de programmation comprend la génération de la tension de programmation sur les lignes de bit (BL) des cellules mémoires à programmer. Procédé selon l’une des revendications 15 ou 16, dans lequel l’opération d’écriture comprend ladite lecture et une mesure d’une quantification de la programmation des cellules mémoires antérieurement programmées dans ledit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), et ladite génération de la tension de programmation dans les cellules mémoires antérieurement programmées dudit au moins un octet non-sélectionné (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), si la quantification de la programmation mesurée dans ces cellules mémoires est inférieure à une marge prise sur une valeur nominale de la quantification de la programmation. Procédé selon l’une des revendications 15 à 17, dans lequel le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement dans les cellules mémoires des octets non-sélectionnés (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), provoquant un effacement incomplet de ces cellules mémoires, pour empêcher l’effacement complet desdites cellules mémoires. Procédé selon l’une des revendications 11 à 17, dans lequel le potentiel d’inhibition d’effacement est configuré pour résulter, vis-à-vis de la tension d’effacement, en une perturbation d’effacement négligeable dans les cellules mémoires des octets non-sélectionnées (OCT2i-OCT3i) dudit au moins un mot mémoire sélectionné (MWi,j), provoquant un effacement partiel négligeable de ces cellules mémoires, pour empêcher l’effacement desdites cellules mémoires.