FR 3109017 A1 20211008 FR 2003449 A 20200407 La présente invention concerne un procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant (SeOI) comprenant les étapes suivantes: a) fournir une structure semi-conducteur sur isolant possédant une couche isolante enterrée qui est intercalée entre un substrat support et une couche supérieure contenant un semi-conducteur, ladite couche supérieure contenant un semi-conducteur ayant une première épaisseur partout sur la structure SeOI, b) construire une pluralité de transistors à effet de champ (FET), chaque transistor FET étant isolé des autres et comprenant : - une grille préliminaire au-dessus d’une région de canal de la couche supérieure, les transistors FET d’un premier groupe ayant une première longueur de grille préliminaire et les transistors FET d’un deuxième groupe ayant une deuxième longueur de grille préliminaire inférieure à la première, - une région de source et une région de drain formées par une implantation de dopant de type n ou de type p dans la couche supérieure, et s’étendant jusqu’à la couche isolante enterrée, - une électrode de source et une électrode de drain respectivement sur la région de source et la région de drain, c) retirer au moins les grilles préliminaires des transistors FET du deuxième groupe, laissant l’accès aux régions de canal desdits transistors, d) amincir la couche supérieure dans des régions de canal des transistors FET du deuxième groupe, de façon à atteindre une deuxième épaisseur, la couche supérieure dans des régions de canal d’un premier groupe de transistors FET ayant la première épaisseur, e) former des grilles fonctionnelles simultanément sur les régions de canal des transistors FET dont la grille préliminaire a été retirée. Figure à publier avec l’abrégé : Pas de figure PROCÉDÉ DE FABRICATION D’UNE PUCE À CIRCUIT INTÉGRÉ sur SeOI DOMAINE DE L’INVENTION La présente invention concerne un procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant (SeOI), pour des applications de signaux mixtes. ARRIÈRE-PLAN Il existe un intérêt croissant pour la fabrication de puces avec des circuits intégrés (système sur puce ou « System On Chip » SOC) pour la gestion de signaux mixtes complexes dans des systèmes miniaturisés. Le document US6835983 propose un substrat SOI (silicium sur isolant) avec une couche supérieure contenant du silicium présentant différentes épaisseurs, ce qui permet de co-intégrer des dispositifs CMOS (métal-oxyde-semi-conducteur ou « complementary metal oxide semiconductor ») entièrement désertés (FD pour « fully depleted ») et partiellement désertés (PD pour « partially depleted ») sur la même puce, par le biais d’une même succession d’étapes de traitement. Malheureusement pour fournir des dispositifs hautes performances, les processus de fabrication pour élaborer des dispositifs FD et PD doivent être de préférence différents. Par exemple, pour une couche supérieure contenant du Si extrêmement mince (adaptée aux dispositifs FD), l’implantation de dopant classique utilisée pour élaborer des régions de puits sous les électrodes de source et de drain de dispositifs PD est susceptible d’endommager la couche supérieure contenant du Si ainsi que l’oxyde enterré. Chen et al., dans leur article intitulé « Fully depleted extremely thin SOI technology fabricated by a novel integration scheme featuring implant-free, zero-silicon-loss and faceted raised source/drain » (2009 Symposium on VLSI Technology Digest of technical papers, p. 212), proposent une solution évitant l’implantation de dopants classique et fournissant des dispositifs FD hautes performances. De manière générale, les procédés de co-intégration utilisés pour fabriquer des puces à circuit intégré reposent sur un substrat SOI présentant, soit une couche supérieure mince initiale qui sera épaissie localement, soit une couche supérieure épaisse initiale qui sera amincie localement. Le fait de commencer par une couche supérieure présentant au moins deux épaisseurs et de viser à fabriquer des dispositifs hautes performances conduit habituellement à des processus de fabrication séquentielle pour élaborer tout d’abord le dispositif à couche épaisse, puis le dispositif à couche mince, ou inversement. Une telle élaboration séquentielle donne lieu à une complexité élevée des procédés de fabrication et à des coûts élevés. OBJET DE L’INVENTION La présente invention concerne une solution alternative par rapport à celles de l’état de la technique et est destinée à remédier à tout ou partie des inconvénients susmentionnés. Elle concerne en particulier un procédé de fabrication de puces à circuit intégré sur semi-conducteur sur isolant, pour des applications de signaux mixtes qui requièrent des performances élevées, une faible fuite pour des dispositifs logiques, analogiques et RF (radiofréquence) fonctionnant à basse tension, et une bonne fiabilité pour des dispositifs analogiques, RF (radiofréquence) et d’E/S (entrée/sortie) fonctionnant à haute tension. BRÈVE DESCRIPTION DE L’INVENTION La présente invention concerne un procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant comprenant les étapes suivantes : a) fournir une structure semi-conducteur sur isolant possédant une couche isolante enterrée qui est intercalée entre un substrat support et une couche supérieure contenant un semi-conducteur, ladite couche supérieure contenant un semi-conducteur ayant une première épaisseur partout sur la structure semi-conducteur sur isolant, b) construire une pluralité de transistors à effet de champ, chaque transistor à effet de champ étant isolé des autres et comprenant : - une grille préliminaire au-dessus d’une région de canal de la couche supérieure contenant un semi-conducteur, les transistors à effet de champ d’un premier groupe ayant une première longueur de grille préliminaire et les transistors à effet de champ d’un deuxième groupe ayant une deuxième longueur de grille préliminaire inférieure à la première, - une région de source et une région de drain formées par une implantation de dopant de type n ou de type p dans la couche supérieure contenant un semi-conducteur, et s’étendant jusqu’à la couche isolante enterrée, - une électrode de source et une électrode de drain respectivement sur la région de source et la région de drain, c) retirer au moins les grilles préliminaires des transistors à effet de champ du deuxième groupe, laissant l’accès aux régions de canal desdits transistors à effet de champ, d) amincir la couche supérieure contenant un semi-conducteur dans les régions de canal des transistors à effet de champ provenant du deuxième groupe, de façon à atteindre une deuxième épaisseur, la couche supérieure contenant un semi-conducteur dans les régions de canal des transistors à effet de champ du premier groupe ayant la première épaisseur, e) former des grilles fonctionnelles simultanément sur les régions de canal des transistors à effet de champ dont la grille préliminaire a été retirée, une puce comprenant au moins un transistor à effet de champ du premier groupe et au moins un transistor à effet de champ du deuxième groupe. Selon d’autres caractéristiques avantageuses et non limitatives de l’invention, prises individuellement ou dans toute combinaison techniquement réalisable :  l’étape c) comprend le retrait des grilles préliminaires des transistors à effet de champ du premier groupe, laissant l’accès aux régions de canal desdits transistors à effet de champ ;  l’étape d’amincissement comprend une gravure en deux étapes, une première gravure jusqu'à 1 nm à 5 nm de la deuxième épaisseur, et une seconde gravure avec une vitesse de gravure lente pour atteindre la deuxième épaisseur ;  la première gravure est basée sur une gravure anisotrope sèche ;  la seconde gravure est basée sur une gravure humide ou sèche, ou une gravure de couches atomiques, avec une vitesse de gravure inférieure à 1 nm/min ;  la première épaisseur est comprise entre 20 nm et 80 nm ;  la deuxième épaisseur est comprise entre 4 nm et 20 nm ;  la deuxième épaisseur est égale à un quart d’une longueur de l’électrode de grille des dispositifs à transistors à effet de champ (FET) du deuxième groupe ;  la couche isolante enterrée a une épaisseur comprise entre 5 nm et quelques micromètres, de préférence entre 10 nm et 50 nm ;  l’étape a) de construction d’une pluralité de transistors à effet de champ comprend, avant la formation des grilles préliminaires, la formation de grilles arrières (« back gates ») sous la couche isolante enterrée, dans le substrat support, en vis-à-vis des grilles préliminaires formées ultérieurement des transistors à effet de champ du premier groupe et/ou du deuxième groupe ;  les transistors à effet de champ sont basés sur des architectures de dispositifs plans ou 3D ou finFET ;  les transistors à effet de champ du premier groupe sont des dispositifs analogiques, RF et/ou d’E/S haute tension ;  les transistors à effet de champ du deuxième groupe sont des dispositifs numériques et/ou RF basse tension ;  l’étape d) comprend l’amincissement de la couche supérieure contenant un semi-conducteur dans des régions de canal de transistors à effet de champ d’un troisième groupe, de façon à atteindre une troisième épaisseur, différente de la deuxième épaisseur,  l’étape e) comprend la formation de la même grille fonctionnelle sur chaque région de canal des transistors à effet de champ du troisième groupe, une puce comprenant au moins un transistor à effet de champ du troisième groupe ;  la couche supérieure contenant un semi-conducteur comprend au moins un matériau parmi le silicium, le silicium-germanium, le carbure de silicium, des composés des groupes III-V et le nitrure de gallium ;  le substrat support comprend du silicium monocristallin et/ou poly-cristallin, ou une combinaison d’autres matériaux semi-conducteurs. BRÈVE DESCRIPTION DES FIGURES D’autres caractéristiques et avantages de l’invention apparaîtront à partir de la description détaillée de l’invention ci-après, qui se réfère aux figures ci-jointes parmi lesquelles : La figure 1 présente l’étape a) du procédé selon l’invention ; Les figures 2a, 2b, 2b’, 2c, 2d, 2e présentent divers stades ou diverses options de l’étape b) du procédé selon l’invention ; Les figures 3a, 3b présentent diverses options de l’étape c) du procédé selon l’invention ; La figure 4 présente l’étape d) du procédé selon l’invention ; Les figures 5a, 5b, 5c présentent divers stades de l’étape e) du procédé selon l’invention. DESCRIPTION DÉTAILLÉE Dans la partie descriptive, on peut utiliser les mêmes références sur les figures pour désigner des éléments du même type. Les figures sont des représentations schématiques qui, à des fins de lisibilité, ne sont pas à l’échelle. En particulier, les épaisseurs des couches le long de l’axe z ne sont pas à l’échelle par rapport aux dimensions latérales le long des axes x et y ; et les épaisseurs des couches les unes par rapport aux autres ne sont pas nécessairement respectées sur les figures. La présente invention concerne un procédé permettant de fabriquer une puce à circuit intégré basée sur une structure semi-conducteur sur isolant (SeOI). Comme cela est bien connu dans le domaine de la microélectronique, les structures SeOI comprennent notamment des structures SOI (silicium sur isolant). Une pluralité de puces est élaborée collectivement sur une structure SeOI, jusqu’au stade de singularisation. Par puce à circuit intégré, on désigne une puce comprenant différents types de dispositifs co-intégrés sur la même structure SeOI, et conçue pour des applications de signaux mixtes. Par exemple, chaque puce peut comprendre un dispositif provenant d’un premier groupe, réalisant des fonctions analogiques, RF ou d’E/S à haute tension, et un dispositif provenant d’un deuxième groupe, permettant des fonctions numériques, RF et de signaux mixtes à hautes performances et basse puissance. Tout d’abord, le procédé de fabrication d’une puce à circuit intégré sur SeOI comprend une étape a) consistant à fournir une structure SeOI 100, possédant une couche isolante enterrée 2 qui est intercalée entre un substrat support 1 et une couche supérieure contenant un semi-conducteur 3 (figure 1). Pour les applications ciblées, la structure SeOI 100 est le plus généralement sous la forme d’une plaquette dont le diamètre est de 300 mm, voire de 450 mm. La couche supérieure contenant un semi-conducteur 3 peut comprendre au moins un matériau parmi le silicium, le silicium-germanium, le carbure de silicium, des composés semi-conducteurs des groupes III-V, le nitrure de gallium ou d’autres matériaux semi-conducteurs composés. Dans la suite de cette description, les expressions couche supérieure 3 et couche supérieure contenant un semi-conducteur 3 peuvent être utilisés indifféremment. De préférence, le substrat support 1 de la structure SeOI 100 est en silicium, étant donné que ce matériau est le plus couramment utilisé dans les applications microélectroniques. Néanmoins, le substrat support 1 peut également comprendre des couches empilées, par exemple une combinaison de silicium monocristallin et/ou poly-cristallin (par exemple, pour inclure une couche de piégeage de charges améliorant les performances des dispositifs RF, comme cela est connu), ou une combinaison d’autres matériaux semi-conducteurs. De préférence, la couche isolante enterrée 2 de la structure SeOI 100 est en dioxyde de silicium, mais d’autres matériaux ou empilements diélectriques peuvent être utilisés (tels que l’oxynitrure de silicium, le nitrure de silicium, etc.). La couche isolante enterrée 2 peut avoir une épaisseur comprise entre 5 nm et quelques micromètres, de préférence entre 10 nm et 50 nm. À l’étape a) du procédé, la couche supérieure contenant un semi-conducteur 3 présente une première épaisseur à travers la structure SeOI 100. Ladite première épaisseur est de préférence comprise entre 20 nm et 80 nm. Le procédé selon la présente invention vise à co-intégrer des dispositifs haute tension et basse tension sur une couche supérieure 3 relativement mince (épaisseur inférieure à 80 nm), et à atteindre, pour chaque type de dispositif, un niveau de performances élevé, tout en simplifiant le procédé de fabrication. L’expression haute tension signifie supérieur à 1,8 V, par exemple 1,8 V, 2,5 V, 3,3 V, 5 V, etc. L’expression basse tension signifie inférieur à 1,8 V, en règle générale 0,8 V, 0,5 V, etc. À ce stade, le niveau et le type de dopage de la couche supérieure contenant un semi-conducteur 3 sont de préférence non-volontairement dopés (non dopés), mais pourraient éventuellement être intentionnellement dopés avec des dopants de type n ou de type p, au moins localement dans les régions qui accueilleront le futur canal des dispositifs, pour accorder les tensions seuil desdits dispositifs, qu’ils soient partiellement ou entièrement désertés. Le procédé de fabrication de la structure SeOI 100 ne sera pas décrit ici en détail. Plusieurs procédés pour cela sont bien connus, par exemple, le procédé Smart Cut TM qui permet le transfert de couches semi-conductrices minces et uniformes sur un substrat support. Le procédé de fabrication d’une puce à circuit intégré sur SeOI comprend ensuite une étape b) consistant à construire une pluralité de transistors à effet de champ (FET pour « field effect transistor ») 110, 120 sur la structure SeOI 100. Pour élaborer des dispositifs FET, plusieurs opérations sont requises. Tout d’abord, un masque à motifs 10, qui peut comprendre une couche de nitrure de silicium (SiN), est formé à des positions prédéfinies sur la couche supérieure 3 de la structure SeOI 100 (figure 2a). Ledit masque à motifs 10 permettra de former des régions d’isolation dans la couche supérieure 3. Pour ce faire, les zones de la couche supérieure 3, exemptes de masquage, peuvent être oxydées à l’aide d’un procédé d’oxydation classique de façon à former des régions d’isolation 20, s’étendant jusqu’à la couche isolante enterrée 2 de la structure SeOI 100 (figure 2b). Alternativement, les zones exemptes de masquage sont gravées jusqu’au substrat support 1 et un procédé de dépôt d’oxyde standard est utilisé pour remplir les régions gravées, de façon à former des régions d’isolation 21 (figure 2b’). Lesdites régions d’isolation 20, 21 ont pour but d’isoler chaque dispositif FET devant être construit de ses voisins. Les motifs du masque 10 sont ainsi définis sur la base du type, de la position et du nombre de dispositifs FET dans chaque puce à circuit intégré devant être fabriquée sur la structure SeOI 100. Pour plus de simplicité, nous allons illustrer la fabrication d’une puce comprenant un transistor à effet de champ (pour des fonctions RF, analogiques ou d’E/S, à haute tension) d’un premier groupe, dans une première position 11, et un transistor à effet de champ (pour des fonctions numériques ou RF, à basse tension) d’un deuxième groupe, dans une deuxième position 12 (figures 2b, 2b’). Bien que n’importe lequel des deux modes de réalisation illustrés sur les figures 2b et 2b’ puisse être mis en œuvre, les figures suivantes seront basées sur le second (figure 2b’), à des fins de simplicité et de clarté. Le masque à motifs 10 est ensuite retiré, à l’aide de procédés de gravure sèche ou humide. Deuxièmement, une grille préliminaire 31, 32 est formée pour chaque dispositif FET devant être construit. Le terme « préliminaire » est utilisé ici parce que la grille préliminaire 32 d’un dispositif FET du deuxième groupe (aussi appelée deuxième grille préliminaire 32) et, éventuellement, la grille préliminaire 31 d’un dispositif FET du premier groupe (également appelée première grille préliminaire 31) sont destinées à être totalement ou partiellement retirées dans une étape ultérieure du procédé. Ainsi, les grilles préliminaires 31, 32 ne sont pas forcément fonctionnelles à ce stade. Chaque grille préliminaire 31, 32 comprend un oxyde de grille 31a, 32a, disposé directement sur la couche supérieure contenant un semi-conducteur 3, et une électrode de grille 31b, 32b disposée sur l’oxyde de grille 31a, 32a (figure 2c). L’oxyde de grille 31a, 32a peut comprendre des oxydes de silicium, des nitrures de silicium, des oxynitrures de silicium ou des combinaisons de ceux-ci. L’électrode de grille 31b, 32b peut comprendre un matériau conducteur tel que du polysilicium non dopé ou dopé. L’électrode de grille 31b, 32b peut également être en d’autres matériaux (tels que des diélectriques), si elle est finalement retirée, du fait qu’elle n’a pas besoin d’être fonctionnelle. De préférence, une couche d’espacement 31c, 32c est formée sur les côtés de chaque grille préliminaire 31, 32 pour l’isoler des éléments de source et de drain devant être traités ultérieurement. La couche d’espacement 31c, 32c est généralement en matériau diélectrique tel que l’oxynitrure de silicium ou le nitrure de silicium. Les grilles préliminaires 31, 32 peuvent être formées par des procédés d’oxydation et/ou de dépôt classiques faisant intervenir des processus de lithographie et de gravure pour la formation de motifs. La grille préliminaire 31, 32 est disposée au-dessus de la région 30 de canal de chaque dispositif FET devant être construit, ladite région de canal 30 faisant partie de la couche supérieure contenant un semi-conducteur 3. Comme cela est bien connu, la région 30 de canal va conduire le courant entre la source et le drain du dispositif FET dans l’état passant dudit transistor. Dans le premier groupe de dispositifs FET, la première grille préliminaire 31 a une première longueur et, dans le deuxième groupe de dispositifs FET, la deuxième grille préliminaire 32 a une deuxième longueur, plus petite que la première. La longueur représente ici la dimension de la grille 31, 32 le long de l’axe y sur les figures. Dans un dispositif FET, la longueur de la grille est corrélée avec l’épaisseur (le long de l’axe z sur les figures) de la couche supérieure 3 dans la région de canal 30 dudit dispositif. La longueur de la grille peut être égale à ou proche de quatre fois ladite épaisseur de canal pour faire fonctionner le transistor à effet de champ dans un mode entièrement déserté ; elle peut être plus petite que quatre fois l’épaisseur de canal pour faire fonctionner le dispositif FET dans un mode partiellement déserté. Il convient de remarquer que toutes les grilles préliminaires 31, 32 du premier ou du deuxième groupe, bien qu’elles aient respectivement la première longueur ou la seconde longueur, sont élaborées en même temps, avec le même enchaînement des opérations. Éventuellement, l’étape a) comprend, avant la formation des grilles préliminaires 31, 32, la formation de grilles arrières (« back gates ») (non représentées) sous la couche isolante enterrée 2, dans le substrat support 1, en vi-sà-vis de l’emplacement des grilles préliminaires 31, 32. Généralement, lesdites grilles arrières sont élaborées par implantation de dopant, localement dans le substrat support 1, de façon à former une région conductrice sur laquelle peut être appliquée une polarisation arrière afin de commander plus finement la conduction de courant dans la région de canal 30 des dispositifs FET définitifs (fuite plus faible). Troisièmement, une région de source 40 et une région de drain 50 sont formées pour chaque dispositif FET simultanément, par une implantation de dopant de type n ou de type p dans la couche supérieure contenant un semi-conducteur 3 et un recuit thermique ultérieur. Les conditions de l’implantation ionique et du recuit thermique sont définies pour des dimensions latérales optimales et une profondeur optimale de la jonction source/drain pour le meilleur courant à l’état passant et à l’état bloqué. La région de source 40 et la région de drain 50 sont formées hors de la région de canal 30 et s’étendent vers le bas vers la couche isolante enterrée 2 (figure 2d). Éventuellement, il peut être avantageux d’épaissir les régions de source 40 et de drain 50. Pour ce faire, une épitaxie sélective peut être réalisée sur le dessus des régions de source 40 et de drain 50, soit avant l’implantation de dopant susmentionnée, soit après. Dans ce dernier cas, une épitaxie sélective dopée in situ peut être mise en œuvre. Par la suite, une électrode de source 41, 42 et une électrode de drain 51, 52 sont construites respectivement sur la région de source 40 et sur la région de drain 50, par exemple par siliciuration (faisant appel à du siliciure de nickel, du siliciure de titane ou du siliciure de cobalt, etc.), à partir de procédés classiques basés sur des processus de dépôt, de lithographie et de gravure pour la formation de motifs, et une étape de recuit, pour former des électrodes en siliciure 41, 42, 51, 52 sur les régions dopées 40, 50 (figure 2e). Ici encore, un avantage de la présente invention consiste à réaliser les étapes techniques d’élaboration de la source 40 et du drain 50 en même temps, avec le même déroulement des opérations, pour tous les dispositifs FET, qu’ils proviennent du premier groupe ou du deuxième groupe. L’étape b) du procédé conduit à la formation d’une pluralité de transistors à effet de champ 110, dans la première position 11, appartenant au premier groupe (dispositifs à haute tension), et d’une pluralité de transistors à effet de champ 120, dans la deuxième position 12, appartenant au deuxième groupe (dispositifs à basse tension), chaque dispositif FET 110, 120 étant isolé des autres. Le procédé de fabrication d’une puce à circuit intégré sur SeOI selon la présente invention comprend ensuite une étape c) consistant à retirer au moins les deuxièmes grilles préliminaires 32 des transistors à effet de champ 120 du deuxième groupe, laissant l’accès aux régions de canal 30 desdits transistors à effet de champ (figure 3a). Dans certains modes de réalisation, les premières grilles préliminaires 31 des transistors à effet de champ 110 du premier groupe peuvent également être retirées pendant l’étape c). Pour ce faire, une couche mince de nitrure de silicium (non représentée) peut être déposée sur les électrodes de source 41, 42 et de drain 51, 52, suivie par une couche épaisse d’oxyde de silicium 60 déposée sur toute la surface de la structure SeOI 100, par des techniques de dépôt chimique en phase vapeur. Ensuite, ladite couche d’oxyde de silicium 60 est polie jusqu’à ce que la surface soit au même niveau que les grilles préliminaires 31, 32. La couche d’oxyde 60 déposée fait office de couche de protection sur les zones des dispositifs FET 110, 120 autres que les grilles préliminaires 31, 32 qui doivent être retirées. Puis des procédés classiques de gravure sèche ou humide peuvent être utilisés, pour éliminer successivement les deuxièmes électrodes de grille préliminaires 32b et les deuxièmes oxydes de grille préliminaires 32a. Si la première grille préliminaire 31 a été conçue pour être fonctionnelle et est destinée à rester telle quelle sur la puce définitive, il peut être avantageux de former, à l’étape b), la seconde électrode 32b de grille avec un matériau différent de celui de la première électrode 31b de grille, de façon à permettre le retrait de la deuxième grille préliminaire 32 sélectivement vis-à-vis de la première grille préliminaire 31. Ladite première grille préliminaire 31 peut ainsi rester d’une seule pièce sans endommagement. Une couche de protection supplémentaire peut également être déposée sur la première grille préliminaire 31 pour éviter tout endommagement pendant l’étape c), lorsque seule la deuxième grille préliminaire 32 est retirée. Comme mentionné précédemment, optionnellement, la première grille préliminaire 31 peut également être retirée pendant l’étape c), laissant l’accès aux régions de canal 30 des transistors à effet de champ 110 du premier groupe (figure 3b). Dans ce cas, les première et deuxième grilles préliminaires 31, 32 sont de préférence formées avec les mêmes matériaux à l’étape b) et le retrait peut être effectué au même moment, avec le même processus, pour tous les dispositifs FET 110, 120. Par la suite, le procédé comprend une étape d) consistant à amincir la couche supérieure 3 dans les régions de canal 30 des dispositifs FET 120 du deuxième groupe, de façon à atteindre une deuxième épaisseur (figure 4). De préférence, la deuxième épaisseur est comprise entre 4 nm et 20 nm. Selon un mode de réalisation avantageux, la deuxième épaisseur est égale à un quart de la longueur (le long de l’axe y sur les figures) de la deuxième grille préliminaire 32, de façon à faire fonctionner le transistor à effet de champ 120 du deuxième groupe (faible puissance, basse tension) dans un mode totalement déserté (FD). Si la première grille préliminaire 31 a aussi été retirée pendant l’étape c), la couche supérieure contenant un semi-conducteur 3 dans la région de canal 30 des dispositifs FET 110 du premier groupe est revêtue d’une couche de protection 61, pendant ladite étape d’amincissement, de façon à rester à la première épaisseur (figure 4). Avantageusement, l’étape d) d’amincissement comprend une gravure en deux étapes, dans le but d’améliorer la précision de la deuxième épaisseur. Plus particulièrement, une première gravure est réalisée jusqu'à 1 nm à 5 nm de la deuxième épaisseur visée, suivie d’une seconde gravure avec une vitesse de gravure lente pour atteindre la deuxième épaisseur. La première gravure est même, de préférence, réalisée jusqu'à 1 nm à 2 nm de la deuxième épaisseur ciblée. Elle est également de préférence basée sur une gravure anisotrope sèche. La seconde gravure est réalisée par une gravure humide ou sèche, ou par une gravure de couches atomiques, avec une vitesse de gravure de préférence inférieure à 1 nm/min. Bien sûr, le processus d’amincissement peut être ajusté et surveillé par une mesure de l’épaisseur dans les régions amincies de canal 30’ des dispositifs FET 120 du deuxième groupe. Pour finir, le procédé selon la présente invention comprend une étape e) de formation des grilles fonctionnelles 72 des dispositifs FET 120 du deuxième groupe, et le cas échéant (à savoir, si les premières grilles préliminaires 31 ont été retirées à l’étape c)), à former des grilles fonctionnelles 71 des dispositifs FET 110 du premier groupe. Lesdites grilles fonctionnelles 71, 72 sont toutes avantageusement formées en même temps sur les régions de canal 30, 30’ des dispositifs FET 110, 120, ce qui simplifie les étapes du présent procédé. Dans la description suivante, nous développons le cas où à la fois les deuxièmes grilles fonctionnelles 72 (c’est-à-dire celles des dispositifs FET 120 du deuxième groupe) et les premières grilles fonctionnelles 71 (c’est-à-dire celles des dispositifs TEC 110 du premier groupe) sont formées. Il faudra comprendre que les étapes de procédé seraient similaires dans le cas où seules les deuxièmes grilles fonctionnelles 72 étaient formées, à l’exception du fait que la partie supérieure des premières grilles préliminaires 31 (destinées à être conservées car fonctionnelles) serait protégée pendant lesdites étapes. Après le retrait de la couche de protection 61 de la partie supérieure de la région de canal 30 du premier dispositif FET 110, la formation de grilles fonctionnelles 71, 72 comprend une première étape de procédé pour créer un espaceur de grille 71c, 72c, en nitrure de silicium ou analogue, sur les flancs des ouvertures des régions d’électrodes de grille, par dépôt et gravure (figure 5a). Cela permettra de commander les effets de canal court en décalant la source, le drain et les profils d’implantation ionique d’extension du bord de la grille, et d’isoler les électrodes de grille fonctionnelles (conductrices) 71, 72 des éléments conducteurs environnants tels qu’électrodes de source/de drain 41, 42, 51, 52 et contact métallique. Dans une seconde étape de processus, un diélectrique de grille mince 71a, 72a est formé pour chaque dispositif FET 110, 120, directement disposé sur les régions de canal 30, 30’ de la couche supérieure contenant un semi-conducteur 3 (figure 5b). Pour finir, une électrode de grille 71b, 72b disposée sur le diélectrique de grille 71a, 72a est formée (figure 5c). Le diélectrique 71a, 72a de grille peut comprendre des oxydes, des nitrures, des oxynitrures ou des combinaisons de ceux-ci. L’électrode de grille 71b, 72b peut comprendre un matériau conducteur tel que le tungstène, le cobalt, voire le ruthénium pour les technologies CMOS les plus perfectionnées. Les grilles fonctionnelles 71, 72 peuvent être formées par des procédés d’oxydation et/ou de dépôt classiques et par l’intermédiaire de procédés de lithographie et de gravure pour la formation de motifs. À ce stade du procédé, les dispositifs FET 110, 120 des premier et deuxième groupes sont fonctionnels et chaque puce sur la structure SeOI 100 comprend au moins un dispositif FET 110 du premier groupe et au moins un dispositif FET 120 du deuxième groupe. Il convient de remarquer que les transistors à effet de champ 110, 120 peuvent être basés sur des architectures de dispositifs plans, 3D ou finFET. Les dispositifs FET 110 du premier groupe sont conçus pour prendre en charge des fonctions analogiques, RF et d’E/S haute tension, du fait que leur région de canal 30 présente la première épaisseur, choisie entre 20 et 50 nm, en fonction des exigences de tension. Leur fiabilité d’injection de porteurs chauds est garantie grâce à la plus grande épaisseur de canal. Les dispositifs FET 120 du deuxième groupe sont conçus pour fournir des fonctions logiques et RF basse tension, avec une région de canal 30’ présentant la deuxième épaisseur, inférieure à la première épaisseur et favorable aux applications hautes performances et faibles fuites : une épaisseur de canal plus mince avec une bonne uniformité améliore la commande de grille ou l’effet de canal court, et améliore ainsi les performances et réduit les fuites. Le procédé de fabrication d’une puce à circuit intégré sur SeOI selon la présente invention est avantageux en ce qu’il réduit le nombre de niveaux de masques et d’étapes de processus pour fabriquer le circuit de signaux mixtes entièrement intégré, en rationalisant les étapes de fabrication des dispositifs FET 110, 120 du premier groupe et du deuxième groupe. Bien entendu, l’invention ne se limite pas aux modes de réalisation et aux exemples décrits, et on peut y apporter des variantes de modes de réalisation sans sortir du cadre de l’invention tel que défini par les revendications. En effet, bien que la description indique un premier et un deuxième groupe de dispositifs FET 110, 120, dont les régions de canal 30, 30’ présentent respectivement la première épaisseur et la deuxième épaisseur, la présente invention n’est pas limitée à deux groupes de dispositifs FET. L’étape d’amincissement d) peut comprendre l’amincissement de la couche supérieure contenant un semi-conducteur 3 dans des régions de canal d’un troisième groupe de dispositifs FET, de façon à atteindre une troisième épaisseur, différente de la deuxième épaisseur ; et l’étape e) de formation de grilles fonctionnelles peut comprendre la formation des grilles fonctionnelles sur des régions de canal des dispositifs FET du troisième groupe, en même temps que ceux des premier (facultatif) et deuxième groupes. Les dispositifs FET du troisième groupe peuvent être optimisés pour prendre en charge une fonction autre que celles prises en charge par les dispositifs FET des premier et deuxième groupes, par exemple une fonction de moyenne tension. Dans un tel cas, la puce peut comprendre au moins un dispositif FET du troisième groupe, en plus de l’au moins un dispositif FET 110 du premier groupe et de l’au moins un dispositif FET 120 du deuxième groupe. En variante, la puce peut comprendre au moins un dispositif FET du troisième groupe à la place de l’au moins un dispositif FET du premier groupe ou du deuxième groupe. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant comprenant les étapes suivantes : a) fournir une structure semi-conducteur sur isolant (100) possédant une couche isolante enterrée (2) qui est intercalée entre un substrat support (1) et une couche supérieure contenant un semi-conducteur (3), ladite couche supérieure contenant un semi-conducteur (3) ayant une première épaisseur partout sur la structure semi-conducteur sur isolant (100), b) construire une pluralité de transistors à effet de champ (110, 120), chaque transistor à effet de champ étant isolé des autres et comprenant : - une grille préliminaire (31, 32) au-dessus d’une région de canal (30) de la couche supérieure contenant un semi-conducteur (3), les transistors à effet de champ (110, 120) d’un premier groupe ayant une première longueur de grille préliminaire et les transistors à effet de champ (120) d’un deuxième groupe ayant une deuxième longueur de grille préliminaire inférieure à la première, - une région de source (40) et une région de drain (50) formées par une implantation de dopant de type n ou de type p dans la couche supérieure contenant un semi-conducteur (3), et s’étendant jusqu’à la couche isolante enterrée (2), - une électrode de source (41, 42) et une électrode de drain (51, 52) respectivement sur la région de source (40) et la région de drain (50), c) retirer au moins les grilles préliminaires (32) des transistors à effet de champ (120) du deuxième groupe, laissant l’accès aux régions de canal (30) desdits transistors à effet de champ (120), d) amincir la couche supérieure contenant un semi-conducteur (3) dans des régions de canal des transistors à effet de champ (120) du deuxième groupe, de façon à atteindre une deuxième épaisseur, la couche supérieure contenant un semi-conducteur (3) dans des régions de canal (30) des transistors à effet de champ (110) du premier groupe ayant la première épaisseur, e) former des grilles fonctionnelles (72) simultanément sur des régions de canal (30’) des transistors à effet de champ (120) dont la grille préliminaire (32) a été retirée, une puce comprenant au moins un transistor à effet de champ (110) du premier groupe et au moins un transistor à effet de champ (120) du deuxième groupe. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon la revendication précédente, dans lequel l’étape c) comprend le retrait des grilles préliminaires (31) des transistors à effet de champ (110) du premier groupe, laissant l’accès aux régions de canal (30) desdits transistors à effet de champ (110). Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel l’étape d’amincissement comprend une gravure en deux étapes, une première gravure jusqu'à 1 nm à 5 nm de la deuxième épaisseur, et une seconde gravure avec une vitesse de gravure lente pour atteindre la deuxième épaisseur. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon la revendication précédente, dans lequel la première gravure est basée sur une gravure anisotrope sèche. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des deux revendications précédentes, dans lequel la seconde gravure est basée sur une gravure humide ou sèche, ou une gravure de couches atomiques, avec une vitesse de gravure inférieure à 1 nm/min. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel la première épaisseur est comprise entre 20 nm et 80 nm. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel la deuxième épaisseur est comprise entre 4 nm et 20 nm. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel la deuxième épaisseur est égale à un quart d’une longueur de l’électrode de grille des dispositifs à transistors à effet de champ (FET) (120) du deuxième groupe. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel la couche isolante enterrée (2) a une épaisseur comprise entre 5 nm et quelques micromètres, de préférence entre 10 nm et 50 nm. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel l’étape a) de construction d’une pluralité de transistors à effet de champ (110, 120) comprend, avant la formation des grilles préliminaires (31, 32), la formation de grilles arrières sous la couche isolante enterrée (2), dans le substrat support (1), en vis-à-vis des grilles préliminaires (31, 32) formées ultérieurement des transistors à effet de champ (110, 120) du premier groupe et/ou du deuxième groupe. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel les transistors à effet de champ (110, 120) sont basés sur des architectures de dispositifs plans ou 3D ou « finFET ». Procédé de fabrication d’une puce à circuit intégré à sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel les transistors à effet de champ (110) du premier groupe sont des dispositifs analogiques, RF et/ou d’E/S haute tension. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel les transistors à effet de champ (120) du deuxième groupe sont des dispositifs numériques et/ou RF basse tension. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel l’étape d) comprend l’amincissement de la couche supérieure contenant un semi-conducteur (3) dans des régions de canal de transistors à effet de champ d’un troisième groupe, de façon à atteindre une troisième épaisseur, différente de la deuxième épaisseur, et dans lequel l’étape e) consiste à former la même grille fonctionnelle sur chaque région de canal des transistors à effet de champ du troisième groupe, une puce comprenant au moins un transistor à effet de champ du troisième groupe. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel la couche supérieure contenant un semi-conducteur (3) comprend au moins un matériau parmi le silicium, le silicium-germanium, le carbure de silicium, des composés des groupes III-V et le nitrure de gallium. Procédé de fabrication d’une puce à circuit intégré sur semi-conducteur sur isolant selon l’une quelconque des revendications précédentes, dans lequel le substrat support (1) comprend du silicium monocristallin et/ou polycristallin, ou une combinaison d’autres matériaux semi-conducteurs.