FR 3106422 A1 20210723 FR 2000505 A 20200120 L’invention concerne une passerelle (1) de communication de trames de données pour véhicule automobile, ladite passerelle étant destinée à être connectée à une pluralité d’unités de contrôle électronique afin d’échanger des trames de données, ladite passerelle (1) comprenant : - autant de modules de gestion (13) que d’unités de contrôle électronique, - une mémoire (12) dans laquelle sont stockées une table de correspondance comprenant une liste d’index, à chacun desquels est associé un espace mémoire, une table d’adressage de niveau zéro, une table d’adressage de niveau un, une table d’adressage de niveau deux, une table d’adresse de niveaux, - un gestionnaire d’espaces (14) de la table de correspondance étant configuré pour déterminer un index libre dans la table de correspondance, lorsqu’un espace mémoire de la table de correspondance se libère ou se remplit, modifier l’octet stocké dans chaque zone mémoire de chaque table d’adressage associée à l’index. Figure de l’abrégé : figure 2 Passerelle de communication de trames de données pour véhicule automobile L’invention concerne le domaine des unités de contrôle électronique pour véhicule automobile, et plus précisément une unité de contrôle électronique destinée à être connectée sur un bus de communication d’un véhicule automobile. L’invention a pour but de diminuer le temps de sauvegarde de trames de données. De manière connue, un véhicule automobile comprend plusieurs unités de contrôle électronique (ou ECU pour « Electronic Control Unit » en langue anglaise) permettant chacune de contrôler au moins un équipement du véhicule. A cette fin, les unités de contrôle électronique sont reliées entre elles par un bus de communication leur permettant de s’échanger des trames de données. Ce bus peut par exemple être de type CAN (« Control Area Network »), connu en soi de l’homme du métier. Afin d’adresser les trames de données aux unités de contrôle électronique destinataires, il est connu d’utiliser une passerelle de routage, par exemple mise en œuvre par l’une des unités de contrôle électronique, par laquelle transite l’ensemble des trames de données. Dans une solution connue, la gestion des trames de données par la passerelle est réalisée en utilisant une file d’attente de type FIFO, pour « First In First Out » en langue anglaise. Dans cette méthode, les trames de données sont traitées dans leur ordre d’arrivée. Après réception d’une trame de données, et avant de la transmettre à l’au moins une unité de contrôle électronique destinataire de la trame de données reçue, la passerelle enregistre dans une zone mémoire plusieurs informations concernant ladite trame de données, et notamment la charge utile associée à cette trame de données. Pour cela, la passerelle doit tout d’abord déterminer un espace mémoire libre dans la zone mémoire, afin d’y enregistrer les informations relatives à la trame de données reçue. Afin de déterminer un espace libre, il est connu, par exemple, que la passerelle parcourt tous les espaces mémoires de la zone mémoire. Pendant cette période de détermination d’un espace libre, un temps de latence est généré et la trame de donnée reçue ne peut pas être transmise, ce qui suspend temporairement les échanges de trames entre les unités de contrôle électronique. Ce temps de latence peut être pénalisant lors du fonctionnement du véhicule ou lors de la réalisation d’un diagnostic. En effet, dans une solution existante, il est connu de réaliser des diagnostics en utilisant un protocole appelé UDS (« Unified diagnostic services ») entre un outil externe de diagnostic et la passerelle. Dans ce protocole, l’outil externe envoie des requêtes à une ou plusieurs unités de contrôle électronique qui doivent lui répondre dans un temps imparti. Dans ce cas, les temps de latence générés par la détermination d’un espace mémoire libre dans la zone mémoire, ne permettent pas aux unités de contrôle électronique de répondre dans le temps imparti, ce qui peut ralentir voire fausser le diagnostic. Il existe donc le besoin d’une solution permettant de pallier au moins en partie cet inconvénient. Résumé L’invention concerne une passerelle de communication de trames de données pour véhicule automobile, ladite passerelle étant destinée à être connectée à une pluralité d’unités de contrôle électronique afin d’échanger des trames de données, chaque unité de contrôle électronique de la pluralité d’unités de contrôle électronique étant connectée à ladite passerelle via un bus de communication, ladite passerelle comprenant : - autant de modules de gestion que d’unités de contrôle électronique, chaque module de gestion étant associé à une et une seule unité de contrôle électronique, - une mémoire dans laquelle sont stockées : - une table de correspondance comprenant une liste d’index, à chacun desquels est associé un espace mémoire, dans chacun desquels peuvent être enregistrés une charge utile d’une trame de données reçue par la passerelle et au moins un indicateur permettant d’identifier au moins un bus de communication destinataire de ladite trame de données reçue, - une table d’adressage, dite « de niveau zéro », comprenant une zone mémoire caractérisée par une adresse mémoire, - une table d’adressage, dite « de niveau un », comprenant huit zones mémoires caractérisées chacune par une adresse mémoire, - une table d’adressage, dite « de niveau deux », comprenant soixante-quatre zones mémoires caractérisées chacune par une adresse mémoire, chaque zone mémoire de chaque table d’adressage comportant un octet, chaque bit d’un octet compris dans une zone mémoire étant défini de la façon suivante : - chaque bit de l’octet de la zone mémoire de la table d’adressage de niveau zéro, est associé à une zone mémoire de la table d’adressage de niveau un, - chaque bit de chaque octet d’une zone mémoire de la table d’adressage de niveau un, est associé à une zone mémoire de la table d’adressage de niveau deux, - chaque bit de chaque octet d’une zone mémoire de la table d’adressage de niveau deux, est associé à un index de la table de correspondance ; - une table d’adresse de niveaux comportant, pour chaque valeur d’octet possible, à l’exception de l’octet nul, une adresse mémoire de niveau zéro de la table d’adressage de niveau zéro, une adresse mémoire de niveau un de la table d’adressage de niveau un et une adresse mémoire de niveau deux de la table d’adressage de niveau deux ; - un gestionnaire d’espaces de la table de correspondance, ledit gestionnaire d’espaces étant configuré pour : - déterminer un index libre dans la table de correspondance à partir de la table d’adressage de niveau zéro, de la table d’adressage de niveau un, de la table d’adressage de niveau deux, et de la table d’adresses, - lorsqu’un espace mémoire de la table de correspondance se libère ou se remplit, modifier l’octet stocké dans chaque zone mémoire de chaque table d’adressage associée à l’index de l’espace mémoire libéré ou nouvellement rempli, pour chaque niveau zéro, un et deux, de sorte à indiquer que ledit espace mémoire est respectivement libre ou occupé. La passerelle permet d’enregistrer rapidement des informations concernant une trame de données reçue, dans la table de correspondance, puisque le gestionnaire d’espaces est apte à déterminer rapidement un index libre dans la table de correspondance, en utilisant la table d’adressage de niveau zéro, la table d’adressage de niveau un, la table d’adressage de niveau deux et la table d’adresse. Ainsi, la passerelle permet d’accélérer la transmission de trames de données entre plusieurs unités de contrôle électronique. De plus, le gestionnaire d’espaces est également apte à modifier chaque table d’adressage, afin de signifier qu’un index est occupé ou libre. Ainsi, les tables d’adressage de niveau zéro, un et deux sont toujours à jour. De préférence, dans la passerelle, la table d’adressage de niveau zéro, la table d’adressage de niveau un et la table d’adressage de niveau deux sont définies de la façon suivante : - pour la table d’adressage de niveau deux : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’index associé à ce bit, est lui-même associé à un espace mémoire libéré, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’index associé à ce bit, est lui-même associé à un espace mémoire rempli ; - pour la table d’adressage de niveau un : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux associée à ce bit, comprend au moins un bit à un, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux associée à ce bit, ne comprend aucun bit à un ; - pour la table d’adressage de niveau zéro : - si un bit de l’octet de la zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau un associée à ce bit, comprend au moins un bit à un, - si un bit de l’octet de la zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau un associée à ce bit, ne comprend aucun bit à un. Selon une autre forme de réalisation, dans la passerelle, la table d’adressage de niveau zéro, la table d’adressage de niveau un et la table d’adressage de niveau deux sont définies de la façon suivante : - pour la table d’adressage de niveau deux : - si un bit d’un octet d’une zone mémoire est à 0 alors, l’index associé à ce bit, est lui-même associé à un espace mémoire libéré, - si un bit d’un octet d’une zone mémoire est à 1 alors, l’index associé à ce bit, est lui-même associé à un espace mémoire rempli ; - pour la table d’adressage de niveau un : - si un bit d’un octet d’une zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux associée à ce bit, comprend au moins un bit à un, - si un bit d’un octet d’une zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux associée à ce bit, ne comprend aucun bit à un ; - pour la table d’adressage de niveau zéro : - si un bit de l’octet de la zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau un associée à ce bit, comprend au moins un bit à un, - si un bit de l’octet de la zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau un associée à ce bit, ne comprend aucun bit à un. L’invention concerne également un véhicule, notamment automobile, comprenant une pluralité d’unités de contrôle électronique, chaque unité de contrôle électronique de la pluralité d’unités de contrôle électronique étant connectée à un bus de communication, permettant d’échanger des trames de données, et une passerelle telle que présentée précédemment. L’invention concerne également un procédé de détermination d’espace mémoire libre dans une mémoire, mis en œuvre par une passerelle, telle que présentée précédemment, ledit procédé étant remarquable en ce qu’il comprend : a) une étape de réception d’une trame de données, b) une étape de détermination d’un index libre dans la table de correspondance à partir de la table d’adressage de niveau zéro, de la table d’adressage de niveau un, de la table d’adressage de niveau deux, et de la table d’adresses, c) une étape d’enregistrement de la charge utile de la trame de données reçue audit index libre déterminé. Ainsi, le procédé permet un enregistrement rapide des informations concernant une trame de données reçue, dans la table de correspondance, puisque l’utilisation de la table d’adressage de niveau zéro, de la table d’adressage de niveau un, de la table d’adressage de niveau deux et de la table d’adresse diminue le temps de détermination d’un index libre. Ainsi, le procédé permet d’accélérer la transmission de trames de données entre plusieurs unités de contrôle électronique. De préférence, le procédé, comprend, après l‘étape d’enregistrement, une étape de récupération de la charge utile enregistrée dans la table de correspondance, via ledit bus de communication, par l’au moins une unité de contrôle électronique destinataire de la trame de données associée à la charge utile. Avantageusement, le procédé, comprend, après l’étape de récupération, une étape de suppression dans la table de correspondance, à l’index associé à la charge utile envoyée, de la charge utile. Ainsi, chaque charge utile envoyée est supprimée, afin de libérer l’espace mémoire, comprenant anciennement la charge utile envoyée, pour y enregistrer une nouvelle charge utile. De manière préférée, le procédé comprend, lorsqu’un espace mémoire de la table de correspondance se libère ou se remplit, une étape de modification de l’octet stocké dans chaque zone mémoire, de chaque table d’adressage de niveau zéro, un et deux, associée à l’espace mémoire libéré de sorte à indiquer que ledit espace mémoire est respectivement libre ou occupé. De préférence encore, l’étape de détermination d’un index libre du procédé comprend les sous-étapes de : d) détermination d’une adresse mémoire de niveau zéro, à partir de la table d’adresse et de la table d’adressage de niveau zéro, e) détermination d’une adresse mémoire de niveau un, à partir de la table d’adresse et de la table d’adressage de niveau un, f) détermination d’une adresse mémoire de niveau deux, à partir de la table d’adresse et de la table d’adressage de niveau deux, g) détermination de l’index i x libre, en sommant l’adresse mémoire de niveau zéro, l’adresse mémoire de niveau un et l’adresse mémoire de niveau deux déterminées. De manière avantageuse, la table d’adressage de niveau zéro, la table d’adressage de niveau un et la table d’adressage de niveau deux, utilisées dans le procédé, sont définies de la façon suivante : - pour la table d’adressage de niveau deux : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’index associé à ce bit, est lui-même associé à un espace mémoire libéré, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’index associé à ce bit, est lui-même associé à un espace mémoire rempli ; - pour la table d’adressage de niveau un : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux associée à ce bit, comprend au moins un bit à un, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux associée à ce bit, ne comprend aucun bit à un ; - pour la table d’adressage de niveau zéro : - si un bit de l’octet de la zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau un associée à ce bit, comprend au moins un bit à un, - si un bit de l’octet de la zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau un associée à ce bit, ne comprend aucun bit à un. D’autres caractéristiques, détails et avantages apparaîtront à la lecture de la description détaillée ci-après, et à l’analyse des dessins annexés, sur lesquels : La figure 1 illustre une forme de réalisation d’une passerelle et d’une pluralité d’unité de contrôle électronique, reliée à un bus de communication selon l’invention, La figure 2 illustre une forme de réalisation d’une passerelle selon l’invention, La figure 3 représente une forme de réalisation d’une table de correspondance selon l’invention, La figure 4 représente une forme de réalisation d’une table d’adressage de niveau zéro, d’une table d’adressage de niveau un et d’une table d’adressage de niveau deux selon l’invention, La figure 5 représente une forme de réalisation d’une table d’adresse selon l’invention, La figure 6 illustre une forme de réalisation du procédé selon l’invention, La figure 7 représente un mode de réalisation de l’étape de détermination d’un index libre du procédé selon l’invention, La figure 8 représente un mode de réalisation de l’étape de modification du procédé selon l’invention. Il va maintenant être présenté une forme de réalisation d’un véhicule selon l’invention. En référence à la figure 1, le véhicule comprend une pluralité d’unités de contrôle électronique 10, permettant chacune de mettre en œuvre au moins une application et/ou une fonction du véhicule, lesdites unités de contrôle électronique 10 étant connectées via un bus de communication b1. Selon l’exemple présenté ici, la pluralité d’unités de contrôle électronique 10 comprend huit unités de contrôle électronique 10. Il est cependant évident que le nombre d’unités de contrôle électronique 10 peut être différent. Une passerelle 1 est utilisée afin d’assurer la transmission de trames de données entre plusieurs unités de contrôle électronique 10, ladite passerelle 1 étant par exemple mise en œuvre par l’une des unités de contrôle électronique 10. L’unité de contrôle électronique 10 mettant en œuvre la passerelle 1, est configurée pour recevoir, via le bus de communication b1, au moins une trame de données à émettre à au moins une autre unité de contrôle électronique 10. Une trame de données comprend notamment un identifiant de ladite trame de données, une charge utile et une information sur la longueur de ladite charge utile. La passerelle 1 permet notamment de mettre en œuvre un protocole de diagnostic de communication UDS, pour « Unified diagnostic services » en langue anglaise. En référence à la figure 2, la passerelle 1 comprend notamment un module de réception 11, une mémoire 12, une pluralité de modules de gestion 13, un gestionnaire d’espaces 14 et un module d’émission 15. Le module de réception 11 est configuré pour recevoir, via l’unité de contrôle électronique 10 comprenant la passerelle 1, l’au moins une trame de données à transmettre, et pour transmettre lesdites trames de données à la mémoire 12. La mémoire 12 est configurée pour stocker une table de correspondance T c , une table d’adressage dite « de niveau zéro » T 0 , une table d’adressage dite « de niveau un » T 1 , une table d’adressage dite « de niveau deux » T 2 et une table d’adresse Ta. En référence à la figure 3, il est représenté une forme de réalisation de la table de correspondance T c . La table de correspondance T c comprend une liste d’index i x , et à chaque index i x est associé un espace mémoire. Dans chaque espace mémoire associé à un index i x , peuvent être enregistrés une charge utile DATA d’une trame de données reçue par la passerelle 1, au moins un indicateur, permettant de déterminer au moins une unité de contrôle électronique destinataire 10 de ladite trame de données reçue, une longueur DLC, pour « data length Code » en langue anglaise, et un identifiant de trame ID de ladite trame de données reçue. Un index i x est dit « libre », lorsque l’espace mémoire associé est libre, autrement dit, lorsqu’aucune charge utile DATA, ni longueur DLC, ni identifiant de trame ID n’est enregistré dans l’espace mémoire associé à cet index i x . Dans le cas où la pluralité d’unités de contrôle électronique 10 comprend N unités de contrôle électronique 10 (N étant un entier naturel supérieur ou égal à 2), les indicateurs sont également au nombre de N. Dans l’exemple présenté ici, les indicateurs sont donc au nombre de huit. De préférence et dans l’exemple ci-après, chaque indicateur est représenté par un bit. Autrement dit, l’ensemble d’indicateurs, référencé « DEST », est avantageusement représenté à l’aide d’un octet constitué par définition de huit bits. Chaque indicateur, c’est à dire chaque bit de l’ensemble d’indicateurs DEST, est associé à une unité de contrôle électronique 10. Pour une trame de données dont la charge utile DATA est enregistrée dans la table de correspondance T c , lorsque le bit d’un indicateur est à 0, cela signifie que l’unité de contrôle électronique 10 associée audit indicateur n’est pas destinataire de ladite trame de données. A l’inverse, lorsqu’un bit d’un indicateur est à 1, cela signifie que l’unité de contrôle électronique 10 associée audit bit est destinataire de ladite trame de données. La longueur DLC d’une trame de données permet de définir le nombre d’octets compris dans la charge utile DATA. L’identifiant de trame ID de données permet d’identifier la trame de données associée audit index i x . Notamment, la liste d’index i x comprend 512 valeurs, allant de 0 à 511. Ainsi, la table de correspondance T c peut comprendre 512 ensembles comprenant la charge utile DATA d’une trame de données reçue, l’au moins un indicateur, notamment l’ensemble d’indicateurs DEST, la longueur DLC et l’identifiant de trame ID associés à ladite trame de données reçue. En référence à la figure 4, il est représenté une forme de réalisation d’une table d’adressage de niveau zéro T 0 , d’une table d’adressage de niveau un T 1 et d’une table d’adressage de niveau deux T 2 . La table d’adressage de niveau zéro T 0 comprend une zone mémoire. La table d’adressage de niveau T 1 un comprend huit zones mémoires caractérisées chacune par une adresse mémoire, numérotée de 0 à 7. La table d’adressage de niveau deux T 2 comprend soixante-quatre zones mémoires caractérisées chacune par une adresse mémoire, numérotée de 0 à 63. Chaque zone mémoire de chaque table d’adressage comporte un octet. Chaque octet est lu de la droite vers la gauche. Ainsi, pour un octet donné, le premier bit désigne le bit à droite de l’octet et le dernier bit désigne le bit à gauche de l’octet. Chaque bit de l’octet de la zone mémoire de la table d’adressage de niveau zéro T 0 est associé à une zone mémoire de la table d’adressage de niveau un T 1 . Notamment, selon la forme de réalisation présentée ici, le n-ième (n, entier naturel compris entre 1 et 8) bit de la zone mémoire de la table d’adressage de niveau zéro T 0 désigne la n-ième zone mémoire de la table d’adressage de niveau un T 1 . Chaque bit de l’octet d’une zone mémoire de la table d’adressage de niveau un T 1 est associé à une zone mémoire de la table d’adressage de niveau deux T 2 . Plus précisément, selon la forme de réalisation présentée ici, la k-ième (k, entier naturel compris entre 1 et 8) zone mémoire de la table d’adressage de niveau un T 1 désigne un k-ième ensemble de huit zones mémoires successives de la table d’adressage de niveau deux T 2 . Autrement dit, la première zone mémoire de la table d’adressage de niveau un T 1 est associée aux huit premières zones mémoires de la table d’adressage de niveau deux T 2 , la deuxième zone mémoire de la table d’adressage de niveau un T 1 est associée aux huit zones mémoires (suivant les huit premières zones mémoires) de la table d’adressage de niveau deux T 2 , … , la huitième zone mémoire de la table d’adressage de niveau un T 1 est associée aux huit dernières zones mémoires de la table d’adressage de niveau deux T 2 . Selon la forme de réalisation présentée ici, pour un octet compris dans une zone mémoire de la table d’adressage de niveau un T 1 , le n-ième bit dudit octet désigne la n-ième zone mémoire des huit zones mémoires la table d’adressage de niveau T 2 , associées à la zone mémoire de la table d’adressage de niveau un T 1 comprenant ledit octet. Chaque bit de l’octet d’une zone mémoire de la table d’adressage de niveau deux T 2 est associé à un index i x de la table de correspondance T c . Concernant la table d’adressage de niveau deux T 2 , si un bit d’un octet d’une zone mémoire est à 1, cela signifie que l’index i x associé à ce bit est libre, et donc que l’espace mémoire associé audit index i x est libre. A l’inverse, si ledit bit est à 0, cela signifie que l’index i x associé n’est pas libre, et donc que l’espace mémoire associé à cet index i x est rempli. A contrario, dans une autre forme de réalisation, un bit à 1 désigne un index i x non libre et un bit à 0 désigne un index i x libre. Concernant la table d’adressage de niveau un T 1 , si un bit d’un octet d’une zone mémoire est à 1, cela signifie que l’octet compris dans la zone mémoire, de la table d’adressage de niveau deux T 2 , associée audit bit, comprend au moins un bit à 1. Autrement dit, cela signifie qu’au moins un index i x , associé à ladite zone mémoire de la table d’adressage de niveau deux T 2 , est libre. A l’inverse, si dans la table d’adressage de niveau un T 1 , un bit d’un octet est à 0, cela signifie que l’octet compris dans la zone mémoire, de la table d’adressage de niveau deux T 2 , associée audit bit, ne comprend aucun bit à 1. Autrement dit, cela signifie qu’aucun index i x associé à ladite zone mémoire de la table d’adressage de niveau deux T 2 , est libre. Enfin, concernant la table d’adressage de niveau zéro T 0 , si un bit de l’octet est à 1, cela signifie que l’octet compris dans la zone mémoire, de la table d’adressage de niveau un T 1 , associée audit bit, comprend au moins un bit à 1. Si un bit de l’octet de la table d’adressage de niveau zéro T 0 est à 0, cela signifie que l’octet compris dans la zone mémoire, de la table d’adressage de niveau un T 1 , associée audit bit, ne comprend aucun bit à 1. En référence à la figure 5, la table d’adresse T a de niveaux comporte, pour chaque valeur d’octet possible, à l’exception de l’octet nul, une adresse mémoire de niveau zéro de la table d’adressage de niveau zéro T 0 , une adresse mémoire de niveau un de la table d’adressage de niveau un T 1 et une adresse mémoire de niveau deux de la table d’adressage de niveau deux T 2 . En effet, l’octet nul signifie qu’aucun index i x de la table de correspondance T c est libre. La passerelle 1 comprend autant de modules de gestion 13 que d’unités de contrôle électronique 10, et donc, selon l’exemple présenté ici, la passerelle 1 comprend huit modules de gestion 13. Chaque module de gestion 13 est associé à une et une seule unité de contrôle électronique 10 et est connecté à la mémoire 12. Le gestionnaire d’espaces 14 est connecté à la mémoire 12. Lorsqu’une trame de données est reçue par le module de réception 11, et que des informations sont à enregistrer dans la table de correspondance T c , le gestionnaire d’espaces 14 est configuré pour déterminer le premier index i x libre, autrement dit, le premier espace mémoire libre, dans la table de correspondance T c . Lorsque des informations sont enregistrées dans un espace mémoire de la table de correspondance T c , le gestionnaire d’espaces 14 est configuré pour modifier l’octet stocké dans chaque zone mémoire, de chaque table d’adressage pour chaque niveau zéro, un et deux, associée à l’index i x correspondant à l’espace mémoire nouvellement occupé, de sorte à indiquer que ledit espace mémoire n’est plus libre. Lorsqu’un espace mémoire de la table de correspondance T c se libère, le gestionnaire d’espaces 14 est configuré pour modifier l’octet stocké dans chaque zone mémoire, de chaque table d’adressage pour chaque niveau zéro, un et deux, associée à l’index i x correspondant à l’espace mémoire libéré, de sorte à indiquer que ledit espace mémoire est libre. Autrement dit, quand les informations, préalablement enregistrées à un index i x donné, sont supprimées, ou lorsque des informations sont enregistrées à un index i x donné, le gestionnaire d’espaces 14 est configuré pour modifier l’octet stocké dans chaque zone mémoire, de chaque table d’adressage de niveau zéro, un et deux, associée à l’index i x correspondant à l'espace mémoire de nouveau occupé, ou nouvellement libéré. Un exemple de modification du contenu des zones mémoires de chaque table d’adressage de niveau zéro, un et deux dans le cas d’une suppression et d’un enregistrement d’informations dans la table de correspondance T c , sera présenté en détails dans la description du procédé. Le module d’émission 15 est connecté à la pluralité de modules de gestion 13 et au bus de communication b1 et est configuré pour émettre l’au moins une trame de données à transmettre, de la pluralité de modules de gestion 13 à l’au moins une unité de contrôle électronique 10 destinataire, via le bus de communication b1. En référence à la figure 6, il va maintenant être présenté un mode de réalisation du procédé, mis en œuvre par une passerelle 1 telle que présentée précédemment. Dans les paragraphes suivants, il va être donc être présenté la mise en œuvre du procédé pour une passerelle 1, pour une pluralité d’unités de contrôle électronique 10 comprenant huit unités de contrôle électronique 10 et pour la réception d’une trame de données par la passerelle 1. Il est évident que le nombre d’unités de contrôle électronique 10 peut être différent de huit, et/ou que la passerelle 1 peut recevoir une pluralité de trames de données, et réitérer le procédé suivant pour chaque trame de données reçue. Le procédé comprend tout d’abord une étape de réception E1 d’une trame de données, par le module de réception 11 de la passerelle 1, via l’unité de contrôle électronique 10 mettant en œuvre la passerelle 1. L’unité de contrôle électronique 10 a reçu au préalable la trame de données via le bus de communication b1. Le module de réception 11 envoie ensuite ladite trame de données reçue à la mémoire 12. La mémoire 12 reçoit alors la trame de données envoyée par le module de réception 11. Le procédé comprend ensuite une étape de détermination E2, par le gestionnaire d’espaces 14, d’un index i x libre dans la table de correspondance T c , afin d’y enregistrer la charge utile DATA de la trame de données reçue, l’au moins un indicateur permettant de déterminer au moins une unité de contrôle électronique 10 destinataire de ladite trame de données reçue, la longueur DLC et l’identifiant de trame ID associés à ladite trame de données reçue. Un exemple de mise en œuvre de l’étape de détermination E2 du procédé sera décrit en référence à la figure 7. L’étape de détermination E2 comprend tout d’abord une sous étape de détermination d’une adresse mémoire de niveau zéro. Pour cela, le gestionnaire d’espaces 14 compare l’octet, enregistré dans la zone mémoire de la table d’adressage de niveau zéro T 0 , avec la table d’adresse Ta, pour le niveau zéro, afin de déterminer l’adresse mémoire de niveau zéro. Par exemple, en référence aux figures 5 et 7, l’octet enregistré dans la zone mémoire de la table d’adressage de niveau zéro T 0 , étant 10101110, le gestionnaire d’espaces 14 détermine que l’adresse mémoire de niveau zéro est 64. L’étape de détermination E2 comprend ensuite une sous étape de détermination d’une adresse mémoire de niveau un. Pour cela, le gestionnaire d’espaces 14 sélectionne la zone mémoire, de la table d’adressage de niveau un T 1 , associée au premier bit à 1 de l’octet de la zone mémoire de la table d’adressage de niveau zéro T 0 . Puis, le gestionnaire d’espaces 14 compare l’octet, compris dans la zone mémoire sélectionnée, avec la table d’adresse T a , pour le niveau un, afin de déterminer l’adresse mémoire de niveau un. Par exemple, en référence aux figures 5 et 7, la zone mémoire sélectionnée par le gestionnaire d’espaces 14 correspond à la deuxième zone mémoire de la table d’adressage de niveau un T 1 . L’octet compris dans ladite deuxième zone mémoire étant 10000000, le gestionnaire d’espaces 14 détermine, grâce à la table d’adresse T a , que l’adresse mémoire de niveau un est 56. L’étape de détermination E2 comprend ensuite une sous étape de détermination d’une adresse mémoire de niveau deux. Pour cela, le gestionnaire d’espaces 14 sélectionne la zone mémoire, de la table d’adressage de niveau deux T 2 , associée au premier bit à 1 de l’octet de la zone mémoire, de la table d’adressage de niveau un T 1 , sélectionnée. Puis, le gestionnaire d’espaces 14 compare l’octet, compris dans la zone mémoire de la table d’adressage de niveau deux T2 sélectionnée, avec la table d’adresse Ta, pour le niveau deux, afin de déterminer l’adresse mémoire de niveau deux. Par exemple, en référence aux figures 5 et 7, la zone mémoire de la table d’adressage de niveau deux T 2 sélectionnée par le gestionnaire d’espaces 14 correspond à la seizième zone mémoire de la table d’adressage de niveau deux T 2 . L’octet compris dans ladite seizième zone mémoire étant 00000001, le gestionnaire d’espaces 14 détermine, grâce à la table d’adresse T a , que l’adresse mémoire de niveau deux est 0. L’étape de détermination E2 comprend ensuite une sous étape de détermination de l’index i x libre, l’index i x libre étant égal à la somme de l’adresse mémoire de niveau zéro, de l’adresse mémoire de niveau un et de l’adresse mémoire de niveau deux. Selon l’exemple présenté ici, le premier index i x libre est égal à 64 + 56 + 0 = 120. Une fois l’index i x libre déterminé, le procédé comprend une étape d’enregistrement E3 de la charge utile DATA de la trame de données reçue, dans l’espace mémoire associé audit index i x libre déterminé. Lors de l’étape d’enregistrement E3, l’au moins un indicateur permettant de déterminer au moins une unité de contrôle électronique destinataire de ladite trame de données reçue, la longueur DLC, et l’identifiant de trame ID de ladite trame de données reçue, sont également enregistrés à l’index i x libre déterminé. Lorsque l’étape d’enregistrement E3 a été effectuée, le procédé comprend une étape de modification E4 de l’octet stocké dans chaque zone mémoire de chaque table d’adressage, pour chaque niveau zéro, un et deux, associée à l’index i x correspondant à l’espace mémoire nouvellement occupé, de sorte à indiquer que ledit espace mémoire n’est plus libre. Selon l’exemple présenté ici, l’espace mémoire associé à l’index i x de valeur 120 étant nouvellement occupé, le gestionnaire d’espaces 14 modifie donc le bit, de la zone mémoire de la table d’adressage de niveau deux T 2 , correspondant audit index i x , en lui imposant la valeur 0. De plus, si tous les bits de l’octet, de la table d’adressage de niveau deux T 2 dans lequel un bit a été mis à 0, sont à 0, alors le gestionnaire d’espaces 14 met à 0 le bit, de la zone mémoire de la table d’adressage de niveau un T 1 , correspondant à la zone mémoire de la table d’adressage de niveau deux T 2 dans laquelle tous les bits sont maintenant à 0. De même, si tous les bits de l’octet de la table d’adressage de niveau un T 1 , dans lequel un bit a été mis à 0, sont à 0, alors le gestionnaire d’espaces 14 met à 0 le bit de la zone mémoire de la table d’adressage de niveau zéro T 0 , correspondant à la zone mémoire de la table d’adressage de niveau un T 1 dans laquelle tous les bits sont maintenant à 0. Par exemple, en référence à la figure 8, le gestionnaire d’espaces 14 met à 0 un bit dans la seizième zone mémoire de la table d’adressage de niveau deux T 2 . Ainsi, la seizième zone mémoire comprend un octet comprenant uniquement des bits à 0. Le gestionnaire d’espaces 14 met alors à 0 le bit, de la deuxième zone mémoire de la table d’adressage de niveau un T 1 , associé à la zone mémoire de la table d’adressage de niveau deux T 2 modifiée. De même, la deuxième zone mémoire comprend alors uniquement des bits à 0. Le gestionnaire d’espaces 14 met alors à 0 le bit, de la zone mémoire de la table d’adressage de niveau zéro T 0 , associé à la zone mémoire de la table de niveau un T 1 modifiée. Si le bus de communication b1 est disponible, alors le procédé comprend une étape de récupération E5, lors de laquelle le module de gestion 13 de chaque unité de contrôle électronique 10 destinataire de la trame de données reçue, récupère dans la table de correspondance T c la charge utile DATA de la trame de données reçue. Afin de déterminer la longueur de la charge utile DATA à récupérer, la longueur DLC enregistrée dans la table de correspondance T c est utilisée. En effet, la longueur DLC, de la charge utile DATA d’une trame de données, enregistrée dans la table de correspondance T c , permet à chaque module de gestion 13 d’une unité de contrôle électronique 10 destinataire de ladite trame de données, de connaître la longueur DLC de la charge utile DATA à récupérer. Enfin, après récupération de la charge utile DATA, le module de gestion 13 de chaque unité de contrôle électronique 10 destinataire envoie ladite charge utile DATA récupérée vers l’unité de contrôle électronique 10 destinataire associée. Pour cela, la charge utile DATA est envoyée par le module de gestion 13 de chaque unité de contrôle électronique 10 destinataire, sur le bus de communication b1, via le module d’émission 15, afin d’être transmise à l’au moins une unité de contrôle électronique 10 destinataire associée. Lorsque la charge utile DATA a été envoyée vers l’au moins une unité de contrôle électronique 10 destinataire, alors, le procédé comprend une étape de suppression E6, dans la table de correspondance T c , à l’index i x associé à la charge utile DATA envoyée, de la charge utile DATA envoyée. Lors de cette étape de suppression E6, la longueur DLC et l’identifiant de trame ID associés à ladite trame de données relatives à la charge utile DATA récupérée, sont également supprimés. Ainsi, les informations citées précédemment étant supprimées, l’index i x est de nouveau libre. Une fois l’index i x de nouveau libre, le procédé comprend une deuxième étape de modification E7 de l’octet stocké dans chaque zone mémoire de chaque table d’adressage, pour chaque niveau zéro, un et deux, associée à l’index i x correspondant à l’espace mémoire nouvellement libéré, de sorte à indiquer que ledit index i x est de nouveau libre. Le gestionnaire d’espaces 14 modifie donc le bit de la table d’adressage de niveau deux T 2 correspondant audit index i x , en lui imposant la valeur 1. Si le bit de la zone mémoire de la table d’adressage de niveau deux T 2 mis à 1, est le seul bit à 1 dans la zone mémoire, le gestionnaire d’espaces 14 met à 1 le bit de la zone mémoire, de la table d’adressage de niveau un T 1 , correspondant à la zone mémoire de la table d’adressage de niveau deux T 2 dans laquelle le bit a été mis précédemment à la valeur 1. De même, si le bit de la zone mémoire de la table d’adressage de niveau un T 1 mis à 1, est le seul bit à 1 dans la zone mémoire, le gestionnaire d’espaces 14 met à 1 le bit de la table d’adressage de niveau zéro T 0 , correspondant à la zone mémoire de la table d’adressage de niveau un T 1 dans laquelle le bit a été mis à la valeur 1 par le gestionnaire d’espaces 14. Ainsi, après cette étape, les table d’adressage de niveau zéro, un et deux, sont définies telles que celles représentées en référence à la figure 7. Ainsi, avantageusement, le procédé, mis en œuvre par la passerelle 1, permet de déterminer rapidement un espace libre dans la table de correspondance T c , afin d’y enregistrer des informations concernant une trame de données reçue. Ainsi, le temps entre la réception d’une trame de données, l’enregistrement des informations concernant ladite trame de données reçue, et la récupération de ces données par l’au moins une unité de contrôle électronique destinataire, est court. Ainsi, la transmission de trames de données est accélérée. Passerelle (1) de communication de trames de données pour véhicule automobile, ladite passerelle (1) étant destinée à être connectée à une pluralité d’unités de contrôle électronique (10) afin d’échanger des trames de données, chaque unité de contrôle électronique (10) de la pluralité d’unités de contrôle électronique (10) étant connectée à ladite passerelle (1) via un bus de communication (b1), ladite passerelle (1) comprenant : - autant de modules de gestion (13) que d’unités de contrôle électronique (10), chaque module de gestion (13) étant associé à une et une seule unité de contrôle électronique (10), - une mémoire (12) dans laquelle sont stockées : - une table de correspondance (T c ) comprenant une liste d’index (i x ), à chacun desquels est associé un espace mémoire, dans chacun desquels peuvent être enregistrés une charge utile (DATA) d’une trame de données reçue par la passerelle (1) et au moins un indicateur permettant d’identifier au moins un bus de communication (10) destinataire de ladite trame de données reçue, - une table d’adressage, dite « de niveau zéro » (T 0 ), comprenant une zone mémoire caractérisée par une adresse mémoire, - une table d’adressage, dite « de niveau un » (T 1 ), comprenant huit zones mémoires caractérisées chacune par une adresse mémoire, - une table d’adressage, dite « de niveau deux » (T 2 ), comprenant soixante-quatre zones mémoires caractérisées chacune par une adresse mémoire, chaque zone mémoire de chaque table d’adressage comportant un octet, chaque bit d’un octet compris dans une zone mémoire étant défini de la façon suivante : - chaque bit de l’octet de la zone mémoire de la table d’adressage de niveau zéro (T 0 ), est associé à une zone mémoire de la table d’adressage de niveau un (T 1 ), - chaque bit de chaque octet d’une zone mémoire de la table d’adressage de niveau un (T 1 ), est associé à une zone mémoire de la table d’adressage de niveau deux (T 2 ), - chaque bit de chaque octet d’une zone mémoire de la table d’adressage de niveau deux (T 2 ), est associé à un index (i x ) de la table de correspondance (T c ) ; - une table d’adresse (T a ) de niveaux comportant, pour chaque valeur d’octet possible, à l’exception de l’octet nul, une adresse mémoire de niveau zéro de la table d’adressage de niveau zéro (T 0 ), une adresse mémoire de niveau un de la table d’adressage de niveau un (T 1 ) et une adresse mémoire de niveau deux de la table d’adressage de niveau deux (T 2 ) ; - un gestionnaire d’espaces (14) de la table de correspondance (T c ), ledit gestionnaire d’espaces (14) étant configuré pour : - déterminer un index (i x ) libre dans la table de correspondance (T c ) à partir de la table d’adressage de niveau zéro (T 0 ), de la table d’adressage de niveau un (T 1 ), de la table d’adressage de niveau deux (T 2 ), et de la table d’adresses (T a ), - lorsqu’un espace mémoire de la table de correspondance (T c ) se libère ou se remplit, modifier l’octet stocké dans chaque zone mémoire de chaque table d’adressage associée à l’index (i x ) de l’espace mémoire libéré ou nouvellement rempli, pour chaque niveau zéro, un et deux, de sorte à indiquer que ledit espace mémoire est respectivement libre ou occupé. Passerelle (1), selon la revendication 1 dans laquelle : - pour la table d’adressage de niveau deux (T 2 ) : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’index (i x ) associé à ce bit, est lui-même associé à un espace mémoire libéré, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’index (i x ) associé à ce bit, est lui-même associé à un espace mémoire rempli ; - pour la table d’adressage de niveau un (T 1 ) : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux (T 2 ) associée à ce bit, comprend au moins un bit à un, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux (T 2 ) associée à ce bit, ne comprend aucun bit à un ; - pour la table d’adressage de niveau zéro (T 0 ) : - si un bit de l’octet de la zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau un (T 1 ) associée à ce bit, comprend au moins un bit à un, - si un bit de l’octet de la zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau un (T 1 ) associée à ce bit, ne comprend aucun bit à un. Passerelle, selon la revendication 1 dans laquelle : - pour la table d’adressage de niveau deux (T 2 ) : - si un bit d’un octet d’une zone mémoire est à 0 alors, l’index (i x ) associé à ce bit, est lui-même associé à un espace mémoire libéré, - si un bit d’un octet d’une zone mémoire est à 1 alors, l’index (i x ) associé à ce bit, est lui-même associé à un espace mémoire rempli ; - pour la table d’adressage de niveau un (T 1 ) : - si un bit d’un octet d’une zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux (T 2 ) associée à ce bit, comprend au moins un bit à un, - si un bit d’un octet d’une zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux (T 2 ) associée à ce bit, ne comprend aucun bit à un ; - pour la table d’adressage de niveau zéro (T 0 ) : - si un bit de l’octet de la zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau un (T 1 ) associée à ce bit, comprend au moins un bit à un, - si un bit de l’octet de la zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau un (T 1 ) associée à ce bit, ne comprend aucun bit à un. Véhicule, notamment automobile, comprenant une pluralité d’unités de contrôle électronique (10), chaque unité de contrôle électronique (10) de la pluralité d’unités de contrôle électronique (10) étant connectée à un bus de communication (b1), permettant d’échanger des trames de données, et une passerelle (1) selon l’une quelconque des revendications 1 à 3. Procédé de détermination d’espace mémoire libre dans une mémoire (12), mis en œuvre par une passerelle (1), selon l’une quelconque des revendications 1 à 3, ledit procédé étant caractérisé en ce qu’il comprend : a) une étape de réception (E1) d’une trame de données, b) une étape de détermination (E2) d’un index (i x ) libre dans la table de correspondance (T c ) à partir de la table d’adressage de niveau zéro (T 0 ), de la table d’adressage de niveau un (T 1 ), de la table d’adressage de niveau deux (T 2 ), et de la table d’adresse (T a ), c) une étape d’enregistrement (E3) de la charge utile (DATA) de la trame de données reçue audit index (i x ) libre déterminé. Procédé, selon la revendication précédente, comprenant, après l‘étape d’enregistrement (E3), une étape de récupération (E5) de la charge utile (DATA) enregistrée dans la table de correspondance (T c ), via ledit bus de communication (b1), par l’au moins une unité de contrôle électronique (10) destinataire de la trame de données associée à la charge utile (DATA). Procédé, selon la revendication précédente, comprenant, après l’étape de récupération, (E5), une étape de suppression (E6), dans la table de correspondance (T c ), à l’index (i x ) associé à la charge utile DATA envoyée, de la charge utile DATA. Procédé, selon l’une des revendications 5 à 7, comprenant, lorsqu’un espace mémoire de la table de correspondance (T c ) se libère ou se remplit, une étape de modification (E4) de l’octet stocké dans chaque zone mémoire, de chaque table d’adressage de niveau zéro (T 0 ), un (T 1 ) et deux (T 2 ), associée à l’espace mémoire libéré de sorte à indiquer que ledit espace mémoire est respectivement libre ou occupé. Procédé, selon l’une quelconque des revendications 5 à 8, dans lequel, l’étape de détermination (E2) d’un index (i x ) libre comprend les sous-étapes de : d) détermination d’une adresse mémoire de niveau zéro, à partir de la table d’adresse (T a ) et de la table d’adressage de niveau zéro (T 0 ), e) détermination d’une adresse mémoire de niveau un, à partir de la table d’adresse (T a ) et de la table d’adressage de niveau un (T 1 ), f) détermination d’une adresse mémoire de niveau deux, à partir de la table d’adresse (T a ) et de la table d’adressage de niveau deux (T 2 ), g) détermination de l’index (i x ) libre, en sommant l’adresse mémoire de niveau zéro, l’adresse mémoire de niveau un et l’adresse mémoire de niveau deux déterminées. Procédé, selon l’une quelconque des revendications 5 à 9, dans lequel la table d’adressage de niveau zéro (T 0 ), la table d’adressage de niveau un (T 1 ) et la table d’adressage de niveau deux (T 2 ), sont définies de la façon suivante : - pour la table d’adressage de niveau deux (T 2 ) : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’index (i x ) associé à ce bit, est lui-même associé à un espace mémoire libéré, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’index (i x ) associé à ce bit, est lui-même associé à un espace mémoire rempli ; - pour la table d’adressage de niveau un (T 1 ) : - si un bit d’un octet d’une zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux (T 2 ) associée à ce bit, comprend au moins un bit à un, - si un bit d’un octet d’une zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau deux (T 2 ) associée à ce bit, ne comprend aucun bit à un ; - pour la table d’adressage de niveau zéro (T 0 ) : - si un bit de l’octet de la zone mémoire est à 1 alors, l’octet de la zone mémoire de la table d’adressage de niveau un (T 1 ) associée à ce bit, comprend au moins un bit à un, - si un bit de l’octet de la zone mémoire est à 0 alors, l’octet de la zone mémoire de la table d’adressage de niveau un (T 1 ) associée à ce bit, ne comprend aucun bit à un.