FR 3108206 A1 20210917 FR 2002552 A 20200316 Le circuit intégré comprend un premier caisson semiconducteur (NW) contenu dans un substrat semiconducteur (PSUB), le premier caisson (NW) contenant un deuxième caisson semiconducteur (PW). Un élément capacitif (CAP) comprend une première électrode (EC1) et une deuxième électrode (EC2), la première électrode (EC1) comportant au moins une structure conductrice verticale (P0) remplissant une tranchée (TR) s’étendant verticalement dans le premier caisson (NW), la structure conductrice verticale (P0) étant électriquement isolée du premier caisson (NW) par une enveloppe diélectrique (D0) recouvrant le fond et les flancs de ladite tranchée (TR), la structure conductrice verticale (P0) pénétrant dans le deuxième caisson (PW) à au moins une extrémité longitudinale de la tranchée (TR), la deuxième électrode (EC2) comportant ledit premier caisson (NW) et ledit deuxième caisson (PW). Figure de l’abrégé: figure 2 Elément capacitif intégré et procédé de fabrication correspondant Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, en particulier les éléments capacitifs intégrés, et les procédés de fabrication de circuits intégrés. Dans les circuits intégrés, des éléments capacitifs sont typiquement prévus pour par exemple découpler une tension d’alimentation. Classiquement, des éléments capacitifs de type MOS (acronyme du terme anglais usuel «Metal Oxyde Semiconductor») sont prévus à cet égard en raison d’un faible coût de fabrication (aucune étape dédiée à leur fabrication en sus des étapes prévues pour les transistors). En effet, les éléments capacitifs MOS classiques présentent une structure de grille planaire de transistor CMOS («Complementary Metal Oxyde Semiconductor») classique, dans laquelle la région conductrice de grille forme une électrode de l’élément capacitif, tandis que la région semiconductrice (substrat ou caisson) forme l’autre électrode de l’élément capacitif. Cela étant, les éléments capacitifs MOS classiques présentent des performances qui ne sont pas optimales, notamment des fuites de courants importantes, et une relativement faible valeur capacitive par unité de surface. Par ailleurs, il est souhaitable de concevoir des éléments capacitifs MOS compatibles en régime d’accumulation et en régime d’inversion, pour des raisons de flexibilité d’emploi et aussi car le régime d’inversion peut présenter une meilleure stabilité en tension de la valeur capacitive. Cela étant, selon le type de conductivité N ou P du substrat semiconducteur ou du caisson semiconducteur dans lequel est formé l’élément capacitif, polariser la région semiconductrice peut être problématique vis-à-vis de l’usage de l’élément capacitif. Par exemple, pour porter un caisson de type P à un potentiel positif non-nul, les règles de dessins imposent des contraintes de placement de ce caisson à une distance de sécurité des autres caissons de type P, typiquement à un potentiel de masse. En effet, ce type de polarisation peut engendrer un chemin de conduction par les éléments bipolaires parasites formés aux interfaces des caissons du circuit, selon un phénomène usuellement désigné par le terme anglais «latch-up». Cette distance de sécurité peut être de l’ordre de 6µm ou 12µm, ce qui est très encombrant à l’échelle des circuits intégrés. Il est souhaitable de fournir des éléments capacitifs plus compacts, c’est-à-dire à plus haute valeur capacitive par unité de surface, présentant peu de fuite, compatibles avec un régime d’inversion et n’étant pas ou peu soumis aux contraintes de placement des règles de dessins, et en outre ne demandant pas ou peu d’étape dédiée à leurs fabrications. A cet égard il est proposé selon un aspect un circuit intégré comprenant un premier caisson semiconducteur dopé d’un premier type de conductivité contenu dans un substrat semiconducteur. Le premier caisson contient un deuxième caisson semiconducteur dopé d’un deuxième type de conductivité opposé au premier type de conductivité, ayant une forme en anneau définissant une zone intérieure du premier caisson. Le circuit intégré comprend un élément capacitif comprenant une première électrode et une deuxième électrode. La première électrode comporte au moins une structure conductrice verticale remplissant une tranchée s’étendant verticalement dans le premier caisson, la structure conductrice verticale étant électriquement isolée du premier caisson par une enveloppe diélectrique recouvrant le fond et les flancs de ladite tranchée, la structure conductrice verticale pénétrant dans le deuxième caisson à au moins une extrémité longitudinale de la tranchée. La deuxième électrode comporte ledit premier caisson et ledit deuxième caisson. Le deuxième caisson sert de source de porteurs minoritaires dans le premier caisson, pour permettre un régime d’inversion. En effet, étant donné que la tranchée pénètre longitudinalement dans le deuxième caisson, la structure conductrice verticale forme un dispositif du type PMOS apte à engendrer une région de canal de conduction dans le premier caisson, tapissant le fond et les flancs de l’enveloppe diélectrique de la structure conductrice verticale. En outre, étant donné que le deuxième caisson est contenu dans le premier caisson, c’est-à-dire que le premier caisson renferme le deuxième caisson, le deuxième caisson est isolé notamment du substrat semiconducteur et des autres caissons de type P par des doubles jonctions PNP, et est en conséquence moins, voire pas, soumis aux phénomènes de «latch-up». Ainsi, l’élément capacitif intégré selon cet aspect permet un régime d’inversion sans subir les contraintes de placement, et présente par ailleurs une forte valeur capacitive par unité de surface du fait de l’emploi de la profondeur du caisson pour former l’interface capacitive entre la première électrode et la deuxième électrode. Selon un mode de réalisation, le deuxième caisson présente une forme en anneau définissant une zone intérieure et une zone extérieure du premier caisson, et ladite au moins une structure conductrice verticale traverse de part en part la zone intérieure du premier caisson, pénétrant dans le deuxième caisson aux deux extrémités longitudinales de la tranchée. Ceci est avantageux notamment pour la formation de la région de canal de conduction en régime d’inversion, et en matière de stabilité en tension de la valeur capacitive de l’élément capacitif en inversion. Selon un mode de réalisation, le deuxième caisson est positionné à l’intérieur d’une région contenant des contacts sur lesquels sont couplés électriquement les éléments de la première électrode et, respectivement, de la deuxième électrode. Ainsi, prévoir le deuxième caisson pour permettre notamment le fonctionnement en inversion n’augmente sensiblement pas la surface occupée par la structure de l’élément capacitif prévoyant par ailleurs la région contenant les contacts pour coupler électriquement les éléments de la première électrode, notamment la région conductrice verticale, et pour coupler entre eux les éléments de la deuxième électrode, notamment le premier caisson et le deuxième caisson. Selon un mode de réalisation, le fond du deuxième caisson est séparé verticalement du substrat semiconducteur par une épaisseur semiconductrice dopée du premier type de conductivité. En effet, on peut prévoir une formation du deuxième caisson à une profondeur inférieure à celle du premier caisson, mais il peut être préférable de réaliser une implantation supplémentaire d’une couche semiconductrice enterrée en profondeur dans le substrat, formant ladite épaisseur semiconductrice séparant verticalement le fond du deuxième caisson et le substrat, par exemple pour des raisons de mutualisation d’étapes de fabrication, et éventuellement de maîtrise de la diffusion des dopants. Selon un mode de réalisation, le deuxième type de conductivité est le type positif « P ». Selon un mode de réalisation alternatif, le premier type de conductivité est le type positif « P ». Selon un mode de réalisation, le substrat semiconducteur est dopé du type positif « P ». Selon un mode de réalisation, la structure conductrice verticale, l’enveloppe diélectrique, le premier caisson, et le deuxième caisson sont mutuellement agencés pour former respectivement une région de grille d’un transistor du type métal-oxide-semiconducteur « MOS », une région diélectrique de grille du transistor MOS, le corps semiconducteur du transistor MOS et au moins une borne de conduction du transistor MOS. Selon un mode de réalisation, la première électrode comporte en outre une première structure conductrice horizontale reposant sur une première couche diélectrique recouvrant le premier caisson et recouvrant ladite au moins une structure conductrice verticale, de façon à isoler électriquement la première structure conductrice horizontale du premier caisson et de ladite au moins une structure conductrice verticale. Ce mode de réalisation permet d’ajouter une interface capacitive supplémentaire entre la première électrode et la deuxième électrode, pour la même surface occupée sur le substrat. Cela permet d’augmenter gratuitement la valeur capacitive par unité de surface de l’élément capacitif. Et par exemple, la deuxième électrode peut comporter en outre une deuxième structure conductrice horizontale reposant sur une deuxième couche diélectrique recouvrant la première structure conductrice horizontale de façon à isoler électriquement la deuxième structure conductrice horizontale de la première structure conductrice horizontale. Là encore, une interface capacitive supplémentaire est ajoutée entre la première électrode et la deuxième électrode, pour une surface occupée sur le substrat inchangée, afin d’encore augmenter la valeur capacitive par unité de surface de l’élément capacitif. Selon un mode de réalisation, le circuit intégré comporte en outre une partie logique destinée à être alimentée à une tension d’alimentation de niveau logique positif non-nul, et l’élément capacitif est destiné à être polarisé dans un régime d’inversion, avec une première tension sur la première électrode, par exemple une tension de référence de masse, et une deuxième tension supérieure à la première tension et inférieure ou égale à la tension d’alimentation de niveau logique, par exemple la tension d’alimentation de niveau logique, sur la deuxième électrode. En d’autres termes, la tension de niveau haut provoquant un régime d’inversion sur la deuxième électrode est bornée par le niveau logique, afin de prévenir rigoureusement les effets bipolaires parasites «latch-up». Ainsi, on bénéficie de contraintes de placements très permissives, c’est-à-dire une distance de sécurité faible, voire minimale, et cela est avantageux en matière d’encombrement et de flexibilité de conception du circuit intégré. Selon un autre aspect il est proposé un procédé de fabrication d’un circuit intégré comportant une fabrication d’un élément capacitif ayant une première électrode et une deuxième électrode, comprenant: - une formation d’un premier caisson semiconducteur dopé d’un premier type de conductivité contenu dans un substrat semiconducteur; - une formation d’un deuxième caisson semiconducteur dopé d’un deuxième type de conductivité opposé au premier type de conductivité, contenu dans le premier caisson et ayant une forme en anneau définissant une zone intérieure du premier caisson; - une formation d’au moins une structure conductrice verticale, comprenant une formation de respectivement au moins une tranchée s’étendant verticalement dans le premier caisson et pénétrant dans le deuxième caisson à au moins une extrémité longitudinale, une formation d’une enveloppe diélectrique recouvrant le fond et les flancs de ladite au moins une tranchée, et une formation d’une structure conductrice verticale remplissant ladite au moins une tranché et étant électriquement isolée du premier caisson par l’enveloppe diélectrique; - un couplage électrique de la première électrode comprenant une formation de contacts sur la structure conductrice verticale; - un couplage électrique de la deuxième électrode comprenant une formation de contacts sur le premier caisson et sur le deuxième caisson. Selon un mode de mise en œuvre, on forme le deuxième caisson présentant une forme en anneau définissant une zone intérieure et une zone extérieure du premier caisson, et on forme ladite au moins une structure conductrice verticale traversant de part en part la zone intérieure du premier caisson, et pénétrant dans le deuxième caisson aux deux extrémités longitudinales de la tranchée. Selon un mode de mise en œuvre, on forme le deuxième caisson positionné à l’intérieur d’une région contenant des contacts sur lesquels sont couplés électriquement les éléments de la première électrode et, respectivement, de la deuxième électrode. Selon un mode de mise en œuvre, ladite formation du deuxième caisson contenu dans le premier caisson comprend une formation d’une épaisseur semiconductrice dopée du premier type de conductivité séparant verticalement le deuxième caisson du substrat semiconducteur. Selon un mode de mise en œuvre, le deuxième type de conductivité est le type positif « P ». Selon un mode de mise en œuvre alternatif, le premier type de conductivité est le type positif « P ». Selon un mode de mise en œuvre, le substrat semiconducteur est dopé du type positif « P ». Selon un mode de mise en œuvre, lesdites formations de la structure conductrice verticale, de l’enveloppe diélectrique, du premier caisson, et du deuxième caisson sont mutuellement agencées pour former respectivement une région de grille d’un transistor du type métal-oxide-semiconducteur « MOS », une région diélectrique de grille du transistor MOS, le corps semiconducteur du transistor MOS et au moins une borne de conduction du transistor MOS. Selon un mode de mise en œuvre, le procédé comprend en outre: - une formation d’une première couche diélectrique recouvrant le premier caisson et recouvrant ladite au moins une structure conductrice verticale; - une formation d’une première structure conductrice horizontale reposant sur la première couche diélectrique et isolée électriquement du premier caisson et de ladite au moins une structure conductrice verticale par la première couche diélectrique; - ledit couplage électrique de la première électrode comprenant en outre une formation de contacts sur la première structure conductrice horizontale. Selon un mode de mise en œuvre, le procédé comprend en outre: - une formation d’une deuxième couche diélectrique recouvrant la première structure conductrice horizontale; - une formation d’une deuxième structure conductrice horizontale reposant sur la deuxième couche diélectrique et isolée électriquement de la première structure conductrice horizontale par la deuxième couche diélectrique; - ledit couplage électrique de la deuxième électrode comprenant en outre une formation de contacts sur la deuxième structure conductrice horizontale. Selon un mode de mise en œuvre, le procédé comprend en outre une fabrication d’une partie logique dans le substrat semiconducteur, et une alimentation de la partie logique à une tension d’alimentation de niveau logique positif non-nul, dans lequel l’élément capacitif est polarisé dans un régime d’inversion, avec une première tension sur le contact de la première électrode et une deuxième tension supérieure à la première tension et inférieure ou égale à la tension d’alimentation de niveau logique, sur le contact de la deuxième électrode. Selon un mode de mise en œuvre, le procédé comprend en outre une fabrication d’une partie haute tension et d’une mémoire non-volatile, dans le substrat semiconducteur, dans lequel: - ladite formation du premier caisson est réalisée simultanément avec une formation de caissons semiconducteurs dopés du premier type de conductivité dans la partie haute tension; - ladite formation du deuxième caisson semiconducteur est réalisée simultanément avec une formation de caissons semiconducteurs dopés du deuxième type de conductivité dans la partie haute tension ; - ladite formation d’au moins une structure conductrice verticale est réalisée simultanément avec une formation de transistors enterrés à grilles verticales dans la mémoire non-volatile. Selon un mode de mise en œuvre, ladite formation d’une épaisseur semiconductrice dopée du premier type de conductivité séparant verticalement le deuxième caisson du substrat semiconducteur est réalisée simultanément avec une formation de régions de source desdits transistors enterrés à grilles verticales dans la mémoire non-volatile, comprenant une formation d’une région semiconductrice enterrée dopée du premier type de conductivité, en profondeur dans le substrat. Selon un mode de mise en œuvre: - ladite formation de la première couche diélectrique est réalisée simultanément avec une formation d’une couche de diélectrique tunnel de transistors d’état à grille flottante dans la mémoire non-volatile, recouvrant une surface du substrat semiconducteur; - ladite formation de la première structure conductrice horizontale est réalisée simultanément avec une formation de grille flottante des transistors d’état, reposant sur la couche de diélectrique tunnel dans la mémoire non-volatile. Selon un mode de mise en œuvre: - ladite formation de la deuxième couche diélectrique est réalisée simultanément avec une formation d’une couche de diélectrique de grille des transistors d’état à grille flottante dans la mémoire non-volatile, recouvrant une surface du substrat semiconducteur; - ladite formation de la deuxième structure conductrice horizontale est réalisée simultanément avec une formation de grille de commande des transistors d’état, reposant sur la couche diélectrique de grille dans la mémoire non-volatile. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels: illustrent des modes de réalisation et de mise en œuvre de l’invention. La figure 1 représente une vue du dessus d’un élément capacitif CAP d’un circuit intégré CI, la figure 2 représente une vue en coupe de l’élément capacitif CAP dans le plan II-II de la figure 1, et la figure 3 représente une vue en coupe de l’élément capacitif CAP dans le plan III-III de la figure 1. Les mêmes éléments représentés dans les vues des figures 1, 2 et 3 supportent les mêmes références, et les figures 1, 2 et 3 vont maintenant être décrites conjointement et indistinctement. Le circuit intégré CI est réalisé à partir d’un substrat semiconducteur PSUB, par exemple en silicium, dopé d’un type de conductivité, par exemple le type P. Un premier caisson semiconducteur NW dopé d’un premier type de conductivité, par exemple le type N, est réalisé dans le substrat PSUB, par exemple par une implantation de dopants classique. Un deuxième caisson PW dopé d’un deuxième type de conductivité opposé au premier type de conductivité, par exemple le type P, est formé dans le premier caisson NW de façon à être contenu dans le premier caisson NW. C’est-à-dire que le deuxième caisson PW est englobé par le premier caisson NW, de façon à être électriquement isolé des autres régions semiconductrices du deuxième type de conductivité (telles que le substrat PSUB) par des doubles jonctions PNP. Dans une optique de concision, on désignera désormais le premier type de conductivité par le type N, et le deuxième type de conductivité par le type P. Cela étant l’élément capacitif CAP décrit ci-après pourra parfaitement être réalisé dans des caissons semiconducteurs prévus avec des conductivités inverses aux conductivités présentées ici à titre d’exemple non limitatif. Ainsi, le premier type de conductivité peut être le type positif «P», tandis que le deuxième type de conductivité peut être le type négatif «N». Le type de conductivité du substrat PSUB, bien que typiquement presque toujours le type P, pourrait éventuellement être le type N. Dans cet exemple, le deuxième caisson PW est réalisé selon une forme en anneau carré, visible sur la vue du dessus de la figure 1. La forme en anneau définit ainsi une zone intérieure NWi du premier caisson NW, et une zone extérieure NWe du premier caisson NW. Bien entendu, les orientations intérieure et extérieure des zones du premier caisson NWi, NWe sont définies par les directions radiales vers l’intérieur et respectivement vers l’extérieur de la forme d’anneau. La région semiconductrice du deuxième caisson PW ne rejoint pas le substrat PSUB. En effet, les flancs du deuxième caisson PW font face à la zone extérieure du premier caisson NWe, tandis que le fond du deuxième caisson PW est séparé verticalement du substrat semiconducteur PSUB par une épaisseur NISO semiconductrice dopée de type N. L’épaisseur semiconductrice NISO permet d’isoler électriquement le deuxième caisson PW du substrat PSUB. En effet, et comme il apparaîtra ci-après, le deuxième caisson PW sera polarisé à une tension différente du substrat PSUB. Dans le cas où le deuxième caisson est du type N et que le substrat est de type P, l’épaisseur semiconductrice NISO de type de conductivité opposé au type de conductivité du deuxième caisson, est optionnelle. Par exemple, l’implantation des dopants de type P formant le deuxième caisson PW est configuré pour que les dopants ne diffusent pas en profondeur jusqu’au substrat PSUB. Cela étant, pour des raisons de maîtrise de la diffusion des dopants et de mutualisation d’étapes de procédé de fabrication, il est préférable de réaliser une implantation supplémentaire d’une couche semiconductrice NISO enterrée, c’est-à-dire localisée à une profondeur du substrat, pour former ladite épaisseur semiconductrice NISO séparant verticalement le fond du deuxième caisson PW et le substrat PSUB. L’élément capacitif CAP est du type MOS «Metal Oxyde Semiconducteur» étant donné qu’il comprend une première électrode EC1 comportant une structure conductrice P0, et une deuxième électrode EC2 comportant notamment le premier caisson semiconducteur NW. La première électrode EC1 et la deuxième électrode EC2 sont électriquement séparées par un matériau diélectrique D0 formant une interface capacitive. La première électrode EC1 comporte en effet au moins une structure conductrice verticale P0 remplissant une tranchée TR s’étendant verticalement dans le premier caisson NW. Par «remplissant une tranchée», on entend bien entendu que le volume intérieur de la tranchée ne comporte pas d’autre matériau que la structure conductrice verticale. Le fond et les flancs de la tranchée TR sont néanmoins recouverts d’une enveloppe diélectrique D0, isolant électriquement la structure conductrice verticale P0 remplissant le volume intérieur de la tranchée TR, et le premier caisson NW. La tranchée TR est formée par une gravure sèche suivant le motif d’un masque, et le motif de cette gravure est configuré de sorte qu’au moins une extrémité longitudinale EX1, EX2 de la tranchée TR pénètre dans le deuxième caisson PW, depuis la zone intérieure NWi du premier caisson. Dans cet exemple, la tranchée TR et donc ladite au moins une structure conductrice verticale P0 traverse de part en part la zone intérieure du premier caisson NWi, et pénètre dans le deuxième caisson PW aux deux extrémités longitudinales EX1, EX2 de la tranchée TR. Bien entendu, plus le nombre de structures verticales conductrices P0, D0, est important, plus la surface de l’interface capacitive entre la première électrode EC1 et la deuxième électrode EC2 (c’est-à-dire notamment le premier caisson NW) sera grande, et plus la valeur capacitive par unité de surface sera grande. En effet, la majeure partie de la surface de l’interface capacitive des structures conductrices verticales P0 s’étend verticalement dans la profondeur du caisson NW, et très peu en surface du caisson NW. Des contacts CT0 de la première électrode EC1 sont réalisés sur les structures conductrices verticales P0 de toutes les tranchées, pour les coupler électriquement notamment entre-elles (non-représenté). La première électrode EC1 ainsi formée comporte toutes les structures conductrices verticales P0. Par exemple les contacts CT0 sont réalisés aux deux extrémités EX1, EX2 longitudinales des structures conductrices verticales P0, au niveau de l’anneau du deuxième caisson PW et au niveau du bord de la zone intérieure NWi du premier caisson NW. Des contacts CTNi de la deuxième électrode EC2 sont réalisés sur le premier caisson NW, dans la zone intérieure NWi, et des contacts CTNe sont réalisés sur la zone extérieure du premier caisson NWe. En outre, des contacts CTP de la deuxième électrode EC2 sont réalisés sur le deuxième caisson PW. La deuxième électrode EC2 ainsi formée comporte le premier caisson NW (zone intérieure NWi et zone extérieure NWe) et le deuxième caisson PW. Le deuxième caisson PW va servir de source de porteurs minoritaires dans le premier caisson NW, pour permettre un régime d’inversion de l’élément capacitif CAP. En effet, étant donné que la tranchée TR pénètre longitudinalement dans le deuxième caisson PW, la structure conductrice verticale P0 et l’enveloppe diélectrique D0 forment une structure TPM comparable à un transistor du type PMOS. Ainsi, polariser positivement la deuxième électrode EC2 par rapport à la première électrode EC1 engendre une région de canal de conduction de type P qui tapisse le fond et les flancs de l’enveloppe diélectrique D0 de la tranchée TR, dans le premier caisson NW de type N. Le régime d’inversion dans le caisson NW de type N est avantageux notamment en matière de stabilité de la valeur capacitive vis-à-vis de la tension aux bornes EC1, EC2 de l’élément capacitif CAP, notamment par rapport à un régime d’accumulation d’un élément capacitif de type MOS de structure comparable, dans un caisson de type P. En outre, l’élément capacitif CAP est prémuni contre les phénomènes de fuite d’éléments bipolaires parasites («latch-up»), étant donné que le deuxième caisson PW de type P est isolé notamment du substrat semiconducteur PSUB de type P et d’éventuels autres caissons de type P par des doubles jonctions PNP formées avec le premier caisson NW. Porter le premier caisson NW à un potentiel positif n’introduit typiquement pas de contrainte de placement particulière. Ainsi, en régime d’inversion, l’élément capacitif CAP ne subit pas ou peu les contraintes de placement, et présente par ailleurs une forte valeur capacitive par unité de surface du fait de l’emploi de la profondeur du caisson NW pour former l’interface capacitive entre la première électrode EC1 et la deuxième électrode EC2. En outre, l’élément capacitif CAP comporte avantageusement deux interfaces capacitives horizontales supplémentaires, obtenues par des structures conductrices horizontales P1, P2, assimilable à une structure de double grilles planaires, superposées au-dessus du premier caisson NW et des tranchées TR remplies par la structure conductrice verticale P0. Ainsi, la première électrode EC1 comporte avantageusement en outre une première structure conductrice horizontale P1 reposant sur une première couche diélectrique D1. La structure conductrice horizontale P1 et la première couche diélectrique D1 recouvrent le premier caisson NW et recouvrent ladite au moins une structure conductrice verticale P0. La structure conductrice horizontale P1 est ainsi électriquement isolée du premier caisson NW formant une interface capacitive supplémentaire avec le premier caisson NW appartenant à la deuxième électrode EC2. La première couche diélectrique D1 isole électriquement la première structure conductrice horizontale P1 des structures conductrices verticales P0 des tranchées TR. Cela étant, la première structure conductrice horizontale P1 et les structures conductrices verticales P0 appartiennent à la première électrode EC1, et sont à cet égard électriquement couplées entre elles par des contacts CT1 sur la première structure conductrice horizontales P1, et par des contacts CT0 couplés aux structures conductrices verticales P0. En outre, la deuxième électrode EC2 comporte avantageusement une deuxième structure conductrice horizontale P2 reposant sur une deuxième couche diélectrique D2 qui recouvre une majeure partie la première structure conductrice horizontale P1. La deuxième structure conductrice horizontale P2 et la première structure conductrice horizontale P1 sont ainsi électriquement isolées et forment une interface capacitive supplémentaire entre la première électrode EC1 et la deuxième électrode EC2. La deuxième électrode EC2 est électriquement couplée à la deuxième structure conductrice horizontale P2 sur des contacts CT2 couplés aux contacts CTNi, CTNe, sur le premier caisson NW et aux contacts CTP sur le deuxième PW. Ainsi, on a ajouté deux interfaces capacitives supplémentaires entre la première électrode EC1 et la deuxième électrode EC2, pour la même surface occupée sur le substrat PSUB (c’est-à-dire en surface du caisson NW). Cela permet d’augmenter gratuitement la valeur capacitive par unité de surface de l’élément capacitif CAP. En effet, comme on le verra ci-après en relation avec la figure 5, les étapes de fabrication de la première structure conductrice P1 et de la deuxième structure conductrice P2 peuvent avantageusement être mutualisées dans des étapes de fabrications d’une mémoire non volatile, et sont ainsi gratuites. Par ailleurs, une région périphérique de l’élément capacitif CAP est prévue pour réaliser les contacts CTNe, CTNi, CTP, CT2 pour coupler électriquement les éléments NWe, NWi, PW, P2, de la deuxième électrode EC2, et pour réaliser les contacts CT0, CT1 des éléments P0, P1 de la première électrode EC1. Et, la forme en anneau du deuxième caisson PW est un exemple de réalisation avantageux permettant notamment de positionner la surface occupée par le deuxième caisson PW à l’intérieur de la surface prévue pour la région périphérique contenant les réalisations desdits contacts. Eventuellement le deuxième caisson peut être positionné de façon à recouper au moins une partie de la surface prévue pour la région périphérique contenant les contacts. Par ailleurs, même dans un cas où les structures conductrices horizontales P1, D1, P2, D2 ne sont pas prévues, une région périphérique devrait néanmoins être prévue pour contenir les contacts CT0, CTNi, CTNe, CTP permettant notamment de coupler électriquement la première électrode EC1 et la deuxième électrode EC2 de l’élément capacitif CAP avec par exemple des bornes extérieures. D’autres formes du deuxième caisson PW peuvent bien entendu être envisagées pour positionner le deuxième caisson PW au moins partiellement à l’intérieur de la surface prévue pour la région contenant les contacts, notamment en fonction de la position choisie pour lesdits contacts. Ainsi, le deuxième caisson PW n’introduit pas, ou peu, de surface supplémentaire dédiée à sa réalisation sur le substrat PSUB. On se réfère désormais à la figure 4. La figure 4 représente un exemple schématique d’architecture d’une application du circuit intégré CI, dans laquelle le circuit intégré comporte en outre de l’élément capacitif CAP, dans et sur le même substrat PSUB, une partie logique LG, un étage d’alimentation ALM et une partie haute tension HV comportant une mémoire non-volatile MEM et un générateur de signaux haute tension HVGEN. Les signaux haute tension sont par exemple de l’ordre de 10 à 15 volts. L’élément capacitif CAP, bénéficiant de règles de placement peu contraignantes sur le substrat PSUB, est disposé de façon à combler la surface restante disponible entre les autres éléments LG, HVGEN, MEM, ALM du circuit intégré CI. Ainsi le circuit intégré CI est relativement compact malgré la surface occupée par l’élément capacitif CAP. La partie logique LG est destinée à être alimentée à une tension d’alimentation de niveau logique positif non-nul Vdd, et l’élément capacitif CAP est utilisé comme condensateur de découplage entre la tension de niveau logique Vdd et une tension de référence de masse gnd. L’élément capacitif CAP est avantageusement polarisé en régime d’inversion, c’est-à-dire avec la tension de référence de masse gnd sur la première électrode EC1 et avec la tension d’alimentation de niveau logique Vdd sur la deuxième électrode EC2. La figure 5 représente un exemple avantageux d’une cellule mémoire CEL appartenant à la mémoire non volatile MEM du circuit intégré CI décrit ci-avant en relation avec la figure 4. La cellule mémoire CEL est formée dans et sur un caisson HVPW dopé de type P contenu dans le substrat PSUB. Sous le caisson HVPW, une région semiconductrice enterrée SL dopée de type N est localisée à une profondeur du substrat PSUB. La région semiconductrice enterrée SL forme un plan de source faisant office de ligne de source. Une région semiconductrice HVNW dopée du type N, s’étend de la face supérieure du caisson HVPW jusqu’à la région semiconductrice enterrée SL, formant un puits de contact permettant de polariser la ligne de source SL depuis ladite face supérieure. La cellule mémoire CEL comporte un transistor d’accès TA en série avec un transistor d’état TE. Le transistor d’accès TA est un transistor enterré à grille verticale, et présente une grille conductrice GV remplissant une tranchée TRTA, le fond et les flancs de la tranchée TRTA étant recouverts d’une couche de diélectrique de grille verticale DGV enveloppant la grille conductrice verticale GV. La région de source du transistor d’accès TA est matérialisée par le plan de source SL, et éventuellement une région semiconductrice de type N implantée ou diffusée au fond de la tranchée TRTA. Le transistor d’état TE est quant à lui un transistor à grille flottante comportant une grille flottante FG électriquement isolée du caisson HVPW par une couche diélectrique dite «tunnel» DTN, et une grille de commande CG électriquement isolée de la grille flottante par une couche diélectrique dite de grille de commande DCG. On se réfère désormais à la figure 6. La figure 6 illustre schématiquement, d’une part, des étapes d’un procédé de fabrication de l’élément capacitif CAP décrit ci-avant en relation avec les figures 1 à 4, à gauche dans la représentation de la figure 6; et d’autre part, des étapes de fabrication de la cellule mémoire CEL décrite ci-avant en relation avec la figure 5, à droite dans la représentation de la figure 6. L’étape de formation 601 du premier caisson NW de l’élément capacitif CAP peut avantageusement être réalisée simultanément avec une étape de formation 1601 des caissons semiconducteurs dopés de type N formant des caisson HVNW de type N dans la partie haute tension HV, tels que les puits de contacts de la mémoire MEM. Les étapes 601, 1601 comprennent par exemple une implantation commune de dopants de type N à travers le motif d’un masque formé sur la face supérieure du substrat PSUB, et à une concentration permettant un fonctionnement à des tensions de l’ordre de 10 à 15 volts. L’étape de formation 602 du deuxième caisson semiconducteur PW de l’élément capacitif CAP peut avantageusement être réalisée simultanément avec une étape de formation 1602 de caissons semiconducteurs HVPW dopés du type P dans la partie haute tension HV, notamment dans la mémoire MEM. Les étapes 602, 1602 comprennent par exemple une implantation commune de dopants de type P à travers le motif d’un masque formé sur la face supérieure du substrat PSUB, et à une concentration permettant un fonctionnement à des tensions de l’ordre de 10 à 15 volts. L’étape de formation 603 de l’épaisseur semiconductrice NISO dopée du type N séparant verticalement le deuxième caisson PW du substrat semiconducteur PSUB pour l’élément capacitif CAP peut avantageusement être réalisée simultanément avec l’étape de formation 1603 du plan de source SL de la mémoire MEM. Les étapes 603, 1603 comprennent par exemple une implantation commune de dopants de type N dans toute la région du substrat PSUB comprenant l’élément capacitif CAP et toute la région du substrat PSUB comprenant la mémoire MEM. L’implantation 603, 1603 est configurée à une énergie résultant à une diffusion limitée dans le substrat PSUB, de façon à localiser la région semiconductrice enterrée à une profondeur du substrat PSUB. Par exemple, après les implantations 601-1601, 602-1602, et éventuellement 603-1603, une formation de régions d’isolation latérales STI classiques peut être prévue simultanément pour l’élément capacitif CAP et pour la partie haute tension HV. L’étape de formation 604 des tranchée TR de l’élément capacitif CAP peut avantageusement être réalisée simultanément avec l’étape de formation 1604 des tranchées TRTA des transistors d’accès TA de la mémoire MEM. Les étapes 604, 1604 comprennent par exemple une gravure sèche commune, par exemple par une technique de gravure par ions réactifs RIE (pour «Reactive Ion Etching» en anglais) à travers un masque photolithographié commun. L’étape de formation 605 de la structure conductrice verticale P0, enveloppée dans l’enveloppe diélectrique D0 dans lesdites tranchées TR de l’élément capacitif CAP peut avantageusement être réalisée simultanément avec l’étape de formation 1605 de la région de grille vertical GV et de la couche diélectrique de grille verticale DGV du transistor d’accès TA de la mémoire MEM. Les étapes 605, 1605 comprennent par exemple premièrement une croissance thermique d’une couche oxide de silicium sur les flancs et le fond des tranchées TR, TRTA gravées aux étapes commune 604, 1604; et deuxièmement un remplissage à l’excès d’un même matériau conducteur P0, GV, par exemple du silicium polycristallin dopé in situ formé par dépôt chimique en phase vapeur CVD (pour «Chemical Vapor Deposition» en anglais), suivi d’un polissage chimio-mécanique CMP (pour «Chemical-Mechanical Planarization» en anglais) par exemple arrêté par une éventuelle couche d’arrêt préalablement déposée, ou par la surface supérieure des caissons NW, HVPW. L’étape de formation 606 de la première structure conductrice horizontale P1 reposant sur la première couche diélectrique D1 de l’élément capacitif CAP peut avantageusement être réalisée simultanément avec l’étape de formation 1606 de la grille flottante FG reposant sur la couche diélectrique tunnel DTN des transistors d’état TE de la mémoire MEM. Les étapes 606, 1606 comprennent par exemple premièrement une croissance commune d’une couche d’oxide de silicium sur les faces supérieures des caisson NW, HVPW, une éventuelle gravure partielle d’une fenêtre tunnel dans la couche diélectrique tunnel DTN ainsi crûe; deuxièmement, un dépôt CVD commun de silicium polycristallin conducteur, suivi d’un éventuel polissage CMP commun; et troisièmement, une gravure sèche masquée par photolithographie pour définir les régions conductrices respectives. L’étape de formation 607 de la deuxième structure conductrice horizontale P2 reposant sur la première couche diélectrique D2 de l’élément capacitif CAP peut avantageusement être réalisée simultanément avec l’étape de formation 1607 de la grille de commande CG reposant sur la couche diélectrique de grille de commande DCG des transistors d’état TE de la mémoire MEM. Les étapes 607, 1607 comprennent par exemple premièrement une formation commune d’une superposition de couches d’oxide, de nitrure, et d’oxide de silicium «ONO» sur la première structure conductrice horizontale P1 et sur la grille flottante FG; deuxièmement, un dépôt CVD commun de silicium polycristallin conducteur, suivi d’un éventuel polissage CMP commun; et troisièmement, une gravure sèche masquée par photolithographie pour définir les régions conductrices respectives. L’étape de formation 608 de tous les contacts CT (c’est-à-dire les contacts CTNi, CTNe, CTP, CT2 de la deuxième électrode EC2, et les contacts CT0, CT1 de la première électrode EC1 de l’élément capacitif CAP) peut avantageusement être réalisée simultanément avec l’étape de formation 1608 de région de contact notamment dans la mémoire MEM mais également prévu de manière classique pour d’autres éléments du circuit intégré CI. Les étapes 608, 1608 comprennent par exemple, après des implantations de dopants de type P à forte concentration (P+) en surface des caissons de type P, et des implantations de dopants de type N à forte concentration (N+) en surface des caissons de type N, une étape de siliciuration SAL pour réduire les résistances d’accès aux régions fortement dopées P+, N+, et enfin une formation de contacts, typiquement en tungstène, sur les surfaces siliciurées. L’étape de siliciuration comprend typiquement une réaction de siliciuration SAL de surfaces exposées de silicium, notamment de silicium fortement dopé et de silicium polycristallin, avec un matériau métallique. Ainsi, toutes les étapes 601-608 du procédé de fabrication de l’élément capacitif intégré CAP peuvent être mises en œuvre simultanément avec des étapes 1601-1608, par ailleurs prévues pour fabriquer une partie haute tension HV du circuit intégré comportant en particulier une mémoire non-volatile MEM telle que décrite en relation avec la figure 5. Le procédé de fabrication de l’élément capacitif CAP peut ainsi être totalement gratuit. Circuit intégré comprenant: - un premier caisson semiconducteur (NW) dopé d’un premier type de conductivité contenu dans un substrat semiconducteur (PSUB), le premier caisson semiconducteur (NW) contenant un deuxième caisson semiconducteur (PW) dopé d’un deuxième type de conductivité opposé au premier type de conductivité, et - un élément capacitif (CAP) comprenant une première électrode (EC1) et une deuxième électrode (EC2), la première électrode (EC1) comportant au moins une structure conductrice verticale (P0) remplissant une tranchée (TR) s’étendant verticalement dans le premier caisson (NW), la structure conductrice verticale (P0) étant électriquement isolée du premier caisson (NW) par une enveloppe diélectrique (D0) recouvrant le fond et les flancs de ladite tranchée (TR), la structure conductrice verticale (P0) pénétrant dans le deuxième caisson (PW) à au moins une extrémité longitudinale de la tranchée (TR), la deuxième électrode (EC2) comportant ledit premier caisson (NW) et ledit deuxième caisson (PW). Circuit intégré selon la revendication 1, dans lequel le deuxième caisson (PW) présente une forme en anneau définissant une zone intérieure (NWi) et une zone extérieure (NWe) du premier caisson (NW), et ladite au moins une structure conductrice verticale (P0) traverse de part en part la zone intérieure du premier caisson (NWi), pénétrant dans le deuxième caisson (PW) aux deux extrémités longitudinales de la tranchée (TR). Circuit intégré selon l’une des revendications précédentes, dans lequel le deuxième caisson (PW) est positionné à l’intérieur d’une région contenant des contacts sur lesquels sont couplés électriquement les éléments de la première électrode (EC1) et, respectivement, de la deuxième électrode (EC2). Circuit intégré selon l’une des revendications précédentes, dans lequel le fond du deuxième caisson (PW) est séparé verticalement du substrat semiconducteur (PSUB) par une épaisseur semiconductrice (NISO) dopée du premier type de conductivité. Circuit intégré selon l’une des revendications 1 à 4, dans lequel le deuxième type de conductivité est le type positif «P». Circuit intégré selon l’une des revendications 1 à 3, dans lequel le premier type de conductivité est le type positif «P». Circuit intégré selon l’une des revendications précédentes, dans lequel le substrat semiconducteur (PSUB) est dopé du type positif «P». Circuit intégré selon l’une des revendications précédentes, dans lequel la structure conductrice verticale (P0), l’enveloppe diélectrique (D0), le premier caisson (NW), et le deuxième caisson (PW) sont mutuellement agencés pour former respectivement une région de grille (P0) d’un transistor du type métal-oxide-semiconducteur «MOS» (TPM), une région diélectrique de grille (D0) du transistor MOS (TPM), le corps semiconducteur (NW) du transistor MOS (TPM) et au moins une borne de conduction (PW) du transistor MOS (TPM). Circuit intégré selon l’une des revendications précédentes, dans lequel la première électrode (EC1) comporte en outre une première structure conductrice horizontale (P1) reposant sur une première couche diélectrique (D1) recouvrant le premier caisson (NW) et recouvrant ladite au moins une structure conductrice verticale (P0), de façon à isoler électriquement la première structure conductrice horizontale (P1) du premier caisson (NW) et de ladite au moins une structure conductrice verticale (P0). Circuit intégré selon la revendication 9, dans lequel la deuxième électrode (EC2) comporte en outre une deuxième structure conductrice horizontale (P2) reposant sur une deuxième couche diélectrique (D2) recouvrant la première structure conductrice horizontale (P1) de façon à isoler électriquement la deuxième structure conductrice horizontale (P2) de la première structure conductrice horizontale (P1). Circuit intégré selon l’une des revendications précédentes, comportant en outre une partie logique destinée à être alimentée à une tension d’alimentation de niveau logique positif non-nul, dans lequel l’élément capacitif (CAP) est destiné à être polarisé dans un régime d’inversion, avec une première tension sur la première électrode (EC1) et une deuxième tension supérieure à la première tension et inférieure ou égale à la tension d’alimentation de niveau logique, sur la deuxième électrode (EC2). Procédé de fabrication d’un circuit intégré comportant une fabrication d’un élément capacitif (CAP) ayant une première électrode (EC1) et une deuxième électrode (EC2), comprenant: - une formation d’un premier caisson semiconducteur (NW) dopé d’un premier type de conductivité contenu dans un substrat semiconducteur (PSUB); - une formation d’un deuxième caisson semiconducteur (PW) dopé d’un deuxième type de conductivité opposé au premier type de conductivité, contenu dans le premier caisson (NW); - une formation d’au moins une structure conductrice verticale (P0), comprenant une formation de respectivement au moins une tranchée (TR) s’étendant verticalement dans le premier caisson (NW) et pénétrant dans le deuxième caisson (PW) à au moins une extrémité longitudinale (EX1, EX2), une formation d’une enveloppe diélectrique (D0) recouvrant le fond et les flancs de ladite au moins une tranchée (TR), et une formation d’une structure conductrice verticale (P0) remplissant ladite au moins une tranché (TR) et étant électriquement isolée du premier caisson (NW) par l’enveloppe diélectrique (D0); - un couplage électrique de la première électrode (EC1) comprenant une formation de contacts (CT0, CT1) sur la structure conductrice verticale; - un couplage électrique de la deuxième électrode (EC2) comprenant une formation de contacts (CTNi, CTNe) sur le premier caisson (NW) et sur le deuxième caisson (PW). Procédé selon la revendication 12, dans lequel dans lequel on forme le deuxième caisson (PW) présentant une forme en anneau définissant une zone intérieure (NWi) et une zone extérieure (NWe) du premier caisson (NW), et on forme ladite au moins une structure conductrice verticale (P0) traversant de part en part la zone intérieure du premier caisson (NWi), et pénétrant dans le deuxième caisson (PW) aux deux extrémités longitudinales de la tranchée (TR). Procédé selon l’une des revendications 12 ou 13, dans lequel on positionne le deuxième caisson (PW) à l’intérieur d’une région contenant des contacts sur lesquels sont couplés électriquement les éléments de la première électrode (EC1) et, respectivement, de la deuxième électrode (EC2). Procédé selon l’une des revendications 12 à 14, dans lequel ladite formation du deuxième caisson (PW) contenu dans le premier caisson (NW) comprend une formation d’une épaisseur semiconductrice dopée (NISO) du premier type de conductivité séparant verticalement le deuxième caisson (PW) du substrat semiconducteur (PSUB). Procédé selon l’une des revendications 12 à 15, dans lequel le deuxième type de conductivité est le type positif «P». Procédé selon l’une des revendications 12 à 14, dans lequel le premier type de conductivité est le type positif «P». Procédé selon l’une des revendications 12 à 17, dans le substrat semiconducteur (PSUB) est dopé du type positif «P». Procédé selon l’une des revendications 12 à 18, dans lequel lesdites formations de la structure conductrice verticale (P0), de l’enveloppe diélectrique (D0), du premier caisson (NW), et du deuxième caisson (PW) sont mutuellement agencée pour former respectivement une région de grille (P0) d’un transistor du type métal-oxide-semiconducteur «MOS» (TPM), une région diélectrique de grille (D0) du transistor MOS (TPM), le corps semiconducteur (NW) du transistor MOS (TPM) et au moins une borne de conduction (PW) du transistor MOS (TPM). Procédé selon l’une des revendications 12 à 19, comprenant en outre: - une formation d’une première couche diélectrique (D1) recouvrant le premier caisson (NW) et recouvrant ladite au moins une structure conductrice verticale (P0); - une formation d’une première structure conductrice horizontale (P1) reposant sur la première couche diélectrique (D1) et isolée électriquement du premier caisson (NW) et de ladite au moins une structure conductrice verticale (P0) par la première couche diélectrique (D1); - ledit couplage électrique de la première électrode (EC1) comprenant en outre une formation de contacts (CT1) sur la première structure conductrice horizontale (P1). Procédé selon la revendication 20, comprenant en outre: - une formation d’une deuxième couche diélectrique (D2) recouvrant la première structure conductrice horizontale (P1); - une formation d’une deuxième structure conductrice horizontale (P2) reposant sur la deuxième couche diélectrique (D2) et isolée électriquement de la première structure conductrice horizontale (P1) par la deuxième couche diélectrique (D2); - ledit couplage électrique de la deuxième électrode (EC2) comprenant en outre un formation de contacts (CT2) sur la deuxième structure conductrice horizontale (P2). Procédé selon l’une des revendications 12 à 21, comprenant en outre une fabrication d’une partie logique (LG) dans le substrat semiconducteur (PSUB), et une alimentation de la partie logique à une tension d’alimentation (Vdd) de niveau logique positif non-nul, dans lequel l’élément capacitif (CAP) est polarisé dans un régime d’inversion, avec une première tension (gnd) sur le contact de la première électrode (EC1) et une deuxième tension (Vdd) supérieure à la première tension et inférieure ou égale à la tension d’alimentation de niveau logique, sur le contact de la deuxième électrode (EC2). Procédé selon l’une des revendications 12 à 22, comprenant en outre une fabrication d’une partie haute tension (HV) incorporant une mémoire non-volatile (MEM), dans le substrat semiconducteur (PSUB), dans lequel: - ladite formation du premier caisson (NW) est réalisée simultanément avec une formation de caissons semiconducteurs dopés du premier type de conductivité dans la partie haute tension (HV); - ladite formation du deuxième caisson semiconducteur (PW) est réalisée simultanément avec une formation de caissons semiconducteurs dopés du deuxième type de conductivité dans la partie haute tension (HV); - ladite formation d’au moins une structure conductrice verticale (P0) est réalisée simultanément avec une formation de transistors enterrés à grilles verticales (TA) dans la mémoire non-volatile. Procédé selon la revendication 23 prise en combinaison avec la revendication 19, dans lequel ladite formation d’une épaisseur semiconductrice (NISO) dopée du premier type de conductivité séparant verticalement le deuxième caisson (PW) du substrat semiconducteur (PSUB) est réalisée simultanément avec une formation de régions de source desdits transistors enterrés à grilles verticales (TA) dans la mémoire non-volatile (MEM), comprenant une formation d’une région semiconductrice enterrée (NISO) dopée du premier type de conductivité, en profondeur dans le substrat (PSUB). Procédé selon l’une des revendications 23 ou 24 prise en combinaison avec la revendication 20, dans lequel: - ladite formation de la première couche diélectrique (D1) est réalisée simultanément avec une formation d’une couche de diélectrique tunnel (DTN) de transistors d’état à grille flottante (TE) dans la mémoire non-volatile (MEM), recouvrant une surface du substrat semiconducteur (HVPW); - ladite formation de la première structure conductrice horizontale (P1) est réalisée simultanément avec une formation de grille flottante (FG) des transistors d’état (TE), reposant sur la couche de diélectrique tunnel (DTN) dans la mémoire non-volatile (MEM). Procédé selon la revendication 25 prise en combinaison avec la revendication 21, dans lequel: - ladite formation de la deuxième couche diélectrique (D2) est réalisée simultanément avec une formation d’une couche de diélectrique de grille (DG) des transistors d’état à grille flottante (TE) dans la mémoire non-volatile (MEM), recouvrant une surface du substrat semiconducteur (HVPW); - ladite formation de la deuxième structure conductrice horizontale (P2) est réalisée simultanément avec une formation de grille de commande (CG) des transistors d’état (TE), reposant sur la couche diélectrique de grille (DG) dans la mémoire non-volatile (MEM).