FR 3098665 A1 20210115 FR 1907661 A 20190709 Description Titre de l'invention : Procédé de gestion du démarrage d'une boucle à verrouillage de phase, et circuit intégré correspondant [0001] Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés, et notamment les boucles à verrouillage de phase, communément désignées par l'homme du métier sous le vocable anelosaxon de « Phase-locked loop », et plus particulièrement la gestion de leur démarrage. [0002] Les boucles à verrouillage de phase sont généralement utilisées dans des systèmes numériques requérant une fréquence interne de travail importante, par exemple de l'ordre de plusieurs centaines de mégahertz. [0003] Les boucles à verrouillage de phase ont donc notamment pour rôle dc délivrer à ces systèmes numériques, par exemple un coeur programmable ou un microprocesseur, un signal d'horloge interne ayant une fréquence dc travail importante. [0004] Cependant, en raison de la présence dc la boucle de retour et du réseau capacitif né- cessaires pour la stabilité de la boucle à verrouillage dc phase, la durée de démarrage, c'est-à-dire la durée au bout dc laquelle la boucle est stabilisée, avec le signal de référence et le signal de sortie de l'oscillateur proches d'une synchronisation mutuelle, peut être très long, typiquement supérieure à 100 ris. [0005] Par ailleurs, durant cette phase de démarrage, il existe un pic de fréquence (« frequency overshoot ») sur le signal de sortie de l'oscillateur dc la boucle, par rapport à sa valeur finale nominale. Et ce pic de fréquence peut atteindre jusqu'à 25% de la valeur finale nominale. [0006] Un tel pic de fréquence au démarrage implique que le circuit numérique de la PLL supporte une telle fréquence. La vitesse de ce circuit doit donc être augmentée, ce qui induit notamment une augmentation des courants de fuite et/ou de consommation dynamique. [0007] 11 existe par conséquent un besoin de limiter la durée de démarrage d'une boucle à verrouillage dc phase ainsi que l'amplitude de ce pic de fréquence. [0008] Selon un aspect, il est proposé un procédé dc gestion du fonctionnement d'une boucle à verrouillage de phase. [0009] Le fonctionnement de la boucle à verrouillage de phase comprend une phase ou étape de démarrage comportant : [0010] -une délivrance à un comparateur de phase de la boucle, d'un signal de référence ayant un rapport cyclique de 50%, [0011] -une réinitialisation, à chaque front d'un premier type, par exemple à chaque front montant, du signal de référence, d'un premier diviseur du signal de sortie de 2 l'oscillateur contrôlé en tension dc la boucle, [0012] -une délivrance par le comparateur de phase recevant le signal de référence et un signal de retour issu du premier diviseur, à chaque front d'un deuxième type, par exemple à chaque front descendant, du signal de référence, d'une impulsion de commande au cours de laquelle la tension de contrôle de l'oscillateur augmente. [0013] La combinaison de ces caractéristiques, et notamment la fourniture d'un signal de référence ayant un rapport cyclique de 50%, et une réinitialisation du diviseur de la boucle à chaque front montant (par exemple) du signal de référence permet une diminution significative de la durée de démarrage de la boucle ainsi que du pic de fréquence (frequency overshoot). [0014] Ainsi, à titre indicatif, pour une fréquence du signal de référence égale à 2,4, 8 ou 16 MHz et une fréquence nominale du signal de sortie de l'oscillateur égale à 832 MHz, on obtient une durée de démarrage de l'ordre de la trentaine de microsecondes contre une durée de démarrage de 70 à plus de 100 microsecondes pour une boucle à verrouillage classique. [0015] De même, on obtient un pic de fréquence (frequency ovcrshoot) sur le signal de sortie de l'oscillateur de l'ordre de quelques pourcents, par exemple de l'ordre de 2%, contre jusqu'à 25% pour une boucle à verrouillage de phase classique. [0016] Dans le cas où l'on est en présence d'un signal de référence initial n'ayant pas un rapport cyclique de 50%, alors la délivrance du signal de référence comprend avantageusement une division par deux de ce signal de référence initial de façon à obtenir le signal de référence ayant le rapport cyclique de 50% et, dans ce cas, le signal de retour est non pas le signal de sortie issu directement du premier diviseur de la boucle mais le signal de sortie du premier diviseur, divisé par deux. [0017] Ceci permet d'utiliser n'importe quel signal de référence initial, quel que soit son rapport cyclique. [0018] Alors qu'il serait possible que l'impulsion de commande délivrée par le comparateur de phase soit utilisée dans un circuit de pompe de charge, il est particulièrement avantageux au cours de la phase de démarrage, de « court-circuiter » ce circuit de pompe de charge, d'appliquer directement un courant de précharge dans un filtre résistif capacitif connecté à l'entrée de l'oscillateur. [0019] En d'autres termes, selon un tel mode de mise en oeuvre, au cours de la phase de démarrage, l'augmentation de la tension de contrôle de l'oscillateur comprend une application d'un courant de précharge dans un filtre résistif capacitif connecté à l'entrée de l'oscillateur. [0020] Ceci contribue encore à diminuer la durée de démarrage de la boucle et de rendre cette durée de démarrage moins dépendante des contraintes de courant de la pompe de charge, contraintes liées à la stabilité de la boucle. 3 [0021] Selon un mode de mise en oeuvre, le filtre résistif capacitif comprend : [0022] -une première branche connectée entre ladite entrée de l'oscillateur et la niasse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l'oscillateur et un noeud intermédiaire et ayant une première valeur résistivc, et une deuxième résistance connectée entre le noeud intermédiaire et le premier condensateur et ayant une deuxième valeur résistivc, et [0023] -une deuxième branche connectée entre ladite entrée de l'oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive. [0024] La première valeur capacitive est alors avantageusement égale à a fois la deuxième valeur capacitive tandis que la première valeur résistive est égale à a fois la deuxième valeur résistive. [0025] On applique alors avantageusement le courant de précharge audit noeud inter- médiaire. [0026] On obtient une augmentation homogène des deux tensions capacitives aux bornes des deux capacités, donc une augmentation stable de la tension capacitive délivrée en entrée de l'oscillateur. [0027] Selon un mode de mise en oeuvre, la phase de démarrage se termine lorsque la durée de l'impulsion de commande est inférieure à quelques pourcents, par exemple 2%, du produit de la période du signal de sortie de l'oscillateur par le rapport de division du premier diviseur. [0028] Selon un mode de mise en oeuvre, lorsque la phase de démarrage est terminée, la sortie du comparateur de phase est connectée à un circuit de pompe de charge dont la sortie est connectée à l'entrée de l'oscillateur contrôlé en tension. [0029] En d'autres termes, lorsque durant la phase de démarrage, le circuit de pompe de charge a été déconnecté et un courant de précharge a été appliqué au niveau du filtre résistif capacitif, on reconnecte cette-fois-ci à l'issue de la phase de démarrage, le circuit de pompe de charge au comparateur de phase. [0030] Bien entendu, si pendant la phase de démarrage on avait laissé le circuit de pompe de charge connecté au comparateur de phase, on ne modifie pas cette connexion à l'issue de la phase de démarrage [0031] Selon un mode de mise en oeuvre, lorsque durant la phase de démarrage, on a divisé par deux le signal de référence initial ainsi que le signal de sortie du premier diviseur, on ne procède plus à ces divisions par deux lorsque la phase de démarrage est terminée. [0032] En d'autres termes, lorsque la phase de démarrage est terminée, on délivre au com- parateur de phase le signal de référence initial tandis que le signal de retour délivré au comparateur de phase est le signal de sortie du premier diviseur. [0033] Par ailleurs, lorsque la phase de démarrage est terminée, on peut avantageusement effectuer une ultime réinitialisation du premier diviseur sur le premier front d'un premier type, par exemple le premier front montant, du signal de référence suivant la fin de la phase de démarrage. [0034] Ceci permet de synchroniser le signal de référence et le signal de retour issu du premier diviseur. [0035] Selon un autre aspect, il est proposé un circuit intégré, comprenant une boucle à ver- rouillage de phase comportant [0036] -un comparateur de phase, un oscillateur contrôlé en tension, un premier diviseur connecté entre la sortie de l'oscillateur et une première entrée du comparateur de phase, [0037] -des moyens de délivrance configurés pour délivrer sur une deuxième entrée du com- parateur de phase, lors d'une phase de démarrage de la boucle, un signal de référence ayant un rapport cyclique de 50%, [0038] -des moyens de réinitialisation configurés pour, lors de ladite phase de démarrage, effectuer à chaque front d'un premier type du signal de référence, une réinitialisation du premier diviseur, [0039] -le comparateur de phase étant configure pour, lors de ladite phase de démarrage, délivrer, à chaque front d'un deuxième type du signal de référence, une impulsion de commande, et [0040] -des moyens de contrôle configurés pour augmenter la tension de contrôle de l'oscillateur au cours de ladite impulsion de commande. [0041] Selon un mode de réalisation, les moyens de délivrance comportent -une entrée pour recevoir un signal de référence initial, -un diviseur par deux connecté à ladite entrée, et -une sortie configurée pour délivrer en tant que signal de référence, le signal de référence initial divisé par deux, et -le circuit intégré comprend en outre un autre diviseur par deux connecté entre la sortie du premier diviseur et la première entrée du comparateur de phase. [0042] Selon un mode de réalisation, les moyens de contrôle comportent une source de courant activable lors de ladite impulsion et configurée pour appliquer, une fois activée, un courant de précharge dans un filtre résistif capacitif connecté en entrée de l'oscillateur. [0043] Selon un mode de réalisation, le filtre résistif capacitif comprend [0044] -une première branche connectée entre ladite entrée de l'oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l'oscillateur et un noeud intermédiaire et ayant une première valeur résistive et une deuxième résistance connectée entre le noeud inter- médiaire et le premier condensateur et ayant une deuxième valeur résistive, et [0045] -une deuxième branche connectée entre ladite entrée de l'oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive, [0046] -la première valeur capacitive étant égale à a fois la deuxième valeur capacitive, et la première valeur résistive est égale à a fois la deuxième valeur résistive, et dans lequel la source de courant est connectée audit noeud intermédiaire. [0047] Selon un mode de réalisation, le circuit intégré comprend en outre des moyens de détection configurés pour détecter la fin de la phase de démarrage. [0048] Selon un mode de réalisation, les moyens de détection sont configurés pour détecter la durée de l'impulsion de commande et/ou la nature du signal impulsionnel délivré par le comparateur de phase. [0049] Ainsi les moyens de détection peuvent être configurés pour délivrer un signal repré- sentatif de la fin de la phase démarrage lorsque la durée de l'impulsion de commande est inférieure quelques pourcents du produit de la période du signal de sortie de l'oscillateur par le rapport de division du premier diviseur. [0050] En variante, les moyens de détection peuvent être configurés pour délivrer un signal représentatif de la fin de la phase démarrage lorsqu'est détectée la première impulsion du signal impulsionnel délivré par le comparateur de phase, demandant une diminution de la tension de contrôle de l'oscillateur contrôlé en tension. [0051] Selon un mode de réalisation, le circuit intégré est configuré pour, lorsque la phase de démarrage est terminée, connecter la sortie du comparateur de phase à un circuit de pompe de charge dont la sortie est connectée à l'entrée de l'oscillateur contrôlé en tension. [0052] Selon un mode de réalisation, lorsque la phase de démarrage est terminée, les moyens de délivrance sont configurés pour délivrer au comparateur de phase le signal de référence initial, et le circuit intégré comporte des moyens de commande configurés pour désactiver ledit autre diviseur par deux, de façon que le signal de retour délivré au comparateur de phase soit le signal de sortie du premier diviseur. [0053] Selon un mode de réalisation, les moyens de réinitialisation sont configurés pour, lorsque la phase de démarrage est terminée, effectuer une ultime réinitialisation du premier diviseur sur le premier front d'un premier type du signal de référence suivant la fin de la phase de démarrage. [0054] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée des modes de mise en oeuvre et de réalisation de l'invention, nullement limitatifs, et des dessins annexés sur lesquels : [0055] 1fig.11 [0056] 1fig.21 6 [0057] [fig.3] représentent des modes de mise en oeuvre et de réalisation de l'invention. [0058] Sur la figure 1, la référence PLL désigne une boucle à verrouillage de phase comportant une entrée BE pour recevoir un signal de référence initial CKin et une borne de sortie BS pour délivrer le signal de sortie CK,,c0 délivré par un oscillateur commandé en tension VCO. [0059] A titre d'exemple, la fréquence du signal de référence initial CKin peut être égale à 16 MHz tandis que la fréquence du signal de sortie CK,co peut être égale à 832 MHz. [0060] Par ailleurs, la borne de sortie BS de la boucle à verrouillage de phase PLL est reliée à l'entrée d'un premier diviseur DVI, par exemple un diviseur fractionnaire, destiné à diviser par N le signal CK,co délivré par l'oscillateur local VCO. [0061] Le rapport de division N est égal au rapport entre la fréquence du signal CK,c0 et la fréquence du signal de référence initial CKin. [0062] A titre d'exemple, ici, cc rapport de division est égal à 800/16 soit 52. Ce diviseur par N est de structure classique et connue en soi et est formé typiquement par un compteur réinitial isablc par réception sur son entrée de réinitialisation RST d'un signal ou impulsion de réinitialisation TIVIPRST. [0063] Le signal de sortie du premier diviseur est référencé CKfb. [0064] La boucle à verrouillage de phase PLL comporte une phase ou étape de démarrage à l'issue de laquelle le signal de référence délivré en entrée du comparateur de phase PFD (de structure classique et connue) de la boucle et le signal CKfb sont quasiment synchronisés. Bien entendu lorsque le signal de référence et le signal CKtb sont quasiment synchronisés, le signal de référence et le signal de sortie CK0 sont également quasiment synchronisés. [0065] La fin de cette phase de démarrage se produit ici dans cet exemple, lorsqu'un signal logique ENST a par exemple la valeur logique « 1 ». [0066] On suppose maintenant dans cet exemple que le signal de référence initial CKin a un rapport cyclique quelconque, notamment diffèrent de 50%. [0067] La boucle PLL comprend à cet égard des moyens de délivrance MDV configurés pour délivrer sur la deuxième entrée E2 du comparateur de phase PED, le signal de référence CKin/2 qui est une division par deux du signal de référence initial CKin. [0068] A cet égard, les moyens de délivrance comportent ici par exemple un diviseur par deux, DV2A, qui est en fait un compteur, connecté à la borne d'entrée BE et délivrant le signal de référence CKin/2. [0069] Les moyens de délivrance MDV comportent par ailleurs un premier multiplexeur Muxl, commandé par le signal ENST, recevant d'une part le signal de référence CKin/ 2 et le signal de référence initial CKin. [0070] Durant la phase de démarrage, c'est-à-dire lorsque le signal logique ENST a la valeur logique « 0 », le multiplexeur Muxl délivre sur l'entrée E2 le signal de référence initial 7 divisé par deux qui forme de ce fait le signal de référence reçu sur la deuxième entrée E2 du comparateur de phase PFD. [0071] Le signal de retour délivré sur la première entrée El du comparateur de phase PFD est issu d'un deuxième multiplexeur Mux2 également commandé par le signal ENST. [0072] Le signal de sortie du premier diviseur CKfb est délivré à une première entrée du deuxième multiplexeur Mux2. [0073] La deuxième entrée du deuxième Mux2 reçoit le signal CKfb/2 délivré par un autre diviseur par deux DV2B et qui résulte par conséquent de la division par deux du signal CKfb. [0074] Ainsi, dans cet exemple, durant la phase de démarrage de la boucle PLL, puisque l'entrée E2 de comparateur de phase reçoit le signal de référence CKin/2, le signal de retour délivré sur la première entrée El du comparateur de phase est le signal CKfb/2. [0075] Le comparateur de phase PFD délivre de façon classique, en fonction des signaux présents à ses deux entrées, soit une impulsion de commande UP destinée à augmenter la tension de contrôle ou de commande en entrée de l'oscillateur VCO soit une impulsion de commande DOWN destinée à faire diminuer cette tension de contrôle. [0076] La boucle PLL comporte par ailleurs un filtre résistif capacitif FLT possédant un noeud ND1 connecté à l'entrée de commande ou de contrôle de l'oscillateur contrôlé en tension VCO. [0077] La boucle à verrouillage de phase PLL comporte par ailleurs un circuit de pompe de charge CHP, de structure classique et connue en soi, destinée à recevoir les deux impulsions de commande UP et DOWN, et délivrant un courant au filtre résistif capacitif ce qui produit la tension de contrôle Vcontrol applicable à l'entrée de l'oscillateur. [0078] Cela étant, dans ce mode de réalisation, le comparateur de phase PFD est relié à l'entrée du circuit de pompe de charge CHP par un ensemble de premiers interrupteurs SW1 commandables par le signal logique ENST. [0079] Dans un autre mode de réalisation, l'ensemble de premiers interrupteurs SWI peut être remplacé par des portes logiques dont une entrée est connectée au signal logique ENST qui permet d'ouviir les interrupteurs internes au circuit de pompe de charge CHP. [0080] Ainsi, dans ce mode de réalisation, lorsque la boucle à verrouillage de phase est dans sa phase de démarrage (ENST=0, par exemple), les interrupteurs SW1 sont ouverts, déconnectant le circuit de pompe de charge CHP des sorties du comparateur de phase PFD. [0081] Comme illustré sur la figure 2, le filtre FLT comporte ici une première branche BR1 connectée entre le noeud ND1 et la masse UND et une deuxième branche BR2 également connectée entre le noeud ND1 et la masse GND. [0082] La première branche comprend un réseau résistif R connecté en série avec un premier 8 condensateur Cl. [0083] Le réseau résistif R comporte une première résistance R1 connectée entre le noeud ND1 et un noeud intermédiaire ND2 et une deuxième résistance R2 connectée entre le noeud intermédiaire ND2 et le premier condensateur Cl. [0084] A des fins de simplification, Cl, C2, R1 et R2 désigneront également respectivement la valeur capacitive du premier condensateur Cl, la valeur capacitive du deuxième condensateur C2, la valeur résistive de la première résistance R1 et la valeur résistive de la deuxième résistance R2. [0085] Dans cet exemple, la valeur capacitive Cl du premier condensateur n est égale à a fois la valeur capacitive C2 du deuxième condensateur C2. A titre indicatif, a est de l'ordre de 10. [0086] La valeur résistive R1 de la première résistance R1 est quant à elle égale à a fois la valeur résistive R2 de la deuxième résistance R2. [0087] De cc fait, le produit R2C1 est égal au produit R1C2 c'est-à-dire à a fois le produit R2C2. [0088] Et, pendant la phase de démarrage, un courant de précharge 1p va être appliqué au noeud intermédiaire ND2. [0089] Et, puisque Cl est égal à aC2, on mettra le même temps pour précharger Cl et C2, ce temps étant égal à la constante du filtre divisée par a. [0090] Comme illustré sur la figure 1, ce courant de précharge Ip est issu d'une source de courant SC activable par l'intermédiaire d'un deuxième interrupteur SW2 commandé par la sortie d'une porte logique ET, référencée PL. [0091] Cette porte PL reçoit sur une première entrée, l'impulsion de commande IMP du signal UP, et sur une deuxième entrée, le signal ENST inversé par un inverseur INV. [0092] Pendant la phase de démarrage, le signal ENST est à « 0 » et il est à « 1 » après la phase de démarrage. [0093] De ce fait pendant la phase de démarrage le deuxième interrupteur SW2 est commandé par les impulsions du signal UP, tandis qu'après la phase de démarrage, le deuxième interrupteur SW2 est toujours ouvert. [0094] Plus précisément, pendant la phase de démarrage, si le signal UP est au niveau haut (représentatif d'une impulsion IMP) l'interrupteur SW2 est fermé et la source de courant délivre le courant de précharge Ip sur le noeud intermédiaire ND2. [0095] Et ceci dure tant que le signal UP est à 1, c'est-à-dire tant que l'impulsion de commande IMP est présente. [0096] Par contre, dès que l'impulsion IMP disparaît (signal UP à zéro) l'interrupteur SW2 est ouvert et aucun courant de précharge n'est délivré au noeud ND2. [0097] Le filtre capacitif FLT se charge donc pendant les impulsions IMP et ces chargements permettent de faire monter la tension de contrôle en entrée de l'oscillateur 9 VCO, ce qui permet par conséquent d'augmenter la fréquence du signal de sortie de cet oscillateur. [0098] La source de courant SC et le filtre FLT font donc partie de moyens de contrôle configurés pour augmenter la tension de contrôle de l'oscillateur au cours de ladite impulsion de commande IMP. [0099] La réinitialisation du premier diviseur DV1 est comme indiqué ci-avant obtenue par l'application d'une impulsion de réinitialisation IMPRST sur l'entrée de réinitialisation RST du diviseur. [0100] Cette impulsion de réinitialisation IMPRST est obtenue, lors de la phase de démarrage, par des moyens de réinitialisation MRST en réponse à chaque front montant FM du signal de référence qui est ici le signal CKin/2. [0101] Bien entendu, il aurait été possible de faire cette réinitialisation sur chaque front descendant du signal CKin/2. [0102] Par ailleurs, comme on le verra plus en détail ci-après, une fois la phase de démarrage terminée, les moyens MRST vont délivrer une ultime impulsion de réinitialisation sur le premier front montant du signal de référence, qui sera cette fois-ci le signal CKin, qui suit la fin de la phase de démarrage. [0103] Les moyens de réinitialisation MRST peuvent être aisément réalisés au moyen de circuits logiques. [0104] Par ailleurs, le circuit intégré IC incorporant la boucle à verrouillage de phase PLL comporte également des moyens de détection MDT configurés pour détecter la fin de la phase de démarrage et délivrer par conséquent la valeur logique 1 au signal ENST. [0105] La fin de la phase de démarrage est considérée comme atteinte lorsque la durée T de l'impulsion de commande IMP correspondant à l'état haut du signal « up » est inférieure à quelques pourcents du produit de la période nominale Tc,co du signal de sortie de l'oscillateur VCO par le rapport de division N. [0106] A titre d'exemple, ce seuil peut être pris égal à 2%. [0107] Aussi, selon une première possibilité, pour détecter cette condition de fin de phase de démarrage, les moyens de détection MDT peuvent être configurés pour compter le nombre de fronts du signal CK,c0 pendant la durée de l'impulsion IMP. [0108] Selon un autre mode de réalisation possible, les moyens MDT peuvent comporter un filtre passe-bas recevant le signal UP et dont la constante de temps est reliée audit seuil de quelques pourcents. [0109] Selon que la sortie de ce filtre délivre ou non un signal haut, les moyens MDT dé- livreront soit la valeur logique «O » ou la valeur logique « 1 » du signal ENST. [0110] En variante, la fin de la phase de démarrage peut être également considérée comme atteinte lorsque la première impulsion de commande correspondant à l'état haut du signal « DOWN » est détectée. On se réfère maintenant plus particulièrement à la figure 3 pour illustrer un mode de mise en oeuvre du procédé de gestion du fonctionnement de la boucle PLL illustrée sur les figures précédentes. [0111] Cette figure 3 a la forme d'un chronogramme temporel. [0112] Sur la première ligne de cette figure, est représenté le signal de référence initial CKin qui, comme on le voit, a un rapport cyclique différent de 50%. [0113] Sur la deuxième ligne, est représenté le signal de référence CKin/2, résultant de la division par deux du signal de référence initial, et qui cette fois-ci a un rapport cyclique de 50%. [0114] Ce signal CKin/2 est, comme on l'a expliqué ci-avant, le signal de référence délivré sur la deuxième entrée E2 du comparateur de phase PFD. [0115] Par ailleurs, on voit qu'à chaque front montant du signal de référence CKin/2, est émise par les moyens de réalisation MRST, une impulsion de réalisation IMPRST qui réinitialise le premier diviseur DV1, c'est-à-dire qui réinitialise à 0 le compteur formant ce premier diviseur. [0116] Par ailleurs, sur chaque front descendant du signal de référence CKin/2, le com- parateur de phase PFD compare la phase du signal de référence CKin/2 avec la phase du signal de retour CKFB/2 et délivre en conséquence l'impulsion de commande IMP du signal UP. [0117] Cette impulsion IMP permet, quand elle est présente, d'appliquer le courant de précharge Ip sur le noeud intermédiaire ND2 du filtre FLT. [0118] On remarque, qu'au fur et à mesure du déroulement de cette phase de démarrage, la durée de l'impulsion IMP du signal UP diminue puisque la fréquence de sortie du signal CK,co augmente. [0119] Et, comme indiqué ci-avant, lorsque la durée T de l'impulsion IMP est inférieure ou égale à 2% du produit du rapport de division N par la période TCKvco du signal d'oscillateur, le signal de commande ENST passe à 1, marquant la fin de la phase de démarrage. [0120] A cet instant, le premier multiplexeur Muxl délivre, sur la deuxième entrée E2 du comparateur de phase le signal de référence initial CKin qui devient le signal de référence. [0121] Par ailleurs, le signal de retour délivré sur la première entrée El du comparateur de phase PFD devient le signal CKtb issu directement du diviseur (c'est-à-dire sans avoir été au préalable divisé par deux). [0122] Dans le même temps, les interrupteurs SW1 sont fermés, connectant les deux sorties (délivrant respectivement les deux signaux UP et DOWN) du comparateur de phase PFD aux entrées du circuit de pompe de charge de façon à retrouver le fonctionnement classique d'une boucle à ven-ouillage de phase. [0123] L'interrupteur SW2 est ouvert, interrompant l'application du courant de précharge Ip. 11 [0124] Le courant qui permet de réguler la tension de commande Vcontrol de l'oscillateur local VCO est cette fois-ci le courant Top délivré par le circuit de pompe de charge. [0125] Cela étant, afin d'accélérer la synchronisation du signal CK,OE, et du signal de référence CKin, les moyens MRST procèdent comme indiqué ci-avant à une ultime réinitialisation du premier diviseur DV1 lors du premier front montant du signal de référence CKin qui suit la fin de la phase de démarrage. [0126] La boucle à verrouillage de phase sera ensuite prête à délivrer son signal de sortie après quelques cycles. [0127] Ce signal de sortie pourra par exemple servir de signal d'horloge à un micro- processeur. 12 REVENDICATIONS[Revendication 1] Procédé dc gestion du fonctionnement d'une boucle à verrouillage de phase (PLL), le fonctionnement de la boucle à verrouillage de phase comprenant une phase de démarrage comportant -une délivrance à un comparateur de phase (PFD) de la boude, d'un signal dc référence (CKin/2) ayant un rapport cyclique de 50%, -une réinitialisation, à chaque front d'un premier type du signal dc référence, d'un premier diviseur (DV I ) du signal de sortie de l'oscillateur contrôlé en tension de la boucle (VCO), -une délivrance par le comparateur de phase recevant le signal de référence (CKin/2) et un signal de retour (CKfb/2) issu dudit premier diviseur, à chaque front d'un deuxième type du signal de référence, d'une impulsion de commande (IMP) au cours de laquelle la tension de contrôle (Vcontrol) de l'oscillateur augmente. [Revendication 2] Procédé selon la revendication 1, dans lequel la délivrance dudit signal de référence (CKin/2) comprend une division par deux d'un signal de référence initial (CKin) et ledit signal de retour (CKfb/2) est le signal de sortie (CKfb) du premier diviseur (DV1) divisé par deux. [Revendication 3] Procédé selon l'une des revendications précédentes, dans lequel au cours de la phase de démarrage, l'augmentation de la tension de contrôle de l'oscillateur comprend une application d'un courant de précharge (Ip) dans un filtre résistif capacitif (FLT) connecté en entrée de l'oscillateur. [Revendication 4] Procédé selon la revendication 3, dans lequel le filtre résistif capacitif (FLT) comprend -une première branche (BR1) connectée entre ladite entrée de l'oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l'oscillateur et un noeud intermédiaire et ayant une première valeur résistive et une deuxième résistance connectée entre le noeud intermédiaire elle premier condensateur et ayant une deuxième valeur résistive, et -une deuxième branche (BR2) connectée entre ladite entrée de l'oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive, -la première valeur capacitive étant égale à a fois la deuxième valeur capacitive, et la première valeur résistive est égale à a fois la deuxième 13 valeur résistive, et dans lequel ledit courant de précharge est appliqué audit noeud intermédiaire. [Revendication 5] Procédé selon l'une des revendications précédentes, dans lequel ladite phase de démarrage se termine lorsque la durée (T) de i mpuls ion de commande (IMP) est inférieure à quelques pourcents du produit de la période du signal de sortie de l'oscillateur par le rapport de division du premier diviseur. [Revendication 6] Procédé selon l'une des revendications précédentes, dans lequel lorsque la phase de démarrage est terminée, la sortie du comparateur de phase (PFD) est connectée à un circuit de pompe de charge (CHP) dont la sortie est connectée à l'entrée de l'oscillateur contrôlé en tension. [Revendication 7] Procédé selon les revendications 2 et 6, dans lequel lorsque la phase de démarrage est terminée, on délivre au comparateur de phase (PFD) le signal de référence initial (CKin), et le signal de retour délivré au comparateur de phase est le signal de sortie (CKfb) du premier diviseur. [Revendication 8] Procédé selon la revendication 6 ou 7, comprenant lorsque la phase de démarrage est terminée, une ultime réinitialisation du premier diviseur (DVI) sur le premier front d'un premier type du signal de référence suivant la fin de la phase de démarrage. [Revendication 9] Circuit intégré, comprenant une boucle à verrouillage de phase (PLL) comportant -un comparateur de phase (PFD), un oscillateur contrôlé en tension (VCO), un premier diviseur (DVI) connecté entre la sortie de l'oscillateur et une première entrée du comparateur de phase, -des moyens de délivrance (MDV) configurés pour délivrer sur une deuxième entrée du comparateur de phase, lors d'une phase de démarrage de la boucle, un signal de référence ayant un rapport cyclique de 50%, -des moyens de réinitialisation (MRST) configurés pour, lors de ladite phase de démarrage, effectuer à chaque front d'un premier type du signal de référence, une réinitialisation du premier diviseur, -le comparateur de phase étant configuré pour, lors de ladite phase de démarrage, délivrer, à chaque front d'un deuxième type du signal de référence, une impulsion de commande, et -des moyens de contrôle (SC, FLT) configurés pour augmenter la tension de contrôle de l'oscillateur au cours de ladite impulsion. [Revendication 10] Circuit intégré selon la revendication 9, dans lequel les moyens de dé- 14 [Revendication 11] [Revendication 12] [Revendication 13] [Revendication 14] [Revendication 15] livrance (MDV) comportent une entrée pour recevoir un signal de référence initial, un diviseur par deux connecté à ladite entrée, et une sortie configurée pour délivrer en tant que signal de référence, le signal de référence initial divisé par deux et le circuit intégré comprend en outre un autre diviseur par deux connecté entre la sortie du premier diviseur et la première entrée du comparateur de phase. Circuit intégré selon l'une des revendications 9 ou 10, dans lequel les moyens de contrôle comportent une source de courant (SC) activable lors de ladite impulsion et configurée pour appliquer, une fois activée, un courant de précharge dans un filtre résistif capacitif (FLT) connecté en entrée de l'oscillateur. Circuit intégré selon la revendication 11, dans lequel le filtre résistif capacitif (FLT) comprend -une première branche (BR1) connectée entre ladite entrée de l'oscillateur et la masse et comportant un réseau résistif connecté en série avec un premier condensateur ayant une première valeur capacitive, ledit réseau résistif comportant une première résistance connectée entre ladite entrée de l'oscillateur et un noeud intermédiaire et ayant une première valeur résistive et une deuxième résistance connectée entre le noeud intermédiaire et le premier condensateur et ayant une deuxième valeur résistive, et -une deuxième branche (BR2) connectée entre ladite entrée de l'oscillateur et la masse et comportant un deuxième condensateur ayant une deuxième valeur capacitive, -la première valeur capacitive étant égale à a fois la deuxième valeur capacitive, et la première valeur résistive est égale à a fois la deuxième valeur résistive, et dans lequel la source de courant est connectée audit noeud intermédiaire. Circuit intégré selon l'une des revendications 9 à 12, comprenant en outre (les moyens de détection (MDT) configurés pour détecter la fin de la phase de démarrage. Circuit intégré selon la revendication 13, dans lequel les moyens de détection (MDT) sont configurés pour détecter la durée (T) de l'impulsion de commande (IMP) et/ou la nature du signal impulsionnel délivré par le comparateur de phase. Circuit intégré selon la revendication 14, dans lequel les moyens de détection sont configurés pour délivrer un signal représentatif de la fin de la phase de démarrage lorsque la durée de l'impulsion de commande 15 [Revendication 16] [Revendication 17] [Revendication 18] est inférieure à quelques pourcents du produit de la période du signal de sortie de l'oscillateur par le rapport de division du premier diviseur. Circuit intégré selon l'une des revendications 9 à 15, configure pour, lorsque la phase de démarrage est terminée, connecter la sortie du comparateur de phase (PFD) à un circuit de pompe de charge (CHP) dont la sortie est connectée à l'entrée de l'oscillateur contrôlé en tension. Circuit intégré selon les revendications 10 et 16, dans lequel, lorsque la phase de démarrage est terminée, les moyens de délivrance (MDV) sont configurés pour délivrer au comparateur de phase le signal de référence initial, et le circuit intégré comporte des moyens de commande configurés pour désactiver ledit autre diviseur par deux, de façon que le signal de retour délivré au comparateur de phase soit le signal de sortie du premier diviseur. Circuit intégré selon la revendication 16 ou 17, dans lequel les moyens de réinitialisation (MRST) sont configurés pour, lorsque la phase de démarrage est terminée, effectuer une ultime réinitialisation du premier diviseur sur le premier front d'un premier type du signal de référence suivant la fin de la phase de démarrage.