FR 3100085 A1 20210226 FR 1909377 A 20190823 Description Titre de l'invention : procédé de fabrication de composants micro- électroniques Domaine technique [0001] La présente invention concerne le domaine de la fabrication de composants micro- électroniques. Elle trouvera pour application avantageuse mais non limitative la fabrication de composants à base de transistors, ces composants permettant par exemple de former des circuits CMOS (Complementary Metal Oxide Semiconductor) ou des mémoires volatiles telles que les mémoire Flash ou des mémoires non volatiles telles que les mémoires SRAM (Static Random Access Memory). Technique antérieure [0002] Dans le domaine considéré ci-dessus, on connaît des technologies de fabrication de transistors basés sur des substrats de diverses technologies. Il peut s'agir de substrats de type SOI (acronyme de Silicon On Insulator) comprenant une couche sous-jacente de semi-conducteur (souvent du silicium), surmontée d'une couche d'oxyde dite BOX, puis d'une couche surfacique de semi-conducteur, tel du silicium monocristallin. Un raffinement des substrats SOI est la technologie FDSOI (en anglais Fully Depleted Silicon On Insulator) qui correspond à un support du type couche superficielle d'une plaque de silicium sur isolant totalement déplétée. [0003] Un type simple de substrats est de type massif, dénommés en anglais « bulk ». Ces substrats comprennent globalement une base en matériau semi-conducteur, typiquement du silicium, et des zones électriquement isolantes, typiquement en dioxyde de silicium. Les zones électriquement isolantes sont exposées au niveau d'une des faces du substrat et délimitent des zones exposées faites du matériau semi-conducteur. Ainsi, les zones électriquement isolantes ont une fonction de séparation électrique entre différentes zones de matériau semi-conducteur, encore dénommées zones actives. Ces zones actives sont le lieu de fabrication de transistors. Il est en particulier connu de fabriquer les zones d'isolation électrique par la réalisation de tranchées latérales d'isolation dites STI, acronyme de l'anglais « shallow trench isolation » c'est-à-dire « tranchées d'isolation peu profondes ». [0004] Dans ce contexte, la figure 1 présente en vue de dessus un schéma d'un substrat 1 doté, sur une première face 10, de zones exposées comprenant des zones actives 11 et des zones d'isolation électrique 12. Des grilles de transistors 21 peuvent être formées sur la base de barreaux dirigés perpendiculairement à l'orientation longitudinale des zones actives 11. [0005] On sait par ailleurs que la réalisation de composants CMOS peut nécessiter l'ajout de 2 couches permettant d'apporter de la contrainte (en compression ou respectivement en tension) permettant d'accroître les performances des dispositifs, en particulier des transistors à effet de champ (de type P ou respectivement N). Ces couches de contraintes sont aussi appelées « stress liner » ou CESL (Contact Etch Stop Liner). Leur efficacité dépend de l'épaisseur de la couche, souvent réalisée à base de nitrure de silicium. Mais leur dépôt provoque des défauts de remplissage qui se traduisent par la mise en court-circuit de composants micro-électroniques voisins. [0006] Les figures 2 à 7B expliquent ces défauts. Elles représentent des vues en coupe au niveau de la ligne A-A de la figure 1, de sorte à montrer l'impact des étapes de fabrication sur les zones d'isolation électrique. Elles présentent de manière résumée des phases successives de fabrication de composants. [0007] À la figure 2, on a fabriqué, sur la base du substrat 1, des grilles 21 (généralement en polysilicium avec une couche électriquement isolante sous-jacente, typiquement d'oxyde, non représentée sur les figures). Par ailleurs, à cc stade, des espaccurs 22 ont été formés par un dépôt de couche d'espaceurs, typiquement du nitrure de silicium, et une gravure, avec les techniques bien connues de photolithographie et de gravure. Un masque dur 23 surplombe la grille 21 des transistors durant cette étape qui comporte aussi la fabrication de zones de sources/drains sur des portions de la zone active où le transistor est présent, ces portions étant adjacentes à la grille du transistor. Cette fabrication implique des dopages successifs, de type N et de type P pour former les deux natures de transistors des technologies CMOS. Durant ces étapes, la zone d'isolation électrique 12 est affectée de sorte qu'une zone consommée 13 apparaît à sa surface, sous forme de reliefs en creux. Cette zone consommée 13 est dénommée cavité par la suite. [0008] De même, l'étape de retrait du masque dur 23 présentée à la figure 3 aggrave la consommation du matériau de la zone d'isolation électrique 12 au niveau de la cavité 13. Le matériau formant la zone d'isolation électrique 12 est appelé matériau diélectrique dans la suite. [0009] Une étape suivante peut être le dépôt d'un revêtement de protection des grilles, sous forme d'une couche 14, par exemple de nitrure de silicium, tel qu'illustré en figure 4. [0010] Comme le montre la figure 5, cette protection doit ensuite être retirée sélectivement sur les parties horizontales pour dégager le haut de la grille et la surface des zones d'isolation, avec des ouvertures 41 dans la couche de protection 14, tout en préservant un revêtement de protection sur les espaceurs 22. Cette étape induit une consommation supplémentaire du matériau diélectrique. [0011] Des étapes suivantes sont présentées à la figure 6 avec une siliciuration d'une portion 25 du haut de la grille 21. Cette portion siliciurée 25 réduit la résistance de contact ; elle est encore ici appelée module de contact. Il peut s'agir de siliciure de nickel. 3 [0012] À noter que ces étapes incluent généralement un ou plusieurs traitements thermiques ainsi que des phases de nettoyage également dommageables à l'intégrité du matériau diélectrique. [0013] Finalement, une couche mécaniquement contraignante 15 peut être déposée. Compte tenu de la consommation indésirable du matériau diélectrique de la zone 12 entre deux transistors adjacents, le rapport de forme des cavités 13 est augmenté cc qui pénalise la fiabilité du remplissage des espaces entre deux transistors adjacents. La figure 7A révèle que des vides 72 peuvent subsister au sein même de la couche mécaniquement contraignante 15. Ces vides 72 résiduels ne peuvent malheureusement pas être remplis par d'autres couches au-dessus de la couche mécaniquement contraignante 15, telle qu'une couche supérieure d'isolant électrique généralement en dioxyde de silicium. Ce défaut de remplissage est d'autant plus critique que l'étage de transistors ainsi constitué est noyé en milieu de ligne (de l'anglais « middle of line ») d'un dispositif micro-électronique complet. [0014] Les vides 72 résiduels ainsi formés s'étendent typiquement le long des barreaux transversaux 211 de grilles, d'une zone active 11 à l'autre. Cela peut avoir des conséquences néfastes lorsqu'un de ces vides 72 est ouvert lors d'une formation ultérieure des contacts électriques, en particulier lorsqu'un problème d'alignement de ces contacts survient. Dans cc cas, lors du dépôt du matériau conducteur (par exemple du tungstène), notamment par dépôt chimique en phase vapeur, le vide 72 ainsi ouvert se trouve comblé par le matériau conducteur et crée un court-circuit entre deux zones de contact de deux zones actives adjacentes qui ne sont pas censées être connectées électriquement. La figure 7B révèle de manière schématique deux éléments de contact 8 présents sur des zones actives 11 adjacentes et reliés par une zone de court-circuit 81 formée de manière indésirable au travers d'un vide résiduel lié à un défaut de remplissage de la couche mécaniquement contraignante 15. [0015] Au regard de ces inconvénients, il est actuellement nécessaire de préserver un espace important entre deux transistors adjacents ce qui implique généralement une limitation de densité d'implantation des transistors sur le substrat. Même sans considérer le dépôt d'une couche contraignante, il existe par ailleurs le besoin de disposer d'un espace optimisé entre deux transistors adjacents. [0016] 11 existe par conséquent un besoin d'améliorer les techniques de fabrication de composants micro-électroniques actuelles. [0017] La présente invention a notamment pour objet un procédé de réalisation de composant à base de transistors supprimant ou limitant l'apparition de vides résiduels dans les zones d'isolation électrique. [0018] RÉSUMÉ [0019] Un aspect concerne un procédé de réalisation d'un composant à base d'une pluralité de transistors, sur un substrat comprenant au moins une zone active et une zone d'isolation électrique, chaque transistor de la pluralité de transistors comprenant une grille, des espaccurs sur les flancs de la grille et un module de contact sur une face supérieure de la grille, l'au moins une zone d'isolation électrique comprenant au moins une cavité formée en creux entre un espaccur d'un premier transistor de la pluralité de transistors et un espaccur d'un deuxième transistor de la pluralité de transistors, lesdits premier transistor et deuxième transistor étant adjacents. [0020] Le procédé comprend : une formation d'une zone de grille des transistors, une formation des espaccurs, une formation d'un revêtement de protection configure pour recouvrir au moins en partie les espaccurs et une portion de flanc des cavités, sans recouvrir une face supérieure de la zone de grille et une portion de base des cavités (par exemple en ayant fait l'objet d'une ouverture gravée par plasma à cet endroit), une formation du module de contact dans une portion supérieure de la zone de grille à partir de la face supérieure, la grille se trouvant dans une portion de la zone de grille sous-jacente au module de contact. [0021] Avantageusement, le procédé comprend, après la formation du module de contact, un enlèvement d'au moins une partie du revêtement de protection, avec : une implantation isotrope d'ions légers configurée pour former des parties superficielles modifiées dans l'épaisseur, respectivement, du module de contact, du revêtement de protection et de la portion de base de la cavité ; une application d'un plasma comprenant au moins un mélange de composants gazeux, l'application d'un plasma étant configurée pour : - graver la partie superficielle modifiée du revêtement de protection de sorte à ne préserver, dans le revêtement de protection, qu'une partie résiduelle du revêtement de protection ; - former une couche à base d'un oxyde de silicium sur les surfaces exposées, respectivement, du module de contact, de la cavité et du revêtement de protection, et pour que la couche d'un oxyde de silicium soit plus épaisse sur la surface exposée du module de contact et sur celle de la cavité que sur la surface exposée du revêtement de protection. [0022] Ce procédé fournit ainsi une solution permettant de réduire le rapport de forme des parties de la zone d'isolation électrique située entre deux transistors adjacents, grâce à un enlèvement de parties latérales du revêtement de protection. En élargissant l'espace entre les transistors, en particulier au niveau des cavités formées en creux dans la zone électriquement isolante par les étapes de fabrication successives, le risque de formation de vides lors du dépôt de la couche mécaniquement contraignante est réduit ou supprimé. [0023] Un remplissage ultérieur, notamment par le « stress liner », des espaces entres les grilles est ainsi amélioré. Les vides résiduels sont évités. [0024] Suivant un aspect avantageux, la phase d'implantation permet de rendre la portion modifiée du revêtement de protection fort sensible à la gravure ultérieure, lors de l'application du plasma. Le caractère isotrope de l'implantation assure que le revêtement de protection est aussi bien modifié que les parties horizontales du dispositif. [0025] Suivant un autre aspect avantageux, la phase d'application d'un plasma produit une couche d'oxyde de silicium qui se développe plus préférentiellement sur les parties horizontales, en particulier au niveau de la surface exposée du module de contact et du fond de la cavité. Ces zones se trouvent donc rapidement protégées, car recouvertes d'une couche que l'on peut apparenter à une couche de passivation. Dans le même temps, les parties verticales, ici essentiellement au niveau du revêtement de protection, ne sont pas le lieu de création d'une couche d'oxyde de silicium, ou bien moins ; de cc fait, ces parties sont attaquées efficacement par là où les espèces du plasma gravent le matériau du revêtement de protection, typiquement du nitrure de silicium. [0026] On comprend que la protection des parties horizontales permet d'obtenir une très forte sélectivité de la gravure lors de l'application du plasma. En outre, même si cc dernier est éventuellement fort anisotrope, cela if impacte pas son efficacité pour cibler les parties verticales, c'est-à-dire le revêtement de protection à éliminer. [0027] Dans un mode de réalisation avantageux, mais non limitativement, on réalise ensuite : une implantation isotrope d'ions légers additionnelle, configurée pour supprimer la couche à base d'un oxyde de silicium sur la surface exposée du revêtement de protection tout en préservant au moins une partie de l'épaisseur de la couche à base d'un oxyde de silicium sur la surface exposée du module de contact et sur celle de la cavité, et configurée pour former une nouvelle partie superficielle modifiée de la surface exposée de la partie résiduelle du revêtement de protection ; une application additionnelle du plasma, configurée pour graver la nouvelle partie superficielle modifiée de la partie résiduelle du revêtement de protection, de manière sélective relativement aux parties modifiées de la couche d'un oxyde de silicium, respectivement, sur la surface exposée du module de contact et sur celle de la cavité. [0028] Suivant un aspect avantageux non limitatif, au moins un cycle d'implantation isotrope, et d'application du plasma est réalisé de manière additionnelle de sorte à 6 éliminer au maximum, voire totalement le revêtement de protection, de proche en proche. Cette réitération assure une consommation latérale progressive et précise du matériau du revêtement de protection. Par exemple, cela permet de l'éliminer sans consommer, ou très peu, le matériau des espaceurs. [0029] Des modes de réalisation concernent aussi des composants obtenus par les aspects décrits du procédé. Brève description des dessins [0030] Des buts, objets, ainsi que les caractéristiques et avantages ressortiront mieux de la description détaillée d'un mode de réalisation qui est illustré par les dessins d'accompagnement suivants dans lesquels : [0031] [fig.1] La figure 1 illustre schématiquement, en vue de dessus, un substrat comprenant des zones actives et des zones d'isolation électrique adjacentes, sur lesquelles sont disposées des grilles de transistors. [0032] [fig.2] La figure 2 illustre schématiquement en coupe transverse une étape de formation des espaccurs de grille, selon l'état de la technique. [0033] [fig.3] La figure 3 illustre schématiquement en coupe transverse une étape de retrait de masque dur, ultérieure à celle de la figure 2, selon l'état de la technique. [0034] [fig.4] La figure 4 illustre schématiquement en coupe transverse une étape de dépôt d'une couche de protection, ultérieure à celle de la figure 3, selon l'état de la technique. [0035] [fig.5] La figure 5 illustre schématiquement en coupe transverse une étape de gravure anisotrope, ultérieure à celle de la figure 4, selon l'état de la technique. [0036] [fig.6] La figure 6 illustre schématiquement en coupe transverse une étape de sil i- ciuration, ultérieure à celle de la figure 5, selon l'état de la technique. [0037] [fig.7A] La figure 7A illustre schématiquement en coupe transverse une étape de formation d'une couche mécaniquement contraignante, ultérieure à celle de la figure 6, selon l'état de la technique. [0038] [fig.7B] La figure 7B présente une vue de dessus schématisant un court-circuit entre deux contacts électriques. [0039] [fig.8] La figure 8 illustre une situation intermédiaire lors de la fabrication du composant à transistors, avec la présence d'un revêtement de protection. [0040] [fig.9] La figure 9 illustre une étape du procédé modifiant partiellement les matéiiaux exposés. [0041] [fig.10] La figure 10 illustre une étape du procédé suivant celle de la figure 9 produisant une couche d'oxyde et un enlèvement partiel du revêtement de protection. [0042] [fig.11] La figure 11 illustre un accroissement de la couche d'oxyde s'opérant de manière préférentielle sur les parties horizontales. 7 100431 Ifig.121 La figure 12 illustre une configuration possible de la zone d'isolation électrique avant le dépôt d'une couche mécaniquement contraignante. [0044] Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs relatives des différentes couches ne sont pas représentatives de la réalité. Description des modes de réalisation [0045] Avant d'entamer une revue détaillée de modes de réalisation, il est rappelé que le procédé peut comprendre notamment les caractéristiques optionnelles ci-après pouvant être utilisées en association ou alternativement : - on opère au moins un cycle supplémentaire d'opération de l'implantation isotrope additionnelle et de l'application additionnelle ; - on utilise un plasma dans lequel le mélange de composants gazeux comprend au moins un premier composant gazeux et un deuxième composant gazeux, et le premier composant gazeux est configure pour graver la partie superficielle modifiée du revêtement de protection de sorte à ne préserver, dans le revêtement de protection, qu'une partie résiduelle du revêtement de protection, et dans lequel le deuxième composant gazeux est configure pour graver au moins une partie de la partie résiduelle du revêtement de protection ; le deuxième composant gazeux comprend au moins une espèce fluorocarbonée; l'au moins une espèce fluorocarbonée comprend au moins une espèce hydrofluorocarbonée ; le premier composant gazeux comprend du SiC14 et/ou du SiF4 ; le mélange de composants gazeux comprend en outre du dioxygène ; - après l'enlèvement d'au moins une partie du revêtement de protection, on réalise une formation d'une couche mécaniquement contraignante pour les transistors le procédé est configure pour enlever entièrement le revêtement de protection avant la formation de la couche mécaniquement contraignante ; les ions légers comprennent des espèces choisies parmi des ions à base d'hydrogène et/ou d'hélium ; l'implantation isotrope est effectuée par l'application d'un plasma comprenant les ions légers à une pression supérieure ou égale à 100 milli Torr sous une température inférieure ou égale à 100 °C ; la durée d'imphunation isotrope est inférieure ou égale à 30 secondes, et de 8 préférence moins de 10 secondes ; le revêtement de protection est formé à base de nitrure de silicium ; le module de contact est formé en un siliciure métallique ; la zone d'isolation électrique (12) est formée en dioxyde de silicium ; après l'enlèvement d'au moins une partie du revêtement de protection et avant la formation de la couche mécaniquement contraignante, on opère une gravure configure° pour supprimer la couche d'un oxyde de silicium ; l'implantation isotrope, l'application du plasma, l'implantation isotrope additionnelle et l'application additionnelle du plasma sont opérées dans un même réacteur. [0046] Tl est précisé que dans le cadre de la présente invention, le terme « sur », « surmonte », « recouvre » ou « sous-jacent » ou leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d'elle par au moins une autre couche ou au moins un autre élément. [0047] Une couche peut par ailleurs être composée de plusieurs sous-couches d'un même matériau ou de matériaux différents. [0048] On entend par un substrat, une couche, un dispositif, « à base » d'un matériau M, un substrat, une couche, un dispositif comprenant ce matériau M uniquement ou ce matériau M et éventuellement d'autres matériaux, par exemple des éléments d'alliage, des impuretés ou des éléments dopants. Ainsi, un espaceur à base de nitrure de silicium SiN peut par exemple comprendre du nitrure de silicium non stoechiométrique (SiN), ou du nitrure de silicium stoechiométrique (S13N4), ou encore un oxy-nitrure de silicium (SiON). La couche à base d'un oxyde de silicium formé par le plasma peut comprendre au moins 50% de cet oxyde, voire n'être qu'une couche consistant en cet oxyde. [0049] Par composant, dispositif ou élément de dispositif microélectronique, on entend tout type d'élément réalisé avec les moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...). [0050] Plusieurs modes de réalisation mettant en oeuvre des étapes successives du procédé de fabrication sont décrits ci-après. Sauf mention explicite, l'adjectif « successif » n'implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer. Par ailleurs, 9 le terme « étape » s'entend de la réalisation d'une partie du procédé, et peut désigner un ensemble de sous-étapes. [0051] Le mot « diélectrique » qualifie un matériau dont la conductivité électrique est suf- fisamment faible dans l'application donnée pour servir d'isolant. Dans la présente invention, un matériau diélectrique présente de préférence une constante diélectrique inférieure à 7. Les STI et les espaceurs sont typiquement formés en un matériau diélectrique. [0052] Les ternies « motif de grille », « empilement de grille », « grille » sont employés en synonymes. [0053] Dans la présente demande de brevet, une cavité 13 correspond à un vide formé au sein de la zone d'isolation électrique 12, cc vide étant ouvert en surface de ladite zone d'isolation électrique 12, cc vide s'étendant en outre entre deux espaceurs 22 de deux transistors respectifs adjacents, au droit desdits espaceurs 22. Le creux formé par la cavité 13 s'entend par rapport à un plan confondu avec l'interface zone d' isolation/grille. [0054] Dans la présente demande de brevet, on parlera préférentiellement d'épaisseur pour une couche, de hauteur pour un dispositif (transistor ou grille par exemple) et de profondeur pour une cavité ou une gravure. L'épaisseur est prise selon une direction normale au plan d'extension principal de la couche, la hauteur et la profondeur sont prises selon une direction normale au plan de base du substrat. Dans le cas où la couche s'étend dans plusieurs directions, notamment lors de phases de construction d'espaceurs ou de revêtement de protection, l'orientation de l'épaisseur peut varier ; sur les flancs de la grille, par exemple, l'épaisseur des espaceurs ou du revêtement de protection est généralement parallèle au plan du substrat. [0055] En général, mais non limitativement, un espaceur forme une bague autour de la grille, avec un contour fermé ; on pourrait donc parler d'un espaceur unique autour de la grille; cependant, les représentations en coupe, et les directions privilégiées des grilles, font que l'on parle aussi de paires d'espaceurs (ou premier et deuxième espaceurs), terminologie ici retenue. [0056] Les termes « sensiblement », « environ », « de l'ordre de » signifient « à 10 % près » ou, lorsqu'il s'agit d'une orientation angulaire « à 100 près ». Ainsi, une direction sensiblement normale à un plan signifie une direction présentant un angle de 90±10° par rapport au plan. [0057] Pour déterminer la géométrie des transistors et la disposition des différentes couches, on peut procéder à des analyses de microscopie électronique, en particulier de Microscopie Electronique à Balayage (MEB) ou de Microscopie Electronique en Transmission (MET ou TEM). [0058] Les compositions chimiques des différentes couches ou régions peuvent être dé- terminées à l'aide de la méthode bien connue EDX ou X-EDS, acronyme de « energy dispersive x-ray spectroscopy » qui signifie « analyse dispersive en énergie de photons X». [0059] Cette méthode est bien adaptée pour analyser la composition de portions de faibles dimensions telles que les cavités remplies par le matériau de remplissage. Elle peut être mise en oeuvre sur des coupes métallurgiques au sein d'un MEB ou d'un MET. [0060] Ces techniques permettent notamment de déterminer s'il y a des vides résiduels dans les tranchées d'isolation et le cas échéant leurs dimensions. [0061] La taille des vides résiduels et/ou des cavités remplies par un matériau de rem- plissage sont caractéristiques de la mise en oeuvre du procédé. Ils peuvent donc être un indice de la mise en oeuvre du procédé selon l'invention. [0062] Le procédé de fabrication de transistors va maintenant être décrit en détail suivant un mode de réalisation indicatif. [0063] Le procédé comprend une partie d'étapes de fabrication classiques de transistors visant à former sur un substrat, pour chacun des transistors, un motif ou une zone de grille 100 flanqué d'espaccurs 22. Les étapes des figures 1 à 6 peuvent notamment être effectuées. On peut s'y référer pour les étapes décrites immédiatement ci-dessous. [0064] Le substrat 1 peut comprendre une partie dite massive ou « bulk » selon la ter- minologie anglo-saxonne, des zones actives 11 en matériau semiconducteur, et des zones d'isolation 12 en matériau diélectrique. [0065] Le substrat peut également être de type semi-conducteur sur isolant, par exemple un substrat silicium sur isolant SOI (acronyme de l'anglais « silicon on insulator) ou un substrat germanium sur isolant GeOI (acronyme de l'anglais « germanium on insulator). [0066] Dans tous les cas, les transistors sont formés sur des zones actives 11 et isolés élec- triquement par des zones d'isolation 12, typiquement des tranchées d'isolation de type STI (shallow trench isolation), généralement à base d'oxyde de silicium. [0067] Le motif de grille 100 comprend typiquement une grille 21 et un masque dur 23 en nitrure, et typiquement du nitrure de silicium (SiN). Il peut présenter une largeur dite dimension critique comprise entre 10 nm et 100 nm et de préférence inférieure ou égale à 50 nm. [0068] Le motif de grille peut présenter une hauteur de l'ordre de quelques dizaines de na- nomètres. La grille 21 présente typiquement une hauteur inférieure ou égale à 100 nm, par exemple environ égale à 50 nm. La hauteur du masque dur 23 est généralement comprise entre 40 et 80 nanomètres. [0069] Deux motifs de grille voisins sont séparés par un pas « p » typiquement inférieur ou égal à 120 nm. [0070] Ils peuvent s'étendre selon des directions transverses aux directions d'extension 11 principales des zones actives 11 et STI 12 (figure 1). En particulier, un même motif de grille 100 peut surmonter alternativement une ou plusieurs zones actives 11 et une ou plusieurs tranchées ST1 12 adjacentes. [0071] Des espaccurs 22 sont formés le long des flancs dc cc motif de grille 1. Les flancs des motifs de grille s'étendent selon des plans sensiblement normaux au plan de base du substrat. [0072] De façon connue, la formation de ces espaccurs 22 comprend généralement un dépôt conforme d'une couche de SiN sur et entre les motifs de grille 1, suivi d'une gravure anisotrope du SiN, selon une direction sensiblement parallèle aux flancs des motifs de grille. [0073] Le dépôt peut typiquement se faire par PEALD, de façon à former une couche de SiN présentant une épaisseur inférieure ou égale à 15 nm, par exemple comprise entre 6 nm et 15 nm, de préférence entre 8 nm et 12 nm. [0074] Alternativement au SiN, un matériau diélectrique de type Low-k (de constante di- électrique k REVENDICATIONSProcédé de réalisation d'un composant à base d'une pluralité de transistors, sur un substrat comprenant une zone active (11) et une zone d'isolation électrique (12), chaque transistor de la pluralité de transistors comprenant une grille (21), des espaccurs (22) sur les flancs de la grille (21) et un module de contact (25) sur une face supérieure dc la grille (21), la zone d'isolation électrique (12) comprenant au moins une cavité (13) formée en creux entre un espaccur (22a) d'un premier transistor de la pluralité de transistors et un espaccur (22b) d'un deuxième transistor de la pluralité de transistors, lesdits premier transistor et deuxième transistor étant adjacents, le procédé comprenant : une formation d'une zone de grille (100) des transistors, une formation des espaceurs (22), une formation d'un revêtement de protection (24) configuré pour recouvrir au moins en partie les espaceurs (22) et une portion de flanc des cavités (13), sans recouvrir une face supérieure de la zone de grille (100) et une portion de base des cavités (13), une formation du module de contact (25) dans une portion supérieure de la zone de grille (100) à partir de sa face supérieure, la pille (21) se trouvant dans une portion de la zone de grille sous-jacente au module de contact (25), le procédé étant caractérisé en ce qu'il comprend après la formation du module de contact (25), un enlèvement d'au moins une partie du revêtement de protection (24), avec : une implantation isotrope d'ions légers configurée pour former des parties superficielles modifiées (52, 53, 51) dans l'épaisseur respectivement, du module de contact (25), du revêtement de protection (24) et de la portion de base (41) de la cavité (13) ; une application d'un plasma comprenant au moins un mélange de composants gazeux, l'application d'un plasma étant configurée pour : j. graver la partie superficielle modifiée (53) du re- vêtement de protection (24) de sorte à ne préserver, 18 dans le revêtement de protection (24), qu'une partie résiduelle (54) du revêtement de protection (24) ; former une couche à base d'un oxyde de silicium sur les surfaces exposées, respectivement, du module de contact (25), de la cavité (13) et du revêtement de protection (24), et pour que la couche d'un oxyde de silicium soit plus épaisse sur la surface exposée du module de contact (25) et sur celle de la cavité (13) que sur la surface exposée du revêtement de protection (24). [Revendication 2] Procédé selon la revendication précédente, comprenant après l'application du plasma : une implantation isotrope d'ions légers additionnelle, configurée pour supprimer la couche à base d'un oxyde de silicium sur la surface exposée du revêtement de protection tout en préservant au moins une partie de l'épaisseur de la couche à base d'un oxyde de silicium sur la surface exposée du module de contact et sur celle de la cavité, et configurée pour former une nouvelle partie superficielle modifiée de la surface exposée de la partie résiduelle du revêtement de protection ; une application additionnelle du plasma, configurée pour graver la nouvelle partie superficielle modifiée de la partie résiduelle du revêtement de protection, de manière sélective relativement aux parties modifiées de la couche d'oxyde de silicium, respectivement, sur la surface exposée du module de contact (25) et sur celle de la cavité (13). [Revendication 3] Procédé selon la revendication précédente, comprenant au moins un cycle supplémentaire d'opération de l'implantation isotrope acklitionnelle et de l'application additionnelle. [Revendication 4] Procédé selon l'une quelconque des revendications précédentes, dans lequel on utilise un plasma dans lequel le mélange de composants gazeux comprend au moins un premier composant gazeux et un deuxième composant gazeux, et dans lequel le premier composant 19 gazeux est configure pour graver la partie superficielle modifiée du revêtement de protection de sorte à ne préserver, dans le revêtement de protection (24), que la partie résiduelle du revêtement de protection, et dans lequel le deuxième composant gazeux est configure pour graver au moins une partie de la partie résiduelle du revêtement de protection (24). [Revendication 5] Procédé selon la revendication précédente, dans lequel le deuxième composant gazeux comprend au moins une espèce fluorocarbonée, dont, de préférence, au moins une espèce hydrofluorocarbonée. [Revendication 6] Procédé selon l'une quelconque des deux revendications précédentes, dans lequel le premier composant gazeux comprend du SiCI4 et/ou du SiF4. [Revendication 7] Procédé selon l'une quelconque des revendications précédentes, dans lequel le mélange de composants gazeux comprend du dioxygène. [Revendication 8] Procédé selon l'une quelconque des revendications précédentes, dans lequel les ions légers comprennent des espèces choisies parmi des ions à hase d'hydrogène et/ou d'hélium. [Revendication 9] Procédé selon la revendication précédente, dans lequel l'implantation isotrope est effectuée par l'application d'un plasma comprenant les ions légers à une pression supérieure ou égale à 100 milli Torr sous une température inférieure ou égale à 100 'C. [Revendication 10] Procédé selon la revendication précédente, dans lequel la durée d'implantation isotrope est inférieure ou égale à 30 secondes, et de préférence moins de 10 secondes. [Revendication 11] Procédé selon l'une quelconque des revendications précédentes, dans lequel le revêtement de protection (24) est formé à base de nitrure de silicium. [Revendication 12] Procédé selon l'une quelconque des revendications précédentes, dans lequel l'implantation isotrope, l'application du plasma, l'implantation isotrope additionnelle et l'application additionnelle du plasma sont opérées dans un même réacteur. [Revendication 13] Procédé selon l'une quelconque des revendications précédentes, comprenant, après l'enlèvement d'au moins une partie du revêtement de protection (24), une formation d'une couche mécaniquement contraignante (15) pour les transistors. [Revendication 14] Procédé selon la revendication précédente, configuré pour enlever en- tièrement le revêtement de protection (24) avant la formation de la couche mécaniquement contraignante (15). [Revendication 15] Procédé selon l'une quelconque des deux revendications précédentes, 20 comprenant, après l'enlèvement d'au moins une partie du revêtement dc protection (24) et avant la formation dc la couche mécaniquement contraignante (15), une gravure configurée pour supprimer la couche d'un oxyde de silicium.