FR 3095892 A1 20201113 FR 1904839 A 20190509 Description Titre de l'invention : Transistor BiMOS Domaine technique [0001] La présente description concerne de façon générale les circuits électroniques, et plus particulièrement les circuits de protection contre les décharges électrostatiques. La présente description s'applique de façon plus particulière à un transistor de type BiMOS. Technique antérieure [0002] Les problématiques liées aux décharges électrostatiques sont d'autant plus présentes aujourd'hui que les composants dans les circuits électroniques sont de plus en plus petits. La protection des circuits électroniques contre les décharges électrostatiques est un enjeu important pour assurer la fiabilité ct la longévité de ces circuits. [0003] Il existe donc un besoin permanent pour des circuits de protection contre les décharges électrostatiques plus performants. Résumé de l'invention [0004] 11 existe un besoin dans la technique pour des circuits de protection contre les décharges électrostatiques plus performants. [0005] Un mode de réalisation pallie tout ou partie des inconvénients des circuits de protection contre les décharges électrostatiques connus. 100061 Un mode de réalisation prévoit un transistor de type BiMOS comprenant : une région de grille ; une première région de contact de canal reliée à ladite région de grille ; et une deuxième région de contact de canal adaptée à recevoir un potentiel de référence. 100071 Selon un mode de réalisation, les première et deuxième régions de contact de canal sont disposées à des extrémités opposées du transistor. 100081 Selon un mode de réalisation, le transistor est formé dans et sur une structure SOI. 100091 Selon un mode de réalisation, le transistor est formé dans et sur une structure FDSOI. 100101 Selon un mode de réalisation, le transistor est formé dans et sur une portion isolée électriquement d'un substrat massif. 100111 Selon un mode de réalisation, les première et deuxième régions de contact de canal sont des régions dopées de type P en contact avec une région de canal du transistor positionnée sous une région de grille du transistor. 100121 Selon un mode de réalisation, les première et deuxième régions de contact de canal sont des régions dopées très fortement de type P. 100131 Selon un mode de réalisation, la région de canal et la région de grille ont, en vue de dessus, une forme de Fi comprenant une première et une deuxième branches parallèles entre elles, et une troisième branche reliant les première et deuxième branches, et étant 2 perpendiculaire aux première et deuxième branches. [0014] Selon un mode de réalisation, la première région de contact de canal est en contact avec la première branche de la région de canal, et la deuxième région dc contact dc canal est en contact avec la deuxième branche dc la région de canal. [0015] Selon un mode de réalisation, les régions de source et de drain sont positionnées de part et d'autre de la troisième branche de la région dc canal. [0016] Selon un mode de réalisation, la tension de référence est la masse. [0017] Selon un mode de réalisation, la tension de référence est une tension de sortie. [0018] Un autre mode dc réalisation prévoit un circuit dc protection contre les décharges électrostatiques comprenant un transistor décrit précédemment. Brève description des dessins [0019] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0020] [fig.1] la figure 1 représente un schéma électrique d'un transistor de type BiMOS ; [0021] W8.21 la figure 2 représente une vue de dessus schématique d'un transistor de type BiMOS; [00221 [fig.3] la figure 3 représente un schéma électrique d'un mode de réalisation d'un transistor de type BiMOS ; [0023] [fig.4] la figure 4 représente une vue de dessus schématique d'un mode de réalisation d'un transistor de type BiMOS ; et [0024] W8.51 la figure 5 représente un schéma électrique équivalent du transistor de la figure 4. Description des modes de réalisation 100251 De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. 100261 Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. 100271 Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. 100281 Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou 3 relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0029] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10% près, dc préférence à 5 % près. [0030] On appelle dans la suite dc cette description, comme cela est usuel : - couche semiconductrice faiblement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^14 et 5x10^17 atomes/cm^3 ; - couche semiconductrice fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 5x10^17 et 101\18 atomes/cm^3 ; et - couche semiconductrice très fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^18 et l0'21 atomes/cm^3. [0031] Le symbole "A" représentant la fonction puissance. [0032] La figure 1 est un schéma électrique d'un transistor de type BiMOS 10. [0033] Un transistor BiMOS est un transistor mettant en oeuvre les effets d'un transistor bipolaire et les effets d'un transistor MOS. Plus précisément, un transistor de type BiMOS est un transistor MOS à canal N (NMOS) comprenant, en outre, une région dc contact reliée à la région de formation du canal du transistor NMOS. La région de contact est dopée de type P, par exemple très fortement dopée dc type P. La région de contact est appelée, par la suite, région de contact de canal (Body Contact). Un exemple d'utilisation d'un transistor de type BiMOS est décrit en relation avec la figure 2. [0034] Le transistor BiMOS peut être formé, par exemple, dans et sur un substrat massif dopé de type P, ou bien dans et sur une structure de type silicium sur isolant, ou structure SOI (Silicon On Insulator). Le transistor BiMOS illustré en figure 1 est un transistor formé dans et sur une structure SOI. [0035] Dans le cas où le transistor BiMOS est formé dans et sur un substrat massif, les régions de source, de drain, et de formation de canal, du transistor NMOS, et la région de contact de canal sont formées dans une portion du substrat séparée du reste du substrat par des régions dopées de type N, par exemple dopées très fortement de type N. Ces régions dopées de type N sont généralement polarisées positivement. Ledit substrat étant dopé de type P, les régions du transistor NMOS et la région de contact de canal sont isolées du reste du substrat par une jonction N-P bloquée. Le transistor NMOS comprend en outre une région de contact de substrat formée dans le substrat et dopée de type P, par exemple très fortement dopée de type P. [0036] Une structure SOI est une structure dans laquelle un substrat semiconducteur est recouvert par une couche isolante, appelée couche isolante enterrée (BOX Buried Oxide), qui est elle-même recouverte par une couche semiconductrice supérieure. Il existe plusieurs types de structure SOL l'une d'entre elles est la structure FDSOI (Fully Depleted Silicon On Insulator) dans laquelle la couche isolante enterrée a par exemple une épaisseur de l'ordre de 25 nm, et dans laquelle la couche semiconductrice a par exemple une épaisseur de l'ordre de 7 nm. Une particularité de la structure FDSOI est que lorsqu'une région de formation de canal d'un transistor est disposée dans la couche semiconductrice supérieure, la zone de déplétion créée occupe toute l'épaisseur de la couche semiconductrice. [0037] Dans le cas où le transistor BiMOS est formé dans et sur une structure de type SOI, par exemple de type FDSOI, la région de source, la région de drain, la région de formation de canal du transistor de type NMOS le composant et la région de contact de canal sont formées dans et sur la couche semiconductrice supérieure. Le transistor BiMOS peut comprendre, en outre, une région de contact de substrat permettant de polariser le substrat de la structure SOI. La région de contact de substrat et la région de contact de canal forment, avec la couche isolante enterrée de la structure, un condensateur. [0038] Le schéma électrique d'un transistor de type BiMOS est un schéma électrique d'un transistor NMOS comprenant en outre un contact formant la région de contact de canal. Le transistor 10, lorsqu'il est formé dans et sur une structure SOI, comprend donc : - une source S ; - un drain D; - une grille U; - un contact de canal BC ; et - un contact de substrat BU. [0039] De plus, un condensateur Ciso est représenté comme reliant le contact de canal BC et le contact de substrat BU représentant le condensateur formé par la structure SOI. [0040] Un transistor de type BiMOS peut être formé par différentes structures, l'une d'entre elles est décrite en relation avec la figure 2. [0041] La figure 2 est une vue de dessus d'un exemple de structure d'un transistor de type BiMOS 10 formé dans et sur une structure SOI, et plus particulièrement une structure FDSOI. [0042] Le transistor 10 comprend : - une région de source IOS très fortement dopée de type N (N+) ; - une région de drain IOD très fortement dopée de type N (Ni-) ; - une région de formation de canal, ou région de canal, (non visible en figure 2) surplombée d'un empilement de grille, ou région de grille, 10U; - une région de contact de substrat 10BG très fortement dopée de type P (P+) ; et - deux régions de contact de canal IOBC très fortement dopée de type P (P+). [0043] Le transistor 10 comprend en plus une région de contact de substrat qui n'est pas re- présentée en figure 2, isolée de ces autres régions. [0044] Les régions de source 105 et de drain 10D sont disposées de part et d'autre de la région de canal et de l'empilement de grille 10G. Les régions de source 105 et de drain 10D ont, en vue de dessus, une forme, par exemple, rectangulaire et une longueur LDS. Les régions de canal et de grille 10G ont, en vue de dessus, une forme, par exemple, rectangulaire et une longueur LG. La longueur LG est supérieure à la longueur LDS. De plus, les régions de source 105 et de drain 10D s'étendent le long de la région de grille 10G à partir d'une extrémité 10GA de la région de grille 10G. [0045] Les deux régions de contact de canal 10BC sont disposées de part et d'autre des régions de canal et de grille 10G. Les régions de contact de canal 10BC s'étendent le long de la région de grille 10G à partir d'une extrémité 10GB, opposée à l'extrémité lOGA, de la région de grille 10G. Les régions de contact de canal 10BC sont séparées des régions de source 105 et de drain 10D par des régions isolantes 10ISO disposées de part et d'autre des régions de canal et de grille 10G. Les régions de contact de canal 10BC ne sont en contact qu'avec la région de canal et les régions isolantes 10130. [0046] La région de contact de substrat 10BG est disposée d'un côté du transistor 10, et est séparée des autres régions par une région isolante 101S02. Les régions 101502 et 10BG ont, en vue de dessus, une forme, par exemple, rectangulaire s'étendant le long des autres régions. [0047] Un transistor de type BiMOS peut être utilisé comme protection contre des sur- tensions. Pour cela, une façon de connecter le transistor de type BiMOS 10 est la suivante : - relier sa région de grille 10G aux régions de contact de canal IOBC par l'intermédiaire d'un ou plusieurs fils ou vias 10F ; - relier sa région de source 105 à un noeud de sortie OUT ; - relier sa région de drain IOD à un noeud d'entrée IN ; et - relier sa région de grille 10G au noeud de sortie OUT par l'intermédiaire d'une résistance 10R. [0048] Dans cette configuration, le transistor 10 permet, par exemple, de filtrer des décharges électrostatiques positives. Le transistor 10 peut, en outre, être couplé à une diode en inverse permettant de filtrer des décharges électrostatiques négatives. Une telle diode 10Diode a sa cathode reliée, de préférence connectée, au noeud d'entrée IN, et son anode reliée, de préférence connectée, au noeud de sortie OUT. [0049] Le fonctionnement du transistor 10, dans ce cas, est le suivant. Une capacité parasite est formée par les régions de drain IOD et de grille 10G (notée capacité drain-grille). La capacité drain-grille et la résistance IOR forment un circuit RC. Lorsqu'une surtension survient sur le noeud d'entrée, elle polarise la région de drain 10D, qui par 6 effet capacitif polarise la région de grille 10G. Le transistor 10 se déclenche alors, et devient passant. [0050] La figure 3 est un schéma électrique d'un mode de réalisation d'un transistor de type BiMOS 20. [0051] Le transistor 20 est similaire au transistor 10 décrit en relation avec la figure 1, à la différence que, lorsque le transistor 20 est utilisé comme composant de protection contre les décharges électrostatiques, ses deux régions de contact de canal ne sont pas reliées à la grille, une seule l'est, et la deuxième est reliée à un potentiel de référence d'un noeud de sortie. Les deux régions de contact de canal ne sont pas en contact entre elles. A titre d'exemple, les deux régions de contact de canal sont formées chacune à une extrémité du transistor 20. [0052] Comme le transistor 10 décrit en relation avec la figure 1, le transistor 20 peut être formé dans et sur un substrat massif, ou bien, dans et sur une structure SOI. [0053] Un exemple d'utilisation du transistor du type BiMOS 20 est décrit en relation avec la figure 4. [0054] Le schéma électrique du transistor 20 est un schéma électrique d'un transistor NMOS auquel on a rajouté deux contacts formant les régions de contact de canal. Ainsi le transistor 20, lorsqu'il est formé dans et sur un structure SOI, comprend : - une source S ; - un drain D ; - une grille U; - deux contacts de canal BCI et BC2 ; et - un contact de substrat BU. [0055] De plus, le transistor 20 comprend, entre chaque contact de canal BC1, BC2 et le contact de substrat BU, un condensateur Cisol, Ciso2 représentant les condensateurs formés par la structure FDSOI. [0056] Le transistor 20 peut être formé par différentes structures, l'une d'entre elles est décrite en relation avec la figure 4. [0057] La figure 4 est une vue de dessus d'un mode de réalisation d'un transistor de type BiMOS 20 formé dans et sur une structure SOI, et plus particulièrement, dans et sur une structure FDSOI. [0058] Le transistor 20 comprend : - une région de source 20S très fortement dopée de type N (N+) ; - une région de drain 20D très fortement dopée de type N (Ni-) ; - une région de canal (non visible en figure 2) surplombée d'un empilement de grille, ou région de grille 20G ; - une région de contact de substrat 20BG très fortement dopée de type P (P+) ; et - deux régions de contact de canal 20BCI et 20BC2 très fortement dopées de type P 7 (P+). [0059] Les régions de canal et de grille 20G ont, en vue de dessus, une forme, par exemple, de H couché. Plus particulièrement, les régions de canal et de grille 20G comprennent deux branches parallèles et une branche centrale perpendiculaire aux deux autres. La branche centrale relie les deux branches parallèles. La branche principale a une épaisseur W. Les régions de canal et de grille 20G ont une longueur L (voir figure 4). [0060] Les régions de source 20S et de drain 20D sont disposées de part et d'autre de la branche principale de la région de canal, entre les branches parallèles entre elles. Les régions de source 20S et de drain 20D ont, en vue de dessus, une forme, par exemple, rectangulaire. [0061] Les deux régions de contact de canal 20BC1 et 20BC2 sont disposées de part et d'autrc des régions de canal et de grille 20G, et plus particulièrement disposées côté extérieur des deux branches parallèles des régions de canal et de grille 20G. Autrement dit, chaque région de contact de canal est disposée à une extrémité du transistor 20. [0062] La région de contact de substrat 20B0 est disposée d'un côté du transistor 20, et est séparée des autres régions par une région isolante 201S0. Les régions 201S0 et 20B0 ont, en vue de dessus, une forme, par exemple, rectangulaire s'étendant le long des autres régions. [0063] Une utilisation du transistor 20 comme composant de protection contre les sur- tensions peut être effectuée de la manière suivante. [0064] La région de drain 20D est reliée, de préférence connectée, à un noeud d'entrée IN. La région de source 20S est reliée, de préférence connectée, à un noeud de sortie OUT. Le noeud de sortie OUT peut, par exemple, être adapté à recevoir un potentiel de référence, par exemple la masse. La région de contact de canal 20BC1 est reliée, de préférence connectée, à la région de grille 20G par l'intermédiaire d'un ou plusieurs fils ou vias 20F. La région de contact de canal 20BC2 est reliée, de préférence connectée, au noeud de sortie OUT. [0065] Un avantage du transistor 20 est qu'il peut être utilisé comme circuit de protection contre les surtensions, et plus particulièrement comme circuit de protection contre les décharges électrostatiques, sans nécessiter de résistance supplémentaire comme le transistor 10 décrit en relation avec la figure 2. Un avantage découlant de cela est qu'une structure du type de celle décrite en relation avec la figure 4 est plus compacte, et représente donc un gain de place par rapport à une structure comprenant un transistor de type BiMOS classique et une résistance reliés entre eux. On réduit également le nombre de connexions métalliques nécessaires. [0066] De plus, relier une des régions de contact de canal, ici la région 20BC2, au noeud de sortie OUT permet de distribuer la résistance interne de la région du canal du transistor 20 sur toute la longueur de la région de grille du transistor 20. Un schéma électrique 8 équivalent du transistor 20 est décrit en relation avec la figure 5. [0067] Un autre avantage du transistor 20 est qu'il est possible d'ajuster la tension en dé- clenchement (Trigger Voltage) du transistor 20, c'est-à-dire la tension à appliquer entre les régions de source 20S et de drain 20D pour rendre le transistor 20 passant, en ajustant seulement la résistance interne R de la région de canal du transistor 20. En effet, plus la résistance interne de la région de canal augmente plus la tension de déclenchement diminue. [0068] La résistance interne R de la région de canal du transistor 20 est définie par la formule suivante : [0069] [Math.1] où: - p désigne la résistivité du matériau de la région de canal ; - L désigne la longueur de la région de canal ; - W désigne la largeur de b région de canal ; et - T désigne l'épaisseur du canal dans une direction orthogonale au plan de la figure. [0070] Il est donc possible de faire varier quatre paramètres différents pour réduire la tension de déclenchement du transistor 20. [0071] A titre d'exemple, il est possible de modifier la résistance interne R en réalisant une ouverture dans la couche isolante enterrée de la structure FDSOI dans laquelle le transistor est formé. Ainsi, la résistance du substrat de la structure influe sur la résistance de la région de canal. [0072] Il est aussi possible de modifier la résistance de la région de canal en appliquant un potentiel positif ou négatif entre la région de substrat 20B0 et le noeud de sortie OUT. En effet, une polarisation du substrat peut permettre, par effet capacitif avec la couche isolante enterrée de la structure SOI, de modifier la résistance de la région de canal. En particulier, une polarisation négative de la région de canal peut permettre de diminuer la résistance interne de la région de canal. Ceci n'est possible que lorsque le transistor est formé dans et sur une structure SOI. [0073] A titre d'exemple, il est possible de réduire la résistance interne R en réduisant la longueur L de la région de canal. [0074] A titre d'exemple, il est possible de réduire la résistance interne R en augmentant la largeur W de la région de canal. La modification de ce paramètre peut également modifier la tension thermique du transistor. [0075] Un autre avantage du transistor 20 décrit en relation avec la figure 4 est qu'il comprend en outre une diode parasite entre les bornes IN et OUT permettant de filtrer les décharges électrostatiques négatives. Plus particulièrement, cette diode est formée 9 par la région de contact de canal 20BC2 dopée de type P et la région de canal dopée de type P (Anode de la diode parasite), et par la région de drain 20D dopée de type N (Cathode de la diode parasite). La structure du transistor 20 peut permettre donc de s'affranchir de la diode 10Diode décrite en relation avec la figure 2. [0076] La figure 5 est un schéma électrique d'un circuit 30 équivalent au transistor de type BiMOS 20 décrit en relation avec la figure 4. [0077] Le circuit 30 comprend un nombre N de transistors 31-1 à 31-N de type BiMOS classiques distribués, par exemple du type du transistor 10 décrit en relation avec les figures 1 et 2, et un nombre N-1 de résistances 33-1 à 33-N-1. Le nombre N est, par exemple, supérieure ou égale à 2, par exemple, égale à 3. La somme des résistivités des résistances 33-1 à 33-N-1 est égale à la résistance interne R de la région de canal du transistor 20. [0078] Les transistors 31-1 à 31-N sont connectés en parallèle entre eux, et entre le noeud d'entrée IN et le noeud de sortie OUT. Plus particulièrement, les drains 31D des transistors 31 sont reliés, de préférence connectés, au noeud d'entrée IN. Les sources 315 sont reliées, de préférence connectées, au noeud de sortie OUT. Les grilles 31G sont reliées, de préférence connectées, entre elles. [0079] De plus, les contacts de canal 31BC sont reliés entre eux par l'intermédiaire d'une ré- sistance 33. Plus particulièrement, chaque contact de canal 31BC du transistor 31-i, avec i variant de 1 à N-1, est relié au contact de canal du transistor 31-i-F1 suivant par l'intermédiaire de résistance 33-i. Le contact de canal du dernier transistor, le transistor 31-N est, en outre, relié, de préférence connecté, au noeud de sortie OUT. [0080] Le circuit 30 peut comprendre, en outre, une diode 30Diode reliant les noeuds d'entrée IN et de sortie OUT. Plus particulièrement, l'anode de la diode 30Diode est reliée, de préférence connectée, au noeud de sortie OUT, et sa cathode est reliée, de préférence connectée au noeud d'entrée IN. La diode 30Diode représente la diode parasite formée par la région de contact de canal 20BC2 et par la région de drain 20D décrite en relation avec la figure 4. La représentation de cette diode dans ce schéma électrique équivalent est optionnelle. [0081] Le fonctionnement du circuit 30 est le suivant. [0082] Lorsqu'une décharge électrostatique positive survient entre les noeuds d'entrée IN et de sortie OUT, les transistors 31-1 à 31-N se déclenchent les uns après les autres suivant le fonctionnement décrit en relation avec les figures 1 et 2. [0083] La diode 30Diode permet de filtrer les décharges électrostatiques négatives. [0084] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. En particulier, pour ce qui est de la forme des régions de canal et de grille du transistor, en figure 4, elles sont en forme de H, mais elles pourraient être de toute autre forme à condition que chaque région de contact de canal soit séparée de l'autre région de contact de canal, par exemple éloignée de l'autre. Les régions de contact de canal sont par exemple disposée chacune à une extrémité du transistor. 11 REVENDICATIONS[Revendication I] Transistor de type B i MOS (20) comprenant : - une région de grille (20G) ; - une première région de contact de canal (20BC1) reliée à ladite région de grille (20G) ; - une deuxième région de contact de canal (20BC2) adaptée à recevoir un potentiel de référence. [Revendication 2] Transistor selon la revendication 1, dans lequel les première et deuxième régions de contact de canal (20BC1, 20BC2) sont disposées à des extrémités opposées du transistor. [Revendication 3] Transistor selon la revendication 1 ou 2, formé dans et sur une structure SOI. [Revendication 4] Transistor selon la revendication 3, formé dans et sur une structure FDSOI. [Revendication 5] Transistor selon la revendication 1 ou 2, formé dans et sur une portion isolée électriquement d'un substrat massif. [Revendication 6] Transistor selon rune quelconque des revendications 1 à 5, dans lequel les première et deuxième régions de contact de canal (20BC1, 20BC2) sont des régions dopées de type P en contact avec une région de canal du transistor (20) positionnée sous une région de grille (20G) du transistor (20). [Revendication 7] Transistor selon la revendication 6, dans lequel les première et deuxième régions de contact de canal (20BC1, 20BC2) sont des régions dopées très fortement de type P. [Revendication 8] Transistor selon la revendication 6 ou 7, dans lequel la région de canal et la région de grille (20G) ont, en vue de dessus, une fonine de H comprenant une première et une deuxième branches parallèles entre elles, et une troisième branche reliant les première et deuxième branches, et étant perpendiculaire aux première et deuxième branches. [Revendication 9] Transistor selon la revendication 8, dans lequel la première région de contact de canal (20BC1) est en contact avec la première branche de la région de canal, et la deuxième région de contact de canal (20BC2) est en contact avec la deuxième branche de la région de canal. [Revendication -10] Transistor selon la revendication 8 ou 9, dans lequel les régions de source (205) et de drain (20D) sont positionnées de part et d'autre de la troisième branche de la région de canal. [Revendication 11] Transistor selon l'une quelconque des revendications 1 à 10, dans lequel 12 [Revendication 12] [Revendication 13] la tension de référence est la niasse. Transistor selon l'une quelconque des revendications 1 à 10, dans lequel la tension de référence est une tension de sortie. Circuit de protection contre les décharges électrostatiques comprenant un transistor selon l'une quelconque des revendications 1 à 12.