FR 3096855 A1 20201204 FR 1905868 A 20190603 Description Titre de l'invention : Capteur d'image et son procédé de commande Domaine technique [0001] La présente description concerne de façon générale les capteurs d'image, et plus par- ticulièrement les capteurs d'image de type à obturation globale. Technique antérieure [0002] Un capteur à obturation globale comprend une matrice de pixels, généralement arrangés en lignes et en colonnes. Les pixels d'un capteur à obturation globale sont couramment appelés pixels à obturation globale. [0003] Dans un capteur à obturation globale, une phase d'intégration pendant laquelle une image est capturée par le capteur est commune à tous les pixels du capteur, ou, autrement dit, est simultanée pour tous les pixels du capteur. Plus particulièrement, la phase d'intégration débute en initialisant, simultanément pour chaque pixel, une zone photosensible du pixel. La phase d'intégration se termine lorsque, simultanément pour chaque pixel, une tension représentative des charges photogénérées accumulées, depuis le début de la phase d'intégration, dans la zone photosensible du pixel est mémorisée dans le pixel. Les tensions mémorisées dans les pixels du capteur sont ensuite lues de manière séquentielle, généralement en effectuant la lecture simultanée de tous les pixels d'une même ligne du capteur, les lignes étant lues les unes à la suite des autres. Résumé de l'invention 100041 11 existe un besoin d'un capteur d'image à obturation globale et d'un procédé de commande d'un tel capteur palliant tout ou partie des inconvénients des capteurs d'image à obturation globale connus et de leurs procédés de commande. 100051 Un mode de réalisation pallie tout ou partie des inconvénients des capteurs d'image à obturation globale connus et de leurs procédés de commande. 100061 Un mode de réalisation prévoit un capteur d'image comprenant une matrice de pixels comportant chacun : un premier transistor et un premier interrupteur connectés en série entre un premier noeud d'application d'un potentiel et un noeud interne du pixel, une grille du premier transistor étant couplée à un noeud de diffusion flottant du pixel ; un élément capacitif dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles comprenant chacun une capacité connectée en série avec un deuxième interrupteur reliant la capacité au noeud interne du pixel, le capteur comprenant en outre un circuit configuré pour, lors de chaque mémorisation d'une tension dans un des ensembles d'un pixel, commander une augmentation 2 d'une valeur déterminée d'une différence de potentiel entre le noeud de diffusion flottant et le noeud interne du pixel. [0007] Selon un mode de réalisation, pour commander ladite augmentation, le circuit est configuré, lors de ladite mémorisation, pour commander une commutation, d'un premier niveau à un deuxième niveau de préférence inférieur au premier niveau, d'un potentiel appliqué à une borne de la première capacité dudit ensemble, ladite borne étant opposée au deuxième interrupteur dudit ensemble. [0008] Selon un mode de réalisation, pour commander ladite augmentation, le circuit est configuré, lors de ladite mémorisation, pour commander une commutation, d'un troisième niveau à un quatrième niveau de préférence supérieur au troisième niveau, d'un potentiel appliqué à une deuxième borne de l'élément capacitif. [0009] Selon un mode de réalisation, le circuit est configuré, lors de ladite mémorisation : pour commander, après ladite augmentation, l'interruption d'un courant circulant entre le premier noeud et le noeud interne du pixel ; et pour séparer d'une même première durée la commande de ladite augmentation, de la commande de l'interruption du courant, ladite première durée étant identique quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue ladite mémorisation. [0010] Selon un mode de réalisation, pour commander ladite interruption du courant, le circuit est configuré, lors de ladite mémorisation, pour : -commander une ouverture du premier interrupteur du pixel ; ou -commander une ouverture du deuxième interrupteur dudit ensemble. [0011] Selon un mode de réalisation, pour commander ladite interruption du courant, le circuit est configuré, lors de ladite mémorisation, pour : -commander une commutation, du quatrième niveau au troisième niveau, du potentiel appliqué à la deuxième borne de l'élément capacitif ; ou -commander une ouverture du premier interrupteur du pixel ; ou -commander une ouverture du deuxième interrupteur dudit ensemble. [0012] Selon un mode de réalisation, le circuit est configuré, lors de ladite mémorisation, pour commander une commutation du potentiel appliqué au premier noeud, d'un cinquième niveau à un sixième niveau de préférence supérieur au cinquième niveau, préalablement à ladite augmentation. [0013] Selon un mode de réalisation, le circuit est configuré, lors de ladite mémorisation, pour séparer d'une même deuxième durée la commande de l'inten-uption du courant, de la commande de la commutation, du cinquième au sixième niveau, du potentiel appliqué au premier noeud, ladite deuxième durée étant identique quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue la mémorisation. [0014] Selon un mode de réalisation, le circuit est configuré, lors de ladite mémorisation, pou- : 3 -maintenir le sixième niveau du potentiel appliqué au premier noeud, au moins jusqu'à l'interruption du courant ; -maintenir fermés le premier interrupteur du pixel et le deuxième interrupteur dudit ensemble, au moins jusqu'à l'interruption du courant ; et -commander une ouverture du deuxième interrupteur dudit ensemble après l'interruption dudit courant. [0015] Un autre mode de réalisation prévoit un procédé de commande d'un capteur d'image comprenant une matrice de pixels comportant chacun : un premier transistor et un premier interrupteur connectés en série entre un premier noeud d'application d'un potentiel et un noeud interne du pixel, une grille du premier transistor étant couplée à un noeud de diffusion flottant du pixel ; un élément capacitif dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles comprenant chacun une capacité connectée en série avec un deuxième interrupteur reliant la capacité au noeud interne du pixel, le procédé comprenant des mémorisations de tensions dans lesdits plusieurs ensembles desdits pixels, chaque mémorisation dans un ensemble d'un pixel comprenant une commande d'une augmentation d'une valeur déterminée d'une différence de potentiel entre le noeud de diffusion flottant et le noeud interne du pixel. [0016] Selon un mode de réalisation, la commande de ladite augmentation comprend : -une commande d'une commutation, d'un premier niveau à un deuxième niveau de préférence inférieur au premier niveau, d'un potentiel appliqué à une borne de la capacité dudit ensemble, ladite borne étant opposée au deuxième interrupteur dudit ensemble ; ou -une commande d'une commutation, d'un troisième niveau à un quatrième niveau de préférence supérieur au troisième niveau, d'un potentiel appliqué à une deuxième borne de l'élément capacitif. [0017] Selon un mode de réalisation, ladite mémorisation comprend, après ladite aug- mentation, une commande d'une interruption d'un courant circulant entre le premier noeud et le noeud interne du pixel, une même première durée séparant la commande de ladite augmentation, de la commande de l'interruption du courant quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue la mémorisation. [0018] Selon un mode de réalisation, ladite étape de mémorisation comprend, préalablement à ladite augmentation, une commande d'une commutation du potentiel appliqué au premier noeud, d'un cinquième niveau de préférence bas à un sixième niveau de préférence haut, de préférence en séparant d'une même deuxième durée la commande de l'interruption du courant de la commande de la commutation au sixième niveau du potentiel appliqué au premier noeud, ladite deuxième durée étant identique quels que soient ledit pixel et ledit ensemble du pixel dans lequel s'effectue la mémorisation. [0019] Selon un mode de réalisation, lors de ladite mémorisation : -le potentiel appliqué au premier noeud est maintenu au sixième niveau, au moins jusqu'à l'interruption du courant ; -le premier interrupteur du pixel et le deuxième interrupteur dudit ensemble sont maintenus fermés au moins jusqu'à l'interruption du courant ; et -le deuxième interrupteur dudit ensemble est ouvert après l'interruption du courant. [0020] Selon un mode de réalisation, une source du premier transistor n'est pas reliée à une source de courant constant de polarisation. Brève description des dessins [0021] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0022] [fig.1] la figure 1 représente un mode de réalisation d'un circuit d'un pixel d'un capteur à obturation globale ; [0023] W8.21 la figure 2 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel de la figure 1 ; [0024] [fig.31 la figure 3 représente des chronogrammes illustrant une variante de mise en oeuvre d'un procédé de commande du pixel de la figure 1 ; [0025] [fig.4] la figure 4 représente des chronogrammes illustrant une autre variante de mise en oeuvre d'un procédé de commande du pixel de la figure 1 ; [0026] [fig.51 la figure 5 représente un autre mode de réalisation d'un circuit d'un pixel d'un capteur à obturation globale ; [0027] [fig.61 la figure 6 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel de la figure 5 ; et [0028] [fig.7] la figure 7 représente des chronogrammes illustrant une variante de mise en oeuvre d'un procédé de commande du pixel de la figure 5. Description des modes de réalisation 100291 De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation et modes de mise en oeuvre peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. 100301 Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation et modes de mise en oeuvre décrits ont été représentés et sont détaillés. En particulier, les dispositifs électroniques dans lesquels peut être prévu un capteur d'image à obturation globale n'ont pas été décrits, les modes de réalisation et de mise en oeuvre décrits étant compatihles avec les dispositifs électroniques usuels comprenant un capteur d'image à obturation globale. En outre, les circuits de lecture d'un pixel n'ont pas été détaillés, les modes de réalisation et de mise en oeuvre décrits étant compatihles avec les circuits de lecture usuels, notamment avec les circuits de lecture d'un pixel 4T (pixel "quatre transistors"). [0031] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0032] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0033] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0034] La figure 1 représente un mode de réalisation d'un circuit d'un pixel 1 d'un capteur à obturation globale. [0035] Le pixel 1 comprend une zone photosensible 100, aussi appelée zone de photo- conversion 100, configurée pour accumuler des charges photogénérées à partir de la lumière qu'elle reçoit, par exemple pour accumuler des électrons de paires électron-trou photogénérées. [0036] Dans cet exemple, la zone photosensible 100 est une photodiode dont une borne, ici l'anode, est reliée, de préférence connectée, à un noeud 102 d'application d'un potentiel de référence tel que la masse GND. De préférence, la photodiode est une photodiode dite pincée ("pinned photodiode"). [0037] Un dispositif 104 de transfert des charges photogénérées accumulées dans la zone 100 vers un noeud 106 de diffusion flottant est connecté entre la zone 100 et le noeud 106. [0038] Dans l'exemple de la figure 1, le dispositif 104 est un transistor MOS dont les deux bornes de conduction (source et drain) sont reliées, de préférence connectées, respectivement à la zone 100 et au noeud 106 et dont la borne de commande (grille) est connectée à un noeud 108 d'application d'un potentiel de commande TG. Plus particulièrement, dans l'exemple représenté où la zone 100 est une photodiode pincée dont l'anode est reliée à la masse GND, le transistor 104 est à canal N et est connecté entre la cathode de la photodiode 100 et le noeud 106. De préférence, le transistor 104 constitue une grille de transfert entre la photodiode 100 et le noeud 106, c'est-à-dire un 6 transistor MOS dont la borne du côté de la photodiode 100 est au moins en partie formée par une région semiconductrice dopée de la photodiode 100, ici par la cathode de la photodiode 100. [0039] Un élément capacitif 110 est connecté entre le noeud 106 et un noeud 112 d'application d'un potentiel. [0040] Dans ce mode de réalisation, le noeud 112 reçoit un signal ou potentiel Vcch de commande. [0041] Le noeud 106 est relié à un noeud 116 d'application d'un potentiel, dans cet exemple un potentiel positif VDD d'alimentation du pixel 1, par un interrupteur 114. L'interrupteur 114 est commandé par un potentiel de commande RST. L'interrupteur 114 est par exemple un transistor MOS, dans cet exemple à canal N, dont les bornes de conduction sont reliées, de préférence connectées, aux noeuds respectifs 106 et 116, et dont la borne de commande est reliée, de préférence connectée, à un noeud 117 d'application du potentiel RST. [0042] Le noeud 106 est en outre connecté à la borne de commande d'un transistor 118, de préférence un transistor MOS, et, plus particulièrement dans cet exemple, un transistor MOS à canal N. [0043] Le transistor 118 est connecté en série avec un interrupteur 120, entre un noeud 122 interne du pixel 1 et un noeud 124 d'application d'un potentiel VD de commande. En pratique, le signal ou potentiel VD est fourni par une source d'alimentation commune à tous les pixels du capteur, par exemple par un régulateur de tension. [0044] L'interrupteur 120 est commandé par un potentiel de commande SW appliqué à un noeud 123 relié, de préférence connecté, à une borne de commande de l'interrupteur 120. L'interrupteur 120 est par exemple un transistor MOS, dans cet exemple à canal N, dont la grille est connectée au noeud 123 d'application du potentiel SW. [0045] Dans ce mode de réalisation, l'interrupteur 120 est connecté entre le noeud 122 et une borne de conduction du transistor 118, à savoir la source du transistor 118 dans cet exemple. Plus particulièrement, dans cet exemple, les bornes de conduction du transistor 120 sont connectées respectivement au noeud 122 et à la source du transistor 118. [0046] Dans une variante de réalisation non illustrée, l'interrupteur 120 est connecté entre le noeud 124 et une borne de conduction du transistor 118, l'autre borne de conduction du transistor 118 étant alors connectée au noeud 122. [0047] Le transistor 118 est monté en source suiveuse non polarisée. Autrement dit, la source du transistor 118 n'est connectée ou reliée à aucune source d'un courant de polarisation constant ou sensiblement constant. [0048] Le pixel 1 comprend en outre deux ensembles A et B (en pointillés en figure 1). Les ensembles A et B sont identiques, aux dispersions de fabrication près. Chaque 7 ensemble A, B est constitué d'une capacité 128 en série avec un interrupteur 130. Les ensembles A et B sont connectés au noeud 122. L'interrupteur 130 de l'ensemble A, respectivement B, est commandé par un potentiel de commande SWA, respectivement SWB. [0049] Plus particulièrement, dans chacun des ensembles A et B, l'interrupteur 130 relie la capacité 128 au noeud 122. Autrement dit, l'interrupteur 130 est connecté entre le noeud 122 et un noeud 131 de connexion de l'interrupteur 130 à la capacité 128, la capacité 128 étant alors connectée entre le noeud 131 et un noeud 132 d'application d'un potentiel, la masse GND dans cc mode de réalisation. Chacun des ensembles A et B est donc connecté entre les noeuds 132 et 122. [0050] Chaque interrupteur 130 est par exemple un transistor MOS, dans cet exemple à canal N, dont le drain est connecté au noeud 122, dont la source est connectée au noeud 131 correspondant, et dont la grille reçoit le potentiel SWA ou SWB correspondant. [0051] De préférence, les capacités 128 des ensembles A et B correspondent à des tranchées profondes d'isolement capacitives (CDTI - "Capacitive Deep Trench Isolation"). A titre d'exemple, une capacité CDTI correspond à une tranchée pénétrant dans une région semiconductrice, la tranchée étant remplie d'un matériau conducteur isolé de la région semiconductrice par une couche isolante recouvrant les parois et le fond de la tranchée. Le matériau conducteur constitue une première électrode de la capacité, dans cet exemple reliée au noeud 132, et la région semiconductrice correspond à une deuxième électrode de la capacité, dans cet exemple reliée au noeud 131 correspondant. Dans le cas où les capacités 128 sont des capacités CDTI, le potentiel du noeud 132 est, de préférence, négatif. [0052] Comme on le verra plus en détail par la suite, chaque ensemble A, B est configuré pour qu'une tension y soit mémorisée, aux bornes de sa capacité 128. Plus particulièrement, chaque ensemble A, B est configuré pour mémoriser une tension représentative d'un état, c'est-à-dire d'un niveau de potentiel, du noeud 106. [0053] La prévision de deux ensembles A et B permet de mémoriser, dans un des ensembles A et B, une première tension représentative d'un état initial du noeud 106, au début d'une phase d'intégration, et dans l'autre des ensembles A et B, une deuxième tension représentative d'un état du noeud 106 à la fin de la phase d'intégration. [0054] Dans la suite de la description, on appelle signal utile ou différentiel du pixel, la différence entre les première et deuxième tensions d'une même phase d'intégration. Ce signal utile est représentatif de la différence entre l'état du noeud 106 au début de la phase d'intégration, et l'état du noeud à la fin de la phase d'intégration, c'est-à-dire de la quantité de lumière reçue par la zone 100 du pixel pendant cette phase d'intégration. [0055] Le noeud 122 est en outre connecté à la grille d'un transistor MOS 134, dans cet 8 exemple à canal N. Une borne de conduction du transistor 134, dans cet exemple le drain, est reliée à un noeud 136 d'application du potentiel d'alimentation VDD, l'autre borne de conduction du transistor 134, dans cet exemple la source, étant reliée à un noeud 140 de sortie du pixel, et plus exactement à un noeud ou rail conducteur 140 commun à tous les pixels d'une même colonne de la matrice de pixels du capteur d'i mage. [0056] Dans ce mode de réalisation, un interrupteur 142 relie une borne de conduction, ici la source, du transistor 134 au noeud 140, l'autre borne de conduction du transistor 134, ici le drain, étant de préférence connectée au noeud 136. L'interrupteur 142 est commandé par un potentiel de commande RD appliqué à un noeud 144 relié, de préférence connecté, à une borne de commande de l'interrupteur 142. L'interrupteur 142 est par exemple un transistor MOS, dans cet exemple à canal N, dont les bornes de conduction sont reliées, de préférence connectées, respectivement au noeud 140 et à la source du transistor 134, et dont la grille est connectée au noeud 144 d'application du potentiel RD. [0057] Dans une variante de réalisation non illustrée, l'interrupteur 142 est connecté entre le transistor 134 et le noeud 136. [0058] En figure 1, on a également représenté un circuit 150 (cmd) de commande du pixel 1. Le circuit 150 est commun à tous les pixels 1 de la matrice de pixels 1 du capteur. Le circuit 150 est configuré pour fournir le potentiel Vcch de chaque pixel 1. Plus généralement, le circuit 150 est de préférence configuré pour fournir les signaux, ou potentiels Vech, RST, TG, SWA, SWB, VD, SW et RD de commande des pixels 1 de la matrice. En fonctionnement, lors de chaque phase de fonctionnement globale comprenant une phase d'intégration, tous les pixels reçoivent les mêmes signaux de commande, ou, autrement dit, tous les pixels sont commandés de la même façon. Puis, entre deux phases globales successives, lors d'une phase de lecture des tensions mémorisées dans les ensembles A et B de chaque pixel 1, le circuit 150 commande les lignes de pixels 1 les unes après les autres, en fournissant les mêmes signaux de commande à tous les pixels de la ligne de pixels en train d'être lus. En particulier, le circuit 150 comprend par exemple par un régulateur de tension configuré pour fournir le potentiel VD à tous les pixels 1 du capteur. [0059] Bien que cela ne soit pas illustré ici, le capteur comprenant la matrice de pixels 1, comprend en outre un ou plusieurs circuits de lecture des pixels. Par exemple, le capteur comprend un circuit de lecture par colonne de pixels 1, ce circuit de lecture étant alors relié, de préférence connecté, au rail ou noeud 140 commun à tous les pixels de la colonne. [0060] Un mode de fonctionnement d'un capteur comprenant une matrice de pixels 1 va maintenant être décrit en relation avec la figure 2. 9 [0061] La figure 2 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel 1 de la figure 1. Plus particulièrement, la figure 2 représente des chronogrammes des signaux de commande Vech, RST, TG, SWA, SWB, VD, SW et RD du pixel 1. [0062] Les signaux Vech, RST, TG, SWA, SWB, VD, SW et RD sont commutés entre des niveaux bas et des niveaux hauts. On considère ici, à titre d'exemple, que les signaux Vech, RST, TG, SWA, SWB, VD, SW et RD sont par défaut à leurs niveaux bas, le transistor, ou grille de transfert, 104 empêchant alors le passage de charges de la zone 100 au noeud 106, et les interrupteurs 114, 120, 130 et 142 étant ouverts. [0063] On notera que le potentiel correspondant au niveau bas d'un des signaux RST, TG, SWA, SWB, VD, SW et RD peut être différent du potentiel correspondant au niveau bas d'un autre de ces signaux, et/ou que le potentiel correspondant au niveau haut d'un de ces signaux peut être différent du potentiel correspondant au niveau haut d'un autre de ces signaux. [0064] Par ailleurs, un signal commuté d'un premier niveau à un deuxième niveau est maintenu à ce deuxième niveau tant qu'il n'est pas indiqué que le signal est commuté du deuxième niveau au premier niveau. [0065] En outre, lorsque l'on fait référence à la tension d'un noeud, on considère, sauf in- dication contraire, qu'il s'agit de la tension entre ce noeud et la masse GND. [0066] A un instant tO, l'interrupteur 114 est commuté de l'état ouvert à l'état fermé en commandant la commutation du potentiel RST de son niveau bas à son niveau haut. Il en résulte que la tension VDD au noeud 116 se retrouve au noeud 106. Cette commutation du potentiel RST est effectuée simultanément pour tous les pixels 1 du capteur. [0067] A un instant tl suivant, le transistor 104 est rendu passant en commandant la com- mutation du signal TG de son niveau bas à son niveau haut. Autrement dit, on autorise le passage de charges photogénérées de la zone 100 vers le noeud 106, via le transistor 104. Cela correspond à une étape INIT-PD d'initialisation de la zone 100, c'est-à-dire que la zone 100 est vidée des charges photogénérées, ici des électrons, qui pourraient s'y trouver, ces charges étant évacuées vers le noeud 106, puis vers le noeud 116. Cette commutation du potentiel TG est effectuée simultanément pour tous les pixels 1 du capteur. [0068] A un instant t2 suivant, le transistor 104 est bloqué en commandant la commutation du signal TG de son niveau haut à son niveau bas. Cela isole la zone 100 du noeud 106, empêchant des charges photogénérées de passer de la zone 100 au noeud 106. Cette commutation de l'état passant à l'état bloqué du transistor 104 marque la fin de l'étape INIT-PD et le début d'une période d'intégration INT du pixel 1 durant laquelle des charges, ici des électrons, sont photogénérées et accumulées dans la zone 100. Cette commutation du potentiel TG est effectuée simultanément pour tous les pixels 1 du capteur, d'où il résulte que la phase d'intégration INT débute simultanément pour tous les pixels 1 du capteur. [0069] A un instant suivant t3, les tensions aux bornes des capacités 128 sont de préférence initialisées (étape INIT-C). Pour cela, alors que le signal, ou potentiel, VD est à son niveau bas, les interrupteurs 120 et 130 sont fermés en commandant la commutation des signaux SWA, SWB et SW de leurs niveaux bas à leurs niveaux hauts. Ces commutations peuvent, en pratique, ne pas être simultanées contrairement à cc qui est représenté en figure 2. Du fait que le signal VD est maintenu à son niveau bas, que le transistor 118 reçoit sur sa grille le potentiel VDD, et que les interrupteurs 120 et 130 sont fermés, le niveau bas du signal VD se retrouve, pour chaque capacité 128, sur le noeud 131 correspondant, déterminant ainsi une tension d'initialisation des capacités 128. [0070] A un instant t4 suivant marquant la fin de l'étape INIT-C, les interrupteurs 130 sont ouverts en commandant la commutation des signaux SWA et SWB de leurs niveaux hauts à leurs niveaux bas. Il en résulte que les capacités 128 sont alors isolées électriquement du noeud 122, et la tension aux bornes de chaque capacité 128, égale à la tension d'initialisation mentionnée ci-dessus, est alors mémorisée dans chacun des ensembles A et B. [0071] La phase INTT-C d'initialisation des capacités 128, autrement dit la séquence de commande décrite en relation avec les instants t3 et t4, est réalisée simultanément pour tous les pixels 1 du capteur. [0072] A un instant t5 suivant, l'interrupteur 114 est ouvert en commandant la commutation du signal RST de son niveau haut à son niveau bas. Le noeud 106 est alors isolé du noeud 116. Le potentiel présent au noeud 106 après l'ouverture de l'interrupteur 114 est appelé niveau d'initialisation, ou niveau de remise à zéro. Cette commutation du signal RST est réalisée simultanément pour tous les pixels 1 du capteur. [0073] Une tension représentative du niveau d'initialisation est ensuite mémorisée (étape MEM-INIT) aux bornes de la capacité 128 d'un des ensembles A et B, dans cet exemple l'ensemble A. L'étape MEM-INIT est réalisée simultanément pour tous les pixels 1 du capteur. [0074] On considère ici que l'étape MEM-INIT débute, alors que le potentiel VD est à son niveau bas, par la fermeture de l'interrupteur 130 de l'ensemble A, en commandant la commutation du signal SWA de son niveau bas à son niveau haut à un instant t6 suivant l'instant t5. [0075] De l'instant t6 à un instant t7 suivant, l'interrupteur 120 et l'interrupteur 130 de l'ensemble A étant fermés, le niveau bas de la tension VD se retrouve sur la capacité 128 de l'ensemble A, sur le noeud 131 correspondant. 11 [0076] Puis, à l'instant t7, alors que l'interrupteur 120 est maintenu fermé (SW à son niveau haut), que l'interrupteur 130 de l'ensemble B est maintenu ouvert (signal SWB à son niveau bas) et que le potentiel Vcch est à son niveau bas, la tension VD est basculée de son niveau bas à son niveau haut, ou, autrement dit, le signal VD est commuté à son niveau haut. Cela entraîne la circulation d'un courant entre les noeuds 124 et 122, à travers le transistor 118. [0077] La commutation du potentiel VD à son niveau haut résulte en ce que, à partir de l'instant t7, le transistor 118 est d'abord en régime ohmique et la tension aux bornes de la capacité 128 de l'ensemble A augmente avec le potentiel VD, puis le transistor 118 entre en régime de saturation et la tension aux bornes de la capacité 128 de l'ensemble A présente alors une valeur dépendant principalement du potentiel au noeud 106, ici le niveau d'initialisation. Cependant, en l'absence de source de courant constant sur la source du transistor 118, quand le transistor 118 est en régime saturé, la tension aux bornes de la capacité 128 converge de manière asymptotique vers une tension dépendant du potentiel du noeud 106 et de la tension de seuil du transistor 118. La tension aux bornes de la capacité 128 dépend donc également du temps écoulé depuis la commutation du potentiel VD à son niveau haut. [0078] Pour s'affranchir de l'effet de cette dépendance temporelle, on pourrait penser à bloquer les variations de la tension aux bornes de la capacité 128 de l'ensemble A en interrompant, à un instant t8 suivant, la circulation du courant entre les noeuds 122 et 124, après qu'une durée donnée Tdl se soit écoulée depuis la commutation du signal VD à son niveau haut. [0079] Toutefois, la tension aux bornes de la capacité 128 juste avant l'instant t8, c'est-à-dire juste avant l'instant t7+Td1, dépendrait alors également des variations du courant ayant circulé dans le transistor 118 depuis l'instant t7. De telles variations de courant sont mal maîtrisées et sont notamment liées à l'amplitude de la différence entre le potentiel du noeud 106 et celui du noeud 122 au moment où le potentiel VD est commuté à son niveau haut. En outre, du fait que le potentiel VD est fourni simultanément à tous les pixels du capteur par le circuit 150, par exemple par un régulateur de tension du circuit 150, ces variations mal maîtrisées du courant sont également liées au courant appelé par chaque pixel 1 du capteur depuis l'instant t7, c'est-à-dire liées à l'environnement du pixel 1 considéré. Il en résulte que la tension qui serait mémorisée dans la capacité 128 à l'instant t8, au lieu de ne dépendre que du niveau du potentiel du noeud 106 avant l'instant t7 et de la durée Tdl, dépendrait aussi de l'environnement du pixel 1 et de l'amplitude de la différence entre le potentiel du noeud 106 et celui du noeud 122 au moment où le potentiel VD est commuté à son niveau haut, ce qui pose problème. [0080] Pour pallier ce problème, à l'instant t8, les inventeurs prévoient d'augmenter d'une valeur déterminée la différence de potentiel entre le noeud 106 et le noeud 122, de 12 manière à provoquer la circulation, entre les noeuds 122 et 124, d'un courant maîtrisé dont la valeur est déterminée par la valeur de l'augmentation de la différence de potentiel entre le noeud 106 et le noeud 122. Le courant qui circule dans le transistor 1 1 8 juste avant l'instant t8 est faible, typiquement de l'ordre de la centaine de picoampères voire moins, et dépend de l'environnement du pixel 1 ainsi que de la différence de potentiel entre les noeuds 106 et 122 à l'instant t7. [0081] Ainsi, après l'instant t8, on peut considérer que la tension grille/source Vgs du transistor 118, donc la tension du noeud 131, dépend uniquement de la valeur de l'augmentation (à l'instant t8) de la différence de potentiel entre le noeud 106 et le noeud 122 , du potentiel du noeud 106 avant le début de l'étape MEM-INIT, et d'une durée donnée Td2 écoulée depuis l'instant t8. La dépendance de la tension au noeud 131 à la durée Td2 résulte du fait que, comme cela a été décrit précédemment, en l'absence de source de courant constant sur la source du transistor 118, quand le transistor 118 est en régime saturé, la tension aux bornes de la capacité 128 converge de manière asymptotique vers une tension dépendant du potentiel du noeud 106 et de la tension de seuil du transistor 118. [0082] A un instant t9 égal à l'instant t8±Td2, le courant circulant entre les noeuds 122 et 124, donc dans le transistor 118, est interrompu pour bloquer ou échantillonner la valeur de la tension aux bornes de la capacité 128 de l'ensemble A. [0083] En prévoyant que, pour chaque ensemble A et B, la mémorisation soit mise en oeuvre en appliquant la même augmentation de la différence de potentiel entre les noeuds 106 et 122 avant d'interrompre, après une même durée Td2, le courant circulant dans le transistor 118, le décalage de pixel ("pixel offset") est réduit, voire supprimé. [0084] La prévision, pour chaque mémorisation dans chacun des ensembles A et B, d'une même augmentation de potentiel entre les noeuds 106 et 122 et d'une même durée Td2 permet de relâcher les contraintes sur la durée Td1 séparant les instants t7 et t8, qui peut alors être différente selon l'ensemble A ou B dans lequel s'effectue la mémorisation. Toutefois, pour que la valeur de la tension mémorisée dans chacun des ensembles A et B soit la plus déterministe possible, il est préférable que cette durée Td1 soit la même pour chaque ensemble A et B. [0085] Dans le mode de réalisation décrit en relation avec les figures 1 et 2, à l'instant t8, l'augmentation de la différence de potentiel entre les noeuds 106 et 122 est mise en oeuvre en commandant une commutation du signal Vech de son niveau bas à son niveau haut. A titre d'exemple, la différence entre les niveaux haut et bas du signal Vech est telle que la commutation du signal Vech à son niveau haut entraîne une augmentation comprise entre 200 et 300 mV, par exemple de l'ordre de 250 mV, de la différence de potentiel entre les noeuds 106 et 122. [0086] En outre, dans le mode de réalisation de la figure 2, à l'instant t9, la valeur de la 13 tension aux bornes de la capacité 128 de l'ensemble A est bloquée par l'ouverture de l'interrupteur 130 de l'ensemble A, commandée en commutant le signal SWA de son niveau haut à son niveau bas. [0087] L'ouverture de l'interrupteur 130 de l'ensemble A permet en outre d'isoler la capacité 128 du noeud 122, donc de mémoriser la tension présente aux bornes de la capacité 128 de l'ensemble A. L'ouverture de l'interrupteur 130 de l'ensemble A marque la fin de l'étape MEM-INIT. [0088] L'étape MEM-INIT décrite ci-dessus permet de maîtriser, c'est-à-dire de rendre aussi déterministe que possible, le courant circulant entre les noeuds 122 et 124 au moment où la tension aux bornes de la capacité 128 est mémorisée, donc de maîtriser la valeur de la tension mémorisée. Si on avait mémorisé, entre les instant t7 et t8, la tension aux bornes de la capacité 128, c'est-à-dire sans augmentation déterminée de la tension Vgs du transistor 118 à l'instant t8, le courant circulant entre les noeuds 122 et 124 au moment de cette mémorisation n'aurait pas été aussi bien maîtrisé, ce qui aurait conduit à des variations non désirées sur la valeur de la tension mémorisée. [0089] Le procédé se poursuit en commandant la commutation des signaux VD et Vech à leurs niveaux bas, par exemple aux instants successifs respectifs t10 et t11, postérieurs à l'instant t9. L'ordre dans lequel les signaux VD et Vech sont commutés à leurs niveaux bas peut être inversé. [0090] A un instant tl 2 suivant, le transistor 104 est commuté à l'état passant en commandant la commutation du signal TG à son niveau haut. A un instant t13 suivant, le transistor 104 est bloqué en commandant la commutation du signal TG à son niveau bas. Ainsi, entre les instants t12 et t13, les charges photogénérées et accumulées dans la zone 100 depuis l'instant t2 jusqu'à l'instant t13, sont transférées vers le noeud 106 (étape TRANS), du fait que le signal TG est à son niveau haut et que le potentiel électrique du noeud 106 est plus élevé que celui de la cathode de la photodiode 100. Le potentiel du noeud 106 diminue alors d'une valeur déterminée par le nombre de charges transférées. Le potentiel du noeud 106 après la commutation du transistor 104 à l'état bloqué, est appelé niveau de signal et est représentatif du nombre de charges photogénérées et accumulées dans la zone 100 entre les instants t2 et t13. Autrement dit, l'état du noeud 106 après l'instant t13 est représentatif de la quantité de lumière reçue par la zone 100 entre ces instants t2 et t13. L'étape TRANS est réalisée simultanément pour tous les pixels du capteur 1. L'instant t13 marque la fin de la période d'intégration INT commune à tous les pixels du capteur. [0091] La phase de fonctionnement globale du capteur se poursuit alors par la mémorisation (étape MEM-SIGNAL) d'une tension représentative du niveau de signal du noeud 106. Plus particulièrement, cette tension est mémorisée aux bornes de la capacité 128 de l'ensemble A ou B qui n'a pas encore été utilisé pour mémoriser un niveau de potentiel 14 du noeud 106 durant l'étape MEM-TNIT, c'est-à-dire aux bornes de la capacité 128 de l'ensemble B dans cet exemple. L'étape MEM-SIGNAL est réalisée simultanément pour tous les pixels du capteur. [0092] Pour cela, à partir d'un instant t14 suivant, la séquence de commande décrite en relation avec les instants successifs t6, t7, t8 et t9 est répétée aux instants successifs respectivement t14, t15, tl 6 et t17 à la différence que, au lieu de commuter le signal SWA aux instants t6 et t9, c'est le signal SWB qui est commuté, de façon similaire au signal SWA, aux instants respectifs tl 4 et tl 7. L'instant t17 marque la fin de l'étape MEM-SIGNAL. Lors de l'étape MEM-SIGNAL, comme cela a été indiqué précédemment, l'augmentation de la différence de potentiel entre les noeuds 106 et 122, et la durée Td2 ont les mêmes valeurs qu'à l'étape MEM-TNIT. [0093] De préférence, lors de l'étape MEM-SIGNAL, les instants tl 5 et tl 6 sont séparés l'un de l'autre par la même durée Tdl que celle séparant les instants t7 et t8. [0094] Dans cet exemple, le procédé se poursuit en commutant, de manière simultanée pour tous les pixels du capteur, les signaux VD et Vech à leurs niveaux bas, par exemple aux instants successifs respectifs t18 et t19 postérieurs à l'instant t17. L'ordre dans lequel les signaux VD et Vech sont commutés à leurs niveaux has peut être inversé. [0095] A un instant t20 suivant, l'interrupteur 120 est commuté à l'état bloqué en commandant la commutation du signal SW de son niveau haut à son niveau has. Cela permet d'isoler le noeud 122 du transistor 118, donc du noeud 124. Cela permet d'éviter toute modification, par le transistor 118, des tensions mémorisées aux bornes des capacités 128. Cette commutation est de préférence simultanée pour les pixels du capteur. Ainsi, dans cet exemple, l'instant t20 marque la fin de la phase de fonctionnement globale du capteur, ou phase globale d'acquisition et de mémorisation d'une image par le capteur. [0096] Les pixels 1 sont ensuite lus. La lecture des pixels 1 est effectuée ligne par ligne, c'est-à-dire une ligne de pixels 1 après l'autre. Lorsqu'une ligne de pixels 1 est en train d'être lue, tous les pixels 1 de la ligne reçoivent les mêmes signaux de commande, de sorte que tous les pixels de la ligne sont lus simultanément. [0097] La phase de lecture de la tension mémorisée aux bornes de la capacité d'un des ensembles A et B consiste, alors que l'interrupteur 120 est maintenu ouvert pour isoler le noeud 122 du noeud 124, à fermer l'interrupteur 130 de cet ensemble et l'interrupteur 142, pour obtenir, sur le noeud 140, un potentiel représentatif de cette tension mémorisée. Une phase de lecture est réalisée pour l'un des ensembles A et B, puis une phase de lecture est réalisée pour l'autre de ces ensembles A et B. [0098] De préférence, avant chaque phase de lecture d'un ensemble, le potentiel du noeud 122 est placé à une valeur déterminée, en fermant puis en rouvrant l'interrupteur 120 alors que le potentiel VD est maintenu à son niveau bas. [0099] Une fois que tous les pixels du capteur ont été lus, une nouvelle phase globale d'acquisition et de mémorisation d'une image, telle que décrite en relation avec les instants tl à t20, peut être mise en oeuvre. La différence entre les niveaux haut et bas du signal Vcch, la différence entre les niveaux haut et bas du signal VD, la durée Td2 et, de préférence, la durée Tdl ont des valeurs respectives identiques quel que soit le pixel considéré et/ou quel que soit l'ensemble A ou B considéré lors de la mise en oeuvre des étapes MEM-INIT et MEM-SIGNAL. [0100] Du fait que le signal utile du pixel 1 correspond à une différence entre une tension re- présentative d'un niveau d'initialisation du noeud 106, et une tension représentative d'un niveau de signal du noeud 106, cela permet de corriger le décalage ("offset") du pixel. La prévision de deux tensions pour définir le signal utile du pixel correspond à un double échantillonnage corrélé. Le pixel 1 est donc compatible avec des circuits de lecture existants mettant en oeuvre un double échantillonnage corrélé. En particulier, selon le circuit de lecture utilisé pour lire le pixel 1, on peut choisir d'adapter l'ordre dans lequel les ensembles A et B sont lus. [0101] Dans le procédé décrit ci-dessus, lors de chaque étape de mémorisation MEM-INIT, l'interruption du courant circulant entre les noeuds 122 et 124 pour bloquer la valeur de la tension aux bornes de la capacité 128 de l'ensemble A résulte de la commutation du signal SWA à son niveau bas. En outre, lors de chaque étape de mémorisation MEMSIGNAL, l'interruption du courant circulant entre les noeuds 122 et 124 pour bloquer la valeur de la tension aux bornes de la capacité 128 de l'ensemble B résulte de la commutation du signal SWB à son niveau bas. L'utilisation de deux signaux différents SWA et SWB peut conduire à l'introduction d'un décalage dans le signal utile du pixel, par exemple du fait que les temps de propagation des signaux SWA et SWB et/ou les fronts des signaux SWA et SWB et/ou les tensions de seuil des transistors 130 con-espondants peuvent, en pratique, être différents. Cela peut notamment conduire à une durée Td2 différente selon l'ensemble A ou B considéré, et donc à un décalage dans le signal utile. [0102] Dans des variantes de procédé de commande du pixel 1, on prévoit donc, lors de chaque étape MEM-INIT et lors de chaque étape MEM-SIGNAL, d'interrompre le courant circulant entre les noeuds 124 et 122 au moyen d'un même signal pour ces deux étapes. [0103] Dans une première variante de mise en oeuvre du procédé décrit en relation avec la figure 2, on prévoit d'interrompre la circulation du courant entre les noeuds 122 et 124 au moyen du signal SW. [0104] La figure 3 représente des chronogrammes illustrant cette première variante de réa- lisation. Seules les différences entre les chronogrammes de la figure 2 et ceux de la figure 3 sont ici détaillées. 16 [0105] En figure 3, entre les instants t8 et t9, à un instant t8' égal à t8-FTd2, le courant circulant entre les noeuds 122 et 124 est interrompu par l'ouverture de l'interrupteur SW, en commandant une commutation du signal SW à son niveau bas. Cette interruption du courant permet de bloquer ou échantillonner la valeur de la tension aux bornes de la capacité 128 de l'ensemble A. [0106] Puis, de manière similaire à ce qui a été décrit en relation avec la figure 2, à l'instant t9, l'interrupteur 130 de l'ensemble A est ouvert en commandant la commutation du signal SWA à son niveau bas, de manière à mémoriser, dans l'ensemble A, la tension aux bornes de la capacité 128 de cet ensemble. L'instant t9 marque la fin de l'étape de mémorisation MEM-INIT. [0107] En figure 3, avant la mise en oeuvre de l'étape MEM-SIGNAL, en plus de commuter les signaux VD et Vech à leurs niveaux bas, par exemple aux instants respectifs t10 et tl 1, le circuit 150 ferme également l'interrupteur 120 en commandant une commutation du signal SW à son niveau haut, dans cet exemple à un instant tl 3' compris entre les instants t13 et t14. [0108] En figure 3, entre les instants tl 6 et t17, à un instant tl 6' égal à t16-FTd2, le courant circulant entre les noeuds 122 et 124 est interrompu par l'ouverture de l'interrupteur SW, en commandant une commutation du signal SW à son niveau bas. Cette interruption du courant permet de bloquer ou échantillonner la valeur de la tension aux bornes de la capacité 128 de l'ensemble B. [0109] Puis, de manière similaire à ce qui a été décrit en relation avec la figure 2, à l'instant t17, l'interrupteur 130 de l'ensemble B est ouvert en commandant la commutation du signal SWB à son niveau bas, de manière à mémoriser, dans l'ensemble B, la tension aux bornes de la capacité 128 de cet ensemble. L'instant t17 marque la fin de l'étape de mémorisation MEM-SIGNAL. [0110] Dans cet exemple, comme en figure 2, le procédé se poursuit en commutant les signaux VD et Vech à leurs niveaux bas, par exemple aux instants respectifs t18 et t19. L'instant t19 marque, dans cet exemple, la fin de la phase globale d'acquisition et de mémorisation d'une image. Les tensions mémorisées dans le pixel sont ensuite lues, de manière similaire à ce qui a été décrit en relation avec la figure 2. [0111] Dans une deuxième variante de mise en oeuvre du procédé décrit en relation avec la figure 2, on prévoit d'interrompre la circulation du courant entre les noeuds 122 et 124 directement au moyen du signal Vech. [0112] La figure 4 représente des chronogrammes illustrant cette deuxième variante de réa- lisation. Seules les différences entre les chronogrammes de la figure 2 et ceux de la figure 4 sont ici détaillées. [0113] En figure 4, entre les instants t8 et t9, à un instant t8' égal à t8+Td2, le courant circulant entre les noeuds 122 et 124 est interrompu en commandant une commutation 17 du signal Vech à son niveau bas, ce qui permet de bloquer ou échantillonner la valeur de la tension aux bornes de la capacité 128 de l'ensemble A. En effet, la diminution du niveau du potentiel Vech à l'instant t8' entraine une diminution du potentiel du noeud 106, donc de la tension Vgs, ce qui se traduit par une diminution, par exemple d'au moins un facteur 10, de préférence d'au moins un facteur 100, voire d'au moins un facteur 1000, du courant circulant dans le transistor. Ainsi, le courant circulant après cette commutation du signal Vcch est considéré comme négligeable ou nul, ou, autrement dit, on considère que le courant dans le transistor 118 est interrompu par cette commutation du signal Vcch. [0114] L'homme du métier est en mesure de choisir la valeur de la différence entre les niveaux haut et bas du signal Vcch pour obtenir le fonctionnement décrit ci-dessus. A titre d'exemple, les niveaux haut et bas du potentiel Vcch sont tels que la diminution du potentiel du noeud 106 est de l'ordre de 200 mV ou plus. [0115] De manière similaire à ce qui a été décrit en relation avec la figure 2, à l'instant t9, l'interrupteur 130 de l'ensemble A est ouvert en commandant la commutation du signal SWA à son niveau bas, de manière à mémoriser, dans l'ensemble A, la tension aux bornes de la capacité 128 de cet ensemble. L'instant t9 marque la fin de l'étape de mémorisation MEM-INIT. [0116] Avant la mise en oeuvre de l'étape MEM-SIGNAL, comme cela a été décrit en relation avec la figure 2, le potentiel VD est commuté à son niveau bas, par exemple à l'instant t10. [0117] En outre, du fait que le signal Vech a été commuté à son niveau bas à l'instant t8', par rapport au procédé décrit en relation avec la figure 2, l'instant tl l est omis et le procédé se poursuit directement à l'instant t12. [0118] En figure 4, entre les instants t16 et t17, à un instant t16' égal à t16-FT(12, le courant circulant entre les noeuds 122 et 124 est interrompu en commandant une commutation du signal Vech à son niveau bas, comme cela a été décrit pour l'étape MEM-INIT de la figure 4. Cela permet de bloquer ou échantillonner la valeur de la tension aux bornes de la capacité 128 de l'ensemble B. [0119] De manière similaire à ce qui a été décrit en relation avec la figure 2, à l'instant t17, l'interrupteur 130 de l'ensemble B est ouvert en commandant la commutation du signal SWB à son niveau bas, de manière à mémoriser, dans l'ensemble B, la tension aux bornes de la capacité 128 de cet ensemble. L'instant t17 marque la fin de l'étape de mémorisation MEM-SIGNAL. [0120] Dans cet exemple, comme en figure 2, le procédé se poursuit en commutant le potentiel VD à son niveau bas, par exemple à l'instant t18. [0121] En outre, du fait que le potentiel Vech a été commuté à son niveau bas à l'instant t16', par rapport au procédé décrit en relation avec la figure 2, l'instant t19 est omis et le 18 procédé se poursuit directement à l'instant t20. L'instant t20 marque, dans cet exemple, la fin de la phase globale d'acquisition et de mémorisation d'une image. Les tensions mémorisées dans le pixel sont ensuite lues, de manière similaire à ce qui a été décrit en relation avec la figure 2. [0122] Un avantage de cette variante de réalisation est que la durée Td2 des étapes MEM- INIT et MEM-SIGNAL correspond à la durée séparant deux commutations d'un seul et même signal Vech, ce qui permet de contrôler cette durée Td2 avec plus de précision que lorsqu'elle correspond à la durée séparant la commutation d'un premier signal de la commutation d'un deuxième signal différent du premier. [0123] On a décrit, en relation avec les figures 1 à 4, un pixel 1 et des procédés de commande de ce pixel dans lesquels l'augmentation de la différence de potentiel entre les noeuds 106 et 122, pour qu'un courant de valeur maîtrisée circule entre les noeuds 122 et 124, résulte d'une augmentation du niveau du potentiel Vech fourni au noeud 112. [0124] Dans un autre mode de réalisation, on prévoit que cette augmentation de la différence de potentiel entre les noeuds 106 et 122 résulte d'une diminution du niveau d'un potentiel Vech' fourni par le circuit 150 et appliqué au noeud 132. [0125] Cet autre mode de réalisation va être décrit ci-après en relation avec les figures 5 à 7. [0126] La figure 5 représente un autre mode de réalisation d'un circuit d'un pixel 5 d'un capteur à obturation globale. Le pixel 5 est similaire au pixel 1, et seules les différences entre ces deux pixels sont ici détaillées. [0127] Plus particulièrement, le pixel 5 diffère du pixel 1 en ce que : -le potentiel Vech' est appliqué au noeud 132 ; et, -dans ce mode de réalisation, un potentiel de référence, par exemple la masse, est appliqué au noeud 112. [0128] Par ailleurs, par rapport au circuit 150 de commande décrit en relation avec les figures 1 à 4, dans ce mode de réalisation, le circuit 150 de commande des pixels 5 du capteur est configuré pour fournir le potentiel Vech' et ne fournit pas le potentiel Vech. [0129] La figure 6 représente des chronogrammes illustrant un mode de mise en oeuvre d'un procédé de commande du pixel de la figure 5. Seules les différences entre les chronogrammes de la figure 2 et ceux de la figure 6 sont ici détaillées. [0130] En particulier, par rapport à la figure 2, en figure 6 le chronogramme du potentiel Vech est omis et le chronogramme du potentiel Vech' est ajouté. Le potentiel ou signal Vech' peut prendre un niveau haut et un niveau bas. A titre d'exemple, on considère que le signal Vech' est par défaut à son niveau haut. [0131] En figure 6, à l'instant t8, le circuit 150 commande une commutation du potentiel Vech' à son niveau bas. Il en résulte une diminution correspondante du potentiel du noeud 122, donc une augmentation d'une valeur déterminée de la différence de 19 potentiel entre les noeuds 106 et 122. Cela permet au courant de valeur maîtrisée décrit en relation avec les figures 2 à 4, de circuler entre les noeuds 122 et 124. A titre d'exemple, la différence entre les niveaux haut et bas du signal Vcch est telle que la commutation du signal Vcch à son niveau bas entraîne une augmentation comprise entre 200 et 300 mV, par exemple de l'ordre de 250 mV, de la différence de potentiel entre les noeuds 106 et 122. [0132] Dans ce mode de réalisation, comme dans le mode de réalisation de la figure 2, à l'instant t9 suivant, l'ouverture de l'interrupteur 130 de l'ensemble A permet d'interrompre la circulation du courant entre les noeuds 122 et 124, donc de bloquer ou d'échantillonner la valeur de la tension présente aux bornes de la capacité 128 de l'ensemble A. [0133] En outre, l'ouverture de cet interrupteur permet d'isoler la capacité 128 du noeud 122, donc de mémoriser dans l'ensemble A la tension présente aux bornes de la capacité 128 au moment de l'interruption du courant entre les noeuds 122 et 124. L'instant t9 marque la fin de l'étape MEM-INIT. [0134] A l'instant t11, le circuit 150 commande une commutation du potentiel Vcch' à son niveau haut. [0135] A l'instant t16, le circuit 150 commande une commutation du potentiel Vcch' à son niveau bas pour que le courant de valeur maîtrisée circule entre les noeuds 122 et 124. [0136] Dans cc mode de réalisation, comme dans le mode de réalisation de la figure 2, à l'instant t17 suivant, l'ouverture de l'interrupteur 130 de l'ensemble B permet d'interrompre la circulation du courant entre les noeuds 122 et 124, donc de bloquer ou d'échantillonner la valeur de la tension présente aux bornes de la capacité 128 de l'ensemble B. [0137] En outre, l'ouverture de cet interrupteur permet d'isoler la capacité 128 du noeud 122, donc de mémoriser dans l'ensemble B la tension présente aux bornes de la capacité 128 au moment de l'interruption du courant entre les noeuds 122 et 124. L'instant t17 marque la fin de l'étape MEM-SIGNAL. [0138] Dans cet exemple, à l'instant t19, le circuit 150 commande une commutation du potentiel Vech' à son niveau haut. [0139] Dans cet exemple, l'instant t20 marque la fin de la phase globale d'acquisition et de mémorisation d'une image par le capteur. Les tensions mémorisées dans le pixel sont ensuite lues, de manière similaire à ce qui a été décrit en relation avec la figure 2. [0140] Par rapport aux procédés décrits en relation avec les figures 2 à 4, le procédé décrit en relation avec la figure 6 peut être plus énergivore du fait que la valeur des capacités 128 est généralement plus grande que celle de l'élément capacitif 110. [0141] Dans le mode de réalisation de la figure 6, l'interruption du courant circulant entre les noeuds 122 et 124 est mise en oeuvre de manière identique à ce qui a été décrit en relation avec la figure 2, c'est-à-dire par exemple avec le signal SWA lors des étapes MEM-TNTT et avec le signal SWB lors des étapes SWB. Les mêmes problèmes que ceux décrits en relation avec la figure 2 peuvent alors se poser. [0142] On prévoit alors d'adapter la variante dc réalisation décrite en relation avec la figure 3, au procédé décrit en relation avec la figure 6. [0143] La figure 7 représente des chronogrammes illustrant l'application, au procédé de la figure 6, de la variante décrite en relation avec la figure 3. Seules les différences entre les chronogrammes dc la figure 6 et ceux dc la figure 7 sont détaillées. [0144] En figure 7, entre les instants t8 et t9, à un instant t8' égal à t8+Td2, le courant circulant entre les noeuds 122 et 124 est interrompu par l'ouverture de l'interrupteur SW, en commandant une commutation du signal SW à son niveau bas. Cette interruption du courant permet de bloquer ou échantillonner la valeur de la tension aux bornes de la capacité 128 de l'ensemble A. [0145] De manière similaire à ce qui a été décrit en relation avec la figure 6, à l'instant t9, l'interrupteur 130 de l'ensemble A est ouvert en commandant la commutation du signal SWA à son niveau bas, de manière à mémoriser, dans l'ensemble A, la tension aux bornes de la capacité 128 de cet ensemble. L'instant t9 marque la fin de l'étape de mémorisation MEM-INIT. [0146] En figure 7, avant la mise en oeuvre de l'étape MEM-SIGNAL, en plus de commuter le signal VD à son niveau bas (instant t10) et le signal Vech' à son niveau haut (instant t11), le circuit 150 commande également une commutation du signal SW à son niveau haut, dans cet exemple à un instant t11' compris entre les instants tl l et t12. [0147] En figure 7, entre les instants t16 et t17, à un instant t16' égal à t16-FT(12, le courant circulant entre les noeuds 122 et 124 est interrompu par l'ouverture de l'interrupteur SW, en commandant une commutation du signal SW à son niveau bas. Cette interruption du courant permet de bloquer la valeur de la tension aux bornes de la capacité 128 de l'ensemble B. [0148] De manière similaire à ce qui a été décrit en relation avec la figure 6, à l'instant t17, l'interrupteur 130 de l'ensemble B est ouvert en commandant la commutation du signal SWB à son niveau bas, de manière à mémoriser, dans l'ensemble B. la tension aux bornes de la capacité 128 de cet ensemble. L'instant t17 marque la fin de l'étape de mémorisation MEM-SIGNAL. [0149] Dans cet exemple, comme en figure 6, le procédé se poursuit en commutant le signal VD à son niveau bas (instant t18) et le signal Vech' à son niveau haut (instant t19). [0150] Dans cet exemple, après l'étape MEM-SIGNAL, le signal SW est laissé à son niveau bas. Ainsi, dans cet exemple, l'instant t19 marque la fin de la phase globale d'acquisition et de mémorisation d'une image par le capteur. Les tensions mémorisées dans le pixel sont ensuite lues, de manière similaire à ce qui a été décrit en relation 21 avec la figure 2. [0151] On a décrit des pixels 1 et 5 comprenant un élément capacitif 110 connecté entre des noeuds 106 et 112. En pratique, une ou plusieurs capacités intrinsèques peuvent être connectées au noeud 106, et former un pont diviseur capacitif avec l'élément 110. Dans le pixel 1, l'homme du métier est alors en mesure de déterminer, notamment en fonction des capacités intrinsèques du noeud 106, la valeur de l'élément capacitif et l'amplitude de la différence de potentiel entre les niveaux haut et bas du signal Vcch qui permettent le fonctionnement décrit en relation avec les figures 2, 3, 4. [0152] Dans le pixel 5, l'élément capacitif 110 peut correspondre aux seules capacités in- trinsèques du noeud 106. [0153] Dans d'autres variantes de réalisation non illustrées, on prévoit que le pixel 1 ou 5 comprenne plus de deux ensembles A et B d'une capacité 128 en série avec un interrupteur 130 reliant la capacité 128 au noeud 122. Chaque ensemble supplémentaire est alors connecté entre les noeuds 122 et 132, de manière similaire aux ensembles A et B. L'interrupteur 130 de chaque ensemble supplémentaire est alors de préférence commandé par un signal SWX spécifique à cet ensemble. [0154] Chaque ensemble supplémentaire permet de mémoriser une tension supplémentaire représentative d'un potentiel ou état du noeud 106. Cela permet par exemple de mémoriser un premier niveau de signal après une première durée d'intégration, par exemple dans l'ensemble B comme cela a été décrit précédemment, et un deuxième niveau de signal correspondant à une durée d'intégration plus longue dans un ensemble 128, 130 supplémentaire. La prévision de plusieurs durées d'intégration pour une même phase globale d'intégration permet de sélectionner, une fois qu'ils ont été lus, le premier ou le deuxième niveau de signal en fonction de la lumière reçue pendant la phase d'intégration, par exemple pour réaliser un capteur haute dynamique (HDR de l'anglais "High Dynamic Range"). [0155] L'homme du métier est en mesure d'adapter les modes de réalisation, de mises en oeuvre et variantes décrits ci-dessus au cas de pixels 1 ou 5 comprenant plus de deux ensembles A et B d'une capacité 128 et d'un interrupteur 130. En particulier, la séquence identique de commutations de signaux permettant de mémoriser une tension dans l'un quelconque des ensembles A et B est mise en oeuvre pour mémoriser une tension dans chaque ensemble supplémentaire, la durée Td2, et, de préférence la durée Td1, étant identiques quel que soit l'ensemble dans lequel cette tension est mémorisée, et quel que soit le pixel considéré. En outre, chaque tension mémorisée dans un ensemble supplémentaire est lue lors d'une phase de lecture identique à celle décrite pour chacun des ensembles A et B. éventuellement en prévoyant de mettre le noeud 122 à une valeur déterminée avant cette phase de lecture. [0156] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. En particulier, l'homme du métier est en mesure d'adapter les procédés de commande décrits au cas d'un pixel 1 dans lequel un potentiel différent de la niasse GND est appliqué au noeud 132, la tension aux bornes de chaque capacité 128 et la tension au noeud 122 étant alors référencées par rapport à ce potentiel. [0157] En outre, l'homme du métier est en mesure d'adapter les modes de réalisation, modes de mise en oeuvre et variantes qui ont été décrits au cas où les charges accumulées dans la zone 100 et transférées vers le noeud 106 sont des trous plutôt que des électrons, notamment en adaptant le potentiel d'alimentation, le type (canal N ou P) des transistors MOS et/ou les niveaux haut et bas des signaux de commande. [0158] Par ailleurs, l'homme du métier est en mesure d'adapter les modes de réalisation, modes de mise en oeuvre et variantes qui ont été décrits au cas où les transistors MOS sont remplacés par des transistors d'autres technologies et/ou au cas où tout ou partie des interrupteurs des pixels 1 et 5 sont mis en oeuvre autrement que par des transistors MOS. [0159] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. 23 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] REVENDICATIONSCapteur d'image comprenant une matrice de pixels (1, 5) comportant chacun : un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel (V D) et un noeud (122) interne du pixel, une grille du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ; un élément capacitif (110) dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles (A, B) comprenant chacun une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122) du pixel, le capteur comprenant en outre un circuit (150) configuré pour, lors de chaque mémorisation (MEM-INIT, MEM-SIGNAL) d'une tension dans un des ensembles (A, B) d'un pixel, commander une augmentation d'une valeur déterminée d'une différence de potentiel entre le noeud de diffusion flottant et le noeud interne du pixel. Capteur selon la revendication 1, dans lequel, pour commander ladite augmentation, le circuit (150) est configuré, lors de ladite mémorisation, pour commander une commutation, d'un premier niveau à un deuxième niveau de préférence inférieur au premier niveau, d'un potentiel (Vech') appliqué à une borne (132) de la première capacité (128) dudit ensemble (A, B), ladite borne étant opposée au deuxième interrupteur (130) dudit ensemble (A, B). Capteur selon la revendication 1, dans lequel, pour commander ladite augmentation, le circuit (150) est configuré, lors de ladite mémorisation, pour commander une commutation, d'un troisième niveau à un quatrième niveau de préférence supérieur au troisième niveau, d'un potentiel (Vech) appliqué à une deuxième borne (112) de l'élément capacitif (110). Capteur selon l'une quelconque des revendications 1 à 3, dans lequel le circuit (150) est configuré, lors de ladite mémorisation : pour commander, après ladite augmentation, l'interruption d'un courant circulant entre le premier noeud (124) et le noeud interne (122) du pixel ; et pour séparer d'une même première durée (Td2) la commande de ladite augmentation, de la commande de l'interruption du courant, ladite 24 [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] première durée (Td2) étant identique quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue ladite mémorisation. Capteur selon la revendication 4 prise dans sa dépendance à la revendication 2, dans lequel, pour commander ladite interruption du courant, le circuit est configuré, lors de ladite mémorisation (MEM-INIT, MEMSIGNAL), pour : -commander une ouverture du premier interrupteur (120) du pixel ; ou -commander une ouverture du deuxième interrupteur (130) dudit ensemble (A, B). Capteur selon la revendication 4 prise dans sa dépendance à la revendication 3, dans lequel, pour commander ladite interruption du courant, le circuit est configuré, lors de ladite mémorisation (MEM-INIT, MEMSIGNAL), pour : -commander une commutation, du quatrième niveau au troisième niveau, du potentiel (Vech) appliqué à la deuxième borne (112) de l'élément capacitif (110) ; ou -commander une ouverture du premier interrupteur (120) du pixel ; ou -commander une ouverture du deuxième interrupteur (130) dudit ensemble (A, B). Capteur selon l'une quelconque des revendications 1 à 6, dans lequel le circuit (150) est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour commander une commutation du potentiel (VD) appliqué au premier noeud (124), d'un cinquième niveau à un sixième niveau de préférence supérieur au cinquième niveau, préalablement à ladite augmentation. Capteur selon la revendication 7 prise dans sa dépendance à l'une quelconque des revendications 4 à 6, dans lequel le circuit (150) est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour séparer d'une même deuxième durée (Td1) la commande de l'interruption du courant, de la commande de la commutation, du cinquième au sixième niveau, du potentiel (VD) appliqué au premier noeud, ladite deuxième durée (Td1) étant identique quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue la mémorisation. Capteur selon l'une quelconque des revendications 7 ou 8, dans lequel le circuit (150) est configuré, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL), pour : -maintenir le sixième niveau du potentiel (VD) appliqué au premier 25 [Revendication 10] [Revendication 11] [Revendication 12] noeud (124), au moins jusqu'à l'interruption du courant ; -maintenir fermés le premier interrupteur (120) du pixel et le deuxième interrupteur (130) dudit ensemble (A, B), au moins jusqu'à l'interruption du courant ; et -commander une ouverture du deuxième interrupteur (130) dudit ensemble (A, B) après l'interruption dudit courant. Procédé de commande d'un capteur d'image comprenant une matrice de pixels (1, 5) comportant chacun : un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel (VD) et un noeud (122) interne du pixel, une grille du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ; un élément capacitif (110) dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles (A, B) comprenant chacun une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122) du pixel, le procédé comprenant des mémorisations (MEM-INIT, MEMSIGNAL) de tensions dans lesdits plusieurs ensembles (A, B) desdits pixels (13), chaque mémorisation dans un ensemble d'un pixel comprenant une commande d'une augmentation d'une valeur déterminée d'une différence de potentiel entre le noeud de diffusion flottant (106) et le noeud interne (122) du pixel. Procédé selon la revendication 10, dans lequel la commande de ladite augmentation comprend : -une commande d'une commutation, d'un premier niveau à un deuxième niveau de préférence inférieur au premier niveau, d'un potentiel (Vech') appliqué à une borne (132) de la capacité (128) dudit ensemble (A, B), ladite borne (132) étant opposée au deuxième interrupteur dudit ensemble ; ou -une commande d'une commutation, d'un troisième niveau à un quatrième niveau de préférence supérieur au troisième niveau, d'un potentiel (Vech) appliqué à une deuxième borne (112) de l'élément capacitif (110). Procédé selon la revendication 10 ou 11, dans lequel ladite mémorisation (MEM-INIT, MEM-SIGNAL) comprend, après ladite augmentation, une commande d'une interruption d'un courant circulant entre le premier noeud (124) et le noeud interne (122) du pixel, une même 26 [Revendication 13] [Revendication 14] [Revendication 15] première durée (Td2) séparant la commande de ladite augmentation, de la commande de l'interruption du courant quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue la mémorisation. Procédé selon l'une quelconque des revendications 10 à 12, dans lequel ladite étape de mémorisation (MEM-INIT, MEM-SIGNAL) comprend, préalablement à ladite augmentation, une commande d'une commutation du potentiel (VD) appliqué au premier noeud (124), d'un cinquième niveau de préférence bas à un sixième niveau de préférence haut, de préférence en séparant d'une même deuxième durée (Tdl) la commande de l'interruption du courant de la commande de la commutation au sixième niveau du potentiel (VD) appliqué au premier noeud (124), ladite deuxième durée (Tdl) étant identique quels que soient ledit pixel et ledit ensemble (A, B) du pixel dans lequel s'effectue la mémorisation. Procédé selon la revendication 13, dans lequel, lors de ladite mémorisation (MEM-INIT, MEM-SIGNAL) : -le potentiel (VD) appliqué au premier noeud (124) est maintenu au sixième niveau, au moins jusqu'à l'interruption du courant ; -le premier interrupteur (120) du pixel et le deuxième interrupteur (130) dudit ensemble (A, B) sont maintenus fermés au moins jusqu'à l'interruption du courant ; et -le deuxième inten-upteur (130) dudit ensemble (A, B) est ouvert après l'interruption du courant. Capteur selon l'une quelconque des revendications 1 à 9 ou procédé selon l'une quelconque des revendications 10 à 14, dans lequel, dans chacun desdits pixels (1, 5), une source du premier transistor (118) n'est pas reliée à une source de courant constant de polarisation.