FR 3098986 A1 20210122 FR 1907925 A 20190715 Description Titre de l'invention : Protection d'un circuit intégré contre un percement d'un contact source et/ou drain [0001] Des modes de réalisation de l'invention concernent les circuits intégrés, et notamment ceux réalisés sur un substrat de type silicium sur isolant, par exemple du type silicium totalement déserté sur isolant (FDSOI : Fully Depleted Silicon On Insulator) et plus particulièrement la protection de tels circuits intégrés contre des percements des contacts de source et/ou de drain susceptibles alors de venir contacter les régions de grille arrière (back gate) des transistors MOS. [0002] Sur la figure 1, la référence ICI désigne un circuit intégré de structure classique, comportant un substrat de type silicium sur isolant, et plus particulièrement de type silicium totalement déserté sur isolant. [0003] Un tel substrat comporte classiquement un film semiconducteur FML situé au-dessus d'une couche isolante enterrée BOX elle-même située au-dessus d'un substrat porteur comportant dans cet exemple un premier caisson semiconducteur 1 ayant un type de conductivité P et un deuxième caisson semiconducteur 2 ayant un type de conductivité N, ces deux caissons étant électriquement isolés l'un de l'autre par une tranchée d'isolation STI, ici une tranchée d'isolation peu profonde. [0004] Dans et sur la partie du film semiconducteur FLM située à gauche de la figure 1, est situé un transistor NMOS TRN tandis qu'un transistor TRP est situé dans et sur la partie droite du film semiconducteur FLM. [0005] Plus précisément, le transistor TRN comporte au sein du film semiconducteur FLM une région de source SN et une région de drain DN dopées N-F, et une région isolée de grille avant GN. [0006] Lc transistor TRP comporte également une région de source SP, une région de drain DP et une région isolée de grille avant GP. Les régions de source et de drain du transistor TRP sont dopées P-F. [0007] La partie 10 du caisson semiconducteur 1 située sous le transistor TRN comporte dans sa partie supérieure une région surdopée P+ formant une grille arrière BGN pour ce transistor TRN. [0008] Cette pille arrière BGN est polarisable via un contact pris sur une région surdopée P+ d'une partie 11 du premier caisson semiconducteur 1. [0009] La partie 20 du deuxième caisson semiconducteur 2 comporte une région supérieure surdopée N+, située sous la couche isolante enterrée BOX et formant une grille arrière BGP pour le transistor TRP. [0010] Cette pille arrière BGP est polarisable par un contact pris sur une région surdopée 2 N+ d'une partie 21 du deuxième caisson 2. [0011] Les flèches verticales symbolisent les différents contacts pris sur les régions corres- pondantes de prises de contact, par exemple les régions de prise de contact SN, DN, SP, DP correspondant aux régions de source et de drain des transistors TRN et TRP et permettant de polariser les régions scmiconductriccs correspondantes. [0012] Ces contacts sont classiquement des plots électriquement conducteurs, par exemple en tungstène, reliant les régions scmiconductriccs correspondantes à des pistes métalliques du premier niveau de métallisation du circuit intégré. [0013] Ces différents contacts sont classiquement enrobés dans un matériau diélectrique communément désigné par l'homme du métier sous la dénomination de PMD (Pré Métal Diélectrique). [0014] Or, comme illustré schématiquement sur la figure 2, il est possible, lors du procédé de fabrication du circuit intégré et en particulier lors de la réalisation de ces contacts, que l'un au moins de ces contacts perce non seulement la région semiconductrice correspondante destinée à être polarisée par ce contact, mais également la partie sousjaccntc de la couche isolante enterrée BOX pour venir contacter la grille arrière du transistor correspondant. [0015] Sur la figure 2, on a représenté un tel percement, par exemple de la région de drain DN. [0016] Le contact CT a alors percé cette région de drain DN, la partie sous-jacente de la couche isolante enterrée BOX pour venir contacter la grille arrière BGN du transistor TRN. [0017] 11 y a alors un court-circuit entre le drain du transistor TRN et sa grille arrière ce qui est bien sûr préjudiciable pour le fonctionnement du transistor TRN. [0018] Ce risque de percement est d'autant plus élevé que l'épaisseur du film semi- conducteur FLM est faible, ce qui est le cas en particulier pour les technologies FDSOI dans lesquelles l'épaisseur de ce film semiconducteur est de l'ordre de quelques nanomètres. [0019] 11 existe donc un besoin d'apporter une solution à ce problème ; [0020] Selon un aspect, il est proposé un circuit intégré comportant au moins un transistor MOS situé dans et sur un film semiconducteur d'un substrat de type silicium sur isolant, par exemple du type silicium totalement déserté sur isolant, et possédant sous une couche isolante enterrée, une première région de grille arrière et deux premières régions auxiliaires respectivement situées sous des régions de prises de contact source et drain du transistor NMOS et ayant un type de conductivité opposé à celui de la première région de grille arrière et identique à celui des régions de prises de contact source et drain du transistor NMOS. [0021] De ce fait, même si un contact perce par exemple la région de drain ou la région de 3 source du transistor, jusqu'à atteindre la région située sous la couche isolante enterrée, ce contact viendra toucher la région auxiliaire semiconductrice correspondante de même type de conductivité que la région de source ou de drain et non pas la région de grille enterrée qui a le type de conductivité opposé. [0022] Dans ce cas la polarisation du contact aura pour effet de polariser la jonction PN constituée par la région auxiliaire et la région de grille enterrée (ou grille arrière). Dans la mesure où les sources et drains des transistors NMOS (respectivement PMOS) sont polarisés positivement (respectivement négativement) vis-à-vis de leur grille arrière, les jonctions PN sont systématiquement polarisées en inverse. [0023] TI n'y aura donc pas de court-circuit entre la source ou le drain et la région de grille arrière mais uniquement la circulation d'un très faible courant de fuite. [0024] Selon un mode de réalisation, le circuit intégré comporte dans et sur le film semi- conducteur au moins un transistor PMOS, électriquement isolé du transistor NMOS, et possédant sous la couche isolante enterrée, une deuxième région de grille arrière et deux deuxièmes régions auxiliaires, électriquement isolées de la première région de grille arrière, les deux deuxièmes régions auxiliaires étant respectivement situées sous des régions de prises de contact source et drain du transistor PMOS et ayant un type de conductivité opposé à celui de la deuxième région de grille arrière et identique à celui des régions de prises de contact source et drain du transistor PMOS. [0025] Selon un mode de réalisation, le film semiconducteur situé au-dessus de la couche isolante enterrée, possède une première partie dans et sur laquelle est situé le transistor NMOS et une deuxième partie, électriquement isolée de la première partie, dans et sur laquelle est situé le transistor PMOS, le substrat de type silicium sur isolant comportant [0026] -un premier caisson semiconducteur comportant la première région de grille an-ière ayant un type de conductivité opposé à celui des régions de source et de drain du transistor NMOS et les deux premières régions auxiliaires situées de part et d'autre de la première région de grille arrière, et [0027] -un deuxième caisson semiconducteur comportant la deuxième région de grille arrière, électriquement isolée de la première région de grille arrière, ayant un type de conductivité opposé à celui des régions de source et de drain du transistor PMOS et les deux deuxièmes régions auxiliaires situées de part et d'autre de la deuxième région de grille arrière. [0028] Selon un mode de réalisation, les régions de prises de contact source et drain du transistor NMOS sont de type de conductivité N, le premier caisson et la première région de grille arrière sont de type de conductivité P, les régions de prises de contact source et drain du transistor PMOS sont de type de conductivité P, et le deuxième caisson et la deuxième région de grille arrière sont de type de conductivité N. [0029] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : [0030] [0031] [fig.2], déjà décrites, illustrent l'art antérieur, [0032] [fig.3] et [0033] [fig.4] illustrent un mode de réalisation de l'invention. [0034] Les figures 3 et 4 sont des vues correspondant aux vues des figures 1 et 2, respec- tivement. [0035] Y est illustré un circuit intégré -1C comportant un transistor NMOS TRN et un transistor PMOS TRP situé dans et sur un film semiconducteur FLM d'un substrat de type silicium sur isolant, et tout particulièrement de type silicium totalement déserté sur isolant (FDSOI). [0036] Cc film semiconducteur FLM est situé au-dessus d'une couche isolante enterrée BOX. [0037] Les régions de source SN et de drain DN du transistor TRN sont de type conductivité N+ tandis que les régions de source SP et de drain DP du transistor TRP sont de type de conductivité P+. [0038] Par ailleurs, à des fins de simplification, les références SN et DN, SP et DP, désignent également les régions de prises de contact de ces régions de source et de drain. [0039] Ce sont sur ces régions de prises de contact que vont s'appuyer les contacts, schématisés par les flèches verticales, destinés à polariser ces régions. [0040] Les deux transistors TRN et TRP sont mutuellement électriquement isolés par des régions d'isolation STI. [0041] Le transistor TRN comporte une grille arrière BGN, dopée P-F, située sous la couche isolante enterrée BOX dans la zone supérieure de la partie 10 d'un premier caisson semiconducteur 1, située sous le transistor TRN. [0042] Cette grille arrière BGN est polarisable via la partie 11 du premier caisson semi- conducteur. [0043] De même, le transistor TRP possède une région de grille arrière BGP, dopée N+, et située également dans la zone supérieure de la partie 20 d'un deuxième caisson semiconducteur, située sous le transistor TRP, et polarisable par l'intermédiaire de la partie 21 de ce deuxième caisson semiconducteur. [0044] Par contre, à la différence de l'art antérieur, le circuit intégré possède deux premières régions auxiliaires RXSN et RXDN situées de part et d'autre de la région de grille arrière BGN du transistor TRN, et ayant un type de conductivité identique à celui des régions de prise de contact SN et DN, soit ici le type de conductivité N. [0045] Par conséquent, ces régions auxiliaires RXSN et RXDN ont un type de conductivité opposé à celui de la grille arrière BGN. [0046] Ces deux premières régions auxiliaires RXSN et RXDN sont respectivement situées sous les régions de prises de contact SN et DN de source et de drain du transistor TRN de sorte qu'en cas de percement du contact sur l'une ou les deux régions SN et DN, celui-ci vienne contacter la ou les régions correspondantes RXSN et RXDN. [0047] De même, le circuit intégré TC comporte deux deuxièmes régions auxiliaires RXSP et RXDP situées de part et d'autre de la grille arrière BGP du transistor TRP, et sous respectivement les régions de prises de contact de source et de drain SP et DP. [0048] Ces deuxièmes régions auxiliaires RXSP et RXDP ont un type de conductivité identique à celui des régions de prise de contact de source et de drain SP et DP, soit ici le type de conductivité P, cc type de conductivité étant par conséquent opposé à celui de la région de grille arrière BOP. [0049] Ainsi, comme illustré schématiquement sur la figure 4, en cas de percement d'un contact CT, comme par exemple celui destiné à polariser la région de drain DN du transistor TRN, cc contact traverse la région de prise de contact de drain DN, la partie correspondante sous-jacente de la couche isolante enterrée BOX pour venir contacter la première région auxiliaire correspondante RXDN. [0050] De ce fait, il n'y a pas de court-circuit entre la région de drain DN et la grille arrière BGN du transistor TRN. 6 [Revendication 1] [Revendication 2] [Revendication 3] REVENDICATIONSCircuit intégré, comportant au moins un transistor MOS (TRN) situé dans et sur un film semiconducteur (FLM) d'un substrat de type silicium sur isolant et possédant sous une couche isolante enterrée (BOX), une première région de grille arrière (BGN) et deux premières régions auxiliaires (RXSN, RXDN) respectivement situées sous des régions de prises de contact source et drain (SN, DN) du transistor NMOS (TRN) et ayant un type de conductivité opposé à celui de la première région de grille arrière (BGN) et identique à celui des régions de prises de contact source et drain (SN, DN) du transistor NMOS. Circuit intégré selon la revendication 1, comportant en outre dans et sur le film semiconducteur (FLM) au moins un transistor PMOS (TRP), électriquement isolé du transistor NMOS (TRN), et possédant sous la couche isolante enterrée (BOX), une deuxième région de grille arrière (BGP) et deux deuxièmes régions auxiliaires (RXSP, RXDP), électriquement isolées de la première région de grille arrière (BGN), les deux deuxièmes régions auxiliaires (RXSP, RXDP) étant respectivement situées sous des régions de prises de contact source et drain (SP, DP) du transistor PMOS (TRP) et ayant un type de conductivité opposé à celui de la deuxième région de grille arrière (BGP) et identique à celui des régions de prises de contact source et drain (SP, DP) du transistor PMOS (TRP). Circuit intégré selon la revendication 2, dans lequel le film semiconducteur (FLM) situé au-dessus de la couche isolante enterrée, possède une première partie dans et sur laquelle est situé le transistor NMOS (TRN) et une deuxième partie, électriquement isolée de la première partie, dans et sur laquelle est situé le transistor PMOS (TRP), le substrat de type silicium sur isolant comportant -un premier caisson semiconducteur (1) comportant la première région de grille arrière (BGN) ayant un type de conductivité opposé à celui des régions de source et de drain (SN, DN) du transistor NMOS et les deux premières régions auxiliaires (RXSN, RXDN) situées de part et (l'autre de la première région de grille arrière (BGN), et -un deuxième caisson semiconducteur (2) comportant la deuxième région de grille arrière (BGP), électriquement isolée de la première région de grille arrière (BGN), ayant un type de conductivité opposé à celui des régions de source et de drain (SP, DP) du transistor PMOS 7 [Revendication 4] (TRP) et les deux deuxièmes régions auxiliaires (RXSP, RXDP) situées de part et d'autre de la deuxième région de grille arrière (BGP). [Revendication 5] Circuit intégré selon la revendication 3, dans lequel les régions de prises de contact source et drain (SN, DN) du transistor NMOS sont de type de conductivité N, et le premier caisson (1) et la première région de grille arrière (BGN) sont de type de conductivité P, et les régions de prises de contact source et drain (SP, DP) du transistor PMOS (TRP) sont de type de conductivité P, et le deuxième caisson (2) et la deuxième région de grille arrière (BGP) sont de type de conductivité N. Circuit intégré selon l'une des revendications précédentes, dans lequel le substrat est du type silicium totalement déserté sur isolant.