FR 3096474 A1 20201127 FR 1905246 A 20190520 Description Titre de l'invention : Procédé de régulation de tension d'alimentation et circuit intégré correspondant [0001] Des modes de mise en oeuvre et de réalisation concernent les circuits intégrés, en par- ticulier les circuits intégrés comportant un régulateur de tension d'alimentation et un générateur d'horloge commandable. [0002] Un régulateur de tension d'alimentation est normalement confieuré pour fournir une tension d'alimentation stable à un dispositif annexe, équivalent à une charge du point de vue du régulateur. [0003] Cela étant, la charge peut varier en fonction de l'activité du dispositif annexe. La variation de la charge peut être rapide au point que la réponse du régulateur est trop lente pour réguler la tension d'alimentation. C'est le cas en particulier pour des régulateurs qui ne disposent que d'une relativement faible capacité interne, ou des régulateurs qui ne disposent pas d'un élément capacitif externe dédié. [0004] Cela se traduit par des phénomènes de dépassement positif de la tension d'alimentation en cas de diminution brutale de la charge (« overshoot » selon le vocable usuel anglais), et de dépassement négatif de la tension d'alimentation en cas d'augmentation brutale de la charge (« undershoot » selon le vocable usuel anglais). [0005] Lors des dépassements positif et négatif, la tension d'alimentation peut dépasser des limites de fonctionnement du dispositif alimenté par le régulateur, ce qui peut être dangereux pour les dispositifs alimentés. [0006] Une variation d'activité du dispositif annexe, et donc une variation de la charge équivalent et un risque de dépassement de la tension d'alimentation, se produit notamment en cas de modification de la fréquence d'un signal d'horloge. La modification de la fréquence du signal d'horloge peut être commandée par exemple par un utilisateur. [0007] En effet, les signaux d'horloge sont classiquement générés par des dispositifs né- cessitant d'être complétement arrêtés avant de redémarrer avec une nouvelle fréquence. Pendant le redémarrage, un signal d'horloge basse fréquence, par exemple à 4MHz ou 16MHz, généré par un générateur élémentaire, est substitué au signal d'horloge. [0008] Par conséquent, même si la variation du changement de fréquence commandé n'est théoriquement pas suffisamment élevée pour engendrer des dépassements de tension d'alimentation (par exemple une variation de 30MHz pour passer de 170 MHz à 140MHz, de la fréquence initiale à la fréquence modifiée), les variations de la fréquence d'horloge initiale à la fréquence de l'horloge de substitution puis à la fréquence d'horloge modifiée d'amplitudes plus élevées peuvent chacune engendrer un 2 dépassement de la tension d'alimentation. [0009] Il a été proposé de diviser les fréquences du signal d'horloge lors de chacune desdites transitions, au moyen d'un diviseur de fréquence classique dont le rapport de division est d'un demi (1/2), c'est-à-dire un diviseur de fréquence qui ne peut diviser que par des puissances de 2. [0010] Cependant, pour des fréquences d'horloges supérieures 120MHz, une division par 2 de la fréquence engendre tout de même une variation d'amplitude importante, supérieure à 60MHz, pouvant causer des dépassements de la tension d'alimentation. [0011] Or, il est souhaitable d'augmenter les fréquences des signaux d'horloges sans pour autant introduire des dépassements de la tension d'alimentation lors d'une modification de la fréquence du signal d'horloge. [0012] Selon un aspect, il est proposé un procédé de modification de la fréquence d'un signal d'horloge, le signal d'horloge cadençant un circuit intégré alimenté par un régulateur de tension, comprenant, en réponse à une commande de ladite modification, une variation de la fréquence du signal d'horloge comprenant au moins une série de divisions successives de la fréquence du signal d'horloge en des signaux intermédiaires successifs de fréquences intermédiaires respectives ladite au moins une série étant configure° pour permettre une régulation d'une tension d'alimentation par ledit régulateur. [0013] En d'autres termes, il est proposé de réguler la tension d'alimentation, c'est-à-dire de prévenir les dépassements positifs et négatifs de la tension d'alimentation, dans le cas d'une modification de la fréquence du signal d'horloge, en passant par au moins une série de divisions de la fréquence du signal d'horloge, de façon à uniformiser la variation de la fréquence. Ladite au moins une série de divisions successives comprend donc plusieurs divisions successives de la fréquence du signal d'horloge, et avantageusement au moins trois divisions. [0014] Uniformiser la variation via ladite série permet ainsi d'être adapté au temps de réponse du régulateur et de ne pas engendrer de dépassement de tension d'alimentation. [0015] En outre, ce procédé peut s'adapter à tout type de régulateur existant et pouvant bé- néficier de divers avantages, pour pouvoir utiliser ces régulateurs et bénéficier de leurs avantages à des fréquences d'horloges plus élevées, sans avoir à modifier la conception des régulateurs. [0016] Selon un mode de mise en oeuvre, le rapport de chaque division de ladite au moins une série varie d'une division à une autre de façon à ne pas engendrer un différentiel de fréquences entre deux fréquences successives de la série supérieur à une limite. [0017] En effet, les divisions ayant un rapport variable, ce mode de mise en oeuvre permet de commencer à diviser une fréquence élevée avec un rapport plus faible, par exemple 3 1/10 ou 1/8, et d'augmenter progressivement les rapports de divisions de la série jusqu'à atteindre ou se rapprocher de la fréquence voulue. [0018] Avantageusement, la limite est strictement inférieure à la moitié de la fréquence du signal d'horloge. [0019] Par exemple, la limite du différentiel de fréquence tolérée peut être comprise entre 45MHz et 60MHz, par exemple 50MHz, et les fréquences du signal d'horloge peut être supérieure à 150MHz. [0020] Selon un mode de mise en oeuvre, chaque division de fréquence comprend un retrait périodique d'un premier nombre de pulsations par groupe d'un deuxième nombre de pulsations du signal d'horloge, de sorte que le rapport du premier nombre sur le deuxième nombre définit le rapport de division de chaque division. [0021] En d'autres termes, pour diviser la fréquence à un rapport N/D, on transmet le signal d'horloge en y bloquant N pulsations périodiquement dans des groupes de D pulsations. Ou en encore d'autres termes, pour générer les signaux intermédiaires, on ne modifie pas la forme des pulsations du signal d'horloge (cc qui est le cas des diviseurs classiques), mais on modifie le nombre de pulsations du signal d'horloge. [0022] Ce mode de mise en oeuvre correspond à une division numérique de fréquence, et est avantageux en matière de simplicité d'implémentation, d'efficacité et de paratnétrage commandé. Cela étant, dans cc cas, les signaux intermédiaires risquent de ne pas être fonctionnels pour commander certaines actions, notamment des actions à fonctionnement synchrone, et une attention particulière devra être poilée aux actions exécutées lors du régime transitoire. [0023] La fréquence du signal d'horloge est modifiée d'une fréquence initiale à une fréquence finale, et ladite variation peut comprendre une série décroissante de divisions de la fréquence initiale du signal d'horloge, un redémarrage de la génération du signal d'horloge à la fréquence finale, puis une série croissante de divisions de la fréquence finale du signal d'horloge. [0024] Ainsi ladite au moins une série comprend deux séries de divisions, l'une sur la fréquence initiale, l'autre sur la fréquence finale. [0025] Lors du redémarrage, un signal d'horloge de substitution peut être généré dis- tinctement. [0026] Selon un autre aspect, il est proposé un circuit intégré comprenant un régulateur de tension d'alimentation, un générateur de signal d'horloge apte à recevoir une commande de modification de la fréquence du signal d'horloge, et des moyens diviseurs de fréquences configurés pour, en réponse à ladite commande, faire varier la fréquence du signal d'horloge avec au moins une série de divisions successives de la fréquence du signal d'horloge en des signaux intermédiaires successifs de fréquences intermédiaires respectives, de sorte que ladite au moins une série est configurée pour permettre une régulation d'une tension d'alimentation par ledit régulateur. [0027] Selon un mode de réalisation, les moyens diviseurs de fréquences sont configurés de sorte que le rapport de division de chaque division de ladite au moins une série varie d'une division à une autre de façon à ne pas engendrer un différentiel de fréquences entre deux fréquences successives de la série supérieur à une limite. [0028] Par exemple, ladite limite est strictement inférieure à la moitié de la fréquence du signal d'horloge. [0029] Selon un mode de réalisation, les moyens diviseurs de fréquences sont configurés pour que ladite au moins une série de divisions successives comprenne au moins trois divisions. [0030] Selon un mode de réalisation, les moyens diviseurs de fréquences comprennent un premier compteur-comparateur d'un premier nombre paramétrable dans un registre, et un deuxième compteur-comparatcur d'un deuxième nombre paramétrable dans un registre, le premier compteur-comparateur et le deuxième compteur-comparateur étant conjointement configurés pour retirer périodiquement le premier nombre de pulsations par groupe du deuxième nombre de pulsations du signal d'horloge, de sorte que le rapport du premier nombre sur le deuxième nombre définit le rapport de division de chaque division. [0031] Selon un mode de réalisation, ladite commande commandant une modification de la fréquence du signal d'horloge d'une fréquence initiale à une fréquence finale, les moyens diviseurs de fréquences sont configurés pour faire varier la fréquence du signal d'horloge avec une série décroissante de divisions de la fréquence initiale du signal d'horloge, le générateur de signal d'horloge est configuré pour ensuite redémarrer la génération du signal d'horloge à la fréquence finale, et les moyens diviseurs de fréquences sont configurés pour ensuite faire varier la fréquence du signal d'horloge avec une série croissante de divisions de la fréquence finale du signal d'horloge. [0032] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : [0033] [fig.1] [0034] [fig.2] [0035] [fig.3] illustrent des modes de réalisation et de mise en oeuvre de l'invention. [0036] La figure 1 illustre schématiquement un exemple de circuit intégré CI comportant un étage d'alimentation ALM configuré pour réguler une tension d'alimentation VDD en cas de commande de modification de la fréquence d'un signal d'horloge CLK. [0037] L'étage d'alimentation ALM comporte un régulateur de tension d'alimentation LDO et un générateur de signal d'horloge PLL coopérant ensemble pour alimenter un circuit annexe, par exemple un circuit de fonction donnée incorporé ou non à la même puce que le circuit intégré CI. [0038] Le générateur de signal d'horloge PLL génère le signal d'horloge CLK, et est apte à recevoir la commande de modification de la fréquence du signal d'horloge COM. La commande COM peut par exemple être émise par un utilisateur du circuit intégré Clou bien par un dispositif maître capable de commander le circuit intégré CI. [0039] Par exemple, la fréquence du signal d'horloge peut être commandée à une valeur comprise entre 100MHz et 200MHz. [0040] Cela étant, le générateur de signal d'horloge PLL peut être du type boucle à ver- rouillage de phase et nécessite typiquement un redémarrage, pour modifier la fréquence du signal d'horloge à générer c'est-à-dire nécessiter un arrêt de son fonctionnement et une remise en route à la nouvelle fréquence modifiée. [0041] Lors du redémarrage, et donc lors d'une pause dans la génération du signal d'horloge, un oscillateur interne HSI configure pour générer indépendamment un signal d'horloge basse fréquence, par exemple à 16MHz, fournit un signal d'horloge de substitution CLKSUB pour ne pas interrompre la distribution d'un signal d'horloge. [0042] Le régulateur de tension d'alimentation LDO est quant à lui configure pour générer la tension d'alimentation régulée VDD, maintenue constante quelle que soit la charge en sortie dans une certaine limite. [0043] En effet, une variation importante de la fréquence du signal d'horloge équivaut à une variation de la charge en sortie du régulateur de tension d'alimentation qui peut être au-delà de sa capacité. [0044] En particulier, le régulateur de tension d'alimentation LDO peut ne pas être équipé d'un élément capacitif externe capable d'encaisser de telles variations. C'est le cas par exemple des régulateurs utilisant leur capacité interne, c'est-à-dire la capacité déterminée par les structures capacitives formées par construction des divers composants incorporés au circuit intégré, cette capacité interne n'est pas conçue spécifiquement pour encaisser des grandes variations de charge. [0045] Le circuit intégré CI est équipé de moyens diviseurs de fréquence MDIV permettant d'éviter une variation de la fréquence du signal d'horloge CLK trop brusque pour la capacité du régulateur de tension d'alimentation LDO. [0046] De manière générale, les moyens diviseurs de fréquences MDIV sont configurés pour modifier la fréquence du signal d'horloge CLK avec au moins une série de divisions successives de la fréquence du signal d'horloge en des signaux intermédiaires successifs CLKINT de fréquences intermédiaires respectives fl-f6. [0047] Comme il sera décrit plus en détail par la suite, cela permet d'uniformiser la variation de la fréquence, en passant par des étapes à des fréquences intermédiaires décroissantes jusqu'à la fréquence de substitution, puis à des fréquences croissantes jusqu'à la nouvelle fréquence modifiée du signal d'horloge. 6 [0048] Bien entendu les croissances et décroissances sont configurécs pour être monotones, c'est-à-dire présenter des variations élémentaires (entre deux étapes consécutives) inférieures à une valeur limite, dans un but d'uniformisation de la variation globale de la fréquence du signal d'horloge. [0049] Les moyens diviseurs de fréquences MDIV sont ainsi configurés de sorte que le rapport de division NID de chaque division de ladite au moins une série varie d'une division à une autre. [0050] Dans cet exemple, les moyens diviseurs de fréquences MDIV comprennent à cet égard un premier compteur-comparateur CMP1 et un deuxième compteur-comparateur CMP2 configurés pour compter les pulsations du signal d'horloge CLK et pour comparer leurs comptes CNT avec un nombre respectif N, D. [0051] Le premier compteur-comparateur CMP1 est configure pour indiquer si le cumule de pulsation du signal d'horloge CLK comptées est inférieure ou égal, ou strictement supérieur à un premier nombre N. Par exemple, le premier compteur-comparateur CMP1 délivre un signal « oui » tel qu'un « 1 » logique, si le cumule est strictement supérieur au premier nombre N. et un signal « non » tel qu'un «O » logique, dans le cas contraire. [0052] Le deuxième compteur-comparateur CMP2 est capable de détecter l'occurrence d'un deuxième nombre D de pulsation du signal d'horloge CLK dans le cumule compté. [0053] Les nombres N et D sont paramétrables dans des registres respectifs RGN, RGD. [0054] La sortie du deuxième compteur-comparateur CMP2 permet de déclencher une réini- tialisation RST des deux compteurs-comparateurs CMP1, CMP2 lorsque D pulsations ont étés comptés dans le signal d'horloge CLK. Lorsqu'il est réinitialisé, le premier compteur-comparateur CMP I et le deuxième compteur-comparateur CMP2 recommencent leurs comptages des pulsations à partir de O. [0055] La sortie du premier compteur-comparateur CMP I commande quant à elle un dispositif de transmission du signal d'horloge capable, à chaque pulsation du signal d'horloge CLK, soit de transmettre la pulsation « ON », soit d'inhiber la pulsation OFF». [0056] Tant que le premier compteur-comparateur CMP1 détecte que le compte est inférieur ou égal au premier nombre N, une inhibition de la pulsation correspondante est commandée, tandis que s'il est détecté que le compte est strictement supérieur au premier nombre N, alors une transmission de la pulsation est commandée. [0057] Le dispositif de transmission du signal d'horloge peut ainsi être formé par une porte logique ET, ayant en entrée la sortie du premier compteur-comparateur CMPI et le signal d'horloge CLK (les niveau haut des pulsations du signal d'horloge étant assimilées à des « 1 » logiques, les niveau bas des pulsations du signal d'horloge étant assimilées à des « O» logiques, une comparaison inférieure ou égal à N sortant un 7 « 0» logique, et une comparaison strictement supérieure à N sortant un « 1 » logique). [0058] La séquence de pulsation ainsi transmise forme un signal intermédiaire CLKINT ayant une fréquence intermédiaire. [0059] On se réfère à la figure 2, qui illustre le cas où N=1 et D=4 des moyens diviseurs de fréquence sur un signal d'horloge CLK. [0060] Le premier compteur-comparateur CMP1 et le deuxième compteur-comparateur CMP2 tels que décrits ci-avant sont donc conjointement configurés pour retirer périodiquement le premier nombre N=1 pulsations dans des groupes successifs du deuxième nombre D=4 pulsations du signal d'horloge CLK. [0061] Ainsi, N/D=1/4 des pulsation du signal d'horloge sont inhibées, et cela correspond à retrancher N/D=1/4 de sa valeur à la fréquence du signal d'horloge CLK. En d'autres termes, la fréquence est multipliée par 1-N/D=3/4 dans cet exemple. [0062] Le rapport des nombres N/D définit ainsi le rapport de division de chaque division. Le rapport de division d'une division correspond en effet au taux du différentiel de fréquences issu de la division, sur la fréquence initiale qui est divisée. [0063] La figure 3 illustre un exemple de mise en oeuvre d'une modification de la fréquence f01 du signal d'horloge CLK à une fréquence modifiée f02, en passant par un signal d'horloge de substitution CLKSUB a une fréquence fs, plus basse que les fréquences du signal d'horloge. [0064] Dans cet exemple, le signal d'horloge initial CLK est généré à une fréquence f01 de 170MHz par le générateur de signal d'horloge PLL. [0065] La modification de la fréquence comprend une série décroissante SRI de divisions successives 1-6 de la fréquence f01 du signal d'horloge CLK. [0066] A chaque division 1-6 de la série SRI, un signal intermédiaire respectif CLKINT une fréquence intermédiaire fl-f6 résulte de la division de la fréquence f01 selon un rapport de division respectif. [0067] La série SR1 est dite décroissante car les fréquences intermédiaires fl-f6 diminuent (tandis que les rapports des divisions successives augmentent). [0068] La première division 1 de la série SRI est paramétrée à N=1 et D=8, pour un rapport de division à 1/8, et forme le premier signal intermédiaire à une fréquence intermédiaire fl=f0P7/8=149MHz. Le différentiel de fréquences df de f01 à fi vaut 170-149=21MHz. [0069] La deuxième division 2 de la série SRI est paramétrée à N=1 et D=6, pour un rapport de division à 1/6, et forme le deuxième signal intermédiaire à une fréquence intermédiaire f2=f0P5/6=140MHz. Le différentiel de fréquences df de fi à f2 vaut 149-140=9MHz. [0070] La troisième division 3 de la série SRI est paramétrée à N=1 et D=4, pour un rapport de division à 1/4, et forme le troisième signal intermédiaire à une fréquence inter- 8 médiairc f3=f01"3/4=127MHz. Le différentiel de fréquences df de f2 à f3 vaut 140-127=13MHz. [0071] La quatrième division 4 de la série SRI est paramétrée à N=1 et D=2, pour un rapport de division à 1/2, et forme le quatrième signal intermédiaire à une fréquence intermédiaire f4=f01"1/2=85MHz. Le différentiel de fréquences df de f3 à f4 vaut 127-85=42MHz. [0072] La cinquième division 5 de la série SRI est paramétrée à N=2 et D=3, pour un rapport de division à 2/3, et forme le cinquième signal intermédiaire à une fréquence intermédiaire f5=f01"1/3=57MHz. Le différentiel de fréquences df de f4 à f5 vaut 85-57=28MHz. [0073] La sixième division 6 de la série SRI est paramétrée à N=3 et D=4, pour un rapport de division à 3/4, et forme le sixième signal intermédiaire à une fréquence intermédiaire f6=f01"1/4=42.5MHz. Le différentiel de fréquences df de f5 à f6 vaut 57-42,5=14,5MHz. [0074] Alors, la transition à la fréquence basse fs de 16MHz du signal d'horloge de sub- stitution CLKSUB est effectuée suivant un différentiel de fréquence f6-fs=26,5MHz. [0075] Cet exemple correspond à une configuration des rapports de division N/D de chaque division de la série SR1 qui permettent de ne pas engendrer un différentiel de fréquences df, entre deux fréquences successives fi,fi+1 de la série supérieur à une limite, par exemple une limite de 45MHz. [0076] Le procédé décrit ici permet de choisir la valeur de la limite de façon adaptée à la capacité du régulateur de tension LDO du circuit intégré, et est ainsi compatible avec tout type de régulateur de tension LDO pour des fréquences élevées, par exemple de l'ordre de 100MHz à 200MHz, sans pour autant que le régulateur de tension LDO n'ai été initialement conçu pour ce type de fréquence. [0077] D'une manière générale il est avantageux de positionner la limite strictement en dessous de la moitié de la fréquence du signal d'horloge. [0078] Par ailleurs, après la série décroissante SRI de divisions de la fréquence du signal d'horloge f01, lorsque le signal d'horloge de substitution alimente le circuit intégré CI, le générateur de signal d'horloge PLL peut redémarrer RBT pour générer un nouveau signal d'horloge CLK à une fréquence modifiée f02. Par exemple, la fréquence modifiée f02 à été commandée à 140MHz. [0079] Après ledit redémarrage RBT, une série croissante SR2 de divisions de la fréquence modifiée f02 du signal d'horloge CLK est effectuée de manière analogue à la série SRI, dans le sens inverse, c'est-à-dire en commençant par des divisions de la fréquence modifiée à rapports de division élevés, par exemple 3/4 et en réduisant les rapports jusqu'à atteindre un différentiel de fréquence entre le dernier signal intermédiaire de la série croissante SR2 et le signal d'horloge modifié inférieur à ladite 9 limite. [0080] Ainsi ont été décrit des exemples de mise en oeuvre et de réalisation pour réguler une tension d'alimentation, en uniformisant une variation de la fréquence d'un signal d'horloge au moyen d'une série de divisions de fréquence ayant des rapports de division variables. [0081] Les rapports des divisions d'une série sont configurécs de façon à ce que la modi- fication de la fréquence du signal d'horloge présente une variation globale monotone, c'est-à-dire par exemple que chaque différentiel de fréquence entre deux signaux intermédiaires successifs est toujours inférieur à une valeur limite. [0082] Uniformiser la variation de la fréquence du signal d'horloge permet ainsi d'adapter l'exécution de la modification de fréquence au temps de réponse du régulateur, et de ne pas engendrer de dépassement positif et négatif de tension d'alimentation, et cc pour tout type de régulateur. [0083] Par ailleurs l'invention n'est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, le nombre de divisions dans les séries comme les valeurs des rapports de division permettent bien entendu d'adapter le procédé à différentes situations, notamment en fonction des fréquences en jeu et de la capacité du régulateur, ou encore la structure des moyens diviseurs de fréquence a été présenté à titre d'exemple et toute structure de fonction analogue est envisageable. 10 REVENDICATIONS[Revendication 1] Procédé de modification dc la fréquence (f01, f02) d'un signal d'horloge (CLK), le signal d'horloge cadençant un circuit intégré (Cl) alimenté par un régulateur de tension (LDO), comprenant, en réponse à une commande de ladite modification (COM), une variation de la fréquence du signal d'horloge comportant au moins une série (SRI, SR2) de divisions successives (1-6) de la fréquence du signal d'horloge (CLK) en des signaux intermédiaires successifs (CLKINT) de fréquences intermédiaires respectives (fl-f6), ladite au moins une série (SRI, SR2) étant configurée pour permettre une régulation de la tension d'alimentation (VDD) par ledit régulateur (LDO). [Revendication 2] Procédé selon la revendication 1, dans lequel le rapport (N ; D) de chaque division de ladite au moins une série (SRL SR2) varie d'une division à une autre de façon à ne pas engendrer un différentiel de fréquences (df) entre deux fréquences successives de la série (fi,fi+1) supérieur à une limite. [Revendication 3] Procédé selon la revendication 2, dans lequel ladite limite est strictement inférieure à la moitié de la fréquence du signal d'horloge (f01, f02). [Revendication 4] Procédé selon l'une des revendications précédentes, dans lequel ladite au moins une série (SRI, SR2) de divisions successives comprend au moins trois divisions (1-6). [Revendication 5] Procédé selon l'une des revendications précédentes, dans lequel chaque division de fréquence (1-6) comprend un retrait périodique d'un premier nombre (N) de pulsations par groupe d'un deuxième nombre (D) de pulsations du signal d'horloge (CLK), de sorte que le rapport (NID) du premier nombre (N) sur le deuxième nombre (D) définit le rapport de division (N ; D) de chaque division. [Revendication 6] Procédé selon l'une des revendications précédentes, dans lequel la fréquence du signal d'horloge (CLK) est modifiée d'une fréquence initiale (f01) à une fréquence finale (f02), et ladite variation comprend une série décroissante (SRI) de divisions de la fréquence initiale (f01) du signal d'horloge, un redémarrage (RBT) de la génération du signal d'horloge (CLK) à la fréquence finale (102), puis une série croissante (SR2) de divisions de la fréquence finale (f02) du signal d'horloge (CLK). [Revendication 7] Circuit intégré (CI) comprenant un régulateur de tension d'alimentation (LDO), un générateur de signal d'horloge (PLL) apte à recevoir une 11 [Revendication 8] [Revendication 9] [Revendication 10] [Revendication 11] [Revendication 12] commande (COM) de modification de la fréquence du signal d'horloge, et des moyens diviseurs de fréquences (MDIV) configurés pour, en réponse à ladite commande (COM), faire varier la fréquence du signal d'horloge (CLK)avec au moins une série de divisions successives de la fréquence du signal d'horloge en des signaux intermédiaires successifs (CLK1NT) de fréquences intermédiaires respectives (fi -f6), de sorte que ladite au moins une série est configurée pour permettre une régulation d'une tension d'alimentation (VDD) par ledit régulateur (LDO). Circuit intégré selon la revendication 7, dans lequel les moyens diviseurs de fréquences (MDIV) sont configurés de sorte que le rapport de division (N ; D) de chaque division de ladite au moins une série (SR1, SR2) varie d'une division à une autre de façon à ne pas engendrer un différentiel de fréquences (dt) entre deux fréquences successives de la série supérieur à une limite. Circuit intégré selon la revendication 8, dans lequel ladite limite est strictement inférieure à la moitié de la fréquence du signal d'horloge (f01 , f02). Circuit intégré selon l'une des revendications 7 à 9, dans lequel les moyens diviseurs de fréquences (MDIV) sont configurés pour que ladite au moins une série (SR1, SR2) de divisions successives comprenne au moins trois divisions (1-6). Circuit intégré selon l'une des revendications 7 à 10, dans lequel les moyens diviseurs de fréquences (MDIV) comprennent un premier compteur-comparateur (CMPI) d'un premier nombre (N) paramétrable dans un registre (RGN), et un deuxième compteur-comparateur (CMP2) d'un deuxième nombre (D) paramétrable dans un registre (RGD), le premier compteur-comparateur (CMP1) et le deuxième compteur-comparateur (CMP2) étant conjointement configurés pour retirer périodiquement le premier nombre (N) de pulsations par groupe du deuxième nombre (D) de pulsations du signal d'horloge (CLK), de sorte que le rapport (NID) du premier nombre (N) sur le deuxième nombre (D) définit le rapport de division (N; D) de chaque division. Circuit intégré selon l'une des revendications 7 à 11, dans lequel ladite commande (COM) commande une modification de la fréquence du signal d'horloge (CLK) d'une fréquence initiale (f01) à une fréquence finale (f02), les moyens diviseurs de fréquences (MDIV) sont configurés pour faire varier la fréquence du signal d'horloge (CLK) avec une série décroissante (SRI) de divisions de la fréquence initiale (f01) du signal 12 d'horloge, le générateur de signal d'horloge (PLL) est configure pour ensuite redémarrer la génération du signal d'horloge à la fréquence finale (f02), et les moyens diviseurs de fréquences (MDIV) sont configurés pour ensuite faire varier la fréquence du signal d'horloge avec une série croissante (SR2) de divisions de la fréquence finale (f02) du signal d'horloge (CLK).