FR 3098345 A1 20210108 FR 1907540 A 20190705 Description Titre de l'invention : PROCEDE DE REALISATION D'AU MOINS UN DISPOSITIF DANS DU SEMI-CONDUCTEUR CONTRAINT EN COMPRESSION DOMAINE TECHNIQUE ET ART ANTÉRIEUR 100011 L'invention porte sur le domaine de la microélectronique, et concerne avanta- geusement la réalisation de transistors CMOS (« Complementary Metal Oxide Semiconductor » en anglais, ou métal oxyde semi-conducteur complémentaire), contraints en technologie FDSOI (« Fully Depleted Silicon-On-lnsulator » en anglais, ou silicium sur isolant complètement déserté). 100021 Un matériau cristallin déformé mécaniquement correspond à un matériau cristallin qui a son ou ses paramètres de maille allongés ou écourtés. Dans le cas où le paramètre de maille déformé est plus important que le paramètre dit « naturel » du matériau cristallin, celui-ci est dit en déformation en tension. Lorsque le paramètre de maille déformé est plus petit que le paramètre de maille naturel, le matériau est dit en déformation compressive ou en compression. [0003] A ces états de déformation mécanique d'un matériau cristallin, on associe des états de contraintes mécaniques. Pour autant, il est également commun de se référer à ces états de déformation comme des états de contraintes mécaniques. Dans la présente demande, cette notion de déformation (« strain » en anglais) est désignée de façon générique par le terme « contrainte ». [0004] Afin d'améliorer les performances d'un transistor, celui-ci peut être réalisé avec un canal contraint, c'est-à-dire dont le semi-conducteur formant le canal comporte une contrainte, ou est soumis à une contrainte. [0005] Dans un transistor FET (« Field-Effect Transistor » en anglais, ou transistor à effet de champ) de type P, une contrainte compressive, ou contrainte en compression, du canal, orientée parallèlement à la direction de la longueur de la grille, c'est-à-dire parallèlement à la direction de circulation du courant dans le canal et qui est également appelée sens longitudinal ou direction longitudinale, permet d'améliorer le plus, par rapport à d'autres types de contrainte, la mobilité des porteurs de charges (trous) dans le canal (dans le cas d'un substrat de silicium (001) orienté ). Dans un transistor FET de type N, c'est une contrainte en tension du canal, orientée parallèlement au sens longitudinal, qui permet d'améliorer le plus la mobilité des porteurs de charges (électrons) dans le canal. [0006] Pour réaliser un transistor FET de type P avec un canal contraint en compression, il est possible d'utiliser un substrat comprenant une couche active (couche dans laquelle 2 le canal, la source et le drain du transistor sont réalisés) dont au moins une région comporte du semi-conducteur, par exemple du SiGe, contraint en compression. [0007] Un tel substrat est par exemple réalisé à partir d'un substrat de type semi-conducteur sur isolant, ici SOI (« Silicon-On-Insulator » en anglais, ou silicium sur isolant). Le substrat SOI comporte une couche support, ou couche épaisse, sur laquelle se trouve une couche diélectrique enterrée, ou BOX (« Buricd Oxide » en anglais, ou oxyde enterré), comprenant par exemple du SiO2 et dont l'épaisseur est par exemple comprise entre environ 15 nm et 200 nm. Une couche superficielle, ou couche mince, dont l'épaisseur est par exemple comprise entre environ 5 nm et 30 nm, est disposée sur le BOX et comprend du silicium. Les zones actives (canal, source et drain) des transistors PET sont destinées à être réalisées dans la couche superficielle. [0008] Du SiGe est tout d'abord formé par épitaxic sur la ou les régions de la couche super- ficielle dc silicium dans lesquelles du SiGe contraint en compression est destiné à être réalisé et qui correspondent aux régions dans lesquelles des transistors PET de type P sont destinés à être réalisés. Cette localisation du SiGe sur la ou les régions de la couche superficielle souhaitées peut être obtenue en réalisant sur la couche superficielle, avant l'épitaxic du SiGc, un masque dont la ou les ouvertures définissent ces régions de la couche superficielle. En raison de la différence de paramètre de maille entre le silicium de la couche superficielle et le SiGe, le SiGe obtenu par épitaxie sur le silicium est contraint en compression. [0009] Une étape d'oxydation thermique de la couche de SiGe est ensuite mise en oeuvre à une température importante, par exemple supérieure à 850°C, engendrant une migration des atomes de germanium présents dans la couche de SiGe vers le silicium de la couche superficielle. La concentration en germanium dans la couche superficielle s'homogénéise. La couche diélectrique enterrée forme une ban-ière de diffusion au cours de cette oxydation. Cet enrichissement en germanium du silicium de la couche superficielle modifie la nature du matériau de la couche superficielle qui devient du SiGe contraint en compression. A la fin de cette étape d'oxydation thermique, la couche qui comportait initialement du SiGe comporte alors majoritairement du SiO2, et la couche superficielle comporte du SiGe contraint en compression. [0010] La couche de Si02 formée par l'oxydation thermique du SiGe est ensuite retirée. L'empilement des couches restantes forment ensemble, au niveau des régions non recouvertes par le masque, un substrat de type SiGe0I, ou SGOI (c'est-à-dire SiGe sur isolant), avec du SiGe contraint en compression formant la couche superficielle de ce substrat. [0011] Un tel procédé peut également être mis en oeuvre en formant du SiGe par épitaxie sur toute la surface du silicium de la couche superficielle, c'est-à-dire sans utiliser de masque. A la fin du procédé, l'ensemble du substrat est du type SGOI. 3 [0012] Cette technique de réalisation du SiGe contraint en compression, appelée condensation de Ge ou enrichissement de Ge, est par exemple décrite dans le document « The Ge condensation technique: A solution for planar SOI/GeOI co-integration for advanced CMOS technologies? » de B. Vincent et al., Matcrial Science in Semiconductor Processing 1 1 (2008), pages 205-213. [0013] A partir d'un tel substrat, différentes étapes technologiques sont ensuite mises en oeuvre. La réalisation de tranchées d'isolation STI (« Shallow Trench Isolation », ou tranchée d'isolation peu profonde) au sein du substrat, qui servent à isoler électriquement différentes régions du substrat entre elles, implique de graver la couche superficielle pour délimiter ces régions. Un masque de gravure est par exemple déposé sur la couche superficielle, puis cette couche superficielle est gravée conformément au motif du masque. Cette gravure est prolongée à travers la couche diélectrique enterrée et également dans une partie de l'épaisseur de la couche support. Une tranchée d'isolation est formée en déposant un matériau diélectrique dans la tranchée gravée, puis le masque est retiré. Un substrat comprenant différentes régions isolées les unes des autres par des tranchées d'isolation est ainsi obtenu. [0014] Un problème rencontré avec le procédé décrit ci-dessus, pour les tranchées d'isolation réalisées dans le SiGe contraint en compression, est qu'après avoir réalisé la ou les tranchées d'isolation et après avoir retiré le masque, une réduction de la contrainte en compression plus importante que celle duc à la seule relaxation élastique du semi-conducteur, se produit dans les parties du SiGe contraint en compression se trouvant à proximité des bords (sur une distance allant jusqu'à environ 200 ou 300 nm des bords). Les effets bénéfiques liés à cette contrainte et obtenus dans des transistors réalisés dans un tel substrat sont donc réduits. [0015] Le document FR 3 066 318 Al décrit un procédé de réalisation de transistors MOS à canal N et de transistors MOS à canal P. Dans ce procédé, des régions d'une couche active de silicium sont soumises à une condensation de germanium, formant des régions de SiGe contraint en compression destinées à la réalisation des transistors MOS à canal P. Les régions destinées à la réalisation des transistors MOS à canal N sont masquées lors de la condensation de germanium et ainsi conservées en silicium. Un masque de nitrure de silicium contraint en compression longitudinalement et transversalement (c'est-à-dire soumis à une compression orientée selon deux directions perpendiculaires l'une par rapport à l'autre, l'une étant parallèle à la direction de circulation du courant dans le canal des transistors et l'autre étant perpendiculaire la direction de circulation du courant dans le canal des transistors) est ensuite déposé sur toute la couche active. Des tranchées d'isolation sont ensuite réalisées à travers le masque, la couche active ainsi que le BOX et une partie de la couche support du substrat. Chacune des régions de silicium de la couche active destinées à la réalisation des transistors MOS à canal N est divisée en plusieurs sous-régions par des tranchées d'isolation s'étendant longitudinalement et transversalement. Par contre, seules des tranchées d'isolation s'étendant longitudinalement sont réalisées clans les régions de SiGe de la couche active afin de conserver clans ces régions la contrainte en compression longitudinale. Une oxydation thermique est ensuite mise en oeuvre localement pour former des régions d'isolation de type LOCOS (« LOCal Oxidation of Silicon » en anglais, ou oxydation localisée de silicium) transversales au sein des régions de SiGe. [0016] Bien que ce procédé permette de mieux conserver la contrainte dans les régions de SiGe, il présente tout de même plusieurs inconvénients. En effet, bien que les tranchées d'isolation transversales ne soient pas réalisées pour isoler des régions dc SiGe entre elles, des tranchées d'isolation transversales sont tout dc même réalisées au niveau des bords de ces régions pour les délimiter de celles en silicium. Une perte de contrainte longitudinale est donc subie au niveau de ces bords. De plus, la réalisation des régions d'isolation transversales dc type LOCOS dans les régions de SiGe implique de mettre en oeuvre des étapes spécifiques dédiées uniquement à la réalisation de ces régions (réalisation d'un masque dur, lithographie, gravure et retrait du masque dur). Enfin, la réalisation des régions d'isolation transversales de type LOCOS peut créer des déformations de type « bec d'oiseau » dans le SiGe, au niveau des bords de ces régions. Exposé de l'invention [0017] Un but de la présente invention est dc proposer un procédé de réalisation d'au moins un dispositif dans du semi-conducteur contraint en compression ne présentant pas les inconvénients des procédés de l'art antérieur décrits ci-dessus. [0018] Pour cela, la présente invention propose un procédé dc réalisation d'au moins un dispositif semi-conducteur, comportant la mise en oeuvre des étapes suivantes : [0019] - réalisation, sur au moins une première région d'une couche superficielle comprenant un premier semi-conducteur et disposée sur une couche diélectrique enterrée d'un substrat dc type semi-conducteur sur isolant, d'une couche d'un deuxième semi-conducteur contraint en compression au moins selon une première direction ; [0020] - gravure d'au moins une tranchée à travers la couche du deuxième semi-conducteur, formant au moins un bord d'au moins une portion de la couche du deuxième semiconducteur orienté perpendiculairement à la première direction, et telle que la paroi de fond de la tranchée soit formée par la couche superficielle ; [0021] - oxydation thermique formant dans la couche superficielle au moins une portion semi-conductrice contrainte en compression au moins selon la première direction et formant dans la tranchée au moins une première portion d'oxyde ; [0022] - réalisation, au moins à travers la couche superficielle et/ou la première portion d'oxyde, et à travers la couche diélectrique enterrée, de portions d'isolation diélectriques au moins autour d'un ensemble formé de la portion semi-conductrice contrainte en compression et de la première portion d'oxyde. [0023] Dans ce procédé, l'oxydation thermique permettant de former le semi-conducteur contraint dans la couche superficielle est mise en oeuvre après avoir défini localement, par la gravure d'au moins une tranchée, la ou les régions d'isolation transversales à former dans la région de semi-conducteur contraint en compression. Cette oxydation thermique permet de former à la fois le semi-conducteur contraint en compression au sein de la couche superficielle et également la ou les premières portions d'oxyde destinées à isoler électriquement ce semi-conducteur contraint en compression au niveau du ou des bords en contact avec cette ou ces premières portions d'oxyde. [0024] Ainsi, il est possible de créer des zones de semi-conducteur contraint en compression et des portions d'isolation localisées de ces zones de semi-conducteur contraint en compression au cours d'une même étape d'oxydation, sans étape de lithographie supplémentaire. [0025] De plus, ce procédé permet d'éviter la réalisation de portions diélectriques d'isolation transversales de type STI entre la portion semi-conductrice contrainte en compression et le reste de la couche superficielle. [0026] Ce procédé permet également d'éviter la mise en oeuvre d'étapes spécifiques à la réa- lisation des régions d'isolation transversales de type LOCOS, ce qui réduit le nombre d'étapes à mettre en oeuvre ainsi que la complexité de ces étapes. [0027] La première direction peut correspondre à la direction longitudinale, c'est-à-dire la direction destinée à être parallèle à la longueur de la ou des grilles des transistors PET de type P qui seront réalisés sur et dans la portion semi-conductrice contrainte en compression, ou bien parallèle à la direction de circulation du courant dans le canal du ou des transistors FET de type P qui seront réalisés sur et dans la portion semi-conductrice contrainte en compression. [0028] Le bord orienté perpendiculairement à la première direction s'étend selon une direction perpendiculaire à la première direction. [0029] De manière avantageuse, le premier semi-conducteur peut être du silicium, le deuxième semi-conducteur peut être du SiGe, et la portion semi-conductrice contrainte en compression peut comporter du SiGe. Dans ce cas, l'oxydation thermique mise en oeuvre réalise une condensation de germanium dans le silicium présent initialement dans la couche superficielle. [0030] Les étapes du procédé peuvent être mises en oeuvre tel que : [0031] - plusieurs tranchées sont gravées à travers la couche du deuxième semi-conducteur et forment tous les bords de plusieurs portions de la couche du deuxième semi- 6 conducteur qui sont orientés perpendiculairement à la première direction, [0032] - l'oxydation thermique forme dans la couche superficielle plusieurs portions semi- conductrices contraintes en compression isolées électriquement les unes des autres par plusieurs premières portions d'oxyde, et [0033] - les portions d'isolation diélectriques sont réalisées telles qu'elles entourent un ensemble formé des portions semi-conductrices contraintes en compression et des premières portions d'oxyde. [0034] Ainsi, la contrainte en compression selon la première direction est intégralement conservée dans toutes les portions semi-conductrices contraintes en compression de l'ensemble. [0035] Les étapes du procédé peuvent être mises en oeuvre tel que : [0036] - les portions d'isolation diélectriques entourent également au moins une deuxième région de la couche superficielle qui est protégée par un masque lors de la mise en oeuvre des étapes de réalisation de la couche du deuxième semi-conducteur, de gravure de la ou des tranchées et d'oxydation thermique, et [0037] - au moins l'une des portions d'isolation diélectriques isole électriquement la deuxième région de la couche superficielle vis-à-vis de la ou des portions semiconductrices contraintes en compression. [0038] Le semi-conducteur de la deuxième région de la couche superficielle est conservé et n'est pas altéré par la mise en oeuvre de l'oxydation thermique. Cette deuxième région de la couche superficielle peut notamment servir à la réalisation de transistors FET de type N. [0039] Le procédé peut comporter en outre, entre l'oxydation thermique et la réalisation des portions d'isolation diélectriques : [0040] - dépôt d'une couche d'oxyde recouvrant au moins la ou les premières portions d'oxyde et au moins une deuxième portion d'oxyde formée sur la ou les portions semiconductrices contraintes en compression à la place de la portion de la couche du deuxième semi-conducteur suite à la mise en oeuvre de l'oxydation thermique, et dont l'épaisseur est supérieure à celle de la ou des portions semi-conductrices contraintes en compression ; [0041] - planarisation mécano-chimique de la couche d'oxyde ; [0042] - retrait de parties restantes de la couche d'oxyde et de la ou des deuxièmes portions d'oxyde. [0043] Ces étapes permettent de retirer l'oxyde inutile formé au cours de la mise en oeuvre du procédé. [0044] Le procédé peut être tel que : [0045] - la couche d'oxyde recouvre également le masque qui protège la deuxième région de la couche superficielle ; 7 100461 - la planarisation mécano-chimique de la couche d'oxyde est stoppée sur le masque ; [0047] - le retrait des parties restantes de la couche d'oxyde et de la ou des deuxièmes portions d'oxyde correspond à une désoxydation contrôlée et stoppée sur la ou les portions semi-conductrices contraintes en compression. [0048] Les étapes du procédé peuvent être mises en oeuvre telles que : [0049] -les tranchées entourent complètement, dans un plan parallèle à l'interface entre la couche diélectrique enterrée et la couche superficielle, la ou chacune des portions de la couche du deuxième semi-conducteur ; [0050] - la ou chacune des portions semi-conductrices contraintes en compression est entourée complètement, dans ledit plan, par les premières portions d'oxyde. [0051] En mettant en oeuvre le procédé tel que les portions semi-conductrices contraintes en compression soient entourées complètement par les premières portions d'oxyde, il est possible de conserver dans les portions semi-conductrices toutes les contraintes présentes dans le matériau de ces portions, quelles que soient les directions ou orientations de ces contraintes. Il est par exemple possible d'obtenir des portions semiconductrices contraintes en compression de manière hi-axiale, c'est-à-dire longitudinalement et transversalement. [0052] La couche du deuxième semi-conducteur contraint en compression peut être réalisée par épitaxic. [0053] Le procédé peut comporter en outre, après la réalisation des portions d'isolation di- électriques, la réalisation d'au moins un transistor PET de type P sur et dans la portion semi-conductrice contrainte en compression et, lorsque la deuxième région de la couche superficielle est protégée par le masque lors de la mise en oeuvre des étapes de réalisation de la couche du deuxième semi-conducteur, de gravure des tranchées et d'oxydation thermique, la réalisation d'au moins un transistor PET de type N sur et dans la deuxième région de la couche superficielle. Brève description des dessins [0054] La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : [0055] [fig.1] [0056] [fig.2] [0057] [fig.3] [0058] [fig.4] [0059] [fig.5] [0060] [fig.6] [0061] [fig.7] 8 [0062] [fig.8] [0063] [fig.9] [0064] [fig.10] [0065] [0066] [fig.12] [0067] [fig.13] représentent les étapes d'un procédé de réalisation de dispositifs semi- conducteurs, objet de la présente invention, selon un mode de réalisation particulier. [0068] Des parties identiques, similaires ou équivalentes des différentes figures décrites ci- après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. [0069] Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. [0070] Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. [0071] EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS [0072] Un procédé de réalisation de dispositifs semi-conducteurs selon un mode de réa- lisation particulier est décrit ci-dessous en lien avec les figures 1 à 13. [0073] Le procédé est mis en oeuvre à partir d'un substrat de type semi-conducteur sur isolant, par exemple SOI, comportant : [0074] - une couche support 102 servant de support mécanique pour la mise cn oeuvre des différentes étapes du procédé, comprenant par exemple du silicium et dont l'épaisseur est par exemple égale à plusieurs centaines de microns ; [0075] - une couche diélectrique enterrée, ou BOX, 104 comprenant par exemple du SiO2 et dont l'épaisseur est par exemple comprise entre environ 15 nm et 200 nm ; [0076] - une couche superficielle 106 comprenant un premier semi-conducteur, par exemple du silicium, et dont l'épaisseur est par exemple comprise entre environ 5 nm et 30 nm. [0077] La couche superficielle 106 correspond à la couche sur et dans laquelle les dispositifs semi-conducteurs vont être réalisés. Dans le mode de réalisation particulier décrit ici, ces dispositifs semi-conducteurs correspondent à des transistors FET, et plus particulièrement des transistors MOSFET. Des transistors PMOS sont destinés à être réalisés sur et dans une ou plusieurs premières régions de la couche superficielle 106, et les transistors NMOS sont destinés à être réalisés sur et dans un ou plusieurs deuxièmes régions de la couche superficielle 106. [0078] De manière générale, les dispositifs semi-conducteurs peuvent correspondre à des transistors de type FET. [0079] De manière avantageuse, l'épaisseur de la couche superficielle 106 est adaptée pour que les transistors FET réalisés ultérieurement soient de type FDSOI, et est par exemple comprise entre environ 5 nm et 8 nm. L'épaisseur de la couche superficielle 9 106 peut notamment être choisie telle que cette épaisseur, qui correspondra à l'épaisseur du canal des transistors PET, soit inférieure ou égale à environ un tiers, voire un quart, de la plus petite longueur de grille Lg des transistors FET. Par exemple, pour une longueur de grille Lg = 24 nm, l'épaisseur de la couche superficielle 106 peut être choisie inférieure ou égale à environ 6 mn. [0080] Un masque dur 108 est réalisé sur la couche superficielle 106. Pour cela, la ou les couches destinées à former le masque dur 108 sont déposées sur la couche superficielle 106. Le masque dur 108 comporte par exemple un empilement d'une couche d'oxyde de semi-conducteur tel que du SiO2 et d'une couche de nitrure de semi-conducteur tel que du SiN. Des étapes de lithographie et de gravure sont ensuite mises en oeuvre afin de former, à travers le masque dur 108, une ou plusieurs ouvertures 110 définissant le motif du masque dur 108. [0081] La structure obtenue à ce stade du procédé est représentée sur la figure 1. La ou les ouvertures 110 sont réalisées en regard d'une ou plusieurs premières régions 112 de la couche superficielle 106 destinées à la réalisation des transistors PMOS. La ou les portions du masque dur 108 recouvrent une ou plusieurs deuxièmes régions 114 de la couche superficielle 106 destinées à la réalisation des transistors NMOS. Sur les figures 1 à 3, les premières régions 112 sont séparées symboliquement des deuxièmes régions 114 par des traits pointillés. [0082] Une couche 116 d'un deuxième semi-conducteur contraint en compression est réalisée, par exemple par épitaxie, sur la ou les premières régions 112 de la couche superficielle 106, c'est-à-dire dans la ou les ouvertures 110 du masque dur 108 (voir figure 2). Dans le mode de réalisation particulier décrit ici, le deuxième semiconducteur correspond à du SiGe. De plus, en raison de la différence entre le paramètre de maille du silicium de la couche superficielle 106 et le paramètre de maille du SiGe de la couche 116, le SiGe de la couche 116 obtenu par épitaxie est contraint en compression de manière bi-axiale, c'est-à-dire avec une contrainte en compression orientée selon deux directions perpendiculaires l'une pm- rapport à l'autre et se trouvant dans un plan parallèle à l'interface entre la couche 116 et la couche superficielle 106 (parallèles aux axes X et Y sur la figure 2). Une première de ces deux directions, appelée direction longitudinale, est destinée à être parallèle à la longueur de la grille, c'est-à-dire parallèle à la direction de circulation du courant dans le canal, des transistors qui seront réalisés au niveau de cette ou ces premières régions 112. Sur les figures 1 à 13, cette première direction est parallèle à l'axe X. Une deuxième de ces deux directions, appelée direction transversale, est perpendiculaire à la direction longitudinale. Sur les figures 1 à 13, cette deuxième direction est parallèle à l'axe Y. [0083] Du fait que cette couche 116 du deuxième semi-conducteur contraint en compression est destinée à la réalisation ultérieure d'une ou plusieurs portions semi-conductrices contraintes en compression dans la couche superficielle 106 par la mise en oeuvre d'une oxydation thermique (et plus précisément une condensation de germanium dans le mode de réalisation particulier décrit ici), l'épaisseur de la couche 116 et la composition du deuxième semi-conducteur sont choisies en fonction de l'épaisseur de la couche superficielle 106, et de l'épaisseur et de la composition souhaitées de la ou des portions semi-conductrices contraintes en compression. Dans le mode de réalisation particulier décrit ici, l'épaisseur de la couche 116 et la concentration en germanium dans le SiGe de la couche 116 sont choisis en fonction de l'épaisseur de la couche superficielle 106, ainsi que de la concentration en germanium et de l'épaisseur souhaitées de la ou des portions semi-conductrices contraintes en compression qui seront obtenues après la mise en oeuvre de l'oxydation thermique. Selon la loi de conservation de la quantité d'atomes de germanium, la concentration maximale en germanium Xce,fi,,,I qui pourra être obtenue dans la ou les portions semi-conductrices contraintes en com- pression est : s G i , avec Xeinitial cor- X - X Ge., final - Ge initial > REVENDICATIONSProcédé de réalisation d'au moins un dispositif semi-conducteur (138, 140), comportant la mise en oeuvre des étapes suivantes : - réalisation, sur au moins une première région (112) d'une couche superficielle (106) comprenant un premier semi-conducteur et disposée sur une couche diélectrique enterrée (104) d'un substrat de type semiconducteur sur isolant, d'une couche (116) d'un deuxième semiconducteur contraint en compression au moins selon une première direction ; - gravure d'au moins une tranchée (118) à travers la couche (116) du deuxième semi-conducteur, formant au moins un bord (124) d'au moins une portion (126) de la couche (116) du deuxième semi-conducteur orienté perpendiculairement à la première direction, et telle que la paroi de fond de la tranchée (118) soit formée par la couche super- ficielle (106) ; - oxydation thermique formant dans la couche superficielle (106) au moins une portion (128) semi-conductrice contrainte en compression au moins selon la première direction et formant dans la tranchée (118) au moins une première portion d'oxyde (130) ; - réalisation, au moins à travers la couche superficielle (106) et/ou la première portion d'oxyde (130), et à travers la couche diélectrique enterrée (104), de portions d'isolation diélectriques (134) au moins autour d'un ensemble formé de la portion (128) semi-conductrice contrainte en compression et de la première portion d'oxyde (130). Procédé selon la revendication 1, dans lequel le premier semiconducteur est du silicium, le deuxième semi-conducteur est du SiGe, et la portion (128) semi-conductrice contrainte en compression comporte du SiGe. Procédé selon l'une des revendications précédentes, dans lequel les étapes du procédé sont mises en oeuvre tel que: - plusieurs tranchées (118) sont gravées à travers la couche (116) du deuxième semi-conducteur et forment tous les bords (124) de plusieurs portions (126) de la couche (116) du deuxième semi-conducteur qui sont. orientés perpendiculairement. à la première direction, - l'oxydation thermique forme dans la couche superficielle (106) plusieurs portions (128) semi-conductrices contraintes en compression isolées électriquement les unes des autres par plusieurs premières 16 [Revendication 4] [Revendication 5] [Revendication 6] [Revendication 7] portions d'oxyde (130), et - les portions d'isolation diélectriques (134) sont réalisées telles qu'elles entourent un ensemble formé des portions (128) semi-conductrices contraintes en compression et des premières portions d'oxyde (130). Procédé selon l'une des revendications précédentes, dans lequel les étapes du procédé sont mises en oeuvre tel que : - les portions d'isolation diélectriques (134) entourent également au moins une deuxième région (114) de la couche superficielle (106) qui est protégée par un masque (108) lors de la mise en oeuvre des étapes de réalisation de la couche (116) du deuxième semi-conducteur, de gravure de la ou des tranchées (118) et d'oxydation thermique, et - au moins l'une des portions d'isolation diélectriques (134) isole électriquement la deuxième région (114) de la couche superficielle (106) vis-à-vis de la ou des portions (128) semi-conductrices contraintes en compression. Procédé selon l'une des revendications précédentes, comportant en outre, entre l'oxydation thermique et la réalisation des portions d'isolation diélectriques (134) : - dépôt d'une couche d'oxyde (132) recouvrant au moins la ou les premières portions d'oxyde (130) et au moins une deuxième portion d'oxyde (129) formée sur la ou les portions (128) semi-conductrices contraintes en compression à la place de la portion (126) de la couche (116) du deuxième semi-conducteur suite à la mise en oeuvre de l'oxydation thermique, et dont l'épaisseur est supérieure à celle de la ou des portions (128) semi-conductrices contraintes en compression ; - planarisation mécano-chimique de la couche d'oxyde (132) ; - retrait de parties restantes de la couche d'oxyde (132) et de la ou des deuxièmes portions d'oxyde (129). Procédé selon les revendications 4 et 5, clans lequel : - la couche d'oxyde (132) recouvre également le masque (108) qui protège la deuxième région (114) de la couche superficielle (106) ; - la planarisation mécano-chimique de la couche d'oxyde (132) est stoppée sur le masque (108) ; - le retrait des parties restantes de la couche d'oxyde (132) et de la ou des deuxièmes portions d'oxyde (129) correspond à une désoxydation contrôlée et stoppée sur la ou les portions (128) semi-conductrices contraintes en compression. Procédé selon l'une des revendications précédentes, dans lequel les 17 [Revendication 8] [Revendication 9] étapes du procédé sont mises en oeuvre telles que : - les tranchées (118) entourent complètement, dans un plan parallèle à l'interface entre la couche diélectrique enterrée (104) et la couche superficielle (106), la ou chacune des portions (126) de la couche (116) du deuxième semi-conducteur ; - la ou chacune des portions (128) semi-conductrices contraintes en compression est entourée complètement, dans ledit plan, par les premières portions d'oxyde (130). Procédé selon l'une des revendications précédentes, dans lequel la couche (116) du deuxième semi-conducteur contraint en compression est réalisée par épitaxic. Procédé selon l'une des revendications précédentes, comportant en outre, après la réalisation des portions d'isolation diélectriques (134), la réalisation d'au moins un transistor FET de type P (138) sur et dans la portion (128) semi-conductrice contrainte en compression et, lorsque la deuxième région (114) de la couche superficielle (106) est protégée par le masque (108) lors de la mise en oeuvre des étapes de réalisation de la couche (116) du deuxième semi-conducteur, de gravure des tranchées (118) et d'oxydation thermique, la réalisation d'au moins un transistor PET de type N (140) sur et dans la deuxième région (114) de la couche superficielle (106).