FR 3098346 A1 20210108 FR 1907270 A 20190701 Description Titre de l'invention : PROCEDE ET DISPOSITIF DE PROTECTION D'UN CIRCUIT INTEGRE CONTRE LES DECHARGES ELECTROSTATIQUES [pool j La présente invention concerne un dispositif de protection des circuits intégrés contre les décharges électrostatiques, adapté à la protection des interfaces de communication sans fil, en particulier des circuits RF (Radio Fréquence), et des interfaces de communication filaires. La présente invention s'applique notamment aux circuits intégrés d'étiquettes RFID ("Radio-Frequency Identification" - Identification radio-fréquence) et d'étiquettes NEC ("Near-Field Communication" - communication à champ proche), ainsi qu'aux circuits intégrés comportant une interface de communication telle que I2C ("Inter-Integrated Circuit" - inter circuits intégrés), utilisés notamment dans les objets connectés IoT ("Internet of Things" - Internet des objets). [0002] Généralement, les circuits intégrés comportent des circuits de protection ESD connectés aux bornes d'entrée et d'entrée/sortie des circuits d'interface de communication filaire et sans fil. [0003] Or, les performances de tels circuits intégrés sont particulièrement sensibles aux capacités parasites et aux counnts de fuite apparaissant notamment sur les bornes d'interface de connexion avec une antenne, et filaire. Ces capacités parasites et courants de fuite sont généralement dus à la présence de circuits de protection ESD ("ElectroStatic Discharge" - décharge électrostatique), ou aux composants fonctionnels du circuit intégré ayant subi un dommage ESD. Il est donc souhaitable que les circuits de protection ESD présentent une capacité parasite équivalente aussi faible que possible. [0004] Les circuits de protection ESD sont de préférence de type passif pour éviter qu'ils se déclenchent pendant le fonctionnement normal du circuit intégré, notamment lorsque le signal reçu par une borne d'entrée varie rapidement durant une communication. Certains circuits de protection ESD comportent un circuit de déclenchement de type RC. Il s'avère qu'un tel circuit est sensible aux variations rapides de tension. Il est donc mal adapté aux interfaces de communication RF, car chaque front montant ou descendant de la porteuse du champ électromagnétique reçu, peut déclencher le circuit de protection ESD. Une partie du courant reçu peut donc être évacué par le circuit de protection, ce qui entraine une perte de l'énergie disponible pour le fonctionnement du circuit intégré, cette perte d'énergie étant susceptible d'empêcher le traitement des signaux reçus, et de perturber le signal de réponse émis par le circuit intégré avec l'introduction d'une rétro-modulation parasite. Un tel circuit de protection ESD est 2 également incompatible avec les communications filaires devant être tolérantes en niveau de tension. [0005] Certains circuits de protection ESD comportent un transistor NMOS (N-channel Metal Oxidc Semiconductor field-effect transistor" - Transistor à effet de champ à grille métal oxyde à canal N) à grille mise à la masse ggNMOS ('gate-grounded NMOS") ou à grille couplée gcNMOS ("gatc-coupled NMOS"), comportant des transistors bipolaires parasites qui sont exploités pour leur capacité à conduire des courants importants. Cependant, les caractéristiques de tels composants s'avèrent très dépendantes des conditions de fabrication du circuit intégré et donc varient d'une manière importante d'un circuit à l'autre même si ces derniers sont issus d'une même chainc de fabrication. Le comportement d'un tel circuit de protection est donc très difficile à simuler. Cet inconvénient est particulièrement pénalisant dans le contexte dc la fabrication dc circuits intégrés, dans lequel les délais et les coûts de fabrication, ainsi que les performances à atteindre sont de plus en plus contraignants. Pour des raisons de délai et de coût, il n'est donc pas envisageable d'intégrer dans le processus de fabrication des circuits intégrés, une phase itérative de mise au point incluant une étape de fabrication de circuits intégrés de test, des tests de performance des circuits intégrés, des modifications des jeux dc masques dc fabrication, la fabrication de nouveaux circuits intégrés de test à partir des jeux de masques modifiés, et la conduite de tests sur les nouveaux circuits intégrés. [0006] Par ailleurs, il existe des circuits de protection ESD dont le comportement peut être facilement simulé. Cependant, ces circuits présentent une capacité parasite équivalente élevée. Dans les circuits intégrés comportant une interface de communication RF, une telle capacité parasite peut désaccorder l'ensemble antenne / circuit RF, et donc réduire l'énergie susceptible d'être captée par l'antenne et fournie au circuit intégré, et réduire la sensibilité du circuit RF, et donc diminuer le rapport signal sur bruit des signaux reçus. Une telle capacité parasite présente également des inconvénients dans le cas d'une interface de communication filaire telle que conforme au protocole I2C. [0007] 11 est donc souhaitable de proposer un circuit de protection ESD qui puisse recevoir des signaux de communication présentant des fronts rapides, sans se déclencher et sans perturber les signaux reçus. Il est également souhaitable que le comportement du circuit de protection en réponse à un événement ESD puisse être simulé avec précision, afin de pouvoir déterminer si le circuit de protection répond à des spécifications précises, et ce sans avoir besoin de fabriquer au préalable un circuit intégré à des fins de test. [0008] Des modes de réalisation concernent un procédé de protection d'une borne d'entrée ou d'entrée/sortie d'un circuit intégré contre des décharges électrostatiques, le procédé comprenant des étapes consistant à : générer un signal de commande résultant d'une 3 comparaison d'une tension sur la borne avec une tension de seuil, la borne étant isolée d'une tension d'alimentation du circuit intégré, fermer un interrupteur entre la borne et la masse si le signal de commande indique que la tension de la borne est supérieure à la tension de seuil, et prévoir un composant connecté entre la borne et l'interrupteur, pour abaisser une capacité équivalente du circuit intégré, vue de la borne. [0009] Selon un mode de réalisation, le signal de commande agit directement sur un circuit de mise à la masse de la borne. [0010] Selon un mode de réalisation, le signal de commande agit sur un circuit de mise à la niasse de la borne par l'intermédiaire d'un circuit d'inversion et de mise en forme du signal de commande. [0011] Selon un mode de réalisation, la tension de seuil est fixée en fonction de valeurs res- pectives de résistances d'un pont de résistances connecté à une borne de grille d'un premier transistor produisant le signal de commande. [0012] Selon un mode de réalisation, la tension de seuil est fixée en fonction d'une tension de seuil d'une première diode connectée en amont du pont de résistances. [0013] Selon un mode de réalisation, la tension de seuil est fixée en fonction d'une tension de seuil d'une diode zencr connectée à une borne de grille d'un premier transistor produisant le signal de commande. [0014] Selon un mode de réalisation, la tension de seuil est fixée en fonction d'une tension de seuil d'une seconde diode connectée à une borne de source du premier transistor. [0015] Des modes de réalisation peuvent également concerner un circuit intégré comprenant : une borne d'entrée ou d'entrée/sortie, susceptible d'être soumise à des décharges électrostatiques, la borne étant isolée d'une tension d'alimentation du circuit intégré, un circuit de comparaison d'une tension de la borne avec une tension de seuil, fournissant un signal de commande apte à déclencher la fermeture d'un interrupteur de mise à la masse de la borne P lorsque la tension de la borne est supérieure à la tension de seuil, et un composant connecté entre la borne et l'interrupteur, pour abaisser une capacité équivalente du circuit intégré, vue de la borne. [0016] Selon un mode de réalisation, le composant comprend une sortie connectée uniquement à l'interrupteur. [0017] Selon un mode de réalisation, le circuit intégré comprend un circuit d'inversion et de mise en forme du signal de commande, disposé entre le circuit de comparaison de tension et le circuit de mise à la masse de la borne. [0018] Selon un mode de réalisation, le circuit de comparaison de tension comprend un premier transistor produisant le signal de commande et un pont de résistances connecté à une borne de grille du premier transistor, la tension de seuil étant fixée en fonction de valeurs respectives de résistances formant le pont de résistances. [0019] Selon un mode de réalisation, le circuit de comparaison de tension comprend une diode connectée en amont du pont de résistances, la tension de seuil étant fixée en fonction d'une tension de seuil de la première diode. [0020] Selon un mode de réalisation, le circuit de comparaison de tension comprend une diode zener connectée à une borne de grille d'un premier transistor produisant le signal de commande, la tension de seuil étant fixée en fonction d'une tension de seuil de la diode zener. [0021] Selon un mode de réalisation, le circuit de comparaison de tension comprend une seconde diode connectée à une borne de source du premier transistor, la tension de seuil étant fixée en fonction d'une tension de seuil de la seconde diode. [0022] Selon un mode de réalisation, le composant comprend une diode, une diode dc type schottky, une diode zener ou un transistor bipolaire. [0023] Des exemples de réalisation de l'invention seront décrits dans cc qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0024] [fig.1] la figure 1 représente schématiquement un circuit intégré comportant un circuit de protection ESD, selon un mode dc réalisation, [0025] [fig.2] la figure 2 représente schématiquement un circuit intégré comportant un circuit de protection ESD, selon un autre mode de réalisation, [0026] [fig.3] la figure 3 est un schéma électrique d'un mode de réalisation, d'un circuit de protection ESD dans un circuit intégré, [0027] [fig.4] [Fig. 5] [Fig. 6] [Fig. 7] les figures 4 à 7 sont des schémas électriques d'un circuit du circuit de protection ESD de la figure 3, selon divers modes de réalisation. [0028] La figure 1 représente un circuit intégré IC comprenant une borne d'entrée ou d'entrée/sortie P et des circuits internes INC comportant une entrée de signal connectée à la borne P, les circuits internes étant configurés notamment pour traiter le signal reçu de l'extérieur du circuit intégré par la borne P. Selon un mode de réalisation, le circuit intégré IC comprend un circuit de protection contre les décharges électrostatiques ESDC. comprenant une entrée recevant également les signaux issus de la borne P. [0029] La figure 2 représente un circuit intégré ICI, et en particulier la borne P, les circuits internes INC, et le circuit ESDC, selon un mode de réalisation. Les circuits internes INC du circuit intégré ICI sont connectés entre une source de tension d'alimentation Vdd et un plan de masse du circuit intégré ICI. Le circuit de protection ESDC comprend des circuits CRC, VDT, DVC et BYC connectés entre la borne P et le plan de masse du circuit intégré ICI. Le circuit CRC comprend une diode Dl présentant une borne d'anode connectée à la borne P et une borne de cathode connectée à une entrée respective de chacun des circuits VDT, DVC et BYC. Le circuit de protection ESDC comprend également une diode D2 présentant une borne de cathode connectée à la borne P et une borne d'anode connectée au plan de masse du circuit intégré ICI. Le circuit CRC permet d'abaisser la capacité parasite équivalente du circuit intégré, vue de la borne P. La diode D2 permet d'évacuer les surtensions négatives apparaissant sur la borne P vers le plan de masse du circuit intégré ICI, lorsque l'amplitude de ces surtensions dépasse la tension de seuil de la diode D2. [0030] Le circuit VDT assure une fonction de détection de niveau de tension et fournit un signal de commande CS représentatif de la comparaison du signal reçu par la borne P à une tension de seuil. Le circuit VDT fournit le signal de commande CS en une sortie du circuit VDT connectée à une entrée du circuit DVC. Le circuit DVC assure une fonction de commande du circuit BYC à partir du signal de commande CS, et comporte à cet effet une sortie connectée à une entrée du circuit BYC. Le circuit BYC assure une fonction de mise à la masse de la home P lorsque le signal de commande CS indique que la tension de la borne P est supérieure à la tension de seuil, c'est-à-dire en cas de détection d'une décharge électrostatique. [0031] Il convient d'observer que les liaisons entre la home P (la diode Dl), et les circuits VDT, DVC, BYC et INC, sont isolées de la source de tension d'alimentation Vdd des circuits internes INC du circuit intégré IC1. En effet, la home P est soit une home de communication "drain ouvert" (open drain), soit une home d'alimentation, soit une borne d'alimentation et de communication. Si la borne P assure la fonction de borne d'alimentation du circuit intégré, la borne P est connectée à un circuit interne d'alimentation produisant la tension d'alimentation Vdd. La tension d'alimentation des circuits INC n'est donc pas accessible depuis la borne P, sinon les circuits INC seraient alimentés directement par la borne P, même si le circuit d'alimentation produisant la tension Vdd était non alimenté par ailleurs (éteint). En ouht, dans le cas où la borne P est une borne d'alimentation et de communication, lorsque le circuit d'alimentation est inactif (tension d'alimentation Vdd nulle), le niveau haut du signal de communication reçu par la borne P pourrait être notablement réduit si l'isolation entre la borne P et la tension d'alimentation des circuits INC n'était pas réalisée, l'alimentation du circuit étant alors générée à partir du signal reçu par la borne P. [0032] Selon d'autres modes de réalisation, le circuit CRC peut être placé alternativement de manière à ce que l'entrée du circuit CRC soit connectée à la borne P et à l'entrée du circuit VDT, et la sortie du circuit CRC soit connectée aux entrées des circuits DVC et BYC, ou de manière à ce que l'entrée du circuit CRC soit connectée à la borne P et aux entrées respectives des circuit VDT et DVC et la sortie du circuit CRC soit connectée à l'entrée du circuit BYC. Il est à noter que la plage de détection de tension du circuit VDT peut être élargie en plaçant le circuit CRC de manière à ce que la sortie du circuit CRC soit connectée seulement au circuit BYC. [0033] Selon d'autres modes de réalisation, le circuit CRC comprend une diode zener ou Schottky, ou un transistor bipolaire, ou une combinaison de ces différents composants. Il importe simplement que la borne d'entrée du circuit CRC connectée à la borne P 6 occupe une faible surface de substrat dans le circuit intégré ICI pour présenter une capacité suffisamment faible susceptible d'abaisser la capacité équivalente du circuit, vue de la borne P. Il importe également que le circuit CRC puisse conduire un fort courant, et ainsi transmettre de forts courants de décharge électrostatique au circuit BYC. [0034] La figure 3 représente un exemple de réalisation du circuit de protection ESDC connecté à la borne d'interface P à protéger. Le circuit ESDC comprend les circuits VDT, DVC, BYC. Le circuit VDT comprend un transistor MOS Ni à canal N comportant une borne de drain reliée à la borne P par l'intermédiaire d'une résistance R3, une borne de source connectée à la masse, et une home de grille reliée à la home P par l'intermédiaire d'une résistance R1 et reliée à la masse par l'intermédiaire d'une résistance R2. Le substrat du transistor N1 est également connecté à la masse. [0035] Le circuit DVC comprend un transistor MOS Pl à canal Pet un transistor MOS N2 à canal N. Les transistors Pl et N2 comportent une home de grille connectée à la borne de drain du transistor Ni. Le transistor Pl comporte une borne de source reliée à la borne Pet une borne de drain reliée à une borne de drain du transistor N2. Le transistor N2 comporte une borne de source connectée à la masse. [0036] Le circuit BYC comprend un transistor MOS N3 à canal N comportant une borne de grille connectée aux bornes de source des transistors Pl. N2, une borne de drain reliée à la borne Pet une home de source connectée à la masse. La grille du transistor N3 peut être aussi large que possible pour permettre au transistor N3 de conduire de forts courants, et ainsi évacuer vers la masse de forts courants de décharge électrostatique. Cependant un tel transistor avec une large grille présente une capacité de drain nécessairement élevée, au point de rendre des signaux de communication, notamment de type I2C ou RF, inexploitables. En effet, cette capacité apparaît dans la capacité équivalente du circuit intégré, vue de la borne P. La prévision du circuit CRC de faible capacité, introduit clans le circuit en aval de la borne P une faible capacité qui permet d'abaisser la capacité équivalente du circuit vue de la borne P. A titre d'exemple, la capacité du circuit CRC est comprise entre C/30 et C/100, C étant la capacité équivalente C du reste du circuit vue de la borne P sans le circuit CRC, soit essentiellement la capacité du transistor N3. Il en résulte que la capacité équivalente tenant compte de la présence du circuit CRC est comprise entre C/101 et C/31, c'est-à-dire comprise entre C/100 et C/30 en première approximation. La capacité équivalente du circuit vue de la borne P est donc sensiblement égale à celle du circuit CRC dans le cas où la capacité du circuit CRC est faible par rapport à la capacité équivalente du reste du circuit intégré, vue de la borne P. [0037] Ici encore, le circuit CRC peut être disposé n'importe où entre les points de connexion à la borne P des circuits VDT, DVC et BYC. 7 [0038] Lorsque la tension sur la borne d'entrée du circuit VDT est inférieure à une certaine valeur de seuil définie en fonction des valeurs des résistances R1 et R2 et une tension de seuil Vth du transistor Ni, le transistor NI est bloqué. La tension sur la borne de drain du transistor NI (signal de commande CS) correspond aux valeurs positives de la tension reçue par la borne P, décalées de la différence de potentiels aux bornes du circuit CRC si ce dernier est placé en amont du circuit VDT. Le circuit DVC assure la fonction d'inversion de la tension du signal de commande CS issu de la borne de drain du transistor Ni. La tension fournie par le circuit DVC sur la borne de grille du transistor N3 est donc inférieure à la tension de seuil Vth de cc dernier. Le transistor N3 est donc bloqué. [0039] Lorsque la tension sur la borne de grille du transistor NI dépasse la tension de seuil Vth, en cas de décharge électrostatique sur la borne P, le transistor Ni devient passant. La borne de drain du transistor Ni est alors reliée à la masse par la borne de source du transistor Ni. Le signal de commande CS est donc nul. Le circuit DVC fournit donc à la borne de grille du transistor N3, une tension positive (correspondant aux valeurs positives de la tension reçue par la borne P), supérieure à la tension de seuil Vth. Le transistor N3 devient donc passant. Il en résulte que la borne P est mise à la masse, ce qui permet d'évacuer un courant de décharge électrostatique vers la masse. La mise à la masse de la home P entrainc le passage de la tension sur la home P en dessous de la tension de seuil du circuit VDT et donc le blocage du transistor NI, puis du transistor N3. [0040] Ainsi, les fonctions de protection contre les décharges électrostatiques sont assurées par le circuit ESDC sans exploiter de composants parasites comme des transistors bipolaires parasites, à part des capacités équivalentes qui sont modélisables. Le circuit ESDC est donc réalisable entièrement avec des composants dont le comportement peut être simulé en cas de décharge électrostatique appliquée sur la borne P. [0041] Le circuit de détection de tension VDT présente les avantages d'être insensible à la présence de fronts (variations rapides) dans le signal de communication reçu par la borne P. Le réglage de la tension de seuil de déclenchement du circuit VDT, est effectué simplement par le choix des valeurs des résistances RI, R2. Ainsi, la tension de seuil VT du circuit VDT couplé à la diode DI, peut être calculée par l'équation suivante : VT = VDI + Vtle(RI-FR2)/R2, (1) dans laquelle VDI est la tension de seuil de la diode DI. [0042] La capacité du circuit ESDC vue de la borne P est déterminée en fonction du ratio entre la surface de borne d'anode de la diode Dl, et la surface de la borne de drain du transistor N3. Cette capacité peut donc être réduite facilement, autant que possible, et est parfaitement modélisable. 8 [0043] Les figures 4 à 7 représentent le circuit de détection de tension, selon divers autres modes de réalisation. La figure 4 représente un circuit de détection de tension VDT1 qui diffère du circuit VDT en cc qu'il comprend une diode D3 interposée entre la résistance R1 et le point de jonction de la résistance R1 relié à la home Pou à la sortie du circuit CRC. Le circuit VDT (figure 3) présente une consommation électrique qui augmente si l'on réduit la surface occupée par les résistances R1, R2, et la tension de seuil de déclenchement est limitée par la tension de seuil Vth du transistor Ni. La diode D3 permet d'augmenter la tension de seul. Ainsi, la tension de seuil VT du circuit VDT1 couplé la diode Dl, peut être calculée par l'équation suivante : VT = VD1 + VD3 + Vtle(R1+R2)/R2, (2) dans laquelle VD3 est la tension de seuil de la diode D3. [0044] La figure 5 représente un circuit de détection de tension VDT2 qui diffère du circuit VDT1 en ce qu'il comprend une diode D4 interposée entre la borne de source du transistor Ni et la masse. Il s'avère que la tension de seuil Vth du transistor N1 diminue proportionnellement avec les fuites de courant drain-source dans le transistor. La diode D4 permet de compenser ces fuites en ajoutant sa tension de seuil VD4 à celle du transistor Ni, et donc permet de réduire la dépendance entre la tension de seuil VT de déclenchement du circuit VDT couplé à la diode Dl, et la tension de seuil Vth du transistor Ni. La tension de seuil VT du circuit VDT2 couplé à la diode Dl, peut être calculée par l'équation suivante : VT = VDI + VD3 + (Vth+VD4)*(RI+R2)/R2, (3). [0045] La diode D4 peut être mise en oeuvre sans la diode D3. Ainsi, la tension de seuil VT du circuit VDT2 couplé à la diode Dl, mais sans la diode D3, peut être calculée par l'équation suivante : VT = VDI + (Vth+VD4)*(RI+R2)/R2, (4) [0046] La figure 6 représente un circuit de détection de tension VDT3 qui diffère du circuit VDT en ce qu'il comprend une diode zener ZI qui remplace la résistance RI. La mise en oeuvre de la diode zener ZI permet à la fois de fixer plus précisément la tension de seuil de déclenchement du circuit VDT, couplé à la diode Dl, et de réduire la consommation et la surface de substrat occupée par le circuit VDT. La tension de seuil VT du circuit VDT3 couplé à la diode Dl, peut être calculée par l'équation suivante : VT = VDI + VZ + Vth, (5) dans laquelle VZ est la tension de seuil de la diode zener ZI. [0047] La figure 7 représente un circuit de détection de tension VDT4 qui diffère du circuit VDT3 en ce qu'il comprend la diode D4 interposée entre la borne de drain du transistor NI et la masse. Le circuit VDT4 combine les avantages des circuits VDT2 et VDT3. La tension de seuil VT du circuit VDT4 couplé à la diode Dl, peut être calculée par l'équation suivante : 9 VT = VD1 + VZ Vth + VD4. (6) [0048] Tl apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée à la présence du circuit DVC. En effet, selon un mode de réalisation, le transistor N3 du circuit BYC est remplacé par un transistor MOS à canal P dont la grille peut être dimensionnée 2,5 fois plus large que celle du transistor N3 pour pouvoir laisser passer des courants au moins aussi importants que le transistor N3. La grille du transistor N1 peut également être élargie pour pouvoir fournir un courant apte à piloter directement le transistor MOS à canal P du circuit BYC. Selon un autre mode de réalisation, le transistor Ni est remplacé par un transistor MOS à canal P dont la grille est dimensionnée suffisamment large pour pouvoir piloter directement le transistor N3 du circuit BYC. 10 REVENDICATIONS[Revendication I] Procédé de protection d'une borne (P) d'entrée ou d'entrée/sortie d'un circuit intégré (IC. ICI) contre des décharges électrostatiques, le procédé comprenant des étapes consistant à : générer un signal de commande (CS) résultant d'une comparaison d'une tension sur la borne (P) avec une tension de seuil, la borne étant isolée d'une tension d'alimentation du circuit intégré, fermer un interrupteur (N3) entre la borne et la masse si le signal de commande indique que la tension de la borne est supérieure à la tension de seuil, et prévoir un composant (CRC, Dl) connecté entre la borne et l'interrupteur, pour abaisser une capacité équivalente du circuit intégré, vue de la borne. [Revendication 2] Procédé selon la revendication 1, dans lequel le signal de commande (CS) agit directement sur un circuit (BYC) de mise à la masse de la borne (P). [Revendication 3] Procédé selon la revendication 1, dans lequel le signal de commande (CS) agit sur un circuit (BYC) de mise à la masse de la borne (P) par l'intermédiaire d'un circuit (DVC) d'inversion et de mise en forme du signal de commande. [Revendication 4] Procédé selon l'une des revendications 1 à 3, dans lequel la tension de seuil est fixée en fonction de valeurs respectives de résistances (Ri, R2) d'un pont de résistances connecté à une borne de grille d'un premier transistor (Ni) produisant le signal de commande (CS). [Revendication 5] Procédé selon la revendication 4, dans lequel la tension de seuil est fixée en fonction d'une tension de seuil d'une diode (D3) connectée en amont du pont de résistances (R1, R2). [Revendication 6] Procédé selon l'une des revendications 1 à 3, dans lequel la tension de seuil est fixée en fonction d'une tension de seuil d'une diode zener (Z1) connectée à une borne de grille d'un premier transistor (Ni) produisant le signal de commande (CS). [Revendication 7] Procédé selon l'une des revendications 4 à 6, dans lequel la tension de seuil est fixée en fonction d'une tension de seuil d'une diode (D4) connectée à une borne de source du premier transistor (NI). [Revendication 8] Circuit intégré comprenant : une borne (P) d'entrée ou d'entrée/sortie, susceptible d'être soumise à des décharges électrostatiques, la borne étant isolée d'une tension 11 [Revendication 9] [Revendication 10] [Revendication 11] [Revendication 12] [Revendication 13] [Revendication 14] [Revendication 15] d'alimentation du circuit intégré (TC, ICI), un circuit (VDT) de comparaison d'une tension de la borne avec une tension de seuil, fournissant un signal de commande (CS) apte à déclencher la fermeture d'un interrupteur (N3) de mise à la masse de la borne P lorsque la tension de la borne est supérieure à la tension de seuil, et un composant (CRC, Dl) connecté entre la borne et l'interrupteur, pour abaisser une capacité équivalente du circuit intégré, vue de la borne. Circuit intégré selon la revendication 8, dans lequel le composant (CRC, Dl) comprend une sortie connectée uniquement à r interrupteur (N3). Circuit intégré selon la revendication 9, comprenant un circuit (DVC) d'inversion et de mise en forme du signal de commande (CS), disposé entre le circuit (VDT) de comparaison de tension et un circuit (BYC) de mise à la masse de la home (P). Circuit intégré selon l'une des revendications 8 à 10, dans lequel le circuit (VDT) de comparaison de tension comprend un premier transistor (N1) produisant le signal de commande (CS) et un pont de résistances (R1, R2) connecté à une borne de grille du premier transistor, la tension de seuil étant fixée en fonction de valeurs respectives de résistances formant le pont de résistances. Circuit intégré selon la revendication 11, dans lequel le circuit (VDT) de comparaison de tension comprend une diode (D3) connectée en amont du pont de résistances (RI, R2), la tension de seuil étant fixée en fonction d'une tension de seuil de la diode. Circuit intégré selon l'une des revendications 8 à 10, dans lequel le circuit (VDT) de comparaison de tension comprend une diode zener (Z1) connectée à une borne de grille d'un premier transistor (NI) produisant le signal de commande (CS), la tension de seuil étant fixée en fonction d'une tension de seuil de la diode zener. Circuit intégré selon l'une des revendications 11 à 13, dans lequel le circuit (VDT) de comparaison de tension comprend une diode 04) connectée à une borne de source du premier transistor (Ni), la tension de seuil étant fixée en fonction d'une tension de seuil de la diode connectée à la borne de source du premier transistor. Circuit intégré selon l'une des revendications 8 à 14, dans lequel le composant (CRC) comprend une diode (D1), une diode de type schotticy, une diode zener ou un transistor bipolaire.