FR 3094568 A1 20201002 FR 1903380 A 20190329 Description Titre de l'invention : Procédé de fabrication d'un écran d'affichage émissif à LED tridimensionnelles Domaine technique [0001] La présente description concerne de façon générale les dispositifs optoélectroniques, et vise plus particulièrement la réalisation d'un écran d'affichage émissif à diodes électroluminescentes (LED) comportant des éléments semiconducteurs tridimensionnels, par exemple de type nanotils ou microfils. Technique antérieure [0002] La demande de brevet W02011/048318 décrit un procédé de fabrication d'un écran émissif à LED dans lequel chaque pixel de l'écran comprend plusieurs LED élémentaires comprenant chacune un nanofil semiconducteur, connectées en parallèle entre deux électrodes d'un circuit actif de contrôle de l'écran. [0003] Une limitation de ce procédé est que les LED élémentaires des différents pixels de l'écran sont identiques ou similaire, de sorte que tous les pixels de l'écran émettent un rayonnement électromagnétique à une même longueur d'onde (i.e. tous les pixels de l'écran ont un pic d'émission à une même longueur d'onde). L'écran est dit monochromatique. [0004] Pour réaliser un écran polychromatique, aussi appelé écran couleur, c'est-à-dire comportant des pixels de types différents adaptés à émettre des rayonnements électromagnétiques à des longueurs d'ondes distinctes (i.e. ayant des pics d'émission des longueurs d'ondes distinctes), une possibilité est de prévoir, dans certains pixels de l'écran, des éléments de conversion de longueur d'onde adaptés à convertir le rayonnement électromagnétique émis par les LED du pixel en un rayonnement électromagnétique à une autre longueur d'onde. Ceci complexifie toutefois la fabrication de l'écran, notamment lorsque le pas inter-pixels de l'écran est faible, et peut de plus entrainer une diminution de son rendement de conversion électro-optique. [0005] La demande de brevet W02019/002786 décrit un exemple de procédé de fabrication d'un écran couleur dit à émission directe, c'est-à-dire dans lequel les pixels de types différents comportent des LED de natures différentes, chaque LED émettant directement à la longueur d'onde d'émission du pixel, sans passer par un élément de conversion de longueur d'onde. Chaque pixel de l'écran réalisé par ce procédé comprend plusieurs LED élémentaires constituées chacune d'un élément semiconducteur tridimensionnel, par exemple un nanofil ou un microfil semiconducteur, connectées en parallèle entre deux électrodes d'un circuit actif de contrôle de l'écran. Dans cet écran, les zones actives des LED élémentaires de pixels de types différents 2 ont des compositions différentes, de façon à obtenir des longueurs d'ondes d'émission différentes. [0006] Une limitation de cc procédé est qu'il comporte une étape de fixation d'une face d'un circuit actif de contrôle comportant une alternance de régions métalliques et de régions diélectriques, sur une face d'un circuit optoélectronique comportant un motif correspondant de régions métalliques et de régions diélectriques alternées. La fixation du circuit actif de contrôle au circuit optoélectronique peut être réalisée par collage direct hybride, c'est-à-dire par collage direct métal-métal des régions métalliques du circuit actif de contrôle sur les régions métalliques correspondantes du circuit optoélectronique, et par collage direct diélectrique-diélectrique des régions isolantes du circuit actif de contrôle sur les régions isolantes correspondantes du circuit optoélectronique. La mise en oeuvre d'un collage direct hybride nécessite toutefois une préparation des surfaces à assembler relativement délicate à mettre en oeuvre. En particulier, un tel collage implique de respecter certaines conditions sur le taux de couverture et la répartition métal/isolant des surfaces à assembler. Ceci complexifie la fabrication de l'écran dans la mesure où il faut alors prévoir, du côté de la face d'assemblage du circuit actif de contrôle et/ou du côté de la face d'assemblage du circuit optoélectronique, un niveau dc métallisation supplémentaire, généralement en cuivre, visant à respecter ces conditions. [0007] TI serait souhaitable dc pouvoir disposer d'un procédé de fabrication d'un écran d'affichage couleur à LED à émission directe comportant des éléments semiconducteurs tridimensionnels, par exemple de type nanofils ou microfils, ce procédé palliant tout ou partie des inconvénients des procédés connus de fabrication d'un tel écran. Résumé de l'invention [0008] Pour cela, un mode de réalisation prévoit un procédé de fabrication d'un écran émissif à LED, comportant les étapes suivantes : a) déposer une première couche métallique sur une face d'un circuit de contrôle comportant une pluralité dc plots métalliques de connexion, la première couche métallique s'étendant sur toute la surface du circuit de contrôle et étant connectée électriquement aux plots métalliques de connexion du circuit de contrôle ; b) déposer une deuxième couche métallique sur une face d'un circuit optoélectronique comportant des premières cellules d'émission adaptées à émettre un rayonnement électromagnétique à une première longueur d'onde et des deuxièmes cellules d'émission adaptées à émettre un rayonnement électromagnétique à une deuxième longueur d'onde différente de la première longueur d'onde, chaque première cellule d'émission comporttuit une ou plusieurs LED constituées chacune d'un élément 3 semiconducteur tridimensionnel, la deuxième couche métallique s'étendant sur toute la surface du circuit optoélectronique et étant connectée électriquement à une première extrémité de chaque élément semiconducteur tridimensionnel du circuit optoélectronique ; c) fixer le circuit optoélectronique au circuit de contrôle par collage direct de la deuxième couche métallique sur première couche métallique, en alignant le circuit optoélectronique par rapport au circuit de contrôle de façon que les différentes cellules d'émission du circuit optoélectronique soient disposées en vis-à-vis de plots métalliques de connexion distincts du circuit de contrôle ; et d) former, à partir de la face du circuit optoélectronique opposée au circuit de contrôle, des tranchées délimitant latéralement chaque cellule d'émission du circuit optoélectronique, les tranchées traversant les deuxième et première couches métalliques de façon que les différentes cellules élémentaires d'émission soient connectées à des plots métalliques de connexion distincts du circuit de contrôle. [0009] Selon un mode de réalisation, chaque deuxième cellule d'émission comporte une ou plusieurs LED constituées chacune d'un élément semiconducteur tridimensionnel. [0010] Selon un mode de réalisation, la deuxième couche métallique comprend au moins une couche réfléchissante pour les rayonnements électromagnétiques émis par les premières et deuxième cellules d'émission. [0011] Selon un mode de réalisation, la couche réfléchissante comprend de l'argent ou de l'aluminium. [0012] Selon un mode de réalisation, la première couche métallique comprend une couche métallique de collage en contact avec une couche métallique de collage de la deuxième couche métallique, les couches métalliques de collage des première et deuxième couches métalliques étant en le même matériau. [0013] Selon un mode de réalisation, les couches métalliques de collage des première et deuxième couches métalliques sont en Ti, Ni, Pt, Sn, Au, Ag, Al, Pd, W, Pb, Cu, AuSn, TiSn, NiSn ou en un alliage de tout ou partie de ces matériaux. [0014] Selon un mode de réalisation, le procédé comprend en outre la formation de murs d'isolation latéraux dans les tranchées. [0015] Selon un mode de réalisation, les murs d'isolation latéraux sont en un matériau élec- triquement isolant. [0016] Selon un mode de réalisation, les murs d'isolation latéraux comprennent une couche isolante revêtant les parois latérales et le fond des tranchées, et une paroi centrale conductrice. [0017] Selon un mode de réalisation, la paroi centrale conductrice est en un métal réflé- chissant, par exemple de l'aluminium ou du tungstène. [0018] Selon un mode de réalisation : - les tranchées ont des parois latérales inclinées, et/ou ; - un réflecteur constitué d'une alternance de couches diélectriques d'indices de réfraction distincts est formé sur les parois latérales des tranchées. [0019] Selon un mode de réalisation, le procédé comporte en outre une étape de dépôt d'une couche conductrice transparente sur la face du circuit optoélectronique opposée au circuit de contrôle, la couche conductrice transparente étant en contact avec une deuxième extrémité de chaque élément semiconducteur tridimensionnel du circuit optoélectronique et formant une électrode commune à toutes les cellules d'émission du circuit optoélectronique. [0020] Selon un mode de réalisation, la couche conductrice transparente est en graphène ou en un oxyde transparent et conducteur. [0021] Selon un mode de réalisation, le procédé comporte en outre la formation d'une métal- lisation connectant électriquement la couche conductrice transparente à un ou plusieurs plots de connexion du circuit de contrôle. [0022] Selon un mode de réalisation, la couche conductrice transparente est en contact, par sa face inférieure, avec la face supérieure des parois centrales conductrices des murs d'isolation latéraux. [0023] Selon un mode de réalisation, le circuit optoélectronique comporte en outre des troisièmes cellules d'émission adaptées à émettre un rayonnement électromagnétique à une troisième longueur d'onde différente des première et deuxième longueurs d'ondes. [0024] Un autre mode de réalisation prévoit un écran émissif à LED, comportant : - un circuit de contrôle dont une face comporte une pluralité de plots métalliques de connexion, une première couche métallique s'étendant sur ladite face du circuit de contrôle et étant connectée électriquement aux plots métalliques de connexion du circuit de contrôle ; et - un circuit optoélectronique comportant des premières cellules d'émission adaptées à émettre un rayonnement électromagnétique à une première longueur d'onde et des deuxièmes cellules d'émission adaptées à émettre un rayonnement électromagnétique à une deuxième longueur d'onde différente de la première longueur d'onde, chaque première cellule d'émission comportant une ou plusieurs LED constituées chacune d'un élément semiconducteur tridimensionnel, une deuxième couche métallique s'étendant sur une face du circuit optoélectronique et étant connectée électriquement à une première extrémité de chaque élément semiconducteur tridimensionnel du circuit optoélectronique, dans lequel le circuit optoélectronique est fixé au circuit de contrôle par collage direct de la deuxième couche métallique sur la première couche métallique, de façon que les différentes cellules d'émission du circuit optoélectronique soient disposées en vis-à-vis de plots métalliques de connexion distincts du circuit de contrôle, et dans lequel l'écran comprend une pluralité de tranchées formées à partir de la face du circuit optoélectronique opposée au circuit de contrôle, les tranchées délimitant latéralement chaque cellule d'émission du circuit optoélectronique, les tranchées traversant les deuxième et première couches métalliques de façon que les différentes cellules élémentaires d'émission soient connectées à des plots métalliques de connexion distincts du circuit de contrôle. Brève description des dessins [0025] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0026] [fig.1] la figure 1 illustre une étape d'un premier procédé de fabrication d'un écran d'affichage émissif à LED selon un mode de réalisation ; [0027] [fig.2] la figure 2 illustre une autre étape du premier procédé ; [0028] [fig.3] la figure 3 illustre une autre étape du premier procédé ; [0029] [fig.4] la figure 4 illustre une autre étape du premier procédé ; [0030] [fig.5] la figure 5 illustre une autre étape du premier procédé ; [0031] [fig.6] la figure 6 illustre une autre étape du premier procédé ; [0032] [fig.7] la figure 7 illustre une autre étape du premier procédé ; [0033] [fig.8] la figure 8 illustre une autre étape du premier procédé ; [0034] [fig.9] la figure 9 illustre une autre étape du premier procédé ; [0035] [fig.10] la figure 10 illustre une autre étape du premier procédé ; [0036] [fig.11] la figure 11 illustre une autre étape du premier procédé ; [0037] [fig.12] la figure 12 illustre une autre étape du premier procédé ; [0038] [fig.13] la figure 13 illustre une autre étape du premier procédé ; 6 100391 Ifig.141 la figure 14 illustre une autre étape du premier procédé ; [0040] [fig.15] la figure 15 illustre une autre étape du premier procédé ; [0041] [fig.16] la figure 16 illustre une autre étape du premier procédé ; [0042] [fig.17] la figure 17 illustre une étape d'un deuxième procédé de fabrication d'un écran d'affichage émissif à LED selon un mode de réalisation ; [0043] [fig.18] la figure 18 illustre une autre étape du deuxième procédé ; et [0044] [fig.19] la figure 19 illustre une autre étape du deuxième procédé. Description des modes de réalisation [0045] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0046] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la réalisation des circuits de commande des LED des écrans d'affichage décrits n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec les réalisations usuelles de tels circuits de commande. De plus, les différentes étapes de croissance épitaxiales mises en oeuvre pour réaliser les LED élémentaires tridimensionnelles des écrans d'affichage décrits n'ont pas été détaillées, les modes de réalisation décrits étant compatibles avec les procédés connus de réalisation de telles LED élémentaires tridimensionnelles, par exemple les procédés décrits dans la demande de brevet W02019/002786 susmentionnée. [0047] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0048] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait 7 référence sauf précision contraire à l'orientation des figures, étant entendu que, en pratique, les structures décrites peuvent être orientées différemment. [0049] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0050] La présente demande concerne notamment des écrans d'affichage à LED comportant des LED élémentaires constituées chacune d'un élément semiconducteur tridimensionnel, par exemple de type nanofil ou microfil. On entend ici par élément semiconducteur tridimensionnel un élément de forme allongée selon une direction privilégiée appelée direction longitudinale. Un tel élément peut avoir une forme filaire, ou encore une forme conique ou tronconique, ou une forme pyramidale. À titre d'exemple, chaque élément semiconducteur tridimensionnel a une dimension transversale maximale comprise entre 5 nm et 2,5 pm, par exemple entre 50 nm et 1 pm, et une dimension longitudinale supérieure ou égale à 1 fois, de préférence supérieure ou égale à 5 fois, sa dimension transversale maximale. [0051] Les figures 1 à 16 sont des vues en coupe schématiques et partielles des structures obtenues à des étapes d'un exemple d'un procédé de fabrication d'un écran d'affichage émissif à LED selon un mode de réalisation. On considère ici plus particulièrement la réalisation d'un écran d'affichage couleur à émission directe (sans éléments de conversion de longueur d'onde), comportant des éléments semiconducteurs tridimensionnels. Dans cet exemple, l'écran d'affichage comporte trois types de pixels différents, désignés respectivement sur les figures par les référence R, G et B. adaptés à émettre respectivement des rayonnements électromagnétiques à trois longueurs d'ondes distinctes, par exemple adaptés à émettre respectivement de la lumière rouge, de la lumière verte, et de la lumière bleue. Les modes de réalisation décrits peuvent toutefois s'appliquer quel que soit le nombre de types de pixels différents de l'écran, supérieur ou égal à deux. Sur les figures, seul un pixel rouge R, un pixel vert G et un pixel bleu B ont été représenté. En pratique, l'écran peut comporter un grand nombre de pixels de chaque type, étant entendu que les pixels d'un même type sont sensiblement identiques (aux dispersions de fabrication près). Le pas inter-pixels est par exemple inférieur à 15 pm, de préférence inférieur ou égal à 5 pm. On a en outre représenté sur les figures 1 à 16 une portion d'une partie périphérique PERIPH de l'écran, entourant, en vue de dessus (non représentée), l'ensemble des pixels R, G et B de l'écran. [0052] Les figures 1 à 7 illustrent plus particulièrement des étapes successives de fabrication d'un circuit optoélectronique comportant, pour chaque pixel R, G et B de l'écran, une cellule d'émission 101R, respectivement 101G, respectivement 101B, commandable individuellement pour émettre un rayonnement électromagnétique à la longueur d'onde d'émission du pixel. Chaque cellule d'émission comporte une ou plusieurs LED élémentaires connectées en parallèle, constituées chacune d'un élément semiconducteur 8 tridimensionnel de type nanofil ou microfil. Chaque LED élémentaire est adaptée à émettre un rayonnement électromagnétique à la longueur d'onde d'émission du pixel à laquelle elle appartient. Les axes longitudinaux de l'ensemble des éléments semiconducteurs tridimensionnels de l'écran sont sensiblement parallèles. Dans chaque cellule d'émission, les LED élémentaires de la cellule ont sensiblement les mêmes dimensions et sont régulièrement réparties sur la surface de la cellule. Les LED élémentaires de pixels de types différents ont en revanche des dimensions transversales différentes et/ ou les cellules d'émission de pixels de types différents présentent des espacements ou pas inter-LED différents. [0053] La figure 1 représente une structure obtenue après les étapes successives suivantes : - déposer, sur la face supérieure d'un substrat de support 103, une couche de nucléation 105 aussi appelée couche de germination ; - déposer sur la face supérieure de la couche de nucléation 105 une couche isolante électriquement 107 ; - former dans la couche isolante 107 des ouvertures traversantes 108R, 108G et 108B de façon à exposer des parties de la couche de nucléation 105 aux emplacements souhaités des LED élémentaires de l'écran ; - faire croitre simultanément des fils semiconducteurs 109R, 109G et 109B depuis la couche de nucléation 105 en vis-à-vis des ouvertures 108R, respectivement 108G, respectivement 108B. [0054] Le substrat 103 peut être une structure monobloc, ou peut correspondre à une couche recouvrant un support constitué d'un autre matériau. Le substrat 103 est par exemple en un matériau semiconducteur, par exemple en silicium. A titre d'exemple, le substrat 103 est en silicium monocristallin, la face supérieure du substrat 103 étant par exemple d'orientation cristalline . Le substrat 103 peut correspondre à une structure multicouches de type silicium sur isolant, également appelée SOI (de l'anglais Silicon On Insulator). A titre de variante, le substrat 103 est un substrat en germanium, en carbure de silicium, en un composé III-V, tel que du GaN ou du GaAs, ou un substrat en ZnO, ou un substrat conducteur, par exemple un substrat en un métal ou un alliage métallique, notamment le cuivre, le titane, le molybdène, un alliage à base de nickel et l'acier. [0055] La couche de nucléation 105 comprend un ou plusieurs matériaux qui favorisent la croissance des éléments semiconducteurs tridimensionnels constitutifs des LED élémentaires du circuit optoélectronique. A titre d'exemple, la couche 105 comprend un empilement (non détaillé sur la figure) d'au moins deux couches de matériaux distincts, chacune des couches de l'empilement pouvant être un métal, un oxyde métallique, un nitrure, un carbure ou un borure d'un métal de transition de la colonne IV, V ou VI du tableau périodique des éléments ou une combinaison de ces composés et de préférence 9 un nitrure d'un métal de transition de la colonne TV, V ou VI du tableau périodique des éléments ou une combinaison de ces composés. A titre d'exemple, chacune des couches de l'empilement 105 peut être en nitrure d'aluminium (AIN), en oxyde d'aluminium (A1203), en bore (B), en nitrure de bore (BN), en titane (Ti), en nitrure de titane (TiN), en tantale (Ta), en nitrure de tantale (TaN), en hafnium (Hf), en nitrure d'hafnium (HfN), en niobium (Nb), en nitrure de niobium (NhN), en zirconium (Zr), en borate de zirconium (ZrB2), en nitrure de zirconium (ZrN), en carbure de silicium (SiC), en nitrure et carbure de tantale (TaCN), ou en nitrure de magnésium sous la forme MgxNy, où x est environ égal à 3 et y est environ égal à 2, par exemple du nitrure de magnésium selon la forme Mg3N2. Chacune des couches de l'empilement 105 a, par exemple, une épaisseur comprise entre 1 nm et 100 nm, de préférence comprise entre 10 nm et 30 nm. [0056] La couche isolante 107 peut être une couche unique, ou comprendre un empilement de plusieurs couches isolantes successives en des matériaux distincts. A titre d'exemple, la couche 107 comprend un empilement de deux couches isolantes (non détaillées sur les figures) en des matériaux distincts, chacune des deux couches de l'empilement étant en un matériau choisi dans le groupe comprenant l'oxyde de silicium (SiO2), le nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du Si3N4), l'oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du Si2ON2), l'oxyde d'hafnium (Hf02) ou l'oxyde d'aluminium (A1203). A titre d'exemple, la première couche ou couche inférieure de l'empilement 107 est en oxyde de silicium et la deuxième couche ou couche supérieure de l'empilement 107 est en nitrure de silicium. L'épaisseur de chaque couche isolante de l'empilement 107 est par exemple comprise entre 10 nm et 100 nm, de préférence entre 20 nm et 60 nm, par exemple égale à environ 40 nm. [0057] Dans cet exemple, les ouvertures 108R, respectivement 108G, respectivement 108B sont formées aux emplacements souhaités des LED élémentaires des cellules d'émission 101R, respectivement 101G, respectivement 101B. Les dimensions latérales des ouvertures 108R, respectivement 108G, respectivement 108B correspondent sensiblement aux dimensions transversales souhaitées des éléments semiconducteurs tridimensionnels constitutifs des LED élémentaires des pixels R, respectivement G, respectivement B de l'écran. Ainsi, dans chaque cellule d'émission 101R, respectivement 101G, respectivement 101B, les ouvertures 108R, respectivement 108G, respectivement 108B de la cellule ont sensiblement les mêmes dimensions et sont régulièrement réparties sur la surface de la cellule. Les ouvertures 108R, 108G, 108B de pixels de types différents ont en revanche des dimensions latérales différentes et/ou les cellules d'émission de pixels de types différents présentent des espacements ou pas inter-ouvertures différents. [0058] Chaque fil semiconducteur 109R, 109G, 109B est par exemple en un matériau semi- conducteur choisi dans le groupe comprenant les composés III-V, les composés II-VI ou les semiconducteurs ou composés du groupe TV. Chaque fil semiconducteur 109R, 109G, 109B peut être au moins en partie, formé à partir d'un premier matériau semiconducteur comportant majoritairement un composé HI-V, par exemple un composé III-N, un composé II-VI ou au moins un élément du groupe IV. Des exemples d'éléments du groupe III comprennent le gallium (Ga), l'indium (In) ou l'aluminium (Al). Des exemples de composés lIT-N sont GaN, AIN, InN, InGaN, AIGaN ou AlInGaN. D'autres éléments du groupe V peuvent également être utilisés, par exemple, le phosphore ou l'arsenic. De façon générale, les éléments dans le composé III-V peuvent être combinés avec différentes fractions molaires. Des exemples d'éléments du groupe II comprennent des éléments du groupe HA, notamment le béryllium (Be) et le magnésium (Mg) et des éléments du groupe IIB, notamment le zinc (Zn), le cadmium (Cd) et le mercure (Hg). Des exemples d'éléments du groupe VI comprennent des éléments du groupe VIA, notamment l'oxygène (0) et le tellure (Te). Des exemples de composés II-VI sont ZnO, ZnMg0, CdZnO, CdZnMgO, CdHgTe, CdTe ou HgTe. De façon générale, les éléments dans le composé II-VI peuvent être combinés avec différentes fractions molaires. Des exemples de matériaux semiconducteurs du groupe IV sont le silicium (Si), le carbone (C), le germanium (Ge), les alliages de carbure de silicium (SiC), les alliages silicium-germanium (SiGe) ou les alliages de carbure de germanium (GeC). Le matériau semiconducteur des fils 109R, 109G et 109B peut comporter un dopant, par exemple du silicium assurant un dopage de type N d'un composé III-N, ou du magnésium assurant un dopage de type P d'un composé III-N. [0059] Chaque fil 109R, 109G, 109B peut avoir une forme allongée selon un axe sen- siblement perpendiculaire à la face supérieure du substrat 103, par exemple une forme générale cylindrique. Chaque fil 109R, 109G, 109B peut avoir un diamètre, en section transversale, compris entre 5 nm et 2,5 pm, par exemple entre 50 nm et 1 pm. Les axes longitudinaux de deux fils 109R, 109G, 109B adjacents peuvent être distants de 100 nm à 3 pm et de préférence de 200 nm à 1,5 pm. [0060] La hauteur (dimension longitudinale) de chaque fil 109R, 109G, 109B à la fin de l'étape de croissance peut être comprise entre 250 nm et 15 pm, de préférence entre 500 nm et 5 pm, plus préférentiellement entre 1 pm et 3 pm. Dans cet exemple, à la fin de l'étape de croissance, les fils 109R, 109G et 109B ont des hauteurs différentes. La hauteur de chaque fil 109R, 109G et 109B dépend notamment du diamètre du fil et de l'écart entre les fils (qui dépendent eux-mêmes des dimensions latérales des ouvertures 108R, 108G et 108B et de l'écart entre les ouvertures). [0061] A titre d'exemple, le procédé de formation des fils 109R, 109G et 109B peut comprendre l'injection dans un réacteur d'un précurseur d'un élément du groupe III et 11 d'un précurseur d'un élément du groupe V. Des exemples de précurseurs d'éléments du groupe III sont le triméthylgallium (TMGa), le triéthylgallium (TEGa), le triméthylindium (TMIn) ou le triméthylaluminium (TMAI). Des exemples de précurseurs d'éléments du groupe V sont l'ammoniac (NH3), le tertiarybutylphoshine (TBT), l'arsine (AsH3) ou le diméthylhydrazinc (UDMH). [0062] La réalisation de la structure de la figure 1 est par exemple identique ou similaire à celle de la structure de la figure RA de la demande de brevet W02019/002786 susmentionnée, dont le contenu est considéré comme faisant partie intégrante de la présente description. [0063] La figure 2 représente la structure obtenue après les étapes successives supplé- mentaires suivantes : - déposer une couche diélectrique ou polymère 111 sur la totalité de la face supérieure de la structure de la figure 1, c'est-à-dire sur les fils semiconducteurs 109R, 109G et 109B et sur la face supérieure de la couche isolante 107 ; et - amincir et planariscr la couche diélectrique 111 et une partie supérieure des fils 109R, 109G et 109B de façon à définir une face supérieure plane, de préférence parallèle à la face supérieure du substrat 103. [0064] La couche 111 peut être en un matériau différent du matériau formant la partie su- périeure de la couche 107. La hauteur minimale de la couche 111 avant amincissement et planarisation est par exemple supérieure à la hauteur des plus petits des fils 109R, 109G, 109B. De préférence, la hauteur minimale de la couche 1 1 1 avant amincissement et planarisation est supérieure à la hauteur des plus grands des fils 109R, 109B et 109G, par exemple au moins égale à une fois et demi la hauteur des plus grands des fils 109R, 109B et 109G. [0065] L'amincissement et la planarisation de la couche Ill et des fils 109R, 109G, 109B sont par exemple réalisés par planarisation mécano-chimique ou CMP (de l'anglais Chernical-Mechanical planarization). Après cette étape, tous les fils 109R, 109G et 109B ont sensiblement la même hauteur, correspondant à la somme des épaisseurs des couches isolantes 107 et 111, par exemple comprise entre 150 nm et 10 pm. [0066] La figure 3 représente la structure obtenue après avoir retiré entièrement la couche Ill pour exposer la couche isolante 107 et une partie supérieure des flancs des fils 109R, 109G, 109B. La couche isolante 107 peut jouer le rôle de couche d'arrêt lors de la gravure de la couche 111. Le retrait de la couche Ill peut être réalisé par une gravure humide. Dans le cas où la couche Ill est en un matériau polymère, son retrait peut être effectué par pelage ou "stripping", ou encore par gravure sèche. A titre de variante, la gravure de la couche 111 peut être seulement partielle, une couche résiduelle étant conservée sur la couche isolante 107. [0067] A titre de variante, les étapes des figures 2 et 3 peuvent être omises si les fils 109R, 12 109G et 109B ont déjà sensiblement la même hauteur à l'issue des étapes de la figure 1. [0068] La figure 4 représente la structure obtenue à l'issue d'une étape de formation si- multanée, par croissance épitaxiale, de têtes 113W respectivement 113G, respectivement 113B, sur et en contact avec la face supérieure des fils 109R, respectivement 109G, respectivement 109B. Chaque tête 1 13R, 113G, 113B peut comporter un empilement vertical (non détaillé sur les figures) comportant, dans l'ordre à partir de la face supérieure du fil 109R, 109G ou 109B correspondant, une portion semiconductrice inférieure du même matériau que le fil et dopée d'un premier type de conductivité, par exemple de type N, une zone active, et une portion semiconductrice supérieure dopée du second type de conductivité, par exemple de type P. Une couche de passivation, non représentée, peut être présente sur les flancs latéraux de la tête. [0069] L'ensemble formé par chaque fil 109R, 109G, 109B, et la tête 113W 113G, 113B associée constitue une LED élémentaire filaire en configuration axiale. La tête 113R, 113G, 113B comprend notamment une zone active qui est la couche depuis laquelle est émise la majorité du rayonnement électromagnétique fourni par la LED. A titre d'exemple, la zone active peut comporter des moyens de confinement tels que des puits quantiques multiples. La LED est dite en configuration axiale dans la mesure où la jonction PN définie entre la portion semiconductrice inférieure et la portion semiconductrice supérieure de la tête 113W 113G, 1 13B est une jonction planaire sensiblement orthogonale à l'axe longitudinal central du fil semiconducteur 109W 109G, 109B. [0070] Dans l'exemple représenté sur la figure 4, la section droite de chaque tête 113R, 113G, 113B augmente au fur et à mesure que l'on s'éloigne du fil 109R, 109G, 109B, et les portions semiconductrices supérieures des têtes 113R, 113G, 113B de LED adjacentes sont disjointes. A titre de variante, les portions semiconductrices supérieures des têtes 113R, 1130, 113B de LED adjacentes peuvent coalescer. Plus généralement, les têtes 113R, 113G, 113B des LED peuvent avoir d'autres formes que celles représentées en figure 4, par exemple les formes décrites en relation avec les figures 2, 3, 4, 5, 6 et 7 de la demande de brevet W02019/002786 susmentionnée. [0071] Les couches successives formant les têtes 113R, 113G, 113B peuvent être réalisées par un procédé similaire à celui utilisé pour la formation des fils 109R, 109G, 109B. La formation des zones actives des têtes 113R, 113G, 113B peut comprendre, en plus de l'injection dans le réacteur d'un précurseur d'un élément du groupe III et d'un précurseur d'un élément du groupe V, un précurseur d'un élément supplémentaire, par exemple de l'indium. Le taux d'incorporation de l'élément supplémentaire dans la zone active dépend notamment des dimensions latérales des zones actives, et de l'écart entre les fils. On obtient ainsi des taux d'incorporation d'indium différents pour les zones actives des têtes 113R, 113G et 113B, bien qu'elles soient formées simultanément. En fonctionnement, les têtes 113R. 113G et 113B sont alors adaptées à émettre des 13 rayonnements électromagnétiques à des longueurs d'onde différentes. [0072] Les têtes 113R, 113G et 113B sont par exemple réalisées de façon identique ou similaire à ce qui a été décrit dans la demande de brevet W02019/002786 susmentionnée. [0073] La figure 5 représente la structure obtenue après les étapes successives supplé- mentaires suivantes : - déposer une couche diélectrique ou polymère 115 sur la totalité de la face supérieure de la structure de la figure 4, c'est-à-dire sur les LED élémentaires formées par les fils 109R, 109G, 109B et les têtes 113R, 113G, 113B, ainsi que sur la face supérieure de la couche isolante 107 ; et - amincir et planariscr la couche diélectrique 115 et une partie supérieure des têtes 113R, 113G et 113B de façon à définir une face supérieure plane, de préférence parallèle à la face supérieure du substrat 103. [0074] La hauteur minimale de la couche 115 avant amincissement et planarisation est par exemple supérieure à la hauteur des plus petites des têtes 113R, 113G, 113B. De préférence, la hauteur minimale de la couche 115 avant amincissement et planarisation est supérieure à la hauteur des plus hautes des têtes 113R, 113G, 113B. L'amincissement et la planarisation de la couche 115 et des têtes 113R, 113G, 113B sont par exemple réalisés par CMP. A l'issue de cette étape, les faces supérieures des portions semiconductrices supérieures des têtes 113R, 113G, 113B affleurent au niveau de la face supérieure de la couche diélectrique 115. [0075] A titre de variante, la planarisation peut s'arrêter au-dessus de la face supérieure des têtes 113R, 113G et 113B, la libération de la face supérieure des têtes étant alors réalisée lors de l'étape supplémentaire de gravure de la figure 6. [0076] La figure 6 représente la structure obtenue à l'issue d'une étape supplémentaire de gravure d'une partie supérieure de la couche diélectrique 115. Lors de cette étape, les têtes 113R, 113G et 113B ne sont pas gravées. Cette gravure, optionnelle, vise à bien nettoyer les faces supérieures des têtes 113R, 113G et 113B et à dégager les flancs d'une partie de la portion semiconductrice supérieure de chaque tête, en vue de la reprise d'un contact électrique sur les têtes 113R, 113G, 113B. La gravure est de préférence interrompue avant d'atteindre les flancs des zones actives des têtes 113R, 113G, 113B. La gravure mise en oeuvre lors de cette étape est par exemple une gravure du type gravure ionique réactive (RIE, de l'anglais Reactive-Ion Etching) ou une gravure à plasma à couplage inductif (ICP, de l'anglais Inductively Coupled Plasma). [0077] La figure 7 représente la structure obtenue à l'issue d'une étape supplémentaire de dépôt d'une couche métallique 117 de reprise d'un contact électrique sur la face su- périeure des têtes 113R, 113G, 113B du circuit. La couche 117 s'étend de façon 14 continue sur sensiblement toute la surface supérieure du circuit optoélectronique. Ainsi, à ce stade, toutes les LED du circuit optoélectronique ont leurs portions semiconductrices supérieures connectées les unes aux autres par la couche métallique 117. [0078] Les figures 8 et 9 illustrent des étapes successives de fabrication d'un circuit actif de contrôle de l'écran d'affichage. [0079] La figure 8 représente de façon schématique un circuit intégré de contrôle formé dans et sur un substrat semiconducteur 201, par exemple un substrat en silicium. Dans cet exemple, le circuit de contrôle comprend, du côté de sa face supérieure, pour chaque pixel R, G, B de l'écran, un plot métallique de connexion 203 destiné à être connecté aux électrodes supérieures (dans l'orientation de la figure 7) de chacune des LED élémentaires de la cellule d'émission 101R, 101G, 101B du pixel, de façon à pouvoir commander un courant circulant dans l'ensemble de LED élémentaires de la cellule et/ ou appliquer une tension aux bornes de l'ensemble de LED de la cellule. Le circuit de contrôle comprend par exemple, pour chaque pixel, connectée au plot métallique 203 du pixel, une cellule élémentaire de contrôle (non détaillée sur les figures) comportant un ou plusieurs transistors, permettant de contrôler le courant circulant dans l'ensemble de LED élémentaires du pixel et/ou la tension appliquée aux bornes de l'ensemble de LED élémentaires du pixel. Le contact sur les électrodes inférieures (dans l'orientation de la figure 7) des LED élémentaires peut être pris de façon collective, par exemple dans la région périphérique PERIM du circuit de contrôle, par l'intermédiaire d'un ou plusieurs plots métalliques de connexion 205 identiques ou similaires aux plots métalliques 203. Le circuit de contrôle est par exemple réalisé en technologie CMOS. Les plots métalliques 203 et 205, par exemple en cuivre ou en aluminium, peuvent être latéralement entourés par un matériau isolant, par exemple de l'oxyde de silicium, de façon que le circuit de contrôle présente une surface supérieure sensiblement plane comprenant une alternance de régions métalliques 203, 205 et de régions isolantes. [0080] A titre de variante, les plots métalliques 203 et 205 peuvent être revêtus pas une couche isolante de passivation, non visible sur la figure 8 auquel cas ils n'affleurent pas du côté de la face supérieure du circuit. [0081] La figure 9 illustre la structure obtenue après une étape de dépôt d'une couche mé- tallique 207 sur la face supérieure du circuit de contrôle de la figure 8. La couche métallique 207 s'étend de façon continue sur sensiblement toute la surface du circuit de contrôle. Dans cet exemple, la couche métallique 207 est électriquement en contact avec l'ensemble des plots métalliques de connexion 203 et 205 du circuit de contrôle. Dans l'exemple de la figure 9, une structure d'interconnexion 209 fait interface entre la face supérieure de la structure de la figure 8 et la couche métallique 207. La structure d'interconnexion 209 comprend une couche diélectrique 209A déposée de façon continue sur sensiblement toute la surface de la structure de la figure 8, et, pour chaque plot de connexion métallique 203, 205 du circuit de contrôle, un ou plusieurs vias conducteurs 209B, par exemple en métal, traversant la couche diélectrique 209A et reliant la face supérieure du plot métallique 203, 205 à la face inférieure de la couche métallique 207. La couche diélectrique 209A peut être soit une couche de passivation déjà présente à la surface du circuit et encapsulant les plots métalliques 203 à 205, soit une couche reportée en surface du circuit dans le cas où les plots 203 et 205 affleurent au niveau de la face supérieure du circuit. A titre de variante, la structure d'interconnexion 209 peut être omise, la couche métallique 207 étant alors déposée directement sur et en contact avec la face supérieure du circuit de la figure 8. [0082] Les figures 10 à 16 illustrent des étapes successives de réalisation de l'écran d'affichage à partir du circuit optoélectronique de la figure 7 et du circuit de contrôle de la figure 9. [0083] La figure 10 illustre la structure obtenue après une étape de report du circuit opto- électronique de la figure 7 sur le circuit de contrôle de la figure 9, la couche métallique 117 du circuit optoélectronique étant tournée vers la couche métallique 207 du circuit de contrôle. Sur les figures 10 à 16, l'orientation du circuit optoélectronique est inversée par rapport à la figure 7, tandis que l'orientation du circuit actif de contrôle est identique à celle de la figure 9. [0084] Lors du report, le circuit optoélectronique est aligné par rapport au circuit actif de contrôle de façon que les différentes cellules d'émission 101R, 101G, 101B du circuit optoélectronique soient disposées en vis-à-vis de plots métalliques de connexion 203 distincts du circuit actif de contrôle. Pour cela, le circuit optoélectronique peut être aligné sur des repères (non représentés) préalablement formés sur le circuit de contrôle, et/ou le circuit de contrôle peut être aligné sur des repères (non représentés) préalablement formés sur le circuit optoélectronique. Préalablement à l'étape de report, les repères d'alignement peuvent être dégagés, par exemple par un retrait localisé de la couche métallique 207 et/ou de la couche métallique 117 en vis-à-vis des repères. Dans l'exemple représenté, chaque cellule d'émission 101R. 101G, 101B est située, en projection verticale, en regard d'un unique plot métallique 203 du circuit de contrôle. [0085] Le circuit optoélectronique est ensuite fixé au circuit de contrôle par collage direct métal-métal de la face inférieure (dans l'orientation des figures 10 à 16) de la couche métallique 117 du circuit optoélectronique sur la face supérieure de la couche métallique 207 du circuit de contrôle. Par collage direct, on entend ici une fixation sans ajout de matière entre les deux surfaces à assembler, par exemple un collage moléculaire et/ou un collage par thermocompression. [0086] Un avantage lié à l'utilisation d'un collage direct métal-métal (ou collage homogène métal-métal) pour assembler le circuit optoélectronique et le circuit actif de contrôle est qu'un tel collage est plus simple à mettre en oeuvre et nécessite moins d'étapes de 16 préparation qu'un collage direct hybride métal-métal/diélectrique-diélectrique. Ceci peut en outre permettre la réalisation d'un écran entièrement dépourvu de cuivre. [0087] Pour assurer un bon collage, la couche métallique 117 présente de préférence une partie inférieure en le même métal qu'une partie supérieure de la couche métallique 207. De plus, la couche métallique 117 est de préférence choisie pour réaliser un bon contact ohmique avec les portions semiconductrices inférieures (dans l'orientation des figures 10 à 16) des LED élémentaires des pixels. La couche métallique 117 est en outre de préférence réfléchissante pour les rayonnements électromagnétiques émis par les LED élémentaires des pixels, de façon à augmenter l'efficacité d'émission et éviter des déperditions de lumière dans le circuit de contrôle. L'écran réalisé est en effet destiné à émettre de la lumière par sa face supérieure (dans l'orientation de la figure 10), c'est-à-dire par sa face opposée au circuit de contrôle. Par ailleurs, la couche 207 et/ou la couche 117 peuvent être choisies de façon à éviter que du métal des plots de connexion 203, 205 du circuit de contrôle, par exemple du cuivre, ne diffuse vers les portions semiconductrices inférieures des LED élémentaires du circuit optoélectronique, ce qui pourrait notamment dégrader la qualité du contact ohmique entre la couche 117 et les LED élémentaires. [0088] En pratique, chacune des couches 207 et 117 peut être une couche unique ou un em- pilement d'une ou plusieurs couches de métaux différents permettant d'assurer tout ou partie des fonctions susmentionnées. [0089] A titre d'exemple la couche 207 comprend une couche supérieure en un métal de même nature qu'une couche inférieure de la couche 117, ce métal étant choisi pour obtenir un bon collage entre les deux structures, par exemple un métal du groupe comprenant le titane, le nickel, le platine, l'étain, l'or, l'argent, l'aluminium, le palladium, le tungstène, le plomb, le cuivre, un alliage or-étain, un alliage titane-étain, un alliage nickel-étain, ou un alliage de tout ou partie de ces matériaux. L'empilement formé par les couches 207 et 117 peut en outre comprendre une ou plusieurs couches en des métaux adaptés à réfléchir la lumière émise par les LED, par exemple de l'argent ou de l'aluminium. De plus, l'empilement formé par les couches 207 et 117 peut comprendre une ou plusieurs couches adaptées à faire barrière à la diffusion de métaux tels que le cuivre ou l'argent compris clans l'empilement 207/117 et/ou dans les plots métalliques 203, 205, par exemple une ou plusieurs couches du groupe comprenant le nitrure de tantale, le nitrure de titane, le nitrure de tungstène, un alliage titane-tungstène, ou une combinaison de tout ou partie de ces matériaux. [0090] Dans l'exemple représenté, la couche 117 comprend une couche inférieure supérieure 117A en un métal réfléchissant pour les rayonnement électromagnétiques émis par les LED et permettant d'assurer un bon contact ohmique avec les portions semiconductrices inférieures des LED, par exemple de l'aluminium ou de l'argent (avec éven- 17 tuellement une fine couche d'interface, par exemple en platine, nickel ou palladium permettant d'assurer un bon contact ohmique dans le cas du nitrure de gallium de type P), et une couche supérieure 117B en un métal adapté à assurer un collage de bonne qualité avec la couche 207, par exemple du titane. De plus, dans cet exemple, la couche 207 comprend une couche inférieure 207A en un métal adapté à réaliser une bonne connexion électrique avec les plots métalliques 203, 205 (par l'intermédiaire des vias 209B le cas échéant), par exemple du tungstène ou du cuivre, et une couche supérieure 207B en le même métal que la couche 1 17B. [0091] La figure 11 illustre la structure obtenue après une étape de retrait du substrat de support 103 et de la couche de nucléation 105 du circuit optoélectronique. Lors de cette étape, la face supérieure de la couche diélectrique 107 et la face supérieure des fils semiconducteurs 109R, 109G, 109B est exposée. Le substrat 103 peut être retiré par meulage et/ou gravure humide et/ou gravure sèche. La couche de nucléation 105 peut être retirée par gravure humide, gravure sèche, ou par CMP. La couche isolante 107 peut servir de couche d'arrêt de gravure lors de cette étape. [0092] La figure 12 illustre la structure obtenue après une étape de formation de tranchées verticales 211 dans la structure de la figure 11, depuis la face supérieure de la structure, par exemple par photolithographie et gravure. Les tranchées 211 traversent entièrement les couches diélectriques 107 et 115 et délimitent latéralement les cellules d'émission 101R, 101G, 101B des différents pixels de l'écran. Chaque cellule d'émission 101R, 101G, 101B est entièrement entourée latéralement par des tranchées 211, et les cellules d'émission 101R, 101G, 101B adjacentes sont séparées par des tranchées 211. Les tranchées 211 traversent en outre entièrement les couches métalliques 117 et 207, de façon à isoler électriquement les unes des autres les cellules d'émission 101R, 101G, 101B des différents pixels de l'écran. Dans cet exemple, les tranchées 211 sont situées, en projection verticale, en regard des régions isolantes séparant latéralement les plots de connexion 203, 205 du circuit de contrôle. Dans l'exemple représenté, les tranchées 211 s'interrompent dans ou sur la face supérieure de la couche isolante 209A de la structure d'interconnexion 209. Dans le cas où la structure d'interconnexion 209 n'est pas présente, les tranchées 211 peuvent s'interrompre dans ou sur la face supérieure des régions isolantes séparant latéralement les plots métalliques de connexion 203, 205 du circuit de contrôle. [0093] A l'issue de l'étape de formation des tranchées 211, dans chaque cellule d'émission 101R, 101G, 101B de l'écran, chaque LED élémentaire de la cellule a sa portion semiconductrice inférieure, correspondant par exemple à sa région d'anode, connectée électriquement au plot métallique de connexion 203 sous-jacent. Les portions semiconductrices inférieures des LED élémentaires de cellules d'émission distinctes sont en revanche isolées électriquement par les tranchées 211. Ceci permet un contrôle in- 18 dividucl des cellules d'émission 101 R, 101G, 101 B par le circuit de contrôle. [0094] La figure 13 illustre la structure obtenue à l'issue d'une étape ultérieure de rem- plissage des tranchées 211 par un matériau isolant, par exemple de l'oxyde de silicium, de façon à former des murs isolants 213 entre les cellules d'émission 101R, 101G, 101B des différents pixels de l'écran. Le remplissage des tranchées peut comprendre le dépôt d'une couche d'un matériau isolant sur toute la surface supérieure de la structure de la figure 12, sur une épaisseur suffisamment importante pour combler entièrement les tranchées 211, suivie d'une étape d'amincissement et de planarisation de la couche isolante, par exemple par CMP, de façon à définir une surface supérieure sensiblement plane et à exposer les faces supérieures des fils semiconducteurs 109R, 109G, 109B. [0095] La figure 14 illustre la structure obtenue après une étape de dépôt d'une couche conductrice 215 sur la face supérieure de la structure de la figure 13. La couche 215 est au moins partiellement transparente aux rayonnements électromagnétiques émis par les LED élémentaires des cellules d'émission 101R, 101G, 101B. A l'issue de cette étape, chaque LED élémentaire a son fil semiconducteur 109R, 109G, 109B, correspondant par exemple à la région de cathode de la LED, connecté électriquement, par sa face supérieure, à la face inférieure de la couche conductrice 215. La couche conductrice 215 forme ainsi une électrode commune à toutes les cellules élémentaires d'émission 101R, 101G, 101B de l'écran. Le matériau formant la couche conductrice 215 peut être un matériau transparent et conducteur tel que du graphène ou un oxyde transparent et conducteur (ou TCO, de l'anglais Transparent Conducting Oxide), par exemple de l'oxyde d'indium-étain (ou rrO, de l'anglais Indium Tin Oxide), de l'oxyde de zinc dopé ou non à l'aluminium, ou au gallium ou au bore. A titre d'exemple, la couche conductrice 215 a une épaisseur comprise entre 20 nm et 500 nm, de préférence entre 20 nm et 100 nm. La couche 215 s'étend de façon continue sur sensiblement toute la surface de l'écran. La couche 215 peut toutefois être retirée sur au moins une partie de la surface de la partie périphérique PERIPH de l'écran tel qu'illustré sur la figure 14. [0096] La figure 15 illustre la structure obtenue après les étapes suivantes : - déposer une couche isolante 217, par exemple en oxyde de silicium, sur toute la surface supérieure de la structure de la figure 14, c'est-à-dire sur la face supérieure de la couche conductrice 215 et, le cas échéant, sur la face supérieure de la couche diélectrique 107 dans la partie périphérique PERIPH de l'écran ; - former dans la couche 217 des tranchées verticales 219 débouchant sur la face supérieure de la couche conductrice 215, les tranchées 219 étant localisées en vis-à-vis des murs d'isolation 213, et formant, en vue de dessus, un motif en forme de grille continue sensiblement superposé aux murs d'isolation latéraux 213 ; et - former, dans la région périphérique PERIPH de l'écran, depuis la face supérieure de la couche 217, une ou plusieurs ouvertures verticales 221 débouchant sur la face su- 19 péricure de la couche métallique 117. [0097] Les ouvertures 221 peuvent être formées dans une partie de l'écran dans laquelle la couche conductrice 215 a été retirée préalablement au dépôt de la couche 217. Dans ce cas, les ouvertures 221 traversent uniquement les couches isolantes 217, 107 et 115. A titre de variante, la couche conductrice 215 n'est pas retirée dans la partie périphérique préalablement au dépôt, auquel cas les ouvertures 221 traversent aussi la couche conductrice 215. [0098] Les ouvertures 219 et 221 sont par exemple formées par photolithographie et gravure. [0099] La figure 16 illustre la structure obtenue après des étapes de formation d'une métal- lisation 223 constituée : - d'une grille métallique continue 223A s'étendant dans les ouvertures 219, en contact avec la face supérieure de la couche conductrice 215 au fond des ouvertures 219 ; - d'un ou plusieurs vias métalliques 223B situés dans les ouvertures 221, en contact avec la face supérieure de la couche métallique 117 au fond des ouvertures 221 ; et - d'une ou plusieurs pistes métalliques 223C s'étendant sur la face supérieure de la couche 217 dans la partie périphérique PERIPH de l'écran et connectant la grille métallique 223A aux vias métalliques 223B. [0100] La formation de la métallisation 223 peut comprendre une étape de dépôt d'un em- pilement d'une ou plusieurs couches métalliques, par exemple un empilement du type Ti/TiN/A1Cu, s'étendant de façon continue sur toutes la surface supérieure de la structure de la figure 15, suivie d'une étape de gravure localisée de cet empilement, notamment en vis-à-vis des cellules d'émission 101R, 101G, 101B de l'écran, pour ne conserver que la métallisation 223. [0101] La métallisation 223 permet de connecter la couche conductrice transparente 215, formant une électrode commune à toutes les LED élémentaires de l'écran, à un ou plusieurs plots de connexion 205 du circuit de contrôle. Dans l'exemple représenté, la grille 223A permet avantageusement de répartir le courant de façon homogène sur toute la surface de la couche 215. A titre de variante, la grille 223A peut être omise, le contact entre la métallisation 223 et la couche conductrice transparente étant formé uniquement dans la région périphérique PERIPH de l'écran. [0102] Après la formation de la métallisation 223, une couche de passivation supérieure, non représentée, en un matériau isolant, peut être déposée sur toute la face supérieure de l'écran. [0103] Outre l'avantage de simplification du procédé de fabrication lié à l'utilisation d'un collage direct métal-métal lors de l'assemblage du circuit optoélectronique sur le circuit actif de contrôle, un avantage de l'écran réalisé par le procédé des figures 1 à 16 est que les murs d'isolation latéraux 213 peuvent permettre de séparer optiquement les cellules d'émission des différents pixels de l'écran. Le ou les matériaux des murs d'isolation latéraux 213 sont par exemple choisis pour présenter un contraste d'indice relativement élevé, par exemple supérieur à 0,5, avec les matériaux des couches isolantes 115 et/ou 107, de façon que les murs 213 soient réfléchissants pour les rayonnements électromagnétiques émis par les LED élémentaires de l'écran. [0104] A titre d'exemple, les murs d'isolation peuvent comprendre un matériau à faible indice de réfraction, par exemple de l'air ou de l'oxyde de silicium poreux. A titre d'exemple, les murs d'isolation 213 comprennent chacun une mince couche (non détaillée sur les figures) d'un premier matériau diélectrique, par exemple de l'oxyde de titane (Ti0,) ou de l'alumine (A1003), revêtant les parois latérales et le fond de la tranchée 211, par exemple une couche de l'ordre de 5 à 50 nm d'épaisseur, assurant l'isolation électrique, et un coeur (ou paroi centrale) d'un deuxième matériau diélectrique à relativement faible indice de réfraction, par exemple de l'air ou de l'oxyde de silicium poreux, remplissant le reste de la tranchée 211. [0105] Le matériau de la couche 115, dans laquelle sont encapsulées les LED élémentaires tridimensionnelles, peut quant à lui être un matériau à relativement fort indice de réfraction, par exemple de l'oxyde de titane (TiO2) déposé par un procédé sol-gel, par exemple tel que décrit dans l'article intitulé "Multifunctional Metasurfaces Based on Direct Nanoimprint of Titania Sol-Gel Coatings" de Simona Chcccucci et al. (Adv. Optical Mater. 2019, 1801406, 2019). [0106] Une pente de gravure peut de plus être prévue lors de la formation des tranchées 211, de façon à favoriser la réflexion vers l'intérieur de chaque cellule d'émission, de la lumière émise par les LED élémentaires se propageant dans le matériau de la couche 115, en direction de cellules voisines. A titre d'exemple, les parois latérales des tranchées 211 peuvent être sensiblement planes, et inclinées pat- rapport à la verticale de façon que la largeur des tranchées 211 diminue en allant du fond (ou base) vers l'ouverture (ou sommet) des tranchées 211 (dans l'orientation de la figure 12). A titre d'exemple, l'angle d'inclinaison des parois latérales des tranchées 211 (et donc des murs 213) est choisi en fonction des indices de réfraction respectifs de la couche 115 et du matériau de remplissage des murs 213, de façon qu'un rayon émis par une LED élémentaire tridimensionnelle, se propageant dans le matériau de la couche 115 à l'intérieur d'une cellule d'émission, selon une direction orthogonale au plan moyen du mur d'isolation 213 séparant la cellule d'une cellule voisine, soit réfléchi par réflexion totale sur l'interface entre la couche 115 et le matériau de remplissage du mur 213. A titre d'exemple, dans le cas où la couche 115 est en oxyde de silicium (indice optique de l'ordre de 1,46) et où le mur 213 comporte un coeur air (indice optique égal à 1), l'angle d'inclinaison des flancs des murs 213 peut être de l'ordre de 40 degrés. Dans le cas où la couche 115 est en oxyde de titane formé par un procédé sol-gel (indice 21 optique de l'ordre de 2,3) et où le mur 213 comporte un coeur air (indice optique égal à 1), l'angle d'inclinaison des flancs des murs 213 peut être de l'ordre de 25 degrés. [0107] La surface supérieure (ou face de sortie) de la couche 115 peut quant à elle présenter des rugosités de surface (non visibles sur les figures) formant un dépoli permettant d'éviter un phénomène de réflexion totale de la lumière provenant de l'intérieur de la couche 115, et ainsi favoriser l'extraction de la lumière émise par les LED tridimensionnelles. [0108] A titre de variante, les parois latérales et le fond des tranchées 211 peuvent être revêtues d'une alternance de premières couches d'un premier matériau diélectrique transparent ayant un premier indice de réfraction et de deuxièmes couches d'un deuxième matériau diélectrique transparent ayant un deuxième indice de réfraction, ladite alternance de couches formant un réflecteur sur les flancs des tranchées. Le deuxième matériau présente de préférence un contraste d'indice relativement élevé, par exemple supérieur à 0,5, avec le premier matériau. Les premières et deuxièmes couches peuvent être relativement minces, par exemple d'épaisseurs comprises entre 10 et 100 nm. Le nombre d'alternances de couches est par exemple compris entre 1 et 5. A titre d'exemple, les premières couches sont en oxyde de titane, par exemple d'épaisseur de l'ordre de 50 nm, et les deuxièmes couches sont en oxyde de silicium, par exemple d'épaisseur de l'ordre de 84 nm. A titre de variante, les premières couches sont en alumine, par exemple d'épaisseur de l'ordre de 70 nm, et les deuxièmes couches sont en oxyde de silicium, par exemple d'épaisseur de l'ordre de 84 nm. Le reste de la tranchée 211 peut être rempli d'air ou d'oxyde de silicium poreux. [0109] Dans une autre variante, chaque mur d'isolation vertical 213 peut comprendre une couche isolante (non détaillée sur la figure), par exemple en oxyde de titane ou en alumine, revêtant les parois latérales et le fond de la tranchée 211, et une paroi centrale métallique réfléchissante (non détaillée sur la figure), par exemple en aluminium ou en tungstène, remplissant le reste de la tranchée. [0110] Pour améliorer encore la séparation optique, une combinaison d'un miroir di- électrique multicouches et d'un miroir métallique peut être prévue. A titre d'exemple, les parois latérales et le fond des tranchées 211 peuvent être revêtues d'une alternance de premières et deuxièmes couches diélectriques d'indices différents, tel que décrit ci-dessus, le reste de la tranchée étant rempli par une paroi centrale métallique réfléchissante. Le nombre d'alternances de couches diélectriques est par exemple compris entre 1 et 3. A titre d'exemple, les premières couches sont en oxyde de titane, par exemple d'épaisseur de l'ordre de 44 nm, et les deuxièmes couches sont en oxyde de silicium, par exemple d'épaisseur de l'ordre de 74 nm. A titre de variante, les premières couches sont en alumine, par exemple d'épaisseur de l'ordre de 62 nm, et les deuxièmes couches sont en oxyde de silicium, par exemple d'épaisseur de l'ordre de 75 nm. La paroi métallique centrale peut être en aluminium ou en tungstène, par exemple d'épaisseur supérieure à 50 mn. [0111] Les figures 17 à 19 sont des vues en coupe schématiques et partielles des structures obtenues à des étapes d'une variante du procédé de fabrication d'un écran d'affichage émissif à LED décrit en relation avec les figures 1 à 16. Cette variante comprend des étapes initiales identiques à ce qui a été décrit précédemment en relation avec les figures 1 à 12. [0112] La figure 17 illustre la structure obtenue après des étapes de formation de murs conducteurs isolés 313 dans les tranchées 211 de la structure de la figure 12. La formation des murs conducteurs isolés peut comprendre les étapes successives suivantes : - déposer, par une méthode de dépôt conforme, une couche isolante 313A, par exemple en oxyde de silicium, sur toute la surface supérieure de la structure de la figure 12, c'est-à-dire sur les parois latérales et au fond des tranchées 211, ainsi que sur la face supérieure de la couche diélectrique 107 et des fils semiconducteurs 109R, 109G, 109B, la couche isolante 313A ne comblant pas entièrement les tranchées 211 ; - déposer une couche métallique 313B sur toute la surface supérieure de la structure, sur une épaisseur suffisante pour combler entièrement les tranchées 211 ; et - amincir et planariscr la face supérieure de la structure, par exemple par CMP, de façon à obtenir une surface sensiblement plane et à ne conserver la couche isolante 313A et la couche métallique 313B que dans les tranchées 211. [0113] La figure 18 illustre la structure obtenue après une étape de dépôt d'une couche conductrice transparente 315, identique ou similaire à la couche 215 de la figure 14, sur la face supérieure de la structure de la figure 17. Dans cette variante, la couche conductrice 315 est en contact, par sa face inférieure, non seulement avec les fils semiconducteurs 109R, 109G, 109B des LED élémentaires, mais également avec les parois conductrices 313B des murs d'isolation latéraux 313. [0114] La figure 19 illustre la structure obtenue après les étapes successives suivantes : - déposer une couche isolante 217, par exemple en oxyde de silicium, sur toute la surface supérieure de la structure de la figure 18 ; et - former, dans et sur la couche 217 et dans les couches diélectriques 107 et 115, une métallisation 323 connectant la face supérieure de la couche conductrice 315 à la face supérieure d'une portion périphérique de la couche métallique 117. [0115] Dans cette variante, la métallisation 323 est entièrement située dans la partie péri- phérique PERIPH de l'écran. Les parois conductrices 313B des murs d'isolation latéraux 313 forment une structure conductrice continue en contact avec la face inférieure de la couche conductrice transparente 315, permettant d'assurer une répartition homogène du courant dans la couche 315. 23 [0116] La métallisation 323 peut être formée par un procédé identique ou similaire au procédé de formation de la métallisation 223 décrit en relation avec les figures 15 et 16. [0117] Après la formation de la métallisation 323, une couche de passivation supérieure, non représentée, en un matériau isolant, peut être déposée sur toute la face supérieure de l'écran. [0118] Un avantage de la variante des figures 17 à 19 est qu'elle permet de limiter, voire de supprimer l'occultation de la couche conductrice transparente 315 par la métallisation de connexion de cette couche au circuit de contrôle. De plus, les parois métalliques 313B des murs d'isolation latéraux 313 permettent de renforcer la séparation optique entre les cellules d'émission des différents pixels et/ou d'améliorer l'évacuation de la chaleur générée dans les pixels lors du fonctionnement de l'écran. [0119] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples de dimensions et de matériaux mentionnés dans la présente description. [0120] De plus, à titre de variante, à l'étape de la figure 4, les têtes 113R, 113G, 113B des LED élémentaires des différents types de pixels ne sont pas formées de façon simultanée sur les fils 109R, 109G, 109B, mais de façon séquentielle, avec trois étapes de croissance séparées au cours desquelles les fils au sommet desquels des têtes ne doivent pas être formées sont masqués. Les fils 109R, 109G, 109B peuvent alors tous avoir le même diamètre et le même pas interfil, les zones actives de têtes 113R, 113G, 113B étant formées avec des compositions différentes, par exemple avec des proportions d'indium différentes, pour obtenir des émissions à des longueurs d'onde différentes. [0121] Par ailleurs, bien que l'on ait décrit ci-dessus uniquement des modes de réalisation dans lesquels les LED élémentaires tridimensionnelles des cellules d'émission des pixels sont des nanofils ou microns semiconducteurs en configuration axiale, les modes de réalisation décrits ne se limitent pas à ce cas particulier. A titre de variante, les LED élémentaires tridimensionnelles des pixels peuvent être des nanostructures ou microstructures pyramidales en configuration radiale, de type coeur-coquille, par exemple telles que définies dans la demande de brevet W02019/002786 susmentionnée, le contact électrique supérieur (via la couche conductrice 215 ou 315) étant alors réalisé sur la pointe des pyramides. [0122] En outre, bien que l'on ait décrit ci-dessus uniquement des modes de réalisation dans lesquels les cellules d'émission des pixels comprennent chacune une ou plusieurs LED élémentaires tridimensionnelles, à titre de variante, l'écran peut combiner des pixels 24 dont les cellules d'émission comportent chacune une ou plusieurs LED élémentaires tridimensionnelles, tel que décrit ci-dessus, et des pixels dont les cellules d'émission comportent chacune une unique LED planaire constituée d'un empilement de couches semiconductrices sensiblement planes s'étendant de façon continue sur toute la surface de la cellule. [Revendication 1] [Revendication 2] REVENDICATIONSProcédé de fabrication d'un écran émissif à LED, comportant les étapes suivantes : a) déposer une première couche métallique (207) sur une face d'un circuit de contrôle comportant une pluralité de plots métalliques de connexion (203, 205), la première couche métallique (207) s'étendant sur toute la surface du circuit de contrôle et étant connectée électriquement aux plots métalliques de connexion (203, 205) du circuit de contrôle ; b) déposer une deuxième couche métallique (117) sur une face d'un circuit optoélectronique comportant des premières cellules d'émission (101R) adaptées à émettre un rayonnement électromagnétique à une première longueur d'onde et des deuxièmes cellules d'émission (101G) adaptées à émettre un rayonnement électromagnétique à une deuxième longueur d'onde différente de la première longueur d'onde, chaque première cellule d'émission (101R) comportant une ou plusieurs LED constituées chacune d'un élément semiconducteur tridimensionnel (109R, 113R), la deuxième couche métallique (117) s'étendant sur toute la surface du circuit optoélectronique et étant connectée électriquement à une première extrémité de chaque élément semiconducteur tridimensionnel du circuit optoélectronique ; c) fixer le circuit optoélectronique au circuit de contrôle par collage direct de la deuxième couche métallique (117) sur première couche métallique (207), en alignant le circuit optoélectronique par rapport au circuit de contrôle de façon que les différentes cellules d'émission (101R, 101G) du circuit optoélectronique soient disposées en vis-à-vis de plots métalliques de connexion (203) distincts du circuit de contrôle ; et d) former, à partir de la face du circuit optoélectronique opposée au circuit de contrôle, des tranchées (211) délimitant latéralement chaque cellule d'émission (101R, 101G) du circuit. optoélectronique, les tranchées traversant les deuxième (117) et première (207) couches métalliques de façon que les différentes cellules élémentaires d'émission (101R, 101G) soient connectées à des plots métalliques de connexion distincts du circuit de contrôle. Procédé selon la revendication 1, dans lequel chaque deuxième cellule d'émission (101G) comporte une ou plusieurs LED constituées chacune 26 d'un élément semiconducteur tridimensionnel (109G, 113G). [Revendication 3] Procédé selon la revendication 1 ou 2, dans lequel la deuxième couche métallique (117) comprend au moins une couche (117A) réfléchissante pour les rayonnements électromagnétiques émis par les premières (101R) et deuxième (101G) cellules d'émission. [Revendication 4] Procédé selon la revendication 3, dans lequel ladite couche réflé- chissante (117A) comprend de l'argent ou de l'aluminium. [Revendication 5] Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la première couche métallique (207) comprend une couche métallique de collage (207B) en contact avec une couche métallique de collage (117B) de la deuxième couche métallique (117), les couches métalliques de collage (207B, 117B) des première (207) et deuxième (117) couches métalliques étant en le même matériau. [Revendication 6] Procédé selon la revendication 5, dans lequel les couches métalliques de collage (207B, 117B) des première (207) et deuxième (117) couches métalliques sont en Ti, Ni, Pt, Sn, Au, Ag, Al, Pd, W, Ph, Cu, AuSn, TiSn, NiSn ou en un alliage de tout ou partie de ces matériaux. [Revendication 7] Procédé selon l'une quelconque des revendications 1 à 6, comprenant en outre la formation de murs d'isolation latéraux (213 ; 313) dans les tranchées (211). [Revendication 8] Procédé selon la revendication 7, dans lequel les murs d'isolation latéraux (213) sont en un matériau électriquement isolant. [Revendication 9] Procédé selon la revendication 7, dans lequel les murs d'isolation latéraux (313) comprennent une couche isolante (313A) revêtant les parois latérales et le fond des tranchées (211), et une paroi centrale conductrice (313B). [Revendication 10] Procédé selon la revendication 9, dans lequel la paroi centrale conductrice (313B) est en un métal réfléchissant, par exemple de l'aluminium ou du tungstène. [Revendication 11] Procédé selon l'une quelconque des revendications 1 à 10, dans lequel : - les tranchées (211) ont des parois latérales inclinées, et/ou ; - un réflecteur constitué d'une alternance de couches diélectriques d'indices de réfraction distincts est formé sur les parois latérales des tranchées (211). [Revendication 12] Procédé selon l'une quelconque des revendications 1 à 11, comportant en outre une étape de dépôt d'une couche conductrice transparente (215 ; 315) sur la face du circuit optoélectronique opposée au circuit de contrôle, la couche conductrice transparente (215 ; 315) étant en contact 27 avec une deuxième extrémité de chaque élément semiconducteur tridimensionnel du circuit optoélectronique et formant une électrode commune à toutes les cellules d'émission (101R, 101G) du circuit optoélectronique. [Revendication 13] Procédé selon la revendication 12, dans lequel la couche conductrice transparente (215 ; 315) est en graphène ou en un oxyde transparent et conducteur. [Revendication 14] Procédé selon la revendication 12 ou 13, comportant en outre la formation d'une métallisation (223, 323) connectant électriquement la couche conductrice transparente (215 ; 315) à un ou plusieurs plots de connexion (205) du circuit de contrôle. [Revendication 15] Procédé selon l'une quelconque des revendications 12 à 14 dans son rat- tachement à la revendication 9, dans lequel la couche conductrice transparente (315) est en contact, par sa face inférieure, avec la face supérieure des parois centrales conductrices (313B) des murs d'isolation latéraux (313). [Revendication 16] Procédé selon l'une quelconque des revendications 1 à 15, dans lequel le circuit optoélectronique comporte en outre des troisièmes cellules d'émission (101B) adaptées à émettre un rayonnement électromagnétique à une troisième longueur d'onde différente des première et deuxième longueurs d'ondes. [Revendication 17] Ecran émissif à LED, comportant : - un circuit de contrôle dont une face comporte une pluralité de plots métalliques de connexion (203, 205), une première couche métallique (207) s'étendant sur ladite face du circuit de contrôle et étant connectée électriquement aux plots métalliques de connexion (203, 205) du circuit de contrôle ; et - un circuit optoélectronique comportant des premières cellules d'émission (101R) adaptées à émettre un rayonnement électromagnétique à une première longueur d'onde et des deuxièmes cellules d'émission (101G) adaptées à émettre un rayonnement électromagnétique à une deuxième longueur d'onde différente de la première longueur d'onde, chaque première cellule d'émission (101R) comportant une ou plusieurs LED constituées chacune d'un élément semiconducteur tridimensionnel (109R, 113R, 109G, 113G), une deuxième couche métallique (117) s'étendant sur une face du circuit optoélectronique et étant connectée électriquement à une première extrémité de chaque élément semiconducteur tridimensionnel du circuit optoélectronique, 28 dans lequel le circuit optoélectronique est fixé au circuit de contrôle par collage direct de la deuxième couche métallique (117) sur la première couche métallique (207), de façon que les différentes cellules d'émission (101R, 101G) du circuit optoélectronique soient disposées en vis-à-vis de plots métalliques de connexion (203) distincts du circuit de contrôle, et dans lequel l'écran comprend une pluralité de tranchées (211) formées à partir de la face du circuit optoélectronique opposée au circuit de contrôle, les tranchées (211) délimitant latéralement chaque cellule d'émission (101R, 101G) du circuit optoélectronique, les tranchées traversant les deuxième (117) et première (207) couches métalliques de façon que les différentes cellules élémentaires d'émission (101R, 101G) soient connectées à des plots métalliques de connexion distincts du circuit de contrôle.