FR 3096176 A1 20201120 FR 2004689 A 20200513 Description Titre de l'invention : Impression par transfert pour applications RF [0001] La présente invention concerne l'impression par transfert pour applications RF et en particulier l'impression par micro-transfert de composants en GaN sur une plaquette SOI. [0002] La technologie GaN est relativement nouvelle par rapport à d'autres semi- conducteurs, tels que le Si et le GaAs, mais elle est devenue la technologie de choix pour les applications à haute fréquence et gourmandes en énergie, comme celles qui sont nécessaires pour transmettre des signaux sur de longues distances ou à des niveaux de puissance élevés. Les transistors GaN offrent une densité de puissance élevée, des températures de fonctionnement. élevées, un meilleur rendement, une faible résistance à l'état passant, et peuvent être utilisés dans différentes bandes de fréquences allant de 1 GHz à 110 GHz. La figure 1 représente le schéma de principe d'une section transversale d'un transistor GaN 2. La couche de GaN 4 est formée sur un substrat de silicium à haute résistivité (HR) 6 et une couche tampon d'AlGaN 8. Les régions n++ fortement dopées 10 du GaN sont connectées à des contacts métalliques 12 (drain et source). La grille 14 est isolée de la couche de GaN 4 par une couche mince d'AIN 16. [0003] Le GaN sur SiC combine les capacités de haute densité de puissance du GaN avec la conductivité thermique supérieure et. les faibles pertes RF du SiC (carbure de silicium). Le GaN sur SiC est la combinaison de choix pour obtenir de bonnes performances RF avec une haute densité de puissance. [0004] La combinaison GaN sur Si est. associée à des performances thermiques bien moindres et à des pertes RF plus élevées, mais est moins coûteuse. Le GaN sur Si est la combinaison de choix pour les applications électroniques de puissance sensibles au prix. [0005] La technologie du silicium sur isolant (SOI) est utilisée dans la fabrication de semi- conducteurs, en particulier en microélectronique, pour réduire la capacité parasite grâce à une structure de substrat en couches silicium-isolant-silicium (plutôt qu'en silicium massif). La technologie CMOS SOI permet de réduire la consommation d'énergie dans le cas de circuits RF mixtes analogiques et numériques lors de la conception d'émetteurs-récepteurs RF de faible puissance grâce à ses faibles capacités de fuite. [0006] Pour obtenir certains des avantages du GaN et du SOI dans les applications à forte puissance, des tentatives ont été faites pour faire croître du GaN sur SOI en utilisant la gravure en tranchée afin d'isoler les transistors GaN. Un usinage de déformation minutieux est nécessaire pour maîtriser la contrainte s'accumulant dans la plaquette pendant la croissance. 2 [0007] En variante, on peut utiliser l'impression par micro-transfert [1] pour transférer un dispositif GaN d'une plaquette native/source sur une plaquette de SOI cible. Au cours de cc processus, le dispositif GaN est détaché/enlevé de la plaquette native sur laquelle il a été amené à croître et est à nouveau fixé sur la plaquette de SOI. [0008] 1] R. Lener, et al., "Hetcrogeneous Integration of Microscale Gallium Nitridc Transistors by Micro-Transfer-Printing". 2016 IEEE 66th Electronic Components and Technology Confcrencc, pp 1186-1189. [0009] Certains aspects de la présente invention concernent des structures semi-conductrices destinées à des applications RF et des procédés de fabrication tels que présentés dans les revendications annexées. [0010] Les modes de réalisation préférés de l'invention vont être décrits ci-après à titre non limitatif d'exemple et en référence aux dessins annexés. [0011] [fig.1] La figure 1 représente une coupe transversale schématique d'un transistor GaN sur un substrat de silicium ; [0012] [fig.2a] La figure 2a représente un schéma de principe d'une branche de commutateur hybride monolithique selon un mode de réalisation ; [0013] [fig.2h] La figure 2h représente une section transversale schématique d'une structure semi-conductrice selon un mode de réalisation, la structure comportant un transistor GaN micro-imprimé par transfert sur une plaquette SOI ; [0014] [fig.3a] La figure 3a représente la configuration d'un commutateur SPDT (Single Pole Double Throw, ou Monopolaire Bidirectionnel) utilisant des branches hybrides selon un mode de réalisation ; [0015] [fig.3b] La figure 3b représente la configuration d'un SPDT utilisant des branches de GaN pur selon un mode de réalisation ; [0016] [fig.4] La figure 4 représente un schéma de câblage d'une structure semi-conductrice selon un mode de réalisation ; [0017] [fig.5] La figure 5 représente un schéma de câblage d'une structure semi-conductrice selon un autre mode de réalisation ; [0018] [fig.6] La figure 6 représente un schéma de câblage d'une structure semi-conductrice selon un autre mode de réalisation ; [0019] [fig.7] La figure 7 représente un schéma de câblage d'un commutateur SPDT selon un mode de réalisation ; [0020] [fig.8] La figure 8 représente un schéma de câblage d'un commutateur SPDT selon un autre mode de réalisation ; [0021] [fig.9] La figure 9 représente un schéma de câblage d'un commutateur SPDT selon un mode de réalisation comportant des branches de commutation hybrides ; [0022] [fig.10] La figure 10 représente un schéma de câblage d'un commutateur SPDT selon un autre mode de réalisation comportant des branches de commutation hybrides ; 3 [0023] [fig.11] La figure 11 représente un schéma de principe d'une cellule d'amplification selon un mode de réalisation ; [0024] [fig.12] La figure 12 représente un schéma de câblage comprenant un amplificateur à faible bruit (Low Noise Amplifier, LNA) selon un mode de réalisation ; [0025] [fig.13] La figure 13 représente des graphiques figurant des paramètres S sur 2 ports simulés d'un LNA selon un mode de réalisation, portés en fonction de la fréquence ; [0026] [fig.14] La figure 14 représente, à gauche, le facteur de bruit (NF) simulé et, à droite, le facteur K d'un LNA selon le mode de réalisation en fonction de la fréquence ; [0027] [fig.15] La figure 15 représente les 01P3 supérieur et inférieur en fonction de la fréquence centrale d'un LNA selon le mode de réalisation ; [0028] [fig.16] La figure 16 représente un schéma de câblage d'une structure semi- conductrice selon un mode de réalisation ; [0029] [fig.17] La figure 17 représente un schéma de câblage d'une structure semi- conductrice selon un autre mode de réalisation ; [0030] [fig.18] La figure 18 représente un schéma de câblage d'un LNA présentant une structure de cascode selon un mode de réalisation ; [0031] [fig.19] La figure 19 représente un schéma de principe d'un amplificateur à deux étages selon un mode de réalisation ; [0032] [fig.20a] La figure 20a représente le schéma électrique d'un amplificateur à deux étages ; [0033] [fig.20b] La figure 20b représente le schéma électrique d'un amplificateur à deux étages selon un mode de réalisation utilisant des transistors GaN imprimés par micro-transfert pour le deuxième étage ; [0034] [fig.21] La figure 21 représente un schéma de câblage d'un LNA selon un mode de réalisation utilisant des transistors GaN imprimés par micro-transfert ; [0035] [fig.22] La figure 22 représente un schéma de câblage d'un LNA à deux étages selon un mode de réalisation utilisant des transistors GaN imprimés par micro-transfert pour le deuxième étage ; [0036] [fig.23] La figure 23 représente un schéma de câblage d'un LNA à deux étages selon un autre mode de réalisation utilisant des transistors GaN imprimés par micro-transfert pour les premier et deuxième étages ; [0037] [fig.24] La figure 24 représente un schéma de câblage d'un LNA à N étages selon un mode de réalisation utilisant des transistors GaN imprimés par micro-transfert ; et [0038] [fig.25] La figure 25 représente un schéma de câblage d'un LNA à N étages selon un autre mode de réalisation utilisant une structure de cascode SOI et des transistors GaN imprimés par micro-transfert. [0039] Un nombre croissant d'applications exigent aujourd'hui une grande linéarité, une forte puissance, un faible facteur de bruit et une faible consommation d'énergie. Comme ces exigences sont dans la plupart des cas contradictoires, elles sont très difficiles à satisfaire dans des circuits MMTC (Mon& ithic Microwave Integrated Circuit). C'est pourquoi il est courant d'utiliser des techniques du type système en boîtier (SiP) afin de loger dans un seul module plusieurs circuits intégrés issus de plusieurs technologies, pour bénéficier du meilleur de chacune d'entre elles. Les puces sont ensuite connectées les unes aux autres à l'aide de fils de connexion ou de bosses. Cette technique SiP permet une intégration au niveau système de plusieurs puces/ technologies. [0040] Les modes de réalisation décrits ici permettent l'intégration monolithique des tech- nologies GaN et SOI par impression par micro-transfert. Les dispositifs CMOS tout comme les transistors à haute mobilité électronique (HEMT) sont réalisés séparément dans leurs environnements de traitement et peuvent présenter différents diamètres de plaquettes. Il s'agira de concevoir la plus grande partie du câblage par technologie SOI et de n'imprimer qu'un petit nombre de HEMT sur la partie supérieure de la plaquette SOT afin d'améliorer les performances globales du circuit RF. [0041] Un avantage de cette technique est qu'elle utilise un circuit monolithique, cela permettant d'obtenir un circuit de plus petite taille, moins coûteux et moins complexe qu'un système en boîtier. Outre la réduction de la complexité et du coût, ce procédé de conception hétérogène permet d'atteindre une meilleure maîtrise des éléments parasites et des performances. Un autre avantage est lié aux performances du transistor GaN. L'isolation verticale (le la technologie GaN sur silicium existante est médiocre. L'impression par micro-transfert permet de réduire considérablement cette fuite verticale et améliore ainsi le claquage en tension des HEMT. [0042] Ce procédé de conception hétérogène permet de combiner le meilleur du GaN et du SOI. Il est ainsi possible de parvenir à un bon facteur de bruit (NF), à une bonne isolation et à de très bonnes capacités de gestion de la puissance en association avec un haut niveau d'intégration dans une seule puce. [0043] Les applications pour stations de base nécessitent des commutateurs capables de gérer une forte puissance, allant de quelques watts (W) à plus de 100 W. Certaines solutions de commutation existantes sont obtenues à l'aide de diodes PIN, qui sont capables de gérer de fortes puissances. Leur principal inconvénient est leur consommation d'énergie statique qui réduit le rendement énergétique global du système. Les transistors GaN peuvent être de sérieux candidats car ils permettent de gérer les fortes puissances, présentent une faible consommation statique (essentiellement due aux fuites de grille) ainsi qu'une bonne linéarité par rapport aux transistors MOS. [0044] Par ailleurs, le SOI est la technologie de pointe pour les applications de commutation. Les transistors MOS SOI offrent de très bonnes performances à faible puissance avec un faible RonxCoff (R,' x Cuff, facteur de mérite, FOM, déterminant pour les commutateurs). Le SOI est une technologie rentable pour les systèmes RF sur puce (SOC) destinés à des applications allant jusqu'à 10 GHz sans perte de performances significative, ainsi que pour la réduction de la diaphonie. Pour atteindre de telles performances, il est nécessaire d'utiliser une technologie SOI évoluée permettant de maintenir une basse tension, seul inconvénient de cette technologie. [0045] La capacité de gestion de la puissance peut être améliorée par empilement de plusieurs transistors, mais elle est limitée en raison de l'effet de saturation des transistors empilés : Zhu, Y., Klimashov, O., & Barde, D. (novembre 2014). "Analytical model of voltage division inside stacked-FET switch". Dans 2014 AsiaPacific Microwavc Conference (pp. 750-752). IEEE. [0046] Selon un mode de réalisation, l'impression par micro-transfert (1.1TP) de GaN sur une plaquette SOI se prête à des conceptions monolithiques avec des interconnexions plus courtes, permettant ainsi d'éviter les pertes et les transitions entre les puces et les substrats. Des interconnexions sont directement réalisées entre les deux puces empilées, à l'aide d'une couche métallique (par exemple du cuivre épais), également appelée couche de redistribution (Redistribution Layer, RDL). Lors de l'impression par micro-transfert, une ou plusieurs puces, contenant chacune un ou plusieurs dispositifs GaN, sont enlevées du substrat de silicium natif et placées sur la plaquette SOI. [0047] Certains modes de réalisation décrits ici peuvent remédier aux goulots d'étranglement des technologies SOI et GaN en les combinant à l'aide de la technologie de micro-impression. Dans un mode de réalisation, au moins certains des problèmes existants sont résolus par une branche hybride. Celle-ci se compose d'un ou plusieurs p-Hemt (transistors à haute mobilité électronique) en GaN empilés et de dispositifs MOS SOI empilés. [0048] La figure 2a représente un schéma de principe d'une branche 18 de commutateur hybride monolithique. La branche 18 comporte deux transistors MOS SOI empilés 20, ou plus, connectés en série à deux p-Hemt GaN empilés 22, ou plus. Les transistors SOI empilés 20 sont commandés par un réseau de commande de grilles SOI 24 et les transistors GaN empilés sont commandés par un réseau de commande de grilles GaN 26. Dans cette configuration, le Coff est contrôlé par la valeur la plus basse (transistor SOI) et le Ron est déterminé par la valeur la plus élevée (transistor GaN). Il est possible de choisir un compromis tout en dimensionnant les deux transistors afin de parvenir à une isolation, une perte de retour et une perte d'insertion spécifiées. Le deuxième paramètre à prendre en compte est la répartition de tension entre les transistors. L'impédance du GaN est beaucoup plus faible que celle d'un transistor MOS à l'état OFF. 11 est nécessaire d'utiliser des transistors MOS de grande dimension pour s'adapter à l'impédance du GaN à l'état OFF. Cette combinaison de technologies 6 GaN et SOI permet d'améliorer les performances à faible puissance par comparaison au GaN seul et de mieux gérer les fortes puissances par comparaison au SOI seul. [0049] La figure 3a représente une vue de dessus de la configuration d'un concept hybride GaN et SOI 30 et la figure 3h représente à titre de comparaison une vue de dessus semblable d'un concept 32 utilisant uniquement le p-Hemt GaN (toujours micro-imprimé sur une plaquette SOI). Les deux configurations représentent des commutateurs unipolaires bidirectionnels (SPDT). La bande de fréquences de fonctionnement de ces concepts va du courant continu à 6 GHz. La puissance requise est de 47 dBm et les dimensions sont optimisées pour obtenir la perte d'insertion la plus faible à 6 GHz. La couche de cuivre épaisse supérieure 34 connecte les transistors GaN à des composants SOI. [0050] Les performances simulées des deux concepts de SPDT sont représentées dans le Tableau 1. Les performances sont établies au niveau de la puce et aucun désenrohage n'a été appliqué. Les interconnexions sont simulées à l'aide du simulateur électromagnétique Momentum de Keysight, tandis que les transistors sont soit considérés comme concept électrique pour transistors GaN, soit comme étant une vue extraite pour les transistors SOI. À l'exception des pertes de retour, la combinaison hybride présente de meilleures performances sur toutes les largeurs de bande de fonctionnement considérées. Les isolations sont améliorées de 5 dB en moyenne. [0051] Tableau 1 - Performances simulées de certains concepts de SPDT Free. RI (dB) L (dB) Ise AàRF (dB) Ise RFàRF (dB) (GHz) GaN Hybride GaN Hybride GaN Hybride GaN Hybride Pur Pur Pur Pur 1 43,1 324 0.47 0,49 24,3 29,6 24.8 30,1 3. 35 -5 25,9 0,58 0,58 15,2 21,2 16,7 ny 6 27,6 , 19,9 0,94 0,76 10,5 I, 15,7 11.1 16 100521 Les figures 4 à 9 représentent des schémas de câblage de modes de réalisation décrits ici. Des éléments caractéristiques semblables ou correspondants des modes de réalisation présentés dans les diverses figures ont été désignés par les mêmes références numériques pour faciliter la compréhension. La figure 4 représente un transistor GaN pTP (micro-imprimé par transfert) 40 (transistor GaN micro-imprimé sur une plaquette SOI) doté d'une résistance 42 connectée à la grille du transistor 40. La résistance 42 est réalisée sur le SOI et/ou sur la puce de GaN pTP. La résistance réalisée sur la plaquette SOT peut être connectée au transistor GaN 40, après micro-impression, par une couche de redistribution épaisse (RDL) en cuivre. [0053] La figure 5 représente deux transistors GaN pTP 40 en série. Les deux transistors 40 sont connectés à leurs résistances 42 respectives sur la plaquette SOT ("puce" cela désignant la puce découpée après la découpe de la plaquette). Chaque résistance 42 7 peut présenter des résistances identiques ou différentes. Les deux transistors 40 sont de préférence transférés sur la plaquette SOI lors d'une même étape de traitement. Le fait d'avoir deux ou plusieurs transistors GaN en série dans une branche de commutation sur une plaquette SOI peut améliorer les performances de commutation par augmentation de la tension maximale pouvant être gérée. Chaque transistor GaN pTP 40 doit pouvoir gérer une tension crête d'environ 50 V. Deux transistors en série doivent idéalement accepter une tension RF de 100 V, cela correspondant à 50 dBm/100 W (avec une charge de 50 Q). Il peut être avantageux de disposer d'une certaine marge sur la tenue en puissance, et un ou plusieurs autres transistors peuvent en outre être ajoutés en série pour diminuer la tension drain-source aux homes des deux premiers transistors. Il est possible d'augmenter la puissance admissible en empilant davantage de transistors GaN. [0054] La figure 6 représente un transistor GaN pTP 40 en série avec un ou plusieurs transistors SOI 44. La grille du transistor GaN 40 est connectée à une résistance 42 et les grilles et les corps des transistors SOI sont connectés à leurs résistances 42 respectives. Les résistances 42 connectées aux transistors SOT 44 sont réalisées sur SOI. La résistance 42 connectée au transistor GaN 40 peut être réalisée soit en GaN soit en SOI. Le transistor GaN 40 peut être connecté à la résistance SOI 42 et aux transistors SOT 44 par une couche RDL en cuivre épais. [0055] La figure 7 représente un schéma de câblage d'un commutateur SPDT 46 selon un mode de réalisation. Les deux branches de commutation 48 et 50 sont connectées au port RF 1 52 et au port RF 2 54, respectivement, et à une antenne 56. Chaque branche comprend trois transistors GaN plT 40 en série. [0056] Toutes les grilles sont connectées à une résistance 42 en parallèle avec une diode 58. Le but de la résistance 42 est d'éviter toute fuite RF du drain ou de la source vers la grille, ainsi que d'avoir un noeud RF flottant au niveau de la grille afin que le niveau de puissance de la grille se déplace en synchronisme avec le drain ou la source. Le but de la diode 58 est d'établir un trajet pour le courant continu de grille GaN pTP. Sans cette diode 58, le courant continu de grille conduirait à une chute de tension aux bornes de la résistance de grille Rg et la tension réellement appliquée à la grille constituerait la polarisation continue modifiée par cette chute de tension. Cela pourrait poser un problème dans l'état OFF dans lequel le courant continu de grille n'est pas négligeable. La tension de grille peut être modifiée de manière significative par cette chute de tension, de sorte que les transistors 40 peuvent être moins ouverts que prévu. [0057] Toutes les grilles sont polarisées à l'aide d'un bloc de polarisation 60, qui délivre une tension négative pour faire passer le commutateur à l'état OFF. Les commutateurs GaN pTP sont normalement à l'état ON, de sorte que l'application de la masse à la grille est suffisante pour le faire passer à l'état ON. Un bloc de polarisation 62 est utilisé pour 8 délivrer la bonne tension continue à la bonne grille. D'autres architectures peuvent avoir 1, 3 ou 4 bras/branches, etc. connectés à des ports RF respectifs. [0058] La figure 8 représente un schéma de câblage semblable à celui de la figure 7, mais ne comportant que deux transistors GaN pTP 40 dans chaque branche de commutation 48 et 50. Chaque grille des transistors 40 est connectée à une résistance 42 en parallèle avec une diode 58. [0059] La figure 9 représente un schéma de câblage d'un commutateur SPDT 46 comportant des branches hybrides 64 et 66. Chaque branche comprend un transistor GaN pTP 40 et des transistors SOI empilés 44. Un deuxième bloc de polarisation 68 et un deuxième circuit d'attaque de commutation 70 sont utilisés pour commander les transistors SOI 44, bien que dans d'autres modes de réalisation, un seul bloc de polarisation et un seul circuit d'attaque de commutation puissent être utilisés pour commander la totalité des transistors GaN 40 et des transistors SOI 44. La figure 10 représente un schéma de câblage d'un commutateur SPDT 46 semblable, mais avec deux transistors GaN pTP 40 en série dans chaque branche 64 et 66. [0060] Bien que chacune des figures 7 à 10 illustre une architecture à deux branches de com- mutation, ces concepts peuvent être étendus afin qu'ils comprennent des branches de commutation supplémentaires. À titre d'exemple, un mode de réalisation peut comprendre quatre ports RF, dont chacun est connecté à une branche de commutation comprenant un ou plusieurs transistors GaN pTP. L'architecture peut être généralisée à un commutateur NPMT (avec N antennes et M ports RF, c'est-à-dire N Pôles et M Directions). [0061] Un mode de réalisation comprend un amplificateur à faible bruit (LNA) utilisant une intégration hétérogène de la technologie GaN avec la technologie SOI pour améliorer la linéarité du circuit. [0062] La figure 11 représente une cellule 74 qui peut être utilisée dans un LNA selon un mode de réalisation pour amplifier un signal RF. La cellule 74 comprend un transistor nMOS SOI 76 à source commune en série avec un HEMT GaN micro-imprimé par transfert 78 à grille commune formant une structure de cascode (ayant un transistor à source commune directement en série avec un transistor à grille commune). [0063] Un avantage de cette topologie est l'amélioration de la linéarité globale de la technologie SOI grâce à l'utilisation d'un HEMT GaN discret. Ces transistors GaN pTP sont capables d'accepter une tension d'alimentation élevée, principale faiblesse des transistors à base de silicium. Cela permet à la structure de développer une puissance de sortie plus élevée et donc un IP3 plus important (le FOM est utilisé pour caractériser la linéarité du LNA). Le HEMT GaN est en outre utilisé en tant que cascode car l'IP3 d'un système composé de n étages en cascade est imposé par le dernier étage, comme représenté dans l'équation 1. [0064] [0065] C'est pourquoi l'utilisation du GaN comme transistor cascode permet d'améliorer les caractéristiques de linéarité du LNA (0IP3, Point d'Interception de Sortie d'ordre trois) par rapport à l'utilisation d'un LNA tout SOI. [0066] Une autre raison d'utiliser cette cellule hétérogène 74 est que cela assure une faible consommation d'énergie continue par rapport aux concepts en GaN pur. La technologie SOI permet d'obtenir une faible fuite ainsi qu'un transistor MOS à faible courant, cela pouvant être particulièrement avantageux pour cette application. [0067] La figure 12 représente un concept. de LNA 80. Celui-ci utilise une architecture de LNA dégénérée comprenant la cellule 74 avec le transistor SOI 76 et le transistor GaN pTP 78 représenté sur la figure 11 et utilisé en tant que cellule d'amplification. Les différentes parties passives et actives sont. implantées sur une carte de circuit imprimé PCB 84, formée sur du SOI 82 (composants SOI natifs), ou micro-imprimée (pour le transistor GaN µTP 78). La puce SOI peut être montée par retournement de puce sur une carte PCB à des fins de caractérisation. [0068] Le LNA peut satisfaire à la norme 5G NR (en dessous de 6 GHz). La bande de fonc- tionnement va de 5,9 GHz à 7,1 GHz et correspond à une bande non autorisée aux États-Unis. La tension d'alimentation est fixée à 5,5 V et correspond à la tension type d'une station de base. La tension de grille du transistor à source commune est réglée pour être conforme à la spécification IP3 de 28 dBm sur toute la bande. La tension de polarisation de grille commune est ensuite ajustée de manière à ce que la tension (le drain du nMOS soit fixée à 1,2 V, c'est-à-dire sa valeur type. [0069] Le circuit a été simulé et les résultats de simulation du paramètre S sont représentés sur la figure 13, et les facteurs NF 86 et K 88, sur la ligure 14. La consommation électrique en continu était de 165 mW. L'entrée et la sortie sont bien adaptées à 50 Q dans la bande. L'amplificateur présente un gain maximal de 16,6 dB dans la bande et une isolation minimale de -26 dB. L'amplificateur est inconditionnellement stable jusqu'à 10 GHz. NF est inférieur à 1,7 dB dans la bande avec un minimum de 1,24 dB à 6,8 GHz. [0070] Les résultats simulés pour 01P3 sont présentés sur la figure 15. La puissance des deux tonalités fondamentales d'entrée a été fixée à -30 dBm avec une séparation entre tonalités dc 1 MHz. L'01P3 supérieur 90 et FOI P3 inférieur 92 sont supérieurs à 28 dBm dc 6,35 GHz à 7,1 GHz. L'01P3 maximum est de 30,6 dBm à 6,8 GHz. [0071] L'ensemble des performances ainsi que les spécifications sont résumées dans le Tableau 2 et données à 6,5 GHz, c'est-à-dire en milieu de bande. 9 [0072] Tableau 2 - Résumé des performances en CC, pour petits signaux (SP) et bruit (NF) INA hétérogène Spécifications unité Alim. CC 110 165 mW Fréquence 5,9-7,1 59-7,1 GHz Gain 16,2 >15 dB NF 1,28 1,7 dB Sil -14,5 -10 dB S22 -41 -10 dB SI? -26 -20 dB 01P3 30.6 28 d Brn 100731 Le Tableau 3 compare le concept de LNA à des produits existants. Les performances sont équivalentes, à l'exception de la consommation électrique qui est réduite d'un facteur 3 par rapport à des dispositifs analogiques et d'un facteur 5 par rapport au Qorvo 131. La taille de la puce n'est pas représentative car il s'agit d'un démonstrateur. 100741 Tableau 3 - Comparaison à des dispositifs existants Réf. produit Technologie Fréu Miro Iciii Gain (GHz) (V) (rnA) (dB) Analog devices Ga As 3,5-7 5 59 17,2 H M C392A [2] Oc rve GaN sur 5K 2-6 10 110 25 TGA2611 [3; TO,Ga N25 L A lassique GaN sur X.R01.3 5,9-7,1 5,5 20 16,2 0,1um [0075] Tableau 3 suite Réf. produit Technokogie 0IP3 NF (dB) 522 Surface (dam) (dB) (dg)(mm2) Analog devkces GaAs 32,5 1,7 12 8 1.3 HMC392A [2] Qorvo GaN sur 5:C 32 1,5 >10 >10 3,15 TGA2611 [3] TOGaN25 LNA ciass:que GaN sur X 13 30,8± 1,28 14,5 41,3 2,48 0,14im [0076] Puce HMC982A : amplificateur faible bruit MM1C GaAs, 3,5-7,0 GHz Fiche Technique, https://www. analog .com/en/products/hmc392a-die.html#product-documentation [0077] Fiche Technique Préliminaire du Produit TGA2611 2-6GHz GaN LNA, https://w [0078] ww.qorvo.com/products/p/TGA2611 [0079] La technique de la micro-impression permet la co-intégration de différentes tech- nologies au niveau de la puce. Les performances du circuit peuvent être améliorées tout en conservant sa petite superficie. [0080] La figure 16 représente une cellule 94 destinée à un LNA ou à un PA comportant deux p-Hemt GaN pTP 96 en série sur une plaquette/puce SOI. Les transistors GaN 11 FITP peuvent se trouver sur une même micropuce ou sur des micropuces séparées. La figure 17 représente une cellule 94 destinée à un LNA comportant un p-Heurt GaN FITP 96 doté d'une inductance 98 connectée à sa source. L'inductance 98 est réalisée sur la plaquette SOI et connectée au HEMT GaN par RDL. [0081] La figure 18 représente un schéma de câblage d'un concept de LNA 80 comprenant une cellule cascodc 74 comportant un transistor SOI 76 en série avec un p-Heurt GaN FITP 78 et un lineariseur 100 entre les deux transistors pour améliorer la linéarité. La diode en série avec la capacité en parallèle avec la résistance permet de générer un courant non linéaire à la fréquence d'intermodulation d'ordre trois pour annuler la composante de drain MOS à la même fréquence. Le linéariscur 100 est réalisé sur la plaquette SOI. [0082] Un autre concept de LNA permettant de respecter la norme pour ondes milli- métriques 5G est décrit ci-après. Il est conçu à l'aide de deux étages 102 et 104 en cascade, comme illustré sur la figure 19. L'IP3 du système global lors de la mise en cascade de n étages est imposé par le dernier étage, comme l'exprime l'équation 1. [0083] L'utilisation du GaN pour le LNA 104 du deuxième étage améliorera ainsi les per- formances de linéarité du LNA (11P3 et CP1) par rapport à l'utilisation d'un LNA tout SOI. Pour le premier étage 102, un transistor SOI peut être utilisé pour tirer profit de ses bonnes performances en matière de bruit. [0084] Pour évaluer l'avantage qu'il y a à utiliser le GaN dans le deuxième étage, deux circuits ont été conçus à 28 GHz : - Le premier utilise une architecture tout SOI pour les premier et deuxième étages. - Pour le deuxième concept, un transistor GaN a été utilisé pour le deuxième étage. [0085] Les schémas des deux LNA sont représentés respectivement sur les figures 20a et 20b. Sur la figure 20a, deux étages 106 et 108 montés en cascode ont été mis en cascade pour le circuit tout SOI. En ce qui concerne le LNA hétérogène de la figure 20b, le premier étage 110 est en cascode. Comme la tension drain-source nominale du transistor GaN 112 doit être supérieure à celle des transistors SOI, le deuxième étage 114 est conçu en utilisant une architecture à source commune. L'objectif est d'utiliser la même alimentation que le premier étage 110. [0086] Les performances simulées en CC, pour les petits signaux (SP) et le bruit (NF) des deux versions du LNA sont résumées dans le Tableau 4. Les performances sont semblables entre les deux versions et ces dernières satisfont toutes deux aux spécifications (c'est-à-dire aux exigences de la norme 5G). [0087] Tableau 4 - Performances en CC, pour les petits signaux (SP) et le bruit (NF), de deux versions du LNA 12 INA tout 501 MA hétérogène Spécifications Unité Aiirri. CC 29,5 (2,4V 12,3 m4 29,5 (2,4V * 12,3 in4L 30 mil Fréquence 27,5 30,5 27.5 30,5 27,5-:30,5 GLU Gain à 296 16,3 17,2 15,2 15 dB Gain Max 16,3 15 H dB NIF à 29 G 3,7 3,4 4 dB S11 -17,7 -15 -10 dB 522 -13,9 23,7 -10 dB ----512.---- -46,1 > 1,4 -20,9 -20 dB kt >1 >1 [0088] Deux facteurs de mérite sont utilisés pour quantifier la linéarité des circuits : - Point de compression (l'entrée CP1. - Troisième point d'interception d'entrée 1P3. [0089] L'utilisation du transistor GaN 112 dans le deuxième étage 114 améliore ces pa- ramètres de près de 10 dB. Lc CP1 simulé de la solution hétérogène est d'environ -13 dBm contre -21 dBm pour le LNA tout SOI. En cc qui concerne l'IP3, la simulation a donné 6 dBm pour le LNA hétérogène et -10 dBm pour la version tout SOI. [0090] Lc LNA conçu avec le transistor GaN micro-imprimé par transfert a été comparé à d'autres LNA conçus à l'aide de technologies différentes et présentant des capacités d'intégration élevées (CMOS et SiGe). Comme on peut le voir dans le Tableau 5, le LNA décrit ici présente une meilleure linéarité grâce à l'utilisation du transistor GaN sur SOI, avec des performances comparables pour les autres paramètres. [0091] Tableau 5 - Comparatif des LNA Urité [4] [5] [61 [7] Forme de re ;ion du LNA Processus 130 mn CMOS CMOS 90 nm SiGe 0,25 gm Ga N/501 130 nm CMOS 40 mn massif Topologie cascade à étages cascade à 2 étages 3 é ges 2 étages étages Fréquence GHz 27,2 27,1. 28,5 29 29 Pdc mW 24 31,4 16,25 134 29,5 Gain dB 20 27,1 20 26,4 15,2 NF dB 5,2-7,5 3,3-4,3 2$-4,2 '1,1-3,5 3,4 CP1 dBm 21,6 -17 -14,9 -13 1IP3 dBm I -12,6 -7,5 -5 [0092] J. Luo, et al "A 28 GHz LNA using defccted ground structure for 5G application". Microw Opt Technol Lett. 2018;60:1067-1318. [0093] M. Elkholy, et al. "A Wideband Variable Gain LNA With High 01P3 for 5G Using 40-nm Bulk CMOS". 2017 IEEE MICROWAVE AND WIRELESS COMPONENTS 13 LETTERS. [0094] E. Adabi, B. Hcydari, M. Bohsali, et A. M. Niknejad, "30 GHz CMOS low noise amplifier," in Proc. IEEE Radio Freq. Tntegr. Circuits (RFIC), juin 2007, p. 625-628. [0095] Q. Ma, D. M. W. Leenaerts, et P. G. M. Baltus, "Sil icon-bascd tructitne-delay phased-array front-ends at Ka-band," IEEE Trans. Microw. Thcory Techn. vol. 63, no. 9, pp. 2942-2952, septembre 2015. [0096] La figure 21 représente un schéma de câblage d'un LNA 116 selon un mode de réa- lisation. Le LNA 116 comprend un transistor GaN pTP 112 sur SOI connecté à d'autres composants SOI. La source du transistor GaN est connectée à une inductance 118 réalisée sur la plaquette SOI. [0097] La figure 22 représente un schéma de câblage d'un amplificateur à deux étages 120 comprenant deux LNA connectés 116 et 122. Le premier LNA 122 (premier étage) comprend deux transistors SOI 124 dans une structure de cascode et le deuxième LNA 116 (deuxième étage) comprend un transistor GaN pTP 112 en source commune. Le deuxième LNA 1 1 6 est équivalent à celui représenté sur la figure 21. Un bloc de polarisation 126 unique réalisé sur la plaquette SOI est utilisé pour alimenter les deux étages 1 1 6 et 122. Les deux étages 116 et 122 utilisent de préférence la même alimentation électrique. [0098] La figure 23 représente un schéma de câblage d'un autre amplificateur à deux étages 120 comprenant deux LNA 116 connectés sur une plaquette/puce SOI. Les deux LNA comprennent un transistor GaN pTP 112 respectif en source commune. [0099] La figure 24 représente un schéma de câblage d'un amplificateur à N étages 124 (avec N > 2 étages d'amplification) selon un mode de réalisation. Trois LNA 116a,b,c sont représentés et une ligne pointillée entre la sortie du deuxième LNA 116b et l'entrée du troisième LNA 116c indique un nombre arbitraire d'autres LNA connectés entre ceux-ci. Chaque étage d'amplification peut être réalisé à partir d'un LNA tel que celui illustré figure 21. Chaque LNA comprend un transistor GaN pTP 112. Chaque LNA 116a,b,c peut être alimenté par la même alimentation électrique ou par des alimentations électriques distinctes. Le bloc de polarisation 126 et les autres composants du circuit sont réalisés directement sur la plaquette SOI. [0100] La figure 25 représente un schéma de câblage d'un amplificateur à N étages semblable à celui de la figure 24, mais dans lequel le premier étage comprend une structure de cascode SOI 122 avec des transistors SOI 124. [0101] Bien que des modes de réalisation spécifiques de l'invention aient été décrits ci- dessus, il est à noter que l'invention peut être mise en pratique autrement que de la manière décrite ici. Les descriptions présentées ci-dessus sont fournies à titre non limitatif d'illustration. Il apparaîtra clairement à l'homme du métier que des modifications peuvent être apportées à l'invention telle qu'elle est décrite sans s'écarter de la 14 portée des revendications annexées. [0102] Chaque élément caractéristique divulgué ou illustré dans le présent fascicule peut être incorporé à l'invention, seul ou en combinaison appropriée avec toute autre caractéristique divulguée ou illustrée ici. [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] REVENDICATIONSStructure semi-conductrice pour applications RF comprenant : - un premier transistor GaN pTP sur une plaquette ou une puce SOI ; et - une première résistance connectée à la grille dudit premier transistor. Structure semi-conductrice selon la revendication 1, comprenant en outre : - un deuxième transistor GaN pTP sur la plaquette ou la puce SOI ; et - une deuxième résistance connectée à la grille dudit deuxième transistor. Structure semi-conductrice selon la revendication 1 ou 2, comprenant en outre : - un transistor SOI réalisé sur ladite plaquette SOI en série avec ledit premier transistor GaN pTP ; - une deuxième résistance connectée à la grille dudit transistor SOI ; et - une troisième résistance connectée au corps dudit transistor SOI. Structure semi-conductrice selon la revendication 1, 2 ou 3, comprenant en outre deux transistors SOI empilés, ou plus, réalisés sur ladite plaquette SOI en série avec ledit premier transistor GaN Structure semi-conductrice selon l'une quelconque des revendications 1 à 4, comprenant en outre : - une première branche de commutation comprenant un ou plusieurs transistors GaN RTP sur la plaquette SOI et connectée à un premier port RF; - une deuxième branche de commutation comprenant un ou plusieurs transistors GaN RTP sur la plaquette ou la puce SOI et connectée à un deuxième port RF, chaque transistor GaN pTP de la première et de la deuxième branche de commutation comportant une grille connectée à une résistance respective. Structure semi-conductrice selon la revendication 5, dans laquelle les première et deuxième branches de commutation comprennent chacune trois transistors GaN pTP. Structure semi-conductrice selon la revendication 5 ou 6, dans laquelle chaque résistance respective est connectée en parallèle à une diode. Structure semi-conductrice selon la revendication 5, 6 ou 7, dans laquelle lesdits transistors GaN pl? de ladite première branche de commutation et/ou ledit transistor GaN pTP de ladite deuxième branche de commutation sont sur une même micropuce. 16 [Revendication 9] [Revendication 10] [Revendication 11] [Revendication 12] [Revendication 13] [Revendication 14] [Revendication 15] [Revendication 16] [Revendication 17] [Revendication 18] [Revendication 19] Structure semi-conductrice selon l'une quelconque des revendications 5 à 8, comprenant en outre : - un circuit d'attaque de commutation réalisé sur la plaquette SOI et connecté auxdites première et deuxième branches de commutation ; - un bloc de polarisation connecté audit circuit d'attaque de commutation. Structure semi-conductrice selon l'une quelconque des revendications 5 à 9, dans laquelle les première et deuxième branches de commutation comprennent chacune des transistors SOI empilés connectés en série avec lesdits un ou plusieurs transistors GaN pTP. Structure semi-conductrice selon la revendication 10, comprenant en outre une deuxième branche de commutation et un deuxième bloc de polarisation réalisé sur la plaquette SOI pour commander lesdits transistors SOI empilés. Structure semi-conductrice selon l'une quelconque des revendications précédentes, dans laquelle ladite structure est un commutateur SPDT. Structure semi-conductrice selon l'une quelconque des revendications 5 à 11, comprenant en outre une ou plusieurs branches de commutation supplémentaires, dans laquelle la ou chaque branche de commutation supplémentaire comprend un ou plusieurs transistors GaN pTP sur la plaquette ou la puce SOI. Structure semi-conductrice selon la revendication 13, dans laquelle ladite structure est un commutateur NPMT (N Pôles et M Directions). Structure semi-conductrice pour l'amplification d'un signal RF, comprenant : - une structure de cascode comprenant un transistor GaN pTP sur une plaquette ou une puce SOI. Structure semi-conductrice selon la revendication 15, dans laquelle ladite structure de cascode comprend en outre un transistor SOI réalisé sur la plaquette SOI et connecté audit transistor GaN pTP. Structure semi-conductrice selon la revendication 15, dans laquelle ladite structure de cascode comprend en outre un deuxième transistor GaN pTP réalisé sur la plaquette ou la puce SOI et connecté audit transistor GaN pTP. Structure semi-conductrice selon la revendication 15, 16 ou 17, comprenant en outre une inductance connectée à la source dudit transistor GaN pTP. Structure semi-conductrice selon l'une quelconque des revendications 15 17 [Revendication 20] [Revendication 21] [Revendication 22] [Revendication 23] [Revendication 24] [Revendication 25] [Revendication 26] à 18, comprenant en outre un lineariscur réalisé sur la plaquette SOI. Structure semi-conductrice pour l'amplification d'un signal RF, comprenant : - un premier LNA sur une plaquette SOI ; et - un deuxième LNA sur la plaquette SOI connecté audit premier LNA, ledit deuxième LNA comprenant un transistor GaN pTP. Structure semi-conductrice selon la revendication 20, dans laquelle ledit premier LNA comprend une structure de cascode comprenant un premier et un deuxième transistor en série. Structure semi-conductrice selon la revendication 21, dans laquelle ledit premier et/ou ledit deuxième transistor est un transistor SOI réalisé sur la plaquette SOI. Structure semi-conductrice selon la revendication 22, dans laquelle ledit premier LNA comprend un transistor GaN pTP. Structure semi-conductrice selon l'une quelconque des revendications 20 à 23, comprenant en outre un ou plusieurs LNA supplémentaires sur la plaquette SOI, connectés les uns aux autres de manière à amplifier un signal RF appliqué audit premier LNA lors de l'utilisation. Structure semi-conductrice selon l'une quelconque des revendications 20 à 24, dans laquelle les premier et deuxième LNA sont alimentés par la même alimentation électrique. Procédé de fabrication d'une structure selon l'une quelconque des revendications précédentes, à l'aide d'un traitement de micro-impression par transfert.