FR 3102005 A1 20210416 FR 1911447 A 20191015 L’invention concerne un procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat (1) de silicium comprenant : - une étape de structuration du substrat qui comprend une étape de réalisation d’un masque de croissance (2) à la surface du substrat (1) de silicium, ledit masque de croissance comprenant une pluralité de motifs de masquage (20), deux motifs de masquage étant séparés par une tranchée (21) dans laquelle le substrat (1) de silicium est découvert ; - une étape de formation d’une couche tampon (5) bidimensionnelle en un matériau 2D, ladite couche tampon étant exempte de liaisons pendantes sur sa surface libre et étant formée sélectivement sur au moins un plan (3) de silicium d’orientation [111] dans au moins une tranchée (21), ladite étape de formation d’une couche tampon étant réalisée après l’étape de structuration ; - une étape de formation d’au moins une couche (61, 62) d’un matériau semi-conducteur d’intérêt sur la couche tampon (5). Le matériau semi-conducteur d’intérêt est de préférence un matériau semi-conducteur IV-IV, III-V, II-VI et/ou un matériau semi-conducteur 2D. Figure pour l’abrégé : Fig. 4M Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium Domaine technique de l’invention L'invention se situe dans le domaine de l’hétéro-intégration de matériaux semi-conducteurs sur substrat de silicium, et concerne plus précisément l’hétéro-intégration monolithique de semi-conducteurs (IV-IV, III-V, II-VI, matériaux 2D…) par épitaxie sur substrat de silicium. Parmi les nombreuses applications de l’invention, on peut citer la microélectronique, la photonique, les capteurs, les technologies en relation avec la radiofréquence, les microsystèmes (MEMS), les composants pour l’internet des objets et plus largement tout ce qui touche aux applications « more than Moore » ou technologies dites dérivées, c'est-à-dire les technologies qui intègrent plusieurs fonctions sur une même puce de silicium. Etat de la technique Le silicium (Si) est le semi-conducteur le plus répandu dans les applications de la technologie de l'information et domine l’industrie microélectronique et nanoélectronique. Sa technologie hautement mature pour la fabrication de circuits intégrés (IC) a connu des progrès impressionnants en termes de miniaturisation et d’amélioration des performances. Par ailleurs, d’autres semi-conducteurs comme les semi-conducteurs IV-IV, III-V, II-VI, matériaux 2D peuvent présenter des propriétés électroniques et/ou optiques complémentaires au silicium. Les semi-conducteurs IV-IV sont des semi-conducteurs composites fabriqués à partir de plusieurs éléments de la colonne IV du tableau périodique des éléments, par exemple : Si, Ge, C. Comme exemples de semi-conducteurs IV-IV, on peut citer : SiC, SiGe … Les semi-conducteurs III-V sont des semi-conducteurs composites fabriqués à partir d'un ou plusieurs éléments de la colonne III du tableau périodique des éléments (par exemple : Al, Ga, In) et d'un ou plusieurs éléments de la colonne V du tableau périodique des éléments (par exemple : As, Sb, N, P). Comme exemples de semi-conducteurs III-V, on peut citer : GaAs, GaSb, GaN, AlN, InP … Les semi-conducteurs II-VI sont des semi-conducteurs composites fabriqués à partir d'un ou plusieurs éléments de la colonne II du tableau périodique des éléments (par exemple : Cd) et d'un ou plusieurs éléments du groupe des chalcogènes (colonne VI) du tableau périodique des éléments (par exemple : S, Se, Te). Comme exemples de semi-conducteurs II-VI, on peut citer : CdS, CdSe, CdTe. Les semi-conducteurs III-V notamment sont des matériaux de choix pour les dispositifs optoélectroniques. La majorité des semi-conducteurs III-V ont une structure de bande directe, ce qui implique une meilleure émission et absorption des photons par rapport aux semi-conducteurs à gap indirects tels que le silicium (Si) et le germanium (Ge). Ainsi les dispositifs émetteurs de lumière tels que les LED et les lasers sont principalement basés sur les matériaux III-V. De la même manière, les dispositifs absorbant de la lumière tels que détecteurs, capteurs et composants photovoltaïques bénéficient des propriétés optoélectroniques des matériaux III-V. Par ailleurs, un grand nombre de matériaux III-V présentent des mobilités de porteurs (électrons, trous) élevées permettant la réalisation de transistors hautes performances pour la logique et la radiofréquence (RF). Par « matériau 2D », on entend un matériau constitué d'un feuillet de quelques atomes d’épaisseurs, typiquement de 10 atomes maximum. Ces matériaux sont saturés électroniquement. L’empilement de plusieurs de ces feuillets se fait donc via des liaisons de van der Waals. Parmi les matériaux 2D, certains sont semi-conducteurs. Leur très faible épaisseur donne naissance à des propriétés électroniques et optoélectroniques tout à fait singulières. L’hétéro-intégration monolithique de semi-conducteurs d’intérêt (IV-IV, III-V, II-VI, matériaux 2D…) par épitaxie sur substrat de silicium est une voie très prometteuse pour ajouter de nouvelles fonctionnalités (électroniques, optiques, mécaniques, capteurs, biologiques…) aux circuits intégrés CMOS (Complementary Metal Oxide Semiconductor) de technologie hautement mature basée sur le silicium, ouvrant ainsi un large champ d'applications et de fonctionnalités. L’hétéro-intégration monolithique implique le dépôt direct par épitaxie de couches d’un matériau semi-conducteur (IV-IV, III-V, II-VI, matériau 2D…) sur un substrat de silicium. Cependant, l’épitaxie sur substrat de silicium soulève de nombreuses difficultés, les principales étant : - la différence de coefficient de dilatation thermique entre le silicium et le matériau semi-conducteur à épitaxier qui peut conduire à une déformation de la couche épitaxiée de semi-conducteur, ce qui peut engendrer une courbure du substrat voire la création de fissures dans la couche épitaxiée ; - la différence de paramètre de maille entre le matériau semi-conducteur à épitaxier et le silicium qui induit des contraintes dans la couche épitaxiée, contraintes qui relaxent par création de défauts cristallins formant des dislocations à l’interface entre la couche épitaxiée et le silicium. Ces dislocations peuvent se propager dans la couche épitaxiée (dislocations émergeantes (ou « TD(s) » pour « Threading dislocations » en anglais) ; - la différence de polarité entre le silicium et la couche épitaxiée peut conduire à la formation de défauts planaires, les parois d’antiphase. Ces défauts cristallins générés à l’interface sont source de dégradation majeure des propriétés électroniques et optiques des matériaux épitaxiés. Parmi ces défauts, les dislocations émergeantes sont actuellement les défauts dont il est le plus difficile de s’affranchir. Plusieurs solutions sont proposées dans la littérature pour épitaxier une couche de matériau semi-conducteur de bonne qualité cristalline. Les solutions consistent en général à épitaxier sélectivement la couche de semi-conducteur dans un masque comprenant des motifs de diélectrique (généralement en SiO 2 ) préalablement structurés sur le substrat de silicium. Ces solutions portent la dénomination générique de « Selective Area Epitaxy » (SAE) ou « Selective Area Growth » (SAG). Le dépôt de la couche de semi-conducteur est généralement réalisé par MOCVD. Les solutions SAE offrent plusieurs avantages : - la croissance ne se produit que dans les zones ouvertes (désignées par « tranchées ») entre les motifs (débouchant sur la surface de Si) ; le matériau semi-conducteur peut donc être déposé uniquement dans les zones d'intérêt, ce qui est très important pour la co-intégration avec des dispositifs à base de Si ; - le dépôt de matériaux dans des ouvertures très confinées conduit à une réduction des dislocations qui sont piégées par les parois des motifs du masque ; - la courbure du substrat et l’apparition de fissures dans la couche, causés par les différents coefficients de dilatation thermique, peuvent être atténuées. Plusieurs variantes de ces solutions sont présentées dans la publication « How to control defect formation in monolithic III/V hetero-epitaxy on (100) Si? A critical review on current approaches ; Kunert B et al. 2018 Semicond. Sci. Technol. 33 093002 ». Une première variante consiste à faire croitre les matériaux dans des tranchées de diélectrique. Elle est connue sous l’acronyme d’« ART » pour « Aspect Ratio Trapping » en anglais, illustrée en figure 1. Elle consiste à piéger les dislocations émergentes de la couche du semi-conducteur III-V contre les parois du masque diélectrique (SiO 2 ) si le rapport d'aspect (AR), correspondant à la hauteur (h) du masque divisée par la largeur (l) de la tranchée est suffisant. La mise en œuvre de cette première variante est assez simple mais sa principale limite est que les dislocations émergeantes parallèles aux tranchées ne sont pas piégées par les parois. Ainsi, la densité de dislocations émergeantes reste élevée avec comme meilleurs résultats des valeurs saturant autour de 10 7 cm -2 . Le brevet FR3010828 par exemple a pour objet un procédé de fabrication de motifs de matériau semi-conducteur III-V sur un substrat semi-conducteur à base de silicium ou de germanium comprenant : une étape de réalisation d'un masque de croissance à la surface du substrat et une étape de croissance de motifs de matériau III-V entre les motifs de masquage. Pour cette étape de croissance, des paramètres optimisés sont déterminés de manière à faire croître des matériaux III-V avec des dislocations émergentes piégées et ainsi élaborer des couches de bonne qualité cristalline présentant une faible densité de dislocations. Une deuxième variante est connue sous le nom de croissance dans des tubes de diélectrique, également désignée par « TASE » pour « Template Assisted Selective Epitaxy » en anglais, illustrée en figures 2A et 2B. Une troisième variante, d’un principe proche du TASE, est connue sous le nom de croissance épitaxiale latérale confinée, également désignée par « CELO » pour « Confined Epitaxial Lateral Overgrowth » en anglais, illustrée en figure 3. Elle consiste à tout d’abord faire croitre le matériau dans des tranchées (de la même manière que pour l’ART) puis à ensuite forcer la couche à croitre latéralement grâce à un deuxième confinement, en hauteur cette fois, qui va encapsuler la couche. On va donc ajouter de l’ART horizontale à l’ART verticale. Ce deuxième confinement va permettre de piéger les TDs résiduelles n’ayant pas été bloquées par les parois des tranchées. Si les deuxième et troisième variantes permettent de piéger d’avantage (voire la très grande majorité) de dislocations émergeantes et donc de réduire la densité de dislocations émergeantes, elles présentent néanmoins des inconvénients : - le procédé technologique de structuration du substrat est très lourd à mettre en œuvre, avec notamment un grand nombre d’étapes à réaliser ; - comme la surface de contact entre le matériau épitaxié et le diélectrique est très grande, le diélectrique doit être de très bonne qualité pour éviter les défauts ; - l’épitaxie dans des tubes de diélectrique est difficile à contrôler, en particulier pour des alliages ternaires et quaternaires pour lesquels une fluctuation de la composition des alliages est constatée. L’invention vise à disposer d’un procédé d’hétéro-intégration monolithique de semi-conducteurs d’intérêt (IV-IV, III-V, II-VI, matériaux 2D…) par épitaxie sélective sur substrat de silicium sans les inconvénients précités de l’art antérieur. Plus particulièrement elle vise à disposer d’un procédé d’hétéro-intégration monolithique de semi-conducteurs d’intérêt (IV-IV, III-V, II-VI, matériaux 2D…) par épitaxie sélective sur substrat de silicium qui permette de réduire les défauts générés à l’interface entre le silicium et la couche épitaxiée, en particulier les dislocations, et qui soit relativement simple à mettre en œuvre. Un premier objet de l’invention permettant de remédier à ces inconvénients est un procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium caractérisé en ce qu’il comprend : - une étape de structuration du substrat qui comprend une étape de réalisation d’un masque de croissance à la surface du substrat de silicium, ledit masque de croissance comprenant une pluralité de motifs de masquage, deux motifs de masquage étant séparés par une tranchée dans laquelle le substrat de silicium est découvert ; - une étape de formation d’une couche tampon bidimensionnelle en un matériau 2D, ladite couche tampon étant exempte de liaisons pendantes sur sa surface libre et étant formée sélectivement sur au moins un plan de silicium d’orientation [111] dans au moins une tranchée, ladite étape de formation d’une couche tampon étant réalisée après l’étape de structuration ; - une étape de formation d’au moins une couche d’un matériau semi-conducteur d’intérêt sur la couche tampon. Le matériau semi-conducteur d’intérêt est de préférence un matériau semi-conducteur IV-IV, III-V, II-VI et/ou un matériau semi-conducteur 2D. Selon l’invention, les termes « sélectif » ou « sélectivement », comme la croissance sélective ou la passivation sélective, sont définis au sens de la SAG, à savoir dans des tranchées d’un masque de croissance. Selon l’invention, un « matériau 2D » désigne un matériau constitué d'un feuillet de quelques atomes d’épaisseurs, typiquement de 10 atomes maximum, avec des liaisons fortes entre les atomes dans le plan du feuillet, et des liaisons faibles de type van der Waals en dehors du plan du feuillet. On peut également parler de « matériau dimensionnel », ou encore de « matériau lamellaire ». De même, une « couche bidimensionnelle » désigne une couche réalisée avec un matériau 2D donc un matériau constitué d'un feuillet d'atomes présentant des liaisons fortes dans le plan du feuillet, et des liaisons faibles de van der Waals en dehors du plan du feuillet, par exemple entre deux feuillets ou sur une surface libre de feuillet. Un matériau, qui n’est pas structuré en feuillet(s) mais avec des liaisons ioniques ou covalentes dans tout son volume peut aussi être désigné par « matériau 3D », par exemple un matériau semi-conducteur traditionnel. L’invention est un procédé permettant de faire croitre sélectivement, généralement par MOCVD, une couche tampon bidimensionnelle, sans liaisons covalentes ou pendantes, dans des tranchées d’un masque de croissance, de préférence en diélectrique, sur un substrat de silicium, pouvant être un substrat de silicium Si(001) (également désigné par Si(100)) standard ou un substrat de silicium Si(111). La couche tampon bidimensionnelle est réalisée en un matériau bidimensionnel, avec des conditions opératoires adaptées. Elle peut fonctionner alors comme un substrat universel pour la croissance localisée de tout type de semi-conducteur d’intérêt avec une défectivité réduite (notamment une densité de dislocations émergeantes réduite) et donc présentant des propriétés physico-chimiques optimisées. En effet, contrairement à une croissance directe sur un substrat de silicium, la croissance sur la couche tampon bidimensionnelle permet de s’affranchir de la différence de paramètres de maille. Elle se fait sans, ou avec très peu, de liaisons covalentes ou pendantes à l’interface. La formation de cette couche tampon bidimensionnelle est en effet réalisée en favorisant une croissance épitaxiale de van der Waals, permettant ainsi la formation d’un matériau non contraint, ce qui évite le processus de relaxation par génération de dislocations émergeantes. Ceci permet ainsi de former une couche d’un matériau semi-conducteur d’intérêt qui est un matériau cristallin présentant une densité de dislocations émergentes inférieure à 10 6 /cm 2 . Parmi les avantages du procédé de l’invention, on peut citer : - l’obtention d’une couche semi-conductrice par hétéro-épitaxie sur substrat standard de silicium, tel que le Si(100) 300mm utilisé par l’industrie de la microélectronique, présentant une faible densité de défauts cristallins ; - la simplicité et le faible coût d’un procédé nécessitant très peu d’étapes et pouvant être mis en œuvre avec les moyens standards ; - l’universalité de la technique : la croissance de tous types de semi-conducteurs et d’hétéro-structures est envisageable (IV-IV, III-V, II-VI, hétéro-structures de matériaux 2D…), quelle que soit la différence de paramètre de maille ou de structure cristalline avec le silicium. En outre, la croissance d’un matériau semi-conducteur 3D (GaAs, GaN,…) sur un matériau 2D est généralement très difficile sur un substrat de silicium non structuré en motifs de masquage diélectrique, en raison de la faible nucléation des adatomes arrivant en surface (du fait de l’absence de liaisons pendantes du matériau 2D). On désigne par « adatome » un atome adsorbé sur la surface du substrat. Il en résulte une croissance en ilots éparses sur la surface. Le procédé selon l’invention qui est une croissance sélective dans des tranchées du masque de croissance permet de concentrer la nucléation sur un nombre très limité de zones du substrat : la densité de nucléation s’en trouve considérablement renforcée et permet notamment la croissance d’une couche continue d’un matériau 3D sur un matériau 2D. La densité de dislocations émergentes très faible permet ainsi la co-intégration de composants électroniques, optoélectroniques, capteurs, imageurs performants et de manière générale tous les composants « More than Moore » sur substrat silicium d’orientation [001], voire d’orientation [111], notamment compatible avec la technologie CMOS. De préférence, les motifs de masquage sont en un matériau diélectrique. Selon un mode de réalisation, le substrat de silicium est un substrat de silicium d’orientation [001]. Dans ce cas, l’étape de structuration comprend en outre une étape de formation d’une facette de silicium d’orientation [111] dans le substrat de silicium, de manière à former le au moins un plan de silicium d’orientation [111]. Chaque facette est réalisée via une tranchée, c'est-à-dire dans le substrat de silicium qui est découvert au fond de la tranchée. Une facette peut présenter une surface inclinée d’un angle inférieur à 90° par rapport à la surface du substrat de silicium dans laquelle ladite facette est formée. Selon un mode de réalisation particulier, deux facettes de silicium d’orientation sont formées dans une tranchée, chaque facette présentant une surface inclinée d’un angle inférieur à 90° par rapport à la surface du substrat de silicium dans laquelle ladite facette est formée. Deux facettes peuvent ainsi notamment former un V dont le premier segment forme un angle de +54,7° par rapport à la surface du substrat et le second segment forme un angle de -54,7° par rapport à la surface du substrat L’étape de formation d’une facette peut comprendre une étape de gravure chimique du substrat de silicium, par exemple une gravure chimique à base d’hydroxyde de tétraméthylammonium, d’hydroxyde de tétraéthylammonium, d’ammoniaque, d’hydroxyde de potassium ou d’hydroxyde de sodium. Selon un mode de réalisation, le substrat de silicium est un substrat de silicium d’orientation [111], la surface dudit substrat formant le au moins un plan de silicium d’orientation [111]. Selon un mode de réalisation, le procédé comprend en outre une étape de passivation consistant en un dépôt d’un biplan atomique de gallium et de sélénium sur le au moins un plan de silicium d’orientation [111] de manière à former une surface passivée en silicium-gallium-sélénium sur ledit plan de silicium. La surface passivée peut également être désignée « couche de passivation ». Selon un mode de réalisation particulier, l’étape de passivation est réalisée entre l’étape de structuration et l’étape de formation de la couche tampon. L’étape de passivation peut comprendre une étape de dépôt en phase vapeur avec des précurseurs organométalliques (MOCVD). Les précurseurs organométalliques peuvent être le TriMéthylGallium (TMGa) et le Di-isoPropylSelenium (DiPSe). Selon un mode de réalisation, l’étape de formation d’au moins une couche tampon consiste en une épitaxie de van der Waals et comprend : - une première étape de nucléation d’un matériau 2D sur la surface passivée; et - une première étape de croissance des nuclei obtenus à l’issue de la première étape de nucléation. La première étape de nucléation peut comprendre une étape de dépôt en phase vapeur avec des précurseurs organométalliques (MOCVD). Les précurseurs organométalliques peuvent être le TriMéthylGallium (TMGa) et le Di-isoPropylSelenium (DiPSe). Selon un mode de réalisation, l’étape de réalisation d’au moins une couche d’un matériau semi-conducteur d’intérêt consiste en une étape d’épitaxie supplémentaire comprenant : - une seconde étape de nucléation du semi-conducteur d’intérêt sur la couche tampon ; et - une seconde étape de croissance de la couche de nucléation obtenue à l’issue de la seconde étape de nucléation. La seconde étape de nucléation peut comprendre une étape de dépôt en phase vapeur avec des précurseurs organométalliques (MOCVD). Selon un mode de réalisation, le procédé comprend en outre une moins une étape de retrait de l’oxyde natif, par exemple par attaque chimique à l’acide fluorhydrique, préalablement à l’étape de formation de la couche tampon ou à l’étape de passivation. La largeur d’une tranchée est généralement inférieure ou égale à 20 micromètres et est de préférence inférieure ou égale à 2 micromètres. Le matériau 2D de la couche tampon peut être choisi parmi le GaSe, le GaS, le GaTe, le MoS 2 , le MoSe 2 , le WS 2 , le WSe 2 , le InSe ou une combinaison desdits matériaux. Le matériau semi-conducteur d’intérêt peut être choisi parmi le GaAs, GaSb, GaN, AlN. Un second objet de l’invention est une structure obtenue par le procédé d’hétéro-intégration selon la premier objet de l’invention, ladite structure comprenant : - un substrat de silicium ; - une pluralité de motifs de masquage disposés sur le substrat de silicium, deux motifs de masquage étant séparés par une tranchée ; - une couche tampon bidimensionnelle disposée dans chaque tranchée ; - une couche d’un matériau semi-conducteur d’intérêt disposée sur la couche tampon bidimensionnelle et au moins dans chaque tranchée, ladite couche d’un matériau semi-conducteur d’intérêt présentant une densité de dislocations émergentes inférieure à 10 6 /cm 2 . De préférence, le matériau semi-conducteur d’intérêt est un matériau semi-conducteur IV-IV, III-V, II-VI et/ou un matériau semi-conducteur 2D. De préférence, les motifs de masquage sont en un matériau diélectrique. Avantageusement, la structure comprend en outre une couche de passivation en silicium-gallium-sélénium entre le substrat de silicium et la couche tampon bidimensionnelle. Brève description des figures D’autres caractéristiques et avantages de l’invention apparaîtront à l’aide de la description qui suit, donnée à titre illustratif et non limitatif, faite en regard des figures annexées parmi lesquelles représente une première variante de croissance épitaxiale sélective selon l’état de la technique ; et représentent une deuxième variante de croissance épitaxiale sélective selon l’état de la technique ; représente une troisième variante de croissance épitaxiale sélective selon l’état de la technique ; , , , , , , , , , , , , , représentent un exemple et des variantes de procédé d’hétéro-intégration selon l’invention. Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat (1) de silicium caractérisé en ce qu’il comprend : - une étape de structuration du substrat qui comprend une étape de réalisation d’un masque de croissance (2) à la surface du substrat (1) de silicium, ledit masque de croissance comprenant une pluralité de motifs de masquage (20), deux motifs de masquage étant séparés par une tranchée (21) dans laquelle le substrat (1) de silicium est découvert ; - une étape de formation d’une couche tampon (5) bidimensionnelle en un matériau 2D, ladite couche tampon étant exempte de liaisons pendantes sur sa surface libre et étant formée sélectivement sur au moins un plan (3) de silicium d’orientation [111] dans au moins une tranchée (21), ladite étape de formation d’une couche tampon étant réalisée après l’étape de structuration ; - une étape de formation d’au moins une couche (61, 62) d’un matériau semi-conducteur d’intérêt sur la couche tampon (5). Procédé selon la revendication 1, le matériau semi-conducteur d’intérêt étant un matériau semi-conducteur IV-IV, III-V, II-VI et/ou un matériau semi-conducteur 2D. Procédé selon l’une des revendications 1 ou 2, les motifs de masquage étant en un matériau diélectrique. Procédé selon l’une des revendications 1 à 3, le substrat (1) de silicium étant un substrat (Si(001)) de silicium d’orientation [001] et l’étape de structuration comprenant en outre une étape de formation d’au moins une facette (31, 32) de silicium d’orientation [111] dans le substrat (1) de silicium, de manière à former le au moins un plan (3) de silicium d’orientation [111], la facette étant réalisée à travers une tranchée (21). Procédé selon la revendication 4, la facette présentant une surface inclinée d’un angle inférieur à 90° par rapport à la surface du substrat dans laquelle ladite facette est formée. Procédé selon la revendication 5, deux facettes (31, 32) de silicium d’orientation [111] étant formées dans une tranchée (21), chaque facette présentant une surface inclinée d’un angle inférieur à 90° par rapport à la surface du substrat dans laquelle ladite facette est formée. Procédé selon l’une quelconque des revendications précédentes comprenant en outre : - une étape de passivation consistant en un dépôt d’un biplan atomique de gallium et de sélénium sur le au moins un plan (3) de silicium d’orientation [111] de manière à former une surface passivée (4) en silicium-gallium-sélénium sur ledit plan. Procédé selon la revendication 7, l’étape de passivation étant réalisée entre l’étape de structuration et l’étape de formation de la couche tampon (5). Procédé selon l’une quelconque des revendications 7 ou 8, dans lequel l’étape de formation d’au moins une couche tampon (5) consiste en une épitaxie de van der Waals et comprend : - une première étape de nucléation d’un matériau 2D sur la surface passivée (4) ; et - une première étape de croissance des nuclei (51) obtenus à l’issue de la première étape de nucléation. Procédé selon l’une quelconque des revendications précédentes, l’étape de réalisation d’au moins une couche (61, 62) d’un matériau semi-conducteur d’intérêt consistant en une étape d’épitaxie supplémentaire comprenant : - une seconde étape de nucléation du semi-conducteur d’intérêt sur la couche tampon (5) ; et - une seconde étape de croissance de la couche de nucléation (6) obtenue à l’issue de la seconde étape de nucléation. Procédé selon l’une quelconque des revendications précédentes, la largeur (l) d’une tranchée (21) étant inférieure ou égale à 20 µm, de préférence inférieure ou égale à 2 µm. Procédé selon l’une quelconque des revendications précédentes, le matériau 2D de la couche tampon (5) étant choisi parmi le GaSe, le GaS, le GaTe, le MoS 2 , le MoSe 2 , le WS 2 , le WSe 2 , le InSe ou une combinaison desdits matériaux. Procédé selon l’une quelconque des revendications précédentes, le matériau semi-conducteur d’intérêt étant choisi parmi le GaAs, GaSb, GaN, AlN. Structure obtenue par le procédé d’hétéro-intégration selon l’une des revendications 1 à 13 et comprenant : - un substrat (1) de silicium ; - une pluralité de motifs de masquage (20) disposés sur le substrat (1) de silicium, deux motifs de masquage étant séparés par une tranchée (21) ; - une couche tampon (5) bidimensionnelle disposée dans chaque tranchée (21) ; - une couche (61, 62) d’un matériau semi-conducteur d’intérêt disposée sur la couche tampon (5) bidimensionnelle et au moins dans chaque tranchée (21), ladite couche d’un matériau semi-conducteur d’intérêt présentant une densité de dislocations émergentes inférieure à 10 6 /cm 2 . Structure selon la revendication 14, le matériau semi-conducteur d’intérêt étant un matériau semi-conducteur IV-IV, III-V, II-VI et/ou un matériau semi-conducteur 2D. Structure selon l’une des revendications 14 ou 15 comprenant en outre une couche de passivation (4) en silicium-gallium-sélénium entre le substrat de silicium (1) et la couche tampon bidimensionnelle (5). Structure selon l’une des revendications 14 à 16, la couche (62) d’un matériau semi-conducteur d’intérêt remplissant chaque tranchée (21) et s’étendant en outre en dehors de chaque tranchée, par exemple pour former un nanofil horizontal.