FR 3102297 A1 20210423 FR 1911605 A 20191017 Ce procédé comporte les étapes : a) prévoir des puces électroniques (P), préalablement découpées, comportant chacune un empilement comprenant : - une matrice de pixels (2), - une couche d’interconnexions (3), - une première couche (1), b) assembler les puces électroniques (P) à un substrat support (SS), de manière à laisser une zone d’espacement (ZE) entre elles ; c) former une couche de redistribution (4) présentant des extrémités latérales (400) s’étendant dans chaque zone d’espacement (ZE) ; d) former des piliers métalliques (PM) sur les extrémités latérales (400) ; e) mouler un matériau (5) comportant : - des premières portions (50), faisant face aux premières couches (1), - des deuxièmes portions (51), séparées des premières portions (50), et s’étendant autour des piliers métalliques (PM) ; les premières et deuxièmes portions (50, 51) étant coplanaires ; f) appliquer un traitement thermique, le matériau (5) formé étant adapté de sorte que l’empilement est incurvé selon une forme convexe ; les deuxièmes portions (51) demeurant coplanaires à l’issue de l’étape f). Figure s 4a-4j Procédé de mise en courbure collective d’un ensemble de puces électroniques. L’invention se rapporte au domaine technique de la mise en courbure collective de puces électroniques. Par « collective », on entend une mise en courbure simultanée d’un ensemble de puces électroniques individualisées, c'est-à-dire après leur fabrication sur une tranche (« wafer » en langue anglaise) et après leur découpe au sein de la tranche. Le terme « collective » ne désigne donc pas ici une mise en courbure à l’échelle de la tranche (WLP pour « W afer Level Process » en langue anglaise) sur laquelle sont formées les puces électroniques. L’invention trouve notamment son application dans la fabrication de capteurs d’images incurvés, ou d’afficheurs incurvés, pouvant être intégrés à un système optique (e.g. un objectif photographique) afin d’augmenter la compacité du système optique, ou d’en améliorer les performances optiques (e.g. compenser la courbure de champ, l’astigmatisme). État de l’art Un procédé de mise en courbure de puces électroniques connu de l’état de la technique, notamment du document US 2006/0038183 A1 (ci-après D1), comporte une étape consistant à agencer des unités de fléchissement (« flexor unit ») pour incurver les puces électroniques. En particulier, D1 divulgue (fig. 11, §0042) une mise en courbure à l’échelle d’une puce électronique individualisée. Une unité de fléchissement comporte : - des espaceurs (« standoff ») formés sur le substrat, et s’étendant autour de la puce électronique, - une plaque transparente, reliant les espaceurs, et surplombant la puce électronique. Le coefficient de dilatation thermique de la plaque transparente est adapté à celui du substrat de manière à incurver la puce électronique après un refroidissement de la plaque transparente. Un tel procédé de l’état de la technique n’est pas entièrement satisfaisant dans la mesure où il ne permet pas : - une réalisation aisée des contacts électriques en face arrière du substrat, afin d’assurer une liaison électrique avec un boîtier ou une carte électronique, après l’incurvation de la puce électronique, - une mise en courbure collective au sens d’une mise en courbure simultanée d’un ensemble de puces électroniques individualisées. L’invention vise à remédier en tout ou partie aux inconvénients précités. A cet effet, l’invention a pour objet un procédé de mise en courbure collective d’un ensemble de puces électroniques, comportant les étapes : a) prévoir l’ensemble de puces électroniques, préalablement découpées, et comportant chacune un empilement comprenant : - une matrice de pixels, - une couche d’interconnexions, reliée électriquement à la matrice de pixels, - une première couche, comprenant des trous d’interconnexions reliés électriquement à la couche d’interconnexions ; l’empilement possédant une première épaisseur et un premier coefficient de dilatation thermique ; b) assembler l’ensemble de puces électroniques découpées à un substrat support, du côté opposé aux premières couches, de manière à laisser une zone d’espacement entre les puces électroniques adjacentes ; c) former une couche de redistribution comportant des pistes métalliques reliées électriquement aux trous d’interconnexions, les pistes métalliques présentant des extrémités latérales s’étendant dans chaque zone d’espacement ; d) former des piliers métalliques sur les extrémités latérales des pistes métalliques ; e) mouler un matériau sur la couche de redistribution, le matériau comportant : - des premières portions, faisant face aux premières couches des puces électroniques, - des deuxièmes portions, séparées des premières portions, et s’étendant dans les zones d’espacement autour des piliers métalliques ; les premières et deuxièmes portions du matériau étant coplanaires ; le matériau possédant une température de formation ; f) appliquer un traitement thermique à la température de formation du matériau, les premières et deuxièmes portions du matériau étant solidaires mécaniquement respectivement des premières couches et du substrat support, le matériau formé possédant une seconde épaisseur, un second coefficient de dilatation thermique strictement supérieur au premier coefficient de dilatation thermique ; le ratio entre les premier et second coefficients de dilatation thermique, le ratio entre les première et seconde épaisseurs et la température de formation étant adaptés de sorte qu’à l’issue de l’étape f) l’empilement de chaque puce électronique est incurvé selon une forme convexe prédéterminée, orientée vers la matrice de pixels, à une température de fonctionnement donnée de la puce électronique correspondante ; les deuxièmes portions du matériau formé autour des piliers métalliques demeurant coplanaires à l’issue de l’étape f). Ainsi, un tel procédé selon l’invention permet à la fois : (i) une mise en courbure collective au sens d’une mise en courbure simultanée d’un ensemble de puces électroniques individualisées, qui sont assemblées sur un substrat support lors de l’étape b) et incurvées à l’issue de l’étape f) ; (ii) une réalisation aisée des contacts électriques grâce aux deuxièmes portions du matériau formé autour des piliers métalliques qui sont coplanaires à l’issue de l’étape f). En ce qui concerne le point (i), la mise en courbure provient des contraintes thermomécaniques libérées après le refroidissement du matériau à l’issue de l’étape f), c'est-à-dire lorsque le matériau est mis à la température de fonctionnement de la puce électronique. L’empilement subit des contraintes thermomécaniques en raison des premières portions du matériau formé de manière solidaire avec les premières couches (effet bilame). Par « libérer les contraintes thermomécaniques », on entend le fait de convertir les contraintes thermomécaniques subies par l’empilement en déformation (courbure). En ce qui concerne le point (ii), les deuxièmes portions du matériau demeurent coplanaires (i.e. ne s’incurvent pas) à l’issue de l’étape f), contrairement aux premières portions du matériau, car d’une part, les deuxièmes portions du matériau sont séparées des premières portions lors de l’étape e), et d’autre part, les deuxièmes portions du matériau sont solidaires mécaniquement du substrat support lors de l’étape f). Définitions - Par «puce électronique » (« die » ou « chip » en langue anglaise), on entend une partie d’un substrat ayant subie des étapes technologiques en vue de former un composant électronique destiné à être monté sur une carte électronique ou dans un boîtier. - Par « substrat », on entend un support physique autoporté. - Par « pixels », on entend : les cellules photosensibles (appelées également photosites) dans le cas d’une puce électronique d’un capteur d’images, les cellules émettrices de lumière (ou émissives) dans le cas d’une puce électronique d’un afficheur. - Par « couche d’interconnexions », on entend un empilement de niveaux d’interconnexions comprenant des pistes métalliques noyées dans un matériau diélectrique. - Par « trou d’interconnexion » (« via » en langue anglaise), on entend un trou métallisé permettant d’établir une liaison électrique avec la couche d’interconnexions. Dans le cas où la première couche est réalisée en silicium, le trou d’interconnexion est de type TSV (« Through Silicon Via » en langue anglaise). - Par « couche de redistribution », on entend une couche permettant de redistribuer (rerouter) des pistes d’interconnexions en périphérie de la puce électronique afin de déporter les futurs contacts électriques. - Par « solidaires mécaniquement », on entend que les premières portions du matériau présentent une énergie d’adhérence suffisante avec les premières couches pour obtenir la mise en courbure des empilements et éviter leur décollement des empilements. De la même façon, on entend que les deuxièmes portions du matériau présentent une énergie d’adhérence suffisante avec le substrat support (et le cas échéant avec toute couche intercalée entre le substrat support et les deuxièmes portions du matériau) pour éviter leur décollement. - Par « prédéterminée », on entend la forme convexe souhaitée pour l’application envisagée. - Par « orientée vers la matrice de pixels », on entend que la forme convexe obtenue à l’issue de l’étape f) définit des surfaces convexes (bombées) au sein de l’empilement qui pointent vers la surface libre de l’empilement, du côté de la matrice de pixels, à l’opposé des trous d’interconnexions. Le procédé selon l’invention peut comporter une ou plusieurs des caractéristiques suivantes. Selon une caractéristique de l’invention, l’étape f) est précédée d’une étape e 1 ) consistant à aplanir le matériau de manière à libérer les piliers métalliques. - Par « aplanir », on entend que les extrémités libres des piliers métalliques (entourées des deuxièmes portions du matériau) s’étendent dans un même plan avec une tolérance de 100 µm, préférentiellement de 50 µm, plus préférentiellement de 25 µm. La tolérance correspond à la distance maximale entre le plan et une extrémité libre d’un pilier métallique. On choisira avantageusement une tolérance inférieure au quart de la dimension caractéristique (e.g. diamètre) des billes de soudure envisagées pour assurer une liaison électrique entre les piliers métalliques et un boîtier (ou une carte électronique). Par exemple, pour des billes de soudure possédant un diamètre de 100 µm, la tolérance est inférieure à 25 µm. Selon une caractéristique de l’invention, le procédé comporte une étape g) consistant à former des billes de soudure sur les deuxièmes portions du matériau à l’issue de l’étape f), les billes de soudure étant en contact avec les piliers métalliques. Le terme « bille de soudure » couvre également le terme de « bille de brasure » où le matériau d’apport est différent des matériaux à assembler. Ainsi, un avantage procuré est de pouvoir établir une liaison électrique avec une carte électronique (ou avec un boîtier). Selon une caractéristique de l’invention, l’étape g) est suivie d’une étape h) consistant à découper les puces électroniques. L’étape h) permet d’individualiser les puces avant leur mise en boîtier -ou encapsulation-(« packaging » en langue anglaise). Selon une caractéristique de l’invention, l’étape b) est exécutée de sorte que le substrat support est transparent dans le domaine spectral de fonctionnement des puces électroniques. Ainsi, un avantage procuré est de pouvoir utiliser le substrat support comme capot de protection des puces électroniques. Cela permet de s’affranchir d’étapes ultérieures de mise en boîtier ou d’encapsulation (« packaging » en langue anglaise) des puces électroniques après l’étape h) de découpe. Selon une caractéristique de l’invention, l’étape b) est exécutée de sorte que le substrat support comporte des espaceurs sur lesquels sont assemblées les puces électroniques découpées. Ainsi, les espaceurs permettent de délimiter une zone d’espacement entre les puces électroniques adjacentes. Les espaceurs sont solidaires mécaniquement du substrat support. Selon une caractéristique de l’invention, l’étape c) comporte les étapes : c 1 ) former une couche diélectrique remplissant les zones d’espacement de manière à affleurer les premières couches des puces électroniques, la couche diélectrique étant solidaire mécaniquement du substrat support ; c 2 ) former la couche de redistribution s’étendant sur les premières couches des puces électroniques et sur la couche diélectrique, la couche de redistribution étant solidaire mécaniquement des premières couches et de la couche diélectrique. Ainsi, il est rendu possible de déporter les futurs contacts électriques en périphérie des puces électriques grâce à la couche diélectrique et à la couche de redistribution. L’étape f) est exécutée de sorte que les premières et deuxièmes portions du matériau sont solidaires mécaniquement de la couche de redistribution. Il en résulte que les premières et deuxièmes portions du matériau sont solidaires mécaniquement, de manière indirecte, respectivement des premières couches et du substrat support. Selon une caractéristique de l’invention, l’étape a) comporte les étapes : a 1 ) prévoir un premier substrat, sur lequel est formé l’ensemble de puces électroniques ; a 2 ) assembler un substrat temporaire à l’ensemble de puces électroniques ; a 3 ) amincir le premier substrat jusqu’à l’obtention de la première couche ; a 4 ) former les trous d’interconnexions dans la première couche ; a 5 ) découper individuellement les puces électroniques. Ainsi, un avantage procuré par l’amincissement du premier substrat est de favoriser la mise en courbure des puces électroniques à l’issue de l’étape f). Selon une caractéristique de l’invention, l’étape a) est exécutée de sorte que : - la couche d’interconnexions est formée sur la première couche, - la matrice de pixels est formée sur la couche d’interconnexions, - l’empilement comprend une matrice de lentilles de focalisation, formé sur la matrice de pixels. Ainsi, on obtient un capteur d’images de type BSI (« Back Side Illuminated » en langue anglaise). La lumière incidente pénètre dans la matrice de pixels qui est située en amont de la couche d’interconnexions, ce qui évite les déperditions énergétiques, et par là-même augmente la sensibilité du capteur d’images. Selon une caractéristique de l’invention, l’étape a) est exécutée de sorte que : - la matrice de pixels est formée sur la première couche, - la couche d’interconnexions est formée sur la matrice de pixels, - l’empilement comprend une matrice de lentilles de focalisation, formée sur la couche d’interconnexions. Ainsi, on obtient un capteur d’images de type FSI (« Front Side Illuminated » en langue anglaise). La lumière incidente pénètre par la couche d’interconnexions et la matrice de pixels est située en aval de la couche d’interconnexions. Selon une caractéristique de l’invention, l’étape e) est exécutée de sorte que le matériau est un polymère thermodurcissable, de préférence choisi parmi une résine époxy et une résine polysiloxane. Ainsi, un avantage procuré est de pouvoir mouler le matériau à l’aide d’un moule d’injection. Selon une caractéristique de l’invention, l’étape f) est exécutée de sorte que les premier et second coefficients de dilatation thermique vérifient : [Math 1] , préférentiellement [Math 1] , où : - α 1 est le coefficient de dilatation thermique de l’empilement, - α 2 est le coefficient de dilatation thermique du matériau formé. Ainsi, un avantage procuré est d’autoriser des rayons de courbure élevés pour la forme convexe, et par là-même pour les puces électroniques. Le rayon de courbure peut être calculé en fonction de α 1 et de α 2 par la formule de Stoney. Selon une caractéristique de l’invention, l’étape f) est exécutée de sorte que le matériau formé possède un module de Young supérieur à 100 MPa, de préférence supérieur à 1 GPa, plus préférentiellement supérieur à 3 GPa. Ainsi, un avantage procuré est d’obtenir une rigidité satisfaisante du matériau autorisant la courbure souhaitée de l’empilement lors de l’étape f). D’autres caractéristiques et avantages apparaîtront dans l’exposé détaillé de différents modes de réalisation de l’invention, l’exposé étant assorti d’exemples et de références aux dessins joints. Figures 1a à 1d sont des vues schématiques en coupe illustrant la préparation de capteurs d’images de type FSI lors de l’étape a) d’un procédé selon l’invention. Figures 2a à 2d sont des vues schématiques en coupe illustrant la préparation de capteurs d’images de type BSI lors de l’étape a) d’un procédé selon l’invention. Figures 3a à 3j sont des vues schématiques en coupe illustrant un mode de mise en œuvre d’un procédé selon l’invention pour un capteur d’images de type FSI. Figures 4a à 4j sont des vues schématiques en coupe illustrant un mode de mise en œuvre d’un procédé selon l’invention pour un capteur d’images de type BSI. Figure 5 est une vue schématique partielle en coupe d’un capteur d’images de type FSI prévu lors de l’étape a) d’un procédé selon l’invention. Figure 6 est une vue schématique partielle en coupe d’un capteur d’images de type BSI prévu lors de l’étape a) d’un procédé selon l’invention. Les traits pointillés désignent l’interface de collage. Figure 7 est une vue schématique partielle en coupe d’un capteur d’images empilé de type BSI (« 3D stacked BSI » en langue anglaise) prévu lors de l’étape a) d’un procédé selon l’invention. Les traits pointillés désignent l’interface de collage. Il est à noter que les dessins décrits ci-avant sont schématiques et ne sont pas à l’échelle par souci de lisibilité et pour simplifier leur compréhension. Exposé détaillé des modes de réalisation Les éléments identiques ou assurant la même fonction porteront les mêmes références pour les différents modes de réalisation, par souci de simplification. Un objet de l’invention est un procédé de mise en courbure collective d’un ensemble de puces électroniques P, comportant les étapes : a) prévoir l’ensemble de puces électroniques P, préalablement découpées, et comportant chacune un empilement comprenant : - une matrice de pixels 2, - une couche d’interconnexions 3, reliée électriquement à la matrice de pixels 2, - une première couche 1, comprenant des trous d’interconnexions 100 reliés électriquement à la couche d’interconnexions 3 ; l’empilement possédant une première épaisseur et un premier coefficient de dilatation thermique ; b) assembler l’ensemble de puces électroniques P découpées à un substrat support SS, du côté opposé aux premières couches 1, de manière à laisser une zone d’espacement ZE entre les puces électroniques P adjacentes ; c) former une couche de redistribution 4 comportant des pistes métalliques 40 reliées électriquement aux trous d’interconnexions 100, les pistes métalliques 40 présentant des extrémités latérales 400 s’étendant dans chaque zone d’espacement ZE ; d) former des piliers métalliques PM sur les extrémités latérales 400 des pistes métalliques 40 ; e) mouler un matériau 5 sur la couche de redistribution 4, le matériau 5 comportant : - des premières portions 50, faisant face aux premières couches 1 des puces électroniques P, - des deuxièmes portions 51, séparées des premières portions 50, et s’étendant dans les zones d’espacement ZE autour des piliers métalliques PM ; les premières et deuxièmes portions 50, 51 du matériau 5 étant coplanaires ; le matériau 5 possédant une température de formation ; f) appliquer un traitement thermique à la température de formation du matériau 5, les premières et deuxièmes portions 50, 51 du matériau 5 étant solidaires mécaniquement respectivement des premières couches 1 et du substrat support SS, le matériau 5 formé possédant une seconde épaisseur, un second coefficient de dilatation thermique strictement supérieur au premier coefficient de dilatation thermique ; le ratio entre les premier et second coefficients de dilatation thermique, le ratio entre les première et seconde épaisseurs et la température de formation étant adaptés de sorte qu’à l’issue de l’étape f) l’empilement de chaque puce électronique P est incurvé selon une forme convexe prédéterminée, orientée vers la matrice de pixels 2, à une température de fonctionnement donnée de la puce électronique P correspondante ; les deuxièmes portions 51 du matériau 5 formé autour des piliers métalliques PM demeurant coplanaires à l’issue de l’étape f). L’étape b) est illustrée aux figures 3a et 4a. L’étape c) est illustrée aux figures 3b-3c et 4b-4c. L’étape d) est illustrée aux figures 3d et 4d. L’étape e) est illustrée aux figures 3e et 4e. L’étape f) est illustrée aux figures 3g et 4g. Première couche La première couche 1 comprend des première et seconde surfaces 10, 11 opposées. La première couche 1 est avantageusement obtenue à partir d’un premier substrat 1’ aminci pour favoriser la mise en courbure des puces électroniques P. La première couche 1 présente avantageusement une épaisseur inférieure à 500 µm, préférentiellement inférieure à 100 µm, plus préférentiellement inférieure à 50 µm. Une telle gamme d’épaisseur permet de favoriser la mise en courbure à l’issue de l’étape f). La première couche 1 est avantageusement réalisée dans un matériau semi-conducteur, de préférence le silicium. Dans le cas où la première couche 1 est réalisée en silicium, les trous d’interconnexion 100 sont de type TSV (« Through Silicon Via » en langue anglaise). Capteur d’images FSI L’étape a) peut être exécutée de sorte que : - la matrice de pixels 2 est formée sur la première couche 1, - la couche d’interconnexions 3 est formée sur la matrice de pixels 2, - l’empilement comprend une matrice de lentilles de focalisation 6, formée sur la couche d’interconnexions 3. Plus précisément, la matrice de pixels 2 est formée à la première surface 10 de la première couche 1. Par « formé à la surface », on entend formé sur ou à travers la surface. Ainsi, lorsque les puces électroniques P sont des capteurs d’images de type FSI (« Front Side Illuminated » en langue anglaise), la lumière incidente pénètre par la couche d’interconnexions 3 et la matrice de pixels 2 est située en aval de la couche d’interconnexions 3. Il est à noter que la matrice de lentilles de focalisation 6 peut être optionnelle pour certains types de capteurs, notamment pour les capteurs infrarouges refroidis. Capteur d’images BSI L’étape a) peut être exécutée de sorte que : - la couche d’interconnexions 3 est formée sur la première couche 1, - la matrice de pixels 2 est formée sur la couche d’interconnexions 3, - l’empilement comprend une matrice de lentilles de focalisation 6, formé sur la matrice de pixels 2. Plus précisément, la couche d’interconnexions 3 est formée à la première surface 10 de la première couche 1. Par « formé à la surface », on entend formé sur ou à travers la surface. Ainsi, lorsque les puces électroniques P sont des capteurs d’images de type BSI (« Back Side Illuminated » en langue anglaise), la lumière incidente pénètre dans la matrice de pixels 2 qui est située en amont de la couche d’interconnexions 3, ce qui évite les déperditions énergétiques, et par là-même augmente la sensibilité du capteur d’images. Il est à noter que la matrice de lentilles de focalisation 6 peut être optionnelle pour certains types de capteurs, notamment pour les capteurs infrarouges refroidis. Préparation des puces électroniques Comme illustré aux figures 1a à 1d et 2a à 2d, l’étape a) comporte avantageusement les étapes : a 1 ) prévoir un premier substrat 1’, sur lequel est formé l’ensemble de puces électroniques P ; a 2 ) assembler un substrat temporaire 7 à l’ensemble de puces électroniques P ; a 3 ) amincir le premier substrat 1’ jusqu’à l’obtention de la première couche 1 ; a 4 ) former les trous d’interconnexions 100 dans la première couche 1 ; a 5 ) découper individuellement les puces électroniques P. Dans le cas d’un capteur d’images FSI illustré aux figures 1a à 1d, l’étape a 2 ) est exécutée de sorte que le substrat temporaire 7 est assemblé à la couche d’interconnexions 3. A titre d’exemple non limitatif, le substrat temporaire 7 assemblé lors de l’étape a 2 ) peut être un film adhésif, agencé du côté de la couche d’interconnexions 3, et aspiré par un plateau de maintien à vide d’une tranche (« vacuum chuck » en langue anglaise). L’utilisation du substrat temporaire 7 autorise l’amincissement du premier substrat 1’ afin d’assurer la tenue mécanique de l’empilement. L’étape a 3 ) est préférentiellement exécutée par un polissage mécano-chimique, précédé d’un meulage (« grinding » en langue anglaise). Comme illustré à la figure 1d, l’étape a 4 ) consiste à former des trous d’interconnexions 100, traversant la première couche 1, et reliés électriquement à la couche d’interconnexions 3. A titre d’exemples non limitatifs, l’étape a 5 ) peut être exécutée à l’aide d’une scie circulaire de précision, avec une lame à âme métallique diamantée ou à âme résinoïde. Dans le cas d’un capteur d’images BSI illustré aux figures 2a à 2d, l’étape a 2 ) est exécutée de sorte que le substrat temporaire 7 est assemblé aux matrices de pixels 2. A titre d’exemple non limitatif, le substrat temporaire 7 assemblé lors de l’étape a 2 ) peut être un film adhésif, agencé du côté des matrices de pixels 2, et aspiré par un plateau de maintien à vide d’une tranche (« vacuum chuck » en langue anglaise). L’utilisation du substrat temporaire 7 autorise l’amincissement du premier substrat 1’ afin d’assurer la tenue mécanique de l’empilement. Comme illustré aux figures 6 et 7, l’ensemble de puces électroniques P peut être formé avant l’étape a 1 ) au sein d’un substrat S qui est ensuite collé au premier substrat 1’. Les traits pointillés désignent l’interface de collage IC. Comme illustré à la figure 7, le premier substrat 1’ peut être muni d’un circuit de lecture capable de lire simultanément chaque pixel d’une matrice formée dans le substrat S. L’étape a 3 ) est préférentiellement exécutée par un polissage mécano-chimique, précédé d’un meulage (« grinding » en langue anglaise). Comme illustré à la figure 2d, l’étape a 4 ) consiste à former des trous d’interconnexions 100, traversant la première couche 1, et reliés électriquement à la couche d’interconnexions 3. A titre d’exemples non limitatifs, l’étape a 5 ) peut être exécutée à l’aide d’une scie circulaire de précision, avec une lame à âme métallique diamantée ou à âme résinoïde. Couche d’interconnexions La couche d’interconnexions 3 est un empilement de niveaux d’interconnexions comprenant des pistes métalliques noyées dans un matériau diélectrique. A titre d’exemples non limitatifs, les pistes métalliques peuvent être réalisées en cuivre, tungstène, titane ou en aluminium, et le matériau diélectrique peut être organique (un polymère tel qu’un polyimide, ou ALX commercialisé par la société ASAHI GLASS) ou inorganique (SiO 2 , SiN…). Matrice de pixels Les pixels 2 peuvent être des cellules photosensibles (appelées également photosites) dans le cas d’une puce électronique P d’un capteur d’images. Les pixels 2 peuvent être des cellules émettrices de lumière (ou émissives) dans le cas d’une puce électronique P d’un afficheur. Comme illustré aux figures 5 à 7, lorsque la puce électronique P est un capteur d’images, la matrice de pixels 2 est avantageusement munie de photodiodes 21 reliées à la surface de réception 20 de la lumière incidente. La matrice de pixels 2 est avantageusement munie d’un circuit de type CMOS (« Complementary Metal Oxide Semiconductor » en langue anglaise) configuré pour traiter le signal électrique généré par les photodiodes 21 (amplification du signal, sélection du pixel…). Lorsque la puce électronique P est un afficheur, la matrice de pixels 2 est avantageusement munie de diodes électroluminescentes (non illustrées). Les diodes électroluminescentes peuvent être organiques ou inorganiques. La matrice de pixels 2 est avantageusement munie d’un circuit de type CMOS configuré pour commander les diodes électroluminescentes. Comme illustré aux figures 5 à 7, la matrice de pixels 2 est avantageusement munie de filtres colorés 60. Lorsque la puce électronique P est un capteur d’images, les filtres colorés 60 sont avantageusement agencés en matrice de Bayer. Les filtres colorés 60 sont interposés entre la surface de réception 20 de la lumière incidente et la matrice de lentilles de focalisation 6. Matrice de lentilles de focalisation Dans le cas d’une puce électronique P d’un capteur d’images comportant une matrice de lentilles de focalisation 6, les lentilles de focalisation 6 sont convergentes de manière à concentrer la lumière incidente vers la matrice de pixels 2. Chaque lentille de focalisation 6 est associée à un pixel. Les lentilles de focalisation 6 sont préférentiellement des microlentilles. Substrat support L’étape b) est avantageusement exécutée de sorte que le substrat support SS est transparent dans le domaine spectral de fonctionnement des puces électroniques P. A titre d’exemple non limitatif, le substrat support SS peut être réalisé en verre. Les puces électroniques P, préalablement découpées, sont avantageusement transférées sur le substrat support SS lors de l’étape b) à l’aide d’une machine de placement de composants électroniques (« Pick -and-Place » en langue anglaise). L’étape b) est avantageusement exécutée de sorte que le substrat support SS comporte des espaceurs 9 sur lesquels sont assemblées les puces électroniques P découpées. Les puces électroniques P sont préférentiellement collées aux espaceurs 9 à l’aide d’une colle thixotrope. Couche de redistribution L’étape c) comporte avantageusement les étapes : c 1 ) former une couche diélectrique 8 remplissant les zones d’espacement ZE de manière à affleurer les premières couches 1 des puces électroniques P, la couche diélectrique 8 étant solidaire mécaniquement du substrat support SS ; c 2 ) former la couche de redistribution 4 s’étendant sur les premières couches 1 des puces électroniques P et sur la couche diélectrique 8, la couche de redistribution 4 étant solidaire mécaniquement des premières couches 1 et de la couche diélectrique 8. L’étape c 1 ) est illustrée aux figures 3b et 4b. L’étape c 2 ) est illustrée aux figures 3c et 4c. La couche diélectrique 8 formée lors de l’étape c 1 ) peut être une résine, par exemple une résine SINR™, commercialisée par la société Shin-Etsu MicroSi, ou un polyimide. L’étape c 1 ) est exécutée de sorte que la couche diélectrique 8 est formée sur les espaceurs 9. Plus précisément, l’étape c 2 ) est exécutée de sorte que la couche de redistribution 4 s’étend à la seconde surface 11 des premières couches 1 des puces électroniques P et sur la couche diélectrique 8. La couche de redistribution 4 comporte des pistes métalliques 40 noyées dans un matériau diélectrique. A titre d’exemples non limitatifs, les pistes métalliques 40 peuvent être réalisées en Cu, Al, W, Ti. Le matériau diélectrique peut être une résine, par exemple une résine SINR™, ou un polyimide. Piliers métalliques Les piliers métalliques PM sont de préférence réalisés en aluminium ou en cuivre. Par exemple, une couche de germination métallique (« seed layer » en langue anglaise) peut être déposée sur la couche de redistribution 4. La couche de germination permet le contact électrique pleine plaque pour la future croissance électrochimique des piliers métalliques PM. La couche de germination peut comporter plusieurs sous-couches, dont une sous-couche adaptée pour l’accroche mécanique. La couche de germination peut présenter une épaisseur de l’ordre de 300 nm. A titre d’exemple non limitatif, la couche de germination peut comporter une première sous-couche en Ti de 100 nm et une deuxième sous-couche en Cu de 200 nm. Ensuite, une résine de photolithographie peut être déposée sur la couche de germination, puis exposée à un rayonnement ultraviolet à travers un masque de manière à former des motifs délimitant les futurs piliers métalliques PM. L’épaisseur de la résine de photolithographie est choisie de manière à être égale à la hauteur des futurs piliers métalliques PM. La couche de germination est ensuite polarisée dans un bain dédié permettant la croissance électrochimique des piliers métalliques PM. Enfin, la résine de photolithographie est retirée, et la partie de la couche de germination s’étendant sous la résine de photolithographie lors de la croissance électrochimique est gravée. L’étape f) est avantageusement précédée d’une étape e 1 ) consistant à aplanir le matériau 5 de manière à libérer les piliers métalliques PM. L’étape e 1 ) est illustrée aux figures 3f et 4f. A titre d’exemples non limitatifs, l’étape e 1 ) peut être exécutée par un polissage mécano-chimique ou par gravure plasma. Matériau Le matériau 5 formé lors de l’étape f) est solidaire mécaniquement de la couche de redistribution 4. La couche de redistribution 4 étant solidaire mécaniquement des premières couches 1 des puces électroniques P, les premières portions 50 du matériau 5 formé lors de l’étape f) sont solidaires mécaniquement (indirectement) des premières couches 1 des puces électroniques P. En outre, les deuxièmes portions 51 du matériau 5 formées lors de l’étape f) sont solidaires mécaniquement (indirectement) du substrat support SS. En effet, les espaceurs 9 sont solidaires mécaniquement du substrat support SS, la couche diélectrique 8 est solidaire mécaniquement des espaceurs 9, et la couche de redistribution 4 est solidaire mécaniquement de la couche diélectrique 8. L’étape f) est avantageusement exécutée de sorte que les premier et second coefficients de dilatation thermique vérifient : [Math 1] , préférentiellement [Math 1] , où : - α 1 est le coefficient de dilatation thermique de l’empilement, - α 2 est le coefficient de dilatation thermique du matériau 5 formé. Il est possible de mesurer le coefficient de dilatation thermique de l’empilement par une technique connue de l’homme du métier, comme décrit dans le chapitre 2 du document « ASM Ready Reference : Thermal Properties of Metals », ASM International, 2002, ou encore dans le document B. Cassel et al., « Coefficient of Thermal Expansion Measurement using the TMA 4000 », PerkinElmer, Inc., 2013. En première approximation, le coefficient de dilatation thermique de l’empilement est sensiblement égal au coefficient de dilatation thermique de la première couche 1 dans la mesure où l’épaisseur de la première couche 1 est prédominante dans l’empilement. Lorsque la première couche 1 est réalisée en silicium, α 1 est de l’ordre de 2,5 10 -6 K -1 . On choisira donc le matériau 5 avec α 2 tel que α 2 ≥ 10 -5 K -1 , préférentiellement α 2 ≥ 1,5 10 -5 K -1 . Le rayon de courbure obtenu à l’issue de l’étape f) peut être calculé en fonction de α 1 et α 2 grâce à la formule de Stoney, connue de l’homme du métier. L’étape f) est avantageusement exécutée de sorte que le matériau 5 formé possède un module de Young supérieur à 100 MPa, de préférence supérieur à 1 GPa, plus préférentiellement supérieur à 3 GPa. Le matériau 5 formé présente avantageusement une seconde épaisseur comprise entre 120 µm et 600 µm. Le matériau 5 peut être monocouche ou multicouche. En première approximation, le ratio entre la première épaisseur (de l’empilement) et la seconde épaisseur (du matériau 5 formé) qui influence la courbure de la forme convexe peut être considéré comme gouverné par le ratio entre l’épaisseur de la première couche 1 et la seconde épaisseur dans la mesure où l’épaisseur de la première couche 1 est prédominante dans l’empilement. On choisira de préférence une seconde épaisseur du matériau 5 formé de l’ordre de 2,5 fois supérieure à l’épaisseur de la première couche 1 lorsque la première couche 1 est en silicium afin d’optimiser la courbure de la forme convexe selon l’application envisagée. Lorsque le matériau 5 est poli lors de l’étape e 1 ), la seconde épaisseur du matériau 5 poli est avantageusement au moins 2 fois supérieure à l’épaisseur de la première couche 1 lorsque la première couche 1 est en silicium. Ainsi, la courbure de la forme convexe est peu affectée à l’issue de l’étape f). L’étape e) est avantageusement exécutée de sorte que le matériau 5 est un polymère thermodurcissable, de préférence choisi parmi une résine époxy et une résine polysiloxane. Le cas échéant, le second coefficient de dilatation thermique est le coefficient de dilatation thermique du polymère durci. A titre d’exemples non limitatifs, le polymère thermodurcissable peut être : - une résine époxy, avec un module de Young de l’ordre de 9 GPa, α 2 compris entre 3,1 10 -5 K -1 et 1,14 10 -4 K -1 , et une température de réticulation de l’ordre de 71°C ; - une résine polysiloxane, avec un module de Young de l’ordre de 3,3 GPa, α 2 compris entre 2 10 -5 K -1 et 9,1 10 -5 K -1 , et une température de réticulation de l’ordre de 180°C. Le matériau 5 possède une température de formation (e.g. température de réticulation) strictement supérieure à la température de fonctionnement donnée des puces électroniques P. L’étape e) est préférentiellement exécutée à l’aide d’un moule d’injection. Le moule d’injection est réalisé dans un matériau réfractaire à la température de formation du matériau 5, par exemple la température de réticulation du polymère thermodurcissable. Le moule d’injection est préférentiellement réalisé en silicone. Forme convexe prédéterminée La forme convexe prédéterminée peut avoir un rayon de courbure constant ou variable (de même signe). La forme convexe prédéterminée peut être asphérique. Le rayon de courbure (constant ou variable) est prédéterminé selon l’application envisagée. Finalisation Le procédé comporte avantageusement une étape g) consistant à former des billes de soudure BS sur les deuxièmes portions 51 du matériau 5 à l’issue de l’étape f), les billes de soudure BS étant en contact avec les piliers métalliques PM. L’étape g) est illustrée aux figures 3h et 4h. L’étape g) est avantageusement suivie d’une étape h) consistant à découper les puces électroniques P. L’étape h) est illustrée aux figures 3i et 4i. A titre d’exemples non limitatifs, l’étape h) peut être exécutée à l’aide d’une scie circulaire de précision, avec une lame à âme métallique diamantée ou à âme résinoïde. L’invention ne se limite pas aux modes de réalisation exposés. L’homme du métier est mis à même de considérer leurs combinaisons techniquement opérantes, et de leur substituer des équivalents. Procédé de mise en courbure collective d’un ensemble de puces électroniques (P), comportant les étapes : a) prévoir l’ensemble de puces électroniques (P), préalablement découpées, et comportant chacune un empilement comprenant : - une matrice de pixels (2), - une couche d’interconnexions (3), reliée électriquement à la matrice de pixels (2), - une première couche (1), comprenant des trous d’interconnexions (100) reliés électriquement à la couche d’interconnexions (3) ; l’empilement possédant une première épaisseur et un premier coefficient de dilatation thermique ; b) assembler l’ensemble de puces électroniques (P) découpées à un substrat support (SS), du côté opposé aux premières couches (1), de manière à laisser une zone d’espacement (ZE) entre les puces électroniques (P) adjacentes ; c) former une couche de redistribution (4) comportant des pistes métalliques (40) reliées électriquement aux trous d’interconnexions (100), les pistes métalliques (40) présentant des extrémités latérales (400) s’étendant dans chaque zone d’espacement (ZE) ; d) former des piliers métalliques (PM) sur les extrémités latérales (400) des pistes métalliques (40) ; e) mouler un matériau (5) sur la couche de redistribution (4), le matériau (5) comportant : - des premières portions (50), faisant face aux premières couches (1) des puces électroniques (P), - des deuxièmes portions (51), séparées des premières portions (50), et s’étendant dans les zones d’espacement (ZE) autour des piliers métalliques (PM) ; les premières et deuxièmes portions (50, 51) du matériau (5) étant coplanaires ; le matériau (5) possédant une température de formation ; f) appliquer un traitement thermique à la température de formation du matériau (5), les premières et deuxièmes portions (50, 51) du matériau (5) étant solidaires mécaniquement respectivement des premières couches (1) et du substrat support (SS), le matériau (5) formé possédant une seconde épaisseur, un second coefficient de dilatation thermique strictement supérieur au premier coefficient de dilatation thermique ; le ratio entre les premier et second coefficients de dilatation thermique, le ratio entre les première et seconde épaisseurs et la température de formation étant adaptés de sorte qu’à l’issue de l’étape f) l’empilement de chaque puce électronique (P) est incurvé selon une forme convexe prédéterminée, orientée vers la matrice de pixels (2), à une température de fonctionnement donnée de la puce électronique (P) correspondante ; les deuxièmes portions (51) du matériau (5) formé autour des piliers métalliques (PM) demeurant coplanaires à l’issue de l’étape f). Procédé selon la revendication 1, dans lequel l’étape f) est précédée d’une étape e 1 ) consistant à aplanir le matériau (5) de manière à libérer les piliers métalliques (PM). Procédé selon la revendication 1 ou 2, comportant une étape g) consistant à former des billes de soudure (BS) sur les deuxièmes portions (51) du matériau (5) à l’issue de l’étape f), les billes de soudure (BS) étant en contact avec les piliers métalliques (PM). Procédé selon la revendication 3, dans lequel l’étape g) est suivie d’une étape h) consistant à découper les puces électroniques (P). Procédé selon l’une des revendications 1 à 4, dans lequel l’étape b) est exécutée de sorte que le substrat support (SS) est transparent dans le domaine spectral de fonctionnement des puces électroniques (P). Procédé selon l’une des revendications 1 à 5, dans lequel l’étape b) est exécutée de sorte que le substrat support (SS) comporte des espaceurs (9) sur lesquels sont assemblées les puces électroniques (P) découpées. Procédé selon l’une des revendications 1 à 6, dans lequel l’étape c) comporte les étapes : c 1 ) former une couche diélectrique (8) remplissant les zones d’espacement (ZE) de manière à affleurer les premières couches (1) des puces électroniques (P), la couche diélectrique (8) étant solidaire mécaniquement du substrat support (SS) ; c 2 ) former la couche de redistribution (4) s’étendant sur les premières couches (1) des puces électroniques (P) et sur la couche diélectrique (8), la couche de redistribution (4) étant solidaire mécaniquement des premières couches (1) et de la couche diélectrique (8). Procédé selon l’une des revendications 1 à 7, dans lequel l’étape a) comporte les étapes : a 1 ) prévoir un premier substrat (1’), sur lequel est formé l’ensemble de puces électroniques (P) ; a 2 ) assembler un substrat temporaire (7) à l’ensemble de puces électroniques (P) ; a 3 ) amincir le premier substrat (1’) jusqu’à l’obtention de la première couche (1) ; a 4 ) former les trous d’interconnexions (100) dans la première couche (1) ; a 5 ) découper individuellement les puces électroniques (P). Procédé selon l’une des revendications 1 à 8, dans lequel l’étape a) est exécutée de sorte que : - la couche d’interconnexions (3) est formée sur la première couche (1), - la matrice de pixels (2) est formée sur la couche d’interconnexions (3), - l’empilement comprend une matrice de lentilles de focalisation (6), formé sur la matrice de pixels (2). Procédé selon l’une des revendications 1 à 8, dans lequel l’étape a) est exécutée de sorte que : - la matrice de pixels (2) est formée sur la première couche (1), - la couche d’interconnexions (3) est formée sur la matrice de pixels (2), - l’empilement comprend une matrice de lentilles de focalisation (6), formée sur la couche d’interconnexions (3). Procédé selon l’une des revendications 1 à 10, dans lequel l’étape e) est exécutée de sorte que le matériau (5) est un polymère thermodurcissable, de préférence choisi parmi une résine époxy et une résine polysiloxane. Procédé selon l’une des revendications 1 à 11, dans lequel l’étape f) est exécutée de sorte que les premier et second coefficients de dilatation thermique vérifient : [Math 1] , préférentiellement [Math 1] , où : - α 1 est le coefficient de dilatation thermique de l’empilement, - α 2 est le coefficient de dilatation thermique du matériau (5) formé. Procédé selon l’une des revendications 1 à 12, dans lequel l’étape f) est exécutée de sorte que le matériau (5) formé possède un module de Young supérieur à 100 MPa, de préférence supérieur à 1 GPa, plus préférentiellement supérieur à 3 GPa.