FR 3088778 A1 20200522 FR 1871542 A 20181115 817303- DD18638ST DESCRIPTION TITRE : CIRCUIT ELECTRONIQUE COMPRENANT DES TRANSISTORS DE TYPE FDSOI A PERFORMANCES AMELIOREES Domaine technique [0001] La présente description concerne de façon générale un circuit électronique comprenant des transistors de type FDSOI. Technique antérieure [0002] Un transistor à effet de champ à grille isolée (MOSFET, sigle anglais pour Metal Oxide Semiconductor Field Effect Transistor), appelé transistor MOS par la suite, comprend un canal semiconducteur entre des régions semiconductrices dopées de source et de drain, le courant traversant le canal étant commandé à l'aide d'un signal appliqué à la drille du transistor. De façon classique, les régions de source et de drain du transistor sont formées dans une région semiconductrice, appelée caisson par la suite, dopée avec un type de dopant opposé à celui des régions de source et de drain. Un tel transistor est dit de type HULK. Selon une autre technologie, les régions de source et de drain et le canal du transistor sont séparés du caisson par une région isolante électriquement. Ceci permet aux transistors de fonctionner en déplétion complète. Par la suite, de tels transistors sont appelés transistors MOSFET à déplétion complète ou transistors de type FDSOI (sigle anglais pour Fully-Depleted Substrate On Insulator). Le caisson d'un transistor de type FDSOI peut être dopé du même type de dopant que les régions de source ou de drain ou du type de dopant opposé à celui des régions de source et de drain. [0003] Un avantage d'un transistor MOS de type FDSOI est que la plage de variation possible de la tension de seuil Vth du transistor est plus importante que celle qui peut être atteinte pour un transistor de type BULK. Toutefois, la 2 817303- DD18638ST tension de seuil d'un transistor MOS, notamment d'un transistor NOS de type FDSOI, dépend également d'autres paramètres que la tension de polarisation du caisson du transistor, notamment la température, les variations de la tension drain-source du transistor, les variations inhérentes au procédé de fabrication du transistor, des phénomènes de vieillissement, notamment les effets liés aux porteurs chauds, et la longueur du canal du transistor, notamment les effets de canaux courts. Les variations de la tension Vth entraînent des variations des performances du transistor et donc des performances du circuit électronique comprenant le transistor. Ceci peut ne pas être acceptable, notamment pour des circuits numériques ou des circuits analogiques radiofréquences. Résumé de l'invention [0004] Un mode de réalisation vise à pallier tout ou partie des inconvénients des circuits électroniques à transistors MOS de type FDSOI connus. [0005] Un mode de réalisation vise un circuit électronique à transistors NOS de type FDSOI dont les performances sont sensiblement constantes dans le temps. [0006] Un mode de réalisation vise un circuit électronique à transistors MOS de type FDSOI dont les performances ne varient sensiblement pas en fonction de la température. [0007] Un mode de réalisation vise un circuit électronique à transistors MOS de type FDSOI dont les performances ne varient sensiblement pas en fonction des variations de la tension drain-source des transistors. [0008] Un mode de réalisation vise un circuit électronique à transistors MOS de type FDSOI dont les performances ne varient sensiblement pas en fonction des variations inhérentes au procédé de fabrication des transistors. 3 817303- DD18638ST [0009] Un mode de réalisation vise un circuit électronique à transistors MOS de type FDSOI dont les performances ne varient sensiblement pas en fonction du vieillissement des transistors. [0010] Un mode de réalisation vise un circuit électronique à transistors MOS de type FDSOI dont les performances ne varient sensiblement pas en fonction de la longueur du canal des transistors. [0011] Un mode de réalisation prévoit un dispositif électronique comprenant des transistors MOSFET à déplétion complète ayant chacun un canal séparé d'un caisson semiconducteur par une couche isolante électriquement, et un circuit de fourniture d'une tension de polarisation des caissons des transistors MOSFET, ledit circuit étant adapté à déterminer la tension de seuil d'un premier transistor MOSFET à déplétion complète de référence et à fournir ladite tension de polarisation en fonction de la différence entre la tension de seuil déterminée et une tension de seuil de référence. [0012] Selon un mode de réalisation, le circuit est adapté à commander ladite tension de polarisation pour réduire la différence entre la tension de seuil déterminée et la tension de seuil de référence. [0013] Selon un mode de réalisation, le circuit comprend un deuxième transistor MOSFET à déplétion complète de référence monté en diode et ayant une largeur de canal inférieure à la largeur de canal du premier transistor de référence et un premier amplificateur de différence recevant la tension au drain du premier transistor de référence et la tension à la grille du deuxième transistor de référence et fournissant la tension de polarisation aux caissons des premier et deuxième transistors de référence. 4 817303-DD18638ST [0014] Selon un mode de réalisation, la tension de seuil est la tension à la grille du premier transistor de référence. [0015] Selon un mode de réalisation, le premier amplificateur de différence comprend un troisième transistor MOSFET à déplétion complète et un quatrième transistor MOSFET à déplétion complète. La grille du troisième transistor est reliée au drain du premier transistor de référence. La grille du quatrième transistor est reliée à la grille du deuxième transistor de référence et la tension de polarisation est la tension au drain du quatrième transistor. [0016] Selon un mode de réalisation, les transistors MOSFET ont la même longueur de grille. [0017] Selon un mode de réalisation, le circuit comprend un deuxième amplificateur de différence comprenant un cinquième transistor MOSFET à déplétion complète et un sixième transistor MOSFET à déplétion complète, la grille du cinquième transistor recevant la tension de seuil déterminée et la grille du sixième transistor recevant la tension de seuil de référence, et le circuit comprend un septième transistor MOSFET à déplétion complète dont la grille est reliée au drain du cinquième transistor et dont le drain fournit la tension de polarisation. [0018] Un mode de réalisation prévoit également un procédé de polarisation de transistors MOSFET à déplétion complète ayant chacun un canal séparé d'un caisson semiconducteur par une couche isolante électriquement, comprenant la détermination d'une tension de seuil d'un premier transistor MOSFET à déplétion complète de référence et la fourniture d'une tension de polarisation des caissons des transistors MOSFET en fonction de la différence entre la tension de seuil déterminée et d'une tension de seuil de référence. 817303-DD18638ST [0019] Selon un mode de réalisation, ladite tension de polarisation est commandée pour réduire la différence entre la tension de seuil déterminée et la tension de seuil de référence. Brève description des dessins [0020] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0021] [Fig. 1] la figure 1 est une vue en coupe, partielle et schématique, illustrant différents exemples de transistors MOS de type FDSOI ; [0022] [Fig. 21 la figure 2 illustre la variation de la tension de seuil d'un transistor en fonction de la tension de polarisation du caisson du transistor pour des transistors de type BULK et FDSOI ; [0023] [Fig. 31 la figure 3 illustre la variation de la tension de seuil des transistors de type FDSOI représentés en figure 1 en fonction de la tension de polarisation des caissons de ces transistors ; [0024] [Fig. 4] la figure 4 représente, de façon partielle et schématique, un mode de réalisation d'un circuit de commande de la tension de polarisation d'un caisson d'un transistor NOS de type FDSOI ; [0025] [Fig. 5] la figure 5 représente un schéma électrique d'un mode de réalisation d'une partie du circuit de commande représenté en figure 4 ; [0026] [Fig. 6] la figure 6 représente une courbe d'évolution de la tension de seuil d'un transistor NOS de type FDSOI fourni par le circuit représenté en figure 5 et une courbe théorique d'évolution de la tension de seuil de ce transistor ; 6 817303- DD18638ST [0027] [Fig. 7] la figure 7 représente un schéma électrique d'un mode de réalisation d'une autre partie du circuit de commande représenté en figure 4 ; [0028] [Fig. 8] la figure 8 représente un histogramme de la fréquence de transition maximale d'un transistor de type FDSOI ayant un caisson dont la tension de polarisation est constante ; [0029] [Fig. 9] la figure 9 représente un histogramme de la fréquence de transition maximale d'un transistor de type FDSOI ayant un caisson dont la tension de polarisation est régulée par le circuit de commande de la figure 4 ; [0030] [Fig. 10] la figure 10 représente un histogramme de la transconductance d'un transistor de type FDSOI ayant un caisson dont la tension de polarisation est constante ; [0031] [Fig. 11] la figure 11 représente un histogramme de la transconductance d'un transistor de type FDSOI ayant un caisson dont la tension de polarisation est régulée par le circuit de commande de la figure 4 ; [0032] [Fig. 12] la figure 12 représente des courbes d'évolution, en fonction de la température, du gain maximal d'un amplificateur à faible bruit respectivement pour un amplificateur à caissons régulés et pour un amplificateur à caissons non régulés dans le cas de petits signaux ; [0033] [Fig. 13] la figure 13 représente des courbes d'évolution, en fonction de la température, du facteur de bruit d'un amplificateur à faible bruit respectivement pour un amplificateur à caissons régulés et pour un amplificateur à caissons non régulés dans le cas de petits signaux ; [0034] [Fig. 14] la figure 14 représente des courbes d'évolution, en fonction de la température, du gain d'un amplificateur à faible bruit respectivement pour un 7 817303- DD18638ST amplificateur à caissons régulés et pour un amplificateur à caissons non régulés dans le cas de grands signaux ; [0035] [Fig. 15] la figure 15 représente des courbes d'évolution, en fonction de la température, du point de compression en entrée d'un amplificateur à faible bruit respectivement pour un amplificateur à caissons régulés et pour un amplificateur à caissons non régulés dans le cas de grands signaux ; et [0036] [Fig. 16] la figure 16 représente, de façon partielle et schématique, un autre mode de réalisation d'un circuit de commande de la tension de polarisation d'un caisson d'un transistor MOS de type FDSOI. Description des modes de réalisation [0037] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. [0038] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0039] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", 8 817303- DD18638ST "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un circuit électronique dans une position normale d'utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0040] La figure 1 représente, à des fins d'illustration, un circuit électronique 5 comprenant différents exemples de transistors NOS réalisés selon la technologie FDSOI. En figure 1, on a représenté quatre transistors NOS RVT_NMOS, RVT_PMOS, LVT NMOS et LVT PMOS formés dans et sur un substrat semiconducteur P-SUB, par exemple en silicium, dans le présent exemple un substrat P-SUE dopé de type P. Les transistors RVT NMOS, RVT PMOS, LVT NMOS et LVT PMOS sont séparés latéralement par des tranchées d'isolations STI. Pour chaque transistor RVT NMOS, RVT PMOS, LVT NMOS et LVT PMOS, il est prévu une couche isolante enterrée BOX s'étendant entre les tranchées d'isolations STI et qui sépare une portion semiconductrice 10 du reste du substrat. Chaque transistor comprend, sur la portion semiconductrice 10, un empilement d'une couche isolante électriquement 12, formant l'isolant de grille du transistor, et d'une portion conductrice électriquement 14 formant la grille du transistor, des espaceurs isolants électriquement 16 délimitant latéralement l'isolant de grille 12 et la grille 14. Chaque transistor comprend, en outre, des régions de source et de drain 18 qui peuvent être dopées de type N (N+) ou de type P (P+). [0041] Pour chaque transistor, il est formé une région semiconductrice dopée dans le substrat qui est polarisée indépendamment et qui s'étend jusqu'à la couche isolante enterrée BOX du transistor du côté opposé à la portion 9 817303-DD18638ST semiconductrice 10. Ces régions sont appelées caissons par la suite. Des caissons de plusieurs transistors peuvent être jointifs. Par polarisation d'une région semiconductrice, on entend l'application à un élément conducteur au contact de cette région d'une tension référencée par rapport à un potentiel de référence bas, par exemple le potentiel de la masse pris égal à 0 V. Il est formé des caissons N-WELL dopés de type N, un seul caisson N-WELL étant représenté en figure 1, et des caissons P-WELL dopés de type P, deux caissons PWELL étant représentés en figure 1. Le substrat P-SUE est polarisé à la tension VSUB qui peut être égale au potentiel de référence bas utilisé pour l'alimentation du circuit électronique. Chaque caisson N-WELL est polarisé à la tension VEEN qui est positive ou nulle. Chaque caisson P-WELL est polarisé à la tension VBBP qui est négative ou nulle. Des plots conducteurs électriquement 19 peuvent être prévus pour la polarisation des caissons N-WELL, P-WELL, pour les connexions des régions 18 de drain et de source et pour les connexions des grilles 14 des transistors. [0042] Le transistor LVT NMOS comprend des régions de source et de drain 18 (N+) dopées de type N et un caisson N-WELL dopé de type N. Le transistor LVT_PMOS comprend des régions de source et de drain 18 (P+) dopées de type P et un caisson P-WELL dopé de type P. Le transistor RVT_NMOS comprend des régions de source et de drain 18 (N+) dopées de type N et un caisson P-WELL dopé de type P. Le transistor RVT_PMOS comprend des régions de source et de drain 18 (P+) dopées de type P et un caisson N-WELL dopé de type N. [0043] La figure 2 représente des courbes CMOS_FDSOI et CMOS_BULK de variation de la tension de seuil Vth en fonction de la tension VEEN de polarisation du caisson du transistor, respectivement dans le cas du transistor LVT_NMOS, avec une longueur de canal égale à 28 nm, et d'un transistor MOS de 817303- DD18638ST type BULK ayant par ailleurs la même structure que le transistor LVT NMOS. Comme cela apparaît sur la figure 2, la plage de variation possible de la tension VEEN pour le transistor LVT NMOS est d'au moins 2 V permettant une variation de la tension de seuil Vth d'au moins 200 mV tandis que la plage de variation possible de la tension VBEN pour le transistor de type BULK est inférieure à 0,5 V ne permettant une variation de la tension de seuil Vth que de 10 mV. Un avantage d'un transistor MOS de type FDSOI est donc que la plage de variation possible de la tension de seuil Vth du transistor est plus importante que celle qui peut être atteinte pour un transistor MOS de type BULK. [0044] La figure 3 représente des courbes CRVT NMOS, CRVT PMOS, CLVT NMOS et CLVT PMOS de variation de la tension de seuil Vth respectivement pour les transistors RVT_NMOS, RVT PMOS, LVT NMOS et LVT PMOS représentés en figure 1 en fonction de la tension Vbb de polarisation du caisson du transistor. Des plages importantes de variation de la tension de seuil peuvent donc être atteintes par l'utilisation de transistors MOS de type FDSOI. [0045] La tension de seuil d'un transistor MOS, notamment d'un transistor MOS de type FDSOI, dépend également d'autres paramètres que la tension de polarisation du caisson du transistor, notamment la température, les variations de la tension drain-source du transistor, les variations inhérentes au procédé de fabrication du transistor, des phénomènes de vieillissement, notamment les effets liés aux porteurs chauds, et la longueur du canal du transistor, notamment les effets de canaux courts. Les variations de la tension Vth entraînent des variations des performances du transistor et donc des performances du circuit électronique comprenant ce transistor. Ceci peut ne pas être acceptable pour certains circuits 11 817303- DD18638ST électroniques, notamment pour des circuits numériques ou des circuits analogiques radiofréquences. [0046] Selon un mode de réalisation, on commande la tension de polarisation des caissons d'au moins certains transistors de type FDSOI d'un dispositif électronique de façon que la tension de seuil de ces transistors ne varie sensiblement pas. [0047] La figure 4 représente un schéma électrique d'un mode de réalisation d'un circuit de commande 20 de la tension de polarisation Vbb de caissons de transistors d'un circuit électronique 5. Le circuit électronique 5 comprend des transistors MOS de type FDSOI, notamment les transistors RVT NMOS, RVT PMOS, LVT NMOS et/ou LVT PMOS décrits précédemment. Selon la nature des transistors MOS de type FDSOI, la tension de polarisation Vbb correspond à la tension VBBP ou VBBN décrites précédemment. [0048] Le circuit de commande 20 comprend un circuit d'estimation 22 de la tension de seuil Vth des transistors de type FDSOI du circuit électronique 5 dont les caissons sont polarisés par la tension Vbb. Le circuit d'estimation 22 comprend un transistor MOS de référence TREF de type FDSOI et un circuit 24 de détermination de la tension de seuil Vth du transistor de référence TF. Le circuit 24 commande la tension au drain du transistor de référence TF et fournit la tension de seuil Vth qui est appliquée à la grille du transistor de référence TREF. [0049] Le transistor TREF a la même longueur de canal que les transistors MOS dont les caissons sont polarisés par la tension de polarisation Vbb. De préférence, le transistor de référence TREF est situé à proximité des transistors du dispositif électronique dont les caissons sont polarisés par la tension Vbb de façon que la température au niveau du transistor de référence TREF soit sensiblement la même que la température au niveau des transistors du dispositif 12 817303- DD18638ST électronique dont les caissons sont polarisés par la tension Vbb et de façon que les variations du procédé de fabrication du transistor de référence TREF soient sensiblement les mêmes que les variations du procédé de fabrication des transistors du dispositif électronique dont les caissons sont polarisés par la tension Vbb. De ce fait, la tension de seuil Vth du transistor de référence Vth est sensiblement la même que la tension de seuil des transistors du dispositif électronique dont les caissons sont polarisés par la tension Vbb. [0050] Le transistor TRBF peut avoir une largeur de canal différente de la largeur de canal des transistors MOS dont les caissons sont polarisés par la tension de polarisation Vbb, notamment inférieure à la largeur de canal des transistors MOS dont les caissons sont polarisés par la tension de polarisation Vbb. Ceci permet de réduire la consommation électrique du circuit de commande 20. Dans le cas où le transistor de référence TREF est un transistor à canal N, comme cela est représenté en figure 4, la source du transistor de référence T9.,,,F est reliée, de préférence connectée, à une source d'un potentiel de référence bas Vss, par exemple la masse. Dans le cas où le transistor de référence TREF est un transistor à canal P, la source du transistor de référence TREF est reliée, de préférence connectée, à une source d'un potentiel de référence haut Vdd. [0051] Le circuit de commande 20 comprend en outre un circuit de comparaison 26 comprenant une entrée positive (+) et une entrée négative (-). Le circuit de commande 20 comprend en outre un générateur 28 d'une tension de seuil de référence Vthc qui est fournie à l'entrée positive du circuit de comparaison 26. Le générateur 28 peut comprendre une mémoire, dans laquelle est stockée un signal binaire correspondant à la tension de seuil de référence Vthc, et un convertisseur numérique-analogique qui convertit le signal binaire stocké 13 817303-DD18638ST dans la mémoire et fournit la tension de seuil de référence Vthc. Le circuit 22 fournit la tension Vth à l'entrée négative du circuit de comparaison 26. Le circuit de comparaison 26 est alimenté par le potentiel de référence haut Vdd et le potentiel de référence bas Vss. Le circuit de comparaison 26 fournit la tension Vbb qui est utilisée pour polariser le caisson du transistor de référence TREE. [0052] Le fonctionnement du circuit de commende 20 est le suivant. La tension Vbb fournie par le circuit de comparaison 26 dépend de l'écart entre la tension Vth et la tension Vthc. Le circuit 24 commande la tension de grille du transistor TREF de façon à minimiser l'écart entre la tension de grille du transistor TREF et la tension Vthc de sorte que, en régime établi, la tension de grille du transistor TREF est sensiblement égale à la tension de seuil du transistor Vth et est sensiblement égale à la tension Vthc. Selon un mode de réalisation, la tension Vthc est choisie sensiblement au milieu de la dynamique de tension du transistor de référence TREF [0053] Lorsque le circuit électronique 5 comprend des transistors de type FDSOI de structures différentes parmi les transistors LVT NMOS, LVT PMOS, RVT NMOS et RVT PMOS décrits précédemment, un circuit de commande 20 peut être prévu pour chaque structure de transistors de type FDSOI. En outre, lorsque le circuit électronique 5 comprend des transistors de type FDSOI de même structure mais répartis sur une surface importante, plusieurs circuits de commande 20 tels que décrits précédemment peuvent être prévus, chaque circuit de commande 20 étant associé à un groupe de transistors de type FDSOI du circuit électronique 5 de façon que le transistor de référence TF du circuit de commande 20 soit bien représentatif des transistors MOS de type FDSOI auxquels il est associé. 14 817303-DD18638ST [0054] La figure 5 représente un schéma électrique d'un mode de réalisation du circuit 22. Le circuit 22 comprend un amplificateur différentiel 30 qui comprend un premier transistor NOS à canal N Ni et un deuxième transistor NOS à canal N N2. Les sources des transistors Ni et N2 sont reliées, de préférence connectées, au drain d'un troisième transistor NOS à canal N N3. La source du transistor N3 est reliée, de préférence connectée, à la source du potentiel de référence bas Vss. L'amplificateur différentiel 30 comprend en outre un premier transistor NOS à canal P Pl et un deuxième transistor NOS à canal P 22 dont les sources sont reliées, de préférence connectées, à la source du potentiel de référence haut Vdd et dont les grilles sont reliées, de préférence connectées, à la grille du transistor N3. Le transistor Pl est monté en diode, la grille du transistor Pl étant reliée, de préférence connectée, au drain du transistor Pl. Le drain du transistor P1 est relié, de préférence connecté, au drain du transistor Ni. Le drain du transistor P2 est relié, de préférence connecté, au drain du transistor N2. [0055] Le circuit 22 comprend un quatrième transistor NOS à canal N N4 et un cinquième transistor NOS à canal N N5. Les sources des transistors N4 et N5 sont reliées, de préférence connectées, à la source du potentiel de référence bas Vss. Le transistor N4 est monté en diode, la grille du transistor N4 étant reliée, de préférence connectée, au drain du transistor N4. La grille du transistor N4 est en outre reliée, de préférence connectée, à la grille du transistor N2. La grille du transistor N5 est en outre reliée, de préférence connectée, au drain du transistor N2. Le drain du transistor NE est relié, de préférence connecté, à la grille du transistor Ni. Les caissons des transistors N4 et N5 sont reliés, de préférence connectés, à la sortie du circuit de comparaison 26 et reçoivent la tension Vbb. 817303- DD18638ST [0056] Le circuit 22 comprend en outre un circuit de polarisation 32 comprenant un sixième transistor MOS à canal N N6. La source du transistor N6 est reliée, de préférence connectée, à la source du potentiel de référence bas Vss. La grille du transistor N6 est reliée, de préférence connectée, à la grille du transistor N3. Le circuit de polarisation 32 comprend en outre un troisième transistor MOS à canal P P3 et un quatrième transistor MOS à canal P P4 dont les sources sont reliées, de préférence connectées, à la source du potentiel de référence haut Vdd. Le drain du transistor P3 est relié, de préférence connecté, au drain du transistor N4 et le drain du transistor P4 est relié, de préférence connecté, au drain du transistor N5. Le circuit de polarisation 32 comprend en outre un cinquième transistor MOS à canal P P5 dont la source est reliée, de préférence connectée, à la source du potentiel de référence haut Vdd, dont le drain est relié, de préférence connecté, au drain du transistor N6 et dont la grille est reliée, de préférence connectée, aux grilles des transistors P3 et P4. Le transistor P5 est monté en diode, la grille de transistor P5 étant reliée, de préférence connectée, au drain du transistor P5. Les caissons des transistors N1, N2, N3 et N6 sont reliés, de préférence connectés, à la source du potentiel de référence bas Vss. Les caissons des transistors Pl, P2, P3, P4 et P5 sont reliés, de préférence connectés, à la source du potentiel de référence bas Vss. [0057] Le fonctionnement du circuit 22 représenté en figure 5 est le suivant. Le transistor N5 correspond au transistor de référence TREF représenté en figure 4. Les transistors N4 et N5 ont la même longueur de canal. Toutefois, le transistor N5 est choisi plus grand que le transistor N4. Dans ce but, le transistor N5 peut correspondre à un transistor unique ayant une largeur de canal plus grande que la largeur de canal du transistor N4 ou le transistor N5 peut correspondre à 16 817303- DD18638ST plusieurs transistors en parallèle, chacun de ces transistors ayant par exemple la même largeur de canal que le transistor N4. Selon un mode de réalisation, le rapport entre la largeur de canal du transistor N5 et la largeur de canal du transistor N4 est comprise entre 10 et 40, par exemple égale à 22. Le transistor N4 est monté en diode afin d'obtenir une tension de référence à la grille du transistor N4. L'amplificateur opérationnel 30 cherche à rendre égales les tensions appliquées aux grilles des transistors Ni et N2, c'est-à-dire à rendre égales la tension au drain du transistor NE et la tension à la grille du transistor N4, en commandant la tension appliquée à la grille du transistor N5. Comme le transistor N5 est plus gros que le transistor N4, pour que la tension de drain du transistor N5 soit égale à la tension de grille du transistor N4, il faut diminuer fortement la tension de grille du transistor N5 qui tend alors vers la tension de seuil Vth. [0058] La figure 6 représente une courbe d'évolution CINV de la tension de seuil Vth du transistor MOS TREF fourni par le circuit 22 représenté en figure 5 en fonction de la température et une courbe théorique CTM d'évolution de la tension de seuil Vth du transistor TREF en fonction de la température obtenue à partir d'un modèle du transistor. La figure 6 illustre qu'une estimation convenable de la tension de seuil Vth du transistor TF est obtenue sur une plage importante de variation de température, notamment de -30 °C à 110 °C. [0059] La figure 7 représente un schéma électrique d'un mode de réalisation du circuit de comparaison 26. Le circuit de comparaison 26 comprend un premier étage 34 et un deuxième étage 36. Le premier étage 34 comprend une paire différentielle à base de transistors MOS à canal P qui comprend un sixième transistor MOS à canal P P6 et un septième transistor MOS à canal P P7. La grille du transistor P6 reçoit 17 817303- DD18638ST la tension Vth fournie par le circuit 22. La grille du transistor P7 reçoit la tension Vthc. Les sources des transistors P6 et P7 sont reliées, de préférence connectées, au drain d'un huitième transistor NOS à canal P P8. La source du transistor P8 est reliée, de préférence connectée, à la source du potentiel de référence haut Vdd. Le premier étage 34 comprend en outre un septième transistor NOS à canal N N7 et un huitième transistor NOS à canal N N8 dont les sources sont reliées, de préférence connectées, à la source du potentiel de référence bas Vss et dont les grilles sont reliées, de préférence connectées, au drain du transistor N8 et au drain du transistor P7. Le drain du transistor N7 est relié, de préférence connecté, au drain du transistor P6. [0060] Le circuit de comparaison 26 comprend en outre un circuit de polarisation 38 comprenant un neuvième transistor MOS à canal P P9. La source du transistor 29 est reliée, de préférence connectée, à la source du potentiel de référence haut Vdd. La grille du transistor P9 est reliée, de préférence connectée, à la grille du transistor P8. Le circuit de polarisation 38 comprend un neuvième transistor NOS à canal N N9 dont la source est reliée, de préférence connectée, à la source du potentiel de référence bas Vss, dont le drain est relié au drain du transistor 29 par l'intermédiaire d'une résistance R1 et dont la grille est reliée, de préférence connectée, au drain et A la grille du transistor P9. [0061] Le deuxième étage 36 comprend un amplificateur à transistor monté en source commune. Le deuxième étage 36 comprend un dixième transistor MOS à canal N N10 dont la source est reliée, de préférence connectée, à la source du potentiel de référence bas Vss et dont la grille est reliée, de préférence connectée, au drain du transistor N7. Le deuxième étage 36 comprend un dixième transistor MOS à canal P P10 dont la source est reliée, de préférence connectée, à 18 817303-DD18638ST la source du potentiel de référence haut Vdd, dont le drain est relié, de préférence connecté, au drain du transistor N10 et dont la grille est reliée, de préférence connectée, à la grille du transistor P8. La tension Vbb correspond à la tension au drain du transistor N10. Le deuxième étage 36 comprend en outre un circuit de compensation de Miller comprenant un condensateur Cl et une résistance R2 montés en série. Une première borne de l'ensemble comprenant le condensateur Cl et la résistance R2 en série est reliée, de préférence connectée, au drain du transistor P10 et la deuxième borne de l'ensemble comprenant le condensateur Cl et la résistance R2 en série est reliée, de préférence connectée, au drain du transistor P6. Les caissons des transistors N7, N8, N9 et N10 sont reliés, de préférence connectés, à la source du potentiel de référence bas Vss. Les caissons des transistors P6, P7, P8, P9 et P10 sont reliés, de préférence connectés, à la source du potentiel de référence haut Vdd. [0062] Des essais comparatifs ont été réalisés par simulation pour un transistor LVT_NMOS pour lequel la tension de caisson, susceptible de varier entre 0 V et 1 V, est commandée par un circuit de commande 20 correspondant aux schémas électriques représentés sur les figures 5 et 7, appelé transistor LVT_MOS régulé par la suite, et pour le même transistor LVT_NMOS pour lequel la tension de polarisation du caisson reste constante et égale à 0 V, appelé transistor LVT_MOS non régulé par la suite. Les transistors utilisés sont des transistors MOS pour lesquels le rapport entre la largeur de canal et la longueur de canal est 10/0,03. Les essais ont été réalisés avec des valeurs de la tension drain-source Vds du transistor LVT NMOS, des valeurs de température et des variations inhérentes au procédé de fabrication du transistor obtenues par tirage aléatoire selon la méthode de Monte Carlo avec une tension grille-source Vgs égale à 0,5 V. La plage de variation de la tension Vds était de -10 % à +10 % de la tension nominale 19 817303- DD18638ST fixée à 1 V. La plage des variations inhérentes au procédé de fabrication du transistor était de trois sigmas (variance statistique). La plage de variation de la température était de -20 °C à 100 °C. Deux paramètres ont été mesurés qui sont représentatifs des performances du transistor LVT_NMOS. Le premier paramètre correspond à la fréquence maximale de transition Ft, c'est-à-dire la fréquence maximale de charge de la capacité drain-source du transistor LVT_NMOS. Le deuxième paramètre correspond à la transconductance Cm du transistor. [0063] Les figures 8 et 9 représentent respectivement des histogrammes de la fréquence Ft respectivement pour le transistor LVT NMOS non régulé et pour le transistor LVT NMOS régulé. Comme cela apparaît sur ces figures, les variations de la fréquence Ft sont réduites pour le transistor LVT_NMOS régulé par rapport au transistor LVT_NMOS non régulé. La variation restante n'est pas due à la variation de la tension de seuil Vth du transistor LVT NMOS. [0064] Les figures 10 et 11 représentent respectivement des histogrammes de la transconductance Cm respectivement pour le transistor LVT NMOS non régulé et pour le transistor LVT NMOS régulé. Comme cela apparaît sur ces figures, les variations de la transconductance Cm sont réduites pour le transistor LVT NMOS régulé par rapport au transistor LVT NMOS non régulé. La variation restante n'est pas due à la variation de la tension de seuil Vth du transistor LVT NMOS. [0065] Des essais comparatifs ont été réalisés par simulation pour un amplificateur à faible bruit (LNA, sigle anglais pour Low Noise Amplifier) fonctionnant à 5 GHz et comprenant des transistors LVT NMOS avec une tension drain-source de 1 V et une tension grille-source de 0,3 V. Des essais comparatifs ont été réalisés avec un amplificateur à faible bruit pour lequel la tension de caisson des transistors LVT_NMOS de 817303-DD18638ST l'amplificateur, appelé amplificateur à caissons régulés par la suite, susceptible de varier entre 0 V et 1 V, est commandée par le circuit de commande 20 correspondant aux schémas électriques représentés sur les figures 5 et 7 et pour un amplificateur à faible bruit pour lequel la tension de caisson des transistors LVT NMOS de l'amplificateur, appelé amplificateur à caissons non régulés par la suite, reste constante et égale à 0 V. [0066] Des essais ont été réalisés en utilisant l'amplificateur à faible bruit en petit signal. Pour ces essais, les paramètres mesurés sont le gain maximal de l'amplificateur et la fréquence de transition maximale de l'amplificateur. [0067] La figure 12 représente des courbes d'évolution GM1 et GM2, en fonction de la température, du gain maximal disponible que l'on peut obtenir de l'amplificateur à faible bruit, en prenant l'hypothèse que les impédances d'entrée et de sortie sont parfaitement adaptées respectivement à la source et à la charge du circuit, respectivement pour l'amplificateur à caissons régulés et pour l'amplificateur à caissons non régulés dans le cas de petits signaux. Comme cela apparaît sur cette figure, les variations du gain maximal sont réduites pour l'amplificateur à caissons régulés par rapport à l'amplificateur à caissons non régulés. [0068] La figure 13 représente des courbes d'évolution NF1 et NF2, en fonction de la température, du facteur de bruit de l'amplificateur à faible bruit respectivement DO= l'amplificateur à caissons régulés et pour l'amplificateur à caissons non régulés dans le cas de petits signaux. Le facteur de bruit NF de l'amplificateur à faible bruit est égal au rapport du rapport signal/bruit en entrée sur le rapport signal/bruit en sortie. Comme cela apparaît sur cette figure, les variations du facteur de bruit sont réduites pour 21 817303- DD18638ST l'amplificateur à caissons régulés par rapport à l'amplificateur à caissons non régulés. [0069] Des essais ont été réalisés en utilisant l'amplificateur à faible bruit en grand signal. Pour ces essais, l'amplificateur à faible bruit est relié à une charge de 50 ohms. Les paramètres déterminés sont le gain en large signal et le point de compression en entrée. Le point de compression à ldE en entrée ou en sortie, respectivement IP1dE ou OP1dB, est le point pour lequel la puissance de sortie est de ldE inférieur à la puissance théorique idéale spécifiée dans la zone linéaire. [0070] La figure 14 représente des courbes d'évolution GLS1 et GLS2, en fonction de la température, du gain en large signal de l'amplificateur à faible bruit respectivement pour l'amplificateur à caissons régulés et pour l'amplificateur à caissons non régulés. Comme cela apparaît sur cette figure, les variations du gain en large signal sont réduites pour l'amplificateur à caissons régulés par rapport a l'amplificateur à caissons non régulés. [0071] La figure 15 représente des courbes d'évolution PC1 et PC2, en fonction de la température, du point de compression en entrée de l'amplificateur à faible bruit respectivement pour l'amplificateur à caissons régulés et pour l'amplificateur à caissons non régulés. Comme cela apparaît sur cette figure, les variations du point de compression en entrée sont réduites pour l'amplificateur à caissons régulés par rapport à l'amplificateur à caissons non régulés. [0072] Les présents modes de réalisation du circuit de commande permettent donc de façon avantageuse de stabiliser les performances de l'amplificateur à faible bruit sans avoir à modifier les tensions grille-source ou les tensions drain-source des transistors de l'amplificateur. 22 817303- DD18638ST [0073] La figure 16 représente, de façon partielle et schématique, un autre mode de réalisation d'un circuit de commande 40. Le circuit de commande 40 comprend l'ensemble des éléments du circuit de commande 20 représenté en figure 4 à la différence que le circuit de comparaison 26 est un circuit numérique et que le signal Vthc fourni par le générateur 28 à l'entrée négative du circuit de comparaison 26 est un signal numérique. Le circuit de commande 40 comprend en outre un convertisseur analogique/numérique 42 (ADC) recevant la tension Vth et fournissant un signal numérique représentatif de la tension Vth à l'entrée positive du circuit de comparaison 26. Le circuit de comparaison 26 fournit un signal numérique SVbb. Le circuit de commande 40 comprend en outre un convertisseur numérique/analogique 44 (DAC) recevant le signal numérique SVbb et fournissant la tension Vbb. Un avantage du circuit de commande 40 est qu'il permet de commander les instants auxquels le signal numérique SVbb est mis à jour. [0074] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. A titre d'exemple, en plus du circuit de commande, décrit précédemment, des tensions de seuil de transistors de type FDSOI, le circuit électronique peut en outre comprendre un autre circuit de compensation, par exemple un circuit qui cherche à maintenir constante la tension de saturation d'un transistor NOS de type FDSOI, la tension de saturation étant égale à la différence entre la tension grille-source et la tension de seuil du transistor, notamment un circuit qui fait varier la tension grille-source du transistor pour maintenir la tension de saturation constante. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme REVENDICATIONS1. Dispositif électronique comprenant des transistors MOSFET à déplétion complète (RVT_NMOS, RVT_PMOS, LVT_NMOS, LVT PMOS) ayant chacun un canal séparé d'un caisson semiconducteur (P-WELL, N-WELL) par une couche isolante électriquement (BOX), et un circuit (20) de fourniture d'une tension (Vbb) de polarisation des caissons des transistors MOSFET, ledit circuit étant adapté à déterminer la tension de seuil (Vth) d'un premier transistor MOSFET à déplétion complète de référence (TREF, N5) et à fournir ladite tension de polarisation en fonction de la différence entre la tension de seuil déterminée et une tension de seuil de référence (Vthc). 2. Dispositif électronique selon la revendication 1, dans lequel le circuit (20) est adapté à commander ladite tension de polarisation (Vbb) pour réduire la différence entre la tension de seuil déterminée (Vth) et la tension de seuil de référence (Vthc). 3. Dispositif électronique selon la revendication 1 ou 2, dans lequel le circuit (20) comprend un deuxième transistor MOSFET à déplétion complète de référence (N4) monté en diode et ayant une largeur de canal inférieure à la largeur de canal du premier transistor de référence (TF, N5) et un premier amplificateur de différence (30) recevant la tension au drain du premier transistor de référence et la tension à la grille du deuxième transistor de référence et fournissant la tension de polarisation aux caissons des premier et deuxième transistors de référence. 4. Dispositif selon la revendication 3, dans lequel la tension de seuil (Vth) est la tension à la grille du premier transistor de référence (N4). 25 817303- DD18638ST 5. Dispositif selon la revendication 3 ou 4, dans lequel le premier amplificateur de différence (30) comprend un troisième transistor MOSFET à déplétion complète (Ni) et un quatrième transistor MOSFET à déplétion complète (N2) et dans lequel la grille du troisième transistor est reliée au drain du premier transistor de référence (N5), dans lequel la grille du quatrième transistor est reliée à la grille du deuxième transistor de référence (N4), et dans lequel la tension de polarisation (Vbb) est la tension au drain du quatrième transistor. 6. Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel les transistors MOSFET ont la même longueur de grille. 7. Dispositif selon la revendication 1, dans lequel le circuit (20) comprend un deuxième amplificateur de différence (26) comprenant un cinquième transistor MOSFET à déplétion complète (P6) et un sixième transistor MOSFET à déplétion complète (P7), la grille du cinquième transistor recevant la tension de seuil déterminée (Vth) et la grille du sixième transistor recevant la tension de seuil de référence (Vthc) et dans lequel le circuit (20) comprend un septième transistor MOSFET à déplétion complète (N10) dont la grille est reliée au drain du cinquième transistor et dont le drain fournit la tension de polarisation (Vbb). 8. Procédé de polarisation de transistors MOSFET à déplétion complète (RVT_NMOS, RVT_PMOS, LVT_NMOS, LVT_PMOS) ayant chacun un canal séparé d'un caisson semiconducteur (P-WELL, N-WELL) par une couche isolante électriquement (BOX), comprenant la détermination d'une tension de seuil (Vth) d'un premier transistor MOSFET à déplétion complète de référence (TEn,' N5) et la fourniture d'une tension (Vbb) de polarisation des caissons des transistors MOSFET en 26 817303- DD18638ST fonction de la différence entre la tension de seuil déterminée et d'une tension de seuil de référence (Vthc). 9. Procédé selon la revendication 8, dans lequel ladite tension de polarisation (Vbb) est commandée pour réduire la différence entre la tension de seuil déterminée (Vth) et la tension de seuil de référence (vthc).