FR 3088437 A1 20200515 FR 1871518 A 20181114 817161- 17-GR1-0742 DESCRIPTION TITRE : Circuit de génération d'une durée Domaine technique [0001] La présente description concerne de façon générale les dispositifs électroniques, et de façon plus particulière, les matrices mémoire. La présente description s'applique plus particulièrement à la réalisation d'un circuit de surveillance d'une matrice mémoire. Technique antérieure [0002] Il existe différentes méthodes pour s'assurer du bon fonctionnement d'un dispositif électronique. [0003] Il serait souhaitable de pouvoir améliorer au moins certains aspects des circuits de surveillance de dispositifs électroniques utilisés. Résumé de l'invention [0004] Un mode de réalisation pallie tout ou partie des inconvénients des circuits de surveillance connus d'un dispositif électronique. [0005] Un mode de réalisation prévoit un circuit de génération d'une durée de référence d'un chemin critique d'un dispositif électronique, comprenant au moins une cellule mémoire. [0006] Selon un mode de réalisation, le dispositif électronique comprend au moins une matrice mémoire. [0007] Selon un mode de réalisation, ladite au moins une cellule mémoire est du même type que les cellules mémoires de la matrice mémoire du dispositif électronique. [0008] Selon un mode de réalisation, le circuit est adapté à générer un signal de référence à partir d'un signal d'entrée du dispositif électronique. 2 817161- 17-GR1-0742 [0009] Selon un mode de réalisation, ladite au moins une cellule mémoire est associée à des circuits logiques. [0010] Selon un mode de réalisation, les circuits logiques comprennent au moins un circuit d'écriture, au moins un circuit de lecture, et au moins un circuit de précharge d'une ligne de bit. [0011] Un autre mode de réalisation prévoit un circuit de surveillance d'un chemin critique d'un dispositif électronique comprenant un circuit de génération décrit précédemment. [0012] Selon un mode de réalisation, le circuit comprend en outre un comparateur. [0013] Selon un mode de réalisation, le comparateur est adapté à comparer un signal de sortie du dispositif électronique au signal de référence. [0014] Selon un mode de réalisation, le circuit est adapté à fournir un signal de commande au dispositif électronique. [0015] Un autre mode de réalisation prévoit un procédé de surveillance d'un chemin critique d'un dispositif électronique, dans lequel un signal de sortie du dispositif électronique est comparé à un signal de référence généré par un circuit de génération d'une durée de référence comprenant au moins une cellule mémoire. [0016] Selon un mode de réalisation, le circuit de génération d'une durée de référence est compris dans un circuit de surveillance. Brève description des dessins [0017] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles 3 817161- 17-GR1-0742 [0018] [Fig. 1] la figure 1 représente un schéma, sous forme de blocs, d'un système électronique et d'un mode de réalisation d'un circuit de surveillance d'un chemin critique ; [0019] [Fig. 2] la figure 2 représente un schéma, sous forme de blocs, d'un mode de réalisation d'un circuit de génération d'une durée de référence ; [0020] [Fig. 3] la figure 3 représente un schéma, sous forme de blocs, d'un autre mode de réalisation d'un circuit de génération d'une durée de référence ; et [0021] [Fig. 4] la figure 4 représente un schéma électronique d'une cellule mémoire de référence associée à des circuits logiques. Description des modes de réalisation [0022] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0023] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. [0024] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. 4 817161- 17-GR1-0742 [0025] Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0026] La figure 1 est un schéma, sous forme de blocs, d'un dispositif électronique 10 et d'un mode de réalisation d'un circuit de surveillance 20. Dans ce mode de réalisation, le circuit 20 est un circuit de surveillance d'un chemin critique du dispositif 10. On appelle, dans la suite de la description, chemin critique d'un dispositif, le chemin électrique entre une entrée et une sortie du dispositif qui prend le plus de temps à être parcouru par un signal appliqué à l'entrée. [0027] Le dispositif électronique 10 est un dispositif comprenant différents circuits électroniques, par exemple des matrices mémoire, des circuits logiques, des circuits d'alimentation, etc. Selon un mode de réalisation, le dispositif électronique 10 comprend, dans son chemin critique, au moins une matrice mémoire 12 (MEM). A titre d'exemple, le dispositif 10 peut comprendre en outre, dans son chemin critique, différents autres types de circuits électroniques. Le dispositif 10 reçoit, en entrée, un signal Sig-in, et fournit, en sortie, un signal Sig-out. Le dispositif 10 reçoit, en outre, un signal de commande Sc. [0028] Le circuit de surveillance 20 reçoit, en entrée, le signal Sig-in, et éventuellement le signal Sig-out, et fournit, en sortie, le signal de commande Sc. A titre d'exemple, le circuit 20 est inclus (embarqué ou intégré) dans le dispositif 10. [0029] Le circuit de surveillance 20 comprend : un circuit 22 de génération d'une durée de référence Dref un comparateur 24 ; et un circuit d'analyse 26. 817161- 17-GR1-0742 [0030] Le circuit 22 de génération d'une durée de référence Dref reçoit, en entrée, le signal Sig-in, et fournit, en sortie, un signal de référence Sig-Dref. Le signal Sig-Dref est le signal Sig-in retardé de la durée de référence Dref. La durée de référence Dref correspond au retard théorique du chemin critique du dispositif 10, c'est-à-dire au retard estimé par un concepteur, que prend un signal passant par le chemin critique du dispositif 10. Pour générer la durée de référence Dref, le circuit 22 est composé d'un ou plusieurs circuits retardateurs dont la somme des retards imposés à un signal est égale à la durée de référence Dref. Le dispositif 10 comprenant au moins une matrice mémoire dans son chemin critique, le circuit 22 comprend au moins un circuit retardateur adapté à simuler le retard que prend un signal en passant dans une matrice mémoire. [0031] Selon un mode de réalisation, le circuit 22 comprend une ou plusieurs cellules mémoire de référence 22-MEM, associées à des circuits logiques usuels (circuit d'écriture, de lecture, etc.). Chaque cellule mémoire de référence 22-MEM est du même type que les cellules mémoire utilisées dans la matrice mémoire 12 (MEM) présentes dans le chemin critique du dispositif 10. [0032] Plus particulièrement, une cellule mémoire de référence est une cellule mémoire utilisée dans une matrice mémoire pour estimer la durée d'une opération de lecture ou d'écriture sur les cellules mémoires utilisées dans la matrice mémoire. [0033] Une cellule mémoire de référence associée à des circuits logiques usuels est appelé généralement circuit d'auto-séquencement (self time circuit). Un exemple de circuit d'auto-séquencement sera décrit en relation avec la figure 4. 6 817161- 17-GR1-0742 [0034] Comme dans une matrice mémoire, les cellules mémoires de référence 22-MEM permettent d'estimer le temps d'une opération sur une cellule mémoire et donc d'estimer le retard que prend un signal passant par une ou plusieurs cellules mémoire. [0035] Un avantage d'utiliser des cellules mémoires du même type que celles présentes dans le chemin critique est que la durée de référence Dref établie par le circuit 22 est plus proche du retard réel que prend le signal Sig-out en sortie du dispositif 10 par rapport au signal Sig-in. [0036] Le circuit 22 peut comprendre, en outre, un ou plusieurs autres circuits retardateurs sans cellule mémoire de référence, mais par exemple divers composants logiques. Ces autres circuits retardateurs peuvent par exemple permettre d'estimer le retard que prend un signal passant par d'autres circuits que des matrices mémoire, compris dans le chemin critique du dispositif 10. [0037] Selon un mode de réalisation, le circuit 22 de génération de la durée de référence Dref est un circuit à durée modulable, c'est-à-dire un circuit pour lequel un concepteur et/ou un utilisateur peut ajuster la durée de référence générée. Pour cela, le circuit de génération de la durée de référence comprend un ou plusieurs multiplexeurs adaptés à sélectionner un ou plusieurs circuits retardateurs, pour ajouter leurs retards afin d'obtenir la durée de référence Dref voulu. [0038] Le comparateur 24 reçoit en entrée les signaux Sig- out et Sig-Dref, et fournit, en sortie, un signal Comp de comparaison des signaux Sig-out et Sig-Dref. [0039] Le circuit d'analyse 26 reçoit, en entrée, le signal Comp de comparaison, et fournit, en sortie, le signal de commande Sc. Le circuit d'analyse 26 est adapté à déterminer, 7 817161- 17-GR1-0742 à partir du signal Camp, si le dispositif 10 présente un disfonctionnement. Le circuit d'analyse 26 est, en outre, adapté à fournir le signal de commande Sc qui permet de fournir au dispositif 10 des commandes en relation avec le ou les disfonctionnements détectés à partir du signal Comp. A titre d'exemple, le signal de commande peut déclencher une étape de réinitialisation ou un effacement des données du dispositif 10 en cas de détection d'une d'attaque du circuit 10. Selon une variante de réalisation, le circuit d'analyse 26 peut être adapté à fournir le signal de commande Sc à d'autres circuits électroniques, formant par exemple des niveaux supérieurs, du dispositif 10. Tout circuit d'analyse usuel est compatible avec les modes de réalisation décrits. [0040] Le fonctionnement du circuit de surveillance 20 est le suivant. Le circuit de surveillance 20 génère, à partir du signal d'entrée Sig-in, le signal Sig-Dref retardé de la durée de référence Dref. Le signal Sig-Dref est ensuite comparé au signal Sig-out de sortie du dispositif 10. Le signal de comparaison Comp est ensuite étudié par le circuit d'analyse 26 qui génère un signal de commande Sc à partir de son analyse. [0041] Selon un autre mode de réalisation (représenté en pointillé en figure 1), le circuit de surveillance 20 peut ne recevoir en entrée que le signal Sig-in. Dans ce cas, un signal Sig-out-ref, clone du signal Sig-out, est généré à partir, par exemple, d'un registre à décalage périodique 22- ref, (de l'anglais "Linear Feedback Shift Register') faisant partie du circuit de surveillance 20. Le comparateur 24 compare dans ce cas le signal Sig-Dref et le signal Sig-outref pour fournir le signal Comp. [0042] La figure 2 est un schéma, sous forme de blocs, d'un mode de réalisation d'un circuit 30 de génération de la durée de référence Dref. 8 817161- 17-GR1-0742 [0043] Le circuit 30 est un exemple de réalisation du circuit 22 décrit en relation avec la figure 1. Ainsi, le circuit 30 reçoit, en entrée, le signal Sig-in, et fournit, en sortie, le signal de référence Sig-Dref. [0044] En figure 2, le circuit 30 comprend deux circuits retardateurs 31 et 32 à retard réglable, connectés en série. [0045] Le circuit 31 comprend une entrée, recevant le signal Sig-in, et une sortie, fournissant un signal intermédiaire Sig-int3. Le circuit 31 comprend plusieurs éléments retardateurs 31-C (quatre éléments retardateurs sont représentés en figure 2) et un multiplexeur 31-M. Les éléments 31-C sont reliés, par exemple connectés, en série entre l'entrée du circuit 31 et un multiplexeur 31-M. A titre d'exemple, les éléments retardateurs sont tous identiques et imposent un même retard à un signal les traversant successivement. En variante, les éléments retardateurs sont différents et imposent des retards différents à un signal les traversant successivement. Le multiplexeur 31-M permet de sélectionner un certain nombre d'éléments retardateurs. Plus particulièrement, le multiplexeur 31-M comprend plusieurs entrées (cinq entrées en figure 2), chaque entrée étant connectée à une sortie d'un élément retardateur 31-C, à l'exception de la première qui reçoit le signal Sig-in. Le multiplexeur 31-M reçoit en outre un signal de commande 31Comm permettant de choisir l'entrée du multiplexeur 31-M à fournir en sortie. Cela permet de ne faire passer le signal Sig-in que par un nombre précis d'éléments retardateurs et donc de choisir le retard ajouté par le circuit 31. [0046] Le circuit 32 comprend une entrée, recevant le signal Sig-int3, et une sortie, fournissant le signal de référence Sig-Dref. Le circuit 32 comprend plusieurs cellules mémoire de référence associées à des circuits logiques 32-C (trois cellules mémoire de référence sont représentées en figure 2) 9 817161- 17-GR1-0742 et un multiplexeur 32-M. Les cellules mémoire 32-C sont reliées, par exemple connectées, en série entre l'entrée du circuit 32 et un multiplexeur 32-M. Le multiplexeur 32-M permet de sélectionner un certain nombre de cellules mémoire. Plus particulièrement, le multiplexeur 32-M comprend plusieurs entrées (quatre entrées en figure 2), chaque entrée étant connectée à une sortie d'un élément retardateur 32-C, à l'exception de la première qui est connectée à la sortie du multiplexeur 31-M. Le multiplexeur 32-M reçoit en outre un signal de commande 32-Comm permettant de choisir l'entrée du multiplexeur 32-M à fournir en sortie. Cela permet de ne faire passer le signal Sig-in que par un nombre précis d'éléments retardateurs et donc de choisir le retard imposé par le circuit 31. [0047] La figure 3 est un schéma, sous forme de blocs, d'un mode de réalisation d'un circuit 40 de génération de la durée de référence Dref. [0048] Le circuit 40 est un exemple de réalisation du circuit 22 décrit en relation avec la figure 1. Ainsi, le circuit 40 reçoit, en entrée, le signal Sig-in, et fournit, en sortie, le signal de référence Sig-Dref. [0049] En figure 3, le circuit 40 comprend, entre deux aiguilleurs (sélecteurs) 41, 42, par exemple des multiplexeurs, au moins deux ensembles 43, 44 de composants adaptés à retarder un signal. [0050] L'aiguilleur 41 comprend par exemple deux entrées, une première recevant le signal Sig-in et une deuxième recevant un signal intermédiaire Sig-int4 provenant de l'aiguilleur 42, et au moins deux sorties connectées aux entrées des ensembles 43, 44 de composants. L'aiguilleur 41 reçoit en outre un signal de commande 41-Comm. 817161- 17-GR1-0742 [0051] L'aiguilleur 42 comprend au moins deux entrées connectées aux sorties des ensembles de composants 43, 44, et par exemple deux sorties, une première sortie fournissant le signal Sig-Dref, et une deuxième sortie fournissant le signal Sig-int4 à une des entrées de l'aiguilleur 41. L'aiguilleur 42 reçoit en outre un signal de commande 42-Comm. [0052] L'ensemble 43 comprend un ou plusieurs composants électroniques 43-C (quatre composants sont représentés en figure 3) reliés, par exemple connectées, en série entre une sortie de l'aiguilleur 41 et une entrée de l'aiguilleur 42. A titre d'exemple, les composants 43-C sont tous identiques et imposent le même retard à un signal les traversant successivement, ou, à titre de variante, les composants 43-C sont différents les uns des autres et imposent des retards différents à un signal les traversant successivement. [0053] L'ensemble 44 comprend une ou plusieurs cellules mémoires de référence associées à des circuits logiques 44-C. Les cellules 44-C sont reliées, par exemple connectés, en série entre une sortie de l'aiguilleur 41 et une entrée de l'aiguilleur 42. [0054] Le fonctionnement du circuit 40 est le suivant. L'aiguilleur 41 est commandé par le signal 41-Comm pour envoyer le signal Sig-in vers un des ensembles 43, 44. Le signal Sig-in est alors retardé par les composants 43-C, ou 44-C. Si le retard accumulé par le signal Sig-in est égal à Dref, l'aiguilleur 42 est commandé par le signal 42-Comm pour fournir le signal Sig-Dref. Sinon l'aiguilleur 42 est commandé pour fournir le signal Sig-int4 à l'aiguilleur 41. L'aiguilleur 41 est alors commandé par le signal 41-Comm pour fournir le signal Sig-int4 à un des ensembles 43, 44, afin d'augmenter son retard par rapport au signal Sig-in. Le signal Sig-int4 peut par exemple passer plusieurs fois dans les 11 817161- 17-GR1-0742 différents ensembles jusqu'à ce que son retard par rapport au signal Sig-in soit égal à la durée de référence Dref. [0055] La figure 4 est un schéma électrique d'un circuit 50 d'autoséquencement d'une cellule mémoire de référence associée à des circuits logiques. [0056] Le circuit logique 50 comprend : de précharae ; de charge d'une ligne de mot ; de décharge de la cellule mémoire ; de charge de la cellule mémoire ; de lecture de la cellule mémoire ; et une ligne de bit 56. [0057] Le circuit de précharge 51 comprend par exemple un transistor 51T, par exemple un transistor MOS de type P. La source du transistor 51T est reliée, de préférence connectée, à une borne recevant un potentiel d'alimentation VDD. Le drain du transistor 51T est relié, de préférence connecté, à la ligne de bit 56. La grille du transistor 51T est reliée, de préférence connectée, à une borne recevant un signal d'entrée IN. Le circuit 51 permet de charger u ligne de bit 56 au potentiel d'alimentation VDD quand le signal d'entrée IN est à un niveau bas. [0058] Le circuit de charge de la ligne de mot 52 comprend un transistor 52T, par exemple un transistor MOS de type N. La source et le drain du transistor 52T sont reliés, de préférence connectés, à une borne recevant le potentiel d'alimentation VDD. La grille du transistor 52T est reliée, de préférence connectée, à la borne recevant le signal IN. Le circuit 52 permet de charger une ligne de mot associée à la cellule mémoire. un circuit 51 un circuit 52 un circuit 53 un circuit 54 un circuit 55 [0059] Le circuit de décharge de la cellule mémoire 53 comprend deux transistors 53T1 et 53T2, par exemple des 12 817161- 17-GR1-0742 transistors MOS de type N. La source du transistor 53T2 est reliée, de préférence connectée, à une borne recevant un potentiel de référence GND, par exemple la masse. Le drain du transistor 53T2 et la source du transistor 53T1 sont reliés, de préférence connectés, entre eux. La grille du transistor 53T2 est reliée, de préférence connectée, à une borne recevant le potentiel d'alimentation VDD. Le drain du transistor 53T1 est relié, de préférence connectée, à la ligne de bit 56. La grille du transistor 53T1 est reliée, de préférence connectée, à la borne recevant le signal d'entrée IN. Le circuit 53 permet de simuler un état à "0" de la cellule mémoire de référence en reliant la ligne de bit au potentiel de référence lorsque le signal d'entrée IN est à un état haut. [0060] Selon un autre mode de réalisation (non représenté), le circuit de décharge 53 peut comprendre une cellule mémoire forcée à produire un état à "0", par des moyens de programmation compris dans le circuit 53, quand le signal IN la sélectionne. [0061] Le circuit de charge de la cellule mémoire 54 comprend deux transistors 54T1 et 54T2, par exemple des transistors MOS de type N et P respectivement. Le drain du transistor 54T1 est relié, de préférence connecté, à la ligne de bit 56. La source du transistor 54T1 et le drain du transistor 54T2 sont reliés, de préférence connectés, entre eux. La grille du transistor 54T1 est reliée, de préférence connectée, à une borne recevant le potentiel de référence GND. La source du transistor 54T2 est reliée, de préférence connectée, à une borne recevant le potentiel d'alimentation VDD. La grille du transistor 54T2 est reliée, de préférence connectée, à une borne recevant le potentiel de référence GND. Le circuit 54 permet de simuler un état à "1" de la cellule mémoire de référence en reliant la ligne de bit au potentiel d'alimentation lorsque le signal d'entrée IN est à un état 13 817161- 17-GR1-0742 haut. Le circuit 50 comprend généralement plusieurs circuits 54 permettant de simuler un état à "1" de plusieurs cellules mémoire connectées en parallèle à la cellule mémoire de référence. Cela permet de simuler les courants de fuite de ces cellules mémoire qui peuvent ralentir les signaux propagés par la ligne de bit 56. [0062] Selon un autre mode de réalisation, le circuit 54 pourrait comprendre une cellule mémoire forcée à produire un état à "1", par des moyens de programmation compris dans le circuit 54. Ces moyens de programmation sont par exemple configurés pour que les cellules mémoire produire un état à "1" assez faible pour produire un courant du même ordre de grandeur qu'une courant de fuite. [0063] Les circuits 53 et 54 peuvent être assimilés à des circuits d'écriture. Le circuit de lecture 55 de la cellule mémoire de la référence est un circuit inverseur qui permet d'ajuster les niveaux de tension du signal de la ligne de bit pour fournir un signal de sortie OUT. [0064] On aurait pu penser tester divers paramètres d'un dispositif électronique pour surveiller son bon fonctionnement. Pour cela, on aurait pu ajouter des capteurs permettant de surveiller, en temps réel, lesdits paramètres. Cependant, chaque paramètre à évaluer nécessiterait dans ce cas un circuit de test, ou un capteur, et embarquer ces circuits de test ou ces capteurs dans le dispositif électronique serait coûteux et/ou encombrant. [0065] Un avantage des modes de réalisation présentés en relation avec les figures 1 à 4 est que le dispositif 10 ne comprend qu'un seul circuit de surveillance. [0066] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et 14 817161- 17-GR1-0742 variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. Des cellules mémoire de référence pourront être ajoutées à d'autres types de circuit de génération d'une durée de référence. [0067] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme REVENDICATIONS1. Circuit de génération d'une durée de référence (22, 30, 40) d'un chemin critique d'un dispositif électronique (10), comprenant au moins une cellule mémoire (22-MEM, 32-C, 44- C) . 2. Circuit selon la revendication 1, dans lequel le dispositif électronique (10) comprend au moins une matrice mémoire (12). 3. Circuit selon la revendication 2, dans lequel ladite au moins une cellule mémoire (22-MEM, 32-C, 44-C) est du même type que les cellules mémoires de la matrice mémoire (12) du dispositif électronique (10). 4. Circuit de selon l'une quelconque des revendications 1 à 3, adapté à générer un signal de référence (Sig-Dref) à partir d'un signal d'entrée (Sig-in) du dispositif électronique (10). 5. Circuit selon l'une quelconque des revendications 1 à 4, dans lequel ladite au moins une cellule mémoire (22-MEM, 32-C, 44-C) est associée à des circuits logiques. 6. Circuit selon la revendication 5, dans lequel les circuits logiques comprennent au moins un circuit d'écriture (53, 54), au moins un circuit de lecture (55), et au moins un circuit de précharge d'une ligne de bit (51). 7. Circuit de surveillance (20) d'un chemin critique d'un dispositif électronique (10) comprenant un circuit de génération selon l'une quelconque des revendications 1 à 6. 8. Circuit selon la revendication 7, comprenant en outre un comparateur (24). 9. Circuit selon les revendications 8 dans son rattachement à la revendication 3, dans lequel le comparateur (24) est 16 817161- 17-GR1-0742 adapté à comparer un signal de sortie (Sig-out) du dispositif électronique (10) au signal de référence (SigDref). 10. Circuit selon l'une quelconque des revendications 7 à 9, adapté à fournir un signal de commande (Sc) au dispositif électronique (10). 11. Procédé de surveillance d'un chemin critique d'un dispositif électronique (10), dans lequel un signal de sortie (Sig-out) du dispositif électronique est comparé à un signal de référence (Sig-Dref) généré par un circuit de génération d'une durée de référence (22, 30, 40) comprenant au moins une cellule mémoire (22-MEM, 32-C, 44-C). 12. Procédé selon la revendication 11, dans lequel le circuit de génération d'une durée de référence (22, 30, 40) est compris dans un circuit de surveillance (20).