FR 3093232 A1 20200828 FR 1901792 A 20190222 Description Titre de l'invention : Dispositif de fonction physiquement non- clonable à transistors, et procédé de réalisation [0001] Des modes de mise en oeuvre et de réalisation de l'invention concernent les fonctions physiquement non clonables (PUF : Physically Unclonable Function), en particulier dans des structures ayant des transistors. [0002] Une fonction physiquement non clonable permet de générer automatiquement un code unique non prédictible qui dépend de caractéristiques physiques aléatoires. Ainsi, le clonage d'une telle fonction est très difficile voire impossible. [0003] D'une part, il est souhaitable que les fonctions physiquement non clonables soient suffisamment robustes pour être invariables notamment dans temps, suite à des utilisations répétées, et en cas de variations de température. D'autre part, il est souhaitable que les variations aléatoires des caractéristiques physiques soient facilement identifiables pour distinguer sans équivoque différentes données. En outre, il est souhaitable que les réalisations de fonctions physiquement non clonablcs ne nécessitent pas ou peu d'étapes de fabrication dédiées. [0004] Les codes uniques non-prédictibles comportent typiquement une suite de données aléatoires et sont principalement utilisés en tant que clés de chiffrement. Ces données sont typiquement secrètes. [0005] Cela étant, il existe des techniques mettant en oeuvre notamment des microscopies ca- pacitives à balayage (SCM : Scanning Capacitance Microscopy) ou des microscopies électroniques à balayage (SEM : Scanning Electronic Microscopy), capables d'extraire les données secrètes, c'est-à-dire capable de lire les données par mesure, inspection ct/ ou analyse. [0006] C'est particulièrement le cas de structures classiques qui visent à bénéficier de ro- bustesse dans la rétention des données et de lisibilité des données. En effet, les techniques classiques qui augmentent la capacité de rétention et de discrimination des données pour la lecture, augmentent généralement aussi la capacité de discrimination des données dans les techniques d'extractions. [0007] La figure lA illustre une technique classique visant à bénéficier de robustesse dans la rétention des données et de lisibilité des données, dans laquelle des données sont matérialisées par des niveaux de tensions de seuil Vt de transistors. Des premiers transistors présentant une tension de seuil Vt appartenant à une distribution de niveau bas Dl permettent de matérialiser une première valeur logique, par exemple « 1 ». Des deuxièmes transistors présentant une tension de seuil Vt appartenant à une distribution de niveau haut DO permettent de matérialiser une deuxième valeur logique, par 2 exemple «O ». [0008] La figure 1B illustre une image de microscopie capacitive à balayage SC de transistors stockant des données selon la technique présentée en relation avec la figure 1A. La suite de données 1010 stockée est facilement extractible si la position des transistors est connue. En effet, il est possible sur l'image SC de distinguer les régions de canal des premiers transistors (dont la tension dc seuil appartient à la distribution dc niveau bas Dl) dans les cercles noirs, et des deuxièmes transistors (dont la tension de seuil appartient à la distribution de niveau haut DO) dans les cercles blancs. Cela est bien entendu problématique. [0009] Il existe donc un besoin de proposer des structures de fonction physiquement non clonables robustes vis-à-vis de variations extérieures ou de vieillissement, dont les données sont clairement discriminablcs en lecture, tout en étant difficilement extractibles. Il serait en outre appréciable que les structures soient faciles à réaliser dans les technologies existantes. [0010] Selon un aspect, il est proposé un dispositif de fonction physiquement non-clonable, comportant un ensemble de paires de transistors destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective appartenant à une distribution aléatoire commune, un moyen de lecture différentielle configure pour mesurer la différence entre les tensions de seuil effectives des paires de transistors et pour identifier des paires de transistors dites non fiables dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge, et un moyen d'écriture configuré pour décaler la tension de seuil effective d'un transistor de chaque paire non fiable, de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l'intérieur de ladite distribution aléatoire commune. [0011] Ainsi, le dispositif selon cet aspect bénéficie des avantages du stockage de données par des transistors, c'est-à-dire de très bonnes capacités de rétention, robustes, et parfaitement maitrisés dans leurs fabrications et utilisations. Les tensions de seuil effectives appartenant toutes à une distribution aléatoire commune, la fonction est non seulement physiquement non clonable mais en outre impossible à extraire par les techniques de microscopie de l'art. Le décalage d'une tension de seuil effective dans les paires non fiables permet de garantir la viabilité de cette technique, notamment pour assurer la distinction entre deux tensions de seuil effectives éventuellement égales ou très proches initialement. [0012] Les transistors peuvent être des transistors MOS (Metal Oxyde Silicium) comportant en particulier une grille et un diélectrique de grille, ou, selon une réalisation particulière, des transistors comportant une grille flottante et une grille de commande superposées et électriquement mutuellement couplées, et un diélectrique de grille. Le diélectrique de grille est avantageusement capable de piéger des charges par phénomène 3 d'injection de porteurs chauds. [0013] Selon un mode de réalisation, le moyen de lecture différentielle est en outre configure pour lire un état logique d'une paire de transistors matérialisé par une différence entre les valeurs des tensions de seuil effectives de la paire supérieure à la valeur de marge. [0014] Selon un mode de réalisation, le moyen d'écriture est configure pour décaler la tension de seuil effective d'un transistor de chaque paire non fiable de façon à augmenter la différence entre les tensions de seuil effectives au-delà de la valeur de marge. [0015] Selon un mode de réalisation, le moyen d'écriture est configure pour décaler la tension de seuil effective d'un transistor en générant des conditions de phénomène d'injection de porteurs chauds, de façon à piéger des charges dans un diélectrique de grille du transistor. [0016] Avantageusement, le moyen d'écriture, pour décaler la tension de seuil effective d'un transistor, est configure pour générer une séquence d'impulsions d'écriture comprenant chacune lesdites conditions du phénomène d'injection de porteurs chauds. [0017] Avantageusement, le moyen de lecture différentielle est configure pour faire une vé- rification de marge entre certaines au moins desdites impulsions d'écriture, la vérification de marge comprenant une comparaison de la différence des valeurs des tensions de seuil effectives de la paire de transistors avec la valeur de marge. [0018] Selon un mode de réalisation, les états logiques de l'ensemble de paires de transistors sont destinés à former une suite de données aléatoires. [0019] Un circuit intégré peut comporter un dispositif de fonction physiquement non- clonable tel que défini selon ce dernier mode de réalisation, et un dispositif de chiffrement configuré pour chiffrer des données en utilisant une clé, la clé comprenant avantageusement ladite suite de données aléatoires. [0020] Selon un autre aspect, il est proposé un procédé comprenant une réalisation d'une fonction physiquement non clonable, ladite réalisation comportant : - une fabrication d'un ensemble de paires de transistors, destinés à avoir une même tension de seuil ; - une dispersion aléatoire des valeurs effectives des tensions de seuil des transistors formant une distribution aléatoire commune des tensions de seuil des transistors ; - une mesure de la différence entre les tensions de seuil effectives des paires de transistors, et une identification de paires de transistors dites non fiables dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge ; - un décalage de la tension de seuil effective d'un transistor de chaque paire non fiable, de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l'intérieur de ladite distribution aléatoire commune. [0021] Selon un mode de mise en oeuvre, le procédé comprend en outre une lecture d'un état logique d'une paire de transistors matérialisé par une différence entre les valeurs des tensions de seuil effectives de la paire supérieure à la valeur de marge. [0022] Par exemple, le décalage comprend une augmentation de la différence entre les tensions de seuil effectives des transistors des paires non fiables au-delà de la valeur de marge. [0023] Selon un mode de mise en oeuvre, ledit décalage de la tension de seuil effective d'un transistor comprend une génération de conditions de phénomène d'injection de porteurs chauds, et un piégeage des charges dans un diélectrique de grille du transistor. [0024] Avantageusement, le décalage de la tension de seuil effective de l'un des transistors comprend une génération d'une séquence d'impulsions d'écriture comprenant chacune lesdites conditions du phénomène d'injection de porteurs chauds. [0025] Avantageusement, ledit décalage comprend une vérification de marge entre certaines au moins des impulsions d'écriture, la vérification de marge comprenant une mesure de la différence des valeurs des tensions de seuil effectives de la paire de transistors et une comparaison de la différence mesurée avec la valeur de marge. [0026] Selon un mode de mise en oeuvre, les états logiques de l'ensemble de paires de transistors sont destinés à former une suite de données aléatoires. [0027] Un procédé de chiffrement peut avantageusement comporter un chiffrement de données utilisant une clé, la clé comprenant la suite de données aléatoires obtenue par un procédé tel que défini selon ce dernier mode de mise en oeuvre. [0028] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de mode de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : [0029] [fig.1A] précédemment décrite, illustre des caractéristiques de mémoires classiques ; [0030] [fig.113] précédemment décrite, illustre des caractéristiques de mémoires classiques ; [0031] [fig.2] illustre un exemple de réalisation de l'invention ; [0032] [fig.3] illustre un exemple de réalisation de l'invention ; [0033] [fig.4] illustre un exemple de réalisation de l'invention ; [0034] [fig.5] illustre un exemple de réalisation de l'invention ; [0035] [fig.6] illustre un exemple de réalisation de l'invention ; [0036] [fig.7] illustre un exemple de réalisation de l'invention ; [0037] [fig.8] illustre un exemple de réalisation de l'invention ; [0038] [fig.9] illustre un exemple de mise en oeuvre de l'invention ; [0039] [fig.10] illustre un exemple de mise en oeuvre de l'invention ; [0040] [fig.11] illustre un exemple de réalisation de l'invention. [0041] La figure 2 représente un exemple de réalisation d'un dispositif DIS de fonction phy- siquement non-clonable. [0042] Le dispositif DIS comporte un ensemble ENS de paires P de transistors OTPI OTP2. [0043] Les transistors comportent classiquement une région de source et une région de drain implantées dans un corps semiconducteur, une région de canal dans le corps entre les régions de source et de drain, une région de grille conductrice électriquement isolée de la région de canal par un diélectrique de grille. Typiquement, le diélectrique de grille comprend une formation d'oxyde de silicium, ou éventuellement de nitrure de silicium. [0044] Selon un exemple de réalisation, les transistors ont une structure de transistor à grille flottante (c'est-à-dire un transistor dont la région de grille comporte une grille flottante électriquement isolée de la région de canal et électriquement isolée d'une grille de commande qui la surmonte) dans lesquels la grille flottante et la grille de commande sont électriquement mutuellement connectées. [0045] La tension de seuil d'un transistor est la tension entre la région de source et la grille de commande à partir de laquelle la région de canal est désertée et devient conductrice. [0046] Un état logique peut être stocké dans un tel transistor en étant matérialisé par le niveau de la tension de seuil du transistor. Pour modifier le niveau de la tension de seuil d'un transistor réalisé, il est possible de piéger des charges dans le diélectrique de grille, en particulier par injection de porteurs chauds. [0047] Les transistors OTP1, OTP2 de l'ensemble ENS sont destinés à présenter la même tension de seuil. [0048] Cela étant, les tensions de seuil effectives, c'est-à-dire les valeurs réelles des tensions de seuil, varient légèrement suivant une dispersion aléatoire, par exemple due à' des aléas physiques de fabrication. Ce type de dispersion est habituel et connu en soi. Les tensions de seuil effectives des transistors référencés OPTI de chaque paire sont référencés Al-F1 et les tensions de seuil effectives des transistors référencés OPT2 de chaque paire sont référencés A2-F2. [0049] Les transistors de l'exemple de réalisation selon une structure de transistor à grille flottante, les grilles étant électriquement reliées, présentent par nature une variabilité face à ces aléas plus importante et donc une distribution plus large que d'autres types de composants électroniques, par exemple des transistors MOS (Métal-Oxyde-Silicium) ou des résistances. [0050] Ainsi, les transistors OTP1, OTP2 de l'ensemble ENS présentent chacun une tension de seuil effective Al-F1, A2-F2 appartenant à une distribution aléatoire commune. [0051] En particulier, les transistors OTP1, OTP2 peuvent avantageusement être maintenus dans un état vierge, c'est-à-dire qu'aucun piégeage de charge n'est initialement réalisé dans leurs diélectriques de grille. [0052] La figure 3 illustre une image de microscopie capacitive à balayage des transistors appartenant à l'ensemble ENS. Chaque transistor présente sa propre tension de seuil 6 effective au sein d'une distribution de tensions de seuil Vteff de transistors vierges. Cela étant, aucune distinction des valeurs des tensions de seuil n'est possible sur cette image. [0053] On se réfère à nouveau à la figure 2. [0054] Le dispositif DIS comporte un moyen de lecture différentielle LECT configure pour mesurer la différence entre les tensions dc seuil effectives des paires P dc transistors OTPI, OTP2. [0055] Le moyen de lecture différentielle LECT comporte deux entrées différentielles auxquelles sont respectivement couplés les transistors OTP1, OTP2 de chaque paire P, notamment via des lignes dc bits respectives BL1, BL2. [0056] A cet égard, on se réfère désormais aux figures 4 et 5. [0057] La figure 4 représente un exemple de réalisation du moyen dc lecture différentielle LECT couplés aux transistors OTP1. OTP2 d'une paire, via les lignes de bits respectives BU, BL2. [0058] Dans cet exemple, les transistors OTP1. OTP2, appartiennent à des cellules mémoires respectives CEL1, CEL2, dans lesquelles un transistor d'accès TA], TA2 est relié à la source du transistor OTP1. OTP2 sur son drain et à la masse GND sur sa source. [0059] Les transistors d'accès TAI, TA2 sont commandés sur leurs grilles par un signal transmis sur une ligne de mot respective WL1 WL2. Comme il apparaîtra dans la suite, les lignes de mots WL1, WL2 peuvent éventuellement être communes à une paire, c'est-à-dire reliées électriquement, voire formées par une même ligne électriquement conductrice. [0060] Les grilles des transistors OTPI, OTP2 sont reliées à une ligne de commande de grille respective CGLI, CGL2. De même, les lignes de commande de grille CGLI, CGL2 peuvent éventuellement être communes à une paire de transistors, c'est-à-dire reliées électriquement, voire formées par une même ligne électriquement conductrice. [0061] Les drains des transistors OTPI, OTP2 sont quant à eux reliés à une ligne de bit respective BLI, BL2. [0062] La ligne de bit BLI permet de coupler l'un des transistors OTPI de la paire à une première entrée El d'un amplificateur de lecture AMP. La ligne de bits BL2 permet de coupler l'autre transistor OTP2 de la paire à une deuxième entrée E2 de l'amplificateur de lecture AMP. [0063] Les autres transistors de l'ensemble ENS de paires P sont couplés à l'amplificateur de lecture AMP de la même manière, et des commutateurs d'entrée respectifs TBL1, TBL2 permettent de sélection les lignes de bits BLI, BL2 des paires voulues en entrées El, E2. [0064] En outre, le moyen de lecture LECT comporte des générateurs de courant de 7 référence IGEN générant un courant de référence IREF tiré sur la première entrée El ou la deuxième entrée E2, selon des positions d'interrupteurs respectifs SW1, SW2. [0065] La figure 5 représente un exemple de réalisation du moyen de lecture différentielle LECT en fonctionnement. [0066] L'amplificateur de lecture AMP est configure pour amplifier une différence entre le courant écoulé sur sa première entrée El. et le courant écoulé sur sa deuxième entrée E2. [0067] A cet égard, les commutateurs d'entrée TBL1, TBL2 sont commandés de façon à connecter les lignes de bits BU, BL2 de la paire de transistors souhaitée. [0068] Le transistor d'accès TA1, TA2 de chaque transistor OTP1, OTP2 est commandé passant par une tension transmise sur les lignes de mots WL1, WL2. De même, les transistors OTP1, OTP2 sont commandés par une tension de commande transmise sur les lignes de commande de grille CGL1, CGL2. [0069] Le transistor OTP1 de la paire est ainsi disposé à écouler un courant de lecture il de la première entrée El vers la masse GND. L'autre transistor OTP2 de la paire est de même disposé à écouler un courant de lecture 12 de la deuxième entrée E2 vers la niasse GND. [0070] Le courant de lecture Ti, 12 étant représentatif de la tension de seuil effective du transistor respectif OTP1, OTP2, la différence des courants 11,12 est représentative de la différence entre les tensions de seuil effectives des paires de transistors OTP1, OTP2. [0071] Ainsi, le moyen de lecture différentielle LECT est capable de mesurer la différence entre les tensions de seuil effectives des paires de transistors OTPI, OTP2. [0072] En outre, un courant supplémentaire IREF, généré par l'un des générateurs de courant de référence IGEN, peut être ajouté à l'un des courants II, 12 écoulés sur les entrées El, E2 via la commande des interrupteurs SW1, SW2. Dans l'exemple représenté, l'interrupteur SW2 est fermé et le courant IREF est ajouté au courant 12 sur la deuxième entrée E2. [0073] Cela permet de mesurer une différence entre les tensions de seuil effectives à partir d'une certaine marge. La valeur de la marge correspond au courant IREF, représentatif d'un écart de tension de référence. [0074] La valeur de marge est choisie notamment en fonction de la précision du moyen de lecture différentielle LECT. [0075] On se réfère désommis à la figure 6. [0076] La figure 6 représente un exemple de différentes valeurs de tensions de seuils Al, Bi, Cl, DI, El, FI de l'un des transistors OTPI de chaque paire de l'ensemble ENS, et les valeurs des tensions de seuil A2, B2, C2, D2, E2, F2 de l'autre transistor OTP2 respectif de chaque paire. 8 [0077] Les valeurs Al-F1, A2-F2 appartiennent toutes à la distribution aléatoire commune DST de tensions de seuil effectives Vtcff. [0078] Le moyen de lecture différentielle LECT selon un exemple de réalisation, par exemple tel que décrit en référence aux figures 4 et 5, est aussi configure pour lire un état logique DAT de chaque paire de transistors OTP1, OTP2. L'état logique DAT est matérialisé par la différence entre les valeurs des tensions de seuil effectives de la paire supérieure à la valeur de marge MRG. [0079] Par exemple, si X1>X2+MRG, alors DAT=1, et si X2>X1+MRG, alors DAT=0, avec X1 l'une quelconque des valeurs Al-F2 et respectivement X2. [0080] Ainsi, des états logiques sont obtenus de façon physiquement non clonable par l'écart aléatoire des valeurs des tensions de seuil effectives des deux transistors d'une paire. Etant donné que ces tensions de seuil effectives sont proches et appartiennent à la distribution aléatoire commune DST, il est impossible par inspections microscopiques de discriminer deux données stockées. [0081] On remarquera sur la figure que certains couples de valeurs de tensions de seuil, Cl C2 et El E2, peuvent être proches au point de présenter un écart inférieur à la valeur de marge MRG. Les paires de transistors présentant ces couples de valeurs sont dites non fiables NF. [0082] On se réfère à nouveau à la figure 2. [0083] Le moyen de lecture différentielle LECT est configure pour identifier des paires P de transistors dites non fiables NF, par exemple selon une mesure différentielle telle que décrite ci-avant en relation avec les figures 4 et 5. Une paire P de transistors OTPI, OTP2 est dite non fiable si la différence entre les tensions de seuil effectives des transistors est inférieure à une valeur de marge, par exemple telle que la valeur de marge MRG décrite ci-avant en relation avec les figures 4 et 5. [0084] Le dispositif DIS comporte enfin un moyen d'écriture ECR capable notamment de générer des impulsions d'écritures IMP. [0085] Les impulsions d'écriture IMP peuvent comportent une application d'une différence de potentiel entre la grille et le drain des transistors suffisante pour injecter des charges dans le diélectrique de grille, par phénomène d'injection de porteurs chauds. [0086] Les phénomènes d'injection par porteurs chauds sont bien connus de l'homme de l'art. Sommairement, des conditions entraînant ce phénomène peuvent être obtenues en appliquant des hautes tensions dans les régions de drain et de grille du transistor. On parle aussi de stress appliqué sur le diélectrique de grille. Par exemple, l'application d'une tension de drain VD=4,5V et d'une tension de grille V0=8V permet de piéger des charges négatives dans un diélectrique de grille en dioxyde de silicium SiO2 par injection de porteurs chauds. Le piégeage de charges négatives dans le diélectrique de grille introduit une augmentation de la valeur de la tension de seuil du transistor. 9 [0087] Aussi, contrairement aux techniques classiques qui créent deux populations de transistors dont les tensions de seuil sont rigoureusement distinctes (par exemple tel qu'illustré par la figure 1A), les impulsions d'écritureIMP sont contrôlées et limitées et permettent de décaler la tension de seuil de façon suffisamment légère pour pouvoir considérer raisonnablement que la nouvelle tension de seuil décalée appartient à la même distribution aléatoire commune. [0088] Le moyen d'écriture ECR, éventuellement en collaboration avec le moyen de lecture LECT, peut selon un exemple de réalisation être configure pour générer les impulsions d'écriture selon la mise en oeuvre décrite ci-après en relation avec la figure 10. [0089] On se réfère à cet égard à la figure 7. [0090] La figure 7 reprend l'exemple représenté en figure 6, dans lequel les tensions de seuil effectives C2 et El de l'un des transistors de chaque paire non fiables NF ont été décalées à des valeurs décalées C2', El '. [0091] Le moyen d'écriture ECR est configure pour décaler la tension de seuil effective C2, El d'un transistor de chaque paire non fiable NF de façon à augmenter la différence entre les tensions de seuil effectives au-delà de la valeur de marge MRG. [0092] Cela permettra de pouvoir lire, de façon fiable dans les paires identifiées non fiables NF, un état logique DAT matérialisé par une différence entre les valeurs des tensions de seuil effectives de la paire supérieure à la valeur de marge MRG. [0093] Bien entendu, d'un point de vue théorique, cela implique une légère modification de la distribution DST initiale en une distribution décalée DST'. Cela étant il est raisonnable de considérer que les valeurs décalées C2' et El' appartiennent à la distribution initiale, c'est-à-dire la distribution aléatoire commune DST obtenue à la fabrication. En effet, en comparaison avec des dishibutions de tensions de seuil de niveau bas Dl et de niveau haut DO (correspondant également à la figure 1A), les distributions DST et DST' sont très similaires et considérées identiques. [0094] En d'autres termes, le moyen d'écriture ECR est configuré pour décaler la tension de seuil effective d'un transistor de chaque paire non fiable NF, de façon contrôlée et limitée à l'intérieur de ladite distribution aléatoire commune DST. [0095] En tout état de cause, on considère que les valeurs des tensions de seuil décalées sont situées à l'intérieur de la distribution aléatoire commune DST tant qu'il est impossible de les distinguer par des techniques de microscopie à balayage. [0096] Les populations de transistors des distributions de tensions de seuil de niveau bas Dl et de niveau haut DO peuvent être distinguées au microscope à balayage, mais il est impossible de faire la distinction entre les populations de transistors des distributions initiale DST et décalée DST'. [0097] La figure 8 est un diagramme en boîtes représentant des résultats de valeurs de tensions de seuil, selon des décalages effectués dans différentes conditions. [0098] Les boîtes du diagramme sont délimitées par les valeurs du premier quartile et troisième quartile et sont coupées par la médiane. Les segments aux extrémités s'étendent jusqu'aux valeurs extrêmes, éventuellement ôtées des données aberrantes. [0099] Les résultats de mesures de tensions de seuil Vteff sont présentés pour quatre po- pulations de transistors Spi, Sp2, Sp3, Sp4, par des boîtes respectives, et suivant six contextes de mesures TO, T1, T2, T3, T4, T5. [0100] Les populations Spi, Sp2, Sp3, Sp4 correspondent à des variantes structurelles des transistors. [0101] Le contexte de mesure TO correspond à des états initiaux des réalisations de transistors. [0102] A l'état initial, chaque population présente des tensions de seuil effectives Vteff dispersées selon une distribution aléatoire, autour de -1,0V à -1,5V. [0103] Le contexte de mesure Ti correspond à des transistors ayant été mis sous un stress de tension pendant 0,1 seconde. Les conditions de stress de tension permettent l'apparition du phénomène d'injection de porteurs chauds dans les diélectriques de grille des transistors. Ainsi des charges sont piégées dans le diélectrique de grille et la tension de seuil effective du transistor est décalée. [0104] Les conditions de stress correspondent par exemple à une tension de drain VD=4,5V et une tension de grille VG=8V. Dans l'exemple de réalisation décrits ci avant en relation avec les figures 4 et 5, une tension de 1V est appliquée à la grille des transistors TA afin de placer les transistors TA à saturation et obtenir des conditions de stress optimales, notamment en matière de population de porteurs chauds dans les régions de drains des transistors TA. Les tensions de seuil décalées dans ces conditions sont centrées autour de 0,0V à 0,5V. [0105] Les contextes de mesure T2 et T3 correspondent aux mêmes conditions de stress pendant des durées respectives de 1,0 s et 2,0 s. [0106] Les valeurs mesurées montrent un décalage supplémentaire de la tension de seuil suite à 1 seconde de stress, sensiblement autour de 1,0V à 1,5V ; et pas d'évolution notable de 1 seconde à 2 secondes de stress. [0107] Les contextes de mesure T4 et T5 correspondent aux transistors ayant été mis sous conditions de stress selon les contextes T2 ou T3, et après des recuit respectifs de 24h et de 72h. [0108] Les valeurs mesurées dans les contextes T4 et T5 sont très similaires, et montrent que les valeurs après recuit sont plus homogènes et ont diminuées. Cela étant la diminution des valeurs ne traduit pas un rétablissement aux valeurs de tensions de seuil initiales, et restent décalées par rapport à ces dernières. Les valeurs des tensions de seuil après recuit sont centrées autour de sensiblement -0,5V à 0,0V. [0109] Les contextes de mesures présentés en relation avec la figure 8 sont des mesures ex- 11 périmentales représentatives du comportement général des transistors face à des conditions de stress. [0110] Bien entendu, les décalages des tensions de seuil effectives mis en oeuvre par le moyen d'écriture ECR de façon contrôlée et limitée à l'intérieur de ladite distribution aléatoire commune DST, sont moins importants que ces mesures expérimentales. [0111] La figure 9 représente un exemple de mise en oeuvre d'un procédé comportant notamment une réalisation de fonction physiquement non clonable. Certaines références se rapportent aux figures 2 à 8 précédemment décrites. [0112] Le procédé comprend une étape 71 de fabrication d'un ensemble ENS de paires P de transistors OTP1, OTP2. La fabrication des transistors est identique de sorte que les transistors fabriqués sont destinés à avoir une même tension de seuil. [0113] Le procédé comprend une dispersion aléatoire 72 des valeurs effectives des tensions de seuil Vteff des transistors. La dispersion est notamment duc à des aléas physiques de fabrication, et ainsi directement accomplie, au moins en partie, lors de l'étape de fabrication 71. La dispersion des valeurs effectives forme une distribution aléatoire commune DST des tensions de seuil des transistors de l'ensemble ENS. [0114] TI pourrait être envisagé de mettre en oeuvre, lors d'une étape dédiée ou lors de l'étape de fabrication 71, des conditions intensifiant la dispersion aléatoire des tensions de seuil. [0115] Le procédé comprend une étape 73 de mesure de la différence entre les tensions de seuil effectives Vteff des paires de transistors, et une identification 74 de paires de transistors dites non fiables NF dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge MRG. [0116] Enfin, le procédé comprend un décalage 75 de la tension de seuil effective d'un transistor de chaque paire non fiable NF, de façon contrôlée et limitée à l'intérieur de ladite distribution aléatoire commune DST. [0117] Le décalage 75 est mis en oeuvre de façon à augmenter la différence entre les tensions de seuil effectives des transistors des paires non fiables NF, au-delà de la valeur de marge MRG. [0118] On se réfère à la figure 10, illustrant un exemple de mise en oeuvre du décalage 75. [0119] Dans cet exemple, le décalage 75 de la tension de seuil effective comprend une séquence d'impulsions d'écriture 751. [0120] Chaque impulsion d'écriture 751 comprend une mise en place de conditions d'obtention d'un phénomène d'injection de porteurs chauds, afin de piéger des charges dans la grille flottante du transistor dont la tension de seuil est décalée. [0121] Dans la séquence, une vérification de marge (752, 753) est faite entre certaines au moins des impulsions d'écriture 751. La vérification de marge comprend une mesure 752 de la différence des valeurs des tensions de seuil effectives de la paire de 12 transistors, après la ou les impulsion(s) d'écriture 751, et puis une comparaison 753 de la différence mesurée avec la valeur de marge MRG. [0122] Si la différence mesurée 752 est inférieure à la valeur de marge MRG (nok), alors un nouveau cycle comprenant une impulsion d'écriture 751 et une vérification de marge 752, 753 est ajouté à la séquence. [0123] Lorsque la différence mesurée 752 est supérieure ou égale à la valeur de marge MRG (ok), alors le décalage 75 prend fin 754. Grâce aux vérifications de marge 752, 753 dans la séquence d'impulsions d'écriture 751, les tensions de seuil ont été décalées de façon contrôlée et limitée afin de pas aboutir à des valeurs de tensions de seuil situées en dehors dc la distribution aléatoire commune DST obtenue à la fabrication. [0124] On se réfère à nouveau à la figure 9. [0125] Le procédé comprendre en outre une étape 76 de lecture d'un état logique DAT d'une paire de transistors matérialisé par une différence entre les valeurs des tensions de seuil effectives Vtcff, supérieure à la valeur de marge MRG. [0126] Les états logiques DAT, ainsi formés dans l'ensemble ENS de paires P de transistors OTP1, OTP2 peuvent par exemple être destinés à former une suite de données aléatoires. [0127] La figure 11 représente un circuit intégré CI comportant un dispositif de fonction physiquement non-clonable DIS tel que décrit précédemment en relation avec les figures 2 à 8, par exemple obtenu par un procédé tel que décrit ci-avant en relation avec les figures 9 et 10. [0128] Dans le dispositif DIS, les états logiques DAT de l'ensemble ENS de paires P de transistors OTP1, OTP2 sont donc destinés à former une suite de données aléatoires. [0129] Dans cet exemple, le circuit intégré CI est capable d'exécuter un procédé de chiffrement comportant un chiffrement CFR de donnée DNC utilisant une clé K, la clé K comprenant la suite de données aléatoires formée et stockée dans l'ensemble ENS de paires de transistors. [0130] Un moyen de chiffrement CFR, incorporé au circuit intégré CI, est configuré pour chiffrer les données DNC en utilisant la clé K. [0131] En outre, le circuit intégré CI peut comporter une mémoire non volatile NVM, comportant des cellules mémoires ayant chacune un transistor à grille flottante, avantageusement fabriqué au cours de la même étape 71 de fabrication de l'ensemble ENS de paires P de transistors OTPI, OTP2. Dans ce cas, les transistors OPT1, OPT2 dans des paires P de l'ensemble ENS sont obtenus par une connexion électrique subséquente des grilles flottantes avec les grilles de commande des structures de transistor à grille flottante ainsi fabriquées. [0132] En résumé il a été présenté une technique de fonction physiquement non clonable, dans laquelle un état logique est défini par la différence relative entre deux in- 13 formations appartenant à une même distribution. Les données ne peuvent pas être récupérées par des méthodologies de l'art connu : ni la microscopie capacitive à balayage (SCM), ni la microscopie électronique à balayage (SEM). La technique ne nécessite pas nécessairement de processus spécifiques et dédiés. [0133] Par ailleurs l'invention n'est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, les exemples de réalisation décrits ci-avant en relation avec les figures 4 et 5 bien qu'ayant trait à un amplificateur de lecture différentielle en courant, la lecture différentielle peut être faite en tension, ou encore le sens du décalage illustré par les figures 6 et 7, bien que représenté dans le sens croissant, peut aussi être décroissant selon une injection de charges de signe opposé. 14 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6]