FR 3086799 A1 20200403 FR 1858870 A 20180927 CAPTEUR D'IMAGES RAPIDE A REGROUPEMENT DE PIXELS DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention porte sur le domaine de l'imagerie rapide, c'est-à-dire des capteurs d'images rapides, ou imageurs « burst », permettant de réaliser des captures d'images à des cadences allant du millier à des milliards d'images par seconde. Pour atteindre des cadences de capture d'images très importantes, il est nécessaire qu'une quantité importante de lumière soit reçue par chaque pixel du capteur afin de réduire au maximum le temps d'exposition nécessaire aux pixels pour recevoir la quantité de lumière suffisante pour réaliser la capture de chaque image. Pour cela, les pixels des imageurs rapides ont des dimensions importantes, par exemple comprises entre environ 10 x 10 iim2 et 50 x 50 Lim2. Chaque pixel comporte un photodétecteur et un circuit de lecture associé au photodétecteur. Le photodétecteur correspond par exemple à une photodiode. Le circuit de lecture correspond par exemple à un amplificateur transimpédance capacitif (ou CTIA pour « Capacitive Translmpedance Amplifier »). Le circuit de lecture est relié à un élément de mémorisation pouvant correspondre à une capacité de stockage lorsque le signal délivré par le circuit de lecture est traité ensuite de manière analogique. L'élément de mémorisation peut également faire partie d'un convertisseur analogique - numérique (ou ADC pour « Analog Digital Converter ») qui comporte en entrée au moins une charge capacitive assurant un stockage temporaire du signal délivré par le circuit de lecture et reçu par l'ADC. Il est également possible d'avoir au moins une capacité présente entre le circuit de lecture et l'ADC, par exemple dans un circuit de type échantillonneur-bloqueur, et formant également un élément de mémorisation. La figure 1 représente schématiquement un exemple de réalisation d'un pixel 10 d'un capteur d'images rapide. Ce pixel 10 comporte un photodétecteur correspondant ici à une photodiode 12. La photodiode 12 est reliée à un circuit de lecture du pixel comprenant ici un CTIA formé par un amplificateur opérationnel 14, une capacité 2 d'intégration 16 couplant la sortie de l'amplificateur 14 à une première entrée de l'amplificateur 14, et un interrupteur de réinitialisation 18 relié en parallèle à la capacité 16. La photodiode 12 est reliée à la première entrée de l'amplificateur 14. Un potentiel électrique de référence « Vref » est appliqué sur une deuxième entrée de l'amplificateur 5 14. La sortie de l'amplificateur 14 est reliée à l'entrée d'un circuit 20 pouvant être un ADC ou un circuit de mémorisation analogique. L'entrée du circuit 20 présente une charge capacitive 19 qui assure une fonction de mémorisation ou d'échantillonnage temporaire du signal délivré par l'amplificateur 14. Afin d'augmenter la cadence de capture d'images par l'imageur, il est 10 possible de réaliser un « binning » de pixels, c'est-à-dire un regroupement de pixels. Chaque groupe de pixels, appelé macro-pixel, est dans ce cas considéré comme délivrant une seule information d'image en sortie du macro-pixel. Les photodétecteurs d'un macropixel délivrent des signaux à l'entrée d'un circuit de lecture d'un seul des pixels du macropixel afin que ce circuit de lecture réalise la lecture de tous les signaux reçus depuis les 15 photodétecteurs. Ce regroupement de pixels permet d'augmenter la cadence de capture d'images puisque les informations délivrées par les pixels d'un même macro-pixel sont considérées non pas comme plusieurs informations à traiter individuellement les unes après les autres mais comme une unique information à traiter. Par exemple, si un tel 20 regroupement est réalisé en formant des macro-pixels composés de deux pixels, la vitesse de lecture du capteur peut être multipliée par deux. En outre, la surface de capture totale d'un macro-pixel est plus importante que la surface individuelle de chaque pixel, ce qui contribue à l'augmentation de la cadence de capture en raison de la plus grande sensibilité apportée par la plus grande surface de capture du macro-pixel pour chaque information à 25 traiter. La figure 2 représente schématiquement un exemple de réalisation de deux pixels 10.1 et 10.2, chacun formé par des composants analogues à ceux du pixel 10 précédemment décrit en lien avec la figure 1, et groupés pour former un seul macro-pixel. Pour cela, les photodiodes 12.1, 12.2 sont reliées à l'entrée d'un des circuits de lecture réalisant la lecture des courants délivrés par les deux photodiodes 12.1, 12.2. Cette liaison 3 est obtenue via la fermeture d'un interrupteur 22 permettant de relier la photodiode 12.2 du deuxième pixel 10.2 à l'entrée du CTIA du premier pixel 10.1. La sortie du CTIA du deuxième pixel 10.2 est déconnectée de l'ADC 20.2 associé au deuxième pixel 10.2 en ouvrant un autre interrupteur 21 interposé entre la sortie du CTIA du deuxième pixel 10.2 5 et l'ADC 20.2. Dans le premier pixel 10.1, la sortie du CTIA est bien reliée électriquement à l'ADC 20.1 associé au premier pixel 10.1. Ainsi, seul le CTIA du premier pixel 10.1 réalise la lecture des signaux délivrés par les photodiodes 12.1, 12.2 des deux pixels 10.1, 10.2. Lors d'une capture d'image, les deux photodiodes 12.1 et 12.2 délivrent chacune un courant en entrée du CTIA 10 du premier pixel 10.1 qui réalise la lecture de la somme de ces deux courants. Le signal délivré en sortie du CTIA du premier pixel 10.1 est mémorisé et converti par l'ADC 20.1 associé au premier pixel 10.1. Avec un tel regroupement de pixels, la vitesse de fonctionnement des éléments de mémorisation (les ADC associés aux charges capacitives 19 dans les exemples 15 précédents) est faiblement impactée par ces regroupements, du fait que les ADC traiteront plus rapidement moins de pixels. Par contre, ce regroupement de pixels impose aux circuits de lecture de fonctionner plus rapidement par rapport à la configuration initiale où tous les circuits de lecture des pixels fonctionnaient en parallèle, afin d'aboutir à la cadence de capture d'images souhaitée. Or, ce fonctionnement plus rapide des circuits de lecture peut 20 poser un problème vis-à-vis de la charge des capacités formant les éléments de mémorisation, le temps disponible pouvant ne pas être suffisant pour que, pour chaque groupe de pixels, le circuit de lecture qui est actif puisse charger suffisamment la capacité de l'élément de mémorisation associé au groupe de pixels. Une solution à ce problème consiste à augmenter les dimensions des 25 composants (notamment des transistors) des circuits de lecture. Ce surdimensionnement des composants des circuits de lecture permet d'augmenter la cadence de fonctionnement de ces circuits, mais cette solution pose dans ce cas un problème d'encombrement des composants des circuits de lecture dans les pixels. De plus, cette solution n'est pas optimale lors d'une utilisation standard du capteur, c'est-à-dire lorsque celui-ci n'est pas configuré 30 pour réaliser un regroupement de pixels. 4 EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un capteur d'images rapide ne présentant pas les inconvénients décrits ci-dessus, c'est-à-dire qui soit configurable pour réaliser un regroupement de pixels (« binning ») compatible avec une 5 cadence de capture élevée, et cela sans surdimensionnement des composants des circuits de lecture par rapport à un même capteur fonctionnant sans regroupement de pixels. Pour cela, la présente invention propose un capteur d'images, comprenant au moins une matrice de pixels dans laquelle chaque pixel comporte au moins : 10 - un photodétecteur ; - un circuit de lecture comprenant une entrée couplée, ou connectée, au photodétecteur du pixel, et configuré pour délivrer en sortie un signal de lecture représentatif d'un signal de photodétection délivré par le photodétecteur ; et dans lequel le capteur d'images comporte également des moyens de 15 regroupement de pixels configurés pour former des macro-pixels tels que dans chaque macro-pixel, les entrées des circuits de lecture d'au moins deux pixels sont couplées l'une à l'autre, et les sorties des circuits de lecture desdits au moins deux pixels sont couplées à l'entrée d'un seul élément de mémorisation comprenant au moins une capacité. Dans ce capteur d'images, lors d'un regroupement de pixels, les circuits 20 de lecture des pixels regroupés dans un même macro-pixel sont couplés, ou connectés, en parallèle et se comportent comme un plus large circuit de lecture résultant, réalisant la lecture de la somme des signaux de photodétection délivrés par les photodétecteurs. Les signaux de lecture délivrés en sortie des circuits de lecture sont ensuite envoyés à l'entrée d'un seul élément de mémorisation. Ce fonctionnement en parallèle des circuits de lecture 25 permet au capteur d'images de fonctionner avec des cadences de capture importantes, sans que cela pose des problèmes de charge des capacités des éléments de mémorisation puisque dans cette configuration, les sortances des circuits de lecture se cumulent, ce qui permet de réaliser une charge rapide des capacités des éléments de mémorisation, et cela 5 sans avoir à surdimensionner les composants des circuits de lecture par rapport à un capteur d'images similaire dans lequel les pixels ne sont pas regroupés. Un macro-pixel désigne plusieurs pixels regroupés tels que, lors d'une lecture des pixels, les signaux de lecture délivrés par les circuits de lecture de ces pixels 5 soient considérés ensemble comme une seule information globale représentative du signal lumineux capturé au niveau de l'ensemble du macro-pixel. Le terme « couplé » est utilisé dans ce document pour désigner une liaison ou une connexion, de préférence électrique, pouvant être directe ou indirecte entre deux éléments couplés l'un à l'autre, c'est-à-dire avec ou sans élément intermédiaire 10 interposé entre les deux éléments couplés l'un à l'autre. Chaque macro-pixel est formé d'au moins deux pixels, et comporte avantageusement un nombre de pixels compris entre environ 2 et 10 pixels. Les circuits de lecture du capteur d'images peuvent être similaires les uns des autres. 15 Un élément de mémorisation correspond ici à un composant ou un circuit électronique assurant une fonction de mémorisation, temporaire ou non. La fonction principale de l'élément de mémorisation peut être une fonction de mémorisation, ou bien une autre fonction, comme par exemple une fonction de conversion analogique numérique ou une fonction d'échantillonnage temporaire lorsque l'élément de conversion 20 correspond à une charge capacitive d'un ADC. La sortie de chaque circuit de lecture peut être couplée à une entrée d'un élément de mémorisation, et les moyens de regroupement de pixels peuvent comporter des interrupteurs de connexion des circuits de lecture interposés entre les sorties des circuits de lecture et les entrées des éléments de mémorisation. Lors d'un fonctionnement 25 du capteur d'images dans lequel les pixels sont regroupés pour former des macro-pixels, une partie des interrupteurs de connexion des circuits de lecture peuvent être ouverts afin que dans chaque macro-pixel, les sorties des circuits de lecture des pixels du macro-pixel ne soient couplées qu'à un seul élément de mémorisation assurant au moins une mémorisation des signaux de lecture délivrés par les circuits de lecture des pixels formant 6 le macro-pixel. En conservant ces interrupteurs de connexion fermés, le capteur peut fonctionner de manière standard, c'est-à-dire sans réaliser de regroupement de pixels. La matrice de pixels peut être disposée dans un premier substrat, et les éléments de mémorisation peuvent être disposés dans un deuxième substrat distinct et 5 superposé au premier substrat. Les circuits de lecture peuvent être disposés dans le premier substrat, par exemple au sein des pixels, ou dans le deuxième substrat. Chaque pixel peut avoir des dimensions comprises entre environ 10 x 10 kt m2 et 50 x 50 µm2. Les signaux de photodétection peuvent correspondre à des courants de 10 photodétection, et les signaux de sortie des circuits de lecture, appelés signaux de lecture, peuvent correspondre à des tensions de lecture. Chaque élément de mémorisation peut correspondre à une charge capacitive d'un convertisseur analogique / numérique (ADC), ou à une capacité de stockage, ou à une capacité présente entre le circuit de lecture et l'ADC. 15 Chaque photodétecteur peut comporter au moins une photodiode. Selon un premier mode de réalisation, chaque circuit de lecture peut comporter au moins un amplificateur transimpédance capacitif. Chaque amplificateur transimpédance capacitif peut comporter au moins : 20 - un amplificateur opérationnel ; - une capacité d'intégration couplant la sortie de l'amplificateur opérationnel à une première entrée de l'amplificateur opérationnel, et - un interrupteur de réinitialisation couplé en parallèle à la capacité d'intégration ; 25 - un interrupteur de connexion de la capacité d'intégration interposé entre l'entrée de l'amplificateur opérationnel et une première électrode de la capacité d'intégration. Dans chaque macro-pixel, lorsque le capteur d'images fonctionne en réalisant un regroupement de pixels, l'interrupteur de connexion de la capacité 30 d'intégration d'un seul circuit de lecture peut être en position fermée, le ou les autres 7 interrupteurs de connexion de la capacité d'intégration du ou des autres circuits de lecture du macro-pixel pouvant être en position ouverte, afin de ne coupler qu'une seule capacité d'intégration d'un des circuits de lecture en parallèle des amplificateurs opérationnels des circuits de lecture du macro-pixel. Le fait de ne laisser qu'une seule capacité d'intégration 5 connectée au sein d'un macro-pixel permet d'intégrer la totalité des photocourants générés par les photodétecteurs du macro-pixel sur une plus faible capacité, et ainsi bénéficier d'un plus fort gain en tension en sortie du circuit de lecture puisque cette capacité sera plus rapidement remplie. Selon un deuxième mode de réalisation, chaque circuit de lecture peut 10 comporter au moins : - un premier transistor de remise à zéro du pixel, - un deuxième transistor monté en drain commun comprenant sa grille formant l'entrée du circuit de lecture couplée au photodétecteur associé au circuit de lecture, et 15 - un troisième transistor de sélection configuré pour connecter le circuit de lecture à une ligne de sortie, comprenant une première électrode de source ou de drain couplée au deuxième transistor et une deuxième électrode de source ou de drain formant la sortie du circuit de lecture qui est couplée à une ligne de sortie. Selon un troisième mode de réalisation, chaque circuit de lecture peut 20 être associé à plusieurs pixels configurés pour réaliser une détection de gammes de longueurs d'onde différentes et destinés à être lus successivement par le circuit de lecture, le circuit de lecture pouvant comporter au moins : - plusieurs transistors de transfert comprenant chacun une première électrode de source ou de drain couplée au photodétecteur de l'un des pixels associés au 25 circuit de lecture, - un premier transistor de remise à zéro des pixels associés au circuit de lecture, - un deuxième transistor monté en drain commun comprenant sa grille formant l'entrée du circuit de lecture qui est couplée aux photodétecteurs des pixels 30 associés au circuit de lecture par l'intermédiaire des transistors de transfert, et 8 - un troisième transistor de sélection configuré pour connecter le circuit de lecture à une ligne de sortie, comprenant une première électrode de source ou de drain couplée au deuxième transistor et une deuxième électrode de source ou de drain formant la sortie du circuit de lecture qui est couplée à une ligne de sortie. 5 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un exemple de réalisation d'un pixel d'un 10 capteur d'images rapide de l'art antérieur ; - la figure 2 représente un exemple de réalisation de deux pixels regroupés formant un macro-pixel d'un capteur d'images rapide de l'art antérieur ; - la figure 3 représente schématiquement un capteur d'images, objet de la présente invention ; 15 - la figure 4 représente un capteur d'images comprenant plusieurs pixels regroupés dans un macro-pixel, selon un premier mode de réalisation ; - la figure 5 représente un capteur d'images comprenant plusieurs pixels regroupés dans un macro-pixel, selon un deuxième mode de réalisation ; - la figure 6 représente un capteur d'images comprenant plusieurs 20 pixels regroupés dans un macro-pixel, selon un troisième mode de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas 25 nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. 9 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 3 qui représente schématiquement un capteur d'images 100 selon un exemple de réalisation particulier. Le capteur 100 correspond à un capteur d'images rapide, ou imageur 5 « burst ». Dans cet exemple de réalisation, le capteur 100 est réalisé sous la forme d'un circuit électronique 3D (tridimensionnel) et comporte une matrice de pixels 110 formée dans un premier substrat 102 et des circuits électroniques de traitement réalisés dans le premier substrat 102 et dans un deuxième substrat 104 distinct du premier substrat 102 et superposé au premier substrat 102. 10 Le capteur 100 comporte des moyens de regroupement de pixels, ou de « binning », permettant de former, à partir des pixels 110 de la matrice, des macro-pixels, afin d'augmenter la cadence de capture d'images du capteur 100 (générant toutefois des images comprenant chacune moins de pixels que les images obtenues lorsque les pixels ne sont pas regroupés en macro-pixels). 15 La figure 4 représente trois pixels 110, référencés 110.1, 110.2 et 110.3, du capteur 100 regroupés au sein d'un seul macro-pixel, selon un premier mode de réalisation. Chacun des trois pixels 110 comporte un photodétecteur 112 (référencés 112.1, 112.2 et 112.3 sur la figure 4), correspondant par exemple à une photodiode. 20 Chacun des trois pixels 110 comporte également un circuit de lecture. Chaque circuit de lecture est réalisé au sein d'un des pixels. Dans ce premier mode de réalisation, les circuits de lecture correspondent à des CTIA comprenant chacun un amplificateur opérationnel (AOP) 114 (référencés 114.1, 114.2 et 114.3 sur la figure 4), une capacité d'intégration 116 (référencées 116.1, 116.2 et 116.3 sur la figure 4) et un 25 interrupteur de réinitialisation 118 (référencés 118.1, 118.2 et 118.3 sur la figure 4). Les photodétecteurs 112 et les circuits de lecture qui leur sont associés sont ici réalisés dans le premier substrat 102. La sortie de chacun des circuits de lecture est couplée à un élément de mémorisation correspondant ici à une charge capacitive 119 10 (référencées 119.1, 119.2 et 119.3) d'un ADC 120 (référencés 120.1, 120.2 et 120.3). Les ADC 120 sont ici réalisés dans le deuxième substrat 104. Des premières liaisons électriques 122 couplent électriquement entre elles les entrées des circuits de lecture, et des deuxièmes liaisons électriques 124 couplent 5 électriquement entre elles les sorties des circuits de lecture. Les circuits de lecture sont ainsi couplés en parallèle les uns des autres. Des interrupteurs 126 (référencés 126.1, 126.2 et 126.3 sur la figure 4) de connexion des capacités d'intégration 116 sont interposés entre des premières électrodes des capacités d'intégration 116 et les entrées des amplificateurs 114, et des interrupteurs 10 128 (référencés 128.1 à 128.4 sur la figure 4) de connexion des pixels 110 sont interposés sur les premières et deuxièmes liaisons électriques 122, 124, entre les pixels 110. Sur l'exemple représenté sur la figure 4, les interrupteurs 126.2, 126.3 sont en position ouverte, et l'interrupteur 126.1 est en position fermée afin que seule la capacité d'intégration 116.1 soit couplée en parallèle aux trois amplificateurs 114, les deux 15 autres capacités d'intégration 116.2 et 116.3 étant déconnectées des circuits de lecture. Dans la configuration représentée sur la figure 4, les trois pixels 110.1, 110.2 et 110.3 forment un seul macro-pixel, les interrupteurs 128.1 à 128.4 étant en position fermée afin de relier en parallèle les circuits de lecture des trois pixels 110.1, 110.2 et 110.3. Lors d'une capture d'images, les trois photodétecteurs 112.1, 112.2, 112.3 20 délivrent des courants de photodétection sur les entrées des trois amplificateurs opérationnels 114.1, 114.2, 114.3. Ainsi, les trois amplificateurs 114.1, 114.2, 114.3 des trois circuits de lecture coopèrent pour lire les signaux de photodétection délivrés par les photodiodes 112 des trois pixels 110.1, 110.2 et 110.3. La sortie de chacun des circuits de lecture des pixels 110 est couplée à 25 l'entrée d'un des ADC 120. Afin que le signal lu par les trois circuits de lecture soit envoyé à l'entrée d'un seul ADC 120, des interrupteurs 130 (référencés 130.1, 130.2 et 130.3 sur la figure 4) de connexion des circuits de lecture sont interposés entre la sortie de chaque circuit de lecture et l'entrée de chaque ADC 120. Dans la configuration représentée sur la figure 4, les deux interrupteurs 130.2 et 130.3 sont en position ouverte et l'interrupteur 11 130.1 est en position fermée afin que seul l'ADC 120.1 reçoive en entrée les signaux de lecture délivrés par les circuits de lecture des pixels 110. La mise en parallèle des amplificateurs 114 permet de cumuler leur sortance afin que la charge de la capacité de stockage de l'ADC 120.1 ne soit pas ralentie à 5 cause du regroupement de pixels réalisé. Le capteur 100 comporte d'autres éléments électroniques de traitement auxquels les sorties des ADC 120, ou plus généralement les sorties des circuits de lecture, sont couplées. Ces éléments électroniques ne sont pas décrits en détail ici, ni pour les autres modes de réalisation. 10 Dans le premier mode de réalisation décrit ci-dessus, les éléments de mémorisation auxquels les sorties des circuits de lecture des pixels sont couplées correspondent à des charges capacitives des ADC. En variante, ces éléments de mémorisation peuvent correspondre à des circuits électroniques différents de ces ADC, mais comportant au moins une capacité. De tels circuits de mémorisation sont par exemple 15 décrits dans le document « In-Pixel Storage Techniques for CMOS Burst-Mode Ultra-High- Speed Imagers » de L. Wu et al., 2017, : Conference: 2017 International Image Sensors Workshop, Hiroshima, Japan. Selon une autre variante, les éléments de mémorisation auxquels les sorties des circuits de lecture des pixels sont couplées peuvent correspondre à des capacités de stockage temporaire de circuits de type échantillonneur-bloqueur. Selon 20 une autre variante, pour un capteur fonctionnant en analogique, les éléments de mémorisation peuvent correspondre à des capacités de stockage. En outre, le regroupement de pixels décrit ci-dessus en lien avec les pixels de la figure 4 est tel que chaque macro-pixel peut comporter un nombre de pixels compris entre environ 2 et 10. 25 Dans le premier mode de réalisation décrit ci-dessus, le circuit de lecture de chaque pixel 110 comporte un CTIA. La figure 5 représente deux pixels 110.1, 110.2 du capteur 100 selon un deuxième mode de réalisation et dans lesquels les circuits de lecture des pixels 110 ne comportent pas de CTIA mais correspondent à des circuits de type 3T (à trois transistors). Les transistors des circuits de lecture correspondent par exemple à des 30 transistors à effet de champ, avantageusement des MOSFET. 12 Dans ce deuxième mode de réalisation, chaque circuit de lecture comporte un premier transistor 140 (référencés 140.1 et 140.2 sur la figure 5) permettant de remettre à zéro les pixels 110, via l'application de la tension de remise à zéro VRAI aux bornes des photodétecteurs 112 lorsque les premiers transistors 140 sont à l'état passant. 5 Chaque circuit de lecture comporte également un deuxième transistor 142 (référencés 142.1 et 142.2 sur la figure 5) monté en drain commun (et également appelé « source follower » en anglais) dont la grille formant l'entrée du circuit de lecture est couplée au photodétecteur 112 associé au circuit de lecture. Du fait que les deux pixels 110.1, 110.2 sont ici regroupés pour former un macro-pixel, les grilles des deuxièmes 10 transistors 142.1 et 142.2 sont couplées électriquement l'une à l'autre par la liaison électrique 122 et l'interrupteur 128, couplant ainsi l'une à l'autre les entrées des deux circuits de lecture des pixels 110.1, 110.2. L'interrupteur 128 permet de mettre en commun les photodétecteurs 112 ou de les séparer, selon le mode de fonctionnement souhaité (binning ou non). 15 Chaque circuit de lecture comporte également un troisième transistor 144 (référencés 144.1 et 144.2 sur la figure 5) configuré pour connecter le circuit de lecture à la ligne de sortie 146 et comprenant une première électrode de source ou de drain (drain dans le cas d'un troisième transistor 144 NMOS comme sur l'exemple de la figure 5) couplée au deuxième transistor 142 (reliée à la source du deuxième transistor 142 NMOS 20 sur l'exemple de la figure 5), et une deuxième électrode de source ou de drain (source sur l'exemple de la figure 5) formant la sortie du circuit de lecture et qui est couplée à la ligne de sortie 146 de la matrice de pixel. Les circuits de lecture des deux pixels 110.1, 110.2 délivrent sur la ligne 146 les signaux de lecture délivrés par les deuxièmes transistors 142 lorsque les troisièmes transistors 144 sont à l'état passant. Ainsi, les sorties des circuits de 25 lecture de deux pixels 110.1, 110.2 sont couplées électriquement l'une à l'autre de manière à délivrer en sortie une seule information d'image par macro-pixel. Les sorties des circuits de lecture des deux pixels 110.1, 110.2 sont couplées, par l'intermédiaire de la ligne 146, à l'entrée d'un élément de mémorisation correspondant ici à une capacité de stockage 148. Un transistor 149 permet de polariser le 13 circuit de lecture, lequel impose une tension de lecture dans la capacité de stockage 148 à travers la ligne de sortie 146. Comme dans le premier mode de réalisation, la mise en parallèle des circuits de lecture permet de sommer les courants des signaux de délivrés par les 5 deuxièmes transistors 142, ces signaux de lecture étant envoyés à l'entrée d'un seul circuit de mémorisation correspondant à la capacité de stockage 148. La figure 6 représente huit pixels 110.1 - 110.8 du capteur 100 selon un troisième mode de réalisation dans lesquels les circuits de lecture des pixels 110 correspondent à des circuits de type 1,75 T (1,75 transistors). Les transistors des circuits de 10 lecture correspondent par exemple à des transistors à effet de champ, avantageusement des MOSFET. Dans les deux précédents modes de réalisation décrits ci-dessus, tous les pixels groupés dans chaque macro-pixel sont destinés à être lus simultanément, et chaque photodétecteur comporte un circuit de lecture qui lui est associé. Dans le troisième mode 15 de réalisation décrit ici, chaque circuit de lecture est associé à plusieurs pixels destinés à être lus successivement par le circuit de lecture et qui peuvent être configurés pour réaliser une détection de différentes gammes de longueurs d'onde. Sur l'exemple de la figure 6, les pixels 110 sont agencés en formant une matrice de Bayer tels que : - les pixels 110.1 et 110.5 sont destinés à réaliser une détection de 20 longueurs d'onde correspondant à la couleur bleue ; - les pixels 110.2 et 110.6 sont destinés à réaliser une détection de longueurs d'onde correspondant à la couleur rouge ; - les pixels 110.3, 110.4, 110.7 et 110.8 sont destinés à réaliser une détection de longueurs d'onde correspondant à la couleur verte. 25 D'autres configurations, en termes de nombres de pixels et/ou de gammes de longueurs d'onde détectées, sont possibles. Les pixels 110.1 - 110.4 sont associés à un premier circuit de lecture, et les pixels 110.5 - 110.8 sont associés à un deuxième circuit de lecture. 14 Chaque pixel 110 comporte un photodétecteur 112 (référencés 112.1 112.8 sur la figure 6). Chaque photodétecteur 112 est couplé à l'un des deux circuits de lecture des pixels 110. Les circuits de lecture des pixels 110 comportent des transistors de 5 transfert (« tranfert gate » en anglais) 150 (référencés 150.1 - 150.8) comprenant chacun une première électrode de source ou de drain couplée au photodétecteur 112 de l'un des pixels associés au circuit de lecture et permettant chacun, à l'état passant, de délivrer le signal de photodétection généré par le photodétecteur 112 au circuit de lecture qui lui est associé. 10 Les autres composants formant les circuits de lecture sont partagés par plusieurs pixels, ici par quatre pixels. Pour les quatre pixels 110.1 - 110.4, ces composants correspondent à : - un premier transistor 140.1 permettant de remettre à zéro les pixels 110.1 - 110.4 en appliquant la tension d'alimentation VRAz aux bornes des photodétecteurs 15 112 lorsque le premier transistor 140.1 est à l'état passant et que les transistors de transfert 150 des pixels à remettre à zéro sont également à l'état passant ; - un deuxième transistor 142.1 monté en drain commun et comprenant sa grille formant l'entrée du circuit de lecture qui est couplée aux photodétecteurs 112 des pixels 110.1- 110.4; 20 - un troisième transistor 144.1 configuré pour connecter le circuit de lecture à la ligne de sortie 146, et ainsi autoriser une lecture séquentielle des pixels associés au circuit de lecture, comprenant une première électrode de source ou de drain couplée au deuxième transistor 142.1 et une deuxième électrode de source ou de drain formant la sortie du circuit de lecture qui est couplée à la ligne de sortie 146 de la matrice de pixels. 25 Le circuit de lecture des pixels 110.1 - 110.4 délivre un signal sur la ligne de sortie 146 lorsque le troisième transistor 144 est à l'état passant. En outre, le circuit de lecture des quatre autres pixels 110.5 - 110.8 est analogue à celui des quatre pixels 110.1 - 110.4. Du fait que les pixels 110.1 - 110.8 sont ici regroupés pour former un 30 macro-pixel, les grilles des deuxièmes transistors 142.1 et 142.2 sont couplées 15 électriquement l'une à l'autre par la liaison électrique 122 et l'interrupteur 128 (en position fermée lors d'un regroupement de pixels), couplant ainsi l'une à l'autre les entrées des deux circuits de lecture des pixels 110.1 - 110.8. De plus, les sorties des circuits de lecture de pixels 110.1 - 110.8 sont 5 couplées électriquement l'une à l'autre de manière à délivrer en sortie, à un instant donné, une seule information d'image par macro-pixel. Les sorties des circuits de lecture des deux pixels 110.1, 110.2 sont couplées, par l'intermédiaire de la ligne de sortie 146, à l'entrée d'un circuit de mémorisation dont l'information est ici numérisée grâce à la capacité de stockage présente 10 dans l'ADC 120. Comme dans les précédents modes de réalisation, la mise en parallèle des circuits de lecture permet de sommer les courants de sortie des circuits de lecture délivrés en même temps par les deuxièmes transistors 142, ces signaux de lecture étant envoyés à l'entrée d'un seul circuit de mémorisation inclus dans l'ADC 120. 15 Dans les modes de réalisation précédemment décrits, les signaux délivrés par tous les pixels sont lus. Selon un autre exemple de regroupement de pixels, il est possible qu'au sein d'un macro-pixel, certains pixels soient inactifs. Par exemple, il est possible de réaliser des macro-pixels chacun formé de dix pixels et dans lesquels les informations délivrées par seulement cinq de ces dix pixels sont lues, les cinq autres pixels 20 étant considérés comme inactifs (les informations délivrées par ces cinq pixels inactifs ne sont pas lues). Les informations délivrées par les cinq pixels lus sont groupées pour former une seule information de lecture du macro-pixel. Un tel regroupement permet de multiplier par dix la cadence de lecture de l'imageur. REVENDICATIONS1. Capteur d'images (100), comprenant au moins une matrice de pixels (110) dans laquelle chaque pixel (110) comporte au moins : - un photodétecteur (112) ; - un circuit de lecture (114, 116, 118, 140, 142, 144, 150) comprenant une entrée couplée au photodétecteur (112) du pixel (110), et configuré pour délivrer en sortie un signal de lecture représentatif d'un signal de photodétection destiné à être délivré par le photodétecteur (112) ; et dans lequel le capteur d'images (100) comporte également des moyens (122, 124, 126, 128, 130) de regroupement de pixels (110) configurés pour former des macro-pixels tels que dans chaque macro-pixel, les entrées des circuits de lecture d'au moins deux pixels (110) sont couplées l'une à l'autre, et les sorties des circuits de lecture desdits au moins deux pixels (110) sont couplées à l'entrée d'un seul élément de mémorisation (119, 148) comprenant au moins une capacité. 2. Capteur d'images (100) selon la revendication 1, dans lequel la sortie de chaque circuit de lecture (114, 116, 118) est couplée à une entrée d'un élément de mémorisation (119), et dans lequel les moyens de regroupement de pixels (110) comportent des interrupteurs (130) de connexion des circuits de lecture (114, 116, 118) interposés entre les sorties des circuits de lecture (114, 116, 118) et les entrées des éléments de mémorisation (119). 3. Capteur d'images (100) selon l'une des revendications précédentes, dans lequel la matrice de pixels (110) est disposée dans un premier substrat (102), et les éléments de mémorisation (119, 148) sont disposés dans un deuxièmes substrat (104) distinct et superposé au premier substrat (102). 17 4. Capteur d'images (100) selon l'une des revendications précédentes, dans lequel les signaux de photodétection correspondent à des courants de photodétection, et les signaux de lecture correspondent à des tensions de lecture. 5 5. Capteur d'images (100) selon l'une des revendications précédentes, dans lequel chaque élément de mémorisation correspond à une charge capacitive (119) d'un convertisseur analogique / numérique (120), ou à une capacité de stockage (148), ou à une capacité présente entre le circuit de lecture et le convertisseur analogique / numérique (120). 10 6. Capteur d'images (100) selon l'une des revendications précédentes, dans lequel chaque circuit de lecture (114, 116, 118) comporte au moins un amplificateur transimpédance capacitif. 15 7. Capteur d'images (100) selon la revendication 6, dans lequel chaque amplificateur transimpédance capacitif comporte au moins : - un amplificateur opérationnel (114) ; - une capacité d'intégration (116) couplant la sortie de l'amplificateur opérationnel (114) à une première entrée de l'amplificateur opérationnel (114), et 20 - un interrupteur (118) de réinitialisation couplé en parallèle à la capacité d'intégration (116) ; - un interrupteur (126) de connexion de la capacité d'intégration (116) interposé entre l'entrée de l'amplificateur opérationnel (114) et une première électrode de la capacité d'intégration (116) . 25 8. Capteur d'images (110) selon l'une des revendications 1 à 5, dans lequel chaque circuit de lecture comporte au moins : - un premier transistor (140) de remise à zéro du pixel (110), 18 - un deuxième transistor (142) monté en drain commun comprenant sa grille formant l'entrée du circuit de lecture couplée au photodétecteur (112) associé au circuit de lecture, et - un troisième transistor (144) de sélection configuré pour connecter le 5 circuit de lecture à une ligne de sortie (146), comprenant une première électrode de source ou de drain couplée au deuxième transistor (142) et une deuxième électrode de source ou de drain formant la sortie du circuit de lecture qui est couplée à la ligne de sortie (146). 9. Capteur d'images (100) selon l'une des revendications 1 à 5, dans 10 lequel chaque circuit de lecture est associé à plusieurs pixels (110) configurés pour réaliser une détection de gammes de longueurs d'onde différentes et destinés à être lus successivement par le circuit de lecture, le circuit de lecture comportant au moins : - plusieurs transistors (150) de transfert comprenant chacun une première électrode de source ou de drain couplée au photodétecteur (112) de l'un des 15 pixels (110) associés au circuit de lecture, - un premier transistor (140) de remise à zéro des pixels associés au circuit de lecture, - un deuxième transistor (142) monté en drain commun comprenant sa grille formant l'entrée du circuit de lecture qui est couplée aux photodétecteurs (112) des 20 pixels (110) associés au circuit de lecture par l'intermédiaire des transistors (150) de transfert, et - un troisième transistor (144) de sélection configuré pour connecter le circuit de lecture à une ligne de sortie (146), comprenant une première électrode de source ou de drain couplée au deuxième transistor (142) et une deuxième électrode de source ou 25 de drain formant la sortie du circuit de lecture qui est couplée à la ligne de sortie (146).