FR 3091017 A1 20200626 FR 1873848 A 20181221 Description Titre de l'invention : Mémoire de puce électronique Domaine technique [0001] La présente description concerne de façon générale les dispositifs électroniques, en particulier les puces électroniques de circuit intégré. La présente description s'applique typiquement aux mémoires, en particulier les mémoires à programmation irréversible, et aux générateurs de fonctions physiquement inclonables. Technique antérieure [0002] Une mémoire comprend typiquement des cellules mémoire, généralement disposées en matrice. Dans une mémoire à programmation irréversible, chaque cellule est initialement programmable une seule fois. Après une unique programmation, les cellules à programmation irréversible ne sont plus programmables et sont accessibles en lecture seule, la mémoire devenant alors une mémoire morte. [0003] Des générateurs de fonctions physiquement inclonables sont typiquement utilisés pour cryptcr les données d'une mémoire, dans le but de protéger la mémoire contre un accès aux données par une personne non autorisée. [0004] 11 serait souhaitable de pouvoir améliorer la protection contre des attaques visant à se procurer des données stockées dans des mémoires, en particulier des mémoires mortes. Résumé de l'invention 100051 Un mode de réalisation pallie tout ou partie des inconvénients des mémoires connues et en particulier des mémoires connues à programmation irréversible. 100061 Un mode de réalisation pallie tout ou partie des inconvénients des générateurs connus de fonctions physiquement inclonables. 100071 Selon un aspect, un mode de réalisation prévoit un dispositif comprenant : au moins trois cellules mémoire ; pour chaque cellule, une première région semiconductrice dopée et un interrupteur reliant la cellule à la première région ; et des premières zones semiconductrices dopées connectant ensemble les premières régions. 100081 Selon un mode de réalisation, les premières zones et les premières régions sont situées dans une même couche semiconductrice, de préférence recouvrant une couche isolante. 100091 Selon un mode de réalisation, le dispositif comprend en outre une piste conductrice connectant ensemble les premières régions. 100101 Selon un mode de réalisation, chaque interrupteur comprend un transistor comprenant une grille, lesdites grilles étant disjointes et ayant des formes allongées colinéaires. 100111 Selon un mode de réalisation, chaque cellule comprend un ou plusieurs points 2 mémoire à programmation irréversible, chacun comprenant une deuxième zone semiconductrice et une grille située sur la deuxième zone. [0012] Selon un mode de réalisation, le dispositif comprend une région conductrice dé- finissant les grilles des points mémoire. [0013] Selon un mode de réalisation, ladite région conductrice et les grilles des transistors ont une même direction d'allongement. [0014] Un autre mode de réalisation prévoit une mémoire comprenant des dispositifs tels que définis ci-dessus. [0015] Selon un mode de réalisation, les cellules sont disposées en matrice, chaque dispositif définissant une rangée de la matrice. [0016] Selon un mode de réalisation, deux rangées voisines sont disposées symétriquement par rapport à un axe. [0017] Selon un mode de réalisation, lesdites régions conductrices des deux rangées voisines constituent une région conductrice commune. [0018] Selon un mode de réalisation, deux points mémoire situés respectivement dans les deux rangées voisines et dans une même colonne de la matrice ont leurs deuxièmes zones en contact alternativement avec des deuxième et troisième régions semiconductrices disposées de part et d'autre de l'aplomb de ladite région conductrice commune. [0019] Selon un mode de réalisation, la mémoire comprend une piste conductrice connectant ensemble les grilles des transistors d'une colonne de la matrice. [0020] Selon un mode de réalisation, la mémoire comprend un circuit de sélection de l'une des cellules et de programmation de la cellule sélectionnée. [0021] Selon un autre aspect, un mode de réalisation prévoit un dispositif comprenant une association en série d'un premier interrupteur et d'une association en parallèle de premier et deuxième points mémoire à programmation irréversible. [0022] Selon un mode de réalisation, le dispositif comprend deux noeuds d'application temporaire d'une tension de programmation des points mémoire, reliés par ladite association en série. [0023] Selon un mode de réalisation, un noeud de connexion entre ladite association en parallèle et le premier interrupteur comprend une première région semiconductrice dopée connectant les points mémoire. [0024] Selon un mode de réalisation, le premier interrupteur est connecté à une partie centrale de la première région. [0025] Selon un mode de réalisation, le noeud de connexion comprend en outre une deuxième région semiconductrice dopée connectant le premier interrupteur au premier point mémoire. [0026] Selon un mode de réalisation, le dispositif comprend en outre une troisième région 3 semiconductrice dopée connectée au deuxième point mémoire, et un deuxième interrupteur connecté à la troisième région. [0027] Selon un mode de réalisation, le dispositif comprend un interrupteur supplémentaire connecté à une partie centrale de la première région. [0028] Selon un mode de réalisation, chaque point mémoire comprend une zone semicon- ductrice et une grille située sur la zone semiconductrice. [0029] Selon un mode de réalisation, le dispositif comprend une région conductrice dé- finissant les grilles des points mémoire. [0030] Selon un mode de réalisation, les première et deuxième régions sont situées respec- tivement de part et d'autre de l'aplomb de ladite région conductrice. [0031] Un autre mode de réalisation prévoit une puce électronique comprenant un ou plusieurs dispositifs tels que définis ci-dessus. [0032] Selon un mode de réalisation, la puce comprend en outre des ensembles chacun comprenant une cellule mémoire et un interrupteur, lesdits ensembles et lesdits dispositifs étant disposées dans une même matrice, la place occupée par un desdits dispositifs étant identique à celle occupée par deux desdits ensembles situés à des emplacements voisins de la matrice. [0033] Selon un mode de réalisation, la puce comprend en outre un circuit configuré pour sélectionner l'un desdits dispositifs et fournir une valeur logique basée sur une comparaison entre courants circulant dans les premier et deuxième interrupteurs du dispositif sélectionné. [0034] Selon un mode de réalisation, dans chacun desdits dispositifs, un seul des premier et deuxième points mémoire est à un état programmé. [0035] Un autre mode de réalisation prévoit un procédé de programmation d'un dispositif tel que défini ci-dessus. [0036] Selon un mode de réalisation, le procédé comprend l'application temporaire, aux bornes de ladite association en série, d'une tension de programmation des points mémoire. [0037] Un autre mode de réalisation prévoit un procédé de lecture d'une valeur programmée dans un dispositif tel que défini ci-dessus. [0038] Selon un mode de réalisation, le procédé comprend la comparaison à un seuil d'une valeur mesurée de résistance de ladite association en série. [0039] Selon un autre aspect, un mode de réalisation prévoit un dispositif comprenant : des points mémoire à programmation irréversible, chacun comprenant une première zone semiconductrice et une grille située sur la première zone ; une région conductrice définissant les grilles des points mémoire ; et des première et deuxième régions semiconductrices situées respectivement de part et d'autre de l'aplomb de ladite région conductrice, les premières zones étant en contact alternativement avec les première et deuxième régions. [0040] Selon un mode de réalisation, le dispositif comprend, pour chacune des premières zones, une deuxième zone semiconductrice dopée en contact électrique avec uniquement la première zone. [0041] Selon un mode de réalisation, une tranchée d'isolement sépare les premières zones. [0042] Selon un mode de réalisation, la tranchée d'isolement a sous ladite région conductrice une largeur inférieure à 300 nm. [0043] Selon un mode de réalisation, le dispositif comprend des premier et deuxième inter- rupteurs connectés respectivement aux première et deuxième régions. [0044] Selon un mode de réalisation, les premier et deuxième interrupteurs comprennent res- pectivement des premier et deuxième transistors ayant des régions de drain définies respectivement par les première et deuxième régions. [0045] Un autre mode de réalisation prévoit une puce électronique comprenant un ou plusieurs dispositifs tels que définis ci-dessus. [0046] Selon un mode de réalisation, dans laquelle lesdits dispositifs sont disposées en matrice, lesdites régions conductrices d'une rangée de la matrice formant une région conductrice commune. [0047] Selon un mode de réalisation, la puce comprend en outre : pour chacun desdits dis- positifs, une troisième région semiconductrice dopée connectée au premier interrupteur; et des zones semiconductrices dopées supplémentaires reliant ensemble les troisièmes régions d'une rangée de la matrice. [0048] Selon un mode de réalisation, la puce comprend des pistes conductrices chacune reliant ensemble des commandes des interrupteurs d'une colonne de la matrice. [0049] Selon un mode de réalisation, la puce comprend un circuit de programmation des points mémoire. [0050] Selon un mode de réalisation, le circuit de programmation est configuré pour sé- lectionner un desdits dispositifs et une région parmi les première et deuxième régions du dispositif sélectionné, et pour appliquer temporairement, entre la région sélectionnée et ladite région conductrice du dispositif sélectionné, une tension de programmation des points mémoire. [0051] Selon un mode de réalisation, le circuit de programmation est configuré pour que la tension de programmation soit fournie par une source extérieure à la puce. Brève description des dessins [0052] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0053] [fig.]] la figure 1 représente de manière partielle et schématique une mémoire du type auquel s'appliquent les modes de réalisation décrits ci-après ; [0054] [fig.2] la figure 2 représente une vue en coupe partielle et schématique d'une mémoire du type auquel s'appliquent les modes de réalisation décrits ci-après ; [0055] [fig.3] la figure 3 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire ; [0056] [fig.4] la figure 4 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire ; [0057] [fig.5] la figure 5 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'un dispositif comprenant des cellules mémoires ; [0058] [fig.6] la figure 6 représente une vue en coupe partielle et schématique du mode de réa- lisation de la figure 5 ; [0059] [fig.7] la figure 7 représente une autre vue en coupe partielle et schématique du mode de réalisation de la figure 5 ; [0060] [fig.8] la figure 8 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire ; [0061] [fig.9] la figure 9 représente schématiquement un mode de réalisation d'un dispositif comprenant une cellule mémoire ; [0062] [fig.10] la figure 10 représente une vue en coupe partielle et schématique d'un exemple de dispositif du type du dispositif de la figure 9 ; [0063] [fig.11] la figure 11 représente schématiquement un circuit de lecture du contenu d'une cellule mémoire ; [0064] [fig.12] la figure 12 représente une vue de dessus partielle et schématique d'un exemple de dispositif du type du dispositif de la figure 9 ; [0065] [fig.13] la figure 13 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une cellule mémoire ; et 6 100661 Ifig.141 la figure 14 représente une vue de dessus partielle et schématique d'un mode de réalisation d'une mémoire. Description des modes de réalisation [0067] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0068] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des circuits de programmation et/ou lecture de mémoire et des circuits de commande d'interrupteurs ne sont pas décrits en détail, les modes de réalisation décrits étant compatibles avec les circuits usuels de programmation et/ou lecture de mémoire et les circuits usuels de commande d'interrupteurs. [0069] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0070] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs dc position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0071] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10 % près, dc préférence à 5 % près. [0072] La figure 1 représente schématiquement une mémoire du type auquel s'appliquent les modes de réalisation décrits ci-après. La mémoire est typiquement comprise dans une puce électronique de circuit intégré. [0073] La mémoire comprend des ensembles 100 (un seul des ensembles est représenté), chacun comprenant une cellule mémoire 110 et un interrupteur 120 reliés électriquement en série entre des noeuds HV et BL. De préférence, l'interrupteur 120 de chaque ensemble 100 a une borne de commande reliée à un noeud WL. Les ensembles 100 sont typiquement disposés en matrice. Le noeud HV est par exemple commun à tous les ensembles 100. Les ensembles 100 sont reliés à un circuit 130 de programmation et de lecture de la mémoire, par exemple commun à tous les ensembles 100. En fonctionnement, le circuit 130 sélectionne un des ensembles, et programme la 7 cellule 110 de l'ensemble sélectionné ou lit un contenu de cette cellule. [0074] Pour la programmation et pour la lecture, le circuit 130 applique sur le noeud HV un potentiel par exemple positif, référencé par rapport à un potentiel de référence tel que la masse. Lc circuit 130 ferme, c'est-à-dire rend passant, l'interrupteur 120. Le circuit 130 applique sur le noeud BL un potentiel inférieur à celui du noeud HV, par exemple le potentiel de référence. Il en résulte une tension appliquée par le circuit 130 entre les noeuds HV et BL. [0075] Lors de la programmation de la cellule mémoire 110, la tension appliquée par le circuit 130 est une tension de programmation, c'est-à-dire une tension apte à provoquer, lorsqu'elle est appliquée temporairement à la cellule 110, une modification permanente, de préférence irréversible, d'une propriété physique de la cellule mémoire. La propriété physique est de préférence une résistance électrique. De préférence, la cellule mémoire comprend un diélectrique entre deux électrodes 112, 114. L'électrode 112 est reliée, de préférence connectée, au noeud HV, et l'électrode 114 est reliée, de préférence connectée, à l'interrupteur 120. La tension de programmation est alors une tension supérieure à une tension de claquage du diélectrique. Un tel claquage correspond par exemple à la création d'un chemin électriquement conducteur dans le diélectrique. L'application temporaire de la tension de programmation provoque ainsi une diminution irréversible de la résistance électrique entre les électrodes. La cellule mémoire est donc irréversiblement programmée. [0076] De préférence, la tension de programmation est supérieure à 3 fois la tension appliquée entre les noeuds HV et BL pour lire le contenu de la cellule, par exemple la tension de programmation est supérieure à 5 V, par exemple supérieure à 10 V. A titre d'exemple, la tension de programmation est fournie au circuit 130 par une source extérieure à la puce électronique qui comprend la mémoire et le circuit 130. Cette source peut alors être reliée au circuit 130 pendant l'unique programmation de la mémoire, et être déconnectée du circuit 130 pendant la lecture. [0077] Pour lire le contenu de la cellule mémoire 110, le circuit 130 compare la résistance électrique entre les noeuds HV et BL à un seuil. La valeur logique stockée est fonction du résultat de cette comparaison. La tension appliquée par le circuit 130 est alors inférieure à la tension de claquage. [0078] La figure 2 esst une vue en coupe, partielle et schématique, d'un exemple d'une mémoire du type auquel s'appliquent les modes de réalisation décrits. Plus précisément, la mémoire comprend des ensembles 100 du type décrit ci-dessus en relation avec la figure 1. Un ensemble 100 est représenté en figure 2. [0079] La mémoire est formée dans et sur une face avant (face supérieure) d'un substrat 202, de préférence semiconducteur, par exemple en silicium. De préférence, une couche électriquement isolante 204, par exemple en oxyde de silicium, recouvre la face su- 8 péricure du substrat 202. La couche 204 est recouverte d'une couche semiconductrice 206, par exemple en silicium. Le substrat 202, la couche 204 et la couche semiconductrice 206 définissent alors une structure de type semiconducteur sur isolant SOI ("Semiconductor On Insulator"). Des tranchées 208 remplies d'isolant électrique, par exemple d'oxyde de silicium, délimitent dans chaque ensemble 100 une portion de la couche 206. Les tranchées 208 isolent les portions les unes des autres. Les tranchées 208 s'étendent par exemple de la face avant de la couche 206, à travers les couches 206 et 204, jusqu'à un niveau situé dans le substrat 202. [0080] La cellule mémoire 110 comprend une grille 210 et un isolant de grille 212 recouvert par la grille 210, situés sur une zone semiconductrice 214 de la portion de couche 206. De préférence, la grille 210, l'isolant de grille 212 et la zone 214 de la cellule mémoire sont agencés d'une manière identique ou similaire à respectivement une grille, un isolant de grille et une zone de formation de canal d'une structure de type transistor à effet de champ, par exemple de type MOS. La grille 210 est reliée, de préférence connectée, au noeud HV. [0081] L'interrupteur 120 comprend un transistor 120T à effet de champ de type MOS, comprenant une grille 220 et un isolant de grille 222 recouvert par la grille 220, situés sur une zone semiconductrice 224 de la portion de couche 206. La zone 224 correspond à la zone de formation de canal du transistor. La grille 220 est reliée, de préférence connectée, au noeud WL. [0082] De préférence, les zones 224 et 214 occupent la couche 206 sur toute son épaisseur. Les zones 224 et 214 délimitent des régions 230, 232 et 234 dans la portion de couche 206. Les régions 230 et 232 sont situées de part et d'autre de l'aplomb de la grille 210. Les régions 232 et 234 définissent respectivement des régions de drain et de source du transistor 120T. La région de source 234 est reliée, de préférence connectée, au noeud BL. Le transistor 120T est de préférence à canal N, les régions 232 et 234 étant dopées de type P. La région 230 est alors de préférence dopée de type P. [0083] En fonctionnement, lorsque le transistor 120T est passant et qu'une tension est appliquée entre les noeuds HV et BL, la zone 214 de la cellule mémoire 110, rendue conductrice par effet de champ, définit une électrode de la cellule mémoire. La grille 210 définit une autre électrode. L'isolant de grille 212 définit, dans la cellule mémoire, un diélectrique dont le claquage correspond à la programmation irréversible de la cellule mémoire. [0084] Bien que le transistor et la cellule mémoire décrits ici soient situés dans et sur une structure de type SOI, les modes de réalisation décrits sont compatibles avec les structures usuelles de transistor à effet de champ. En outre, la région 214 peut être dopée du même type de conductivité que la région 232, et ainsi définir, y compris en l'absence d'effet de champ, une électrode conductrice connectée à la région semicon- 9 ductrice dopée 232. [0085] Bien que l'on ait décrit en relation avec la figure 2 un ensemble comprenant une cellule mémoire particulière et un interrupteur particulier, les modes de réalisation décrits ci-après sont compatibles avec les types usuels de cellule mémoire et d'interrupteur reliés en série, de préférence connectés en série. [0086] La figure 3 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire. Plus précisément, la figure 3 représente un dispositif 300 comprenant plusieurs cellules mémoire 110, de préférence au moins trois cellules mémoire 110. Les cellules 110 sont par exemple dans une rangée d'une matrice de cellules mémoire. Le dispositif 300 correspond par exemple à une rangée de la matrice. Chaque cellule 110 est de préférence reliée en série, par exemple connectée en série, à un transistor 120T tel que décrit ci-dessus en relation avec la figure 2. Ainsi, chaque transistor comprend, en vue de dessus, des régions de source 234 et de drain 232 de part et d'autre d'une grille 220. Les régions de source 232 et de drain 234 sont de préférence des parties d'une même portion de couche semiconductrice 206 délimitée par des tranchées 208. [0087] Dans le présent mode de réalisation, les régions de source 234 des transistors 120T du dispositif 300 sont toutes connectées entre elles par des régions semiconductrices 302. Les régions 302 sont dopées du même type de conductivité que les régions de source 234, de préférence de type N. De préférence, les régions 302 sont des parties de la couche 206. Le niveau de dopage des régions 302 est de préférence de l'ordre de celui des régions de source 234, par exemple les niveaux de dopage des régions 302 et 234 sont identiques. Les régions 302 et 234 de tous les transistors du dispositif 300 forment ainsi une seule région semiconductrice dopée. [0088] De préférence, les sources 234 des transistors sont reliées à un noeud BL commun. Le noeud BL est défini de préférence par une piste semiconductrice, non représentée. Cette piste conductrice est parallèle à la direction de rangée. Cette piste conductrice est située dans des couches isolantes recouvrant la face avant. [0089] A titre d'exemple, les grilles 220 des transistors sont reliées à des noeuds distincts, de préférence chacun défini par une piste semiconductrice distincte WLa, WLb, WLc, non représentée. Chacune des pistes conductrices WLa, WLb et WLc est par exemple parallèle à une direction de colonne de la matrice. Ces pistes conductrices sont situées dans des couches isolantes recouvrant la face avant. [0090] Un attaquant peut chercher à lire le contenu des cellules mémoire 110. Pour cela, l'attaquant peut enlever les éléments de la mémoire situés au-dessus (à l'avant de la figure) des transistors, tels que les pistes conductrices, afin d'accéder directement aux transistors et aux cellules mémoire. Ces éléments sont enlevés typiquement par gravure par un faisceau d'ions. L'attaquant utilise ensuite par exemple des pointes conductrices qu'il connecte aux grilles et aux régions semiconductrices. Cependant, même si les pistes conductrices ont été retirées, les régions de source 234 des transistors restent connectées électriquement par les régions 302. Distinguer les uns des autres les contenus des points mémoire voisins est donc, pour l'attaquant, plus difficile dans une mémoire comprenant le dispositif 300 que dans une mémoire dépourvue des régions 302. Ainsi, une mémoire comprenant le dispositif 300 assure un niveau de protection des données qu'elle contient plus élevé que pour une mémoire dépourvue des régions 302. [0091] La grille 220 de chaque transistor 120T a de préférence une forme allongée, par exemple rectangulaire en vue de dessus. L'allongement de cette forme est dans une direction de largeur du transistor, c'est-à-dire une direction orthogonale à la direction drain-source. Les formes allongées des grilles 220 des transistors 120T du dispositif 300 sont de préférence colinéaires, c'est-à-dire disposées selon un même axe parallèle aux rangées de la matrice et allongées dans la direction de l'axe. En vue de dessus, les formes de rectangle des grilles 220 des transistors ont leurs grands côtés colinéaires. Ainsi, la direction de largeur des transistors correspond à une direction de rangée de la matrice. Les régions de source 234 se situent alors, en vue de dessus, toutes d'un même côté des grilles 220 des transistors. Ceci permet de donner aux régions 302 une forme particulièrement simple, par exemple rectangulaire. [0092] A titre de variante, les directions de largeur des transistors peuvent être toute direction, par exemple une direction de colonnes de la matrice, et les régions 302 peuvent prendre toute forme permettant de connecter ensemble toutes les régions de source des transistors du dispositif 300. [0093] A titre de variante, on remplace chaque transistor 120T par deux transistors reliés en série, de préférence connectés en série, et chaque piste WLa, WLb, WLc par deux pistes chacune reliée, de préférence connectée, à l'un des deux transistors. En fonctionnement, pour fermer un interrupteur 120 constitué par deux des transistors ainsi connectés en série, on applique sur les deux pistes concernées des potentiels entre celui de la masse et celui du noeud HV. Ces potentiels sont choisis en sorte de limiter la tension subie par l'isolant de grille de chacun des deux transistors. Ceci permet que les deux transistors soient plus simples à réaliser que des transistors résistant à la tension de programmation entre leur grille et leurs régions de drain/source. Les grilles des transistors ont alors de préférence des formes allongées dans une même direction. De manière similaire, dans une autre variante, chaque interrupteur 120 comprend plus de deux transistors. On remplace alors chaque piste WLa, WLb, WLc par autant de pistes que de transistors dans chaque interrupteur. [0094] La figure 4 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire comprenant des dispositifs 300 de la figure 3. Plus particu- 11 lièrement, chaque dispositif 300 constitue une rangée de la matrice. Bien que trois rangées soient représentées, la matrice peut également comprendre deux rangées ou plus de trois rangées. Dans ce mode de réalisation, chaque cellule mémoire comprend une structure de type transistor à effet de champ décrite en relation avec la figure 2. Ainsi, chaque point mémoire comprend une grille 210 recouvrant une zone 214 en contact avec la région 232 concernée. [0095] Les grilles 210 des points mémoire de chaque rangée constituent une région conductrice commune 402. De préférence, la région conductrice commune 402 a en vue de dessus la forme d'un ruban. Le ruban est de préférence rectiligne et a pour direction principale la direction des rangées. La région conductrice 402 est reliée au noeud HV. Dans chaque rangée, les régions 234 de source des transistors sont reliées à une piste conductrice BLa, BLh, BLc, connectant toutes les régions 234 de la rangée entre elles. [0096] La région conductrice 402 et les grilles 220 des transistors ont des formes, en vue de dessus, respectivement d'un ruban et de rectangles, allongées dans la même direction. Cette direction est, dans l'exemple représenté, celle des rangées. Il en résulte que les grilles 402 et 220 sont faciles à réaliser par les procédés usuels de fabrication de grilles de transistors. [0097] De préférence, les rangées voisines de la matrice sont disposées symétriquement par rapport à des axes D orthogonaux à la face avant (les axes D sont orthogonaux au plan de figure, et ont été représentés par des points). Les rangées voisines sont par exemple disposées symétriquement par rapport à des plans passant par les axes D (non représentés) et parallèles à la direction des rangées. Ainsi, les transistors 110 de deux rangées voisines sont situés dans une bande 404 et les cellules mémoire 406 de deux rangées voisines sont situées dans une bande 406. [0098] Les figures 5, 6 et 7 représentent des vues partielles et schématiques d'un mode de réalisation d'un dispositif 500 comprenant des cellules mémoires, respectivement en vue de dessus, en coupe selon un plan S6-S6, et en coupe selon un plan S7-S7. Plus particulièrement, le dispositif 500 comprend deux cellules mémoire 110_1 et 110_2. Les cellules mémoire 110_1 et 110_2 sont de préférence voisines dans une matrice de cellules mémoire. Les cellules mémoire sont par exemple symétriques l'une de l'autre par rapport à un axe D orthogonal à la face avant. [0099] Chaque cellule mémoire comprend une région semiconductrice dopée, respec- tivement 232_1, 232_2. Les régions 232_1 et 232_2 sont reliées, de préférence connectées, à des noeuds respectifs BL I et BL2 par des interrupteurs respectifs 120_1 et 120_2. [0100] Les interrupteurs 120_1 et 120_2 sont représentés de manière schématique en figure 5. Les interrupteurs 120_1 et 120_2 ont leurs homes de commande reliées respec- 12 tivement à des noeuds WLI et WL2. Les interrupteurs sont de préférence du type de l'interrupteur 120 décrit ci-dessus en relation avec les figures 1 et 2. En particulier, les interrupteurs 120_1 et 120 2, tels qu'illustrés schématiquement en figure 6, comprennent des éléments identiques ou similaires à ceux de l'interrupteur 120 de la figure 2, agencés de manière similaire ou identique. Ainsi, chaque interrupteur 120 1, 120_2 comprend une grille conductrice, respectivement 220 1, 220 2, disposée sur un isolant de grille, respectivement 222 1, 222 2, recouvrant une zone semiconductrice, respectivement 224 1, 224 2. Chaque zone 224 1, 224_2 est située entre une région de source, respectivement 234 1, 234 2, et la région respective 232 1, 232_2. La grille 220_1 est reliée, de préférence connectée, au noeud WLI, et la région 234_1 est reliée au noeud BL1. La grille 220_2 est reliée, de préférence connectée, au noeud WL2, et la région 234_2 est reliée au noeud BL2. [0101] Dans la cellule 110 1, la région 232_1 est en contact avec une ou plusieurs (deux dans l'exemple représenté) zones semiconductrices 214_1. Chaque zone 214_1 est située sous une grille conductrice 210 1, et séparée de la grille 210_1 par un isolant de grille 212_1. Chaque isolant de grille 212_1 est en contact avec la grilles 210_1 et la zone 214_1 concernés. L'empilement ainsi obtenu de la zone 214 1, de l'isolant de grille 212_1 et de la grille 210 1, est configure pour qu'une application temporaire d'une tension de programmation entre la grille 210_1 et la région 232_1 provoque le claquage de l'isolant de grille, d'une manière similaire à celle décrite pour la cellule 110 de la figure 2. L'empilement correspond ainsi à un point mémoire 502_1. [0102] Dans la cellule 110_2, la région 232_2 est en contact avec une ou plusieurs (deux dans l'exemple représenté) zones semiconductrices 214_2. Le nombre de zones 214_2 peut être différent de, ou égal à, celui des zones 214_1. De même que pour les zones 214_1, chaque zone 214_2 est située sous une grille semiconductrice 210_2, et séparée de la grille par un isolant de grille 212_2. Le ou les isolants de grille 212_2 sont en contact avec la ou les grilles 210_2 et la ou les zones 214_2. Les empilements des zones 214_2, des isolants 212_2 et des grilles 210_2 sont configurés de la même manière que pour la cellule 110_1, en sorte de correspondre à des points mémoire 502_2. [0103] Les grilles 210_1 et 210_2 sont alignées et sont des parties alternées d'une même région conductrice 510. Les zones 214_1 et 214_2 sont alignées et alternées sous la région 510. La région conductrice 510 a de préférence une forme allongée en forme de bande dans la direction d'alignement des grilles 210_1 et 210_2, et donc des zones 214_1 et 214_2. Ainsi, la région 510 passe successivement sur une des zones 214_1 puis une des zones 214_2, de préférence de manière répétée. De préférence, en vue de dessus, chacune des grilles 210_1 et 210_2 et des zones 214_1 et 214_2 occupe sensiblement la largeur de la bande. En vue de dessus, la région conductrice 510 recouvre 13 l'espace entre les régions semiconductrices dopées 232_1 et 232 2. [0104] Dc préférence, chaque zone 214_1 est en contact avec une zone semiconductrice 230_1 située d'un côté de la zone 214_1 opposé à la région 232 1. De préférence, chaque zone 214_2 est en contact avec une zone semiconductrice 230_2 située d'un côté de la zone 214_2 opposé à la région 232 2. De préférence, les régions 232 1, 232_2 et les zones 230 1, 230_2 sont du même type de conductivité, par exemple de type N, et ont le même niveau de dopage. [0105] L'ensemble de la région 232_1 et dcs zones 214_1 et éventuellement 230_1 est isolé de l'ensemble de la région 232 2, des zones 214_2 et éventuellement 230_2. Cette isolation est réalisée notamment par une tranchée d'isolement 514. La tranchée 514 comprend au moins une portion située sous la région 510. [0106] Dc préférence, les régions 232 1, 232 2, et les zones 214 1, 214 2, 230_1 et 230_2 sont des parties d'une même couche semiconductrice 206, visible en figure 6, par exemple d'une structure de type SOI. De préférence, les régions 234 1, 234_2 de source des transistors sont aussi des parties de la couche 206. Des tranchées d'isolement 208 entourent la portion de couche 206 dans et sur laquelle le dispositif 500 est situé. De préférence, la tranchée 514 a la même profondeur que les tranchées 208. Les isolants de grille 212_1 et 212_2 ont unc même tension de claquage. Pour cela, de préférence, les isolants de grille 212_1 et 212_2 sont des parties d'une même couche d'isolant 512 (figure 7). [0107] Pour programmer la cellule 110_1, on ferme l'interrupteur 120_1 par application d'un potentiel de commande de l'interrupteur sur le noeud WL1. On applique une tension de programmation, supérieure à la tension de claquage des isolants. La ou les zones 214_1 sont conductrices, ou le deviennent par effet de champ dû à la tension appliquée entre la grille 210_1 et la région 232_1. Ceci provoque un claquage du au d'au moins l'un des isolants 212_1. La programmation de la cellule 110_2 est similaire à celle de la cellule 120_1. [0108] Pour lire le contenu de la cellule 110_1, on ferme l'interrupteur 120_1, et on compare à un seuil une valeur de résistance de l'association en série de l'interrupteur 120_1 et de la cellule 110_1. La lecture du contenu de la cellule 110_2 est similaire à celle de la cellule 110_1. [0109] Un attaquant peut chercher à lire le contenu des cellules mémoire 110_1 et 110_2 du dispositif 500. Pour cela, l'attaquant peut enlever les éléments de la mémoire situés au-dessus (à l'avant de la figure) de la région 510 définissant les grilles de points mémoire 502_1, 502_2, par exemple par un faisceau d'ions. Cependant, même si l'attaquant parvient à connecter une pointe conductrice sur la région conductrice 510, il ne peut appliquer des potentiels différents sur la ou les grilles 210_1 de la cellule 110_1 et sur la ou les grilles 210_2 de la cellule 110_2. Ainsi, il est difficile pour l'attaquant de 14 distinguer, l'un de l'autre, les contenus des cellules 110 1 et 110 2. De cc fait, les cellules mémoire du dispositif 500 ont un niveau de protection de leur contenu plus élevé que des cellules mémoire ne comprenant pas des points mémoire dont les grilles sont définies par une région conductrice commune. [0110] En outre, la tranchée 514 a de préférence, dans la direction d'allongement de la région 510 (direction longitudinale de la forme de bande de la région 510), une largeur faible, c'est-à-dire inférieure à environ 500 nm, par exemple inférieure à 500 nm, encore plus de préférence inférieure à environ 300 nm, par exemple inférieure à 300 nm. De préférence, la largeur est inférieure au diamètre du faisceau d'ions utilisable par l'attaquant. Même si l'attaquant tente, afin de séparer les grilles 210 1, 210_2 les unes des autres, d'utiliser le faisceau d'ions pour retirer la ou les parties de la région 510 situées sur la tranchée 514, il ne peut réussir à séparer les grilles 210 1, 210_2 sans risquer de retirer aussi une partie des grilles 210 1, 210_2 et de rendre les contenus des points mémoire 502 1, 502_2 illisibles. Ceci permet un niveau de protection particulièrement élevé des données contenues dans les cellules. [0111] De préférence, dans le cas où la cellule mémoire 110_1 comprend plusieurs points mémoire, la tension de programmation est appliquée en sorte que, lorsque l'un des isolants de grille 212_1 claque, ceci provoque une diminution de la tension appliquée à ou aux autres isolants de grille 212_1 suffisante pour éviter leur claquage. A titre d'exemple, on prévoit une résistance en série avec l'interrupteur 120_1 et la cellule mémoire 110_1, apte à provoquer cette diminution de tension au moment du claquage. Ainsi, un seul des points mémoire de la cellule est programmé. En variante, on peut utiliser toute autre méthode pour claquer un seul des isolants de grille 212_1. De préférence, dans le cas où la cellule mémoire 110_2 comprend plusieurs points mémoire, on programme la cellule mémoire de la même manière que pour la cellule 110_1, en faisant en sorte qu'un seul des isolants de grille 212_2 soit claqué. [0112] Du fait que, dans chaque cellule 110_1, 110_2, les points mémoire de la cellule sont associés en parallèle entre le noeud HV et la région 232_1, 232_2, la programmation d'un seul des isolants de grille suffit à diminuer la résistance de la cellule mémoire. Ainsi, la comparaison de cette résistance à un seuil permet de lire une valeur programmée dans la cellule mémoire. [0113] Si un attaquant réussit à déterminer que l'un des points mémoire 502_1, 502_2 n'a pas été programmé, il ne peut en déduire que la cellule mémoire 110_1 ou 110_2 concernée n'a pas été programmée. L'attaquant doit réussir à lire le contenu de tous les points mémoire d'une cellule pour en déduire le contenu stocké dans la cellule. Ainsi, le travail de l'attaquant est d'autant plus long et difficile, et le niveau de protection des données est alors d'autant plus élevé, que le nombre de points mémoire par cellule mémoire est élevé. [0114] La figure 8 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire 800. Plus précisément, la mémoire 800 comprend des dispositifs 500 du type de celui des figures 5,6 et 7, et des dispositifs 300 du type de celui de la figure 3. A titre d'exemple, trois dispositifs 500 sont représentés. [0115] Les dispositifs 500 sont situés dans deux rangées voisines d'une matrice de cellules mémoire. Les interrupteurs 120_1 sont identiques ou similaires à ceux d'un dispositif 300 du type de celui de la figure 3, et agencés de manière identique ou similaire. En particulier, les interrupteurs 120_1 comprennent des transistors 120T_1 dont les régions de source 234_1 sont connectées entre elles par des régions 302. Les interrupteurs 120_2 sont identiques ou similaires à ceux d'un dispositif 300 du type de celui de la figure 3, et agencés de manière identique ou similaire. Dc même, les interrupteurs 120_2 comprennent des transistors 120T_2 dont les régions de source 234_2 sont connectées entre elles par des régions 302. [0116] Dc préférence, les deux rangées voisines représentées sont symétriques l'une de l'autre par rapport à un axe D orthogonal à la face avant. De préférence, la mémoire comprend, de part et d'autre des rangées représentées, d'autres rangées similaires aux rangées représentées. Chaque dispositif 300 est alors de préférence compris dans une bande 404 telle que définie en relation avec la figure 4. [0117] Dc préférence, les deux cellules de chacun des dispositifs 500 sont situées dans une même colonne de la matrice. Dans chaque dispositif 500, les grilles 220_1 et 220_2 sont reliées entre elles, de préférence par des lignes WLa, WLb, WLc telles que définies en relation avec la figure 4. [0118] Du fait que la mémoire 800 comprend à la fois un dispositif 300 et un dispositif 500, elle présente un niveau de protection particulièrement élevé contre la lecture des contenus par une personne non autorisée. [0119] De préférence, les régions conductrices 510 définissant les grilles 210_1 et 210_2 des points mémoire constituent une région conductrice 810 commune. La région 810 a de préférence une forme allongée dans la direction des tranchées, par exemple, en vue de dessus, une forme de bande s'étendant dans la direction des rangées. [0120] Ainsi, la région 810 connecte électriquement entre elles toutes les grilles des points mémoire des deux rangées voisines. Ceci représente une difficulté supplémentaire pour un attaquant cherchant à obtenir les contenus de la mémoire. Ainsi, la prévision de la région 810 commune permet d'améliorer le niveau de protection contre la lecture des contenus de la mémoire par une personne non autorisée. [0121] Bien que des exemples particuliers des interrupteurs 120_1 et 120_2 aient été décrits, ces interrupteurs peuvent être ceux de, ou être remplacés par, n'importe quel circuit configuié pour sélectionner l'une des cellules mémoire de la matrice et pour programmer et/ou lire des données dans la cellule sélectionnée. Par exemple, on peut 16 réaliser une mémoire comprenant les mêmes éléments que ceux de la mémoire 800, agencés de manière identique, à la différence que l'on ne prévoit pas de régions 302. A titre d'exemple, les régions 234_1 et 234_2 d'une même colonne de la matrice sont alors connectées entre elles par une piste, et les grilles 220_1 ou 220_2 d'une même rangée de la matrice sont connectées entre elles par une piste, ou, de préférence, constituent une région conductrice commune. [0122] La figure 9 représente schématiquement un mode de réalisation d'un dispositif 900 comprenant une cellule mémoire 110A. [0123] La cellule mémoire 110A comprend deux points mémoire 902 et 904 à pro- grammation irréversible, associés électriquement en parallèle entre un noeud 906 et un noeud HV. Cette association en parallèle et un interrupteur 120 sont reliés en série, de préférence connectés en série, entre des noeuds HV et BL d'application d'une tension de programmation. [0124] De préférence, la résistance électrique de chaque point mémoire 902, 904 est plus faible après programmation qu'avant programmation. De préférence, chaque point mémoire comprend un diélectrique, la programmation du point mémoire étant obtenue par claquage du diélectrique. Les diélectriques ont de préférence une même tension de claquage. [0125] Pour programmer la cellule 110A, la tension de programmation est de préférence appliquée de sorte que la diminution de résistance de l'un des points mémoire au moment de sa programmation provoque une diminution de la tension aux bornes de l'autre point mémoire suffisante pour que l'autre point mémoire ne soit pas programmé. Ceci peut être obtenu par exemple par des résistances électriques des éléments conducteurs qui définissent le noeud 906, et/ou de l'interrupteur 120 à l'état passant, et/ ou d'éléments par exemple résistifs extérieurs au dispositif 900. Un seul des points mémoire 904 et 906 est alors programmé dans la cellule mémoire. Du fait que la tension de programmation est appliquée en parallèle aux deux points mémoire, le point mémoire qui est seul programmé dans la cellule est aléatoirement l'un ou l'autre des points mémoire 902, 904. On peut appliquer la tension de programmation de toute autre manière permettant de limiter la probabilité que les deux points mémoire soient programmés simultanément. [0126] On peut prévoir de réaliser plusieurs puces électroniques, chacune comprenant un ou plusieurs dispositifs 900 et, de préférence, une mémoire. Les dispositifs 900 des diverses puces sont par exemples identiques. On programme ensuite les dispositifs 900 des puces. Après programmation, les points mémoire 902 ou 904 programmés sont différents clans les différentes puces. [0127] On peut prévoir en outre, dans chaque puce, un circuit de lecture configuré pour fournir, pour chaque dispositif 900, une valeur ayant un premier niveau logique si l'un 17 des points mémoire a été programmé et un deuxième niveau logique si l'autre des points mémoire a été programmé. Un exemple particulier de circuit fournissant une telle valeur à partir d'un dispositif 900 est décrit ci-après en relation avec la figure 11. Chacune des valeurs fournies par le circuit de lecture constitue par exemple un bit d'un code unique pour chaque puce, ce code correspondant à une fonction physiquement inclonahle. De préférence, chaque puce utilise ce code pour crypter les données stockées dans sa mémoire. [0128] Ainsi, la programmation, effectuée de la même manière sur les divers dispositifs 900, permet de programmer dans chaque dispositif aléatoirement l'un ou l'autre des points mémoire 902, 904. Les bits de la fonction physiquement inclonable peuvent alors être définis dans la puce sans fournir à la puce d'informations, telles que des niveaux logiques aléatoires, provenant d'un dispositif extérieur à la puce et permettant de définir ces bits. Une personne non autorisée souhaitant décrypter les données stockées dans la mémoire de la puce ne pourrait pas obtenir le code unique de la puce à partir du dispositif extérieur ou d'une liaison de communication entre le dispositif extérieur et la puce. Il en résulte qu'une puce utilisant des dispositifs 900 pour générer une fonction physiquement inclonahle, a un niveau de protection particulièrement élevé contre la lecture des données par une personne non autorisée. [0129] La figure 10 représente une vue en coupe, partielle et schématique, d'un exemple de dispositif du type du dispositif 900 de la figure 9. [0130] Le noeud de connexion 906 comprend une région semiconductrice dopée 910 connectant les points mémoire 902 et 904. La région 910 est par exemple dopée de type N. De préférence, chaque point mémoire 902, 904 comprend une grille respective 922, 924 sur un isolant de grille respectif 923, 925, recouvrant une zone semiconductrice 913, 915. Les zones 913 et 915 sont de préférence en contact avec la région 910. [0131] Le fonctionnement des points mémoire 902 et 904 est similaire à celui des points mémoire 502_1 et 502_2 décrits en relation avec la figure 5, à savoir que la programmation du point mémoire s'obtient par claquage de l'isolant de grille par application d'une tension de programmation entre les noeuds HV et 906, les zones 913 et 915 étant conductrices, ou rendues conductrices par effet de champ. De préférence, la région 910 et les zones 913 et 915 sont des parties d'une même couche semiconductrice 206 telle que définie en relation avec la figure 2. [0132] Le dispositif comprend en outre une région semiconductrice dopée 912. La région 912 est connectée électriquement à la zone 913. La région 912 est de préférence disjointe de la région 910, les régions 910 et 912 étant alors séparées par la zone 913. De préférence, La région 912 est en contact électrique avec seulement la région 913. A titre d'exemple, la région 912 est située du côté de la région 913 opposé à la région 18 910. Les régions 910 et 912 sont ainsi situées de part et d'autre de l'aplomb de la grille 922. La région 912 est de préférence une partie de la couche 206. Les régions 910 et 912 ont par exemple le même type de dopage et le même niveau de dopage. [0133] De préférence, le dispositif comprend une région semiconductrice dopée 914 connectée électriquement à la zone 915. La région 914 est de préférence disjointe de la région 910, les régions 910 et 914 étant alors séparées par la zone 915. De préférence, la région 912 est en contact électrique avec seulement la région 913. A titre d'exemple, la région 914 est située du côté de la région 915 opposé à la région 910. Les régions 910 et 914 sont ainsi situées de part et d'autre de l'aplomb de la grille 924. La région 912 est de préférence une partie de la couche 206. Les régions 910, 912 et 914 ont par exemple le même type de dopage et le même niveau de dopage. [0134] Le dispositif comprend un interrupteur 120_1 connecté entre la région 912 et un noeud BL1. Plus précisément, dans la couche 206, seule la région 912 ou une partie de la région 912 est électriquement en série avec l'interrupteur 120_1 et la zone 913 entre le point mémoire 902 et le noeud BL1. [0135] De préférence, le dispositif comprend un interrupteur 120_2 connecté entre la région 912 et un noeud BL2. Plus précisément, dans la couche 206, seule la région 914 ou une partie de la région 914 est électriquement en série avec l'interrupteur 120_2 et la zone 915 entre le point mémoire 904 et le noeud BL2. [0136] De préférence, le dispositif comprend un interrupteur 120_3 connecté entre la région 910, par exemple une partie centrale de la région 906, et un noeud BL3. Plus précisément, dans la couche 206, seule une partie de la région 910 est électriquement en série avec la zone 913 et l'interrupteur 120_3 entre le point mémoire 902 et le noeud BL3. De même, dans la couche 206, seule une partie de la région 910 est électriquement en série avec la zone 915 et l'interrupteur 120_2 entre le point mémoire 904 et le noeud BL3. De préférence, l'interrupteur 120_3 est situé symétriquement entre les zones dopées 913 et 915, c'est à dire que les parties de la région 910 qui sont électriquement en série entre l'interrupteur et les point mémoire sont symétriques. [0137] Pour programmer l'un ou l'autre des points mémoire, on applique de préférence la tension de programmation entre les noeuds HV et BL3, et on rend passant l'interrupteur 120_3. En variante, on peut appliquer la tension de programmation entre les noeuds HV et BL1 et rendre passant l'interrupteur 120_1. Dans cette variante, l'interrupteur 120_3 peut être omis [0138] Pour obtenir une valeur stockée dans le dispositif 900, par exemple une valeur de bit de fonction physiquement inclonable, on ferme l'interrupteur 120_1. On compare la résistance électrique entre les noeuds HV et BL1 à un seuil. Si le point mémoire programmé est le point mémoire 904, la résistance entre les noeuds HV et BL1 est plus élevée que si le point mémoire programmé est le point mémoire 902. La différence de 19 résistance lorsque le point mémoire 904 ou 902 est programmé provient en particulier de la résistance électrique des régions 910 et 913. On choisit en particulier la forme et le niveau de dopage de la région 910 en sorte d'obtenir une différence de résistance permettant de distinguer lequel des points mémoire 902 et 904 a été programmé. En outre, bien que la région 910 ait dans cet exemple un seul niveau de dopage, on peut prévoir que des parties de la région 910 aient des niveaux de dopage différents. [0139] En variante, dans le cas où l'interrupteur 120_3 est prévu, on peut omettre l'interrupteur 120_1. On programme au moins l'un des points mémoire 902 et 904, et une valeur stockée peut être lue par comparaison à un seuil de l'association en série de l'interrupteur 120_3 et de la cellule mémoire 110A. [0140] La figure 11 représente schématiquement un circuit 1100 de lecture du contenu dc la cellule mémoire 110A du dispositif 900 dc la figure 10. Plus particulièrement, le circuit de lecture 1100 fournit la valeur d'un bit de fonction physiquement inclonahlc, dans l'exemple où l'interrupteur 120_2 est prévu dans le dispositif 900. Le circuit 1100 est relié, de préférence connecté, aux noeuds BL1 et BL2. [0141] Le circuit 1100 comprend un interrupteur 1111 reliant le noeud BL1 à un noeud 1121, et un élément résistif 1131 reliant, de préférence connectant, le noeud 1121 à un noeud d'application d'un potentiel de référence, par exemple la masse GND. Le circuit 1100 comprend en outre un interrupteur 1112 reliant le noeud BL2 à un noeud 1122, et un élément résistif 1132 reliant, de préférence connectant, le noeud 1122 à la masse. Le circuit 1100 comprend en outre une source de courant 1140 reliée aux noeuds 1121 et 1122 par des interrupteurs respectifs 1151 et 1152. Les noeuds 1121 et 1122 sont reliés aux entrées respectivement non inverseuse (+) et inverseuse (-) d'un comparateur 1160. Le comparateur a sa sortie reliée à une entrée d'une porte logique OU EXCLUSIF 1170 dont une deuxième entrée reçoit un signal INV. [0142] En fonctionnement, on applique entre le noeud HV et la masse une tension inférieure à la tension de claquage des isolants de grille des points mémoire 902 et 904. [0143] Dans un premier mode de fonctionnement du circuit 1100, les interrupteurs 1151 et 1111 sont passants, est les interrupteurs 1152 et 1112 sont ouverts. Le signal INV est à un niveau logique bas. On obtient alors à la sortie de la porte logique 1170 un signal OUT à l'état haut lorsqu'un courant Il en provenance du noeud BL1 est supérieur à un seuil correspondant au courant prélevé par la source 1140. Le signal OUT est à l'état bas si le courant II est inférieur au seuil. La sortie OUT a ainsi un niveau logique haut lorsque le point mémoire programmé est le point mémoire 902 et un niveau logique bas lorsque le point mémoire programmé est le point mémoire 904. [0144] Dans un deuxième mode de fonctionnement du circuit 1100, les interrupteurs 1152 et 1112 sont passants, est les interrupteurs 1151 et 1111 sont ouverts. Le signal INV est à un niveau logique haut. Le signal OUT est l'état haut lorsqu'un courant 12 en provenance du noeud BL2 est supérieur au seuil. Le signal OUT est à l'état bas si le courant 12 est inférieur au seuil. La sortie OUT a ainsi le niveau logique haut lorsque le point mémoire programmé est le point mémoire 904 et le niveau logique bas lorsque le point mémoire programmé est le point mémoire 902. [0145] Ainsi, dans les premier et deuxièmes modes de fonctionnement, le circuit fournit la valeur d'un bit d'une fonction physiquement inclonable. [0146] Dans un troisième mode de fonctionnement, les interrupteurs 1151 et 1152 sont ouverts, et les interrupteurs 1111 et 1112 sont passants. Le signal INV est à un niveau logique bas. Lorsque le courant I1 en provenance du noeud BL1 a une valeur supérieure à celle du courant 12 en provenance du noeud BL2, le signal OUT obtenu est au niveau logique haut. Lorsque le courant 11 a une valeur inférieure à celle du courant 12, le signal OUT obtenu est au niveau logique bas. La sortie OUT a ainsi le niveau logique haut lorsque le point mémoire programmé est le point mémoire 902, et le niveau logique bas lorsque le point mémoire programmé est le point mémoire 904. [0147] Dans le troisième mode de fonctionnement, le circuit 1100 fournit la môme valeur de fonction physiquement inclonable que dans les premier et deuxième modes de fonctionnement. Le troisième mode de fonctionnement présente en plus l'avantage de comparer entre eux les courants dans les points mémoire 902 et 904. Ceci permet d'éviter que la valeur lue change suite une variation de la résistance du point mémoire 902 ou 904 programmé ou du seuil auquel on compare cette résistance. De telles variations risquent de se produire par exemple lorsque la température change. On évite ainsi le risque que des données cryptées à l'aide de la fonction inclonable ne deviennent indéchiffrables suite par exemple à un changement de température. [0148] Selon un autre avantage du troisième mode de fonctionnement, la somme des courants Il et 12 passant dans les points mémoire 902 et 904 est sensiblement la même si le point mémoire programmé est le point mémoire 902 et si le point mémoire programmé est le point mémoire 904. Ceci permet d'éviter qu'un attaquant puisse déduire la valeur de fonction physiquement inclonable à partir d'une mesure d'un courant fourni par une alimentation. [0149] Selon un avantage du circuit 1100, on peut en outre relier, de préférence connecter, chaque noeud BL1 et BL2 à une cellule mémoire 110 (figure 1) par un interrupteur 120 (figure 1). Le circuit 1100 permet alors de lire les contenus des cellules mémoires 110 reliées aux noeuds BL1 et BL2 dans les respectivement premier et deuxième modes de fonctionnement, lorsque les interrupteurs 120_1 et 120_2 du dispositif sont ouverts et l'interrupteur 120 connecté à la cellule mémoire à lire est fermé. Un même circuit 1100 peut alors être utilisé pour lire des contenus de cellules mémoire 110 et/ou fournir des bits de fonction physiquement inclonable. [0150] On a décrit, en relation avec la figure 11, un circuit de lecture 1100 particulier. Pour 21 fournir un bit de fonction physiquement inclonable à partir du dispositif 900, on peut remplacer le circuit 1100 par tout circuit permettant : - de comparer à un seuil une résistance R1 de l'association en série de l'interrupteur 120_1 et de l'association en parallèle des points mémoire 902 ; et/ou - de comparer à un seuil une résistance R2 de l'association en série de l'interrupteur 120_2 et de l'association en parallèle des points mémoire 902; et/ou - de comparer entre elles les résistances R1 et R2, par exemple en appliquant une tension entre les bornes HV et BL1 et entre les homes HV et BL1, et en comparant les valeurs des courants 11 et 12 circulant dans les interrupteurs 120_1 et 120 2. [0151] La figure 12 représente une vue de dessus partielle et schématique d'un exemple d'un dispositif 1200 du type du dispositif 900 de la figure 9. Le dispositif 1200 comprend les mêmes éléments que ceux de l'exemple de la figure 10, agencés de manière identique ou similaire, à la différence que les noeuds WL1 et WL2 de l'exemple de la figure 10 sont remplacés par un noeud WLa commun. [0152] L'interrupteur 120_1 comprend un transistor Ti comprenant une région de source 234_1 en contact avec une zone semiconductrice dopée 214_1 et située sous une grille conductrice 210_1. La région 912 définit une région de drain du transistor Tl. L'interrupteur 120_2 comprend un transistor T2 comprenant une région de source 234_2 en contact avec une zone semiconductrice dopée 214_2 et située sous une grille conductrice 210_2. La région 914 définit une région de drain du transistor Tl. L'interrupteur 120_3 comprend un transistor T3 comprenant une région de source 234_3 en contact avec une zone semiconductrice dopée 214_3 et située sous une grille conductrice 210_3. La région 910 définit une région de drain du transistor T3. Les régions de source des transistors Ti, T2 et T3 sont reliées, de préférence connectées, aux noeuds respectifs BL1, BL2, BL3. [0153] Les grilles 210_1 et 210_2 des transistors constituent une région conductrice commune 1202. La région 1202 a par exemple une forme allongée, de préférence une forme de bande rectiligne en vue de dessus. Le ruban s'étend dans la direction de largeur des transistors T1 et T2. [0154] Les grilles 922 et 924 des points mémoire 902 et 904 constituent une région conductrice commune 1204. La région 1204 a par exemple une forme allongée, de préférence une forme de bande en vue de dessus, parallèle à la direction de largeur des transistors T1 et T2. [0155] La grille 210_3 du transistor T3 s'étend dans la direction de largeur du transistor T3, parallèlement à la direction de largeur des transistors T1 et T2. Les transistors T1 et T2 ont de préférence une même largeur, inférieure à la moitié de celle du transistor T3. Le dispositif 1200 est de préférence symétrique par rapport à un plan S12-S12 passant par le transistor T3 et entre les transistors T1 et T2. [0156] Un circuit générateur de fonction physiquement inclonable peut comprendre plusieurs dispositifs 1200. [0157] A titre d'exemple, les dispositifs 1200 sont disposés en matrice, et la direction de largeur des transistors correspond à la direction de rangée de la matrice. [0158] Le noeud WLa peut alors être commun aux divers dispositifs 1200 d'une rangée. Les noeuds BL1 sont distincts dans les divers dispositifs 1200 d'une rangée, et les noeuds BL2 sont distincts dans les divers dispositifs 1200 d'une rangée. Les noeuds BL1, BL2 et BL3 sont communs aux dispositifs 1200 d'une colonne de la matrice. On peut alors prévoir un circuit 1100 commun pour générer des bits de fonction physiquement inclonable à partir des dispositifs 1200 de la colonne. [0159] En variante, les dispositifs 1200 sont disposés en ligne dans la direction de largeur des transistors, de la même manière que dans une rangée de la matrice. [0160] La figure 13 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire 1300. Plus particulièrement, la mémoire comprend un générateur de fonction physiquement inclonable. [0161] La mémoire comprend des ensembles 100 chacun comprenant une cellule mémoire associée en série à un interrupteur 110, tels que décrits en relation avec la figure 1. Les ensembles 100 sont disposés en matrice, à la différence que, pour des paires de cellules 110 voisines de la matrice, on a remplacé la paire de cellules 110 voisines par une cellule mémoire 110A du dispositif de la figure 9. On a représenté à titre d'exemple deux rangées et trois colonnes d'ensembles 110, la paire de cellules de la colonne centrale ayant été remplacée par une cellule mémoire 110A. De préférence, les nombres de rangées et de colonnes sont supérieurs à ceux de cet exemple. [0162] Dans cet exemple, les cellules mémoires 110 des deux rangées sont voisines. Pour cela, les interrupteurs 120 sont disposés dans chaque rangée du côté opposé à l'autre rangée. Dans une matrice comprenant plus de deux rangées, on peut répéter des paires de rangées ayant le même agencement que les rangées de cet exemple. Les cellules mémoire des rangées voisines sont alors de préférence symétriques pal- rapport à un axe tel que l'axe D (figure 4). Dans chaque rangée, les interrupteurs 120 connectent les cellules mémoires à un noeud BLa, BLb. Les noeuds BLa, BLb des différents rangées sont distincts. Dans chaque colonne, les interrupteurs 120 ont leurs bornes de commande connectées à un noeud WLa, WLc. Les noeuds WLa, Wlc des différentes rangées sont distincts. [0163] Dans l'exemple représenté, la matrice comprend une seule cellule 110A mais, de préférence, la matrice comprend plusieurs cellules 110A. La cellule 110A occupe une place identique à celle de deux cellules voisines. Autrement dit, la mémoire comprend des emplacements disposés en matrice, deux cellules 110 voisines occupent deux des emplacements, et la cellule 110A occupe deux autres des emplacements. Les em- 23 placements de la cellule 1 1 OA sont de préférence dans une même colonne. [0164] La cellule 1 1 OA comprend des points mémoire 902 et 904 et des régions semicon- ductrices 910, 912 et 914 identiques ou similaires à celles décrites en relation avec la figure 10, agencées de manière identique ou similaire. De préférence, les points mémoire 902 et 904 ont leurs grilles définies par une région conductrice commune 1204. La région 1204 a par exemple une forme allongée, de préférence en forme de ruban en vue de dessus, s'étendant dans la direction des rangées. [0165] La région 910 est connectée par un interrupteur 1 20 3 au noeud BLa. La borne de commande de l'interrupteur 1 20 3 est reliée, de préférence connectée, à un noeud WU,. La région 912 est connectée par un interrupteur 120_1 au noeud BLa. La borne de commande de l'interrupteur 120_1 est reliée, de préférence connectée, au noeud WLb. De préférence, l'interrupteur 120_1 est identique aux interrupteurs 120 de la même rangée, autrement dit, les interrupteurs 120_1 et 120 forment une succession d'interrupteurs identiques disposés régulièrement dans la rangée concernée. De même, l'interrupteur 120_3 est de préférence identique aux interrupteurs 120 de la même rangée. [0166] Dans la mémoire 1300, la programmation, dans la cellule 110A, d'un seul des points mémoire 902 et 904, est effectuée de la même manière que pour programmer une cellule mémoire 110 qui aurait été reliée à l'interrupteur 120_3 à la place de la cellule 11 OA. Un bit de fonction physiquement inclonable peut être obtenu à partir de la cellule 110A de la même manière que pour lire un contenu d'une cellule 110 qui aurait été reliée à l'interrupteur 120_1 à la place de la cellule 110A. Ainsi, la programmation des cellules 110A et 110 peut être réalisée de manière simple. En outre, la génération d'une fonction physiquement inclonable à partir des contenus de cellules 110A et la lecture des contenus des cellules 110 peuvent être effectuées de manière simple, de préférence par le même circuit. Un attaquant pourrait chercher à obtenir le code unique de la fonction physiquement inclonable en surveillant l'activité du circuit de lecture, mais ne pourrait pas distinguer entre les bits de la fonction physiquement inclonable et les données lues dans la mémoire. Ainsi, la mémoire 1300 a ainsi un niveau de protection particulièrement élevé contre la lecture des données qu'elle contient par une personne non autorisée. [0167] De préférence, les cellules 110A sont dispersées à divers endroits de la matrice. Ceci augmente la difficulté pour un attaquant de distinguer entre les bits de fonction physiquement inclonable et les données stockées, et cela augmente donc le niveau de protection. [0168] De préférence, le circuit de lecture des contenus des cellules mémoire et de gé- nération de la fonction physiquement inclonable comprend une fonction de correction d'erreur. Selon un avantage, la mémoire 1300 permet d'appliquer un code correcteur 24 d'erreur à la fonction physiquement inclonable, sans circuit de correction d'erreurs supplémentaire. La mémoire 1300 est compatible avec les codes correcteurs d'erreur connus. [0169] Les interrupteurs 120, 120_1 et 120_3 et les noeuds BLa, BLh, WLa, WLh, WLc peuvent être tout circuit apte à sélectionner un des emplacements d'une matrice et à programmer et/ou lire une cellule mémoire située à l'emplacement sélectionné. De préférence, les interrupteurs 120, 120_1 et/ou 120_3 d'une même rangée comprennent des transistors 120T, tels que décrits en relation avec la figure 3, dont les sources sont reliées ensemble par des régions semiconductrices 302. Dans une variante, les noeuds BLa d'une même rangée sont distincts, les noeuds BLa et BLh d'une même colonne sont connectés entre eux, les noeuds WLa, WLh, WLc d'une même colonne sont distincts, et les noeuds WLa, WLh et WLc d'une même rangée sont connectés entre eux. [0170] Bien que la cellule 1 10A de l'exemple représenté occupe des emplacements voisins de la matrice situés dans une même colonne, dans une variante, la cellule 110A occupe des emplacements voisins situés dans une même rangée. [0171] La figure 14 représente une vue de dessus partielle et schématique d'un mode de réa- lisation d'une mémoire 1400. Plus précisément, la mémoire 1400 est du type de la mémoire 1300 de la figure 13. La mémoire 1400 comprend les mêmes éléments que ceux de la mémoire 800 de la figure 8, agencés de la même manière, à la différence que les deux cellules mémoire 110_1 et 110_2 d'au moins un dispositif 500 sont remplacées par une cellule mémoire 110A d'un dispositif 900 de la figure 9. [0172] La cellule mémoire 110A comprend de préférence les mêmes éléments que ceux de la cellule mémoire 110A décrite en relation avec la figure 13, ou des éléments identiques ou similaires, agencés de manière identique ou similaire. Les régions 910 et 912 définissent des régions de drain des transistors 120T. La région conductrice 510, qui définit les grilles des points mémoire des dispositifs 500, et la région conductrice 1204, qui définit les grilles des points mémoire du dispositif 900, constituent une région 1402 commune. [0173] Du fait que la mémoire 1400 est du type de la mémoire 1300 et qu'elle comprend des dispositifs 500, la mémoire 1400 a un niveau de protection des données qu'elle contient particulièrement élevé. [0174] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de [0175] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. 25 REVENDICATIONS[Revendication 1] Dispositif (500) comprenant : des points mémoire (502 1, 502_2) à programmation irréversible, chacun comprenant une première zone semiconductrice (214 1, 214 2) et une grille (210 1, 210_2) située sur la première zone : une région conductrice (510) définissant les grilles des points mémoire ; et des première (232_1) et deuxième (232_2) régions semiconductrices situées respectivement de part et d'autre de l'aplomb de ladite région conductrice (510), les premières zones (214_1, 214_2) étant en contact alternativement avec les première (232_1) et deuxième (232_2) régions. [Revendication 2] Dispositif selon la revendication 1, comprenant, pour chacune des premières zones (214_1, 214_2), une deuxième zone semiconductrice dopée (230_1, 230_2) en contact électrique avec uniquement la première zone. [Revendication 3] Dispositif selon la revendication 1 ou 2, dans lequel une tranchée d'isolement (514) sépare les premières zones (214_1, 214_2). [Revendication 4] Dispositif selon la revendication 3, dans lequel la tranchée d'isolement (514) a sous ladite région conductrice (510) une largeur inférieure à 300 nm. [Revendication 5] Dispositif selon rune quelconque des revendications 1 à 4, comprenant des premier (120_1) et deuxième interrupteurs (120_2) connectés respectivement aux première (232_1) et deuxième (232_2) régions. [Revendication 6] Dispositif selon la revendication 5, dans lequel les premier (120_1) et deuxième (120_2) interrupteurs comprennent respectivement des premier (120T_1) et deuxième transistors (120T_2) ayant des régions de drain définies respectivement par les première (232_1) et deuxième (232_2) régions. [Revendication 7] Puce électronique comprenant un ou plusieurs dispositifs (500) selon l'une quelconque des revendications 1 à 6. [Revendication 8] Puce selon la revendication 7, dans laquelle lesdits dispositifs (500) sont disposées en matrice, lesdites régions conductrices (510) d'une rangée de la matrice formant une région conductrice commune (810). [Revendication 9] Puce selon la revendication 7 ou 8 dans son rattachement à la reven- dication 5, comprenant en outre : pour chacun desdits dispositifs (500), une troisième région semicon- 26 [Revendication 10] [Revendication 11] [Revendication 12] [Revendication 13] ductrice dopée (234_1) connectée au premier interrupteur (120_1) ; et des zones semiconductrices (302) dopées supplémentaires reliant ensemble les troisièmes régions (234_1) d'une rangée de la matrice. Puce selon la revendication 9, comprenant des pistes conductrices (WLa, WLb, WLc) chacune reliant ensemble des commandes des interrupteurs (120 1, 120_2) d'une colonne de la matrice. Puce selon l'une quelconque des revendications 7 à 10, comprenant un circuit (130) de programmation des points mémoire (502 1, 502 2). Puce selon la revendication 11, dans laquelle le circuit de programmation (130) est configure pour sélectionner un desdits dispositifs (500) et une région parmi les première (232_1) et deuxième (232_2) régions du dispositif sélectionné, et pour appliquer temporairement, entre la région sélectionnée et ladite région conductrice (510) du dispositif sélectionné, une tension de programmation des points mémoire (502 1, 502 2). Puce selon la revendication 12, dans laquelle le circuit de programmation (130) est configure pour que la tension de programmation soit fournie par une source extérieure à la puce.