FR 3090192 A1 20200619 FR 1872889 A 20181213 Description Titre de l'invention : procédé de fabrication de composants micro- électroniques Domaine technique [0001] La présente invention concerne en général le domaine de la fabrication de composants micro-électroniques. Sont particulièrement visés les composants obéissant à la technologie MOS, acronyme dérivant de l'expression anglaise Metal Oxide Semiconductor (pour semi-conducteur métal oxyde) généralement fabriqués en quantité sur un substrat, avec les deux types de dopage complémentaires (P et N) de sorte à former des circuits CMOS (pour Complementary Metal Oxide Semiconductor). Une application de l'invention concerne la fabrication de transistors, en particulier sur la base d'un substrat massif, encore dénommé bulk. Il peut s'agir de mémoires Flash dont les cellules de base sont des transistors. Technique antérieure [0002] Dans le domaine considéré ci-dessus, on connaît des technologies de fabrication de transistors basés sur des substrats de type massif, dénommés en anglais «bulk ». Ces substrats comprennent globalement une base en un matériau semi-conducteur, typiquement du silicium, et des zones électriquement isolantes, typiquement en dioxyde de silicium. Les zones électriquement isolantes sont exposées au niveau d'une des faces du substrat et délimitent des zones exposées faites du matériau semi-conducteur. Ainsi, les zones électriquement isolantes ont une fonction de séparation électrique entre différentes zones de matériau semi-conducteur, encore dénommées zones actives. Ces zones actives sont le lieu de fabrication de transistors. Il est en particulier connu de fabriquer les zones d'isolation électrique par la réalisation de tranchées latérales d'isolation dites STI, acronyme de l'anglais « shallow trench isolation » c'est-à-dire « tranchées d'isolation peu profondes ». [0003] Dans ce contexte, la figure 1 présente en vue de dessus un schéma d'un substrat 1 doté, sur une première face 13, de zones exposées comprenant des zones actives 11 et des zones d'isolation électrique 12. Des grilles de transistors 21 peuvent être formées sur la base de barreaux de parties de grilles 2 dirigées transversalement, et plus particulièrement perpendiculairement, à l'orientation longitudinale des zones actives 11. [0004] On sait par ailleurs que la réalisation de composants CMOS peut nécessiter l'ajout de couches permettant d'apporter de la contrainte (en compression ou respectivement en tension) permettant d'accroître les performances des dispositifs, en particulier des transistors à effet de champ (de type P ou respectivement N). Ces couches contraintes sont aussi appelées «stress liner ». Leur efficacité dépend de l'épaisseur de la couche, 2 souvent réalisé à base dc nitrure de silicium. Mais leur dépôt provoque des défauts de remplissage qui se traduisent par la mise en court-circuit de composants micro-électroniques voisins. [0005] Les figures 2 à 7B expliquent ces défauts. Elles représentent des vues en coupe au niveau de la ligne A-A de la figure 1, de sorte à montrer l'impact des étapes de fabrication sur les zones d'isolation électrique. Elles présentent de manière résumée des phases successives de fabrication de composants. À la figure 2, on a fabriqué, sur la base du substrat 1, des grilles 21 (généralement en polysiliciurn avec une couche électriquement isolante sous-jacente, typiquement d'oxyde, non représentée sur les figures). Par ailleurs, à ce stade, des espaccurs 23 ont été formés par un dépôt de couche d'espaccurs, typiquement du nitrure dc silicium, et une gravure, avec les techniques bien connues de photolithographie et de gravure. Un masque dur 22 surplombe la grille 21 des transistors durant cette étape qui comporte aussi la fabrication de zones de sources/drains sur des portions de la zone active où le transistor est présent, de manière adjacente à la grille. Cette fabrication implique des dopages successifs, de type N et de type P pour former les deux natures de transistors des technologies CMOS. Durant ces étapes, la zone d'isolation électrique 12 est affectée de sorte qu'une zone consommée 3 apparaît à sa surface, sous forme dc reliefs en creux. [0006] De même, l'étape de retrait du masque dur 22 présentée à la figure 3 aggrave la consommation de matières isolantes au niveau de la zone 3. [0007] Une étape suivante peut être le dépôt d'un revêtement de protection des grilles, sous forme d'une couche 4, par exemple de nitrure de silicium, telle qu'en figure 4. Cette protection doit ensuite être retirée sélectivement sur les parties horizontales pour dégager le haut de la grille et la surface des zones d'isolation, comme le montre la figure 5 avec des ouvertures 41 dans la couche de protection 4, induisant une consommation supplémentaire du matériau d'isolation à ce niveau. Des étapes suivantes sont présentées à la figure 6 avec une siliciuration d'une portion 5 du haut de la grille. [0008] À noter que ces étapes incluent généralement un ou plusieurs traitements thermiques ainsi que des phases de nettoyage également dommageables à l'intégrité du matériau des zones d'isolation. [0009] Finalement, une couche contrainte 7 peut être déposée. Compte tenu de la consommation indésirable des zones d'isolation électrique entre deux transistors adjacents, le rapport de forme des motifs formés en creux à ce niveau est augmenté ce qui ne pénalise la fiabilité du remplissage des espaces entre deux transistors adjacents. La figure 7A révèle que des vides 72 peuvent subsister au sein même de la matière de la couche contrainte 7.. Ces vides résiduels interdisent par ailleurs un remplissage complet par d'autres couches au-dessus de la couche contrainte 7, et en particulier une 3 couche supérieure d'isolant électrique, généralement en dioxyde de silicium, en particulier lorsque l'étage de transistors ainsi constitué est noyé en milieu de ligne (de l'anglais «middle of line ») d'un dispositif micro-électronique complet. Les défauts constitués par ces vides résiduels peuvent avoir des conséquences néfastes lorsqu'un vide est ouvert par des contacts électriques formés ultérieurement et ayant en particulier un problème d'alignement. Dans ce cas, lors du dépôt du matériau conducteur (par exemple du tungstène), notamment par dépôt chimique en phase vapeur, le défaut se trouve comblé par le matériau conducteur et créerait un court-circuit entre deux zones de contact de deux zones actives adjacentes qui ne sont pas censées être connectées électriquement. La figure 7B révèle de manière schématique deux éléments de contact 8 présents sur des zones actives 11 adjacentes et reliés par une zone de court-circuit 81 formée de manière indésirable au travers d'un vide résiduel lié à un défaut de remplissage de la couche contrainte et de la couche d'oxyde surmontant les transistors. [0010] Au regard de ces inconvénients, il est actuellement nécessaire de préserver un espace important entre deux transistors adjacents cc qui implique soit une limitation de densité d'implantation des transistors sur le substrat, soit une étape de gravure dc la couche de protection 4 pour accroître la largeur des espaces entre les transistors, cc qui constitue une étape supplémentaire et qui peut d'autre part affecter les autres constituants, en particulier la portion siliciurée, le matériau semi-conducteur des zones actives ou encore le matériau des zones d'isolation lui-même. [0011] 11 existe par conséquent un besoin d'améliorer les techniques de fabrication de composants micro-électroniques actuelles. Résumé de l'invention [0012] Un aspect de l'invention concerne un procédé dc réalisation d'un composant micro- électronique sur un substrat qui comporte au moins une zone active et au moins une zone d'isolation électrique adjacente à la zone active, le procédé comprenant une formation d'une grille dc transistor sur la zone active, une formation d'espaceurs et une formation dc zones de source et de drain par dopage de portions de la zone active adjacentes à la grille, caractérisé en ce qu'il comprend : une formation d'une première couche, en un matériau d'espaceur, au-dessus de la zone active et au-dessus de la zone d'isolation électrique une implantation ionique configurée pour produire un dopage des portions de la zone active adjacentes à la grille au travers de la première couche ; une élimination d'une portion modifiée de la première couche située en surplomb des portions de la zone active adjacentes à la grille, ladite portion modifiée étant issue de l'implantation ionique, ladite élimination étant confieurée pour préserver la première couche au niveau des flancs de la grille. [0013] On tire profit d'une séquence de formation des espaceurs pour générer, tempo- rairement, un revêtement de protection des zones destinées à former les sources/drains. Ce revêtement sert durant au moins une phase d'implantation ionique mise en oeuvre pour doper les portions produisant les sources et les drains (phase d'implantation qui comprend généralement plusieurs sous-phases, notamment pour produire les deux types de dopage, N et P des techniques CMOS). Avantageusement, le revêtement créé grâce à la première couche en un matériau d'espaccur reste en place jusqu'à ce que le dopage complet soit atteint ; en particulier, lorsque plusieurs implantations se suivent (par exemple un premier dopage faible, puis un dopage plus fort), le revêtement peut être conservé jusqu'à leur achèvement. [0014] Ainsi, l'implantation ne va pas, ou seulement de manière plus limitée qu'actuellement, impacter la zone d'isolation électrique. Cela évite de la dégrader alors que les techniques actuelles ont tendances à la creuser lors de la formation des sources/ drains. Et cc creusement induit, comme précédemment décrit, des défauts d'isolation électrique dans la zone d'isolation électrique. [0015] Dans la mesure où le revêtement de protection est issu d'une couche destinée à former des espaceurs, cette protection de l'isolant s'opère sans que le dépôt lui soit dédié. En effet, de manière avantageuse, au moins une partie des portions verticales de la première couche est conservée, pour former les espaceurs. Par conséquent, la présente invention détourne partiellement la fonction de la phase de formation d'espaceurs pour lui affecter une fonctionnalité supplémentaire. [0016] Le procédé de l'invention est particulièrement utile dans le contexte, pour autant non limitatif, de recouvrement ultérieur de la zone d'isolation par au moins une autre couche, notamment au moins l'une parmi une couche contrainte et une couche isolante. En effet, la formation de ces couches s'opère alors avec un meilleur remplissage des espaces entres les motifs que forment les composants et qui se trouvent pour certains sur la zone d'isolation. On évite des vides résiduels qui sont dommageables car ils peuvent se remplir ultérieurement de matériaux conducteurs d'électricité, en particulier lors de la formation d'éléments conducteurs tels que des contacts électriques de reprise pour les sources, drains et grilles de transistors. [0017] L'invention concerne aussi un composant électronique obtenu par les aspects décrits du procédé de l'invention. Brève description des dessins [0018] Des buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : [0019] [fig.1] La figure 1 schématise, en vue de dessus, un substrat de fabrication de composants micro-électroniques. [0020] [fig.2] La figure 2 présente une phase de fabrication de transistors selon l'État la technique. [0021] [fig.3] La figure 3 montre une étape de retrait de masque, ultérieure à celle de la figure 2. [0022] [fig.4] La figure 4 montre une étape de dépôt d'une protection, ultérieure à celle de la figure 3. [0023] [fig.5] La figure 5 montre une étape de gravure, ultérieure à celle de la figure 4. [0024] [fig.6] La figure 6 montre une étape de sil iciuration, ultérieure à celle de la figure 5. [0025] [fig.7A] La figure 7A présente la formation d'une couche contrainte. [0026] [fig.713] La figure 7B présente une vue de dessus schématisant un court-circuit entre deux contacts électriques. [0027] [fig.8] La figure 8 est une vue de dessus équivalent à celle de la figure 1 et révélant deux lignes de coupe AA et BB utilisées dans les figures qui suivent pour présenter des modes de réalisation de l'invention. [0028] [fig.9A] La figure 9A schématise une phase de fabrication d'un composant micro-élec- tronique, selon invention et selon les lignes A-A de la figure 8. [0029] [fig.913] La figure 9B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0030] [fig.10A] La figure 10A présente le retrait d'un masque. [0031] [fig.1013] La figure 10B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0032] [fig.11A] La figure 11A illustre le dépôt d'une première couche. [0033] [fig.1113] 6 La figure 11B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0034] [fig.12A] La figure 12A révèle le résultat d'une gravure anisotrope. [0035] [fig.12B] La figure 12B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0036] [fig.13A] La figure 13A présente une phase d'implantation. [0037] [fig.13B] La figure 13B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0038] [fig.14A] La figure 14A correspond au dépôt d'une couche intermédiaire et d'une couche su- périeure. [0039] [fig.14B] La figure 14B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0040] [fig.15A] La figure 15A montre un retrait partiel de la couche supérieure. [0041] [fig.15B] La figure 15B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0042] [fig.16A] La figure 16A présente une deuxième implantation. [0043] [fig.16B] La figure 16B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0044] [fig.17A] La figure 17A est le résultat d'un retrait d'une partie des couches. [0045] [fig.17B] La figure 17B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0046] [fig.18A] La figure 18A présente une étape ultérieure avec formation d'une protection sur les espaceurs et d'une couche contrainte. [0047] [fig.18B] La figure 18B montre l'étape de la figure précédente, au niveau de la coupe selon la 7 ligne B-B. [0048] [fig.19A] La figure 19A reflète l'efficacité de remplissage des espaces entre les transistors par une couche électriquement isolante. [0049] [fig.19B] La figure 19B montre l'étape de la figure précédente, au niveau de la coupe selon la ligne B-B. [0050] Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs relatives des différentes couches ne sont pas représentatives de la réalité. Dans la présente demande de brevet, l'épaisseur est prise selon une direction perpendiculaire aux faces principales du substrat sur lesquelles reposent les différentes couches. Sur les figures, l'épaisseur est prise selon la verticale. Description des modes de réalisation [0051] Avant d'entamer une revue détaillée de modes de réalisation de l'invention, sont énoncées ci-après des caractéristiques optionnelles d'aspects de l'invention qui peuvent éventuellement être utilisées en association ou alternativement : - un retrait partiel préliminaire de la première couche 100 est opéré avant l'implantation, avec une gravure anisotrope configurée pour réduire, sans l'éliminer totalement, l'épaisseur de la première couche 100 au-dessus des portions de la zone active 11 adjacentes à la grille 21 ; - la gravure anisotrope est configurée pour préserver une épaisseur de la première couche 100 d'au moins 2 nm, et de préférence 3 nm, au-dessus des portions de la zone active 11 adjacentes à la grille 21 ; - la gravure anisotrope est configurée pour préserver une épaisseur de la première couche 100 d'au plus 5 nm au-dessus des portions de la zone active 11 adjacentes à la grille 21 ; - le procédé comprend successivement, après l'implantation ionique et avant l'élimination d'une portion modifiée : une formation, sur la première couche 100, d'une couche intermédiaire 200, en un deuxième matériau différent du matériau d'espaceur; une formation, sur la couche intermédiaire 200, d'une couche supérieure 300, en un troisième matériau différent du deuxième matériau; un retrait, au moins partiel, des parties horizontales de la couche supérieure 300 avec une première gravure, anisotrope ; une deuxième implantation ionique configurée pour produire un deuxième dopage 8 des portions de la zone active 11 adjacentes à la grille 1; un retrait complet de la couche supérieure 300 comprenant une deuxième gravure employant la couche intermédiaire 200 comme couche d'arrêt; un retrait complet de la couche intermédiaire 200, comprenant une troisième gravure qui est sélective relativement au matériau d'espaceur ; - le retrait des parties horizontales de la couche supérieure 300 est total, en employant la couche intermédiaire 200 comme couche d'arrêt de la première gravure ; - la troisième gravure est configurée pour produire, après le retrait de la couche intermédiaire 200, l'élimination d'une portion modifiée de la de la première couche 100, ladite portion modifiée étant issue de l'implantation ionique ; - la deuxième gravure est isotrope ; - la troisième gravure est isotrope ; - le troisième matériau est choisi identique au matériau d'espaceur ; - le procédé selon l'invention comprend, après l'élimination d'une portion modifiée, une formation d'au moins une couche contrainte 400 configurée pour couvrir, en la mettant en tension ou en compression, une portion du substrat 1 comprenant au moins une zone de source ou une zone de drain ; - après la formation de l'au moins une couche contrainte 400, le procédé comprend une formation d'une couche électriquement isolante 500 ; - après la formation d'une couche électriquement isolante, le procédé comprend une formation d'au moins un élément de contact électrique 8 en liaison électrique avec une zone de drain ou de source sous-jacent ; - on utilise un substrat 1 massif dont au moins une zone active 1 est en un matériau semi-conducteur et dont au moins une zone d'isolation électrique 12 est une tranchée d'isolation électrique. - le procédé est configuré pour la fabrication d'au moins un composant microélectronique du type MOS. [0052] 11 est précisé que dans le cadre de la présente invention, le terme « sur », surmonte », « recouvre » ou « sous-jacent » ou leurs équivalents ne signifient pas forcément « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre, mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact soit en étant séparée d'elle par au moins une autre couche ou au moins un autre élément. D'une manière générale, une couche peut comprendre une ou plusieurs sous-couches. [0053] La présente invention permet la fabrication d'au moins un composant mais géné- ralement d'une pluralité de composants micro-électroniques sur un substrat. Par 9 composant, dispositif ou élément de dispositif microélectronique, on entend tout type d'élément réalisé avec les moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...). [0054] Certaines parties du dispositif peuvent avoir une fonction électrique. Certaines sont employées pour des propriétés de conduction électrique et on entend par électrode ou équivalent, des éléments formés d'au moins un matériau ayant une conductivité suffisante, dans l'application, pour réaliser la fonction souhaitée. D'autres parties, au contraire, sont employées pour des propriétés d'isolation électrique et tout matériau ayant une résistivité suffisante pour réaliser cette isolation est concerné et est notamment appelé diélectrique. [0055] On décrit ci-après un ou plusieurs modes de réalisation de l'invention mettant en oeuvre des étapes successives d'un procédé de fabrication de composants micro-électroniques sur la base d'un substrat. À moins qu'il en soit disposé autrement, l'adjectif « successif » n'implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer. Par ailleurs, le terme « étape » s'entend de la réalisation d'une partie du procédé, cc qui peut comprendre plusieurs sous étapes. [0056] La représentation de la figure 8 est semblable à celle de la figure 1 en ce sens que le procédé de l'invention peut être basé sur un substrat similaire à celui précédemment décrit en référence à l'état de la technique exposé avec le support des figures 1 à 7B. Ainsi, on retrouve la figure 8 un substrat 1 généralement fait d'un matériau semiconducteur pour sa base et comprenant sur une de ses faces des zones 11 et 12 produisant respectivement des parties actives ((le construction de composants micro-électroniques proprement dits) et des parties d'isolation électrique. Comme précédemment, les zones actives 11 peuvent être faites de matériau semi-conducteur, tel que du silicium, et/ou les zones d'isolation électrique peuvent être en dioxyde de silicium et peuvent correspondre à la technologie de tranchée d'isolation peu profonde indiquée précédemment. [0057] Un des aspects de la présente invention est d'autoriser une bonne protection des zones d'isolation électrique 12 tout en réalisant les étapes de transformation de zones actives 11 permettant de fabriquer les composants micro-électroniques. Pour bien appréhender ces deux aspects, les figures suivant la figure 8 présentent parallèlement des vues en coupe suivant la ligne A-A de la figure 8 (au niveau d'une zone d'isolation 12) et des vues en coupe suivant la ligne B-B de la figure 8 (au niveau d'une zone active 11). [0058] Ainsi, la figure 9A présente de façon conventionnelle une grille 21 surplombant le substrat 1 et revêtue d'un masque dur 22 ayant servi à la fabrication de la grille 21 (cette dernière n'est pas exposée en détail et peut obéir à des étapes conventionnelles de lithographie et de gravure). Une vue équivalente est donnée en figure 9B au niveau de la zone active 11. La dimension critique de la grille peut être comprise entre 10 nm et 100 nm et est de préférence inférieure ou égale à 50 nm. Le pas entre deux grilles successives est de préférence inférieur ou égal à 120 nm. Par ailleurs, la hauteur de grille 21 est avantageusement inférieure ou égale à 100 nm, et de préférence de 50 nm. La hauteur du masque 22 peut notamment être comprise entre 40 et 80 nanomètres. Il pourra s'agir d'un masque en nitrure, notamment du nitrure de silicium. [0059] Une étape suivante peut consister au retrait du masque dur 22, par exemple par une gravure isotrope (typiquement une gravure humide, par exemple utilisant une solution d'acide phosphorique, H3PO4. Le résultat ressort immédiatement des figures 10A et 10B. [0060] La formation d'un transistor implique de manière connue en elle-même la création d'espaccurs 23 recouvrant tout ou partie des flancs des grilles 21. On entend par « flancs » les zones latérales des grilles 21, c'est-à-dire ayant une composante verticale. Dans le sens de la description, le terme « vertical » s'entend d'une direction orientée suivant l'épaisseur du substrat, cette direction n'étant pas à interpréter au sens strict, une partie verticale pouvant présenter une composante horizontale minoritaire. À l'inverse, le terme « horizontal » s'entend d'une direction suivant le plan du substrat. Dans la représentation de la figure 8, ses flancs s'étendent suivant une direction perpendiculaire aux lignes de coupe A-A et B-B. Un dépôt d'un matériau d'espaceur est réalisé au-dessus du substrat comportant les grilles 21 pour former une première couche 100. [0061] De préférence, il s'agit d'un dépôt conforme. Il est, en outre, de préférence réalisé « pleine plaque » qui est aussi le cas préféré pour le dépôt des couches 200 et 300 discuté plus loin. Selon un exemple, le dépôt conforme est effectué par l'un des dépôts suivants : dépôt chimique en phase vapeur assisté par plasma (PECVD), dépôt chimique en phase vapeur assisté à basse pression (LPCVD), dépôt thermique rapide chimique en phase vapeur (RTCVD), dépôt physique en phase vapeur (PVD). On pourra utiliser, comme matériau d'espaceur, du nitrure de silicium ou encore un matériau de type Low-k ((le constante diélectrique k