FR 3092685 A1 20200814 FR 1901324 A 20190211 Description Titre de l'invention : Système de reconnaissance d'empreinte digitale équipé d'un dispositif amélioré d'adressage de lignes [0001] L'invention se rapporte à un système de reconnaissance (l'empreinte digitale équipé d'un dispositif amélioré d'adressage de lignes. Elle trouve son application notamment pour des capteurs (l'images, disposés par exemple sous des écrans tactiles, afin d'identifier un utilisateur par une reconnaissance de ses empreintes digitales, à n'importe quel endroit de l'écran. [0002] Les matrices de détection utilisées dans les panneaux dits de TFT sont, de façon connue, composées dc cellules dc détection P(i,j), également appelées pixels, agencées en lignes et en colonnes. La figure 1 illustre un tel agencement. Par convention, on note que la cellule de détection P(i.,j) est située sur la ligne L(i) et sur la colonne Cola). Chaque cellule de détection P(i,j) est composée d'un capteur de lumière D(i,j), généralement und photodiode, qui génère des charges en proportion dc l'énergie lumineuse reçue et les stocke dans sa capacité, et d'un transistor en couches minces T(i,j), dont la source est connectée au détecteur de charge D(i,j). [0003] L'adressage séquentiel des lignes L(i) demande de fournir deux tensions distinctes : une tension Voff pour maintenir non passants tous les transistors T(i,j) d'une ligne et une tension Von pour rendre passants tous les transistors T(i,j) d'une ligne. Les transistors T(i,j) sont adressés par un jeton de sélection (ou « token » selon la terminologie anglo-saxonne). Le jeton de sélection est un signal de niveau haut (tension Von) durant un instant prédéterminé, par rapport à un niveau has (tension Voff inférieure à Von), qui se propage de ligne en ligne, dans un sens donné, par exemple de la ligne L(i) à la ligne L(i+1). [0004] Au moment où le jeton de sélection se propage dans une ligne L(i), le niveau haut du jeton commande l'état passant de tous les transistors de la ligne. Le niveau haut du jeton dc sélection est configure pour avoir une valeur supérieure à la tension de seuil des transistors. Les électrons stockés dans chacun des détecteurs de charge D(i,j) de la ligne sont transmis à un intégrateur de charge via la colonne Col(j) associée au détecteur de charge D(i,j), qui transforme cette valeur en tension. La colonne Col(j) est reliée au drain du transistor T(i,j). L'intégration des charges dans chaque colonne peut être gérée par un circuit intégré corminun à tous les colonnes, appelé circuit intégré de lecture (« ReadOut Integrated Circuit » selon la terminologie anglo-saxonne, ou ROIC).Celui-ci convertit en numérique la valeur mesurée, afin que l'image de l'empreinte puisse être générée, ligne par ligne. [0005] La propagation de ligne en ligne du jeton de sélection est gérée par un dispositif 2 d'adressage de ligne, ou balayeur de lignes, appelé couramment « driver de ligne », ou « gate driver ». Le circuit de commande de ligne est un registre à décalage. Le brevet EP0586398B1 décrit un exemple de registre à décalage utilisé dans des afficheurs à cristaux liquides. Bien que la présente demande soit appliquée aux matrices de détection, et non pas aux matrices d'affichage, le principe est identique. Par référence à la figure 2, chaque étage ET comprend une borne d'entrée Bini (i=0...3) et une borne de sortie Bouti (i=0...3), elle-même connectée à une ligne respective de la matrice. Un générateur de signauxs GSI, qui peut être intégré dans le circuit de lecture « ReadOut Integrated Circuit », génère deux signaux d'horloge CK1, CK2, en opposition de phase l'un par rapport à l'autre. Chaque étage ETi (i=0...3) comprend une première borne d'horloge Bckl-i (i=0...3), apte à recevoir le premier signal d'horloge CK1, et une deuxième borne d'horloge Bck2-i (i=0...3), apte à recevoir le deuxième signal d'horloge CK2. Une impulsion STVext (appelée « jeton ») est reçue par la borne d'entrée BinO du premier étage ETO, et au premier coup d'horloge, par exemple du premier signal d'horloge CK1, le jeton est transmis à la ligne L(0) par la borne de sortie BoutO, afin de lire les informations stockées dans les cellules de détection de la ligne correspondante, comme indiqué précédemment. [0006] La borne d'entrée Binl du deuxième étage ET1 est reliée à la borne de sortie BoutO du premier étage ETO. Un deuxième signal d'horloge CK2 est reçu par le deuxième étage ET1 au niveau de la deuxième borne d'horloge Bck2-1. Le jeton est ainsi transmis à la deuxième ligne L(1).. Le premier signal d'horloge CK1 et le deuxième signal d'horloge CK2 sont déphasés l'un par rapport à l'autre, afin qu'il n'y ait aucun temps mort dans la lecture de la matrice. [0007] La propagation du jeton s'effectue ainsi d'étage en étage, jusqu'à ce que toutes les lignes de la matrice aient été lues. [0008] D'autres systèmes d'horloges, différents de deux signaux d'horloge en opposition de phase, peuvent être envisagés, sans sortir du cadre de l'invention. Par exemple, des registres à décalage utilisant plus de deux signaux d'horloge peut être envisagés, voire des registres à décalage utilisant un seul signal d'horloge. [0009] Les dispositifs d'adressage de lignes étaient initialement disposés en dehors de la matrice, reliés à la matrice par exemple par des nappes flexibles. Plus récemment sont apparus des dispositifs d'adressage de lignes implémentés directement dans la matrice, en utilisant des transistors TFT de type unique N ou P. La matrice peut être réalisée par un dépôt de couches sur un substrat, par exemple de type silicium amorphe (a-Si), TFT, silicium polycristallin, semiconducteur organique, oxyde de zinc Gallium Indium amorphe (Ga203- In203-Zn0). [0010] Ces dispositifs d'adressage intégrés dans la matrice, couramment appelés GOA (Gate Driver On array) permettent de gagner en coût de fabrication, en place occupée, et 3 permet de limiter les erreurs de connexion par rapport aux dispositifs d'adressage externes. Un exemple de GOA est décrit dans la demande de brevet FR2975213. [0011] Toutefois, les GOA utilisés actuellement ont une vitesse très limitée pour passer d'un étage à l'autre, liée aux technologies de TFT. En effet, le passage d'un étage à l'autre dans le registre à décalage demande entre dix et vingt microsecondes, alors que cc délai n'est que cent nanosecondes en technologie CMOS, qui est la technologie généralement utilisée pour les dispositifs d'adressage externes. [0012] Pour une application de reconnaissance d'empreintes sur un écran tactile de téléphone intelligent, ou dc tout autre dispositif équivalent, le nombre de lignes de la matrice est environ égal à deux mille, ce chiffre pouvant évidemment varier d'un dispositif à l'autre. Ainsi, si le doigt est posé en bas de l'écran, la propagation du jeton de sélection dans tous les étages du registre à décalage prendrait environ quarante millisecondes. Le temps d'exécution du procédé de reconnaissance d'empreinte peut être par ailleurs multiplié par autant de relectures nécessaires à la consolidation des données, généralement entre trois et six. Le temps nécessaire à la comparaison de l'empreinte avec celle autorisée s'ajoute encore à ces délais. [0013] Le procédé de reconnaissance d'empreinte doit ainsi être exécuté rapidement, en par- ticulier en moins de deux cents millisecondes, délai établi de façon empirique au-delà duquel l'utilisateur détecte un temps de latence, et a donc une sensation d'attente. [0014] L'invention vise donc à fournir un dispositif d'adressage de lignes dc type GOA, permettant de commencer le balayage des lignes à l'endroit souhaité de la matrice, en ajoutant le moins possible de nouveaux signaux de commande. [0015] Un objet de l'invention est donc un système de reconnaissance d'empreinte digitale, comprenant une surface tactile, configurée pour fournir une information de localisation d'au moins un point de contact d'un doigt présentant une empreinte digitale au contact de la surface tactile, caractérisé en ce que le système comprend : - un panneau de TFT, disposé sous la surface tactile, comprenant une matrice de détection comprenant M lignes dont au moins certaines comprennent des cellules de détection d'une image représentative de l'empreinte digitale, un système d'adressage de lignes étant intégré dans la matrice, et configuré pour activer, ligne après ligne, les cellules de détection d'une ligne correspondante, suivant un sens de balayage des lignes, - un dispositif de calcul, configuré pour recevoir l'information de localisation, et pour commander au système d'adressage d'adresser la matrice à partir d'une zone d'adressage regroupant un sous-ensemble de lignes parmi les M lignes de la matrice, et déterminée en fonction de l'information de localisation. [0016] Avantageusement, le système d'adressage comprend un registre à décalage comprenant M étages, chacun des M étages ayant une sortie connectée à une entrée de ligne correspondante, et un registre à décalage additionnel, comprenant N étages, appelés étages additionnels, où N