FR 3091785 A1 20200717 FR 1900384 A 20190116 Description Titre de l'invention : Diode en silicium polycristallin avec région intrinsèque et procédé de fabrication [0001] Des modes de réalisation et (le mise en oeuvre concernent les diodes, en particulier formées dans du silicium polycristallin et comportant une zone intrinsèque. [0002] Le courant de fuite dans des jonctions P+N- ou N+P- de diodes est fortement lié à la densité de dopant du côté le moins dopé (N- ou P-). Plus le dopage est élevé, plus le courant de fuite sous polarisation inverse est important. Cependant, si le dopage est réduit, le courant en régime passant de la diode est également réduit. [0003] Cc compromis a rendu difficile la réalisation de diodes latérales en polysilicium avec un courant de régime passant élevé et un courant de fuite faible. [0004] Les diodes PIN (pour « Positive Intrinsic Negative » en anglais) est une diode comprenant une zone intrinsèque, c'est-à-dire non dopée, intercalée entre deux zones dopées de type P et de type N. [0005] Une réduction de la longueur de la zone intrinsèque entre les deux régions dopées permet d'améliorer le rapport courant dc régime passant sur courant de fuite, mais cette réduction est limitée par la diffusion de dopants des régions dopées. [0006] Or il est souhaitable d'augmenter le rapport courant de régime passant sur courant dc fuite (« lon/loff ») des diodes PIN, tout en évitant d'introduire des coûts supplémentaires dans la réalisation des diodes. [0007] Selon un aspect, il est proposé une diode comprenant une première région de silicium polycristallin dopée d'un premier type de conductivité, une deuxième région de silicium polycristallin dopée d'un deuxième type de conductivité et une région de silicium polycristallin intrinsèque, située entre la première région et la deuxième région et comportant des atomes de fluor. [0008] Les atomes de fluor dans la région de silicium polycristallin intrinsèque saturent dans les joints de grains monocristallins du polycristal, et occupent des pièges de charges formés par des défauts dans lesdits joints de grains. [0009] En régime passant, les charges sont majoritaires et la saturation des défauts par les atomes de fluor permet d'éviter des piégeages qui dégradent la conduction. [0010] En régime bloqué, sous polarisation inverse, les charges ne sont pas majoritaires et le courant de fuite comprend un passage des charges d'un piège à un autre. Etant saturés par les atomes de fluor, ces pièges ne participeront plus, ou participeront moins, à la conduction du courant de fuite. [0011] Ainsi, les atomes de fluor dans la région de silicium polycristallin permettent à la fois d'augmenter le courant de régime passant et de réduire le courant de fuite de la diode. 2 [0012] La première région et la deuxième région peuvent également comporter des atomes de fluor. [0013] En effet, les performances ne sont pas dégradées si des atomes de fluor sont présents dans la première région dopée et dans la deuxième région dopée, et cela permet de faciliter la réalisation de la diode. [0014] Selon un mode de réalisation, un barreau de silicium polycristallin comporte la première région, la deuxième région et la région de silicium polycristallin intrinsèque intercalée entre la première région et la deuxième région. [0015] Selon un mode de réalisation, la diode comporte en outre une région isolante, isolant électriquement les régions en silicium polycristallin de la diode d'un substrat semiconducteur. [0016] La région isolante permet d'éviter des fuites dans le substrat semiconducteur et peut par exemple comprendre une tranchée d'isolation peu profonde, habituellement prévue dans les circuits intégrés. [0017] Selon un mode de réalisation, la région de silicium polycristallin intrinsèque comporte des atomes de fluor à une concentration comprise entre 0,33*1020 atomes/cm et 0,66*102' atomes/cm'. [0018] Selon un mode de réalisation, la région de silicium polycristallin intrinsèque présente une dimension entre la première région et la deuxième région comprise entre 0,6pm et [0019] Selon un autre aspect, il est proposé un procédé de fabrication d'une diode comprenant une implantation de dopants d'un premier type de conductivité dans une première région de silicium polycristallin, une implantation de dopants d'un deuxième type de conductivité dans une deuxième région de silicium polycristallin, et une implantation d'atomes de fluor dans une région de silicium polycristallin intrinsèque située entre la première région et la deuxième région. [0020] L'implantation d'atomes de fluor peut également être faite dans la première région et dans la deuxième région. [0021] Selon un mode de mise en oeuvre, le procédé comprend une formation d'un barreau de silicium polycristallin comportant la première région, la deuxième région et la région de silicium polycristallin intrinsèque intercalée entre la première région et la deuxième région. [0022] Le procédé peut comprendre en outre une formation d'une région isolante, isolant électriquement les régions en silicium polycristallin de la diode d'un substrat semiconducteur. [0023] Selon un mode de mise en oeuvre, ladite implantation d'atomes de fluor comporte une utilisation d'un masque dédié inhibant l'implantation sur des parties masquées. [0024] Ce mode de mise en oeuvre permet d'introduire le procédé dans un processus de fa- 3 brication déjà établi, sans compromettre les caractéristiques d'autres composants du processus. [0025] Selon un mode de mise en oeuvre, ladite implantation d'atomes de fluor est effectuée à une concentration comprise entre 0,5*101, atomes/cm2 et 1.0*1 016 atornes/cm2. [0026] Selon un mode de mise en oeuvre, ladite implantation de dopants d'un premier type de conductivité dans la première région et ladite implantation de dopants d'un deuxième type de conductivité dans la deuxième région sont positionnées de façon à ce que la région de silicium polycristallin intrinsèque présente une dimension entre la première région et la deuxième région comprise entre 0,6pm et 1,5pm. [0027] Selon un autre mode mise en oeuvre, ladite implantation d'atomes de fluor est une implantation pleine plaque. Par implantation pleine plaque, on entend que l'implantation est réalisée sans masque sur l'ensemble de la plaquette semiconductrice (« wafcr » en anglais). [0028] Cc mode de mise en oeuvre permet d'éviter l'utilisation d'un masque, à condition de prendre en considération ladite implantation d'atomes de fluors dans des caractérisations d'autres composants de la plaque. [0029] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : [0030] [fig.1] illustre un exemple de réalisation de l'invention ; [0031] [fig.2A] illustre des caractéristiques d'exemples de réalisation de l'invention ; [0032] [fig.2B] illustre des caractéristiques d'exemples de comparaison avec l'invention ; [0033] [fig.3] illustre une étape d'un exemple de mise en oeuvre de l'invention ; [0034] [fig.4] illustre une étape d'un exemple de mise en oeuvre de l'invention ; [0035] [fig.5A] illustre une étape d'un exemple de mise en oeuvre de l'invention ; [0036] [fig.5B] illustre une étape d'un exemple de mise en oeuvre de l'invention ; [0037] [fig.6] illustre une étape d'un exemple de mise en oeuvre de l'invention ; [0038] [fig.7] illustre un exemple de réalisation de l'invention. [0039] La figure 1 représente un exemple de réalisation d'une diode DD du type PIN (pour « Positive Tntrinsic Ncgativc » en anglais), formée dans un barreau de silicium polycristallin PLY. Le terme usuel de « polysilicium » pourra être utilisé pour désigner le silicium polycristallin. Par « barreau », on entend une couche de matière pouvant avoir une forme de plaque allongée. [0040] La diode DD comprend ainsi une première région de polysilicium dopée d'un premier type de conductivité P-F, formant une région d'anode, et une deuxième région de polysilicium dopée d'un deuxième type de conductivité N-F, formant une région de cathode. [0041] Une région INT de polysilicium laissée intrinsèque, c'est-à-dire non dopée, est in- tercalée entre la première région dopée P+ et la deuxième région dopée N+ dans le barreau PLY. [0042] La région intrinsèque INT de polysilicium sépare la première région dopée P+ et la deuxième région dopée N+ d'une distance ou largeur D, dont des exemples de dimensions sont donnés ci-après. [0043] Réduire la largeur D de la région intrinsèque INT permet d'améliorer le rapport de courant de régime passant sur courant de fuite (cc rapport pourra être désigné par l'expression usuel Ion/Ioff). [0044] Cela étant, la réduction de la largeur D est limitée par la diffusion des dopants des régions d'anode et de cathode et présente une taille minimale critique. [0045] Afin d'augmenter encore le rapport Ion/Ioff, sans atteindre la taille minimale critique, la région de polysilicium intrinsèque INT comporte des atomes de fluor. [0046] Par exemple, les atomes de fluor ont pu être implantés dans le barreau de poly- silicium PLY juste après la formation du barreau, éventuellement de façon masquée pour localiser l'implantation au barreau, voire à la région intrinsèque INT seulement. On se référera aux possibilités décrites ci-après en relation avec les figures 5A et 5B. [0047] Ainsi, la première région dopée P+ et la deuxième région dopée N+ peuvent également comporter des atomes de fluor. [0048] Par ailleurs, la diode DD comporte en outre une région isolante STI, isolant élec- triquement la diode DD d'un substrat semiconducteur SUB sur lequel la diode est formée. [0049] La région isolante isolant électriquement la diode DD du substrat SUB permet d'éviter des fuites vers le substrat, avantageusement dans le cadre d'une réalisation de diode de type PIN. [0050] Dans cet exemple, la région isolante STI comprend une formation de tranchées d'isolation peu profonde, (« Shallow Trench Isolation » selon le terme usuel anglais) habituellement prévue dans les circuits intégrés pour isoler latéralement des composant formés dans le substrat SUB. [0051] Le barreau de polysilicium PLY repose ainsi sur une surface de la région d'isolation STI, du type tranchée d'isolation peu profonde, cette surface étant par exemple alignée au niveau d'une face avant FA du substrat SUB. [0052] La face avant FA est typiquement la face du substrat SUB sur laquelle sont réalisés les composants semiconducteurs d'un circuit intégré, dans la partie du circuit intégré usuellement désigné « FEOL » pour « Front End of Line » en anglais. [0053] En outre, un contact d'anode A est couplé à la première région dopée du type P+, et un contact de cathode C est couplé à la deuxième région dopée du type N+. [0054] Ces contacts A, C sont typiquement couplés auxdites régions dopées par une pellicule SAL de siliciure de métal conductrice formée en surface desdites régions dopées P+, N-F. [0055] Typiquement, un masque dur de protection (non-représenté) recouvre notamment la partie intrinsèque INT du barreau de polysilicium PLY. Le masque dur de protection permet de ne pas former la pellicule de siliciure de métal sur la surface du barreau de polysilicium PLY qu'il recouvre. [0056] Les figures 2A et 2B illustrent ensemble l'amélioration des caractéristiques d'exemples de réalisation de diodes de type PIN, obtenue par la présence d'atomes de fluors dans la région intrinsèque de polysilicium. [0057] La figure 2A représente l'évolution du courant d'anode la en fonction de la tension d'anode Va, pour quatre réalisations de diodes DD1, DD2, DD3, DD4 de type PIN. Les conceptions des diodes DD1-DD4 correspondent à la diode DD décrite précédemment en relation avec la figure 1, comportant notamment des atomes de fluor dans la région intrinsèque INT, et pour différentes largeurs D de la région intrinsèque INT. [0058] Les largeurs D de la région intrinsèque INT des diodes DD1, DD2, DD3, DD4 cor- respondent respectivement à la taille minimale critique, et à trois augmentations successives de cette taille d'un pas identique. [0059] Dans l'exemple de la technologie choisie correspondant à la figure 2A, la taille minimale critique de la largeur D de la diode DD1 est de 0,6pm, et avec un pas de 0,3pm, la largeur D de la diode DD2 est de 0,9pm, la largeur D de la diode DD3 est de 1,21m, la largeur D de la diode DD4 est de 1,5pm. [0060] La figure 2B représente l'évolution du courant d'anode la en fonction de la tension d'anode Va, mais pour quatre réalisations de diodes Dl, D2, D3, D4 de type PIN correspondant aux diodes DD1-DD4, ne comportant pas dans ce cas d'atome de fluor dans la région intrinsèque INT. [0061] Sur la figure 2A, les mesures du courant de fuite la en tension Va inverse, Va 0, le courant la des diodes DD1-DD4 est supérieur au courant la des diodes Dl -D4. La différence en régime passant est moins importante niais néanmoins existante et mesurable. [0066] Ainsi, la présence d'atonies de fluor dans la région intrinsèque de la diode DD de type PIN permet à la fois d'augmenter le courant de régime passant et de réduire le courant de fuite en polarisation inverse. Le rapport lon/loff en est doublement amélioré. [0067] Physiquement, ce double effet d'amélioration peut être modélisé par une saturation des atomes de fluor dans les joints de grains monocristallins du silicium polycristallin. Dans les joints de grains, les atomes de fluor occupent des défauts cristallins pouvant piéger des électrons. [0068] Ce type de piégeage dégrade la conduction lorsque les charges électroniques sont majoritaires, c'est-à-dire en régime passant. En saturant les défauts aux joints de grains, le fluor empêche cette dégradation du courant de régime passant. [0069] En régime bloqué, sous polarisation inverse, les charges électroniques ne sont pas majoritaires et le courant de fuite est favorisé par le passage des électrons d'un piège à un autre. Etant saturés par les atomes de fluor, ces pièges ne participeront plus, ou participeront moins, à la conduction du courant de fuite. [0070] Les figures 3 à 6 illustrent différentes étapes d'exemples de mise en oeuvre d'un procédé de fabrication d'une telle diode DD. [0071] La figure 3 représente le résultat d'une étape de formation, dans un substrat semi- conducteur SUB, d'une région isolante STI destinée à isoler électriquement la (future) diode DD. [0072] La formation de région isolante STI est avantageusement une étape prévue pour des réalisations d'autres parties d'un circuit intégré, telle qu'une réalisation de tranchées d'isolation peu profondes classique comprenant, brièvement, une gravure d'une 7 tranchée dans le substrat, un remplissage de la tranchée avec un diélectrique et un polissage du diélectrique. [0073] La diode DD sera ensuite formée sur la surface de la région isolante STI. [0074] La figure 4 représente une formation d'un barreau de polysilicium PLY dans lequel seront formées les régions d'anode, de cathode et la région intrinsèque de la diode. [0075] La formation du barreau peut comprendre un dépôt d'une couche de silicium poly- cristallin, puis un masquage définissant des parties à retirer, et une gravure. [0076] Les figures 5A, 5B illustrent deux alternatives pour une mise en oeuvre d'une im- plantation d'atomes de fluor Fimpl, Fimp2 dans la région intrinsèque INT de silicium polycristallin, immédiatement après la formation du barreau PLY. [0077] Dans les deux alternatives, l'implantation d'atomes de fluor Fimpl, Fimp2 est faite dans tout le barreau de polysilicium PLY, c'est-à-dire aussi dans les futures régions dopées d'anode et de cathode. [0078] La figure 5A représente une alternative dans laquelle ladite implantation d'atomes de fluor Fimpl comporte une utilisation d'un masque MSK dédié, inhibant l'implantation sur des parties masquées. [0079] Dans l'exemple représenté, toute la surface du barreau de polysilicium PLY est dé- couverte. Cela étant, il est envisageable que le masque MSK recouvre les extrémités du barreau PLY, au niveau des futures régions dopées d'anode et de cathode. [0080] L'utilisation d'un masque pour mettre en oeuvre l'implantation de fluor Fimpl dans le barreau de polysilicium PLY permet de pouvoir introduire ce procédé de fabrication conjointement avec d'autres fabrications de composants sur le substrat semiconducteur SUB, sans imposer une implantation de fluor dans lesdites autres fabrications. [0081] La figure 5B représente une alternative dans laquelle ladite implantation d'atomes de fluor Fimp2 est une implantation pleine plaque, c'est-à-dire effectuée sans masque, sur toute la surface du substrat semiconducteur SUB, généralement sous forme d'une plaquette (« wafer » en anglais). Une telle alternative permet d'éviter l'utilisation d'un masque dédié, mais impose de prendre en considération cette implantation de fluor dans la caractérisation des autres composants du circuit formé sur le substrat SUB. [0082] Les implantations de fluor Fimpl, Fimp2 selon ces deux alternatives sont configurées à une énergie permettant d'implanter le fluor au niveau du barreau de polysilicium PLY, par exemple comprise entre 10keV et 30keV, et à une concentration par exemple comprise entre 0,5*10'' aticm2 et 1,0*10'6at./cm2. [0083] Pour un barreau PLY ayant une épaisseur de 150nm, la concentration en atomes de fluor résultant dans la région intrinsèque INT est ainsi comprise entre 0,33*102" at./cm3 et 0,66*102' at./cm3. [0084] La figure 6 représente une étape de formation des régions d'anode et de cathode de la diode DD, comprenant une implantation de dopants d'un premier type de conductivité 8 P+ dans une première région du barreau de polysilicium PLY, et une implantation de dopants d'un deuxième type de conductivité N+ dans une deuxième région du barreau de polysilicium PLY. La première région dopée P+ et la deuxième région dopée N+ sont disposées de façon à laisser une région intrinsèque INT non-dopée intercalée entre la première région dopée P-F d'anode et la deuxième région dopée N+ de cathode. [0085] En outre, une étape de siliciuration localisée peut permettre de former des pellicules de siliciure de métal en surface des régions d'anodes et de cathode pour y connecter des prises de contacts respectives (comme représenté sur la figure 1). [0086] La figure 7 représente schématiquement un appareil électronique APP, comprenant par exemple un étage de transmission utilisant des fréquences radio RFTX, comprenant avantageusement au moins une diode DD du type PIN dont la région intrinsèque TNT comporte des atomes de fluor, telle que par exemple selon la réalisation décrite en relation avec la figure 1. [0087] En outre, une réalisation d'une couche conductrice apte à être polarisée parallèle au barreau, telle que décrite dans la demande de brevet français déposée le même jour par le même demandeur que la présente demande et ayant pour titre « Diode de type PIN comportant une couche conductrice, et procédé de fabrication », peut permettre d'améliorer encore le rapport courant en régime passant sur courant de fuite Ion/Ioff de la diode selon la présente invention. 9