FR 3090147 A1 20200619 FR 1873009 A 20181217 Description Titre de l'invention : PROCÉDÉ DE GESTION D'UNE MÉMOIRE CACHE D'UN CALCULATEUR ÉLECTRONIQUE [0001] L'invention concerne un procédé et une unité de gestion d'une mémoire cache d'un calculateur électronique. [0002] Les mémoires caches sont utilisées pour qu'un processus exécuté par un micro- processeur puisse accéder plus rapidement à des informations enregistrées initialement dans la mémoire principale. [0003] Dans cette demande, par « processus », on désigne aussi bien un programme qu'une routine de ce programme ou tout autre logiciel exécuté par le microprocesseur et susceptible de lire ou d'écrire dans la mémoire cache. L'état de la mémoire cache dépend fortement des adresses qui ont été accédées par le ou les processus exécutés par le microprocesseur. Par ailleurs, l'état de la mémoire cache à un instant donné peut assez facilement être observé par un processus tiers exécuté par le microprocesseur ou simplement en mesurant les temps d'accès à la mémoire cache. Ces caractéristiques d'une mémoire cache ont été exploitées pour développer des attaques connues sous le terme de « attaques par canaux auxiliaires » (« Sidc Channel Attack » en anglais). Ces attaques permettent de révéler des informations secrètes traitées par un processus exécuté ou de modifier le fonctionnement du processus exécuté pour contourner des mesures de sécurité. Par exemple, une information secrète est une clé cryptographique utilisée pour chiffrer ou déchiffrer des informations. Une mesure de sécurité est, par exemple, la saisie d'un code PIN. Pour cela, les attaques par canaux auxiliaires observent l'état de la mémoire cache alors que le processus attaqué s'exécute pour déterminer la ou les adresses accédée(s) par ce processus attaqué. Les adresses accédées dépendent de données secrètes traitées par le processus attaqué. Ainsi, connaître les adresses accédées par le processus attaqué permet d'obtenir des informations sur ces données secrètes. En général, ces attaques supposent l'exécution d'un processus malveillant en parallèle du processus attaqué. Ce processus malveillant doit pouvoir accéder à des adresses précises de la mémoire cache. Pour augmenter la robustesse de la mémoire cache vis-à-vis de ces attaques, il a déjà été proposé de partitionner la mémoire cache en plusieurs partitions distinctes associées chacune à un processus respectif La partition associée à un processus particulier est alors uniquement accessible par ce processus et ne 2 peut pas être lue ou écrite par les autres processus exécutés en parallèle par le calculateur électronique. Ainsi, un processus malveillant ne peut pas accéder à la partition d'un autre processus et ne peut donc pas obtenir des informations sur le fonctionnement de cet autre processus. Toutefois, cette solution conduit à un usage peu efficace de la mémoire cache car les zones libres dans une partition ne peuvent pas être exploitées par d'autres processus pour y enregistrer des informations. Une autre solution a été proposée dans l'article suivant : Zhenghong Wang et Al.: « New cache designs for thwarting software cache-based side channel attacks », ACM SIGARCH Computer architecture news, volume 35, pages 494-505, 2017. La solution décrite dans cet article est intéressante car elle ne partitionne pas la mémoire cache. Plus précisément, cet article enseigne que lorsqu'un premier processus cherche à lire un mot à une adresse @r, il transmet une requête à la mémoire cache. Cette requête contient l'adresse @r. L'adresse @r contient une adresse @si, d'un ensemble Si., de lignes de la mémoire cache susceptibles de contenir le mot recherché. Si le mot recherché ne se trouve pas dans cet ensemble Si., de lignes, alors cela provoque un défaut de cache plus connu sous le terme anglais de « miss ». En cas de défaut de cache, un ensemble de nouvelles lignes contenant le mot recherché est chargé dans la mémoire cache à partir de la mémoire principale du calculateur électronique. Normalement, les nouvelles lignes chargées sont enregistrées à la place des précédentes lignes de l'ensemble Si.,. Toutefois, si les précédentes lignes de l'ensemble Si, avaient été chargées dans la mémoire cache par un second processus, différent du premier processus, alors une interférence externe est détectée. Dans ce cas et seulement dans ce cas, l'article de Zhenghong enseigne : [0004] - qu'un autre ensemble Si; de lignes est choisi de façon aléatoire dans la mémoire cache, [0005] - les nouvelles lignes chargées sont enregistrées dans l'ensemble Sis' et non pas dans l'ensemble Si' [0006] - les lignes de l'ensemble Si., sont marquées comme étant invalides, et [0007] - l'adressage de la mémoire cache est modifié pour le premier processus seulement, pour faire maintenant correspondre l'adresse @r à l'ensemble Si,,' et non plus à l'ensemble Si, Ainsi, l'observation de l'état de la mémoire cache, et en particulier de l'ensemble Si' par un second processus ne révèle aucune information sur les informations traitées par le premier processus. 3 Le procédé décrit dans cet article accroît donc la robustesse de la mémoire cache vis-à-vis des attaques par canaux auxiliaires dans lesquels un processus malveillant est utilisé pour observer l'état de la mémoire cache. Par contre, il est relativement inefficace vis-à-vis des attaques par canaux auxiliaires qui observent l'état de la mémoire cache, par exemple, en mesurant les temps d'accès à celle-ci sans nécessairement utiliser pour cela l'exécution d'un processus malveillant par le même calculateur électronique. En effet, le temps d'accès à la mémoire cache est très différent dans les deux cas suivants : [0008] - le mot recherché se trouve dans la mémoire cache, cc qui correspond à la situation connue sous le terme anglais de « hit », et [0009] - le mot recherché ne se trouve pas déjà dans la mémoire cache, ce qui correspond à la situation connue sous l'expression « défaut de cache » ou sous le terme anglais de « miss ». En cas de défaut de cache, le mot recherché doit d'abord être chargé, à partir de la mémoire principale, dans la mémoire cache avant de pouvoir être utilisé. Le temps d'accès à la mémoire cache est donc beaucoup plus long dans le cas d'un « miss » que dans le cas d'un « hit ». Ainsi, en observant les temps d'accès à un ensemble Si,. particulier de lignes de la mémoire cache, il est possible d'identifier l'instant où un nouveau mot est chargé dans cet ensemble et le nombre de fois où cet ensemble de lignes est accédé. En corrélant ces informations avec le fonctionnement du processus attaqué, certaines informations secrètes peuvent alors être déduites. L'invention vise à proposer un procédé de gestion de la mémoire cache d'un calculateur électronique plus robuste que celui décrit dans l'article de Zhenghong Wang et al. À cet effet, l'invention a donc pour objet un procédé de gestion de la mémoire cache d'un calculateur électronique dans lequel : [0010] - la fonction de transformation est paramétrée par un paramètre q de sorte que l'adresse d'ensemble transformée obtenue lors de l'étape f) dépend à la fois de l'adresse d'ensemble reçue et de la valeur de ce paramètre q, et pour toutes les valeurs non nulles du paramètre g, la fonction de transformation permute au moins 50 % des adresses d'ensemble, et [0011] - lors de chaque exécution de l'étape t), une nouvelle valeur du paramètre q est générée pour modifier la fonction de transformation. - Les modes de réalisation de ce procédé peuvent comporter une ou plusieurs des caractéristiques suivantes : - un compteur de modifications est incrémenté à chaque modification de la fonction de transformation, [0012] - à chaque fois qu'une nouvelle ligne est enregistrée dans la mémoire cache, la valeur actuelle du compteur de modifications est enregistrée dans un compteur de lignes associé uniquement à cette ligne, - lorsque l'une des étiquettes de lignes sélectionnée correspond à l'étiquette de lignes reçue, alors le procédé comporte : - la comparaison de la valeur du compteur de ligne de la ligne comportant cette étiquette de ligne, à la valeur du compteur de modification, - lorsque la valeur du compteur de lignes est inférieure à C',-M, alors la lecture ou l'écriture du mot dans la mémoire cache est inhibée et un défaut de cache est déclenché, et - à l'inverse, lorsque la valeur du compteur de lignes est supérieure ou égale à C,'-M, alors le défaut de cache n'est pas déclenché et la lecture ou l'écriture du mot dans la mémoire cache est poursuivie, où : - C, est la valeur du compteur de modifications au moment où la valeur du compteur de lignes est comparée à la valeur du compteur de modification, et - M est un nombre entier compris entre 1 et 50. - le procédé comporte : [0013] - le marquage de l'ensemble des lignes de la mémoire cache comme étant invalides en réponse au franchissement par le compteur de modifications d'un seuil prédéterminé, et - de l'utilisation de chaque ligne marquée comme étant invalide jusqu'à son remplacement par une nouvelle ligne chargée à partir de la mémoire de rang supérieur; - à chaque modification de la fonction de transformation, la précédente valeur du paramètre q est enregistrée dans une file contenant les R précédentes valeurs du paramètre q, où R est un nombre entier compris entre 1 et 50, [0014] - lorsque aucune des étiquettes de lignes sélectionnées ne correspond à l'étiquette de lignes reçue et avant de déclencher un défaut de cache et avant de fournir le mot à partir de la mémoire de rang supérieur, l'une des précédentes valeurs du paramètre q est sélectionnée dans la file et les étapes b) à e) sont exécutées une nouvelle fois en utilisant la précédente valeur sélectionnée pour le paramètre q à la place de la valeur courante de ce paramètre q; lorsqu'une étiquette de lignes correspondant à l'étiquette de lignes reçue est trouvée dans la mémoire cache en utilisant l'une des précédentes valeurs du paramètre q, le procédé comporte le remplacement de l'une des lignes de l'ensemble situé à l'adresse d'ensembles transformée obtenue à partir de la valeur la plus récente du paramètre q, par la ligne associée à cette étiquette de lignes correspondant à l'étiquette de lignes reçue; le nombre R est compris entre 4 et 16; le nombre M est égal au nombre R; - un compteur d'accès à la mémoire cache est incrémenté à chaque accès à la mémoire cache, et [0015] - lorsque ce compteur d'accès à la mémoire cache atteint une limite prédéterminée, une nouvelle exécution de l'étape f) est automatiquement déclenchée et le compteur d'accès à la mémoire cache est réinitialisé, la limite prédéterminée étant égale à un nombre d'accès à la mémoire cache compris entre 100 et 1 000; chaque nouvelle valeur du paramètre q est générée par tirage aléatoire ou pseudo-aléatoire de cette nouvelle valeur dans un ensemble de 2P valeurs différentes possibles pour le paramètre q, où l'exposant p est un nombre entier supérieur ou égal à 4, 8 ou 16; le procédé comporte, au cours de l'exécution simultanée par le calculateur d'un premier et d'un second processus qui traitent, respectivement, un premier et un second mots : [0016] - l'exécution de l'étape f) pour, respectivement, les premier et second processus et ainsi obtenir une première valeur du paramètre q pour le premier processus et une seconde valeur du paramètre q pour le second processus, ces première et seconde valeurs du paramètre q étant enregistrées et associées respectivement, aux premier et second processus, - lorsque le premier processus lit ou écrit le premier mot, l'exécution des étapes a) à e) en utilisant pour cela la première valeur du paramètre q, - lorsque le second processus lit ou écrit le second mot, l'exécution des étapes a) à e) en utilisant pour cela la seconde valeur pour le paramètre q; - le procédé comporte également : [0017] - à chaque fois qu'une nouvelle valeur du paramètre q est générée, la génération d'une nouvelle valeur d'une clé k,' puis - tant que la valeur du paramètre q n'est pas à nouveau modifiée, l'embrouillage de chaque mot à écrire dans la mémoire cache à l'aide de cette nouvelle valeur de la clé ki, pour obtenir un cryptogramme de ce mot et l'enregistrement du cryptogramme dans la mémoire cache à la place du mot, et - en réponse à la requête contenant l'adresse du mot à 1h-e ou à écrire et si une ligne comportant une étiquette de lignes correspondant à l'étiquette de lignes reçue a pu être trouvée dans la mémoire cache, le désembrouillage du cryptogramme de cette ligne à l'aide de la valeur de la clé k' générée en même temps que la valeur du paramètre q utilisée pour obtenir l'adresse d'ensemble transformée qui a permis de sélectionner cette ligne. 6 L'invention a également pour objet une unité de gestion d'une mémoire cache d'un calculateur électronique, cette unité étant configurée pour réaliser les étapes suivantes au cours de l'exécution par ce calculateur d'un processus qui doit traiter un mot : [0018] a) la réception d'une requête contenant une adresse du mot à lire ou à écrire, cette adresse comprenant : [0019] - une étiquette de lignes, [0020] - une adresse d'ensemble, cette adresse d'ensemble appartenant à un premier ensemble de s valeurs différentes, où le nombre s est un nombre entier supérieur à deux, [0021] b) la transformation de l'adresse d'ensemble reçue en une adresse d'ensemble transformée à l'aide d'une fonction de transformation bijective qui permute au moins deux valeurs du premier ensemble, [0022] c) la sélection d'une ou plusieurs étiquettes de lignes enregistrées dans la mémoire cache à l'adresse d'ensemble transformée, [0023] d) la comparaison de l'étiquette de lignes reçue à la ou aux étiquettes de lignes sélec- tionnées en fonction de l'adresse d'ensemble transformée, pour déterminer si l'une de ces étiquettes de lignes sélectionnées correspond à l'étiquette de lignes reçue, [0024] c) lorsque aucune des étiquettes sélectionnées ne correspond à l'étiquette de lignes reçue, le déclenchement d'un défaut de cache et la fourniture du mot à partir d'une mémoire de rang supérieur, et lorsque, au contraire, l'une des étiquettes de lignes sélectionnées correspond à l'étiquette de lignes reçue, la lecture ou l'écriture dans la mémoire cache du mot à l'intérieur de la ligne associée à l'étiquette de lignes qui correspond à l'étiquette de lignes reçue, [0025] t) la modification de la fonction de transformation, cette modification de la fonction de transformation étant répétée plusieurs fois au cours de l'exécution du processus de sorte que, au cours de la même exécution du processus, la fonction de transformation associe successivement dans le temps, à une même adresse d'ensemble susceptible d'être reçue, plusieurs adresses d'ensemble transformées différentes, [0026] dans lequel : [0027] - l'unité de gestion comporte une fonction de transformation paramétrée par un paramètre q de sorte que l'adresse d'ensemble transformée obtenue lors de l'étape t) dépend à la fois de l'adresse d'ensemble reçue et de la valeur de ce paramètre q, et pour toutes les valeurs non nulles du paramètre q, la fonction de transformation permute au moins 50 % des adresses d'ensemble, et [0028] - l'unité de gestion est configurée pour, lors de chaque exécution de l'étape t), générer une nouvelle valeur du paramètre q pour modifier la fonction de transformation. 7 L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif et faite en se référant aux dessins sur lesquels : [0029] [fig.1] - la figure 1 est une illustration schématique de l'architecture d'un calculateur électronique équipé d'une mémoire cache ; [0030] [fig.2] - la figure 2 est une illustration schématique d'une unité de gestion de la mémoire cache du calculateur de la figure 1 ; [0031] [fig.3] - la figure 3 est un organigramme d'un procédé de gestion de la mémoire cache du calculateur de la figure 1 ; [0032] [fig.4] - la figure 4 est une illustration schématique d'un autre mode de réalisation possible pour l'unité de gestion de la mémoire cache du calculateur de la figure 1 ; [0033] [fig.5] - la figure 5 est un organigramme d'un procédé de gestion de la mémoire cache à l'aide de l'unité de gestion de la figure 4. - Dans ces figures, les mêmes références sont utilisées pour désigner les mêmes éléments. Dans la suite de cette description, les caractéristiques et fonctions bien connues de l'homme du métier ne sont pas décrites en détail. La figure 1 représente schématiquement l'architecture d'un calculateur électronique 2. Ce calculateur 2 est typiquement intégré dans un système 3 plus grand dont il contrôle et commande au moins une partie du fonctionnement. Le système 3 est par exemple un ordinateur, un téléphone mobile, un smartphone ou tout autre appareil électronique dont le fonctionnement est commandé, au moins en partie, par le calculateur 2. Classiquement, le calculateur 2 comporte : [0034] - au moins un microprocesseur 4, [0035] - une mémoire cache 6, [0036] - une mémoire principale 8, [0037] - une mémoire de masse 10, et [0038] - des bus 12 de transmission d'informations qui raccordent entre eux ces différents éléments du calculateur 2. - La mémoire cache 6 est typiquement plus rapide que la mémoire principale 8 qui est elle-même plus rapide que la mémoire de masse 10. La rapidité d'une mémoire correspond au temps d'accès nécessaire pour accéder à une information enregistrée dans cette mémoire. Actuellement, typiquement, le temps d'accès d'une mémoire cache est inférieur à 30 ns ou 20 ns et, généralement, supérieur à 1 ns. Le temps d'accès à une mémoire principale est aujourd'hui typiquement inférieur à 500 ns ou 100 ns et, généralement, supérieur à 30 ns ou 50 ns. Le temps d'accès à une mémoire de masse est aujourd'hui typiquement supérieur à 1 ps ou 10 Fis et, généralement, inférieur à 10 ms. Typiquement, la taille d'une mémoire du calculateur 2 est d'autant plus petite que cette mémoire est rapide. Ainsi, la taille de la mémoire cache 6 est inférieure à la taille de la mémoire principale 8 qui est elle-même inférieure à la taille de la mémoire de masse 10. La taille d'une mémoire est exprimée en octets. La taille de la mémoire cache 6 est, par exemple, inférieure à 4 Mn et, habituellement supérieure à 60 ko. La taille de la mémoire principale 8 est habituellement supérieure à 256 Mo ou 1 Go et, généralement, inférieure ou égale à 16 Go ou 32 Go. La taille de la mémoire de niasse 10 est quant à elle habituellement supérieure à 4 Go ou 1 To. Ici, les mémoires du calculateur 2 sont classées par temps d'accès croissant. Ainsi, par la suite, l'expression « mémoire de rang supérieur » désigne une mémoire dont le temps d'accès est supérieur à la mémoire courante. Généralement, les mémoires 6 et 8 sont des mémoires volatiles à accès aléatoire. Par exemple, la mémoire 6 est une mémoire de type SRAM (« Static Random Access Memory »). La mémoire principale 8 est par exemple une mémoire de type DRAM (« Dynamic Random Access Memory »). La mémoire de masse 10 est généralement une mémoire non volatile. De nombreuses technologies différentes existent pour réaliser une telle mémoire de masse. Par exemple, la mémoire 10 peut être une bande magnétique, un disque dur, un disque optique tel qu'un CD, un DVD ou un disque blue-ray, un disque magnéto-optique, une mémoire flash, une mémoire SSD (« Solid State Drive ») ou autres. La mémoire 10 contient par exemple une copie de sauvegarde du code binaire des processus à exécuter par le microprocesseur 4. La mémoire 10 peut aussi contenir des copies des données à traiter par les différents processus susceptibles d'être exécutés par le microprocesseur 4. Typiquement, le code binaire des processus et les données à traiter sont, par exemple, chargés dans la mémoire 8 à partir de la mémoire 10 lors de la mise sous tension du calculateur 2 et/ou en réponse à une commande de réinitialisation du calculateur 2 ou lorsque l'exécution d'un nouveau processus par le calculateur 2 est déclenchée. La mémoire 6 peut être une mémoire externe au microprocesseur 4 comme re- 9 présenté sur la figure 1. Dans ce cas, la mémoire 6 est, par exemple, réalisée sur un substrat mécaniquement séparé du substrat sur lequel sont réalisés les différents éléments du microprocesseur 4. Pour simplifier la description, on considère ici que la mémoire 6 comporte un seul niveau de mémoire cache, c'est-à-dire typiquement le niveau connu sous l'expression « cache Ll ». Toutefois, tout ce qui est décrit par la suite dans ce cas particulier, est transposable sans difficulté par l'homme du métier au cas des mémoires caches comportant plusieurs niveaux de mémoire cache. Par la suite à défaut d'indication contraire, on désigne par le terme « mot » aussi bien une instruction ou portion d'instruction du code binaire d'un processus exécutable par le microprocesseur 4 qu'une donnée ou portion de donnée correspondant à une opérande sur laquelle opère une instruction exécutée par microprocesseur 4. La mémoire cache 6 sert de stockage intermédiaire entre la mémoire principale 8 et le microprocesseur 4. Au lieu d'accéder directement à la mémoire principale 8 qui présente des latences importantes, le microprocesseur 4 va d'abord chercher si le mot est présent dans la mémoire cache. Il existe alors les deux cas de figure suivants : [0039] - Cas 1) : Le mot est présent dans la mémoire cache 6, ce qui correspond au cas connu sous le terme « hit » ou « cache hit ». Dans cc cas, le mot est directement transféré au microprocesseur 4 à partir de la mémoire cache 6. Les mémoires de rang supérieur à la mémoire 6 ne sont alors pas accédées pour obtenir ce mot. [0040] - Cas 2) : Le mot est absent de la mémoire cache 6. Ce cas de figure correspond à celui connu sous le terme anglais de « miss » ou « cache miss » Dans ce cas, la mémoire cache doit aller chercher dans une mémoire de rang supérieur, c'est-à-dire ici typiquement dans la mémoire principale 8, le mot absent. Ce cas de figure est ici appelé « défaut de cache ». Le défaut de cache conduit donc naturellement à un temps d'accès plus important au mot recherché. La mémoire cache 6 comporte typiquement un support 7 d'enregistrement d'informations. Le support 7 est divisé en plusieurs lignes L, j de longueur fixe. Chaque ligne comporte un champ Di.; de données. Chaque champ Di.; est divisé en N,' mots de longueur fixe. Les longueurs d'un mot, d'un champ et d'une ligne sont exprimées par le nombre de bits qui les composent. Par exemple, la longueur d'un mot est typiquement égale à 32 bits ou 64 bits. Par la suite, la description est faite dans le cas particulier où la longueur d'un mot est égale à 32 bits. Chaque champ DL; comporte un nombre identique de mots. Par exemple, ici, chaque champ D,J comporte quatre mots. Ainsi, la longueur du champ Di; est de 128 bits. Les lignes de la mémoire cache 6 sont regroupées en ensembles distincts Si. Ces ensembles Si sont connus sous le terme anglais de « Set ». Chaque ensemble Si contient W lignes Li» Le nombre W est le même pour tous les ensembles Si. Par la suite, l'indice « i » identifie sans ambiguïté un ensemble S parmi les autres ensembles de lignes que comporte la mémoire 6. Par exemple, l'indice i est un numéro d'ordre compris entre 1 et s, où s est un nombre entier égal à T/(W.L), où : [0041] - T est la taille de la mémoire cache exprimée en octets, [0042] - L est le nombre d'octets par ligne, et [0043] - W est le nombre de lignes dans chaque ensemble Si. L'indice «j » identifie sans ambiguïté une ligne particulière d'un ensemble Si. Ici, l'indice j est compris entre 1 et W. Ceci est représenté sur la figure 1 dans le cas particulier où W est égal à trois. Dans ce mode de réalisation, la mémoire cache 6 est une mémoire associative à W voies ("way" en anglais), plus connue sous l'expression anglaise de « W-way associative ». Dans ce cas, le nombre entier W est supérieur ou égal à deux et généralement inférieur à 128 ou 64 ou 16. La position de chaque ensemble Si dans la mémoire cache 6 est repérée par une adresse @si appelée « adresse d'ensemble de lignes ». Il existe donc ici s adresses @si différentes d'ensemble de lignes. Par la suite, le nombre de bits minimum nécessaires pour coder l'adresse @si d'un ensemble Si est noté n et l'ensemble qui contient toutes les adresses @si possibles est noté E. La position d'un mot particulier dans le champ D1 est repérée par un indice « d, » qui identifie la position d'un mot dans cette ligne. L'indice d, est un nombre compris entre 1 et N,'. Typiquement, les mots d'un même champ Di,i sont placés immédiatement les uns derrière les autres. En plus du champ Did, chaque ligne Li,i comporte : [0044] - une étiquette de lignes Ti appelée « tag » en anglais, et [0045] - un compteur de lignes L'étiquette T1 contient une valeur qui permet de sélectionner sans ambiguïté la ligne qui contient le mot recherché parmi les W lignes Li,i de l'ensemble Si. Pour cela, l'étiquette Ti,i est construite à partir des bits de l'adresse @r du mot recherché qui n'ont pas déjà été utilisés pour déterminer l'adresse @si de l'ensemble Si susceptible de contenir la ligne 1_,1; et pour déterminer l'indice d,. Par exemple, une fonction de hachage (« hash » en anglais) peut être appliquée à ces bits de l'adresse du mot recherché pour obtenir l'étiquette T1J. Le compteur Ci; contient une valeur qui permet de déterminer si la ligne Lid est obsolète ou non. La construction de la valeur du compteur Cid et son uti- 11 lisation sont décrites plus en détail plus loin. Chaque ligne Li, peut comporter des champs additionnels comme un bit d'information qui permet de marquer cette ligne comme étant valide et, en alternance, invalide. Classiquement, une ligne Li, marquée comme invalide doit être traitée comme si elle ne contenait aucun mots. Ainsi, une ligne marquée comme invalide est destinée à être effacée et remplacée par une autre ligne chargée depuis la mémoire principale 8. Chaque ligne Li, peut aussi comporter un bit qui permet de marquer cette ligne Li, comme ayant été modifiée. Ce bit est souvent appelé "dirty" en anglais. Lorsqu'une ligne Li, est marquée comme modifiée, le champ Did qu'elle contient est alors copié dans la mémoire principale 8 avant, par exemple, que cette ligne soit marquée comme invalide. La mémoire cache 6 comporte aussi une unité électronique 14 de gestion. Cette unité 14 est notamment configurée pour : [0046] - en réponse à une requête de lecture d'un mot dans la mémoire cache 6, envoyer le mot recherché à l'émetteur de la requête si cc mot a été trouvé dans la mémoire cache 6 et sinon, déclencher un défaut de cache, et [0047] - en réponse à une requête d'écriture d'un mot dans la mémoire cache 6, remplacer l'ancienne valeur de ce mot enregistré sur le support 7 par sa nouvelle valeur et, dans le cas où le mot à écrire n'a pas pu être trouvé dans la mémoire cache 6, déclencher un défaut de cache. Par exemple, lorsque l'unité 14 déclenche un défaut de cache, elle émet une requête vers une mémoire de rang supérieur, typiquement ici la mémoire principale 8, pour déclencher le chargement dans la mémoire cache 6 les lignes qui contiennent le mot recherché. L'unité 14 gère ensuite l'enregistrement des lignes qui lui sont fournies en réponse à sa requête. Le microprocesseur 4 comporte ici notamment: [0048] - une unité arithmétique et logique 20; [0049] - un jeu 22 de registres ; [0050] - un module de commande 26; [0051] - une interface 28 d'entrée/sortie de données, [0052] - un chargeur 30 d'instructions comportant un compteur ordinal, [0053] - une file 32 d'instructions à exécuter. A titre d'illustration, le microprocesseur 4 est conforme à l'architecture RISC Restricted Instruction Set Computer »). Le chargeur 30 charge dans la file 32 la prochaine instruction à exécuter par l'unité 20 à partir de la mémoire 6 ou d'une mémoire de rang supérieur. Plus précisément, le chargeur 30 charge l'instruction sur laquelle pointe le 12 compteur ordinal. L'unité 20 est notamment configurée pour exécuter les unes après les autres les instructions chargées dans la file 32. Les instructions chargées dans la file 32 sont généralement systématiquement exécutées dans l'ordre où ces instructions ont été enregistrées dans cette file 32. L'unité 20 est aussi capable d'enregistrer le résultat de l'exécution de ces instructions dans un ou plusieurs des registres du jeu 22. Le module 26 est configure pour déplacer des données entre le jeu 22 de registres et l'interface 28. L'interface 28 est notamment apte à lire des mots depuis la mémoire 6 et, en alternance, à écrire des mots dans la mémoire 6. Ici, pour lire un mot, le microprocesseur 4 génère et envoie par l'intermédiaire de l'interface 28 une requête de lecture de cc mot. Cette requête de lecture comporte notamment une adresse @r physique ou virtuelle du mot à lire. L'adresse virtuelle d'un mot est l'adresse de ce mot dans l'espace mémoire du processus exécuté par le microprocesseur 4. Cette adresse virtuelle correspond à une adresse physique dans la mémoire principale 8 où est enregistré le mot recherché. Classiquement, c'est un module de conversion connu sous l'acronyme MMU (« Memory Management Unit ») qui se charge de la conversion des adresses virtuelles en adresses physiques au moment où cela devient nécessaire. L'adresse @r comporte à cet effet : [0054] - une adresse @si,, d'un ensemble Si de la mémoire cache 6 susceptible de contenir le mot à 1h-e; [0055] - un indice d, qui identifie la position du mot à lire dans le champ Di., des W lignes Li de l'ensemble S identifié par l'adresse et [0056] - une étiquette T, qui permet de sélectionner sans ambiguïté, parmi l'ensemble des W lignes L1 de l'ensemble Si correspondant à l'adresse @s,,' la ligne qui contient le mot à lire si cette ligne existe. L'étiquette T, est typiquement construite en mettant en oeuvre le même algorithme que celui mis en oeuvre pour construire chacune des étiquettes TL; enregistrées dans la mémoire cache 6. Ainsi, si l'une des lignes Li., de l'ensemble Si contient le mot à lire, son étiquette TL, est identique à l'étiquette T,. Cela permet de l'identifier sans ambiguïté comme étant la ligne qui contient le mot à lire parmi les W lignes Li; de l'ensemble Si. Une requête en écriture d'un mot dans la mémoire 6 est, par exemple, pratiquement identique à la requête en lecture sauf qu'elle comporte en plus une valeur numérique V. contenant la nouvelle valeur du mot à enregistrer dans la mémoire cache 6. 13 La figure 2 représente schématiquement un premier mode de réalisation possible pour l'unité 14 de gestion de la mémoire cache 6. L'unité 14 est configure° pour mettre en oeuvre le procédé de gestion décrit plus en détail en référence à la figure 3. L'unité 14 comporte des registres dans lesquels sont enregistrées les différentes données contenues dans la requête de lecture ou d'écriture reçue par la mémoire 6. Sur cette figure, les registres contenant l'étiquette Ti., l'adresse @si', l'indice d, et la valeur V, portent, respectivement, les références Tr, d, et V,. L'unité 14 comporte une fonction 40 de transformation de l'adresse @si' en une adresse @si' d'ensemble transformée. La fonction 40 est une fonction bijective qui associe à chaque adresse @si' une et une seule adresse @su. Une telle fonction 40 est connue sous le terme de "permutation". Ainsi, quelle que soit l'adresse @si, cette adresse @si' appartient à l'ensemble Es. Plus précisément, la fonction 40 est conçue pour permuter au moins P. % des adresse @si,. Autrement dit, la fonction 40 associe à plus de P. % des adresse @si' contenues dans l'ensemble E. une adresse @si, dont la valeur est différente de la valeur de l'adresse @si' à laquelle elle est associée par cette fonction 40. Ici, le nombre P. est supérieur à 50 et, de préférence, supérieur à 80 ou 90 ou 95. Idéalement, P. est égal à 100. La fonction 40 est une fonction paramétrée par la valeur d'un paramètre q. Ainsi, la valeur de l'adresse @si, dépend non seulement de la valeur de l'adresse @si, mais également de la valeur du paramètre q. Dès lors, à chaque fois que la valeur du paramètre q est modifiée, la fonction 40 est modifiée, c'est-à-dire qu'elle associe une nouvelle adresse @si, à une même adresse @si, . A chaque fois que le paramètre q est modifié, cette modification touche un groupe d'adresses @sh, contenant au moins P. % des adresse @sis. Ainsi, caprès avoir modifié la valeur du paramètre q, chacune des adresses @si, de ce groupe est transformée, par la fonction 40, en une adresse @si, différente de celle qui était obtenue avant la modification de la valeur du paramètre q. Il existe un grand nombre de façons pour permuter des nombres d'un ensemble. Ici, la fonction 40 utilise simplement la relation suivante : @si, = @ Sir XOR q, où le symbole « XOR » est l'opération « ou exclusif ». Pour cela, la taille du paramètre q est ici égale à la taille de l'adresse @si, et donc égale à n bits. La valeur la plus récente du paramètre q est enregistrée en tête d'une file 42 contenant R + 1 registres. La taille de chacun des registres de la file 42 est égale à n bits. Cette file 42 fonctionne sur le principe du "premier entré, 14 premier sorti" connu sous l'acronyme « FIFO » (« first in first out »). Ainsi, dans cc mode de réalisation, la file 42 mémorise à la fois la valeur la plus récente du paramètre q niais également ses R précédentes valeurs. Typiquement, le nombre R est un nombre entier compris 1 et Lmax'. La limite supérieure Lrnax' est, de préférence, égale à la valeur au-delà de laquelle le temps mis pour essayer de trouver un mot dans la mémoire cache 6 en utilisant successivement toutes les valeurs du paramètre q enregistrées dans la file 42 devient supérieure au temps nécessaire pour lire le mot recherché à partir de la mémoire principale 8. Dès lors, typiquement, le nombre R est inférieur à 50 et, généralement inférieur à 16 ou 10. Ici, le nombre R est choisi égal à 8. L'unité 14 comporte aussi un générateur 44 de nouvelles valeurs pour le paramètre q. À chaque fois que le générateur 44 génère une nouvelle valeur, celle-ci est enregistrée en tant que valeur la plus récente dans la file 42 et la valeur la plus ancienne du paramètre q contenue dans la file 42 est effacée. Le générateur 44 est configure pour déclencher de façon répétée la génération d'une nouvelle valeur du paramètre q au cours de l'exécution d'un même processus par le microprocesseur 4. Ainsi, la fonction 40 est modifiée de façon répétée alors même que les processus n'ont pas fini d'être exécutés. Ici, le générateur 44 déclenche la génération d'une nouvelle valeur du paramètre q à intervalles réguliers. Plus la durée de cet intervalle est courte, plus la robustesse du calculateur 2 vis-à-vis des attaques par canaux auxiliaires augmente. Par contre, plus cette durée est courte et plus le nombre de défauts de cache augmente, ce qui ralentit l'exécution des processus. La durée de cet intervalle est donc choisie pour obtenir un compromis acceptable entre la robustesse vis-à-vis des attaques par canaux auxiliaires et la rapidité d'exécution des processus. Ici, la génération d'une nouvelle valeur du paramètre q est déclenchée dès qu'un compteur 46 de nombres d'accès à la mémoire cache 6 dépasse une limite Lmax46. Généralement, la limite Lmax46 est supérieure à 50 ou 100 et inférieure à 50 000 ou 20 000. Ici, la limite Lmax', est comprise entre 100 et 20 000 et, de préférence, entre 100 et 5 000 ou entre 100 et 1 000. Dans ce mode de réalisation, la limite Lmax46 est égale à 1 000. À chaque fois que la limite Lmax46 est atteinte, le générateur 44 réinitialise le compteur 46 d'accès à zéro. Dans ce mode de réalisation, le générateur 44 tire de façon aléatoire ou pseudo-aléatoire chaque nouvelle valeur du paramètre q dans un ensemble Eq de 2'lvaleurs comprises entre 0 et 2n-1. L'unité 14 comporte aussi un compteur 50 de modification de la fonction 40. Ce compteur 50 est incrémenté d'un pas régulier à chaque fois qu'une nouvelle valeur du paramètre q est générée. Typiquement, le pas d'incrément est égal à un. Par exemple, pour cela, l'incrémentation du compteur 50 est déclenchée par le générateur 44 à chaque fois qu'il génère une nouvelle valeur du paramètre q. Lorsque le compteur 50 atteint une limite maximale Lmax'), il génère un signal de dépassement (« overflow » en anglais) et revient à sa valeur initiale, c'est-à-dire ici sa valeur nulle. Dans ce mode de réalisation, la valeur de la limite Linax50 est supérieur au nombre R et, de préférence, très supérieure au nombre R. Par exemple, la limite Lmaxso est choisie supérieure à 100 ou 500 ou 1000. Le compteur 50 est raccordé à une entrée d'un comparateur 52. Le comparateur 52 compare la valeur actuelle du compteur 50 à la valeur du compteur de lignes Ci de la ligne sélectionnée à l'aide de l'adresse @s'. En cas de concordance entre ces deux valeurs, le comparateur 52 envoie un signal de concordance à un circuit logique 54. Dans le cas contraire, le comparateur 52 envoie un signal d'absence de concordance au circuit 54. Ici, il y a concordance entre la valeur du compteur C1. et la valeur du compteur 50 si la valeur du compteur Ci est inférieure ou égale à C,' et supérieure ou égale à C,' -M, : [0057] - C, est la valeur actuelle du compteur 50, et [0058] - M est un nombre entier constant, supérieur ou égale à zéro. De préférence, le nombre M est choisi égal ou inférieur au nombre R. Ici, le nombre M est égal au nombre R. La valeur du compteur CH d'une ligne L1 est égale à la valeur du compteur 50 au moment où cette ligne L1. a été enregistrée dans la mémoire cache 6. Ainsi, il y a concordance entre les valeurs du compteur C, et du compteur 50 uniquement si, entre l'instant où la ligne L a été enregistrée dans la mémoire cache 6 et l'instant où le comparateur 52 compare les valeurs du compteur Ci et du compteur 50, la fonction 40 a été modifiée au maximum M fois. Le circuit 54 comporte une autre entrée raccordée à une sortie d'un autre comparateur 56. Le comparateur 56 compare l'étiquette T, reçue aux étiquettes TL; des lignes de l'ensemble S, sélectionné à l'aide de l'adresse @si,' Si l'une des étiquettes Ti., de l'ensemble Si sélectionné correspond à l'étiquette T' alors un signal de sélection de cette ligne Lij comme étant celle qui contient le mot recherché est généré. Dans le cas contraire, c'est-à-dire qu'aucune des étiquettes Ti; de l'ensemble Si sélectionné ne correspond à l'étiquettes T' un signal d'absence de sélection est généré. Une étiquette Tij correspond à l'étiquette Tr si ces deux étiquettes sont identiques. 16 Le signal de sélection est, en alternance, le signal d'absence de sélection et est reçu par le circuit 54. Le circuit 54 transmet à un automate 60 un signal de succès qui indique qu'une ligne correspondant à l'adresse @r reçue a été trouvée uniquement si : [0059] - pour cette ligne Lii, le comparateur 56 a généré un signal de sélection, et [0060] - pour cette même ligne le comparateur 52 a généré un signal de concordance. Ce signal de succès correspond donc au cas d'un « hit ». Dans les autres cas, un signal de défaut de cache est transmis à l'automate 60. En parallèle du comparateur 56, l'unité comporte un extracteur 62 de mots. Cet extracteur 62 extrait du champ DL, de la même ligne Ltd que celle actuellement traitée par le comparateur 56, le mot situé à la position repérée par l'indice reçu d,. L'automate 60 est notamment configure pour : [0061] - sélectionner les W lignes Li., de l'ensemble S situé à l'adresse @s,,, construite par la fonction 40 à partir de l'adresse @s,,, reçue, [0062] - si l'une des W lignes Li., sélectionnée déclenche un signal de succès, alors l'automate 60 déclenche en réponse, dans le cas d'une requête en lecture, la transmission du mot extrait, et, dans le cas d'une requête en écriture, l'écriture de la valeur V, reçue à l'emplacement du mot situé à la position repérée par l'indice &dans le champ DL, de cette ligne, [0063] - sélectionner une précédente valeur du paramètre q dans la file 42, et [0064] - charger à partir de la mémoire principale 8 et enregistrer dans la mémoire cache 6 un nouvel ensemble de lignes contenant le mot correspondant à l'adresse @r contenue dans la requête reçue si ce mot n'a pas pu être trouvé dans la mémoire cache 6. Le fonctionnement du calculateur 2 et de la mémoire cache 6 vont maintenant être décrits en référence au procédé de la figure 3. Lors d'une phase 70 d'initialisation, le générateur 44 génère une valeur initiale du paramètre q et l'enregistre dans la file 42. La valeur du compteur 50 est initialisée à zéro. Éventuellement, l'ensemble de lignes de la mémoire cache 6 sont marquées comme étant invalides. Ensuite, une phase 72 d'exécution de processus par le calculateur 2 est déclenchée. Le calculateur 2 a ici la capacité d'exécuter simultanément plusieurs processus. Pour cela, par exemple, le calculateur 2 exécute un système d'exploitation qui permet d'ordonnancer dans le temps l'exécution simultanée de ces différents processus par le microprocesseur 4. Grace à cela, tous les processus sont exécutés en alternance par ce même microprocesseur 4. De même, la mémoire cache 6 est accessible et utilisable par tous les processus 17 simultanément exécutés. En particulier, pour augmenter l'efficacité et la rapidité d'exécution de chacun des processus, chacun d'entre eux peut lire et écrire des mots dans n'importe quel emplacement du support 7. Autrement dit, le support 7 n'est pas ici divisé en plusieurs partitions dont l'usage de chacune de ces partitions serait réservé à un seul processus particulier. L'exécution de plusieurs processus par un microprocesseur est bien connue de l'homme du métier. Ainsi, seuls les accès et la gestion de la mémoire cache 6 sont décrits plus en détail par la suite. Plus précisément, on décrit par la suite : [0065] - une étape 80 d'enregistrement de lignes L, dans la mémoire cache 6, puis [0066] - une étape 82 d'accès en lecture, et enfin, [0067] - une étape 84 d'accès en écriture à cette mémoire cache 6. De plus, en parallèle de ces étapes 80, 82 et 84, au cours de l'exécution des processus par le microprocesseur 4, l'unité 14 exécute de façon répétée une étape 86 de modification de la fonction 40. Lors de cette étape 86, à chaque accès à la mémoire cache 6, le compteur 46 est incrémenté lors d'une opération 87 et la nouvelle valeur du compteur 46 est comparée à la limite Lmax,,,. Si la limite Lmax.,,, est atteinte, lors d'une opération 88, le générateur 44 génère une nouvelle valeur du paramètre q. Cette nouvelle valeur est enregistrée dans la file 42 en tant que valeur la plus récente du paramètre q. Lors de l'opération 88, le compteur 50 est également incrémenté d'un pas et le compteur 46 est réinitialisé à sa valeur nulle. La valeur la plus récente du paramètre q est la valeur par défaut utilisée pour construire l'adresse @si, à partir de l'adresse @si>, Ainsi, lors de l'exécution d'un processus, l'adressage de la mémoire cache est plusieurs fois modifié. De plus, chaque modification impacte simultanément la majorité des adresses d'ensemble. Ainsi, l'adressage de la mémoire cache 6 avant la modification de la fonction 40 est très différents de l'adressage de la mémoire 6 après cette modification. Dès lors, cela rend très difficile la mise en oeuvre des attaques par canaux auxiliaires qui essaient d'obtenir des informations secrètes à partir de l'observation des accès d'un processus à cette mémoire cache 6. Par exemple, lors d'une première opération, un premier processus cryptographique exécuté par le microprocesseur 4 lit une clé cryptographique secrète Kr à une adresse @r. L'adresse @r contient l'étiquette T,, l'adresse @si' et l'indice d,. L'adresse @si, est alors transformée, par la fonction 40, en une adresse @s1,. Cette requête déclenche ainsi un accès à des premières lignes L1' d'un ensemble Si, situé dans la mémoire 6 à l'adresse @s1'. Ultérieurement, la fonction 40 est modifiée en changeant la valeur la plus récente du paramètre q. Après cette modification, l'adresse @si, est transformée, par la fonction 40, 18 en une adresse @s2,, différente de l'adresse 0 a sht- La même opération de lecture de la clé K' déclenche donc un accès à des secondes lignes L,à d'un second ensemble 52,, situé à l'adresse @s2,. TI est donc plus difficile d'obtenir une information sur le type et la nature des informations accédées en mémoire cache en observant seulement les accès à cette mémoire cache 6. Suite à une modification de la fonction 40, le mot qui auparavant était recherché dans l'ensemble SI' est maintenant recherché dans l'ensemble S,'. Toutefois, les lignes de l'ensemble Su ne sont pas déplacées vers l'ensemble S 2, à chaque fois que la fonction 40 est modifiée. Seules l'adressage de la mémoire cache est modifié. Cela conduit à la situation suivante : avant la modification de la fonction 40, le mot recherché correspondant à l'adresse @r a été enregistré dans l'ensemble Si'. Dès lors, avant la modification de la fonction 40, ce mot est rapidement retrouvé dans la mémoire cache à partir de l'adresse @r car la fonction 40 permet d'obtenir l'adresse @s1' à partir de l'adresse @si'. Après la modification de la fonction 40, pour la même adresse @r, la fonction 40 génère une autre adresse @s2, différente de l'adresse Puisque les lignes de l'ensemble Si, n'ont pas été déplacées vers l'ensemble S2,t , le mot recherché ne se trouve pas dans l'ensemble S,' et un défaut de cache est déclenché. Un premier effet secondaire lié à la modification de la fonction 40 est donc que cela accroît le nombre de défauts de cache pendant une période de temps qui suit immédiatement la modification de cette fonction 40. Cela ralentit temporairement l'exécution des processus pendant cette période. On notera que déplacer les lignes de l'ensemble Si, vers l'ensemble S2, aurait évité ce défaut de cache. Toutefois, comme précédemment indiqué, la modification de la fonction 40 touche la majorité des adresses d'ensemble. Pour éviter ce défaut de cache, à chaque fois que la fonction 40 est modifiée, il faudrait donc déplacer la majorité des lignes de la mémoire cache 6. En pratique, un tel déplacement de la majorité des lignes de la mémoire cache prend beaucoup de temps et ralentirait de façon inacceptable l'exécution des processus par le calculateur 2. En fait, un tel déplacement de lignes est pire que le premier effet secondaire indiqué ci-dessus. Un second effet secondaire lié à l'absence de déplacement des lignes de la mémoire cache 6 est que, suite à une modification de la fonction 40, il peut exister plusieurs exemplaires de la même ligne à différents emplacements dans la mémoire cache. Or, certains de ces exemplaires peuvent contenir des données obsolètes. Ceci est illustré dans le cas des ensembles SI' et 52' précédemment introduits. Avant la modification de la fonction 40, l'ensemble SI, 19 contient un exemplaire de la ligne LI, qui comporte le mot recherché. L'ensemble 52' ne comporte pas d'exemplaire de cette ligne L1'. Après la modification de la fonction 40, la recherche du mot correspondant à l'adresse @r dans l'ensemble 52' provoque un défaut de cache. Classiquement, en réponse à ce défaut de cache, une ligne H contenant le mot recherché est transférée de la mémoire principale 8 vers la mémoire cache 6 et enregistrée dans l'ensemble Si r. Dès lors, à partir de ce moment-là, la mémoire cache 6 comporte deux exemplaires du même mot, l'un étant contenu dans la ligne LI, et l'autre étant contenu dans la 1 igneL,'. On suppose aussi qu'après la modification de la fonction 40, le mot correspondant à l'adresse @r est modifié. Cette modification est alors uniquement enregistrée dans la ligne L2 de sorte que la L1, est maintenant obsolète. Supposons maintenant qu'après plusieurs modifications ultérieures de la fonction 40, la fonction 40 associe de nouveau l'adresse @si' aux lignes de l'ensemble Si,. À ce moment-là, en réponse à une requête en lecture du mot situé à l'adresse @r, la mémoire cache 6 retournera la valeur obsolète de ce mot contenu dans la ligne LI,. Comme cela sera compris à la lecture de la suite de la description, l'utilisation de la file 42 permet de minimiser le premier effet secondaire tandis que l'utilisation du compteur 50 et des compteurs Ci, permet de minimiser le second effet secondaire. Également en parallèle des étapes 80, 82, 84 et 86, le procédé comporte une étape 89 de réinitialisation de la mémoire cache 6. L'étape 89 est déclenchée à chaque fois que l'automate 60 reçoit le signal de dépassement, c'est-à-dire à chaque fois que le compteur 50 atteint la limite Lmaxso. Lors de l'étape 89, le compteur 50 est réinitialisé à sa valeur nulle. De plus, l'automate 60 marque l'ensemble des lignes de la mémoire cache 6 comme étant invalides. En effet, suite à la réinitialisation de la valeur du compteur 50, les valeurs des compteurs Ci, ne permettent plus de distinguer sûrement une ligne obsolète d'une ligne non-obsolète. Le marquage de chaque ligne comme étant invalide provoque un nouveau chargement de toutes les lignes de la mémoire cache à partir de la mémoire principale 8 et, à cette occasion, la mise à jour des valeurs des compteurs Ci, associés à chacune des lignes. L'exécution de l'étape 80 est typiquement déclenchée en cas de défaut de cache, c'est-à-dire dans le cas où le mot dont l'adresse @r est spécifiée dans la requête en lecture ou en écriture n'a pas pu être trouvé dans la mémoire cache 6. Dans ce cas, lors d'une opération 90, l'automate 60 déclenche le chargement dans la mémoire cache 6, à partir de la mémoire principale 8, d'un ensemble de W lignes dont l'une d'elle contient le mot recherché. Classiquement, cet ensemble de W lignes est un ensemble de W lignes immédiatement contiguës les unes à côté des autres dans la mémoire principale 8. Cette opération de transfert de W lignes de la mémoire principale 8 vers la mémoire cache 6 est réalisée de façon classique et n'est donc pas décrite plus en détail. Lors d'une opération 92, l'unité 14 enregistre les W lignes transférées depuis la mémoire principale 8 à la place des W lignes de l'ensemble Si' situé à l'adresse @si'. L'adresse @s,' est l'adresse transformée obtenue à partir de l'adresse @si, contenue dans la requête en lecture ou en écriture qui a déclenché ce défaut de cache. L'adresse @s' est obtenue à l'aide de la fonction 40 paramétrée avec la valeur la plus récente du paramètre q. Lors d'une opération 94, à chaque fois qu'une nouvelle ligne Lij est enregistrée dans la mémoire cache 6, la valeur du compteur Ci, associée à cette ligne est prise égale à la valeur actuelle du compteur 50. Enfin, lors d'une opération 96, le mot identifié par la requête reçue est lu ou écrit. L'étape 82 débute par la réception, lors d'une opération 100, d'une requête en lecture d'un mot. Cette requête est émise par le microprocesseur 4. Cette requête en lecture contient notamment l'adresse @r du mot à lire et donc l'étiquette T, l'adresse @sr, et l'indice d,. Lors d'une opération 102, l'étiquette T,, l'adresse @si, et l'indice d, sont enregistrés dans les registres, respectivement, T,, @sr, et d, de l'unité 14 de gestion. Lors d'une opération 104, la fonction 40 transforme alors l'adresse @sr, en une adresse @si,. Lors de l'exécution de l'opération 104, c'est la valeur du paramètre q actuellement sélectionnée dans la file 42 qui est utilisée pour paramétrer la fonction 40. L'adresse @si, dépend donc à la fois de l'adresse @sr, reçue et de la valeur actuellement sélectionnée du paramètre q. Lors de la première exécution de l'opération 104, c'est la valeur la plus récente du paramètre q qui est sélectionnée. Ensuite, lors d'une opération 106, l'unité 14 sélectionne dans le support 7, l'ensemble Sr, de W lignes Li, situé à l'adresse @si r. Lors d'une opération 108, le comparateur 56 traite les unes après les autres les W lignes sélectionnées. Pour chacune des lignes Li; ainsi sélectionnées, le comparateur 56 compare l'étiquette Ti; de cette ligne à l'étiquette T. reçue et génère le signal de sélection de cette ligne uniquement si les étiquettes Tij et T r sont identiques. En parallèle, lors d'une opération 110, pour la même ligne que celle ac- 21 tuellement traitée par le comparateur 56, le comparateur 52 compare la valeur du compteur Ci, de cette ligne à la valeur actuelle du compteur 50. Seulement en cas de concordance entre la valeur du compteur Ci, et du compteur 50, le comparateur 52 génère le signal de concordance. Également en parallèle, lors d'une opération 112, l'extracteur 62 extrait, dans le champ DL, de la ligne actuellement traitée par le comparateur 56, le mot situé à la position repérée par l'indice dr reçu. Lors d'une opération 114, le circuit 52 transmet un signal de succès (« hit ») à l'automate 60 uniquement si, pour la même ligne Lii, le signal de sélection et le signal de concordance ont été générés, respectivement, par les comparateurs 56 et 52. Dans tous les autres cas, le circuit 54 transmet un signal de défaut de cache à l'automate 60. En réponse à un signal de succès, lors d'une opération 116, l'automate 60 transmet au microprocesseur 4 le mot extrait lors de l'opération 112 et le procédé retourne à l'opération 100 pour traiter la prochaine requête en lecture. Si le circuit 54 a généré un signal de défaut de cache, le procédé se poursuit par une opération 118. Lors de l'opération 118, l'automate 60 sélectionne dans la file 42 la valeur précédente du paramètre q qui y a été mémorisée, puis retourne à l'opération 104. Les opérations 104 à 114 sont alors une nouvelle fois exécutées mais cette fois-ci en utilisant la précédente valeur du paramètre q. Si le mot recherché est trouvé dans la mémoire cache 6 en utilisant cette précédente valeur du paramètre q, alors l'opération 116 est exécutée, ce qui arrête la réitération des opérations 104 à 114. Dans le cas où le mot recherché est trouvé dans la mémoire cache en utilisant une valeur précédente du paramètre q, l'opération 116 est toutefois précédée d'une opération 120. Lors de l'opération 120, l'automate 60 remplace les W lignes Li, de l'ensemble Si' situé à l'adresse @sit obtenue en utilisant la valeur la plus récente du paramètre q par les W lignes Li, sélectionnées en utilisant la valeur précédente du paramètre q qui a permis de trouver le mot recherché. Ainsi, si le même mot doit à nouveau être lu avant la prochaine modification de la fonction 40, l'accès à ce mot sera plus rapide car pour cela, il suffit d'utiliser la valeur la plus récente du paramètre q. Lors de l'opération 120, typiquement, les W lignes L1 situées à l'adresse @si, obtenue en utilisant la précédente valeur du paramètre q sont ensuite marquées comme étant invalides. À l'inverse, si le mot recherché n'est pas trouvé dans la mémoire cache 6 en utilisant cette précédente valeur du paramètre g, alors l'opération 118 est une nouvelle fois exécutée. Il existe alors deux cas : [0068] - Premier cas : Il existe dans la file 42 une valeur du paramètre q qui n'a pas encore été utilisée pour exécuter les opérations 104 à 114. Dans ce cas, ces opérations 104 à 1 1 4 sont une nouvelle fois exécutées avec cette nouvelle valeur précédente du paramètre q. [0069] - Deuxième cas : Il n'existe plus, dans la file 42, une valeur précédente du paramètre q qui n'a pas encore été utilisée pour exécuter les opérations 104 à 114. Dans ce cas, l'automate 60 déclenche l'exécution de l'étape 80. - L'étape 84 débute par une opération 130 de réception par la mémoire cache 6 d'une requête en écriture d'un mot. Cette requête en écriture, comme une requête en lecture, comporte l'adresse @r du mot à écrire et donc l'étiquette Ti, l'adresse @si,. et l'indice d,. Cette requête en écriture comporte en plus la valeur V, à écrire. L'étape 84 comporte alors successivement les opérations 132, 134, 136, 138 et 140. L'opération 132 est identique à l'opération 102 sauf que la valeur V, reçue est en plus enregistrée dans le registre V,. Les opérations 134 et 136 sont identiques respectivement, aux opérations 104 et 106. Lors de l'opération 138, le comparateur 56 traite les unes après les autres les W lignes Li>, sélectionnées. Cette opération est identique à l'opération 108. Dans le cas du traitement d'une requête en écriture, les opérations similaires aux opérations 112 et 114 n'ont pas besoin d'être exécutées ou, si elles sont exécutées, leur résultat peut être ignoré. Ainsi, dans le cas du traitement d'une requête en écriture, le signal de sélection et, en alternance, le signal d'absence de sélection sont systématiquement transformés par le circuit 54 en, respectivement, un signal de succès et un défaut de cache avant d'être transmis à l'automate 60. Lors d'une opération 140, si un signal de succès est reçu par l'automate 60, en réponse, celui-ci déclenche l'écriture de la valeur V, dans le mot de la ligne qui a déclenché l'émission de ce signal de succès. À l'inverse, si l'automate 60 a reçu un signal de défaut de cache pour chacune des W lignes L1 sélectionnées, l'automate 60 exécute une opération 142. L'opération 142 est, par exemple, identique à l'opération 118 sauf que le procédé retourne à l'opération 134 et non pas à l'opération 104. Ainsi, le mot à écrire est également recherché en utilisant les précédentes valeurs du paramètre q afin de limiter le nombre de fois où l'étape 80 est exécutée. De plus, dans le cas où le mot recherché est trouvé en utilisant une précédente valeur du paramètre q, l'opération 140 est précédée d'une opération 142 identique à l'opération 120. 23 La figure 4 représente schématiquement l'architecture d'une mémoire cache 200 susceptible d'être utilisée à la place de la mémoire cache 6 dans le calculateur 2. La mémoire cache 200 est similaire à la mémoire cache 6 sauf qu'elle est modifiée pour : [0070] - utiliser des adressages différents pour chaque processus différents exécutés en parallèle par le microprocesseur 4, et [0071] - embrouiller les mots enregistrés dans la mémoire cache 200. Dans ce mode de réalisation, les requêtes en écriture et en lecture reçues par la mémoire cache 200 comportent en plus un identifiant Id' du processus exécuté par le microprocesseur 4 qui a émis cette requête. La mémoire cache 200 est par exemple identique à la mémoire cache 6 sauf que l'unité 14 de gestion est remplacée par une unité 202 de gestion. L'unité 202 est identique à l'unité 14 sauf que : [0072] - elle comporte un registre supplémentaire Id' destiné à contenir l'identifiant Id' du processus qui a émis la requête en lecture ou en écriture, [0073] - le générateur 44 est remplacé par un générateur 204, [0074] - la file 42 est remplacée par un jeu 206 de files 42', et [0075] - l'unité 202 comporte en plus un embrouilleur 208 et un désembrouilleur 210. Le générateur 204 est identique au générateur 44 sauf qu'il tire de façon aléatoire ou pseudo-aléatoire une nouvelle valeur du paramètre q pour chaque processus différents en cours d'exécution. Ainsi, lorsque le compteur 46 atteint la limite Lmax4' au lieu de générer une seule nouvelle valeur du paramètre q, il génère autant de nouvelles valeurs du paramètre q qu'il y a de processus différents en cours d'exécution. Ainsi, chaque processus dispose de sa propre nouvelle valeur du paramètre q. Par la suite, le paramètre q associé à un processus particulier est noté q', où l'indice u est un identifiant du processus exécuté par le microprocesseur 4. Pour chaque paramètre q', le générateur 204 génère aussi, en même temps que la nouvelle valeur de ce paramètre q', une nouvelle valeur pour une clé ki, d'embrouillage. Chaque clé k' est associée au paramètre q' ayant le même indice u. Typiquement, la nouvelle valeur de la clé ki, est tirée de façon aléatoire ou pseudo-aléatoire. Ici, la taille de chaque clé k' est égale à la taille d'un mot. Ainsi, la nouvelle valeur d'un clé ki, est tirée de façon aléatoire ou pseudo-aléatoire dans l'ensemble Eq. Le jeu 206 comporte autant de files 42' que de processus différents en cours d'exécution. Chaque file 42' est associée à un seul processus. L'indice u dans la référence numérique 42' est l'identifiant du processus associé à cette file 42' 24 Chaque file 42,, est ici identique à la file 42 et fonctionne comme la file 42 sauf que, en plus, pour chaque valeur du paramètre q' elle mémorise la valeur de la clé ka associée à cette valeur du paramètre q,,. Ainsi, chaque valeur de la clé kt, est enregistrée dans la file 42,, associée à la valeur du paramètre q,, qui a été générée en même temps que cette valeur de la clé k,,. L'embrouilleur 208 embrouille chaque mot enregistré sur le support 7 à l'aide de la valeur la plus récente de la clé k,,. Ici, les ternies « embrouiller » et « chiffrer » sont considérés comme des synonymes. Dans cc mode dc réalisation, l'embrouillage d'un mot est réalisé, par exemple, à l'aide de la relation suivante : = Wij,d XOR k' où Wito et Wiwd* sont respectivement le mot à embrouiller et le cryptogramme du mot embrouillé. L'embrouilleur 208 est raccordé au jeu 206 pour obtenir la valeur dc la clé k,, à utiliser pour l'embrouillage. Le désernbrouilleur 210 désembrouille le mot extrait de la mémoire cache 200 avant de le transmettre au microprocesseur. Ici, les termes « désembrouiller » et « déchiffrer » sont considérés comme des synonymes. À cet effet, le désembrouilleur 210 est raccordé à la sortie de l'extracteur 62 pour recevoir le cryptogramme W14',* et au jeu 206 pour recevoir la valeur de la clé ka à utiliser pour le désembrouillage. Lc désembrouilleur 210 transmet le mot désembrouillé à l'automate 60. Le fonctionnement de l'unité 202 va maintenant être décrit à l'aide du procédé de la figure 5. Le procédé comporte une phase 270 d'initialisation identique à la phase 70 sauf qu'une valeur initiale est enregistrée pour chaque paramètre q'. De même, lors de cette phase d'initialisation, des valeurs initiales des clés ka sont également générées et enregistrées dans les files 42' Si le nombre de processus exécutés en parallèle n'est pas connu à l'avance, la phase 270 peut être exécutée à chaque fois que l'exécution d'un nouveau processus par le microprocesseur 4 débute. Ensuite, lors d'une phase 272, plusieurs processus sont exécutés en parallèle par le microprocesseur 4. Ici, chacun de ces processus est associé à son propre identifiant Ida. L'identifiant Ida du processus est indiqué dans chaque requête en lecture ou en écriture. La phase 272 est par exemple identique à la phase 72 sauf que les étapes 80, 82, 84 et 86 sont remplacées, respectivement, par des étapes 280, 282, 284 et 286. L'étape 280 est identique à l'étape 80 sauf qu'elle comporte en plus entre les opérations 90 de chargement des lignes depuis la mémoire principale 8 et l'opération 92 d'enregistrement de ces lignes sur le support 7, une opération 291 d'embrouillage de chaque mot des lignes chargées. L'embrouillage des mots chargés est réalisé par l'embrouilleur 208 en utilisant la valeur la plus récente de la clé 1 , reçue peut aussi être appliqué en plus à l'indice d,. L'homme du métier peut transposer sans difficulté l'enseignement donné ici dans le cas de l'adresse @ si, à l'indice d. pour obtenir un tel mode de réalisation. Autres variantes : Dans un mode de réalisation simplifié, le compteur 50 et les compteurs Ci, associés à chacune des lignes sont omis. Ceci est acceptable notamment si la probabilité qu'une ligne obsolète soit utilisée et négligeable. 29 Dans un autre mode de réalisation simplifié, la file 42 comporte un seul registre contenant seulement la valeur la plus récente du paramètre q. Dans cc cas, la réitération des opérations 104 à 114 est omise. Par contre, le nombre de défauts de cache est alors plus important, ce qui ralentit l'exécution des processus. Toutefois, dans certains contextes, un tel ralentissement au profit d'une augmentation de la robustesse vis-à-vis des attaques par canaux auxiliaires est acceptable. En variante, le nombre M est supérieur au nombre R ou strictement inférieur au nombre R. Dans un cas particulier, le nombre M peut être choisi égal à zéro. Le nombre d'accès à la mémoire cache entre deux modifications successives de la fonction 40 peut être supérieur à 1 000. Par exemple, en variante, cc nombre est supérieur à 5 000 ou 10000. Cc nombre peut aussi être inférieur à 100 dans certains cas particuliers nécessitants un très haut niveau de sécurité. L'embrouillage et le désembrouillage des mots enregistrés dans la mémoire cache 200 peut être mis en oeuvre avec la mémoire cache 6. Dans ce cas, la clé k6 utilisée pour embrouiller et désembrouiller les mots peut être commune à tous les processus exécutés en parallèle. Le générateur 44 est adapté pour générer une nouvelle valeur de la clé k6 à chaque fois qu'il génère une nouvelle valeur du paramètre q. De préférence, dans ce cas, des nouvelles valeurs du paramètre q et de la clé k6 sont générées à chaque changement de contexte. Des embrouilleur et désembrouilleur similaires, respectivement, à l'embrouilleur 208 et au désembrouilleur 210 sont aussi implémentés dans l'unité 14 de gestion de la mémoire cache. Le fonctionnement de l'embrouilleur et du désembrouilleur dans le contexte de la mémoire cache 6 se déduit des explications données en référence aux figures 4 et 5. La mémoire cache peut être divisée en différents niveaux de mémoire cache traditionnellement appelés « cache Li », « cache L2 », « cache L3 »,... etc. Les temps d'accès à ces différents niveaux augmentent en allant de la cache Li vers la cache L3. De plus, ces différents niveaux de mémoire cache ne sont pas nécessairement implantés sur une même puce (« die » en anglais). Par exemple, le la cache Li peut être implémentée à l'intérieur du microprocesseur 4 tandis que les niveaux supérieurs sont implémentés à l'extérieur du microprocesseur 4. Les procédés de gestion d'une mémoire cache décrits ici sont applicables à chacun de ces niveaux de mémoire cache. De préférence, les procédés décrits ici sont appliqués à chacun de ces niveaux. Ce qui a été décrit ici s'applique en particulier aux mémoires caches qui ne sont utilisées que par un seul processus en même temps. De telles mémoires caches ne sont pas utilisées pour partager des données entre différents processus simultanément exécutés. La mémoire de niasse peut être située à l'extérieur du calculateur et raccordée à cc calculateur par un bus ou un réseau de transmission d'informations. De même, la mémoire principale peut elle aussi être mécaniquement située à l'extérieur du calculateur et raccordée à ce calculateur par un bus ou un réseau de transmission d'informations. Ce qui a été décrit ici s'applique à d'autres longueurs de mot et de lignes. On notera aussi que l'enseignement donné ici s'applique aussi aux cas des mémoires caches à correspondance directe (« direct mapped » en anglais). Dans ce cas, le nombre W est égal à un et l'adresse @st, correspond à une seule ligne de la mémoire cache. L'étiquette T, peut être construite aussi bien à partir de l'adresse @r, physique du mot recherché que de l'adresse @r, virtuelle de ce mot recherché. En effet, il est toujours possible de convertir une adresse physique en une adresse virtuelle et vice-versa. C'est typiquement la fonction d'une unité de gestion de mémoire connue sous l'acronyme MMU (« Memory Management Unit »). Dans un autre mode de réalisation, l'indice d, est omis dans la requête de lecture d'un mot dans la mémoire cache. Dans ce cas, en cas de correspondance entre l'étiquette T, et l'une des étiquettes T,,,, la mémoire cache 6 envoie au microprocesseur 4 le champ DL, complet. C'est ensuite le microprocesseur 4 qui procède lui-même à l'extraction du mot souhaité dans le champ Di reçu. Au lieu de comporter un seul microprocesseur, le calculateur électronique peut comporter plusieurs microprocesseurs chacun capable d'accéder à la mémoire cache 6. Dans ce cas, chaque processus exécuté en parallèle des autres est, par exemple, exécuté par son propre microprocesseur. Ce qui a été décrit ici dans le cas particulier où les différents processus sont exécutés, en parallèle, par le même microprocesseur 4 fonctionne de la même façon dans le cas d'un tel calculateur électronique équipé de plusieurs microprocesseurs. Variantes du procédé : Dans une variante possible du procédé, la ligne trouvée dans la mémoire cache en utilisant une précédente valeur du paramètre q n'est pas déplacée dans l'ensemble situé à l'adresse @si., obtenue avec la valeur la plus récente du paramètre q. Autrement dit, l'opération 120 est omise. L'ordre des opérations du procédé de gestion des figures 3 et 5 peut être modifié. Par exemple, dans une variante, l'opération 110 est exécutée uniquement si lors de l'opération 108 une correspondance a été trouvée entre 31 l'étiquette Ti_ et l'une des étiquettes Tià. Il est aussi possible de faire l'inverse, c'est-à-dire que l'opération 108 est exécutée uniquement si lors de l'opération 110 la valeur du compteur Cij concorde avec la valeur actuelle du compteur 50. Chapitre III - Avantages des modes de réalisation décrits Le fait d'utiliser des fonctions de transformation qui permutent simultanément au moins 50 % des adresses @si' augmente la difficulté pour mettre en oeuvre une attaque de cette mémoire cache par canaux auxiliaires. En effet, l'adressage de la mémoire cache avant et après la modification de la fonction 40 sont très différents. Il est alors très difficile d'obtenir des informations sur le fonctionnement d'un processus en observant ses accès à la mémoire cache ou en mesurant les temps d'accès à la mémoire cache lorsque la modification de l'adressage intervient au cours de l'exécution de cc processus. De plus, la modification de l'adressage concerne aussi bien le cas des « hit » que le cas des « miss ». Ainsi, par rapport au procédé décrit dans l'article de Zhenghong & Al, les procédés décrits ici augmentent de façon beaucoup plus importante la diversité des accès à la mémoire cache. Les procédés décrits ici sont donc plus robuste vis-à-vis des attaques par canaux auxiliaires L'utilisation du compteur 50 et des compteurs de lignes C11 permet de minorer le second effet secondaire sans pour autant ralentir de façon conséquente l'exécution des processus. On notera à ce sujet que pour lutter contre un tel effet secondaire, l'article de Zhenghong & Al enseigne de rendre invalide les lignes dont l'adressage a changé. Toutefois, cette méthode n'est pas transposable à la situation décrite ici où la majorité des adresses @sis sont permutées en même temps. En effet, invalider les lignes de chacun des ensembles Si, dont les adresses ont été permutées reviendrait à évincer de la mémoire cache un très grand nombre de lignes à chaque fois que la fonction 40 est modifiée. Or, évincer un grand nombre de lignes de la mémoire cache vers une mémoire de rang supérieur ralentit de façon importante l'exécution des processus. De même, ce même article indique qu'une autre méthode, moins efficace, consiste à déplacer les lignes dans la mémoire cache pour éviter l'apparition de lignes obsolètes. Toutefois, cette autre méthode suggérée par l'article de Zhenghong & Al n'est pas non plus applicable à la présente situation où la majorité des adresses d'ensemble sont permutés en même temps. En effet, dans ce cas, il faudrait déplacer un très grand nombre de lignes dans la mémoire cache, ce qui ralentit également beaucoup l'exécution des processus. L'utilisation des valeurs précédentes du paramètre q pour rechercher un mot 32 dans la mémoire cache permet de limiter de façon substantielle le nombre de défauts de cache provoqués par une modification de la fonction 40. Cela minimise donc le premier effet secondaire décrit précédemment. Le fait d'enregistrer une ligne trouvée dans la mémoire cache en utilisant une précédente valeur du paramètre q à l'emplacement correspondant à l'adresse @si,, obtenue en utilisant la valeur la plus récente du paramètre q permet de retrouver plus rapidement cette ligne si celle-ci est à nouveau lue ou écrite avant la prochaine modification de la fonction 40. Le fait de tirer aléatoirement ou pseudo-aléatoirement la nouvelle valeur du paramètre q dans un ensemble de plus de 28 valeurs différentes augmente la robustesse du calculateur 2 vis-à-vis des tentatives d'attaque par canaux auxiliaires. L'utilisation de valeurs différentes du paramètre qt, pour chacun des processus exécutés en parallèle augmente également la robustesse du procédé vis-à-vis des attaques par canaux auxiliaires. En effet, dans ces conditions, il est très difficile pour un processus de déduire des informations sur le fonctionnement de l'adressage de la mémoire cache par un autre processus. 33 [Revendication 1]