FR 3086475 A1 20200327 FR 1858643 A 20180924 B17487 DESCRIPTION TITRE : Circuit électronique à distribution d'horloge synchronisée Domaine technique [0001] La présente description concerne les circuits électroniques de façon générale, et vise plus particulièrement un circuit électronique de commande de transducteurs ultrasonores d'un système d'imagerie ultrasonore. Technique antérieure [0002] Un système d'imagerie ultrasonore comprend classiquement une pluralité de transducteurs ultrasonores, par exemple disposés en barrette ou en matrice. En fonctionnement, l'ensemble des transducteurs est disposé en vis-à-vis d'un corps dont on souhaite acquérir une image. Le système comprend en outre un circuit électronique de commande adapté à appliquer des signaux électriques d'excitation aux transducteurs, de façon à provoquer l'émission d'ondes ultrasonores par les transducteurs. Les ondes ultrasonores émises par les transducteurs sont réfléchies par le corps à analyser (par sa structure interne et/ou superficielle), puis reviennent vers les transducteurs qui les convertissent à nouveau en signaux électriques. Ces signaux électriques de réponse sont lus par le circuit électronique de commande, et peuvent être mémorisés et analysés pour en déduire des informations sur le corps étudié. [0003] Un exemple de réalisation d'un circuit de commande de transducteurs ultrasonores est notamment décrit dans la demande de brevet PCT N°W02018127655 précédemment déposée par la demanderesse. 2 B17487 [0004] La réalisation d'un tel circuit de commande pose des difficultés, notamment de synchronisation, en particulier lorsque le nombre de transducteurs à commander est élevé. Résumé de l'invention [0005] Ainsi, un mode de réalisation prévoit un circuit électronique comportant : - une première puce de circuits intégrés comportant une première borne d'application d'un signal d'horloge d'entrée et une deuxième borne de fourniture d'un signal d'horloge de sortie ; et - une deuxième puce de circuits intégrés comportant une première borne d'application d'un signal d'horloge d'entrée reliée à la deuxième borne de la première puce par l'intermédiaire d'un conducteur de connexion, dans lequel la première puce comporte un circuit de compensation de phase configuré pour fournir sur sa deuxième borne un signal d'horloge présentant, par rapport au signal d'horloge d'entrée appliqué sur sa première borne, une avance de phase sensiblement égale au retard de phase introduit par le conducteur de connexion entre les première et deuxième puces. [0006] Selon un mode de réalisation, le circuit de compensation de phase comprend un premier noeud d'entrée relié à la première borne de la première puce et un noeud de sortie relié à la deuxième borne de la première puce, le noeud de sortie étant en outre relié à un deuxième noeud d'entrée du circuit de compensation de phase par l'intermédiaire d'un retardateur de phase configuré pour générer un retard de phase sensiblement égal au retard de phase introduit par le conducteur de connexion entre les première et deuxième puces, le circuit de compensation de phase étant configuré pour fournir sur son noeud de sortie un signal d'horloge présentant, par rapport au signal d'horloge appliqué sur son premier noeud 3 B17487 d'entrée, une avance de phase telle que le signal d'horloge reçu sur son deuxième noeud d'entrée soit en phase avec le signal d'horloge appliqué sur son premier noeud d'entrée. [0007] Selon un mode de réalisation, le retardateur de phase est un conducteur électrique externe à la première puce. [0008] Selon un mode de réalisation, le retardateur de phase est un conducteur électrique sensiblement de mêmes dimensions que le conducteur de connexion reliant les première et deuxième puces. [0009] Selon un mode de réalisation, le retardateur de phase est un circuit à retard, interne à la première puce. [0010] Selon un mode de réalisation, le retardateur de phase est un circuit LC intégré à la première puce. [0011] Selon un mode de réalisation : - les première et deuxième puces comprennent chacune un circuit principal ; - le circuit principal de la première puce comprend un noeud d'entrée d'horloge connecté au premier noeud d'entrée du circuit de compensation de phase ; la première puce comprend un premier buffer d'horloge reliant sa première borne au noeud d'entrée d'horloge de son circuit principal, un deuxième buffer d'horloge reliant le noeud de sortie du circuit de compensation de phase à sa deuxième borne, un troisième buffer d'horloge reliant le noeud de sortie du circuit de compensation de phase à un noeud d'entrée du retardateur de phase, et un quatrième buffer d'horloge reliant un noeud de sortie du retardateur de phase au deuxième noeud d'entrée du circuit de compensation de phase et la deuxième puce comprend un premier buffer d'horloge reliant sa première borne à un noeud d'entrée d'horloge de son circuit principal. 4 B17487 [0012] Selon un mode de réalisation, les premier, deuxième, troisième et quatrième buffers de la première puce et le premier buffer de la deuxième puce génèrent des déphasages sensiblement identiques. [0013] Selon un mode de réalisation, les première et deuxième puces comprennent chacune, en série avec leur premier buffer entre leur première borne et le noeud d'entrée d'horloge de leur circuit principal, un circuit correcteur de gigue. [0014] Selon un mode de réalisation, les première et deuxième puces sont adaptées à commander des transducteurs ultrasonores d'un système d'imagerie ultrasonore. [0015] Un autre mode de réalisation prévoit un système d'imagerie ultrasonore comportant : - un ensemble de transducteurs ultrasonores élémentaires divisé en des premier et deuxième sous-ensembles de transducteurs distincts ; et - un circuit électronique tel que défini ci-dessus, dans lequel la première puce est configurée pour commander les transducteurs du deuxième sous-ensemble uniquement, et la deuxième puce est configurée pour commander les transducteurs du premier sous-ensemble uniquement. Brève description des dessins [0016] Ces caractéristiques et leurs avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0017] [Fig. 1] la figure 1 est un schéma bloc illustrant un exemple d'un système d'imagerie ultrasonore comportant un circuit électronique de commande selon un mode de réalisation ; B17487 [0018] [Fig. 2] la figure 2 est un schéma électrique plus détaillé d'un exemple de réalisation du circuit électronique de commande de la figure 1 ; [0019] [Fig. 3] la figure 3 représente une variante de réalisation du circuit électronique de commande de la figure 2 ; et [0020] [Fig. 4] la figure 4 est un chronogramme illustrant le fonctionnement des circuits électroniques de commande des figures 3 et 4. Description des modes de réalisation [0021] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0022] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les diverses applications que peuvent avoir les circuits électroniques décrits n'ont pas été détaillées. [0023] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0024] Sauf précision contraire, on entend par borne d'une puce de circuits intégrés une métallisation de connexion de la puce à un dispositif extérieur. 6 B17487 [0025] Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 = près, de préférence à 5 5 près, où, lorsqu'elles se réfèrent à des valeurs angulaires, à 10 degrés près, de préférence à 5 degrés près. [0026] Dans certains systèmes d'imagerie ultrasonores, le nombre de transducteurs ultrasonores à commander peut être élevé, par exemple supérieur à 100, voire supérieur à plusieurs centaines, voire même supérieur à plusieurs milliers. Dans ce cas, le circuit électronique de commande des transducteurs est avantageusement réalisé sous la forme d'une carte de circuits imprimés sur laquelle sont montées plusieurs puces de circuits intégrés, chaque puce adressant une partie seulement des transducteurs ultrasonores. [0027] La figure 1 illustre de façon schématique un exemple d'un tel système d'imagerie ultrasonore. [0028] Le système de la figure 1 comprend un ensemble 101 de transducteurs ultrasonores élémentaires (non détaillés sur la figure), par exemple agencés en barrette ou en matrice. Les transducteurs de l'ensemble 101 sont par exemple des transducteurs de type CMUT (transducteurs ultrasonores capacitifs à membrane), des transducteurs piézoélectriques, des transducteurs à cristal, ou des transducteurs ultrasonores de tout autre type. [0029] Le système de la figure 1 comprend en outre un circuit électronique de commande 103 relié, par exemple connecté, à chacun des transducteurs élémentaires de l'ensemble 101, permettant de commander individuellement chaque transducteur en émission et/ou en réception. [0030] Dans cet exemple, le circuit électronique de commande 103 comprend plusieurs puces de circuits intégrés distinctes commandant chacune une partie seulement des transducteurs de 7 B17487 l'ensemble 101. Plus particulièrement, dans l'exemple représenté, l'ensemble 101 est divisé en deux sous-ensembles 101-1 et 101-2 distincts, par exemple de mêmes dimensions (c'est-à-dire comportant le même nombre de transducteurs). Les transducteurs du sous-ensemble 101-1 sont reliés, pour leur commande, à des puces de circuits intégrés PLS1 et ACQ1, et les transducteurs du sous-ensemble 101-2 sont reliés, pour leur commande, à des puces de circuits intégrés PLS2 et ACQ2 distinctes des puces PLS1 et ACQ1. Les puces PLS1 et ACQ1 sont adaptées à commander individuellement en émission et en réception uniquement les transducteurs du sous-ensemble 1011, et les puces PLS2 et ACQ2 sont adaptées à commander individuellement en émission et en réception uniquement les transducteurs du sous-ensemble 101-2. [0031] Les puces PLS1 et PLS2 comprennent chacune un ou plusieurs générateurs d'impulsions (non détaillés sur la figure) adaptés à générer des signaux électriques d'excitation des transducteurs du sous-ensemble 101-1 ou 1012 correspondant. Les puces PLS1 et PLS2 peuvent en outre chacune comprendre un circuit de contrôle local (non détaillé sur la figure) adapté à mémoriser un ou plusieurs scénarios prédéterminés d'excitation des transducteurs, pouvant être sélectionnés par l'utilisateur en fonction de l'application envisagée, et à commander le ou les générateurs d'impulsions de la puce pour appliquer le scénario d'excitation sélectionné. Les puces PLS1 et PLS2 sont par exemple identiques ou similaires. [0032] Les puces ACQ1 et ACQ2 comprennent chacune un ou plusieurs circuits de réception (non détaillés sur la figure) adaptés à amplifier et numériser les signaux électrique de réponse générés par les transducteurs ultrasonores du sous-ensemble 101-1 ou 101-2 correspondant. Les puces ACQ1 et ACQ2 sont par exemple identiques ou similaires. 8 B17487 [0033] Le circuit de commande 103 de la figure 1 comprend de plus un circuit de contrôle global 105, intégré dans une puce de circuits intégrés distincte des puces PLS1, PLS2, ACQ1 et ACQ2. Le circuit 105 est notamment adapté communiquer avec les puces PLS1, PLS2, ACQ1 et ACQ2 pour transmettre et/ou recevoir des signaux de configuration et/ou de statut, et pour recevoir les signaux de données numérisés fournis par les puces ACQ1 et ACQ2. [0034] Dans l'exemple de la figure 1, le circuit de commande 103 comprend un bus numérique 107 reliant le circuit 105 à chacune des puces PLS1, PLS2, ACQ1 et ACQ2, un bus analogique 109-1 reliant les transducteurs du sous-ensemble 101-1 à la puce PLS1, un bus analogique 109-2 reliant les transducteurs du sous-ensemble 101-2 à la puce PLS2, un bus analogique 111- 1 reliant la puce PLS1 à la puce ACQ1, un bus analogique 111- 2 reliant la puce PLS2 à la puce ACQ2, un bus numérique 113 reliant la puce ACQ1 à la puce ACQ2, et un bus numérique 115 reliant la puce ACQ2 au circuit de contrôle global 105. [0035] Un exemple d'un mode de fonctionnement du système de la figure 1 va maintenant être décrit. On considère ici une phase d'acquisition d'une image ultrasonore comprenant une phase d'émission d'une onde ultrasonore, suivie d'une phase de réception d'un écho de l'onde ultrasonore émise. [0036] Lors de la phase d'émission, les puces PLS1 et PLS2 appliquent des signaux électriques d'excitation aux transducteurs des sous-ensembles 101-1 et 101-2, via les bus analogiques 109-1 et 109-2 respectivement. A titre d'exemple, le bus analogique 109-1 comprend une piste conductrice ou un fil conducteur spécifique par transducteur élémentaire du sous ensemble 101-1, et le bus analogique 109-2 comprend une piste conductrice ou un fil conducteur spécifique par transducteur élémentaire du sous-ensemble 101-2, ce qui 9 B17487 permet de commander individuellement et en parallèle tous les transducteurs de l'ensemble 101. [0037] Lors de la phase de réception, les signaux électriques de réponse fournis par les transducteurs du sous-ensemble 101-1 sont reçus par la puce PLS1 via le bus 109-1, puis routés par la puce PLS1 vers la puce ACQ1, via le bus 111-1. De façon similaire, les signaux électriques de réponse fournis par les transducteurs du sous-ensemble 101-2 sont reçus par la puce PLS2 via le bus 109-2, puis routés par la puce PLS2 vers la puce ACQ2, via le bus 111-2. A titre d'exemple, le bus analogique 111-1 comprend une piste conductrice ou un fil conducteur spécifique par transducteur élémentaire du sous ensemble 101-1, et le bus analogique 111-2 comprend une piste conductrice ou un fil conducteur spécifique par transducteur élémentaire du sous-ensemble 101-2, ce qui permet de lire individuellement et en parallèle tous les signaux de réponse fournis par les transducteurs de l'ensemble 101-1. Les signaux électriques de réponse fournis par les transducteurs des sous-ensembles 101-1 et 101-2 sont lus et numérisés par les puces ACQ1 et ACQ2 respectivement. Les signaux numériques de données de sortie générés par la puce ACQ1 sont transmis à la puce ACQ2 via le bus numérique 113, puis sont routés par la puce ACQ2 vers le circuit de contrôle global 105, via le bus 115. Les signaux numériques de données de sortie générés par la puce ACQ2 sont directement transmis au circuit de contrôle global 105 via le bus 115. [0038] Une difficulté qui se pose est que, dans la mesure où les transducteurs de l'ensemble 101 sont commandés par plusieurs puces PLS1, PLS2, ACQ1 et ACQ2 distinctes, les puces PLS1, PLS2, ACQ1 et ACQ2 doivent être synchronisées pour permettre l'acquisition d'une image ultrasonore de bonne qualité. B17487 [0039] Pour cela, le circuit de contrôle global 105 fournit, sur une borne de sortie CLK REF de la puce 105, un signal d'horloge servant de référence temporelle pour la synchronisation des puces PLS1, PLS2, ACQ1 et ACQ2 du circuit de commande 103. [0040] Dans le mode de réalisation de la figure 1, les puces 105, ACQ1, ACQ2, PLS1 et PLS2 sont reliées en chaine, le signal d'horloge de référence étant propagé de puce en puce tout au long de la chaine. Plus particulièrement, le circuit de commande 103 de la figure 1 comprend : - une piste ou un fil conducteur 121 reliant, par exemple connectant, la borne de sortie d'horloge CLK REF de la puce 105 à une borne d'entrée d'horloge CLK IN de la puce ACQ2 ; - une piste ou un fil conducteur 122 reliant, par exemple connectant, une borne de sortie d'horloge CLK OUT de la puce ACQ2 à une borne d'entrée d'horloge CLK IN de la puce ACQ1 ; - une piste ou un fil conducteur 123 reliant, par exemple connectant, une borne de sortie d'horloge CLK OUT de la puce ACQ1 à une borne d'entrée d'horloge CLK IN de la puce PLS1 ; et - une piste ou un fil conducteur 124 reliant, par exemple connectant, une borne de sortie d'horloge CLK OUT de la puce PLS1 à une borne d'entrée d'horloge CLK IN de la puce PLS2. [0041] Chacune des puces ACQ2, ACQ1 et PLS1 est adaptée à fournir sur sa borne de sortie CLK OUT un signal d'horloge image du signal d'horloge d'entrée reçu sur sa borne d'entrée CLK IN, c'est-à-dire un signal d'horloge sensiblement de même forme, de même amplitude et de même fréquence que le signal d'horloge d'entrée reçu sur sa borne d'entrée CLK IN. Dans chacune des puces ACQ2, ACQ1, PLS1 et PLS2, le signal d'horloge reçu sur la borne d'entrée CLK IN de la puce sert de référence temporelle pour le cadencement des circuits de la puce. 11 B17487 [0042] Pour garantir le bon fonctionnement du système, il convient que les signaux d'horloge reçus par les puces PLS1, PLS2, ACQ1 et ACQ2 sur leurs bornes CLK IN respectives soient en phase. Toutefois, en pratique, les éléments conducteurs de connexion 122, 123 et 124 reliant les puces ACQ2, ACQ1, PLS1 et PLS2 les unes aux autres peuvent introduire des retards de phase entre le signal d'horloge de sortie fourni par une puce sur sa borne CLK OUT et le signal d'horloge d'entrée reçu par la puce suivante sur sa borne CLK IN. [0043] Selon un aspect d'un mode de réalisation, chacune des puces ACQ1, ACQ2 et PLS1 comprend un circuit de compensation de phase configuré pour fournir sur sa borne de sortie CLK OUT un signal d'horloge présentant, par rapport au signal d'horloge reçu sur sa borne d'entrée CLK IN, une avance de phase sensiblement égale au retard de phase introduit par l'élément conducteur de connexion 122, 123 ou 124 entre sa borne de sortie CLK OUT et la borne d'entrée CLK IN de la puce suivante dans la chaine. [0044] La figure 2 est un schéma électrique partiel du circuit électronique de commande 103 du système de la figure 1, illustrant plus en détail un exemple de réalisation d'un tel circuit de compensation de phase. Par souci de simplification, on a représenté sur la figure 2 uniquement le circuit de contrôle global 105, les puces ACQ1 et ACQ2, et les éléments conducteurs de connexion 121, 122 et 123. [0045] Chacune des puces ACQ1 et ACQ2 comprend un circuit principal 201 mettant en oeuvre les fonctions principales de la puce, en l'espèce les fonctions de lecture et de numérisation des signaux électriques de réponse fournis par les transducteurs ultrasonores du système. Le circuit 201 comprend un noeud n1 d'application d'un signal d'horloge d'entrée, relié à la borne d'entrée CLK IN de la puce. 12 B17487 [0046] Dans cet exemple, chacune des puces ACQ1 et ACQ2 comprend, entre sa borne d'entrée CLK IN et son noeud nl, une association série d'un buffer d'horloge 203 et d'un circuit correcteur de gigue (jitter) 205. Plus particulièrement, dans cet exemple, dans chacune des puces ACQ1 et ACQ2, le buffer d'horloge 203 a un noeud d'entrée relié, par exemple connecté, à la borne CLK IN de la puce et un noeud de sortie relié, par exemple connecté, à un noeud d'entrée du circuit 205, et le circuit 205 a un noeud de sortie relié, par exemple connecté, au noeud nl de la puce. [0047] Chacune des puces ACQ1 et ACQ2 comprend en outre un circuit de compensation de phase 207 comprenant un premier noeud d'entrée el relié, par exemple connecté, au noeud nl, un deuxième noeud d'entrée e2 relié à une borne d'entrée de rétroaction CLKFBK IN de la puce, et un noeud de sortie sl relié d'une part à la borne de sortie d'horloge CLK OUT de la puce et d'autre part à une borne de sortie de rétroaction CLKFBK OUT de la puce. [0048] Dans l'exemple de la figure 2, dans chaque puce, le noeud de sortie sl du circuit de compensation est relié à la borne CLK OUT par l'intermédiaire d'un buffer d'horloge 209 et à la borne CLKFBK OUT par l'intermédiaire d'un buffer d'horloge 211, et le noeud d'entrée e2 du circuit de compensation est relié à la borne CLKFBK IN par l'intermédiaire d'un buffer d'horloge 213. Plus particulièrement, dans cet exemple, le buffer 209 a un noeud d'entrée relié, par exemple connecté, au noeud s1 et un noeud de sortie relié, par exemple connecté, à la borne CLK OUT, le buffer 211 a un noeud d'entrée relié, par exemple connecté, au noeud s1 et un noeud de sortie relié, par exemple connecté, à la borne CLKFBK OUT, et le buffer 213 a un noeud d'entrée relié, par exemple connecté, à la borne CLKFBK IN et un noeud de sortie relié, par exemple connecté, au noeud e2. 13 B17487 [0049] Dans l'exemple de la figure 2, les bornes CLKFBK OUT et CLKFBK IN de la puce ACQ2 sont connectées l'une à l'autre par l'intermédiaire d'un élément conducteur de connexion 221 externe à la puce, par exemple une piste conductrice ou un fil conducteur, adapté à introduire entre les bornes CLKFBK OUT et CLKFBK IN de la puce un retard de phase du signal d'horloge sensiblement égal au retard de phase introduit par l'élément de connexion 122 entre la borne CLK OUT de la puce ACQ2 et la borne CLK IN de la puce ACQ1. De préférence, l'élément conducteur 221 présente sensiblement la même impédance que l'élément conducteur 122 à la fréquence du signal d'horloge du circuit. A titre d'exemple, les éléments conducteurs 221 et 122 sont des pistes conductrices ou des fils conducteurs ayant sensiblement les mêmes dimensions. [0050] De façon similaire, les bornes CLKFBK OUT et CLKFBK IN de la puce ACQ1 sont connectées l'une à l'autre par l'intermédiaire d'un élément conducteur de connexion 223 (partiellement représenté en traits interrompus sur la figure 2) externe à la puce, par exemple une piste conductrice ou un fil conducteur, adapté à introduire entre les bornes CLKFBK OUT et CLKFBK IN de la puce un retard de phase du signal d'horloge sensiblement égal au retard de phase introduit par l'élément de connexion 123 (partiellement représenté en traits interrompus sur la figure 2) entre la borne CLK OUT de la puce ACQ1 et la borne CLK IN de la puce PLS1. [0051] Les buffers 203, 209, 211 et 213 ont notamment pour fonction de ramener l'amplitude des signaux d'horloge qu'ils reçoivent à un niveau de référence, correspondant par exemple à la tension d'alimentation (non représentée) des buffers, de façon à compenser d'éventuelles atténuations liées à la propagation du signal d'horloge dans le circuit. Les buffers 14 B17487 203, 209, 211 et 213 sont de préférence identiques (aux dispersions de fabrication près). En particulier, les buffers 203, 209, 211 et 213 introduisent de préférence tous sensiblement le même déphasage 9b entre leur entrée et leur sortie. [0052] On désigne ici par 910 le signal d'horloge reçu par la puce ACQ2 sur sa borne d'entrée CLK IN, par 911 le signal d'horloge reçu par les circuits 201 et 207 de la puce ACQ2 sur le noeud n1 de la puce ACQ2, par (p12 le signal d'horloge fourni par le circuit 207 de la puce ACQ2 sur son noeud s1, par 914 le signal d'horloge fourni par le buffer 211 de la puce ACQ2 sur la borne CLKFBK OUT de la puce ACQ2, par (p15 le signal d'horloge fourni par le buffer 209 de la puce ACQ2 sur la borne CLK OUT de la puce ACQ2, par 916 le signal d'horloge reçu par la puce ACQ2 sur sa borne d'entrée CLKFBK IN, et par 913 le signal d'horloge fourni par le buffer 213 de la puce ACQ2 sur le noeud d'entrée e2 du circuit 207 de la puce ACQ2. De plus, on désigne ici par 920 le signal d'horloge reçu par la puce ACQ1 sur sa borne d'entrée CLK IN, par 921 le signal d'horloge reçu par les circuits 201 et 207 de la puce ACQ1 sur le noeud n1 de la puce ACQ1, par 922 le signal d'horloge fourni par le circuit 207 de la puce ACQ1 sur son noeud s1, par (p24 le signal d'horloge fourni par le buffer 211 de la puce ACQ1 sur la borne CLKFBK OUT de la puce ACQ1, par (p25 le signal d'horloge fourni par le buffer 209 de la puce ACQ1 sur la borne CLK OUT de la puce ACQ1, par 926 le signal d'horloge reçu par la puce ACQ1 sur sa borne d'entrée CLKFBK IN, et par 923 le signal d'horloge fourni par le buffer 213 de la puce ACQ1 sur le noeud d'entrée e2 du circuit 207 de la puce ACQ1. [0053] Chaque circuit de compensation de phase 207 est configuré pour fournir sur son noeud de sortie sl un signal B17487 d'horloge image du signal d'horloge d'entrée reçu sur son noeud d'entrée el, mais présentant, par rapport au signal d'horloge reçu sur son noeud el, une avance de phase telle que le signal d'horloge de rétroaction appliqué sur son noeud e2 soit en phase avec le signal d'horloge appliqué sur son noeud el. Ainsi, dans la puce ACQ2, le circuit de compensation de phase 207 fournit un signal (p12 tel que les signaux 911 et 913 soient en phase. Dans la mesure où le nombre de buffers d'horloge entre le noeud de sortie sl du circuit 207 de la puce ACQ2 et le noeud d'entrée e2 du circuit 207 de la puce ACQ2 est le même qu'entre le noeud de sortie sl du circuit 207 de la puce ACQ2 et le noeud n1 de la puce ACQ1, et où le déphasage introduit par l'élément de connexion 221 entre les bornes CLKFBK OUT et CLKFBK IN de la puce ACQ2 est sensiblement égal au déphasage introduit par l'élément de connexion 122 entre la borne CLK OUT de la puce ACQ2 et la borne CLK IN de la puce ACQ1, il en résulte que le signal d'horloge 921 appliqué sur le noeud nl de la puce ACQ1 est en phase avec le signal d'horloge 911 appliqué sur le noeud n1 de la puce ACQ2. De façon similaire, dans la puce ACQ1, le circuit de compensation de phase 207 fournit un signal 922 tel que les signaux (p21 et (p23 soient en phase, de façon que le signal d'horloge appliqué sur le noeud d'entrée d'horloge du circuit électronique principal de la puce PLS1 soit en phase avec le signal (p21. [0054] La réalisation des circuits de compensation de phase 207 des puces ACQ2 et ACQ1 n'est pas détaillée ici, la réalisation de ces circuits étant à la portée de l'homme du métier à partir des indications fonctionnelles de la présente description. A titre d'exemple, chaque circuit 207 comprend une boucle à verrouillage de phase. 16 B17487 [0055] En pratique, un circuit de compensation de phase identique ou similaire peut être prévu dans chacune des puces de la chaine, à l'exception de la dernière (la puce PLS2 dans l'exemple de la figure 1) qui ne génère pas de signal d'horloge de sortie. [0056] La figure 3 illustre une variante de réalisation du circuit de la figure 2. [0057] Le circuit de la figure 3 reprend les mêmes éléments que le circuit de la figure 2 agencés sensiblement de la même manière, et diffère du circuit de la figure 2 principalement en ce que, dans le circuit de la figure 3, les éléments conducteurs de connexion 221 et 223 externes aux puces ACQ2 et ACQ1 sont remplacés par des éléments retardateurs de phase internes aux puces ACQ2 et ACQ1. Plus particulièrement, la puce ACQ2 comprend un retardateur de phase 301 reliant la sortie de son buffer 211 à l'entrée de son buffer 213, et la puce ACQ1 comprend un retardateur de phase 303 reliant la sortie de son buffer 211 à l'entrée de son buffer 213. Le retardateur de phase 301 comprend un noeud d'entrée relié, par exemple connecté au noeud de sortie du buffer 211 de la puce ACQ2 et un noeud de sortie relié, par exemple connecté, au noeud d'entrée du buffer 213 de la puce ACQ2, et le retardateur de phase 303 comprend un noeud d'entrée relié, par exemple connecté au noeud de sortie du buffer 211 de la puce ACQ1 et un noeud de sortie relié, par exemple connecté, au noeud d'entrée du buffer 213 de la puce ACQ1. [0058] Le retardateur de phase 301 de la puce ACQ2 est configuré pour introduire entre son entrée et sa sortie un retard de phase sensiblement égal au retard de phase introduit par l'élément conducteur de connexion 122 entre la borne de sortie CLK OUT de la puce ACQ2 et la borne d'entrée CLK IN de la puce ACQ1. De façon similaire, le retardateur de phase 303 de la puce ACQ1 est configuré pour introduire entre son entrée 17 B17487 et sa sortie un retard de phase sensiblement égal au retard de phase introduit par l'élément conducteur de connexion 123 entre la borne de sortie CLK OUT de la puce ACQ1 et la borne d'entrée CLK IN de la puce PLS1. Les retardateurs de phase 301 et 303 sont par exemple des circuits LC série ou parallèle. De préférence, les retardateurs de phase 301 et 303 sont configurables pour ajuster le retard généré en fonction des dimensions des éléments d'interconnexion 122 et 123. [0059] Un avantage de la variante de la figure 3 est qu'elle permet de se passer des bornes de connexion CLKFBK OUT et CLKFBK IN des puces de la chaine. [0060] La figure 4 est un chronogramme illustrant le fonctionnement décrit ci-dessus des circuits de compensation de phase 207 des figures 2 et 3. La figure 4 représente plus particulièrement l'évolution, en fonction du temps t (en abscisse) , des signaux d'horloge 910, 911, 912, 913, (p14, (p15, (p16, 920, 921, 922, 923, 924, 925 et 926 des circuits des figures 2 et 3. [0061] La figure 4 illustre notamment l'avance de phase du signal 912 par rapport aux signaux 911 et 913, permettant de compenser le retard introduit par le buffer 209 de la puce ACQ2, l'élément de connexion 122, et le buffer 203 de la puce ACQ1. La figure 4 illustre en outre l'avance de phase des signaux 914 et 915 par rapport aux signaux 916 et (p20, permettant de compenser le retard introduit par l'élément conducteur de connexion 122 entre la sortie du buffer 209 de la puce ACQ2 et l'entrée du buffer 203 de la puce ACQ1. [0062] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. 18 B17487 [0063] En particulier, les modes de réalisation décrits ne se limitent à l'exemple particulier de circuit électronique de commande de transducteurs ultrasonores décrit en relation avec la figure 1. Plus généralement, le principe décrit ci-dessus de compensation de phase d'un signal d'horloge transmis de proche en proche dans une chaine de puces semiconductrices peut être appliqué à tout circuit de commande de transducteurs ultrasonores comportant au moins deux puces distinctes. [0064] De façon encore plus générale, les modes de réalisation décrits ci-dessus peuvent être appliqués à tout circuit électronique comportant une pluralité de puces de circuits intégrés distinctes, dans lequel il existe un besoin de synchroniser les différentes puces par rapport à une même horloge de référence. [0065] Par ailleurs, on notera que les buffers d'horloge et les circuits correcteurs de gigue des exemples des figures 2 et 3 sont optionnels. De plus, le nombre et/ou l'agencement des buffers d'horloge et des circuits correcteurs de gigue peut être différent de ce qui a été représenté dans les exemples des figures 2 et 3. Pour assurer le bon fonctionnement des circuits de compensation, on veillera toutefois à ce que le nombre de buffers d'horloge entre le noeud de sortie sl du circuit 207 d'une puce et le noeud d'entrée e2 du circuit 207 de la puce soit le même qu'entre le noeud de sortie sl du circuit 207 de la puce et le noeud n1 de la puce suivante dans la chaine. [0066] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la réalisation des buffers 203, 209, 211 et 213, des circuits correcteurs de gigue (jitter) 205, des circuits de compensations de phase 207, et des 19 B17487 retardateurs de phase 301 et 303 est à la portée de l'homme REVENDICATIONS1. Circuit électronique comportant : - une première puce de circuits intégrés (ACQ2) comportant une première borne (CLK IN) d'application d'un signal d'horloge d'entrée et une deuxième borne (CLK OUT) de fourniture d'un signal d'horloge de sortie ; et - une deuxième puce de circuits intégrés (ACQ1) comportant une première borne (CLK IN) d'application d'un signal d'horloge d'entrée reliée à la deuxième borne (CLK OUT) de la première puce (ACQ2) par l'intermédiaire d'un conducteur de connexion (122), dans lequel la première puce (ACQ2) comporte un circuit de compensation de phase (207) configuré pour fournir sur sa deuxième borne (CLK OUT) un signal d'horloge présentant, par rapport au signal d'horloge d'entrée appliqué sur sa première borne (CLK IN), une avance de phase sensiblement égale au retard de phase introduit par le conducteur de connexion (122) entre les première (ACQ2) et deuxième (ACQ1) puces. 2. Circuit électronique selon la revendication 1, dans lequel le circuit de compensation de phase (207) comprend un premier noeud d'entrée (el) relié à la première borne (CLK IN) de la première puce (ACQ2) et un noeud de sortie (sl) relié à la deuxième borne (CLK OUT) de la première puce (ACQ2), le noeud de sortie (sl) étant en outre relié à un deuxième noeud d'entrée (e2) du circuit de compensation de phase (207) par l'intermédiaire d'un retardateur de phase (221 ; 301) configuré pour générer un retard de phase sensiblement égal au retard de phase introduit par le conducteur de connexion (122) entre les première et deuxième puces, le circuit de compensation de phase (207) étant configure pour fournir sur son noeud de sortie (sl) un signal d'horloge présentant, par rapport au 21 B17487 signal d'horloge appliqué sur son premier noeud d'entrée (el), une avance de phase telle que le signal d'horloge reçu sur son deuxième noeud d'entrée (e2) soit en phase avec le signal d'horloge appliqué sur son premier noeud d'entrée (el). 3. Circuit électronique selon la revendication 2, dans lequel le retardateur de phase (221) est un conducteur électrique externe à la première puce (ACQ2). 4. Circuit électronique selon la revendication 3, dans lequel le retardateur de phase (221) est un conducteur électrique sensiblement de mêmes dimensions que le conducteur de connexion (122) reliant les première (ACQ2) et deuxième (ACQ1) puces. 5. Circuit électronique selon la revendication 2, dans lequel le retardateur de phase (301) est un circuit à retard, interne à la première puce (ACQ2). 6. Circuit électronique selon la revendication 5, dans lequel le retardateur de phase (301) est un circuit LC intégré à la première puce (ACQ2). 7. Circuit électronique selon l'une quelconque des revendications 2 à 6, dans lequel : - les première (ACQ2) et deuxième (ACQ1) puces comprennent chacune un circuit principal (201) ; - le circuit principal (201) de la première puce (ACQ2) comprend un noeud d'entrée d'horloge (nl) connecté au premier noeud d'entrée (el) du circuit de compensation de phase (207) ; - la première puce (ACQ2) comprend un premier buffer d'horloge (203) reliant sa première borne (CLK IN) au noeud d'entrée d'horloge (n1) de son circuit principal (201), un deuxième buffer d'horloge (209) reliant le noeud de sortie 22 B17487 (s1) du circuit de compensation de phase (207) à sa deuxième borne (CLK OUT), un troisième buffer d'horloge (211) reliant le noeud de sortie (s1) du circuit de compensation de phase (207) à un noeud d'entrée du retardateur de phase (221 ; 301), et un quatrième buffer d'horloge (213) reliant un noeud de sortie du retardateur de phase (221 ; 301) au deuxième noeud d'entrée (e2) du circuit de compensation de phase (207) ; et - la deuxième puce (ACQ1) comprend un premier buffer d'horloge (203) reliant sa première borne (CLK IN) à un noeud d'entrée d'horloge (nl) de son circuit principal (201). 8. Circuit électronique selon la revendication 7, dans lequel les premier (203), deuxième (209), troisième (211) et quatrième (213) buffers de la première puce (ACQ2) et le premier buffer (203) de la deuxième puce (ACQ1) génèrent des déphasages sensiblement identiques. 9. Circuit électronique selon la revendication 7 ou 8, dans lequel les première (ACQ2) et deuxième (ACQ1) puces comprennent chacune, en série avec leur premier buffer (203) entre leur première borne (CLK IN) et le noeud d'entrée d'horloge (nl) de leur circuit principal (201), un circuit correcteur de gigue (205). 10. Circuit électronique selon l'une quelconque des revendications 1 à 9, dans lequel les première (ACQ2) et deuxième (ACQ1) puces sont adaptées à commander des transducteurs ultrasonores d'un système d'imagerie ultrasonore. 11. Système d'imagerie ultrasonore comportant : - un ensemble (101) de transducteurs ultrasonores élémentaires divisé en des premier (101-1) et deuxième (101-2) sous-ensembles de transducteurs distincts ; et B17487 23 - un circuit électronique selon la revendication 9, dans lequel la première puce (ACQ2) est configurée pour commander les transducteurs du deuxième sous-ensemble (1012) uniquement, et la deuxième puce (ACQ1) est configurée pour commander les transducteurs du premier sous-ensemble (101-1) uniquement.