FR 3091433 A1 20200703 FR 1874286 A 20181228 Description Titre de l'invention : Dispositif électronique formant un convertisseur numérique-analogique et un mélangeur [0001] Des modes de réalisation de l'invention concernent les dispositifs électroniques, et plus particulièrement les dispositifs électroniques dits convertisseurs numériques-analogiques mélangeurs (« Mixing DACs » en langue anglaise) aptes à fonctionner à la fois en tant que convertisseur numérique-analogique (« Digital to Analog Converter » en langue anglaise) et mélangeur (« Mixer » en langue anglaise). [0002] Un convertisseur numérique-analogique classique cadencé à une fréquence d'échantillonnage fs (« sampling frequency » en langue anglaise) est généralement configure pour convertir un signal numérique dont la valeur est codée sur plusieurs bits en un signal analogique dont la valeur analogique est proportionnelle à la valeur numérique codée. [0003] Un dispositif électronique dit convertisseur numérique-analogique mélangeur « Mixing DAC » est connu de l'homme du métier et regroupe généralement un convertisseur numérique-analogique tel que décrit ci-dessus et un mélangeur configure pour combiner le signal analogique délivré par le convertisseur et un signal de mélange, qui est appelé plus souvent un signal de transposition, reçu par le convertisseur numérique-analogique, de façon à effectuer une transposition de fréquence du signal d'entrée pour délivrer un signal de sortie transposé en fréquence. [0004] Le signal de transposition peut par exemple avoir une fréquence égale à la fréquence d'échantillonnage fs. Dans ce cas-là, on peut obtenir à la sortie d'un tel dispositif électronique dit Mixing DAC un signal transposé autour de la fréquence d'échantillonnage. [0005] Par ailleurs, la réponse en fréquence f d'un tel dispositif électronique dit Mixing DAC est une fonction du type : sin2 lrffs ) ( es ) , tandis que celle du convertisseur numérique-analogique est une fonction du type : S in ( TfTsf ) / Pst ) [0006] En conséquence, pour une transposition de fréquence autour de la fréquence d'échantillonnage fs, un tel dispositif électronique dit Mixing DAC délivre avantageusement une puissance de sortie plus importante par rapport au cas d'un convertisseur numérique-analogique classique. [0007] Par ailleurs, par rapport à la combinaison classique d'un convertisseur numérique- analogique et un mélangeur, la structure d'un tel dispositif électronique dit Mixing 2 DAC est généralement plus compacte au niveau de la surface de silicium et consomme moins d'énergie. [0008] Plus précisément, la structure classique d'un tel dispositif dit Mixing DAC comporte des moyens de traitement destinés à recevoir un signal d'entrée numérique comportant N bits. [0009] Les moyens de traitement comportent N cellules de traitement chacune destinée à recevoir un bit correspondant du signal d'entrée numérique et un signal de transposition, et chacune configurée pour générer un signal analogique mélangé correspondant. [0010] Les moyens de traitement comportent en outre des moyens de sortie configurés pour combiner tous les signaux analogiques mélangés de façon à générer un signal de sortie analogique mélangé. [0011] Le signal de transposition est généralement généré par au moins un oscillateur local (« local oscillator » en anglais) du dispositif électronique dit Mixing DAC. [0012] Cependant, le placement de l'oscillateur local et la distribution du signal de trans- position au sein du dispositif électronique dit Mixing DAC augmentent non seulement la complexité de la conception du dispositif électronique mais également la surface de silicium et la consommation du dispositif électronique. [0013] De surcroît, il existe également des décalages temporels (« Timing Mismatch » en anglais) entre les signaux analogiques mélangés générés par les N cellules de traitement. Il convient de noter qu'un décalage temporel de l'ordre d'une picoseconde entre des signaux analogiques mélangés de fréquence de l'ordre du GHz peut déjà être critique pour la performance du dispositif électronique dit Mixing DAC et conduire à des erreurs sur le signal de sortie analogique mélangé. [0014] Afin de résoudre ces problèmes de « Timing Mismatch », un circuit de traitement supplémentaire est généralement nécessaire dans le dispositif électronique dit Mixing DAC pour étalonner ces décalages temporels, ce qui augmente encore la complexité, la surface en silicium et la consommation du dispositif électronique dit Mixing DAC. [0015] Ainsi, il existe un besoin de proposer une solution technique à faible complexité et à encombrement réduit au niveau de la surface en silicium permettant de réaliser dans une même structure une conversion numérique-analogique et une transposition de fréquence d'un signal d'entrée numérique sans compromis sur la performance. [0016] Selon un aspect, il est proposé un dispositif électronique. [0017] Ce dispositif électronique comprend : - un étage d'acquisition destiné à recevoir un signal d'entrée numérique et configuré pour générer respectivement un premier signal numérique et un deuxième signal numérique qui est l'opposé du premier signal numérique, - un premier étage de traitement et un deuxième étage de traitement destinés à 3 recevoir respectivement le premier signal numérique et le deuxième signal numérique et configurés pour générer respectivement un premier signal analogique au rythme d'un premier signal d'horloge et un deuxième signal analogique au rythme d'un deuxième signal d'horloge qui est l'opposé du premier signal d'horloge à une tolérance près, et - un étage de sortie configure pour générer un signal de sortie analogique égal au premier signal analogique ou au deuxième signal analogique en fonction de la valeur du premier ou deuxième signal d'horloge. [0018] Le fait d'utiliser un tel étage d'acquisition permettant de générer, à partir d'un seul signal d'entrée numérique, les premier et deuxième signaux numériques peut avantageusement réduire le débit de données d'entrée du signal d'entrée numérique, par exemple dans un facteur de deux. [0019] Par ailleurs, l'utilisation des tels premier et deuxième étages de traitement recevant respectivement en entrée les premier et deuxième signaux numériques et cadencés respectivement par le premier signal d'horloge et le deuxième signal d'horloge ayant un déphasage égal à 180' à une tolérance près par rapport au premier signal d'horloge permet avantageusement d'effectuer des transpositions de fréquence dans le domaine numérique au lieu du domaine analogique comme proposé dans des solutions classiques. [0020] Là encore, les premier et deuxième signaux d'horloge sont utilisés ici comme des signaux de transposition. Avec l'étage de sortie commandé en fonction du premier ou deuxième signal d'horloge, ledit dispositif électronique est capable de générer, à partir des premier et deuxième signaux d'entrée numériques, le signal de sortie analogique tout en utilisant seulement le premier signal d'horloge et l'opposé du premier signal d'horloge. [0021] En d'autres termes, le dispositif ne nécessite pas un oscillateur local pour fournir un signal de transposition, ni un circuit de traitement supplémentaire dans chacun des premier et deuxième étages de traitement pour étalonner d'éventuels décalages temporels entre les premier et deuxième signaux analogiques. [0022] A propos du déphasage entre le premier signal d'horloge et le deuxième signal d'horloge, il convient de noter que l'homme du métier saura choisir une tolérance adaptée en fonction par exemple de l'application envisagée. A titre indicatif mais non limitatif, ladite tolérance peut par exemple être de l'ordre de 5%. [0023] Selon un mode de réalisation, le signal d'entrée numérique, les premier et deuxième signaux numériques comportent chacun N bits, et l'étage d'acquisition comprend N inverseurs configurés pour générer respectivement N bits du deuxième signal numérique à partir de N bits du signal d'entrée numérique. [0024] La réduction sur le débit de données d'entrée du signal d'entrée numérique conduit avantageusement à une réduction du nombre de bits, de l'occupation de la surface en silicium de l'étage, et de la consommation d'acquisition destiné à recevoir ledit signal d'entrée numérique. [0025] A titre d'exemple non limitatif, les premier et deuxième étages de traitement peuvent comporter chacun un convertisseur numérique-analogique. [0026] Selon un autre mode de réalisation, les convertisseurs numériques-analogiques des premier et deuxième étages de traitement sont des convertisseurs numériques-analogiques du type d'aiguillage de courant (« Current Stecring » en anglais). [0027] Selon encore un autre mode de réalisation, l'étage de sortie comprend un mul- tiplexeur analogique configure pour générer le signal de sortie analogique égal au premier signal analogique ou au deuxième signal analogique en fonction de la valeur du premier ou deuxième signal d'horloge déphasé. [0028] A titre indicatif non limitatif, le déphasage du premier signal d'horloge déphasé peut par exemple correspondre au moins à la durée d'un régime transitoire du premier ou deuxième signal analogique dans une période du premier ou du deuxième signal d'horloge. [0029] Le dispositif électronique peut par exemple être réalisé de façon intégrée. [0030] Selon un autre aspect, il est proposé un système de communication comportant un dispositif électronique tel que défini ci-avant. [0031] Selon encore un autre aspect, il est proposé un appareil électronique tel qu'un téléphone mobile, incorporant au moins un système de communication tel que défini ci-dessus. [0032] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : [0033] [fig.1] illustre schématiquement un mode de mise en oeuvre et de réalisation de l'invention. [0034] [fig.2] illustre schématiquement un mode de mise en oeuvre et de réalisation de l'invention. [0035] [fig.3] illustre schématiquement un mode de mise en oeuvre et de réalisation de l'invention. [0036] [fig.4] illustre schématiquement un mode de mise en oeuvre et de réalisation de l'invention. [0037] La figure 1 illustre un appareil électronique AE, ici par exemple un téléphone mobile du type téléphone intelligent (« Smart Phone » en anglais). [0038] Ce téléphone mobile AE comporte un système de communication 1, par exemple conformément à une norme de réseau de téléphonie mobile basée sur la technologie d'évolution à long terme, communément connue de l'homme du métier sous l'acronyme anglosaxon LTE (« Long Terni Evolution » en langue anglaise). [0039] Ce système de communication 1 comprend un dispositif électronique 2 réalisé de façon intégrée avec des composants non-discrets et configure pour fonctionner à la fois en tant que convertisseur numérique-analogique et mélangeur de fréquence. [0040] On se réfère maintenant à la figure 2 pour illustrer plus en détails un exemple de réa- lisation du dispositif électronique 2 comportant un étage d'acquisition 3, un premier étage de traitement 4 un deuxième étage de traitement 5 et un étage de sortie 6. [0041] L'étage d'acquisition 3 est destiné à recevoir à son entrée 3in un signal d'entrée numérique SEN comportant N bits et comportant une première sortie 3outl couplée directement à l'entrée 3in, et N inverseurs INV couplées entre l'entrée 3in et une deuxième sortie 3out2. [0042] L'étage de sortie 6 va alors délivrer sur une borne de sortie BS un signal de sortie analogique SSA et transposé en fréquence comme on le verra plus en détails ci-après. [0043] L'étage d'acquisition 3 est configure pour délivrer à la première sortie 3outl un premier signal numérique SNI égalant le signal d'entrée numérique SEN, et à la deuxième sortie 3out2 un deuxième signal numérique SN2 qui est l'opposé du premier signal numérique SNI ou du signal d'entrée numérique SEN. [0044] Avantageusement, l'étage d'acquisition 3 génère deux signaux numériques SNI, SN2 de N bits à partir du signal d'entrée numérique SEN de N bits. [0045] Par conséquent, par rapport à l'utilisation directe d'un signal d'entrée ayant 2*N bits, le débit de données du signal d'entrée numérique est réduit. [0046] De surcroît, l'utilisation des premier et deuxième signaux numériques SNI, SN2 ayant des valeurs opposées en coopération avec les premier et deuxième étages de traitement et l'étage de sortie permet avantageusement une transposition de fréquence en numérique. [0047] Le premier étage de traitement 4 comporte un premier convertisseur numérique- analogique CNA4 comportant une borne d'entrée 4M destinée à recevoir le premier signal numérique SNI, une borne d'horloge 4clk destinée à recevoir un premier signal d'horloge Sclkl ayant une fréquence de conversion (transposition) Fc, et une borne de sortie 4out couplée à l'étage de sortie 6. [0048] Le deuxième étage de traitement 5 comporte ici par exemple un deuxième convertisseur numérique-analogique CNA5 comportant une borne d'entrée 5M destinée à recevoir le deuxième signal numérique SN2, une borne d'horloge 5clk destinée à recevoir un deuxième signal d'horloge Sclk2, et une borne de sortie 5out couplée à l'étage de sortie 6. [0049] Les convertisseurs CNA4, CNA5 des premier et deuxième étages de traitement 4, 5 6 peuvent par exemple être identiques. [0050] Il convient de noter que les premier et deuxième signaux d'horloge Sclkl, Sclk2 peuvent par exemple ici être des signaux carrés et que le deuxième signal d'horloge Sclk2 est déphasé de 180' à une tolérance près par rapport au premier signal d'horloge Sclkl. Les premier et deuxième signaux d'horloge Sclkl, Sclk2 sont également utilisés ici en tant que signaux de transposition ayant la fréquence de transposition Fc. [0051] De cc fait, le premier convertisseur numérique-analogique CNA4 est configuré pour convertir le premier signal numérique SN1 en un premier signal analogique SA1 au rythme du premier signal d'horloge Sclkl. [0052] De la même façon, le deuxième convertisseur numérique-analogique CNA5 est configure pour convertir le deuxième signal numérique SN2, autrement dit l'opposé du premier signal numérique SN1, en un deuxième signal analogique SA2 au rythme du deuxième signal d'horloge Sclk2, autrement dit du premier signal d'horloge Sclkl déphasé de 180' à une tolérance près. [0053] De cc fait, le deuxième signal analogique SA2 généré à la home de sortie 5out du deuxième convertisseur numérique-analogique CNA5 est inversé et déphasé de 180' à une tolérance près par rapport au premier signal analogique SA1 généré à la borne de sortie 4out du premier convertisseur numérique-analogique CNA4. [0054] L'étage de sortie 6 comporte un multiplexeur MUX analogique comportant une première entrée El et une deuxième entrée E2. [0055] La première entrée El est destinée à recevoir le premier signal analogique SA1 et la deuxième entrée E2 est destinée à recevoir le deuxième signal analogique SA2. [0056] Le multiplexeur MUX comporte en outre une borne de sortie BS et une borne de sélection SEL destinée à recevoir le premier ou le deuxième signal d'horloge Sclkl ou Sclk2 comme signal de sélection. [0057] A des fins de simplifications, la figure 2 n'illustre qu'un cas où la borne de sélection SEL reçoit le premier signal d'horloge Sclkl. [0058] Le multiplexeur MUX est donc configuré pour délivrer à ladite borne de sortie BS le signal de sortie analogique SSA égal au premier signal analogique SA1 ou au deuxième signal analogique SA2 en fonction de la valeur du premier ou du deuxième signal d'horloge Sclkl ou Sclk2. [0059] 11 convient de noter qu'il existe généralement, à chaque changement de valeurs des premier et deuxième signaux analogiques SA1, SA2, un régime transitoire avant que les valeurs des premier et deuxième signaux analogiques SA1, SA2 ne soient stables. [0060] Afin d'éviter d'éventuelles erreurs provoquées pendant ces régimes transitoires aux changements des valeurs des premier et deuxième signaux analogiques SA1, SA2, le multiplexeur MUX est préférablement configuré pour générer un signal d'horloge interne SHI à partir du premier ou du deuxième signal d'horloge Sclkl ou Sclk2. 7 [0061] Ce signal d'horloge interne SHI est égal au premier signal d'horloge Sclkl déphasé avec un déphasage correspondant au moins à la durée du régime transitoire, autrement dit la durée du temps d'établissement TS, du premier ou deuxième signal analogique SA1, SA2 dans une période du premier signal d'horloge Sclkl. [0062] On se réfère maintenant à la figure 3 pour illustrer le chronogramme d'un exemple de mise en oeuvre de la génération du signal de sortie analogique SSA. [0063] La partie supérieure de la figure 3 illustre : le premier signal d'horloge Sclkl ayant la fréquence de conversion (transposition) Fc, le premier signal analogique SA1 synchronisé à chaque front montant du premier signal d'horloge Sclkl, et le deuxième signal analogique SA2 synchronisé à chaque front montant du deuxième signal d'horloge Sclk2. [0064] On peut également constater que le signal d'horloge interne SHI est le premier signal d'horloge Sclkl décalé dans le temps dont le décalage est ici supérieur au temps d'établissement TS du premier ou deuxième signal analogique SA1, SA2 dans une période du premier signal d'horloge Sclkl. [0065] Comme indiqué ci-avant, le deuxième signal analogique SA2 ayant un déphasage de 180' à une tolérance près est égal à l'opposé du premier signal analogique SA1. [0066] Le multiplexeur MUX est configure pour générer le signal de sortie analogique SSA qui est égal lorsque le signal d'horloge interne SHI est dans l'état haut, au premier signal analogique SA1, et, lorsque le signal d'horloge interne SHI est dans l'état bas, au deuxième signal analogique SA2. [0067] De ce fait, on peut constater sur la figure 3 que le signal de sortie analogique SSA généré par l'étage de sortie 6 n'est pas influencé par le temps d'établissement TS des premier et deuxième signaux analogiques SA1, SA2. [0068] Ainsi, on obtient un dispositif électronique dit « Mixing DAC » à faible complexité, à encombrement réduit et à faible consommation et apte à réaliser une conversion numérique-analogique d'un signal d'entrée numérique et une transposition de fréquence de ce signal d'entrée numérique sans utiliser un ou des oscillateurs locaux ou un circuit supplémentaire pour étalonner d'éventuels décalages temporels (« Timing Mismatch » en anglais) connus de l'homme du métier. [0069] 111 convient de noter que les convertisseurs CNA4, CNA5 utilisés dans les premier et deuxième étages de traitement 4, 5 peuvent être des convertisseurs numériques-analogiques classiques de tous types, connus de l'homme du métier. [0070] Cela étant, on se réfère maintenant à la figure 4 pour illustrer un exemple de réa- 8 lisation du convertisseur CNA4 ou CNA5, ici par exemple le convertisseur CNA4. [0071] Ce convertisseur CNA4 est par exemple un convertisseur numérique-analogique du type d'aiguillage de courant (« Current Stecring » en anglais) connu de l'homme du métier. [0072] Le convertisseur CNA4 comporte un étage de synchronisation ES et un étage de conversion EC. [0073] L'étage de synchronisation ES est destiné à recevoir le premier signal numérique SNI comportant ici par exemple 3 bits et le premier signal d'horloge Sclkl, et configure pour délivrer trois signaux binaires Dl à D3 synchronisés au premier signal d'horloge Sclkl. [0074] Le signal Dl désigne le bit le moins significatif (« Least Significant Bit » : LSB en anglais) et le signal D3 désigne le bit le plus significatif («Most Significant Bit ») : MSB en anglais). [0075] L'étage de conversion EC comporte ici trois étages différentiels 7, 8, 9 chacun comportant un premier transistor MOS respectif du type N T7a, T8a, T9a et un deuxième transistor MOS respectif du type N T7b, T8b, T9b. [0076] Les sources de ces premier et deuxième transistors T7a, T7b, T8a, T8b, T9a, T9b de chaque étage différentiel 7, 8, 9 sont couplées conjointement à la masse GND via des transistors de polarisation TP7, TP8, TP9 câblés en source de courant. [0077] Les grilles de ces transistors de polarisation TP7, TP8, TP9 sont destinées à recevoir une tension de polarisation Vbias. [0078] En choisissant convenablement les dimensions de ces transistors de polarisation TP7, TP8, TP9, les transistors de polarisation TP7, TP8, TP9 fonctionnent en tant que source de courant avec des courants pondérés I, 21, 41. [0079] Les grilles des premier et deuxième transistors T7a, T7b, T8a, T8b, T9a, T9b de chaque étage différentiel 7, 8, 9 forment respectivement des entrées différentielles de chaque étage différentiel 7, 8, 9 et sont destinées à recevoir respectivement les signaux de 1 bit Dl, D2, D3. [0080] Les drains des premier et deuxième transistors T7a, T7b, T8a, T8b, T9a, T9b de chaque étage différentiel 7, 8, 9 sont respectivement couplés à une première résistance RI via une borne de sortie positive OUT+ et à une deuxième résistance R2 via une borne de sortie négative OUT-. Les première et deuxième résistances RI, R2 sont conjointement couplées à une source d'alimentation VDD. [0081] Les bornes de sorties OUT+, OUT- forment des bornes de sortie en différentiel du convertisseur CNA4. [0082] Les étages différentiels 7, 8, 9 sont respectivement configurés pour aiguiller leur courant pondéré dans la première ou la deuxième résistance RI ou R2 en fonction des valeurs des signaux Dl, D2, D3. 9 [0083] Par exemple, si les signaux Dl et D3 sont dans l'état haut et le signal D2 est dans l'état bas, la borne de sortie OUT+ (ou OUT-) reçoit la combinaison des courants pondérés L 41 générés par les transistors de polarisation TP7 et TP9, tandis que l'autre borne de sortie OUT- (ou OUT+) reçoit le courant pondéré 21 généré par le transistor de polarisation TP8. [0084] Le convertisseur CNA4 est configure pour délivrer aux sorties OUT+, OUT- en dif- férentiel le premier signal analogique SA] en tension en fonction de l'ensemble des courants pondérés générés 1, 21, 41 et des première et deuxième résistances R1, R2. [Revendication I] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6]