FR 3086456 A1 20200327 FR 1858712 A 20180925 PROCEDE DE REALISATION DE TRANSISTORS SUPERPOSES DESCRIPTION DOMAINE TECHNIQUE L'invention porte sur la réalisation de transistors, notamment de type FET (« Field Effect Transistor », ou transistor à effet de champ), superposés, et avantageusement de type GAAFET (« Gate-All-Around Field Effect Transistor », ou transistor à effet de champ à grille enrobante). L'invention s'applique avantageusement à la réalisation de transistors destinés à des applications logiques à hautes performances et 10 basse consommation de la microélectronique. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les transistors de type GAAFET font partie de la famille des transistors ayant une architecture dite 3D. Dans une telle architecture, la grille du transistor entoure le canal, ce qui permet d'améliorer le contrôle électrostatique du canal réalisé par la grille. 15 Dans un transistor GAAFET, le canal est formé par un ou plusieurs nanofils, ou nano-couches, superposés et chacun entouré par la grille du transistor. Cette configuration a pour avantage d'offrir un bon compromis entre le contrôle électrostatique du canal par la grille et le courant de commande obtenus. Un canal formé de plusieurs nanofils superposés permet notamment, par rapport à un canal formé d'un seul nanofil, de 20 multiplier la valeur du courant circulant dans ce canal. Le nombre de nanofils superposés est généralement inférieur ou égal à trois en raison de l'augmentation des capacités parasites engendrées par la superposition d'un plus grand nombre de nanofils. Outre l'amélioration de la performance intrinsèque de chaque transistor, on cherche également à améliorer la densité des transistors au sein des dispositifs semi- 25 conducteurs. Une solution existante consiste à réaliser plusieurs transistors superposés sous la forme d'un empilement 3D. Le document US 2009/0294822 Al décrit par exemple la réalisation d'un tel empilement. 2 Les procédés existants pour réaliser des transistors superposés ne sont toutefois pas adaptés à tous les types de transistors FET, et notamment pas adaptés pour former plusieurs transistors GAA-FET superposés. Un autre problème rencontré est que les transistors superposés réalisés ne peuvent pas toujours être commandés indépendamment les uns des autres. Ces problèmes se retrouvent également lors de la réalisation de transistors superposés de type autre que FET, comme par exemple pour la réalisation de transistors monoélectroniques (ou SET pour « Single Electron Transistor ») superposés. EXPOSÉ DE L'INVENTION 10 Un but de la présente invention est de proposer un procédé de réalisation de transistors superposés pouvant être commandés indépendamment et qui puisse être mis en oeuvre pour réaliser différents types de transistors, et qui soit notamment compatible avec la réalisation de transistors GAAFET superposés. Pour cela, il est proposé un procédé de réalisation d'au moins un premier 15 et un deuxième transistors superposés, comportant au moins : - réalisation, sur un substrat, d'un empilement de plusieurs nanofils de semi-conducteur ; - gravure d'au moins un premier des nanofils telle qu'au moins une partie d'une portion restante du premier nanofil soit destinée à former un canal du premier 20 transistor ; - gravure d'au moins un deuxième des nanofils disposé entre le substrat et le premier nanofil, telle qu'au moins une partie d'une portion restante du deuxième nanofil soit destinée à former un canal du deuxième transistor et ait une longueur supérieure à celle de la portion restante du premier nanofil ; 25 - réalisation de régions de source et de drain, appelées deuxièmes régions de source et de drain, en contact avec, ou disposées contre, des extrémités de la portion restante du deuxième nanofil ; - réalisation de premières régions de source et de drain en contact avec, ou disposées contre, des extrémités de la portion restante du premier nanofil. 3 Dans ce procédé, des étapes de gravure distinctes sont mises en oeuvre pour former séquentiellement les canaux des transistors. Ces canaux sont donc réalisés indépendamment l'un de l'autre, ou indépendamment les uns des autres, par des étapes distinctes. Les régions de source et de drain des transistors sont également formées par la mise en oeuvre d'étapes distinctes d'un transistor à l'autre. Cette indépendance des étapes mises en oeuvre pour la réalisation des canaux et des régions de source et de drain de chacun des transistors superposés permet de réaliser ces transistors tels qu'ils puissent être commandés indépendamment l'un de l'autre ou les uns des autres. Cela permet également de réaliser soit des transistors superposés de même type, par exemple nFET ou 10 pFET, soit des transistors de types opposés, c'est-à-dire par exemple nFET et pFET. Les dimensions et/ou les matériaux et/ou les dopages des éléments (canal, régions de source et de drain, etc.) de chaque transistor peuvent notamment être différents d'un transistor à l'autre. Les transistors superposés peuvent également être réalisés avec des 15 géométries différentes, ce qui peut leur conférer des caractéristiques électriques différentes. Ce procédé a également pour avantage de permettre d'intégrer les transistors sur le substrat avec une forte densité, à la fois verticalement (selon une direction d'empilement des transistors qui est perpendiculaire à la face du substrat sur laquelle les 20 transistors sont réalisés) et horizontalement (selon une direction parallèle à la face du substrat sur laquelle les transistors sont réalisés les uns à côté des autres). Ce procédé peut être mis en oeuvre pour former plus de deux transistors superposés. De plus, le canal du premier transistor peut être formé par la portion restante du premier nanofil ou par les portions restantes de plusieurs premiers nanofils, par 25 exemple les portions restantes de deux ou trois premiers nanofils. De même, le canal du deuxième transistor peut être formé par la portion restante du deuxième nanofil ou par les portions restantes de plusieurs deuxièmes nanofils, par exemple les portions restantes de deux ou trois deuxièmes nanofils. 4 Le terme « nanofil » désigne ici une portion de forme allongée dont les dimensions perpendiculaires à la plus grande dimension, appelée « longueur », de cette portion sont inférieures à environ 1 p.m, c'est-à-dire sont nanométriques. L'empilement de nanofils est tel que les nanofils comportent leur plus grande dimension orientée sensiblement parallèlement à la face du substrat sur laquelle l'empilement de nanofils est réalisé. Chacun des nanofils peut avoir une section, dans un plan perpendiculaire à sa longueur, de forme sensiblement circulaire ou ovale ou polygonale, par exemple rectangulaire ou carrée. Le diamètre ou la dimension d'un côté de cette section est donc 10 nanométrique. L'expression « régions de source et de drain » est utilisée ici et dans tout le reste du document pour désigner les régions formant chacune soit la source soit le drain du transistor auquel ces régions appartiennent. Les deuxièmes régions de source et de drain sont ici disposées 15 directement contre les extrémités de la portion restante du deuxième nanofil, et les premières régions de source et de drain sont ici disposées directement contre les extrémités de la portion restante du premier nanofil. Le procédé peut être tel que : - au moins un troisième des nanofils est disposé entre le deuxième 20 nanofil et le substrat ; - au moins un quatrième des nanofils est disposé entre les premier et deuxième nanofils ; - les troisième et quatrième nanofils comportent un deuxième semiconducteur apte à être gravé sélectivement vis-à-vis d'un premier semi-conducteur des 25 premier et deuxième nanofils ; - lors de la gravure du deuxième nanofil, les troisième et quatrième nanofils sont également gravés tels que des portions restantes des troisième et quatrième nanofils aient chacune une longueur sensiblement égale à celle de la portion restante du deuxième nanofil. A l'issue de la gravure des deuxième, troisième et quatrième nanofils, des faces latérales des extrémités des troisième et quatrième nanofils peuvent être alignées avec des faces latérales des extrémités du deuxième nanofil. Le quatrième nanofil peut servir de surface d'arrêt lors de la gravure du 5 premier nanofil. Le procédé peut comporter en outre, entre la réalisation de l'empilement de nanofils et la gravure du premier nanofil, la réalisation d'au moins une grille factice et de premiers espaceurs diélectriques externes entre lesquels est disposée la grille factice, recouvrant une partie de l'empilement dont font partie les portions restantes des premier et deuxième nanofils et formant un masque de gravure lors de la gravure du premier nanofil. Dans ce cas, le procédé peut comporter en outre, entre la gravure du premier nanofil et la gravure du deuxième nanofil, la réalisation de deuxièmes espaceurs diélectriques externes entre lesquels sont disposés la grille factice, les premiers espaceurs diélectriques externes et la portion restante du premier nanofil, recouvrant une partie de l'empilement dont fait partie la portion restante du deuxième nanofil, et dans lequel : - la grille factice et les premiers et deuxièmes espaceurs diélectriques externes forment ensemble un masque de gravure lors de la gravure du deuxième nanofil ; - au moins une partie des deuxièmes espaceurs diélectriques externes recouvrant des faces latérales des extrémités de la portion restante du premier nanofil est supprimée entre la réalisation des deuxièmes régions de source et de drain et la réalisation des premières régions de source et de drain. Le procédé peut comporter en outre, après la réalisation des premières régions de source et de drain : - suppression de la grille factice et des portions restantes des troisième et quatrième nanofils ; - réalisation d'une grille autour des portions restantes des premier et deuxième nanofils. La grille ainsi réalisée est commune aux premier et deuxième transistors superposés. 6 Les premier et deuxième transistors réalisés peuvent être de type MOSFET ou SET. Toutefois, de manière générale, les premier et deuxième transistors peuvent être de type FET ou de type autre que MOSFET, par exemple GAAFET. De manière avantageuse, les premier et deuxième nanofils peuvent comporter du silicium, et les troisième et quatrième nanofils peuvent comporter du SiGe. Le procédé peut être tel que : - l'empilement de nanofils comporte en outre au moins un cinquième nanofil disposé entre les premier et quatrième nanofils et comprenant le premier semiconducteur; 10 - lors de la gravure du premier nanofil, le cinquième nanofil est également gravé tel qu'une portion restante du cinquième nanofil ait une longueur sensiblement égale à celle de la portion restante du premier nanofil. Ce cinquième nanofil permet de former une région d'espacement entre les canaux des premier et deuxième transistors permettant de réduire les contraintes de 15 mise en oeuvre de certaines étapes du procédé, comme par exemple lors de la réalisation d'espaceurs ou pour la réalisation d'une couche diélectrique d'encapsulation. Le procédé peut être tel que : - l'empilement de nanofils comporte en outre au moins un sixième nanofil disposé entre les premier et quatrième nanofils et comprenant le deuxième semi- 20 conducteur; - lors de la gravure du premier nanofil, le sixième nanofil est également gravé tel qu'une portion restante du sixième nanofil ait une longueur sensiblement égale à celle de la portion restante du premier nanofil ; et le procédé peut comporter en outre, entre la gravure des premier et 25 sixième nanofils et la gravure des deuxième, troisième et quatrième nanofils, une gravure d'extrémités de la portion restante du sixième nanofil, formant des premières cavités entre les extrémités des premier et quatrième nanofils, puis la réalisation de premiers espaceurs diélectriques internes dans les premières cavités. Le procédé peut comporter en outre, entre la gravure des deuxième, 30 troisième et quatrième nanofils et la réalisation des deuxièmes régions de source et de 7 drain, une gravure d'extrémités des portions restantes des troisième et quatrième nanofils, formant des deuxièmes cavités autour des extrémités du deuxième nanofil, puis la réalisation de deuxièmes espaceurs diélectriques internes dans les deuxièmes cavités. Ainsi, avec ce procédé, les espaceurs diélectriques internes peuvent être réalisés de manière indépendante pour chacun des transistors, ce qui permet d'avoir par exemple des dimensions et/ou des matériaux différents pour ces espaceurs diélectriques internes d'un transistor à l'autre. Les espaceurs diélectriques internes permettent de réduire, au sein d'un transistor, les capacités entre les régions de source et de drain et la grille grâce à la séparation physique formée entre ces éléments par les espaceurs 10 diélectriques internes. Les premières et deuxièmes régions de source et de drain peuvent être réalisées avantageusement par épitaxie depuis des faces latérales des extrémités des premier et deuxième nanofils. Le procédé peut comporter en outre, entre la réalisation des deuxièmes 15 régions de source et de drain et la réalisation des premières régions de source et de drain, un dépôt d'une première couche diélectrique d'encapsulation recouvrant au moins les deuxièmes régions de source et de drain, les premières régions de source et de drain étant réalisées au moins en partie sur la première couche diélectrique d'encapsulation. Le procédé peut comporter en outre, après la réalisation des premières 20 régions de source et de drain, la réalisation de contacts électriques reliés électriquement à chacune des premières et deuxièmes régions de source et de drain et tels qu'au moins deux des contacts électriques soit chacun relié à une seule des premières et deuxièmes régions de source et de drain. Ainsi, dans une configuration avantageuse, il est possible d'avoir un premier contact électrique relié aux régions des sources des deux transistors (les deux 25 transistors sont donc reliés l'un à l'autre en source commune), un deuxième contact électrique relié à la région de drain du premier transistor, et un troisième contact électrique (distinct et isolé électriquement du deuxième contact électrique) relié à la région de drain du deuxième transistor. Selon un exemple de réalisation particulier, l'empilement de nanofils 30 peut être réalisé tel que les nanofils aient des largeurs différentes, et notamment que le 8 premier nanofil ait une largeur différente de celle du deuxième nanofil. La largeur du premier nanofil peut être inférieure à celle du deuxième nanofil. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - les figures 1 à 12B représentent les étapes d'un procédé de réalisation de transistors superposés, objet de la présente invention, selon un mode de réalisation particulier, 10 - la figure 13 représente des transistors superposés obtenus par la mise en oeuvre d'un procédé de réalisation, objet de la présente invention, selon une variante de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage 15 d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner 20 entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Les figures 1 à 12B représentent les étapes mises en oeuvre pour la réalisation de transistors 100 superposés, selon un mode de réalisation particulier. Dans ce mode de réalisation particulier décrit ici, deux transistors FET, référencés 100.1 et 100.2, 25 sont réalisés. Les transistors 100 sont réalisés à partir d'un empilement de couches de deux matériaux semi-conducteurs cristallins différents formées sur un substrat 102. Dans le mode de réalisation particulier décrit ici, le substrat 102 correspond à un substrat massif, 9 ou « bulk », de semi-conducteur, par exemple de silicium, sur lequel est disposé l'empilement comprenant des premières et deuxièmes couches formées des deux matériaux semi-conducteurs différents et disposées de manière alternée les unes au-dessus des autres. Dans le mode de réalisation particulier décrit ici, l'empilement comporte par exemple au moins trois premières couches d'un premier matériau semi-conducteur, chacune de ces premières couches étant disposée entre deux deuxièmes couches d'un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur. En outre, le deuxième matériau semi-conducteur est apte à être gravé 10 sélectivement par rapport au premier matériau semi-conducteur, ainsi que par rapport aux matériaux des espaceurs externes (et éventuellement des espaceurs internes) qui seront réalisés ultérieurement. Les premiers et deuxièmes matériaux semi-conducteurs sont ici cristallins et formés par épitaxie sur le substrat 102. Dans l'exemple décrit ici, le substrat 102 et les 15 premières couches comportent du silicium, et les deuxièmes couches comportent du SiGe avec une proportion de germanium par exemple comprise entre environ 20 % (Si0,8Geo,2) et 50 % (Sio,5Geo,5). En variante, le substrat utilisé peut correspondre à un substrat de type semi-conducteur sur isolant, par exemple SOI (silicium sur isolant), avec dans ce cas la 20 couche superficielle, ou couche mince, du substrat SOI qui peut former l'une des deuxièmes couches de l'empilement. Dans le premier mode de réalisation décrit ici dans lequel les deuxièmes couches comportent du SiGe, un substrat de type SiGe01 peut être utilisé, ce substrat SiGe01 pouvant être réalisé à partir d'un substrat SOI. Chacune des premières et deuxièmes couches a par exemple une 25 épaisseur comprise entre environ 5 nm et 9 nm. Ces épaisseurs dépendent notamment des épaisseurs (par exemple diamètres) souhaitées pour les canaux des transistors 100 ainsi que des espacements souhaités autour de ces canaux. L'empilement de couches comprenant les premières et deuxièmes couches est gravé sous la forme de nanofils, ou portions allongées, tels que représentés sur 30 la figure 1 et formant un empilement 104 de nanofils disposé sur le substrat 102. 10 Un premier nanofil 106.1, issu d'une des premières couches comprenant le premier semi-conducteur, est destiné à être utilisé pour former le canal du premier transistor 100.1. Un deuxième nanofil 106.2, également issu d'une des premières couches comprenant le premier semi-conducteur, est destiné à être utilisé pour former le canal du deuxième transistor 100.2. Du fait que le premier transistor 100.1 est destiné à être disposé au-dessus du deuxième transistor 100.2, c'est-à-dire tel que le deuxième transistor 100.2 soit disposé entre le substrat 102 et le premier transistor 100.1, le deuxième nanofil 106.2 est disposé entre le substrat 106 et le premier nanofil 106.1. Le deuxième nanofil 106.2 est disposé entre un troisième nanofil 106.3 et 10 un quatrième nanofils 106.4 chacun issu d'une des deuxièmes couches comprenant le deuxième semi-conducteur. Le troisième nanofil 106.3 est disposé entre le substrat 102 et le quatrième nanofil 106.4. Les troisième et quatrième nanofils seront utilisés par la suite pour former la grille tout autour du canal du deuxième transistor 100.2. L'empilement 104 comporte en outre un cinquième nanofil 106.5, issu 15 d'une des premières couches comprenant le premier semi-conducteur, et un sixième nanofil 106.6, issu d'une des deuxièmes couches comprenant le deuxième semiconducteur, qui serviront par la suite pour former une région d'espacement entre les premier et deuxième transistors 100.1, 100.2. Les cinquième et sixième nanofils 106.5, 106.6 sont disposés entre les premier et quatrième nanofils 106.1, 106.4. 20 Enfin, l'empilement 104 comporte un septième nanofil 106.7 se trouvant au sommet de l'empilement et recouvrant le premier nanofil 106.1. En variante, l'empilement 104 peut comporter un nombre différent de nanofils, ce nombre de nanofils dépendant notamment du nombre de transistors superposés réalisés, du nombre de nanofils utilisés pour former le canal de chacun des 25 transistors, éventuellement de l'espacement souhaité entre les transistors, etc. Le nombre de nanofils formant chacune des régions de canal des transistors est indépendant du nombre de nanofils formant les régions de canal des autres transistors. De plus, dans le mode de réalisation particulier décrit ici, l'empilement initial des couches de semi-conducteur correspond à un empilement de couches de deux 30 matériaux semi-conducteurs disposées de manière alternée les unes sur les autres. En 11 variante, il est possible que l'empilement soit formé de couches comprenant plus de deux matériaux différents. Il est également possible que l'épaisseur (dimension selon l'axe Z, c'est-à-dire selon la direction sensiblement perpendiculaire à la face du substrat 102 sur laquelle se trouve l'empilement 104) des nanofils soit similaire ou non d'un nanofil à l'autre. Dans une variante de réalisation, le cinquième nanofil 106.5 formant la séparation entre les deux transistors 100.1 et 100.2 peut avoir une épaisseur supérieure à celle des autres nanofils, par exemple supérieure à celle des premier et deuxième nanofils 106.1, 106.2, afin d'obtenir la distance souhaitée entre les transistors 100. 10 La largeur de l'empilement 104, qui correspond à la dimension sensiblement parallèle à l'axe Y visible sur la figure 1, est ici égale à la largeur souhaitée des nanofils destinés à former les canaux des transistors (ici les premier et deuxième nanofils 106.1 et 106.2), et donc égale à la largeur souhaitée des canaux des transistors 100. Une grille factice 110 est ensuite réalisée, par exemple par lithographie 15 et gravure, sur l'empilement 104, à un emplacement destiné à la réalisation de la future grille des transistors 100. La grille factice 110 est formée sur une partie de l'empilement 104 incluant notamment une partie du premier nanofil 106.1 destinée à former le canal du premier transistor 100.1. La grille factice 110 recouvre également des flancs latéraux de cette partie de l'empilement 104 (au niveau des faces de l'empilement 104 parallèles au 20 plan (X,Z)). Comme représenté sur la figure 2, des premiers espaceurs diélectriques externes 112 sont ensuite réalisés, par exemple par dépôt et gravure, sur l'empilement 104, la grille factice 110 étant disposée entre ces premiers espaceurs diélectriques externes 112. Ces premiers espaceurs diélectriques externes 112 recouvrent des parties de 25 l'empilement 104 incluant notamment des parties du premier nanofil 106.1 destinées à former des régions d'extension de source et de drain du premier transistor 100.1. La longueur, ou profondeur, de ces premiers espaceurs diélectriques externes 112 (dimension parallèle à l'axe X représenté sur la figure 2) est par exemple comprise entre environ 3 nm et 8 nm. Les premiers espaceurs diélectriques externes 112 sont destinés à isoler les grilles 30 (qui seront réalisées à une étape ultérieure du procédé) vis-à-vis des régions de source et 12 drain des transistors 100. La figure 3 représente une vue en coupe parallèle au plan (X,Z) de la structure obtenue à ce stade du procédé. La grille factice 110 comporte par exemple du silicium amorphe ou polycristallin, et les premiers espaceurs diélectriques externes 112 comportent par exemple du SiN et/ou du Si3N4 et/ou du SiBCN. Les parties de l'empilement 104 non recouvertes par la grille factice 110 et par les premiers espaceurs diélectriques externes 112 sont ensuite gravées partiellement, sur une partie seulement de la hauteur de l'empilement 104 (voir la figure 4). Cette partie de l'empilement 104 gravée correspond à une partie supérieure de 10 l'empilement 104, du côté opposé à celui où se trouve le substrat 102. Dans l'exemple de réalisation décrit ici, les premier, cinquième, sixième et septième nanofils 106.1, 106.5, 106.6 et 106.7 sont gravés selon le motif du masque de gravure formé par la grille factice 110 et les premiers espaceurs diélectriques externes 112. Le deuxième nanofil 106.2 et les troisième et quatrième nanofils 106.3, 106.4 ne sont pas gravés, ou peu gravés (le matériau 15 du quatrième nanofil 106.4 pouvant servir de couche d'arrêt de gravure). Plus généralement, les nanofils destinés à former des parties du premier transistor 100.1 et le ou les nanofils destinés à former la région d'espacement entre les premier et deuxième transistors 100.1, 100.2 sont gravés lors de cette étape de gravure, contrairement au(x) nanofil(s) destiné(s) à former des parties du deuxième transistor 100.2 qui ne sont pas 20 impactés par cette gravure. Une telle gravure peut correspondre à une gravure anisotrope mise en oeuvre pendant une durée prédéfinie qui correspond au temps nécessaire pour graver les nanofils souhaités. En variante, il est possible que la gravure soit mise en oeuvre avec un 25 équipement fournissant, sous la forme d'un retour d'information, la nature du matériau gravé. Cette information peut par exemple être obtenue par un contrôle de la nature des gaz rejetés lors de la gravure, ou par un contrôle optique (par exemple par spectroscopie) des gaz ambiants pendant la gravure. Dans ce cas, la durée de cette gravure peut ne pas être prédéfinie, et la gravure peut être stoppée lorsque l'équipement de gravure indique 30 que la nature du matériau qui commence à être gravé correspond à celui sur lequel la 13 gravure doit être stoppée, c'est-à-dire ici le quatrième nanofil 106.4 (en sachant le nombre de nanofils différents qui ont été précédemment gravés). Selon une autre variante, du fait que les nanofils 106 comportent des matériaux pouvant être gravés sélectivement l'un par rapport à l'autre (comme c'est le cas 5 ici entre le silicium et le SiGe), il est possible de graver successivement chacun des nanofils 106 souhaités avec un agent de gravure supprimant sélectivement le matériau à graver, par exemple de manière à arrêter la gravure du silicium après le retrait du SiGe et inversement. Une solution de HCI peut être utilisée, par exemple pour une gravure sélective du SiGe vis-à-vis du silicium. 10 Au moins une partie d'une portion restante 116.1 du premier nanofil 106.1 obtenue à l'issue de cette gravure est destinée à former le canal du premier transistor 100.1. Cette portion restante 116.1 est interposée entre deux portions restantes 116.6 et 116.7 des sixième et septième nanofils 106.6 et 106.7. Une portion restante 116.5 du cinquième nanofil 106.5 est destinée à 15 former une zone de séparation entre les canaux des transistors 100.1, 100.2. Cette portion 116.5 est disposée entre la portion restante 116.6 du sixième nanofil 106.6 et le quatrième nanofil 106.4 se trouvant dans la partie non gravée de l'empilement 104. Les portions restantes 116.1, 116.5, 116.6 et 116.7 ont chacune une forme correspondant à celle d'un nanofil de longueur inférieure à celle des nanofils 106 20 initiaux. Des premières cavités peuvent être ensuite réalisées sous les premiers espaceurs externes 112 en gravant les extrémités des portions restantes 116.6 et 116.7 (quelques nanomètres selon la direction parallèle à la longueur de ces portions, ici parallèle à l'axe X, par exemple entre environ 3 nm et 8 nm). La profondeur de ces premières cavités 25 peut être égale ou différente de la longueur des premiers espaceurs externes 112. Des premiers espaceurs diélectriques internes 118 peuvent ensuite être réalisés dans ces premières cavités, en déposant un matériau diélectrique dans ces premières cavités (voir la figure 5). Les premiers espaceurs diélectriques internes 118 comportent par exemple du SiN et/ou au moins un matériau diélectrique à faible permittivité (matériau dit « Low-k ») 30 comme par exemple du SiBCN. L'excédent de matériau diélectrique déposé se trouvant en 14 dehors des premières cavités peut être supprimé en utilisant par exemple de l'acide ortho phosphorique H3PO4. Selon une variante de réalisation, il est possible de ne pas réaliser les premiers espaceurs diélectriques internes 118 et de conserver les portions 116.6 et 116.7 de longueur similaire à celle des portions 116.1 et 116.5. De plus, les premiers espaceurs diélectriques internes 118 réalisés au niveau de la portion 116.6 peuvent être similaires ou non (dimensions, matériaux, etc.) à ceux réalisés au niveau de la portion 116.7. La partie supérieure de la structure, c'est-à-dire l'ensemble formé des portions 116.1, 116.5, 116.6, 116.7, des premiers espaceurs diélectriques internes 118 ainsi 10 que des parties de la grille factice 110 et des premiers espaceurs diélectriques externes 112 formées autour de ces éléments, est ensuite isolée en formant des deuxièmes espaceurs diélectriques externes 120 autour de cette partie supérieure de la structure (voir la figure 5). Ces deuxièmes espaceurs diélectriques externes 120 sont par exemple réalisés par dépôt et gravure anisotrope. Ces deuxièmes espaceurs diélectriques externes 120 15 recouvrent des parties de l'empilement 104 qui sont destinées à ne pas être gravées lors de l'étape ultérieure de gravure (décrite en lien avec la figure 6). Ces deuxièmes espaceurs diélectriques externes 120 recouvrent des parties de l'empilement 104 incluant notamment des parties de la portion restante 116.2 destinées à former des régions d'extension de source et de drain du deuxième transistor 100.2. La longueur, ou 20 profondeur, de ces deuxièmes espaceurs diélectriques externes 120 (dimension parallèle à l'axe X représenté sur la figure 5) est par exemple comprise entre environ 3 nm et 8 nm. Les deuxièmes espaceurs diélectriques externes 120 comportent par exemple du SiN et/ou du Si3N4 et/ou du SiBCN. Afin d'avoir une sélectivité de gravure entre le matériau des deuxièmes espaceurs diélectriques externes 120 et celui des premiers 25 espaceurs diélectriques externes 112 (étape de gravure décrite plus loin en lien avec la figure 9), les premiers espaceurs diélectriques externes 112 peuvent comporter du SiBCN et les deuxièmes espaceurs diélectriques externes 120 peuvent comporter du SiN. Comme représenté sur la figure 6, les parties restantes de l'empilement 104 non recouvertes par les deuxièmes espaceurs diélectriques externes 120 ainsi que par 30 les premiers espaceurs diélectriques externes 112 et par la grille factice 110 sont ensuite 15 gravées, avec arrêt sur le substrat 102. Au moins une partie d'une portion restante 116.2 du deuxième na nofil 106.2 obtenue à l'issue de cette gravure est destinée à former le canal du deuxième transistor 100.2. Cette portion restante 116.2 est interposée entre deux portions restantes 116.3 et 116.4 des troisième et quatrième nanofils 106.3 et 106.4. Des deuxièmes cavités peuvent être ensuite réalisées sous les deuxièmes espaceurs diélectriques externes 120 en gravant les extrémités des portions restantes 116.3 et 116.4 (quelques nanomètres selon la direction parallèle à la longueur de ces portions, ici parallèle à l'axe X, par exemple entre environ 3 nm et 8 nm). La profondeur de ces deuxièmes cavités peut être égale ou différente de la longueur des deuxièmes 10 espaceurs diélectriques externes 120. Des deuxièmes espaceurs diélectriques internes 126 peuvent ensuite être réalisés dans ces deuxièmes cavités, en déposant un matériau diélectrique, par exemple du SiN et/ou du SiBCN, dans ces deuxièmes cavités (voir la figure 7). L'excédent de matériau diélectrique déposé se trouvant en dehors des deuxièmes cavités peut être supprimé en utilisant par exemple de l'acide ortho phosphorique H3PO4. 15 Selon une variante de réalisation, il est possible de ne pas réaliser les deuxièmes espaceurs diélectriques internes 126 et de conserver les portions 116.3 et 116.4 de longueur similaire à celle de la deuxième portion 116.2. Comme représenté sur la figure 8, des deuxièmes régions de source et de drain 128 du deuxième transistor 100.2 sont réalisées par épitaxie depuis les extrémités de 20 la deuxième portion 116.2 formant les régions d'extension de source et de drain du deuxième transistor 100.2 (et éventuellement depuis la face supérieure du substrat 102 si la surface exposée comporte du semi-conducteur cristallin). Le semi-conducteur des deuxièmes régions de source et de drain 128 est par exemple dopé in-situ, c'est-à-dire dopé lors de la réalisation dans l'équipement de dépôt. Le type de dopant ainsi que le type de 25 semi-conducteur réalisé dépendent du type du deuxième transistor 100.2. Ainsi, si ce transistor 100.2 est de type nMOS, le semi-conducteur formé par épitaxie pour la réalisation des deuxièmes régions de source et de drain 128 peut correspondre à du silicium dopé avec du phosphore. Si le transistor 100.2 est de type pMOS, le semiconducteur formé par épitaxie pour la réalisation des deuxièmes régions de source et de 30 drain 128 peut correspondre à du SiGe dopé avec du bore. 16 Une première couche diélectrique d'encapsulation 130 est ensuite formée en recouvrant au moins les deuxièmes régions de source et de drain 128 afin de protéger ces régions vis-à-vis des étapes mises en oeuvre ultérieurement. Cette première couche diélectrique d'encapsulation 130 correspond par exemple à une couche d'oxyde déposée de manière conforme puis gravée partiellement de manière à ce que la face supérieure de la partie conservée de cette couche forme une surface d'arrêt de gravure. Les deuxièmes espaceurs diélectriques externes 120 sont ensuite gravés partiellement jusqu'à la surface d'arrêt formée par la première couche diélectrique d'encapsulation 130. L'agent de gravure utilisé est tel que les deuxièmes espaceurs 10 diélectriques externes 120 sont gravés sélectivement vis-à-vis des premiers espaceurs diélectriques externes 112. Cette gravure révèle les faces latérales de la portion restante 116.1 à partir desquelles une épitaxie est mise en oeuvre pour former des premières régions de source et de drain 132 du premier transistor 100.1, c'est-à-dire celui dont la région de canal est formée par la portion restante 116.1 (voir la figure 9). 15 Comme pour les deuxièmes régions de source et de drain 128, la nature du matériau semi-conducteur formé par croissance ainsi que le dopage de ce matériau formant les premières régions de source et de drain 132 sont choisis notamment en fonction du type N ou P du premier transistor 100.1. Comme représenté sur la figure 10, les deuxièmes régions de source et 20 de drain 132 sont recouvertes par une deuxième couche diélectrique d'encapsulation 134, par exemple similaire à la première couche diélectrique d'encapsulation 130. La grille factice 110 ainsi que les portions restantes 116.3, 116.4, 116.6 et 116.7, qui correspondent aux portions restantes de SiGe, sont ensuite supprimées. L'espace libéré par la suppression de la grille factice 110 et des portions restantes 116.3, 116.4, 116.6 et 116.7 est ensuite 25 rempli par des matériaux formant les grilles des transistors 100.1 et 100.2. Ces grilles sont par exemple formées par un premier dépôt conforme d'un premier matériau diélectrique, par exemple du SiO2, avec une épaisseur par exemple inférieure ou égale à environ 1 nm, recouvrant notamment les parties des portions semi-conductrices 116.1, 116.2 et 116.5 (qui correspondent aux portions restantes de silicium ayant résisté lors de la précédente 30 gravure) accessibles depuis l'espace libéré, d'un deuxième dépôt conforme d'un deuxième 17 matériau diélectrique, par exemple un diélectrique de type « High-k », ou à forte permittivité (c'est-à-dire supérieure à celle du SiO2) et formant ensemble un diélectrique de grille. Un matériau électriquement conducteur, par exemple métallique et correspondant par exemple à du TiN, est ensuite déposé en remplissant l'espace restant pour former les grilles 136 des transistors 100.1, 100.2. Une troisième couche diélectrique d'encapsulation 138 peut être déposée pour recouvrir l'ensemble de la structure réalisée (figure 11). Comme représenté sur les figures 12A et 12B, des contacts électriques reliés aux électrodes des transistors 100.1, 100.2 sont ensuite réalisés à travers les couches 10 diélectriques d'encapsulation 138, 134, 130. Sur ces figures, un premier contact électrique 140 est formé à travers la troisième couche diélectrique d'encapsulation 138 et est relié électriquement aux grilles 136 des transistors 100.1, 100.2. Un deuxième contact électrique 142 est formé à travers les couches diélectriques d'encapsulation 138, 134 et 130 et est relié électriquement à l'une des premières régions de source et de drain 132 du premier 15 transistor 100.1 ainsi qu'à l'une des deuxièmes régions de source et de drain 128 du deuxième transistor 100.2 qui correspondent toutes les deux aux régions de source de ces transistors (ces deux transistors étant donc relié électriquement l'un à l'autre en source commune). Un troisième contact électrique 144 est formé à travers les couches diélectriques d'encapsulation 138, 134 et est relié à l'autre des régions de source et de 20 drain 132 du premier transistor 100.1 qui correspond à la région de drain de ce transistor. Un quatrième contact électrique 146, distinct du troisième contact électrique 144, traversent les couches diélectriques d'encapsulation 130, 134, 138 et est relié à l'autre des deuxièmes régions de source et de drain 128 du deuxième transistor 100.2 qui correspond à la région de drain de ce transistor, sans être en contact électriquement avec la région de 25 drain du premier transistor 100.1. Le fait que les contacts de drain 144, 146 des deux transistors 100.1, 100.2 soient distincts est possible du fait que les deux transistors comportent leur régions de source et de drain 128, 132 qui sont décalées les unes des autres dans un plan parallèle à la face du substrat 102 sur laquelle les transistors sont réalisés (plan perpendiculaire à la 18 direction principale selon laquelle s'étendent les contacts 144, 146), et également disposées à des profondeurs différentes (distances différentes vis-à-vis du substrat 102). Les contacts électriques 140, 142, 144 et 146 sont réalisés par exemple par la mise en oeuvre d'étapes commune de lithographie, gravure et dépôt de matériau électriquement conducteur, par exemple métallique. Des détails de réalisation de tels contacts électriques sont décrits dans le document US 2009/294822 Al. Chacun des premier et deuxième transistors 100.1, 100.2 peut être commandé indépendamment l'un de l'autre, de manière non simultanée du fait que le contact de grille 140 est commun aux deux transistors 100.1, 100.2. Il est toutefois possible 10 que les deux transistors 100.1, 100.2 soit commandés simultanément, mais de manière non indépendante. La portion restante 116.5 qui se trouve entre les portions 116.1 et 116.2 formant les canaux des deux transistors 100.1, 100.2 n'a pas de rôle électrique mais forme une zone tampon, ou une région d'espacement, entre ces deux transistors. La hauteur de 15 la couche initiale à partir de laquelle cette portion 116.5 est réalisée peut notamment être choisie en fonction de la hauteur de l'espacement souhaité entre les transistors. Cette zone d'espacement facilite notamment la formation des différents espaceurs. Dans le mode de réalisation particulier précédemment décrit, le semiconducteur de la portion 116.5 est similaire à celui des portions 116.1, 116.2 formant les 20 canaux des transistors. Toutefois, il est possible que cette portion 116.5 comporte un matériau cristallin différent des autres semi-conducteurs de l'empilement 104, comme par exemple du silicium dopé ou du SiGe avec une concentration en germanium différente, par exemple supérieure, à celle du SiGe des autres couches de SiGe de l'empilement 104. Ainsi, au cours d'une étape du procédé où le semi-conducteur de cette portion est accessible, il 25 est possible de réaliser une oxydation sélective de ce semi-conducteur, ce qui permet de former une couche tampon ou couche d'espacement comprenant de l'oxyde de semiconducteur formant une meilleure isolation vis-à-vis des courants électriques. En variante, il est possible de ne pas avoir cette portion 116.5 servant de zone d'espacement entre les deux transistors. 19 Les premier et deuxième transistors 100.1, 100.2 peuvent être de même type ou bien être de types différents. Dans le mode de réalisation particulier précédemment décrit, les premier et deuxième transistors 100.1, 100.2 ont des géométries similaires (hormis les longueurs des canaux qui sont différentes). En variante, le procédé précédemment décrit peut être mis en oeuvre afin que la géométrie du premier transistor 100.1 soit différente de celle du deuxième transistor 100.2, afin de conférer des caractéristiques électriques différentes à ces deux transistors. Par exemple, lors de la gravure de l'empilement initial pour former 10 l'empilement 104, le procédé de gravure peut être ajusté afin de former un empilement 104 de forme trapézoïdale. Les transistors 100 obtenus à l'issue du procédé ont donc des canaux formés par des portions semi-conductrices 116.1, 116.2 de largeurs différentes, comme cela est visible sur la figure 13 qui représente une vue en coupe de tels transistors 100.1, 100.2. A titre d'exemple, la largeur de la portion 116.2 formant le canal du deuxième 15 transistor 100.2 peut être égale à environ 40 nm, et celle de la portion 116.1 formant le canal du premier transistor 100.1 peut être égale à environ 20 nm. Le procédé de réalisation des transistors 100 décrit ci-dessus peut être mis en oeuvre pour la réalisation de transistors 100 de type autre que FET, REVENDICATIONS1. Procédé de réalisation d'au moins un premier et un deuxième transistors (100.1, 100.2) superposés, comportant au moins : - réalisation, sur un substrat (102), d'un empilement (104) de plusieurs nanofils (106.1 - 106.7) de semi-conducteur ; - gravure d'au moins un premier des nanofils (106.1) telle qu'au moins une partie d'une portion restante (116.1) du premier nanofil (106.1) soit destinée à former un canal du premier transistor (100.1) ; - gravure d'au moins un deuxième des nanofils (106.2) disposé entre le substrat (102) et le premier nanofil (106.1), telle qu'au moins une partie d'une portion restante (116.2) du deuxième nanofil (106.2) soit destinée à former un canal du deuxième transistor (100.2) et ait une longueur supérieure à celle de la portion restante (116.1) du premier nanofil (106.1) ; - réalisation de régions de source et de drain, appelées deuxièmes régions de source et de drain (128), en contact avec des extrémités de la portion restante (116.2) du deuxième nanofil (106.2) ; - réalisation de premières régions de source et de drain (132) en contact avec des extrémités de la portion restante (116.1) du premier nanofil (106.1). 20 2. Procédé selon la revendication 1, dans lequel : - au moins un troisième des nanofils (106.3) est disposé entre le deuxième nanofil (106.2) et le substrat (102) ; - au moins un quatrième des nanofils (106.4) est disposé entre les 25 premier et deuxième nanofils (106.1, 106.2) ; - les troisième et quatrième nanofils (106.3, 106.4) comportent un deuxième semi-conducteur apte à être gravé sélectivement vis-à-vis d'un premier semiconducteur des premier et deuxième nanofils (106.1, 106.2) ; - lors de la gravure du deuxième nanofil (106.2), les troisième et 30 quatrième nanofils (106.3, 106.4) sont également gravés tels que des portions restantes 21 (116.3, 116.4) des troisième et quatrième nanofils (106.3, 106.4) aient chacune une longueur sensiblement égale à celle de la portion restante (116.2) du deuxième nanofil (106.2). 5 3. Procédé selon la revendication 2, comportant en outre, entre la réalisation de l'empilement (104) de nanofils (106.1 - 106.7) et la gravure du premier nanofil (106.1), la réalisation d'au moins une grille factice (110) et de premiers espaceurs diélectriques externes (112) entre lesquels est disposée la grille factice (110), recouvrant une partie de l'empilement (104) dont font partie les portions restantes (116.1, 116.2) des 10 premier et deuxième nanofils (106.1, 106.2) et formant un masque de gravure lors de la gravure du premier nanofil (106.1). 4. Procédé selon la revendication 3, comportant en outre, entre la gravure du premier nanofil (106.1) et la gravure du deuxième nanofil (106.2), la réalisation 15 de deuxièmes espaceurs diélectriques externes (120) entre lesquels sont disposés la grille factice (110), les premiers espaceurs diélectriques externes (112) et la portion restante (116.1) du premier nanofil (106.1), recouvrant une partie de l'empilement (104) dont fait partie la portion restante (116.2) du deuxième nanofil (106.2), et dans lequel : - la grille factice (110) et les premiers et deuxièmes espaceurs diélectriques externes (112, 120) forment ensemble un masque de gravure lors de la gravure du deuxième nanofil (106.2) ; - au moins une partie des deuxièmes espaceurs diélectriques externes (120) recouvrant des faces latérales des extrémités de la portion restante (116.1) du premier nanofil (106.1) est supprimée entre la réalisation des deuxièmes régions de source et de drain (128) et la réalisation des premières régions de source et de drain (132). 5. Procédé selon l'une des revendications 3 et 4, comportant en outre, après la réalisation des premières régions de source et de drain (132) : - suppression de la grille factice (110) et des portions restantes (116.3, 116.4) des troisième et quatrième nanofils (106.3, 106.4) ; 22 - réalisation d'une grille (136) autour des portions restantes (116.1, 116.2) des premier et deuxième nanofils (106.1, 106.2). 6. Procédé selon la revendication 5, dans lequel les premier et deuxième transistors (100.1, 100.2) réalisés sont de type MOSFET ou SET. 7. Procédé selon l'une des revendications 2 à 6, dans lequel les premier et deuxième nanofils (106.1, 106.2) comportent du silicium, et dans lequel les troisième et quatrième nanofils (106.3, 106.4) comportent du SiGe. 10 8. Procédé selon l'une des revendications 2 à 7, dans lequel : - l'empilement (104) de nanofils (106.1 - 106.7) comporte en outre au moins un cinquième nanofil (106.5) disposé entre les premier et quatrième nanofils (106.1, 106.4) et comprenant le premier semi-conducteur ; 15 - lors de la gravure du premier nanofil (106.1), le cinquième nanofil (106.5) est également gravé tel qu'une portion restante (116.5) du cinquième nanofil (106.5) ait une longueur sensiblement égale à celle de la portion restante (116.1) du premier nanofil (106.1). 20 9. Procédé selon l'une des revendications 2 à 8, dans lequel : - l'empilement (104) de nanofils (106.1 - 106.7) comporte en outre au moins un sixième nanofil (106.6) disposé entre les premier et quatrième na nofils (106.1, 106.4) et comprenant le deuxième semi-conducteur ; - lors de la gravure du premier nanofil (106.1), le sixième nanofil (106.6) 25 est également gravé tel qu'une portion restante (116.6) du sixième nanofil (106.6) ait une longueur sensiblement égale à celle de la portion restante (116.1) du premier nanofil (106.1) ; et comportant en outre, entre la gravure des premier et sixième nanofils (106.1, 106.6) et la gravure des deuxième, troisième et quatrième nanofils (106.2 - 106.4), 30 une gravure d'extrémités de la portion restante (116.6) du sixième nanofil (106.6), formant 23 des premières cavités entre les extrémités des premier et quatrième nanofils (106.1, 106.4), puis la réalisation de premiers espaceurs diélectriques internes (118) dans les premières cavités. 5 10. Procédé selon l'une des revendications 2 à 9, comportant en outre, entre la gravure des deuxième, troisième et quatrième nanofils (106.2 - 106.4) et la réalisation des deuxièmes régions de source et de drain (128), une gravure d'extrémités des portions restantes (116.3, 116.4) des troisième et quatrième nanofils (106.3, 106.4), formant des deuxièmes cavités autour des extrémités du deuxième nanofil (106.2), puis la 10 réalisation de deuxièmes espaceurs diélectriques internes (126) dans les deuxièmes cavités. 11. Procédé selon l'une des revendications précédentes, dans lequel les premières et deuxièmes régions de source et de drain (128, 132) sont réalisées par épitaxie 15 depuis des faces latérales des extrémités des premier et deuxième nanofils (106.1, 106.2). 12. Procédé selon l'une des revendications précédentes, comportant en outre, entre la réalisation des deuxièmes régions de source et de drain (128) et la réalisation des premières régions de source et de drain (132), un dépôt d'une première 20 couche diélectrique d'encapsulation (130) recouvrant au moins les deuxièmes régions de source et de drain (128), les premières régions de source et de drain (132) étant réalisées au moins en partie sur la première couche diélectrique d'encapsulation (130). 13. Procédé selon l'une des revendications précédentes, comportant 25 en outre, après la réalisation des premières régions de source et de drain (132), la réalisation de contacts électriques (142, 144, 146) reliés électriquement à chacune des premières et deuxièmes régions de source et de drain (128, 132) et tels qu'au moins deux des contacts électriques (144, 146) soit chacun relié à une seule des premières et deuxièmes régions de source et de drain (128, 132). 30 24 14. Procédé selon l'une des revendications précédentes, dans lequel l'empilement (104) de nanofils (106.1-106.7) est réalisé tel que les nanofils (106.1 -106.7) aient des largeurs différentes.