FR 3089729 A1 20200612 FR 1872359 A 20181205 Description Titre de l'invention : Système de sélection de trames, noeud de communication et procédé de mise en oeuvre associés [0001] La présente invention concerne un contrôleur de données pour un système de com- munication en série (bus de données), en particulier un système de communication connu par l'homme du métier sous les acronymes anglo-saxons CAN « Controller Area Network » ou CAN FD « Controller Area Network with Flexible Datarate » destiné à être utilisé dans un véhicule automobile ou tout autre système qui intègre un bus CAN. [0002] La présente invention concerne plus particulièrement un système de sélection de trames et un procédé de mise en oeuvre d'un tel système. [0003] Dans un bus CAN ou CAN FD (CAN with Flexible Datarate), de nombreux signaux de nature différentes sont échangés entre des noeuds sous forme de trames. [0004] Certaines trames sont périodiques et ont pour origine l'échantillonnage d'un signal physique continu, par exemple la vitesse d'un véhicule automobile, et sont échangées selon un protocole spécifique connu par l'homme du métier sous l'acronyme anglo-saxon UUDT « Unacknowledged Unsegmented Data Transfer ». [0005] Chaque trame comprend un identifiant de trame et les données associées au signal physique. [0006] La fréquence d'émission de la trame est imposée par la contrainte temps-réel la plus forte : la fréquence d'émission de la trame est imposée par le noeud de communication qui nécessite la fréquence d'actualisation du signal la plus élevée. [0007] En conséquence, les noeuds qui nécessitent une actualisation du signal à une fréquence plus faible sont pénalisés. [0008] On se réfère à aux figures I et 2 qui illustrent respectivement un système de commu- nication en série I du type CAN et l'architecture d'un noeud 5. [0009] On se réfère plus particulièrement à la figure 1. [0010] Lc système 1 comprend deux bus de données 2 et 3 reliés par une passerelle 4. [0011] Dans l'exemple représenté, le bus de données 2 comprend trois noeuds de commu- nication 5, 6 et 7. [0012] Le bus de données 3 comprend un seul noeud 8. [0013] La passerelle 4 et les noeuds 5, 6, 7 et 8 sont du même type. [0014] On considère par exemple que le noeud 5 nécessite la valeur de la vitesse d'un véhicule automobile toutes les 10 ms. [0015] On considère que le noeud 6 produit la valeur de la vitesse d'un véhicule. [0016] Par conséquent le noeud 6 émet toutes les 10 ms une trame comprenant la mesure de 2 la vitesse sur le bus 2. [0017] Cependant le noeud 7 nécessite l'information de vitesse toutes les 100 ms. [0018] En conséquence, le noeud 7 reçoit la trame périodique comprenant la valeur de la vitesse du véhicule toutes les 10 ms. [0019] Le noeud 7 est pénalisé par une sollicitation dix fois supérieure à son besoin. [0020] On suppose par ailleurs que le noeud 8 nécessite la vitesse du véhicule automobile toutes les 50 ms. [0021] Cependant comme le noeud 6 émet toutes les 10 ms une trame comportant la valeur de la vitesse sur le bus 2, la passerelle 4 transmet la trame périodique à une période de 10ms vers le bus 3. [0022] Le noeud 8 est pénalisé par une sollicitation cinq fois plus élevée que nécessaire. [0023] La capacité du bus 3 est contrainte par une trame d'une période cinq fois plus élevée que nécessaire. [0024] La figure 2 illustre l'architecture du noeud 5, étant entendu que les noeuds 4, 6, 7, 8 qui sont de même type, lui sont semblables. [0025] Le noeud 5 comprend un microprocesseur 9 relié à un contrôleur 10 de données par un bus de transfert de données interne 11 et une liaison 12. Il est cadencé par une horloge CLK. [0026] Le contrôleur de données 10 comprend un dispositif 13 de réception/émission comprenant deux entrées et est configure pour communiquer avec le bus 2 de données, et une mémoire tampon d'assemblage 14 connu par l'homme du métier sous l'acronyme anglo-saxon MAB « Message Assembly Butter» relié au dispositif 13. [0027] Le dispositif 13 désérialise la trame reçue du bus 2 de données. [0028] La trame désérialisée est stockée dans la mémoire tampon d'assemblage 14, l'identifiant de la trame étant stocké dans un premier emplacement et les données associées au signal étant stockées dans un deuxième emplacement. [0029] La mémoire tampon d'assemblage 14 est reliée à une mémoire tampon de réception 15 par deux bus de données 16 et 17, et une liaison 18. [0030] La mémoire tampon de réception 15 est en outre reliée à la liaison 12. [0031] Lorsque la trame est stockée intégralement et sans erreur dans la mémoire tampon d'assemblage 14, la mémoire tampon 14 envoie un signal par la liaison 18 à la mémoire tampon de réception 15. [0032] La mémoire tampon de réception 15 copie au prochain cycle de l'horloge CLK l'identifiant de la trame par l'intermédiaire du bus de données 16 et les données associées au signal par l'intermédiaire du bus de données 17. [0033] Lorsque la trame est copiée dans la mémoire tampon de réception 15, celle-ci envoie un signal d'interruption au microprocesseur 9 par la liaison 12. Le microprocesseur 9 traite la trame reçue depuis la mémoire tampon de réception 15 par l'intermédiaire du 3 bus de transfert de données interne 11. [0034] Le microprocesseur 9 bascule en mode veille ou effectue une autre tâche tant qu'aucun signal d'interruption n'est émis par la mémoire tampon de réception 15. [0035] Le microprocesseur des noeuds 7, 8 et de la passerelle 4 est sollicité plus souvent que nécessaire entraînant une consommation électrique parasite. Il est surdimensionné pour prendre en charge le traitement des trames inutiles. [0036] Par conséquent, le microprocesseur consomme plus d'énergie que nécessaire et occupe une surface de silicium plus grande que nécessaire. [0037] Afin de soulager le noeud 8, le microprocesseur de la passerelle 4 peut filtrer par logiciel les trames inutiles pour ne pas les envoyer sur le bus 3. [0038] Cependant, le microprocesseur de la passerelle subit les inconvénients décrits pré- cédemment. [0039] L'invention a donc pour but de permettre d'adapter le niveau de sollicitation d'un noeud en fonction du besoin du noeud relié à un dispositif de communication série, le dispositif de communication fonctionnant à la fréquence la plus élevée de fonctionnement d'un noeud relié au dispositif. [0040] Au vu de cc qui précède l'invention a pour objet un système de sélection de trames comprenant un module de comparaison d'identifiants de trame destiné à comparer l'identifiant d'une trame à un identifiant de référence et un module de verrouillage relié au module de comparaison, le module de verrouillage étant apte à empêcher le transfert d'au moins une trame selon le résultat de la comparaison et selon des paramètres d'occurrences prédéterminés. [0041] Selon une caractéristique du système, le module de comparaison comprend un com- parateur d'identifiant de trame relié à un registre d'identifiants de trames et à une mémoire tampon d'assemblage de sorte que le comparateur compare l'identifiant de la trame stocké dans le mémoire tampon à l'identifiant de trame stocké dans le registre d'identifiant de trames. [0042] Selon un premier mode de réalisation, le module de verrouillage comprend un mul- tiplexeur relié d'une part à au moins une sortie d'un registre à décalage et, d'autre part, à un registre d'occurrence apte à sélectionner la sortie du registre à décalage transmise en sortie du multiplexeur de sorte que lorsque la sortie du registre à décalage est égale à une valeur du paramètre d'occurrence prédéterminée stockée dans le registre d'occurrence comprenant une occurrence de trame, le registre à décalage est réinitialisé de manière à autoriser le transfert de la trame. [0043] Selon un deuxième mode de réalisation, le module de verrouillage comprend un comparateur comparant la sortie d'un registre compteur à une valeur du paramètre d'occurrence prédéterminée stockée dans un registre d'occurrence comprenant une occurrence de trame de sorte que lorsque la sortie est égale à la valeur d'occurrence, la sortie du registre compteur est réinitialisée de manière à autoriser le transfert de la trame. [0044] Selon un troisième mode de réalisation, le module de verrouillage comprend un registre-décompteur relié à un registre de données stockant une valeur du paramètre d'occurrence prédéterminée comprenant une occurrence de front d'horloge de sorte que lorsque le registre-décompteur a reçu un nombre de fronts d'horloge égal à la valeur de front d'horloge stocké, le module de verrouillage autorise le transfert d'une trame. [0045] L'invention a aussi pour objet un contrôleur de données comprenant une mémoire tampon d'assemblage apte à désérialiscr et sauvegarder une trame, ladite mémoire étant reliée à une mémoire de réception. [0046] Il comprend en outre au moins un système de sélection de trames tel que défini pré- cédemment et relié à la mémoire tampon d'assemblage et à la mémoire de réception. [0047] L'invention a aussi pour objet un noeud de communication comprenant un contrôleur de données tel que défini précédemment. [0048] L'invention a aussi pour objet un procédé de sélection de trames. [0049] On empêche le transfert d'une trame tant que l'identifiant de la trame n'est pas identique à un identifiant de trame prédéterminé et tant que la valeur d'un paramètre d'occurrence n'est pas égale à une valeur prédéterminée. [0050] Selon un premier mode de mise en oeuvre, on détermine l'occurrence de la trame comportant l'identifiant de trame prédéterminé et on transfère ladite trame lorsque l'occurrence est égale à la valeur du paramètre d'occurrence. [0051] Selon un deuxième mode de mise en oeuvre, on détermine le nombre d'occurrences de fronts d'horloge et on autorise le transfert de la trame comportant l'identifiant de trame prédéterminé dont l'occurrence est égale à la valeur du paramètre d'occurrence. [0052] D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : [0053] [fig.1] dont il a déjà été fait mention, illustre un système de communication en série du type CAN selon l'état de la technique ; [0054] [fig.2] dont il a déjà été fait mention, illustre l'architecture d'un noeud de communication selon l'état de la technique ; [0055] [fig.3] illustre un mode de réalisation d'un noeud de communication en série du type CAN ; [0056] [fig.4] illustre un mode de réalisation d'un sélectionneur de trames ; [0057] [fig.5] illustre un mode de réalisation d'un système de sélection de trames ; [0058] [fig.6] illustre un premier mode de réalisation d'un module de verrouillage ; [0059] [fig.7] illustre un premier mode de mise en oeuvre d'un contrôleur dc données ; [0060] [fig.8] illustre un deuxième mode de réalisation du module de verrouillage ; [0061] [fig.9] illustre un deuxième mode de mise en oeuvre d'un contrôleur de données ; [0062] [fig.10] illustre un troisième mode de réalisation du module de verrouillage ; et [0063] [fig.11] illustre un troisième mode de mise en oeuvre d'un contrôleur de données. [0064] On se réfère à la figure 3 qui illustre un mode de réalisation d'un noeud 20 de com- munication en série du type CAN destiné à être intégré dans un système de communication en série du type CAN et relié à une horloge 21. [0065] Le noeud 20 comprend un microprocesseur 22 relié à un contrôleur 23 dc données par un bus de transfert de données interne 24 et une connexion 25, et est piloté par le microprocesseur 22. [0066] Le microprocesseur 22 et le contrôleur 23 sont cadencés par l'horloge 21 à une fréquence Fclock. [0067] L'horloge 21 est en outre apte à cadencer le système de communication. [0068] Le contrôleur de données 23 comprend un dispositif 26 de réception/émission et une mémoire tampon d'assemblage 27 connue par l'homme du métier sous l'acronyme anglo-saxon MAB « Message Assembly Buffer » dont une entrée 28 est reliée au dispositif 26. [0069] Le dispositif 26 de réception/émission comprend deux entrées et est apte à com- muniquer avec le système de communication. [0070] Le dispositif 27 désérialise une trame émise par le système de communication reçue par le dispositif 26 de réception/émission. [0071] La trame désérialisée est stockée dans la mémoire tampon d'assemblage 27 comprenant deux emplacements El et E2, l'identifiant de la trame étant stocké dans le premier emplacement El et les données associées à la trame étant stockée dans le deuxième emplacement E2. [0072] La mémoire tampon d'assemblage 27 est reliée à une mémoire tampon de réception 29 par un premier bus de données 30 et un deuxième bus de données 31. [0073] Le premier bus de données 30 transfère l'identifiant de la trame stocké dans le 6 premier emplacement El et le deuxième hus de données 31 transfère les données associées à la trame stockées dans le deuxième emplacement E2. [0074] Le premier bus de données 30 est en outre relié à une première entrée 32 d'un sélec- tionneur de trames 33 et hus de transfert de données interne 24 est reliée à une entrée 34 du sélectionneur de trames 33. [0075] Une sortie 35 de la mémoire tampon d'assemblage 27 est reliée à une deuxième entrée 36 du sélectionneur de trames 33. [0076] Lorsque la trame est stockée intégralement et sans erreur dans la mémoire tampon d'assemblage 27, celle-ci envoie un signal de confirmation S1 égal à la valeur logique « 1 » sur sa sortie 35. [0077] Le sélectionneur de trames 33 comprend en outre une sortie 37 reliée à une première entrée 38 de la mémoire tampon de réception 29. [0078] Le sélectionneur de trames 33 envoie sur sa sortie 37 un signal S2 de validation lorsque la trame stockée dans la mémoire tampon d'assemblage 27 doit être recopiée dans la mémoire tampon de réception 29. [0079] Les trames recopiées sont sélectionnées selon leur identifiant de trame et selon un paramètre d'occurrence. [0080] Selon les modes de réalisation, le paramètre d'occurrence peut comporter un nombre prédéterminé d'occurrences de trames ou un nombre prédéterminé d'occurrences de front d'horloge, c'est-à-dire une durée minimale séparant deux trames consécutives. [0081] Par la suite, seront détaillés les mécanismes de sélection d'une trame recopiée dans la mémoire tampon d'assemblage 27 vers la mémoire tampon de réception 29. [0082] On se réfère à présent à la figure 4 qui illustre un mode de réalisation du sélec- tionneur de trames 33. [0083] Le sélectionneur de trame 33 comprend deux systèmes de sélection de trames 39 et 40 comprenant chacun une entrée d'identification 41 et 42 de trame reliée à la première entrée 32 du sélectionneur de trames 33 une entrée de données 43 et 44 reliée à l'entre 34 du sélectionneur de trames 33, et une entrée de confirmation 45, 46 reliée à la deuxième entrée 36 du sélectionneur de trame 33. [0084] Chaque système de sélection de trames 39 et 40 comprend en outre une sortie de va- lidation 47 et 48 reliée à une entrée d'une porte logique NON OU 49. [0085] Le sélectionneur de trames 33 comprend en outre une porte logique ET 50 dont une première entrée est reliée à la deuxième entrée 36 du sélectionneur de trames 33 et une deuxième entrée est reliée à la sortie de la porte logique NON OU 49. [0086] Chaque système de sélection de trames 39, 40 sélectionne une trame comprenant un identifiant de trame différant et détermine si ladite trame doit être recopiée de la mémoire tampon d'assemblage 27 vers la mémoire tampon de réception 29 selon l'occurrence de ladite trame ou selon l'instant de réception de ladite trame dans la 7 mémoire tampon d'assemblage 27. [0087] Un identifiant de trame différent est transmis à chacun des systèmes de sélection de trames 39 et 40 par le microprocesseur 22 par l'intermédiaire du bus de données 24. [0088] L'occurrence de ladite trame ou l'instant de réception de ladite trame est transmise à chacun des systèmes de sélection de trames 39 et 40 par le microprocesseur 22 par l'intermédiaire du bus de données 24. [0089] Le sélectionneur de trame 33 peut comporter un ou plusieurs systèmes de sélection de trames 39, 40. [0090] Le nombre de systèmes de sélection de trames 39, 40 est égal au nombre d'identifiants de trame à filtrer, chaque système de sélection de trames filtrant exclusivement un identifiant de trame. [0091] Comme les systèmes de sélection de trames 39 et 40 sont identiques, seul le système de sélection de trames 39 sera détaillé dans ce qui suit. [0092] La figure 5 illustre un mode de réalisation du système de sélection de trames 39 comprenant un module de comparaison 51 d'identifiants de trame et un module de verrouillage 52. [0093] Le module de comparaison 51 comprend un comparateur 53 d'identifiants de trame dont une première entrée 54 est reliée à une première sortie 55 d'un registre d'identifiant de trames 56, une deuxième entrée 57 est reliée à l'entrée d'identification 41 et une sortie 58 est reliée à une première entrée 59 du module de verrouillage 52. [0094] Un signal S3 de comparaison circule sur la première entrée 59 du module de ver- rouillage 52. [0095] Le registre d'identifiant de trames 56 comprend en outre une entrée 60 reliée à l'entrée de données 43 du sélectionneur de trames 33 et une deuxième sortie 61 reliée à une deuxième entrée 62 du module de verrouillage 52. [0096] Le comparateur 53 compare l'identifiant de la trame stockée dans le premier em- placement El à un identifiant de référence stocké dans le registre d'identifiant de trames 56 programmé par le microprocesseur 23. [0097] Si l'identifiant de la trame stockée dans le premier emplacement El est égal à l'identifiant de référence stocké dans le registre d'identifiants de trames 56, le signal S3 est égal à la valeur numérique « 1 ». [0098] Sinon, le signal S3 est égal à la valeur numérique « 0 ». [0099] Lorsque le microprocesseur 23 écrit une valeur dans le registre d'identifiants de trames 56, la deuxième sortie 61 du registre 56 est égale à la valeur numérique « 1 ». [0100] Sinon la deuxième sortie 61 est égale à la valeur numérique « 0 ». [0101] Le module de verrouillage 52 comprend en outre une deuxième entrée 63 reliée à l'entrée de confirmation 45, une troisième entrée 64 reliée à l'entrée de données 43, et une sortie 65 reliée à la sortie de validation 47. 8 [0102] Un signal S4 de veto circule sur la sortie référencée 64. [0103] Le module de verrouillage 52 empêche le transfert de la trame dans la mémoire tampon de réception 29 si le signal référencé S4 est égal à la valeur numérique « 1 ». [0104] On se réfère à présent à la figure 6 qui illustre un premier mode de réalisation du module de verrouillage 52. [0105] Dans ce mode de réalisation, seule une occurrence de trame comprenant l'identifiant stocké dans le registre d'identifiants sur un nombre prédéterminé N de trames est transférée dans la mémoire tampon de réception 29. [0106] Le paramètre d'occurrence comporte le nombre N prédéterminé d'occurrences de trames. [0107] Le nombre N prédéterminé est transmis sur la troisième entrée 64 du module de ver- rouillage 52 par le microprocesseur 23. [0108] Le module de verrouillage 52 comprend un registre à décalage 66, un registre d'occurrence 67 et un multiplexeur 68. [0109] Le comptage d'occurrences est assuré par le registre à décalage 66. [0110] Le nombre de divisions maximales d'occurrence Xmax [Math.Le comptage d'occurrences est assuré par le registre à décalage 66.] Xmax et la taille Tdec du registre à décalage 66 dépendent de la taille Tocc du registre d'occurrence 67. [0111] Xmax = 2Tn (1) ; et [0112] Tdec = 2Tn(2) [0113] La taille Tocc du registre d'occurrence 67 est déterminée selon le nombre N pré- déterminé d'occurrences de trames déterminé par le concepteur du système de sélection de trames. [0114] On suppose dans ce qui suit que le registre d'occurrence 67 a 3 bits. [0115] Le registre à décalage 66 comprend une entrée d'inhibition 69 reliée à une sortie d'une première porte logique OU 70, et une entrée de réinitialisation 71 reliée à une deuxième porte logique OU 72. [0116] L'entrée d'inhibition 69 est active lorsque la valeur numérique « 0 » lui est appliquée. [0117] L'entrée de réinitialisation 71 est active lorsque la valeur numérique « 1 » lui est appliquée. [0118] Le registre à décalage 66 comprend en outre une première sortie de poids faible 73 reliée à une première entrée 74 du multiplexeur 68, une deuxième sortie 75 reliée à une deuxième entrée 76 du multiplexeur 68 et une troisième sortie de poids fort 77 reliée à une troisième entrée 78 du multiplexeur 68. [0119] Tous les bits du registre à décalage 66 sont reliés à des bits de données d'entrée du 9 multiplexeur 68. [0120] Un signal S73, S75, S77 traverse la sortie 73, 75, 77. [0121] La première sortie de poids faible 73 est en outre reliée à l'entrée d'une porte logique inverscuse 79. [0122] Le registre à décalage 66 n'est pas programmable par le microprocesseur 22. [0123] Le multiplexeur 68 comprend en outre une entrée 80 reliée à une sortie 81 du registre d'occurrence 67 et une sortie 82 reliée à une première entrée d'une première porte logique ET 83. [0124] Tous les bits du registre d'occurrence 67 sont reliés à des bits de contrôle du mul- tiplexeur 68 par l'intermédiaire de la sortie 81 du registre d'occurrence 67. [0125] Le registre d'occurrence 67 comprend en outre une entrée 84 reliée à la deuxième entrée 62 du module de verrouillage 52. [0126] Une première entrée des première et deuxième portes logiques OU 70 et 72 est reliée à la deuxième entrée 62 du module de verrouillage 52. [0127] Une deuxième entrée de la deuxième porte logique 72 est reliée à la sortie de la première porte logique ET 83. [0128] La deuxième entrée de la première porte logique OU 70 et de la première porte logique ET 83 sont reliées à une sortie d'une deuxième porte logique ET 85. [0129] Une première entrée de la deuxième porte logique ET 85 est reliée à la deuxième entrée 63 du module de verrouillage 52 et une deuxième entrée de la deuxième porte logique ET 85 est reliée à la première entrée 59 du module de verrouillage 52. [0130] Une sortie de la porte logique inverseuse 79 est reliée à une première entrée d'une troisième porte logique ET 86. [0131] Une deuxième entrée de la troisième porte logique ET 86 est reliée à première entrée 59 du module de verrouillage 52 et une sortie de la troisième porte logique ET 86 est reliée à la sortie référencée 65. [0132] Pour que le module de verrouillage 52 ne laisse passer qu'une occurrence de trame sur le nombre prédéterminé N de trames, il est nécessaire de réinitialiser le registre à décalage 66 lorsque N occurrences de trames ont été reçues. [0133] Le nombre prédéterminé N de trames moins un est programmé dans le registre d'occurrence 67 par dans le microprocesseur 23 par l'intermédiaire de la troisième entrée 64. [0134] Autrement dit par exemple, pour diviser le nombre d'occurrences d'une trame par 10, le registre d'occurrence 67 doit être programmé avec la valeur 9. [0135] Le registre d'occurrence 67 sélectionne la sortie 73, 75, 77 du registre à décalage 66 transmise à la sortie 82 du multiplexeur 68 de sorte que lorsque la sortie du registre à décalage est égale à une valeur d'occurrence prédéterminée stockée dans le registre d'occurrence, le registre à décalage est réinitialisé. [0136] Le multiplexeur 68 présente donc toujours la valeur du hit N moins un du registre à décalage 66. [0137] Aussi, lorsque les décalages successifs conduisent à la valeur numérique « 1 » du hit N moins un du registre à décalage 66, celui-ci est réinitialisé. [0138] Le registre à décalage 66 doit être conçu de manière à prendre la valeur numérique « 1 » lors de sa réinitialisation. [0139] Le registre d'occurrence 67 doit être initialisé à la valeur numérique « 0 » lorsque le contrôleur 23 est initialisé. [0140] Le registre à décalage 66 doit être initialisé à la valeur numérique « 1 » lorsque le contrôleur 23 est initialisé. [0141] Par conséquent, les systèmes de sélection de trames 39 et 70 sont par défaut tous configurés pour laisser passer toutes les occurrences des trames dont l'identifiant est O. [0142] On se réfère à présent à la figure 7 qui illustre un premier mode de mise en oeuvre du contrôleur 23 de données comportant la première réalisation du module de verrouillage 52 décrite précédemment et illustrée à la figure 6. [0143] La figure 7 illustre l'évolution des signaux de sorties référencés S73, S75 et S77 du registre à décalage 66, du contenu des registres d'identifiants de trames 56 et d'occurrences 67, des signaux de confirmation Sl, de validation S2, de comparaison 53, de veto S4, et d'un identifiant ID de trame reçue selon le front d'horloge. [0144] Le changement d'état du module de verrouillage 52 s'effectue sur un front montant d'horloge. [0145] Bien entendu, selon les composants employés, le changement d'état peut se faire sur un front descendant. [0146] On suppose qu'au front d'horloge référencé F0, le système de sélection de trames 38 est dans son état initial : le registre d'identifiants de trames 56 accepte une trame comprenant un identifiant 0x00 et le signal S73 est à la valeur numérique « 1 ». [0147] En outre, le registre d'occurrences 67 comprend la valeur « 0 », par conséquent le multiplexeur 68 sélectionne le bit de poids faible S73. [0148] Au front d'horloge référencé Fi, une trame avec l'identifiant ID 0x00 est reçue et validée par la mémoire tampon d'assemblage 27. [0149] Les signaux de confirmation SI, de validation S2 et de comparaison S3 passent à la valeur numérique « 1 ». [0150] Le signal de veto S4 reste à la valeur numérique « 0 » car le signal S73 reste à la valeur numérique « 1 ». [0151] L'entrée de réinitialisation 71 est active, par conséquent le registre de décalage 66 n'est pas inhibé pour le prochain front d'horloge. La trame sauvegardée dans la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. 11 [0152] Au front d'horloge référencé F2, le registre à décalage 66 est réinitialisé à la valeur numérique « 1 » et les signaux Sl, S2 et S4 passent à la valeur numérique «0 ». [0153] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F3 et le front d'horloge référencé F4. [0154] Au front d'horloge référencé F4, le registre d'occurrence 67 est programmé par le microprocesseur 22 à la valeur deux de sorte que le système de sélection de trames 38 ne conserve qu'une occurrence de trame sur trois comprenant un identifiant ID égal à zéro. [0155] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F5 et le front d'horloge référencé F6. [0156] Au front d'horloge référencé F6, le registre d'identification de trames 67 est programmé par le microprocesseur 22 à la valeur Ox86 de sorte que le module de comparaison 51 identifie les trames comportant un identifiant ID 0x86. [0157] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F7 et le front d'horloge référencé FR. [0158] Au front d'horloge référencé F8 une trame avec l'identifiant ID 0x80 est reçue et validée par la mémoire tampon d'assemblage 27. [0159] Le signal de confirmation S1 passe à la valeur numérique « 1 ». [0160] Comme le signal de veto S4 reste à la valeur numérique « 0 » car l'identifiant ID de la trame reçue est différent de 0)(86, le signal de validation S2 passe à la valeur numérique « 1 ». [0161] La trame sauvegardée dans la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0162] Au front d'horloge référencé F9, les signaux SI et S2 passent à la valeur numérique « 0 ». [0163] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F9 et le front d'horloge référencé F10. [0164] Au front d'horloge référencé F11, une trame avec l'identifiant ID 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0165] Les signaux de confirmation Si et de comparaison S3 passent à la valeur numérique « 1 ». [0166] Comme le signal référencé S73 est à la valeur numérique « 1 ». le signal de veto S4 est à la valeur numérique « 0 ». [0167] Le signal de validation S2 passe à la valeur numérique « 1 ». [0168] Par conséquent, la trame sauvegardée dans la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0169] L'entrée d'inhibition 69 est active au prochain front d'horloge. [0170] Au front d'horloge référencé F12, les signaux SI, S2 et S3 passent à la valeur 12 numérique « 0 ». [0171] Comme l'entrée d'inhibition 69 est active, la valeur du registre à décalage 66 est décalée d'un bit. [0172] Par conséquent, le signal référencé S73 passe à la valeur numérique « 0» et le signal référencé S75 passe à la valeur numérique « 1 ». [0173] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F13 et le front d'horloge référencé F14. [0174] Au front d'horloge référencé F14 une trame avec l'identifiant ID 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0175] Les signaux de confirmation S1 et de comparaison 53 passent à la valeur numérique « 1 ». [0176] Le signal référencé S73 est à la valeur numérique « 0 », par conséquent le signal de veto S4 est à la valeur numérique « 1 » et par conséquent le signal de validation S2 est à la valeur numérique «0 ». [0177] La trame sauvegardée dans la mémoire tampon d'assemblage 27 n'est pas recopiée dans la mémoire tampon de réception 29. [0178] L'entrée d'inhibition 69 est active au prochain front d'horloge. [0179] Au front d'horloge référencé F15, les signaux de confirmation Si et de comparaison S3 passent à la valeur numérique «0 ». [0180] Comme l'entrée d'inhibition 69 est active, la valeur du registre à décalage 66 est décalée d'un bit. [0181] Par conséquent, le signal référencé S73 passe à la valeur numérique « 0 » et le signal référencé S75 passe à la valeur numérique « 1 ». [0182] Plusieurs fronts d'horloge non référencés peuvent se produire à la suite du front d'horloge référencé F16. [0183] Au front d'horloge référencé F17, une trame avec l'identifiant ID 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0184] Les signaux de confirmation Si et de comparaison S3 passent à la valeur numérique 1 ». [0185] Comme le signal référencé S73 est à la valeur numérique « 0 », le signal de veto S4 est à la valeur numérique « 1 ». [0186] Le signal de validation S2 passe à la valeur numérique « 0 ». [0187] Par conséquent, la trame sauvegardée dans la mémoire tampon d'assemblage 27 n'est pas recopiée dans la mémoire tampon de réception 29. [0188] L'entrée d'inhibition 69 est active au prochain front d'horloge. [0189] L'entrée de réinitialisation 71 est active car le registre d'occurrence 67 sélectionne le signal référencé S73 correspondant au deuxième bit du registre à décalage 66. [0190] Au front d'horloge référencé F18, les signaux de confirmation Si, de comparaison 13 S3 et de veto S4 passent à la valeur numérique « 0 ». [0191] Comme l'entrée de réinitialisation 71 est active, le registre à décalage 66 est ré- initialisé à la valeur numérique « 1 ». [0192] Le système de sélection de trames 38 a autorisé la recopie d'une seule trame portant un identifiant ID 0x86 sur trois trames reçues portant un identifiant ID 0x86. [0193] On se réfère à présent à la figure 8 qui illustre un deuxième mode de réalisation du module de verrouillage 52. [0194] Dans ce mode de réalisation, une occurrence de trame comprenant l'identifiant stocké dans le registre d'identifiant sur un nombre Ni prédéterminé de trames, est transférée dans la mémoire tampon de réception 29. [0195] Le paramètre d'occurrence comporte le nombre N1 prédéterminé d'occurrences de trames. [0196] Le nombre N1 prédéterminé est transmis sur la troisième entrée 64 du module de ver- rouillage 52 par le microprocesseur 23. [0197] Le module de verrouillage 52 comprend un comparateur 87, un registre d'occurrence 88 et un registre compteur 89. [0198] Le nombre maximal de divisions d'occurrences Xmaxl et la taille Tdecl du registre compteur 89 dépendent de la taille Toccl du registre d'occurrence 88. [0199] Xmaxl = 2Tn1 (3) ; et [0200] Tdecl = Tocc1 (4) [0201] La taille Toccl du registre d'occurrence 88 est déterminée par le concepteur du système de sélection de trames selon le nombre NI maximal de division d'occurrence qu'il souhaite proposer. [0202] Le comparateur 87 comprend une première entrée 90 reliée à une sortie 91 du registre d'occurrence 88, une deuxième entrée 92 reliée à une première sortie 93 du registre compteur 89 et une sortie 94 reliée à une première entrée d'une première porte logique OU 95. [0203] Un deuxième signal référencé S94 de comparaison circule sur la sortie 94. [0204] Si la valeur du signal présenté à la première entrée 90 est strictement inférieure à la valeur du signal présenté à la deuxième entrée 92, le deuxième signal S94 de comparaison est égal à la valeur numérique « 1 ». Sinon le deuxième signal S94 de comparaison est égal à la valeur numérique « 0 ». [0205] Le registre d'occurrence 88 une première entrée 96 reliée à la troisième entrée 64 du module de verrouillage 52.Le registre d'occurrence 88 comprend en outre une deuxième entrée 97 reliée à une deuxième entrée de la première porte logique OU 95 et à la deuxième entrée 62 du module de verrouillage 52. [0206] Une sortie de la première porte logique OU 95 est reliée à une entrée de réinitia- lisation 98 du registre compteur 89 et à une première entrée d'une deuxième porte 14 logique OU 99. [0207] L'entrée de réinitialisation 98 est active lorsqu'un « 1 » numérique lui est appliqué. [0208] Une sortie de la deuxième porte logique OU 99a est reliée à une entrée d'inhibition 99 du registre compteur 89. [0209] L'entrée d'inhibition 99 est active lorsqu'un «0 » numérique lui est appliqué. [0210] Une deuxième sortie 100 du registre compteur 89 est reliée à une entrée d'une porte logique inverseuse 101. [0211] Un signal 5100 d'état circule sur la deuxième sortie 100. [0212] Le signal 5100 d'état est égal à la valeur numérique « 1 » lorsque la valeur du registre compteur 89 est égale à la valeur numérique « 0 ». Sinon le signal 5100 d'état est égal à la valeur numérique « 0 ». [0213] Une sortie de la porte logique inverseuse 101 est reliée à une première entrée d'une première porte logique ET 102 dont une sortie est reliée à la sortie référencée 65 du module de verrouillage 52. [0214] Une deuxième entrée de la première porte logique ET 102 et une première entrée d'une deuxième porte logique ET 103 sont reliées à la première entrée 59 du module de verrouillage 52. [0215] Une deuxième entrée de la deuxième porte logique ET 103 est reliée à la deuxième entrée 63 du module de verrouillage 52. [0216] Une sortie de la deuxième porte logique ET 103 est reliée à une deuxième entrée de la deuxième porte logique OU 99a. [0217] Le comparateur 87 compare la sortie 93 du registre compteur 89 à une valeur d'occurrence stockée dans le registre d'occurrence 88 de sorte que la sortie du registre compteur 87 est réinitialisée à la valeur numérique « 0 » lorsque la sortie 93 est égale à la valeur d'occurrence. [0218] Pour que le module de verrouillage 52 ne laisse passer qu'une occurrence de trame sur le nombre prédéterminé NI de trames, il est nécessaire de réinitialiser le registre compteur 89 lorsque Ni occurrences de trames ont été reçues. [0219] Le nombre prédéterminé NI de trames moins un est programmé dans le registre d'occurrence 88 par le microprocesseur 22 par l'intermédiaire de la troisième entrée 64. [0220] Le registre compteur 89 n'est pas programmable par le microprocesseur 22. [0221] Autrement dit par exemple, pour diviser le nombre d'occurrence d'une trame par 10, le registre le registre d'occurrence 88 doit être programmé avec la valeur 9. [0222] Le signal de veto S4 est à la valeur numérique « 1 » pour toutes les trames reçues à l'exception de celle qui est reçue alors que la sortie 100 du registre compteur 89 est à la valeur numérique « 0 ». [0223] On se réfère à présent à la figure 9 qui illustre un deuxième mode de mise en oeuvre du contrôleur 23 de données comportant le deuxième mode de réalisation du module de verrouillage 52 décrit précédemment et illustré à la figure 8. [0224] La figure 9 illustre l'évolution du contenu des registres d'identifiants de trames 56, d'occurrence 88 et compteur 89, des signaux de confirmation Sl, de validation S2, de comparaison S3, de veto 54, du deuxième signal S94 de comparaison 94 et d'un identifiant ID] de trame reçue selon le front d'horloge. [0225] Le changement d'état du module de verrouillage 56 s'effectue sur un front montant. [0226] Bien entendu, selon les composants employés le changement d'état peut se faire sur un front descendant. [0227] On suppose qu'au front d'horloge référencé F0, le système de sélection de trames 38 est dans son état initial : le registre d'identifiants de trames 56 accepte une trame comprenant un identifiant 0x00 et le registre compteur 89 contient la valeur logique « 0 », par conséquent le signal référencé 5100 est égal à la valeur numérique « 1 ». [0228] En outre, le registre d'occurrence 88 comprend la valeur numérique «0 ». [0229] Au front d'horloge référencé Fl, une trame avec l'identifiant ID1 0x00 est reçue et validée par la mémoire tampon d'assemblage 27. [0230] Les signaux de confirmation Sl, de validation S2 et de comparaison S3 passent à « 1 ». [0231] Le signal de veto S4 reste à « 0 » car le signal 5100 reste à « 1 ». L'entrée d'inhibition 99 n'est pas active. Le registre compteur 89 n'est pas inhibé pour le prochain coup d'horloge. [0232] Au front d'horloge référencé F2, le registre compteur 89 est incrémenté et les signaux référencés SI, S2 et S3 passent à « 0 ». [0233] Comme la valeur contenue dans le registre compteur 89 est supérieure à celle contenue dans le registre d'occurrence 88, le deuxième signal S94 de comparaison passe à « 1 » et active l'entrée de réinitialisation 98. [0234] Au front d'horloge référencé F3, le registre compteur 89 est réinitialisé et le deuxième signal S94 de comparaison passe à « 0 ». [0235] Au front d'horloge référencé F4, le registre d'occurrence 88 est programmé par le microprocesseur 22 à la valeur deux de sorte que le système de sélection de trames conserve qu'une occurrence de trame sur trois comprenant un identifiant 1DI égal à zéro. [0236] Plusieurs fronts d'horloge peuvent se produire entre le fi-ont d'horloge référencé F4 et le front d'horloge référencé F7. [0237] Au front d'horloge référencé F7, le registre d'identifiants de trames 56 est programmé par le microprocesseur 22 à la valeur 0x86 de sorte que le module de comparaison 51 identifie les trames comportant un identifiant ID1 0x86. [0238] Plusieurs fronts d'horloge peuvent se produire entre le fi-ont d'horloge référencé F7 16 et le front d'horloge référencé F10. [0239] Au front d'horloge référencé F10, une trame avec l'identifiant ID1 0x80 est reçue et validée par la mémoire tampon d'assemblage 27. [0240] Le signal de confirmation S1 passe à « 1 ». [0241] Comme le signal de veto S3 reste à « 0 », le signal de validation S4 reste à « 0 ». [0242] Le signal S2 de validation passe à « 1 ». [0243] La trame sauvegardée dans la mémoire la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0244] Au front d'horloge référencé F11, les signaux S1 et S2 passent à « 0 ». [0245] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé Fll et le front d'horloge référencé F13. [0246] Au front d'horloge référencé F13, une trame avec l'identifiant ID1 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0247] Les signaux de confirmation S1 et de comparaison S3 passent à « 1 ». [0248] Comme le registre compteur 97 contient la valeur numérique « 0 », le signal S100 est égal à la valeur logique « 1 ». [0249] La trame sauvegardée dans la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0250] Le registre compteur 89 n'est pas inhibé pour le prochain front montant d'horloge. [0251] Au front d'horloge référencé F14, Le registre compteur 89 est incrémenté et les signaux référencés SI, S2 et S3 passent à « 0 ». [0252] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F14 et le front d'horloge référencé F16. [0253] Au front d'horloge référencé F16, une trame avec l'identifiant ID1 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0254] Les signaux de confirmation Si et de comparaison S3 passent à « 1 ». [0255] Comme le registre compteur 89 contient une valeur numérique différente de « 0 », le signal S100 est égal à la valeur logique « 0 ». [0256] La trame sauvegardée dans la mémoire tampon d'assemblage 27 n'est pas recopiée dans la mémoire tampon de réception 29. [0257] Le registre compteur 89 n'est pas inhibé pour le prochain coup d'horloge. [0258] Au front d'horloge référencé F17, Le registre compteur 89 est incrémenté et les signaux référencés SI, S2 et S3 passent à « 0 ». [0259] Plusieurs fronts d'horloge peuvent se produire entre le fi-ont d'horloge référencé F17 et le front d'horloge référencé F19. [0260] Au front d'horloge référencé F19, une trame avec l'identifiant ID1 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0261] Les signaux de confirmation Si et de comparaison S3 passent à « 1 ». 17 [0262] Comme le registre compteur 89 contient une valeur numérique différente de « 0 le signal référencé 5100 est égal à la valeur logique « 0 ». [0263] La trame sauvegardée dans la mémoire la mémoire tampon d'assemblage 27 n'est pas recopiée dans la mémoire tampon de réception 29. [0264] Le registre compteur 89 n'est pas inhibé pour le prochain coup d'horloge. [0265] Au front d'horloge référencé F20, Le registre compteur 89 est incrémenté et les signaux référencés Sl, S2 et S3 passent à « 0 ». [0266] Comme la valeur contenue dans le registre compteur 89 est supérieure à celle contenue dans le registre d'occurrence 88, le deuxième signal S94 de comparaison passe à « 1 » et active rentrée de réinitialisation 98. [0267] Au front d'horloge référencé F21, le registre compteur 89 est réinitialisé et le deuxième signal S94 de comparaison passe à « 0 ». [0268] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F21 et le front d'horloge référencé F23. [0269] Au front d'horloge référencé F23, une trame avec l'identifiant ID1 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0270] Les signaux de confirmation S1 et de comparaison S3 passent à « 1 ». [0271] Comme le registre compteur 89 contient la valeur numérique «0 », le signal 5100 est égal à la valeur logique « 1 ». [0272] La trame sauvegardée dans la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0273] Le registre compteur 89 n'est pas inhibé pour le prochain front d'horloge. [0274] Au front d'horloge référencé F24, le registre compteur 89 est incrémenté et les signaux référencés SI, S2 et S3 passent à « 0 ». [0275] Le système de sélection de trames a autorisé la recopie d'une seule trame portant un identifiant ID1 0x86 sur trois trames reçues portant un identifiant IDI 0x86. [0276] On se réfère à présent à la figure 10 qui illustre un troisième mode de réalisation du module de verrouillage 52. [0277] Dans ce mode de réalisation, une trame comprenant l'identifiant stocké dans le registre d'identifiant émise après un nombre N2 de fronts d'horloge prédéterminé est transférée dans la mémoire tampon de réception 29. [0278] Le paramètre d'occurrence comporte le nombre N2 d'occurrences de fronts d'horloge. [0279] Le module de verrouillage 52 comprend un registre-décompteur 105, un registre de données 106 stockant le nombre N2 de fronts d'horloge prédéterminé et un diviseur de fréquence 107. [0280] Le nombre N2 de fronts d'horloge prédéterminé est programmé par le micro- processeur 22 dans le registre de données 106 par l'intermédiaire de la troisième entrée 18 du module de verrouillage 52. [0281] Une première entrée 108 du registre-décomptcur 105 et une première entrée 109 du diviseur de fréquence 107 sont reliées à à l'horloge 21. [0282] Une deuxième entrée 110 du registre-décomptcur 105 est reliée à une sortie 111 du registre de données 106 comprenant une entrée 112 reliée à la troisième entrée du module de verrouillage 52. [0283] Une sortie 113 du registre-décompteur 105 est reliée à une entrée d'une première porte logique inverscuse 114 et à une entrée d'une première et deuxième porte logique ET 115 et 116. [0284] La sortie 113 du registre-décomptcur 105 est à la valeur numérique « 1 » lorsque la valeur du registre-décomptcur 105 est égale à la valeur numérique « 0 », et à la valeur numérique « 0 » pour toute autre valeur numérique du registre-décornpteur 105. [0285] Un signal référencé 5115 circule sur la sortie 115 du registre-décomptcur 105. [0286] La première porte logique ET 115 comporte une deuxième et une troisième entrée reliées respectivement à la première et la deuxième entrée 59 et 63 du module de verrouillage 59, et une sortie reliée à une entrée de réinitialisation 117 et à une entrée d'une deuxième porte logique inverscuse 118 et d'une porte logique OU 119. [0287] Un signal référencé 5115 d'état circule sur la sortie de la première porte logique ET 115. [0288] L'entrée de réinitialisation 117 est active lorsqu'un « 1 » numérique lui est appliqué. [0289] Une sortie de la première porte logique inverseuse 114 est reliée à une entrée d'une troisième porte logique ET 119. [0290] Une deuxième entrée de la porte logique ET 119 est reliée à la première entrée 59 du module de verrouillage 52 et une sortie est reliée à la sortie référencée 65. [0291] Une sortie de la deuxième porte logique inverseuse 118 est reliée à une deuxième entrée de la deuxième porte logique ET 116. [0292] Une sortie de la deuxième porte logique ET 116 est reliée à une entrée de réinitia- lisation 120 du diviseur de fréquence 107. [0293] Un signal S116 d'état circule sur la sortie de la deuxième porte logique ET 116. [0294] L'entrée de réinitialisation 120 active lorsqu'un « 1 » numérique lui est appliqué. [0295] Le diviseur de fréquence 107 comporte en outre une sortie 121 reliée à une première entrée d'une porte logique NON OU 122. [0296] Un signal S121 d'état circule sur la sortie du diviseur de fréquence 121. [0297] Une deuxième entrée de la porte logique NON OU 122 est reliée à la sortie 113 du registre-décompteur 105 et une sortie est reliée à une deuxième entrée de la porte logique OU 119. [0298] Une sortie de la porte logique OU 119 est reliée à une entrée d'inhibition 123 du registre-décompteur 105. 19 [0299] L'entrée d'inhibition 123 est active lorsqu'un «0 » logique lui est appliqué. [0300] Le registre de données 106 comporte le nombre de front d'horloge N2 prédéterminé et transfert le nombre N2 au registre-décompteur 105. [0301] Le registre-décompteur 105 n'est pas programmable par le microprocesseur 22. [0302] Un signal 5119 d'état circule sur la sortie de la porte logique OU 119. [0303] Le registre-décompteur 105 décompte jusqu'à atteindre 0. Le décomptage est retardé lorsque le signal référencé 5119 est égale à la valeur numérique « 0 » au rythme notamment de la fréquence Fclock de l'horloge 21 divisée par le gain Ndiv du diviseur de fréquence 107. [0304] Le registre-décompteur 105 est inhibé lorsqu'il atteint la valeur « 0 » jusqu'à ce qu'une trame concernée par le filtrage arrive. [0305] Le diviseur d'horloge 107 divise la fréquence Fclock de l'horloge 21 par son gain Ndiv pour obtenir la fréquence d'horloge F utilisée pour décrémenter le registre dé-compteur 105. [0306] [Math.1] r Fclock Nd iv (6) 103071 La durée maximale Dmax pendant laquelle le module de verrouillage 52 ignore les trames reçues dont l' identifiant 1D2 est égal à la valeur stockée dans le registre d'identifiant de trames 56 dépend de la taille T du registre de données 106 et de la fréquence d'horloge F. 103081 I Math.21 Dmax (2T - 1) 1 (7) [0309] On se réfère à présent à la figure 11 qui illustre un troisième mode de mise en oeuvre du contrôleur 22 de données comportant le troisième mode de réalisation du module de verrouillage 52 décrit précédemment et illustré à la figure 10. 103101 La figure 11 illustre l'évolution du contenu R1D du registre d'identifiants de trames 56, du contenu RDO du registre de données 106, du contenu RDE du registre-décompteur 105, des signaux de confirmation Si, de validation S2, de comparaison S3, de veto S4 et des signaux références 5113, 5115, 51116, 5119 et 5121 selon un identifiant 1D2 de trame reçue et le front d'horloge. 103111 On suppose dont ce qui suit que diviseur d'horloge 107 divise la fréquence Fclock de l'horloge 21 par quatre (Ndiv = 4). 103121 Le changement d'état du module de verrouillage 52 s'effectue sur un front montant. 103131 Bien entendu, selon les composants employés le changement d'état peut se faire sur un front descendant. [0314] On suppose qu'au front d'horloge référencé F0, le système de sélection de trames est dans son état initial : le registre d'identifiants de trames 56 accepte une trame comprenant un identifiant 0)(00, le registre décompteur 114 contient la valeur numérique « 0 » et le registre de données 106 contient la valeur numérique « 0 », par conséquent le signal référencé S113 est égal à la valeur numérique « 1 ». [0315] Au front d'horloge référencé Fl , le registre d'identification de trames 56 est programmé par le microprocesseur 22 à la valeur 0x86 de sorte que le module de comparaison 51 identifie les trames comportant un identifiant 1D2 0x86 et le registre de données 106 est programmé par le microprocesseur 21 à la valeur 0x09 de sorte que le système de sélection de trames 39 rejette des occurrences de trames dont l'identifiant est égal à 0x86 et dont l'occurrence n'est pas espacée d'au moins une durée de latence P en secondes de la précédente. [0316] [Math.3] P- 3 x 1 Fclock Ndiv (8) [0317] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F1 et le front d'horloge référencé F3. [0318] Au front d'horloge référencé F3, une trame comportant un identifiant 1D2 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0319] Les signaux de confirmation SI et de comparaison S3 passent à « 1 ». [0320] Le signal référencé S115 passe à « 1 » pour charger la valeur du registre de données 106 dans le registre décompteur 105 au prochain front d'horloge. [0321] Le signal d'inhibition du registre décompteur 105 référencé 5119 passe à « 1 » pour permettre le chargement du registre décompteur au prochain front d'horloge. [0322] Le signal référencé S116 du diviseur de fréquence 107 passe à « 0 » de sorte que démarre un cycle de division au prochain front d'horloge. [0323] Comme le signal de veto S4 reste à « 0 », le signal de validation S2 passe à « 1 ». [0324] La trame sauvegardée dans la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0325] Au front d'horloge référencé F3, le registre décompteur 105 est chargé avec la valeur 0x09 sauvegardée dans le registre de données 106. Le diviseur de fréquence 107 commence son cycle de division pour fournir une fréquence quatre fois inférieure à la fréquence Fclock de l'horloge 21. [0326] Le niveau haut est présent sur trois fronts montants d'horloge et le niveau bas sur un front d'horloge. [0327] Les signaux de confirmation SI, de validation S2, de comparaison S3 et les signaux 21 référencés S113, S115 et S119 passent à « 0 ». [0328] Entre les fronts d'horloge référencés FR et F20 le registre décompteur 105 est désinhihé et décrémente sa valeur. [0329] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F3 et le front d'horloge référencé F17. [0330] Au front d'horloge référencé F17, une trame comportant l'identifiant TD2 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0331] Les signaux de confirmation S1 et de comparaison S3 passent à « 1 ». [0332] Comme la durée de latence P n'est pas écoulée, le registre décompteur 114 n'a pas encore atteint la valeur 0. [0333] Le signal véto S4 passe à « 1 », par conséquent le signal de validation S2 reste à « 0 ». [0334] La trame stockée dans la mémoire tampon d'assemblage 27 n'est pas recopiée dans la mémoire tampon de réception 29. [0335] Au front d'horloge référencé F19, les signaux de confirmation Sl, de comparaison S3 et de véto S4 passent à « 0 ». Le signal référencé S119 passe à « 1 ». [0336] Au front d'horloge référencé F20, le registre décompteur 105 atteint la valeur « 0 ». Le signal référencé S1165 et le signal référencé S1113 passent à « 1 ». [0337] Une trame comportant un identifiant 1D2 égale à la valeur 0X86 peut être recopiée. [0338] Plusieurs fronts d'horloge peuvent se produire entre le front d'horloge référencé F20 et le front d'horloge référencé F24. [0339] Au front d'horloge référencé F24, une trame avec l'identifiant ID1 0x86 est reçue et validée par la mémoire tampon d'assemblage 27. [0340] Les signaux de confirmation Si et de comparaison S3 passent à « 1 ». [0341] Comme le registre décompteur 105 est à «0 », le signal référencé S113 est égal à la valeur numérique « 1 ». [0342] Par conséquent, le signal de veto S4 reste à « 0 ». [0343] La trame sauvegardée dans la mémoire la mémoire tampon d'assemblage 27 est recopiée dans la mémoire tampon de réception 29. [0344] Au front d'horloge référencé F25, le registre décompteur 105 est de nouveau chargé avec la valeur 0x09 du registre de données 106 pour démarrer une nouvelle durée de latence P pendant laquelle les trames valides reçues avec l'identifiant 0x86 seront rejetées. [0345] Avantageusement les systèmes de sélection de trames 38 et 39 n'induisent aucun retard dans le traitement des trames par le contrôleur 24 de données. [0346] Des données sont écrites dans les registres 67, 88 et 105 lorsque l'a deuxième entrée 62 du module de verrouillage 52 est à la valeur numérique « 1 ». [0347] Les systèmes de sélection de trames 38 et 39 régulent l'activité du microprocesseur 22 de manière à limiter sa consommation électrique et de sorte qu'il soit dimensionné au plus juste en terme de performance pour limiter la surface de silicium occupé par ce dernier. 23 [Revendication 1] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5]