FR 3090998 A1 20200626 FR 1873985 A 20181221 Description Titre de l'invention : ARCHITECTURE À TRANSISTORS N ET P SUPERPOSES A STRUCTURE DE CANAL FORMEE DE NANOFILS [pool DOMAINE TECHNIQUE ET ÉTAT DE LA TECHNIQUE ANTÉRIEURE [0002] La présente demande sc rapporte au domaine des dispositifs micro-électroniques à transistors, et plus particulièrement celui des dispositifs avec des transistors de types différents, en particulier de type Pet de type N, co-intégrés et dont la région de canal est formée d'un ou plusieurs barreaux semi-conducteurs. [0003] Les transistors FinFET sont dotés d'une structure de canal sous forme d'un barreau semi-conducteur encore appelé « doigt » (Fin, « selon la terminologie anglo-saxonne) ou « nano-fil », ou « nano-poutre », autrement dit un élément semi-conducteur de forme oblongue et typiquement parallélépipédique. Un intérêt de ce type de structure est de pouvoir lui associer une grille non-planaire qui s'étend autour du barreau afin d'augmenter le niveau de courant par unité de surface tout en maintenant un bon contrôle électrostatique et donc un faible niveau de fuite à l'état bloqué du transistor. [0004] Des transistors avec des structures de canal formées de plusieurs barreaux semi- conducteurs disposés les uns au-dessus des autres sont également apparus et permettent d'avoir un niveau de courant plus élevé. [0005] Les documents : "Novel 3D integration process for highly scalable Nano-Beam stacked-channels GAA (NBG) FinFETs with Hf02/TiN gate stick", IEDM 2006, de T. Ernst et al., ou "Vertically Stacked-NanoWires MOSFET in a replacement metal gate process with inner spacer and SiGe source/drain", IEDM 2016 donnent des exemples de réalisation de transistors ayant de telles structures de canal. [0006] Dans les dispositifs reprenant ce type de structure et comportant des transistors de type différents par exemple un transistor NMOS et un transistor PMOS, on prévoit généralement de positionner les deux transistors à côté l'un de l'autre et de réaliser la région de canal du transistor NMOS dans une première structure à barreaux semiconducteurs superposés et la structure de canal du transistor PMOS dans une deuxième structure à barreaux semi-conducteurs superposés et juxtaposée à la première structure. [0007] Un tel agencement pose toutefois un problème d'encombrement. Exposé de l'invention [0008] Selon un aspect, un mode de réalisation de la présente invention concerne un dispositif à transistors superposés comprenant : -un premier transistor d'un premier type, en particulier N ou P, le premier transistor ayant un canal formé dans un ou plusieurs premiers barreaux semi-conducteurs d'une 2 structure semi-conductrice comportant des barreaux semi-conducteurs disposés les uns au-dessus des autres et alignés, un premier bloc de source ou drain du premier transistor et un deuxième bloc de drain ou de source du premier transistor étant disposés aux extrémités desdits un ou plusieurs premiers barreaux semi-conducteurs, le premier transistor étant muni d'une grille enrobante agencée autour desdits un ou plusieurs premiers barreaux ; -un deuxième transistor d'un deuxième type, en particulier P ou N, ayant une région de canal formée dans un ou plusieurs deuxièmes barreaux semi-conducteurs de ladite structure semi-conductrice et disposés au-dessus des premiers barreaux semiconducteurs, un troisième bloc, de source ou de drain du deuxième transistor et un quatrième bloc de drain ou de source du deuxième transistor étant disposés respectivement aux extrémités desdits un ou plusieurs deuxièmes barreaux semi-conducteurs, le deuxième transistor étant muni d'une grille enrobante agencée autour desdits un ou plusieurs deuxièmes barreaux, ledit troisième bloc , de source ou de drain du deuxième transistor étant distinct du premier bloc, de source ou de drain du deuxième transistor, le quatrième bloc, de drain ou de source du deuxième transistor étant disposé au-dessus et distinct du deuxième bloc, de drain ou de source du deuxième transistor. [0009] Un tel agencement permet d'augmenter la densité d'intégration et de réduire signifi- cativement l'encombrement dans un circuit intégré ou une puce tout en conservant de bonnes performances électriques, en particulier un niveau de courant élevé à l'état passant et un courant faible à l'état bloqué. [0010] Selon un mode de réalisation avantageux, le dispositif peut être doté d'au moins un premier élément conducteur traversant ledit troisième bloc et en contact avec ledit premier bloc, ledit premier élément conducteur étant isolé du troisième bloc par l'intermédiaire d'une gaine isolante entourant ledit premier élément conducteur. [0011] Le dispositif peut être également doté d'un deuxième élément conducteur traversant ledit quatrième bloc et en contact avec ledit deuxième bloc, ledit deuxième élément conducteur étant entouré d'une gaine isolante, ledit deuxième élément de contact traversant étant isolé dudit quatrième bloc par l'intermédiaire de ladite gaine isolante. Un tel agencement permet de réaliser des prises de contacts sur les blocs de contacts de source et de drain du transistor inférieur et participe à la mise en oeuvre d'un dispositif d'encombrement réduit. [0012] Avantageusement, le dispositif peut comprendre au moins un premier plot de contact conducteur en contact avec ledit troisième bloc. Le dispositif peut également comprendre au moins un deuxième plot de contact conducteur en contact avec ledit quatrième bloc. On peut ainsi avoir avantageusement des prises de contact de source et de drain du transistor de niveau supérieur indépendantes de celles prises sur le drain et la source du transistor de niveau inférieur. 3 [0013] Selon un mode de réalisation avantageux, on prévoit le bloc de source et le bloc de drain à base d'un matériau semi-conducteur donné, tandis que le bloc de source et le bloc drain sont en un autre matériau semi-conducteur, différent dudit matériau semiconducteur donné. Les premiers barreaux semi-conducteurs et lesdits deuxièmes barreaux semi-conducteurs peuvent être avantageusement prévus en silicium, tandis que ledit matériau semi-conducteur donné, et ledit autre matériau semi-conducteur sont choisis parmi les matériaux suivant : silicium dopé N, en particulier au phosphore, et silicium germanium dopé P, en particulier au bore. On prévoit en particulier le matériau semi-conducteur donné et l'autre matériau semi-conducteur en ternies de contraintes et/ou de dopage adaptés au type de transistor N ou P que l'on souhaite réal i ser. [0014] Avantageusement, la grille enrobante du premier transistor peut être prévue distincte et isolée de la grille enrobante du deuxième transistor. On peut dans ce cas polariser indépendamment l'une de l'autre les grilles des transistors superposés. Une grille commune aux deux transistors peut en variante être prévue. [0015] Selon un agencement avantageux de la grille du premier transistor, celle-ci comporte une portion verticale qui s'étend contre une première face latérale de la structure et en regard des premiers barreaux semi-conducteurs et des deuxièmes barreaux semiconducteurs, une zone isolante étant agencée entre une région de ladite portion verticale et ladite face latérale desdits deuxièmes barreaux. [0016] Selon un agencement particulier de la grille du deuxième transistor, celle-ci comporte une partie verticale qui s'étend contre une deuxième face latérale de la structure opposée à ladite première face latérale et en regard des deuxièmes barreaux semiconducteurs. [0017] Selon un autre aspect, la présente invention concerne un procédé de réalisation d'un dispositif tel que défini précédemment. [0018] Selon un mode de réalisation du procédé, la structure semi-conductrice peut être formée par gravure d'un empilement comportant une alternance de couches semiconductrices et de couches sacrificielles, lesdits un ou plusieurs premiers barreaux semi-conducteurs et lesdits un ou plusieurs deuxièmes barreaux semi-conducteurs étant réalisés à partir desdites couches semi-conductrices. [0019] Avantageusement, l'empilement comporte : - une partie inférieure avec au moins une couche semi-conductrice et au moins une première couche sacrificielle ; - une partie supérieure avec au moins une couche semi-conductrice et au moins une deuxième couche sacrificielle ; - au moins une couche de séparation entre la partie inférieure et la partie supérieure, ladite couche de séparation ayant une épaisseur supérieure auxdites première et deuxième couches sacrificielles. [0020] Selon un mode de réalisation avantageux, la formation desdits premiers bloc et deuxième bloc, de source et de drain du premier transistor peut comprendre : - former des régions sacrificielles de part et d'autre d'une partie inférieure de la structure, les régions sacrificielles étant agencées auxdites extrémités desdits un ou plusieurs premiers barreaux semi-conducteurs ; - former des blocs isolants sur les régions sacrificielles tout en préservant une zone latérale des régions sacrificielles dévoilée ; - retirer les régions sacrificielles de sorte à former des cavités sous les blocs isolants et dévoiler lesdites extrémités desdits un ou plusieurs premiers barreaux semiconducteurs ; - faire croitre par épitaxic des blocs de matériau semi-conducteur dans lesdites cavités. [0021] La formation desdits troisième bloc et quatrième bloc, de source et de drain du deuxième transistor peut quant à elle comprendre : - retirer une épaisseur desdits blocs isolants de part et d'autre d'une partie supérieure de la structure et dévoiler lesdites extrémités desdits un ou plusieurs deuxièmes barreaux semi-conducteurs, le retrait de ladite épaisseur étant effectué de sorte à libérer des espaces des extrémités desdits un ou plusieurs deuxièmes barreaux semiconducteurs ; - faire croitre par épitaxie des blocs de matériau semi-conducteur dans lesdits espaces. [0022] Le procédé peut comprendre en outre, après formation du premier et deuxième bloc du premier transistor et du troisième bloc et quatrième bloc du deuxième transistor, la formation d'éléments conducteurs de contact de source et de drain pour le premier transistor. Pour cela, le procédé peut comprendre : - former des trous à travers le troisième bloc et le quatrième bloc du deuxième transistor, les trous dévoilant respectivement le premier bloc et le deuxième bloc ; - former une gaine isolante sur des parois verticales des trous, puis ; - déposer du matériau conducteur dans les trous. [0023] On peut également prévoir de réaliser des éléments conducteurs de contact de source et de drain pour le deuxième transistor. Avantageusement, le procédé peut comprendre alors, après formation de la gaine isolante et préalablement au remplissage des trous par ledit matériau conducteur, des étapes de : - bouchage des trous par un matériau donné ; -réalisation de deuxièmes trous dévoilant respectivement le troisième bloc et le quatrième bloc du deuxième transistor ; - retrait dudit matériau donné, le dépôt dudit matériau conducteur étant ensuite effectué dans lesdits trous et lesdits deuxièmes trous. [0024] Selon un mode de réalisation, la grille du premier transistor peut être réalisée par : - formation d'un bloc sacrificiel contre une région inférieure de la structure, le bloc sacrificiel étant agencé contre le ou les premiers barreaux semi-conducteurs ; - formation d'au moins un bloc isolant sur ledit bloc sacrificiel ; - formation d'un puit à travers le bloc isolant de sorte à dévoiler le bloc sacrificiel tout en préservant une zone dudit bloc isolant contre une région supérieure de la structure dans laquelle se situent) le ou les deuxièmes barreaux semi-conducteurs ; - retrait du bloc sacrificiel par gravure à travers le puit, de sorte à dévoiler le ou les premiers barreaux semi-conducteurs ; - réalisation d'une gravure sélective de la ou les couches sacrificielles par rapport aux premiers barreaux semi-conducteurs dudit empilement ; - dépôt d'un diélectrique de grille et d'un matériau de grille dans le puit. [0025] La grille du premier transistor peut être apte à s'étendre contre une première face latérale de la structure. Dans ce cas, la formation de ladite grille du deuxième transistor peut avantageusement comprendre, dans cet ordre : - former un trou d'accès à travers une couche isolante disposée contre une deuxième face latérale de la structure opposée à ladite première face latérale, le trou d'accès dévoilant une région supérieure de la structure dans laquelle se situc(nt) le ou les deuxièmes barreaux semi-conducteurs ; - réaliser dans ledit trou d'accès une gravure sélective des couches sacrificielles par rapport aux couches semi-conductrices dudit empilement ; - déposer un diélectrique de grille et un matériau de grille dans le trou d'accès. Brève description des dessins [0026] La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : [0027] [fig.1A] [0028] [fig.1B] [0029] [fig.1C] [0030] [fig.1D] [0031] [fig.1E] servent à illustrer un exemple de réalisation d'un dispositif à transistors su- perposés tel que mis en oeuvre suivant l'invention ; [0032] [fig.2] sert à illustrer un exemple de réalisation avec plusieurs transistors juxtaposés et répartis sur deux niveaux ; [0033] [fig.3A] [0034] [fig.3B] 6 [0035] [fig.3C] servent à illustrer un exemple de réalisation d'empilement à partir duquel les régions de canal respectives des transistors superposés sont aptes à être formés ; [0036] [fig.4À] [0037] [fig.4B] [0038] [fig.4C] [0039] [fig.4D] servent à illustrer un exemple de réalisation d'espaccurs internes isolants ; [0040] [fig.SÀ] [0041] [fig.SB] [0042] [fig.SC] [0043] [fig.SD] [0044] [fig.SE] [0045] [fig.SF] [0046] [fig.SG] [0047] [fig.SH] [0048] [fig.ST] [0049] [fig.SJ] [0050] [fig.SK] [0051] [fig.SL] [0052] [fig.SM] [0053] [fig.SN] [0054] [fig.50] [0055] [fig.5P] [0056] [fig.5Q] [0057] [fig.5R] [0058] [fig.5S] [0059] [fig.5T] servent à illustrer un exemple de réalisation de régions de source et de drain pour chacun des transistors superposés ; [0060] [fig.6A] [0061] [fig.6B] [0062] [fig.6C] [0063] [fig.6D] [0064] [fig.6E] [0065] [fig.6F] [0066] [fig.6G] servent à illustrer un exemple de réalisation d'éléments de contacts de source et de drain pour chacun des transistors superposés ; [0067] [fig.7A] [0068] [fig.7B] [0069] [fig.7C] 7 [0070] [fig.7D] [0071] [fig.7E] [0072] [fig.7F] [0073] [fig.7G] [0074] [fig.7H] [0075] [fig.7T] servent à illustrer un exemple de réalisation d'une grille enrobante pour un transistor de niveau inférieur parmi lesdits transistors superposés ; [0076] [fig.8A] [0077] [fig.8B] [0078] [fig.8C] [0079] [fig.8D] servent à illustrer un exemple de réalisation d'une grille enrobante pour un transistor de niveau supérieur parmi lesdits transistors superposés ; [0080] Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. [0081] Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. [0082] En outre, dans la description ci-après, des termes qui dépendent de l'orientation d'une structure, tels que « avant », « arrière », « supérieure », « inférieure », « latérale », « gauche », « droite » etc. s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. [0083] EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS [0084] On se réfère à présent aux figures 1A-1E donnant différentes vues en 3 dimensions d'un dispositif à transistors superposés tel que mis en oeuvre suivant un mode de réalisation particulier de la présente invention. [0085] Comme on peut le voir tout d'abord sur la vue en coupe AA' (coupe indiquée sur la figure 1B) de la figure 1A, le dispositif repose sur un substrat 1 qui peut être par exemple un substrat massif (« bulk » selon la terminologie anglo-saxonne) ou de type semi-conducteur sur isolant et comporte un transistor T, d'un premier type, dans cet exemple de type N. La structure de canal de ce transistor T, est formée de k (avec k > 1) barreaux semi-conducteurs Sa, 5b (k est égal à 2 barreaux clans l'exemple de réalisation particulier illustré) encore appelés « nano-fils » ou « nano-poutres » ou membranes » et qui ont typiquement une forme parallélépipédique. [0086] Un autre transistor T2 d'un deuxième type, dans cet exemple de type P, est agencé au-dessus du premier transistor T1 et a quant à lui une région de canal formée de m (avec m > 1 et qui peut être différent de k) ban-eau(x) 5c, 5d. [0087] Le ou les barreaux semi-conducteurs Sa, 5b du premier transistor Ti et le ou les baneaux 5c, 5d du deuxième transistor T,, par exemple à base de silicium, sont ici formés dans une même structure dotée de barreaux semi-conducteurs, superposés et de 8 préférence alignés. Cela constitue un gain de place et peut permettre d'améliorer la densité d'intégration par rapport à un dispositif à transistors ayant une structure de canal semblable niais dans lequel le transistor N et le transistor P sont juxtaposés. [0088] Le transistor TI du niveau inférieur est muni d'une grille 91 dite « enrobante » dans la mesure où elle s'étend contre une face supérieure FS des harrcaux Sa, 5h, contre une face inférieure FT des barreaux Sa, 5h opposée à la face supérieure, ainsi que contre au moins une face latérale des barreaux Sa, 5h. La grille 91 enrobante s'étend d'un côté de la structure à harrcaux superposé, dans l'exemple de réalisation illustré du côté droit et contre la face latérale droite des harrcaux Sa, 5h. [0089] Le transistor T, du niveau supérieur est également muni d'une grille 92 enrobante qui s'étend contre une face supérieure des barreaux 5c, 5d, contre une face inférieure des barreaux 5c, 5d ainsi que contre au moins une face latérale des barreaux 5c, 5d. Pour permettre un gain de place, la grille 92 du transistor T, supérieur s'étend d'un côté opposé de la structure à celui contre laquelle la grille 91 du transistor T, s'étend. Ainsi, dans l'exemple de réalisation illustré, la grille 92 du côté gauche et contre une face latérale gauche FLG des barreaux 5c, 3d, autrement dit une face opposée à celle contre laquelle la grille 91 du transistor inférieur s'étend. [0090] Un tel agencement des grilles 91, 92 permet d'obtenir un contrôle électrostatique amélioré et de maintenir un fort niveau de courant dans les régions de canal respectives des transistors T, et Ti tout en limitant l'encombrement. [0091] Un tel agencement permet également de prévoir des transistors Tl, T, avec des grilles 91, 92 indépendantes l'une de l'autre et qui peuvent éventuellement ne pas être connectée entre elles. Ainsi, dans l'exemple de réalisation particulier illustré, la grille 91 du transistor T, du bas est distincte et isolée de la grille 92 du transistor Ti du haut. [0092] Pour permettre de polariser les grilles 91, 92, celles-ci comportent des portions verticales 91b, 92b respectives qui s'étendent vers le haut de la structure, autrement dit à l'opposé du substrat 1. [0093] Avantageusement, le transistor T, peut être également doté de blocs 51, 52 respec- tivement de source et de drain distincts des blocs 53, 54 respectivement de source et de drain du deuxième transistor T2. Les régions de source et drain du transistor T, de niveau inférieur peuvent être ainsi polarisées indépendamment de celles du transistor T 2 de niveau supérieur. Ainsi, un bloc de source ou de drain est typiquement séparé du bloc de drain ou de source de niveau supérieur qui est situé au-dessus, de préférence par l'intermédiaire d'au moins une zone isolante. [0094] Les blocs de source et de drain 51, 52 disposés aux extrémités des barreaux semi- conducteurs Sa, Sb sont typiquement formés d'un matériau semi-conducteur qui peut être différent de celui des barreaux Sa, Sb et est de préférence dopé. [0095] Par exemple, les blocs de source et de drain 51, 52 peuvent être à base de silicium 9 Germanium dopé au Bore (SiGe : B) pour un transistor de type P. [0096] Les blocs de source et de drain 53, 54 disposés aux extrémités des barreaux semi- conducteurs 5c, 5d peuvent être également formés d'un matériau semi-conducteur dopé, par exemple du silicium dopé au phosphore (Si : P) pour un transistor de type N. [0097] Pour les deux transistors TI, T2 des cspaccurs isolants 31 internes sont prévus afin d'isoler les grilles des blocs de source et de drain. [0098] Pour permette de prendre des contacts sur les blocs 51, 52 de source et de drain du transistor TI inférieur, des éléments conducteurs 71, 72, typiquement en métal, traversent les blocs 53, 54 de source et de drain du transistor T, de niveau supérieur. Les éléments conducteurs encore appelés plots 71, 72 sont entourés sur au moins une portion traversant les blocs 53, 54 de source et de drain du transistor T, d'une gaine ou enveloppe isolante 70, par exemple en nitrure de silicium. Cela permet de réaliser un contact sur le bloc de source ou de drain du transistor de niveau inférieur TI indépendant du bloc de source ou de drain du transistor supérieur qu'il traverse, autrement dit sans être connecté électriquement à ce bloc de niveau supérieur qu'il traverse. Un tel agencement permet également d'améliorer l'encombrement du dispositif. [0099] D'autres éléments ou plots conducteurs 73, 74, verticaux typiquement en métal permettent de prendre contact sur les blocs 53, 54 de source et de drain du transistor T, de niveau supérieur. Dans cet exemple de réalisation les éléments ou plots conducteurs 73, 74, du transistor de niveau inférieur sont ainsi distincts et isolés des éléments ou plots conducteurs 71, 72 du transistor de niveau supérieur. [0100] L'exemple de réalisation qui est représenté sur les figures 1A-1E prévoit une structure avec 4 nano-fils semi-conducteurs superposés et 2 nano-fils par transistor. Pour augmenter le niveau de courant par unité de surface, il est possible d'augmenter le nombre de nano-fils empilés. Il est également possible, comme suggéré plus haut, de prévoir un nombre de nano-fils différents entre les deux transistors superposés. Par ailleurs, dans cet exemple, un transistor de type P est situé sous un transistor de type N. Il est également possible de prévoir une configuration inverse dans laquelle le transistor de type N est situé sous le transistor de type P. [0101] Dans l'exemple de réalisation particulier illustré sur la figure 2, outre les transistors dont la structure a été décrite précédemment, d'autres transistors T1, T4 de types différents, par exemple P et N superposés sont prévus. Les transistors T3, T4 sont ici également pourvus de blocs semi-conducteurs de source et drain distincts. Un transistor T3 de niveau inférieur partage avec le transistor TI un bloc semi-conducteur de source ou de drain commun. Les transistors T3, T4 sont également pourvus de régions de canal réalisées dans une structure à barreaux semi-conducteurs disposés les uns au-dessus. Cette structure peut avoir été réalisée dans un même empilement de couches que celle comportant les barreaux 3a, 5b, 5c, 3d formant les régions de canal respectives des transistors TI, T2. [0102] Un exemple de procédé de réalisation d'un dispositif à transistors superposés du type de l'un ou l'autre de ceux décrits précédemment va à présent être décrit en liaison avec les figures 3A-3C, 4A-4D, 3A-3T, 6A-6G, 7A-71, 8A-8D. [0103] Un matériau de départ possible pour cet exemple de procédé est sous forme d'un substrat 1 de type semi-conducteur sur isolant, par exemple de type SiGeOl (silicium germanium sur isolant), qui comprend une couche de support 2 semi-conductrice, une couche isolante 3 et qui est disposée sur et en contact de la couche de support 2 et une couche semi-conductrice superficielle 4 disposée sur et en contact de la couche isolante 3. [0104] La couche semi superficielle 4 est en un premier matériau semi-conducteur qui, dans cet exemple, peut être du silicium germanium. Une telle couche superficielle 4 peut être par exemple mise en oeuvre à partir d'un substrat de type SOI (silicium sur isolant) doté d'une couche superficielle en silicium que l'on vient enrichir en Germanium. [0105] La couche isolante 3 du substrat peut être en particulier une couche de type BOX (BOX pour « Burricd Oxide ») à hase d'un isolant tel que du Si0o. Une couche de BOX d'épaisseur ex comprise par exemple entre 20 nm et 145 nm peut être prévue. [0106] D'autres couches sont ensuite formées sur la couche semi-conductrice 4 superficielle de sorte à réaliser un empilement qui comporte une alternance de couches sacrificielles 4 et de couches semi-conductrices 5 (figure 3A). Dans l'exemple de réalisation particulier illustré sur la figure 3A, la couche semi-conductrice superficielle 4 du substrat est amenée à servir de couche sacrificielle. [0107] L'empilement est composé d'une partie inférieure 8a avec une ou plusieurs couche(s) sacrificielles 4 et une ou plusieurs couches semi-conductrices 5 prévues pour accueillir une région de canal d'un premier transistor. L'empilement est également composé d'une partie 8b supérieure avec une ou plusieurs couche(s) sacrificielles 4 et une ou plusieurs couches semi-conductrices 5 prévues pour former une région de canal d'un deuxième transistor disposée sur le premier transistor. [0108] Les couches sacrificielles 4 sont réalisées en un matériau apte à être gravé sélec- tivement vis-à-vis de celui des couches semi-conductrices 5, par exemple un premier matériau semi-conducteur 6. Dans le cas, par exemple, où les couches semiconductrices 5 sont en Si, les couches sacrificielles 4 peuvent être formées en Sil 'Ge' avec x par exemple compris entre 0.2 et 0.45. Pour permettre d'obtenir une bonne sélectivité de gravure du Sil xGex par rapport au Si on choisit de préférence une concentration en Ge supérieure ou égale à 30%. [0109] Une couche de séparation 4' est également prévue entre la partie inférieure 8a et la partie supérieure 8b de l'empilement. La couche de séparation 4' peut être prévue pour 11 réaliser une isolation entre la région de canal du transistor de niveau inférieur et la région de canal du transistor de niveau supérieur. La couche de séparation 4' peut être formée du même matériau que celui des couches sacrificielles 4 niais avec une épaisseur plus importante. Dans le cas où la couche de séparation 4' est en un matériau adapté pour mettre en contrainte celui de couches semi-conductrices 5 entre lesquelles elle se situe on limite de préférence l'épaisseur e' de manière à éviter une relaxation de ces couches 5. [0110] Par exemple, l'épaisseur e' peut être comprise entre 5 nm et 40 nm pour une couche 4' de Sio,Geo 3. [0111] Dans l'exemple de réalisation particulier illustré sur la figure 3C, la couche de sé- paration 4' est formée d'un empilement de plusieurs couches et en particulier comportant une couche semi-conductrice à base du deuxième matériau semi- conducteur 7 disposée entre des couches sacrificielles 4'1, 4', à hase du premier matériau semi-conducteur 6, ici servant de matériau sacrificiel. [0112] L'empilement qui, dans cet exemple de réalisation, est composé de couches semi- conductrices 4, 5 est typiquement formé par épitaxics successives ou épitaxic multicouches. Les couches 4 à hase du premier matériau semi-conducteur 6 peuvent avoir une épaisseur e.4 comprise par exemple entre 5 et 25 nanomètres, par exemple de l'ordre de 10 nm. Les couches 5, à hase du deuxième matériau semi-conducteur 7 peuvent être prévues avec une épaisseur cs comprise par exemple entre 5 et 25 nanomètres, par exemple de l'ordre de 10 nm. [0113] Une fois l'empilement réalisé, on forme un masque 10 sur cet empilement. Le masque 10 peut être composé d'un masque dur 12, par exemple en nitrure de silicium. On peut prévoir l'épaisseur du masque dur 12 en prévision d'étapes ultérieures de polissage CMP. Par exemple un masque dur 12 d'épaisseur comprise entre 30 nm et 150 nm peut être réalisé. Le masque 10 formé peut également comprendre une couche de protection 11 intercalée entre l'empilement semi-conducteur et le masque dur 12. Par exemple on prévoit une telle couche de protection 11 à base de HfO2 ou SiO2 et d'épaisseur de l'ordre de 3 nm à lOnm. [0114] La largeur du masque 10 est prévue en fonction de celle notée W de motifs que l'on souhaite réaliser dans l'empilement. [0115] On grave ensuite les couches 4, 5, 4', de préférence de manière anisotrope et de sorte à réaliser un empilement de barreaux 4a, Sa, 4b, 5b, 4', Sc, 4c, 5d, 4d encore appelés nano-fils. Les barreaux ont une largeur W qui peut être comprise par exemple entre plusieurs nanomètres et plusieurs dizaines de nm, par exemple de l'ordre de 25 nm. Dans l'exemple des figures 3B et 3C (donnant respectivement une vue en coupe transversale et une vue en perspective) W est mesurée dans une direction parallèle au plan principal du substrat. Le plan principal du substrat est défini comme un plan 12 passant par le substrat et parallèle au plan [O; x ; y ] d'un repère orthogonal [O; x ; z] donné sur les figures 3B et 3C. [0116] Après avoir défini la largeur de la structure de canal, on peut former des cspaccurs internes isolants. [0117] Pour cela, on effectue ensuite (figures 4A et 4B) un rétrécissement du masque dur 12, de sorte à réduire ses dimensions et notamment sa largeur (mesurée parallèlement à celle W des barreaux). Pour cela, on réalise typiquement une gravure isotrope, par exemple une gravure à l'aide de H3PO4 lorsque le masque dur 12 est en nitrure de silicium. Le rétrécissement effectué peut être de l'ordre de la taille d'espaccurs, par exemple de l'ordre de 10 nm. On obtient ainsi un masque dur de largeur W', par exemple de l'ordre de 15 nm. [0118] Puis (figure 4C), on réalise une gravure sélective partielle des barreaux 4a, 4b, 4c, et des couches sacrificielles 4'1, 4', dans l'empilement 4' formés à hase du premier matériau semi-conducteur 6. On réduit ainsi les dimensions latérales de ces barreaux 4a, 4h, 4c, 4d, tout en préservant les barreaux 5a, 5b, 5c, 5d formés à hase du deuxième matériau semi-conducteur 7. Dans le cas par exemple où le premier matériau semiconducteur 6 est à hase de silicium germanium, une solution acide à hase de HF+H202 peut être employée. On adapte la durée de gravure en fonction de la réduction de dimension souhaitée et avantageusement de sorte à réaliser une réduction des barreaux 4a, 4h, 4c, 4d en matériau sacrificiel correspondant à celle réalisée sur le masque du 12. [0119] La gravure sélective du premier matériau semi-conducteur 6 peut être réalisée de manière à obtenir des barreaux 4a, 4b, 4c, 4d à base du premier matériau semiconducteur de dimensions latérales (dimensions mesurées parallèlement au plan [O ;x ;y ]) sensiblement égales à celles du masque dur 12. Par « sensiblement égales », on entend ici qui diffèrent de moins de 10 nm. Ainsi, les barreaux 4a, 4b, 4c, 4d de dimensions réduites sont alignées avec le masque dur 12. [0120] On réalise ensuite (figure 4D) des bouchons isolants 21 encore appelés espaceurs internes autour des barreaux 4a, 4b, 4c, 4d à base du premier matériau semi-conducteur 6 dont les dimensions latérales ont été réduites précédemment. Ces bouchons isolants 21 viennent combler des espaces résultant du retrait partiel des barreaux 4a, 4b, 4c, 4d. Les bouchons isolants 21 peuvent être formés par dépôt puis gravure d'un matériau isolant habituellement utilisé pour réaliser des espaceurs tel que du nitrure de silicium ou bien d'un diélectrique « low-k » par exemple tel que le SiBCN ou SiOCN. La gravure du matériau isolant peut être réalisée par exemple à base de H3PO4 dilué. [0121] Après réalisation des espaceurs isolants internes, on peut former les blocs de source et de drain pour les transistors superposés. [0122] Pour cela, dans l'exemple de réalisation illustré sur la figure 5A, on forme avanta- 13 geusement une fine couche 23 de protection, de préférence isolante. Cette fine couche 23 est réalisée par exemple en oxyde de silicium TEOS, avec une épaisseur par exemple de l'ordre de 4 nm. [0123] Des régions sacrificielles sont ensuite réalisées. Ces régions sacrificielles sont destinées à définir des emplacements des blocs de source et de drain, en particulier pour le transistor inférieur, c'est-à-dire celui formé au niveau de la partie 8a inférieure de la structure à barreaux semi-conducteurs disposés les uns au-dessus des autres. [0124] La réalisation des régions sacrificielles peut comprendre le dépôt d'un matériau 25 par exemple tel que du polysilicium ou du silicium amorphe, puis un polissage, par exemple par CMP avec un arrêt sur le masque dur 12 (figure 5B). [0125] On forme ensuite des motifs dans le matériau 25 dont les dimensions mesurées paral- lèlement au plan principal du substrat (autrement dit un plan passant par le substrat et parallèle au plan [O ;x ;y]) correspondent dans cet exemple de réalisation, à l'épaisseur de la fine couche 23 près, sensiblement à celles que l'on souhaite conférer aux régions sacrificielles. [0126] Pour cela, on peut effectuer une lithographie à travers un masquage 26, par exemple à base de résine photosensible. Dans l'exemple de réalisation particulier illustré sur la figure SC, le masquage 26 est orienté orthogonalement aux barreaux pris dans le sens de leur longueur L et est prévu avec des dimensions, en particulier une largeur W, inférieure à la longueur L des barreaux de la structure. La structure n'est ainsi pas entièrement recouverte par le masquage 26 et des portions de la structure à barreaux empilés ne sont pas situées en regard du masquage 26. [0127] On réalise ensuite une gravure, de préférence anisotrope du matériau 25. Dans l'exemple illustré, sur la figure 5D, du fait du choix des dimensions et en particulier de celui de la largeur W2 du masquage 26, cette gravure permet ici, outre la formation de motifs pour former des régions 25', 25" dans le matériau 25, de retirer des portions de l'empilement et de réduire la longueur L des barreaux en gravant des portions d'extrémités respectives de ces barreaux. La gravure peut être réalisée par exemple à l'aide de HBr/02/C12/CF4 et peut être prolongée jusqu'à atteindre la couche isolante 3 du substrat. [0128] On forme ensuite des blocs isolants 27 d'encapsulation, de part et d'autre des régions 25', 25" et de la structure formée des barreaux empilés (figure 5E). La réalisation de ces blocs isolants 27 comprend le dépôt d'un matériau isolant, typiquement de l'oxyde de silicium SiO2, de manière à recouvrir la structure de barreaux empilés et les régions 25', 25", puis par polissage CMP de sorte à dévoiler le sommet de la structure qui, dans l'exemple illustré, est encore revêtu du masque dur 12 et des régions 25', 25". [0129] On réalise ensuite une gravure partielle des régions 25', 25". On retire en particulier une épaisseur autrement dit une hauteur (dimension mesurée parallèlement à l'axe z) 14 de matériau 25 au niveau de la partie supérieure 8h de la structure de barreaux empilés (figure 5F). Le matériau 25 est conservé au niveau de la partie inférieure Ra de la structure. Une épaisseur au moins égale à la hauteur h, (dimension donnée sur la figure 3B) à laquelle se situe la face supérieure du barreau 5b le plus élevé de la partie inférieure 8h dc la structure est typiquement conservée. Par exemple, l'épaisseur des régions 25', 25" peut être de l'ordre dc 55 nm. [0130] Dans le cas où le matériau 25 des régions 25', 25" est du polysilicium, cette gravure peut être réalisée par exemple à l'aide de TMAH ou TEAH. [0131] On réalise ensuite avantageusement une couche isolante 31 de séparation de sorte à recouvrir les régions 25', 25" ainsi que la structure à barreaux superposés (figure 5G). Cette couche isolante 31 est par exemple à hase de nitrure avec une épaisseur typiquement conforme. La couche isolante 31 a par exemple une épaisseur de l'ordre de 6nm. [0132] Des interstices formés par le retrait partiel d'une épaisseur des régions 25', 25" sont ensuite comblés par dépôt d'un matériau 33, afin de réaliser des blocs isolants 33a, 33h. Le matériau 33 est de préférence un matériau isolant choisi de manière à pouvoir être gravé de manière sélective vis-à-vis de celui de la couche isolante 31 dc séparation. Le matériau 33 peut être en particulier le même que celui des blocs isolants 27, par exemple à hase d'oxyde de silicium. Cc dépôt peut être suivi d'une étape de planarisation (CMP), de sorte à retirer la couche de séparation 31 isolante au niveau du sommet de la structure et dévoiler à nouveau le masque dur 12 (figure 5H). [0133] L'isolation de la structure ou cellule formée d'un transistor NMOS et d'un transistor PMOS est effectuée ensuite par une gravure de l'ensemble tout en protégeant à l'aide d'un masque 35 l'empilement et des parties des blocs isolants 27, des blocs de matériau isolant 33 et des régions 25', 25". Dans l'exemple de réalisation illustré sur les figures 5I-5.1, le masque 35 a une forme rectangulaire et recouvre entièrement la structure servi-conductrice empilée. La gravure peut être réalisée jusqu'à atteindre la couche isolante 3 du substrat, et permette d'accéder aux régions 25', 25", en particulier à une zone latérale 25a de ces régions 25', 25". [0134] On effectue ensuite une gravure sélective des régions 25', 25" de matériau 25 de sorte à libérer des cavités 41, 42 situées sous les blocs isolants 33a, 33b (figure 5K et 5L donnant respectivement une vue en perspective et une vue en perspective partielle et selon une coupe BB'). Lorsque le matériau 25 est du polysilicium, cette gravure sélective peut être réalisée par exemple à l'aide de TMAH ou TEAH. [0135] Dans le cas où une fine couche 23 de protection tapisse la structure, cette couche 23 est également retirée. Les cavités 41, 42 dévoilent alors des extrémités des premiers barreaux semi-conducteurs 5a, 5b, au niveau de la partie inférieure de la structure. La couche de séparation 31 forme une paroi supérieure de ces cavités 41. 42 et permet ainsi de délimiter précisément les cavités 41, 42. [0136] On fait ensuite croitre par épitaxic un matériau semi-conducteur 48 dans les cavités 41, 42. Le matériau semi-conducteur 48 est avantageusement dopé in situ lors de l'étape de croissance par épitaxic. La croissance du matériau semi-conducteur 48 permet de former des blocs 51, 52 de source et de drain pour le transistor de niveau inférieur. Le matériau 48 peut être par exemple du SiGe : B, en particulier dans le cas où le transistor de niveau inférieur est de type PMOS. Les autres parties de la structure sont quant à elles protégées lors de l'épitaxie, ce qui permet de ne faire croitre du matériau semi-conducteur qu'au niveau de la partie inférieure de la structure. [0137] On peut ensuite former des blocs de source et de drain pour le transistor de niveau supérieur. [0138] Pour cela, on peut déposer au préalable une couche isolante 57, par exemple à base d'oxyde de silicium, de sorte à recouvrir et protéger les blocs 51, 52 de source et de drain du transistor de niveau inférieur (figure 5N). Le dépôt peut être suivi d'une planarisation CMP. [0139] On retire ensuite une épaisseur des blocs 33a, 33b de matériau isolant 33 agencés de part et d'autre d'une partie supérieure 8h de la structure. Pour effectuer ce retrait, une méthode illustrée sur les figures 50-5R comprend la formation d'un masquage 58. Ce masquage peut être réalisé à partir d'une résine résolvante par photolithographie doté d'ouvertures 59a, 59h situées de part et d'autre de la structure (figure 50), et un retrait par gravure d'une couche de matériau isolant 33 à travers les ouvertures 59a, 59b. On libère ainsi des espaces 61a, 61b de part et d'autre de la structure et qui sont situés dans cet exemple de réalisation au-dessus et en regard respectivement des blocs de source 51 et de drain 52 du transistor inférieur (figure 5P). La gravure du matériau isolant 33 peut être réalisée par exemple à l'aide de C4F10, et de sorte à conserver des portions 33' de matériau isolant entre les blocs 51, 52 de source et de drain et les espaces 61a, 61b. [0140] Puis, dans le cas où une couche de séparation 31 a été réalisée, on retire cette couche dans les espaces 61a, 61b (figure 5Q). Ce retrait est par exemple effectué à l'aide de EL PO4 diluée (100°C) lorsque la couche de séparation 31 est en nitrure de silicium. [0141] Dans le cas où la partie supérieure 8b de la structure est également recouverte de la fine couche 23 de protection, on retire ensuite également cette fine couche 23 de protection dans les espaces 61a, 61b. Ce retrait est par exemple effectué à l'aide de solution à base de HF lorsque la couche de séparation 23 de protection est en oxyde de silicium TEOS. [0142] Les espaces Gla, Glb dévoilent alors des extrémités des deuxièmes barreaux semi- conducteurs 5c, 5d, au niveau de la partie supérieure 8b de la structure. [0143] On fait ensuite croitre par épitaxie (figure 5S) un matériau semi-conducteur 64 dans 16 les espaces 61a, 61b. Le matériau semi-conducteur 64 peut être dopé in situ lors de l'étape de croissance par épitaxie. La croissance du matériau semi-conducteur 56 permet de former des blocs semi-conducteurs 53, 54 de source et de drain pour le transistor de niveau supérieur. Le matériau 64 peut être par exemple du Si : P, en particulier dans le cas où le transistor de niveau supérieur est de type NMOS. Les autres parties de la structure sont quant à elles protégées lors de l'épitaxic. [0144] On peut ensuite déposer une couche isolante 65, par exemple à hase d'oxyde de silicium, de sorte à recouvrir et protéger les blocs 53, 54 de source et de drain du transistor de niveau supérieur. Ce dépôt est typiquement suivi d'une planarisation CMP avec arrêt sur le masque dur 12 (figure 5T). [0145] Un exemple de procédé de réalisation d'éléments de contact pour les blocs de source et de drain des transistors superposés va à présent être décrit en liaison avec les figures 6A-6F. [0146] On forme tout d'abord des trous 69a, 69h à travers le bloc 53 semi-conducteur de source et le bloc semi-conducteur 54 de drain du transistor de niveau supérieur, dont le fond atteint respectivement le bloc 51 de source et le bloc 53 de drain du transistor de niveau inférieur. [0147] Pour cela, on peut, comme illustré sur la figure 6A, réaliser un masque 68 par exemple à hase d'une résine résolvante (lithographie conventionnelle) comportant des ouvertures à travers lesquelles on effectue une gravure pour former les trous 69a, 69h. Cette gravure peut être réalisée avec un arrêt sur la couche isolante 31 de séparation, par exemple en nitrure de silicium. Lorsque cette couche isolante 31 de séparation est présente, on la retire ensuite de manière à dévoiler les blocs semi-conducteurs 51, 53 de source et de drain. [0148] Ce retrait est typiquement réalisé à l'aide de C4F6/On lorsque la couche de séparation 31 est en nitrure de silicium (figure 6B). [0149] On dépose (figure 6C) ensuite un matériau isolant 70 dans les trous 69a, 69b. Le matériau isolant 70 peut être le même que celui de la couche de séparation 31, par exemple en nitrure de silicium. Ce matériau isolant 70 permet de réaliser une enveloppe isolante ou une gaine isolante au niveau des parois verticales du trou. Une telle gaine isolante d'épaisseur comprise par exemple entre 2nm et lOnm, est prévue pour permettre d'isoler les contacts que l'on souhaite réaliser avec les blocs de source et de drain du transistor du bas. des blocs de source et de drain du transistor du haut et qui sont amenés à être traversés par ces contacts. [0150] Une gravure anisotrope, par exemple à l'aide de CH3F / 02 / He / CI-L lorsque le matériau 70 est en nitrure de silicium, peut être ensuite réalisée afin de retirer ce matériau 70 au fond des trous 69a, 69b et dévoiler les blocs semi-conducteurs 51, 52 (figure 6D). Une telle gravure peut également être réalisée en dehors de l'embouchure 17 des trous. [0151] On peut ensuite procéder au remplissage des trous 69a, 69h par un matériau conducteur par exemple métallique et à hase de TiN et de tungstène que l'on vient ensuite planariscr. Selon un mode de réalisation particulier illustré sur les figures 6E-6G, où l'on souhaite former le matériau conducteur des contacts de blocs de source et drain du transistor inférieur en même temps que celui de contacts de source et de drain du transistor supérieur, on effectue ensuite un bouchage des trous 69a, 69h par un matériau 75 donné, par exemple tel que du TiN et tungstène. [0152] On ménage ensuite une ouverture dans ce matériau 75, qui s'étend en regard et de la structure et des blocs semi-conducteurs 53, 54 du transistor supérieur. On réalise ensuite une gravure à travers cette ouverture pour réaliser des trous 76a, 76h dévoilant respectivement le bloc semi-conducteur 53 de source et le bloc semi-conducteur 54 de drain du transistor de niveau supérieur. Les trous 76a, 76h peuvent être effectués par lithographie (résine résolvante) en particulier lorsqu'il s'agit de graver la couche isolante 65 typiquement en oxyde de silicium. [0153] On effectue ensuite un retrait sélectif dudit matériau donné afin de déboucher les trous 69a, 69h et dévoiler à nouveau les blocs semi-conducteurs 51, 52. Un tel retrait peut être effectué par exemple à l'aide de C4F6/0n. [0154] Puis, on réalise un dépôt de matériau conducteur 78, par exemple du TiN et W, dans les trous 69a, 6% et 76a, 76h. Le métal est ensuite planarisé. Les trous 69a, 6% remplis de matériau conducteur 78 dont les fonds respectifs dévoilent les blocs semiconducteurs 51, 52 forment des éléments de contact 71, 72 de source et de drain du transistor de niveau inférieur. Les trous 76a, 76b remplis de matériau conducteur 78 dont les fonds respectifs dévoilent les blocs semi-conducteurs 51, 52 forment des éléments de contact 73, 74 de source et de drain du transistor de niveau supérieur (figure 6G). [0155] Un exemple de procédé de réalisation d'une grille enrobante pour le transistor de niveau inférieur va à présent être donné en lien avec les figures 7A-71. [0156] On réalise tout d'abord un masque 81 par exemple à base d'une lithographie pour former une ouverture 82 qui s'étend dans une direction suivant un axe longitudinal de la structure et est disposée en regard d'une face de la structure empilée (figure 7A). À travers cette ouverture 82, on effectue une gravure pour réaliser un trou 83 qui s'étend contre une face de la structure empilée, de préférence sur toute sa hauteur (figure 7B). Cette gravure peut être réalisée à travers l'un de blocs isolants 27 en s'arrêtant sur la couche isolante 3 du substrat. Par exemple, pour une gravure d'oxyde de silicium on peut utiliser du C4F6/0,. [0157] On remplit ensuite le trou d'un matériau 85 de préférence apte à être retiré sélec- tivement vis-à-vis de celui des blocs isolants (figure 7C). Le matériau 85 de rem- 18 plissage du trou 83 peut être par exemple du polysilicium, en particulier lorsque le trou est entouré d'oxyde de silicium. Après dépôt du matériau 85, on effectue typiquement une étape de planarisation CMP avec un arrêt sur l'oxyde de silicium. [0158] On réalise ensuite une gravure de sorte à retirer une portion supérieure de matériau 85 dans le trou 83. On retire en particulier une épaisseur autrement dit une hauteur (dimension mesurée parallèlement à l'axe z) de matériau 85 au niveau de la partie supérieure 81, de la structure de barreaux empilés jusqu'à atteindre la couche de séparation 4'. Une partie 85' du matériau 85 est conservée au niveau de la partie inférieure 8a de la structure et forme ainsi un bloc sacrificiel. Dans l'exemple de réalisation illustré sur la figure 7D, le retrait du matériau 85 est avantageusement réalisé de sorte que le sommet ou la face supérieure du bloc 85 sacrificiel est situé au niveau de la couche sacrificielle 4' et plus particulièrement au niveau de la couche sacrificielle 4', située sous la couche semi-conductrice 5', de l'empilement formant la couche de séparation 4'. [0159] On réalise ensuite un bloc isolant sur le bloc sacrificiel 85'. [0160] Pour cela, on dépose typiquement un matériau isolant 86 dans le trou 83. Le matériau isolant 86 est par exemple de l'oxyde de silicium (figure 7E). Le dépôt de matériau isolant 86 peut être suivi d'une étape de planarisation CMP avec arrêt sur le masque dur. On forme ensuite un masque 87 par lithographie comportant une ouverture 88, située en regard du bloc sacrificiel 85', mais qui est décalée de l'ouverture 83 précédemment réalisée pour former ce bloc 85'. [0161] On effectue ensuite une gravure du matériau isolant 86 à travers l'ouverture 88, de sorte à former un puit 89 à travers le matériau isolant 86. Ce puit 89 dévoile le bloc sacrificiel 85' et est réalisé tout en préservant une zone 86a de matériau isolant 86a contre une région supérieure 8b de la structure dans laquelle se situe(nt) les deuxièmes barreaux semi-conducteurs 5c, 5d (figure 7F). [0162] On retire ensuite le bloc sacrificiel 85' par gravure dans le prolongement du puit 89. Une telle gravure permet de dévoiler les barreaux semi-conducteurs Sa, 5b appartenant à la région inférieure 8b de la structure. Une gravure sélective vis-à-vis de l'oxyde de silicium est réalisée à l'aide par exemple de TMAH ou TEAH lorsque le bloc sacrificiel 85' est en polysilicium. [0163] On effectue ensuite, dans le prolongement d'un volume laissé libre par le bloc sa- crificiel 85' et situé lui-même dans le prolongement du puit 89, un retrait sélectif de la ou les couches sacrificielles 4 par rapport aux couches semi-conductrices 5. Ainsi, une gravure sélective du premier matériau semi-conducteur 6 vis-à-vis du deuxième matériau semi-conducteur 7 est effectuée. Les barreaux semi-conducteurs Sa, 5b de la partie inférieure 8b dudit empilement sont conservées tandis que les couches sacrificielles dévoilées par ledit volume laissé libre suite au retrait du bloc sacrificiel 85' 19 sont quant à eux retirées (figure 7H). [0164] On dépose ensuite un diélectrique de grille et au moins un matériau de grille conducteur dans le puit 89 de sorte à combler le volume laissé libre par le retrait du bloc sacrificiel ainsi que les espaces au-dessus et au-dessous des barreaux 5a, 5h de matériau semi-conducteur 7. On forme ainsi une grille enrobante 91 tel qu'illustrée sur la figure 71 pour le transistor de niveau inférieur. [0165] Un exemple de procédé de réalisation d'une grille enrobante pour le transistor de niveau supérieur va à présent être donné en lien avec les figures 8A-8D. Dans l'exemple de réalisation illustré, la grille du transistor de niveau supérieur est réalisée après la grille du transistor de niveau inférieur. L'ordre de ces étapes peut être toutefois en variante inversé dans la mesure où les grilles sont ici formées sur des faces distinctes et opposées l'une de l'autre de la structure. [0166] On réalise tout d'abord un masque 93 typiquement par lithographie et à hase de résine résolvante comportant une ouverture 94 qui s'étend en regard d'une face de la structure empilée (figure 8A). À travers cette ouverture 94, on effectue ensuite une gravure pour réaliser un trou 95 qui s'étend dans le prolongement de l'ouverture 94 contre une face de la structure empilée. Puis, on retire le masque 93 (figure 8B). La gravure du trou 95 est ici réalisée à travers l'un de blocs isolants 27. [0167] On effectue ensuite, dans le prolongement du trou 95, un retrait sélectif de la ou les couches sacrificielles 4 par rapport aux couches semi-conductrices 5. Ainsi, les barreaux semi-conducteurs 5c, 5d de la partie inférieure dudit empilement sont conservées tandis que les couches sacrificielles dévoilées par le trou 95 sont retirées en réalisant une gravure sélective du premier matériau semi-conducteur 6 vis-à-vis du deuxième matériau semi-conducteur 7 (figure 8C). [0168] On dépose ensuite un diélectrique de grille et au moins un matériau de grille conducteur dans le trou 95 de sorte à combler les espaces au-dessus et au-dessous des barreaux 5a, 5b de matériau semi-conducteur 7. On forme ainsi une grille enrobante 92 telle qu'illustrée sur la figure 8D pour le transistor de niveau supérieur. [0169] Le procédé de réalisation a été décrit avec un empilement dans lequel les couches sa- crificielles sont en matériau semi-conducteur. D'autres couples de matériaux peuvent être également prévus. Par exemple, le multicouche Si/SiGe peut être remplacé par un multi-couches comportant une alternance de couches isolantes et de couches semiconductrices. Un tel empilement peut être par exemple formé par épitaxie de couches sacrificielles en CaF2 et de couches semi-conductrices en Si ou bien de couches sacrificielles en CaSrF2 et de couches semi-conductrices SiGe ou de couches sacrificielles en spinelle (MgAl2O4)) et de couches semi-conductrices en Si. Dans ce cas, une gravure sélective de la couche sacrificielle peut être réalisée par attaque chimique par exemple à l'aide de HNO3 ou d'un plasma dI120 lorsqu'il s'agit de graver le CaF2. Des exemples de réalisation de tels empilements sont donnés dans le document « Si-Gate CMOS Devices on a Si/CaF2/Si Structure », de H. Onoda et al., IEEE Trans. Electron Devices, vol ED34-1 1, p. 2280 (1987), et « CHARACTERISTICS OF MOSFET PREPARED ON Si/MgO.A1203/Si02/Si STRUCTURE », de Y. Hokari et al., Tech. Digest IEDM, p. 368 (1983). 21 [Revendication I] [Revendication 2] [Revendication 3]