FR 3091782 A1 20200717 FR 1900222 A 20190110 Description Titre de l'invention : CIRCUIT DE DETECTION DE DONNEE PREDOMINANTE DANS UNE CELLULE MEMOIRE [0001] DOMAINE TECHNIQUE ET ÉTAT DE LA TECHNIQUE ANTÉRIEURE [0002] La présente demande concerne le domaine technique des circuits mémoires, en par- ticulier ceux dotés de points mémoire comprenant un ou plusieurs ports de lecture complémentaires et auxiliaires permettant (l'effectuer une lecture sur un point mémoire sans en affecter le contenu. Elle s'applique notamment aux mémoires SRAM pour (« Static Random Access Memory »). [0003] De façon classique un dispositif de calcul numérique tel que par exemple un micro- processeur est doté d'une mémoire interne et d'une unité arithmétique et logique (ALU) adaptée à la mise en oeuvre des opérations arithmétiques et/ou logiques de hase pour traiter des données contenues dans la mémoire interne. [0004] Pour permettre d'augmenter la vitesse de certains traitements de données et/ou limiter la consommation énergétique liée à ces traitements, des dispositifs de calcul en mémoire (en anglais « In Memory Computing »), formés d'un circuit mémoire adapté pour mettre en oeuvre des opérations de calculs sont apparus. [0005] 11 se pose le problème de trouver un nouveau dispositif mémoire adapté pour réaliser l'investigation du contenu d'un ensemble de cellules mémoires durant une opération de lecture. Exposé de l'invention 100061 Selon un aspect, la présente demande concerne un dispositif mémoire comprenant une matrice de cellules mémoires, la matrice étant dotée d'au moins une première colonne de cellules dans laquelle chacune desdites cellules comprend : - au moins un premier noeud de stockage pour stocker une donnée logique en particulier '1' ou '0', dont la valeur correspond à celle d'au moins un potentiel au premier noeud de stockage, - au moins un port de lecture pour lorsqu'il est activé, transmettre le potentiel du premier noeud de stockage à une première ligne de bit partagée par les cellules de la première colonne de cellules, le dispositif étant doté en outre d'un circuit de détection, encore appelé circuit de test configuré pour, lors d'une opération de lecture, effectuer une phase de test pour indiquer si la proportion de cellules dans ladite colonne stockant une même donnée logique, en particulier un '1' logique, est supérieure ou non à au moins un seuil prédéterminé, ledit circuit de test comprenant : - un premier noeud de lecture couplé à une extrémité de la première ligne de bit, 2 - un deuxième noeud de lecture couplé à une extrémité d'une deuxième ligne de hit, la deuxième ligne de bit étant associée à une pluralité de deuxièmes noeuds de stockage d'information logique, lesdits deuxièmes noeuds de stockage étant configurés de sorte à stocker tous la même information logique ou appartenant respectivement auxdites cellules de ladite première colonne et étant des noeuds de stockage complémentaires desdits premiers noeuds, ledit circuit de test étant configure pour : - activer concomitamment k ports de lecture respectifs d'un nomhre k de cellules de ladite première colonne tout en activant simultanément k autres ports de lecture d'un nomhre k correspondant de deuxièmes noeuds de stockage auxquels ces autres ports de lecture sont associés, pour entrainer une décharge de la première ligne de hit et une décharge de la deuxième ligne de hit et en conséquence une variation de potentiel audit premier noeud de lecture et au deuxième noeud de lecture puis, après une durée prédéterminée, en fonction de la différence de potentiels entre ledit premier noeud de lecture et ledit deuxième noeud de lecture : - produire au moins un signal logique de résultat de test indiquant en fonction de sa valeur si la proportion de cellules dans ladite colonne stockant un niveau logique donné, en particulier un '1' logique, est supérieure ou non audit seuil prédéterminé. [0007] Le seuil prédéterminé peut être ajusté par l'intermédiaire d'au moins un étage formant une résistance ajustahle et couplé au moins au premier noeud de lecture. Le terme "couplé" est utilisé dans la présente description pour désigner une liaison électrique directe ou une liaison via un ou plusieurs composants intermédiaires (résistance, transistor, etc.). [0008] Un tel circuit de test permet de connaitre le contenu (`1' ou '0') prédominant dans une colonne de cellules mémoires en un seul cycle de lecture. En fonction de la valeur du seuil prédéterminé, il est possible par exemple de savoir s'il y a plus 25%, 50% ou 75% de '1' contenu dans la colonne de cellules testées. [0009] Pour évaluer la prédominance d'une donnée par exemple un '1' logique dans une colonne de cellules mémoire, on réalise ici une lecture simultanément de ces cellules. [0010] Chaque cellule mémoire testée contribue à la vitesse de décharge de la première ligne de bit et cette décharge est typiquement d'autant plus rapide qu'il y a de '1' stockés. Le circuit de test permet à partir de la vitesse ou de la pente de décharge d'évaluer le nombre de '1' logiques présents dans la colonne. [0011] Selon un premier mode de réalisation du circuit de test, la deuxième ligne de bit est partagée par des cellules d'une colonne factice, les deuxièmes noeuds de stockage étant des noeuds de stockage de cellules mémoires factices stockant toutes la même donnée logique, en particulier un '1' logique. [0012] On se sert dans ce mode de réalisation d'une colonne factice comme référence pour 3 laquelle la vitesse de décharge de la ligne de bit ou d'évolution du deuxième noeud de lecture est connue. [0013] Dans ce premier mode de réalisation, le premier noeud de lecture peut être connecté à l'étage de circuit formant une résistance ajustable et la valeur dudit seuil peut être modulée entre plusieurs valeurs prédéterminées correspondant à différentes valeurs prédéterminées de résistance dudit étage formant une résistance ajustable. [0014] Avantageusement, cet étage formant une résistance ajustablc est doté d'un ensemble de ni transistors ayant chacun un état de conduction respectif passant ou bloqué et commandé par un signal de commande d'un ensemble de ni signaux de commande respectifs des transistors, les transistors étant agencés en parallèle de sorte que la valeur de résistance dudit étage varie, en particulier diminue, en fonction du nombre de transistors rendus passants parmi les ni transistors. [0015] Les signaux de commande peuvent être des signaux logiques et l'ensemble des signaux de commande peut former un signal de sélection numérique dudit seuil à m états, en particulier avec m=3. Dans ce cas, les seuils prédéterminés peuvent avantageusement être respectivement de 25%, 50%, et 75%. [0016] Le circuit de test peut être configure pour après ladite phase de test, effectuer une deuxième phase de test pour indiquer si la proportion de cellules dans ladite colonne stockant un niveau logique donné, en particulier un '1' logique, est supérieure ou non à au moins un deuxième seuil prédéterminé et différent dudit seuil prédéterminé. [0017] Avantageusement, le signal de résultat de test est produit au moyen d'un comparateur de tension intégré au circuit de test et dont la sortie est activée par le biais d'un signal de déclenchement, ledit comparateur de tension étant doté d'une première entrée connectée au premier noeud de lecture et d'une deuxième entrée connectée audit deuxième noeud de lecture. [0018] De manière avantageuse, le premier noeud de lecture peut être connecté à une première portion de circuit configurée pour ralentir ladite variation de potentiel dudit premier noeud de lecture. Cette première portion de circuit peut comprendre au moins un transistor dont la conduction est conhtlée par un signal de contrôle de ralentissement dont l'amplitude dépend dudit nombre k de cellules de ladite première colonne dont les ports de lecture sont activés lors de ladite phase de test. [0019] De manière avantageuse, le deuxième noeud de lecture peut être également connecté à une deuxième portion de circuit configurée pour ralentir ladite variation de potentiel dudit premier noeud de lecture, ladite deuxième portion de circuit comprenant au moins un transistor dont la conduction est conhtlée par un signal de contrôle de ralentissement dont l'amplitude est modulée en fonction du nombre k de cellules de ladite première colonne dont les ports de lecture sont activés. [0020] Typiquement, un port de lecture d'une cellule est activé par le biais d'une ligne de mot partagée par les cellules d'une même ligne de cellules de la matrice, la matrice de cellules comportant plusieurs lignes et une pluralité de ligne de mot associées. Selon un aspect particulier, le circuit test peut alors comprendre en outre, un bloc de circuit pour produire le signal de contrôle de ralentissement à destination de ladite première portion de circuit et de ladite deuxième portion de circuit, ledit bloc étant doté d'une pluralité de transistors en parallèle, les lignes de mots de ladite pluralité de ligne de mot étant connectées respectivement aux grilles respectives desdits transistors dudit bloc. [0021] Selon un deuxième mode de réalisation du circuit de test, la deuxième ligne de bit est une ligne de bit complémentaire de la première ligne de bit apte à être couplée aux noeuds de stockage complémentaires respectivement desdits premiers noeuds de stockage desdites cellules de ladite première colonne, et dans lequel un premier étage de circuit formant une première résistance ajustable est agencé entre la première ligne de bit et le premier noeud de lecture, et dans lequel un deuxième étage de circuit formant une deuxième résistance ajustable est agencé entre la ligne de bit complémentaire et le deuxième noeud de lecture, la valeur dudit seuil prédéterminé étant modulable en fonction des valeurs de ladite première résistance ajustable et de ladite deuxième résistance ajustable. [0022] Dans cc cas, le premier étage de circuit formant la première résistance ajustable peut être avantageusement doté : - d'un premier transistor ayant un état de conduction commandé par un premier signal d'activation, - d'un deuxième transistor ayant un état de conduction commandé par un deuxième signal d'activation, le deuxième transistor ayant de préférence un rapport de la largeur sur la longueur de son canal différente et en particulier inférieure à celle dudit premier transistor. [0023] Le deuxième étage de circuit formant la deuxième résistance ajustable peut être quant à lui doté : - d'un troisième transistor ayant un état de conduction commandé par un troisième signal d'activation, - d'un quatrième transistor ayant un état de conduction commandé par un quatrième signal d'activation, le quatrième transistor ayant un rapport de la largeur sur la longueur de son canal différente et en particulier inférieure à celle dudit troisième transistor. [0024] De préférence, le premier transistor du premier étage est identique au troisième transistor dudit deuxième étage, le quatrième transistor du deuxième étage étant également de préférence identique au deuxième transistor dudit premier étage. [0025] Avantageusement, l'ensemble desdits signaux d'activation forme un signal de sélection dudit. seuil, ledit seuil étant sélectionné à une première valeur de 50% lorsque le premier signal d'activation et ledit troisième signal d'activation sont adaptés de sorte à rendre passant le premier transistor et le troisième transistor, tandis que le deuxième signal d'activation et le quatrième signal (l'activation sont adaptés de sorte à bloquer respectivement le deuxième transistor et le quatrième transistor. [0026] Le seuil de test peut être avantageusement sélectionné à une deuxième valeur, en par- ticulier 25%, lorsque le premier signal d'activation et le quatrième signal d'activation sont adaptés de sorte à rendre respectivement passant le premier transistor et le quatrième transistor, tandis que le deuxième signal d'activation et le troisième signal d'activation sont prévus de sorte à bloquer le deuxième transistor et le troisième transistor. [0027] Le seuil de test peut être avantageusement sélectionné à une troisième valeur, en par- ticulier 75%, lorsque le premier signal d'activation et le quatrième signal d'activation sont prévus de sorte à rendre respectivement bloqués le premier transistor et le quatrième transistor, tandis que le deuxième signal d'activation et le troisième signal d'activation sont prévus de sorte à passant le deuxième transistor et le troisième transistor. [0028] Avantageusement, le signal de résultat de test peut être produit au moyen d'un ampli- ficateur de lecture de tension intégré audit circuit de test, ledit amplificateur de lecture de tension étant doté d'une première entrée connectée au premier noeud de lecture et d'une deuxième entrée connectée audit deuxième noeud de lecture. [0029] Le signal de résultat de test peut être enregistré en sortie d'une basculeà réception d'un signal de déclenchement. [0030] Une application particulière du circuit de test consiste à utiliser ce circuit afin d'empêcher une tentative d'accès aux données mémoires. [0031] Ainsi, on peut mettre en oeuvre un procédé de commande du dispositif mémoire défini plus haut comprenant, consécutivement à une détection d'un signal indicateur d'une tentative d'accès frauduleux à ladite matrice de cellules, l'application d'un signal de commande modifiant la résistance dudit étage formant une résistance ajustable. La valeur lue sur le premier noeud est alors faussée. Brève description des dessins [0032] La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels: [0033] [fig.1A] [0034] [fig.113] [0035] [fig.1C] 6 servent à illustrer différents exemples de structures de points mémoires susceptibles d'être intégrés à un dispositif mémoire et doté d'un circuit de test statistique de données contenues dans la mémoire et tel que mis en oeuvre suivant l'invention ; [0036] [fig.2] sert à illustrer un premier mode de réalisation d'un circuit de test permettant d'évaluer si dans un ensemble de cellules mémoire testées la proportion de cellules stockant la même donnée logique typiquement un '1' est supérieure ou non à un seuil prédéterminé, ce seuil étant ajustable et choisi entre plusieurs seuils prédéterminés ; [0037] [fig.3] sert à illustrer un deuxième mode de réalisation du circuit de test à seuil ajustablc pour tester une prédominance d'une donnée logique dans un ensemble de cellules d'un dispositif mémoire ; [0038] [fig.4] sert à illustrer différents exemples de signaux mis en oeuvre lors d'un premier test mis en oeuvre par un circuit de test suivant l'invention pour lequel une colonne testée de cellules comporte une majorité de '1' et lors d'un deuxième test pour lequel une colonne testée de cellules comporte une minorité de '1' ; [0039] En outre, dans la description ci-après, des termes qui dépendent de l'orientation du dispositif comme par exemple « verticale », « horizontale », s'appliquent en considérant que le dispositif est orienté de la façon illustrée dans les figures. [0040] Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. [0041] EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS [0042] Un circuit de test tel que mis en oeuvre suivant un mode de réalisation de la présente invention et permettant de connaitre le contenu prédominant dans une colonne de cellules mémoires est intégré à un dispositif mémoire doté d'une matrice mémoire formée d'une pluralité de lignes de cellules et d'une ou plusieurs colonnes de cellules mémoires. [0043] Le circuit de test est implémenté sans modification de la structure interne des cellules mémoire et ne requiert la mise en oeuvre que d'un nombre restreint d'éléments additionnels périphériques à la matrice de cellules. [0044] Une cellule mémoire Ci (également appelée point mémoire) du dispositif mémoire auquel le circuit de test est intégré peut avoir un agencement tel qu'illustré de manière schématique sur la figure 1A. [0045] La cellule Ci représentée est dotée d'au moins un noeud de stockage T, prévu pour conserver une donnée, typiquement un '1' ou un '0', en fonction d'une valeur de potentiel maintenu sur ce noeud T. [0046] La cellule Ci comporte également un port de lecture 2 pour, lorsqu'il est activé par le 7 biais d'une ligne de mot WL, permettre de relier le premier noeud T de stockage à une ligne de bit RBL partagée par les cellules d'une même colonne (i.c. une rangée verticale) de cellules que la cellule Ci. La ligne de bit RBL peut être en particulier une ligne de bit dédiée aux opérations de lecture sur la cellule Ci. La ligne de mot WL est typiquement partagée par les cellules d'une même ligne (i.e. une rangée horizontale) de cellules de la matrice que la cellule Ci. [0047] Le port 2 de lecture comprend typiquement un ou plusieurs transistors d'accès (non représentés sur cette figure) dont la conduction est commandée par un signal appliqué sur la ligne de mot WL. Le port 2 de lecture est de préférence un port de lecture auxiliaire ou spécifique aux opérations de lecture et conçu de sorte que lors d'une opération de lecture lorsque la ligne de bit RBL est couplée au noeud de stockage T, la donnée logique stockée par le noeud T est maintenue et n'est pas affectée. [0048] Un mode de réalisation particulier prévoit un dispositif mémoire formé de cellules de type SRAM. Ce type de cellule est typiquement doté de deux noeuds de stockage T et F, prévus pour conserver une première donnée logique, et une donnée logique complémentaire de la première donnée, le maintien des données logiques aux noeuds T, F étant assuré par des transistors formant des inverseurs bouclés sur eux-mêmes. [0049] La cellule SRAM peut dans ce cas être par exemple une cellule à 6 transistors (6T) ou bien une cellule à 8 transistors (8T ou 6T+2T) et munie d'un seul port de lecture 2 telle que par exemple celle illustrée sur la figure 1C. Une cellule munie de deux ports de lecture 2 et par exemple formée de 10 transistors (10T) telle que celle illustrée par exemple sur la figure 1B peut être également prévue. [0050] Dans les deux exemples des figures 1B et 1C, un port de lecture 2 peut être formé de plusieurs transistors d'accès 21, 22. Un premier transistor d'accès 3 a sa grille connectée à un noeud de stockage et un deuxième transistor 4 d'accès a sa grille connectée à une ligne de mot RWL cette fois dédiée aux opération de lecture et différente d'une ligne de mot d'écriture et son drain connecté à une ligne de bit RBL, RBLT, RBLF de lecture qui n'est utilisée dans cet exemple que pour les opérations de lecture et n'est pas utilisée pour l'écriture. Lorsque la ligne à laquelle la cellule Ci appartient ne fait pas l'objet d'un accès en lecture, la ligne de mot RWL étant non-activé autrement dit typiquement à un potentiel nul dans le cas d'un transistor d'accès de type N, le chemin entre la ligne de bit RBL et la masse est coupée. Une opération de lecture sur la cellule est déclenchée lorsque la ligne de mot RWL est activée, autrement dit qu'un signal émis sur cette dernière permet d'accéder au noeud de stockage T ou F associé à cette ligne de mot RWL. [0051] Un circuit de test tel que mis en oeuvre suivant l'invention peut ainsi permettre d'évaluer la prédominance d'une même donnée logique dans un ensemble de cellules mémoires telles que décrites plus haut et appartenant à une même colonne de cellules. 8 En particulier, on peut évaluer la prédominance de cellules contenant un '1' logique dans une colonne de cellules. [0052] Plus généralement, le circuit de test est adapté pour évaluer si parmi les cellules testées d'une colonne de cellules, le pourcentage ou la proportion de cellules stockant un même niveau logique donné, en particulier un '1' logique, est supérieur ou non à au moins seuil prédéterminé ajustahlc, cc seuil pouvant être fixé par exemple à 25% ou par exemple à 50% ou par exemple à 75%. Le seuil prédéterminé peut être ainsi sélectionnée entre une pluralité de seuils prédéterminés, par exemple entre trois seuils : avantageusement 25%, 50% et 75%. [0053] Le circuit de test est configure pour effectuer une telle phase de test lors d'une opération de lecture ou d'un cycle de lecture, en effectuant une lecture simultanée de plusieurs cellules testées, autrement dit en réalisant un accès simultané aux ports de lecture respectifs de plusieurs cellules testées. [0054] Un exemple de réalisation d'un tel circuit 10 de test tel que mis en oeuvre suivant un premier mode de réalisation de la présente invention est donné sur la figure 2. [0055] Le circuit 10 de test est ici représenté par souci de simplification avec une seule colonne COL, de n cellules mémoires C, C. (avec n par exemple égal à 32) sur laquelle on souhaite effectuer un test d'occurrence de donnée afin de déterminer si le pourcentage ou le taux de cellules stockant la même donnée parmi l'ensemble de toutes les cellules de cette colonne COL, ou parmi un groupe de cellules de cette colonne COL, est supérieur ou non à un seuil prédéterminé. Typiquement, on effectue un test statistique sur la donnée logique '1' en vérifiant par exemple si oui ou non au moins M% de cellules stockent la donnée logique '1'. Le seuil M de test est par exemple réglé à 50% ou à 25% ou à 75%. [0056] Le test peut être réalisé sur un nombre prédéterminé de k (avec 2 61,1 dépend par conséquent du nombre de lignes de mots WL,,,..., WL,, , activées lors de la phase de test. Plus il y a de lignes de mots WL,,,..., WL,,,et donc de cellules de la colonne COLI lues, activés, plus ce signal SLOW se rapproche dans cet exemple du potentiel de référence GND, ce qui a tendance à augmenter la conductivité des transistors 21, 22, 23. Le bloc 60 est typiquement doté également d'un transistor PMOS 62, servant de générateur et dont le drain est connecté à l'alimentation VDD, la grille maintenue à la masse et la source connectée à un noeud délivrant signal de contrôle de ralentissement SLOW. [0082] Dans le cas où les n (avec n par exemple égal à 32) lignes de mots 32 sont activées, la ligne de bit RBL, et la ligne de bit de référence RBL_dummy sont fortement tirées à GND via les ports de lecture, mais dans ce cas le signal SLOW très proche de GND active l'ensemble des transistors 61,, .61, PMOS de sorte à maintenir les noeuds NL, et NL, éloignés de GND. [0083] On peut souhaiter affiner le résultat de test obtenu à l'issue d'une phase de test mise en oeuvre lors d'un cycle de lecture. Pour cela, une séquence de plusieurs tests lors de laquelle le seuil est modifié peut être mise en oeuvre. [0084] Par exemple, on effectue un premier test avec un premier seuil, par exemple de 25% correspondant à un premier ensemble de valeurs de signaux de commande CMD25, 13 CMD50, CM75 qui détermine une première valeur de résistance dc l'étage 20 est mis en oeuvre. On calibre ainsi de cette manière la variation de potentiel du premier noeud de lecture NL1 lorsque les ports de lecture sont activés et que la première ligne de bit RBLI se décharge. Puis, si par exemple le signal S_OUT indique que le nombre de cellule stockant la valeur '1' est supérieur à 25% on peut effectuer un deuxième test afin de réaliser une évaluation plus précise de la quantité dc '1' stockée. [0085] On peut alors effectuer un deuxième test avec un deuxième seuil, par exemple de 50% correspondant à un deuxième ensemble dc valeurs dc signaux de commande CMD25, CMD50, CM75 qui détermine une deuxième valeur de résistance de l'étage 20. [0086] Lorsque la quantité de '1' stockée dans la colonne testée est proche du deuxième seuil, en l'occurrence de 50%, le résultat du test effectué peut être incertain. On peut alors effectuer un troisième test avec un troisième seuil, par exemple de 75% correspondant à un troisième ensemble de valeurs de signaux de commande CMD25, CMD50, CM75 qui détermine une troisième valeur de résistance de l'étage 20. Le signal S_OUT indique alors que le nombre de cellule stockant la valeur '1' est inférieur à 75%. [0087] Une variante de réalisation de circuit de test dont la consommation énergétique est réduite est donnée sur la figure 4. [0088] Elle s'applique à la mise en oeuvre d'un test sur une colonne COLT de cellules, par exemple de type SRAM, dotées de noeuds de stockage complémentaires stockant respectivement une donnée logique et sa donnée complémentaire. [0089] Comme dans l'exemple de réalisation précédent, on évalue le contenu de la colonne COL1 de cellules CO3...,Cni en utilisant une première ligne de bit RBLT, destinée, lors d'une phase de test effectuée lors d'un cycle de lecture, à être mise au potentiel d'un premier noeud de stockage des cellules de la première colonne, et dont on évalue la vitesse de décharge au niveau d'un premier noeud de lecture NLIO couplé à cette première ligne de bit RBLT. Cette fois, plutôt que d'utiliser les noeuds de stockage d'une colonne factice de cellules, on utilise une deuxième ligne de bit RBLF, destinée lors d'une phase de test effectuée lors d'un cycle de lecture à être mise au potentiel d'un deuxième noeud de stockage des cellules de la première colonne, complémentaire du premier noeud. On évalue la vitesse de décharge de la deuxième ligne de bit RBLF, qui renseigne sur les potentiels respectifs des deuxièmes noeuds de stockage et donc sur les données logiques stockées par ces deuxièmes noeuds à partir d'un deuxième noeud de lecture NL20 couplé à deuxième ligne de bit RBLF. [0090] Le circuit de test est cette fois doté d'un premier étage 110 de circuit formant une première résistance *stable et qui est agencé entre une extrémité de la première ligne de bit RBLT et le premier noeud NLIO de lecture. 14 [0091] Dans cet exemple de réalisation, la première résistance ajustable est réalisée par le biais d'un transistor 111, par exemple de type NMOS, et d'un autre transistor 112 en parallèle, par exemple de type NMOS. Les transistors 111, 112 ont des drains respectifs couplés à la première ligne de bit RBLT et des sources respectives couplées au premier noeud de lecture NL10. [0092] Le transistor 111, a un état de conduction commandé par un signal d'activation EN 50 T appliqué sur sa grille, tandis que le transistor 112 a un état de conduction commandé par un autre signal d'activation EN 75 appliqué sur sa grille. [0093] Le circuit de test est également doté d'un deuxième étage 120 de circuit formant une deuxième résistance ajustablc et qui est agencé entre une extrémité de la ligne de bit RBLF complémentaire de la colonne COL, et le deuxième noeud NL20 de lecture. [0094] La deuxième résistance ajustablc peut être également réalisée par le biais de transistors en parallèle, avec un transistor 121, par exemple de type NMOS, et un autre transistor 122, par exemple de type NMOS, ayant des drains connectés entre eux et à une extrémité de la deuxième ligne de bit RBLF et des sources respectives connectées au deuxième noeud de lecture NL20. [0095] Le transistor 121, est quant à lui rendu passant ou bloqué en fonction d'un signal d'activation EN 50 F appliqué sur sa grille, tandis que le transistor 122 peut être quant à lui rendu passant ou bloqué par l'intermédiaire d'un signal d'activation EN 25 appliqué sur sa grille. [0096] Les transistors 111, 121 sont de préférence identiques. Les transistors 112, 122 sont également de conception et taille identiques. Les transistors 112, 122 sont prévus avec des dimensions différentes de celles des transistors 111, 121, en particulier avec des rapports W/L (largeur sur longueur de la région de canal) différents. Dans cet exemple les transistors 112, 122 sont prévus avec une largeur W2 inférieure à celle W1 des transistors 111, 121. [0097] Dans cet exemple de réalisation, lorsque le seuil de test est fixé à 50%, par exemple lorsque le test vise à déterminer si la colonne COLI, compte une majorité de `F au niveau des premiers noeuds de stockage des cellules de cette colonne COLI, la résistance du premier étage 110 et celle du deuxième étage 120 sont rendues équilibrées par mise en conduction des transistors 111, 121 tandis que les transistors 112, 122 ne sont pas activés. [0098] Les transistors 112, 122 permettent d'établir d'autres seuils de test en créant un dés- équilibre de résistance entre le premier étage 110 et le deuxième étage 120. [0099] Dans cet exemple de réalisation, un deuxième seuil de test par exemple de 25%, est établi en mettant en conduction le transistor 111 du premier étage 110 et le transistor 122 du deuxième étage 120, tandis que les transistors 112, 121 ne sont pas activés autrement dit sont mis dans un état bloqué. Cette deuxième configuration, où la ré- sistance du premier étage 110 est inférieure à celle du deuxième étage 120 permet par exemple de déterminer si oui ou non la colonne COU, compte au moins 25% de '1' au niveau des premiers noeuds de stockage des cellules. [0100] Un troisième seuil de test peut être également établi en mettant en conduction le transistor 112 du premier étage 110 et le transistor 121 du deuxième étage 120, tandis que les transistors 111, 122 ne sont pas activés autrement dit sont dans un état bloqué. Cette troisième configuration, où la résistance du premier étage 110 est cette fois supérieure à celle du deuxième étage 120 permet par exemple de déterminer si oui ou non la colonne COLT, compte au moins 75% de '1' au niveau des premiers noeuds de stockage des cellules. [0101] Les signaux d'activation EN 50 T, EN 50 F, EN 25, EN_75 sont typiquement des signaux logiques. L'ensemble des signaux d'activation EN 50 T, EN 50 F, EN 25, EN_75 forme un signal numérique de sélection de seuil qui, dans l'exemple de réalisation particulier décrit précédemment est susceptible d'adopter 3 états différents en fonction du seuil sélectionné parmi 3 seuils de tests disponibles, par exemple 25%, 50%, 75%. Un nombre de seuil plus important pourrait être envisagé en augmentant le nombre de transistors des étages 110, 120 et de signaux d'activation associé. [0102] Consécutivement à une activation simultanée des ports de lecture respectifs des premiers noeuds de stockage et des noeuds de stockage complémentaires, la décharge de la première ligne de bit se réalise à une vitesse qui dépend du nombre de '1' logiques stockés dans l'ensemble des noeuds de stockage testés et qui est différente de celle de la ligne de bit complémentaire. [0103] Cette différence de vitesse de charge des lignes se traduit par un déséquilibre entre le premier noeud de lecture NLIO et le deuxième noeud de lecture NL20. Ce déséquilibre est amplifié par le biais d'un amplificateur de lecture 130. [0104] L'amplificateur de lecture peut être formé de transistors de charge 131, 132, par exemple de type PMOS connectés entre eux de manière croisée, de sorte que la grille d'un transistor 131 de charge est reliée au deuxième noeud NL20 de lecture, tandis que la grille de l'autre transistor 132 de charge est reliée au premier noeud NLIO de lecture, le drain du transistor 132 de charge étant relié à la grille du transistor 131 de charge. Les transistors 131, 132 sont dotés d'une source commune susceptible d'être mise à un potentiel d'alimentation VDD par le biais d'un transistor interrupteur 133 dont la conduction dépend du signal de test. Le transistor 133 peut être par exemple un transistor 133 de type PMOS rendu passant par un signal EN complémentaire du signal de déclenchement EN. [0105] Un signal de résultat de test OUT est fourni en sortie d'un premier inverseur 136 connecté au premier noeud de lecture NL20, tandis que l'on peut prélever un signal 16 complémentaire OUT en sortie d'un autre inverseur 137 dont l'entrée est reliée au premier noeud de lecture NLIO. Une bascule asynchrone 141 ou verrou 141 commandée par le signal de déclenchement EN permet d'enregistrer la valeur du résultat de test, sous forme d'un signal L OUT. [0106] Lc tableau ci-dessous résume les différents états possibles des signaux d'activation EN 50 T, EN 50 F, EN 25, EN 75 des étages 110, 120 formants des résistances ajustai-files pour sélectionner différents seuils de test dont le résultat est signifié par le signal de résultat de test OUT. [Table I] Test de Contigu ion signaux d'activation Résultat lecture EN 50 T EN 50E F EN 25 EN 75 OUT _ _ _ 25% 1 0 1 0 1 (> 25%1 0 25%) 50% 1 1 0 0 1 (> 5 ) 0 ( 75%) 0 (