FR 3088481 A1 20200515 FR 1871512 A 20181114 Description Titre de l'invention Procédé de fabrication d'un transistor à effet de champ a jonction alignée avec des espaceurs [0001] L'invention concerne les transistors à effet de champ, et en particulier les procédés de fabrication de tels transistors visant à accroître la mobilité des électrons dans leur canal par génération d'une contrainte dans celui-ci. [0002] Avec la réduction de la taille des noeuds technologiques, de nouvelles techniques sont envisagées pour améliorer les performances des transistors CMOS. Ainsi, il a été constaté que l'application de contraintes sur le canal de tels transistors permettait d'influer sur leurs performances. Des contraintes en tension dans le canal permettent notamment d'accroître la mobilité d'électrons, tandis que des contraintes en compression dans le canal améliorent la mobilité des trous. Il a ainsi été proposé de former des canaux en silicium contraint en tension pour des transistors nMOS, et des canaux en SiGe contraint en compression pour des transistors pMOS. [0003] Différents procédés de fabrication sont envisagés pour contrôler la contrainte mécanique locale dans le canal des transistors. En particulier pour les transistors pMOS réalisés sur un substrat FDSOI, la couche de silicium présente sur l'isolant est recouverte de SiGe dans les zones destinées à former des transistors pMOS. Un procédé de condensation du Germanium dans la couche de Silicium par oxydation thermique est ensuite mis en oeuvre. Une oxydation thermique est mise en oeuvre, conduisant à former une couche de SiOz en partie supérieure, et diffusant le germanium vers la couche de silicium pour la transformer en couche de SiGe. La couche d'isolant formant une barrière, la couche de SiGe présente une concentration en Germanium relativement homogène. Une telle couche de SiGe conserve normalement les paramètres cristallins de la couche de silicium d'origine. La diffusion du germanium dans cette couche de silicium conduit à la contraindre en compression de façon biaxiale dans un plan parallèle à la couche d'isolant. [0004] Un procédé connu pour former le canal en SiGe d'un transistor pMOS est le suivant. En partant d'un substrat comportant une couche d'isolant surmontée ICGO11348-DD19153AB FR Depot Texte.docx d'une couche de silicium, une couche de SiGe est déposée sur la couche de silicium dans la zone où des transistors pMOS doivent être formés. Un empilement de grille sacrificielle est ensuite formé sur la couche de SiGe et des espaceurs sont formés de part et d'autre de l'empilement de grille sacrificielle. Une source et un drain relevés sont déposés par épitaxie de silicium sur la couche de SiGe, de part et d'autre de l'ensemble incluant l'empilement de grille et les espaceurs. La source et le drain relevés sont ensuite recouverts d'une couche de protection. L'empilement de grille sacrificielle est retiré pour former une gorge et découvrir la couche de SiGe au fond de cette gorge. [0005] Une étape de condensation est ensuite mise en oeuvre pour diffuser le germanium de la couche de SiGe vers la couche de silicium au fond de la gorge, et de façon à former une couche de 5102 en partie supérieure. Une couche inférieure de SiGe est ainsi formée sur la couche d'isolant au fond de la gorge. La couche de 5102 est ensuite retirée au fond de la gorge. Un empilement de grille est ensuite formé dans la gorge. [0006] La structure ainsi obtenue présente des inconvénients. La condensation au fond de la gorge se prolonge latéralement sous les espaceurs. On forme d'une part du Si0z et d'autre part du SiGe sous les espaceurs. Un tel procédé peut ainsi détériorer les propriétés du transistor formé. [0007] Selon un autre procédé connu, en partant d'un substrat comportant une couche d'isolant surmontée d'une couche de silicium, une couche de SiGe est déposée sur la couche de silicium dans la zone où des transistors pMOS doivent être formés. Une étape de condensation est ensuite mise en oeuvre, pour diffuser du germanium de la couche de SiGe vers la couche de silicium. Le SiO2 formé en surface est retiré pour donner accès à la couche de SiGe formée lors de la condensation. Des gorges sont ensuite gravées entre la zone destinée aux transistors nMOS et la zone destinée aux transistors pMOS. Les gorges sont ensuite remplies de matériau isolant pour former des tranchées d'isolation, généralement désignées par le terme STI. Des empilements de grille et des sources et drains relevés sont ensuite formés sur la couche de SiGe. On a pu constater des phénomènes de relaxation de la couche de SiGe à proximité des tranchées d'isolation. Les transistors ainsi formés à proximité des tranchées ICG011348-DD19153A8 FR Depot Texte.docx d'isolation présentaient des performances moindres, du fait d'une réduction excessive de contrainte en compression dans leur canal en SiGe, alors que des modèles de contrainte laissaient supposer une simple baisse de la contrainte en compression. [0008] L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de fabrication d'un transistor à effet de champ, comprenant les étapes de -fourniture d'une structure incluant une première couche de Silicium et une deuxième couche en alliage de SiGe recouvrant la première couche de Silicium ; -formation d'une grille sacrificielle recouverte d'un masque dur sur ladite deuxième couche en alliage de SiGe ; -gravure de la deuxième couche en alliage de SiGe selon le motif du masque dur jusqu'à atteindre la première couche de Silicium pour délimiter un élément en alliage de SiGe dans la deuxième couche en alliage de SiGe; -formation d'espaceurs sur la première couche de Silicium de part et d'autre de la grille sacrificielle et dudit élément ; -retrait de la grille sacrificielle ; -enrichissement en Germanium de la première couche disposée sous ledit élément par un procédé de condensation de Germanium. [0009] L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. [0010] Selon une variante, le procédé comprend une étape de dépôt d'une troisième couche en alliage de Silicium sur la deuxième couche en alliage de SiGe. [0011] Selon une autre variante, ladite troisième couche déposée présente une épaisseur comprise entre 1 et 5nm. [0012] Selon encore une variante, la grille sacrificielle formée comprend un empilement d'une couche de Si02 et d'une couche de Silicium amorphe. 1C6011348-DD19153AB FR Depot Texte.docx [0013] Selon encore une autre variante, le retrait de la grille sacrificielle comprend une gravure de la couche de Silicium amorphe avec arrêt sur la couche de Si02. [0014] Selon une variante, ladite étape d'enrichissement est mise en oeuvre de sorte que seule une partie de l'épaisseur de la première couche est enrichie en Germanium. 10015] Selon une autre variante, ladite première couche de la structure fournie inclut un nanofil, la deuxième couche de la structure fournie recouvrant trois faces du nanofil. [0016] Selon encore une variante, l'épaisseur de ladite deuxième couche d'alliage de SiGe est inférieure à l'épaisseur critique de relaxation plastique de cet alliage de SiGe. [0017] Selon encore une autre variante, la concentration en Germanium dans la deuxième couche d'alliage de Germanium est comprise entre 10% et 40% en quantité d'atomes. [0018] Selon une variante, ladite structure fournie inclut une couche isolante enterrée formée sous ladite première couche de Silicium. [0019] D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : [0020] [F ig 1], [0021] [Fig.2], [0022] [Fig.3], [0023] [Fig.4], [0024] [Fig.51, [0025] [F ig.6], [0026] [Fig.7], [0027] [Fig.8], [0028] [Fig.9], ICG011348-DD19153AB FR Depot Texte.docx [0029] [Fig.10], [0030] [Fig.11], [0031] [Fig.121, [0032] [Fig .13], [0033] [Fig .14], [0034] [Fig,15], sont des vues en coupe d'un transistor à effet de champ à différentes étapes de son procédé de fabrication selon un premier mode de réalisation ; [0035] [Fig.16] est un diagramme illustrant les étapes du procédé de fabrication selon le premier mode de réalisation ; [0036] [Fig.17] illustre une étape d'une variante d'un procédé de fabrication selon le premier mode de réalisation ; [0037] [Fig.18] et [0038] [Fig.19] sont des vues en coupe d'un transistor à effet de champ à différentes étapes d'une autre variante d'un procédé de fabrication selon le premier mode de réalisation ; [0039] [Fig.20] est une vue en perspective d'un transistor à effet de champ à une étape d'un procédé de fabrication selon un deuxième mode de réalisation ; [0040] [Fig.21], [0041] [Fig.22], [0042] [Fig.23], [0043] [Fig.24], [0044] [Fig.25], [0045] [Fig.26], [0046] [Fig.27], [0047] [Fig.28], [0048] [Fig.29], [0049] [Fig.30], ICG011348-DD19153AB FR Depot Texte.docx [0050] [Fig.31] sont des vues en coupe d'un transistor à effet de champ à différentes étapes de son procédé de fabrication selon un deuxième mode de réalisation. [0051] L'invention peut être mise en oeuvre à partir de l'étape 305, en partant de la configuration illustrée à la figure 5. On va cependant décrire des exemples d'étapes préalables en vue d'obtenir la configuration illustrée à la figure 5. [0052]A l'étape 300, on fournit un substrat muni d'une couche de Silicium 102, par exemple en Silicium non intentionnellement dopé. La couche de Silicium 102 présente une épaisseur typiquement comprise entre 5 et 20rim, par exemple de 6m. La couche de Silicium 102 est ici formée sur une couche d'isolant enterrée 101, par exemple en Si02, d'une épaisseur typiquement comprise entre 15 et 40 nm, par exemple de 25nm. La couche d'isolant enterrée 101 est formée sur un substrat 100, typiquement en Silicium non intentionnellement dopé. L'invention peut cependant également s'appliquer avec une couche de Silicium 102 appartenant à un substrat massif. On peut procéder à une étape de masquage préalable des zones de formation de transistors nMOS, pour ne rendre accessibles que les zones de formation de transistors pMOS. [0053] A l'étape 301, on forme une couche 103 en alliage de SiGe sur la couche de Silicium 102, comme illustré à la figure 2. La couche 103 est typiquement déposée par croissance par épitaxie. La couche 103 présente typiquement une épaisseur comprise entre 10 et 20nm. La couche 103 comprend par exemple une concentration en Germanium (en quantité d'atomes) comprise entre 15 et 60%. Le dépôt par croissance par épitaxie est par exemple réalisé avec du SiGe à 30% de Germanium, à une température de 630°C, en utilisant du H2 comme gaz vecteur et du Germane (GeH4) et du Dichlorosilane (DCS, SH2C12) comme précurseurs. Le dépôt par croissance par épitaxie peut également être réalisé avec du SiGe à 10% de Germanium, à une température de 700°C, en utilisant du H2 comme gaz vecteur et du Germane (GeH4) et du Silane (Sil-14) comme précurseurs. Avantageusement, la couche 103 est pseudo-morphique, c'est-à-dire qu'elle présente une épaisseur inférieure à son épaisseur critique de relaxation, épaisseur critique à partir de laquelle il subit une relaxation plastique. ICG011348'-DD19153A6 FR Depot Texte.docx [0054] La formation de la couche de SiGe peut être précédée d'une préparation de surface avec nettoyage in-situ à sec, désigné par SiCoNi dans la publication Journal of Vacuum Science & Technology B 28, 56 (2010). [0055] Aux étapes 302 à 305, on met en oeuvre des étapes de fabrication d'une grille sacrificielle. [0056]A l'étape 302, on forme une couche 104 de protection sur la couche de SiGe 103, comme illustré à la figure 3. La couche 104 est typiquement réalisée en Si02. Cette couche 104 présente typiquement une épaisseur comprise entre 1 et 10n m. [0057]A l'étape 303, on forme une couche 105 de Silicium amorphe sur la couche de protection 104, comme illustré à la figure 4. [0058]A l'étape 304, on forme une couche 106 de masque dur sur la couche de Silicium amorphe 105, comme illustré à la figure 5. La couche de masque dur 106 est par exemple formée en SIN. [0059] A l'étape 305, on a réalisé une étape de lithographie. On met ensuite en oeuvre une étape de gravure anisotrope de la couche 106, 105 et de la couche 104 (et éventuellement de la couche 103 en remplacement de l'étape 306 détaillée ensuite) selon le masque de gravure 116, pour former l'empilement de grille sacrificielle 110. La gravure est ici arrêtée sur la couche 103, pour obtenir la configuration illustrée à la figure 6. [0060] A l'étape 306, on met en oeuvre une étape de gravure avantageusement anisotrope de la couche 103 selon le motif du masque 116, pour obtenir l'élément 113 en SiGe sous l'empilement de grille sacrificielle 110. La gravure est arrêtée sur la couche 102 de part et d'autre de l'empilement de grille, pour obtenir la configuration illustrée à la figure 7. La largeur de l'empilement de grille sacrificielle 110 réalisé peut par exemple être comprise entre 10 et 100 nm (cette largeur correspond à la longueur de grille). [0061]A l'étape 307, on forme des espaceurs 120 de part et d'autre de l'empilement de grille sacrificielle 110, du masque dur 116 et de l'élément 113 en SiGe, pour obtenir la configuration illustrée à la figure 8. La formation des espaceurs 120 peut être mise en oeuvre par dépôt conforme de SiN, puis par gravure anisotrope ICG011348-D019153A8 FR Depot Texte-clocx de cette couche de SiN, jusqu'à découvrir la couche 102. La largeur des espaceurs 120 réalisés peut par exemple être comprise entre 5 et 10 nm. 100621A l'étape 308, on forme une source 131 et un drain 132 relevés sur la couche 102, de part et d'autre de [ensemble incluant les espaceurs 120 et l'empilement de grille sacrificielle 110, pour obtenir la configuration illustrée à la figure 9. La source 131 et le drain 132 sont typiquement formés par dépôt par épitaxie d'un alliage de Silicium sur la couche 102, typiquement dopé de façon appropriée. [0063] A l'étape 309, on forme une couche de protection 107 sur la source 131 et le drain 132 de part et d'autre de l'ensemble incluant les espaceurs 120 et l'empilement de grille sacrificielle 110, pour obtenir la configuration illustrée à la figure 10. La formation de la couche de protection 107 comprend typiquement un dépôt de dielectrique, typiquement à base de SiO2, suivi d'un polissage mécanochimique avec arrêt sur le masque dur 116. [0064] A l'étape 310, on retire le masque dur 116 et l'élément 115 pour former une gorge 140 entre les espaceurs 120, pour obtenir la configuration illustrée à la figure 11. Ce retrait est par exemple mis en oeuvre par gravure sélective avec arrêt sur l'élément 114. L'élément 114 forme alors le fond de la gorge 140. On peut également envisager de retirer l'élément 114 et d'arrêter la gravure sur l'élément 113 (exemple illustré en référence à la figure 17). Si on retire l'élément 114, on met avantageusement en oeuvre une étape de nettoyage, par exemple avec des chimies HF-SPM-SCI-HCI, qui aboutit à la formation d'un oxyde chimique d'une épaisseur d'environ 1nm sur l'élément 113. La conservation d'un oxyde sur l'élément 113 avant d'initier l'étape 311 va permettre de protéger cet élément 113, sans altérer le procédé de condensation. [0065] A l'étape 311, on met en oeuvre une étape de condensation du Germanium vers la couche 102, par oxydation thermique de l'élément 103, pour former un canal 152 en SiGe dans la couche 102. Un oxyde thermique 154 est également formé sur le canal 152 durant la condensation. Par ailleurs, comme illustré dans la configuration obtenue à la figure 12, le canal 152 en SiGe obtenu est aligné avec les faces internes des espaceurs 120. De plus, comme l'élément 113 est situé sur le côté des espaceurs 120 et non dessous, on évite la formation d'un ICG011348-DD19153AB FR Depot Texte.docx oxyde thermique sous les espaceurs 120, oxyde qui devrait être retiré en formant des vides indésirables sous ces espaceurs 120. [0066] La condensation du Germanium par oxydation thermique peut par exemple être mise en oeuvre à une température de 1100°C. La durée du processus de condensation dépend de l'épaisseur de l'élément 113 et de sa concentration en Germanium. Par exemple, avec un élément 113 à 25% de Ge et d'une épaisseur de 8,5nm, sur une couche 102 d'une épaisseur de 11nm sur une couche d'isolant 101, une durée comprise entre 45 et 50s s'est avérée appropriée. On a ainsi obtenu un canal 152 s'étendant jusqu'à la couche 101, avec une concentration en Germanium variant linéairement entre 5% à ['interface avec la couche 101, jusqu'à 27% à t'interface avec l'oxyde thermique. [0067] On peut également envisager de réaliser la condensation du Germanium à une température de seulement 750°C sur une durée de l'ordre de 8h. [0068] Pour réduire le budget thermique (produit du temps par la température d'une étape) de l'étape de condensation, on peut également condenser seulement une partie de l'épaisseur de la couche 102, du Silicium étant conservé entre le canal 152 en SiGe et la couche 101. II n'est pas indispensable de réaliser un enrichissement de toute l'épaisseur de la couche 102. L'essentiel de la conduction intervenant à la surface du canal 152, un enrichissement de la couche 102 pour former un canal d'une épaisseur comprise entre 3 et 6nm peut s'avérer suffisant. L'enrichissement du canal 152 peut également aboutir à un gradient de concentration de Germanium dans l'épaisseur du canal 152. [0069]A l'étape 313, on a procédé à la formation d'un isolant de grille 108 sur les faces latérales et sur le fond de la gorge 140, pour obtenir la configuration illustrée à la figure 14. [0070] A l'étape 314, on a procédé à la formation d'une électrode de grille 133 dans la gorge 140 et sur l'isolant de grille 108, pour obtenir la configuration illustrée à la figure 15. Le métal de grille pourra par exemple être du W. [0071] Les figures 18 et 19 illustrent des étapes d'une variante du procédé de fabrication selon le premier mode de réalisation. Selon cette variante, dans la configuration illustrée à la figure 3, on met en oeuvre une étape de dépôt d'une ICG011348-DD19153AB FR Depot Texte.docx couche de Silicium 108 sur la couche 102, avant de procéder au dépôt de la couche 104. On peut ensuite mettre en oeuvre les étapes décrites en référence aux figures 6 à 15, en incluant une étape de gravure de la couche 108 selon le motif du masque dur 116, de façon à former un élément en Silicium 118 sous l'empilement de grille sacrificielle 110. On peut alors aboutir à la configuration illustrée à la figure 19. Un élément 118 en alliage de Silicium est ainsi formé sur l'élément 113. [0072] La figure 20 est une vue en perspective d'un transistor à effet de champ 2 à une étape d'un procédé de fabrication, selon un deuxième mode de réalisation. Un transistor de type FInFET présente typiquement une grille en vis-à-vis de 3 faces d'un canal sous la forme d'un nanofil. [0073] On fournit initialement une structure munie d'un substrat de Silicium (non illustré). Un nanofil de Silicium 200 est mis en forme dans le substrat. Des parois de diélectrique 201 sont formées de part et d'autre du nanofil de Silicium 200. Un nanofil 202 de Silicium est formé sur le nanofil 200. Ce nanofil 202 est encapsulé par une couche de SiGe 203. [0074] La couche 203 est typiquement déposée par croissance par épitaxie depuis le nanofil 202. La couche 203 présente typiquement une épaisseur comprise entre 10 et 20nm. La couche 203 comprend par exemple une concentration en Germanium (en quantité d'atomes) comprise entre 15 et 60%. Le dépôt par croissance par épitaxie est par exemple réalisé avec du SiGe à 30% de Germanium, à une température de 630°C, en utilisant du H2 comme gaz vecteur et du Germane (GeH4) et du Dichlorosilane (DCS, SiH2Cl2) comme précurseurs. Avantageusement, la couche 103 est pseudo-morphique, c'est-à-dire qu'elle présente une épaisseur inférieure à son épaisseur critique de relaxation, épaisseur critique à partir de laquelle il subit une relaxation plastique. [0075] Les étapes suivantes du procédé de fabrication du transistor 2 vont être illustrées par des vues en coupe à travers le nanofil 202, selon un plan parallèle au substrat de la structure. [0076] Dans la configuration illustrée à la figure 21, on a mis en oeuvre des étapes de : 106011348-0019153A8 FR Depot Texte.docx -dépôt conforme d'une couche de protection 204 sur la couche de SiGe 203. La couche de protection 204 est typiquement réalisée en SiO2 ; -dépôt conforme d'une couche de Silicium amorphe 205 sur la couche de protection 204 ; -dépôt conforme d'une couche de masque dur 206 sur la couche de masque dur 205. La couche de masque dur 206 est par exemple formée en SiN. [0077] Dans la configuration illustrée à la figure 22, on a réalisé une étape de lithographie. On met ensuite en oeuvre une étape de gravure anisotrope de la couche 206 (pour tonner le masque de gravure 216), de la couche 205 et de la couche 204 (et éventuellement gravure de la couche 203 en remplacement de l'étape illustrée en référence à la figure 23), pour former un empilement de grille sacrificielle 210. La gravure est arrêtée sur la couche 203, pour obtenir la configuration illustrée à la figure 22. [0078] Dans la configuration illustrée à la figure 23, on a réalisé une étape de gravure avantageusement anisotrope de la couche 203 selon le motif du masque 216, pour obtenir l'élément 213 en SiGe sous l'empilement de grille sacrificielle 210. La gravure est arrêtée sur le nanofil 202 de part et d'autre de l'empilement de grille, pour obtenir la configuration illustrée à la figure 23. [0079] Dans la configuration illustrée à la figure 24, on forme des espaceurs 220 de part et d'autre de l'empilement de grille sacrificielle 210, du masque dur 216 et de l'élément 213 en SiGe, La formation des espaceurs 220 peut être mise en oeuvre par dépôt de SiN, puis par gravure de cette couche de SIN. Les parties du nanofil 202 de part et de l'autre de l'empilement de grille et des espaceurs est typiquement gravé jusqu'au niveau du nanofil 200. [0080] Dans la configuration illustrée à la figure 25, on a formé une source 231 et un drain 232 sur le nanfofil 200, de part et d'autre de l'ensemble incluant les espaceurs 220 et l'empilement de grille sacrificielle 210. La source 231 et le drain 232 sont typiquement formés par dépôt par épitaxie d'un alliage de Silicium sur la partie découverte du nanofil 202. Cet alliage de Silicium peut typiquement être dopé de façon appropriée. ICG011348-13019153AR FR Depot Texte.docx [0081] Dans la configuration illustrée à la figure 26, on a formé une couche de protection 207 sur la source 231 et le drain 232 de part et d'autre de l'ensemble incluant les espaceurs 220 et l'empilement de grille sacrificielle 210. [0082] Dans la configuration illustrée à la figure 27, on a retiré le masque dur 216 et l'élément 215 pour former une rainure 240 entre les espaceurs 220. Ce retrait est par exemple mis en oeuvre par gravure isotrope sélective avec arrêt sur l'élément 214. L'élément 214 forme alors le fond de la rainure 240. On peut également envisager de retirer l'élément 214 et d'arrêter la gravure sur l'élément 213, [0083] Dans la configuration illustrée à la figure 28, on a mis en oeuvre une étape de condensation du Germanium vers le nanofil 202, par oxydation thermique de l'élément 203, pour former un canal 252 en SiGe dans le nanofil 202. Un oxyde thermique 254 est également formé en périphérie du canal 252 durant la condensation. Par ailleurs, comme illustré dans la configuration obtenue à la figure 28, le canal 252 en SiGe obtenu est aligné avec les faces internes des espaceurs 220. De plus, comme l'élément 213 est situé sur le côté des espaceurs 220 et non dessous, on évite la formation d'un oxyde thermique sous les espaceurs 220, oxyde qui devrait être retiré en formant des vides indésirables sous ces espaceurs 220. [0084] Dans la configuration illustrée à la figure 29, on a procédé au retrait de l'oxyde thermique 254 pour découvrir le canal 252 au fond de la rainure 240. [0085] Dans la configuration illustrée à la figure 30, on a procédé à la formation d'un isolant de grille 208 sur les faces latérales et sur le fond de la rainure 240. L'isolant de grille 208 pourra par exemple être du SiO2 ou un matériau de type à haute constante diélectrique comme un HfOx. [0086] Dans la configuration illustrée à la figure 31, on a procédé à la formation d'une électrode de grille 233 dans la rainure 240 et sur l'isolant de grille 208. Le métal de grille pourra par exemple être du W, Poly-Si. [0087] L'invention a été illustrée dans son application à un transistor formé sur un substrat de type silicium sur isolant. Cependant, l'invention peut également s'appliquer pour un transistor formé sur un substrat massif, dit bulk en langue anglaise. ICGO11348-D019153AB FR De pot Texte.docx ICG011348-DD19153AB FR Depot Texte.docx