FR 3079966 A1 20191011 FR 1853115 A 20180410 CIRCUIT 3D SRAM AVEC TRANSISTORS DOUBLE-GRILLE A AGENCEMENT AMELIORE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente invention se rapporte au domaine des mémoires de type SRAM (SRAM pour « Static Random Access Memory » ou mémoire vive statique à accès aléatoire), et concerne plus particulièrement celui des circuits intégrés à transistors répartis sur plusieurs niveaux et dotés d'un dispositif mémoire SRAM. D'une manière générale, dans le domaine de la micro-électronique, on cherche continuellement à augmenter la densité de transistors. Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres. De tels dispositifs comportent ainsi généralement un niveau inférieur doté d'une première couche semi-conductrice à partir de laquelle des transistors sont formés et au moins un niveau supérieur doté d'au moins une deuxième couche semi- conductrice à partir de laquelle des transistors sont formés, la première et la deuxième couche semi-conductrice étant superposées et séparées entre elles par au moins une couche isolante. On cherche à réaliser un nouveau dispositif de mémoire SRAM ayant des performances électriques améliorées tout en limitant l'encombrement. EXPOSÉ DE L'INVENTION Selon un mode de réalisation, la présente invention concerne un circuit intégré à mémoire SRAM doté de plusieurs niveaux superposés de composants électroniques comprenant : - un niveau inférieur doté d'un ou plusieurs composants électroniques, formés dans et sur au moins une première couche semi-conductrice, - un niveau supérieur comprenant des transistors ayant des régions de canal respectives formées dans au moins une deuxième couche semi-conductrice 2 disposée au-dessus de la première couche semi-conductrice, le circuit intégré comprenant un dispositif mémoire formé d'une pluralité de cellules mémoires SRAM, le dispositif mémoire comprenant un premier transistor et un deuxième transistor appartenant audit niveau supérieur et ayant chacun une double-grille composée d'une 5 électrode supérieure formée sur la deuxième couche semi-conductrice et d'une électrode inférieure agencée entre la deuxième couche semi-conductrice et la première couche semi-conductrice, l'électrode de grille inférieure du premier transistor étant connectée ou couplée à l'électrode de grille inférieure du deuxième transistor, l'électrode de grille inférieure du premier transistor et l'électrode de grille inférieure du deuxième transistor 10 étant connectées ou couplées à une ligne conductrice de polarisation. Un tel agencement des électrodes de grilles inférieures permet d'améliorer les performances électriques du dispositif mémoire tout en limitant l'encombrement. Les composants électroniques du niveau inférieur peuvent être des 15 transistors ou un autre type de composant électronique. Selon une configuration possible du circuit, les électrodes inférieures forment une électrode de grille inférieure commune couplée ou connectée à la ligne conductrice de polarisation disposée au-dessus du premier et du deuxième transistor par le biais d'au moins un via conducteur. 20 Avantageusement, selon une autre configuration, les électrodes de grilles inférieures sont distinctes et couplées ou connectées à ladite ligne conductrice de polarisation, en particulier par l'intermédiaire de vias conducteurs. Cela peut permettre de réduire davantage la densité d'interconnexions dans l'étage supérieur qui comporte déjà typiquement une densité élevée d'interconnexions. 25 Le premier transistor et le deuxième transistor peuvent être des transistors de cellules SRAM distinctes d'un même plan mémoire, et en particulier des transistors de cellules différentes d'une même ligne (rangée horizontale) ou d'une même colonne (rangée verticale) de cellules. En variante, le premier transistor et le deuxième transistor peuvent être des transistors d'une même cellule SRAM. 3 Un mode de réalisation particulier de cette variante prévoit que le premier transistor et le deuxième transistor sont des transistors d'accès d'une même cellule SRAM. Dans ce cas, l'électrode de grille supérieure du premier transistor et 5 l'électrode de grille supérieure du deuxième transistor peuvent être connectées ou couplées à une même ligne de mot. La ligne conductrice de polarisation peut être alors une ligne conductrice supplémentaire de polarisation distincte de ladite ligne de mot. Cette ligne conductrice supplémentaire de polarisation peut être en particulier prévue pour permettre d'améliorer les performances lors des accès en lecture 10 et/ou en écriture de la cellule SRAM. Une cellule SRAM est typiquement formée en outre d'autres transistors, en particulier de transistors de charge et de transistors de conduction, formant des inverseurs réalisant une bascule. Avantageusement, les transistors de charge et de conduction peuvent être également chacun dotés d'une double-grille composée d'une 15 électrode dite « grille supérieure» ou « grille avant» agencée sur la deuxième couche semi-conductrice et d'une autre électrode dite « grille inférieure » ou « grille arrière » agencée entre la deuxième couche semi-conductrice et la première couche semiconductrice. Un mode de réalisation particulier prévoit que la ligne conductrice 20 supplémentaire de polarisation remplit une fonction de ligne d'assistance à l'écriture. Ainsi, dans ce cas, on prévoit typiquement d'appliquer à cette ligne conductrice supplémentaire de polarisation un potentiel donné lors d'opérations d'écriture effectuées sur la cellule et un potentiel différent dudit potentiel donné lors d'opérations de lecture effectuées sur ladite cellule SRAM ainsi que lorsque la cellule SRAM se trouve en phase de 25 rétention de l'information logique stockée. Les transistors de charge peuvent également avoir une électrode de grille inférieure couplée ou connectée à la ligne conductrice de polarisation, en particulier lorsque celle-ci remplit la fonction d'assistance à l'écriture. Un autre mode de réalisation particulier prévoit que la ligne conductrice 30 supplémentaire de polarisation remplit une fonction de ligne d'assistance à l'accès d'une 4 cellule SRAM. Dans ce cas, on prévoit typiquement d'appliquer à cette ligne conductrice de polarisation supplémentaire un potentiel donné lors d'opérations d'écriture et/ou de lecture effectuées sur ladite cellule SRAM et un potentiel différent dudit potentiel donné lorsque ladite cellule SRAM se trouve en phase de rétention de l'information logique 5 stockée. Un autre mode de réalisation particulier prévoit que la ligne conductrice de polarisation supplémentaire remplit une fonction d'aide à l'écriture et est couplée ou connectée à l'électrode de grille inférieure de chacun des transistors de charge. Ainsi, dans ce cas, on prévoit typiquement d'appliquer à cette ligne conductrice supplémentaire 10 de polarisation un potentiel donné lors d'opérations d'écriture sur ladite cellule SRAM et un potentiel différent dudit potentiel donné lors d'opérations de lecture effectuées sur ladite cellule SRAM et/ou lors de phases de rétention de ladite cellule SRAM. Un autre mode de réalisation particulier prévoit que les transistors de conduction ont une électrode de grille inférieure couplée ou connectée à la ligne 15 conductrice de polarisation supplémentaire. Dans ce cas, avantageusement, les transistors de charge ont une électrode de grille inférieure couplée ou connectée à une ligne conductrice additionnelle de polarisation. Selon un autre mode de réalisation particulier dans lequel le premier transistor et le deuxième transistor sont respectivement un premier transistor d'accès 20 couplé ou connecté à un premier noeud de stockage d'une cellule SRAM et un deuxième transistor d'accès couplé ou connecté à un deuxième noeud de stockage de cette cellule SRAM, la cellule SRAM peut être également dotée d'un premier transistor de charge et d'un deuxième transistor de charge ayant chacun une double-grille, une électrode de grille inférieure du deuxième transistor de charge et le premier transistor d'accès étant 25 couplés ou connectés à une première ligne de bit, une électrode de grille inférieure du premier transistor de charge et le deuxième transistor d'accès étant couplés ou connectés à une deuxième ligne de bit. La cellule SRAM peut être également dotée d'un premier transistor de conduction et d'un deuxième transistor de conduction ayant chacun une double-grille, 30 l'électrode de grille inférieure du deuxième transistor de conduction étant couplée ou 5 connectée à la première ligne de bit, l'électrode de grille inférieure du premier transistor de conduction étant couplée ou connectée à une deuxième ligne de bit. Selon un autre mode de réalisation particulier dans lequel le premier transistor et le deuxième transistor sont des transistors de conduction d'une même 5 cellule SRAM, la ligne conductrice de polarisation peut remplir une fonction d'assistance à la lecture. Ainsi, dans ce cas, on prévoit typiquement d'appliquer un potentiel donné lors d'opérations de lecture effectuées sur ladite cellule SRAM et un potentiel différent dudit potentiel donné lors d'opérations d'écriture effectuées sur ladite cellule SRAM ou lorsque la cellule est dans une phase de rétention d'information. 10 Selon un autre mode de réalisation particulier dans lequel le premier transistor et le deuxième transistor sont des transistors de charge d'une même cellule SRAM, la ligne conductrice de polarisation peut remplir une fonction d'aide à l'écriture. Ainsi, dans ce cas, on prévoit typiquement d'appliquer un potentiel donné lors d'opérations d'écriture et de phase de rétention et un potentiel différent dudit potentiel 15 donné lors d'opérations de lecture effectuées sur ladite même cellule SRAM. En variante, la ligne conductrice de polarisation peut être une ligne de mot à laquelle l'électrode de grille supérieure et l'électrode de grille inférieure de chacun des transistors d'accès est couplée ou connectée ainsi que l'électrode de grille inférieure de chacun des transistor de charge. 20 Selon un autre aspect, un mode de réalisation du circuit intégré dans lequel le premier transistor et le deuxième transistor sont des transistors de conduction ou de charge, respectivement d'une première cellule mémoire et d'une deuxième cellule mémoire d'une même rangée de cellules mémoires, ladite ligne conductrice de polarisation peut être une première ligne de bit. 25 Dans ce cas, une ligne de bit complémentaire peut être connectée ou couplée à une électrode de grille inférieure d'un autre transistor de conduction ou de charge de la première cellule. Cette ligne de bit complémentaire peut être également connectée ou couplée à une autre électrode de grille inférieure d'un autre transistor de charge ou de conduction d'une autre cellule de la même rangée que la première cellule. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : 5 - la figure 1, sert à illustrer un exemple de schéma de cellule mémoire vive statique 6T intégrée à un circuit 3D, avec des transistors d'accès dotés d'une électrode de grille supplémentaire reliée à une ligne conductrice supplémentaire d'assistance à l'écriture, - la figure 2A, sert à illustrer un exemple de configuration d'électrode 10 de grille arrière commune à des transistors de niveau supérieur d'un circuit doté de plusieurs niveaux superposés de transistors, l'électrode de grille arrière étant reliée à une ligne conductrice supplémentaire de polarisation, - la figure 2B illustre un autre exemple de configuration d'électrodes de grille arrière de transistors de niveau supérieur d'un circuit doté de plusieurs niveaux 15 superposés de transistors, les électrodes de grille arrière étant reliées à une ligne conductrice supplémentaire de polarisation, - La figure 2C sert à illustrer un exemple de configuration d'électrodes de grille d'un transistor à double grille dans un circuit 3D, - la figure 3, donne un exemple particulier d'agencement des 20 transistors d'un niveau supérieur et appartenant à dans des cellules SRAM mises en oeuvre suivant un mode de réalisation de la présente invention, - la figure 4, sert à illustrer un exemple de schéma de cellule mémoire SRAM à transistors d'accès et de charge double-grille et ayant une électrode de grille commandée par le biais d'une même ligne conductrice, 25 - la figure 5, sert à illustrer un autre exemple d'agencement des transistors de cellules SRAM, - la figure 6, sert à illustrer une variante d'agencement de cellule 6 SRAM, 7 - la figure 7, sert à illustrer un exemple de configuration particulière de cellule SRAM dans laquelle les transistors d'accès sont à double-grille et dotés d'une électrode de grille commandée par une ligne conductrice activée lors des accès en lecture ou en écriture de la cellule, 5 - la figure 8, sert à illustrer un exemple de configuration particulière de cellule SRAM dans laquelle les transistors de conduction sont à double-grille et dotés d'une électrode de grille commandée par une ligne conductrice activée lors des accès en lecture de la cellule, - la figure 9, sert à illustrer un exemple de configuration particulière de 10 cellule SRAM dans laquelle les transistors de charge sont à double-grille et dotés d'une électrode de grille commandée par une ligne conductrice activée lors des accès en écriture et lorsque la cellule se trouve en phase de rétention, - la figure 10, sert à illustrer un exemple de configuration particulière de cellule SRAM dans laquelle les transistors d'accès et de conduction sont à double-grille 15 et dotés d'une électrode de grille arrière commandée par une même ligne conductrice, - la figure 11, sert à illustrer une variante de l'agencement de la figure 10 dans lequel les transistors de charge sont à double grille et ont des électrodes de grille arrière communes ou connectées entre elles, - la figure 12, sert à illustrer un exemple de configuration particulière 20 de cellule SRAM dans laquelle les transistors d'accès et de conduction sont à double-grille et dotés d'électrodes de grille arrière communes ou connectées entre elles et commandées par une même ligne conductrice, - la figure 13, sert à illustrer un exemple de configuration particulière de cellule SRAM dans laquelle les transistors d'accès et de charge sont à double-grille et 25 dotés d'électrodes de grille arrière communes ou connectées entre elles et commandées par une même ligne de mot, - la figure 14, sert à illustrer un exemple de configuration particulière de cellule SRAM avec des transistors de charge à double-grille et dotés d'électrodes de grille arrière reliées respectivement à une première ligne de bit et à une deuxième ligne 30 de bit, 8 - la figure 15, sert à illustrer une variante de l'agencement de la figure 14 dans laquelle les transistors de conduction sont également à double-grille et dotés d'électrodes de grille arrière reliées respectivement à une première ligne de bit et à une deuxième ligne de bit, 5 Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. 10 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple d'agencement d'une cellule 2 de mémoire SRAM susceptible d'être intégrée à un circuit tel que mis en oeuvre suivant un mode de réalisation de la présente invention est illustré sur la figure 1. La cellule 2 représentée sur la figure 1 est dotée de deux noeuds de 15 stockage T et F, prévus pour conserver une première information logique, et une information logique complémentaire de la première information. Le maintien des informations logiques dans les noeuds T, F est assuré par des transistors formant des inverseurs bouclés sur eux-mêmes. Dans cet exemple, la cellule 2 est de type communément appelé « 6T» 20 et ainsi formée de 6 transistors, les deux inverseurs étant typiquement réalisés par deux transistors de charge TLT et TLF, dans cet exemple des transistors PMOS communément appelés « pull-up » et deux transistors de conduction TDT et TDF dans cet exemple des transistors de type NMOS et typiquement appelés « pull down ». Les inverseurs sont alimentés par un potentiel d'alimentation VDD. 25 L'accès aux noeuds de stockage T et F est réalisé par le biais de deux transistors d'accès TA'T et TA'[ connectés respectivement à des lignes dites de bit BLT et BLF généralement partagées par les cellules SRAM d'une même colonne de cellules d'une matrice de cellules semblables à celle illustrée. 9 L'accès aux noeuds de stockage T et F est commandé par une ligne de mot WL généralement partagée par des ou les cellules SRAM d'une même ligne de cellules de la matrice. Les transistors d'accès TA'T et TA'[ sont ainsi prévus pour permettre l'accès ou bloquer l'accès respectivement au premier noeud T et au deuxième noeud F. 5 La cellule 2 comporte des transistors à double-grille qui sont intégrés dans un niveau supérieur du circuit intégré doté de plusieurs niveaux superposés de transistors, la double grille étant formée d'une électrode de grille supérieure encore appelée « grille avant » et d'une électrode de grille inférieure encore appelée « grille arrière » réparties de part et d'autre d'une couche semi-conductrice dans laquelle les 10 régions de canal de ces transistors à double-grille sont prévues. Dans l'exemple de réalisation particulier illustré sur la figure 1, ce sont les transistors d'accès TA'T, TA'[ qui sont dotés d'une double grille. Une électrode de grille du premier transistor d'accès TA'T et une électrode de grille du deuxième transistor d'accès TA'[ sont également connectées entre elles et à une même ligne de mot WL. 15 Une électrode de grille inférieure du premier transistor d'accès TA'T et une électrode de grille inférieure du deuxième transistor d'accès TA'[ sont connectées entre elles et à une même zone conductrice. Cette zone conductrice est sous forme d'une ligne conductrice ou reliée à une ligne conductrice de polarisation. Dans l'exemple particulier illustré sur la figure 1, la ligne conductrice est une ligne de polarisation 20 supplémentaire remplissant une fonction dite « d'assistance à l'écriture» WLA. Cette ligne d'assistance à l'écriture WLA est typiquement activée uniquement lors d'opérations d'écriture effectuées sur la cellule 2. Ainsi, on applique un signal d'activation sur cette ligne WLA lors d'opérations d'écriture effectuées sur la cellule 2 tandis que lors d'opérations de lecture aucun signal ou un signal différent est appliqué sur cette ligne 25 WLA. L'activation concomitante de la ligne de mot WL et de la ligne d'assistance à l'écriture WLA lors d'opérations d'écriture permet de rendre les transistors d'accès TA'T, TA'[ davantage conducteurs qu'ils ne le sont lors des opérations de lecture pour lesquelles seule la ligne de mot WL est activée. Une cellule 2 telle qu'illustrée sur la figure 1 présente une marge en 30 écriture ainsi qu'un courant d'écriture améliorés par rapport à une cellule 6T 10 d'agencement conventionnel et dépourvu de ligne d'assistance à l'écriture. Par exemple pour un potentiel de l'ordre de 1V appliqué sur la ligne d'assistance à l'écriture WLA, on peut augmenter le courant d'écriture de l'ordre de 35 %. Un mode de réalisation particulier prévoit de connecter l'électrode de 5 grille inférieure de chacun des transistors d'accès TA'T et TA'[ à la ligne de polarisation supplémentaire, ici d'assistance à l'écriture WLA. Pour cela, les transistors d'accès TA'T et TA'[ peuvent avoir un agencement par exemple tel que celui des transistors T21, T22 illustré sur la figure 2A ou tel que celui illustré sur la figure 2B. 10 Le dispositif illustré sur ces figures est formé à partir d'un substrat comprenant un premier niveau N1 doté d'au moins une première couche semiconductrice superficielle 12 dans laquelle des régions de canal de transistors du premier niveau N1 sont prévues. Le substrat peut être de type semi-conducteur sur isolant, en particulier un substrat de type SOI (« Silicon On Insulator » ou « silicium sur isolant »), 15 avantageusement selon une technologie de semi-conducteur sur isolant totalement déserté également appelée FDS01 (pour « Fully Depleted Silicon On Insulator »). Dans ce cas, la première couche semi-conductrice superficielle 12 est disposée sur une couche isolante 11 communément appelée BOX (pour « Burried Oxide », autrement dit « oxyde enterré »), elle-même reposant sur une couche 10 de support semi-conductrice. 20 Dans l'exemple illustré, un transistor TH du premier niveau N1 est recouvert d'au moins une couche isolante 13, par exemple en oxyde de silicium. Le circuit est doté d'au moins un deuxième niveau N2 d'un ou plusieurs transistors disposés sur le premier niveau N1 et dont les régions de canal respectives s'étendent dans au moins une deuxième couche semi-conductrice 120 (non visible sur la 25 vue en coupe de la figure 2A). Le deuxième niveau N2 comporte des transistors T21, T22, avec une double-grille formée d'une électrode de grille supérieure 37 située sur la deuxième couche semi-conductrice et d'une électrode inférieure 35 située sous la deuxième couche semi-conductrice, autrement dit entre la deuxième couche semi-conductrice et la 30 première couche semi-conductrice 12. 11 L'électrode de grille inférieure 35 est typiquement séparée de la deuxième couche semi-conductrice par une couche diélectrique 34. Cette couche de diélectrique 34 a une composition et une épaisseur prévues pour permettre un couplage électrostatique également appelé couplage capacitif entre l'électrode de grille inférieure 5 35 et la deuxième couche semi-conductrice. Ainsi, les régions de canal des transistors T21, T22, sont dans cet exemple également contrôlées par le dessous, respectivement par l'intermédiaire d'électrodes de grilles inférieures. Dans l'exemple d'agencement illustré sur la figure 2A, les transistors T21, T22, à double-grille partagent une électrode inférieure 35 commune située sous la couche 10 semi-conductrice dans laquelle leurs régions de canal sont prévues. L'électrode inférieure commune peut être connectée à une ligne conductrice 44 de polarisation située sur le deuxième niveau N2 de transistors. La connexion entre l'électrode inférieure 35 et la ligne conductrice 44 est typiquement mise en oeuvre par l'intermédiaire d'un élément conducteur 42 vertical ou sensiblement vertical qui traverse la couche diélectrique 34 et 15 de type communément appelé « via ». La ligne conductrice 44 peut par exemple remplir la fonction de ligne d'assistance à l'écriture WLA décrite précédemment en lien avec la figure 1. Dans ce cas, le signal d'activation de la ligne WLA est acheminé par le niveau supérieur N2 au-dessus des transistors T21, T22 et peut être appliqué sous les transistors T21, T22 par l'intermédiaire 20 de l'électrode inférieure 35. Dans la variante de réalisation illustrée sur la figure 2B, les transistors T21, T22, à double-grille ont des électrodes inférieures respectives 35a, 35b distinctes connectées entre elles par l'intermédiaire d'une structure dotée d'une ligne conductrice 54 de polarisation située sous le deuxième niveau N2 de transistors, et en particulier sous 25 les électrodes inférieures 35a, 35b. La ligne conductrice 54 de polarisation peut par exemple remplir la fonction de ligne supplémentaire d'assistance à l'écriture WLA évoquée précédemment ou être reliée à la ligne supplémentaire d'assistance à l'écriture WLA. La connexion entre les électrodes inférieure 35a, 35b et la ligne conductrice 54 est typiquement mise en oeuvre par l'intermédiaire d'éléments conducteurs verticaux 52 ou 30 « vias ». 12 Un mode de réalisation particulier prévoit une cellule SRAM dans laquelle les transistors de charge et/ou de conduction ont un agencement par exemple tel que celui du transistor T23 illustré sur la figure 2C. Ce transistor T23 appartient au deuxième niveau N2 et a une région de 5 canal qui s'étend dans la deuxième couche semi-conductrice 120. Le transistor T23 comporte une double-grille formée d'une électrode de grille supérieure 37 située sur la deuxième couche semi-conductrice 120 et une électrode de grille inférieure 135 située entre la deuxième couche semi-conductrice 120 et la première couche semi-conductrice 12 du premier niveau N1 de transistors. La première couche semi-conductrice 12 et la 10 deuxième couche semi-conductrice ont un agencement semblable à celui décrit précédemment en lien avec les figures 2A-2B et sont cette fois visibles sur la vue en coupe de la figure 2C. La figure 3 donne un exemple d'agencement du niveau supérieur N2 d'un circuit 3D doté de cellules mémoires SRAM selon la configuration de la figure 1 et 15 munies de transistors d'accès ayant une configuration du type de celle de la figure 2B avec des électrodes inférieures 35a, 35b connectées à une ligne d'assistance à l'écriture (non représentée sur cette figure). Dans cet exemple, on prévoit en outre que des transistors TA'[, TA2 de cellules 21, 22 différentes, mais appartenant à une même rangée (ou ligne) de cellules ont 20 une électrode de grille inférieure commune 35b ou des électrodes de grille inférieures connectées entre elles par l'intermédiaire d'une même zone conductrice. Dans une cellule SRAM d'un circuit intégré d'autres transistors peuvent être également dotés d'une double grille, et en particulier certains transistors formant les inverseurs autrement dit la bascule d'une cellule SRAM. 25 Dans l'exemple de réalisation illustré sur la figure 4, la cellule SRAM diffère de celle décrite précédemment en lien avec la figure 1, en ce qu'elle est cette fois dotée d'un transistor de charge TUT et d'un autre transistor de charge TUF ayant chacun une électrode de grille supplémentaire connectée à la ligne d'assistance à l'écriture WLA. Cette électrode grille supplémentaire peut être une électrode de grille inférieure 35 ou 13 35a, ou 35b d'agencement du type de celui décrit précédemment en lien avec la figure 2A ou avec la figure 2B. Dans une telle configuration, lors d'opérations d'écriture, tandis qu'on augmente la conduction des transistors d'accès TA'T, TA'[, ici de type NMOS, on diminue 5 celle de transistors de charge TUT, TUF généralement de type opposé, dans cet exemple de type PMOS. Par rapport à une configuration de cellule mémoire 6T conventionnelle sans ligne d'assistance à l'écriture, cela permet d'augmenter la marge en écriture ainsi que le courant d'écriture. Cela peut permettre également d'augmenter la marge en 10 écriture par rapport à une configuration de cellule mémoire telle qu'illustrée sur la figure 1. La figure 5 donne un exemple d'agencement du niveau supérieur N2 d'un circuit 3D doté de cellules mémoires SRAM selon la configuration de la figure 4 et munies de transistor d'accès TA'T (respectivement TA'[) partageant une électrode de grille 15 arrière 35a (resp. 35b) commune avec un transistor de charge TUT, (respectivement TUF) selon une configuration du type de celle de la figure 2B, les électrodes inférieures 35a, 35b étant connectées à une ligne d'assistance à l'écriture (non représentée) située sous la couche semi-conductrice 120 dans laquelle s'étendent des canaux de transistors du niveau supérieur N2 et qui est susceptibles d'être divisée en des zones actives ou ilots 20 semi-conducteurs distincts. Une variante de cellule SRAM dans laquelle les transistors d'accès ainsi que tous les transistors formant les inverseurs sont dotés d'une double grille peut également être prévue. La figure 6 donne un agencement particulier d'une cellule SRAM formée 25 dans le niveau supérieur N2 d'un circuit intégré avec des transistors de charge TUT, TUF ayant une double grille, avec une électrode de grille inférieure 135 selon une configuration du type par exemple de celle de la figure 2C, et qui est commune aux transistors de charge TUT, TUF et connectée à une ligne de polarisation PUA située sous l'électrode inférieure de grille 135 et au-dessus du niveau inférieur N1. 14 Les transistors de charge TD'T et TD"F, et les transistors d'accès TA'T et TA'[ ont une double grille selon une configuration qui peut être par exemple du type de celle de la figure 2C. Chaque transistor d'accès TA'T ou TA'[ est muni d'une électrode de grille arrière 135 connectée à une ligne de polarisation PGA située sous l'électrode 5 inférieure de grille 135 et au-dessus du niveau inférieur N1. Chaque transistor de conduction TD'T ou TD'F est muni d'une électrode de grille arrière 135 connectée à une ligne de polarisation PDA située sous l'électrode inférieure de grille 135 et au-dessus du niveau inférieur Ni.. Chaque type de transistor, d'accès TA'T, TA'[ ou de conduction TD'T, 10 TD'F, ou de charge TUT, TUF est contrôlé par l'intermédiaire d'une ligne de polarisation PGA, PDA, PUA qui lui est propre, ce qui permet de réaliser un contrôle indépendant entre les différents types de transistors d'une même cellule. Dans l'exemple de réalisation de la figure 7, les transistors de charge TL"T et TL"F, ainsi que les transistors de conduction TD"T et TD"F ont ainsi chacun une 15 électrode de grille supérieure et une électrode de grille inférieure. Les transistors d'accès TA'T, TA'[ à double-grille ont dans cet exemple, des électrodes de grille inférieures connectées entre elles et à une même ligne AAL dite « d'assistance à l'accès à la cellule ». Les transistors d'accès TA'T, TA'[ peuvent avoir un agencement par exemple tel qu'illustré sur la figure 2B ou sur la figure 2A. 20 La ligne d'assistance à l'accès AAL est typiquement activée lors d'opérations d'écriture et de lecture effectuées sur la cellule. Ainsi, on applique un potentiel donné par exemple correspondant à un niveau logique '1' sur cette ligne AAL lors d'opérations d'écriture et d'écriture effectuées sur la cellule. Lorsque la cellule est en phase de rétention, un potentiel différent, par exemple correspondant à un niveau 25 logique '0' est appliqué sur cette ligne AAL. Cela permet de réduire les temps d'accès en lecture et en écriture tout en limitant les courants de fuite. Une autre variante de cellule SRAM est illustrée sur la figure 8, avec des transistors d'accès TA"T, TA"[ et des transistors de charge TL"T, TL"F à double-grille, cette fois des transistors de conduction TD'T et TD'F ayant des électrodes de grilles connectées 30 entre elles et à une même ligne RAL dite « d'assistance à la lecture ». Les transistors de 15 conduction TD'T et TD'F peuvent ainsi avoir un agencement du type de celui décrit précédemment en lien avec la figure 2A ou avec la figure 2B, avec des électrodes de grilles inférieures 35 ou 35a, 35b connectées entre elles et à une ligne conductrice 44 ou 54, qui dans cet exemple forme la ligne RAL dite d'assistance à la lecture. 5 La ligne d'assistance à la lecture RAL est typiquement activée lors d'opérations de lecture effectuées sur la cellule. On applique un potentiel par exemple correspondant à un niveau logique '1' sur cette ligne RAL lors des opérations de lecture, tandis que lorsque la cellule est en mode de rétention ou qu'une écriture est mise en oeuvre, un potentiel différent, par exemple correspondant à un niveau logique '0' est 10 appliqué sur cette ligne RAL. Cela peut permettre de réduire les temps d'accès en lecture et de réduire la marge statique au bruit, tout en diminuant la consommation statique. Selon une autre variante de cellule SRAM, illustrée sur la figure 9, on peut prévoir des transistors d'accès TA"T, TA"[ et des transistors de conduction TD"T, TD"F à double-grille, avec cette fois des transistors de charge TUT et TUF ayant des 15 électrodes de grilles connectées entre elles et polarisées par le biais d'une même ligne WA' dite « d'aide à l'écriture ». On applique sur cette ligne WA' un potentiel correspondant par exemple à niveau logique '1' lors d'opérations d'écriture ou en mode rétention, tandis que lorsqu'une opération de lecture est effectuée sur la cellule, un potentiel différent, par 20 exemple correspondant à un niveau logique '0' est appliqué sur cette ligne WA' d'aide à l'écriture. Cela peut permettre de réduire les temps d'accès en écriture et la marge au bruit lors d'opérations d'écriture, tout en réduisant la marge statique au bruit. Les transistors de charge TUT et TUF peuvent alors avoir un agencement du type de celui décrit précédemment en lien avec la figure 2A ou avec la figure 2B, avec 25 des électrodes de grilles inférieures 35 connectées entre elles et à une ligne conductrice 44 ou 54, qui dans cet exemple forme la ligne d'aide à l'écriture WA' ou est connectée à une telle ligne d'aide à l'écriture WA'. Dans l'exemple de réalisation de la figure 10, les transistors de conduction TD'T et TD'F et les transistors d'accès TA'T et TA'[ ont chacun une structure 30 double-grille et sont dotés d'électrodes de grilles connectées entre elles et à une même 16 ligne RA' « d'aide à la lecture ». Typiquement ce sont les électrodes de grilles inférieures qui sont connectées entre elles. La ligne conductrice 44 ou 54 telle qu'illustrée sur la figure 2A ou 2B, peut remplir la fonction de ligne RA' d'aide à la lecture ou être connectée à une telle ligne d'aide à lecture RA'. 5 On peut prévoir en particulier d'appliquer sur cette ligne RA' un potentiel donné correspondant par exemple à niveau logique '1' lors d'opérations de lecture, tandis que lorsque la cellule se trouve en mode de rétention, un potentiel différent, par exemple correspondant à un niveau logique '0' est appliqué sur cette ligne RA' d'aide à la lecture. Cela peut permettre de réduire les temps d'accès en lecture ainsi 10 que les courants de fuite en mode rétention. Lorsqu'une telle manière de polariser la ligne RA' est appliquée sur des cellules non sélectionnées, autrement dit des cellules appartenant à une ligne de cellules pour laquelle la ligne de mot n'a pas été activée ou d'une ligne de cellules pour lesquelles les transistors d'accès n'ont pas été rendus passants, cela permet d'améliorer le rapport lpg_on/lpg_off. Ce rapport peut être défini 15 comme le rapport entre le courant à l'état passant des transistors d'accès et le courant à l'état bloqué des transistors d'accès. Selon une variante améliorée de l'exemple de réalisation de la figure 10, on peut prévoir en outre comme sur la figure 11, des transistors de charge TUT et TUF à double-grille ayant cette fois des électrodes, en particulier leurs électrodes de grilles 20 inférieures, connectées entre elles et à une ligne conductrice supplémentaire SUL. Une polarisation des lignes RA' et SUL de sorte par exemple que l'on applique un potentiel correspondant à niveau logique '1' sur la ligne d'aide à la lecture RA' et un potentiel différent correspondant à niveau logique '0' sur la ligne supplémentaire peut être prévue. On améliore dans ce cas les opérations de lecture, en 25 particulier en termes de temps de lecture et de de marge au bruit. Une polarisation inverse des lignes RA' et SUL de sorte par exemple que l'on applique un potentiel correspondant à niveau logique '0' sur la ligne d'aide à la lecture RA' et un potentiel correspondant à niveau logique '1' sur la ligne supplémentaire peut être prévue pour la phase de rétention. Cela permet de réduire les courants de fuite 30 lors de la phase de rétention. Lorsqu'une telle manière de polariser la ligne RA' est 17 appliquée sur des cellules non sélectionnées, cela permet d'améliorer le rapport I pg_on/I pg_off. Les lignes RA' et SUL peuvent être polarisées de sorte qu'un potentiel correspondant à niveau logique '1' est appliqué sur la ligne d'aide à la lecture RA' et un 5 potentiel correspondant à niveau logique '1' sur la ligne supplémentaire SUL lors d'opérations d'écriture. Cela permet de réduire les durées d'écriture et marge au bruit lors d'opérations d'écriture. Dans un autre exemple de cellule SRAM illustré sur la figure 12, ce sont cette fois les transistors de charge TUT et TUF et les transistors d'accès TAT, TA[ qui ont 10 des électrodes de grilles connectées entre elles et à une même ligne WA' d'aide à l'écriture. On peut prévoir en particulier d'appliquer sur cette ligne WA' un potentiel correspondant par exemple à niveau logique '1' lors d'opérations d'écriture, afin de réduire la durée nécessaire à l'écriture et d'améliorer la marge au bruit lors 15 d'opérations d'écriture. Une variante de réalisation illustrée sur la figure 13, prévoit cette fois des transistors de conduction TD"T et TD"F à double grille et des transistors d'accès TAIT et TAIE ayant également des structures double grille mais possédant chacun en outre des électrodes de grille inférieure et supérieure connectées entre elles et à une ligne de mot 20 WL. Les transistors de charge TUT et TUF ont également chacun une structure double- grille avec, parmi leurs deux électrodes de grille, une électrode de grille connectée à la ligne de mot WL. Un tel agencement peut, comme pour le précédent, permettre de réduire la durée d'écriture et de réduire la marge au bruit d'écriture tout en présentant un encombrement limité. 25 Dans l'exemple de réalisation illustré sur la figure 14, les transistors d'accès TA'T et TA'[ et les transistors de conduction TD"T et TD"F ont un agencement semblable à celui dans la cellule décrit précédemment en lien avec la figure 7. Les transistors de charge TL2T et TL2F ont quant à eux une structure double-grille et un agencement particulier de leur électrode de grille supplémentaire. Un 18 premier transistor de charge comporte une électrode de grille, typiquement son électrode de grille inférieure, connectée à la deuxième ligne de bit BLF. Dans la mesure où la deuxième ligne de bit BLF est typiquement partagée par des cellules d'une même rangée donnée de cellules, en particulier une 5 rangée verticale ou une colonne, un ou plusieurs autres transistors de charge appartenant respectivement à d'autres cellules de cette même rangée de cellules que celle représentée peuvent être également dotés d'une électrode de grille arrière reliée à celle du transistor TL2T selon une configuration du type de celle de la figure 2B. Un deuxième transistor de charge comporte une électrode de grille, 10 typiquement son électrode de grille inférieure connectée à la première ligne de bit BLT. De même, la première ligne de bit BLT étant typiquement partagée par d'autres cellules de la rangée donnée de cellules à laquelle appartient la cellule représentée sur la figure 14, au moins un autre transistor de charge appartenant à une autre cellule peut être également doté d'une électrode de grille arrière reliée à celle du transistor TL2T selon une 15 configuration du type de celle de la figure 2B. Les transistors d'accès TA'T et TA'[ ont dans cet exemple une électrode de grille inférieure connectée à une ligne d'assistance à l'accès AAL sur laquelle on applique par exemple un potentiel correspondant à un niveau logique '1' lors d'opérations d'écriture et de lecture effectuées sur la cellule. Une telle cellule peut avoir 20 un temps de lecture et d'écriture réduits ainsi qu'une marge au bruit à l'écriture réduite. Lors de phases de rétention un potentiel différent, dans cet exemple correspondant à un niveau logique '0' est typiquement appliqué sur cette ligne AAL. On améliore ainsi les courants de fuite, en particulier lorsque les lignes de bits BLT et BLF sont pré-chargées à un niveau logique '1', correspondant par exemple à un niveau de tension 25 égal à VDD. Une variante de réalisation de l'exemple décrit précédemment est donnée sur la figure 15. Pour cette variante, les transistors de conduction TD2T et TD2F ont une structure double-grille et un agencement particulier de leur électrode de grille 30 supplémentaire, semblable à celui mis en oeuvre pour les transistors de charge TL2T et 19 TL2F. Un premier transistor de conduction TD2T comporte une électrode de grille, typiquement son électrode de grille inférieure connectée à la deuxième ligne de bit BLF, tout comme l'électrode de grille inférieure du transistor du premier transistor de charge TL2T. Un deuxième transistor de conduction TD2F comporte une électrode de grille, 5 typiquement son électrode de grille inférieure connectée à la première ligne de bit BLT. L'électrode de grille inférieure du deuxième transistor de charge TL2F est également connectée à la première ligne de bit BLT. Une telle configuration permet, par rapport à la précédente d'améliorer les performances des d'opérations de lecture et d'écriture. 'o REVENDICATIONS1. Circuit intégré à mémoire SRAM et doté de plusieurs niveaux (N1, N2) superposés de composants comprenant : - un niveau inférieur (N1) doté d'un ou plusieurs composants électroniques (TH) formés dans et sur au moins une première couche semi-conductrice (12), - un niveau supérieur (N2), disposé sur le niveau inférieur, comprenant des transistors ayant des régions de canal respectives formées dans au moins une deuxième couche semi-conductrice disposée au-dessus de la première couche semi- conductrice, le circuit intégré à mémoire SRAM comprenant un dispositif mémoire SRAM formé d'une pluralité de cellules mémoires, le dispositif mémoire SRAM comprenant un premier transistor (T21) et un deuxième transistor (T22) appartenant audit niveau supérieur et ayant chacun une double-grille composée d'une électrode supérieure (37) formée sur la deuxième couche semi-conductrice et d'une électrode inférieure (35, 35a, 35b, 135) agencée entre la deuxième couche semi-conductrice et la première couche semi-conductrice, l'électrode de grille inférieure du premier transistor étant couplée ou connectée à l'électrode de grille inférieure du deuxième transistor, l'électrode de grille inférieure du premier transistor et l'électrode de grille inférieure du deuxième transistor étant couplées ou connectées à une ligne conductrice (44, 54, WLA) de polarisation. 2. Circuit intégré selon la revendication 1, dans lequel le premier transistor (T21) et le deuxième transistor (T22) appartiennent à une même cellule mémoire du dispositif mémoire SRAM ou appartenant respectivement à une cellule et à une autre cellule d'une même rangée de cellules mémoires. 3. Circuit intégré selon l'une des revendications 1 ou 2, dans lequel le premier transistor (T21) et le deuxième transistor (T22) ont des électrodes de grilles inférieures (35a, 35b) respectives distinctes et connectées ou couplées à ladite ligne conductrice (54) de polarisation, en particulier par l'intermédiaire de vias conducteurs (52). 21 4. Circuit intégré selon l'une des revendications 1 ou 2, dans lequel le premier transistor (T21) et le deuxième transistor (T22) ont une électrode de grille inférieure commune (35) connectée ou couplée à la ligne conductrice (44) supplémentaire de polarisation disposée au-dessus du premier et du deuxième transistor 5 par le biais d'au moins un via conducteur (42). 5. Circuit intégré selon l'une des revendications 1 à 4, dans lequel le premier transistor et le deuxième transistor sont des transistors d'accès (TA'T, TA'[) d'une même cellule SRAM, l'électrode de grille supérieure du premier transistor et l'électrode 10 de grille supérieure du deuxième transistor étant connectées ou couplées à une même ligne de mot (WL), la ligne conductrice (44, 54) de polarisation étant une ligne conductrice supplémentaire (WLA, AAL, RA', AA') de polarisation distincte de ladite ligne de mot (WL). 6. Circuit intégré selon la revendication 5, dans lequel la cellule 15 SRAM est formée en outre d'autres transistors (TUT, TUF, TD'T, TUF, TL"-r,TL"F, TD"-r,TD"F) réalisant une bascule et ayant chacun une double-grille composée d'une électrode agencée sur la deuxième couche semi-conductrice et d'une autre électrode agencée entre la deuxième couche semi-conductrice et la première couche semi-conductrice. 20 7. Circuit intégré selon la revendication 5, dans lequel la ligne conductrice supplémentaire de polarisation est une ligne d'assistance à l'écriture (WLA) à laquelle un potentiel donné est appliqué lors d'opérations d'écriture sur ladite cellule SRAM et un potentiel différent dudit potentiel donné est appliqué lors d'opérations de lecture effectuées sur ladite cellule SRAM et de phases de rétention de ladite cellule 25 SRAM. 8. Circuit intégré selon la revendication 5, dans lequel la ligne conductrice supplémentaire de polarisation est une ligne d'assistance à l'accès à la cellule (AAL) à laquelle un potentiel donné est appliqué lors d'opérations d'écriture et de lecture 30 effectuées sur ladite cellule SRAM et un potentiel différent dudit potentiel donné est appliqué lors de phases de rétention de ladite cellule SRAM. 22 9. Circuit intégré selon la revendication 5 ou 6, dans lequel les transistors de charge (TUT, TUF) ont une électrode de grille connectée ou couplée à la ligne conductrice (44, 54, WLA) supplémentaire de polarisation. 5 10. Circuit intégré selon la revendication 9, dans lequel la ligne conductrice supplémentaire de polarisation est une ligne d'aide à l'écriture (WA') à laquelle un potentiel donné est appliqué lors d'opérations d'écriture sur ladite cellule SRAM et un potentiel différent dudit potentiel donné est appliqué lors d'opérations de lecture effectuées sur ladite cellule SRAM ou est une ligne d'assistance à l'écriture (WLA) 10 à laquelle un potentiel donné est appliqué lors d'opérations d'écriture sur ladite cellule SRAM et un potentiel différent dudit potentiel donné est appliqué lors d'opérations de lecture effectuées sur ladite cellule SRAM et lors de phases de rétention de ladite cellule SRAM. 15 11. Circuit intégré selon la revendication 5 ou 6, dans lequel les transistors de conduction (TUT, TUF) ont une électrode de grille inférieure connectée ou couplée à la ligne conductrice (RA') supplémentaire de polarisation. 12. Circuit intégré selon la revendication 11, dans lequel les transistors 20 de charge (TD'T, TD'F) ont une électrode de grille connectée ou couplée à une ligne conductrice additionnelle (SUL) de polarisation. 13. Circuit intégré selon l'une des revendications 1 à 4, dans lequel le premier transistor et le deuxième transistor sont des transistors d'accès (TA'T, TA'[) d'une 25 cellule SRAM et dans lequel la ligne conductrice (44, 54, WLA) de polarisation est une ligne de mot, l'électrode de grille supérieure et l'électrode de grille inférieure de chacun des transistors d'accès étant couplées ou connectées à cette ligne de mot (WL), ladite ligne de mot étant connectée ou couplée à une électrode de grille d'un premier transistor de charge (TUT) à double-grille de ladite cellule SRAM ainsi qu'a une électrode de grille 30 d'un deuxième transistor de charge (TUT) à double-grille de ladite cellule SRAM. 23 14. Circuit intégré selon la revendication 5, dans lequel le premier transistor et le deuxième transistor sont respectivement un premier transistor d'accès (TA'T) connecté ou couplé à un premier noeud (T) de stockage d'une cellule SRAM et un deuxième transistor d'accès (TA'[) connecté ou couplé à un deuxième noeud (F) de 5 stockage de la cellule SRAM et dans lequel la cellule SRAM est dotée d'un premier transistor de charge (TL2T) et d'un deuxième transistor de charge (TL2F) ayant chacun une double-grille, l'électrode de grille inférieure du deuxième transistor de charge (TL2F) étant couplée ou connectée à une première ligne de bit (BLT), l'électrode de grille inferieure du premier transistor de charge (TL2T) étant couplée ou connectée à une deuxième ligne de 10 bit (BLF). 15. Circuit intégré selon la revendication 14, dans lequel la cellule SRAM est dotée d'un premier transistor de conduction (TD2T) et d'un deuxième transistor de conduction (TD2F) ayant chacun une double-grille, une électrode de grille du deuxième 15 transistor de conduction (TD2F) étant connectée ou couplée à la première ligne de bit (BLT), une électrode de grille du premier transistor de conduction (TD2T) étant connectée ou couplée à une deuxième ligne de bit (BLF). 16. Circuit intégré selon l'une des revendications 1 à 4, dans lequel le 20 premier transistor et le deuxième transistor sont des transistors de conduction (TD'T, TD'F) d'une même cellule SRAM, la ligne conductrice (44, 54, WLA) de polarisation étant en particulier une ligne d'assistance à la lecture (RAL) à laquelle un potentiel donné est appliqué lors d'opérations de lecture effectuées sur ladite même cellule SRAM et un potentiel différent dudit potentiel donné lors d'opérations d'écriture effectuées sur ladite 25 cellule SRAM ou lorsque la cellule est dans une phase de rétention d'information. 17. Circuit intégré selon l'une des revendications 1 à 4, dans lequel le premier transistor et le deuxième transistor sont des transistors de charge (TUT, TUF) d'une même cellule SRAM, la ligne conductrice (44, 54, WLA) de polarisation étant en 30 particulier une ligne d'aide à l'écriture (WA') à laquelle un potentiel donné est appliqué 24 lors d'opérations d'écriture sur ladite même cellule SRAM et de phase de rétention et un potentiel différent dudit potentiel donné lors d'opérations de lecture effectuées sur ladite cellule SRAM. 5 18. Circuit intégré selon la revendication 2, dans lequel le premier transistor (T21) et le deuxième transistor (T22) sont des transistors de conduction (TD2F) ou de charge (TL2F), respectivement d'une première cellule mémoire et d'une deuxième cellule mémoire d'une même rangée de cellules mémoires, la ligne conductrice (54) de polarisation étant une première ligne de bit (BLT), une deuxième ligne de bit (BLF) 10 complémentaire de la première ligne de bit étant connectée ou couplée à une électrode de grille inférieure d'un autre transistor de conduction (TD2T) ou de charge (TL2T) de ladite première cellule.