FR 3085540 A1 20200306 FR 1857842 A 20180831 Dispositif intégré de mesure temporelle à constante de temps ultra longue et procédé de fabrication Des modes de réalisation et de mise en oeuvre concernent de façon générale les circuits intégrés, et plus particulièrement la réalisation d'un dispositif de mesure temporelle à constante de temps ultra longue. Les circuits de mesure temporelle à constante de temps ultra longue, usuellement désignés par l'acronyme anglosaxon ULTC pour « Ultra Long Time Constant », sont ainsi qualifiés lorsque leur plage d'application est de l'ordre de la dizaine de minutes à quelques jours. Dans de nombreuses applications, on souhaite disposer d'une information représentative d'un temps écoulé entre deux évènements, qu'il s'agisse d'une mesure précise ou approximative. Un exemple d'application concerne les mesures de prévention de fraude, mettant en oeuvre un blocage d'un système pendant une durée suffisamment longue pour être dissuasive. Ces mesures de préventions s'appliquent à des attaques semi-invasives, telles que par exemple des techniques d'analyse par injections de fautes, ou non- invasives, telles que des attaques par force brute ou par canal auxiliaire (« side channel attacks » selon le vocable anglosaxon usuel). Généralement ce type d'attaque repose sur des méthodes d'auto-apprentissage mettant en oeuvre de nombreuses itérations répétées et des synchronisations précises Dans ce contexte, bloquer le système pendant une durée de l'ordre d'une heure ou d'une dizaine de minutes est suffisant pour dissuader un fraudeur d'employer une telle approche. Ce type de prévention par blocage du système présente l'avantage d'être temporaire et non-destructive, par exemple dans le cas où un dysfonctionnement ou une erreur d'utilisation est détecté comme une tentative de fraude. Bien entendu, il est souhaitable que la mise hors tension du système n'interrompe pas la mesure de la durée du blocage 2 On a déjà proposé, par exemple dans le document FR 2981190 Al, un dispositif électronique dans lequel le temps écoulé entre deux évènements est déterminé en mesurant la charge résiduelle d'un élément capacitif de stockage préalablement chargé, connecté à 5 une série d'éléments capacitifs d'écoulement de charges présentant des fuites dans leurs espaces diélectriques. La charge résiduelle de l'élément capacitif de stockage est représentative du temps écoulé en décharge. Dans l'enseignement de ce document, les espaces diélectriques 10 des éléments capacitifs comportent une couche épaisse de diélectrique ne fuyant pas et des régions de fuite de plus faible épaisseur, adaptée à laisser fuir des charges par effet tunnel, et sont réalisés ainsi dans une optique de maîtrise du dimensionnement desdites régions de fuite. Un inconvénient est que, en pratique, les régions de fuite sont 15 encadrées par une couche plus épaisse de diélectrique, notamment du type ONO (« Oxyde-Nitrure-Oxyde de silicium »), qui utilise une surface brute de substrat non-négligeable et impose des règles de dessin à grosse granularité, c'est-à-dire dont les dimensions minimales sont relativement grande et dont les réalisations sont encombrantes. 20 Or, il est souhaitable de réduire l'encombrement surfacique des circuits intégrés. A cet égard, il est proposé, selon des modes de réalisation et de mise en oeuvre, des mesures et dispositifs de mesure temporelles à constante de temps ultra longue, capables de mesurer un écoulement 25 du temps de l'ordre d'une dizaine de minutes à quelques jours, sans nécessiter une alimentation, de façon peu dépendante de la température, et en outre d'encombrement minimisé. Selon un aspect, il est proposé un dispositif intégré de mesure temporelle à constante de temps ultra longue, comprenant une pluralité 30 d'éléments capacitifs élémentaires en série, un élément capacitif de stockage reliée à une extrémité de la série d'éléments capacitifs élémentaires et apte à être chargé, la série d'éléments capacitifs élémentaires étant configurée pour décharger l'élément capacitif de stockage chargé, et pour fournir sur au moins un noeud de la série une grandeur physique représentative de la décharge de l'élément capacitif de stockage et d'une durée écoulé entre le début d'une décharge de l'élément capacitif de stockage et l'instant de fourniture de la grandeur physique, dans lequel chaque élément capacitif élémentaire 5 comprend un empilement d'une première région conductrice, d'une couche diélectrique d'épaisseur adaptée pour laisser circuler des charges par effet tunnel direct, et d'une deuxième région conductrice, dans lequel la première région conductrice est logée dans une tranchée s'étendant depuis une face avant d'un substrat semiconducteur, en 10 profondeur dans le substrat, tandis que la couche diélectrique repose sur la face avant du substrat et la deuxième région conductrice repose sur la couche diélectrique. Ainsi, toute l'interface de la couche diélectrique située entre les deux régions conductrices étant d'une épaisseur adaptée pour 15 laisser circuler des charges par effet tunnel direct, aucune perte brute de surface n'est engendrée par une telle réalisation. En effet, il a été obtenu une surface divisée par 3,5 par rapport à une technologie de référence, mentionnée ci-avant, de dispositif de mesure temporelle à constante de temps ultra longue. 20 Par ailleurs, il est en effet avantageux de mesurer une grandeur représentative de la décharge de l'élément capacitif de stockage sur au moins un noeud de la série d'éléments capacitifs élémentaires, plutôt que directement sur les bornes de de l'élément capacitif de stockage. Selon un mode de réalisation, ledit empilement de la première 25 région conductrice, de la couche diélectrique, et de la deuxième région conductrice de chaque élément capacitif élémentaire est localisé en regard d'une portion de la tranchée logeant la première région conductrice, au niveau de ladite face avant. Cela permet d'optimiser l'utilisation de la surface 30 Selon un mode de réalisation, les éléments capacitifs élémentaires sont électriquement reliés un-à-un en série, alternativement soit par une deuxième région conductrice commune à deux éléments capacitifs élémentaires consécutifs, soit par une 4 première région conductrice commune à deux éléments capacitifs élémentaires consécutifs. Cela permet d'optimiser l'utilisation de la surface. Selon un mode de réalisation dans lequel le substrat 5 semiconducteur comprend une région d'isolation électrique s'étendant verticalement dans le substrat depuis la face avant, ladite tranchée logeant la première région conductrice de chaque élément capacitif élémentaire traverse la région d'isolation électrique. Cela permet par exemple de ne pas subir de fuites de courant 10 dans le substrat, sans prévoir à cet égard une autre épaisseur de diélectrique en regard du substrat. Selon un mode de réalisation, la pluralité d'éléments capacitifs élémentaires en série est situé dans un caisson semiconducteur, logé dans le substrat, et comportant une première prise de contact et une 15 deuxième prise de contact électriquement reliées par un chemin électrique dans le caisson comprenant une section située entre le fond d'une tranchée et le fond du caisson, et le dispositif comporte en outre un circuit de détection configuré pour détecter une discontinuité électrique dans le caisson entre la première prise de contact et la 20 deuxième prise de contact. Ainsi, en cas de détection d'une discontinuité électrique dans le caisson entre la première prise de contact et la deuxième prise de contact, qui serait représentative d'une gravure par la face arrière du substrat, le circuit de détection pourra par exemple commander une 25 contre-mesure, préventive ou destructive, à cette gravure. Il est proposé un procédé de mesure d'une durée, comprenant une charge de l'élément capacitif de stockage d'un dispositif tel que défini ci-avant, une décharge de l'élément capacitif de stockage chargé, à travers la série d'éléments capacitifs élémentaires, et une 30 obtention, sur au moins un noeud de la série d'éléments capacitifs élémentaires, de ladite grandeur physique représentative de la décharge de l'élément capacitif de stockage et de ladite durée, écoulée entre le début d'une décharge de l'élément capacitif de stockage et l'instant de l'obtention de la grandeur physique. 5 Selon un autre aspect, il est proposé un procédé de fabrication d'un dispositif intégré de mesure temporelle à constante de temps ultra longue, comprenant une formation de tranchées s'étendant depuis une face avant d'un substrat semiconducteur, en profondeur dans le 5 substrat , une formation de premières régions conductrices logées dans lesdites tranchées , une formation de couches diélectriques reposant sur la face avant, d'épaisseurs adaptées pour laisser circuler des charges par effet tunnel direct , une formation de deuxièmes régions conductrices reposant sur lesdites couches diélectriques, les 10 empilements respectifs d'une première région conductrice, d'une couche diélectrique et d'une deuxième région conductrice formant une pluralité d'éléments capacitifs élémentaires en série, le procédé comprenant en outre une formation d'un élément capacitif de stockage relié à une extrémité de la série d'éléments capacitifs élémentaires. 15 Selon un mode de mise en oeuvre, les formations de couches diélectriques et de deuxièmes régions conductrices sont localisées en regard de portions respectives de la largeur desdites tranchées logeant les premières régions conductrices, au niveau de ladite face avant. Selon un mode de mise en oeuvre, lesdites formations des 20 tranchées et des premières régions conductrices respectives et lesdites formations des couches diélectriques et des deuxièmes régions conductrices respectives sont relativement positionnées de façon à former la pluralité d'éléments capacitifs élémentaires électriquement reliés un-à-un en série, alternativement soit par une deuxième région 25 conductrice commune à deux éléments capacitifs élémentaires consécutifs, soit par une première région conductrice commune à deux éléments capacitifs élémentaires consécutifs. Selon un mode de mise en oeuvre, le procédé comprend une formation d'une région d'isolation électrique s'étendant verticalement 30 dans le substrat depuis la face avant, et ladite formation des tranchées logeant les premières régions conductrices est mise en oeuvre à travers la région d'isolation électrique. Selon un mode de mise en oeuvre, le procédé comprend une formation préalable d'un caisson semiconducteur dans le substrat et 6 une formation d'une première prise de contact et d'une deuxième prise de contact électriquement reliées par un chemin électrique dans le caisson comprenant une section située entre le fond d'une tranchée et le fond du caisson , le procédé comprend en outre une détection d'une 5 discontinuité électrique dans le caisson entre la première prise de contact et la deuxième prise de contact. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins 10 annexés sur lesquels : - les figures 1 à 4 illustrent schématiquement des modes de réalisation de l'invention ; - la figure 5 illustre schématiquement un mode de mise en oeuvre de l'invention. 15 La figure 1 représente un exemple d'une réalisation d'un dispositif de mesure temporelle à constante de temps ultra longue 10. Le dispositif 10 appartient à un circuit intégré réalisé sur un substrat semiconducteur 1, par exemple en silicium dopé de type P. Dans cette représentation, le dispositif 10 est formé dans une partie du 20 substrat 1 dopée du type de conductivité opposé à celui du reste du substrat. Cette partie dopée forme un caisson semiconducteur 2, du type « simple caisson » ; cela étant, dans la suite il pourra être fait référence au terme « substrat » pour désigner une partie située dans le caisson 2, notamment en relation avec les régions d'isolation 25 électrique STI et les tranchées TR. Un repère orthogonal oriente la figure 1 dans une direction verticale Z, une direction horizontale X et une direction Y perpendiculaire au plan de coupe (XZ) de la figure. Le dispositif 10 comprend une pluralité d'éléments capacitifs 30 élémentaires C31, C32, C33, ..., C3n, électriquement connectés en série. Chaque élément capacitif élémentaire C3 1-C3n comprend un empilement d'une première région conductrice PI, d'une couche diélectrique Dl, et d'une deuxième région conductrice P2. Par 7 exemple, les premières régions conductrices PI et les deuxièmes régions conductrices P2 peuvent être formées de silicium polycristallin conducteur, et les couches diélectriques Dl en oxyde de silicium. La couche diélectrique DI présente une épaisseur adaptée, 5 notamment en fonction de la permittivité du matériau utilisé, pour laisser circuler des charges par effet tunnel direct, notamment dans les conditions décrites ci-après en relation avec la figure 2. Dans chaque élément capacitif élémentaire C31-C3n, la première région conductrice PI est logée dans une tranchée TR. 10 Chaque tranchée TR s'étend depuis une face avant FA du substrat semiconducteur, en profondeur (Z) dans le substrat, tandis que la couche diélectrique DI repose sur la face avant FA du substrat et la deuxième région conductrice P2 repose sur la couche diélectrique DI Dans cette représentation, la face avant FA est située dans un 15 plan XY. Chaque tranchée TR comporte ici une enveloppe isolante OX sur ses flancs et son fond. Contrairement aux technologies classiques, une telle réalisation peut être obtenue en suivant des règles de dessins de parties logiques 20 des circuits intégrés, lesquelles limitent par exemple la largeur d'une bande de deuxièmes régions conductrices P2 à 0,04)1m et l'espacement entre deux de ces bandes à 0,10(tm, ainsi que la largeur d'une tranchée TR à 0,11)tm et l'espacement entre deux tranchées à 0,11)on Suivant ces dernières règles de dessin, la surface d'une réalisation d'un 25 élément capacitif élémentaire est inférieure à 0,1)on2, ce qui peut représenter une surface 3,5 fois inférieure à la surface d'un élément capacitif élémentaire des technologies classiques. Dans l'exemple représenté sur la figure 1, l'empilement de la première région conductrice PI, de la couche diélectrique DI, et de la 30 deuxième région conductrice P2 de chaque élément capacitif élémentaire C31-C3n est localisé en regard d'une portion de la largeur de la tranchée TR logeant la première région conductrice Pl. On entend ici la largeur W de la surface « découverte » de la première région conductrice PI, située au niveau de la face avant FA. En effet, 8 la couche diélectrique et la deuxième région conductrice P2 sont empilées sur des parties périphériques dans la direction X de la largeur W, en surface des premières régions conductrices Pl. Cela permet, dans cet exemple, de connecter électriquement 5 ladite pluralité d'éléments capacitifs élémentaires un-à-un en série, en optimisant la quantité de surface consommé. Les éléments capacitifs élémentaires sont connectés alternativement soit par une deuxième région conductrice P2 commune à deux éléments capacitifs élémentaires consécutifs C3i-1, C3i (avec i entier tel que 2 REVENDICATIONS1. Dispositif intégré de mesure temporelle à constante de temps ultra longue (10), comprenant une pluralité d'éléments capacitifs élémentaires (C31-C3n) en série (C3), un élément capacitif de stockage (Cl) reliée à une extrémité de la série (C3) d'éléments capacitifs élémentaires (C31-C3n) et apte à être chargé, la série (C3) d'éléments capacitifs élémentaires étant configurée pour décharger l'élément capacitif de stockage (Cl) chargé, et pour fournir sur au moins un noeud (F1-Fn-1) de la série une grandeur physique représentative de la décharge de l'élément capacitif de stockage (Cl) et d'une durée écoulée entre le début d'une décharge de l'élément capacitif de stockage (Cl) et l'instant de fourniture de la grandeur physique, dans lequel chaque élément capacitif élémentaire (C31-C3n) comprend un empilement d'une première région conductrice (Pl), d'une couche diélectrique (DI) d'épaisseur adaptée pour laisser circuler des charges par effet tunnel direct, et d'une deuxième région conductrice (P2), dans lequel la première région conductrice (Pl) est logée dans une tranchée (TR) s'étendant depuis une face avant (FA) d'un substrat semiconducteur (1), en profondeur dans le substrat, tandis que la couche diélectrique (DI) repose sur la face avant (FA) du substrat et la deuxième région conductrice (P2) repose sur la couche di électrique (DI). 2. Dispositif selon la revendication 1, dans lequel ledit empilement de la première région conductrice (Pl), de la couche diélectrique (DI), et de la deuxième région conductrice (P2) de chaque élément capacitif élémentaire (C31-C3n) est localisé en regard d'une portion de la largeur de ladite tranchée (TR) logeant la première région conductrice (Pl), au niveau de ladite face avant (FA). 3. Dispositif selon l'une des revendications précédentes, dans lequel lesdits éléments capacitifs élémentaires (C31-C3n) sont électriquement reliés un-à-un en série, alternativement soit par une deuxième région conductrice (P2) commune à deux éléments capacitifs élémentaires consécutifs (C3i-1, C3i), soit par une première région 20 conductrice (Pl) commune à deux éléments capacitifs élémentaires consécutifs (C3i, C3i+1). 4. Dispositif selon l'une des revendications précédentes, dans lequel le substrat semiconducteur (1) comprend une région d'isolation 5 électrique (STI) s'étendant verticalement dans le substrat depuis la première face (FA), dans lequel ladite tranchée (TR) logeant la première région conductrice (Pl) de chaque élément capacitif élémentaire traverse la région d'isolation électrique (STI). 5. Dispositif selon l'une des revendications précédentes, dans 10 lequel ladite pluralité d'éléments capacitifs élémentaires (C31-C3n) en série est situé dans un caisson semiconducteur (2), logé dans le substrat (1), et comportant une première prise de contact (301/401) et une deuxième prise de contact (302/402) électriquement reliées par un chemin électrique dans le caisson (2) comprenant une section située 15 entre le fond d'une tranchée (TR) et le fond du caisson (2), le dispositif comportant en outre un circuit de détection (DET) configuré pour détecter une discontinuité électrique dans le caisson (2) entre la première prise de contact (301/401) et la deuxième prise de contact (302/402). 20 6. Procédé de mesure d'une durée, comprenant une charge de l'élément capacitif de stockage (Cl) d'un dispositif selon l'une des revendications 1 à 5, une décharge de l'élément capacitif de stockage (Cl) chargé, à travers la série (C3) d'éléments capacitifs élémentaires, et une obtention, sur au moins un noeud (F1-Fn-1) de la série (C3) 25 d'éléments capacitifs élémentaires, de ladite grandeur physique représentative de la décharge de l'élément capacitif de stockage (Cl) et d'une durée écoulé entre le début d'une décharge de l'élément capacitif de stockage (Cl) et l'instant de l'obtention de la grandeur physique. 30 7. Procédé de fabrication d'un dispositif intégré de mesure temporelle à constante de temps ultra longue (10), comprenant une formation (53) de tranchées (TR) s'étendant depuis une face avant (FA) d'un substrat semiconducteur (1), en profondeur dans le substrat ; une formation (54) de premières régions conductrices (P1) 21 logées dans lesdites tranchées (TR) , une formation de couches diélectriques (DI) reposant sur la face avant (FA), d'épaisseurs adaptées pour laisser circuler des charges par effet tunnel direct ; une formation (55) de deuxièmes régions conductrices (P2) reposant sur 5 lesdites couches diélectriques (DI), les empilements respectifs d'une première région conductrice (Pl), d'une couche diélectrique (DI) et d'une deuxième région conductrice (P2) formant une pluralité d'éléments capacitifs élémentaires (C31-C3n) en série, le procédé comprenant en outre une formation d'un élément capacitif de stockage 10 (C1) relié à une extrémité (17) de la série (C3) d'éléments capacitifs élémentaires (C31-C3n) 8 Procédé selon la revendication 7, dans lequel les formations (55, 56) de couches diélectriques (Dl) et de deuxièmes régions conductrices (P2) sont localisées en regard de portions respectives de 15 la largeur desdites tranchées (TR) logeant les premières régions conductrices (Pl), au niveau de ladite face avant (FA). 9 Procédé selon l'une des revendications 7 ou 8, dans lequel lesdites formations (53, 54) des tranchées (TR) et des premières régions conductrices respectives (P1) et lesdites formations (55, 56) 20 des couches diélectriques (DI) et des deuxièmes régions conductrices respectives (P2) sont relativement positionnées de façon à former la pluralité d'éléments capacitifs élémentaires (C31-C3n) électriquement reliés un-à-un en série, alternativement soit par une deuxième région conductrice (P2) commune à deux éléments capacitifs élémentaires 25 consécutifs (C3i-1, C3i), soit par une première région conductrice (P1) commune à deux éléments capacitifs élémentaires consécutifs (C3i, C3i+1). 10. Procédé selon l'une des revendications 7 à 9, comprenant une formation (52) d'une région d'isolation électrique (STI) s'étendant 30 verticalement dans le substrat depuis la face avant (FA), dans lequel ladite formation (53) des tranchées (TR) logeant les premières régions conductrices (P1) est mise en oeuvre à travers la région d'isolation électrique (STI). 22 11. Procédé selon l'une des revendications 7 à 10, comprenant une formation préalable d'un caisson semiconducteur (2) dans le substrat et une formation, dans le caisson (2), d'une première prise de contact (301/401) et d'une deuxième prise de contact (302/402) 5 électriquement reliées par un chemin électrique comprenant une section située entre le fond d'une tranchée (TR) et le fond du caisson (2) ; le procédé comprenant en outre une détection (58) d'une discontinuité électrique dans le caisson entre la première prise de contact (301/401) et la deuxième prise de contact (302/402).