FR 3084519 A1 20200131 FR 1857090 A 20180730 REALISATION DE CIRCUIT 3D AVEC TRANSISTOR DE NIVEAU SUPERIEUR DOTE D'UN DIELECTRIQUE DE GRILLE ISSU D'UN REPORT DE SUBSTRAT DESCRIPTION DOMAINE TECHNIQUE La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux ou étages de composants électroniques, et plus particulièrement un procédé amélioré de réalisation d'un dispositif avec des transistors réalisés sur plusieurs niveaux. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D » et comportent typiquement au moins une première couche semi- conductrice d'un niveau (ou étage) dit « inférieur » et au moins une deuxième couche semi-conductrice d'un niveau (ou étage) dit « supérieur », des composants électroniques étant aptes à être au moins partiellement formés dans ces couches semi-conductrices. La deuxième couche semi-conductrice disposée au-dessus de la première couche semiconductrice est typiquement séparée de la première couche semi-conductrice par au moins une couche isolante. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Dans un dispositif 3D, pour former un niveau de composants sur un autre niveau, un procédé consiste à reporter par collage un substrat comportant une couche semi-conductrice dans laquelle un ou plusieurs transistors du niveau supérieur peuvent être amenés à être formés. Le substrat en question est typiquement un substrat de type semiconducteur sur isolant doté d'une couche semi-conductrice superficielle dans laquelle la région de canal des transistors de niveau supérieur est prévue. Les autres couches du substrat, en particulier une couche de support semi-conductrice et une couche isolante dite de « BOX » située entre la couche de support et la couche superficielle sont quant à elles généralement éliminées après collage. 2 On dépose ensuite généralement au moins une couche de matériau diélectrique puis au moins une couche de métallique ou semi-conducteur afin de former un diélectrique de grille et une grille pour les transistors de niveau supérieur. Le document EP 2 259 304 B1 prévoit un procédé de réalisation d'un dispositif 3D, dans lequel pour former le diélectrique de grille d'un transistor de niveau supérieur, on conserve la couche isolante de BOX que l'on amincit ensuite. Puis, on dépose un matériau de grille que l'on vient ensuite graver pour former une grille du transistor de niveau supérieur. Il se pose le problème de réaliser un dispositif 3D dont l'étage supérieur 10 comporte un transistor aux propriétés électriques améliorées. EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention concerne un procédé de réalisation d'un dispositif microélectronique doté de plusieurs niveaux superposés de composants électroniques, le procédé comprenant des étapes consistant à : 15 a) assembler une structure avec un support, ladite structure comportant au moins un niveau inférieur doté d'au moins un composant électronique au moins partiellement formé dans une première couche semi-conductrice, ledit support étant doté d'au moins une deuxième couche semi-conductrice dans laquelle au moins une région de canal d'au moins un transistor d'un niveau supérieur est apte à être réalisé, 20 ledit support étant doté d'une couche de matériau diélectrique agencée sur la deuxième couche semi-conductrice et dans laquelle au moins une zone de diélectrique de grille dudit transistor est apte à être formée dans la couche de matériau diélectrique, puis b) former une couche de recouvrement également appelée de « capping » agencée sur ladite couche de matériau diélectrique, puis 25 c) définir au moins une zone active dudit transistor par gravure de la deuxième couche semi-conductrice, la couche de recouvrement protégeant ladite couche de matériau diélectrique pendant cette gravure. Selon un aspect, une telle couche de recouvrement sert de protection lors de la réalisation de la ou des zones actives de transistor(s) du niveau supérieur et 3 peut permettre de réaliser un diélectrique de grille de qualité amélioré pour ce ou ces transistors. Entre l'étape a) d'assemblage et l'étape b) de formation de la couche de recouvrement, on peut prévoir d'amincir ladite couche de matériau diélectrique, en particulier afin de lui conférer une épaisseur permettant de former un diélectrique de grille. Typiquement, le support que l'on assemble comporte ou est sous forme d'un substrat de type semi-conducteur sur isolant dans lequel la couche de matériau diélectrique est agencée entre la deuxième couche semi-conductrice formant une couche 10 semi-conductrice superficielle du substrat et une couche de support semi-conductrice. Dans ce cas, le procédé peut comprendre après ledit assemblage, le retrait de la couche de support de sorte à dévoiler ladite couche de matériau diélectrique. On forme alors typiquement la couche de recouvrement tout de suite après ce retrait. Selon un mode de réalisation particulièrement avantageux, on peut 15 prévoir une couche de recouvrement en au moins un matériau de grille. La couche de recouvrement sert dans ce cas à la fois de couche de protection et de portion inférieure de grille. Cela peut permettre de réaliser un gain d'étapes tout en permettant de former un diélectrique de grille de qualité améliorée. Cela peut permettre également de réaliser une grille aux propriétés améliorées. 20 Typiquement lorsque la couche de recouvrement sert à former une grille celle-ci peut être ou comprendre un matériau semi-conducteur dopé ou en métal ou en un empilement de métal et de semi-conducteur. Ladite couche de recouvrement peut être formée d'un empilement de plusieurs couches de matériaux différents. 25 Selon une possibilité de mise en oeuvre, la couche de recouvrement peut être ou comprendre une couche de matériau semi-conducteur, le matériau semiconducteur étant dopé in situ lors de son dépôt. Selon une autre possibilité de mise en oeuvre, la couche de recouvrement peut être ou comprendre une couche de matériau semi-conducteur, le procédé comprenant une implantation pour doper ledit matériau semi-conducteur. 4 Lorsque la couche de recouvrement sert à former une portion de grille, après l'étape c) de gravure, le procédé peut comprendre la formation sur ladite couche de recouvrement d'un bloc de matériau de grille, la couche de recouvrement et ledit bloc de matériau de grille formant alors respectivement une portion inférieure et une autre portion d'une électrode de grille dudit transistor. Une telle réalisation de la grille en plusieurs étapes peut permettre de réaliser une portion inférieure de grille de composition améliorée ou de dopage amélioré conférant à la grille et au transistor des propriétés électriques améliorées. En variante, le procédé peut comprendre en outre, après l'étape c) de 10 gravure et préalablement à la formation d'un bloc de grille, le retrait de ladite couche de recouvrement en regard ladite zone active. Alternativement, on peut effectuer un retrait partiel de ladite couche de recouvrement, et retirer cette couche en regard d'au moins une autre zone active formée à l'étape c) de gravure tandis que l'on conserve une portion de la couche de 15 recouvrement en regard ladite zone active. Une telle alternative peut être mise en oeuvre notamment lorsque l'on souhaite réaliser des transistors de niveau supérieur ayant des grilles respectives de compositions différentes respectivement sur la zone active et l'autre zone active, par exemples des portions de grilles métalliques avec des travaux de sortie différents. 20 Avantageusement, lorsque la couche de recouvrement est formée d'une couche de matériau semi-conducteur, celle-ci peut être prévue avec une faible épaisseur en particulier comprise entre 5 nm et 20nm en particulier lorsque la couche de recouvrement est dopée par implantation et que l'on souhaite limiter la température de recuit de diffusion de dopants à une température inférieure à 550°C. Cela peut permettre 25 de réaliser une portion inférieure de grille suffisamment dopée tout en évitant un dopage intempestif de la deuxième couche semi-conductrice. De préférence, après l'étape c) de formation de la zone active et préalablement à une formation d'un bloc ou d'un bloc supplémentaire de matériau de grille, le procédé comprend la formation de blocs isolants autour de la zone active. 5 Avantageusement, les blocs isolants de part et d'autre de la zone active sont formés de sorte à avoir une hauteur au moins égale à celle d'un empilement formé de la deuxième couche semi-conductrice et de la couche de diélectrique de grille. Avec un tel agencement, on limite ainsi la possibilité de couplages parasites entre la grille et des 5 flancs latéraux d'une région de canal dans ladite zone active. De préférence, pour éviter de tels couplages, la hauteur des blocs isolants est supérieure à celle d'un empilement formé de la deuxième couche semi-conductrice de la couche de diélectrique de grille et de la couche de recouvrement. Une fois ces blocs isolants réalisés, on peut former une grille ou une 10 portion supérieure de grille dudit transistor, cette formation comprenant un dépôt d'une couche métallique ou semi-conductrice sur ledit empilement et sur lesdits blocs isolants. Avantageusement, après l'étape c) de formation de la zone active et préalablement à l'étape d) de formation des blocs isolants, on peut réaliser une passivation de flancs latéraux de la zone active. Une telle passivation participe à éviter 15 des couplages électrostatiques parasites entre grille et flancs latéraux de la région de canal. Le dispositif 3D ou circuit 3D peut être prévu avec une couche de plan de masse (« ground plane ») ou une électrode de contrôle arrière pour le ou les transistors de niveau supérieur. 20 Dans ce cas, le support que l'on assemble à ladite structure à l'étape a), peut comporter en outre une couche conductrice apte à former ce plan de masse ou cette électrode de contrôle arrière (« arrière » par opposition à une électrode de grille formant une électrode « avant » de contrôle de la région de canal). BRÈVE DESCRIPTION DES DESSINS 25 La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1J servent à illustrer un exemple de procédé de réalisation d'un dispositif 3D dans lequel on forme un niveau supérieur de composants 6 par report d'un support doté d'une couche de matériau diélectrique amenée à former un diélectrique de grille d'un transistor de niveau supérieur et dans lequel on prévoit de former une couche de recouvrement sur cette couche de matériau diélectrique préalablement à la formation d'au moins une zone active du transistor de niveau supérieur ; - les figures 2A-2B servent à illustrer un exemple de réalisation particulier dans lequel la couche de recouvrement comprend une couche de matériau semi-conducteur dopé apte à former une portion inférieure de grille de transistor ; - la figure 3 sert à illustrer un exemple de réalisation particulier dans 10 lequel la couche de recouvrement comprend une couche de métal apte à former une portion inférieure de grille de transistor ; - la figure 4 sert à illustrer un exemple de réalisation particulier dans lequel la couche de recouvrement est formée d'un empilement de plusieurs matériaux ; - les figures 5A-5D servent à illustrer un exemple de réalisation 15 particulier dans lequel au moins une portion de la couche de recouvrement est retirée préalablement à la formation d'une grille de transistor ; - la figure 6 sert à illustrer un exemple de réalisation particulier dans lequel on réalise une passivation de bords latéraux d'une zone active ; - la figure 7 sert à illustrer un exemple de réalisation particulier dans 20 lequel on réalise une passivation de bords latéraux de la couche de recouvrement ; - la figure 8 sert à illustrer un exemple de réalisation particulier dans lequel des blocs d'isolation de la zone active d'un transistor du niveau supérieur sont prévus et atteignent au moins la hauteur de la couche de diélectrique de grille ; - la figure 9 sert à illustrer un exemple de réalisation particulier dans 25 lequel un plan de masse ou une électrode arrière est prévue sous la zone active d'un transistor du niveau supérieur. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. 7 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de l'orientation, telle que « vertical », « latéral », « supérieur », « inférieur », etc. d'une structure s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère à présent à la figure 1A donnant une structure de départ possible pour la mise en oeuvre d'un procédé de réalisation d'un dispositif 3D comportant 10 plusieurs couches semi-conductrices disposées les unes au-dessus des autres et plusieurs niveaux de composants électroniques superposés réalisés au moins partiellement dans ces couches semi-conductrices. La structure de départ peut être réalisée à partir d'un substrat comprenant une première couche semi-conductrice superficielle 12 dans laquelle un ou 15 plusieurs composants d'un premier niveau N1 de composants, en particulier électroniques ou optoélectroniques par exemple tels que des transistors, des cellules mémoires ou des photo-sites ou des dispositifs émetteurs sont prévus. Dans l'exemple particulier illustré sur la figure 1A, les composants électroniques sont des transistors T11 et T12 et ont des régions de canal respectives qui 20 s'étendent dans la première couche semi-conductrice 12. Les transistors T11, T12 peuvent être mis en oeuvre sur un substrat 10 massif (« bulk » selon la terminologie anglo-saxonne) ou bien de type semi-conducteur sur isolant, en particulier un substrat de type SOI (« Silicon On Insulator » ou « silicium sur isolant »), avantageusement selon une technologie totalement désertée également appelée FDSOI (pour « Fully Depleted Silicon 25 On Insulator »). Une ou plusieurs zones conductrices 21, 22, 23, 24 appartenant au premier niveau N1 sont également typiquement formées au-dessus des transistors T11, T12 et peuvent être connectées à ceux-ci. Les zones 21, 22, 23, 24 conductrices sont 8 par exemple sous forme de lignes métalliques et sont agencées dans au moins une couche 25 isolante recouvrant les transistors T11, T12, par exemple à base de Si02. La couche 25 isolante recouvrant les transistors T11, T12, par exemple à base de 5i02, et les zones conductrices 21, 22, 23, 24 peuvent être ensuite recouvertes S d'au moins une autre couche isolante. Dans l'exemple illustré sur la figure 1B, le niveau N1 de composants déjà réalisé est ainsi recouvert d'une couche isolante 26 supplémentaire afin notamment de faciliter l'assemblage du premier niveau N1 avec un autre support 30. La couche isolante 26 est par exemple en oxyde de silicium et de préférence déposée à une température 10 inférieure à 500°C afin de ne pas dégrader le premier niveau N1. Dans certains cas, par exemple lorsqu'il n'y a pas de ligne métallique ou de zone de contact siliciurée sur le niveau inférieur N1 ou que le dispositif inférieur n'est pas ou peu sensible au budget thermique, un budget thermique supérieur peut être envisagé. L'assemblage de la structure et du support 30 est typiquement formé 15 par collage. Le support 30 que l'on reporte peut être un substrat de type semi-conducteur sur isolant, c'est à dire doté d'une couche 31 de support semi-conductrice revêtue d'une couche de matériau diélectrique 32 agencée sur la couche 31 de support, la couche de matériau diélectrique 32 étant elle-même revêtue d'une couche semi-conductrice 33 dans laquelle une ou plusieurs régions de canal d'un ou plusieurs transistors d'un niveau 20 supérieur sont aptes à être formées. La couche de matériau diélectrique 32 est quant à elle destinée à former un diélectrique de grille pour un ou plusieurs transistors d'un niveau supérieur, dans cet exemple un deuxième niveau N2. Le matériau diélectrique 32 est typiquement un oxyde, par exemple à base de SiO2. Un traitement thermique de cet oxyde est, de manière 25 avantageuse, effectué avant l'assemblage du support sur la structure décrite précédemment. Cela permet d'améliorer la fiabilité du diélectrique de grille, sans toutefois dégrader la structure sur laquelle le premier niveau N1 de transistors a déjà été réalisé. Lorsque le matériau diélectrique 32 est un oxyde celui-ci est avantageusement réalisé typiquement par oxydation à haute température, c'est à dire supérieure à 1000°C, 30 par exemple entre 100°C et 1200°C. 9 Dans l'exemple illustré sur la figure 1B, on reporte le support 30 de la couche semi-conductrice 33 en formant une couche isolante 36, typiquement en oxyde de silicium afin de réaliser un collage moléculaire, par exemple de type oxyde-oxyde entre la couche isolante 26 et une couche isolante 36. En variante (non représentée), on peut envisager un report direct de la couche semi-conductrice 33 sans couche intermédiaire d'oxyde. Une fois le collage effectué, on retire ensuite la couche 31 de support (figure 1C), par exemple par un procédé comprenant plusieurs étapes, en particulier de meulage (« grinding » selon la terminologie anglo-saxonne), de gravure chimique par 10 exemple à l'aide de TMAH (pour « TetraMethylAmmonium Hydroxide ») ou TEAH (pou « TetraEthylAmmonium Hydroxide »). Ces étapes peuvent être suivies d'un polissage mécanique (CMP). Selon une étape optionnelle, dans l'exemple de réalisation particulier illustré sur la figure 1D, on peut effectuer un amincissement de la couche de matériau 15 diélectrique 32 afin de réduire son épaisseur e1 et lui conférer une épaisseur e'1 propre à constituer un diélectrique de grille. L'amincissement est avantageusement réalisé par voie chimique, par exemple avec du SC1 (H202, NH4OH, H2O). L'amincissement peut être en variante réalisé par polissage CMP ou en partie par l'étape de polissage CMP évoquée précédemment. L'amincissement peut être également au moins en partie réalisé à l'aide 20 d'une technique utilisant un faisceau ionique et telle que décrite dans le document EP 2 259 304 B1 émanant de la demanderesse. Un tel amincissement peut être en particulier réalisé de sorte à obtenir une couche de matériau diélectrique 32 d'épaisseur e'1 cible par exemple comprise entre 2nm et 50 nm. En variante, on peut prévoir un support 30 avec une couche de matériau 25 diélectrique ayant déjà une épaisseur adéquate permettant d'utiliser la couche de matériau diélectrique 32 comme diélectrique de grille. Puis, lors d'une étape subséquente, on forme une couche 41 dite « de recouvrement », également appelée de « capping », sur la couche de matériau diélectrique 32 et qui permet de protéger cette couche 32. 10 Un mode de réalisation avantageux prévoit d'utiliser en outre la couche 41 de recouvrement pour réaliser une ou plusieurs grilles de transistors dont la ou les régions de canal respectives est ou sont amenées à s'étendre dans la couche semiconductrice 33. Cette couche 41 de recouvrement peut donc être prévue en au moins un matériau de grille, autrement dit un matériau conducteur et en particulier métallique, et/ou semi-conducteur, dopé ou amené à être dopé. Dans l'exemple illustré sur la figure 1E, la couche 41 de recouvrement est en un matériau semi-conducteur par exemple du polysilicium qui peut être dopé et en particulier dopé in situ, autrement dit lors de son dépôt. Un dopage in situ permet d'avoir 10 une concentration de dopants plus uniforme et d'éviter un dopage parasite de la couche semi-conductrice 33 sous-jacente destinée à accueillir au moins une région de canal de transistor. Selon une variante de réalisation (figures 2A-2B) de la couche de recouvrement 41, on peut déposer un matériau semi-conducteur 43, par exemple du 15 polysilicium, éventuellement non dopé (figure 2A), puis effectuer un dopage de cette couche 41, en particulier à l'aide d'au moins une implantation. Un dopage par implantations successives peut être utilisé notamment si l'on souhaite former des régions dopées selon des dopages de type N et P opposés. Dans ce cas, on effectue typiquement ces implantations en utilisant un ou plusieurs masquages. 20 Une variante de réalisation (figure 3) prévoit une couche 41 de recouvrement à base de matériau métallique 44, par exemple du W, ou formée d'un empilement de métaux par exemple à base de Nitrure de titane et de nitrure de tantale. On peut également prévoir de réaliser une couche 41 de recouvrement formée d'un empilement d'au moins une couche métallique et d'au moins une couche 25 semi-conductrice, par exemple comme sur la figure 4 d'une couche métallique 44, par exemple à base de nitrure de titane recouverte d'une couche semi-conductrice 45 telle qu'une couche en polysilicium. La couche 41 peut être amenée à ne former qu'une portion inférieure de grille(s) de transistor(s). On peut donc prévoir une couche 41 de recouvrement 30 d'épaisseur faible et en particulier inférieure à celle habituellement prévue pour réaliser 11 une électrode de grille, par exemple une épaisseur inférieure à 50 nm ou comprise entre 3 nm 30 nm, par exemple de l'ordre de 10 nm. Une couche 41 de recouvrement semiconductrice, par exemple en polysilicium, de faible épaisseur permet de réaliser une portion inférieure de grille fortement dopée tout en limitant l'énergie d'implantation utilisée. Par exemple une implantation au Bore à une énergie de l'ordre de 1 kev ou 1,5keV et à une dose de 1e14 at/cm2 peut être mise en oeuvre. Selon un autre exemple une implantation au Phosphore à une énergie de l'ordre de lkev pour une dose de 1e14 at/cm2 peut être effectuée par exemple pour une couche de Silicium de l'ordre de 10 nm 10 d'épaisseur. Dans la mesure où l'on peut souhaiter limiter le budget thermique pour la réalisation du deuxième niveau (ou niveau supérieur) de composants et par exemple ne pas dépasser une température de l'ordre de 600°C notamment pour effectuer le recuit de diffusion, le fait de prévoir une couche 41 de recouvrement de faible épaisseur est 15 favorable à l'obtention d'une portion de grille suffisamment dopée et ce, tout en limitant la présence de dopants au niveau de la couche semi-conductrice 33 dans laquelle les régions de canal de transistors sont prévues. Lorsque l'on souhaite réaliser un niveau supérieur de composants tout en limitant le budget thermique les recuits de diffusion ne modifient pas de manière 20 importante les profils de dopants suite à une implantation. Dans ce cas de figure, une réalisation de la grille en plusieurs portions, avec en particulier une portion inférieure formée par la couche 41 de recouvrement permet de réaliser une grille avec une portion semi-conductrice dopée et dont le dopage est uniforme, et ce, tout en évitant ou en limitant un dopage intempestif de la couche semi-conductrice 33 sous-jacente. 25 La couche 41 de recouvrement peut également permettre de protéger la couche de matériau diélectrique 32 lors d'une étape de gravure de la couche semiconductrice 33 afin de définir une ou plusieurs zone actives, chaque zone active étant destinée à accueillir une région de canal de transistor. 12 La figure 1F montre l'empilement une fois la gravure réalisée d'une zone active 33a issue d'une gravure de la couche semi-conductrice 33. Cette gravure peut être effectuée par exemple au moyen d'un procédé de gravure sèche. Des blocs isolants sont typiquement réalisés autour de chaque zone active. Sur la figure 1G, des blocs isolants 52 s'étendent contre des flancs latéraux d'un empilement formé d'une zone active 33a issue de la couche semi-conductrice 33, de la couche diélectrique 32 et de la couche de recouvrement 41. Les blocs isolants 52 sont avantageusement prévus avec une hauteur H'1 supérieure ou égale à celle, notée ho, de la superposition formée par la couche semi- 10 conductrice 33 et la couche diélectrique 32. Le sommet des blocs isolants 52 atteint ainsi au moins la face supérieure de la couche diélectrique 32 autrement dit la face de la couche diélectrique 32 qui est recouverte par la couche 41 de recouvrement. Un tel agencement des blocs isolants 52 peut permettre de limiter voire d'éviter un contrôle par la grille de la région de canal au niveau de ses flancs latéraux. 15 De préférence, la hauteur H'1 des blocs isolants 52 peut même, comme dans l'exemple de réalisation particulier de la figure 1G, être prévue supérieure à celle notée h1, de l'empilement formé de la couche semi-conductrice 33, de la couche diélectrique 32, et de la couche 41 de recouvrement. Le sommet des blocs isolants 52 dépasse ainsi dans cet exemple de la face supérieure (autrement dit de la face libre) de la 20 couche 41 de recouvrement. Une telle configuration des blocs isolants 52 permet d'éviter des couplages parasites entre la future grille et des flancs latéraux 331, 331' de la région de canal formée dans la couche semi-conductrice 33. Une étape ultérieure de réalisation d'un bloc 61 de grille est illustrée sur les figures 1H, 11, 1J (montrant le dispositif respectivement selon une vue de dessus, selon 25 une vue en coupe transversale passant par un axe B'B, puis selon une vue en coupe transversale passant par un axe A'A). Ce bloc de grille 61 peut être formé par dépôt de matériau 62 de grille puis gravure de manière à définir au moins un motif de grille. Dans cet exemple, le motif 62 de grille est défini à la fois dans le matériau 62 et dans la couche 41 de recouvrement. La grille finale ainsi réalisée comporte une portion dite portion 13 « inférieure » réalisée dans la couche de recouvrement et une autre portion agencée sur la portion inférieure, et qui est réalisée par le bloc 61 de grille. Le dépôt du matériau 62 pour former le bloc 61 de grille est avantageusement précédé d'une étape de nettoyage ou de désoxydation de la couche 41 de recouvrement afin d'améliorer la qualité du contact électrique entre les deux portions de grilles. Un tel nettoyage ou désoxydation peut être réalisé par exemple à l'aide d'acide hydrofluorique (HF). Dans un cas où la couche 41 de recouvrement est en matériau semiconducteur, on peut prévoir, selon un mode de réalisation particulier de réaliser le 10 dopage de ce matériau par implantation après la formation des blocs isolants 52 décrite précédemment en lien avec la figure 1G et avant de compléter la formation de la grille selon un procédé tel que décrit en liaison avec les figures 11-1J. Selon une variante de l'exemple de réalisation qui vient d'être décrit en lien avec les figures 1H-1J, on peut prévoir de retirer la couche 41 de recouvrement 15 préalablement à la formation d'une ou plusieurs grilles de transistors. Un tel retrait peut être mis en oeuvre notamment lorsque la couche de recouvrement 41 n'est pas en un matériau de grille ou bien lorsque l'on souhaite réaliser une grille en un matériau différent de celui prévu pour la couche 41 de recouvrement. On peut alors ensuite, après retrait de la couche 41 de recouvrement, 20 déposer au moins un matériau de grille puis graver ce matériau de sorte à définir une électrode de grille. On peut prévoir également prévoir de ne retirer que certaines portions de la couche 41 de recouvrement préalablement à la formation d'une ou plusieurs grilles de transistors. Ce peut être le cas par exemple lorsque l'on souhaite réaliser des 25 transistors avec grilles de compositions différentes et en particulier des grilles formées d'empilements différents. Dans un exemple de réalisation particulier illustré sur les figures SA-5D, une fois avoir réalisé les blocs isolants 52 autour d'une zone active 33b (figure SA) qui peut également issue de la couche semi-conductrice 33 mais différente de celle illustrée 14 sur la figure 1F, on retire la couche 41 de recouvrement. Par exemple on effectue ce retrait à l'aide de PMAH ou TEAH pour effectuer un retrait du polysilicium. Dans l'exemple illustré sur la figure 5B, la couche de recouvrement 41 est entièrement retirée en regard de la zone active 33b issue de la couche semiconductrice 33. Une étape ultérieure de réalisation d'un bloc 161 de grille est illustrée sur les figures 5C, 5D (montrant le dispositif respectivement selon une première vue suivant un premier plan de coupe transversal, et selon une deuxième vue suivant un deuxième plan de coupe transversal, orthogonal au premier plan). 10 Ce bloc de grille 161 peut être formé par dépôt de matériau 162 de grille puis gravure de manière à définir au moins un motif de grille. Le matériau 162 pour former la grille 161 sur la zone active 33b peut être différent de celui utilisé pour former la grille 61 sur la zone active 33a. Selon un mode de réalisation particulier, pour éviter un contrôle 15 parasite d'une région de canal d'un transistor de niveau supérieur N2 par ses bords latéraux ou flancs latéraux, on peut prévoir de passiver ses bords latéraux et de réaliser ainsi des régions isolantes 335, 335' au niveau des bords latéraux de la zone active 33a. Selon une réalisation illustrée sur la figure 7 les flancs latéraux de la couche de revêtement peuvent être passivés des zones isolantes 415, 415' au niveau de 20 flancs latéraux de cette couche 41 sont formées. De telles régions 335, 335', isolantes de passivation participent à limiter voire à empêcher l'établissement d'un couplage électrostatique non désiré entre la structure de grille et les bords latéraux de la structure de canal, en particulier comme dans l'exemple de réalisation illustré sur la figure 8, où le sommet des blocs isolants 52 25 formés autour de la zone active 33a n'atteint que la zone de diélectrique 32 de grille, en particulier sa face supérieure. Un procédé tel que décrit précédemment peut être également adapté à la mise en oeuvre d'un dispositif 3D ou circuit intégré 3D muni d'une couche conductrice servant de plan de masse ou formant une électrode arrière pour la région de canal de 30 transistor(s) du niveau supérieur. 15 Ainsi, pour réaliser un tel dispositif, on peut effectuer un assemblage par exemple tel qu'illustré sur la figure 9. Cette fois, le support que l'on assemble à la structure comportant l'étage inférieur N1 est doté, outre la couche semi-conductrice 33 et la couche 32 de diélectrique de grille, d'une couche 35 conductrice ou semi-conductrice et d'une couche isolante 34, par exemple d'oxyde de silicium. La couche isolante 34 est typiquement prévue avec une composition et une épaisseur, de sorte à permettre un couplage électrostatique entre la couche conductrice 35, et au moins un canal de transistor agencé dans la couche semi-conductrice 33. Par exemple, on prévoit une couche 34 isolante à base d'oxyde de silicium et d'épaisseur REVENDICATIONS1. Procédé de réalisation d'un dispositif microélectronique doté de plusieurs niveaux (N1, N2) superposés de composants électroniques, le procédé comprenant : a) assembler une structure avec un support (60), ladite structure comportant au moins un niveau inférieur (N1) doté d'au moins un composant électronique (T11, T12) au moins partiellement formé dans une première couche semiconductrice, ledit support (60) étant doté d'au moins une deuxième couche semiconductrice (33) dans laquelle au moins une région de canal d'au moins un transistor d'un 10 niveau supérieur (N2) est apte à être réalisé, ledit support étant doté d'une couche (32) de matériau diélectrique (32) agencée sur la deuxième couche semi-conductrice (33) et dans laquelle au moins une zone de diélectrique de grille dudit transistor est apte à être formée dans la couche (32) de matériau diélectrique, b) former une couche (41) de recouvrement agencée sur ladite couche 15 (32) de matériau diélectrique, c) définir au moins une zone active (33a) dudit transistor par gravure de la deuxième couche semi-conductrice (33), la couche (41) de recouvrement protégeant ladite couche de matériau diélectrique (32) pendant cette gravure. 20 2. Procédé selon la revendication 1, comprenant entre l'étape a) d'assemblage et l'étape b) de formation de la couche (41) de recouvrement : - amincir ladite couche (32) de matériau diélectrique. 3. Procédé selon l'une des revendications 1 ou 2, dans lequel ledit 25 support (60) comporte un substrat de type semi-conducteur sur isolant dans lequel la couche de matériau diélectrique est agencée entre la couche (32) de matériau diélectrique et une couche de support semi-conductrice, le procédé comprenant après ledit assemblage, le retrait de la couche de support (30) de sorte à dévoiler ladite couche (32) de matériau diélectrique. 17 4. Procédé selon l'une des revendications 1 à 3, dans lequel le procédé comprend en outre, après l'étape c) de gravure, la formation sur ladite couche (41) de recouvrement d'un bloc (61) de matériau de grille, la couche de recouvrement et le bloc (61) de matériau de grille formant respectivement une portion inférieure et une autre portion d'une électrode de grille dudit transistor. 5. Procédé selon l'une des revendications 1 à 4, dans lequel le procédé comprend en outre, après l'étape c) de gravure et préalablement à la formation d'un bloc de grille, le retrait de ladite couche (41) de recouvrement au moins en regard 10 ladite zone active (33a) ou bien le retrait de ladite couche (41) de recouvrement au moins en regard d'une autre zone active (33b) formée à l'étape c) de gravure tandis que ladite couche (41) de recouvrement est conservée en regard ladite zone active (33a). 6. Procédé selon l'une des revendications 1 à 5, dans lequel ladite 15 couche (41) de recouvrement est ou comprend une couche de matériau semi-conducteur dopé et/ou une couche en métal. 7. Procédé selon l'une des revendications 1 à 6, dans lequel ladite couche (41) de recouvrement est formée d'un empilement de plusieurs couches (44, 45) 20 de matériaux différents. 8. Procédé selon l'une des revendications 1 à 6, dans lequel ladite couche (41) de recouvrement est ou comprend une couche de matériau semi-conducteur, le matériau semi-conducteur étant dopé in situ lors de son dépôt. 25 9. Procédé selon l'une des revendications 6 ou 7, dans lequel ladite couche de recouvrement (41) est ou comprend une couche de matériau semi-conducteur, le procédé comprenant une implantation pour doper ledit matériau semi-conducteur. 18 10. Procédé selon la revendication 9, dans lequel ladite couche (41) de recouvrement est formée d'une couche de matériau semi-conducteur de faible épaisseur comprise entre 5 nm et 20nm l'implantation étant suivie d'au moins un recuit de diffusion de dopants à une température inférieure à 550°C. 11. Procédé selon l'une des revendications 1 à 10, dans lequel après l'étape c) de formation de la zone active (33a) et préalablement à une formation d'un bloc (61) de matériau de grille, le procédé comprend la formation de blocs isolants (52) autour de la zone active. 10 12. Procédé selon la revendication 11, dans lequel les blocs isolants (52) de part et d'autre de la zone active (33a) sont formés de sorte à avoir une hauteur supérieure à celle d'un empilement formé de la deuxième couche semi-conductrice (33), de la couche de diélectrique de grille et de la couche de recouvrement. 15 13. Procédé selon la revendication 12, dans lequel la formation d'une grille dudit transistor comprend le dépôt d'une couche métallique ou semi-conductrice sur ledit empilement et sur lesdits blocs isolants (52). 20 14. Procédé selon l'une des revendications 9 à 12, dans lequel après l'étape c) de formation de la zone active (33a) et préalablement à l'étape d) de formation des blocs isolants (52), on réalise une passivation de flancs latéraux (335, 335') de la zone active (33a). 25 15. Procédé selon l'une des revendications 1 à 14, dans lequel le support (60) assemblé à ladite structure à l'étape a), comporte en outre une couche conductrice (35) apte à former un plan de masse ou une électrode de contrôle arrière de la région de canal dudit transistor.