FR 3083911 A1 20200117 FR 1856515 A 20180713 MEMOIRE SRAM / ROM RECONFIGURABLE PAR CONNEXIONS AUX ALIMENTATIONS DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention se rapporte au domaine des mémoires statiques à accès aléatoires SRAM (SRAM pour « Static Random Access Memory »), et concerne plus particulièrement celui des mémoires, dotées de cellules ayant une structure de SRAM, et susceptibles également d'intégrer une fonction de mémoire ROM pour (« Read-Only Memory » ou « mémoire en lecture seule »). Dans ce domaine, le document US 5°365°475 présente une cellule mémoire ayant une structure de SRAM à 6 transistors susceptible, à l'aide d'une ligne d'alimentation supplémentaire et d'une ligne de masse supplémentaire, d'être utilisée, par le biais d'une polarisation figée de ses transistors, comme une cellule de mémoire ROM. Le comportement en mode ROM ou SRAM conventionnel de la cellule est figé, lors de la fabrication de la mémoire, en choisissant la manière dont celle-ci est connectée aux lignes d'alimentation et lignes de masses. Par ailleurs, pour effectuer son démarrage, un système numérique utilise des données qui sont typiquement stockées dans un espace d'une mémoire ROM. Une fois ce démarrage effectué, pendant le fonctionnement du système, cet espace mémoire ROM est généralement inutilisé. Le document « Area Efficient ROM-Embedded SRAM Cache », de Dongsoo Lee et al., IEEE Transactions on VLSI systems, vol. 21, n°9, 2013 présente quant à lui une mémoire formée à partir de cellules SRAM aptes à fonctionner selon un mode mémoire SRAM conventionnel lors duquel les cellules sont accessibles en lecture et en écriture, et susceptibles également d'adopter un autre mode de fonctionnement lors duquel elles sont accessibles en lecture seule. Le passage d'un mode à l'autre, est réalisé à l'aide d'une ligne de mot supplémentaire dont on modifie la polarisation. Cette ligne de mot supplémentaire nécessite une modification substantielle des circuits de commande 2 externes à la matrice de cellules, et en particulier du pilote de lignes de mots et de la logique de contrôle associée. Il se pose donc le problème de trouver un nouveau dispositif mémoire doté d'une fonctionnalité de mémoire ROM et qui soit amélioré vis-à-vis d'inconvénients 5 mentionnés ci-dessus, en particulier qui soit reconfigurable ou réutilisable, avec un encombrement réduit et ne nécessite pas une modification substantielle de circuits de commande externes. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description 10 d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels: - les figures 1A-1B donnent un schéma électrique équivalent d'une première cellule mémoire appartenant à un plan mémoire d'un dispositif mémoire suivant l'invention durant deux phases consécutives lors desquelles, au moyen de lignes 15 d'alimentation des inverseurs et de signaux appliqués sur ces lignes, on pré-charge une information logique dans la première cellule avant de lui rendre une fonctionnalité de cellule SRAM accessible en lecture et en écriture ; - la figure 2 donne un exemple de chronogramme de tensions susceptibles d'être appliquées à une première ligne d'alimentation et à une deuxième 20 ligne d'alimentation des inverseurs d'une cellule mémoire durant les deux phases consécutives précitées ; - les figures 3A-3B donnent un schéma électrique équivalent d'une autre cellule mémoire du même dispositif que la première et durant les deux mêmes phases consécutives, cette autre cellule ayant une connexion aux lignes d'alimentation 25 des inverseurs différente de celle de la première afin de pré-charger une information logique différente de celle pré-chargée dans la première cellule ; - les figures 4, 5, 6 donnent respectivement un premier exemple, un deuxième exemple, et un troisième exemple de réalisation d'un circuit permettant 3 d'appliquer une séquence de tensions d'alimentation aux première et deuxième lignes d'alimentation durant les deux phases précitées ; - les figures 7A-7D servent à illustrer des configurations possibles de connexions d'une cellule à la première ligne d'alimentation et à la deuxième ligne 5 d'alimentation ; - les figures 8A-8B donnent un exemple d'agencement particulier de cellules mémoires dans une colonne d'un dispositif mémoire dans lequel une cellule sur deux de la colonne est pré-chargeable pour être lisible telle une ROM, puis réinscriptible par la suite, tandis que les autres cellules adoptent un fonctionnement de cellule SRAM 10 conventionnelle ; - les figures 9A-9B servent à illustrer un exemple de correspondance entre un ensemble d'adresses virtuelles relatives à une mémoire RAM, et une mémoire physique telle que mise en oeuvre suivant un mode de réalisation de la présente invention comportant un secteur de cellules SRAM et un secteur de cellules SRAM dont certaines 15 sont pré-chargeables telles des cellules de mémoire ROM; - les figures 10A-10C donnent différents exemples de réalisation d'un module de conversion d'adresse mémoire virtuelle en adresse physique pour un dispositif mémoire tel que mis en oeuvre suivant un mode de réalisation de la présente invention ; Des parties identiques, similaires ou équivalentes des différentes figures 20 portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DE L'INVENTION 25 Un mode de réalisation de la présente invention prévoit un dispositif mémoire doté : - d'un ensemble de cellules mémoires chaque cellule mémoire dudit ensemble comprenant : - un premier noeud et un deuxième noeud, 4 - un premier inverseur et un deuxième inverseur connectés de façon croisée entre ledit premier noeud et ledit deuxième noeud, le dispositif mémoire comprenant en outre : - une première ligne d'alimentation connectée à l'un parmi un premier 5 transistor du premier inverseur et un deuxième transistor du deuxième inverseur, - une deuxième ligne d'alimentation connectée à l'autre parmi ledit premier transistor du premier inverseur et ledit deuxième transistor du deuxième inverseur, la deuxième ligne d'alimentation étant distincte de la première ligne d'alimentation, le dispositif mémoire étant doté d'un circuit configuré pour, lors d'une 10 séquence d'initialisation : - pendant une première phase appliquer un premier couple de potentiels, respectivement sur la première ligne d'alimentation et la deuxième ligne d'alimentation, de sorte à imposer à des cellules dudit ensemble, des données logiques de pré-charge dont les valeurs respectives dépendent de la ligne de d'alimentation parmi 15 lesdites première et deuxième lignes d'alimentation à laquelle son premier transistor et son deuxième transistor sont respectivement connectées, puis - pendant une deuxième phase appliquer un deuxième couple de potentiels respectivement sur ladite première ligne d'alimentation et la deuxième ligne d'alimentation, le deuxième couple de potentiels étant différent du premier couple de 20 potentiels et prévu de sorte à de sorte à maintenir ces données logiques de pré-charge et rendre les cellules dudit ensemble accessibles en lecture et en écriture. Les cellules dudit ensemble sont ainsi pré-chargées automatiquement de par la séquence de potentiels appliqués sur la première ligne d'alimentation et la deuxième ligne d'alimentation, selon des valeurs respectives qui dépendent de leurs 25 agencements respectifs vis-à-vis de la première ligne d'alimentation et de la deuxième ligne d'alimentation. L'agencement de chaque cellule vis-à-vis des lignes d'alimentation et la valeur de donnée pré-chargée associée à cet agencement sont typiquement déterminés lors de la conception du dispositif. Ces données de pré-charge peuvent ainsi constituer 30 des données d'une mémoire ROM ou un code de mémoire ROM qui est 5 automatiquement imposé à l'ensemble de cellules consécutivement à la séquence d'initialisation. Ainsi, sans devoir nécessairement modifier le décodeur de lignes interne de la mémoire et tout en limitant l'encombrement, ce circuit permet d'utiliser les cellules 5 dudit ensemble comme cellules de mémoire ROM, puis, une fois que des ou les données de la mémoire ROM son lues, utiliser ces cellules comme cellules d'une mémoire SRAM fonctionnant de manière conventionnelle. Avantageusement, la séquence d'initialisation peut être consécutive à une mise sous tension d'un système dans lequel le dispositif mémoire est intégré. 10 Ainsi, le circuit permettant d'établir la séquence d'initialisation définie plus haut peut être configuré pour : - pendant la première phase appliquer le premier couple de potentiels en mettant sous tension la première ligne d'alimentation sans alimenter la deuxième ligne d'alimentation, puis, après un retard prédéterminé par rapport au début de la 15 première phase, - selon la deuxième phase, appliquer le deuxième couple de potentiels en maintenant sous tension la première ligne d'alimentation tout en mettant sous tension la deuxième ligne d'alimentation, la première ligne d'alimentation et la deuxième ligne d'alimentation pouvant être alors mises au même potentiel. 20 Selon une première possibilité de mise en oeuvre, un tel circuit peut comprendre : - une première portion de circuit et une deuxième portion de circuit recevant chacune une tension d'alimentation VDD, - un premier élément interrupteur, typiquement doté d'au moins un 25 transistor, entre la première portion et la première ligne d'alimentation, apte à alternativement déconnecter puis connecter la première portion de circuit à la première ligne d'alimentation suite à un changement d'état d'un premier signal de commande, - un deuxième élément interrupteur, typiquement doté d'au moins un autre transistor, agencé entre la deuxième portion et la deuxième ligne d'alimentation, apte à alternativement déconnecter puis connecter la deuxième portion de circuit à la 6 deuxième ligne d'alimentation suite à un changement d'état d'un deuxième signal de commande, le changement d'état du deuxième signal de commande étant retardé, selon ledit retard prédéterminé, par rapport au changement d'état du premier signal de commande. 5 Selon une deuxième possibilité de mise en oeuvre, un tel circuit peut comprendre: - une première portion et une deuxième portion recevant chacune une tension d'alimentation VDD, - au moins un premier circuit tampon entre la première portion et la 10 première ligne d'alimentation, - au moins un deuxième circuit tampon entre la deuxième portion et la deuxième ligne d'alimentation, ledit premier tampon ayant un gain en courant différent de celui du deuxième tampon. Selon une troisième possibilité de mise en oeuvre, un tel circuit peut 15 comprendre: - une première portion connectée à la première ligne d'alimentation et à un noeud recevant une tension d'alimentation VDD, - une deuxième portion connectée audit noeud, au moins une cellule à retard étant disposée entre la deuxième portion et la deuxième ligne d'alimentation. 20 Typiquement, le dispositif comporte au moins une première cellule dudit ensemble ayant son premier inverseur connecté à la première ligne d'alimentation et son deuxième inverseur connecté à la deuxième ligne d'alimentation et au moins une autre cellule ayant son premier inverseur connecté à la deuxième ligne d'alimentation et son premier inverseur connecté à la deuxième ligne d'alimentation. Dans ce cas, cette 25 autre cellule stocke une donnée de valeur complémentaire de celle stockée par la première cellule. Le dispositif mémoire peut également comporter une autre cellule ayant ses deux inverseurs connectés à une même ligne d'alimentation donnée parmi lesdites première ligne d'alimentation et deuxième ligne d'alimentation. Dans ce cas, cette autre 7 cellule est polarisée comme une cellule SRAM conventionnelle immédiatement après la séquence d'initialisation. Un mode de réalisation prévoit ainsi que l'ensemble de cellules peut comporter une deuxième cellule voisine de la première cellule et ayant ses deux 5 inverseurs connectés à une même ligne d'alimentation donnée parmi lesdites première ligne d'alimentation et deuxième ligne d'alimentation, la première cellule et la deuxième cellule partageant une première zone de connexion commune connectée à ladite ligne d'alimentation donnée. Une telle zone de connexion commune permet de réduire l'encombrement et peut permettre de réaliser les différentes connexions aux lignes 10 d'alimentation dans une technologie de fabrication standard. L'ensemble de cellules peut comporter une troisième cellule située sur une même colonne de cellules que la première cellule et la deuxième cellule de sorte que la deuxième cellule est située entre la première cellule et la troisième cellule, la troisième cellule ayant un de ses inverseurs connecté à la première ligne d'alimentation et un autre 15 de ses inverseurs connecté à la deuxième ligne d'alimentation. Ainsi, la troisième cellule est pré-chargeable et peut être utilisée comme cellule de mémoire ROM. La troisième cellule peut être une cellule voisine de la deuxième cellule et partager avec la deuxième cellule une deuxième zone de connexion commune, la deuxième zone de connexion commune étant connectée à la première ligne 20 d'alimentation lorsque la première zone de connexion commune est connectée à la première ligne d'alimentation ou bien la deuxième zone de connexion commune étant connectée à la deuxième ligne d'alimentation lorsque la première zone de connexion commune est connectée à la deuxième ligne d'alimentation. L'ensemble de cellules peut être doté d'au moins une quatrième cellule 25 disposée sur une même colonne de cellules que la première cellule, la deuxième cellule et la troisième cellule, la quatrième cellule ayant des inverseurs connectées à la deuxième ligne d'alimentation. Avantageusement, le dispositif mémoire suivant l'invention peut être doté d'un premier secteur comportant ledit ensemble de cellules, autrement dit avec des 30 cellules pouvant fonctionner comme des cellules RAM pré-chargeables et susceptibles 8 d'adopter ainsi le mode de fonctionnement décrit précédemment, et un deuxième secteur comportant des cellules mémoires utilisées uniquement comme cellules SRAM conventionnelles. Ce deuxième secteur peut être formé de cellules SRAM dotées 5 d'inverseurs connectées à une même ligne d'alimentation parmi les lignes d'alimentation LVDD1, LVDD2 ou recevant un même potentiel d'alimentation pendant la première phase et pendant la deuxième phase, ou connectés de manière arbitraire pour pré-charger des valeurs arbitraires dont on ne se sert pas lors de la lecture de la mémoire ROM. Avantageusement ledit ensemble de cellules appartient à un plan 10 matriciel agencé en colonnes et en rangées horizontales (alternativement paire et impaire) de cellules. Le dispositif mémoire est alors avantageusement configuré de sorte qu'une rangée horizontale sur deux de cellules constitue une mémoire ROM consécutivement à la phase d'initialisation décrite précédemment. Dans ce cas, lorsque la première cellule appartient à une rangée 15 horizontale impaire de cellules, d'autres cellules dudit ensemble appartenant à d'autres rangées impaires sont également pré-chargeables. En variante, lorsque la première cellule mémoire appartient à une rangée horizontale paire de cellules, d'autres cellules dudit ensemble appartenant à d'autres rangées paires sont également pré-chargeables. 20 Pour permettre l'accession à des cellules servant successivement de cellules de mémoire ROM puis de mémoire RAM, le dispositif mémoire peut comprendre en outre un module de conversion d'adresse mémoire virtuelle en adresse mémoire physique. Ce module de conversion peut être doté d'un module de décalage 25 configuré pour : lors d'un accès à une cellule pré-chargée, typiquement lors du redémarrage d'un circuit, détecter un signal indicateur d'un premier type d'accès mémoire (ROM) relatif à un accès à des cellules mémoires accessibles en lecture seule dudit ensemble, et à appliquer en conséquence un premier type d'opération de décalage 30 à une adresse virtuelle afin de produire une adresse physique, puis, 9 lors d'un accès SRAM, typiquement après redémarrage ou amorçage (boot) du système, détecter un signal indicateur d'un deuxième type d'accès mémoire (RAM), relatif à un accès à des cellules mémoires accessibles en lecture et en écriture dudit ensemble, et à appliquer en conséquence un deuxième type d'opération de 5 décalage à une adresse virtuelle afin de produire une adresse physique, le deuxième type d'opération de décalage étant différent dudit premier type d'opération de décalage. Le premier type d'opération de décalage peut être prévu de sorte à restreindre l'accès uniquement à des rangées horizontales paires parmi lesdites rangées horizontales dudit ensemble de cellules ou à restreindre l'accès uniquement à des 10 rangées horizontales impaires parmi lesdites rangées horizontales dudit ensemble de cellules, tandis que le deuxième type d'opération de décalage est susceptible de donner accès à l'intégralité des rangées horizontales dudit ensemble de cellules. Le module de conversion peut comporter un décodeur configuré pour : - à partir d'une adresse virtuelle, produire le signal indicateur d'un 15 premier type d'accès mémoire relatif ou un signal indicateur d'un deuxième type d'accès mémoire, - transmettre cette adresse virtuelle au module de décalage. On peut prévoir d'intégrer l'ensemble de cellules, ledit module de décalage, et avantageusement le décodeur sur un même support. 20 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère à présent aux figures 1A-1B, et 2 qui servent à illustrer différentes phases d'une séquence d'initialisation d'une cellule mémoire C, élémentaire d'un dispositif mémoire tel que mis en oeuvre suivant un mode de réalisation de la présente invention. Lors de cette séquence initia lisation, une information logique est pré- 25 chargée et imposée à cette cellule C. Cette information ou donnée logique correspond à une donnée de mémoire ROM. La cellule mémoire C, représentée a une structure de mémoire SRAM et est ainsi dotée de deux noeuds T et F, prévus pour conserver une information logique sous forme d'une première donnée logique, et d'une deuxième donnée logique 10 complémentaire de la première donnée. Le maintien des données logiques dans les noeuds T, F est assuré par des transistors TLT, TLF, TDT, TDF formant des inverseurs bouclés sur eux-mêmes, c'est à dire montés en antiparallèle ou tête bêche. Ainsi, un premier inverseur est doté d'une entrée connectée au premier noeud et à une sortie d'un autre 5 inverseur, le premier inverseur ayant en outre une sortie connectée au deuxième noeud et à une entrée de l'autre inverseur. Cet autre inverseur est donc doté d'une entrée connectée au deuxième noeud et d'une sortie connectée au premier noeud. Dans l'exemple de réalisation illustré, la cellule SRAM a une structure de type communément appelée « 6T » et comporte ainsi 6 transistors, les deux inverseurs 10 étant alors réalisés par deux transistors de charge TLT, TLF , dans cet exemple de type PMOS, et également appelés « pull up », et deux transistors de conduction, dans cet exemple de type NMOS et également appelés « pull down ». Les transistors TLT, TDT, forment un côté de la cellule, tandis que les transistors TLF, TDF, forment ici un autre côté de la cellule. 15 La cellule Ci est également dotée de deux transistors d'accès TAT et TAF ayant un agencement conventionnel. Les transistors d'accès TAT et TAF sont connectés respectivement à des lignes dites de bit BLT et BLF généralement partagées par les cellules SRAM d'une même colonne de cellules d'un plan matriciel formé de cellules agencées en lignes (rangées horizontales) et en colonnes (rangées verticales). L'accès aux noeuds T et F 20 est commandé par une ligne de mot WL généralement partagée par des ou les cellules SRAM d'une même ligne (rangée horizontale) de cellules du plan matriciel. Les transistors d'accès TAT et TAF sont ainsi prévus pour permettre l'accès ou bloquer l'accès respectivement au premier noeud T et au deuxième noeud F. Dans l'exemple de réalisation illustré, la cellule Ci a la particularité 25 d'avoir son premier inverseur et le deuxième inverseur qui ne sont pas reliés à une même ligne d'alimentation mais connectés respectivement à une première ligne d'alimentation LVDD1 et à une deuxième ligne d'alimentation LVDD2 distincte de la première ligne d'alimentation LVDD1. Les lignes d'alimentation LVDD1, LVDD2 sont susceptibles d'être mises à des potentiels différents l'une de l'autre. 11 Dans cet exemple de réalisation particulier, un premier transistor de charge TLT ici de type PMOS est connecté à la première ligne d'alimentation LVDD1 tandis qu'un deuxième transistor de charge TLF est connecté à la deuxième ligne d'alimentation LVDD2, ces transistors TLT,TLF pouvant être ainsi polarisés de manière différente l'un par 5 rapport à l'autre, tandis que les transistors de conduction TDT, TDF, en particulier de type NMOS sont quant à eux connectés à une même ligne LGND, qui peut être mise par exemple à un potentiel de référence ou de masse GND. Durant une première phase 01 d'une séquence d'initialisation (figure 1A, et chronogramme de la figure 2), un premier potentiel VDD1high, dans cet exemple 10 égal à la tension d'alimentation VDD, est appliqué sur la première ligne d'alimentation LVDD1, tandis qu'un deuxième potentiel VDD2l0w différent du premier potentiel, dans cet exemple égal au potentiel de masse GND, est appliqué à la deuxième ligne d'alimentation LVDD2. L'application de ce couple de potentiels différents entraine une 15 polarisation dissymétrique des transistors de charge des inverseurs l'un par rapport à l'autre. Une alimentation dissymétrique ou déséquilibrée d'un côté de la cellule par rapport à l'autre permet d'imposer aux noeuds T, F des valeurs de pré-charge. La donnée logique pré-chargée est alors imposée aux noeuds T, F sans faire appel aux lignes de bits dont on se sert habituellement pour écrire ou lire une donnée lorsque la cellule C, se 20 retrouve dans son mode de fonctionnement normal autrement dit celui d'une SRAM conventionnelle. La cellule Ci est initialisée durant la première phase 01 comme une cellule de mémoire ROM. Le couple de potentiels VDD, GND appliqués respectivement sur la première ligne LVDD1 et LVDD2 entraine dans cet exemple une pré-charge des deux 25 noeuds T et F, respectivement à un niveau logique '1' et au niveau logique complémentaire '0'. Une information logique est ainsi pré-chargée dans la cellule C,, et sa valeur dépend de la manière dont la cellule Ci est connectée aux lignes d'alimentations LVDD1, LVDD2 et du couple de potentiels appliqués sur celles-ci lors de la première phase. 12 Avantageusement, la première phase lors de laquelle la cellule Ci est initialisée et pré-chargée, est consécutive à une mise sous tension du dispositif mémoire (mise sous tension se produisant dans l'exemple de chronogramme donné sur la figure 3 à un instant to). 5 Dans ce cas, si l'on se rapporte à l'exemple donné précédemment, la mise sous tension du dispositif mémoire entraine une mise au potentiel d'alimentation VDD de la première ligne d'alimentation LVDD1 tandis que la deuxième ligne d'alimentation LVDD2 n'est pas alimentée et laissée au potentiel de masse GND pendant la première phase. 10 Selon une deuxième phase 02 (figure 1B et chronogramme de la figure 2), on établit une alimentation symétrique des transistors de charge des inverseurs. Pour cela, le couple de potentiels appliqués respectivement sur la première ligne d'alimentation LVDD1 et sur la deuxième ligne d'alimentation LVDD2 est modifié. Pour cette deuxième phase, on maintient par exemple un potentiel 15 VDD1high égal au potentiel d'alimentation VDD sur la première ligne LVDD1 tandis que sur la deuxième ligne d'alimentation LVDD2, un potentiel supérieur VDD2high de celui prévu pour la première phase est appliqué. La deuxième ligne d'alimentation LVDD2 est par exemple mise au potentiel d'alimentation VDD, si bien que les transistors de charge TLT et TLF ont leurs sources au même potentiel, comme c'est le cas pour une cellule SRAM 20 conventionnelle. Ainsi, durant la deuxième phase, la cellule Ci maintient la donnée logique pré-chargée imposée lors de la première phase tout en devenant, par le biais d'une alimentation équilibrée ou symétrique entre les deux côtés de la cellule, équivalente à une cellule SRAM alors accessible en lecture et en écriture. 25 Lorsque la première phase 01 résulte d'une mise sous tension du dispositif mémoire, la deuxième phase 02 lors de laquelle la cellule Ci devient accessible en lecture et en écriture peut être mise en oeuvre par une mise sous tension retardée de la deuxième ligne d'alimentation LVDD2 selon un retard prédéterminé Tdeiay. Des exemples de réalisation d'un circuit permettant d'appliquer les 30 potentiels aux lignes LVDD1, LVDD2 lors des différentes phases de la séquence 13 d'initialisation précité, et permettre en particulier une telle mise sous tension retardée, seront donnés ultérieurement. Les figures 3A-3B servent à illustrer le fonctionnement d'une autre cellule Ck élémentaire du dispositif mémoire durant les mêmes première phase 01 et 5 deuxième phase 02 de la séquence d'initialisation. Cette autre cellule Ck appartenant au même agencement matriciel que la cellule C,, et en particulier à la même colonne de cellules que la cellule Ci, diffère de la cellule Ci de par sa connexion aux lignes d'alimentation LVDD1 et LVDD2. Dans cet exemple, le premier inverseur et le deuxième inverseur de la 10 cellule C,' sont connectés respectivement cette fois à la deuxième ligne d'alimentation LVDD2 et à la première ligne d'alimentation LVDD1. Ainsi, la source du premier transistor de charge TLT est connectée à la deuxième ligne d'alimentation LVDD2 tandis que la source du transistor de charge TLF est connectée à la première ligne d'alimentation LVDD1. 15 Si l'on suit l'exemple de polarisation des lignes d'alimentation LVDD1, LVDD2 précédemment décrit pour la première phase, des potentiels VDD et GND sont appliqués respectivement sur la première ligne LVDD1 et la deuxième ligne d'alimentation LVDD2. Cela entraine une mise des deux noeuds de stockage T et F de la cellule Ck, respectivement à un niveau logique '0' et au niveau logique '1' fixes. Durant la 20 première phase (figure 3A), la cellule CI, est ainsi également pré-chargée comme une cellule de mémoire ROM, mais, du fait de sa connexion différente relativement aux lignes d'alimentation LVDD1, LVDD2, stocke une information logique différente et en particulier complémentaire de celle de la cellule C, à ses noeuds T, F, Lors de la deuxième phase 02 (figure 3B), la cellule Ck est mise dans un 25 mode de fonctionnement de mémoire SRAM, dans la mesure où les potentiels appliqués respectivement sur la première ligne d'alimentation LVDD1 et sur la deuxième ligne d'alimentation LVDD2 sont de préférence égaux, par exemple à VDD, et que l'on obtient une symétrie d'alimentation entre les deux côtés de la cellule permettant de la rendre accessible à la fois en lecture et en écriture. 14 Le mode de fonctionnement des cellules C,, Ck décrit précédemment peut permettre la mise en oeuvre d'un dispositif mémoire fonctionnant telle une SRAM pré-chargée avec des données de mémoire ROM grâce à une séquence d'initialisation. Il est alors possible de lire des données stockées par ces cellules Ci, Ck. Ces données sont 5 par exemple des données relatives à un programme d'amorçage (« Boot » selon la terminologie anglo-saxonne) requis par exemple par un processeur lors du démarrage ou d'une réinitialisation d'un système numérique. Les lignes d'alimentation LVDD1, LVDD2 permettent en particulier d'initialiser la première cellule C, et de lui imposer hors son mode de fonctionnement en 10 SRAM conventionnel, et en particulier préalablement à ce mode de fonctionnement en SRAM, une donnée logique de pré-charge. La valeur de cette donnée logique d'initialisation dépend des signaux appliqués sur les lignes d'alimentation et pour un couple de signaux donné, de la manière dont la cellule C, est connectée aux lignes d'alimentation. La valeur de cette donnée logique imposée lors de la séquence 15 d'initialisation précitée peut être ainsi déterminée dès la conception du dispositif. La donnée logique imposée lors de la séquence d'initialisation constitue ainsi une donnée de mémoire ROM. L'ensemble des données de mémoire ROM ou code de mémoire ROM peut être alors déterminé par le concepteur du dispositif lorsqu'il choisit, au moment de la conception, la manière dont chaque cellule est agencée vis-à-vis des lignes 20 d'alimentation LVDD1 et LVDD2. Un exemple de réalisation particulier d'un circuit configuré pour appliquer des couples de potentiels différents aux lignes d'alimentation LVDD1 et LVDD2 et permettre de passer de ladite première phase à ladite deuxième phase évoquées précédemment, est illustré sur la figure 4. 25 Ce circuit 40 permet en particulier de réaliser une mise sous tension retardée d'une des lignes d'alimentation par rapport à l'autre, dans cet exemple de la deuxième ligne d'alimentation LVDD2 par rapport à la ligne d'alimentation LVDD1. Le circuit comprend une première portion 41 et une deuxième portion 42 connectées entre elles et à un noeud recevant une tension d'alimentation VDD. Un élément interrupteur 30 commandé par un signal de commande CMD1, est disposé entre la première portion 41 15 et la première ligne d'alimentation LVDD1, tandis qu'un autre élément interrupteur, commandé par un signal de commande CMD2, est agencé entre la deuxième portion 42 et la deuxième ligne d'alimentation LVDD2. Les éléments interrupteurs sont par exemple des transistors 44, 45 dont 5 les grilles respectives reçoivent respectivement le premier signal de commande CMD1 et le deuxième signal de commande CMD2. Un changement d'état du premier signal de commande CMD1 permet de connecter la première portion 41 à la première ligne d'alimentation LVDD1 (initialisation des valeurs pré-chargées), la première ligne d'alimentation LVDD1 recevant la tension d'alimentation VDD. Puis (deuxième phase), un 10 changement d'état du deuxième signal de commande CMD2 retardé selon un retard prédéterminé par rapport au premier signal de commande CMD1 permet de connecter la deuxième portion 42 à la première ligne d'alimentation LVDD2, la première ligne d'alimentation LVDD1 et la deuxième ligne d'alimentation recevant alors toutes les deux la tension d'alimentation VDD. 15 Un deuxième exemple de circuit 50 permettant d'effectuer une mise sous tension décalée entre les deux lignes d'alimentation LVDD1, LVDD2 est illustré sur la figure 5. Entre une portion 51 de circuit connectée à un noeud apte à recevoir une tension d'alimentation VDD et la première ligne d'alimentation LVDD1, on prévoit un 20 ou plusieurs tampons (« buffer selon la terminologie-anglo-saxonne) également appelés amplificateurs séparateurs. Entre une autre portion 54 apte à recevoir la tension d'alimentation VDD et la deuxième ligne d'alimentation LVDD2, on dispose également un ou plusieurs tampons 55a, 55b, 55c, 55d. On prévoit de préférence le gain global en courant du ou des tampons 25 55a, 55b, 55c, 55d prévus entre la portion 54 et la deuxième ligne d'alimentation LVDD2, inférieur au gain global du ou des tampons 54a, 54b, 54c, 54d afin d'induire un retard de transmission de VDD sur la ligne d'alimentation LVDD2 plus important par rapport au retard induit par les tampons 54a, 54b, 54c, 54d pour transmettre VDD sur la ligne d'alimentation LVDD1. 16 Un troisième exemple de circuit 60 permettant une mise sous tension retardée entre la première ligne d'alimentation LVDD1 et la deuxième ligne d'alimentation LVDD2 est représenté de manière schématique sur la figure 6. Ce circuit comprend une première portion 61 connectée à la première 5 ligne d'alimentation LVDD1 et à un noeud apte à recevoir la tension d'alimentation VDD. Une cellule à retard 65 est disposée entre une deuxième portion 62 du circuit connectée audit noeud et la deuxième ligne d'alimentation LVDD2. Les lignes d'alimentation LVDD1 et LVDD2 sont typiquement partagées par des cellules d'une même colonne de cellules, c'est-à-dire de cellules partageant 10 également typiquement une même paire de lignes de bits BLT et BLF. Pour mettre en oeuvre une polarisation ou alimentation dissociée des transistors TLT et TLF, on prévoit les lignes d'alimentation LVDD1 et LVDD2 typiquement sous forme de lignes métalliques distinctes et qui s'étendent dans un niveau métallique d'interconnexions situé au-dessus des transistors. 15 Les transistors de charge TLT et TLF sont connectés respectivement à l'une des deux lignes d'alimentation LVDD1 et LVDD2 et à l'autre des deux lignes d'alimentation par l'intermédiaire d'éléments conducteurs de type vias. Pour une cellule mémoire donnée, le placement des vias permettant d'établir une connexion entre les transistors TLT et TLF respectivement à l'une ou l'autre 20 des lignes d'alimentation LVDD1 ou LVDD2 détermine la valeur de la donnée que l'on souhaite pré-charger dans cette cellule. Ainsi, la cellule Ci décrite précédemment, a des transistors TLT, TLF dont les connexions aux lignes d'alimentation LVDD1, LVDD2 sont agencées différemment de celles des transistors TLT, TLF de la cellule Ck ce qui permet de stocker des données 25 différentes entre la cellule Ci et la cellule Ci. Les figures 7A-7D servent à illustrer un exemple de réalisation particulier dans lequel on peut prévoir de réaliser les lignes d'alimentation LVDD1, LVDD2 à partir d'un 2ème niveau métallique encore appelé « métal 2 ». Différentes configurations possibles des vias 71a, 71b, 72a, 72b, qui s'étendent entre un premier niveau de métal et 30 le deuxième niveau sont donnés sur ces figures, un premier transistor de charge pouvant 17 être connecté soit à la première ligne d'alimentation par l'intermédiaire d'un via 71a ou bien à la deuxième ligne d'alimentation par l'intermédiaire d'un via 72a, tandis que l'autre transistor de charge peut être connecté soit à la première ligne d'alimentation par l'intermédiaire d'un via 71b ou bien à la deuxième ligne d'alimentation par l'intermédiaire 5 d'un via 72b. Un tel agencement ne s'accorde toutefois pas avec toutes les technologies de fabrication. Ainsi, un autre type d'agencement, davantage compatible avec des technologies de fabrication conventionnelles, est proposé dans l'exemple de réalisation 10 illustré sur les figures 8A-8B, avec des lignes d'alimentation LVDD1, LVDD2 qui s'étendent dans un niveau métallique plus élevé par exemple dans un troisième niveau et un quatrième niveau métallique comportant par exemple quatre niveaux métalliques. Sur ces figure un ensemble de 8 cellules mémoires élémentaires C1,' C2r,' C3n,, C4rn, Cgm, C6m C7m, Cgm voisines et appartenant de lignes (rangées horizontales) 15 différentes et appartenant à une même colonne m de cellules sont représentées. Les cellules Clin, C2m, C3m, C4me C5m, C6m C7m, Cgm sont ainsi adressées typiquement par des lignes de mots différentes mais sont reliées à une même paire de lignes de bits. Dans cet exemple, un agencement particulier des connexions aux lignes 20 d'alimentation LVDD1 et LVDD2 est également prévu, chaque cellule partageant une zone de connexion 81 ou 82 commune à une des lignes d'alimentation LVDD1 et LVDD2 avec une cellule voisine d'une rangée horizontale supérieure, et une autre zone de connexion commune 81 ou 82 à une ligne parmi les lignes d'alimentation LVDD1 et LVDD2 avec une autre cellule voisine d'une rangée horizontale inférieure. Un tel agencement permet de 25 réduire l'encombrement des lignes métalliques et vias associés. Dans cet exemple particulier, les cellules Cim, C3m, C5m, C7m, de rangées horizontales impaires sont munies d'une zone de connexion 81 à la première ligne d'alimentation LVDD1 et d'une autre zone de connexion 82 à la deuxième d'alimentation ligne LVDD2. Les cellules C2r,,, C6m, Csm, de rangées horizontales paires sont munies 30 soit de deux zones de connexion 81 ou 82 à la même ligne d'alimentation LVDD1 ou 18 LVDD2 soit deux zones de connexion 81, 82 connectées à des lignes d'alimentation LVDD1, LVDD2 distinctes. Avec un tel agencement, les cellules Cam, C3m, C5m, Cym, des rangées impaires sont aptes à être pré-chargées pendant la première phase résultant de la mise sous tension de la mémoire. Les cellules Cam, C3m, C5n' C7n, sont susceptibles de 5 former une mémoire ROM dont les données correspondent aux valeurs pré-chargées lors de la première phase évoquée précédemment. Comme cela a été suggéré précédemment, les données pré-chargées par les cellules Cam, C3'' C5'' C7', dépendent des agencements respectifs des connexions de leurs inverseurs à la ligne d'alimentation LVDD1 et à l'autre ligne d'alimentation 10 LVDD2. Les cellules Cam, C7m ont des agencements semblables l'une par rapport à l'autre de leurs connexions 81, 82 respectivement entre leur premier inverseur et la première ligne d'alimentation LVDD1 et entre leur deuxième inverseur et la deuxième ligne d'alimentation LVDD2. Ces cellules Cam, C7m permettent ainsi de stocker une même 15 donnée logique, par exemple un '1' à leur premier noeud T ou un '0' à leur noeud F complémentaire. Les cellules C3m, C5m ont des agencements de leurs zones de connexions 81, 82 différents de celui des cellules Cam, C7m, mais semblables entre elles. Ainsi leurs connexions 82, 81 sont cette fois respectivement entre leur premier inverseur et la 20 première ligne d'alimentation LVDD1 et entre leur deuxième inverseur et la deuxième ligne d'alimentation LVDD2. Ces cellules C3m, Csn, permettent de stocker une même donnée logique par exemple un '0' à leur premier noeud T (ou un '1' à leur deuxième noeud F complémentaire). Dans l'exemple illustré, les cellules C2m,C6n, sont dans un état métastable 25 durant la première phase de polarisation des lignes LVDD1 et LVDD2 du fait de leur connexion à une même ligne d'alimentation, tandis que les connexions respectives des cellules C3n,,C7n, imposent par exemple une donnée logique par exemple un '0' au premier noeud T de la cellule C3m et une donnée logique par exemple un '1' au premier noeud T de la cellule C7m. Les cellules C2m, C4m, C6m, Cam, ne sont toutefois pas utilisées comme cellules 30 de mémoire ROM durant le fonctionnement où l'on souhaite accéder aux données de la 19 mémoire ROM. Du fait qu'elles partagent une zone de connexion commune avec leurs cellules voisines respectives, ces cellules C2m, C4m, C6m, Cgm sont donc lors de la séquence d'initialisation, dans un état imposé par celui de leur cellules voisines respectives, les cellules C2m, C4m, Cgm, Cg,, et ne feront pas l'objet d'un accès en lecture lors d'une phase 5 dite « d'amorçage » (boot) du circuit, durant laquelle on vient lire les données pré- chargées. On a donc un dispositif mémoire dont on utilise une ligne (rangée horizontale) sur deux pendant un amorçage (boot) du circuit. En variante, on peut prévoir un agencement dans lequel on n'accède qu'aux cellules de rangées paires. 10 Ensuite, pendant la deuxième phase, les lignes d'alimentation LVDD1 et LVDD2 sont mises au même potentiel et l'ensemble des cellules Clin, C3m, C5ni, C2m, C2m, C4m, Cgm, Cgm retrouve une polarisation, avec une alimentation équilibrée des deux côtés de chaque cellule leur permettant de fonctionner comme une SRAM conventionnelle. On a donc un dispositif mémoire dont on est susceptible d'utiliser toutes 15 les lignes (rangées horizontales) une fois que les données de mémoire ROM pré-chargées lors de l'initialisation ont été lues. La figure 9A illustre de manière schématique une mémoire physique 90 qui comporte un secteur 92 de cellules mémoires réalisant une mémoire RAM avec une ligne sur deux pré-chargée avec un code d'amorçage. 20 Le secteur 92 est par exemple formé d'un ensemble de cellules telles que mises en oeuvre suivant l'invention et ayant un agencement du type de celui décrit précédemment en particulier en lien avec les figures 8A-8B. Ainsi, dans ce secteur 92 une rangée horizontale (ligne) de cellules sur deux, par exemple les rangées horizontales paires (ou les rangées horizontales impaires), comporte des cellules pré-chargées dont on 25 peut se servir comme mémoire ROM pendant une phase dite d'amorçage puis comme, tandis que les cellules des rangées impaires (ou respectivement les cellules des rangées paires) contiennent des valeurs imposées par les cellules voisines dont on ne se sert pas lors de la phase d'amorçage. Sur cette figure 9A, le bloc 95 représente un ensemble d'adresses 30 virtuelles vues d'un processeur ou d'une unité centrale de traitement, (en anglais CPU 20 pour « central processing unit ») amené à exploiter des données de la mémoire physique 90 et appartenant à un système de traitement numérique. Le processeur peut être amené, lors d'un premier accès mémoire, correspondant par exemple à une phase de démarrage ou d'amorçage du système, à 5 exploiter ou lire des données de programme, en particulier d'un programme d'amorçage (BOOT selon la terminologie anglo-saxonne) stockées dans la mémoire physique 90 et correspondant à des cellules du secteur 92. Ainsi, on est susceptible d'accéder par exemple aux cellules Clin, C3m, C5m, Chni des figures 8A-8B. Le processeur peut être amené ensuite, lors d'un deuxième accès 10 mémoire, à exploiter des données de mémoire RAM, stockées dans le secteur 92. Des cellules du secteur 92 de la mémoire physique 90, qui ont été lues lors du premier accès sont ainsi susceptibles également d'être lues et réécrites lors du deuxième accès. Si l'on se rapporte à l'exemple d'agencement décrit précédemment en lien avec les figures 8A-8B, les cellules Cim, C3m, C5m, Chin peuvent être lues lors d'un accès à la mémoire ROM puis 15 lors d'un accès à la mémoire RAM. Dans l'exemple de réalisation de la figure 9B, la mémoire physique comporte, outre le secteur 92, un autre secteur 94 composé de cellules SRAM au fonctionnement conventionnel. Le secteur 94 est formé de cellules qui fonctionnent comme une des cellules SRAM de type conventionnel. Le secteur 94 est par exemple 20 formé de cellules ayant un agencement du type de la cellule C2,, décrite précédemment en lien avec les figures 8A-8B, ou bien un agencement des transistors qui diffère de celui des cellules des figures 1A-1B, 2A-2B, en ce que ses transistors de charge TLT, TLF sont tous les deux connectées à une même ligne d'alimentation, par exemple LVDD1 ou LVVD2. 25 Le processeur peut être amené, lors d'un premier accès mémoire, correspondant par exemple à une phase de démarrage ou d'amorçage du système, à exploiter ou lire des données de programme, correspondant à des cellules du secteur 92. Le processeur peut être amené ensuite, lors d'un deuxième accès mémoire, à exploiter des données de mémoire RAM, stockées soit dans le secteur 92 soit 30 dans le secteur 94. 21 Une différenciation entre un accès à la mémoire ROM et un accès à la mémoire RAM est réalisé par décodage d'adresse virtuelle lors de la réception d'une requête d'accès en lecture/écriture. Cette différenciation entre accès à la mémoire ROM et accès à la mémoire RAM est opéré à l'aide d'un module de gestion d'adresses virtuelles 5 permettant de convertir une adresse virtuelle en adresse physique. Lorsque le module de gestion d'adresses virtuelle détecte qu'un accès à la mémoire RAM est requis, il applique un type d'opération donné à une adresse virtuelle pour produire une adresse physique correspondant à l'un des deux secteurs 92, 94. Ce type d'opération peut comprendre une opération de soustraction d'une valeur de 10 décalage (« offset )> selon la terminologie anglo-saxonne) de l'adresse virtuelle. Lorsqu'un accès à la mémoire ROM est requis, un type d'opération différent est mis en oeuvre, dans la mesure où celle-ci n'occupe pas toutes les lignes (rangées horizontales) du secteur 92. Ce type d'opération peut comprendre une opération de soustraction d'une autre valeur de décalage (offset) ainsi qu'un 15 déplacement (shift), afin de produire une adresse physique correspondant par exemple uniquement à une ligne paire ou impaire de la mémoire physique 90. Lorsque ce sont des lignes ou rangées horizontales impaires de la mémoire physique qui remplissent la fonction de mémoire ROM, un déplacement de 1 à gauche et une insertion de '1' peut permettre par exemple de produire une adresse 20 physique correspondant à une ligne impaire. En variante, lorsque la mémoire ROM est réalisée par des lignes ou rangées horizontales paires, un déplacement de 1 à gauche et une insertion de '0' peut permettre par exemple de produire une adresse physique correspondant à une ligne paire. 25 Différents exemples de mise en oeuvre d'un module 100 de conversion d'adresse virtuelle en adresse physique sont donnés sur les figures 10A-10C. Ces figures servent à illustrer respectivement : - un premier cas dans lequel le module 100 est entièrement dissocié d'un support 98 sur lequel se trouve la mémoire physique 90, 22 - un deuxième cas dans lequel le module 100 est partiellement situé sur le support 98 de la mémoire physique 90, - un troisième cas dans lequel le module 100 est entièrement intégré sur le même support 98 que la mémoire physique 90. 5 Dans le deuxième cas, le support 98 de mémoire peut comprendre un signal d'entrée spécifique pour recevoir un signal ROM_MODE indicateur d'un type d'accès mémoire réalisé sur la mémoire physique entre un accès à des cellules de cette mémoire accessibles en lecture seule ou à des cellules de cette mémoire accessibles en lecture et écriture. 10 Dans le troisième cas, le support 98 sur lequel se trouve la mémoire peut comprendre un décodeur 102, ce décodeur 102 disposant alors typiquement d'informations de mappage liées à la mémoire virtuelle 95 vue du processeur. Dans les trois cas, le module 100 est doté d'un décodeur 102 configuré pour à partir d'une adresse virtuelle « VirtualAddr » émettre un signal indicateur 15 ROM MODE de type d'accès mémoire entre un accès relatif à la mémoire ROM et un accès relatif à la mémoire RAM. Ce signal indicateur est différent suivant qu'un accès à la mémoire ROM ou à la mémoire RAM est requis. Le décodeur 102 peut se servir pour cela d'une donnée « boot_size » liée à la taille de l'espace réservé à la mémoire ROM 97. Le décodeur 102 est configuré pour transmettre le signal indicateur de 20 type d'accès mémoire et transmettre l'adresse virtuelle à un module de décalage 104 chargé d'appliquer un type d'opération dite de « décalage » à l'adresse virtuelle et produire en conséquence une adresse physique « PhysicalAddr » résultant de cette opération. Le type d'opération effectué par le module de décalage 104 est différent selon que le signal indicateur de type d'accès mémoire reçu par le module de décalage 104 25 indique un accès à la mémoire ROM ou un accès à la mémoire RAM. Un exemple d'utilisation d'un tel dispositif dans un système numérique, comportant un processeur, par exemple un processeur graphique ou GPU (pour « Graphics Processing Unit ») ou un processeur de signal numérique (DSP pour « Digital Signal Processor ») est le suivant : 23 Après mise sous tension du système numérique ou démarrage du système numérique, certaines cellules du secteur 92, en particulier les cellules des rangées paires (ou bien les cellules de rangées impaires), sont pré-chargées par le biais de la première phase de polarisation des lignes LVDD1, LVDD2, et les données de la mémoire 5 ROM (secteur 97 vu par le processeur de la mémoire virtuelle 95) peuvent être accédées en émettant des requêtes comportant des adresses virtuelles, typiquement présentées de manière incrémentale en commençant par une adresse, appelée « boot_address », par exemple 0X0000 Le décodeur 102 identifie à partir de l'adresse virtuelle le type d'accès 10 mémoire demandé et dans le cas présent détecte un accès à la mémoire ROM. Un signal par exemple par le biais de l'entrée ROM_MODE maintenue au même potentiel indique au module 104 de décalage qu'un accès à la mémoire ROM. Ce module 104 réalise une opération sur l'adresse virtuelle de manière à générer une adresse physique. Avantageusement, l'opération effectuée est prévue de sorte à ne 15 produire une adresse physique ne donnant accès ou ne correspondant qu'à des rangées impaires de cellules, ou ne donnant accès ou ne correspondant qu'à des rangées paires de cellules. L'opération effectuée est par exemple un décalage de bits vers la gauche et ajout d'un '1' lorsque les cellules mémoires ROM sont celles des rangées impaires du secteur 92 , ou un décalage de bits vers la gauche et un ajout de '0' lorsque les cellules 20 mémoires ROM sont celles des rangées paires du secteur 92. Les données de la mémoire RAM (secteur 99 vu par le processeur) peuvent être alors accédées en commençant par une adresse, située à boot_address+boot_size (boot_size correspondant à la taille de mémoire ROM) correspondant par exemple à 0X2000. 25 Le décodeur 102 identifie à partir de l'adresse virtuelle le type d'accès mémoire demandé et dans le cas présent détecte un accès à la mémoire RAM. Un signal par exemple par le biais d'un changement de polarité sur l'entrée ROM_MODE indique au module 104 un accès à la mémoire RAM. Ce module 104 réalise alors une opération, par exemple en effectuant une opération de soustraction de « boot_size » sur l'adresse 24 virtuelle. Cette opération est donc d'un type différent de celui de la première phase. Lors d'un accès au secteur virtuel 99, il n'y a donc pas de décalage, REVENDICATIONS1. Dispositif mémoire doté : - d'un ensemble de cellules mémoires (Cirn, C2m, C3m, C4m, C51, C6m, C7m, Cam, Ck) chaque cellule mémoire dudit ensemble comprenant : un premier noeud (T) et un deuxième noeud (F), un premier inverseur et un deuxième inverseur connectés de façon croisée entre ledit premier noeud et ledit deuxième noeud, le dispositif mémoire comprenant en outre : 10 - une première ligne d'alimentation (LVDD1) connectée à l'un parmi un premier transistor du premier inverseur et un deuxième transistor du deuxième inverseur, - une deuxième ligne d'alimentation (LVDD2) connectée à l'autre parmi ledit premier transistor du premier inverseur et ledit deuxième transistor du deuxième inverseur, la deuxième ligne d'alimentation étant distincte de la première ligne 15 d'alimentation, le dispositif mémoire étant doté d'un circuit (40, 50, 60) configure pour lors d'une séquence d'initialisation : - pendant une première phase appliquer un premier couple de potentiels (VDD1h,gh, VDD2;0), respectivement sur la première ligne d'alimentation 20 (LVDD1) et la deuxième ligne d'alimentation (LVDD2), de sorte à imposer à des cellules dudit ensemble, des données logiques de pré-charge dont les valeurs respectives dépendent de la ligne de d'alimentation parmi lesdites première et deuxième lignes d'alimentation à laquelle son premier transistor et son deuxième transistor sont respectivement connectées, puis 25 - pendant une deuxième phase appliquer un deuxième couple de potentiels (VDD1h,gh, VDD2h,gh) respectivement sur ladite première ligne d'alimentation (LVDD1) et la deuxième ligne d'alimentation (LVDD2), le deuxième couple de potentiels étant différent du premier couple de potentiels et prévu de sorte à de sorte à maintenir ces données logiques de pré-charge et rendre les cellules dudit ensemble accessibles en 30 lecture et en écriture. 26 2. Dispositif mémoire selon la revendication 1, au moins une première cellule (Clin, C) dudit ensemble ayant son premier inverseur connecté à la première ligne d'alimentation et son deuxième inverseur connecté à la deuxième ligne d'alimentation, au moins autre cellule (C2m, Ck) dudit ensemble ayant ses deux inverseurs connectés à une même ligne d'alimentation donnée parmi lesdites première ligne d'alimentation (LVDD1) et deuxième ligne d'alimentation (LVDD2) ou ayant son premier inverseur connecté à la deuxième ligne d'alimentation et son deuxième inverseur connecté à la première ligne d'alimentation. 10 3. Dispositif mémoire selon la revendication 2, dans lequel une deuxième cellule (C2,,) voisine de la première cellule (Cim) partage avec la première cellule une zone de connexion commune à l'une desdites première ligne d'alimentation (LVDD1) ou deuxième ligne d'alimentation (LVDD2). 15 4. Dispositif mémoire selon la revendication 3, dans lequel la deuxième cellule (C2,,,) a ses deux inverseurs connectés à une même ligne d'alimentation par le biais de ladite première zone de connexion commune (82). 5. Dispositif mémoire selon l'une des revendications 3 ou 4, dans ledit 20 ensemble de cellules comporte au moins une troisième cellule (C3',) située sur une même colonne de cellules que la première cellule (Cm) et la deuxième cellule (C2,) de sorte que la deuxième cellule est située entre la première cellule et la troisième cellule, la troisième cellule ayant un de ses inverseurs connecté à la première ligne d'alimentation (LVDD1) et un autre de ses inverseurs connecté à la deuxième ligne d'alimentation (LVDD2). 6. Dispositif mémoire selon la revendication 5, dans lequel ladite troisième cellule (C3m) est voisine de la deuxième cellule (C2m) et partage avec la deuxième cellule une deuxième zone de connexion commune (82), la deuxième cellule étant disposée entre le première cellule et la troisième cellule, la deuxième zone de connexion commune 30 étant connectée à la première ligne d'alimentation lorsque la première zone de connexion 27 commune est connectée à la première ligne d'alimentation ou, la deuxième zone de connexion commune étant connectée à la deuxième ligne d'alimentation lorsque la première zone de connexion commune est connectée à la deuxième ligne d'alimentation. 7. Dispositif mémoire selon la revendication 6, dans lequel la première zone de connexion commune et la deuxième zone de connexion commune sont connectées à la première ligne d'alimentation, ledit ensemble étant doté d'au moins une quatrième cellule disposée sur une même colonne de cellules que la première cellule, la deuxième cellule et la troisième cellule, la quatrième cellule ayant des inverseurs connectées à la 10 deuxième ligne d'alimentation. 8. Dispositif mémoire selon l'une des revendications là 7, dans lequel ledit ensemble de cellules est un premier ensemble situé dans un premier secteur (92) d'un plan matriciel de cellules, ledit plan matriciel comprenant un deuxième secteur (94) doté 15 d'un deuxième ensemble de cellules mémoires, lesdites cellules dudit deuxième secteur (94) étant des cellules SRAM dotées d'inverseurs connectées à une même ligne d'alimentation ou recevant un même potentiel d'alimentation pendant la première phase et pendant la deuxième phase de la séquence d'initialisation. 20 9. Dispositif mémoire selon l'une des revendications là 8, dans lequel ledit ensemble appartient à un plan matriciel agencé en colonnes et en rangées horizontales alternativement paires et impaires de cellules, - dans lequel la première cellule (On) mémoire appartient à une rangée horizontale impaire de cellules et dans lequel ladite autre cellule (C2,,,, Ck) dudit 25 ensemble a ses deux inverseurs connectés à une même ligne d'alimentation donnée parmi lesdites première ligne d'alimentation (LVDD1) et deuxième ligne d'alimentation (LVDD2) et appartient à une rangées paire de cellules, ou - dans lequel la première cellule (Clm) mémoire appartient à une rangée horizontale paire de cellules, et dans lequel ladite autre cellule (C2m, Ck) dudit 30 ensemble a ses deux inverseurs connectés à une même ligne d'alimentation donnée parmi 28 lesdites première ligne d'alimentation (LVDD1) et deuxième ligne d'alimentation (LVDD2) et appartient à une rangées impaire de cellules. 10. Dispositif mémoire selon l'une des revendications 1 à 9, comprenant en outre un module de conversion d'adresse mémoire virtuelle en adresse mémoire physique, ledit module de conversion (100) étant doté d'un module de décalage (104) configuré pour, consécutivement à ladite séquence d'initialisation : - détecter un signal indicateur d'un premier type d'accès mémoire relatif à un accès à des cellules mémoires accessibles en lecture seule dudit ensemble, et à 10 appliquer en conséquence un premier type d'opération à une adresse virtuelle afin de produire une adresse physique, puis, - détecter un signal indicateur d'un deuxième type d'accès mémoire, relatif à un accès à des cellules mémoires accessibles en lecture et en écriture dudit ensemble, et à appliquer en conséquence un deuxième type d'opération de décalage à une 15 adresse virtuelle afin de produire une adresse physique, le deuxième type d'opération étant différent dudit premier type d'opération. 11. Dispositif mémoire selon la revendication 10, dans lequel le premier type d'opération est prévu de sorte à restreindre l'accès uniquement à des rangées 20 horizontales paires parmi lesdites rangées horizontales dudit ensemble de cellules ou à restreindre l'accès uniquement à des rangées horizontale impaires parmi lesdites rangées horizontales dudit ensemble de cellules, dans lequel le deuxième type d'opération est susceptible de donner accès à l'intégralité des rangées horizontales dudit ensemble de cellules. 12. Dispositif mémoire selon la revendication 10 ou 11, dans lequel le module de conversion comporte un décodeur (102) configuré pour : - à partir d'une adresse virtuelle, produire un signal indicateur d'un premier type d'accès mémoire relatif ou un signal indicateur d'un deuxième type d'accès 30 mémoire, 29 - transmettre cette adresse virtuelle au module de décalage, ledit ensemble de cellules, ledit module de décalage, et avantageusement le décodeur étant disposés sur un même support. 13. Dispositif mémoire selon l'une des revendications 1 à 12, dans lequel la première phase est consécutive à une mise sous tension du dispositif mémoire, ledit circuit étant configuré pour : - pendant la première phase appliquer le premier couple de potentiels en mettant sous tension la première ligne d'alimentation (LVDD1), en particulier de sorte 10 à lui appliquer une tension d'alimentation VDD sans alimenter la deuxième ligne d'alimentation (LVDD2), puis, après un retard prédéterminé, - pendant la deuxième phase appliquer le deuxième couple de potentiels en maintenant sous tension la première ligne d'alimentation (LVDD1) tout en mettant sous tension la deuxième ligne d'alimentation (LVDD2), de préférence à la même 15 tension d'alimentation VDD. 14. Dispositif mémoire selon la revendication 13, dans lequel ledit circuit (40) comprend : - une première portion (41) et une deuxième portion (42) de circuit 20 recevant chacune une tension d'alimentation VDD, - un premier élément interrupteur (44) entre la première portion et la première ligne d'alimentation (LVDD1), apte à alternativement déconnecter puis connecter la première portion de circuit à la première ligne d'alimentation (LVDD1) suite à un changement d'état d'un premier signal de commande (CM D1), 25 - un deuxième élément interrupteur (45) entre la deuxième portion et la deuxième ligne d'alimentation (LVDD2), apte à alternativement déconnecter puis connecter la deuxième portion de circuit à la deuxième ligne d'alimentation (LVDD2) suite à un changement d'état d'un deuxième signal de commande (CM D2), le changement d'état du deuxième signal de commande (CMD2) étant retardé par rapport au changement d'état 30 du premier signal de commande (CMD1) selon ledit retard prédéterminé. 30 15. Dispositif mémoire selon la revendication 13, dans lequel ledit circuit (50) comprend : - une première portion (51) et une deuxième portion (52) recevant chacune une tension d'alimentation VDD, au moins un premier tampon (54a, 54b, 54c, 54d) entre la première portion (51) et la première ligne d'alimentation (LVDD1), au moins un deuxième tampon (55a, 55b, 55c, 55d) entre la deuxième portion (52) et la deuxième ligne d'alimentation (LVDD2), ledit premier tampon ayant un gain en courant différent de celui du deuxième tampon. 10 16. Dispositif mémoire selon la revendication 13, ledit circuit (60) comprenant : - une première portion (61) connectée à la première ligne d'alimentation (LVD01) et à un noeud (60) recevant une tension d'alimentation VDD, 15 - une deuxième portion (62) connectée audit noeud (60), au moins une cellule à retard étant disposée entre la deuxième portion (62) et la deuxième ligne d'alimentation (LVDD2).