FR 3081611 A1 20191129 FR 1870591 A 20180523 Description Titre de l'invention : Procédé de siliciuration [moi] Domaine [0002] La présente demande concerne de façon générale la fabrication des circuits intégrés, et plus particulièrement la formation de siliciure dans ces circuits intégrés. [0003] Exposé de l'art antérieur [0004] Lors de la fabrication de circuits intégrés, on prévoit généralement une étape de sili- ciuration de régions comprenant du silicium qui sont destinées à former des zones de contact électrique, de manière à diminuer leur résistivité. [0005] Résumé [0006] Un mode de réalisation pallie tout ou partie des inconvénients des procédés usuels de siliciuration. [0007] Un mode de réalisation propose un procédé de siliciuration permettant d'obtenir une barrière Schottky entre le silicium et le siliciure formé qui soit réduite par rapport au cas où le siliciure est formé par un procédé usuel. [0008] Un mode de réalisation propose un procédé permettant de former un siliciure peu résistif dans certaines régions et un siliciure mince dans d'autres régions. [0009] Un mode de réalisation propose la formation, dans des régions de source et de drain d'un transistor, d'un siliciure mince qui n'entraîne pas de dégradation des performances du transistor. [0010] Ainsi, un mode de réalisation prévoit un circuit intégré dans lequel des premières régions semiconductrices comprennent chacune une partie siliciurée comportant des atomes du groupe III, IV et/ou V. [0011] Selon un mode de réalisation, lesdits atomes sont des atomes de carbone et/ou de germanium. [0012] Selon un mode de réalisation, dans chaque première région, la concentration desdits atomes est maximale au niveau de l'interface entre la partie siliciurée et une partie non siliciurée. [0013] Selon un mode de réalisation, des autres régions semiconductrices comprennent chacune une partie siliciurée comportant des atomes du groupe III, IV et/ou V, de préférence des atomes de carbone et/ou de germanium. [0014] Selon un mode de réalisation, la partie siliciurée des premières régions est plus épaisse que la partie siliciurée desdites autres régions. [0015] Un autre mode de réalisation prévoit un procédé de fabrication d'un circuit tel que défini ci-dessus. [0016] Selon un mode de réalisation, le procédé comprend, à partir d'une tranche au moins partiellement en matériau semiconducteur dans laquelle sont définies les premières et 2 des deuxièmes régions, les étapes suivantes : une première siliciuration des premières régions ; une implantation simultanée dans les premières régions siliciurées et dans les deuxièmes régions ; et une deuxième siliciuration des deuxièmes régions. [0017] Selon un mode de réalisation, la première siliciuration comprend le masquage des deuxièmes régions puis le dépôt d'une première couche métallique, de préférence comprenant du nickel. [0018] Selon un mode de réalisation, la deuxième siliciuration comprend le dépôt d'une deuxième couche métallique, de préférence comprenant du nickel, sur les deuxièmes régions. [0019] Selon un mode de réalisation, la première couche métallique est plus épaisse que la deuxième couche métallique. [0020] Selon un mode de réalisation, la deuxième couche métallique est aussi déposée sur les premières régions siliciurées. [0021] Selon un mode de réalisation, la première siliciuration comprend un premier recuit et la deuxième siliciuration comprend un deuxième recuit effectué à une température plus faible que celle du premier recuit, la durée du deuxième recuit étant de préférence inférieure à celle du premier recuit. [0022] Selon un mode de réalisation, la tranche comporte un empilement d'une couche semi- conductrice, d'une couche isolante et d'un substrat semiconducteur, les deuxièmes régions faisant partie de composants formés dans et/ou sur la couche semiconductrice. [0023] Selon un mode de réalisation, l'épaisseur de la couche semiconductrice est inférieure à 20 nm. [0024] Selon un mode de réalisation, les premières régions font partie de composants formés dans et/ou sur ledit substrat. [0025] Selon un mode de réalisation, l'implantation est une implantation de carbone et/ou de germanium. [0026] Selon un mode de réalisation, les premières et deuxièmes régions comprennent du silicium. [0027] Selon un mode de réalisation, l'implantation est amorphisante. Brève description des dessins [0028] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles les figures 1 à 5 sont des vues en coupe schématiques d'une portion d'une tranche semiconductrice à des étapes successives d'un mode de réalisation d'un procédé de fabrication. 3 [0029] Description détaillée [0030] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les divers composants intégrés usuels dans lesquels on prévoit de siliciurer des régions comprenant du silicium n'ont pas été décrits, le procédé décrit étant compatible avec ces composants usuels et leurs fonctionnements. [0031] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation des figures. Sauf précision contraire, les expressions "approximativement", "sensiblement", "environ" et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0032] Dans la suite de la description, on s'intéresse au cas d'une tranche ou plaque au moins partiellement en un matériau semiconducteur comprenant au moins un circuit intégré comportant des composants d'un premier type et des composants d'un deuxième type. Les composants du premier type sont dits "haute tension" et sont destinés supporter des tensions élevées, par exemple supérieures à environ 5 V, de préférence supérieures à 5 V, ces tensions étant par exemple comprises entre environ 5 V et environ 11 V, de préférence entre 5 et 11 V. Les composants du deuxième type sont dits "basse tension" et sont destinés supporter des tensions plus faibles que les composants haute tension, par exemple des tensions inférieures à environ 2 V, de préférence inférieures à 2 V, par exemple des tensions d'environ 1,2 V voire environ 0,8 V, de préférence de 1,2 V voire 0,8 V. [0033] [fig.1] est une vue en coupe schématique d'une portion d'une tranche 1 au moins partiellement en un matériau semiconducteur, à une étape d'un mode de réalisation d'un procédé de fabrication. [0034] La tranche 1 comprend une partie LV ("low voltage" - basse tension), à gauche en figure 1, dans laquelle les composants basse tension, ici un transistor 3, sont formés. Dans la partie LV, la tranche 1 comprend une couche mince de silicium 7 reposant sur et en contact avec une couche isolante 9, par exemple en oxyde de silicium, la couche isolante 9 reposant sur et en contact avec un substrat de silicium 11. Les couches 7 et 9 forment une structure de type SOI ("Silicon On Insulator" - silicium sur isolant). A titre d'exemple, l'épaisseur de la couche 7, c'est-à-dire l'épaisseur de la couche 7 mesurée dans la région de canal, est inférieure à environ 20 nm voire à environ 10 nm, de préférence inférieure à 20 nm voire à 10 nm, par exemple égale à environ 7 nm, de 4 préférence égale à 7 nm. La faible épaisseur de la couche 7 permet au transistor 3 de fonctionner en mode complètement déplété, les couches 7 et 9 formant alors une structure de type FDSOI ("Fully-Depleted Silicon On Insulator" - Silicium sur isolant complètement déplété). [0035] Le transistor 3 est formé dans et/ou sur la couche 7. Le transistor 3 comprend des régions de source et de drain 13 séparées l'une de l'autre par une région de formation de canal 15. Les régions de source et de drain 13 comprennent chacune une portion 17 de silicium épitaxié à partir de la couche 7. La région de formation de canal 15 est surmontée d'un empilement de grille 19 dont au moins le sommet est en silicium, par exemple en silicium polycristallin. Des espaceurs 21 recouvrent les flancs de l'empilement de grille 19. Les espaceurs 21 séparent et isolent électriquement l'empilement de grille 19 des portions épitaxiées 17. A titre d'exemple, l'épaisseur des portions épitaxiées 17, par exemple mesurée à partir de la face supérieure de la couche 7, est comprise entre environ 10 nm et environ 20 nm, de préférence comprise entre 10 et 20 nm, par exemple comprise entre environ 14 et 16 nm, de préférence comprise entre 14 et 16 nm. [0036] La tranche 1 comprend également une partie HV ("high voltage" - haute tension), à droite en figure 1, dans laquelle les composants haute tension, ici un transistor 5, sont formés. Dans la partie HV, la tranche 1 est dépourvue de structure de type SOI, c'est-à-dire des couches 7 et 9. A titre d'exemple, dans la partie HV de la tranche 1, les couches 7 et 9 ont été retirées par gravure avant la formation du transistor 5, une étape optionnelle d'épitaxie pouvant être prévue après gravure de sorte que, après l'épitaxie, la surface supérieure du substrat 11 dans la partie HV soit au même niveau, par exemple à plus ou moins 5 nm près , que la face supérieure de la couche 7 de la partie LV. A titre d'exemple, le transistor 5 est un transistor de commande de lecture et d'écriture dans une cellule mémoire de type flash. [0037] Le transistor 5 est formé dans et/ou sur le substrat 11. Le transistor 5 comprend des régions de source et de drain 23 séparées l'une de l'autre par une région de formation de canal 25. La région 25 est surmontée d'un empilement de grille 27 dont au moins le sommet est en silicium, par exemple en silicium polycristallin. Des espaceurs 29 recouvrent les flancs de l'empilement de grille 27. A titre d'exemple, l'épaisseur ou largeur des espaceurs 29 est supérieure à celle des espaceurs 21. [0038] Dans l'exemple représenté, les transistors 3 et 5 sont séparés et isolés électriquement l'un de l'autre par des murs isolants 31. [0039] [fig.21 est une vue en coupe schématique représentant la structure de la figure 1 après la formation d'un masque 33, généralement appelé masque dur, au moins sur la partie LV de la tranche 1 mais pas sur sa partie HV. Ainsi, dans la partie HV, des régions à siliciurer, ici les régions 23 et le sommet de l'empilement de grille 27, ont leurs surfaces supérieures exposées. [0040] A titre d'exemple, le masque 33 est déposé sur toute la tranche 1, puis la portion du masque 33 recouvrant la partie HV de la tranche 1 est retirée par gravure. Le masque 33 est par exemple constitué d'un empilement de deux couches, une couche inférieure en oxyde de silicium dont l'épaisseur est par exemple de l'ordre de 3 nm, et une couche supérieure en nitrure de silicium dont l'épaisseur est par exemple de l'ordre 30 nm. [0041] [fig.31 est une vue en coupe schématique représentant la structure de la figure 2 après une première étape de siliciuration, la première siliciuration étant réalisée dans la partie HV de la tranche 1 mais pas dans sa partie LV. [0042] Une couche métallique 35 est déposée sur la partie HV, de préférence sur toute la tranche 1. Ainsi, dans la partie HV de la tranche 1, la couche 35 recouvre et est en contact avec les régions à siliciurer. De préférence, la couche 35 comprend du nickel en contact avec ces régions à siliciurer. [0043] A titre d'exemple, la couche métallique 35 comprend un empilement de deux couches métalliques, une couche métallique inférieure de nickel et de platine et une couche supérieure de nitrure de titane permettant d'éviter que le nickel de la couche inférieure ne s'oxyde. L'épaisseur de la couche de nickel et de platine est par exemple comprise entre environ 15 nm et environ 20 nm, de préférence entre 15 et 20 nm, par exemple égale à environ 16 nm, de préférence égale à 16 nm. L'épaisseur de la couche de nitrure de titane est par exemple comprise entre environ 10 nm et environ 20 nm, de préférence entre 10 et 20 nm, par exemple égale à environ 10 nm, de préférence égale à 10 nm. [0044] Un recuit est ensuite effectué de sorte que la couche métallique 35 réagisse avec le silicium des régions à siliciurer avec lesquelles cette couche 35 est en contact. A titre d'exemple, le recuit est effectué à une température comprise entre 250 et 300°C, par exemple de l'ordre de 270°C, de préférence 270°C. A titre d'exemple, la durée du recuit est comprise entre 45 et 75 s, par exemple environ égale à 60 s, de préférence égale à 60 s. [0045] Il en résulte, dans la partie HV de la tranche 1, une siliciuration des régions qui com- prennent du silicium et qui sont en contact avec la couche 35, autrement dit la formation de siliciure dans chacune de ces régions, étant entendu que toute la région comprenant du silicium n'est pas transformée en siliciure. Dans cet exemple, après le recuit, chacune des régions 23 comprend une partie siliciurée 23a et le sommet de l'empilement de grille 27 comprend une partie siliciurée 27a. A titre d'exemple, l'épaisseur des parties siliciurées 23a, 27a est d'environ 24 nm, de préférence égale à 24 nm. [0046] [fig.41 est une vue en coupe schématique de la structure de la figure 3 après le retrait de la couche métallique 35 et du masque 33, lors d'une étape d'implantation effectuée simultanément pour les parties HV et LV de la tranche 1. 6 [0047] Le retrait de la couche métallique 35 permet d'enlever l'excédent de métal qui n'a pas réagi avec le silicium pour former du siliciure. A titre d'exemple, le retrait de la couche 35 est effectué par gravure humide. [0048] Le retrait du masque 33 permet d'exposer, dans la partie LV de la tranche 1, des régions à siliciurer, à savoir ici les régions 13 et le sommet de l'empilement de grille 19. A titre d'exemple, le retrait du masque 33 est effectué par gravure humide. [0049] Lors de l'implantation (représentée schématiquement par des flèches verticales en figure 4), des atomes, par exemple du groupe III, IV et/ou V, de préférence des atomes de germanium et/ou de carbone, sont implantés simultanément dans les régions déjà siliciurées de la partie HV et dans les régions à siliciurer de la partie LV. L'implantation est amorphisante, c'est-à-dire qu'elle casse la structure cristalline du silicium où sont implantés les atomes, par exemple dans les régions de drain et de source de la partie LV. Plus particulièrement, la structure cristalline du silicium est cassée sur une faible épaisseur, par exemple de l'ordre de 10 nm, à partir de la surface exposée du silicium. Comme la structure cristalline du silicium est cassée sur une faible épaisseur, les jonctions PN du transistor 3, par exemple situées à plus de 10 nm des zones de silicium rendues amorphe par l'implantation, ne sont pas modifiées par cette implantation. [0050] A titre d'exemple, du germanium est implanté avec une énergie d'implantation comprise entre environ 1 keV et environ 5 keV et/ou du carbone est implanté avec une énergie d'implantation comprise entre environ 1 keV et environ 2 keV. [0051] Un avantage des atomes de carbone et de germanium est qu'ils ne sont pas élec- triquement actifs vis-à-vis du silicium, c'est-à-dire qu'ils ne sont pas des atomes dopants de type N ou P. Cela permet de ne pas modifier les concentrations en dopants de type N et/ou P dans les régions en silicium déjà dopées lorsque l'implantation est effectuée, notamment au niveau des jonctions PN des transistors. [0052] [fig.51 est une vue en coupe schématique représentant la structure de la figure 4 après une deuxième étape de siliciuration au cours de laquelle dans la partie LV de la tranche 1, du siliciure est formé dans des régions exposées comprenant du silicium. [0053] Une couche métallique 37 est déposée sur toute la tranche 1. La couche 37 recouvre et est en contact avec le siliciure 27a, 23a déjà formé dans la partie HV, la couche 37 recouvrant et étant en contact également avec les régions à siliciurer de la partie LV. De préférence, la couche 37 comprend du nickel en contact avec le silicium des régions à siliciurer de la partie LV. De préférence, l'épaisseur de la couche 37 est inférieure à celle de la couche 35. [0054] Dans cet exemple, la couche 37 a une structure identique à celle de la couche 35 et comprend donc une couche inférieure de nickel et de platine, et une couche supérieure de nitrure de titane. L'épaisseur de la couche de nickel et de platine de la couche 37 est par exemple comprise entre environ 5 nm et environ 10 nm, de préférence entre 5 et 7 nm, par exemple égale à environ 7 nm, de préférence égale à 7 nm. L'épaisseur de la couche de nitrure de titane de la couche 37 est par exemple comprise entre environ 3 nm et environ 8 nm, de préférence entre 3 et 8 nm, par exemple égale à environ 5 nm, de préférence égale à 5 nm. [0055] Un recuit est ensuite effectué de sorte que la couche métallique 37 réagisse avec le silicium qu'elle recouvre. A titre d'exemple, le recuit est effectué à une température comprise entre 200 et 250°C, par exemple de l'ordre de 230°C, de préférence 230°C. A titre d'exemple, la durée du recuit est comprise entre 10 à 30 s, par exemple égale à environ 20 s, de préférence égale à 20 s. [0056] Il en résulte une siliciuration, dans la partie LV de la tranche 1, des régions qui com- prennent du silicium et qui sont en contact avec la couche 37, autrement dit la formation de siliciure dans chacune de ces régions, étant entendu que toute la région n'est pas transformée en siliciure. Dans cet exemple, après le recuit, chacune des régions 13, et plus particulièrement la partie épitaxiée 17 de ces régions 13, comprend une partie siliciurée 17a, et le sommet de l'empilement de grille 19 comprend une partie siliciurée 19a. A titre d'exemple, l'épaisseur des parties siliciurées 17a, 19a est d'environ 11 nm, de préférence de 11 nm. [0057] Dans ce mode de réalisation, le premier recuit décrit en relation avec la figure 5 est plus court et effectué à une température plus faible que le deuxième recuit décrit en relation avec la figure 3. Du fait que le deuxième recuit est effectué à une température plus faible que le premier recuit, ce deuxième recuit ne modifie pas l'épaisseur et la composition du siliciure 23a, 27a formé lors du premier recuit. Cela est vrai nonobstant le fait que, lors du deuxième recuit, la couche métallique 37 est présente sur le siliciure 23a, 27a formé lors du premier recuit. La possibilité de déposer la couche 37 sur toute la tranche 1 évite le recours à une étape supplémentaire de masquage de la partie HV de la tranche 1. [0058] A une étape suivante non représentée, la couche métallique 37 est retirée, par exemple par gravure humide, de manière à enlever l'excédent de métal qui n'a pas réagi. Une étape supplémentaire de recuit est par exemple effectuée pour favoriser, dans la partie HV de la tranche 1, l'accumulation des atomes implantés lors de l'étape de la figure 4, à l'interface entre le siliciure 23a et 27a et le silicium sur lequel il repose. Lors du recuit supplémentaire, la température est par exemple comprise entre 350 et 420°C, par exemple environ 390°C, de préférence 390°C. A titre d'exemple, la durée du recuit est comprise entre 20 et 60 s, par exemple environ 30 s, de préférence 30 s. [0059] Le procédé décrit permet d'obtenir un siliciure épais, par exemple d'une épaisseur su- périeure à 20 nm, par exemple d'épaisseur comprise entre 20 et 30 nm, dans la partie HV de la tranche 1 et un siliciure mince, par exemple d'une épaisseur inférieure à 20 nm, par exemple d'épaisseur comprise entre 11 et 20 nm, dans la partie LV de la 8 tranche 1. [0060] La prévision d'un siliciure mince dans la partie LV permet d'éviter que le siliciure 17a des régions de source et de drain 13 ne s'étende jusqu'à la couche isolante 9 et/ou jusqu'à la région de formation de canal 15 ce qui dégraderait les performances du transistor 3. [0061] Dans la partie HV, le siliciure épais, moins résistif qu'un siliciure mince, est adapté aux tensions appliquées aux composants haute tension. A titre d'exemple, la résistivité du siliciure dans la partie HV est de l'ordre de 14 i.tacm lorsque son épaisseur est de l'ordre de 24 nm, de préférence de 24 nm, alors que la résistivité du siliciure dans la partie LV est de l'ordre de 30 à 60 i.tacm lorsque son épaisseur est d'environ 11 nm, ce qui n'est pas adapté à des composants haute tension. [0062] Par ailleurs, dans le procédé décrit ci-dessus, la prévision, après la siliciuration effectuée dans la partie HV, d'une étape d'implantation telle que décrite en relation avec la figure 4 entraîne que, dans la partie HV, la concentration en atomes implantés est maximale à l'interface entre la partie siliciurée 23a et 27a et la partie non siliciurée des régions 23, 27. Il en résulte un abaissement de la barrière Schottky entre la partie siliciurée et la partie non siliciurée de ces régions par rapport au cas où cette implantation ne serait pas réalisée. [0063] A l'inverse, du fait que l'implantation décrite en relation avec la figure 4 est effectuée avant la siliciuration effectuée dans la partie LV, les atomes implantés et le métal de la couche 37 sont répartis dans toute l'épaisseur du siliciure 17a, 19a formé dans la partie LV. Il en résulte un siliciure 17a, 19a plus stable. Cette étape d'implantation permet également d'obtenir une interface plus lisse entre la partie siliciurée 17a, 19a et la partie non siliciurée des régions 17, 19. [0064] En outre, cette implantation décrite étant amorphisante, cela entraîne une réduction, voire une suppression, de la pénétration du siliciure 13a des régions de drain et de source 13 du transistor 3 vers la région de formation de canal 15 de ce transistor et/ou vers la couche 9, ce qui dégraderait les performances du transistor 3. [0065] Des modes de réalisation particuliers ont été décrits. Diverses variantes et modi- fications apparaîtront à l'homme de l'art. En particulier, on peut prévoir que chacune des régions de source et de drain du transistor 5 haute tension comprenne une partie épitaxiée à partir du substrat 11. [0066] Plus généralement, le procédé décrit ci-dessus s'applique à des régions à siliciurer d'autres composants que ceux décrits ci-dessus, par exemple à celles d'une diode formée dans la partie LV, d'une capacité de type ONO (Oxyde-Nitrure-Oxyde) formée dans la partie HV, d'une cellule de mémoire flash formée dans la partie HV, à celles d'un transistor de puissance formée dans la partie HV, etc. [0067] Les matériaux et/ou les épaisseurs des diverses couches décrites ci-dessus ainsi que 9 les températures et/ou les durées des recuits décrits ci-dessus peuvent être adaptées, par exemple en fonction des épaisseurs visées de siliciure dans la partie LV et/ou dans la partie HV. [0068] Le masque dur 33 peut n'être constitué que d'une couche et/ou d'autres matériaux que ceux indiqués ci-dessus dès lors qu'il empêche la formation de siliciure dans la partie LV à l'étape décrite en relation avec la figure 3. A titre d'exemple, le masque 33 peut être une unique couche d'oxyde de silicium. [0069] Bien que l'on ait décrit un mode de réalisation dans lequel la couche métallique 37 est déposée sur les régions déjà siliciurées de la partie HV de la tranche 1, on peut prévoir de masquer la partie HV avant le dépôt de cette couche. [0070] En outre, on peut prévoir que la tranche comprenne des zones supplémentaires dans lesquelles on ne réalise pas de siliciuration. Ce serait par exemple le cas d'une zone dans laquelle ne serait formés que des composants optiques, d'une zone dans laquelle sont formés des composants utilisés pour des décharges électrostatiques ou d'une zone comprenant des résistances de précision 13 816954 -17-GR3-0808FR01