FR 3085075 A1 20200221 FR 1857517 A 20180817 B17478 - 18-GR2-0411 DESCRIPTION TITRE : Contrôleur mémoire Domaine technique [0001] La présente description concerne de façon générale les circuits électroniques, et plus particulièrement les dispositifs de réception de contenus d'emplacements mémoire, tels que les contrôleurs mémoire. Technique antérieure [0002] Un contrôleur mémoire est généralement utilisé entre une mémoire et des circuits y ayant accès, par exemple dans une puce électronique de circuit intégré. Résumé de l'invention [0003] Un mode de réalisation pallie tout ou partie des inconvénients des dispositif connus de réception de contenus d'emplacements mémoire, tels que les contrôleurs mémoire. [0004] Ainsi, un mode de réalisation prévoit un dispositif comprenant deux buffers remplissables par des contenus d'emplacements mémoire, et un sélecteur d'un mode de remplissage entre remplissage simultané desdits buffers et remplissage séquentiel desdits buffers. [0005] Selon un mode de réalisation, le contenu de chaque emplacement comprend plusieurs données, de préférence deux données, chacun desdits buffers étant configuré pour être rempli simultanément par lesdites plusieurs données. [0006] Selon un mode de réalisation, le dispositif comprend un circuit d'envoi d'une des données sur un bus de même taille que les données. [0007] Selon un mode de réalisation, les deux buffers sont remplissables par les contenus respectivement de premiers et deuxième emplacements ayant des adresses alternées, de préférence logiques. 2 B17478 - 18-GR2-0411 [0008] Selon un mode de réalisation, le dispositif comprend en outre deux buffers supplémentaires remplissables séquentiellement par des adresses des contenus respectifs des premiers et deuxièmes emplacements mémoire. [0009] Selon un mode de réalisation, le dispositif est configuré pour que le remplissage séquentiel desdits buffers soit un remplissage par les contenus d'emplacements mémoire consécutifs. [0010] Un autre mode de réalisation prévoit une puce électronique, comprenant un dispositif ci-dessus. [0011] Un autre mode de réalisation prévoit un procédé comprenant des premier et deuxième remplissages de deux buffers par des contenus d'emplacements mémoire, lesdits buffers étant remplis simultanément au premier remplissage et séquentiellement au deuxième remplissage. [0012] Selon un mode de réalisation, le contenu de chaque emplacement comprend plusieurs données, de préférence deux données, chacun desdits buffers étant rempli simultanément par lesdites plusieurs données au cours des premier et deuxième remplissages. [0013] Selon un mode de réalisation, le procédé comprend une étape d'envoi d'une des données sur un bus de même taille que les données. [0014] Selon un mode de réalisation, les deux buffers sont remplis respectivement par des premiers et deuxièmes emplacements ayant des adresses alternées, de préférence logiques. [0015] Selon un mode de réalisation, le procédé comprend une étape de mémorisation dans un buffer supplémentaire d'une des adresses des premiers et deuxièmes emplacements. 3 B17478 - 18-GR2-0411 [0016] Selon un mode de réalisation, le procédé comprend une étape de vérification d'égalité entre une adresse de requête et l'adresse stockée à l'étape de mémorisation. [0017] Selon un mode de réalisation, la présence d'une étape de lecture du contenu d'un des emplacements est fonction du résultat de l'étape de vérification d'égalité [0018] Selon un mode de réalisation, au premier remplissage, lesdits buffers sont remplis par les contenus respectifs d'emplacements mémoire consécutifs. Brève description des dessins [0019] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0020] [Fig. 1] la figure 1 représente, de manière partielle et schématique, une puce comprenant un mode de réalisation d'un dispositif de réception de contenus d'emplacements mémoire ; [0021] [Fig. 2] la figure 2 représente schématiquement des étapes d'un mode de réalisation d'un procédé mis en oeuvre par le dispositif de la figure 1 ; [0022] [Fig. 3] la figure 3 représente schématiquement un exemple de mise en oeuvre du procédé de la figure 2 par une puce du type de celle de la figure 1 ; [0023] [Fig. 4] la figure 4 représente schématiquement des étapes du procédé de la figure 2 dans l'exemple de la figure 3 ; [0024] [Fig. 5] la figure 5 représente, de manière partielle et schématique, une puce comprenant un mode de réalisation d'un dispositif de réception de contenus d'emplacements mémoire ; 4 B17478 - 18-GR2-0411 [0025] [Fig. 6] la figure 6 représente schématiquement une partie du dispositif de la figure 5 ; et [0026] [Fig. 7] la figure 7 représente schématiquement une autre partie du dispositif de la figure 5. Description des modes de réalisation [0027] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0028] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. [0029] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. [0030] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures. [0031] Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 près. B17478 - 18-GR2-0411 [0032] La figure 1 représente schématiquement un dispositif, par exemple une puce de circuit intégré, comprenant un mode de réalisation d'un dispositif 100 de réception de contenus d'une mémoire 110, de préférence une mémoire de type dit "flash", réinscriptible non volatile. [0033] La puce est de préférence de type dit "Système sur une puce" ou SOC ("System On a Chip"). Des puces de type SOC sont utilisées notamment dans des applications embarquées ou mobiles, telles que la téléphonie mobile, les objets connectés, l'électroménager ou le transport. [0034] Le dispositif 100 est relié, par exemple connecté, à un bus de données 120. De préférence, une unité de traitement de données, telle qu'un microprocesseur 130 (CPU), est reliée au bus 120. Le bus 120 permet notamment la transmission de données de la mémoire vers l'unité de traitement. Divers périphériques non représentés tels que des capteurs, ou des circuits de communication avec des éléments extérieurs à la puce, peuvent être reliés ou connectés au bus 120. De préférence, la liaison entre le dispositif 100 et le bus 120 transmet en parallèle tous les bits d'une donnée, par exemple 32 bits. De préférence, le bus de données 120 a une taille, c'est-à-dire un nombre de bits en parallèle, égal au nombre de bits de chaque donnée. [0035] De préférence, le microprocesseur 130 comprend, ou est relié à, une mémoire cache 132 (CACHE), ou antémémoire. Une mémoire cache est une mémoire ayant par exemple un temps d'accès inférieur à celui de la mémoire 110 et servant de tampon entre le bus 120 et le microprocesseur 130. [0036] La mémoire 110 comprend une succession d'emplacements 112 et 114. De préférence, les emplacements mémoire 112 et 114 se succèdent de manière alternée dans l'ordre de leurs adresses, de préférence leurs adresses logiques. A titre d'exemple, les emplacements 112 et 114 ont le même nombre de 6 B17478 - 18-GR2-0411 bits, de préférence 64 bits. Les adresses sont alors par exemple de la forme 0x...8 pour les emplacements 112, et de la forme 0x...0 pour les emplacements 114, où "Ox" signifie une notation hexadécimale, et "..." représente des chiffres hexadécimaux de l'adresse considérée. Le contenu de chacun des emplacements 112 et 114 correspond à une ou plusieurs données. De préférence, chacun des emplacements 112 et 114 contient deux données. De préférence, chaque donnée correspond à 32 bits de poids faible ou fort de l'emplacement mémoire considéré. [0037] Le dispositif 100 comprend un buffer 102 (BUFA) et un buffer 104 (BUFB). On utilise ici le terme "buffer" pour désigner un circuit tampon tel qu'une mémoire tampon, par exemple un ensemble de bascules. Chaque buffer 102, 104 contient de préférence le même nombre de bits qu'un des emplacements mémoire 112, 114. [0038] Les buffers 102 et 104 sont remplissables par des contenus respectifs des emplacements mémoire 112 et 114. De préférence, le buffer 102 est configuré ou agencé pour être rempli par le contenu d'un emplacement sélectionnable parmi les emplacements 112. De préférence, le buffer 104 est configuré ou agencé pour être rempli par le contenu d'un emplacement sélectionnable parmi les emplacements 114. [0039] De préférence, lors du remplissage de chacun des buffers 102 et 104, le remplissage est effectué simultanément par tous les bits du contenu d'un emplacement mémoire. En particulier, dans le cas où chaque emplacement comprend plusieurs données, le remplissage est alors effectué simultanément par toutes les données du contenu d'un emplacement mémoire. [0040] Le dispositif 100 comprend en outre un sélecteur 140 de mode de remplissage des buffers 102 et 104. Dans un premier mode de remplissage, les buffers 102 et 104 sont remplis 7 B17478 - 18-GR2-0411 simultanément, c'est-à-dire que chaque buffer 102, 104 est chargé en même temps que l'autre avec le contenu respectif d'un des emplacements mémoire 112, 114. Dans un second mode de remplissage, les buffers 102 et 104 sont remplis séquentiellement, c'est-à-dire que pendant le remplissage de l'un des buffers, le contenu de l'autre est laissé inchangé. [0041] De préférence, le sélecteur 140 comprend deux multiplexeurs 152 et 154 commandant le remplissage des buffers respectifs 102 et 104. A titre d'exemple, le remplissage des buffers 102 et 104 est commandé par des signaux respectifs 162 et 164. Les multiplexeurs 152 et 154 sont commandés par un signal SEL de sélection du mode de remplissage. Les multiplexeurs ont ici des entrées IO et M. sélectionnables en fonction de l'état haut ou bas du signal de commande du multiplexeur. Les entrées IO et Il, et les niveaux bas et haut des signaux de commande peuvent être échangés. Les entrées I1 des multiplexeurs 152 et 154 sont reliées à un noeud d'application d'un même signal READ END. Les entrées IO des multiplexeurs 152 et 154 sont par exemple reliées à des noeuds d'application de signaux différents respectifs READ ENDA et READ ENDS. Le dispositif est de préférence configuré pour que les signaux READ ENDA et READ ENDB ne soient pas émis simultanément, comme ceci est illustré ci-après. [0042] La figure 2 représente schématiquement des étapes d'un mode de réalisation d'un procédé mis en oeuvre par le dispositif de réception 100 de la figure 1. [0043] De préférence, à une étape 200, le dispositif 100 reçoit une adresse de requête ADDR, de préférence une adresse logique. Par exemple, cette adresse est émise par le microprocesseur 130 et/ou la mémoire cache 132 lorsqu'ils ont besoin d'une donnée située dans la mémoire 110 à l'adresse de requête. L'adresse de requête ADDR peut aussi être émise par 8 B17478 - 18-GR2-0411 tout dispositif relié au bus 120, tel qu'un dispositif d'accès direct à la mémoire de type DMA ("Direct Memory Access"). Pour recevoir l'adresse de requête, le dispositif 100 est de préférence relié, par exemple connecté, à un bus d'adresses non représenté. Le microprocesseur 130 est alors relié au bus d'adresses. [0044] De préférence, à une étape 210 (HIT?), le dispositif 100 détermine si l'un des buffers 102 et 104 contient déjà la donnée de l'adresse correspondante dans la mémoire. Si tel n'est pas le cas (sortie N du bloc 210), le procédé passe à une étape 220. [0043] A l'étape 220, le mode de remplissage est sélectionné entre mode de remplissage simultané (par exemple lorsque le signal SEL est au niveau haut '1') et mode de remplissage séquentiel (par exemple lorsque le signal SEL est au niveau bas '0'). Si le mode de remplissage simultané est sélectionné, le procédé passe à une étape 230. Si le mode de remplissage séquentiel est sélectionné, le procédé passe à une étape 240. L'ordre des étapes 210 et 220 peut être échangé. [0046] A l'étape 230 (READA&B), les contenus des emplacements 112 et 114 sont lus dans la mémoire 110, de préférence simultanément. De préférence, ces emplacements sont consécutifs et contiennent la donnée située à l'adresse de requête. De préférence, lorsque la lecture est terminée, un signal de fin de lecture est émis. Ce signal de fin de lecture est de préférence le signal READ END de commande de remplissage simultané des buffers. Le procédé passe alors à une étape 250 (FILL BUFA&B) de remplissage simultané des buffers 102 et 104. [0047] De préférence, à l'étape 240 (ADDR(3)), le dispositif 100 sélectionne, entre d'une part l'ensemble des emplacements 112 et d'autre part l'ensemble des emplacements 114, l'ensemble qui contient la donnée située à l'adresse de 9 B17478 - 18-GR2-0411 requête. Dans l'exemple d'emplacements mémoire 112 et 114 contenant chacun 64 bits, le dispositif détermine par exemple le quatrième bit en partant des poids faible (bit ADDR(3), les bits étant généralement numérotés à partir de 0). Si le bit ADDR(3) est égal à 0, la donnée contenue à l'adresse de requête est située dans un des emplacements 112. Si le bit ADDR(3) est égal à 1, la donnée contenue à l'adresse de requête est située dans un des emplacements 114. Cet exemple peut être adapté pour tout nombre de bits de chaque emplacement 112, 114, par exemple 32 ou 128 bits. [0048] Si la donnée contenue à l'adresse de requête est située dans un des emplacements 112, le contenu de cet emplacement 112 est de préférence lu à une étape 262 (READ A). De préférence, lorsque la lecture est terminée, un signal de fin de lecture est émis. Ce signal est de préférence le signal READ ENDA de commande du remplissage du seul buffer 102. Le procédé passe à une étape 272 (FILL BUFA) de remplissage du buffer 102 par le contenu de l'emplacement 112 considéré. Le contenu du buffer 104 est laissé inchangé à ce stade. [0049] Si la donnée contenue à l'adresse de requête est située dans un des emplacements 114, le contenu de cet emplacement 114 est de préférence lu à une étape 264 (READ B). De préférence, lorsque la lecture est terminée, un signal de fin de lecture est émis. Ce signal est de préférence le signal READ ENDB de commande du remplissage du seul buffer 104. Le procédé passe à une étape 274 (FILE BUFA) de remplissage du buffer 104 par le contenu de l'emplacement 114 considéré. Pendant ce temps, le contenu du buffer 102 n'est pas modifié. [0050] De préférence, après les étapes 250, 272 et 274, le procédé passe à une étape 280 (SELECT DATA). A cette étape, le dispositif 100 détermine la position, dans les buffers 102 et 104, de la donnée correspondant à l'adresse de requête. De préférence, quatre positions sont possibles : les bits de B17478 - 18-GR2-0411 poids faible du buffer 102 ; les bits de poids fort du buffer 102 ; les bits de poids faible du buffer 104 ; et les bits de poids fort du buffer 104. [0051] De préférence, à une étape 290 (SEND DATA) suivante, la donnée contenue dans les buffers 102 et 104 à la position déterminée à l'étape 280 est envoyée sur le bus de données 120. La donnée envoyée peut ensuite être utilisée par le microprocesseur 130 et/ou la mémoire cache 132. Après l'étape 290, le procédé reprend de préférence à l'étape 200 pour recevoir une nouvelle adresse de requête. [0052] Si, à l'étape 210, la donnée située à la nouvelle adresse de requête est déjà dans l'un des buffers 102 et 104 (sortie Y du bloc 210), le procédé passe directement à l'étape 280. [0053] De préférence, le signal SEL est modifié à une étape non représentée du procédé. Le procédé en boucle ainsi mis en oeuvre comprend des remplissages simultanés des buffers, et des remplissages de seulement un des deux buffers puis de seulement l'autre des deux buffers. Le procédé permet d'envoyer successivement sur le bus 120 les données situées à diverses adresses de requête reçues aux étapes 200. [0054] Dans un mode de réalisation préféré, les emplacements 112 sont situés dans une première banque de mémoire, et les emplacements 114 sont situés dans une deuxième banque de mémoire. Lorsque le mode de remplissage sélectionné est le remplissage séquentiel, pour chaque adresse de requête on lit au plus un contenu dans une seule des deux banques. Ceci permet de réduire la consommation d'énergie par lecture du contenu des deux requête. Lorsque le mode de rapport à banques pour chaque adresse remplissage sélectionné est la de le remplissage simultané, les deux buffers remplis permettent, par rapport à des remplissages séquentiels, de gagner du temps par exemple lorsque l'unité de traitement 130 et/ou la mémoire 11 B17478 - 18-GR2-0411 cache 132 ont besoin de données situées à des adresses consécutives. On peut ainsi optimiser le compromis entre la vitesse d'exécution et la consommation d'énergie. [0055] La figure 3 représente schématiquement un exemple de mise en oeuvre du procédé de la figure 2 par une puce du type de celle de la figure 1, lorsque les buffers sont remplis séquentiellement. [0056] Dans cet exemple, les données sont des mots de 32 bits, le bus de données 120 est un bus de 32 bits, les emplacements 112 et 114 de la mémoire 110 contiennent chacun 64 bits, et La mémoire cache 132 contient des emplacements 302 contenant chacun 128 bits. Ainsi, chaque emplacement 302 de la mémoire cache peut contenir quatre données. Chaque emplacement est par exemple destiné à recevoir les données situées dans la mémoire 110 à des adresses logiques respectives 0x...0, 0x...4, 0x...8, et Ox...C. [0057] On suppose que le microprocesseur a besoin de la donnée située à l'adresse logique 0x...4, cette donnée n'étant pas présente dans la mémoire cache 132. On remplit alors l'ensemble d'un des emplacements 302 de la mémoire cache. Pour cela, des requêtes successives sont envoyées au dispositif 100 pour qu'il envoie successivement les quatre données correspondantes sur le bus 120. La première requête concerne l'adresse 0x...4. Ceci permet que la donnée D1 correspondante soit disponible le plus tôt possible pour le microprocesseur. Les requêtes suivantes ont successivement les adresses 0x...8, Ox...0 et 0x..0. [0058] La figure 4 représente schématiquement des étapes du procédé de la figure 2 dans l'exemple de la figure 3. [0059] L'adresse de requête 0x...4 est reçue à l'étape 200 (ADDR = 0x...4). La donnée Dl située à l'adresse de requête 0x...4 est contenue dans un des emplacements 112. Cet 12 B17478 - 18-GR2-0411 emplacement 112 contient en outre la donnée D4 située à l'adresse 0x...0. Le procédé passe par l'étape 262 de lecture du contenu de cet emplacement 112 (READ A) , puis par l'étape 272 de remplissage du buffer 102 par ce contenu. Il en résulte que le buffer 102 contient alors les deux données Dl et D4. La donnée D1 est envoyée à l'étape 290 suivante (SEND D1). [0060] Ensuite, l'adresse de requête 0x...8 est reçue à l'étape 200 (ADDR = Ox...8). La donnée D2 située à l'adresse de requête 0x...8 est située dans un des emplacements 114. Cet emplacement 114 contient en outre la donnée D3 située à l'adresse Ox...C. Le procédé passe par l'étape 264 de lecture du contenu de cet emplacement 114 (READ B), puis par l'étape 274 de remplissage du buffer 104 par ce contenu. Il en résulte que le buffer 104 contient alors les deux données D2 et D3. La donnée D2 est envoyée à l'étape 290 suivante (SEND D2). [0061] Après cela, l'adresse de requête Ox...0 est reçue à l'étape 200 (ADDR = Ox...C). Après l'étape 210 (HIT), du fait que la donnée correspondante D3 est contenue dans le buffer 104, le procédé passe directement à l'étape 290 d'envoi de la donnée D3 (SEND D3). [0062] Enfin, l'adresse de requête Ox...0 est reçue à l'étape 200 (ADDR = 0x...0). Après l'étape 210 (HIT), du fait que la donnée correspondante D4 est contenue dans le buffer 102, le procédé passe directement à l'étape 290 d'envoi de la donnée D4 (SEND D4). [0063] Ainsi, les quatre données Dl, D2, D3 et D4 sont envoyées dans cet ordre en effectuant seulement une étape de lecture du contenu des emplacements 112 et une étape de lecture du contenu des emplacements 114. S'il n'y avait qu'un seul buffer remplissable par un contenu des emplacements 112 et 114, il aurait fallu trois étapes de lecture. Le procédé permet donc d'envoyer des contenus de la mémoire plus rapidement qu'avec un seul buffer. En outre, on peut améliorer 13 B17478 - 18-GR2-0411 le compromis entre vitesse d'exécution et consommation d'énergie, par rapport à un dispositif ayant un mode de fonctionnement où deux buffers sont remplis simultanément et un mode de fonctionnement où un seul des deux buffers peut être rempli. [0064] Le procédé est particulièrement rapide pour d'autres successions d'adresses de requêtes que celle présentée dans l'exemple des figures 3 et 4. Cet avantage existe en particulier dans le cas où la mémoire cache 132 est omise et le microprocesseur 130 a besoin alternativement de données contenues dans un même emplacement 112 et un même emplacement 114. Dans ce cas, une fois les buffers 102 et 104 remplis, les données sont envoyées sur le bus 120 sans étape de lecture du contenu de la mémoire. [0065] La figure 5 représente, de manière partielle et schématique, une puce comprenant un mode de réalisation d'un dispositif de réception du contenu d'emplacements mémoire. [0066] La mémoire 110 comprend de préférence une banque mémoire 110A (BANKA), dans laquelle sont situés les emplacements 112, et une banque mémoire 110B (BANKB), dans laquelle sont situés les emplacements 114. [0067] De préférence, la banque 110A fournit le contenu d'un emplacement mémoire à une entrée IO d'un multiplexeur 502. Le contenu est fourni après avoir été sélectionné par son adresse et lu dans la mémoire. A titre d'exemple, la banque 110B fournit de manière similaire le contenu d'un emplacement mémoire à une entrée I1 du multiplexeur 502. Le multiplexeur 502 est par exemple commandé par un signal ADDR(3)/0. Le signal ADDR(3)/0 a par exemple un niveau bas lorsque le mode de remplissage simultané est sélectionné. De préférence, lorsque le mode de remplissage séquentiel est sélectionné, le niveau du signal ADDR(3)/0 permet de sélectionner la banque qui contient la donnée située à l'adresse de requête ADDR. Le 14 B17478 - 18-GR2-0411 signal ADDR(3)/0 correspond alors de préférence au bit ADDR(3). La sortie du multiplexeur 502 est reliée à des entrées Il de multiplexeurs 512, 522 et 524. A titre d'exemple, un circuit de correction d'erreur 532 (ECC) est situé entre la sortie du multiplexeur 502 et les entrées des multiplexeurs 512, 522 et 524. Les multiplexeurs 512 et 522 reçoivent chacun sur une entrée IO le contenu du buffer 102. Le multiplexeur 512 est commandé par le signal READ END. Le multiplexeur 522 est commandé par le signal READ ENDA. Le multiplexeur 152 (figure 1) reçoit alors les sorties des multiplexeurs 512 et 522. [0068] De préférence, le contenu fourni par la banque 110B est reçu par une entrée I1 d'un multiplexeur 514. A titre d'exemple, un circuit de correction d'erreur 534 (ECC) est situé entre la sortie de la banque 110B et l'entrée fi du multiplexeur 514. Les multiplexeurs 514 et 524 recoivent chacun sur une entrée IO le contenu du buffer 104. Le multiplexeur 514 est commandé par le signal READ END. Le multiplexeur 524 est commandé par le signal READ ENDB. Le multiplexeur 154 (figure 1) reçoit alors les sorties des multiplexeurs 514 et 524. [0069] A titre d'exemple, les bits de poids faible du buffer 102 sont reliés à une entrée I00 d'un multiplexeur 550 ; les bits de poids fort du buffer 102 sont reliés à une entrée 101 du multiplexeur 550 ; les bits de poids faible du buffer 104 sont reliés à une entrée I10 du multiplexeur 550 ; et les bits de poids fort du buffer 104 sont reliés à une entrée Ill du multiplexeur 550. Le multiplexeur 550 est par exemple commandé par l'ensemble ADDR(3:2) des troisième et quatrième bits, en partant des poids faibles, de l'adresse de requête. De préférence, les entrées 100, 101, 110 et Ill sont sélectionnées selon l'état respectif '00', '01', '10' et '11' des bits ADDR(3:2). La sortie du multiplexeur 550 est reliée au bus 120. B17478 - 18-GR2-0411 [0070] De préférence, les liaisons entre les banques 110A et 110B, les multiplexeurs 152, 154, 502, 512, 514, 522 et 524, et les buffers 102 et 104 peuvent transmettre en parallèle tous les bits d'un contenu d'emplacement mémoire. [0071] De préférence, les liaisons entre les buffers 102 et 104, le multiplexeur 550 et le bus 120 peuvent transmettre en parallèle tous les bits d'une donnée, de préférence 32 bits. [0072] Les figures 6 et 7 représentent schématiquement des parties du dispositif de réception de la figure 5, permettant la mise en oeuvre de l'étape 210 (HIT?) du procédé de la figure 2. [0073] Le dispositif comprend deux buffers 602 (ADDRBUFA) et 604 (ADDRBUFB) de stockage de l'adresse de requête. L'adresse de requête est reçue par des entrées Il de multiplexeurs 612, 614, 622 et 624. Les multiplexeurs 612 et 614 reçoivent le contenu du buffer 602 sur des entrées IO. Les sorties des multiplexeurs 612 et 614 sont reliées aux entrées d'un multiplexeur 632 commandé par le signal SEL. Les multiplexeurs 622 et 624 reçoivent le contenu du buffer 604 sur des entrées IO. Les sorties des multiplexeurs 622 et 624 sont reliées aux entrées d'un multiplexeur 634 commandé par le signal SEL. Les multiplexeurs 612 et 622 sont commandés respectivement par les signaux READ ENDA et READ ENDB. Les multiplexeurs 614 et 624 sont commandés ensemble par le signal READ END. [0074] En fonctionnement, lorsque le mode de remplissage simultané des buffers est sélectionné, les deux buffers 602 et 604 sont remplis avec l'adresse de requête associée au remplissage des buffers 102 et 104 (étape 250 du procédé de la figure 2). Lorsque le mode de remplissage séquentiel est sélectionné, le buffer 602 ou 604 est rempli avec l'adresse de requête associée au remplissage du buffer respectif 102 ou 104 (étape 262 ou 264). Lors du remplissage d'un des deux 16 B17478 - 18-GR2-0411 buffers 602 et 604, le contenu de l'autre des deux buffers 602 et 604 est laissé inchangé. [0075] Le contenu des buffers 602 et 604 correspond ainsi à l'adresse de requête associée au remplissage des buffers 602 et 604. [0076] En figure 7, le buffer 602 est relié à une entrée d'un circuit 702 (EQ) recevant l'adresse de requête sur une autre entrée. Le circuit 702 est un circuit de vérification d'égalité entre les valeurs reçues sur ses deux entrées. De préférence, le circuit 702 fournit un niveau haut lorsque les valeurs reçues sont égales, et un niveau bas lorsque les valeurs revues sont différentes. La sortie du circuit 702 est reliée à une entrée d'une porte ET 710. La porte ET 710 reçoit un signal OKA&B à une autre entrée. La sortie du circuit 702 est en outre reliée à une porte ET 712. La porte ET 712 reçoit un signal OKA à une autre entrée. [0077] Le buffer 604 est relié à une entrée d'un circuit 704 (EQ) de vérification d'égalité entre deux entrées. Le circuit 704 reçoit l'adresse de requête sur l'autre de ses deux entrées. La sortie du circuit 704 est reliée à une entrée d'une porte ET 714. La porte ET 714 reçoit un signal OKB à une autre entrée. [0078] Les sorties des portes ET 712 et 714 soit reliées à l'entrée d'une porte OU 720. Les sorties de la porte OU 720 et de la porte ET 710 sont reliées à un multiplexeur 730. Le multiplexeur 730 est commandé par le signal SEL. Le multiplexeur 730 fournit un signal HIT. [0079] Chacun des signaux OKA, OKB et OKA&B est activé, par exemple mis à un niveau haut, lorsque des conditions de validité sont remplies concernant : les buffers 102 et 602 pour le signal OKA ; les buffers 104 et 604 pour le signal OKB ; et ces quatre buffers pour le signal OKA&B. De telles 17 B17478 - 18-GR2-0411 conditions sont par exemple l'absence de remplissage en cours des buffers concernés, de lecture en cours de la mémoire, la présence d'une donnée valide dans les buffers, etc. [0080] En fonctionnement, le signal HIT est activé lorsque la donnée située dans la mémoire à l'adresse de requête se trouve déjà dans le contenu des buffers 102 et 104. Le signal HIT est alors utilisé à l'étape 210 (HIT?) du procédé de la figure 2. [0081] On peut utiliser, à la place des circuits des figures 6 et 7, tout circuit permettant de réaliser l'étape 210 du procédé de la figure 2. De préférence, un tel circuit est configuré pour mémoriser dans des buffers les adresses des contenus remplissant les buffers. Le circuit détermine ensuite si l'adresse mémorisée correspond à celle d'une nouvelle requête. A titre de variante, l'étape 210 peut être omise. [0082] Divers modes de réalisation et variantes ont été décrits. L'homme de l'art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d'autres variantes apparaitront à l'homme de l'art. [0083] Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l'homme REVENDICATIONS1. Dispositif comprenant deux buffers (102, 104) remplissables par des contenus d'emplacements mémoire (112, 114), et un sélecteur (140) d'un mode de remplissage entre remplissage simultané desdits buffers et remplissage séquentiel desdits buffers. 2. Dispositif selon la revendication 1, dans lequel le contenu de chaque emplacement (112, 114) comprend plusieurs données, de préférence deux données, chacun desdits buffers (102, 104) étant configuré pour être rempli simultanément par lesdites plusieurs données. 3. Dispositif selon la revendication 2, comprenant un circuit d'envoi (550) d'une des données sur un bus (120) de même taille que les données. 4. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel les deux buffers sont remplissables par les contenus respectivement de premiers (112) et deuxième (114) emplacements ayant des adresses alternées, de préférence logiques. 5. Dispositif selon la revendication 4, comprenant en outre deux buffers supplémentaires remplissables séquentiellement par des adresses des contenus respectifs des premiers (102) et deuxièmes (104) emplacements mémoire. 6. Dispositif selon l'une quelconque des revendications 1 à 5, configuré pour que le remplissage séquentiel desdits buffers soit un remplissage par les contenus d'emplacements mémoire consécutifs. 7. Puce électronique, comprenant un dispositif selon l'une quelconque des revendications 1 à 6. 19 B17478 - 18-GR2-0411 8. Procédé comprenant des premier (250) et deuxième (272, 274) remplissages de deux buffers (102, 104) par des contenus d'emplacements mémoire, lesdits buffers étant remplis simultanément au premier remplissage et séquentiellement au deuxième remplissage. 9. Procédé selon la revendication 8, dans lequel le contenu de chaque emplacement (112, 114) comprend plusieurs données, de préférence deux données, chacun desdits buffers (102, 104) étant rempli simultanément par lesdites plusieurs données au cours des premier (250) et deuxième (272, 274) remplissages. 10. Procédé selon la revendication 9, comprenant une étape d'envoi d'une des données sur un bus (120) de même taille que les données. 11. Procédé selon l'une quelconque des revendications 8 à 10, dans lequel les deux buffers (102, 104) sont remplis respectivement par des premiers (112) et deuxièmes (114) emplacements ayant des adresses alternées, de préférence logiques. 12. Procédé selon l'une quelconque des revendications 8 à 11, comprenant une étape de mémorisation dans un buffer supplémentaire (602, 604) d'une des adresses des premiers (112) et deuxièmes (114) emplacements. 13. Procédé selon la revendication 12, comprenant une étape de vérification d'égalité (702, 704) entre une adresse de requête et l'adresse stockée à l'étape de mémorisation. 14. Procédé selon la revendication 13, dans lequel la présence d'une étape (262, 264) de lecture du contenu d'un des emplacements (112, 114) est fonction du résultat de l'étape de vérification d'égalité (702, 704). 20 B17478 - 18-GR2-0411 15. Procédé selon l'une quelconque des revendications 8 à 14, dans lequel, au premier remplissage (230), lesdits buffers (102, 104) sont remplis par les contenus respectifs d'emplacements mémoire consécutifs.