FR 3076394 A1 20190705 FR 1850048 A 20180104 B16665 - 17-R0-0569 1 ESPACEURS DE TRANSISTORS MOS ET LEUR PROCEDE DE FABRICATION Domaine La presente demande concerne les transistors MOS et leur procede de fabrication. Plus precisement, la presente demande concerne la fabrication d'espaceurs de transistors. Exposé de fart anterieur Les transistors MOS comprennent des espaceurs, c'est-ddire des elements isolants electriquement situes en contact avec la grille du cote du drain et du cote de la source. Les espaceurs permettent, entre autres, de pro-Leger certaines zones lors du dopage des regions de drain et source de maniere a separer les regions de drain et de source, ayant un dopage relativement important, de la region de canal. En outre, plus les espaceurs sont larges, plus la resistance d'entree est importante et plus le champ electrique lateral est faible. Ainsi, les transistors devant supporter de relativement fortes puissances ont besoin d'espaceurs relativement larges. Résumé Un mode de realisation pallie tout ou partie des inconvenients des procedes usuels de fabrication de transistors. Ainsi, un mode de realisation prevoit un procede de fabrication d'un premier transistor MOS dans lequel des espaceurs sont formes avant la grille. B16665 - 17-R0-0569 2 Selon un mode de realisation, les espaceurs ont une forme de parallelepipedes. Selon un mode de realisation, le procede comprend les 6-tapes de : al) deposer une couche d'isolant ; et bl) graver la 5 couche d'isolant de maniere a former les espaceurs. Selon un mode de realisation, le procede comprend les 6-tapes : a2) d'oxyder une couche de materiau semiconducteur d'un substrat de type silicium sur isolant, dans une zone au la grille sera situee ; b2) de graver la couche d'isolant obtenue apres 10 oxydation de maniere a former les espaceurs. Selon un mode de realisation, le procede comprend les 6-tapes ulterieures de : c) deposer une couche de materiau conducteur ; et d) graver la couche de materiau conducteur de maniere a former la grille entre les espaceurs. 15 Selon un mode de realisation, au moms un deuxieme transistor, dont les espaceurs sont formes apres la grille, est forme autour du premier transistor. Selon un mode de realisation, la couche d'isolant est une couche de protection utilisee au cours de la formation dudit 20 au moms un transistor dont les espaceurs sont formes apres la grille. Un autre mode de realisation prevoit un transistor MOS dont des espaceurs ont sensiblement la forme d'un parallelepipede. Selon un mode de realisation, la grille recouvre 25 partiellement les espaceurs. Selon un mode de realisation, deux espaceurs ont des largeurs differentes l'un de l'autre. Breve description des dessins Ces caracteristiques et avantages, ainsi que d'autres, 30 seront exposés en detail dans la description suivante de modes de realisation particuliers faite a titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures LA. a 1C representent, tres schematiquement, un procede usuel de fabrication d'espaceurs ; B16665 - 17-R0-0569 3 les figures 2A et 2B representent schematiquement deux modes de realisation d'espaceurs ; les figures 3A a 3D representent schematiquement un procede de fabrication du mode de realisation de la figure 2A ; 5 les figures 4A a 4G representent schematiquement un procede de fabrication du mode de realisation de la figure 2B ; et la figure 5 represente schematiquement un autre mode de realisation d'espaceurs. 10 Description detainee De memes elements ont ete designes par de memes references dans les differentes figures et, de plus, les diverses figures ne sont pas tracees a l'echelle. Par souci de clarte, seuls les elements utiles a la comprehension des modes de 15 realisation decrits ont ete representes et sont detailles. En particulier, la formation des regions de drain et de source, dont leur dopage, n'est pas detainee. Dans la description qui suit, lorsque l'on fait reference a des qualificatifs de position absolue, tels que les 20 termes "gauche", "droite", etc., ou relative, tels que les termes "dessus", "superieur", "inferieur", etc., ou a des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., it est fait reference a l'orientation des elements concernes dans les figures. Sauf precision contraire, les expressions "environ" et "sensiblement" signifient a 10 % pres, de preference a 5 % pres. Les figures LA a 1C representent tres schematiquement un procede de fabrication usuel d'espaceurs. Au cours de l'etape de la figure 1A, une grille 2 est formee sur un substrat 4. Au cours de l'etape de la figure 1B, une couche 6 de materiau isolant, par exemple de l'oxyde de silicium, est deposee sur la structure de l'etape illustree en figure LA. Au cours de l'etape de la figure 1C, la couche 6 est gravee de maniere anisotrope pour former des espaceurs 8 recouvrant les parois laterales de la grille 2. B16665 - 17-R0-0569 4 Les espaceurs 8 ont, de par leur procede de fabrication, une largeur variant d'une valeur maximale au niveau du substrat 4 jusqu'd une valeur minimale se rapprochant de zero au niveau de la face superieure de la grille 2. De plus, la valeur maximale de 5 la largeur des espaceurs 8 est dependante de la hauteur de la grille 2. Ainsi, diminuer la hauteur des transistors entraine une diminution de la largeur des espaceurs 8, ce qui peut devenir problematique, selon la tension que doivent supporter les 10 transistors. Ceci est par exemple le cas pour des transistors devant supporter des tensions superieures a environ 5 V. Les figures 2A et 2B sont des vues en coupe representant schematiquement deux modes de realisation d'espaceurs 10 de transistors MOS situes sur une puce. Les transistors des figures 15 2A et 2B sont chacun situes dans et sur un substrat 12 et comprennent chacun une grille 14, et des regions 16 de drain et de source dopees de maniere relativement importante par rapport au substrat 12. Les transistors comprennent, de plus, les espaceurs 10 situes entre la grille 14 et les regions 16 de source 20 et de drain et en contact avec les parois laterales de la grille. Selon les modes de realisation decrits, les espaceurs 10 ont chacun sensiblement une forme de parallelepipede. Plus precisement, dans les cas des figures 2A et 2B, les espaceurs 10 ont une forme de parallelepipede rectangle. Ainsi, la largeur, 25 c'est-d-dire la dimension horizontale dans le plan des figures 2A et 2B, de chaque espaceur est sensiblement constante sur toute sa hauteur et independante de la hauteur de la grille 14. Des zones 18 du substrat 12, situees directement sous les espaceurs 10, sont protegees lors du dopage des regions de 30 source et de drain et sont donc moms fortement dopees que les regions 16 de source et de drain. La largeur des zones 18 depend donc de la largeur des espaceurs 10. Dans le cas des espaceurs decrits en relation avec les figures 2A et 2B, la hauteur de chaque grille 14 est plus elevee 35 que la hauteur de ses espaceurs 10. Ainsi, les parois laterales B16665 - 17-R0-0569 5 de chaque grille 14 ne sont que partiellement recouvertes par les espaceurs 10. De plus, la largeur de la partie superieure de chaque grille 14 est ici plus elevee que la distance entre ses espaceurs 10. La partie superieure de chaque grille 14 recouvre 5 donc partiellement la face superieure de ses espaceurs 10. En d'autres termes, les grilles 14 ont une section en forme de T dans le plan des figures 2A et 2B. A titre de variante, chaque grille 14 et ses espaceurs 18 peuvent avoir la meme hauteur. Dans le mode de realisation de la figure 2A, les 10 espaceurs 10 et la grille 14 sont situes sur le substrat. Dans le mode de realisation de la figure 2B, les espaceurs 10 sont enterres dans le substrat 12 et leur face superieure est dans le meme plan horizontal que la face superieure du substrat 12. La face inferieure de la grille 14 et la face 15 inferieure des espaceurs 10 sont dans un meme plan dans le substrat 12. Dans le cas de l' exemple de la figure 2B, une partie superieure de la grille 14 depasse au-dessus du plan de la face superieure du substrat 12 et des espaceurs 10. Les figures 3A a 3D sont des vues en coupe representant 20 schematiquement le resultat d'etapes d'un procede de fabrication du mode de realisation de la figure 2A. Une partie droite 20 des figures 3A a 3D illustre le resultat d'etapes de fabrication du mode de realisation de la figure 2A et une partie gauche 22 illustre la fabrication d'autres composants, par exemple d'autres 25 transistors. Les structures des parties droite 20 et gauche 22 sont separees par une tranchee isolante electriquement 24. La structure de la partie gauche 22 comprend, sur un substrat 26, une couche d'isolant 28 et une couche 30 de silicium, formant une structure SOI ou "Silicon On Insulator". Les 30 transistors du type de celui de la figure 2A peuvent aussi etre adjacents a des composants sur silicium massif. Une couche 32 d'isolant, par exemple en nitrure de silicium ou en oxyde de silicium, est deposee sur l'ensemble de la structure. L'epaisseur de la couche 32 d'isolant est egale a 35 la hauteur voulus des espaceurs 10. La couche d'isolant 32 est B16665 - 17-R0-0569 6 ensuite gravee partiellement de maniere a former deux parallelepipedes separes de la largeur voulue de la grille et dont les dimensions sont celles des espaceurs 10 voulus. La couche isolante 32 peut aussi etre utilisee comme 5 couche de protection pour d'autres zones de la puce. Par exemple, la couche 32 recouvre et protege la couche 30 de materiau semiconducteur de la structure SOI de la partie gauche 22 de la figure 3A et une portion de la tranchee isolante 24. Une telle couche de protection 32 est generalement prevue dans les procedes 10 de co-integration de plusieurs types de transistors. Ainsi, un avantage de ce mode de realisation est qu'il peut utiliser une etape de fabrication déjà presente pour l'etape de la figure 3A et ne requiert alors que la modification du masque. La structure de la partie droite 20 comprend, sur le 15 substrat 26 et autour des parallelepipedes formant les espaceurs 10, une couche 31 d'isolant, par exemple en oxyde de silicium. La couche 31 constituera l'isolant de grille du transistor de la partie droite 20. La figure 3B represente le resultat d'une etape de depot 20 d'une couche 34 de materiau de conducteur de grille, par exemple du polysilicium, sur la structure de la figure 3A. La couche 34 de conducteur de grille a une epaisseur egale a la hauteur de la grille voulue en partie droite 20. La figure 3C represente le resultat d'une etape de depot 25 d'un masque de gravure non represente et d'une etape de gravure. Le masque protege la partie de la couche 34 constituant la grille 14, c'est-d-dire la zone entre les espaceurs 10. Une gravure anisotrope est effectuee de maniere a retirer les portions de la couche 34 non protegees par le masque. De preference, le masque 30 est place et dimensionne de telle maniere que, comme cela est represente en figure 3C, la grille 14 remplisse entierement l'espace entre les espaceurs 10 et que la partie superieure de la grille recouvre partiellement les espaceurs 10. Des zones 36 du materiau de grille peuvent subsister au 35 niveau des parois laterales de la couche 32 de protection et des B16665 - 17-R0-0569 7 espaceurs 10. La largeur des espaceurs est ajustee afin que les zones 36 n'aient pas d'influence sur le fonctionnement du transistor forme. La figure 3D illustre une 6-tape de fabrication au cours 5 de laquelle les portions non recouvertes de la couche 31 d'isolant de la partie droite 20 ainsi que la couche 32 de protection et les zones 36 sont retirees. Les autres transistors de la puce sont formes ulterieurement de maniere usuelle. Par exemple, un transistor 38 est represents dans la partie gauche de la figure 10 3D. Des vias 40, connectant les differentes parties des transistors des parties droite et gauche, sont formes dans une couche isolante 42 recouvrant les transistors. Il est possible d'ajouter une 6-tape de croissance 15 epitaxiale du materiau semiconducteur de la couche 30 et du substrat 26 survenant avant la formation des vias 40, mais apres l'etape de la figure 3C. Un avantage de la forme parallelepipedique des espaceurs 10 est que, pour une croissance epitaxiale sur une hauteur 20 inferieure a la hauteur des espaceurs 10, la distance entre la grille 14 et le materiau semiconducteur epitaxie reste constante sur toute la hauteur des espaceurs, ce qui n'est pas le cas avec des espaceurs formes par le procede usuel decrit en relation avec la figure 1. De plus, la distance entre la grille 14 et le materiau 25 semiconducteur epitaxie est conditionnee par la largeur des espaceurs 10 ce qui permet d'ajuster le champ electrique dans les espaceurs 10. En effet, plus les espaceurs sont larges, plus le champ electrique dans les espaceurs est faible. Bien que les figures representent un 30 Les figures 4A. a 4G sont des vues en coupe representant schematiquement un procede de fabrication du mode de realisation de la figure 2B. Les figures 4A a 4G comprennent comme precedemment une partie droite dans laquelle sera formee le transistor de la figure 2B et une partie gauche dans laquelle sera forme un autre 35 transistor. B16665 - 17-R0-0569 8 La figure 4A illustre une 6-tape initiale de fabrication, au cours de laquelle une structure SOI (silicium sur isolant) est formee. La puce comprend donc un substrat 44 en materiau semiconducteur, par exemple du silicium, recouvert d'une couche 5 46 d'isolant, par exemple de l'oxyde de silicium. La couche 46 est elle-meme recouverte d'une couche 48 de materiau semiconducteur, par exemple du silicium. La couche 48 de materiau semiconducteur est recouverte d'une couche 50 d'isolant. La figure 4B illustre une 6-tape au cours de laquelle un 10 masque 52, par exemple un masque dur, est depose sur la structure de la figure 4A. Le masque 52 comprend une ouverture situee en regard de la zone dans laquelle sera formee le transistor de la figure 2B, ici la partie droite de la figure 4B. La couche 50 est par exemple retiree en regard de cette ouverture. Une oxydation 15 est ensuite effectuee de telle maniere que la partie droite ne comprenne plus que le substrat 44 recouvert d'une couche 54 d'isolant, par exemple de l'oxyde de silicium. La figure 4C illustre une 6-tape suivante de fabrication au cours de laquelle la couche 54 d'isolant de la partie droite 20 est gravee de maniere a former les espaceurs 10. La distance entre les deux espaceurs est choisie selon les dimensions de la grille 14 du transistor voulu. La hauteur des espaceurs correspond a l'epaisseur de la couche 46 et de la couche 48 de materiau semiconducteur. Une couche 49 d'isolant peut subsister au-dessus 25 du substrat 44 dans la partie droite, autour des espaceurs 10. Cette couche est retiree avant de former l'oxyde de grille du transistor par croissance thermique ou par deposition. La figure 4D represente une 6-tape de depot d'une couche 55 d'isolant autour des espaceurs, qui constituera l'isolant de 30 grille, et d'une couche 56 de materiau de conducteur de grille sur l'ensemble de la puce. L'epaisseur de la couche 56 est egale a la hauteur voulue de grille 14 du transistor. La figure 4E represente une 6-tape de gravure de la couche 56 de materiau de conducteur de grille. Come lors de l'etape de 35 la figure 3C, la gravure est effectuee de maniere a ce que la B16665 - 17-R0-0569 9 couche 56 remplisse entierement l'espace entre les espaceurs 10 et eventuellement que la partie superieure de la grille recouvre partiellement les espaceurs. Des zones 60 et 62, en materiau de conducteur de grille 5 ayant une forme similaire a celle des espaceurs obtenus en figures LA a 1C, se forment sur les parois laterales des espaceurs (zones 62) et sur la paroi laterale de la partie gauche (zone 60). La figure 4F illustre une 6-tape suivante de fabrication. Les portions decouvertes de la couche 55 d'isolant de grille sont 10 retirees et une epitaxie est effectuee de maniere a faire croitre le materiau semiconducteur du substrat 44 jusqu'au niveau de la face superieure des espaceurs 10, ce qui correspond aussi a la face superieure de la couche 48 de materiau semiconducteur. La figure 4G illustre une 6-tape posterieure de 15 fabrication. Au cours de cette 6-tape, divers elements usuels sont formes. Par exemple, dans la figure 4G, une tranchee isolante 64 est formee entre les structures des parties gauche et droite et un transistor 66 est forme dans la partie gauche. La tranchee isolante 24 est formee au niveau de la zone 60 en conducteur de 20 grille, de maniere a le retirer. Des vias 68 sont ensuite formes, dans une couche isolante 70 recouvrant la structure, de maniere a former des connexions. La figure 5 represente schematiquement un autre mode de realisation d'espaceurs 10 de transistors MOS. La figure 5 25 represente des memes elements que les figures 2A et 2B, designes similairement. La structure de la figure 5 peut etre fabriquee par le procede des figures 3A a 3D ou par le procede des figures 4A a 4G. Les deux espaceurs 10 representes en figure 5 ont des 30 largeurs differentes. En effet, dans les procedes de fabrication decritsprecedemment, les dimensions horizontales, dont la largeur des espaceurs, ne dependent, avantageusement, pas de la hauteur de grille mais uniquement des dimensions des ouvertures des masques de gravure et it est donc possible de choisir des largeurs 35 differentes pour l'espaceur cote drain et pour l'espaceur cote B16665 - 17-R0-0569 10 source. En outre, dans le mode de realisation des figures 3A a 3D, la hauteur des espaceurs 10 peut etre choisie librement en choisissant l'epaisseur de la couche d'isolant 32. Dans le mode de realisation des figures 4A. a 4G, la hauteur des espaceurs 5 depend des epaisseurs des couches 46 d'isolant et 48 de materiau semiconducteur de la structure SOI. Un avantage des modes de realisation decrits est que la largeur des espaceurs ne depend pas de la hauteur de grille. Des modes de realisation particuliers ont ete decrits. 10 Diverses variantes et modifications apparaitront a l'homme de fart. En particulier, chaque grille decrite a une hauteur superieure a la hauteur de ses espaceurs. Chaque grille 14 peut cependant avoir la meme hauteur que ses espaceurs. La face superieure de chaque grille est alors dans le meme plan que la 15 face superieure des espaceurs. De plus, les modes de realisation decrits peuvent etre appliqués a toute structure comprenant des transistors MOS, par exemple des cellules mei-noire. Divers modes de realisation avec diverses variantes ont 20 ete decrits ci-dessus. On notera que l'homme de fart pourra combiner divers elements de ces divers modes de realisation et variantes sans faire preuve d'activite REVENDICATIONS1. Procede de fabrication d'un premier transistor MOS comprenant une &tape de formation d'espaceurs avant une etape de formation d'une grille (14). 2. Procede selon la revendication 1, dans lequel les 5 espaceurs (10) ont une forme de parallelepipedes. 3. Procede selon la revendication 1 ou 2 comprenant les etapes de : al) deposer une couche (32) d'isolant ; et b1) graver la couche d'isolant (32) de maniere a former 10 les espaceurs (10). 4. Procede selon la revendication 1 ou 2, comprenant les &tapes : a2) d'oxyder une couche (30) de materiau semiconducteur d'un substrat de type silicium sur isolant, dans une zone ou la 15 grille (14) sera situee ; b2) de graver la couche (54) d'isolant obtenue apres oxydation de maniere a former les espaceurs (10). 5. Procede selon la revendication 3 ou 4, comprenant les &tapes ulterieures de : 20 c) deposer une couche (34, 56) de materiau conducteur ; et d) graver la couche (34, 56) de materiau conducteur de maniere a former la grille (14) entre les espaceurs (10). 6. Procede selon l'une quelconque des revendications 1 25 a 5, dans lequel au moms un deuxieme transistor, dont les espaceurs (10) sont formes apres la grille (14), est forme autour du premier transistor. 7. Procede selon la revendication 6 dans son rattachement a la revendication 3, dans lequel la couche (32) 30 d'isolant est une couche de protection utilisee au cours de la formation dudit au moms un transistor dont les espaceurs sont formes apres la grille. 8. Transistor MOS comprenant des espaceurs (10) qui ont sensiblement la forme d'un parallelepipede. B16665 - 17-R0-0569 12 9. Transistor selon la revendication 8, dans lequel la grille (14) recouvre partiellement les espaceurs (10). 10. Transistor selon la revendication 8 ou 9, dans lequel deux espaceurs (10) ont des largeurs differentes l'un de l'autre.