FR 3084484 A1 20200131 FR 1856897 A 20180725 La présente invention concerne de manière générale le domaine de l'électronique automobile. Elle vise en particulier un circuit de traitement d'une entrée logique. Il est connu de traiter une entrée logique au moyen d'un circuit dont le principe 5 est illustré à la figure 1. En référence à la figure 1, une entrée logique EL est traitée pour fournir une sortie logique SL. Pour cela l'entrée EL est comparée au moyen d'un comparateur C à une tension de référence Vref. Si l'entrée logique EL est supérieure à la tension de référence Vref, alors la sortie logique SL est positionnée à un premier niveau logique de sortie V01, choisi parmi un niveau logique de sortie haut VOH ou un niveau 10 logique de sortie bas VOL. Si au contraire l'entrée logique EL est inférieure à la tension de référence Vref, alors la sortie logique SL est positionnée à un deuxième niveau logique de sortie V02, différent du premier niveau logique de sortie V01, soit l'autre niveau parmi le niveau logique haut VOH ou le niveau logique bas VOL. Une entrée logique EL est un signal en tension présentant une variation 15 comprise entre une tension d'entrée minimale Vlmin et une tension d'entrée maximale Vlmax. Deux seuils de tension d'acceptation sont définis afin de déterminer si une entrée logique EL présente un état logique bas ou un état logique haut : un niveau logique d'entrée bas maximal VILmax et un niveau logique d'entrée haut minimal VIHmin, avec la relation Vlmin Pour réaliser une telle fonction, un circuit de traitement est typiquement réalisé selon le schéma de principe de la figure 1. L'état d'une entrée logique ne comprenant que deux valeurs, la détermination de cet état peut être réalisée par comparaison de l'entrée logique EL avec un unique seuil donné par une référence de tension Vref. Selon l'art antérieur un circuit de traitement d'une entrée logique comprend typiquement un comparateur C comparant l'entrée logique EL à une tension de référence Vref et produisant un état de sortie SL fonction de cette comparaison. Si, comme sur la figure 1, le comparateur C est implémenté par un amplificateur opérationnel, le niveau logique de sortie sur SL est égal à l'alimentation VCC de l'amplificateur opérationnel lorsque l'entrée logique EL est supérieure à Vref et est égal 15 à 0 lorsque l'entrée logique EL est inférieure à Vref. Un circuit de traitement d'une entrée logique est particulièrement adapté à fonctionner en amont ou en absence d'un calculateur, particulièrement dans les phases de veille où la batterie n'est pas soutenue et rechargée par l'alternateur du véhicule automobile. Le principe précédemment décrit induit de manière préjudiciable une 20 consommation électrique importante et/ou permanente pour d'une part réaliser la référence de tension Vref et d'autre part alimenter le comparateur C au moyen d'une alimentation VCC. Ceci est particulièrement préjudiciable dans les phases de veille, où une telle consommation permanente risque de décharger la batterie dudit véhicule. De plus les spécifications des seuils d'acceptation des états haut et bas en 25 entrée, à savoir le niveau logique d'entrée bas maximal VILmax et le niveau logique d'entrée haut minimal VlHmin, peuvent être très proches, avec par exemple une différence inférieure à 1V. Ceci élimine certaines solutions trop simplistes pour la réalisation d'un tel circuit de traitement. L'objectif de l'invention est de proposer un circuit de traitement d'une entrée 30 logique ne consommant pas ou peu, notamment dans les phases de veille, tout en étant capable de déterminer précisément l'état, y compris avec un niveau logique d'entrée bas maximal VILmax et un niveau logique d'entrée haut minimal VlHmin resserrés. L'invention concerne un circuit de traitement d'une entrée logique, comprenant un premier comparateur apte à comparer l'entrée logique avec une première tension de 35 référence, et à fournir une sortie logique à un premier niveau logique de sortie si l'entrée logique est supérieure à la première tension de référence et à un deuxième niveau logique de sortie différent du premier niveau logique de sortie, sinon, où l'alimentation du premier comparateur et la première référence de tension sont activées par l'entrée logique. Selon une autre caractéristique, le circuit comprend encore un deuxième 5 comparateur et un commutateur, le deuxième comparateur étant apte à comparer l'entrée logique avec une deuxième tension de référence et à commander le commutateur de manière à alimenter la première tension de référence lorsque l'entrée logique est supérieure à la deuxième tension de référence et à ne pas [alimenter sinon. Selon une autre caractéristique, l'alimentation du deuxième comparateur et la 10 deuxième référence de tension sont activées par l'entrée logique. Selon une autre caractéristique, la deuxième tension de référence est inférieure à la première tension de référence. Selon une autre caractéristique, la première tension de référence est comprise entre un niveau logique d'entrée haut minimum et un niveau logique d'entrée bas 15 maximum, préférentiellement sensiblement égale à la moyenne du niveau logique d'entrée haut minimum et du niveau logique d'entrée bas maximum. Selon une autre caractéristique, la deuxième tension de référence est égale à une fraction du niveau logique d'entrée bas maximum, préférentiellement la moitié. Selon une autre caractéristique, la deuxième tension de référence est 20 supérieure à un niveau de bruit moyen. Selon une autre caractéristique, le premier comparateur est implémenté par un premier transistor de type NPN dont la base est reliée à l'entrée logique, le collecteur est relié à la sortie logique et l'émetteur est relié à la première référence de tension, le deuxième comparateur est implémenté par un deuxième transistor de type NPN dont la 25 base est reliée à l'entrée logique, le collecteur est relié à une première borne du commutateur et l'émetteur est relié à la deuxième référence de tension, et une deuxième borne du commutateur est reliée au point commun entre la première référence de tension et l'émetteur du premier transistor. Selon une autre caractéristique, le commutateur est implémenté par deux 30 transistors de type PNP montés tête-bêche : l'émetteur du premier transistor est relié à la base du deuxième transistor et à l'émetteur du deuxième transistor via une résistance et la base du premier transistor est reliée au collecteur du deuxième transistor et à l'émetteur du deuxième transistor via une résistance, l'émetteur du deuxième transistor étant reliée à un potentiel de polarisation, le collecteur du premier transistor formant la 35 première borne du commutateur et le collecteur du deuxième transistor formant la deuxième borne du commutateur. Selon une autre caractéristique, la première référence de tension est implémentée par une diode Zener connectée par son anode à la masse et par sa cathode au premier comparateur et/ou la deuxième référence de tension est implémentée par une diode Zener connectée par son anode à la masse et par sa cathode au deuxième 5 comparateur. D'autres caractéristiques et avantages innovants de l'invention ressortiront à la lecture de la description ci-après, fournie à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : - la figure 1 déjà décrite, illustre le principe d'un circuit selon l'art antérieur, 10 - la figure 2 illustre un premier principe d'un circuit selon l'invention, - la figure 3 illustre un autre principe d'un circuit selon l'invention, - la figure 4 illustre un mode de réalisation possible d'un circuit selon l'invention. Pour plus de clarté, les éléments identiques ou similaires sont repérés par des 15 signes de référence identiques sur l'ensemble des figures. Le schéma de principe de la figure 2 montre, comparativement au schéma de principe de l'art antérieur de la figure 1, l'idée de base de l'invention. Le schéma de la figure 2 reprend les éléments de la figure 1. Le circuit de traitement 1 est apte à traiter une entrée logique EL. Il comprend un premier comparateur Cl apte à comparer l'entrée 20 logique EL avec une première tension de référence Vref1. Il fournit une sortie logique SL à un premier niveau logique de sortie VO1 si l'entrée logique EL est supérieure à la première tension de référence Vref1 et à un deuxième niveau logique de sortie VO2 différent du premier niveau logique de sortie VO1 sinon. De plus le schéma de principe de la figure 2 est tel que l'alimentation du 25 premier comparateur Cl et la première référence de tension Vref1 (ici sa connexion avec l'entrée du premier comparateur C1) sont activées par l'entrée logique EL. Ainsi c'est la présence d'une tension sur l'entrée logique EL qui commande l'activation des sources de consommation électriques. Ces consommations sont limitées dans le temps aux phases où un traitement de l'entrée logique EL est nécessaire. Aussi en absence de tension sur 30 l'entrée logique EL le circuit de traitement 1 ne consomme rien ou sensiblement rien. L'activation par l'entrée logique EL s'entend ici d'une alimentation directe par l'entrée logique EL elle-même ou d'une mise en marche commandée ou rendue possible par l'entrée logique EL ou de toute autre solution équivalente. Le mode de réalisation de la figure 2 fonctionne, mais il présente 35 l'inconvénient que l'activation de la première référence de tension Vref1 peut être trop sensible et que cette activation soit réalisée non sur une tension réellement présente sur l'entrée logique EL mais sur un bruit. Afin d'éviter cet inconvénient, selon un mode de réalisation préféré, illustré à la figure 3, le circuit de traitement 1 comprend encore un moyen ne permettant une 5 activation que pour un certain niveau de tension présente sur l'entrée logique EL. Ce moyen comprend un deuxième comparateur C2 et un commutateur SVV1, le deuxième comparateur C2 étant apte à comparer l'entrée logique EL avec une deuxième tension de référence Vref2 et à commander le commutateur SW1 de manière à alimenter la première tension de référence Vref1 lorsque l'entrée logique EL est supérieure à la deuxième 10 tension de référence Vref2 et à ne pas l'alimenter sinon. Ainsi avec une deuxième tension de référence bien choisie, et qui n'a pas besoin d'ëtre très précise, il est possible de n'activer la première tension de référence Vref1 que lorsqu'elle est vraiment nécessaire. Avantageusement, l'alimentation du deuxième comparateur C2 et la deuxième référence de tension Vref2 sont activées par l'entrée logique EL, à l'instar de l'alimentation du premier comparateur Cl et de la première référence de tension Vref1 et pour les mêmes raisons. Selon une caractéristique avantageuse. la deuxième tension de référence Vref2 est inférieure à la première tension de référence Vrefl. Ainsi, tant le premier comparateur Cl que la première tension de référence Vref1 sont activés avant 20 que d'être utiles. La première tension de référence Vrefl est utilisée pour discriminer un état d'entrée haut VIH d'un état d'entrée bas VIL sur l'entrée logique EL. Aussi il convient que la première tension de référence Vrefl soit comprise entre un niveau logique d'entrée haut minimum VlHmin et un niveau logique d'entrée bas maximum VILmax. Toutes les 25 valeurs entre ces deux bornes sont possibles. Il est avantageux de s'éloigner d'autant des bornes que la valeur de la première référence de tension Vref1 est imprécise. Aussi, selon une caractéristique avantageuse, Vref1 est préférentiellement sensiblement égale à la moyenne des deux bornes, soit à la moyenne du niveau logique d'entrée haut minimum VlHmin et du niveau logique d'entrée bas maximum VILmax. 30 Selon un mode de réalisation, la deuxième tension de référence Vref2 est prise égale à une fraction du niveau logique d'entrée bas maximum VILmax, préférentiellement la moitié VILmax/2. Comme vu précédemment, la deuxième tension de référence Vref2 est utilisée pour éviter d'activer la première tension de référence Vrefl sur un bruit sur 35 l'entrée logique EL. Aussi, avantageusement la deuxième tension de référence Vref2 est supérieure à un niveau de bruit moyen sur ladite entrée logique EL. A partir d'un schéma de principe, tel que ceux présentés aux figures 2 et 3, l'homme du métier sait réaliser de nombreuses implémentations en fonction des technologies mises en oeuvre et en fonction de choix arbitraires ou personnels. La figure 4 montre un exemple d'implémentation possible. Selon une 5 caractéristique, le premier comparateur Cl est implémenté par un premier transistor de type NPN. La base de ce transistor est reliée à l'entrée logique EL, le collecteur est relié à la sortie logique SL et l'émetteur est relié à la première référence de tension Vref1 et à une deuxième borne du commutateur SW1. Selon une autre caractéristique, le deuxième comparateur C2 est implémenté par un deuxième transistor de type NPN. La base de ce 10 transistor est reliée à l'entrée logique EL, le collecteur est relié à une première borne du commutateur SW1 et l'émetteur est relié à la deuxième référence de tension Vref2. Selon une autre caractéristique, une deuxième borne du commutateur SW1 est reliée au point commun entre la première référence de tension Vrefl et l'émetteur du premier transistor. Selon une autre caractéristique, le commutateur SW1 est implémenté par 15 deux transistors de type PNP montés tête-bêche : l'émetteur du premier transistor (à gauche sur la figure 4 dans le rond pointillé) est relié à la base du deuxième transistor (à droite sur la figure 4 dans le rond pointillé) et à l'émetteur du deuxième transistor via une résistance et la base du premier transistor est reliée au collecteur du deuxième transistor et à l'émetteur du deuxième transistor via une résistance, l'émetteur du deuxième transistor étant reliée à un potentiel de polarisation Vpol, le collecteur du premier transistor formant la deuxième borne du commutateur SW1 et le collecteur du deuxième transistor formant la première borne du commutateur SW1. Sur la figure 4, le transistor Z permet de réaliser une adaptation de tension. Sa présence est optionnelle. La première référence de tension Vrefl et la deuxième référence de tension Vref2 peuvent être implémentées par toute référence de tension. Il peut s'agir d'une alimentation, d'une batterie ou de tout moyen équivalent. Afin de simplifier le circuit et réduire son coût, la première référence de tension Vrefl est avantageusement implémentée par une diode Zener connectée par son 30 anode à la masse et par sa cathode au premier comparateur C1. De même la deuxième référence de tension Vref2 est avantageusement implémentée par une diode Zener connectée par son anode à la masse et par sa cathode au deuxième comparateur C2. L'invention est décrite dans ce qui précède à titre d'exemple. Il est entendu que la personne de l'art est à même de réaliser différentes variantes de réalisation de 35 l'invention, en associant par exemple les différentes caractéristiques ci-dessus prises seules ou en combinaison, sans pour autant sortir du cadre de l'invention. REVENDICATIONS1. Circuit de traitement (1) d'une entrée logique (EL), comprenant un premier comparateur (C1) apte à comparer l'entrée logique (EL) avec une première tension de référence (Vref1), et à fournir une sortie logique (SL) à un premier niveau logique de sortie (V01) si l'entrée logique (EL) est supérieure à la première tension de référence (Vref1) et à un deuxième niveau logique de sortie (V02) différent du premier niveau logique de sortie (V01) sinon, caractérisé en ce que l'alimentation du premier comparateur (C1) et la première référence de tension (Vref1) sont activées par l'entrée logique (EL). 2. Circuit selon la revendication 1, comprenant encore un deuxième comparateur (C2) et un commutateur (SW1), le deuxième comparateur (C2) étant apte à comparer l'entrée logique (EL) avec une deuxième tension de référence (Vref2) et à commander le commutateur (SW1) de manière à alimenter la première tension de référence (Vref1) lorsque l'entrée logique (EL) est supérieure à la deuxième tension de référence (Vref2) et à ne pas l'alimenter sinon. 3. Circuit selon l'une quelconque des revendications 1 ou 2, où l'alimentation du deuxième comparateur (C2) et la deuxième référence de tension (Vref2) sont activées par l'entrée logique (EL) 4. Circuit selon l'une quelconque des revendications 1 à 3, où la deuxième tension de référence (Vref2) est inférieure à la première tension de référence (Vref1). 5. Circuit selon l'une quelconque des revendications 1 à 4, où la première tension de référence (Vref1) est comprise entre un niveau logique d'entrée haut minimum (VlHmin) et un niveau logique d'entrée bas maximum (VILmax), préférentiellement sensiblement égale à la moyenne du niveau logique d'entrée haut minimum (VlHmin) et du niveau logique d'entrée bas maximum (VILmax). 6. Circuit selon l'une quelconque des revendications 1 à 5, où la deuxième tension de référence (Vref2) est égale à une fraction du niveau logique d'entrée bas maximum (VILmax), préférentiellement la moitié. 7. Circuit selon l'une quelconque des revendications 1 à 6, où la deuxième tension de référence (Vref2) est supérieure à un niveau de bruit moyen. 8. Circuit selon l'une quelconque des revendications 1 à 7. où le premier comparateur (C1) est implémenté par un premier transistor de type NPN dont la base est reliée à l'entrée logique (EL). le collecteur est relié à la sortie logique (SL) et l'émetteur est relié à la première référence de tension (Vref1), le deuxième comparateur (C2) est implémenté par un deuxième transistor de type NPN dont la base est reliée à l'entrée logique (EL), le collecteur est relié à une première borne du commutateur (SW1) et l'émetteur est relié à la deuxième référence de tension (Vref2), et une deuxième borne du commutateur (SW1) est reliée au point commun entre la première référence de 5 tension (Vref1) et l'émetteur du premier transistor. 9. Circuit selon l'une quelconque des revendications 1 à 8, où le commutateur (SW1) est implémenté par deux transistors de type PNP montés tête-bêche : l'émetteur du premier transistor est relié à la base du deuxième transistor et à l'émetteur du deuxième transistor via une résistance et la base du premier transistor est 10 reliée au collecteur du deuxième transistor et à l'émetteur du deuxième transistor via une résistance, l'émetteur du deuxième transistor étant reliée à un potentiel de polarisation (Vpol), le collecteur du premier transistor formant la première borne du commutateur (SW1) et le collecteur du deuxième transistor formant la deuxième borne du commutateur (SW1). 15 10. Circuit selon l'une quelconque des revendications 1 à 9, où la première référence de tension (Vref1) est implémentée par une diode Zener connectée par son anode à la masse et par sa cathode au premier comparateur (C1) et/ou la deuxième référence de tension (Vref2) est implémentée par une diode Zener connectée par son anode à la masse et par sa cathode au deuxième comparateur (C2).