FR 3084180 A1 20200124 FR 1856583 A 20180717 Routage de transactions sans congestion entre des équipements sources et au moins un équipement cible multiports d'un système sur puce Des modes de mise en oeuvre et de réalisation de l'invention concernent le routage de transactions entre des équipements sources et des ports d'accès appartenant à au moins un équipement cible, par exemple mais non limitativement une mémoire multiports, au sein d'un système sur puce (SoC : System on Chip), les ports d'accès étant en un nombre inférieur à celui des équipements sources. Les ports d'accès comprennent généralement des moyens de mémoire (par exemple des piles du type « premier entré-premier sorti » (FIFO)) destinés à stocker temporairement les transactions reçues par les ports d'accès. Il existe un besoin de pouvoir gérer un tel routage de façon à offrir une meilleure utilisation des moyens de mémoire des ports d'accès. Il existe aussi un besoin d'éviter autant que possible des blocages d'accès et des congestions de routage, en particulier lorsque des équipements sources sont prioritaires par rapport à d'autres. Selon un aspect il est proposé un système sur puce, comprenant un circuit d'interconnexion (connu par l'homme du métier sous la dénomination anglo-saxonne « interconnect ») comportant au moins p interfaces d'entrée et au moins k interfaces de sortie, avec supérieur à k, p équipements sources respectivement couplés auxdites p interfaces d'entrée, k ports d'accès respectivement couplés auxdites k interfaces de sortie et appartenant à au moins un équipement cible (par exemple une mémoire multiports) voire à plusieurs équipements cibles, 2 chaque équipement source étant configuré pour délivrer des transactions (par exemple des transactions d'écriture ou de lecture) audit au moins un équipement cible via l'un des ports d'accès. Des transactions émises par des équipements sources différents 5 peuvent être émises séquentiellement ou simultanément. Lorsque plusieurs équipements cibles sont prévus, tous peuvent recevoir des transactions émanant de tous les équipements sources ou bien certains de ces équipements cibles peuvent recevoir des transactions de certains seulement des équipements sources. 10 Chaque port d'accès comporte un moyen de mémoire (par exemple une pile du type « premier entré-premier sorti » (FIFO)) configuré pour stocker temporairement les transactions reçues par le port d'accès. Ledit au moins un équipement cible, par exemple un contrôleur 15 de ports d'accès de cet équipement cible, est configuré pour délivrer pour chaque port d'accès, un signal de remplissage représentatif du taux de remplissage courant de son moyen de mémoire. Le système comporte également un module de commande configuré pour recevoir les signaux de remplissage courants des 20 moyens de mémoire des ports d'accès et sélectionner les ports d'accès éligibles pour recevoir une transaction, en fonction du taux de remplissage courant de leur moyen de mémoire associé. Ainsi, on peut offrir une meilleure utilisation des moyens de mémoire des ports d'accès et réduire le risque d'avoir des états de 25 congestion (embouteillage). Selon un mode de réalisation, le module de commande sélectionne un port d'accès comme éligible si le taux de remplissage courant de son moyen de mémoire associé est inférieur à un seuil bas et ne le considère plus comme éligible dès que ce taux de remplissage 30 courant dépasse un seuil haut. Les signaux de retour du statut des ports (taux de remplissage des moyens de mémoire) permettent ainsi d'établir une liste de ports éligibles selon un procédé d'hystérésis. Un port d'accès rejoint alors la liste des ports éligibles dès que le taux de remplissage de son moyen de mémoire associé est sous le seuil bas mais ne quitte cette liste que si ce taux de remplissage a dépassé le seuil haut. 5 La fréquence d'actualisation des taux de remplissage des ports d'accès est modulable et peut être ajustée en fonction de l'application. Cela étant, il est avantageux que ledit au moins un équipement cible soit configuré pour actualiser la valeur du taux de remplissage courant du moyen de mémoire associé à chaque port d'accès après 10 chaque entrée ou chaque sortie d'une transaction dans le ou du moyen de mémoire. Selon un mode de mise en oeuvre, le module de commande est configuré pour affecter aux équipements sources, les ports d'accès éligibles en fonction au moins des taux de remplissage courants de 15 leur moyen de mémoire. Lorsque chaque équipement source est affecté d'une indication représentative de son degré de priorité, le module de commande est configuré pour affecter aux équipements sources, les ports d'accès éligibles en fonction des taux de remplissage courants de leur moyen 20 de mémoire et desdits degrés de priorité. En d'autres termes, le module de commande implémente ici un algorithme d'affectation des ports d'accès offrant une évolution temporelle dynamique du routage en fonction non seulement du remplissage des ports d'accès mais aussi en fonction des degrés de 25 priorité des équipements sources. On diminue ainsi encore le risque de congestion dans le routage des transactions. Plusieurs algorithmes d'affectation des ports d'accès sont possibles pour implémenter cette évolution dynamique du routage. 30 Ainsi selon un exemple non limitatif, dans lequel chaque équipement source est affecté d'une indication représentative de son degré de priorité, le module de commande est configure pour affecter séquentiellement et respectivement aux équipements sources pris selon leur degré de priorité décroissant, les ports d'accès pris 4 séquentiellement selon leur taux de remplissage courant croissant jusqu'à épuisement des ports d'accès éligibles disponibles, puis pour affecter séquentiellement et respectivement aux équipements sources restants pris selon leur degré de priorité décroissant, les ports d'accès 5 déjà affectés pris séquentiellement selon leur taux de remplissage décroissant. Ainsi, par exemple, dans la liste des équipements sources, le degré ou ordre de priorité est décroissant (l'équipement source de rang 1 dans la liste est plus prioritaire que l'équipement source de rang 2, 10 et ainsi de suite). Par contre, dans la liste des ports d'accès éligibles, l'ordre du taux de remplissage des ports est croissant (le moyen de mémoire (FIFO interne) du port de rang I dans la liste contient moins d'éléments que le moyen de mémoire du port de rang 2 et ainsi de 15 suite). Et par exemple les équipements sources sont affectés (par rangs croissants) aux ports (on affecte l'équipement source le pl us prioritaire au port éligible dont le moyen de mémoire interne a le plus de place) en respectant une relation de bijection jusqu'à épuisement 20 éventuel de ports disponibles. Les équipements sources restants sont alors affectés à des ports déjà utilisés, par rang décroissant. L'intérêt d'un tel algorithme d'affectation, qui parcourt de nouveau la liste des ports d'accès mais en sens inverse une fois les ports éligibles affectés aux équipements sources prioritaires, est 25 d'éviter d'utiliser des ports (les premiers de la liste) déjà utilisés par les équipements sources les plus prioritaires (les premiers de la liste des équipements sources). En d'autres termes un tel exemple d'algorithme d'affectation est bien adapté à la gestion des situations de congestion en privilégiant 30 les équipements sources prioritaires (inversion du parcours de la liste des ports d'accès en commençant par le dernier utilisé une fois les affectations bijectives effectuées). Cela étant comme indiqué ci-avant, cet exemple d'algorithme n'est pas limitatif et il serait par exemple possible de privilégier 5 l'utilisation des ports d'accès les plus favorables (c'est-à-dire ceux dont les moyens de mémoire présentent les taux de remplissage les plus faibles) en faisant cette fois-ci reboucler l'algorithme au début de la liste des ports d'accès. 5 Le module de commande peut être par ailleurs avantageusement configuré pour délivrer au circuit d'interconnexion, en présence de chaque transaction émanant d'un équipement source, un mot de commande désignant le port d'accès affecté à cet équipement source, le circuit d'interconnexion étant alors configuré pour router ladite 10 transaction depuis l'interface d'entrée correspondante vers l'interface de sortie couplée à ce port d'accès et délivrer ladite transaction audit port d'accès désigné. Ainsi, le circuit d'interconnexion est configuré pour recevoir avec chaque transaction un mot de commande et pour router ladite 15 transaction vers l'un des ports d'accès en fonction de la valeur de ce mot de commande. Par ailleurs, quel que soit le port d'accès choisi pour une transaction émanant d'un équipement source, le contenu de cette transaction délivré au port d'accès est identique au contenu de la 20 transaction délivré par l'équipement source. En d'autres termes, si par exemple l'équipement cible est une mémoire multiports, et si la transaction comporte une adresse d'écriture dans la mémoire, la transaction ne doit pas être modifiée par le mot de commande de façon à ce que son contenu soit identique quel 25 que soit le port d'accès de la mémoire de façon que ladite transaction permette de pointer à la même adresse dans l'espace-mémoire de la mémoire, que la transaction soit reçue sur l'un ou l'autre des ports d' accès En d'autres termes, le mot de commande est interprété 30 localement dans le circuit d'interconnexion pour définir l'interface de sortie de destination (port d'accès de destination), mais n'est pas transmis audit port de destination de façon à ce que la transaction pointe à la même adresse dans l'espace mémoire de la mémoire, que la transaction soit reçue sur l'un ou l'autre des ports d'accès. 6 Selon un mode de mise en oeuvre, une façon particulièrement simple pour obtenir que le contenu de chaque transaction délivré à un port d'accès soit identique au contenu de la transaction correspondante délivré par l'équipement source quel que soit le port d'accès 5 sélectionné, est de prévoir que chaque transaction soit routée conjointement avec le mot de commande vers l'interface de sortie correspondante et que l'interface de sortie soit configurée pour ne pas délivrer le mot de commande au port d'accès correspondant. Selon un mode de réalisation, chaque transaction est incorporée 10 au sein d'un mot principal de n bits tandis que le mot de commande comporte m bits additionnels. La valeur de m est au moins égale à 1 et dépend du nombre de ports d'accès à sélectionner. Ainsi, si le nombre de ports d'accès est égal à 2, m pourra être 15 égal à 1. Si le nombre de ports d'accès est égal à 3 ou 4, m sera égal à 2. La valeur des m bits permet de désigner le port d'accès affecté à l'équipement source. Chaque interface d'entrée est alors configurée pour recevoir un 20 mot global de n+m bits comportant le mot principal de n bits et le mot de commande de m bits. Le circuit d'interconnexion est alors avantageusement configuré pour router le mot global vers l'interface de sortie correspondante et ladite interface de sortie est avantageusement 25 configurée pour ne pas délivrer le mot de commande de m bits au port d' accès Selon un mode de réalisation, chaque interface d'entrée est couplée à l'équipement source correspondant par un bus d'entrée de n pistes et au module de commande par un bus de commande de m pistes. 30 Le mot global de n+m bits est destiné à être routé sur un réseau de bus internes de n+m pistes au sein du circuit d'interconnexion. Chaque interface de sortie est configurée pour recevoir un bus interne de n+m bits et est couplée au port d'accès correspondant par un bus de sortie de n pistes, les m pistes du bus interne de n+m pistes 7 aboutissant à l'interface de sortie correspondante ne sont pas connectées au port d'accès. Lorsque ledit au moins un équipement cible est un moyen de mémoire multiports, ladite transaction comporte une adresse de 5 l'espace-mémoire physique du moyen de mémoire. D'autres avantages et caractéristiques de 1' invention apparaîtront à la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels -les figures 1 à 3 illustrent schématiquement des modes de mise 10 en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence 1 désigne un système sur puce comportant plusieurs équipements sources ES1-ESp pouvant être de natures différentes. Ainsi, l'un des équipements, par exemple l'équipement ES1 15 peut être un contrôleur d'écran LCD, un autre équipement, par exemple l'équipement ES2 peut être un processeur de traitement du signal, un autre équipement source peut être par exemple un décodeur et un autre équipement source, par exemple l'équipement ESp peut comprendre un coeur programmable ou un (micro)processeur. 20 Le système sur puce 1 comporte également au moins un équipement cible EC1, par exemple une mémoire multiports, ici une mémoire comportant k ports d'accès PAl à PAk. Il est bien entendu possible de prévoir plusieurs équipements cibles de nature identique ou différente. 25 Chaque port d'accès PAr (r = 1 à k) comporte un moyen de mémoire, par exemple une mémoire du type FIFO, FFr et l'équipement cible EC1 comporte un contrôleur d'accès configuré pour délivrer un signal SGr représentatif du taux de remplissage courant du moyen de mémoire, c'est-à-dire représentatif du nombre de transactions 30 présentes à un instant courant dans le moyen de mémoire, avant d'être effectivement délivrées à l'équipement cible EC1, en l'espèce à l'espace mémoire de cet équipement cible 8 Afin d'interconnecter les équipements sources ESi avec les ports d'accès PAl-PAk, le système sur puce 1 comporte également un circuit d'interconnexion ICN. Ce circuit d'interconnexion comporte des interfaces d'entrée 5 IE1-IEp respectivement couplées aux équipements sources ES1-ESp ainsi que des interfaces de sortie IS1-ISk respectivement couplées aux ports d'accès PAl-PAk. Un tel circuit d'interconnexion est capable de router des transactions T1 -Tp entre les différents équipements sources et le ou 10 les équipements cibles. Des transactions peuvent être par exemple des transactions d'écriture dans une mémoire, si l'équipement cible correspondant est une mémoire, ou des transactions de lecture. La structure d'un tel circuit d'interconnexion, qui est en 15 général un circuit d'interconnexion multicouches, ainsi que le protocole permettant l'échange et le routage des transactions à l'intérieur du circuit d'interconnexion sont bien connus de l'homme du métier. Celui-ci pourra par exemple se référer notamment : 20 à l'article de Venkateswara Rao et autres intitulé « A Frame work on AMBA bus based Communication Architecture to improve the Real Time Computing Performance in MPSoC », International Journal of Computer Applications (0975-8887), Volume 91 - N° 5, Avril 2014, ou 25 à une présentation générale de ces circuits d'interconnexion effectuée en 2015 par A. Gerstlauer et disponible à l'adresse internet http://users.ece.utexas.edui-gerstliee382v f14/lectures/lecture 12.pdf. Par ailleurs, à titre indicatif mais non limitatif, on peut utiliser par exemple le circuit d'interconnexion commercialisé par la société 30 ARM sous la référence NIC-400 (version R0p3 ). Comme illustré sur la figure 1, chaque interface d'entrée lEi (i=1 à p) du circuit d'interconnexion ICN est connectée à l'équipement source correspondant ESi par un bus de n bits BSi. Le bus est par exemple un bus de 32 bits. 9 Chaque transaction émanant d'un équipement source ESi est incorporée au sein d'un mot dit « mot principal » de n bits véhiculé sur le bus BSi. Comme il est connu en la matière, une transaction, par exemple 5 une transaction d'écriture, contient notamment un champ d'adresse et de bits de contrôle et un champ de données à écrire. Par exemple, l'adresse contenue dans la transaction peut être codée sur 16 bits. Le système sur puce 1 comporte par ailleurs un module de 10 commande DPS associé aux différents équipements sources ES1-ESp, configuré pour recevoir les signaux SGr (r=1 à k) de taux de remplissage et pour élaborer pour chaque équipement source ESi un mot de commande MCi désignant pour chaque transaction le port d'accès correspondant. 15 On reviendra plus en détail ci-après sur l'algorithme d'affectation des ports d'accès, implémenté dans le module de commande DPS. Les mots de commande MCi sont délivrés sur des bus de commande BC1-BCp 20 Chaque interface d'entrée est donc couplée à un bus de n+m bits. Dans l'exemple décrit ici, les bus BSi de n bits traversent le module DPS. Mais bien entendu ils pourraient physiquement ne pas le traverser. 25 La taille du m de chaque bus BCi dépend du nombre de ports d' accès Si l'on a deux ports d'accès pour l'équipement EC1, m vaut 1 Le mot de commande va être véhiculé sur le bus correspondant BCi conjointement au mot principal de n bits contenant la transaction. 30 Le mot principal de n bits et le mot de commande de m bits forment un mot global de m+n bits. D'une façon générale les différents mots globaux de m+n bits sont véhiculés vers les différentes interfaces de sortie IS1-1Sk par un réseau de bus internes BSGi de n+ m pistes. 10 Chaque interface de sortie est donc configurée pour recevoir un bus interne de n+m bits. Par contre, comme illustré sur la figure 1, seules les n pistes de ces bus internes destinées à contenir la transaction, sont connectées 5 aux ports d'accès PAl-PAk pour former des bus de sortie BSS1-BSSk. En d'autres termes, les m pistes véhiculant le mot de commande de m bits ne sont pas connectées au port d'accès correspondant. De ce fait, la transaction délivrée à un port d'accès est 10 identique à la transaction émanant d'un équipement source, et ce quel que soit le port d'accès sélectionné. En fonction de la valeur du mot de commande élaboré par le module de commande DPS, la transaction émanant de l'équipement source correspondant sera routée vers l'un des ports d'accès PAr. 15 En fait, en pratique, les m bit de commande sont par exemple les m bit de poids fort du mot d'adresse contenu dans la transaction. Ainsi, si le mot d'adresse contenu dans la transaction est un mot de 16 bits, le mot d'adresse véhiculé sur le réseau de bus internes du circuit d'interconnexion est un mot de m+16 bits. Le circuit 20 d'interconnexion interprète donc le mot de m+16 bits comme une adresse sur m+16 bits. Et, le circuit d'interconnexion est alors configuré pour router ce mot de m+16 bits vers l'interface de sortie désignée par la valeur des m bits de poids fort. La configuration d'un circuit d'interconnexion s'effectue de 25 façon classique, par exemple en langage VHDL. Puis, ce langage VHDL est transformé en un circuit matériel comportant un circuit de contrôle, des commutateurs et des bus et dont les différents chemins sont définis par la configuration du circuit d'interconnexion. La configuration du module de commande DPS peut également 30 être effectuée en langage VHDL. Puis, ce langage VHDL est transformé en un circuit matériel. On se réfère plus particulièrement aux figures 2 et 3 pour décrire un exemple d'algorithme d'affectation des ports d'accès aux différents équipements sources ES1-ESp. 11 Afin d'éviter des congestions dans le routage des transactions, cet algorithme d'affectation va prendre en compte les signaux SG1- SGk représentatifs du taux de remplissage des moyens de mémoire interne FF 1 -FFk des différents ports d'accès PA I-PAk 5 Ces signaux SGr (r=1 à k) sont déterminés par un contrôleur de ports d'accès de l'équipement cible EC1 à partir par exemple de la position des pointeurs d'adresse pointant dans les différents moyens de mémoire FFr. Dans un premier temps, le module de commande DPS va 10 déterminer parmi les différents ports d'accès PAr, ceux qui sont éligibles pour recevoir une transaction. A cet égard, bien qu'il soit possible de définir un seuil unique pour le taux de remplissage de la mémoire-tampon interne, en-deçà duquel un port d'accès serait considéré comme éligible pour recevoir 15 une transaction, et au-delà duquel ce même port d'accès ne serait pas considéré comme éligible pour recevoir une transaction, il est préférable, comme illustré sur la figure 2, d'introduire un effet d'hystérésis de façon à éviter des transitions intempestives entre le statut éligible ou non d'un port d'accès 20 Plus précisément, on définit pour le taux de remplissage un seuil bas THB et un seuil haut THH. Le seuil haut THH est par exemple choisi le plus proche possible du point de blocage en conservant par exemple de l'espace de stockage pour au moins une transaction 25 Le seuil bas THB est choisi inférieur à THH dans le but de créer un effet d'hystérésis et d'éviter d'avoir des instabilités A titre indicatif mais non limitatif, le seuil bas THB peut être aux alentours de 50% de la capacité maximale du moyen de mémoire tandis que le seuil haut THH peut être aux alentours de 80% de cette 30 capacité maximale. Ainsi pour un moyen de mémoire capable de stocker 8 transactions, on pourra par exemple prendre THH égal à 6 ou 7 et THB égal à 4 Et, comme illustré sur la figure 2, un port d'accès sera considéré comme éligible pour recevoir temporairement dans son 12 moyen de mémoire interne une transaction si le taux de remplissage de ce moyen de mémoire interne est inférieur au seuil bas THB. Par contre, le statut de ce port d'accès sera désigné comme « non éligible » seulement si le taux de remplissage du moyen de 5 mémoire interne dépasse le seuil haut THH. Le contrôleur d'accès met avantageusement à jour la valeur des signaux SGr à chaque transaction entrant dans un moyen de mémoire ou sortant d'un moyen de mémoire. On se réfère maintenant plus particulièrement à la figure 3 pour 10 illustrer un exemple d'algorithme d'affection des ports d'accès aux équipements sources. Un but de cet algorithme d'affection est d'éviter autant que possible d'avoir deux équipements sources affectés sur le même port d'accès, et surtout pour les équipements sources les plus prioritaires. 15 Aussi, pour chaque application, l'utilisateur peut définir une première liste LSTI d'équipements sources ordonnés (étape 30) selon un ordre de priorité décroissant par rapport au rang de l'équipement source dans la liste. En d'autres termes, dans l'exemple décrit ici, l'équipement 20 source ES1, de rang 1, est plus prioritaire que l'équipement source ES2 de rang 2 et ainsi de suite, l'équipement source de rang p étant le moins prioritaire. Cet ordonnancement peut s'effectuer par l'intermédiaire de l'équipement source ESp qui est le microprocesseur. 25 Parallèlement, le module de commande DPS effectue un ordonnancement (étape 31) des ports d'accès de façon à établir une deuxième liste LST2 dans laquelle les ports d'accès sont ordonnés avec un taux de remplissage croissant par rapport à leur rang. En d'autres termes, dans l'exemple décrit ici, dans la liste 30 LST2 des ports d'accès PA 1-PAk qui sont tous supposés éligibles, le port d'accès PA1, de rang 1, est celui qui présente le taux de remplissage le plus faible tandis que le port d'accès PAk, de rang k, est celui qui possède le taux de remplissage le plus élevé. 13 Le port d'accès PA2, de rang 2, possède un taux de remplissage plus élevé que le taux de remplissage du port d'accès PAl de rang 1 En d'autres termes, le moyen de mémoire-tampon du port d'accès PAl contient moins d'éléments (moins de transactions) que le 5 moyen de mémoire du port d'accès PA2 et dispose donc de plus de potentiel pour accueillir un ou plusieurs autres équipements sources. Et, dans une étape 33, le module de commande DPS affecte, par rang croissant, les équipements sources ESi au port d'accès PAr en respectant une relation de bijection jusqu'à épuisement des ports 10 disponibles. En d'autres termes, on affecte l'équipement source le plus prioritaire au port éligible qui présente le plus de place. Ainsi, dans l'exemple décrit ici, le port d'accès PAl est affecté à l'équipement source ES1 tandis que le port d'accès PA2 est affecté à 15 l'équipement source ES2 et que le PAk est affecté à l'équipement source ESk. Les équipements sources restants sont ensuite affectés à des ports d'accès déjà utilisés, mais par rang décroissant. On évite ainsi d'utiliser les ports d'accès (les premiers de la 20 litre LST2) déjà affectés aux équipements sources les plus prioritaires (les premiers de la liste LSTI). Ainsi, dans l'exemple décrit ici (dans lequel on considère que k est inférieur à p et p inférieur ou égal à 2k), le port d'accès de rang k va être à nouveau affecté à l'équipement source ESk+1 25 Le port d'accès de rang k-1 va être affecté à l'équipement source ESk+2 et ainsi de suite jusqu'à ce que le port d'accès de rang 2k-p+1 soit affecté à l'équipement REVENDICATIONS1. Système sur puce, comprenant un circuit d'interconnexion (ICN) comportant au moins p interfaces d'entrée (IEi) et au moins k interfaces de sortie (IS1-ISk), avec p supérieur à k, p équipements sources (ESi) respectivement couplés auxdites p interfaces d'entrée, k ports d'accès (PAl-PAk) respectivement couplés auxdites N interfaces de sortie et appartenant à au moins un équipement cible (EC1), chaque équipement source étant configuré pour délivrer des transactions (TlTp) audit au moins un équipement cible (EC1) via l'un des ports d'accès, chaque port d'accès comportant un moyen de mémoire configuré pour stocker temporairement les transactions reçues par le port d'accès, ledit au moins un équipement cible étant configuré pour délivrer pour chaque port d'accès, un signal de remplissage (SGr) représentatif du taux de remplissage courant de son moyen de mémoire, et un module de commande (DPS) configuré pour recevoir les signaux de remplissage courants des ports d'accès et sélectionner les ports d'accès éligibles pour recevoir une transaction en fonction du taux de remplissage courant de leur moyen de mémoire associé. 2. Système sur puce selon la revendication 1, dans lequel le module de commande (DPS) sélectionne un port d'accès comme éligible si le taux de remplissage courant de son moyen de mémoire associé est inférieur à un seuil bas (THB) et ne le considère plus comme éligible dès que ce taux de remplissage courant dépasse un seuil haut (THH). 3. Système sur puce selon la revendication 1 ou 2, dans lequel ledit au moins un équipement cible est configuré pour actualiser la valeur du taux de remplissage courant du moyen de mémoire associé à chaque port d'accès (PAi) après chaque entrée ou chaque sortie d'une transaction dans le ou du moyen de mémoire. 4. Système sur puce selon l'une des revendications précédentes, dans lequel le module de commande (DPS) est configuré pour affecter aux équipements sources, les ports d'accès éligibles en fonction au moins des taux de remplissage courants de leur moyen de mémoire. 15 5. Système sur puce selon l'une des revendications précédentes, dans lequel chaque équipement source étant affecté d'une indication représentative de son degré de priorité, le module de commande (DPS) est configuré pour affecter aux équipements sources, les ports d'accès 5 éligibles en fonction des taux de remplissage courants de leur moyen de mémoire et desdits degrés de priorité. 6. Système sur puce selon la revendication 5, dans lequel le module de commande (DPS) est configuré pour affecter séquentiellement et respectivement aux équipements sources pris selon 10 leur degré de priorité décroissant, les port d'accès pris séquentiellement selon leur taux de remplissage courant croissant jusqu'à épuisement éventuel des ports d'accès éligibles disponibles, puis le cas échéant pour affecter séquentiellement et respectivement aux équipements sources restants pris selon leur degré de priorité 15 décroissant, les ports d'accès déjà affectés pris séquentiellement selon leur taux de remplissage décroissant. 7. Système sur puce selon l'une des revendications précédentes, dans lequel le module de commande (DPS) est configuré pour délivrer au circuit d'interconnexion, en présence de chaque transaction 20 émanant d'un équipement source, un mot de commande (MCi) désignant le port d'accès affecté à cet équipement source, le circuit d'interconnexion (ICN) étant alors configuré pour router ladite transaction depuis l'interface d'entrée correspondante vers l'interface de sortie couplée à ce port d'accès et délivrer ladite transaction audit 25 port d'accès désigné. 8. Système selon la revendication 7, dans lequel le contenu de chaque transaction (Ti) délivrée à un port d'accès d'un équipement cible est identique au contenu de la transaction correspondante délivrée par l'équipement source quel que soit le port d'accès 30 sélectionné de cet équipement cible. 9. Système selon la revendication 7 ou 8, dans lequel chaque transaction (Ti) est routée conjointement avec le mot de commande (MCi) vers l'interface de sortie correspondante, et l'interface de sortie 16 est configurée pour ne pas délivrer le mot de commande au port d'accès correspondant. 10. Système selon la revendication 9, dans lequel chaque transaction (Ti) est incorporée au sein d'un mot principal de n bits, le 5 mot de commande (MCi) comporte m bits additionnels, la valeur de m étant au moins égale à un et dépendant du nombre de ports d'accès à sélectionner, et la valeur des m bits permettant de désigner ledit port d'accès affecté à l'équipement source, et chaque interface d'entrée est configurée pour recevoir un mot global de n+m bits comportant le mot 10 principal et le mot de commande, le circuit d'interconnexion (ICN) est configure pour router le mot global vers l'interface de sortie correspondante, et ladite interface de sortie est configurée pour ne pas délivrer le mot de commande au port d'accès. 11. Système selon la revendication 10, dans lequel chaque 15 interface d'entrée (IEi) est couplée à l'équipement source (ESi) correspondant par un bus d'entrée (BSi) de n pistes et au module de commande (DPS) par un bus de commande (BCi) de m pistes, le mot global de n+m bits est destiné à être routé sur un réseau de bus internes de n+m pistes au sein du circuit d'interconnexion, chaque 20 interface de sortie (ISi) est configurée pour recevoir un bus interne de n+m bits et est couplée au port d'accès correspondant par un bus de sortie (BSSj) de n pistes, les m pistes du bus interne de n+m pistes aboutissant à l'interface de sortie correspondante n'étant pas connectées audit port d'accès. 25 12. Système selon l'une des revendications précédentes, dans lequel ledit au moins un équipement cible (EC1) est un moyen de mémoire multiports et ladite transaction comporte une adresse de l'espace mémoire physique du moyen de mémoire.