FR 3083638 A1 20200110 FR 1856243 A 20180706 B17049 - DD18578 Description Circuit de mémorisation en logique adiabatique capacitive [0001] omaine [0002] La présente description concerne le domaine des circuits logiques adiabatiques réalisés à base de condensateurs à capacité variable, aussi appelés circuits logiques adiabatiques capacitifs. [0003] Exposé de l'art antérieur [0004] Le demandeur a déjà proposé, notamment dans la demande de brevet EP3182590 (B14590 - DD16568), dans la demande de brevet français N°17/55419 déposée le 15 juin 2017 (B15834 - DD17806), et dans la demande de brevet français N°17/57060 déposée le 25 juillet 2017 (B16125 - 0017999), des exemples de réalisation de cellules logiques adiabatiques élémentaires à base de condensateurs à capacité variable à quatre électrodes à commande électromécanique. [0005] L'utilisation de condensateurs à capacité variable à quatre électrodes à commande électromécanique pour réaliser des circuits logiques adiabatiques permet d'obtenir des circuits logiques à très faible consommation électrique. En effet, cela permet d'éliminer les courants de fuite, qui sont un facteur limitant des circuits logiques adiabatiques classiques, et en particulier des circuits logiques adiabatiques réalisés à base de transistors. [0006] Les demandes de brevet susmentionnées décrivent plus particulièrement la réalisation de cellules buffer inverseuses et de cellules buffer non inverseuses, ainsi que d'un certain nombre de cellules logiques combinatoires de base, à partir de condensateurs à capacité variable à quatre électrodes à commande électromécanique. 2 B17049 - DD18578 [0007] Pour pouvoir réaliser des circuits plus complexes, il serait toutefois souhaitable de pouvoir disposer d'un circuit de mémorisation en logique adiabatique capacitive. La présente demande concerne la réalisation d'un tel circuit de mémorisation. [0008] Résumé [0009] Ainsi, un mode de réalisation prévoit un circuit de mémorisation en logique adiabatique capacitive, comportant un nombre entier k supérieur ou égal à 2 de cellules logiques comportant chacune une première borne d'entrée principale, une borne de sortie et une borne d'alimentation, les cellules étant reliées en boucle de façon que chaque cellule ait sa première borne d'entrée principale reliée à la borne de sortie de la cellule précédente de la boucle, et chaque cellule recevant sur sa borne d'alimentation une tension variable périodique d'alimentation, les tensions d'alimentation des k cellules de la boucle étant déphasées deux à deux d'environ 2.7[/k. [0010] Selon un mode de réalisation, lesdites k cellules de la boucle comprennent k-1 cellules buffer, et une cellule logique combinatoire, la cellule logique combinatoire comportant au moins une première borne d'entrée supplémentaires pour commander la lecture et/ou l'écriture d'une donnée dans le circuit de mémorisation. [0011] Selon un mode de réalisation : - la cellule logique combinatoire comporte une deuxième borne d'entrée principale et une deuxième borne de sortie ; - le circuit de mémorisation comporte k-1 cellules buffer supplémentaires comportant chacune une première borne d'entrée principale, une première borne de sortie et une borne d'alimentation ; et 3 B17049 - DD18578 - les k-1 cellules buffer supplémentaires et la cellule logique combinatoire sont reliées en boucle via les premières bornes d'entrée principales et les premières bornes de sortie des cellules buffers supplémentaires et via la deuxième borne d'entrée principale et la deuxième borne de sortie de la cellule logique combinatoire. [0012] Selon un mode de réalisation, chaque cellule comporte au moins un condensateur à capacité variable à quatre électrodes ayant des première et deuxième électrodes principales séparées par une région isolante, et des première et deuxième électrodes de commande isolées électriquement des première et deuxième électrodes principales et adaptées à recevoir un signal de commande pour faire varier la capacité entre les première et deuxième électrodes principales. [0013] Selon un mode de réalisation, dans chaque cellule, la première électrode principale du condensateur est reliée à la borne d'alimentation de la cellule. [0014] Selon un mode de réalisation, dans chaque cellule buffer, la première électrode de commande et la deuxième électrode principale du condensateur sont reliées respectivement à la première borne d'entrée principale et à la borne de sortie de la cellule. [0015] Selon un mode de réalisation, la cellule logique combinatoire comprend en outre une deuxième borne d'entrée supplémentaire pour commander la lecture et/ou l'écriture d'une donnée dans le circuit de mémorisation. [0016] Selon un mode de réalisation, la cellule logique combinatoire comprend des première, deuxième, troisième et quatrième cellules buffer internes comportant chacune une borne d'entrée, une borne de sortie et une borne d'alimentation, les première, deuxième et troisième cellules buffer internes étant des cellules buffer non inverseuses et 4 B17049 - DD18578 la quatrième cellule buffer interne étant une cellule inverseuse, les bornes d'alimentation des première et deuxième cellules buffer internes étant reliées à la borne d'alimentation de la cellule logique combinatoire, les bornes d'alimentation des troisième et quatrième cellules buffer internes étant reliées respectivement à la borne de sortie de la première cellule buffer interne et à la borne de sortie de la deuxième cellule buffer interne, les bornes d'entrée des première et deuxième cellules buffer internes étant reliées respectivement à la première borne d'entrée supplémentaire et à la première borne d'entrée principale de la cellule logique combinatoire, les bornes d'entrée des troisième et quatrième cellules buffer internes étant reliées à la deuxième borne d'entrée supplémentaire de la cellule logique combinatoire, et les bornes de sortie des troisième et quatrième cellules buffer internes étant reliées à la borne de sortie de la cellule logique combinatoire. [0017] Selon un mode de réalisation, la cellule logique combinatoire comprend des cinquième, sixième, septième et huitième cellules buffer internes comportant chacune une borne d'entrée, une borne de sortie et une borne d'alimentation, les cinquième et sixième cellules buffer internes étant des cellules buffer non inverseuses et les septième et huitième cellule buffer internes étant des cellules buffer inverseuses, les bornes d'alimentation des cinquième et sixième cellules buffer internes étant reliées à la borne d'alimentation de la cellule logique combinatoire, les bornes d'alimentation des septième et huitième cellules buffer internes étant reliées respectivement à la borne de sortie de la cinquième cellule buffer interne et à la borne de sortie de la sixième cellule buffer interne, les bornes d'entrée des cinquième et sixième cellules buffer internes étant reliées respectivement à la deuxième borne d'entrée supplémentaire et à la deuxième borne d'entrée principale de B17049 - DD18578 la cellule logique combinatoire, les bornes d'entrée des septième et huitième cellules buffer internes étant reliées respectivement à la deuxième borne d'entrée supplémentaire et à la première borne d'entrée supplémentaire de la cellule logique combinatoire, et les bornes de sortie des septième et huitième cellules buffer internes étant reliées à la deuxième borne de sortie de la cellule logique combinatoire. [0018] Selon un mode de réalisation, la cellule logique combinatoire comprend des première et deuxième cellules logiques NON OU ayant chacune des première et deuxième bornes d'entrée, une borne de sortie et une borne d'alimentation, les bornes d'alimentation des première et deuxième cellules NON OU étant reliées à la borne d'alimentation de la cellule logique combinatoire, les première bornes d'entrée des première et deuxième cellules NON OU étant reliées respectivement à la première borne d'entrée principale et à la deuxième borne d'entrée supplémentaire de la cellule logique combinatoire, les deuxièmes bornes d'entrée des première et deuxième cellules NON OU étant reliées respectivement à la première borne d'entrée supplémentaire et à la deuxième borne d'entrée principale de la cellule logique combinatoire, et les bornes de sortie des première et deuxième cellules NON OU étant reliées respectivement aux première et deuxième bornes de sortie de la cellule logique combinatoire. [0019] Bref exposé des dessins [0020] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0021] [Fig. 1] la figure 1 illustre schématiquement un condensateur à capacité variable à quatre électrodes ; 6 B17049 - DD18578 [0022] [Fig. 2] la figure 2 est un schéma électrique d'un exemple d'une cellule buffer en logique adiabatique capacitive ; [0023] [Fig. 3] la figure 3 est un chronogramme illustrant le fonctionnement de la cellule de la figure 2 ; [0024] [Fig. 4] la figure 4 est un schéma électrique illustrant plus en détail un exemple de réalisation de la cellule buffer de la figure 2 ; [0025] [Fig. 5] la figure 5 est une vue en coupe d'un exemple d'un condensateur à capacité variable électromécanique à quatre électrodes pouvant être utilisé dans une cellule logique adiabatique capacitive ; [0026] [Fig. 6] la figure 6 illustre de façon schématique le principe de fonctionnement d'un circuit de mémorisation en logique adiabatique capacitive selon un mode de réalisation ; [0027] [Fig. 7] la figure 7 est un schéma électrique d'un exemple d'un mode de réalisation d'un circuit de mémorisation en logique adiabatique capacitive ; [0028] [Fig. 8] la figure 8 est un schéma électrique illustrant plus en détail un exemple de réalisation du circuit de mémorisation de la figure 7 ; [0029] [Fig. 9] la figure 9 est un schéma électrique illustrant une variante de réalisation différentielle du circuit de mémorisation de la figure 8 ; [0030] [Fig. 10] la figure 10 est un chronogramme illustrant le fonctionnement du circuit de mémorisation de la figure 9 ; [0031] [Fig. 11] la figure 11 est un schéma électrique illustrant un autre exemple d'un circuit de mémorisation différentiel en logique adiabatique capacitive selon un mode de réalisation ; 7 B17049 - DD18578 [0032] [Fig. 12] la figure 12 est un schéma électrique d'un exemple de réalisation d'une cellule logique combinatoire du circuit de mémorisation de la figure 11 ; [0033] [Fig. 13] la figure 13 est un chronogramme illustrant le fonctionnement du circuit de mémorisation de la figure 11 ; et [0034] [Fig. 14] la figure 14 est un schéma électrique d'un exemple d'une cellule buffer à répétition réalisée en logique adiabatique capacitive. [0035] Exposé détaillé des modes de réalisation [0036] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la réalisation des cellules logiques adiabatiques capacitives élémentaires utilisées pour réaliser les circuits de mémorisation décrits n'a pas été détaillée, la réalisation de telles cellules étant à la portée de l'homme du métier, notamment à la lecture des demandes de brevet susmentionnées précédemment déposées par le demandeur. Divers exemples de réalisation de condensateurs à capacité variable à quatre électrodes à commande électromécanique pouvant servir de base à la réalisation de cellules logiques adiabatiques capacitives ont notamment été décrits dans les demandes de brevet susmentionnées. Ces exemples de réalisation n'ont pas été détaillés à nouveau dans la présente description. [0037] Dans la présente description, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices, et le terme "couplé" 8 B17049 - DD18578 ou le terme "relié", pour désigner une liaison électrique qui peut être directe (signifiant alors "connecté") ou qui peut être réalisée par l'intermédiaire d'un ou plusieurs composants. [0038] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation des figures, étant entendu que, en pratique, les dispositifs décrits peuvent être orientés différemment. Sauf précision contraire, les expressions "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 1 près, ou, lorsqu'elles se rapportent à des valeurs d'angles ou à des orientations, à 10° près, de préférence à 5° près. [0039] Dans la présente description, on entend par plaque conductrice une plaque en un matériau apte à conduire des charges électriques, ce matériau pouvant être un matériau conducteur, par exemple un métal, ou encore un matériau semiconducteur, par exemple du silicium. [0040] Dans les exemples décrits ci-après, les signaux logiques d'entrée et de sortie d'une cellule logique correspondent à des tensions variables périodiques, dont l'amplitude détermine la valeur, haute ou basse, du signal logique. On parle aussi de logique impulsionnelle ou logique dynamique dans la mesure où les états des signaux logiques ne sont disponibles que pendant une fraction de la période d'un signal d'horloge formé par la tension d'alimentation de la cellule. Sauf précision contraire, on entend par signal logique un signal ne pouvant prendre que deux états, un état 9 B17049 - DD18578 haut (1 logique), correspondant par exemple à une amplitude de tension proche de l'amplitude de la tension d'alimentation de la cellule, par exemple comprise entre 1 et 5 volts, ou un état bas (0 logique), correspondant par exemple à une amplitude de tension proche de 0 V, par exemple inférieure à 0,5 volts. [0041] La figure 1 illustre schématiquement un exemple d'un condensateur à capacité variable à quatre électrodes du type décrit dans les demandes de brevet susmentionnées, pouvant être utilisé pour réaliser une cellule logique adiabatique capacitive. Le condensateur de la figure 1 comprend deux électrodes principales S et D séparées par une région diélectrique, et deux électrodes de commande G et R isolées électriquement l'une de l'autre et isolées électriquement des électrodes principales S et D, adaptées à recevoir un signal de commande pour faire varier la capacité CSD entre les électrodes principales S et D. Les demandes de brevet susmentionnées décrivent plus particulièrement des exemples de réalisation de condensateurs à capacité variable à quatre électrodes de type électromécanique, c'est-à-dire dans lesquels les électrodes principales S et D sont mobiles l'une par rapport à l'autre, et le signal de commande appliqué entre les électrodes R et G permet de faire varier la position relative des électrodes S et D de facon à faire varier la capacité CSD. Le condensateur de la figure 1 est un condensateur à variation positive de capacité, c'est-à-dire que la capacité CSD entre ses électrodes principales S et D est une fonction croissante du signal appliqué entre ses électrodes de commande G et R. Ceci est schématisé par une flèche oblique pointant vers le haut dans la représentation de la figure 1. Les demandes de brevet susmentionnées décrivent également des condensateurs à capacité variable à quatre électrodes de type électromécanique à variation négative de capacité, c'est-à-dire dans lesquels la capacité B17049 - DD18578 CSD entre les électrodes principales S et D du condensateur est une fonction décroissante du signal appliqué entre ses électrodes de commande G et R. Dans la suite, ces condensateurs seront schématisés de façon similaire à ce qui a été représenté en figure 1, mais en remplaçant la flèche oblique pointant vers le haut par une flèche oblique pointant vers le bas. [0042] La figure 2 est un schéma électrique d'un exemple d'une cellule buffer en logique adiabatique capacitive. La cellule buffer de la figure 2 comprend un condensateur à capacité variable à quatre électrodes Cl. Le condensateur Cl est un condensateur à variation positive de capacité, par exemple du type décrit en relation avec la figure 1. L'électrode principale S du condensateur Cl est reliée, par exemple connectée, à une borne al d'application d'une tension d'alimentation (I) de la cellule, référencée par rapport à un noeud GND d'application d'un potentiel de référence de la cellule, par exemple connecté à la masse. L'électrode principale D du condensateur Cl est reliée, par exemple connectée, à une borne sl de fourniture d'une tension de sortie VOUT de la cellule, référencée par rapport au noeud GND. L'électrode de commande G du condensateur Cl est reliée, par exemple connectée, à une borne el d'application d'une tension d'entrée VIN de la cellule, référencée par rapport au noeud GND. L'électrode de commande R du condensateur Cl est reliée, par exemple connectée, au noeud GND. Sur la figure 2, un condensateur CL connecté entre le noeud de sortie sl et le noeud de référence GND a été représenté, schématisant la capacité de sortie de la cellule. En pratique, la capacité de sortie CL peut ne pas comprendre de composant spécifiquement réalisé et connecté au noeud de sortie sl, mais correspondre à la somme des capacités des différents éléments reliés au noeud sl, notamment des pistes d'interconnexion, ou encore 11 B17049 - DD18578 une autre cellule logique capacitive (non représentée) dont l'entrée peut être reliée au noeud sl. [0043] Dans l'exemple de la figure 2, la cellule buffer comprend en outre un circuit de maintien H adapté à maintenir la tension de sortie VOUT de la cellule à un niveau haut lors de phases de transition de la tension d'entrée VIN de la cellule d'un niveau haut à un niveau bas. [0044] La figure 3 est un diagramme illustrant le fonctionnement de la cellule de la figure 2. Plus particulièrement, la figure 3 illustre l'évolution, en fonction du temps t (en abscisse), de la tension d'alimentation (1), de la tension d'entrée VIN, et de la tension de sortie VOUT de la cellule de la figure 2 [0045] La tension d'alimentation (I) est une tension variable périodique, fournie par une source de tension variable non représentée en figure 2. La tension (1) varie de façon périodique et continue entre une valeur basse VL, par exemple comprise entre 0 et 2 volts, et une valeur haute VH, par exemple comprise entre 5 et 10 volts. Dans l'exemple représenté, la tension d'alimentation (1) est une tension trapézoïdale. Plus particulièrement, dans cet exemple, chaque période T de la tension (I) comprend quatre phases successives Pl, P2, P3 et P4 sensiblement de même durée T=T/4. Lors de la phase Pl, la tension (1) croit linéairement depuis sa valeur basse VL jusqu'à sa valeur haute VH. Lors de la phase P2, la tension (1) reste sensiblement constante et égale à sa valeur haute VH. Lors de la phase P3, la tension (1) décroit linéairement depuis sa valeur haute VH jusqu'à sa valeur basse VL. Lors de la phase P4, la tension (I) reste sensiblement constante et égale à sa valeur basse VL. 12 B17049 - DD18578 [0046] Les tensions VIN et VOUT sont synchronisées sur la tension d'alimentation (1), qui sert aussi de signal d'horloge. Les tensions VIN et VOUT présentent une variation périodique de forme sensiblement identique à celle de la tension d'alimentation variable (I). Les tensions VIN et VOUT définissent respectivement des signaux logiques IN et OUT. Le signal logique IN, respectivement OUT, est à un état haut lorsque l'amplitude de la tension variable périodique VIN, respectivement VOUT, est à un niveau haut, par exemple proche de l'amplitude de la tension d'alimentation (I), et est à un niveau bas lorsque l'amplitude de la tension variable périodique VIN, respectivement VOUT, est à un niveau bas, par exemple proche de 0 volts. La tension VIN présente une avance de phase de l'ordre de T-f/4 sur la tension d'alimentation (1). La tension VOUT est quant à elle en phase avec la tension d'alimentation 4). [0047] Dans l'exemple représenté en figure 3, le signal d'entrée IN est à l'état haut pendant deux périodes T successives du signal d'alimentation (1), puis passe à l'état bas. [0048] La tension de sortie VOUT dépend du rapport entre la capacité variable CSD du condensateur Cl commandé par la tension d'entrée VIN, et la capacité fixe CL. Pour un 0 logique du signal d'entrée IN (tension VIN d'amplitude proche de 0 volts), la capacité CSD du condensateur Cl reste à une valeur basse CSDL, et l'impulsion de tension VOUT transmise sur la borne de sortie sl de la cellule est à un niveau d'amplitude bas, par exemple proche de 0 volts. Pour un 1 logique du signal d'entrée IN (tension VIN d'amplitude proche de l'amplitude de la tension d'alimentation 4)), la capacité CSD du condensateur Cl augmente jusqu'à une valeur haute CSDH, et on obtient sur la borne de sortie sl de la 13 B17049 - DD18578 cellule une impulsion de tension VOUT présentant un niveau d'amplitude haut, par exemple proche de l'amplitude de la tension d'alimentation S. Le circuit de maintien H interne à la cellule buffer permet de maintenir entre les bornes d'alimentation al et de sortie sl de la cellule, pendant la phase de décroissance de l'impulsion de niveau haut de la tension d'entrée VIN de la cellule (phase P3 de la tension VIN, correspondant à la phase P2 de la tension $), une capacité sensiblement égale à la valeur haute CSDH de capacité du condensateur Cl, ce qui permet de fournir en sortie de la cellule une impulsion de niveau haut de même forme (trapézoidale dans cette exemple) que la tension d'alimentation S. [0049] En pratique, la tension d'alimentation trapézoïdale 'k peut être approximée par une tension sinusoïdale de période T. [0050] On notera que la cellule buffer décrite en relation avec les figures 2 et 3 est une cellule buffer non inverseuse, c'est-à-dire qu'elle recopie sur sa borne de sortie sl un signal OUT ayant le même état logique que le signal IN appliqué sur sa borne d'entrée el. De façon similaire, on peut réaliser une cellule buffer inverseuse en logique adiabatique capacitive, en remplaçant simplement, dans l'exemple de la figure 2, le condensateur à variation positive de capacité Cl par un condensateur à variation négative de capacité. [0051] Plus généralement, diverses fonctions logiques de base, et en particulier les fonctions ET, OU, NON OU, NON ET, peuvent être réalisées en logique adiabatique capacitive au moyen d'un ou plusieurs condensateurs à capacité variable à quatre électrodes à commande électromécanique, à variation positive de capacité et/ou à variation négative de capacité. 14 B17049 - DD18578 [0052] La figure 4 est un schéma électrique illustrant plus en détail un exemple de réalisation de la cellule buffer de la figure 2. Plus particulièrement, la figure 4 reprend les mêmes éléments que la figure 2, et illustre plus en détail un exemple de réalisation du circuit de maintien H de la cellule de la figure 2. Dans cet exemple, le circuit de maintien H est constitué d'un condensateur à capacité variable à quatre électrodes Cm, par exemple identique au condensateur Cl, dont les électrodes principales S et D sont reliées, par exemple connectées, respectivement à la borne al et à la borne sl, et dont les électrodes de commande G et R sont reliées, par exemple connectées, respectivement à la borne sl et au noeud GND. [0053] Lorsque la tension d'entrée VIN revient à sa valeur basse à la suite d'une impulsion de niveau haut (phase P3 de la tension VIN, correspondant à la phase P2 des tensions (1) et VOUT), le condensateur Cm se substitue au condensateur Cl pour maintenir la tension VOUT à un niveau haut. [0054] Plus généralement, tout autre circuit permettant de maintenir entre les bornes al et sl, pendant la phase de décroissance de l'impulsion de niveau haut de la tension d'entrée VIN de la cellule (phase P3 de la tension VIN), une capacité sensiblement égale à la valeur haute CSDH de capacité du condensateur Cl, peut être utilisé en remplacement du circuit H de la figure 4. [0055] Alternativement, le circuit de maintien H peut être omis lorsqu'un phénomène physique inhérent à la structure du condensateur Cl, par exemple une force de rappel électrostatique, permet de maintenir la capacité CSD du condensateur Cl à sa valeur haute CSDH pendant la phase P3 de décroissance de la tension VIN. [0056] La figure 5 illustre un exemple de réalisation du condensateur Cl, permettant de se passer du circuit de B17049 - DD18578 maintien H dans une cellule buffer du type décrit en relation avec la figure 2. [0057] Le condensateur Cl de la figure 5 comprend deux ensembles mobiles l'un par rapport à l'autre, appelés ci-après respectivement ensemble fixe et ensemble mobile. Tous les éléments de l'ensemble fixe sont fixes les uns par rapport aux autres, et tous les éléments de l'ensemble mobile sont fixes les uns par rapport aux autres. [0058] Dans l'exemple de la figure 5, les électrodes S, et G font partie de l'ensemble fixe, et les électrodes D et R font partie de l'ensemble mobile. Sur la figure 5, on a représenté schématiquement par des traits interrompus les liaisons mécaniques (rigides) entre les différents éléments de l'ensemble fixe d'une part, et entre les différents éléments de l'ensemble mobile d'autre part. Le carré référencé 501 sur la figure 5 représente schématiquement un élément d'isolation électrique de l'ensemble fixe, isolant électriquement l'électrode S de l'électrode G, et le carré référencé 503 sur la figure 5 représente schématiquement un élément d'isolation électrique de l'ensemble mobile, isolant électriquement l'électrode D de l'électrode R. [0059] L'électrode S comprend deux plaques conductrices 311a et 511b sensiblement horizontales et en vis-à-vis l'une de l'autre (c'est-à-dire sensiblement confondues en projection verticale), connectées électriquement l'une à l'autre. L'électrode S comprend en outre deux plaques conductrices additionnelles 511a' et 511b' sensiblement horizontales et en vis-à-vis l'une de l'autre, fixes par rapport aux plaques conductrices 511a et 511b, et connectées électriquement aux plaques conductrices 511a et 511b. L'électrode G comprend deux plaques conductrices 513a et 513b sensiblement horizontales et en vis-à-vis l'une de l'autre, connectées électriquement l'une à l'autre. L'électrode D comprend une plaque conductrice 16 B17049 - DD18578 515 sensiblement horizontale. L'électrode R comprend une plaque conductrice 517. [0060] Dans cet exemple, les plaques conductrices 511a et 511a' de l'électrode S sont sensiblement coplanaires (c'est-à-dire que le plan médian entre la face supérieure et la face inférieure de la plaque conductrice 511a et le plan médian entre la face supérieure et la face inférieure de la plaque conductrice 511a' sont confondus), et les plaques conductrices 511b et 511b' de l'électrode S sont sensiblement coplanaires. L'ensemble fixe et l'ensemble mobile sont agencés de façon que les plaques conductrices 515 et 517 de l'ensemble mobile soient disposées respectivement : - dans un plan horizontal situé entre le plan horizontal des plaques conductrices 511a et 511a' et le plan horizontal des plaques conductrices 511b et 51110', par exemple à équidistance du plan des plaques conductrices 511a et 511a' et du plan des plaques conductrices 511b et 511b' ; et - dans un plan horizontal situé entre le plan horizontal de la plaque conductrice 513a et le plan horizontal de la plaque conductrice 513b, par exemple à équidistance du plan de la plaque conductrice 513a et du plan de la plaque conductrice 513b. [0061] Dans l'exemple de la figure 5, la plaque conductrice 517 est disposée au moins partiellement en vis-à-vis des plaques conductrices 513a et 513b. Il existe en revanche au moins une position de fonctionnement du condensateur (la position représentée en figure 5), correspondant par exemple à une position de repos (position en l'absence de toute polarisation électrique du condensateur), dans laquelle la plaque conductrice 515 n'est en vis-à-vis ni des plaques conductrices 511a et 511b, ni des plaques conductrices 511a' et 511bT. Autrement dit, dans cette position, en projection verticale, une distance de non recouvrement d sépare la plaque 17 B17049 - DD18578 conductrice 515 des plaques conductrices 511a et 511b, et une distance de non recouvrement d', par exemple sensiblement identique, sépare la plaque conductrice 515 des plaques conductrices 511a' et 511b'. [0062] Dans cet exemple, l'ensemble mobile est libre de se déplacer selon un unique degré de liberté en translation horizontale (parallèlement aux plaques conductrices Slla, 511b, 511a', 511b', 513a, 513b, 515, 517) par rapport à l'ensemble fixe, de façon à modifier la surface de la plaque conductrice mobile 517 en vis-à-vis-à-vis des plaques 513a et 513b, et de façon à faire varier la distance de non recouvrement d (ou la surface de la plaque conductrice 515 en vis-à-vis des plaques conductrices 511a et 511b lorsque la distance d est nulle) et la distance de non recouvrement d' (ou la surface de la plaque conductrice 515 en vis-à-vis des plaques conductrices 511a' et 511b' lorsque la distance d' est nulle). Ce mouvement est représenté par une double flèche MV sur la figure 5. Plus particulièrement, dans l'exemple de la figure 5, l'ensemble fixe et l'ensemble mobile sont agencés de façon que lorsque la surface de la plaque conductrice 517 en vis-à-vis des plaques conductrices 513a et 513b augmente, la distance de non recouvrement d diminue (ou la surface de la plaque conductrice 515 en vis-à-vis des plaques conductrices 511a et 511b augmente lorsque la distance d est déjà nulle), et la distance de non recouvrement d' augmente (ou la surface de la plaque conductrice 515 en vis-à-vis des plaques conductrices 511a' et Sllb' diminue si la distance d' est nulle). [0063] Le condensateur Cl de la figure 5 peut en outre comporter des moyens de rappel (non visibles sur la figure 5), par exemple un ressort de rappel, agencés pour, en l'absence de toute polarisation électrique des électrodes S, D, G et R, ramener l'ensemble mobile dans une position (par 18 B17049 - DD18578 rapport à l'ensemble fixe) dite de repos, par exemple la position représentée en figure 5. [0064] Au premier ordre, la capacité CSD du condensateur Cl entre ses électrodes principales S et D est proportionnelle à la surface de la plaque conductrice 515 en vis-à-vis des plaques conductrices 511a et 511b ou en vis-à-vis plaques conductrices 311a' et 511b`. [0065] Dans l'exemple de la figure 5, lorsque le condensateur Cl est dans sa position de repos telle que représentée en figure 5, la capacité CSD entre les électrodes principales S et D du condensateur est à une valeur basse CSDL. Si une tension de niveau bas est appliquée entre les électrodes de commande G et R du condensateur (phase P4 du signal VIN de la figure 3), le condensateur reste dans sa position de repos et la capacité CSD reste à sa valeur basse CSDL, et ce quelle que soit la valeur de la tension appliquée entre les électrodes S et D du condensateur. En effet, du fait du non recouvrement entre les électrodes S et D en position de repos, l'application d'une tension non nulle entre les électrodes S et D n'entraine aucun mouvement significatif de l'ensemble mobile par rapport à l'ensemble fixe. [0066] Lorsque la tension appliquée entre les électrodes de commande G et R du condensateur augmente (phase P1 du signal VIN de la figure 3), la plaque conductrice mobile 517 est attirée entre les plaques conductrices fixes 513a et 513b, par interaction électrostatique. Ceci entraine un déplacement horizontal de l'ensemble mobile par rapport à l'ensemble fixe, tendant à augmenter la surface de la plaque conductrice mobile 517 en vis-à-vis des plaques conductrices 513a et 513b, et par conséquent à diminuer la distance de non recouvrement d entre la plaque conductrice mobile 515 et les plaques conductrices fixes 511a et 511b, puis à augmenter la surface de la plaque conductrice mobile 515 en vis-à-vis des plaques 19 B17049 - DD18578 conductrices fixes 511a et 511b lorsque la distance d s'annule. A la fin de la phase P1 du signal VIN, la capacité CSD du condensateur Cl atteint sa valeur haute CSDH. La capacité CSD reste ensuite à son niveau haut CSDH pendant la phase P2 de maintien à l'état haut de la tension VIN. [0067] Lorsque la tension appliquée entre les électrodes de commande G et R du condensateur diminue (phase P3 du signal VIN de la figure 3), la force électrostatique exercée par les plaques conductrices 513a et 513b sur la plaque conductrice 517 diminue. Toutefois, comme expliqué ci-dessus en relation avec la figure 3, la phase P3 de décroissance de la tension VIN coïncide avec la phase P2 de maintien à un niveau haut VH de la tension d'alimentation (1). Etant donné que, à la fin de la phase P3 de la tension VIN, la plaque conductrice 515 de l'électrode D est partiellement en vis-à-vis des plaques conductrices 511a et 511b de l'électrode S, une force électrostatique significative est exercée par l'électrode S sur l'électrode D du fait du niveau haut VH de la tension d'alimentation (1). Il en résulte que la position de l'ensemble mobile par rapport à l'ensemble fixe reste sensiblement inchangée pendant toute la durée de la phase P3 du signal VIN, et que par conséquent la capacité CSD du condensateur Cl reste à son niveau haut CSDH pendant toute la durée de la phase P3 du signal VIN. [0068] Lorsque la tension entre les électrodes principales S et D du condensateur diminue (phase P3 de la tension d'alimentation (I) correspondant à la phase P4 de maintien à un état bas de la tension VIN), l'ensemble mobile est progressivement ramené jusqu'à sa position de repos. Ainsi, à la fin de la phase P4 de la tension VIN, la capacité CSD du condensateur Cl reprend sa valeur basse CSDL. [0069] Il ressort de ce qui précède que les cellules logiques adiabatiques possèdent intrinsèquement une mémoire temporaire B17049 - DD18578 d'une durée de vie égale au quart de la période de la tension d'alimentation, nécessaire au bon fonctionnement du circuit. Cette fonction de mémoire temporaire est assurée par le circuit de maintien H dans les exemples des figures 2 et 4, ou par le condensateur Cl lui-même dans l'exemple de la figure 5. Cette mémoire temporaire permet de transférer l'information sans perte d'une cellule logique à une autre. C'est cette fonction de mémoire temporaire que l'on prévoit d'exploiter dans les modes de réalisation décrits ci-après pour réaliser un circuit de mémorisation adapté à mémoriser une information sur une plus longue durée. [0070] La figure 6 illustre de façon schématique le principe de fonctionnement d'un circuit de mémorisation en logique adiabatique capacitive selon un mode de réalisation. [0071] Dans l'exemple de la figure 6, on considère un circuit de mémorisation comportant quatre cellules buffer Bl, B2, B3 et B4, par exemple des cellules buffer non inverseuses du type décrit ci-dessus. Les cellules Bl, B2, B3 et B4 sont par exemple identiques. Les cellules Bl, B2, B3 et B4 sont reliées en boucle de façon que chaque cellule de rang i à l'exception de la cellule de rang i=1, ait sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule de rang i-1, et que la cellule de rang i=1 ait sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule de rang i=4, avec i entier allant de 1 à 4. [0072] Chaque cellule Bi reçoit sur sa borne d'alimentation al une tension variable périodique 1)i. Les tensions d'alimentation 1)1, 1)2, 1)3, (1)4 sont similaires, c'est-à-dire de même fréquence, de même forme et de même niveau d'amplitude, mais déphasées deux à deux d'environ n/2. Plus particulièrement, dans l'exemple représenté, la tension (1)2 21 B17049 - DD18578 est en retard de phase d'environ 7c/2 par rapport à la tension $1, la tension $3 est en retard de phase d'environ n/2 par rapport à la tension $2, et la tension $4 est en retard de phase d'environ n/2 par rapport à la tension $3. Dans l'exemple de la figure 6, les tensions $1, (1)2, (1)3, $4 sont des tensions trapézoïdales identiques ou similaires à la tension $ de la figure 3. [0073] On a représenté sur la figure 6 le fonctionnement du circuit de mémorisation à cinq instants successifs tO (figure 6(A)), tl=t0+T (figure 6(B)), t2=t0+2T (figure 6(C)), t3=t0+3T (figure 6(D)), et t4=t0+4T (figure 6(E)), avec T=T/4, T étant la période des tensions d'alimentations $1, $2, (1)3 et $4. Plus particulièrement, on a représenté sur chacune des sous-parties (A), (B), (C), (D) et (E) de la figure 6 : - en partie gauche de la figure, le circuit de mémorisation, sur lequel on a tracé en trait épais les conducteurs (bornes ou fils de connexion) à un potentiel haut et en trait fin les conducteurs à un potentiel bas ; et - en partie droite de la figure, un chronogramme représentant l'évolution en fonction du temps des tensions d'alimentation 1)1, (1)2, $3 et $4, sur lequel a été représenté par un trait interrompu l'instant de fonctionnement tO, tl, t2, t3 ou t4 considéré. [0074] Dans cet exemple, l'instant tO correspond à l'instant de début de la phase de croissance linéaire (phase Pl) de la tension d'alimentation $1 de la première cellule B1 du circuit. [0075] Pour écrire un 0 ou un 1 logique dans le circuit de mémorisation de la figure 6, il convient d'appliquer une impulsion de tension de niveau correspondant (bas ou haut) sur la borne d'entrée el de l'une des cellules Bi du circuit. Ce signal doit être synchronisé avec la tension d'alimentation 22 B17049 - DD18578 de la cellule précédente dans la boucle. Le signal traverse alors la chaine de cellules avant d'être réinjecté dans la cellule d'entrée. La donnée est ainsi mémorisée jusqu'à l'écriture d'une nouvelle donnée ou jusqu'à ce que l'alimentation du circuit soit interrompue. [0076] Sur la figure 6, on a représenté un cas d'utilisation dans lequel, à l'instant tO, un 1 logique est appliqué en entrée de la cellule Bl, sous la forme d'une impulsion de niveau haut synchronisée avec la tension d'alimentation 414. Cette impulsion est recopiée sur la sortie de la cellule B1 avec un retard de T=t/4. A l'instant tl, une impulsion de niveau haut synchronisée avec la tension d'alimentation (1)1 est donc appliquée sur l'entrée de la cellule B2. L'impulsion est recopiée sur la sortie de la cellule B2 avec un retard de T=t/4. A l'instant t2, une impulsion de niveau haut synchronisée avec la tension d'alimentation 1)2 est ainsi appliquée sur l'entrée de la cellule B3. L'impulsion est ensuite recopiée sur la sortie de la cellule B3 avec un retard de T=t/4. A l'instant t3, une impulsion de niveau haut synchronisée avec la tension d'alimentation (1)3 est ainsi appliquée sur l'entrée de la cellule B4. L'impulsion est recopiée sur la sortie de la cellule B4 avec un retard de T=t/4. A l'instant t4, une impulsion de niveau haut synchronisée avec la tension d'alimentation (1)4 est donc appliquée sur l'entrée de la cellule El, et le cycle recommence. [0077] La figure 7 est un schéma électrique d'un exemple d'un mode de réalisation d'un circuit de mémorisation en logique adiabatique capacitive. [0078] Le circuit de mémorisation de la figure 7 comprend quatre cellules logiques adiabatiques capacitives Fl, B2, B3 et B4. Les cellules Fl, B2, B3 et B4 comportent chacune une 23 B17049 - DD18578 borne d'entrée el, une borne de sortie sl, et une borne al d'application d'une tension d'alimentation variable périodique. Les cellules Fl, B2, B3 et B4 sont reliées en boucle de façon que chaque cellule de rang i à l'exception de la cellule de rang i=1, ait sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule de rang i-1, et que la cellule de rang 1=1 ait sa borne d'entrée reliée, par exemple connectée, à la borne de sortie de la cellule de rang i=4. [0079] Chacune des cellules Fl, B2, B3 et B4 reçoit sur sa borne d'alimentation al une tension variable périodique (1)1, respectivement (1)2, respectivement (1)3, respectivement (1)4. De façon similaire à ce qui a été décrit en relation avec la figure 6, les tensions d'alimentation (1)1, 4)2, (1)3, (1)4 sont déphasées deux à deux d'environ n/2. [0080] Dans cet exemple, les cellules B2, B3 et B4 sont des cellules buffer non inverseuses, par exemple du type décrit ci-dessus en relation avec les figures 2 à 5. Les cellules B2, B3 et B4 sont par exemple identiques. La cellule Fl est quant à elle une cellule logique combinatoire comportant, outre sa borne d'entrée el, sa borne de sortie sl et sa borne d'alimentation al, deux bornes d'entrée supplémentaires e2 et e3. La cellule Fl fournit sur sa borne de sortie sl un signal logique synchronisé avec la tension d'alimentation (1)1 de la cellule Fl. Ce signal de sortie correspond à une combinaison des signaux logiques appliqués sur les bornes d'entrée el, e2 et e3 de la cellule. Les bornes d'entrée e2 et e3 de la cellule Fl sont destinées à recevoir des signaux logiques CTR1 et CTR2 de contrôle du circuit de mémorisation, synchronisés avec la tension d'alimentation 14 de la cellule B4. Les signaux logiques CTR1 et CTR2 permettent notamment d'interdire ou d'autoriser l'écriture d'un bit de donnée dans le circuit de mémorisation. Dans l'exemple représenté, la borne de sortie 24 B17049 - DD18578 sl de la cellule Fl constitue une borne de fourniture d'un signal logique de sortie S1 du circuit de mémorisation, synchronisé avec la tension d'alimentation 4)1. [0081] La figure 8 est un schéma électrique illustrant plus en détail un exemple de réalisation du circuit de mémorisation de la figure 7. Plus particulièrement, la figure 8 reprend les éléments de la figure 7 et illustre plus en détail un exemple de réalisation de la cellule logique F1 du circuit de mémorisation de la figure 7. [0082] Dans l'exemple de la figure 8, la cellule logique F1 comprend trois cellules buffer non inverseuses Ba, Bb et Bc, par exemple du type décrit ci-dessus en relation avec les figures 2 à 5, et une cellule buffer inverseuse 1a, par exemple similaire aux cellules buffer non inverseuses décrites ci-dessus, mais dans laquelle le condensateur à variation positive de capacité Cl est remplacé par un condensateur à variation négative de capacité. [0083] Les bornes d'alimentation al des cellules Ba et Bb sont reliées, par exemple connectées, à la borne d'alimentation al de la cellule Fl. Les bornes d'alimentation al des cellules Bc et la sont reliées, par exemple connectées, respectivement à la borne de sortie sl de la cellule Ba et à la borne de sortie sl de la cellule Bb. Les bornes d'entrée el des cellules Ba et Bb sont reliées, par exemple connectées, respectivement à la borne d'entrée e2 de la cellule Fl et à la borne d'entrée el de la cellule Fl. Les bornes d'entrée el des cellules Bo et Ta sont reliées, par exemple connectées, à la borne d'entrée e3 de la cellule Fl. Les bornes de sortie sl des cellules Bc et la sont reliées, par exemple connectées, à la borne de sortie sl de la cellule Fl. [0084] Le circuit de mémorisation de la figure 8 a un comportement similaire à celui d'un verrou D, le signal logique CTR1 (synchronisé avec la tension d'alimentation 4)1) B17049 - DD18578 correspondant à un signal d'entrée de donnée (D), le signal CTR2 (également synchronisé avec la tension d'alimentation (1)1) correspondant à un signal d'entrée de contrôle (H) et le signal 81 (synchronisé avec la tensions d'alimentation 4)4) correspondant à un signal de sortie de donnée (Q). [0085] Lorsque le signal CTR2(H) est à l'état bas (0 logique), le circuit est en mode lecture. L'inverseur la réinjecte le bit de donnée stocké dans le circuit à l'entrée de la chaine des buffers B2, B3 et B4. Le buffer Bc est quant à lui bloqué. Le signal d'entrée CTR1(D) n'a par conséquent pas d'influence sur l'état du circuit, et l'information stockée est préservée. La valeur du bit stocké dans le circuit de mémorisation peut être lue sur la sortie s1 de la cellule F1 (signal S1(Q)) à chaque cycle de la tension d'alimentation 4)4. [0086] Lorsque le signal CTR2(H) est à l'état haut (1 logique), le circuit est en mode écriture. L'inverseur la ne réinjecte plus le bit de donnée stocké dans le circuit à l'entrée de la chaine des buffers B2, B3 et B4. Il n'y a donc plus de mémorisation. Le signal logique d'entrée CTR1(D) de la cellule F1 est recopié sur la sortie s1 de la cellule F1 avec un retard T=T/4. Lorsque le signal CTR2(H) est remis à l'état bas (0 logique), le circuit garde en mémoire le dernier état logique du signal d'entrée CTR1(D). [0087] La table de vérité du circuit de mémorisation de la figure 8 est donc la suivante. [0088] [Tableaux 1] H4 D4 Q1(t -4T) Qi(t -4T) 0 0 0 1 1 26 B17049 - DD18578 1 1 1 [0089] Où les indices associés aux signaux logiques H, D et Q désignent le rang de la tension d'alimentation avec laquelle est synchronisé chaque signal logique. [0090] La figure 9 est un schéma électrique illustrant une variante de réalisation différentielle du circuit de mémorisation de la figure 8. Le circuit de mémorisation de la figure 9 comprend les mêmes éléments que le circuit de mémorisation de la figure 8, agencés sensiblement de la même manière. Le circuit de la figure 9 comprend en outre trois cellules buffer non inverseuses B2', B3' et 134', par exemple identiques aux cellules B2, B3 et B4. De plus, la cellule logique Fl comprend une borne d'entrée supplémentaire el' et une borne de sortie supplémentaire sl'. La borne d'entrée supplémentaire el' de la cellule Fl est destinée à recevoir un signal logique d'entrée synchronisé avec la tension d'alimentation (1)4 du circuit. La borne de sortie supplémentaire sl' de la cellule Fl est destinée à fournir un signal logique de sortie S1', synchronisé avec la tension d'alimentation (I)1 du circuit. Les cellules F1, B2', B3' et B4' sont reliées en boucle de façon que la cellule B4' ait sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule B3', que la cellule B3' ait sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule B2', que la cellule B2' ait sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl' de la cellule Fl, et que la cellule Fl ait sa borne d'entrée el' reliée, par exemple connectée, à la borne de sortie sl de la cellule B4'. Les cellules B2', 133' et B4' reçoivent respectivement les tensions d'alimentation (1)2, (1)3 et (1)4 sur leurs bornes d'alimentation al respectives. 27 B17049 - DD18578 [0091] Dans l'exemple de la figure 9, la cellule Fl comprend en outre deux cellules buffer non inverseuses Bd et Be, et deux cellules buffer inverseuses Ib et Ic. [0092] Les bornes d'alimentation al des cellules Bd et Be sont reliées, par exemple connectées, à la borne d'alimentation al de la cellule Fl. Les bornes d'alimentation al des cellules Ib et Ic sont reliées, par exemple connectées, respectivement à la borne de sortie sl de la cellule Be et à la borne de sortie sl de la cellule Bd. Les bornes d'entrée el des cellules Bd et Be sont reliées, par exemple connectées, respectivement à la borne d'entrée e3 de la cellule Fl et à la borne d'entrée el' de la cellule Fl. Les bornes d'entrée el des cellules Ic et Ib sont reliées, par exemple connectées, respectivement à la borne d'entrée e2 de la cellule F1 et à la borne d'entrée e3 de la cellule F1. Les bornes de sortie sl des cellules Ic et Ib sont reliées, par exemple connectées, à la borne de sortie sl' de la cellule F1. [0093] Le circuit de mémorisation de la figure 9 a un comportement similaire à celui d'un verrou D différentiel, le signal logique CTR1 (synchronisé avec la tension d'alimentation (1)4) correspondant à un signal d'entrée de donnée (D), le signal CTR2 (également synchronisé avec la tension d'alimentation (1)4) correspondant à un signal d'entrée de contrôle (H), le signal S1 (synchronisé avec la tension d'alimentation 4)1) correspondant à un signal de sortie de donnée (Q), et le signal S1' (synchronisé avec la tension d'alimentation fil) correspondant à un signal de sortie de donnée complémentaire du signal S1 (NQ). [0094] Lorsque le signal CTR2(H) est à l'état bas (0 logique), le circuit est en mode lecture. L'inverseur la réinjecte le bit de mémorisé dans le circuit à l'entrée de la chaine des buffers B2, B3 et B4, et l'inverseur Ib réinjecte le complémentaire du bit de donnée mémorisé dans le circuit à 28 B17049 - DD18578 l'entrée de la chaine des buffers B2', B3' et B4'. Les buffers Bc et Bd sont quant à eux bloqués. Le signal d'entrée CTR1(D) n'a par conséquent pas d'influence sur l'état du circuit, et l'information stockée est préservée. La valeur du bit stocké dans le circuit de mémorisation peut être lue sur la sortie s1 de la cellule F1 (signal S1(Q)) et/ou sur la sortie s1' de la cellule Fl (signal Sl'(NQ)) à chaque cycle de la tension d'alimentation (1)1. [0095] Lorsque le signal CTR2(H) est à l'état haut (1 logique), le circuit est en mode écriture. Les inverseurs Ta et Ib ne réinjectent plus le bit de donnée stocké sur les entrées des chaines de buffers B2, B3, B4 et B2', B3', B4'. Il n'y a donc plus de mémorisation. Le signal logique d'entrée CTR1(D) de la cellule Fl est recopié sur la sortie sl de la cellule F1 avec un retard T=T/4. De plus, le signal logique d'entrée CTR1(D) inversé est recopié sur la sortie s1' de la cellule F1 avec un retard T-1/4. Lorsque le signal CTR2(H) est remis à l'état bas (0 logique), le circuit garde en mémoire le dernier état logique du signal d'entrée CTR1(D). [0096] La figure 10 est un chronogramme illustrant le fonctionnement du circuit de mémorisation de la figure 9. La figure 10 représente plus particulièrement l'évolution, en fonction du temps t (en abscisse), des tensions d'alimentation (1)1, (1)2, (1)3 et (1)4, des signaux d'entrée CTR1(D) et CTR2(H), et des signaux de sortie S1(Q) et S1'(NQ) du circuit de mémorisation. Comme cela apparaît sur la figure 10, lorsque le signal CTR2(H) est à l'état bas, les signaux de sortie S1(Q) et Sl'(NQ) restent inchangés quel que soit l'état du signal CTR1(D). Lorsque le signal CTR2(H) passe à l'état haut, le signal de sortie S1(Q) prend la valeur du signal CTR1(D) (avec un retard T=T/4) et le signal de sortie Sl'(NQ) prend une valeur complémentaire de celle du signal CTR1(D) (également avec avec un retard T-1/4). Lorsque le signal 29 B17049 - DD18578 CTR2(H) repasse à l'état bas, les signaux de sortie S1(Q) et Sr(NO) conservent la valeur prise par le signal CTR1(D) lors du cycle de la tension d'alimentation (1)4 précédent le passage à l'état bas du signal CTR2(H). [0097] La figure 11 est un schéma électrique illustrant un autre exemple d'un circuit de mémorisation différentiel en logique adiabatique capacitive selon un mode de réalisation. [0098] Le circuit de la figure 11 diffère du circuit de la figure 9 principalement par la structure interne de sa cellule logique combinatoire F1. [0099] Dans l'exemple de la figure 11, la cellule Fl comprend deux portes logiques adiabatiques capacitives NON-OU NOR1 et NOR2, par exemple identiques, ayant chacune une borne d'alimentation al, deux bornes d'entrée el et e2, et une borne de sortie sl. Les portes NOR1 et NOR2 ont leurs bornes d'alimentation al reliées, par exemple connectées, à la borne d'alimentation al de la cellule Fl. La porte NOR1 a ses bornes d'entrée el et e2 reliées, par exemple connectées, respectivement à la borne d'entrée el de la cellule Fl et à la borne d'entrée e2 de la cellule Fl. La porte NOR2 a ses bornes d'entrée el et e2 reliées, par exemple connectées, respectivement à la borne d'entrée e3 de la cellule Fl et à la borne d'entrée el' de la cellule Fl. La borne de sortie sl de la porte NOR1 et la borne de sortie sl de la porte NOR2 sont reliées, par exemple connectées, respectivement à la borne de sortie sl' de la cellule Fl et à la borne de sortie sl de la cellule Fl. [0100] Le circuit de mémorisation de la figure 11 a un comportement similaire à celui d'un verrou RS, le signal logique CTR1 (synchronisé avec la tension d'alimentation (4) correspondant à un premier signal de contrôle (S), le signal CTR2 (également synchronisé avec la tension d'alimentation B17049 - DD18578 4)4) correspondant à un deuxième signal de contrôle (R), le signal Si (synchronisé avec la tension d'alimentation 4)1) correspondant à un signal de sortie de donnée (Q), et le signal S1' (également synchronisé avec la tension d'alimentation (1) étant un signal de sortie de donnée complémentaire du signal Si. [0101] Pour écrire un 0 logique dans le circuit de mémorisation, le signal CTR1(S) (set) est mis à l'état bas (0 logique) et le signal CTR2(R) (reset) est mis à l'état haut (1 logique) à un instant t. La porte NOR2 impose alors un 0 logique sur la sortie S1(Q) du circuit. Cet état logique est injecté dans la chaine de buffers B2, 83, B4, puis est appliqué sur l'entrée de la porte NOR1 à l'instant t+4T. A cet instant, les signaux CTR1(S) et CTR2(R) sont à nouveau mis respectivement à l'état bas et à l'état haut. La porte NOR1 impose alors un 1 logique sur la sortie Sl'(NQ). [0102] Pour écrire un 1 logique dans le circuit de mémorisation, le fonctionnement est similaire en inversant les entrées, c'est-à-dire que, à l'instant t puis à l'instant t+4T, les signaux CTR1(S) (set) et CTR2(R) (reset) sont mis respectivement à l'état haut (1 logique) et à l'état bas (0 logique). [0103] Pour lire le bit de données stocké dans le circuit de mémorisation, les signaux CTR1(S) et CTR2(R) sont tous deux mis à l'état bas. Chacune des portes NOR1 et NOR2 se comporte alors comme un inverseur. Le signal circule alors à travers les deux chaines de buffer B2, B3, B4 et 82', 83', B4', en étant inversé à la sortie de chaque chaine. L'état du signal stocké reste donc inchangé. Le bit de données peut être lu sur les sorties sl et sl' de la cellule Fl à chaque cycle de la tension d'alimentation (1)1. 31 B17049 - DD18578 [0104] Dans l'exemple de la figure 11, le circuit de mémorisation est construit sur une boucle de huit cellules logiques successives, au lieu de deux boucles parallèles de quatre cellules successives chacune dans l'exemple de la figure 9. Par conséquent, la sortie du circuit peut passer par des états non déterminés (ND) tels que S1(Q)=S1'(NQ). C'est pour cette raison que deux impulsions successives sont appliquées sur l'entrée du circuit lors d'une opération d'écriture. [0105] On notera que la mise à l'état haut simultanément des signaux CTR1(S) et CTR2(R) correspond à un état normalement interdit du circuit de mémorisation. En effet, si l'on applique simultanément une impulsion de niveau haut sur l'entrée e2 de la cellule F1 et une impulsion de niveau haut sur l'entrée e3 de la cellule Fl, on obtient en sortie un signal logique S1 (Q) = S1T(NQ) = O. Lors de la remise à un état bas des signaux d'entrée CTR1(S) et CTR2(R), le signal sur chacune des sorties s1 et sl' de la cellule F1 s'inverse à chaque passage par les portes NOR1 et NOR2. Le signal de sortie oscille donc entre les états S1 (Q) = Sl'(NQ) = 0 et S1(Q) = Sl'(NQ) = 1. En pratique, en fonction de l'application considérée, cette oscillation peut être interprétée comme étant un troisième état du circuit de mémorisation. [0106] La table de vérité du circuit de mémorisation de la figure 11 est la suivante. [0107] [Tableaux 1] S4 Ql R4 0-0 0-0 1-1 0-0 1-1 0-0 Ql(tT8I) 0 1 32 B17049 - DD18578 Interdit 1 (ou 3ème état) [0108] Où les indices associés aux signaux logiques S, R et Q désignent le rang de la tension d'alimentation avec laquelle est synchronisé chaque signal logique. [0109] La figure 12 est un schéma électrique d'un exemple de réalisation de la cellule logique NOR1 du circuit de mémorisation de la figure 11. [0110] La cellule NOR1 de la figure 12 comprend deux condensateurs à capacité variable à quatre électrodes Cl et C2 montés en série. Les condensateurs Cl et C2 sont des condensateurs à variation négative de capacité. L'électrode principale S du condensateur Cl est reliée, par exemple connectée, à la borne d'alimentation al de la cellule. L'électrode principale S du condensateur C2 est reliée, par exemple connectée, à l'électrode principale D du condensateur Cl. L'électrode principale D du condensateur C2 est reliée, par exemple connectée, à la borne de sortie sl de la cellule. L'électrode de commande G du condensateur Cl est reliée, par exemple connectée, à la borne d'entrée el de la cellule et l'électrode de commande G du condensateur C2 est reliée, par exemple connectée, à la borne d'entrée e2 de la cellule. L'électrode de commande R du condensateur Cl et l'électrode de commande R connectées, à référence de la figure 12, sortie sl et du condensateur C2 sont reliées, par exemple un noeud GND d'application d'un potentiel de la cellule, par exemple connecté à la masse. Sur un condensateur CL connecté entre le noeud de le noeud de référence GND a été représenté, schématisant la capacité de sortie de la cellule (incluant notamment la capacité d'entrée de la cellule suivante ainsi que la capacité de l'interconnexion le cas échéant). Dans l'exemple de la figure 12, la cellule NOR1 comprend en outre un circuit de maintien H connecté entre la borne 33 B17049 - DD18578 d'alimentation al et la borne de sortie sl de la cellule, adapté à maintenir une capacité sensiblement constante entre les bornes al et sl pendant les phases de croissance et/ou de décroissance de la tension appliquée sur la borne d'entrée el et/ou de la tension appliquée sur la borne de sortie e2 de la cellule. Le circuit de maintien H est par exemple similaire à celui décrit en relation avec la figure 4, en remplaçant le condensateur à variation positive de capacité Cm de la figure 4 par un condensateur à variation négative de capacité. [0111] A titre de variante, le circuit de maintien H peut être omis lorsqu'un phénomène physique inhérent à la structure du condensateur Cl et/ou C2, par exemple une force de rappel électrostatique, permet de maintenir la capacité du condensateur Cl et/ou C2 pendant les phases de variation des tensions d'entrée. [0112] La figure 13 est un chronogramme illustrant le fonctionnement du circuit de mémorisation de la figure 11. La figure 13 représente plus particulièrement l'évolution, en fonction du temps t (en abscisse), des tensions d'alimentation (Pl, (1)2, 1)3 et $4, des signaux d'entrée CTR1(S) et CTR2(R), et des signaux de sortie Sl(Q) et Sl'(NQ) du circuit de mémorisation. Comme expliqué précédemment, une double impulsion du signal CTR1(S), respectivement CTR2(R) doit être appliquée sur l'entrée e2, respectivement e3 de la cellule logique combinatoire Fl pour écrire un 1 logique, respectivement un 0 logique dans le circuit de mémorisation. [0113] La figure 14 est un schéma électrique d'un exemple d'une cellule buffer à répétition réalisée en logique adiabatique capacitive, permettant de dupliquer une impulsion correspondant à un état haut d'un signal logique. La cellule de la figure 14 comprend une borne d'entrée el et une borne de sortie sl. Lorsqu'une impulsion correspondant à un 1 logique est appliquée sur sa borne d'entrée el, la cellule de 34 B17049 - DD18578 la figure 14 recopie cette impulsion une première fois sur sa borne de sortie sl, avec un retard T=T/4, puis recopie une deuxième fois cette même impulsion sur sa borne de sortie sl avec un retard égal à 51. [0114] La cellule à répétition de la figure 14 comprend une cellule buffer non inverseuse Bh, par exemple du type décrit en relation avec les figures 2 à 5. La borne d'entrée el et la borne de sortie sl de la cellule Eh sont reliées, par exemple connectées, respectivement à la borne d'entrée el et à la borne de sortie sl de la cellule à répétition. La cellule Bh recoit sur sa borne d'alimentation al la tension d'alimentation 4)1. [0115] La cellule à répétition de la figure 14 comprend en outre, en parallèle de la cellule Bh, une chaine à retard comportant cinq cellules buffer non inverseuses Bi, Bj, Bk, Bl, Bm, par exemple du type décrit en relation avec les figures 2 à 5. Les cellules Bi, Bj, Bk, B1 et Bm sont reliées, par exemple connectées, en série entre les bornes d'entrée el et de sortie sl de la cellule à répétition, en parallèle de la celule Bh. Plus particulièrement, dans l'exemple représenté, la cellule Bi a sa borne d'entrée el reliée, par exemple connectée, à la borne d'entrée el de la cellule à répétition, la cellule Bj a sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule Bi, la cellule Bk a sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule Bj, la cellule B1 a sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule Bk, et la cellule Bm a sa borne d'entrée el reliée, par exemple connectée, à la borne de sortie sl de la cellule 151 et sa borne de sortie sl reliée, par exemple connectée, à la borne de sortie sl de la cellule à répétition. Dans cet exemple, les cellules Bi, Bj, Bk, B1 B17049 - DD18578 et Sm reçoivent respectivement les tensions (1)1, (1)2, (1)3, (1)4 et (1)1 sur leurs bornes d'alimentation al. [0116] Le circuit de la figure 14 peut par exemple être intégré au circuit de mémorisation de la figure 11. A titre d'exemple, une première cellule buffer à répétition (non représentée en figure 11) peut être placée en amont de la borne d'entrée e2 de la cellule logique Fl du circuit de mémorisation, la borne de sortie sl de cette première cellule étant reliée, par exemple connectée, à la borne d'entrée e2 de la cellule F1, et une deuxième cellule buffer à répétition peut être placée en amont de la borne d'entrée e3 de la cellule logique Fl, la borne de sortie sl de cette deuxième cellule étant reliée, de la cellule peuvent alors par exemple connectée, à la borne d'entrée e3 Fl. Les signaux de contrôle CTR1(S) et CTR2(R) être des signaux à impulsion simple appliqués et respectivement sur les bornes d'entrée el des première deuxième cellules buffer à répétition. [0117] Divers modes de réalisation et variantes ont été décrits. Ces divers modes de réalisation et variantes sont combinables et d'autres variantes apparaitront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples particuliers de réalisation de la cellule logique combinatoire Fl décrits en relation avec les figures 7, 8, 9 et 11. L'homme du métier saura prévoir d'autres réalisations de la cellule F1 permettant d'écrire et/ou de lire la donnée stockée dans le circuit de mémorisation. En particulier, les modes de réalisation décrits ne se limitent pas à l'exemple particulier de la figure 7 dans lequel la cellule Fl comporte deux bornes d'entrée supplémentaires e2 et e3 (en plus de la borne d'entrée el reliée à la sortie de la cellule buffer B4). A titre de variante, on pourra prévoir une cellule Fl comportant 36 B17049 - DD18578 une unique borne d'entrée supplémentaire (en plus de la borne d'entrée el) pour le contrôle du circuit de mémorisation. [0118] Par ailleurs, on a décrit ci-dessus des exemples de réalisation dans lesquels le circuit de mémorisation est constitué d'une ou deux boucles de quatre cellules alimentées respectivement par quatre tensions variables périodiques (1)1, (1)2, (1)3 et (1)4 déphasées deux à deux de n/2. Plus généralement, les modes de réalisation décrits ci-dessus peuvent être mis en oeuvre avec un nombre k quelconque de cellules par boucle (avec k entier supérieur ou égal à 2). Chaque boucle de k cellules du circuit de mémorisation peut en particulier comprendre k-1 cellules buffer et une cellule logique combinatoire F1, par exemple tel que décrit en relation avec les figures 7 à 14. Les k cellules de la boucle sont alors alimentées respectivement par k tensions variables périodiques dg, ... (1)k déphasées deux à deux de 2n/k. 37 B17049 - DD18578