FR 3084226 A1 20200124 FR 1800778 A 20180719 ARCHITECTURE EMETTRICE RADIOFREQUENCE RF L'invention concerne un émetteur ou une architecture émettrice de signaux radiofréquences RF. Les émetteurs/récepteurs dans le domaine de la radiofréquence RF comportent une partie émettrice telle que décrite à la figure 1. La partie émettrice comprend un circuit logique programmable de type FPGA (Field Programmable Gate Array), 10, ayant notamment pour fonction de transmettre les échantillons décrivant le signal numérique en bande de base (centré autour de zéro) à un convertisseur numérique analogique ou CNA, 11. Le signal bande de base analogique est alors transposé à une fréquence RF grâce à un modulateur IC), 12, étant donné l'intégration de modulations numériques dans les radios logicielles. Le signal RF est ensuite filtré 13 et amplifié afin d'optimiser la linéarité et la chaîne de gain. Enfin, pour des applications impliquant des signaux de forts niveaux, le signal RF est amplifié en utilisant des étages de puissance, tels que des préamplificateurs ou « pre-drivers » non représentés sur la figure 1, des amplificateurs de puissances « driver », 14 et « boosters », 15. Suivant la puissance désirée en sortie d'antenne, on bipassera ou non les étages de transistors. Cette solution présente au moins deux inconvénients sur le plan de la consommation et du bruit émis. En effet, tous les étages de puissance de l'émetteur/récepteur (Driver Booster et parfois Pre-Driver) sont utilisés en zone linéaire, ce qui limite grandement leur rendement : ce dernier étant le rapport entre la puissance émise et la puissance fournie. Pour satisfaire les besoins en linéarité du système complet, il faut s'assurer de ne pas saturer les étages d'amplification et donc, du recul en puissance doit être pris. Cette marge par rapport à la puissance de compression de l'ampli implique un rendement plus faible (=25%). La transposition du signal bande de base vers la fréquence RF (modulateur) ainsi que les éléments radio de la chaîne (amplificateurs, 2 filtrage) contribuent à l'élévation de bruit en pied de porteuse, ce qui complique l'utilisation cosite. Avec les brouilleurs qui peuvent se retrouver également dans la bande utile, il devient donc primordial de rajouter des filtres passe-bande permettant une réjection importante de ces signaux et 5 une diminution du bruit, impliquant en contrepartie beaucoup de pertes à chaque étage d'amplification. L'idée de la présente invention est d'offrir une architecture émettrice de signaux RF qui résout ou minimise au moins les problèmes cités précédemment. Pour cela, des transistors de puissance seront utilisés 10 comme des interrupteurs en mode bloqué/saturé, alors que l'art antérieur utilise ces transistors en mode linéaire. L'un des avantages de la nouvelle architecture réside dans le fait que les pertes, soit la dissipation de puissance et donc le rendement, interviennent uniquement lors de la commutation des transistors en mode saturé ou en mode passant. is Définitions et acronymes utilisés dans la description PDL : ligne à retard programmable acronyme anglo-saxon de Programmable Delay Line, Etat interdit des entrées d'un module numérique (le module numérique pouvant être une bascule, Look-Up Table LUT...) : état qui conduit à une 20 instabilité numérique, « Dominance » d'un signal : priorité d'un signal par rapport à un autre. Si les entrées d'un système numérique prennent des valeurs interdites (état interdit des entrées pouvant conduire à une instabilité numérique, c'est-à-dire valeur de la sortie non fixée), la dominance d'un signal permet de fixer la valeur de 25 sortie. FPGA : circuit logique programmable, acronyme anglo-saxon de Field Programmable Gate Array, PWM: signal à modulation de largeur d'impulsion, en anglo-saxon Pulse Width Modulation dont un exemple est représenté en figures 2 et 3. Le signal 30 PWM, ici, a la caractéristique d'être un signal à fréquence fixe mais son rapport cyclique est variable. 3 Le terme cellule désigne une cellule de commutation d'architecture spécifique détaillée ci-après. L'invention concerne une architecture émettrice de signaux radiofréquences RF comportant au moins une cellule de commutation 5 commandée par un premier signal Si à modulation de largeur d'impulsion PWM et un deuxième signal S2 à modulation de largeur d'impulsion PWM_N complémentaire du premier, comportant au moins les éléments suivants : La cellule de commutation est composée d'une première cellule de commutation haute et d'une deuxième cellule de commutation basse, 10 lesdites première et deuxième cellule sont montées en demi-pont et reliées en un point milieu M, La première cellule de commutation haute reçoit sur une de ses entrées le premier signal Si, La deuxième cellule de commutation basse reçoit sur une de ses 15 entrées le signal S2 complémentaire au signal Si, Les signaux Si et S2 sont complémentaires afin qu'une seule des deux cellules soit activée à la fois, l'une rendue passante et l'autre est bloquée, Un dispositif d'alimentation fournissant une première valeur d'alimentation 20 Vddl pour la cellule haute et une deuxième valeur d'alimentation Vdd2 pour la cellule basse ; L'architecture est caractérisée en ce qu'elle comporte au moins : Un dispositif de génération des deux signaux de commande de la cellule Un premier dispositif de génération du premier signal Si comprenant au 25 moins : - Une première entrée pour un signal set mettant à « 1 » la sortie Si, - Une deuxième entrée pour un signal reset mettant à « 0 » la sortie Si, 4 - Une troisième entrée pour un signal set_or_clear, choisi de façon telle que la sortie 51 est à une valeur stable lorsque le signal set et le signal reset sont positionnés dans des états interdits, - Une quatrième entrée image de la sortie du dispositif de 5 génération du signal Si, Un deuxième dispositif de génération du deuxième signal S2 comprenant au moins : - Une première entrée pour un signal set de mise à « 1 » de sa sortie Si, 10 - Une deuxième entrée pour un signal reset de mise à « 0 » de sa sortie Si, - Une troisième entrée pour un signal set_or_clear, choisi de façon telle que la sortie S2 est à une valeur stable égale à l'inverse de la valeur du signal en sortie du premier dispositif générant le 15 signal S1 lorsque le signal set et le signal reset sont positionnés dans des états interdits, - Une quatrième entrée image de la sortie du deuxième dispositif de génération du signal 52. La cellule peut comporter en plus un dispositif d'adaptation situé 20 en entrée de la cellule de commutation afin d'adapter les deux signaux complémentaires. Selon un mode de réalisation, la valeur de la tension Vddi est inférieure à Vdd2. Selon un autre mode de réalisation la valeur de la tension Vdd2 est égale à zéro. 25 Le dispositif de génération des signaux de commande peut être réalisé dans un circuit logique programmable FPGA. L'architecture peut comporter en plus une ou plusieurs lignes de retards temporels PDL afin d'augmenter la résolution temporelle du signal PWM. 5 D'autres caractéristiques et avantages de la présente invention apparaîtront mieux à la lecture de la description d'exemples de réalisation annexée des figures qui représentent : - Figure 1, un exemple d'architecture selon l'art antérieur, 5 - Figure 2, un schéma bloc d'un émetteur de signal RF comprenant la cellule selon l'invention, - Figure 3, un schéma décrivant la génération du signal PWM, - Figure 4, un exemple d'architecture numérique pour la génération des signaux S1 et S2, 10 - Figure 5, une illustration de l'affinement du rapport cyclique de la PWM, et - Figure 6, un exemple détaillé de la cellule de commutation. La figure 2 illustre un exemple d'architecture émettrice selon l'invention. Un diagramme ou « pattern » d'échantillons décrivant le signal RF 15 modulé, est généré au moyen d'un ordinateur, PC, ou de tout autre dispositif équivalent. La fréquence d'échantillonnage est fonction de la fréquence du signal RF et de l'enveloppe de la modulation. Elle doit aussi respecter au minimum le critère de Nyquist. Ces échantillons sont transmis, via une liaison Ethernet, par exemple, sous un protocole de datagramme utilisateur ou UDP 20 (User Data Protocol) ou tout autre moyen équivalent, à un dispositif programmable de type FPGA. Le FPGA 21 a notamment pour fonction de générer deux signaux de commande d'une cellule de commutation, les deux signaux sont parfaitement complémentaires : un premier signal PWM et un deuxième signal PWM_N complémentaire au premier (figure 2). La manière 25 de générer les deux signaux complémentaires est détaillée ci-après (la génération d'un signal PWM est décrite plus loin en figure 3). Les deux signaux complémentaires S1 PWM et S2 PWM_N vont commander une cellule de commutation 22 dont un exemple détaillé de structure est donné à la figure 6. La cellule de commutation 22 est alimentée 30 par une carte d'alimentation 23 fournissant une tension haute Vddi et une tension basse Vdd2. En fonction de la valeur choisie pour ces alimentations, le 6 dispositif selon l'invention pourra être utilisé en classe D ou en mode « suivi d'enveloppe » connu sous l'expression anglo-saxonne « Envelop Tracking ». Quel que soit le mode de fonctionnement, les valeurs des alimentations doivent vérifier la condition suivante Vdd2 la sortie recopie donc l'état de l'entrée set_or_clear 1 1 0 1 1 1 1 0 1 1 1 1 1 Pour la génération du signal complémentaire PWM N : ENTREES SORTIE Set Clear set_or_clear rebouclage_PWM Sortie Commentaires PWM 0 0 0 0 0 La sortie recopie l'entrée rebouclage_PWM 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1 0 1 0 0 1 Clear: Mise à 1 de la sortie PWM) (logique inversée par rapport à la génération du 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 Set Mise à 0 de la sortie (idem) 1 0 0 1 1 0 1 0 1 0 1 1 9 1 1 0 0 1 Quelle que soit la valeur du rebouclage_PWM, le signal set_or_clear prédomine (et 1 1 0 1 1 1 1 0 1 1 1 1 Selon un mode de réalisation, il est possible d'améliorer la résolution du signal PWM, en utilisant des lignes à retard programmables PDL, 45. 5 La linéarité ainsi que la dynamique de sortie étant dépendantes de la résolution du signal PWM, il faut s'assurer d'avoir une résolution temporelle très fine. A partir de l'horloge principale du FPGA Freq_clk = 400MHz est généré un nombre de niveaux N = Freq_clk / Freq_PWM = 400/25 = 16 (chaque niveau ou « step » dure T_clk = 2,5ns), où Freq_PWM 10 est la fréquence ou inverse de la période du signal PWM. Si on veut augmenter la résolution temporelle du signal PWM (ce qui revient à augmenter le nombre de niveaux N), la fréquence de l'horloge principale doit être augmentée. Cependant, pour des raisons d'implémentations et de design, il est difficile de générer des fréquences 15 d'horloge plus importantes et « propres ». Pour y remédier, il faut avoir recours à des « retards temporels », cette fonction étant remplie par les blocs PDL (Programmable Delay Line), 45 (figure 4). Ces blocs PDL permettent de régler plus finement le rapport cyclique en agissant sur le signal « clear » (front descendant du signal PWM) en le 20 décalant dans le temps par pas très fins AP, figure 5. Cependant, pour éviter un déséquilibre de temps de propagation entre le chemin du signal « set » et celui du signal « clear », on ajoute également un bloc PDL (45 figure 4) sur le chemin du signal « set ». Ce dernier sera configuré avec un décalage de « 0 ». 25 Dans l'exemple donné pour illustrer l'invention, les blocs PDL sont des blocs configurables pouvant monter jusqu'à 512 pas, chaque pas permettant de décaler le signal d'environ 5ps. Ainsi, l'intervalle de décalage 10 possible pour le signal « clear » est compris entre 0 et 512*5ps = 2,56 ns, ce qui est suffisant car il permet de couvrir une période entière de Freq_clk. La figure 6 détaille un exemple d'architecture pour la cellule de commutation 22 comprenant, par exemple, une première cellule haute 61 et 5 une deuxième cellule basse 62, montées en demi-pont, afin de commuter alternativement les tensions Vddl et Vdd2 sur le noeud M de sortie de la cellule de commutation. Partie supérieure de la figure - cellule haute 61 La structure de base de la partie supérieure ou cellule haute 61 10 comprend : - un port d'entrée In qui reçoit un signal d'entrée Vin référencé par rapport à la masse générale de la cellule Gnd (0 volt) et qui commande la commutation de la cellule à l'état ON ou OFF ; - un transistor d'entrée T1, dont la grille gi est connectée au port 15 d'entrée In de la cellule et dont la source est référencée à Vss1, qui peut être la masse ou une valeur négative; - un transistor de puissance T2, de type normalement conducteur ("Normally ON") dont le drain d2 reçoit la tension d'alimentation positive Vddl pour l'appliquer sur le port de sortie Out de la cellule haute, la source sz de 20 ce transistor étant connectée au port de sortie Out ou point milieu du montage demi-pont des deux cellules basse et haute ; - un circuit d'auto-polarisation de grille qui comprend : - un transistor T3 qui est un transistor à effet de champ de type normalement conducteur, connecté comme suit : son drain cI3 est relié à la 25 source s2 du transistor de puissance T2 et donc au plot de sortie Out (point milieu M) de la cellule ; sa source s3 est reliée à la grille g2 ; sa grille g3 est reliée à la résistance R3; et - une résistance d'auto-polarisation R3 de la grille g3 du transistor T3, connectée entre cette grille g3 et la source s3 du transistor T3, et en série 30 avec le drain du premier transistor T1. 11 Une résistance sur le drain du transistor T1, présente dans la cellule antérieure, n'est pas représentée ici. Elle est optionnelle. L'ensemble formé par le circuit d'auto-polarisation P et le transistor de puissance T2 constitue la charge du transistor d'entrée 5 charge qui est ainsi placée en série entre le drain d1 du transistor T1 et la tension d'alimentation positive Vaal. On notera que dans cette structure, le transistor T3 est comme le transistor T2, un transistor à source flottante, au sens que sa source 53 n'est pas référencée à un potentiel fixe : elle suit la tension de grille du transistor de puissance T2 Le fonctionnement de la cellule haute va maintenant être expliqué, en considérant une charge purement résistive de sortie, notée RL. La cellule de commutation a deux états stables, les états ON et OFF: 15 o la cellule est dite à l'état ON lorsque les transistors T2 et T3 sont passants (état ON), et que la structure délivre de la puissance à la charge en appliquant l'alimentation principale Vddi sur cette dernière ; o la cellule est dite à l'état OFF lorsque les transistors T2 et T3 sont à la limite du blocage (état OFF) et que la charge est isolée de 20 l'alimentation principale Vdcri. Les transistors T3 et T2 sont commandés à l'état On, passant, ou OFF, bloqué, en fonction du signal de commande Vin appliqué en entrée In de la cellule, et qui commande l'état ON ou OFF du transistor T1. Partie inférieure - cellule basse 62 25 Le fonctionnement de la cellule basse 62 est identique à celui de la cellule haute à la différence que c'est la tension Vdd2 qui est appliquée à la charge quand la cellule basse est à l'état ON. Pour rappel, la commande ON d'une cellule implique l'état OFF de l'autre par la nature complémentaire des signaux de commande. 30 La structure de base de la partie inférieure ou cellule basse 62 comprend : 12 - un port d'entrée In qui reçoit un signal d'entrée Vin référencé par rapport à la masse générale de la cellule Gnd (0 volt) et qui commande la commutation de la cellule à l'état ON ou OFF ; - un transistor d'entrée T4, dont la grille g4 est connectée au port 5 d'entrée In de la cellule et dont la source 54 est référencée à V5s2, qui peut être la masse ou une valeur négative; - un transistor de puissance T5, de type normalement conducteur ("Normally ON") dont le drain d5 est connecté au port de sortie Out au point milieu, la source s6 de ce transistor étant connectée à la tension Vdd2; 10 - un circuit d'auto-polarisation P de grille qui comprend : - un transistor T6 qui est un transistor à effet de champ de type normalement conducteur, connecté comme suit : son drain d6 est relié à la tension Vdd2 ; sa source s6 est reliée à la grille g6 ; sa grille g6 est reliée à la résistance Re; et 15 - une résistance d'auto-polarisation R6 de la grille g6 du transistor T6, connectée entre cette grille g6 et la source s6 du transistor T6, et en série avec le drain du premier transistor T4. L'ensemble formé par le circuit d'auto-polarisation P et le transistor de puissance T5 constitue la charge du transistor d'entrée T4, charge qui est 20 ainsi placée en série entre le drain d4 du transistor T4 et la tension d'alimentation positive Vdd2- On notera que dans cette structure, le transistor T6 est un transistor à source flottante, au sens que sa source 56 n'est pas référencée à un potentiel fixe : elle suit la tension de grille du transistor de puissance T5. 25 Le fonctionnement de la cellule basse va maintenant être expliqué, en considérant une charge purement résistive de sortie, notée RL (ou antenne 25). La cellule de commutation a deux états stables, les états ON et OFF: 13 o la cellule est dite à l'état ON lorsque les transistors T5 et T6 sont passants (état ON), et la structure délivre de la puissance à la charge en appliquant Vddj sur cette dernière ; o la cellule est dite à l'état OFF lorsque les transistors T5 et T6 sont à la s limite du blocage (état OFF) et la charge est isolée de l'alimentation principale. Les transistors T6 et T5 sont commandés à l'état On, passant ou OFF, bloqué, en fonction du signal de commande Vh, appliqué en entrée In de la cellule, et qui commande l'état ON ou OFF du transistor T4. 10 Point de jonction entre les deux cellules - montage demi-pont La demi-cellule haute 61 et la demi-cellule basse 62 sont reliées à un point de sortie (ou point milieu M). Pour cela, la source s2 du transistor T2 de la cellule haute est reliée au drain d5 du transistor T5 de la cellule basse. La sortie M est reliée au filtre passe-bas, lui-même relié à l'antenne. 15 L'architecture selon l'invention présente notamment comme avantages de réduire la consommation à puissance maximale (porteuse non modulée), et de conserver un rendement élevé quasi-identique pour des modulations à fort rapport entre la puissance moyenne et la crête ou PAPR (Peak to Average Power Ratio). De plus, le bruit émis par ce genre de 20 structure est bien meilleur qu'une transposition classique. La dissipation de puissance et donc la performance de rendement interviennent uniquement lors de la commutation des transistors en mode passant (ou saturé OFF-*ON). L'architecture permet d'obtenir des rendements très importants supérieurs à 90% pour des émissions à forts 25 niveaux (plusieurs REVENDICATIONS1 - Architecture émettrice de signaux radiofréquences RF comportant au moins une cellule de commutation (22) commandée par un premier signal Si à modulation de largeur d'impulsion PWM et un deuxième signal S2 à modulation de largeur d'impulsion PVVM N complémentaire du premier, comportant au moins les éléments suivants : La cellule de commutation (22) est composée d'une première cellule de commutation haute (61) et d'une deuxième cellule de commutation basse (62), lesdites première et deuxième cellule sont montées en demi-pont et reliées en un point milieu M, La première cellule de commutation haute (61) reçoit sur une de ses entrées le premier signal Si, La deuxième cellule de commutation basse reçoit sur une de ses entrées le signal S2 complémentaire au signal Si, Les signaux Si et S2 sont complémentaires afin qu'une seule des deux cellules soit rendue passante et l'autre bloquée, Un dispositif d'alimentation (23) fournissant une première valeur d'alimentation Vddi pour la cellule haute (61) et une deuxième valeur d'alimentation Vdd2 pour la cellule basse (62), et caractérisée en ce qu'elle comporte au moins : Un dispositif (21) de génération des deux signaux de commande de la cellule Un premier dispositif de génération du premier signal Si comprenant au moins : - Une première entrée (41) pour un signal set de mise à « 1 » de sa sortie Si, - Une deuxième entrée (42) pour un signal reset de mise à « 0 » de sa sortie Si, - Une troisième entrée (43) pour un signal set or, clear, choisi de façon telle que la sortie Si est à une valeur stable lorsque le 15 signal set et le signal reset sont positionnés dans des états interdits, - Une quatrième entrée (44) image de la sortie du dispositif de génération du signal Si, 5 Un deuxième dispositif de génération du deuxième signal S2 comprenant au moins : - Une première entrée (41) pour un signal set de mise à « 1 » de sa sortie 51, - Une deuxième entrée (42) pour un signal reset de mise à « 0 » 10 de sa sortie Si, - Une troisième entrée (43) pour un signal set or, clear, choisi de façon telle que la sortie 52 est à une valeur stable égale à l'inverse de la valeur du signal en sortie du premier dispositif générant le signal Si lorsque le signal set et le signal reset sont 15 positionnés dans des états interdits, - Une quatrième entrée (44) image de la sortie du deuxième dispositif de génération du signal S2. 2 - Architecture émettrice de signaux RF selon la revendication 1 20 caractérisée en ce qu'elle comporte en plus un dispositif d'adaptation (26) situé en entrée de la cellule de commutation afin d'adapter les deux signaux complémentaires. 3 - Architecture émettrice de signaux RF selon l'une des revendications 1 ou 25 2 caractérisée en ce que la valeur de la tension Vddi est inférieure à Vdd2. 4 - Architecture émettrice de signaux RF selon l'une des revendications 1 ou 2 caractérisée en ce que la valeur de la tension Vdd2 est égale à zéro. 30 5 - Architecture émettrice de signaux RF selon l'une des revendications 1 ou 2 caractérisée en ce que le dispositif (21) de génération des signaux de 16 commande est réalisé dans un circuit logique programmable FPGA. 6 - Architecture émettrice de signaux RF selon l'une des revendications précédentes caractérisée en ce que : 5 Le signal PWM est généré à partir des entrées de la table : ENTREES SORTIE Set Clear set or clear rebouclage_PWM Sortie PWM 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1 o 1 o o o o 1 0 1 o 1 1 0 o 1 1 1 1 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 Le signal complémentaire PWM _N est généré à partir des entrées de la table : ENTREES SORTIE Set Clear set or clear rebouclage_PWM Sortie PWM 0 0 0 0 0 0 0 0 1 1 o o 1 0 0 o o 1 1 1 o 1 o o 1 o 1 o 1 o 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 0 1 0 17 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 0 o 1 1 1 1 7 - Architecture émettrice de signaux RF selon l'une des revendications précédentes caractérisée en ce qu'elle comporte en plus une ou plusieurs lignes de retards temporels (45) afin d'augmenter la résolution temporelle du 5 signal PWM.