FR 3082658 A1 20191220 FR 1870707 A 20180615 Description Titre de l'invention : Transistor FeFET [0001] Domaine [0002] La présente demande concerne un transistor et son procédé de fabrication, et plus particulièrement un transistor de type FeFET et son procédé de fabrication. [0003] Exposé de l'art antérieur [0004] Un transistor de type FeFET (de l'anglais "Ferroelectric Field Effect Transistor") est un transistor similaire à un transistor de type MOSFET (de l'anglais "Metal Oxyde Semiconductor Field Effect Transistor") dans lequel la couche d'isolant de grille est remplacée par une couche en un matériau isolant et ferroélectrique. [0005] Il serait souhaitable de pouvoir améliorer certains aspects des transistors de type FeFET connus. [0006] Résumé [0007] Ainsi un mode de réalisation prévoit un procédé de fabrication d'un premier transistor sur un substrat semiconducteur, dans lequel une couche d'isolant de grille est déposée sur le substrat avant dépôt d'une première couche ferroélectrique. [0008] Selon un mode de réalisation, un deuxième transistor de type MOS est formé à partir du même substrat que le premier transistor. [0009] Selon un mode de réalisation, la couche d'isolant de grille est une couche d'oxyde d'hafnium. [0010] Selon un mode de réalisation, le procédé comprend en outre une étape de dépôt d'une première couche favorisant la germination d'une structure cristalline orthorhombique entre la couche d'isolant de grille et la première couche ferroélectrique. [0011] Selon un mode de réalisation, la première couche favorisant la germination d'une structure cristalline orthorhombique est en un matériau composé d'un ou d'une combinaison des composés suivants : le lanthane, les oxydes de lanthane, le germanium, les oxydes de germanium, le gadolinium, les oxydes de gadolinium, le strontium, les oxydes de strontium, l'yttrium, les oxydes d'yttrium, l'aluminium, les oxydes d'aluminium, le silicium et les oxydes de silicium. [0012] Selon un mode de réalisation, le procédé comprend en outre des étapes de dépôt d'un empilement comportant, en alternance, au moins une deuxième couche favorisant la germination d'unc structure cristalline orthorhombique et au moins une deuxième couche ferroélectrique. [0013] Selon un mode de réalisation, l'empilement est formé sur la première couche ferro- électrique. I0014J Un autre mode de réalisation prévoit un transistor comprenant, entre un substrat et unc première couche ferroélectrique, une couche d'isolant de grille. I [0015] Selon un mode de réalisation, la couche d'isolant de grille est une couche d'oxyde d'hafnium. [0016] Selon un mode de réalisation, la première couche ferroélectrique est en un oxyde d'hafnium ou un oxyde de zirconium. [0017] Selon un mode de réalisation, le transistor comprend en outre une couche d'interface entre la couche d'isolant de grille et le substrat. [0018] Selon un mode de réalisation, la couche d'interface est en oxynitrure de silicium. [0019] Selon un mode de réalisation, la première couche ferroélectrique repose sur une première couche favorisant la germination d'une structure cristalline orthorhomhique. [0020] Selon un mode de réalisation, le transistor comprend en outre un empilement comportant, en alternance, au moins une deuxième couche favorisant la germination d'une structure cristalline orthorhomhique et au moins une deuxième couche ferroélectrique, cet empilement étant disposé sur la première couche ferroélectrique. [0021] Un autre mode de réalisation prévoit un ensemble de transistors comprenant, dans et sur un même substrat, un transistor de type MOS et un transistor décrit précédemment. [0022] Bref exposé des dessins [0023] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : [0024] [fig.1] (figure 1) est une vue en coupe d'un mode de réalisation d'un transistor de type FeFET ; [0025] [fig.2] (figure 2) représente une phase comprenant plusieurs étapes (a), (b) et (c) d'un mode de réalisation d'un procédé de fabrication du transistor de la figure 1 ; [0026] [fig.3] (figure 3) représente une autre phase comprenant plusieurs étapes (a), (b) et (c) d'un mode de réalisation d'un procédé de fabrication du transistor de la figure 1 ; [0027] [fig.4] (figure 4) illustre un autre mode de réalisation d'un transistor de type FeFET ; et [0028] [fig.5] (figure 5) illustre encore un autre mode de réalisation d'un transistor de type FeFET. [0029] Exposé détaillé des modes de réalisation [0030] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. [0031] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, le fonctionnement d'un transistor de type FeFET ne sera pas détaillé, que ce soit un transistor du type d'un transistor MOS de type N ou de type P. [0032] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position 3 absolue, tels que les ternies "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation des figures. [0033] Sauf précision contraire, les expressions "environ", "approximativement", "sen- siblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. [0034] La figure 1 est une vue en coupe d'un mode de réalisation d'un transistor de type FeFET 100. Plus particulièrement, le transistor 100 est de type N, mais on pourrait réaliser un transistor de type P en inversant les polarisations de la structure présentée ci-après. [0035] Lc transistor 100 est formé dans et sur un substrat semiconducteur 101, par exemple dopé faiblement de type P. Le substrat 101 est par exemple en silicium. Des régions de source 102 et de drain 103 sont formées à partir de la surface du substrat 101. Les régions 102 et 103 s'étendent à partir de la face supérieure du substrat 101, et sont par exemple dopées de type N. Les régions 102 et 103 sont séparées l'une de l'autre par une région de canal 105 dopée de type P. Sur la face supérieure de la région de canal 105 repose un empilement comprenant successivement : - une couche d'interface 106 reposant sur et en contact avec la région de canal 105 ; - une couche d'isolant de grille 107 reposant sur et en contact avec la couche d'interface 106 ; - une couche ferroélectrique 108 isolante reposant sur et en contact avec la couche d'isolant de grille 107 ; et une couche de grille 109 reposant sur et en contact avec la couche ferroélectrique 108. [0036] La couche d'interface 106 est par exemple en oxynitrure de silicium (SiON). La couche d'interface 106 a une épaisseur de préférence comprise entre 0,5 nm et 2 nm, par exemple de l'ordre de 1,5 nm. [0037] La couche d'isolant de grille 107 est par exemple en un oxyde d'hafnium. La couche d'isolant de grille 107 a une épaisseur de préférence comprise entre 1 nm et 3 nm, par exemple de l'ordre de 2 nm. [0038] La couche fenoélectrique 108 est par exemple en un oxyde d'hafnium et/ou un oxyde de zirconium. Le matériau de la couche 108 a une structure cristalline orthorhombique favorisant le caractère ferroélectrique du matériau. La couche ferroélectrique 108 a une épaisseur de préférence comprise entre 2 et 12 nm, par exemple de l'ordre de 5 nm. [0039] La couche de grille 109 est en un métal de grille, par exemple en nitrure de titane (TiN). La couche de grille 109 a une épaisseur de préférence comprise entre 2 nm et 10 nm, par exemple de l'ordre de 5 nm. [0040] Le fait de mettre une couche d'isolant de grille sous une couche ferroélectrique 4 permet d'éviter la présence de nombreuses aspérités entre la couche ferroélectrique et la région de canal qui piègeraient les charges lors d'une mise en conduction du transistor. Ces aspérités sont généralement présentes dans un transistor FeFET usuel malgré la présence d'une couche d'interface en oxyde de silicium. [0041] On tire ainsi profit du fait que l'on sait réaliser, pour des transistors de type MOS, des interfaces entre un isolant de grille et une région de canal qui soient "propres", c'est-à-dire des interfaces comprenant une densité d'aspérités ou une densité de défauts d'interface inférieure à 10^11 cm^-2. [0042] Les figures 2 et 3 représentent deux phases d'un procédé de fabrication d'une grille du transistor FeFET 100 de la figure 1 en parallèle d'une grille d'un transistor MOS 200. Plus particulièrement, chaque figure 2 et 3 comprend trois vues en coupe 2(a), 2(h) et 2(c), et 3(a), 3(1) et 3(c) illustrant chacune une étape du procédé. De plus, chaque vue en coupe représente, sur une partie gauche M, la formation de la grille du transistor MOS 200 et, sur une partie droite F, la formation de la grille du transistor FeFET 200. [0043] L'étape (a) de la figure 2 illustre une structure de départ résultant de plusieurs étapes successives de dépôt de couches. Pendant ces étapes, les couches d'interface 106 et d'isolant de grille 107 ont été déposées sur le substrat 101. Les couches 106 et 107 sont déposées aussi bien sur la partie M que sur la partie F. [0044] A l'étape (h) de la figure 2, une couche de protection 120 est déposée sur la surface de la structure de l'étape (a) de la figure 2 (parties M et F). La couche de protection 120 est en un matériau gravable sélectivement pat- rapport au matériau de la couche 107. À titre d'exemple, pour être gravable sélectivement par rapport à de l'oxyde d'hafnium, la couche de protection 120 est en silicium, en oxyde de silicium, en silicium polycristallin, ou en nitrure de silicium. [0045] A l'étape (c) de la figure 2, une portion de la couche de protection 120 recouvrant la partie F de la couche d'isolant de grille 107 est retirée par masquage Les portions de la couche de protection 120 restantes forment alors un masque protégeant la partie M. [0046] A l'étape (a) de la figure 3, une couche de matériau ferroélectrique 121 est déposée sur la structure illustrée en relation avec l'étape (c) de la figure 2. Plus particulièrement, la couche 121 est formée par exemple par un dépôt chimique en phase vapeur (de l'anglais "chemical vapor deposition" (CVD)), ou par exemple par dépôt de couches monoatomiques (de l'anglais "atomic layer deposition" (ALD)). La couche 121 est en un matériau identique à la couche 108 décrite en relation avec la figure 1. [0047] A l'étape (b) de la figure 3, la portion de la couche 120 recouvrant la partie M et la portion de la couche 121 la recouvrant sont retirées par une étape de gravure chimique, par exemple une gravure chimique en phase gazeuse avec utilisation d'un plasma, ou en phase liquide. Ainsi, la portion de la couche 121 restante forme, sur la partie F, la couche ferroélectrique 108 décrite en relation avec la figure 1. [0048] A l'étape (c) de la figure 3, la couche de grille 109 décrite en relation avec la figure 1 est déposée sur la structure décrite en relation avec l'étape (h) de la figure 3. L'étape suivante est une étape non représentée de masquage permettant de terminer la formation des grilles des transistors 100 et 200. L'étape de masquage est suivie d'une opération de recuit, par exemple à une température de l'ordre de 650 °C. La phase de recuit permet au matériau de la couche 108 d'avoir une structure cristalline orthorhombique ct d'avoir ainsi un comportement ferroélectrique. [0049] Une fois les grilles des transistors 100 et 200 formées, des régions de source et de drain sont formées en dopant des portions du substrat 101. Pour cela, les couches superposées sur les portions de substrat 101 concernées sont gravées puis les portions sont dopées par différents procédés usuels. [0050] Un avantage de cc mode de réalisation est que le procédé de fabrication de la grille du transistor FeFET 100 peut être mis en oeuvre en parallèle d'un procédé de fabrication d'un transistor de type MOS, cc qui permet de former un transistor FeFET accompagné d'un circuit logique composé d'un ou plusieurs transistors MOS. [0051] La figure 4 est une vue en coupe d'un autre mode de réalisation d'un transistor de type FeFET 300 similaire au transistor 100 décrit en relation avec la figure 1. Le transistor 300 comprend les mêmes éléments que le transistor 100, ces éléments sont désignés par de mêmes références en figure 3 qu'en figure 1. [0052] Le transistor 300 comprend en outre une couche 301 favorisant la germination d'une structure cristalline orthorhombique. La couche 301 est disposée entre la couche d'isolant de grille 107 et la couche ferroélectrique 108. La couche 301 est en un matériau composé d'un ou d'une combinaison des composés suivant : le lanthane, les oxydes de lanthane, le germanium, les oxydes de germanium, le gadolinium, les oxydes de gadolinium, le strontium, les oxydes de strontium, l'yttrium, les oxydes d'yttrium, l'aluminium, les oxydes d'aluminium, le silicium, et les oxydes de silicium. La couche 301 a une épaisseur de préférence comprise entre 0,05 et 1 nm, par exemple de l'ordre de 0,3 nm. [0053] Le procédé de fabrication d'un transistor de type FeFET du type de celui de la figure 3 comprend une étape de dépôt d'une couche en un matériau favorisant la germination d'une structure cristalline orthorhombique sur la couche 107 (de l'étape écrite en relation avec l'étape (b) de la figure 2). Ainsi, la croissance de la couche ferroélectrique 121 (décrite en relation avec l'étape (a) la figure 3) s'effectue directement sur la couche favorisant la germination d'une structure cristalline orthorhombique et donc la couche 121 a une structure cristalline orthorhombique. [0054] La figure 5 est une vue en coupe d'encore un autre mode de réalisation d'un transistor de type FeFET 400 similaire au transistor 300 décrit en relation avec la figure 4. Le transistor 400 comprend de mêmes éléments que le transistor 300, ces éléments sont 6 désignés par de mêmes références en figure 5 qu'en figure 4. [0055] Dans ce mode de réalisation, la couche ferroélectrique 108 à une épaisseur comprise entre 2 et 5 nm, par exemple de l'ordre de 3 nm. [0056] Lc transistor 400 comprend en outre, entre la couche de grille 109 et la couche ferro- électrique 108, un empilement comprenant, en alternance, des couches 401 favorisant la germination d'une structure cristalline orthorhomhique et des couches ferroélectriques 403. En figure 4, l'empilement ne comprend qu'une seule couche 401 et une seule couche 403. La couche 401 favorisant la germination d'une structure cristalline orthorhomhique a les mêmes caractéristiques que la couche 401. La couche ferroélectrique 403 a les mêmes caractéristiques que la couche 108. [0057] Un avantage de cc mode de réalisation est qu'interposer des couches favorisant la germination d'une structure cristalline orthorhomhique entre des couches ferroélectriques permet de mieux contrôler la structure cristalline des couches ferroélectriques. [0058] On appelle ici, comme cela est usuel : - couche semiconductrice faiblement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^14 et 5x10^15 atomes/cm3 ; - couche semiconductrice fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^17 et 10^18 atomes/cm3 ; et - couche semiconductrice très fortement dopée, une couche dont la concentration en atomes dopants est comprise entre 10^18 et 10^20 atomes/cm3. [0059] Des modes de réalisation particuliers ont été décrits. Diverses variantes et modi- fications apparaîtront à l'homme de l'art. En particulier, tout matériau ferroélectrique isolant pourrait être utilisé pour former la couche électrique. [0060] On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. 7 [Revendication I] [Revendication 2] [Revendication 3] [Revendication 4] [Revendication 5] [Revendication 6] [Revendication 7] [Revendication 8] [Revendication 9] [Revendication 10] REVENDICATIONS1. Procédé de fabrication d'un premier transistor (100, 300, 400) sur un substrat semiconducteur (101), dans lequel unc couche d'isolant de grille (107) est déposée sur le substrat (101) avant dépôt d'une première couche fcrroélectrique (108). 2. Procédé scion la revendication 1, dans lequel un deuxième transistor (200) de type MOS est formé à partir du même substrat (101) que le premier transistor (100, 300, 400). 3. Procédé scion la revendication 1 ou 2, dans lequel la couche d'isolant de grille (107) est une couche d'oxyde d'hafnium. 4. Procédé selon l'une quelconque des revendications 1 à 3, comprenant en outre une étape de dépôt d'une première couche (301) favorisant la germination d'une structure cristalline orthorhombique entre la couche d'isolant de grille (107) et la première couche ferroélectrique (108). 5. Transistor selon la revendication 4, dans lequel la première couche (301) favorisant la germination d'une structure cristalline orthorhombique est en un matériau composé d'un ou d'une combinaison des composés suivants : le lanthane, les oxydes de lanthane, le germanium, les oxydes de germanium, le gadolinium, les oxydes de gadolinium, le strontium, les oxydes de strontium, l'yttrium, les oxydes d'yttrium, l'aluminium, les oxydes d'aluminium, le silicium et les oxydes de silicium. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre des étapes de dépôt d'un empilement comportant, en alternance, au moins une deuxième couche (401) favorisant la germination d'une structure cristalline orthorhombique et au moins une deuxième couche ferroélectrique (403). 7. Procédé selon la revendication 6, dans lequel l'empilement est formé sur la première couche ferroélectrique (108). 8. Transistor (100, 300, 400) comprenant, entre un substrat (101) et une première couche ferroélectrique (108), une couche d'isolant de grille (107). 9. Transistor selon la revendication 8, dans lequel la couche d'isolant de grille (107) est une couche d'oxyde d'hafnium. 10. Transistor selon la revendication 8 ou 9, dans lequel la première couche ferroélectrique (108) est en un oxyde d'hafnium ou un oxyde de zirconium. 8 [Revendication 11] [Revendication 12] [Revendication 13] [Revendication 14] [Revendication 15] 11. Transistor selon l'une quelconque des revendications 8 à 10, comprenant en outre une couche d'interface (106) entre la couche d'isolant de grille (107) et le substrat (101). 12. Transistor selon la revendication 11, dans lequel la couche d'interface (106) est en oxynitrure de silicium (SiON). 13. Transistor selon l'une quelconque des revendications 8 à 12, dans lequel la première couche ferroélectrique (108) repose sur une première couche (301) favorisant la germination d'une structure cristalline orthorhombique. 14. Transistor selon la revendication 13, comprenant en outre un empilement comportant, en alternance, au moins une deuxième couche (401) favorisant la germination d'une structure cristalline orthorhombique et au moins une deuxième couche ferroélectrique (403), cet empilement étant disposé sur la première couche ferroélectrique (108). 15. Ensemble de transistors comprenant, dans et sur un même substrat, un transistor de type MOS et un transistor selon l'une quelconque des revendications 8 à 14.