FR 3078216 A1 20190823 FR 1851446 A 20180220 Dispositif et procédé de conversion analogique numérique à redistribution de charges, convertisseur et chaîne d'acquisition d'images associés Des modes de réalisation et de mise en oeuvre de l'invention concernent les convertisseurs analogique numérique, et notamment les convertisseurs analogique numérique à redistribution de charges. Les convertisseurs à redistribution de charges comprennent des condensateurs qui sont chargés lors d'une première étape d'échantillonnage. Puis dans une deuxième étape de numérisation, on transfère des charges électriques d'un condensateur à un autre, c'est donc une étape de redistribution de charges. L'invention s'applique avantageusement mais non limitativement aux chaînes d'acquisition d'images. Un appareil photo numérique comprend une chaîne d'acquisition d'images comportant notamment une matrice de pixels par exemple de dimension nxm possédant n pixels alignés sur une même ligne, et m lignes étant superposées l'une sur l'autre, m et n étant des nombres entiers non nuls. La figure 1 représente un exemple d'une chaîne d'acquisition d'images d'un pixel CH selon l'état de la technique. Chaque pixel incorporé dans la matrice de pixels de dimension nxm est inclus dans une chaîne d'acquisition d'images, en d'autres termes il y a autant de chaînes d'acquisition que de colonnes dans la matrice de pixels, par exemple ici il y a m chaînes d'acquisition. La chaîne CH comprend un pixel 1 et un convertisseur analogique numérique à redistribution de charges 2. Une sortie Si du pixel 1 est reliée à une entrée E2 du convertisseur 2. Le pixel 1 comprend une photo diode, des transistors de commutation et des transistors de polarisation. La photo diode génère 2 a sa sortie Si deux signaux successifs dont la différence est proportionnelle à l'intensité lumineuse captée. Les deux signaux sont successivement convertis par le dispositif 2 en deux mots numériques distincts. 5 Dans ce qui suit, seul le traitement d'un premier signal analogique si émis par le pixel 1 est détaillé, le traitement d'un deuxième signal émis par le pixel 1 par le dispositif 2 étant identique au traitement du premier signal. Le signal analogique si est converti par le dispositif 2 en un 10 mot numérique s2. La figure 2 représente un exemple de convertisseur analogique numérique à redistribution de charges 2 du type à 4 bits selon l'état de la technique. Le convertisseur 2 comprend un échantillonneur 4, un 15 dispositif de conversion analogique numérique à redistribution de charges 5 de type à quatre bits, un comparateur COMP et une machine d'état 3. L'échantillonneur 4 comprend une entrée E4 reliée à l'entrée E2, une sortie S4 reliée à une entrée E5 du dispositif 5 et une entrée de 20 commande Ec4 reliée à une sortie S3 de la machine d'état 3. Le dispositif 5 comprend trois bornes de connexion reliées à trois sources de potentiel de référence de valeurs différentes de valeur Vrefl, Vref2 et Vref3 reliées respectivement aux bornes de connexion E5REF1, EREF2 et E5REF3, et une sortie S5 reliée à une entrée non 25 inverseuse ECOMP1 du comparateur COMP. Le dispositif 5 comprend en outre ici quatre entrées de commande E51, E52, E53 et E54 reliées respectivement à quatre sorties S31, S32, S33 et S34 de la machine d'état 3. Le comparateur COMP comprend en outre une entrée 30 inverseuse Ecomp2 reliée ici à la source de potentiel Vref4 et une sortie S reliée à une entrée E3 de la machine d'état 3. La machine d'état 3 comprend une entrée EcLK reliée à une horloge CLK et ici quatre sorties S3a, S3b, S3c et S3d reliées à 3 l'interface de sortie S2. Chaque sortie S3a, S3b, S3c et S3d délivre respectivement un bit a, b, c et d. La machine d'état 3 comprend en outre une unité de traitement UT programmable. 5 La figure 3 représente un exemple de dispositif 5 de type quatre bits selon l'état de la technique. Le dispositif 5 comprend une ligne L reliant l'entrée E5 à la sortie S5 et cinq condensateurs Cl, C2, C3, C4 et C5. Le condensateur C5 à une capacité CO. Les condensateurs Cl, 10 C2, C3 et C4 ont par exemple des capacités respectivement égales à 8 cc fois CO, 4 fois CO, 2 fois CO et CO. Une première borne Eici, Ei2, El3, E1C4 et E1C5 de respectivement chacun des condensateurs Cl, C2, C3, C4 et C5 est reliée à la ligne L. 15 Une deuxième borne E21, E22, E23 et E24 de respectivement chacun des condensateurs Cl, C2, C3 et C4 est reliée respectivement à une entrée EMC1, EMC2, EMC3, EMC4 de moyens de commutation respectivement référencés MC1, MC2, MC3 et MC4. Une deuxième borne E25 du condensateur C5 est reliée à 20 l'entrée E5REF3 - Les moyens de commutation MC1, MC2, MC3 et MC4 comportent respectivement une entrée de commande EE51, EE52, EE53 et EE54 reliée respectivement à l'entrée E51, E52, E53 et E54. Les moyens de commutation MC1, MC2, MC3 et MC4 25 comportent respectivement une entrée E1REF1, E2REF1, E3REF1 et E4REF1 reliée à l'entrée E5REF1, une entrée E1REF2, E2REF2, E3REF2 et E4REF2 reliée à l'entrée E5REF2 et une entrée E1REF3, E2REF3, E3REF3 et E4REF3 reliée à l'entrée E5REF3. Les moyens de commutation MC1, MC2, MC3 et MC4 sont 30 configurés pour relier respectivement l'entrée Emci, EMC2, EMC3, EMC4 à une des entrées E5REF1, E5REF2 OU E5REF3 selon le signal de commande appliqué à l'entrée de commande. L'unité de traitement programmable UT est configurée pour piloter l'échantillonneur 4. La machine d'état 3 pilote les moyens de 4 commutation MC1, MC2, MC3 et MC4 selon le signal Scomp délivré à la sortie S du comparateur COMP et selon le signal d'horloge SCLK reçu à l'entrée ECLK. L'unité de traitement programmable UT est en outre configurée 5 pour transmettre un mot numérique de quatre bits à l'interface de sortie S2. Les potentiels Vrefl et Vref2 sont par exemple de même valeur égale à la valeur maximale du signal si et de signes opposés, et le potentiel Vref3 est relié à une masse. Dans ce cas le potentiel Vref4 10 est relié à la masse. En fonctionnement, un signal si est généré par exemple par le pixel 1 et est transmis à l'entrée E2. La figure 4 montre un exemple de signaux si et sp selon le temps. 15 Le signal si comporte du bruit généré notamment par la commutation des transistors incorporés dans le pixel. Le signal sp d'amplitude Ap est une représentation du signal si ne comportant aucun bruit. L'échantillonneur 4 fonctionne à une fréquence 20 d'échantillonnage Fe de période Te. Dans une première étape, l'échantillonneur 4 relève une valeur Al du signal si à un instant tl. Cette valeur de tension est transmise à l'entrée E5 du dispositif S. Les moyens MC1 à MC4 sont pilotés de façon à ce que la 25 seconde borne des condensateurs Cl à C4 soit couplée à l'entrée E5REF3 - Les condensateurs Cl à C5 sont à présent chargés. Dans une deuxième étape, l'échantillonneur 4 est bloqué, c'est-à-dire aucun signal n'est transmis à l'entrée du dispositif S. 30 Dans une troisième étape, le dispositif 5 met en oeuvre un algorithme de dichotomie connu de l'homme du métier. On applique une dichotomie sur l'intervalle [-Vref ; Vref] dans lequel se situe la valeur du signal si relevée par l'échantillonneur 4. 5 A l'issue de cette étape, l'unité de traitement UT détermine le mot numérique correspondant à la valeur du signal si relevée par l'échantillonneur 4 et délivre le mot numérique de quatre bits. Le mot numérique est transmis à l'interface de sortie S2 5 comprenant quatre sorties a, b, c et d. La sortie a correspond au bit de poids fort connu par l'homme du métier sous la dénomination anglo-saxonne MSB « Most Significant Bit » et la sortie d correspond ici au bit de poids faible connu par l'homme du métier sous la dénomination anglo-saxonne LSB « Least 10 Significant Bit». Cependant le signal si à l'instant tl a une amplitude Al différente de l'amplitude Ap du signal sp, c'est-à-dire du signal non bruité émis par le pixel 1. La résolution du dispositif 5 est telle que l'amplitude Al est 15 comprise dans un quantum d'intervalle [C2 ; C3] correspondant ici au mot binaire 0110 alors que l'amplitude Ap est comprise dans un quantum d'intervalle [C3 ; C4] correspondant ici au mot numérique 0111. Puis on réitère les étapes précédentes à l' instant t2 20 correspondant à la durée tl plus Te. L'amplitude à l'instant t2 du signal si est égale à A2. On constate qu'à cet instant le mot numérique généré par le dispositif 5 est 1000. A chaque instant d'échantillonnage, une seule valeur du signal si est relevée. Comme le signal si fluctue de façon aléatoire, la valeur 25 numérique représentant la couleur associée au pixel est dépendante du bruit. Lors de la restitution de l'image, la qualité de cette dernière sera dégradée. Une solution consiste à modifier la résolution du dispositif 5 de 30 sorte que le dispositif 5 soit insensible au bruit en élargissant les intervalles [C2 ; C3] et [C3 ; C4]. Cependant, la résolution du dispositif 5 est dégradée, et par conséquent la définition de l'image restituée est grossière. 6 Il existe un besoin d'un convertisseur analogique numérique à redistribution de charges moins sensible au bruit porté par le signal analogique à convertir dont l'architecture est proche d'un convertisseur analogique numérique à redistribution de charges connu 5 de l'état de la technique. Selon des modes de mises en oeuvre et de réalisation, il est avantageusement proposé à chaque instant d'échantillonnage de relever plusieurs valeurs du signal à numériser et de moyenner ces valeurs de sorte à filtrer le signal si. 10 Selon un aspect, il est proposé un dispositif de conversion analogique numérique à redistribution de charges de type à N bits comprenant une borne d'entrée destinée à recevoir un signal d'entrée couplée par une ligne à une borne de sortie destinée à être couplée à un comparateur, trois sources de potentiel de référence de valeurs 15 différentes, un réseau de condensateurs dont une première borne de chaque condensateur est couplée à la ligne et une seconde borne est couplée à un moyen de commutation configuré pour coupler la seconde borne à l'un des potentiels de référence ou à laisser la borne flottante. Ainsi on prévoit notamment des moyens de commutation 20 configurés pour laisser la seconde borne des condensateurs flottante. Selon un mode de réalisation, le réseau de condensateurs comprend un condensateur de référence de capacité égale à une capacité de référence et N groupes de condensateurs, la capacité globale de chaque groupe suivant une série de progression géométrique 2N 1 REVENDICATIONS1. Dispositif de conversion analogique numérique redistribution de charges de type à N bits (7) comprenant une borne d'entrée (E7) destinée à recevoir un signal d'entrée (s1) couplée par une ligne (L7) à une borne de sortie (S7) destinée à être couplée à un comparateur (COMP), trois sources de potentiel de référence de valeurs différentes (Vref10, Vref20 Vref30), un réseau (R) de condensateurs dont une première borne (B811, B821, B831, B841, B411, B421, B201, B101, B1001) de chaque condensateur est couplée à la ligne et une seconde borne (B812, B822, B832, B842, B412, B422, B202, B102, B1002) est couplée à un moyen de commutation (M81, M82, M83, M84, M41 , M42, M20, M10, M100) configuré pour coupler la seconde borne à l'un des potentiels de référence ou à laisser la borne flottante. 2. Dispositif selon la revendication 1, dans lequel le réseau (R) de condensateurs comprend un condensateur de référence (C100) de capacité égale à une capacité de référence (CAP) et N groupes de condensateurs (10, 20, 40, 80), la capacité globale de chaque groupe 1 3. Dispositif selon la revendication 2, dans lequel N est égal à 4, et le réseau de condensateurs comprend quatre groupes de condensateurs (10, 20, 40, 80), un premier groupe de condensateurs (C80) comprenant quatre condensateurs (C81, C82, C83, C84) de capacité égale à deux fois la capacité de référence (CAP), un deuxième groupe (40) comprenant deux condensateurs (C41, C42) de capacité égale à deux fois la capacité de référence, un troisième groupe (20) comprenant un condensateur (C20) de capacité égale à deux fois la 2N 17 capacité de référence et un quatrième groupe (10) comprenant un condensateur (C10) de capacité égale à la capacité de référence. 4. Dispositif selon l'une des revendications précédentes, dans lequel les trois sources (Vref10, Vref20 Vref30) de potentiel de 5 référence de valeurs différentes comprennent une première (Vref10) et une deuxième (Vref20) sources de même valeur et de signe opposé, et une troisième source (Vref30) couplée à une masse. 5. Convertisseur numérique analogique (6) comprenant un dispositif de conversion (7) selon l'une des revendications 10 précédentes, un comparateur (COMP) et une machine d'état (8) configurée pour connecter successivement la seconde borne des condensateurs à la borne flottante, la borne de sortie (S7) du dispositif de conversion étant couplée à une entrée non inverseuse (ECOMP1) du comparateur, une entrée inverseuse (ECOMP2) du comparateur étant 15 couplée à un potentiel variable (Vref4) et une sortie du comparateur (S) étant couplée à une entrée (E8) de la machine d'état, la machine d'état comprenant une sortie (S6) pour délivrer un mot numérique, et les moyens de commutation (M81, M82, M83, M84, M41, M42, M20, M10, M100) comprenant chacun une entrée (Ec81, Ec82, Ec83, Ec84, 20 Ec41, Ec42, Ec20, Ec10) couplée à une sortie de la machine d'état. 6. Chaîne d'acquisition d'images (CH1) comprenant un dispositif de conversion (7) selon l'une quelconque des revendications 1 à 4, la borne d'entrée (E7) étant couplée à la sortie (S100) d'un pixel (100). 25 7. Procédé de conversion analogique numérique redistribution de charges de type à N bits (7) comprenant une borne d'entrée (E7) destinée à recevoir un signal d'entrée (s1) couplée par une ligne (L7) à une borne de sortie (S7) destinée à être couplée à un comparateur (COMP), trois sources de potentiel de référence de 30 valeurs différentes (Vref10, Vref20 Vref30), un réseau (R) de condensateurs (C81, C82, C83, C84, C41, C42, C20, C10) dont une première borne (B811, B821, B831, B841, B411, B421, B201, B101, B1001) de chaque condensateur est couplée à la ligne et une deuxième borne (B812, B822, B832, B842, B412, B422, B202, B102, B1002) de chaque 18 condensateur est couplée à un même potentiel de référence (Vref30), dans lequel lorsque les condensateurs sont chargés par le signal d'entrée, on déconnecte la deuxième borne d'au moins un condensateur de la masse pour laisser la deuxième borne flottante, et après une 5 durée prédéterminée (Tcm) on répète l'opération de déconnexion jusqu'à ce que la deuxième borne de tous les condensateurs soit flottante. 8. Procédé selon la revendication 7, dans lequel on déconnecte la deuxième borne de condensateurs après la durée prédéterminée de 10 sorte que la capacité globale commutée soit constante.