FR 3078792 A1 20190913 FR 1851957 A 20180307 Circuit intégré muni de leurres contre l'ingénierie inverse et procédé de fabrication correspondant Des modes de mise en oeuvre et de réalisation concernent les circuits intégrés, en particulier les circuits intégrés équipés de moyens de lutte contre l'ingénierie inverse. Les architectures des montages de composants de circuits intégrés sont en majorité issues du savoir-faire et de secrets de fabrique des concepteurs de circuits intégrés. Or, les techniques d'observations microscopiques modernes, telles que la microscopie électronique en transmission ou à balayage, peuvent permettre d'observer des montages de composants de circuits intégrés, et d'en déduire leurs architectures. Par conséquent il est souhaitable de fournir des moyens permettant d'éviter de telles observations, notamment afin de se prémunir contre une potentielle ingénierie inverse. A cet égard, il est proposé selon un aspect un circuit intégré comprenant un premier domaine destiné à être alimenté par une première tension d'alimentation et comportant au moins un premier transistor comprenant une première région de grille et une première région de diélectrique de grille, et un deuxième domaine comportant au moins un deuxième transistor comprenant une deuxième région de grille destinée à être polarisée à une deuxième tension supérieure à la première tension d'alimentation et une deuxième région de diélectrique de grille, dans lequel lesdites première et deuxième régions de diélectrique de grille sont de même constitution et sont configurées de façon à ce que ledit au moins un premier transistor soit bloqué pour toute polarisation de ladite première région de grille à une valeur inférieure ou égale à la première tension d'alimentation. Par tension d'alimentation, on entend la tension d'alimentation à sa valeur nominale et les variations de la tension d'alimentation par rapport à cette valeur nominale, par exemple dues à la température, pouvant entraîner une valeur effective de la tension d'alimentation supérieure à ladite valeur nominale. En d'autres termes, on entend par 2 tension d'alimentation la valeur maximale effective de la tension d'alimentation spécifiée pour le premier domaine du circuit intégré. D'autre part, par polarisation d'une région de grille d'un transistor, on entend la tension en valeur absolue entre la région de 5 grille et une région de source du transistor. La réalisation de tels premiers transistors configurés pour toujours être dans un état bloqué permet notamment de leurrer un observateur cherchant à reconstituer la fonction de l'architecture d'une partie du circuit intégré, et ainsi de se prémunir contre l'ingénierie 10 inverse. Selon un mode de réalisation, dans lequel la première tension d'alimentation est comprise entre 1,0 et 2,0 volts, lesdites régions de diélectrique de grille ont une épaisseur supérieure à 4 nm, de préférence au moins égale à 10 nm. 15 Selon un mode de réalisation, lesdites régions de diélectrique de grille comportent un empilement de couches d'oxyde-nitrure-oxyde de silicium. En effet, un empilement de couches d'oxyde de silicium, de nitrure de silicium et d'oxyde de silicium, permet avantageusement de 20 toujours placer le premier transistor dans un état bloqué, dans le premier domaine du circuit intégré, tel que par exemple un domaine dont la tension d'alimentation est égale à 2 volts ou moins. Selon un mode de réalisation, le premier domaine comporte au moins un troisième transistor ayant une troisième région de grille et 25 fonctionnellement opérationnel pour toute polarisation de la troisième région de grille à une valeur inférieure ou égale à la première tension d'alimentation, assemblé avec ledit au moins un premier transistor selon un assemblage configuré pour mettre en oeuvre une fonction logique, mais arrangé selon un arrangement qui correspondrait à une 30 autre fonction logique si tous les transistors de cet assemblage étaient des troisièmes transistors. Ceci permet avantageusement d'augmenter l'effet de leurre. En effet, un observateur, cherchant par exemple à reconstituer l'architecture d'une partie du circuit intégré, est trompé par un tel 3 arrangement en y reconnaissant une structure classique d'une autre fonction logique que la fonction pour laquelle est configuré l'assemblage du premier transistor (bloqué) et du troisième transistor (fonctionnel). 5 Selon un mode de réalisation, ledit au moins un premier transistor comprend des espaceurs de grille sur les flancs de ladite première région de grille, et la première région de diélectrique de grille dudit au moins un premier transistor est auto-alignée avec lesdits espaceurs de grille. 10 L'auto-alignement est, d'une part, un avantage en soi dans les technologies de circuits intégrés. D'autre part, vu du dessus, il n'apparaît strictement aucun débordement de la région de diélectrique de grille, par rapport à la structure de la première région de grille et des espaceurs sur ses flancs. Ainsi, il est impossible, du moins très 15 difficile, d'observer que le premier transistor comporte une région de diélectrique de grille configurée pour le placer en permanence dans un état bloqué. Selon un mode de réalisation, le premier domaine contient au moins un circuit configuré pour mettre en oeuvre une fonction logique, 20 et le deuxième domaine contient au moins un circuit destiné à mémoriser des données. Et, par exemple, les premiers et troisièmes transistors sont du type transistors CMOS de circuit logique (à l'exception de la région de diélectrique de grille des premiers transistors), et par exemple les 25 deuxièmes transistors sont du type transistors à grille flottante. Ainsi, ledit au moins un deuxième transistor peut comprendre une grille flottante et une grille de commande formant ladite deuxième région de grille, et ladite deuxième région de diélectrique de grille peut être située entre la grille flottante et la grille de commande. 30 Il est également proposé un appareil électronique, tel qu'un ordinateur personnel ou un décodeur de télévision, comprenant un circuit intégré tel que défini ci-avant. Selon un autre aspect, il est proposé un procédé de fabrication d'un circuit intégré, comprenant : 4 - une fabrication, dans un premier domaine destiné à être alimenté par une première tension d'alimentation, d'au moins un premier transistor comprenant une formation d'une première région de diélectrique de grille et une formation d'une première région de grille 5 sur ladite première région de diélectrique de grille ; - une fabrication, dans un deuxième domaine, d'au moins un deuxième transistor comprenant une formation d'une deuxième région de diélectrique de grille et une formation d'une deuxième région de grille sur ladite première région de diélectrique de grille et destinée à 10 être polarisée à une deuxième tension supérieure à la première tension d'alimentation. Selon une caractéristique générale de cet aspect, la formation de la première région de diélectrique de grille est analogue et simultanée à la formation de la deuxième région de diélectrique de 15 grille, et lesdites formations des régions de diélectrique de grille sont configurées de façon à ce que ledit au moins un premier transistor soit bloqué pour toute polarisation de ladite première région de grille à une valeur inférieure ou égale à la première tension d'alimentation. Selon un mode de mise en oeuvre dans lequel la première 20 tension d'alimentation étant comprise entre 1,0 et 2,0 volts, lesdites formations des régions de diélectrique de grille sont configurées pour que les régions de diélectrique de grille aient une épaisseur supérieure à 4 nm, de préférence au moins égale à 10 nm. Selon un mode de mise en oeuvre, ladite formation des première 25 et deuxième régions de diélectrique de grille comprend une formation d'un empilement de couches d'oxyde-nitrure-oxyde de silicium. Selon un mode de mise en oeuvre, la fabrication dudit au moins un premier transistor comprend une formation d'espaceurs de grille sur les flancs de ladite première région de grille, comprenant un dépôt 30 isotrope et une gravure anisotrope d'un matériau diélectrique d'espaceur, et ladite gravure anisotrope est configurée pour également retirer la partie de la première région de diélectrique de grille ni recouverte par un espaceur ni par la première région de grille. 5 Selon un mode de mise en oeuvre, la fabrication dudit au moins un deuxième transistor comprend une formation d'une grille flottante et une formation d'une grille de commande formant la deuxième région de grille, ladite deuxième région de diélectrique de grille étant formée 5 entre la grille flottante et la grille de commande. Ainsi, un circuit intégré selon un mode de réalisation défini précédemment peut avoir été fabriqué par un procédé selon l'un des modes de mise en oeuvre définis ci-dessus. D'autres avantages et caractéristiques de l' invention 10 apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1A-1C à 9A-9C illustrent schématiquement des résultats d'étapes d'un exemple de mode de mise en oeuvre de 15 l' invention ; - la figure 10 illustre un exemple de mode de réalisation de l' invention. Les figures 1A-1C à 9A-9C représentent des résultats d'étapes de fabrication d'un circuit intégré selon un exemple de mode de mise 20 en oeuvre de l'invention. La numérotation « 1 » à « 9 » des figures correspond à des étapes de fabrication réalisées à partir d'un substrat semiconducteur, tel qu'une plaquette de silicium cristallin. Le lettrage « A, B, C » des figures correspond à différentes 25 parties de différents domaines LVP, HVP du substrat semiconducteur à partir duquel lesdites étapes de fabrications sont réalisées. Les figures 'A' représentent une partie d'un premier domaine LVP, alimenté par une première tension LVdd, destinée à comporter un troisième transistor NT ou PT (dans cet exemple, un transistor logique 30 fonctionnel). Les figures `B' représentent une autre partie du premier domaine LVP, destinée à comporter un premier transistor NTb ou PTb (dans cet exemple, un transistor bloqué). Les figures 'C' représentent une partie d'un deuxième domaine HVP, recevant ou générant une deuxième tension HVdd supérieure à la première tension 6 d'alimentation LVdd, destinée à comporter un deuxième transistor FGT (dans cet exemple, un transistor à grille flottante). Les trois parties correspondant aux figures respectives seront désignées dans la suite par partie A, partie B, partie C. 5 Les figures 1A, 1B, 1C représentent des structures liminaires sur lesquelles vont être mises en oeuvre des étapes communes aux trois parties A, B, C. Les structures du premier domaine LVP, représentées par les figures lA et 1B, comportent un caisson simple NW d'un deuxième 10 type de conductivité (ici le type N) formé dans le substrat semiconducteur PSUB d'un premier type de conductivité (ici le type P). La structure du deuxième domaine HVP, représentée par la figure 1C, comporte un agencement dans le substrat du type « triple 15 caisson » permettant d'isoler électriquement un caisson TRW du premier type de conductivité avec le substrat. Typiquement, l'agencement triple caisson comporte une délimitation du caisson TRW par des régions d'isolation NW, NISO du premier type de conductivité encadrant ledit caisson TRW latéralement (NW) et verticalement en 20 profondeur (NISO). Dans cet exemple, où le deuxième transistor FGT est du type transistor à grille flottante, cette structure est recouverte par un diélectrique tunnel TN, lui-même recouvert par une première couche conductrice Pl. 25 Typiquement le diélectrique tunnel TN permet des injections de porteurs chauds et/ou des injections/extraction de charge par effet Fowler-Nordheim, de façon classique et connue en soi. La première couche conductrice P1 est typiquement formée en silicium polycristallin dopé, et est destinée à former une région de 30 grille flottante du deuxième transistor FGT. La couche de diélectrique tunnel TN et la première couche conductrice P1 peuvent également avoir été formées dans le premier domaine LVP du circuit intégré IC, simultanément à la formation dans le deuxième domaine HVP de ladite couche de diélectrique tunnel TN 7 et de ladite première couche conductrice Pl, mais immédiatement retirées, afin d'obtenir les structures représentées par les figures lA et 1B. Les figures 2A, 2B représentent le résultat d'une étape de 5 formation d'une première région de diélectrique de grille DE1 sur les structures décrites précédemment en relation avec les figures lA et 1B dans le premier domaine LVP du circuit intégré IC. La figure 2C représente le résultat d'une formation d'une deuxième région de diélectrique de grille DE2 sur la structure décrite 10 précédemment en relation avec la figure 1C dans le deuxième domaine HVP du circuit intégré IC. La formation de la première région de diélectrique de grille DE1 et la formation de la deuxième région de diélectrique de grille DE2 sont faites au cours d'une même étape et en même temps dans le 15 premier domaine LVP et dans le deuxième domaine HVP. En d'autres termes, la formation de la première région de diélectrique de grille DE1 est analogue et simultanée à la formation de la deuxième région de diélectrique de grille DE2. Par conséquent, lesdites première et deuxième régions de diélectrique de grille DE1, 20 DE2 sont de même constitution. En outre, lesdites formations des régions de diélectrique de grille DE1, DE2 sont configurées de façon à ce que ledit au moins un premier transistor PTb, NTb soit bloqué pour toute polarisation d'une première région de grille GTb (dont la formation sera décrite ci-après 25 en relation avec les figures 5B et 6B) à une valeur inférieure ou égale à la première tension d'alimentation LVdd. Dans cet exemple, où le deuxième transistor est un transistor à grille flottante, ladite couche de diélectrique de grille DE2 est configurée pour répondre aux besoins des transistors à grille flottante, 30 et est ainsi typiquement destinée à supporter des hautes tensions de l'ordre de 10 à 15 volts. Or, une telle configuration peut permettre d'office de laisser le premier transistor PTb, NTb à l'état bloqué pour toute tension n'excédant pas la première tension d'alimentation LVdd. 8 C'est notamment le cas des empilements de couches d'oxydenitrure-oxyde de silicium classiquement formées entre la grille flottante et une grille de commande d'un transistor à grille flottante. Ainsi, les régions de diélectrique de grille DE1, DE2 peuvent 5 comporter un empilement de couches d'oxyde-nitrure-oxyde de silicium (ONO). Les figures 3A, 3B et 3C représentent le résultat d'une étape de gravure des régions de diélectrique de grille DE1, DE2 sur les structures décrites précédemment en relation avec les figures 2A, 2B 10 dans le premier domaine LVP du circuit intégré IC et sur la structure décrite précédemment en relation avec la figure 2C dans le deuxième domaine HVP du circuit intégré IC. La gravure, typiquement une gravure sèche du type plasma, est par exemple réalisée pleine plaque à travers les orifices d'un masque, 15 ce qui se traduit par une gravure locale dans le premier domaine LVP, le reste du substrat étant protégé par les parties pleines du masque. Sur la structure de la partie A représentée par la figure 3A, aucun masque n'a été formé (ou le masque Ml, décrit ci-après, a été lithographié de façon à être complétement ouvert en regard de la partie 20 A) et la couche de diélectrique de grille DE1 précédemment déposée est complétement gravée. Sur la structure de la partie B représentée par la figure 3B, un masque M1 a été lithographié de façon à recouvrir et protéger une partie de la première région de diélectrique de grille DE1 située en 25 regard d'une future première région de grille GTb dudit au moins un premier transistor PTb, NTb (dont la formation sera décrite ci-après en relation avec les figures 5B et 6B). La lithographie du masque M1 peut avantageusement être grossièrement alignée avec la position de ladite future première région 30 de grille GTb, car la première région de diélectrique de grille DE1 sera gravée de nouveau lors d'une prochaine étape (décrite ci-après en relation avec la figure 8B). Sur la structure de la partie C représentée par la figure 3C, le masque M1 a été lithographié de façon à recouvrir et protéger toute la 9 deuxième région de diélectrique de grille DE2 située dans la partie C du deuxième domaine HVP du circuit intégré IC. Le masque M1 est ensuite retiré partout. Les figures 4A, 4B, 4C représentent le résultat d'une 5 croissance d'un oxyde de grille GO sur toutes les surfaces découvertes du substrat PSUB et des caissons NW, TRW des structures décrites précédemment en relation avec les figures 3A, 3B, 3C. L'oxyde de grille GO, destiné à former des grilles de troisièmes transistors, dans cet exemple du type CMOS, permet en 10 outre de conclure la formation de la couche supérieure d'oxyde de silicium (« top oxyde ») de l'empilement d'oxyde-nitrure-oxyde de silicium. Classiquement, un autre oxyde de grille peut également conclure la formation de l'oxyde supérieur de l'empilement ONO, mais 15 n'est pas représenté ici car il n'apporte rien de plus, relativement aux éléments formés dans les parties A, B et C de cet exemple. Les figures 5A, 5B, 5C représentent le résultat d'un dépôt d'un matériau conducteur P2 sur les structures décrites précédemment en relations avec les figures 4A, 4B, 4C. 20 Par exemple, le matériau conducteur P2 est un matériau conducteur de grille, tel que du silicium polycristallin dopé. La couche de matériau conducteur P2 recouvre toute la surface desdites structures. Les figures 6A et 6B représentent le résultat d'une gravure du 25 matériau conducteur P2 des structures du premier domaine LVP décrites précédemment en relation avec les figures 5A, 5B. La gravure est par exemple réalisée par technique de gravure sèche du type plasma. Un masque M2 a été lithographié de façon à recouvrir et 30 protéger la partie de la couche de matériau conducteur P2 qui va former une première région de grille GTb dudit au moins un premier transistor PTb, NTb dans la partie B, ainsi que la partie de la couche de matériau conducteur P2 qui va former une troisième région de grille GT dudit au moins un troisième transistor PT, NT dans la partie A. 10 Au cours de cette gravure, la masque M2 recouvre et protège toute la surface de la structure de la partie C décrite précédemment en relation avec la figure 5C. Ainsi, la fabrication dudit au moins un premier transistor PTb, 5 NTb comprend une formation d'une première région de grille GTb sur ladite première région de diélectrique de grille DE1, dans le premier domaine LVP du circuit intégré IC. La première région de diélectrique de grille DE1 n'est néanmoins pas retirée au cours de cette gravure, et déborde 10 latéralement de chaque côté de la première région de grille GTb ainsi formée. Ce débordement provient de l'alignement dit grossier, c'est-à-dire peu précis, du positionnement du masque M1 tel que décrit précédemment en relation avec la figue 3B. Bien entendu, si notamment la technique de lithographie dudit masque M1 le permet, le 15 débordement peut être négligeable. Cela étant, ce type de fabrication est généralement délicat, et donc peu souhaitable. La figure 6C représente le résultat d'une autre gravure des couches P2, DE2, Pl, TN, empilées au-dessus du substrat dans le deuxième domaine HVP de la structure décrite précédemment en 20 relation avec la figure 5C. Cette autre gravure est par exemple réalisée par technique de gravure sèche du type plasma. Un autre masque M20 a été lithographié de façon à recouvrir et protéger la partie desdites couches empilées qui va former une 25 deuxième région de grille CG/FG, dudit au moins un deuxième transistor dans la partie C. Au cours de cette gravure, le masque M20 recouvre et protège toute la surface des structures des parties A et B décrites précédemment en relation avec les figures 6A, 6B. 30 Cette autre gravure pourrait aussi avoir été réalisée avant la gravure du matériau conducteur P2 des structures des parties A et B du premier domaine LVP. Les masques M2 et M20 sont retirés partout après les gravures respectives. 11 Les figures 7A, 7B, 7C représentent le résultat de formation de régions de drain et de source légèrement dopées LDD/S sur les structures décrites précédemment en relation avec les figures 6A, 6B, 6C. 5 Les régions de drain et de source légèrement dopées LDD/S sont classiques et connues en soi, et généralement désignées sous le vocable anglosaxon « lightly-doped drain ». La formation de régions de drain et de source légèrement dopées LDD/S permettent notamment au transistor de supporter des tensions drain-source plus élevées. 10 La formation des régions de drain et de source légèrement dopées LDD/S comprend une implantation de dopants dans le substrat PSUB ou le caisson NW, TRW correspondant de part et d'autre de l'endroit où est située la région de grille GT, GTb, CG/FG correspondante. 15 Lesdites régions de grille GT, GTb, CG/FG font office de masque au cours de cette implantation. Typiquement, cette implantation passe au moins partiellement à travers les parties de la première couche de diélectrique de grille DE1 qui débordent latéralement de chaque côté de la première région de 20 grille GTb. Les figures 8A, 8B, 8C représentent le résultat d'une formation de région d'espaceurs de grilles SPC (« spacers » selon le terme usuel anglais) sur les flancs desdites première, deuxième et troisième régions de grille GTb, CG/FG, GT. 25 La formation des espaceurs de grilles SPC est mise en oeuvre de façon commune dans les parties A, B et C, et comprend un dépôt isotrope d'un matériau diélectrique d'espaceur et une gravure anisotrope du matériau diélectrique d'espaceur. Le dépôt isotrope forme des régions plus épaisses (dans la 30 direction verticale au sens strict) au voisinage de parois telles que les parois latérales des régions de grilles, que sur les surfaces horizontales. La gravure anisotrope est arrêtée lorsque que l'épaisseur déposée sur les surfaces horizontales est complétement retirée, 12 résultant à une présence de reliquats desdites régions plus épaisses de matériau de diélectrique d'espaceur situées sur les flancs desdites régions de grilles. La gravure anisotrope est configurée pour également retirer la 5 partie de la première région de diélectrique de grille DE1 qui déborde latéralement de chaque côté de la première région de grille GTb (en d'autre termes, la partie qui n'est ni recouverte par un espaceur SPC ni par la première région de grille GTb). Les gravures anisotropes sont généralement peu sélectives, 10 mais le matériau diélectrique d'espaceur peut par exemple être de même nature, ou de nature similaire, de celle de la première région diélectrique de grille DE1, afin de présenter un comportement proche lors de leurs gravures. En d'autre termes, la fabrication dudit au moins un premier 15 transistor comprend une formation d'espaceurs de grille SPC sur les flancs de ladite première région de grille GTb. La formation d'espaceurs de grille SPC comprend un dépôt isotrope et une gravure anisotrope d'un matériau diélectrique d'espaceur, et ladite gravure anisotrope est configurée pour également retirer la partie de la 20 première région de diélectrique de grille DE1 ni recouverte par un espaceur SPC ni par la première région de grille GTb. Ainsi la formation de la première région de diélectrique de grille est obtenue de manière auto alignée avec les espaceurs de grilles SPC. 25 Les figures 9A, 9B, 9C représentent le résultat de formation de régions de drain et de source D/S sur les structures décrites précédemment en relation avec les figures 8A, 8B, 8C. La formation des régions de drain et de source D/S comprend une implantation de dopants dans le substrat PSUB ou le caisson NW, 30 TRW correspondant, de part et d'autre de l'endroit où sont situés la région de grille GT, GTb, CG/FG et les espaceurs de grille SPC sur ses flancs correspondants. Lesdites régions de grille GT, GTb, CG/FG et espaceurs de grille SPC font office de masque au cours de cette implantation. 13 Ainsi, on a fabriqué de façon avantageusement compatible avec les procédés habituels de fabrication de circuits intégrés, comportant dans cet exemple des transistors CMOS dans un premier domaine LVP et des transistors à grille flottante dans un deuxième domaine HVP, 5 des transistors toujours bloqués et indétectables par microscopie. Les premiers transistors NTb et PTb, bloqués pour toute polarisation de la première région de grille GTb à une valeur inférieure ou égale à la première tension d'alimentation LVdd forment ainsi des éléments de leurre contre l'ingénierie inverse. 10 Cela permet par exemple d'assembler au moins un troisième transistor PT, NT fonctionnel du premier domaine LVP avec ledit au moins un premier transistor PTb, NTb dans un assemblage configuré pour mettre en oeuvre une fonction logique, mais arrangé selon un arrangement qui correspondrait à une autre fonction logique si tous les 15 transistors de cet assemblage étaient des troisièmes transistors PT, NT fonctionnels. Par exemple, on peut envisager un arrangement correspondant à une porte non-et à trois entrées (« NAND 3 ») classique et identifiable, tandis que les transistors sont assemblés pour en réalité mettre en 20 oeuvre une fonction NAND à deux entrées (dans ce cas au moyen notamment d'un autre transistor configuré pour être passant indépendamment du signal appliqué à la porte). La figure 10 représente un exemple de circuit intégré IC comportant des premiers transistors PTb, NTb, par exemple obtenu par 25 le procédé décrit précédemment en relation avec les figures 1A-1C à 9A-9C. Un appareil électronique APP, tel qu'un ordinateur personnel ou un décodeur de télévision, comporte le circuit intégré IC. Tout autre appareil connu et non mentionné ici peut évidemment être équipé 30 du circuit intégré IC. Le circuit intégré IC comporte un premier domaine LVP, dans cet exemple un domaine logique LGC, un deuxième domaine HVP, dans cet exemple un plan-mémoire NVM de mémoire non-volatile, et un étage d'alimentation ALM distribuant une première tension 14 d'alimentation LVdd au premier domaine et une deuxième tension HVdd, supérieure à la première tension d'alimentation LVdd, au deuxième domaine HVP. Par exemple, la deuxième tension HVdd peut être générée par 5 une pompe de charge, par exemple alimentée par la première tension d'alimentation LVdd. Dans cet exemple la partie logique LGC est architecturée au moyen d' assemblages de cellules précaractérisées STDC, en technologie CMOS logique. 10 La technologie CMOS logique est destinée à fonctionner à une première tension d'alimentation LVdd de l'ordre de 1,2 volts, ou comprise entre 1,0 et 2,0 volts. Typiquement, une cellule précaractérisée est conçue selon notamment une taille et une intercompatibilité normalisées, et est 15 destinée à mettre en oeuvre une fonction logique telle qu'une porte logique. La partie logique LGC comprend une alternance de caissons de type n NW et de type p PW, afin de former les éléments complémentaires CMOS dans chaque cellule précaractérisée. 20 La partie A, décrite précédemment en relation avec l'exemple de procédé de fabrication, peut correspondre à une partie d'une cellule précaractérisée STDC comportant une paire de transistors fonctionnels et la partie B peut correspondre à une autre partie de la même cellule précaractérisée STDC comportant une paire de transistors bloqués. 25 La partie C, décrite précédemment en relation avec l'exemple de procédé de fabrication, peut quant à elle correspondre à une partie du plan-mémoire NVM du type mémoire EEPROM ou mémoire Flash. Ainsi, le circuit intégré IC peut avoir été obtenu par la mise en oeuvre du procédé décrit précédemment en relation avec les 1A-1C à 30 9A-9C. Cela étant, le procédé de fabrication et l'intégration des premiers transistors PTb, NTb configurés pour être bloqués pour toute polarisation de leurs premières régions de grille GTb à une valeur inférieure ou égale à une première tension d'alimentation, s'applique à 15 tout type de circuit intégré comportant un premier domaine alimenté par la première tension d'alimentation et un deuxième domaine recevant ou générant une deuxième tension supérieure à la première tension d'alimentation. 5 En outre, tout type de région par exemple dédiée à une formation d'un élément appartenant au deuxième domaine mais adaptée pour que le premier transistor soit bloqué pour toute polarisation de sa grille inférieure ou égale à la première tension d'alimentation, peut être utilisé, dans la mesure du possible, REVENDICATIONS1. Circuit intégré (IC) comprenant - un premier domaine (LVP) destiné à être alimenté par une première tension d'alimentation (LVdd) et comportant au moins un premier transistor (PTb, NTb) comprenant une première région de grille (GTb) et une première région de diélectrique de grille (DE1), et - un deuxième domaine (HVP) comportant au moins un deuxième transistor (FGT) comprenant une deuxième région de grille (CG) destinée à être polarisée à une deuxième tension (HVdd) supérieure à la première tension d'alimentation (LVdd) et une deuxième région de diélectrique de grille (DE2), dans lequel lesdites première et deuxième régions de diélectrique de grille (DE1, DE2) sont de même constitution et sont configurées de façon à ce que ledit au moins un premier transistor (PTb, NTb) soit bloqué pour toute polarisation de ladite première région de grille (GTb) à une valeur inférieure ou égale à la première tension d'alimentation (LVdd). 2. Circuit intégré selon la revendication 1, la première tension d'alimentation étant comprise entre 1,0 et 2,0 volts, dans lequel lesdites régions de diélectrique de grille (DE1, DE2) ont une épaisseur supérieure à 4 nm, de préférence au moins égale à 10 nm. 3. Circuit intégré selon l'une des revendications 1 ou 2, dans lequel lesdites régions de diélectrique de grille (DE1, DE2) comportent un empilement de couches d'oxyde-nitrure-oxyde de silicium. 4. Circuit intégré selon l'une des revendications précédentes, dans lequel le premier domaine (LVP) comporte au moins un troisième transistor (PT, NT) ayant une troisième région de grille (GT) et fonctionnellement opérationnel pour toute polarisation de la troisième région de grille (GT) à une valeur inférieure ou égale à la première tension d'alimentation, assemblé avec ledit au moins un premier transistor (PTb, NTb) selon un assemblage configuré pour mettre en oeuvre une fonction logique, mais arrangé selon un arrangement qui 17 correspondrait à une autre fonction logique si tous les transistors de cet assemblage étaient des troisièmes transistors (PT, NT). 5. Circuit intégré selon l'une des revendications précédentes, dans lequel ledit au moins un premier transistor (PTb, NTb) comprend 5 des espaceurs de grille (SPC) sur les flancs de ladite première région de grille (GTb), et la première région de diélectrique de grille (DE1) dudit au moins un premier transistor est auto-alignée avec lesdits espaceurs de grille (SPC). 6. Circuit intégré selon l'une des revendications précédentes, 10 dans lequel le premier domaine (LVP) contient au moins un circuit configuré pour mettre en oeuvre une fonction logique, et le deuxième domaine (HVP) contient au moins un circuit destiné à mémoriser des données. 7. Circuit intégré selon l'une des revendications précédentes, 15 dans lequel ledit deuxième transistor (FGT) comprend une grille flottante (FG) et une grille de commande (CG) formant ladite deuxième région de grille, ladite deuxième région de diélectrique de grille (DE2) étant située entre la grille flottante (FG) et la grille de commande (CG). 20 8. Appareil électronique, tel qu'un ordinateur personnel ou un décodeur de télévision (APP), comprenant un circuit intégré (IC) selon l'une des revendications 1 à 7. 9. Procédé de fabrication d'un circuit intégré (IC), comprenant : 25 - une fabrication, dans un premier domaine (LVP) destiné à être alimenté par une première tension d'alimentation (LVdd), d'au moins un premier transistor (PTb, NTb) comprenant une formation d'une première région de diélectrique de grille (DE1) et une formation d'une première région de grille (GTb) sur ladite première région de 30 diélectrique de grille (DE1) ; - une fabrication, dans un deuxième domaine (HVP), d'au moins un deuxième transistor (FGT) comprenant une formation d'une deuxième région de diélectrique de grille (DE2) et une formation d'une deuxième région de grille (CG) sur ladite première région de 18 diélectrique de grille (DE1) et destinée à être polarisée à une deuxième tension (HVdd) supérieure à la première tension d'alimentation (LVdd) ; dans lequel la formation de la première région de diélectrique 5 de grille (DE1) est analogue et simultanée à la formation de la deuxième région de diélectrique de grille (DE2), et lesdites formations des régions de diélectrique de grille sont configurées de façon à ce que ledit au moins un premier transistor (PTb, NTb) soit bloqué pour toute polarisation de ladite première région de grille (GTb) à une valeur 10 inférieure ou égale à la première tension d'alimentation (LVdd). 10. Procédé selon la revendication 9, la première tension d'alimentation étant comprise entre 1,0 et 2,0 volts, dans lequel lesdites formations des régions de diélectrique de grille (DE1, DE2) sont configurées pour que les régions de diélectrique de grille (DE1, 15 DE2) aient une épaisseur supérieure à 4 nm, de préférence au moins égale à 10 nm. 11. Procédé selon l'une des revendications 9 ou 10, dans lequel ladite formation des régions de diélectrique de grille (DE1, DE2) comprend une formation d'un empilement de couches d'oxyde-nitrure- 20 oxyde de silicium. 12. Procédé selon l'une des revendications 9 à 11, dans lequel la fabrication dudit au moins un premier transistor comprend une formation d'espaceurs de grille (SPC) sur les flancs de ladite première région de grille (GTb), comprenant un dépôt isotrope et une gravure 25 anisotrope d'un matériau diélectrique d'espaceur, dans lequel ladite gravure anisotrope est configurée pour également retirer la partie de la première région de diélectrique de grille (DE1) ni recouverte par un espaceur (SPC) ni par la première région de grille (GTb). 13. Procédé selon l'une des revendications 9 à 12, dans lequel 30 la fabrication dudit au moins un deuxième transistor (FGT) comprend une formation d'une grille flottante (FG) et une formation d'une grille de commande (CG) formant la deuxième région de grille, ladite deuxième région de diélectrique de grille (DE2) étant formée entre la grille flottante (FG) et la grille de commande (CG).