FR 2968128 A1 20120601 FR 1059777 A 20101126 B10-4179FR 1 Cellule précaractérisée pour circuit intégré L'invention concerne les circuits intégrés, et plus particulièrement les cellules précaractérisées, par exemple des cellules d'entrée/sortie, communément désignées par l'homme du métier sous le vocable anglosaxon de « standard cells ». Ces cellules précaractérisées, généralement réalisées en technologie CMOS, sont des cellules déjà optimisées et mises en mémoire dans des bibliothèques de cellules. Ainsi, le concepteur d'un circuit intégré peut faire appel à ces cellules précaractérisées pour les placer et les interconnecter en fonction de la structure et de la fonctionnalité du circuit intégré à concevoir. Jusqu'au noeud technologique 28 nanométres (correspondant à la finesse de gravure et correspondant généralement à la longueur du canal ou largeur de grille d'un transistor réalisé dans cette technologie) la topologie classique des cellules précaractérisées convenait. Plus précisément, selon une topologie classique d'une cellule précaractérisée d'entrée/sortie par exemple, comportant des transistors NMOS et des transistors PMOS, il est prévu, en particulier, que les contacts de grille soient disposés sur les lignes de grille de la cellule entre les zones actives des transistors NMOS et les zones actives des transistors PMOS. Par ailleurs, les rails d'alimentation, par exemple matérialisés au deuxième niveau de métallisation M2, sont disposés au niveau de chacune des extrémités de la cellule. Pour une technologie inférieure à 28 nanométres, la taille des contacts augmente et il n'est alors plus possible de disposer ces contacts côte à côte sur les lignes de grille parallèles. En conséquence, une solution consiste à placer ces contacts de grille en quinconce entre la région de zones actives des transistors NMOS et la région de zones actives des transistors PMOS. Cependant, les règles de dessin imposent alors de réduire la taille de ces régions de zones actives, et donc par conséquent les performances des transistors. Selon un mode de réalisation, il est proposé une topologie de cellule précaractérisée, réalisée dans une technologie CMOS inférieure à 28 nanomètres, par exemple 20 nanométres, permettant en particulier de ne pas dégrader les performances des transistors de cette cellule. Selon un mode de réalisation, il est ainsi proposé de déplacer une partie des contacts de grilles vers l'une des extrémités de la cellule, et de placer une autre partie des contacts de grilles entre les zones actives, ce qui permet de ne pas réduire la taille des zones actives et par conséquent de ne pas dégrader la performance des transistors. Selon un aspect, il est ainsi proposé une cellule précaractérisée, réalisée dans une technologie inférieure à 28 nanométres, par exemple une technologie CMOS 20 nanométres, cette cellule comprenant : - une première région contenant des zones semiconductrices, en particulier des zones actives de source et de drain de plusieurs premiers transistors, par exemple des transistors PMOS, - une deuxième région contenant des zones semiconductrices, en particulier des zones actives de source et de drain de plusieurs deuxièmes transistors, par exemple des transistors NMOS, - plusieurs lignes électriquement conductrices parallèles, en particulier des lignes de grilles, s'étendant au dessus de la première région et de la deuxième région, chaque ligne de grille étant en particulier commune à un premier transistor et à un deuxième transistor, - un premier groupe d'au moins un premier contact de ligne, en particulier de grille, électriquement conducteur, disposé entre la première région et l'extrémité correspondante de la cellule, - un deuxième groupe d'au moins un deuxième contact de ligne, en particulier de grille, électriquement conducteur, disposé entre la première région et la deuxième région, deux lignes adjacentes étant respectivement électriquement couplées à un premier contact de ligne et à un deuxième contact de ligne, Le fait de déplacer les premiers contacts de lignes vers l'extrémité correspondante de la cellule, et de placer les autres contacts de lignes entre les deux régions contenant les zones actives permet d'occuper cette place laissée libre pour satisfaire à l'exigence d'une distance minimale entre ces deux régions, et permet de ne pas réduire la surface de la deuxième région contenant par exemple les zones actives des transistors NMOS. Selon un mode de réalisation, la cellule comprend : - un premier ensemble de rails d'alimentation s'étendant perpendiculairement aux lignes de grilles au dessus de la première région et des lignes de grilles, et - un deuxième ensemble de rails d'alimentation s'étendant au dessus des lignes de grilles. Le fait de placer le premier ensemble de rails d'alimentation au dessus de la première région donne un degré de positionnement plus important pour ces rails d'alimentation que s'ils étaient disposés en bout de cellule. Selon un mode de réalisation, le premier ensemble de rails d'alimentation comporte deux parties d'extrémité alignées et une partie de liaison entre les deux parties d'extrémité, sensiblement parallèle auxdites parties d'extrémité, et désalignée par rapport auxdites parties d'extrémité. Un tel mode de réalisation permet notamment, lorsqu'une région de source ou de drain d'un transistor de la première région doit être connectée à un rail d'alimentation, situé par exemple au deuxième niveau de métallisation, par l'intermédiaire d'une liaison électriquement conductrice comportant un contact et un via entre le contact et le premier niveau de métallisation, de respecter la distance minimum entre ce via et d'autres vias reliant d'autres contacts de source/drain à d'autres lignes métalliques du premier niveau de métallisation. Bien qu'il soit possible de placer le deuxième ensemble de rails d'alimentation en bout de cellule, il est avantageux que celui-ci s'étende au dessus de la deuxième région, ce qui fournit également un degré de liberté plus important pour le placement de ces rails d'alimentation. Ce deuxième ensemble de rails d'alimentation peut, comme le premier, comporter deux parties d'extrémité alignées et une partie de liaison entre les deux parties d'extrémité, sensiblement parallèle auxdites parties d'extrémité et désalignée par rapport auxdites parties d'extrémité. Selon un mode de réalisation, la distance entre la première région et l'extrémité correspondante de la cellule est plus grande que la distance entre la deuxième région et l'autre extrémité correspondante de la cellule. Les deux régions peuvent être situées à des distances différentes de l'axe médian de la cellule. Cette dissymétrie de placement des deux régions de zones semiconductrices est possible de par la répartition des contacts de lignes mentionnés ci avant et permet notamment de conserver des surfaces de zones actives compatibles avec les performances souhaitées des transistors. Selon un autre aspect, il est proposé un circuit intégré comportant plusieurs cellules précaractérisées telles que définies ci avant Dans un mode de réalisation, en particulier lorsque ces cellules sont des cellules d' entrée/sortie, le premier ensemble de rails d'alimentation et le deuxième ensemble de rails d'alimentation d'une cellule sont respectivement en contact avec le premier ensemble de rails d'alimentation et le deuxième ensemble de rails d'alimentation d'une cellule adjacente. Ceci permet d'assurer une continuité électrique des rails d'alimentation d'une cellule à une autre. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 et 2 illustrent schématiquement un mode de réalisation d'une cellule selon l'invention, et - la figure 3 illustre schématiquement un mode de réalisation d'un circuit intégré selon l'invention. Bien que l'invention s'applique à toute cellule précaractérisée (« standard cell ») réalisée dans une technologie inférieure à 28 nanométres, et notamment inférieure ou égale à 20 nanométres, les figures 1 et 2 illustrent schématiquement un exemple de topologie d'une cellule précaractérisée réalisée dans une technologie CMOS 20 nanométres. La cellule précaractérisée CEL est ici une cellule d'entrée/sortie comportant des transistors PMOS et des transistors NMOS. Dans l'exemple décrit ici, les zones actives de source et de drain des transistors PMOS sont situées dans la première région RG1 tandis que les zones actives de source et de drain des transistors NMOS sont situées dans la deuxième région RG2. Les régions RG1 sont entourées de régions isolantes ISL, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation). Les références LG1, LG2, LG3 et LG4 désignent ici des lignes, par exemple en silicium polycristallin, formant pour les transistors de la cellule CEL des lignes de grille. Ces lignes de grilles sont parallèles. La cellule CEL en comporte, ici à titre d'exemple non limitatif, quatre. Les lignes électriquement conductrices LGi pourraient être par exemple en métal et/ou en polysilicium. Par ailleurs, chaque ligne de grille LGi est commune à un transistor NMOS et à un transistor PMOS. De façon classique, les lignes de grilles sont flanquées de régions isolantes communément désignées par l'homme du métier « espaceurs », non représentées ici à des fins de simplification. Chaque ligne de grille LGi est électriquement connectée à une ligne métallique du premier niveau de métallisation Ml de la cellule par l'intermédiaire d'au moins un contact électriquement conducteur ZCi surmonté d'une interconnexion électriquement conductrice, également désigné par l'homme du métier sous le vocable « via ». Les vias connectant les contacts au premier niveau de métallisation sont dénommés « vias VO ». Le routage des signaux logiques à l'intérieur de la cellule précaractérisée s'effectue dans l'exemple décrit ici, par l'intermédiaire des lignes métalliques du niveau de métallisation Ml. Comme illustré tout particulièrement sur la figure 1, chaque contact ZC1-ZC4 est, dans la technologie utilisée, de forme sensiblement rectangulaire. Plus précisément, la largeur d6 d'un contact de grille (figure 2) est de l'ordre de 30 nanométres tandis que la longueur d7 de ce contact de grille est de l'ordre de 40 nanométres. Compte tenu du fait que dans la technologie utilisée (20 nanométres), la largeur 11 des lignes de grille est de 20 nanométres, chaque contact de grille ZCi déborde de part et d'autre de la ligne de grille pour reposer en partie sur les espaceurs. De façon classique, la ligne de grille LGi est électriquement couplée au contact de grille correspondant ZCi par l'intermédiaire d'une région siliciurée. Par ailleurs, comme illustré sur les figures 1 et 2, deux lignes de grille adjacentes sont respectivement électriquement couplées à un premier contact de grille et à un deuxième contact de grille. Les premiers contacts de grille ZC1 et ZC2 sont disposés entre la première région RG1 et l'extrémité correspondante BS1 de la cellule CEL, tandis que les deuxièmes contacts de grille ZC2 et ZC4 sont disposés entre les deux régions RG1 et RG2. L'extrémité correspondante de la cellule est l'extrémité de la cellule située en vis-à-vis du bord de la région de zones actives dans la direction des lignes de grilles. La longueur d7 de chaque contact de grille ainsi que le positionnement de ces contacts de grille est ainsi compatible avec l'espacement 12 (66 nanométres environ) entre deux lignes de grille adjacentes. Plus précisément, sur la figure 1, la ligne LG1 est électriquement couplée au contact de grille ZC1, tandis que la ligne adjacente LG2 est électriquement couplée au contact de grille ZC2. De même, la ligne LG3, qui est adjacente aux lignes LG2 et LG4, est électriquement couplée au premier contact de grille ZC2, tandis que la ligne LG4 est électriquement couplée au deuxième contact de grille ZC4. Dans l'exemple décrit ici, la largeur d2 de la région RG1 et la largeur d4 de la région RG2 sont toutes les deux égales à 200 nanométres. Par ailleurs, comme il est bien connu de l'homme du métier, les règles de dessin imposent des distances minimales entre notamment les deux régions RG1 et RG2 ainsi qu'entre un contact de grille et le bord d'une des régions contenant les zones actives de source et de drain. Dans l'exemple illustré ici, la distance d3 entre les deux régions RG1 et RG2, égale à 100 nanométres, permet de respecter la distance minimale entre les deux régions RG1 et RG2 et autorise le placement des deuxièmes contacts de grille ZC2 et ZC4 entre ces deux régions, par exemple à mi-distance des deux régions RG1 et RG2. De ce fait, la distance minimale entre les contacts de grille ZC2 et ZC4 et le bord de chacune des régions RG1 et RG2 est respectée. Par ailleurs, la distance dl entre le bord BS1 de la cellule et le bord de la première région RG1 est égale à 100 nanométres, ce qui permet d'avoir une distance d8 de 25 nanométres entre le bord d'un premier contact de grille ZC1 ou ZC3 et le bord correspondant de la première région RG1. La distance minimale entre un contact de grille et la première région RG1 est donc respectée. La distance d5 entre le bord de la deuxième région RG2 et l'autre extrémité correspondante BS2 de la cellule (c'est-à-dire celle qui est en vis-à-vis de ladite deuxième région dans la direction des lignes de grilles) est ici égale à 40 nanomètres. La longueur totale de la cellule précaractérisée est donc égale à 640 nanométres, ce qui correspond effectivement à une longueur standard pour une telle cellule dans une technologie 20 nanométres. Et, dans cet encombrement, la topologie illustrée sur la figure 1 et sur la figure 2 permet d'avoir des zones actives de transistors de dimensions compatibles avec les performances attendues des transistors ainsi qu'un positionnement des contacts de grille compatible avec les règles de dessin. On notera à cet égard que la distance entre la première région RG1 et l'axe médian Ax (figure 2) de la cellule est plus faible que la distance entre la deuxième région RG2 et l'axe médian Ax perpendiculairement aux lignes de grilles. La cellule CEL comporte par ailleurs un premier ensemble de rails d'alimentation RL1 situé ici au deuxième niveau de métallisation M2 et un deuxième ensemble de rails d'alimentation RL2 également situé ici au deuxième niveau de métallisation. Chaque ensemble de rails d'alimentation comporte par exemple un rail dédié à l'alimentation Vdd et un rail dédié à la masse Gnd. Comme on le voit dans cet exemple de réalisation sur les figures 1 et 2, le premier rail d'alimentation RL 1 comporte deux parties d'extrémité RL 1 a alignées, et une partie de liaison RL 1 b connectée aux parties d'extrémité RLla, parallèle à ces parties d'extrémité et désalignée par rapport à ces parties d'extrémité. Une telle configuration de métallisation va permettre notamment comme on va le voir maintenant de respecter des règles de dessin vis-à-vis des vias V0. Plus précisément, les régions de source et de drain des transistors de la première région RG1 comportent des contacts de source/drain, ici des portions linéaires rectangulaires, ZS1, ZS2, ZS3, ZS4. Ces contacts sont électriquement couplés aux zones de source et de drain également par l'intermédiaire de parties siliciurées situées à la surface de ces zones de source et de drain. Ces contacts ZSi sont reliés à des lignes métalliques du premier niveau de métallisation Ml par l'intermédiaire de vias V0. Dans l'exemple illustré sur les figures 1 et 2, le contact de source/drain ZS2 est relié à un rail d'alimentation par l'intermédiaire notamment d'un via V02. Par ailleurs, le contact de source/drain ZS1 est relié à une ligne métallique du niveau de métallisation Ml par l'intermédiaire d'un via VO1. Et, le décrochement latéral entre la partie d'extrémité droite RL 1 a et la partie de liaison RL 1 b de l'ensemble de rails d'alimentation RL 1 permet de conserver une distance suffisante entre les deux vias V01 et V02, ce qui permet de respecter la distance minimale requise par les règles de dessin entre deux vias V0, typiquement égale à 127 nanométres dans la technologie CMOS 20 nanométres. Par ailleurs, le positionnement des parties d'extrémité RLla, latéralement décalées par rapport à la partie de liaison RLlb, permet de positionner ces parties d'extrémité à une distance choisie par rapport aux bords de la cellule, qui est une distance standardisée permettant, comme on le verra plus en détail ci après, à deux cellules adjacentes, de venir en contact mutuel par l'intermédiaire de leurs ensembles de rails d'alimentation respectifs. Le deuxième ensemble de rails d'alimentation RL2 peut également présenter, comme illustré sur la figure 1 et sur la figure 2, des parties d'extrémité RL2a alignées et latéralement décalées par rapport à une partie de liaison RL2b. Cela étant, une telle configuration n'est pas indispensable si la configuration des contacts de source/drain des zones actives de la deuxième région RG2 permet un respect des règles de dessin au niveau des vias V0. Une cellule précaractérisée (« standard cell ») du type de celle qui vient d'être décrite en référence aux figures 1 et 2, peut être stockée dans une bibliothèque de cellules et être utilisée pour la réalisation de circuits intégrés. Et, à titre d'exemple, une telle cellule peut être une cellule d'entrée/sortie. Ces cellules d'entrée/sortie peuvent être, comme illustré sur la figure 3, disposées dans un anneau R entourant le coeur CR du circuit intégré, qui peut comporter des composants classiques tels que par exemple un processeur. Et, de façon à assurer la continuité électrique des rails d'alimentation, deux cellules adjacentes CEL 1, CEL2 viennent en contact mutuel, par l'intermédiaire des parties d'extrémité RLla et RL2a, de leur ensemble respectif de rails d'alimentation RL1 et RL2. L'invention n'est pas limitée aux modes de réalisation qui viennent d'être décrits mais en embrasse toutes les variantes. Ainsi, même si quatre lignes de grille ont été représentées sur la cellule, l'invention s'applique à toute cellule précaractérisée comportant au moins deux lignes de grille. Par ailleurs, même si la première région RG1 a été représentée à titre d'exemple sur la partie haute des figures 1 et 2, et la deuxième région RG2 sur la partie basse RG2, la première région aurait pu être désignée comme étant la région basse et la deuxième région comme étant la région haute. De même, les premiers contacts de grilles auraient pu se situer entre la région basse et l'extrémité correspondante de la cellule. REVENDICATIONS1. Cellule précaractérisée, comprenant plusieurs lignes électriquement conductrices parallèles (LGi) s'étendant au dessus des première et deuxième régions (RG1, RG2) contenant des zones semiconductrices, et des contacts de lignes électriquement conducteurs (ZCi) électriquement couplés auxdites lignes, caractérisée en ce que la cellule (CEL) est réalisée dans une technologie CMOS inférieure à 28 nanométres et les contacts de lignes (ZCi) comprennent un premier groupe d'au moins un premier contact de ligne (ZC1, ZC3) disposé entre la première région (RG1) et l'extrémité correspondante (BS1) de la cellule et un deuxième groupe d'au moins un deuxième contact de ligne (ZC2, ZC4) disposé entre la première région (RG1) et la deuxième région (RG2), deux lignes adjacentes (LG1, LG2) étant respectivement couplées à un premier contact de ligne (ZC1) et à un deuxième contact de ligne (ZC2). 2. Cellule selon la revendication 1, comprenant en outre un premier ensemble de rails d'alimentation (RL 1) s'étendant perpendiculairement auxdites lignes au-dessus de ladite première région et desdites lignes, et un deuxième ensemble de rails d'alimentation (RL2) s'étendant perpendiculairement auxdites lignes au-dessus desdites lignes. 3. Cellule selon la revendication 2, dans laquelle le premier ensemble de rails d'alimentation (RL1) comporte deux parties d'extrémités alignées (RL 1 a) et une partie de liaison (RL lb) entre les deux parties d'extrémités, sensiblement parallèle auxdites parties d'extrémités et désalignée par rapport auxdites parties d'extrémités. 4. Cellule selon la revendication 2 ou 3, dans laquelle le deuxième ensemble de rails d'alimentation (RL2) s'étend au-dessus de la deuxième région. 5. Cellule selon la revendication 4, dans laquelle le deuxième ensemble de rails d'alimentation (RL2) comporte deux parties d'extrémités alignées (RL2a) et une partie de liaison (RL2b) entre lesdeux parties d'extrémités, sensiblement parallèle auxdites parties d'extrémités et désalignée par rapport auxdites parties d'extrémités. 6. Cellule selon l'une des revendications précédentes, dans laquelle les zones semiconductrices de la première région (RG1) forment des zones de source et de drain de plusieurs premiers transistors, les zones semiconductrices de la deuxième région (RG2) forment des zones de source et de drain de plusieurs deuxièmes transistors, lesdites lignes forment des lignes de grilles, et les contacts de lignes forment des contacts de grilles. 7. Cellule selon l'une des revendications précédentes, réalisée dans une technologie CMOS inférieure ou égale à 20 nanométres. 8. Cellule selon l'une des revendications précédentes, dans laquelle la distance (dl) entre la première région (RG1) et l'extrémité correspondante (BS1) de la cellule est plus grande que la distance (d5) entre la deuxième région (RG2) et l'autre extrémité correspondante (BS2) de la cellule. 9. Cellule selon l'une des revendications précédentes, dans laquelle les deux régions (RG1, RG2) sont situées à des distances différentes de l'axe médian (Ax) de la cellule perpendiculaire auxdites lignes. 10. Circuit intégré, comportant plusieurs cellules précaractérisées (CEL1, CEL2) selon l'une des revendications 1 à 9. 11. Circuit intégré selon la revendication 10, dans lequel le premier ensemble de rails d'alimentation (RU) et le deuxième ensemble de rails d'alimentation (RL2) d'une cellule (CEL1) étant respectivement en contact avec le premier ensemble de rails d'alimentation (RU) et le deuxième ensemble de rails d'alimentation (RL2) d'une cellule adjacente (CEL2).