FR 2980636 A1 20130329 FR 1158451 A 20110922 B11-2417FR 1 PROTECTION D'UN DISPOSITIF ELECTRONIQUE CONTRE UNE ATTAQUE LASER EN FACE ARRIERE, ET SUPPORT SEMICONDUCTEUR CORRESPONDANT L'invention concerne, de façon générale, les circuits électroniques, et plus particulièrement la protection d'un circuit intégré sécuritaire contre une attaque par injection de faute. L 'invention s'applique avantageusement mais non limitativement aux cartes à puce et à la protection des données confidentielles qu'elles contiennent. Parmi les attaques possibles effectuées par des fraudeurs pour extraire des données confidentielles d'une mémoire d'un circuit intégré, par exemple une mémoire protégée d'une carte à puce, on peut citer des attaques dites par injection de faute (DFA ou « Differential Fault Analysis ») qui prévoient de perturber le fonctionnement et/ou le contenu de la mémoire, ou encore de modifier le fonctionnement logique du circuit, par exemple au moyen d'un rayonnement (laser, infrarouge, rayons X, etc.). Un tel rayonnement peut être émis à travers la face avant de la puce. Pour se protéger d'une telle attaque, on équipe généralement la face avant de la puce d'un réseau métallique particulièrement dense formant un écran de protection et destiné à absorber la majeure partie de l'énergie du faisceau laser. Par ailleurs ce réseau est relié électriquement à certains composants du circuit intégré ce qui permet d'en contrôler régulièrement l'intégrité, pour le cas où l'attaquant essaierait de supprimer au moins une partie de ce réseau. Un tel rayonnement peut aussi être émis à travers la face arrière de la puce. Il est donc particulièrement utile de chercher à protéger le circuit électronique contre une attaque laser face arrière. Un rempart contre une telle attaque consiste à utiliser des substrats du type silicium sur isolant, connus par l'homme du métier par l'acronyme anglosaxon « SOI » (Silicon On Insulator). Plus précisément, un tel support semiconducteur comprend une région isolante disposée entre un premier substrat semiconducteur, généralement une couche assez fine, destinée à recevoir le circuit intégré, et un deuxième substrat semiconducteur. La région isolante est généralement formée d'oxyde de silicium. Cette couche d'oxyde peut dans certains cas atténuer le rayonnement et le diffracter, rendant ainsi le parasitage laser plus difficile. Selon un mode de réalisation et de mise en oeuvre, il est prévu de rendre encore plus difficile une attaque d'un circuit électronique monté sur substrat SOI par un rayonnement, par exemple un rayonnement laser, face arrière, c'est-à-dire à travers le deuxième substrat semiconducteur. Selon un aspect, il est proposé un procédé de protection contre une attaque face arrière à l'aide d'un rayonnement d'au moins un circuit intégré réalisé dans et sur un premier substrat semiconducteur d'un support semiconducteur du type silicium sur isolant, comprenant une région isolante disposée entre le premier substrat semiconducteur et un deuxième substrat semiconducteur. Selon une caractéristique générale de cet aspect, on réalise dans le deuxième substrat semiconducteur, avant la réalisation du ou des circuits intégrés, au moins une couche enterrée comportant au moins un siliciure de métal. Ainsi cette couche enterrée forme une barrière métallique contre les attaques laser face arrière. Le fait de la réaliser dans le support semiconducteur avant la réalisation des composants du circuit intégré permet de la positionner à une profondeur désirée dans le deuxième substrat semiconducteur, par exemple au plus près de la région isolante du support de type SOI et donc au plus près du ou des circuits intégrés, et ce sans risque de perturber la réalisation du ou des circuits intégrés tout en autorisant en fin de procédé de réalisation des circuits intégrés sur le support (plaquette semiconductrice ou « wafer » en langue anglaise) un amincissement de la plaquette par exemple jusqu'à 140 microns et moins avant découpage de la plaquette. Selon un mode de mise en oeuvre, la réalisation de ladite au moins une couche enterrée comprend une implantation d'atomes métalliques dans le deuxième substrat et une formation du siliciure de métal lors de la solidarisation à chaud du deuxième substrat et de la région isolante solidaire du premier substrat. Ainsi il n'est pas nécessaire de prévoir un recuit de diffusion spécifique pour former le siliciure de métal à partir des atomes métalliques implantés dans le silicium. Le traitement thermique permettant de solidariser le deuxième substrat et la région isolante (couche d'oxyde de silicium par exemple) solidaire du premier substrat, permet également de former le siliciure de métal. Par ailleurs l'étape d'implantation des atomes métalliques permet non seulement d'ajuster aisément la profondeur de la couche enterrée mais également de réaliser aisément toute forme désirée pour cette couche. Ainsi on peut réaliser ladite au moins une couche enterrée au voisinage de la région isolante, ce qui rend plus difficile toute tentative d'atteinte à l'intégrité de cette couche, par exemple par abrasion de la face arrière, et en particulier sous la forme d'au moins un serpentin, ce qui rend plus difficile l'attaque par le faisceau laser. Le siliciure de métal est avantageusement choisi de façon à être thermiquement stable jusqu'à une température limite supérieure ou égale à la température maximale d'une étape de fabrication du circuit intégré, typiquement des étapes de recuit. Cette température limite dépend des caractéristiques technologiques du procédé de fabrication du circuit intégré utilisé. Ainsi actuellement, les recuits thermiques utilisés lors de la fabrication des composants du circuit intégré peuvent être effectués à des températures pouvant atteindre environ 900°C à 1000°C. Dans ce cas on peut par exemple utiliser du siliciure de cobalt (CoSi2). Cela étant d'autres siliciures de métal sont possibles comme par exemple WSi2, MoSi2, TaSi2, etc... En présence de technologies de fabrication utilisant des recuits à plus basse température, on peut utiliser par exemple NiSi ou PtSi. Cela étant il a été observé qu'un siliciure de métal enterré présente une stabilité thermique jusqu'à une température plus élevée que le même siliciure de métal formé classiquement sur la surface d'un substrat de silicium. Selon un autre aspect, il est proposé un support semiconducteur pour circuit intégré, du type silicium sur isolant, comprenant une région isolante disposée entre un premier substrat semiconducteur destiné à recevoir le circuit intégré et un deuxième substrat semiconducteur. Selon une caractéristique générale de cet aspect, le deuxième substrat semiconducteur contient au moins une couche enterrée comportant au moins un siliciure de métal. Au moins une partie de cette couche enterrée peut être avantageusement située au voisinage de la région isolante, et former par exemple au moins un serpentin. Selon un autre aspect, il est proposé un dispositif électronique, comprenant un circuit intégré supporté par le premier substrat semiconducteur du support semiconducteur tel que défini ci-avant. Selon un mode de réalisation le dispositif comprend en outre au moins deux tranchées profondes électriquement conductrices respectivement connectées entre deux endroits différents de ladite au moins une couche enterrée et le circuit intégré et des moyens de contrôle connectés auxdites tranchées profondes et configurés pour contrôler l'intégrité de ladite au moins une région semiconductrice. Ainsi, dans le cas d'une abrasion de la face arrière, visant à supprimer tout ou partie de cette couche enterrée avant d'effectuer l'attaque laser, son intégrité pourra être vérifiée par les moyens de contrôle, par exemple en mesurant la résistance de la région semiconductrice ou bien en mesurant des effets capacitifs entre des parties de la couche enterrée de façon à détecter d'éventuels pontages entre deux morceaux de la couche enterrée que l'on aurait découpée avant de rebrancher le circuit. Une fois l'attaque détectée, de nombreuses solutions existent selon les applications pour soit bloquer le composant, soit interdire la lecture des données sensibles, soit réinitialiser le composant, ... Selon un autre aspect, il est proposé une carte à puce incorporant un dispositif électronique tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 3 illustrent schématiquement différents modes de réalisation d'un support semiconducteur et d'un dispositif selon l'invention, et, - la figure 4 illustre schématiquement un exemple d'obtention d'un support semiconducteur selon l'invention. Sur la figure 1, la référence 1 désigne un dispositif électronique comprenant un circuit intégré CI réalisé dans et sur un support semiconducteur SP du type silicium sur isolant (SOI). Le circuit intégré est par exemple tout ou partie d'un microprocesseur d'une carte à puce CP. Le support semiconducteur SP comprend une région isolante 4, typiquement en dioxyde de silicium, disposée entre un premier substrat semiconduteur 2, généralement une couche mince de silicium destinée à recevoir le circuit intégré CI, et un deuxième substrat semiconducteur 3, par exemple du silicium. Le circuit intégré CI comporte de façon classique des composants, par exemple des transistors T, réalisés dans et sur le substrat 2. Cette partie du circuit intégré est connue par l'homme du métier sous l'acronyme anglo-saxon FEOL (Front End of Lines). Le circuit intégré comprend également une partie d'interconnexion PTX, également connue par l'homme du métier sous l'acronyme anglosaxon BEOL (« Back End Of Lines »). La partie d'interconnexion sert à interconnecter les différents composants entre eux et comporte, de façon classique, des pistes métalliques réalisées au sein de différents niveaux de métallisation Mi du circuit intégré, ces pistes métalliques étant, pour certaines d'entre elles, reliées par des vias entre les niveaux de métallisation. Le deuxième substrat semiconducteur 3 comprend ici, comme illustré sur la figure 1 au moins une couche enterrée 5 comportant au moins un siliciure de métal, ici du siliciure de cobalt CoSi2. Cette couche enterrée est ici disposée au voisinage inférieur de la région isolante, par exemple à une distance comprise entre 50 nm et 500 nm. La disposition de la couche enterrée au voisinage de la région isolante permet à cette couche d'être au plus près du circuit intégré et donc de prévoir aisément un amincissement ultra fin des plaquettes semiconductrices avant découpe. Bien que cette couche enterrée puisse prendre toute forme possible, il est particulièrement avantageux, en particulier lorsqu'elle doit être connectée au circuit intégré pour permettre une vérification de son intégrité, qu'elle puisse prendre une forme permettant d'interrompre la circulation du courant qui la traverse lorsqu'elle est endommagée. A cet égard, on peut prévoir de réaliser cette couche enterrée sous la forme d'un serpentin 5 (figure 2) relativement serré. Ainsi, en cas d'abrasion de la face arrière FAR du substrat, pour atteindre cette couche enterrée, une rupture de cette dernière entre les deux tranchées électriquement conductrices TR1 et TR2 entrainera une interruption du courant la traversant ce qui permettra une détection de cette tentative d'attaque. Comme illustré sur la figure 1, le circuit intégré CI comporte ici en face avant un écran métallique ECR1 connecté à des moyens de contrôle situés dans la partie FEOL du circuit intégré et configurés pour effectuer une vérification de son intégrité, par exemple en détectant une interruption de courant dans cet écran ECR1. L'écran ECR1 est relié à la partie FEOL du circuit intégré par l'intermédiaire de la partie d'interconnexion PTX (BEOL). Il est particulièrement intéressant, comme illustré sur la figure 1, de relier la couche enterrée 5 à des pistes métalliques de la partie de l'interconnexion PTX de façon à pouvoir relier électriquement cette couche enterrée à l'écran ECR1. De ce fait, les moyens qui permettent de vérifier l'intégrité de l'écran ECR1 pourront également être utilisés pour vérifier l'intégrité de la couche enterrée 5. C'est la raison pour laquelle les tranchées électriquement conductrices TR1 et TR2 sont avantageusement en contact avec deux emplacements différents de la couche enterrée 5. Une telle tranchée électriquement conductrice TR est illustrée plus en détail sur la figure 3. Un exemple de réalisation est le suivant. On réalise tout d'abord dans le substrat 2 une tranchée TRa peu profonde (du type de celle utilisée pour les tranchées d'isolation peu profonde connue par l'homme du métier sous l'acronyme anglo-saxon STI (Shallow Trench Isolation)) puis on poursuit l'opération de gravure de façon tout à fait classique et connue en soi, de façon à réaliser une tranchée profonde TRb qui traverse le substrat 2, la couche isolante enterrée 4, le substrat 3 pour s'arrêter sur la couche enterrée 5. On fait croître ensuite sur les bords de la tranchée TRa et de la tranchée TRb une couche isolante 51, par exemple du dioxyde de silicium. Puis, on procède à une sur-gravure SG du fond de la tranchée TRb de façon à éliminer la couche isolante 51 au fond de la tranchée TRb pour permettre la prise de contact électrique ultérieure avec la couche enterrée 5. Une telle sur-gravure SG est par exemple une gravure sèche fortement anisotrope permettant l'élimination de l'oxyde au fond de la tranchée tout en laissant cet oxyde 51 sur les bords de la tranchée TR. Puis, on remplit le reste des tranchées TRa et TRb avec un matériau conducteur, par exemple du polysilicium fortement dopé 50, qui vient contacter la couche enterrée 5. On procède ensuite, après comblement de la tranchée TRa par du dioxyde de silicium, à la réalisation classique d'un contact CT permettant d'établir une liaison électrique entre le polysilicium 50 et une piste métallique de la partie d'interconnexion PTX. On va maintenant décrire de façon plus détaillée un exemple de réalisation d'un support semiconducteur SP selon l'invention en se référant plus particulièrement à la figure 4. On peut par exemple utiliser en partie le procédé connu sous la marque « Smartcut ». Plus précisément, une plaquette de silicium A est oxydée sur toutes ces faces de façon à former sur celles-ci du dioxyde de silicium 4. Puis, on procède à une implantation ionique IMP1 dans cette plaque A, de façon à former une ligne de rupture LC. Par ailleurs, on implante dans une autre plaquette semiconductrice B des atomes métalliques, par exemple des atomes de cobalt (implantation IMP2). On obtient donc une zone implantée LIM à l'intérieur de la plaque semiconductrice B. Puis, on retourne la plaquette A oxydée et implantée et on la colle sur la plaque semiconductrice B implantée. Cette opération de collage RC s'effectue à haute température et permet également de former en même temps le siliciure de métal, en l'espèce ici le siliciure de cobalt. La formation d'une telle couche enterrée de siliciure de cobalt est déjà bien connue en soi par l'homme du métier. Celui-ci pourra se référer en particulier à l'article de Karen Maex et autres intitulé « Formation of ultra-thin buried CoSi2 layers by ion implantation in (100) Si », Applied Surface Science 53 (1991) 273-277 ou bien à l'article de Wu et autres intitulé : « Formation of buried CoSi2 layers by ion implantation and their stability at high temperatures » Applied Surfaces Sciences 38 (1989) 217-224. Ces deux articles ont montré la faisabilité de la réalisation d'une telle couche ainsi que sa stabilité à haute température. Le fait de réaliser la couche enterrée par implantation d'atomes métalliques permet non seulement d'ajuster aisément la profondeur de la couche enterrée dans le substrat 3, mais également de réaliser aisément toute forme voulue pour cette couche enterrée. Puis, comme illustré sur la partie basse de la figure 4, on coupe la plaquette initiale A selon la ligne de rupture LC de façon à obtenir le support semiconducteur SP. Il convient de noter ici que la couche enterrée de siliciure de métal est ainsi réalisée avant la réalisation de la partie FEOL et de la partie BEOL du circuit intégré ce qui ne perturbe pas ces étapes de réalisation. En outre, la présence de la couche isolante 4 du substrat SOI permet d'éviter toute contamination du circuit intégré par les constituants de la couche enterrée 5. Après réalisation des différents circuits intégrés dans et sur ce support, on procède en général à un amincissement du support avant une découpe permettant d'individualiser les différentes puces. REVENDICATIONS1. Support semiconducteur pour circuit intégré du type silicium sur isolant, comprenant une région isolante (4) disposée entre un premier substrat semiconducteur (2) destiné à recevoir au moins un circuit intégré et un deuxième substrat semiconducteur (3), caractérisé en ce que le deuxième substrat semiconducteur (3) contient au moins une couche enterrée (5) comportant au moins un siliciure de métal. 2. Support selon la revendication 1, dans lequel le siliciure de métal est thermiquement stable jusqu'à une température limite supérieure ou égale à la température maximale d'une étape de fabrication du circuit intégré. 3. Support selon la revendication 1 ou 2, dans lequel le siliciure de métal est du siliciure de cobalt. 4. Support selon l'une des revendications précédentes, dans lequel ladite au moins une couche enterrée (5) est située au voisinage de la région isolante (4). 5. Support selon l'une des revendications précédentes, dans lequel ladite au moins une région couche enterrée (5) forme au moins un serpentin. 6. Dispositif électronique, comprenant au moins un circuit intégré (CI) supporté par le premier substrat semiconducteur (2) du support semiconducteur (SP) selon l'une des revendications 1 à 5. 7. Dispositif selon la revendication 6, comprenant en outre au moins deux tranchées profondes (TR1, TR2) électriquement conductrices respectivement connectées entre deux endroits différents de ladite au moins une couche enterrée et le circuit intégré et des moyens de contrôle connectés auxdites tranchées profondes et configurés pour contrôler l'intégrité de ladite au moins une région semiconductrice. 8. Dispositif selon la revendication 6 ou 7, comprenant en outre un écran de protection métallique (ECR1) en face avant, électriquement connecté à ladite couche enterrée. 9. Carte à puce, comprenant un dispositif (1) selon la revendication 6, 7, ou 8. 10. Procédé de protection contre une attaque face arrière à l'aide d'un rayonnement d'au moins un circuit intégré réalisé dans et sur un premier substrat semiconducteur d'un support semiconducteur du type silicium sur isolant, comprenant une région isolante (4) disposée entre le premier substrat semiconducteur (2) et un deuxième substrat semiconducteur (3), caractérisé en ce qu'on réalise dans le deuxième substrat semiconducteur, avant la réalisation du ou des circuits intégrés, au moins une couche enterrée (5) comportant au moins un siliciure de métal. 11. Procédé selon la revendication 10, dans lequel la réalisation de ladite au moins une couche enterrée comprend une implantation (IMP2) d'atomes métalliques dans le deuxième substrat et une formation du siliciure de métal lors de la solidarisation à chaud (RC) du deuxième substrat et de la région isolante solidaire du premier substrat. 12. Procédé selon la revendication 10 ou 11, dans lequel le siliciure de métal est thermiquement stable jusqu'à une température limite supérieure ou égale à la température maximale d'une étape de fabrication du circuit intégré. 13. Procédé selon l'une des revendications 10 à 12, dans lequel le siliciure de métal est du siliciure de cobalt. 14. Procédé selon l'une des revendications 10 à 13, dans lequel on réalise ladite au moins une couche enterrée (5) est située au voisinage de la région isolante (4). 15. Procédé selon l'une des revendications 10 à 14, dans lequel on réalise ladite au moins une région couche enterrée (5) sous la forme d'au moins un serpentin.