FR 2986904 A1 20130816 FR 1251362 A 20120214 B11537 - 11-GR3-1122 1 SYSTÈME D'ASSEMBLAGE DE PUCES Domaine de l'invention La présente invention concerne le domaine des circuits intégrés à intégration tridimensionnelle. En effet, pour augmenter le niveau d'intégration des composants semiconducteurs, on tend à réaliser des circuits intégrés constitués d'une superposition de puces. Etat de la technique La figure 1 représente très schématiquement l'assemblage tridimensionnel de composants semiconducteurs. Sur un premier élément semiconducteur (puce ou tranche) Wl est monté un deuxième élément semiconducteur W2 (une tranche ou une ou plusieurs deuxièmes puces semiconductrices). Les faces en regard de chacun des éléments semiconducteurs Wl, W2 sont revêtues d'une structure d'interconnexion, respectivement Il, 12. Chacune des structures d'interconnexion Il, 12 comprend un certain nombre de niveaux de métallisation, respectivement Mil, Mi2. De façon classique, ces divers niveaux d'interconnexion sont noyés dans un isolant et sont reliés les uns aux autres par des vias de façon à ramener un contact entre des zones choisies de chacun des éléments semiconducteurs avec des plots de cuivre Pil, Pi2 formés sur la couche la plus externe de chacun des niveaux d'interconnexion Il, 12. B11537 - 11-GR3-1122 2 Il faut alors interconnecter des plots en regard Pil et Pi2 de chacun des éléments semiconducteurs Wl, W2. Cette connexion entre les plots peut être réalisée par de nombreux moyens, par exemple par des billes ou piliers conducteurs, chaque bille ou pilier étant soudé à deux plots en regard. Une autre technique qui s'est développée pour réaliser cette interconnexion entre les plots en regard consiste à polir très soigneusement les faces en regard des deux éléments semiconducteurs Wl, W2 et à appliquer directement les deux surfaces en regard l'une contre l'autre. Un recuit est ensuite effectué, par exemple réalisé à des températures de l'ordre de 300 à 400°C. Il en résulte que, sans aucun apport de matériau extérieur (bille, pilier, soudure...), on obtient une liaison entre les surfaces en regard. L'adhésion entre les surfaces de cuivre des plots en regard Pil et Pi2 résulte du recuit, tandis que les surfaces isolantes en regard adhèrent par collage moléculaire. La figure 2 est une vue agrandie représentant seulement les plots en regard Pil et Pi2. Dans une technologie classique, l'isolant 10, 11 dans lequel sont formés ces plots est de l'oxyde de silicium (SiO2) et les plots Pil et Pi2 sont en cuivre. Pour assurer la formation des plots de cuivre, de façon classique, on ouvre des cavités dans la couche isolante 10, 11 de chacun des éléments en regard, on revêt la structure d'une couche barrière à la diffusion du cuivre 12, 13, couram- ment du Ti, du TiN, du Ta ou du TaN, ou une association de ces matériaux, ainsi que d'une couche d'accrochage en cuivre (non représentée) et on procède à un dépôt électrolytique de cuivre puis à un polissage mécanochimique pour obtenir une face externe plane, les couches barrière et d'accrochage étant éliminées en surface. On a en outre représenté en figure 2 que chacun des plots est relié par un via 14, 15 à un niveau de métallisation inférieur non représenté. Cette technique d'assemblage direct par collage cuivre-cuivre, SiO2-SiO2, a donné des résultats B11537 - 11-GR3-1122 3 satisfaisants et s'avère particulièrement fiable en ce qui concerne le collage et simple à mettre en oeuvre. Toutefois, comme l'illustre la figure 3, ce type d'assemblage présente un inconvénient dans le cas où il y a un désalignement entre les plots en regard Pil et Pi2 au moment de l'assemblage, ce qui est en pratique difficilement évitable. En ce cas, une partie du cuivre d'un plot Pil, Pi2 se trouve au contact de la couche isolante de l'élément opposé. On constate alors des défauts de fiabilité des composants obtenus au cours de leur durée de vie. Ce défaut est attribué au fait que lors du fonctionnement du composant, alors qu'il est soumis à des élévations de température, le cuivre des plots peut diffuser dans l'oxyde de silicium en regard et, de là, vers la surface semiconductrice des éléments semiconducteurs en regard, ce qui détériore le fonctionnement des composants électroniques formés dans ces éléments. Ainsi, il existe un besoin pour améliorer les procédures d'assemblage de tranches semiconductrices tout en conservant les avantages du montage simple et direct décrit précédemment. Résumé de l'invention Pour satisfaire à ce besoin, un mode de réalisation de la présente invention prévoit un assemblage de puces/tranches semiconductrices dans lequel les faces accolées des deux puces/tranches comprennent une couche isolante dans laquelle sont insérés des plots de cuivre en regard. La couche isolante est en un matériau choisi dans le groupe comprenant du nitrure de silicium et du nitro-carbure de silicium. Selon un mode de réalisation de la présente invention, les faces en regard des plots de cuivre sont nitru-siliciurées. Selon un mode de réalisation de la présente invention, les faces en regard des plots de cuivre sont revêtues de CoWP. Selon un mode de réalisation de la présente invention, les plots sont régulièrement répartis sur chacune des puces/tranches, au moins certains des plots étant non connectés 35 électriquement. B11537 - 11-GR3-1122 4 Selon un mode de réalisation de la présente invention, plusieurs premières puces sont associées à une même deuxième puce. Selon un mode de réalisation de la présente invention, 5 la deuxième puce fait partie d'une tranche semiconductrice comportant un ensemble de deuxièmes puces. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 10 de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, représente deux éléments semiconducteurs en regard ; la figure 2, décrite précédemment, représente la 15 partie externe de deux éléments semiconducteurs en regard ; la figure 3, décrite précédemment, représente la partie externe de deux éléments semiconducteurs en regard ; la figure 4 représente un mode de réalisation des parties externes en regard de deux éléments semiconducteurs ; 20 la figure 5 représente un autre mode de réalisation des parties externes en regard de deux éléments semiconducteurs ; la figure 6 représente un autre mode de réalisation des parties externes en regard de deux éléments semi25 conducteurs ; et la figure 7 représente un autre mode de réalisation des parties externes en regard de deux éléments semiconducteurs. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 30 plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 4 représente les faces externes d'un assem35 blage selon la présente invention. On retrouve les mêmes plots B11537 - 11-GR3-1122 Pil, Pi2 que ceux décrits et représentés en relation avec les figures 2 et 3. Toutefois, au lieu que ces plots soient formés dans une couche 10, 11 d'oxyde de silicium, ils sont maintenant for- 5 més dans une couche isolante 20, 21 en un matériau présentant, d'une part, comme l'oxyde de silicium, l'avantage que les deux surfaces polies en regard adhèrent par collage moléculaire, et, d'autre part, l'avantage que le cuivre n'est pas susceptible d'y diffuser. Un exemple préféré d'un tel matériau est du nitrure de silicium (Si3N4). Le matériau de la couche 20, 21 est, ou bien, le même matériau que celui de l'ensemble isolant séparant les niveaux de métal Mil, Mi2, ou bien, seulement une couche supérieure dans laquelle sont formés les plots Pil, Pi2. La figure 5 représente une variante de l'assemblage de la figure 4 dans laquelle la couche isolante 20, 21, en un matériau présentant, d'une part, comme l'oxyde de silicium, l'avantage que les deux surfaces polies en regard adhèrent par collage moléculaire, et, d'autre part, l'avantage que le cuivre n'est pas susceptible d'y diffuser, est une couche très mince, moins épaisse que l'épaisseur des plots de cuivre. Cette variante pourra correspondre au cas où les couches 20, 21 sont des couches de nitro-carbure de silicium, SiCN. La figure 6 représente une autre variante de l'assem- blage de la figure 4. De mêmes éléments sont désignés par de mêmes références en figures 4, 5 et 6. Dans ce mode de réalisation, une mince couche barrière 22, 23 d'un nitru-siliciure de cuivre CuSiN auto-positionnée sur la surface externe des plots de cuivre est formée en réalisant successivement ou simultané- ment une siliciuration et une nitruration de la surface externe du cuivre. La couche de nitru-siliciure de cuivre 22, 23 sert de barrière à l'exodiffusion du cuivre. Ceci contribue à améliorer le résultat déjà obtenu par la prévision d'une couche isolante en SiN. B11537 - 11-GR3-1122 6 D'autres types de couches barrières pourront être utilisés, par exemple une couche de CoWP. On notera aussi, que l'on pourra prévoir uniquement la présence de la couche barrière 22, 23 alors que la couche isolante ne constitue pas une barrière à la diffusion du cuivre et est par exemple, comme cela est classique, une couche d'oxyde de silicium. La figure 7 représente une autre variante de l'assemblage de la figure 4. De mêmes éléments sont désignés par de mêmes références en figures 4 à 7. Dans ce mode de réalisation, une mince couche barrière 22, 23 d'un nitru-siliciure de cuivre CuSiN est formée à la surface des plots de cuivre comme dans le mode de réalisation de la figure 6 et une mince couche barrière 22, 23 d'un nitro-carbure de silicium SiCN est formée à la surface d'une couche de SiO2 comme dans le mode de réalisation de la figure 5. A titre d'exemple dimensionnel, on notera que chacun des plots de cuivre peut avoir des dimensions latérales de 3 à 5 micromètres et une épaisseur de 0,5 à 1 micromètre, l'espacement 20 entre les plots de cuivre étant du même ordre de grandeur. Par ailleurs, on a représenté dans les figures 4 et 5 que chaque plot de cuivre est connecté à un via 14, 15 destiné à le relier à des éléments d'au moins un des niveaux de métallisation inférieurs. 25 En pratique, les plots de cuivre connectés ne seront pas nécessairement disposés régulièrement sur toute la surface des éléments en regard. Toutefois, les inventeurs ont constaté que l'on obtient une meilleure adhérence entre les deux éléments assemblés quand les plots de cuivre sont régulièrement répartis. 30 Ainsi, on prévoira sur chacune des faces en regard des deux éléments, des plots de cuivre régulièrement répartis, certains de ces plots étant des plots "fantômes", non connectés à des niveaux de métal inférieurs. REVENDICATIONS1. Assemblage de puces/tranches semiconductrices dans lequel les faces accolées des deux puces/tranches (W1, W2) comprennent une couche isolante (20, 21) dans laquelle sont insérés des plots de cuivre en regard (Pil, Pi2), caractérisé en ce que la couche isolante est en un matériau choisi dans le groupe comprenant du nitrure de silicium et du nitro-carbure de silicium. 2. Assemblage de puces/tranches semiconductrices selon la revendication 1, dans lequel les faces en regard des plots de cuivre (Pil, Pi2) sont nitru-siliciurées (22, 23). 3. Assemblage de puces/tranches semiconductrices selon la revendication 1, dans lequel les faces en regard des plots de cuivre (Pil, Pi2) sont revêtues de CoWP. 4. Assemblage de puces/tranches semiconductrices selon 15 l'une quelconque des revendications 1 à 3, dans lequel les plots sont régulièrement répartis sur chacune des puces/tranches, au moins certains des plots étant non connectés électriquement. 5. Assemblage selon l'une quelconque des revendications 1 à 4, dans lequel plusieurs premières puces sont 20 associées à une même deuxième puce. 6. Assemblage selon la revendication 5, dans lequel la deuxième puce fait partie d'une tranche semiconductrice comportant un ensemble de deuxièmes puces.