FR 2967810 A1 20120525 FR 1004497 A 20101118 PROCEDE DE FABRICATION D'UN CIRCUIT INTEGRE PROTEGE CONTRE L'INGENIERIE INVERSE La présente invention concerne un procédé de fabrication d'un circuit intégré sur une microplaquette de semi-conducteur. En particulier, l'invention concerne un procédé comprenant des étapes consistant à concevoir une architecture d'un circuit intégré comprenant au moins une première et une seconde cellules standards mettant en oeuvre une même fonction de base, concevoir une topographie de circuit intégré correspondant à l'architecture du circuit intégré, et fabriquer le circuit intégré selon la topographie du circuit intégré. Diverses techniques sont connues pour concevoir et fabriquer des circuits intégrés. La technique la plus généralement utilisée dans l'industrie est basée sur un concept de cellule. Selon cette technique un circuit intégré est vu comme une combinaison de "cellules standards", comprenant typiquement un ou plusieurs transistors, chacun mettant en ouvre une fonction de base. Une cellule standard peut être une porte logique, une cellule mémoire, ou peut mettre en oeuvre une fonction plus complexe (bascule, sommateur, multiplexeur, etc.). En général, une cellule standard comprend les informations suivantes : une description fonctionnelle de la fonction de base (telle qu'une table de vérité), une "netlist" (liste d'interconnexions de transistors) détaillant les entrées, les sorties de cellules, et les connexions entre transistors, et une vue topographique ou "topographie" en deux dimensions de la cellule telle qu'elle sera fabriquée. La topographie d'une cellule standard comprend une pluralité de polygones de différents matériaux (silicium dopé, silicium polycristallin, métal, etc.) situés sur différents niveaux et les interconnexions entre eux. Le fonctionnement de la cellule est défini par l'agencement relatif des polygones et leurs interactions. Une telle topographie de cellule est conçue de telle sorte que la cellule peut être fabriquée de façon fiable tout en répondant aux exigences de performance telles que la taille et la vitesse. Les règles d'implantation définissent typiquement les dimensions minimales des polygones et les espacements entre les polygones sur un même niveau, ainsi que le chevauchement entre les polygones situés sur différents niveaux (correspondant à l'épaisseur d'une couche diélectrique séparant les polygones agencés sur différents niveaux). Un ensemble de règles d'implantation est généralement spécifique à un processus de fabrication de semi-conducteurs déterminé. Une fois qu'une cellule standard a été conçue, elle est stockée dans une bibliothèque de cellules. Pour une fonction de base donnée, la bibliothèque peut comprendre deux ou plusieurs topographies de cellule standard, chacune optimisée pour différents paramètres tels que la surface, la consommation électrique et la vitesse. Par conséquent, lorsqu'une architecture de circuit intégré a été conçue, la topographie de circuit intégré correspondante est ensuite générée en sélectionnant depuis la bibliothèque les cellules standards correspondant aux différentes fonctions de base, pour chaque fonction de base que le circuit intégré comprend. Dans certains cas, deux ou plusieurs topographies sont disponibles pour une fonction de base donnée, chaque topographie correspondant à un ensemble spécifique de paramètres, par exemple un ensemble dans lequel la surface de cellule est optimisée, un autre dans lequel la vitesse est optimisée, et un autre dans lequel la consommation électrique est optimisée. Dans ce cas, une topographie de cellule est choisie en fonction de l'ensemble souhaité de paramètres et est utilisée pour toutes les instances de la fonction de base. Les topographies de cellules sont placées en rangées et leurs entrées et sorties sont routées au moyen d'une netlist de microplaquettes définissant les interconnexions entre les différentes cellules. L'ingénierie inverse est couramment utilisée pour trouver comment un circuit intégré a été fabriqué, comment il fonctionne, et les données qu'il contient. Afin de procéder à l'ingénierie inverse sur un circuit intégré, une bibliothèque des différentes topographies de cellules standards présentes dans le circuit intégré est d'abord construite. La répétition de cellules standards réduit significativement le temps et les efforts requis pour identifier les topographies de cellules. Par exemple, pour un circuit intégré comprenant 100000 cellules mettant en jeu 100 différentes cellules standards, l'ingénierie inverse doit seulement identifier la topographie des 100 différentes cellules standards. Puis un procédé automatique de reconnaissance des formes est utilisé pour identifier des instances répétées de la même topographie de cellule, trouver les interconnexions entre les cellules standards, et découvrir les fonctionnalités du circuit intégré. Le brevet américain 6,064,110 décrit un procédé de protection d'un circuit intégré contre des techniques d'ingénierie inverse utilisant la reconnaissance automatique des formes en concevant chaque cellule avec une topographie commune, quelle que soit la fonction de base mise en oeuvre par la topographie de cellule. La topographie commune comprend des connexions fonctionnelles et non fonctionnelles dans des transistors et entre eux, des entrées de signal, et des sorties de signal. Par exemple, une cellule NON-ET et une cellule NON-OU présentent la même topographie, chacune comprenant des transistors PMOS et des transistors NMOS et les mêmes interconnexions apparentes entre les transistors. La reconnaissance automatique des formes des fonctions de base est ainsi empêchée et l'ingénierie inverse est obligée d'effectuer une vue en coupe de chaque transistor pour identifier ses connexions fonctionnelles et non fonctionnelles, et ainsi déterminer la fonction de base effectivement mise en oeuvre par la cellule. Cependant, le fait de fabriquer des cellules toutes similaires, et de loger les interconnexions fonctionnelles et non fonctionnelles, a un impact sur les propriétés temporelles et/ou la taille de la cellule, rendant la cellule plus lente et/ou plus grande en terme d'occupation de surface. De plus, les interconnexions non fonctionnelles, mises en oeuvre par des implantations de dopants opposés, ne sont pas compatibles avec certaines techniques de fabrication utilisant des siliciures pour créer des polygones métalliques sur les polygones actifs. Il peut par conséquent être souhaité de prévoir un procédé alternatif de fabrication d'un circuit intégré qui offre la sécurité contre l'ingénierie inverse utilisant la reconnaissance automatique des formes. Des modes de réalisation de l'invention concernent un procédé de fabrication d'un circuit intégré sur une microplaquette de semi-conducteur, le procédé comprenant des étapes consistant à : concevoir une architecture du circuit intégré comprenant au moins une première et une seconde cellules standards mettant en oeuvre une même fonction de base ; concevoir une topographie de circuit intégré correspondant à l'architecture du circuit intégr ; fabriquer le circuit intégré selon la topographie du circuit intégré ; concevoir pour la cellule standard au moins une première et une seconde topographies de cellule présentant des différences aléatoires ; utiliser la première topographie de cellule pour mettre en oeuvre la première cellule standard dans la topographie du circuit intégré ; et utiliser la seconde topographie de cellule pour mettre en oeuvre la seconde cellule standard dans la topographie du circuit intégré. Selon un mode de réalisation, la première et la seconde cellules telles que mises en oeuvre avec la première et la seconde topographies présentent les mêmes propriétés électriques. Selon un mode de réalisation, la première et la seconde topographies de cellule sont conçues de telle sorte qu'un seul ou plusieurs noeuds statiques de la cellule présentent des topographies différentes avec des différences aléatoires. Selon un mode de réalisation, le procédé comprend des étapes consistant à : concevoir une pluralité de topographies de cellule pour la fonction de base, chaque topographie de cellule présentant des différences aléatoires par rapport aux autres topographies de cellule ; stocker la pluralité de topographies de cellule dans une bibliothèque ; sélectionner aléatoirement une première topographie de cellule dans la bibliothèque et utiliser la première topographie de cellule sélectionnée aléatoirement pour mettre en oeuvre la première cellule standard dans la topographie de circuit intégré ; et sélectionner aléatoirement une seconde topographie de cellule dans la bibliothèque et utiliser la seconde topographie de cellule sélectionnée aléatoirement pour mettre en oeuvre la seconde cellule standard dans la topographie de circuit intégré. Selon un mode de réalisation, le procédé comprend une étape consistant à utiliser la même topographie de cellule aléatoire au moins deux fois pour mettre en oeuvre la première cellule standard si le nombre de fois où la première cellule standard est mise en oeuvre est supérieur au nombre de topographies de cellule disponibles pour mettre en oeuvre la première cellule standard dans la topographie de circuit intégré. Selon un mode de réalisation, le procédé comprend des étapes consistant à : concevoir une topographie de cellule pour la fonction de base ; modifier aléatoirement la topographie de cellule lorsqu'elle est sur le point d'être placée dans la topographie de circuit intégré afin de mettre en oeuvre la première cellule standard, et utiliser la première topographie de cellule modifiée aléatoirement pour mettre en oeuvre la première cellule standard ; et modifier aléatoirement la topographie de cellule standard lorsqu'elle est sur le point d'être placée dans la topographie de circuit intégré afin de mettre en oeuvre la seconde cellule standard, et utiliser la seconde topographie de cellule modifiée aléatoirement pour mettre en oeuvre la seconde cellule standard. Selon un mode de réalisation, le procédé comprend des étapes consistant à : concevoir une topographie de cellule pour la fonction de base ; utiliser la topographie de cellule pour mettre en oeuvre une première et une seconde cellules standards dans la topographie de circuit intégré ; puis modifier aléatoirement la topographie de cellule d'au moins une des première et seconde cellules standards. Selon un mode de réalisation, le procédé comprend des étapes consistant à : définir une topographie de cellule standard pour les première et seconde cellules standards ; définir au moins un paramètre de personnalisation pour au moins un élément structurel de la topographie de cellule standard ; et faire varier aléatoirement le paramètre de personnalisation afin de concevoir au moins une seconde topographie de cellule présentant des différences aléatoires par rapport à la topographie de cellule standard. Selon un mode de réalisation, l'élément structurel est choisi dans le groupe comprenant un polygone de silicium dopé, un polygone de silicium polycristallin, un polygone de métal, et une interconnexion entre deux polygones. Selon un mode de réalisation, le paramètre de personnalisation est la longueur d'un polygone, la largeur d'un polygone, la forme d'un polygone, la distance entre deux polygones, l'emplacement d'une interconnexion, ou la distance entre deux interconnexions. Selon un mode de réalisation, le procédé comprend des étapes consistant à : définir des limites inférieure et supérieure du paramètre de personnalisation ; et définir une valeur aléatoire du paramètre de personnalisation dans les limites inférieure et supérieure. Selon un mode de réalisation, le procédé comprend des étapes consistant à : calculer une surface maximale, en utilisant des règles d'implantation, pour une topographie de cellule standard ; diviser la surface maximale en plusieurs unités de surface ; générer un nombre aléatoire ; générer un élément structurel supplémentaire dont la surface inclut un nombre d'unités égal au nombre aléatoire généré ; et incorporer l'élément structurel supplémentaire dans la topographie de cellule standard, dans la zone définie par la surface maximale. Selon un mode de réalisation, le procédé comprend des étapes consistant à : définir, dans l'architecture du circuit intégré, au moins une zone à protéger contre l'ingénierie inverse et au moins une zone à ne pas protéger contre l'ingénierie inverse ; utiliser différentes topographies de cellules présentant des différences aléatoires pour mettre en oeuvre plusieurs instances d'une cellule standard dans la zone de la topographie de circuit intégré à protéger ; et utiliser la même topographie de cellule pour mettre en oeuvre plusieurs instances d'une cellule standard dans la zone de la topographie de circuit intégré à ne pas protéger. Des modes de réalisation de l'invention concernent un circuit intégré sur microplaquette de semi-conducteur, comprenant au moins deux cellules standards interconnectées mettant en oeuvre une même fonction de base, caractérisé en ce que les cellules standards interconnectées présentent différentes topographies. Selon un mode de réalisation, les cellules standards interconnectées présentent les mêmes propriétés de vitesse et de consommation de puissance. Des modes de réalisations de la présente invention vont maintenant être décrits à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - La figure 1 illustre un système de fabrication d'un circuit intégré selon des modes de réalisation de l'invention ; - La figure 2 illustre un processus de fabrication d'un circuit intégré selon un premier mode de réalisation de l'invention ; - La figure 3 illustre un processus de fabrication d'un circuit intégré selon un second mode de réalisation de 25 l'invention ; - La figure 4 illustre un schéma de principe d'une fonction de base d'un circuit intégré ; - Les figures 5A à 5G illustrent différentes topographies de cellules mettant chacune en oeuvre la fonction de base 30 de la figure 4 ; - Les figures 6 et 7 illustrent un processus de fabrication d'un circuit intégré selon un troisième mode de réalisation de l'invention ; et - La figure 8 illustre une topographie de circuit intégré 35 conçue selon le processus des figures 6 et 7. Des modes de réalisation de l'invention concernent un procédé de fabrication d'un circuit intégré protégé contre l'ingénierie inverse. Le circuit intégré comprend une ou plusieurs fonctions de base. Une fonction de base est mise en oeuvre comme une cellule standard comprenant une description fonctionnelle de la cellule, une "netlist" (liste d'interconnexions de transistors), et une topographie. La topographie de cellule comprend une pluralité de polygones. Le fonctionnement de la cellule est défini par l'agencement relatif des polygones et leurs interactions. Par exemple, un transistor est formé par l'intersection d'un polygone actif et d'un polygone en silicium polycristallin. Le polygone actif est une région dopée P ou N de silicium utilisée pour mettre en oeuvre le canal P ou N entre une source et un drain de transistor, et le polygone de silicium polycristallin forme une grille de transistor. Selon des modes de réalisation de l'invention, une pluralité de différentes topographies sont prévues pour mettre en oeuvre une même fonction de base. Lorsque la fonction de base est mise en oeuvre, une des différentes topographies est sélectionnée ou générée aléatoirement. Un procédé de reconnaissance automatique des formes pour identifier la fonction de base d'une topographie de cellule est ainsi empêché. Dans la description ci-dessous, les références suivantes seront utilisées : - "Fi" désigne une fonction de base de rang i, avec i allant de 1 à m, m étant le nombre total de fonctions de base discrètes mises en oeuvre dans un circuit intégré considéré ; "Lij" désigne une topographie de rang j pour une fonction de base Fi, avec j allant de 1 à N, N étant le nombre total de topographies générées pour la fonction de base Fi donnée ; et - "Ck" désigne une cellule de rang k dans une architecture de circuit intégré ou une topographie de circuit intégré, avec k allant de 1 à T, T étant le nombre total de cellules dans le circuit intégré. La figure 1 illustre un mode de réalisation d'un système SYS de fabrication de circuits intégrés selon l'invention. Le système comprend une unité de conception d'architectures de circuits intégrés ADU, une unité de conception de topographies de circuits intégrés LDU, et une unité de fabrication de circuits intégrés FBU. L'unité de conception ADU est prévue pour concevoir une architecture de circuit intégré ICA. Une fois conçue, l'architecture ICA comprend une pluralité de fonctions de base Fi. L'architecture ICA est fournie en tant que fichier {ICA} à l'unité de conception de topographies LDU. L'unité de conception de topographies LDU comprend un clavier KB, un moniteur d'affichage MT, une unité centrale PU, et une unité de stockage de données DSU. L'unité de stockage de données DSU stocke un programme de conception DPRG, un programme de topographie de circuit LPRG, et une bibliothèque LIB. Le programme de conception DPRG est configuré pour concevoir des topographies de cellules, chacune mettant en oeuvre une fonction de base Fi. La bibliothèque LIB comprend des sous bibliothèques SLi, par exemple une par fonction de base Fi. Chaque sous bibliothèque stocke une ou plusieurs topographies de cellules Lij ainsi qu'une description fonctionnelle du comportement de la cellule et une netlist détaillant les entrées et sorties de cellules. Le programme de topographie LPRG est configuré pour concevoir, au moyen de la bibliothèque LIB, une topographie de circuit intégré ICL correspondant à une architecture de circuit intégré ICA. La topographie de circuit intégré ICL est ensuite fournie à l'unité de fabrication sous forme d'un fichier {ICL}. L'unité de fabrication FBU comprend différents types d'équipements mettant en oeuvre différentes étapes du processus de fabrication, par exemple la fabrication du masque photographique, le dépôt de la résine photosensible et l'exposition, l'implantation ionique, etc. A la fin du processus de fabrication, un wafer de semi-conducteur W comprenant une pluralité de circuits intégrés IC est produit, chaque IC mettant en oeuvre l'architecture de circuit intégré ICA. La figure 2 est un organigramme illustrant un processus de fabrication selon un premier mode de réalisation de l'invention. Le processus comprend une phase de construction de bibliothèque PHI, une phase de conception d'architecture IC PH2, une phase de conception de topographie IC PH3, et une phase de fabrication IC PH4. Il est à noter que ce processus de fabrication s'effectue pour un noeud de technologie donné (par exemples les technologies 65 nm, 45 nm, 32 nm..., qui sont définies comme la moitié du pas d'une cellule mémoire) et pour une technique de fabrication de semi-conducteur donnée. La phase de construction de bibliothèque PHI est effectuée par un ingénieur-concepteur à l'aide de l'unité de conception de topographie LDU, et comprend des étapes Sl-S4 de conception d'une pluralité de topographies Lij pour chaque fonction de base Fi. La phase PHI est effectuée à l'aide du programme de conception DPRG. Le programme de conception DPRG est un programme de conception assistée par ordinateur mettant en oeuvre des règles d'implantation, qui définissent typiquement les dimensions minimales des divers polygones que la topographie de cellule comprend, ainsi que les espacements entre eux. A l'étape S1, une première fonction de base Fi est sélectionnée et une première topographie Lil de la fonction de base Fi est conçue par l'ingénieur. A l'étape S2, N-1 topographies Li2-LiN supplémentaires sont conçues, soit par l'ingénieur ou par le programme de conception DPRG en faisant varier aléatoirement la topographie Lit tout en respectant les règles d'implantation. A l'étape S3, les N topographies Lit-LiN sont stockées dans une sous bibliothèque SLi correspondante, avec une description fonctionnelle de la fonction de base Fi et une netlist. A l'étape S4, l'ingénieur ou le programme de conception vérifie si toutes les M fonctions de base Fi ont été conçues. Si la réponse est non, les étapes Sl-S3 sont répétées jusqu'à ce que la phase PHI soit terminée. Si la réponse est oui, la phase PHI est terminée. La phase de conception de l'architecture de circuit intégré PH2 comprend des étapes (non illustrées) consistant à concevoir une architecture de circuit intégré ICA. L'architecture de circuit intégré comprend T cellules Ck (Cl à CT), mettant en oeuvre M fonctions de base Fi, M étant inférieur à T. Un fichier d'architecture de circuit intégré {ICA} est ensuite fourni à l'unité de conception de topographies LDU. Ensuite, la phase de topographie PH3 est mise en oeuvre. Lors de cette phase, qui comprend les étapes S10-S19, l'architecture de circuit intégré ICA est transformée en une topographie de circuit intégré ICL comprenant T topographies de cellule Lij. A l'étape S10, le programme de topographie LPRG est initialisé avec k = 1. A l'étape S11, le programme de topographie sélectionne la cellule correspondante Ck dans l'architecture de circuit intégré. A l'étape S12, le programme de topographie identifie la fonction Fi de la cellule Ck. A l'étape S13, le programme de topographie sélectionne aléatoirement les N topographies disponibles Lij stockées dans la sous bibliothèque SLi correspondante dans la bibliothèque LIB. A l'étape S14, le programme de topographie vérifie si la topographie sélectionnée Lij a déjà été utilisée. Si la réponse est oui, le programme de topographie retourne à l'étape S13 et prend une autre topographie dans la sous bibliothèque SLi. Si la réponse est non, le programme de topographie passe à l'étape S15, lors de laquelle la topographie sélectionnée Lij est placée dans la topographie de circuit intégré. A l'étape S16, le programme de topographie vérifie si le placement des topographies de cellules dans la topographie de circuit intégré est terminé. Si la réponse est non, le programme de topographie passe à l'étape S17, lors de laquelle il incrémente la valeur de k, puis retourne à l'étape S11, lors de laquelle il sélectionne la cellule correspondante Ck. Si la réponse est oui, le programme de topographie passe à l'étape S18 lors de laquelle il route les topographies de cellules placées, par exemple en utilisant les informations de la netlist stockées dans la bibliothèque LIB. A l'étape S19, le programme de topographie vérifie si le fonctionnement de la topographie de circuit intégré ICL est correct. La topographie de circuit intégré ICL est ensuite fournie à l'unité de fabrication FBU sous forme d'un fichier {ICL}. La phase de fabrication PH4 est ensuite effectuée afin de fabriquer un ou plusieurs wafers W comprenant des circuits intégrés IC. La phase de fabrication comprend des étapes (non détaillées) selon des processus microélectroniques bien connus. Le wafer W peut être ensuite découpé en microplaquettes de circuit intégré IC individuelles. Il est à noter que l'étape S14 est optionnelle. Le 35 programme de topographie peut prendre et placer une topographie Lij dans la topographie de circuit intégré sans considérer si la même topographie a déjà été utilisée. Alternativement, l'étape consistant à prendre une topographie S13 peut comprendre une étape consistant à empêcher d'utiliser la même topographie plus d'une fois, par exemple en réglant un drapeau associé à la topographie. A l'inverse, l'architecture de circuit intégré peut comprendre plus d'instances d'une fonction de base Fi que le nombre maximum N de topographies variées possibles pour cette fonction. Par exemple, si une fonction de base F1 est mise en oeuvre 100 fois dans l'architecture IC et seules 90 topographies sont disponibles, le programme de topographie peut réutiliser certaines topographies pour au moins dix instances de cellules de Fl. Les programmes de mise en oeuvre tels que décrits ci-dessus en relation avec la figure 2 peuvent par conséquent comprendre des étapes supplémentaires, comme vérifier le nombre total d'instances d'une fonction de base, le comparer avec le nombre N de topographies pour cette fonction de base, et permettre la réutilisation d'une ou plusieurs topographies. Il devrait également être noté que le nombre N de différentes topographies par fonction de base Fi n'est pas nécessairement le même pour chaque fonction de base. De plus, la mise en oeuvre de la phase de topographie peut varier. Par exemple, au lieu de procéder cellule par cellule, le programme de topographie peut chercher et topographier toutes les instances d'une première fonction de base, puis procéder à une seconde fonction de base, etc. Il devrait également être noté que les phases PHI et PH2 peuvent être effectuées dans l'ordre inverse. C'est- à-dire, l'architecture de circuit intégré ICA peut d'abord être conçue, puis la bibliothèque LIB peut être construite pour mettre en oeuvre cette architecture. De plus, la phase de construction de la bibliothèque PHI ne doit pas être effectuée à chaque fois que le processus de fabrication de circuit intégré est mis en oeuvre. Une fois que la bibliothèque est conçue, elle peut être à nouveau utilisée pour différentes architectures de circuits intégrés. La figure 3 est un organigramme illustrant un processus de fabrication selon un second mode de réalisation de l'invention. Le processus comprend une phase de construction de bibliothèque PHI', la phase de conception d'architecture IC PH2 précédemment décrite, une phase de topographie IC PH3', et la phase de fabrication IC PH4 précédemment décrite. La phase de construction de bibliothèque PHI' comprend des étapes S21-S24 consistant à concevoir une première topographie Lit et à définir des "paramètres de personnalisation" CPi pour chaque fonction de base Fi. Les paramètres de personnalisation sont des paramètres de topographie qui peuvent varier lorsqu'une topographie de cellule d'une fonction de base est générée. Ces paramètres peuvent être définis par l'ingénieur-concepteur, ou peuvent être déterminés automatiquement par le programme de conception DPRG. A l'étape S21, une première fonction de base Fi est sélectionnée et une première topographie Lil de la fonction de base Fi est conçue par l'ingénieur. A l'étape S22, les paramètres de personnalisation CPi sont définis pour la topographie soit par l'ingénieur, soit par le programme de conception DPRG. A l'étape S23, la première topographie Lil et les paramètres de personnalisation CPi sont stockés dans une sous bibliothèque SLi correspondante. A l'étape S24, l'ingénieur ou le programme de conception vérifie si toutes les M fonctions de base Fi ont été conçues. Si la réponse est non, les étapes S21-S23 sont répétées jusqu'à ce que la phase PHI' soit terminée. Si la réponse est oui, la phase PHI' est terminée. Une architecture de circuit intégré ICA est ensuite conçue lors de la phase PH2, telle que décrite ci-dessus. L'architecture de circuit intégré ICA comprend T cellules Ck (Cl à CT), mettant en oeuvre M fonctions de base Fi. L'architecture de circuit intégré {ICA} est ensuite. fournie à l'unité de conception de topographie LDU. Ensuite, la phase de topographie PH3' est mise en oeuvre. Lors de cette phase, qui comprend les étapes S30-S40, l'architecture de circuit intégré ICA est transformée en une topographie de circuit intégré ICL comprenant une pluralité de topographies de cellules Lij. A l'étape S30, le programme de topographie LPRG est initialisé avec k = 1. A l'étape S31, le programme de topographie sélectionne la cellule correspondante Ck dans l'architecture de circuit intégré. A l'étape S32, le programme de topographie identifie la fonction Fi de la cellule Ck. A l'étape S33, le programme de topographie va dans la sous bibliothèque SLi correspondante dans la bibliothèque LIB et sélectionne la topographie Lil et les paramètres de personnalisation CPi stockés dans la sous bibliothèque SLi. A l'étape S34, le programme de topographie génère aléatoirement une autre topographie Lij à partir de la topographie prise Lit et des paramètres de personnalisation CPi. A l'étape S35, le programme vérifie si la topographie générée Lij a déjà été générée. Si la réponse est oui, le programme de topographie retourne à l'étape S34 et régénère une topographie variée Lij, puis vérifie si la topographie nouvellement générée a déjà été générée. Si la réponse est non, le programme de topographie passe à l'étape S36, lors de laquelle la topographie générée Lij est placée dans la topographie de circuit intégré ICL. A l'étape S37, le programme de topographie vérifie si le placement des topographies de cellules dans la topographie de circuit intégré est terminé. Si la réponse est non, le programme de topographie passe à l'étape S38, lors de laquelle il incrémente la valeur de k, puis retourne à l'étape S31, lors de laquelle il sélectionne la cellule Ck correspondante. Si la réponse est oui, le programme de topographie passe à l'étape S39 lors de laquelle il route les topographies de cellules placées, par exemple en utilisant les informations de la netlist stockées dans la bibliothèque LIB. A l'étape S40, le programme de topographie vérifie si le fonctionnement de la topographie de circuit intégré ICL est correct. La topographie de circuit intégré ICL est ensuite fournie à l'unité de fabrication FBU sous forme d'un fichier {ICL}, et la phase de fabrication PH4 est ensuite effectuée tel que décrit ci-dessus. I1 est à noter que l'étape S35 est optionnelle. Comme précédemment, le programme de topographie peut prendre et placer une topographie Lij dans la topographie de circuit intégré sans considérer si la même topographie a déjà été utilisée. Alternativement, l'étape consistant à prendre une topographie S33 peut comprendre une étape consistant à empêcher de générer la même topographie plus d'une fois, par exemple en empêchant l'utilisation des paramètres de personnalisation CPi de la même manière pour générer une topographie. De plus, les paramètres de personnalisation CPi peuvent ne pas être stockés dans la bibliothèque LIB ou les sous bibliothèques SLi mais dans un autre emplacement de stockage de données associé à la bibliothèque. Enfin, la mise en oeuvre d'étapes et de phases du processus de fabrication peut être effectuée dans un ordre différent, et peut comprendre des étapes consistant à vérifier le nombre total d'instances d'une fonction de base et à le comparer avec le nombre total N de topographies Lij disponibles pour cette fonction. En référence aux figures 4, 5A à 5G, des exemples vont maintenant être donnés de topographies de cellules mettant en oeuvre la fonction de base Fl. Ces topographies sont données à des fins d'illustration seulement afin de montrer quelques possibilités de topographies alternatives qui peuvent être mises en oeuvre par l'homme de l'art. L'homme de l'art comprendra que plusieurs topographies de fonction de base Fl sont possibles, ainsi que d'autres moyens de modifier une topographie de cellule. La figure 4 est un schéma de principe d'une première fonction de base F1, ici une porte NON-ET à trois entrées. Le schéma de principe comprend trois transistors PMOS T1, T2, T3 connectés en parallèle et trois transistors NMOS T4, T5, T6 connectés en série. Chaque transistor Tl à T6 comprend une source S1 à S6 respectivement, une grille G1 à G6 respectivement, et un drain Dl à D6 respectivement. Une entrée A est électriquement reliée aux grilles G1, G6 ; une entrée B est électriquement reliée aux grilles G2, G5 ; et une entrée C est électriquement reliée aux grilles G3, G4. Les sources S1, S2, S3 sont connectées à un noeud de tension VN pour recevoir une tension d'alimentation VDD, et les drains Dl, D2, D3 sont connectés à un noeud de sortie Q. La source S6 est connectée à un noeud de masse GN. La source S5 est connectée au drain D6, la source S4 est connectée au drain D5, et le drain D4 est connecté au noeud de sortie Q. Les figures 5A à 5G illustrent respectivement des topographies de cellules L11, L12, L13, L14, L15, L16, L17 de fonction de base F1. Ces topographies diffèrent les unes des autres par des variations des paramètres de personnalisation, qui correspondent à des modifications apportées à la topographie initiale. Les paramètres de personnalisation comprennent, à titre non limitatif, les éléments suivants : des paramètres définissant les géométries de polygones et le nombre et la nature des polygones (en polysiliciure, métal, et/ou des polygones actifs), l'emplacement et le nombre d'interconnexions, la distance entre des polygones, le chevauchement entre des polygones de différents niveaux. La topographie L11, illustrée sur la figure 5A, comprend un polygone actif PR formé par une région en siliciure dopée P, un polygone actif NR formé par une région en siliciure dopée N, trois polygones en polysiliciure P1, P2, P3, et trois polygones en métal M1, M2, M3. Les polygones actifs PR, NR sont dans un premier plan, les polygones en polysiliciure Pl, P2, P3 sont dans un second plan au-dessus du premier plan, et les polygones en métal M1, M2, M3 sont dans un troisième plan au-dessus du second plan. Les premier, second et troisième plans sont séparés les uns des autres par des couches diélectriques, non illustrées. Les polygones PR, NR de siliciure dopé présentent des formes rectangulaires et sont agencés verticalement côte à côte et séparés par une région de siliciure non dopée. Les polygones P1, P2, P3 présentent également des formes rectangulaires et sont agencés verticalement à proximité les uns des autres. Chaque polygone de polysiliciure Pl, P2, P3 comprend respectivement une région centrale P11, P21, P31 qui s'étend au-dessus de la région non dopée séparant les polygones PR, NR, une première région d'extrémité P12, P22, P32 s'étendant au-dessus du polygone NR, et une seconde région d'extrémité P13, P23, P33 s'étendant au-dessus du polygone PR. Le polygone de métal M1 comprend une première région rectangulaire M11 s'étendant horizontalement au-dessus des régions d'extrémité P13, P23, P33, et deux régions rectangulaires M12, M13 s'étendant verticalement. La région M12 s'étend parallèlement à la région d'extrémité P13, à sa gauche, et est électriquement reliée au polygone PR au moyen d'interconnexions Cl traversant la couche diélectrique. La région M13 s'étend entre les régions d'extrémité P23, P33, parallèlement à celles-ci, et est électriquement reliée au polygone PR au moyen d'interconnexions C2 traversant la couche diélectrique. Le polygone de métal M2 comprend une première région rectangulaire M21 s'étendant horizontalement au-dessus des régions d'extrémité P12, P22, P32, et une région rectangulaire M22, s'étendant verticalement. La région M22 s'étend parallèlement à la région d'extrémité P12, à sa gauche, et est électriquement reliée au polygone NR au moyen d'interconnexions C3 traversant la couche diélectrique. Le polygone de métal M3 comprend une première région verticale rectangulaire comprenant une région centrale M31 et deux régions d'extrémité M32, M33. Il comprend en outre une région horizontale M34 et une seconde région verticale M35 parallèle à la région centrale M31. La région centrale M31 s'étend au-dessus de la région en siliciure non dopée séparant les polygones PR et PN. La région d'extrémité M32 s'étend au-dessus du polygone NR, et est électriquement reliée au polygone NR au moyen d'interconnexions C4 traversant une couche diélectrique. La région d'extrémité M33 s'étend au-dessus du polygone PR, et est électriquement reliée au polygone PR au moyen d'interconnexions C5 traversant la couche diélectrique. La région M34 relie les régions M33 et M35 et traverse les régions P23, P33 des polygones P2, P3. La région M35 s'étend entre les régions P13, P23 des polygones Pl, P2 et est électriquement reliée au polygone PR au moyen d'interconnexions C6 traversant la couche diélectrique. Les entrées A, B, C de la fonction de base sont respectivement formées par des interconnexions V1, V2, V3 qui traversent une couche diélectrique supérieure (non illustrée) afin de connecter les régions centrales P11, P21, P31 des polygones P1, P2, P3 à des conducteurs électriques supérieurs, non illustrés. La sortie Q est formée par une interconnexion V4 qui traverse la couche diélectrique supérieure afin de connecter la région centrale M31 du polygone M3 à un conducteur électrique supérieur. Au niveau électrique, le polygone PR forme des canaux P entre les sources S1 à S3 et les drains Dl à D3 respectivement, et le polygone NR forme des canaux N entre les sources S4 à S6 et les drains D4 à D6 respectivement. Les régions de polysiliciure P13, P23, P33, P32, P22, P12 forment les grilles G1, G2, G3, G4, G5, G6 respectivement. Le polygone de métal M1 forme le noeud de tension VN, et le polygone de métal M2 forme le noeud de masse GN. Sur la figure 5B, la topographie L12 diffère de la topographie L11 en ce qu'une extension horizontale P14 a été ajoutée à la région centrale P11 du polygone P1, et les interconnexions V1 ont été déplacées sur cette extension P14. De plus, la forme du polygone P3 a été modifiée en déplaçant la première région d'extrémité dans une direction pour former une région d'extrémité P32', remplaçant la région d'extrémité P32 initiale, et qui n'est plus alignée avec la région centrale P31 et la région d'extrémité P33. Sur la figure 5C, la topographie L13 diffère de la topographie L11 en ce que la taille du polygone dopé P PR initial a été augmentée afin de former un polygone PR'. De plus, les interconnexions Cl et la région verticale M12 sur laquelle les interconnexions Cl se situent on été déplacées dans une direction. La grandeur du déplacement peut être mise en oeuvre en définissant les limites inférieure et supérieure des paramètres de personnalisation correspondants, et en sélectionnant des valeurs aléatoires des paramètres dans les limites inférieure et supérieure des paramètres. Par exemple, un paramètre PL est défini pour la distance entre le centre de l'interconnexion Cl et la bordure gauche de la topographie de cellule L13, et un paramètre PR est défini pour la distance entre le centre de l'interconnexion Cl et le bord du polygone de polysiliciure P1. Le placement de l'interconnexion Cl peut ainsi être modifié en modifiant les paramètres PL, PR. De plus, une ou plusieurs interconnexions supplémentaires ou "redondantes" C3' ont été ajoutées et la région de métal sur laquelle elles se situent a été étendue pour obtenir une région de métal M32' plus grande comprenant les interconnexions C3 et C3'. Sur la figure 5D, la topographie L14 diffère de la topographie L11 en ce que la région verticale M35 initiale a été déplacée verticalement par rapport à la région M34 afin de former une nouvelle région verticale M35'. Par conséquent, les interconnexions C6 ont également été déplacées verticalement. De plus, un polygone de polysiliciure P24 a été ajouté d'un côté du polygone P2. Sur la figure 5E, la topographie L15 diffère de la topographie L11 en ce que les tailles des polygones N et P PR, NR initiaux ont été augmentées afin de former de nouveaux polygones PR', NR'. De plus, le polygone de métal M3 a été modifié de telle sorte qu'il comprend en outre une région horizontale M36 et une troisième région verticale M37, parallèle à la région M31. La région M36 relie les régions M32 et M37, traverse les régions P22, P32 des polygones P2, P3, et est parallèle à la région M34. La région M37 s'étend entre les régions P12, P22 des polygones Pl, P2 mais ne comprend pas d'interconnexions vers le polygone actif NR. Les régions de métal M36, M37 forment ainsi de fausses régions de métal, sans fonction d'interconnexion effective. Sur la figure 5F, la topographie L16 diffère de la topographie L11 en ce que la région d'extrémité P23 s'étendant sur le polygone PR a été étendue afin de former une région étendue P23'. De plus, la région d'extrémité M32 a été étendue verticalement vers le polygone de métal M2 afin de former une région d'extrémité M32' étendue. Les interconnexions C4 ont également été décalées vers le polygone de métal M2. Sur la figure 5G, la topographie L17 diffère de la topographie L11 en ce que la distance entre les interconnexions C6 a été réduite. Un polygone actif NR1 d'un matériau dopé N a également été ajouté à une région adaptée de la topographie, ici chevauchant légèrement un coin du polygone NR. Il est à noter que sur les figures 5A à 5G, les différents plans des topographies L11 à L17 sont illustrés superposés et en transparence pour une meilleure vision conceptuelle de la topographie de cellule. Cependant, une fois que le circuit intégré est fabriqué, seule une couche est visible après que le circuit intégré a été dénudé et photographié couche par couche. Par conséquent, alors que les fonctions des topographies ci-dessus apparaissent évidentes lorsque les couches sont illustrées de façon superposée et transparente, ce n'est pas le cas lorsqu'une seule couche est visible à la fois. Afin de déterminer la fonction de la cellule, chaque couche doit être dénudée, photographiée et comparée avec les autres couches, ce qui est un processus long qui est ainsi répété pour chaque cellule. La figure 6 est un organigramme illustrant un processus de fabrication selon un troisième mode de réalisation de l'invention. Le processus comprend une phase de construction de bibliothèque PHI", la phase de conception d'architecture IC PH2 précédemment décrite, une phase de topographie IC PH3", et la phase de fabrication IC PH4 précédemment décrite. La phase de construction de bibliothèque PHI" comprend des étapes S41-S43 consistant à concevoir une première topographie Lit pour chaque fonction de base Fi. A l'étape S41, une première fonction de base Fi est sélectionnée et une première topographie Lil de la fonction de base Fi est conçue par l'ingénieur. A l'étape S42, la topographie Lit est stockée dans la bibliothèque LIB. A l'étape S43, l'ingénieur ou le programme de conception DPRG vérifie si toutes les M fonctions de base Fi ont été conçues. Si la réponse est non, les étapes S41 et S42 sont répétées jusqu'à ce que la phase PHI" soit terminée. Si la réponse est oui, la phase PHI" est terminée. La bibliothèque construite comprend ainsi une ou plusieurs topologies Lil, au moins une par fonction de base Fi. Une architecture de circuit intégré ICA est ensuite conçue lors de la phase PH2, tel que décrit ci-dessus. L'architecture de circuit intégré ICA comprend T cellules Ck (Cl à CT), mettant en oeuvre M fonctions de base Fi. L'architecture de circuit intégré {ICA} est ensuite fournie à l'unité de conception de topographie LDU. Ensuite, la phase de topographie PH3" est mise en oeuvre. Lors de cette phase, qui comprend les étapes S51-S60, l'architecture de circuit intégré ICA est transformée en une topographie de circuit intégré ICL comprenant une pluralité de topographies de cellules Lij. A l'étape S51, le programme de topographie LPRG est initialisé avec k = 1. A l'étape S52, le programme de topographie sélectionne la cellule Ck correspondante. A l'étape S53, le programme de topographie identifie la fonction Fi de la cellule Ck. A l'étape S54, le programme de topographie sélectionne la topographie Lil correspondante stockée dans la bibliothèque. A l'étape S55, la topographie sélectionnée Lil est placée dans la topographie de circuit intégré ICL. A l'étape S56, le programme de topographie LPRG vérifie si le placement des topographies de cellules dans la topographie de circuit intégré est terminé. Si la réponse est non, le programme de topographie passe à l'étape S56, lors de laquelle il incrémente la valeur de k, puis retourne à l'étape S52, lors de laquelle il sélectionne la cellule Ck correspondante. Si la réponse est oui, le programme de topographie passe à l'étape S58, lors de laquelle il route les topographies de cellules placées, par exemple en utilisant les informations de la netlist stockées dans la bibliothèque LIB. A l'étape S59, le programme de topographie LPRG fait varier aléatoirement la topographie des topographies de cellules de préférence en respectant les règles d'implantation. Cette étape peut être mise en oeuvre à l'aide d'un programme de randomisation RPRG qui peut être un sous-programme du programme de topographie LPRG. Par exemple, le programme de randomisation peut déterminer la taille et le placement des polygones à ajouter en fonction de l'espace disponible entre des polygones, calculer quels polygones peuvent être déplacés, déterminer où des interconnexions supplémentaires peuvent être ajoutées, etc. selon des paramètres qui seront décrits de façon plus détaillée ci-dessous. Ce programme de randomisation peut être effectué cellule par cellule, globalement pour toute la topographie de circuit intégré, ou seulement pour ses régions. A l'étape S60, le programme de topographie vérifie si le fonctionnement de la topographie de circuit intégré ICL est correct. La topographie de circuit intégré ICL est ensuite fournie à l'unité de fabrication FBU sous forme d'un fichier {ICL}, et la phase de fabrication PH4 est ensuite effectuée tel que décrit ci-dessus. Dans une variante de ce troisième mode de réalisation d'un processus de fabrication selon l'invention, la bibliothèque LIB est identique à une bibliothèque de cellules standards de circuit intégré conventionnelle, les phases PHI", PH2 sont conventionnelles, et la phase PH3 diffère d'une phase de conception de topographie conventionnelle seulement en ce que l'étape S59 est prévue. La figure 7 est un organigramme illustrant un mode de réalisation de l'étape S59. L'étape S59 comprend des étapes 5590-S594. A l'étape 5590, le programme de randomisation RPRG calcule, pour une région donnée de la topographie de circuit intégré et un matériau de polygone donné (tel que polygone actif, de silicium polycristallin, de métal, etc.) une surface maximale MA d'un polygone du matériau donné qui peut être ajouté. Cette zone maximale peut être calculée au moyen des règles d'implantation. A l'étape 5591, le programme de randomisation divise la surface maximale MA calculée en une pluralité de carrés élémentaires ES. La taille de ces carrés élémentaires peut être définie par exemple par la taille minimale selon le processus de photolithographie qui sera utilisé pour fabriquer le circuit intégré. A l'étape 5592, un générateur de nombres aléatoires ou pseudo-aléatoires est utilisé pour générer un nombre aléatoire RN. A l'étape S593, le programme de randomisation utilise le nombre aléatoire RN généré pour former un polygone ajouté AP comprenant le nombre RN de carrés élémentaires ES. A l'étape 5594, le programme de randomisation insère le polygone ajouté AP dans la topographie de circuit intégré dans la surface maximale MA disponible. Ce processus peut être répété. La figure 8 illustre une topographie de circuit intégré ICL1 conçue selon le processus des figures 6 et 7.La topographie de circuit intégré ICL1 comprend deux cellules, C1(F1) et C2(Fl), mettant en oeuvre la même fonction de base F1. Selon les étapes S54 de la figure 4, les topographies L11 correspondantes (illustrées sur la figure 5A) ont été placées dans chaque emplacement de cellule. Selon les étapes 5590-5594, une surface maximale pour l'ajout d'un polygone actif dopé P entre les deux cellules a été calculée en accord avec les règles d'implantation. Par exemple, une règle de conception définissant la distance minimale dmin entre le polygone actif dopé P et d'autres polygones est utilisée afin de calculer la surface maximale. Puis, la surface maximale est divisée en une pluralité de carrés élémentaires ES, par exemple S carrés élémentaires. Un nombre aléatoire RN allant de 0 à s est généré, et le nombre aléatoire est utilisé pour générer un polygone AP supplémentaire de matériau actif dopé P comprenant RN carrés élémentaires. Le polygone supplémentaire AP est incorporé à la surface entre les topographies de cellule, et forme une extension du polygone actif P PR, modifiant ainsi la topographie de la borne de source de C2 (noeud d'alimentation). L'homme de l'art peut mettre en oeuvre divers procédés de conception de topographies de circuits intégrés. Il est bien connu que de divers procédés peuvent être utilisés pour la topographie d'une cellule, tels que le MOS complémentaire, le pseudo-MOS, le MOS dynamique, etc. Les topographies illustrées sur les figures 5A à 5G illustrent simplement des topographies s utilisant la technologie MOS complémentaire (CMOS) avec les sources de tension et de masse agencées horizontalement sur les côtés opposés de la topographie de cellule. De plus, certains paramètres de personnalisation décrits ci-dessus peuvent avoir un effet sur les propriétés électriques, telles que le temps de propagation d'un signal à travers la cellule (correspondant au temps de commutation pour une cellule de porte logique) et la consommation électrique dynamique et statique de la cellule. Dans un mode de réalisation préféré de l'invention, les topographies des différentes instances d'une même fonction de base sont conçues de telle sorte que leurs propriétés électriques sont les mêmes tout en présentant des différences aléatoires les unes par rapport aux autres. En particulier, un mode de réalisation pratique de l'invention afin de ne pas altérer les propriétés électriques de la topographie initiale en termes de vitesse et de consommation électrique, peut consister à seulement altérer les noeuds statiques d'une cellule, par exemple les noeuds d'alimentation et les noeuds de masse, et ne pas altérer ses noeuds dynamiques (i.e. les noeuds par lesquels le signal passe, tels que les noeuds d'entrée et de sortie, ou les noeuds de données intermédiaires entre les transistors). Les noeuds statiques comprennent tous les polygones (actifs, polysiliciure, métal) et les vias par lesquels l'alimentation est fournie aux transistors, ou par lesquels les transistors sont reliés à la masse ou tout autre potentiel électrique statique. Alternativement, une sélection peut être faite parmi un grand ensemble de topographies aléatoires afin d'utiliser uniquement celles qui présentent des propriétés électriques identiques. Par "propriétés électriques identiques", on entend que le pourcentage de variation de chaque propriété électrique considérée (par exemple la vitesse et/ou la consommation électrique) est inférieur à 5% entre les différentes instances de la fonction de base. De plus, l'homme de l'art peut prévoir différents procédés pour effectuer le processus de randomisation des topographies. En particulier, le processus de randomisation tel que décrit ci-dessus peut être mis en oeuvre uniquement pour une partie du circuit intégré. C'est-à-dire, il peut être souhaité d'améliorer la sécurité contre l'ingénierie inverse d'une zone sensible d'un IC uniquement, par exemple un chemin de données critique. De la même façon, les autres zones du circuit intégré, comme les interfaces, sont moins critiques et par conséquent ne nécessitent pas d'être sécurisées. Dans ce cas, la phase de topographie PH3, PH3', ou PH3" peut comprendre des étapes consistant à vérifier si la partie de circuit à configurer doit être sécurisée ou non. Si non, le programme de topographie peut choisir seulement la première topographie Lit pour chaque fonction Fi, ou seulement des topographies variées qui présentent des propriétés électriques identiques, ou seulement des topographies d'une bibliothèque de cellule différente dédiée aux parties non sécurisées. De plus, il est clair que les divers programmes de topographie décrits ci-dessus peuvent être combinés ou leurs étapes modifiées afin d'effectuer une randomisation de la topographie de circuit intégré. Les divers modes de réalisation décrits ci-dessus peuvent être combinés afin de prévoir d'autres modes de réalisation. Toute modification peut être apportée aux modes de réalisation à la lumière de la description détaillée ci-dessus. En général, dans les revendications suivantes, les termes utilisés ne doivent pas être interprétés pour limiter les revendications aux modes de réalisation divulgués dans la description et les revendications, mais doivent être interprétés de manière à inclure tous les modes de réalisation possibles ainsi que toute l'étendue des équivalents auxquels les revendications donnent droit. De la même façon, les revendications ne sont pas limitées par la description. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré (IC) sur une microplaquette de semi-conducteur, le procédé 5 comprenant des étapes consistant à : - concevoir (PH2) une architecture (ICA) du circuit intégré (IC) comprenant au moins une première et une seconde cellules standards (Ck) mettant en oeuvre une même fonction de base (Fi), 10 concevoir- (PH3, PH3' , PH3") unetopographie -de circuit intégré (ICL) correspondant à l'architecture du circuit intégré, - fabriquer (PH4) le circuit intégré selon la topographie du circuit intégré, 15 caractérisé en ce qu'il comprend des étapes consistant à : - concevoir (S1, S2, S34, S59) pour la cellule standard au moins une première et une seconde topographies de cellule (Lij) présentant des différences aléatoires, 20 - utiliser (S15, S36, S59) la première topographie de cellule pour mettre en oeuvre la première cellule standard dans la topographie du circuit intégré, et - utiliser (515, S36, S55) la seconde topographie de cellule pour mettre en oeuvre la seconde cellule standard 25 dans la topographie du circuit intégré. 2. Procédé selon la revendication 1, dans lequel la première et la seconde cellules telles que mises en oeuvre avec la première et la seconde topographies présentent 30 les mêmes propriétés électriques. 3. Procédé selon l'une des revendications 1 et 2, dans lequel la première et la seconde topographies de cellule (Lij) sont conçues de telle sorte qu'un seul ou 31plusieurs noeuds statiques de la cellule présentent des topographies différentes avec des différences aléatoires. 4. Procédé selon l'une des revendications 1 à 3, 5 comprenant des étapes consistant à : - concevoir (S2) une pluralité (N) de topographies de cellule (Li1-LiN) pour la fonction de base (Fi), chaque topographie de cellule présentant des différences aléatoires par rapport aux autres topographies de 10 cellule, - stocker (S3) la pluralité de topographies de cellule (Lij) dans une bibliothèque (LIB), - sélectionner aléatoirement (S13) une première topographie de cellule dans la bibliothèque et utiliser 15 (S15) la première topographie de cellule sélectionnée aléatoirement pour mettre en oeuvre la première cellule standard dans la topographie de circuit intégré, et - sélectionner aléatoirement (S13) une seconde topographie de cellule dans la bibliothèque et utiliser 20 (S15) la seconde topographie de cellule sélectionnée aléatoirement pour mettre en oeuvre la seconde cellule standard dans la topographie de circuit intégré. 5. Procédé selon la revendication 4, comprenant une 25 étape consistant à utiliser la même topographie de cellule aléatoire au moins deux fois pour mettre en oeuvre la première cellule standard si le nombre de fois où la première cellule standard est mise en oeuvre est supérieur au nombre (N) de topographies de cellule (Lij) 30 disponibles pour mettre en oeuvre 1a première cellule standard dans la topographie de circuit intégré (ICL). 6. Procédé selon l'une des revendications 1 à 3, comprenant des étapes consistant à : - concevoir (S21) une topographie de cellule (Lil) pour la fonction de base (Fi), - modifier aléatoirement (S34) la topographie de cellule lorsqu'elle est sur le point d'être placée dans la topographie de circuit intégré (ICL) afin de mettre en oeuvre 1a première cellule standard, et utiliser (S36) la première topographie de cellule modifiée aléatoirement pour mettre en oeuvre la première cellule standard, et - modifier aléatoirement (S34) la topographie de cellule standard (Lil) lorsqu'elle est sur le point d'être placée dans la topographie de circuit intégré afin de mettre en oeuvre la seconde cellule standard, et utiliser (S36) la seconde topographie de cellule modifiée aléatoirement pour mettre en oeuvre la seconde cellule standard. 7. Procédé selon l'une des revendications 1 à 3, comprenant des étapes consistant à : - concevoir (S41) une topographie de cellule (Lil) pour la fonction de base, - utiliser (S55) la topographie de cellule pour mettre en oeuvre une première et une seconde cellules standards dans la topographie de circuit intégré (ICL), puis - modifier aléatoirement (S59) la topographie de cellule d'au moins une des première et seconde cellules 25 standards. 8. Procédé selon l'une des revendications 1 à 7, comprenant des étapes consistant à : - définir une topographie de cellule standard (Lil) pour 30 les première et seconde cellules standards (Ck), - définir (S22) au moins un paramètre de personnalisation (CPi) pour au moins un élément structurel de la topographie de cellule standard, et - faire varier aléatoirement (S34) le paramètre de 35 personnalisation afin de concevoir au moins une seconde topographie de cellule présentant des différences aléatoires par rapport à la topographie de cellule standard. 9. Procédé selon la revendication 8, dans lequel l'élément structurel est choisi dans le groupe comprenant un polygone de silicium dopé (PR, NR), un polygone de silicium polycristallin (Pl, P2, P3), un polygone de métal (Ml), et une interconnexion (C1-C6, V1-V4) entre deux polygones. 10. Procédé selon la revendication 9, dans lequel le paramètre de personnalisation (CPi) est la longueur d'un polygone, la largeur d'un polygone, la forme d'un polygone, la distance entre deux polygones, l'emplacement d'une interconnexion, ou la distance entre deux interconnexions. 11. Procédé selon l'une des revendications 8 à 10, 20 comprenant des étapes consistant à : - définir des limites inférieure et supérieure du paramètre de personnalisation, et - définir une valeur aléatoire du paramètre de personnalisation dans les limites inférieure et 25 supérieure. 12. Procédé selon l'une des revendications 1 à 11, comprenant des étapes consistant à : - calculer (5590) une surface maximale (MA), en utilisant 30 des règles d'implantation, pour une topographie de cellule standard, - diviser (5591) la surface maximale en plusieurs unités de surface (ES), - générer (5592) un nombre aléatoire (RN),- générer (5593) un élément structurel supplémentaire (AP) dont la surface inclut un nombre d'unités (ES) égal au nombre aléatoire généré (RN), et - incorporer (S594) l'élément structurel supplémentaire 5 dans la topographie de cellule standard, dans la zone définie par la surface maximale. 13. Procédé selon l'une des revendications 1 à 12, comprenant des étapes consistant à : 10 - définir, dans l'architecture du circuit intégré, au moins une zone à protéger contre l'ingénierie inverse et au moins une zone à ne pas protéger contre l'ingénierie inverse, - utiliser différentes topographies de cellules (Lij) 15 présentant des différences aléatoires pour mettre en oeuvre plusieurs instances d'une cellule standard dans la zone de la topographie de circuit intégré (ICL) à protéger, et - utiliser la même topographie de cellule pour mettre en 20 oeuvre plusieurs instances d'une cellule standard dans la zone de la topographie de circuit intégré à ne pas protéger. 14. Circuit intégré sur microplaquette de semi- 25 conducteur, comprenant au moins deux cellules standards interconnectées (Ck) mettant en oeuvre une même fonction de base (Fi), caractérisé en ce que les cellules standards interconnectées présentent différentes topographies. 30 15. Circuit intégré selon la revendication 14, dans lequel les cellules standards interconnectées présentent les mêmes propriétés de vitesse et de consommation de puissance.