FR 2976722 A1 20121221 FR 1155343 A 20110617 B11011 - 11-RO-0304 1 DISPOSITIF DE PROTECTION D'UNE PUCE DE CIRCUIT INTÉGRÉ CONTRE DES ATTAQUES Domaine de l'invention La présente invention concerne la protection d'une puce de circuit intégré contre des attaques visant à obtenir des informations confidentielles protégées. Exposé de l'art antérieur Dans certains dispositifs sécurisés tels que des cartes de paiement, des puces de circuits intégrés sont susceptibles de traiter et/ou de stocker des données sensibles, par exemple des clés de chiffrement. Ces puces peuvent faire l'objet de manipulations frauduleuses visant à obtenir des informations confidentielles protégées. Parmi les attaques connues, les attaques dites "attaques par faute", consistent à perturber volontairement le fonctionnement de la puce, et à analyser l'influence des perturbations sur son comportement. L'attaquant s'intéresse notamment à l'influence des perturbations sur des données telles que des signaux de sortie, la consommation, ou des temps de réponse. Il est susceptible d'en déduire, par des études statistiques ou autres, des informations sensibles telles que des algorithmes mis en oeuvre par la puce et éventuellement des clés de chiffrement. B11011 - 11-RO-0304 2 Pour provoquer volontairement des anomalies dans les circuits d'une puce, un mode d'attaque consiste à bombarder des zones de la puce par un faisceau laser alors que la puce est en fonctionnement. On peut ainsi injecter des fautes dans certaines cellules mémoires et/ou affecter le comportement de certains composants. En raison de la présence de pistes métalliques d'interconnexion du côté de la face avant du substrat, les attaques laser sont souvent réalisées par la face arrière de la puce. L'attaquant peut prévoir une étape préliminaire d'amincisse- ment du substrat de la puce, ce qui permet de minimiser l'atténuation du faisceau par le substrat et donc d'améliorer l'efficacité de l'attaque. Pour se prémunir contre les fraudes, on a proposé des puces comprenant un dispositif de détection d'attaque, couplé à un circuit de protection de la puce. Lorsqu'une attaque est détectée, le circuit de protection met en oeuvre des mesures de protection, d'aliénation, ou de destruction des données sensibles. Par exemple, on peut prévoir, lorsqu'une attaque est détectée, d'interrompre l'alimentation de la puce ou de pro- voquer sa réinitialisation, de façon à minimiser le temps pendant lequel l'attaquant peut étudier la réponse de la puce à une perturbation. Les solutions de détection d'attaque peuvent être logiques. Elles consistent par exemple à introduire régulière- ment dans les calculs des tests d'intégrité permettant de s'assurer que des données n'ont pas été modifiées. Ces solutions présentent l'inconvénient d'introduire des étapes de calcul supplémentaires, augmentant ainsi les temps de réponse de la puce. En outre, les tests d'intégrité ne peuvent pas détecter toutes les perturbations provoquées par un attaquant. Ce dernier dispose donc d'une certaine marge de manoeuvre susceptible de lui permettre d'acquérir des informations sensibles. D'autres solutions de détection d'attaque, dites physiques, comportent des capteurs sensibles aux variations de 35 température, aux ultraviolets, ou aux rayons X, permettant de B11011 - 11-RO-0304 3 déceler des activités suspectes. De même que les solutions logiques, ces solutions ne sont pas parfaitement fiables. En effet, avant la détection de l'attaque, l'attaquant dispose d'une marge de manoeuvre susceptible de lui permettre d'obtenir des informations sensibles. De plus, la mise en oeuvre de ces solutions est complexe et augmente la surface de silicium nécessaire à la réalisation de la puce. Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de proposer un dispositif de protection d'une puce de circuit intégré contre des attaques, palliant au moins en partie certains des inconvénients des solutions existantes. Les inventeurs proposent ici un dispositif de protection permettant, au lieu de détecter qu'une attaque est en cours et de mettre en oeuvre des mesures de protection, d'aliénation, ou de destruction des données confidentielles, comme le font les dispositifs de protections usuels, d'empêcher que l'attaque ne provoque des anomalies de fonctionnement dans les circuits de la puce. L'attaquant ne sera alors plus en mesure d'injecter des fautes dans les circuits de la puce pour en déduire des informations sensibles. Un objet d'un mode de réalisation de la présente invention est de prévoir un dispositif de protection permettant d'empêcher l'injection de fautes par un faisceau laser. Un objet d'un mode de réalisation de la présente invention est de prévoir un dispositif de protection n'augmentant pas la surface semiconductrice nécessaire à la réalisation de la puce. Un objet d'un mode de réalisation de la présente invention est de prévoir un dispositif de protection permettant en outre de détecter si une attaque est en cours. Ainsi, un mode de réalisation de la présente invention prévoit une puce de circuit intégré comprenant : une pluralité 35 de caissons parallèles de types de conductivité alternés formés B11011 - 11-RO-0304 4 dans la partie supérieure d'un substrat semiconducteur d'un premier type de conductivité (P) ; dans chaque caisson du premier type, une pluralité de transistors MOS à canal du second type de conductivité, et dans chaque caisson du second type, une pluralité de transistors MOS à canal du premier type, des transistors de caissons voisins étant reliés en inverseurs ; et un dispositif de protection contre des attaques, comprenant : une couche du second type s'étendant sous la pluralité de caissons, depuis la face inférieure desdits caissons ; et des régions d'isolation latérale entre les caissons, les régions latérales s'étendant depuis la face supérieure des caissons jusqu'à la couche du second type. Selon un mode de réalisation de la présente invention, les régions d'isolation latérale traversent entièrement la 15 couche du second type et s'arrêtent dans le substrat. Selon un mode de réalisation de la présente invention, les régions d'isolation latérale s'étendent jusqu'à une profondeur supérieure à 2 }gym. Selon un mode de réalisation de la présente invention, 20 les régions d'isolation latérale sont des tranchées à parois isolées remplies d'un matériau conducteur. Selon un mode de réalisation de la présente invention, le matériau conducteur est du silicium polycristallin. Selon un mode de réalisation de la présente invention, 25 la puce comprend en outre au moins un détecteur associé à au moins une des régions d'isolation latérale, le détecteur étant adapté à détecter des variations du potentiel du matériau conducteur de cette région. Selon un mode de réalisation de la présente invention, 30 le détecteur est choisi pour détecter des variations du potentiel du matériau conducteur susceptibles de résulter d'un bombardement de la puce par un faisceau laser. Selon un mode de réalisation de la présente invention, le détecteur comprend un comparateur dont une première borne 35 d'entrée est maintenue, en fonctionnement, à un potentiel de B11011 - 11-RO-0304 référence, et dont une seconde borne d'entrée est reliée au matériau conducteur. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 5 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1A est une vue de dessus représentant de façon schématique et partielle un exemple de réalisation d'une puce de circuit intégré ; les figures 1B, 1C et 1D sont des vues en coupe selon les plans A-A, B-B et C-C de la figure 1A ; la figure 2A est une vue de dessus représentant de façon schématique et partielle un mode de réalisation d'une puce 15 de circuit intégré protégée contre des attaques ; les figures 2B, 2C et 2D sont des vues en coupe selon les plans A-A, B-B et C-C de la figure 2A ; la figure 3 est une vue en coupe schématique d'un mode de réalisation d'une puce de circuit intégré protégée contre des 20 attaques, comportant un dispositif de détection d'attaques ; et la figure 4 est un chronogramme illustrant l'évolution d'un signal du dispositif de détection d'attaques de la puce de la figure 3. Description détaillée 25 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. 30 Les figures 1A à 1D représentent de façon schématique et partielle un exemple de réalisation d'une puce 1 de circuit intégré. La figure 1A est une vue de dessus de la puce 1, et les figures 1B, 1C et 1D sont des vues en coupe, respectivement selon les plans A-A, B-B et C-C de la figure 1A. B11011 - 11-RO-0304 6 La puce 1 est formée à partir d'un substrat semi-conducteur 3 (PSUB) faiblement dopé de type P, par exemple un substrat de silicium. Des caissons juxtaposés de types de conductivité alternés sont formés dans la partie supérieure du substrat 3. Dans cet exemple, seuls deux caissons 5 et 7 ont été représentés, respectivement de type N et de type P, ayant en vue de dessus la forme de bandes parallèles juxtaposées (en traits pointillés sur la figure 1A). En pratique, la puce 1 peut comprendre un grand nombre de caissons parallèles juxtaposés de types de conductivité alternés. Le caisson 5, de type N, comprend une pluralité de transistors MOS à canal P 9. Chaque transistor 9 comprend des régions de source 9S et de drain 9D, fortement dopées de type P (P+), délimitées par une grille conductrice isolée 9G formée à la surface du caisson 5. Le caisson 5 comprend en outre une pluralité de régions 11 fortement dopées de type N, formant des prises de contact de polarisation du caisson. Dans cet exemple, une prise de contact 11 est disposée au voisinage de chaque transistor 9. Le caisson 7, de type P, comprend une pluralité de transistors MOS à canal N 13. Chaque transistor 13 comprend des régions de source 13S et de drain 13D, fortement dopées de type N (N+), délimitées par une grille conductrice isolée 13G formée à la surface du caisson 7. Le caisson 7 comprend en outre une pluralité de régions 15 fortement dopées de type P, formant des prises de contact de polarisation du caisson. Dans cet exemple, une prise de contact 15 est disposée au voisinage de chaque transistor 13. Des régions isolantes 17 sont formées dans la partie supérieure des caissons 5 et 7 pour isoler les transistors les uns des autres et des prises de contact. En particulier, une région isolante 17a ayant, en vue de dessus, la forme d'une bande parallèle aux caissons 5 et 7, s'étend sans discontinuité au-dessus de la zone de jonction entre les caissons 5 et 7, isolant les transistors 9 des transistors 13. Les régions B11011 - 11-RO-0304 7 isolantes 17 et 17a sont par exemple des tranchées d'environ 100 à 300 nm de profondeur, remplies d'oxyde de silicium. De telles tranchées peuvent être formées selon un procédé couramment désigné dans la technique par le sigle STI, de l'anglais "Shallow Trench Isolation" - isolation par tranchée peu pro-fonde. Dans la puce 1, chaque transistor 9 du caisson 5 est, en vue de dessus, disposé à proximité d'un transistor 13 du caisson 7. Les transistors 9 et 13 voisins sont montés en inver- Beur, c'est-à-dire que la grille 9G du transistor 9 est connectée à la grille 13G du transistor 13, formant la borne d'entrée d'un inverseur 19, et que le drain 9D du transistor 9 est connecté au drain 13D du transistor 13, formant la borne de sortie OUT de l'inverseur 19. Les interconnexions grille-grille et drain-drain sont réalisées par des pistes conductrices non représentées, par exemple en silicium polycristallin ou en métal. A titre d'exemple, en fonctionnement, la source 9S du transistor 9 est à un potentiel d'alimentation haut Vdd, la source 13S du transistor 13 est à un potentiel d'alimentation bas Gnd, les prises de polarisation 11 du caisson 5 et 15 du caisson 7 sont respectivement au potentiel haut Vdd et au potentiel bas Gnd, et le substrat 3 est au potentiel bas Gnd. Les inverseurs 19 constituent des cellules élémentaires de la puce 1. Ils sont reliés entre eux par des pistes conductrices non représentées, pour former des blocs mettant en oeuvre des fonctions de la puce. Les inventeurs ont étudié les effets d'un bombardement de la puce 1 par un faisceau laser. Ils ont constaté l'appari- tion de courants parasites liés à la formation de paires électrons trous au niveau des jonctions PN polarisées en inverse, et notamment au niveau des jonctions PN entre le caisson 5 et le caisson 7 et entre le substrat 3 et le caisson 5. Ces courants sont susceptibles d'entrainer la mise en conductions de transistors bipolaires parasites, notamment un transistor NPN entre les prises 11 et le caisson 5 (N), le B11011 - 11-RO-0304 8 caisson 7 (P), et les régions de drain 13D (N), un transistor PNP entre les prises 15 et le caisson 7 (P), le caisson 5 (N), et les régions de drain 9D (P), un transistor PNP entre les régions de drain 9D (P), le caisson 5 (N) et le substrat 3 (P), et un transistor PNP entre les régions de source 9S (P), le caisson 5 (N) et le substrat 3 (P). Des transistors bipolaires passant par les régions de source 9S et de drain 13S des transistors MOS 9 et 13 sont également susceptibles d'être mis en conduction. Il peut en résulter diverses anomalies de fonctionnement, par exemple des fautes logiques, c'est-à-dire que la valeur du signal sur la borne de sortie OUT d'un inverseur se trouve inversée par rapport à la valeur qui devrait normalement être présente sur cette borne compte tenu du signal appliqué sur la borne d'entrée IN. Il peut aussi se produire des fautes de délai, c'est-à-dire que la commutation du signal de sortie d'un inverseur est retardée par rapport à une commutation en l'absence du faisceau laser. Les figures 2A à 2D représentent de façon schématique et partielle un mode de réalisation d'une puce 21 de circuit intégré protégée contre des attaques. La figure 2A est une vue de dessus de la puce 21, et les figures 2B, 2C et 2D sont des vues en coupe, respectivement selon les plans A-A, B-B et C-C de la figure 2A. Comme la puce 1 des figures 1A à 1D, la puce 21 comprend des caissons parallèles de types de conductivité alternés, des transistors MOS à canal P étant formés dans les caissons de type N et des transistors MOS à canal N étant formés dans les caissons de type P. Des transistors voisins de types opposés, formés dans des caissons de types de conductivité opposés, sont montés en inverseurs, constituant des cellules élémentaires de la puce 21. Les éléments communs aux puces 1 et 21 ont été désignés par de mêmes références sur les figures et ne seront pas décrits à nouveau en détail ci-après. Dans la puce 21, une couche de type N 23 s'étend sous 35 les caissons 5 et 7, à l'interface entre la face inférieure des B11011 - 11-RO-0304 9 caissons 5 et 7, et le substrat 3. A titre d'exemple, l'épaisseur des caissons 5 et 7 est comprise entre 0,5 et 1,5 }gym, et l'épaisseur de la couche 23 est comprise entre 1 et 2 }gym. On notera qu'en pratique, la couche 23 et les caissons 5, de type N, peuvent former une même région de type N. Par ailleurs, dans la puce 21, les caissons parallèles 5 (de type N) et 7 (de type P) ne sont pas juxtaposés comme dans la puce 1 des figures 1A à 1D, mais sont séparés par une région isolante 25 qui s'étend depuis la face supérieure des caissons jusqu'à la couche N 23. La région 25 forme une paroi d'isolation latérale qui fait interface entre le caisson 5 et le caisson 7. Il n'existe donc pas, sous les inverseurs 19, de jonctions PN latérales entre les caissons 5 et 7, comme c'est le cas dans la puce 1 des figures 1A à 1D. Dans l'exemple représenté, la région 25 traverse entièrement la couche de type N 23, jusqu'à déboucher dans le substrat 3. La région 25 peut être interrompue ou ouverte dans des régions séparant deux inverseurs de la puce ou dans des régions ne comportant pas de transistors MOS (aucune interrup- tion ou ouverture n'est visible sur les figures 2A à 2D). De telles interruptions permettent de garantir l'uniformité de la polarisation de la couche 23. Dans une variante de réalisation, la région 25 peut s'arrêter à une profondeur intermédiaire de la couche 23, sans déborder dans le substrat 3. Dans cet exemple, la région isolante 25 s'étend à partir de la face supérieure de la région isolante superficielle 17a séparant les transistors 9 du caisson 5 des transistors 13 du caisson 7. En vue de dessus (figure 2A), la région isolante 25 a la forme d'une bande, éventuellement interrompue dans certaines régions de la puce, parallèle aux caissons 5 et 7, de largeur inférieure à la bande 17a, et coïncidant sensiblement avec la partie centrale de la bande 17a. Ainsi, la prévision de la région isolante 25 n'entraîne pas une augmentation de la surface semiconductrice nécessaire à la réalisation de la puce. B11011 - 11-RO-0304 10 Dans une variante de réalisation, on pourra se passer de la région d'isolation superficielle 17a. La région isolante 25 est par exemple une tranchée d'environ 2 à 4 pm de profondeur et d'environ 200 à 500 nm de largeur, dont les parois latérales et le fond sont revêtus par un film 27 en un matériau isolant tel que l'oxyde de silicium, et remplie d'un matériau conducteur 29 tel que du silicium polycristallin. De telles tranchées peuvent être formées selon un procédé couramment désigné dans la technique par le sigle DTI, de l'anglais "Deep Trench Isolation" - isolation par tranchée profonde. Dans une variante de réalisation, la tranchée 25 peut être entièrement remplie d'un matériau isolant tel que l'oxyde de silicium. Toute méthode adaptée à former une tranchée d'isolation latérale suffisamment profonde pourra être utilisée. Sur les figures 2A à 2D, seuls deux caissons parallèles 5 et 7 ont été représentés. Toutefois, en pratique, la puce 21 peut comprendre un grand nombre de caissons parallèles de types de conductivité alternés, séparés les uns des autres par des régions 25 ayant, en vue de dessus, la forme de bandes (ou de tronçons de bandes alignés et disjoints) parallèles aux caissons 5 et 7. Ainsi, dans la puce 21, les transistors 9 et 13 constitutifs d'un même inverseur 19 sont séparés par une portion de tranchée isolante 25. Les essais effectués par les inventeurs ont montré que le bombardement d'une puce du type décrit en relation avec les figures 2A à 2D par un faisceau laser ne provoque pas d'anomalies de fonctionnement. En présence du faisceau laser, il apparaît bien un courant parasite relativement important dans le substrat 3, lié à la formation de paires électrons trous au niveau de la jonction PN polarisée en inverse formée entre le substrat 3 et la couche 23. Toutefois, ce courant parasite n'a aucune incidence sur le fonctionnement des circuits de la puce. En particulier, du fait de la présence de la couche 23 et des régions isolantes 25, aucun transistor bipolaire parasite n'est susceptible d'être mis en conduction sous l'effet du faisceau B11011 - 11-RO-0304 11 laser. Dans le cas où la région d'isolation latérale 25 comprend des ouvertures dans certaines régions de la puce, il subsiste, dans ces régions, des jonctions PN latérales entre les caissons 5 et 7. Toutefois, ces jonctions sont de faible surface et suffisamment éloignées des inverseurs 19 pour ne pas permettre l'injection de fautes dans des circuits de la puce. Ainsi, dans la puce 21, la couche 23 et les régions isolantes 25 sont des éléments d'un dispositif de protection contre des attaques permettant non pas de détecter une attaque puis de protéger, aliéner, ou détruire les données sensibles de la puce comme le font les dispositifs de protection usuels, mais d'empêcher la conséquence de l'attaque, c'est-à-dire l'injection de fautes ou anomalies de fonctionnement dans les circuits de la puce. Un avantage du dispositif de protection proposé est qu'il permet de protéger la puce non seulement contre des attaques laser, mais aussi contre d'autres types d'attaque, par exemple des attaques par injection de fautes à l'aide d'un champ électromagnétique. Un autre avantage d'un tel dispositif de protection est qu'il n'entraîne pas une augmentation de la surface de silicium nécessaire pour réaliser la puce. La figure 3 représente de façon schématique et partielle une variante de réalisation d'une puce de circuit intégré protégée contre des attaques. La puce 31 de la figure 3 comprend un dispositif de protection permettant non seulement d'empêcher l'injection de fautes, comme dans la puce 21 décrite en relation avec les figures 2A à 2D, mais aussi de détecter si une attaque est en cours. La figure 3 est une vue en coupe dans le même plan que la figure 2B. La puce 31 comprend les mêmes éléments que la puce 21 de la figure 2B, et comprend en outre un circuit de détection d'attaques 33. Par souci de clarté, le circuit 33 a été représenté sous la forme d'un schéma électrique relié à la puce B11011 - 11-RO-0304 12 31. En pratique, le circuit 33 peut être intégré à la puce 31, ou être un circuit externe à la puce 31. Pour détecter qu'une attaque est en cours, les inventeurs proposent de détecter des variations anormales du potentiel VTR du matériau conducteur 29 remplissant des tranchées 25 disposées entre des caissons parallèles voisins. La région conductrice 29 constitue une électrode d'une pluralité de capacités parasites, notamment entre le matériau 29 et le caisson 5, entre le matériau 29 et le caisson 7, entre le matériau 29 et la couche 23, et entre le matériau 29 et le substrat 3. D'autres capacités parasites existent dans la puce 31, par exemple au niveau des jonctions PN entre le substrat 3 et la couche 23, et entre le caisson 7 et la couche 23. Le bombardement de la puce par un faisceau laser entraine une modification rapide des potentiels de polarisation du substrat 3, de la couche 23, et/ou des caissons 5 et 7. Les variations des potentiels de polarisation sont transmises par le réseau de capacités parasites susmentionné, et se traduisent par une variation du potentiel de la région conductrice 29. On propose ici de détecter, à l'aide du circuit 33, des variations du potentiel de la région conductrice 29, susceptibles de correspondre à une attaque frauduleuse. Une fois l'attaque détectée, diverses mesures de protection, d'aliénation, ou de destruction des données confidentielles peuvent être mises en oeuvre. Dans cet exemple, le circuit 33 comprend un compa- rateur 35 comportant des bornes d'entrée 35a et 35b et une borne de sortie 35c. La borne d'entrée 35b est reliée électriquement au matériau conducteur 29 remplissant la tranchée à parois isolées 25. En fonctionnement, un potentiel de référence VREF est appliqué à la borne d'entrée 35a et la borne de sortie 35c fournit un signal VERR susceptible de commuter entre une valeur haute et une valeur basse selon que le potentiel VTR du matériau conducteur 29 est supérieur ou inférieur au potentiel VREF. Le matériau conducteur 29 remplissant la tranchée 25 est en outre B11011 - 11-RO-0304 13 relié à une borne de potentiel haut VDD par l'intermédiaire d'un interrupteur 37. En fonctionnement, l'interrupteur 37, normalement ouvert, est fermé de façon périodique, par exemple à chaque front montant ou descendant d'un signal d'horloge de la puce, de façon à maintenir le matériau conducteur 29 à un potentiel flottant sensiblement constant. En variante, un potentiel de polarisation peut être appliqué en permanence au matériau conducteur 29 (polarisation non flottante). La figure 4 est un chronogramme illustrant l'évolution du potentiel VTR de la région conductrice 29 lors du fonctionnement de la puce. En fonctionnement normal, le potentiel VTR est maintenu à un potentiel supérieur au potentiel VREF appliqué sur la borne d'entrée 35a du comparateur 35. A titre d'exemple, le potentiel VREF est d'approximativement 0,5 V, et le potentiel VTR est maintenu à une valeur sensiblement cons-tante de l'ordre de 0,7 V. On observe des pics 41 sur le signal VTR, correspondant à des variations rapides et de faible amplitude du potentiel VTR. Les pics 41 sont la conséquence de phénomènes transitoires normaux se produisant lors du fonctionnement de la puce. A titre d'exemple, l'amplitude des pics 41 est inférieure à o, l V. Sur le chronogramme de la figure 4, on observe en outre un creux 43 correspondant à une chute brutale et de forte amplitude du potentiel VTR. Une telle chute de potentiel se produit typiquement en présence d'une attaque frauduleuse, par exemple lors du bombardement de la puce par un faisceau laser pulsé. Plus généralement, lors d'une attaque frauduleuse, une variation rapide du potentiel VTR se produit dans les régions conductrices 29 de la zone attaquée. A titre d'exemple, des variations d'amplitude supérieure à 0,3 V sont typiquement observées en cas d'attaque laser sur des puces alimentées sous 1,2 V. Le potentiel VTR chute alors à une valeur inférieure au potentiel VREF, conduisant à une détection de l'attaque par le circuit 33. B11011 - 11-RO-0304 14 En pratique, plusieurs circuits de détection 33 peuvent être prévus sur la puce 31. On peut par exemple associer à chaque région 25 de séparation des caissons de la puce, un ou plusieurs circuits de détection 33. On peut alternativement ne prévoir des circuits de détection 33 que dans les zones les plus sensibles de la puce. On peut en outre prévoir, sur une même puce 31, des circuits de détection 33 présentant des seuils de détections distincts, par exemple en appliquant des potentiels de référence VREF distincts sur les bornes d'entrées 35a des différents comparateurs 35. On notera que l'invention ne se restreint pas à l'utilisation du circuit de détection 33 décrit ci-dessus. L'homme de l'art saura prévoir tout autre circuit adapté à détecter des variations du potentiel des régions conductrices 29 susceptibles de correspondre à une attaque frauduleuse. Un avantage du dispositif de protection décrit en relation avec les figures 3 et 4 est qu'il offre une sécurité accrue, puisqu'en plus d'empêcher l'injection de fautes, comme le fait le dispositif de protection décrit en relation avec les figures 2A à 2D, il permet de détecter qu'une attaque est en cours. Ceci permet de prévoir des mesures de protection supplémentaires telles que la réinitialisation de la puce en cas d'attaque. Des modes de réalisation particuliers de la présente 25 invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on a décrit ci-dessus des modes de réalisation d'une puce de circuit intégré protégée contre des attaques laser, cette puce comprenant des caissons parallèles de 30 types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur, les caissons étant séparés les uns des autres par des régions isolantes 25. L'invention ne se restreint pas à l'exemple particulier décrit ci-dessus dans lequel les caissons ont, en vue de dessus, la forme de bandes 35 parallèles. Par caissons parallèles, on entend ici plus généra- B11011 - 11-RO-0304 15 lement des caissons voisins disposés de façon qu'une face d'un premier caisson soit en regard d'une face du second caisson et sensiblement parallèle à cette face. Dans la structure proposée, une tranchée d'isolation 25 fait interface entre lesdites faces sensiblement parallèles. De plus, on a décrit ci-dessus des exemples de puces de circuit intégré formées à partir d'un substrat de type P. L'homme de l'art saura adapter le dispositif de protection pro-posé à une puce formée à partir d'un substrat de type N. REVENDICATIONS1. Puce de circuit intégré comprenant : une pluralité de caissons (5, 7) parallèles de types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P) ; dans chaque caisson (7) du premier type (P), une pluralité de transistors MOS (13) à canal du second type de conductivité (N), et dans chaque caisson (5) du second type (N), une pluralité de transistors MOS (9) à canal du premier type (P), des transistors de caissons voisins étant reliés en inver- seurs (19) ; et un dispositif de protection contre des attaques, comprenant : une couche (23) du second type (N) s'étendant sous 15 ladite pluralité de caissons (5, 7), depuis la face inférieure desdits caissons ; et des régions d'isolation latérale (25) entre les caissons, lesdites régions (25) s'étendant depuis la face supérieure des caissons jusqu'à ladite couche (23). 20 2. Puce selon la revendication 1, dans laquelle les régions (25) d'isolation latérale traversent entièrement ladite couche (23) et s'arrêtent dans le substrat (3). 3. Puce selon la revendication 1 ou 2, dans laquelle les régions (25) d'isolation latérale s'étendent jusqu'à une 25 profondeur supérieure à 2 }gym. 4. Puce selon l'une quelconque des revendications 1 à 3, dans laquelle lesdites régions (25) d'isolation latérale sont des tranchées à parois isolées remplies d'un matériau conducteur (29). 30 5. Puce selon la revendication 4, dans laquelle le matériau conducteur (29) est du silicium polycristallin. 6. Puce selon la revendication 4 ou 5, comprenant en outre au moins un détecteur (33) associé à au moins une desdites régions (25) d'isolation latérale, ledit au moins un détecteurB11011 - 11-RO-0304 17 étant adapté à détecter des variations du potentiel du matériau conducteur (29) de ladite au moins une région (25). 7. Puce selon la revendication 6, dans laquelle ledit au moins un détecteur (33) est choisi pour détecter des varia- tions du potentiel du matériau conducteur (29) susceptibles de résulter d'un bombardement de la puce par un faisceau laser. 8. Puce selon la revendication 6 ou 7, dans laquelle ledit au moins un détecteur (33) comprend un comparateur (35) dont une première borne d'entrée (35a) est maintenue, en fonctionnement, à un potentiel de référence (VREF), et dont une seconde borne d'entrée (35b) est reliée audit matériau conducteur (29).