FR 2969374 A1 20120622 FR 1060637 A 20101216 B 10-425 8FR 1 Procédé d'assemblage de deux circuits intégrés et structure correspondante L'invention concerne les circuits intégrés et plus particulièrement l'assemblage de deux circuits intégrés réalisés indépendamment, de façon à réaliser une structure tridimensionnelle intégrée. Les assemblages de circuits intégrés comprennent généralement au moins deux circuits intégrés fabriqués indépendamment puis liés l'un à l'autre par un ensemble de liaisons électriques disposées entre les deux circuits intégrés. Ces liaisons électriques sont généralement fabriquées sur chacun des deux circuits intégrés puis soudés lors d'une étape de fusion. Lors de la fabrication de ces assemblages, des liaisons traversantes électriquement conductrices (connues également sous la dénomination anglo-saxonne TSV : « Through Silicon Via ») peuvent également être réalisées au sein d'au moins l'un des circuits intégrés. Ces liaisons peuvent permettre de réaliser des assemblages de la face avant d'un circuit intégré contre la face arrière d'un autre circuit intégré. Ainsi dans de tels assemblages, dits « face to back », les liaisons traversantes relient électriquement les lignes métalliques d'un circuit intégré et les liaisons électriques disposées entre les deux circuits intégrés. Par ailleurs, dans des assemblages de la face avant d'un circuit intégré et de la face avant d'un autre circuit intégré, dits « face to face », les liaisons traversantes permettent par exemple de relier l'assemblage, à un circuit imprimé, selon un procédé bien connu de l'homme du métier sous le vocable anglo-saxon de « flip-chip ». Un assemblage classique de deux circuits intégrés a été représenté sur la figure 1. Sur cette figure, on a représenté de manière schématique deux circuits intégrés IC1 et IC2. Le circuit IC1 comporte, de manière classique, un substrat de silicium SUB ainsi qu'un certain nombre de lignes métalliques LM. Les lignes métalliques LM formant un réseau d'interconnexion entre les composants des circuits intégrés communément désigné sous le vocable anglo-saxon « Back End Of Line » (« BEOL »). Afin d'assembler la face arrière du circuit intégré ICI contre la face avant du circuit intégré IC2 (« face to back »), une liaison traversante électriquement conductrice TSV1 est réalisée au sein du circuit intégré ICI. Plus précisément, le substrat SUB du circuit intégré ICI est tout d'abord aminci, par exemple lors d'une étape de polissage mécanique, puis un orifice traversant ORI est formé sur la face arrière du circuit intégré ICI. Cet orifice traversant ORI débouche sur au moins une ligne métallique LM du circuit intégré IC1. Une couche isolante ISO, par exemple du dioxyde de silicium SiO2, est ensuite déposée sur les parois de l'orifice ORI ainsi que sur la face arrière du circuit intégré IC1. L'orifice ORI peut avoir un facteur de forme, par exemple de l'ordre de deux ou trois, c'est-à-dire une hauteur, par exemple, de 120 micromètres pour une largeur de 60 micromètres, pour un facteur de forme de deux. Une couche électriquement conductrice RDL1 est ensuite déposée sur les parois de l'orifice ORI, sur la couche isolante ISO et partiellement au dessus la face arrière du circuit intégré IC 1. Cette couche conductrice, généralement dénommée ligne de redistribution (« Redistribution Line ») est en contact électrique avec une ligne métallique LM et s'étend au dessus d'au moins une partie de la face arrière du premier circuit intégré ICI. La couche conductrice RDL1 comprend une couche de cuivre déposée sur une couche de tantale qui permet de faciliter l'adhésion du cuivre, elle-même déposée sur une couche de nitrure de tantale permettant de limiter la diffusion du cuivre dans le silicium. La formation de la couche conductrice RDL1 est, de manière classique, suivie d'une étape de dépôt d'une résine photosensible RES1. La résine photosensible RES1 ne comble pas l'orifice ORI, et a une épaisseur de l'ordre seulement de deux micromètres. Afin de former une liaison électrique entre le circuit intégré IC1 et le circuit intégré IC2, une cavité est formée au sein de la résine photosensible RES1 lors d'une étape de photolithographie. Cette cavité débouche sur la couche conductrice RDL1. De manière classique, une couche formant une barrière de diffusion et une couche d'accroche du cuivre est ensuite déposée sur la face arrière du circuit intégré IC1. Cette couche d'accroche est recouverte d'une deuxième résine photosensible dans laquelle une cavité est formée débouchant sur la couche conductrice RDL1 lors d'une étape de photolithographie. Une étape de dépôt électrochimique de cuivre permet ensuite de combler la cavité débouchant sur la couche conductrice RDL1 et de former un pilier de cuivre CUP1. La deuxième couche de résine a permis avec la première couche de résine d'obtenir une épaisseur suffisante pour obtenir un pilier de cuivre CUP1 de hauteur suffisante. La deuxième couche de résine ainsi que la couche d'accroche du cuivre est ensuite enlevée. Sur le deuxième circuit intégré IC2, une région conductrice RDL2, par exemple en cuivre, est disposée sur la face avant du circuit intégré IC2, un pilier de cuivre CUP2 est ensuite formé sur cette région conductrice. Plus précisément et de manière classique, la réalisation du pilier de cuivre CUP2 est précédée d'une passivation de la région conductrice RDL2 au moyen d'une couche de nitrure de silicium (Si3N4), d'une ouverture de cette couche de nitrure de silicium sur l'emplacement du pilier de cuivre CUP2 au moyen d'une étape de photolithographie, et d'un dépôt d'une couche barrière et d'accroche du cuivre. Afin de créer un contact électrique entre les deux circuits intégrés ICI et IC2, un alliage à basse température de fusion SAC est disposé sur le pilier de cuivre CUP2. L'ensemble formé par le pilier de cuivre CUP2 et l'alliage SAC est couramment appelé en langue anglaise « Copper Pillar ». Cet ensemble peut avoir une épaisseur de l'ordre de 30 micromètres. Une couche de polymère WLUF est ensuite déposée sur la face avant du circuit intégré IC2 de manière à recouvrir le pilier de cuivre CUP2 et l'alliage SAC. Lors de l'assemblage des deux circuits intégrés, l'alliage SAC est soudé au pilier CUP1 et la couche WLUF est polymérisée lors d'un recuit et comble l'espace entre les deux circuits intégrés IC1 et IC2. La couche de résine WLUF est couramment désignée sous le vocable anglo-saxon de « Wafer Level Under-Fill ». L'assemblage obtenu a notamment pour inconvénient la présence d'une cavité dans l'orifice ORI. La formation de cette cavité peut entraîner une encapsulation de gaz et provoquer une défaillance de l'assemblage. Cette cavité peut également provoquer une oxydation de cuivre. En outre, ce procédé permettant d'obtenir l'assemblage des circuits intégrés IC1 et IC2 comprend un nombre élevé d'étapes, plus particulièrement deux étapes de photolithographie liées aux dépôts de deux couches de résine, un dépôt de couche d'accroche, un dépôt de cuivre, un dépôt de l'alliage SAC ou encore un dépôt de la couche de polymère WLUF. Par ailleurs, l'utilisation de la couche de polymère WLUF a pour inconvénient de nécessiter des piliers de cuivres CUP1 et CUP2 hauts, ayant par exemple une hauteur totale de 40 micromètres soit 10 micromètres pour le pilier CUP1 et 30 micromètres pour le pilier CUP2 et l'alliage SAC. Selon un mode de mise en oeuvre et de réalisation, il est proposé de simplifier l'assemblage d'au moins deux circuits intégrés. Selon un aspect, il est proposé un procédé d'assemblage de deux circuits intégrés comprenant : - un dépôt sur une première face, par exemple la face arrière, d'un premier circuit intégré d'une couche de résine photosensible ; - une formation d'au moins une cavité dans ladite couche de résine photosensible débouchant sur une portion électriquement conductrice du premier circuit intégré ; - une réalisation d'un pilier conducteur remplissant partiellement ladite cavité et venant contacter ladite portion électriquement conductrice ; - une formation sur une première face d'un deuxième circuit intégré d'au moins une protubérance électriquement conductrice ; - un assemblage des deux premières faces, ladite protubérance venant en contact avec le pilier conducteur de façon à combler ladite cavité, et ladite résine comblant l'espace entre les deux circuits intégrés. Ainsi, une seule résine est utilisée pour former la ou les cavités permettant la réalisation de la liaison électrique entre les deux circuits intégrés, et pour combler l'espace entre les deux circuits intégrés. Une unique étape de photolithographie est réalisée dans cette résine pour réaliser ladite au moins cavité. L'homme du métier saura ajuster la viscosité de la résine en fonction de l'épaisseur souhaitée. A titre indicatif une plage de viscosités comprise entre 1500 centipoises et 4000 centipoises convient. La résine photosensible peut être une résine initialement liquide. En variante, la résine photosensible peut être un film sec. Avantageusement, la réalisation du pilier conducteur comprend une étape de sérigraphie d'une pâte conductrice. Ainsi, il n'est pas nécessaire de mettre en oeuvre un dépôt d'une couche barrière et d'une couche d'accroche du cuivre afin de former un pilier conducteur. L'étape de sérigraphie permet d'utiliser la couche de résine photosensible comme un masque à travers lequel on applique une pâte conductrice. La pâte conductrice peut comprendre des particules d'alliage étain-argent et de cuivre. L'alliage utilisé pour la pâte conductrice possède ainsi une température de fusion basse qui permet de souder le pilier conducteur à la protubérance du deuxième circuit intégré. La pâte utilisée comportant des particules métalliques (étain- argent, cuivre) ayant par exemple entre 1 et 3 micromètres de diamètre, noyées dans un flux de soudure, le pilier obtenu ici se distingue de par sa microstructure (tronc d'étain-argent-cuivre) d'un pilier selon l'art antérieur (tronc en cuivre surmonté d'un dôme en alliage étain-argent-cuivre). Le procédé peut comprendre, préalablement au dépôt de ladite résine photosensible : - un amincissement du substrat du premier circuit intégré ; - une formation dans le substrat d'un orifice traversant ; - une formation d'une couche électriquement conductrice sur au moins les parois de l'orifice traversant, venant en contact électrique avec au moins une ligne métallique d'un niveau de métallisation du premier circuit intégré et s'étendant au dessus d'au moins une partie de ladite première face de façon à former ladite portion électriquement conductrice ; et ledit orifice traversant est totalement rempli par ladite résine lors du dépôt de ladite résine. Ainsi, un assemblage dit « face to back » est obtenu, et ce sans former de cavité dans l'orifice traversant. Par ailleurs, le remplissage dudit orifice traversant est réalisé au cours de l'étape de dépôt de la résine photosensible dans laquelle le pilier conducteur est formé. Le remplissage de l'orifice traversant par ladite résine est favorisé par la réalisation d'un recuit basse température sous vide de la résine déposée. Le remplissage de l'orifice traversant par la résine améliore la fiabilité car on supprime la poche d'air piégée dans les orifices traversants de l'art antérieur qui peut oxyder le cuivre présent dans l'orifice traversant et/ou endommager la membrane de résine qui forme cette poche d'air. Selon un autre aspect, il est proposé un dispositif semi-conducteur comprenant un assemblage de deux circuits intégrés, ledit assemblage comprenant une couche de résine photosensible comblant l'espace entre les deux circuits intégrés et au moins un pilier électriquement conducteur ménagé au sein de ladite résine et reliant électriquement les deux circuits intégrés. Avantageusement, ledit au moins un pilier électriquement conducteur comporte au moins partiellement une pâte conductrice comprenant des particules métalliques. Les particules métalliques peuvent comporter des particules d'alliage étain-argent et de cuivre. Le substrat de l'un des deux circuits intégrés comporte une liaison traversante électriquement conductrice dont la partie interne est totalement comblée par ladite résine photosensible. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - la figure 1, déjà décrite, illustre schématiquement un assemblage de deux circuits intégrés selon l'art antérieur, et - les figures 2 à 6 illustrent un mode de mise en oeuvre et de réalisation selon l'invention. Sur la figure 2, on a représenté de manière schématique un premier circuit intégré IC1. Le circuit intégré IC1 est réalisé, de manière classique, dans un substrat de silicium SUB et comporte un certain nombre de lignes métalliques LM. Les lignes métalliques LM formant ici la partie dite « Back End Of Line » (« BEOL ») du circuit intégré IC1. Afin d'assembler un deuxième circuit intégré sur la face arrière du circuit intégré IC1, une liaison traversante électriquement conductrice TSV2 est réalisée. Le substrat SUB est tout d'abord aminci jusqu'à une épaisseur, par exemple de 120 micromètres, et un orifice traversant est formé sur la face arrière du circuit intégré IC. Cet orifice peut avoir une largeur de l'ordre de 60 micromètres, afin d'obtenir un facteur de forme de deux. I1 est également envisageable d'obtenir des facteurs de forme de l'ordre de un ou de trois. Une couche isolante ISO, par exemple du dioxyde de silicium (SiO2), est déposée sur les parois de l'orifice traversant ainsi que sur la face arrière du circuit intégré ICI. Après gravure de la partie de fond de la couche ISO, une couche électriquement conductrice RDL1 formant une ligne de redistribution reliée à une ligne métallique LM est déposée sur les parois de l'orifice ORI, sur la couche isolante ISO et partiellement au dessus de la face arrière du circuit intégré IC1. La couche conductrice RDL1 comprend une couche de cuivre déposée sur une couche de tantale qui permet de faciliter l'adhésion du cuivre, elle-même déposée sur une couche de nitrure de tantale permettant de limiter la diffusion du cuivre dans le silicium. Le cuivre de la couche électriquement conductrice RDL1 peut être déposé lors d'une étape de dépôt électrochimique au moyen d'une couche de résine ouverte à l'emplacement de la couche RDL1. Une couche de résine photosensible RES est ensuite déposée sur la face arrière du circuit intégré IC1. Le dépôt de cette résine peut être réalisé lors d'une étape d'enduction centrifuge (« Spin Coating »). La résine RES comble totalement l'orifice traversant de la liaison TSV2. Par ailleurs, la couche de résine RES passive, à savoir protège, intégralement la face arrière du circuit intégré IC1. L'homme du métier saura ajuster les caractéristiques de la résine, par exemple sa viscosité, de façon à pouvoir à la fois remplir complètement l'orifice de la liaison traversante TSV2 et obtenir une épaisseur suffisante pour la réalisation ultérieure d'un pilier conducteur. On pourra par exemple utiliser une résine d'une viscosité comprise entre 1500 et 4000 centipoises. Par ailleurs afin de favoriser le remplissage de l'orifice TSV2 on procède avantageusement après dépôt de la résine à un recuit sous vide basse température, par exemple à une température inférieure à 100°C, sous une pression comprise par exemple entre 10 et 50 millibars, pendant une durée par exemple comprise entre 10 et 30 minutes. On peut utiliser par exemple une résine initialement liquide vendue sous la dénomination TMMR par la société japonaise TOK. En variante, la résine peut être un film sec, par exemple un film sec vendu sous la dénomination de TMMF par la société japonaise TOK. Le dépôt de cette résine peut être réalisé lors d'une étape de laminage et peut également combler l'orifice de la liaison traversante TSV2. Les exemples de résine mentionnés ci-avant permettent ainsi d'obtenir une épaisseur de la couche de résine RES allant du micromètre jusqu'à la centaine de micromètre. La résine RES est ensuite exposée lors d'une étape de photolithographie, de manière à former une cavité CV (figure 3). La résine RES restante, par exemple liquide, est alors polymérisée lors d'un recuit de polymérisation. Avantageusement, une étape de recuit couramment appelée en langue anglaise « soft bake » est mise en oeuvre avant l'exposition. Ce recuit permet d'obtenir une résine suffisamment robuste pour conserver le motif formé par la cavité CV. La cavité CV débouche sur la portion de la ligne de redistribution RDL située sur la face arrière du circuit intégré IC1. La cavité CV peut en outre avoir un facteur de forme très élevé. Sur la figure 4, on a représenté le circuit intégré IC1 après une étape de sérigraphie d'une pâte conductrice (« vacuum paste printing » en langue anglaise). Lors de cette étape, un pilier conducteur PC est réalisé dans la cavité CV. Le pilier conducteur PC remplit partiellement la cavité CV. Le pilier a par exemple une hauteur égale à 20 micromètres. La sérigraphie permet de réaliser le pilier conducteur PC sans utiliser de couche d'accroche ni de dépôt électrochimique, la résine servant de masque pour la réalisation du pilier. La pâte conductrice du pilier conducteur PC peut comprendre des particules d'alliage étain-argent et de cuivre, par exemple des particules de diamètre de l'ordre du micromètre, maintenues dans un flux de soudure. On peut par exemple utiliser une pâte conductrice couramment utilisée par l'homme du métier, par exemple pour former des billes de connexion lors d'assemblages dits « flip-chip ». Sur la figure 5, on a représenté un deuxième circuit intégré IC2 destiné à être assemblé sur la face arrière du circuit intégré ICI. Le circuit intégré IC2 comporte, par exemple sur sa face avant, une protubérance de cuivre PCU. La protubérance de cuivre PCU est reliée électriquement à au moins une ligne métallique du circuit intégré IC2. La protubérance de cuivre PCU peut être réalisée lors d'étapes classiques, notamment un dépôt d'une couche d'accroche du cuivre, un dépôt d'une résine et un dépôt de cuivre dans une cavité de la résine par dépôt électrochimique à travers une couche isolante ouverte à l'emplacement de la protubérance de cuivre. En outre, cette protubérance PCU peut avoir une épaisseur de l'ordre de la dizaine de micromètres. Sur la figure 6, on a représenté l'assemblage des circuits intégrés ICl et IC2. La protubérance PCU comble totalement la cavité CV partiellement comblée par le pilier PC et la résine RES comble totalement l'espace entre les deux circuits intégrés. Lors d'une étape de recuit, la pâte conductrice du pilier conducteur PC forme un contact avec la protubérance PCU. Plus précisément, les particules d'alliage étain-argent fondent sur les particules de cuivre et forment un ensemble homogène conducteur (tronc d'étain-argent-cuivre). Cette étape de recuit permet aussi de polymériser la résine RES. On obtient un dispositif semi-conducteur comprenant un assemblage de deux circuits intégrés ICl et IC2, ledit assemblage comprenant une couche de résine photosensible RES comblant l'espace entre les deux circuits intégrés, et au moins un pilier électriquement conducteur PC ménagé au sein de ladite résine RES comportant au moins partiellement une pâte conductrice, comprenant des particules d'alliage étain-argent et de cuivre, et reliant électriquement les deux circuits intégrés IC1 et IC2. En outre, le substrat d'un des deux circuits intégrés comporte une liaison traversante électriquement conductrice TSV2 dont la partie interne est totalement comblée par ladite résine photosensible. On notera que selon un aspect de l'invention, il est possible d'obtenir des piliers conducteurs courts, permettant de rapprocher les deux circuits intégrés. L'alignement des deux circuits intégrés est facilité, cet alignement étant obtenu lorsque l'insertion de la protubérance de cuivre PCU dans la cavité CV est mise en oeuvre. Selon un aspect de l'invention, on obtient un procédé d'assemblage de deux circuits intégrés comprenant un seul dépôt de résine photosensible, et dans lequel une unique étape de photolithographie est utilisée pour la réalisation d'un pilier conducteur. Le procédé d'assemblage est également simplifié lors d'un assemblage dit « face to back », la résine étant capable de combler les orifices traversant. Par ailleurs, le procédé de sérigraphie utilisé pour la formation des piliers conducteurs permet d'obtenir des piliers fins, et donc un nombre de liaisons électriques plus grand pour chaque assemblage. On notera également que le dépôt de la résine et la formation de piliers conducteurs peuvent s'effectuer sur la face avant d'un circuit intégré dans le cas d'un assemblage « face to face ». On notera enfin que le remplissage total d'un orifice traversant, simultanément à la passivation d'une face d'un circuit intégré, peut être mis en oeuvre avec ladite résine sans réalisation d'un pilier conducteur. REVENDICATIONS1. Procédé d'assemblage de deux circuits intégrés (IC1, IC2) comprenant - un dépôt sur une première face d'un premier circuit intégré (IC1) d'une couche de résine photosensible (RES) ; - une formation d'au moins une cavité (CV) dans ladite couche de résine photosensible (RES) débouchant sur une portion électriquement conductrice (RDL) du premier circuit intégré ; - une réalisation d'un pilier conducteur (PC) remplissant partiellement ladite cavité (CV) et venant contacter ladite portion électriquement conductrice (RDL) ; - une formation sur une première face d'un deuxième circuit intégré (IC2) d'au moins une protubérance électriquement conductrice (PCU) ; - un assemblage des deux premières faces, ladite protubérance (PCU) venant en contact avec le pilier conducteur (PC) de façon à combler ladite cavité (CV), et ladite résine (RES) comblant l'espace entre les deux circuits intégrés (IC1, IC2). 2. Procédé selon la revendication 1, dans lequel la résine photosensible (RES) est une résine initialement liquide. 3. Procédé selon la revendication 1, dans lequel la résine photosensible (RES) est un film sec. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel la réalisation du pilier conducteur (PC) comprend une étape de sérigraphie d'une pâte conductrice. 5. Procédé selon la revendication 4, dans lequel la pâte conductrice comprend des particules d'alliage d'étain-argent et de cuivre. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant préalablement au dépôt de ladite résine photosensible : - un amincissement du substrat (SUB) du premier circuit intégré ;- une formation dans le substrat d'un orifice traversant ; - une formation d'une couche électriquement conductrice (RDL) sur au moins les parois de l'orifice traversant, venant en contact électrique avec au moins une ligne métallique (LM) d'un niveau de métallisation du premier circuit intégré (IC1) et s'étendant au dessus d'au moins une partie de ladite première face de façon à former ladite portion électriquement conductrice (RDL) ; et ledit orifice traversant est totalement rempli par ladite résine (RES) lors du dépôt de ladite résine. 7. Dispositif semi-conducteur comprenant un assemblage de deux circuits intégrés (IC1, IC2), ledit assemblage comprenant une couche de résine photosensible (RES) comblant l'espace entre les deux circuits intégrés, et au moins un pilier électriquement conducteur (PC) ménagé au sein de ladite résine (RES) et reliant électriquement les deux circuits intégrés (IC1, IC2). 8. Dispositif selon la revendication 7, dans lequel ledit au moins un pilier électriquement conducteur (PC) comporte au moins partiellement une pâte conductrice comprenant des particules métalliques. 9. Dispositif selon la revendication 8, dans lequel les particules métalliques comportant des particules d'alliage étain-argent et de cuivre. 10. Dispositif selon l'une des revendications 7 à 9, dans lequel le substrat de l'un des deux circuits intégrés (IC1) comporte une liaison traversante électriquement conductrice (TSV) dont la partie interne est totalement comblée par ladite résine photosensible (RES).