FR 2978869 A1 20130208 FR 1157106 A 20110803 B11-1718FR 1 Procédé d'assemblage de circuits intégrés et structure intégrée tridimensionnelle correspondante L'invention concerne les circuits intégrés et plus particulièrement les assemblages de deux circuits intégrés formant des structures intégrées tridimensionnelles. Afin de mettre en contact des lignes métalliques de deux circuits intégrés différents, en assemblant la face avant d'un premier circuit intégré et la face arrière d'un deuxième circuit intégré, des liaisons traversantes électriquement conductrices (« TSV : Through Silicon Via » selon un vocable anglo-saxon bien connu de l'homme du métier) peuvent être réalisées. On forme donc des orifices traversants depuis la face arrière du deuxième circuit intégré débouchant sur des lignes métalliques de ce circuit intégré, puis une pluralité d'étapes de dépôts sont mises en oeuvre afin de former une couche conductrice en cuivre au fond des cavités, sur les parois des cavités, et sur la face arrière du deuxième circuit intégré. Les orifices traversants sont ensuite comblés par un polymère et des plots de cuivre sont formés sur la couche de cuivre présente sur la face arrière du deuxième circuit intégré. Enfin, on peut réaliser des piliers de cuivre (« copper pillars » en langue anglaise) disposés sur la face avant du premier circuit intégré en contact avec des lignes métalliques de ce circuit intégré, destinés à être raccordés aux plots de cuivre de la face arrière du deuxième circuit intégré. Un polymère comble alors l'espace entre les deux circuits intégrés (Pre-applied under fill » en langue anglaise). Cette solution a pour inconvénient de comprendre un nombre important d'étapes, ce qui augmente la durée et le coût de la fabrication des structures intégrées tridimensionnelles. Selon un mode de mise en oeuvre et de réalisation, il est proposé de simplifier l'assemblage de deux circuits intégrés. Selon un aspect, il est proposé un procédé d'assemblage d'un premier circuit intégré et d'un deuxième circuit intégré, chaque circuit intégré comportant une face avant, une face arrière et au moins une ligne métallique d'un niveau de métallisation disposée au voisinage de sa face avant. Selon une caractéristique générale, le procédé comprend : - une formation d'un pilier conducteur saillant d'une des faces du premier circuit intégré (de la face avant ou de la face arrière) et étant électriquement connecté avec ladite au moins une ligne métallique du premier circuit intégré, ledit pilier conducteur étant recouvert à son extrémité d'une couche d'un alliage à basse température de fusion, - une formation d'une cavité sur la face arrière du deuxième circuit intégré débouchant sur ladite au moins une ligne métallique du deuxième circuit intégré, - un collage direct de la face du premier circuit intégré d'où saille ledit pilier et de la face arrière du deuxième circuit intégré, le pilier ayant pénétré dans ladite cavité avec la couche d'alliage à basse température de fusion en contact avec ladite ligne métallique du deuxième circuit intégré, - une fusion de la couche d'alliage à basse température de fusion de manière à former une liaison conductrice entre ladite ligne métallique du premier circuit intégré et ladite ligne métallique du deuxième circuit intégré. Ainsi, on obtient un procédé d'assemblage ne nécessitant pas de réalisation d'une couche conductrice sur les parois d'un orifice traversant, ni de remplissage d'un orifice par un polymère, ni de réalisation de piliers de cuivre disposés entre les circuits intégré et encapsulés dans une couche de polymère. L'assemblage est donc simplifié. La formation du pilier conducteur peut comprendre une étape de dépôt électrochimique de cuivre et une étape de dépôt électrochimique d'un alliage à basse température de fusion. Ainsi, après une étape de photolithographie définissant l'emplacement dans lequel le pilier sera formé, deux étapes successives de dépôt électrochimique sont mises en oeuvre de manière à réaliser l'unique pilier conducteur connectant électriquement la ligne métallique du premier circuit intégré à la ligne métallique du deuxième circuit intégré. Par ailleurs, on peut réaliser un pilier fin dont la hauteur est définie par la profondeur de la cavité dans laquelle pénètre le pilier. Bien entendu, on peut amincir le deuxième circuit intégré pour réaliser un pilier ayant une hauteur de l'ordre de plusieurs dizaines de micromètres, par exemple 80 micromètres. Avantageusement, la formation de ladite cavité comprend la formation d'une cavité ayant une largeur au moins égale à 1,2 fois la largeur du pilier. Une cavité plus large que le pilier permet notamment de faciliter l'alignement des deux circuits intégrés, et cette cavité large permet d'empêcher les contacts entre le pilier conducteur et les parois de la cavité. L'isolation latérale du pilier est ainsi obtenue en partie par l'espace situé entre le pilier conducteur et la paroi. Même s'il est possible de mettre en oeuvre un collage direct sous une pression non nulle, l'étape de collage direct peut avantageusement comprendre une étape de collage direct sous vide. On limite ainsi l'encapsulation d'air entre le pilier conducteur et la paroi de la cavité, pouvant provoquer des défauts en cas d'expansion du gaz encapsulé. On obtient également une meilleure isolation latérale entre le pilier conducteur et la paroi de la cavité. Le procédé peut comprendre préalablement à la formation de la cavité un amincissement du deuxième circuit intégré. Le procédé peut en outre comprendre préalablement au collage direct du premier et du deuxième circuit intégré une formation d'une couche isolante sur la face arrière du deuxième circuit intégré et sur les parois de ladite cavité. Ainsi, on limite les risques de contact électrique non désiré entre les parois de la cavité (par exemple en silicium) et le pilier conducteur. On limite plus particulièrement les risques de contact entre l'alliage à basse température de fusion et le silicium. On peut former ledit pilier conducteur saillant de la face avant du premier circuit intégré. Le premier circuit intégré peut comporter un plot d'aluminium au voisinage de sa face avant connecté à une ligne métallique, et le pilier peut être réalisé sur ce plot d'aluminium. En variante, on peut former ledit pilier conducteur saillant de la face arrière du premier circuit intégré, ladite ligne métallique du premier circuit intégré étant électriquement connectée avec ledit pilier conducteur au moyen d'une liaison traversante électriquement conductrice. Selon un autre aspect, il est proposé une structure intégrée tridimensionnelle, comprenant un assemblage d'un premier circuit intégré et d'un deuxième circuit intégré, ledit premier circuit intégré comportant une face avant, une face arrière, au moins une ligne métallique d'un niveau de métallisation disposée au voisinage de sa face avant et un pilier conducteur saillant d'une de ses faces et électriquement connecté avec ladite ligne métallique du premier circuit intégré, ledit pilier conducteur étant recouvert à son extrémité d'une couche d'un alliage à basse température de fusion, ledit deuxième circuit intégré comportant une face avant, une face arrière, au moins une ligne métallique disposée au voisinage de sa face avant et une cavité sur sa face arrière débouchant sur ladite ligne métallique du deuxième circuit intégré, Ladite face du premier circuit intégré d'où saille ledit pilier conducteur et la face arrière du deuxième circuit intégré étant collées et la couche d'alliage à basse température de fusion est en contact électrique avec ladite ligne métallique du deuxième circuit intégré de manière à former une liaison conductrice entre ladite ligne métallique du premier circuit intégré et ladite ligne métallique du deuxième circuit intégré. Le pilier conducteur peut comporter du cuivre, par exemple sous la couche d'alliage à basse température de fusion. La largeur de ladite cavité peut être au moins égale à 1,2 fois la largeur du pilier. L'espace entre le pilier conducteur et la paroi de ladite cavité peut comprendre du vide. La structure intégrée peut comprendre une couche isolante disposée entre ladite face comportant ledit pilier conducteur du premier circuit intégré et ladite face arrière du deuxième circuit intégré et sur les parois de ladite cavité. Le pilier conducteur peut saillir de la face avant du premier circuit intégré. Ledit pilier conducteur peut saillir de la face arrière du premier circuit intégré, ladite ligne métallique du premier circuit intégré étant électriquement connectée avec ledit pilier conducteur au moyen d'une liaison traversante électriquement conductrice. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 7 illustrent schématiquement différentes étapes d'un mode de mise en oeuvre d'un procédé et un mode de réalisation d'une structure intégrée tridimensionnelle selon l'invention. Sur la figure 1, on a représenté deux circuits intégrés CIl et Cl2 correspondant chacun à des portions de deux plaques de circuit intégré non représentées dans leur ensemble. Le circuit intégré CIl comporte une face avant F11, une face arrière F12, un support semi-conducteur SC1 par exemple en silicium et un réseau d'interconnexion ITX1 disposé au voisinage de la face avant F11. Le réseau d'interconnexion ITX1, connu par l'homme du métier sous l'acronyme anglo-saxon de « BEOL : Back End Of Line », comporte des lignes et des vias. Sur la figure est représentée une ligne métallique LM1 d'un niveau de métallisation. Le circuit intégré Cl2 comporte une face avant F21, une face arrière F22, un support semi-conducteur SC2 par exemple en silicium, un réseau d'interconnexion ITX2 (dont une ligne métallique LM2 est illustrée) et une couche isolante ISO21 par exemple en dioxyde de silicium (SiO2) disposée au voisinage de la face arrière F22. Le support semi-conducteur SC2 a été aminci, par exemple pour avoir une épaisseur de l'ordre de 80 micromètres. La face avant F11 du circuit intégré CIl va être assemblée à la face arrière F22 du circuit intégré Cl2, en connectant par ailleurs les lignes métalliques LM1 et LM2. Sur la figure 2, on a représenté les circuits intégrés CIl et Cl2 après une étape de formation d'un pilier conducteur PC saillant de la face avant F11 du circuit intégré CIl et une étape de formation d'une cavité CV sur la face arrière F22 du deuxième circuit intégré Cl2. Le réseau d'interconnexion ITX1 a été gravé de manière à mettre à nu la ligne métallique LM1. Afin de former le pilier conducteur PC, une couche d'accroche, non représentée ici, peut être disposée sur toute la plaque de manière à obtenir un contact électrique en vu d'une étape de croissance électrochimique. Une telle couche d'accroche comprend classiquement une couche de barrière de diffusion, par exemple une couche de nitrure de tantale, surmontée d'une couche de cuivre. Une couche de résine RES est ensuite disposée sur la face F11. Une cavité est formée dans la résine RES au niveau de la ligne métallique mise à nue LM1 lors d'une étape de photolithographie de manière à permettre la croissance du pilier depuis la ligne métallique LM1. Deux étapes successives de dépôt électrochimique sont ensuite mises en oeuvre, une première étape de dépôt d'une couche de cuivre CU et une deuxième étape de dépôt d'une couche SAC d'un alliage à basse température de fusion, par exemple un alliage étain-argentcuivre (SnAgCu). L'homme du métier choisira une résine permettant d'obtenir un pilier suffisamment haut, par exemple d'une hauteur correspondant à l'épaisseur du support SC2. A titre d'exemple, pour un pilier conducteur PC d'une hauteur de l'ordre de 75 micromètres (par exemple 70 micromètres de cuivre CU et 5 micromètres d'alliage SAC), on pourra utiliser un film sec vendu sous la dénomination commerciale « WBR2000 Series » par la société américaine DuPont. Pour obtenir d'autres hauteurs de piliers, on pourra également utiliser des films secs vendus sous les dénominations commerciales « WB5000 Series » et « MX5000 Series » par la société américaine DuPont. On pourra en outre utiliser une résine liquide vendue sous la dénomination commerciale « THB » par la société américaine JSR Micro. On forme d'autre part une cavité CV au sein du circuit intégré Cl2 qui débouche à l'interface entre le support semi-conducteur SC2 et la partie d'interconnexion ITX2. Une couche isolante ISO22 est ensuite déposée sur la face arrière F22, sur les parois de la cavité CV et au fond de la cavité CV. La couche isolante ISO22 peut comporter du dioxyde de silicium, et son épaisseur peut être de l'ordre du micromètre. On retire ensuite la résine RES et la couche d'accroche de la face F11, et l'on met à nu la ligne métallique LM2 du circuit intégré Cl2 (figure 3). Une gravure du fond de la cavité CV est alors mise en oeuvre. Cette gravure comprend une gravure anisotropique par plasma de la face arrière F22 recouverte par la couche isolante ISO22. On peut choisir lors de cette gravure des paramètres du plasma (gaz, puissance, polarisation...) permettant d'obtenir des espèces ayant une énergie cinétique bien supérieure au fond de la cavité CV qu'au voisinage de la face F22. I1 en résulte une vitesse de gravure très supérieure au fond de la cavité CV par rapport au voisinage de la face F22, à titre d'exemple, la vitesse de gravure au fond de la cavité peut être multipliée par un facteur de l'ordre de 3 au fond de la cavité. Ainsi, la couche isolante ISO22 est retirée au fond de la cavité CV, puis une partie du réseau d'interconnexion ITX2 est gravée jusqu'à la ligne LM2, tandis que seule une portion de la couche isolante ISO22 est gravée au voisinage de la face F22. Si, par exemple, la ligne LM2 appartient au premier niveau de métallisation du réseau d'interconnexion ITX2, alors la partie du réseau d'interconnexion ITX2 disposée entre la ligne LM2 et le support semi-conducteur SC2 correspond à la couche couramment désignée sous l'acronyme anglo-saxon « PMD : Pre-Metal Dielectric ». On notera que la gravure étant anisotropique, la portion de la couche isolante ISO22 située sur les parois de la cavité CV n'est pas gravée. La hauteur h du pilier conducteur PC est ici égale à la profondeur p de la cavité CV. La largeur 12 de la cavité CV est supérieure à la largeur 11 du pilier conducteur PC. Ainsi, lors de l'assemblage de préférence sous vide des circuits intégrés C11 et Cl2 (figure 4), l'alignement des deux circuits intégrés est facilité et le pilier conducteur PC peut pénétrer dans la cavité CV. En outre, l'égalité entre la hauteur h du pilier conducteur et la profondeur p de la cavité CV permet de procéder à un collage direct (ou collage moléculaire) des faces F11 et F22 tout en mettant en contact la couche d'alliage SAC avec la ligne métallique LM2. Enfin, on peut former un contact électrique entre la couche d'alliage SAC et la ligne métallique LM2 au cours d'une fusion de la couche d'alliage SAC (figure 5). On notera que cette fusion consomme du cuivre du pilier conducteur PC et du cuivre de la ligne LM2. La ligne LM2 peut donc être choisie suffisamment épaisse, par exemple de l'ordre de 3 micromètres. Une portion de la couche d'alliage SAC peut également se répandre entre la paroi de la cavité CV et le pilier conducteur PC. Cela étant, la couche isolante ISO22 empêche tout contact électrique entre la couche d'alliage SAC et le support semi-conducteur SC2. I1 est également possible de ne pas former une couche isolante ISO22, mais la cavité sera avantageusement suffisamment large pour permettre un alignement correct (dans lequel le pilier conducteur PC n'est pas en contact électrique avec la paroi de la cavité CV) et également pour éviter que la couche d'alliage ne se répande contre la paroi de la cavité CV. On obtient une structure intégrée tridimensionnelle, comprenant un assemblage d'un premier circuit intégré CIl et d'un deuxième circuit intégré Cl2, ledit premier circuit intégré comportant une face avant F11, une face arrière F22, au moins une ligne métallique LM1 d'un niveau de métallisation disposée au voisinage de sa face avant F11 et un pilier conducteur PC saillant de la face avant F11 et en contact électrique avec ladite ligne métallique LM1 du premier circuit intégré, ledit pilier conducteur PC étant recouvert à son extrémité d'une couche SAC d'un alliage à basse température de fusion, ledit deuxième circuit intégré Cl2 comportant une face avant F21, une face arrière F22, au moins une ligne métallique LM2 disposée au voisinage de sa face avant F21 et une cavité CV sur sa face arrière F22 débouchant sur ladite ligne métallique LM2 du deuxième circuit intégré. La face avant F11 du premier circuit intégré CIl et la face arrière F22 du deuxième circuit intégré Cl2 sont collées et la couche d'alliage à basse température de fusion est en contact électrique avec ladite ligne métallique LM2 du deuxième circuit intégré de manière à former une liaison conductrice entre ladite ligne métallique LM1 du premier circuit intégré et ladite ligne métallique LM2 du deuxième circuit intégré. Le pilier peut également être formé sur la face arrière du circuit intégré CIl comme illustré sur la figure 6. Dans ce cas, une liaison traversante électriquement conductrice LTE sera réalisée préalablement afin d'amener un contact électrique sur la face arrière du circuit intégré CIl pour ensuite former un pilier conducteur PC. Les deux faces arrière seront alors assemblées. Par ailleurs, en formant des assemblages de la face avant d'un circuit intégré contre la face arrière d'un circuit intégré, il est possible de réaliser un empilement de plus de deux circuits intégrés, les circuits intégrés consécutifs de l'empilement étant reliés par des piliers conducteurs PC. Enfin, sur la figure 7, on a représenté la structure intégrée tridimensionnelle comprenant les circuits intégrés CIl et Cl2 après une étape de « post-processing », selon une expression anglaise bien connue de l'homme du métier. Au sein du circuit intégré Cl2, comprenant en outre deux lignes métalliques LM21 et LM22, on a réalisé de manière classique deux piliers de cuivre PC21 et PC22 (« copper pillars ») comprenant à leur extrémité un alliage à basse température de fusion SAC21 et SAC22. On peut ainsi connecter la structure intégrée tridimensionnelle à un support, par exemple lors d'un assemblage dit « flip-chip », selon une expression bien connue de l'homme du métier. On notera que l'ensemble des étapes de fabrication décrites ci-avant en se rapportant aux figures 1 à 3 sont réalisées sur des plaques de circuits intégrés (« wafers » en langue anglaise) dont font partie les circuits intégrés CIl et Cl2. Les étapes d'assemblage correspondant aux figures 4 à 7 sont susceptibles d'être réalisées soit sur des plaques de circuits intégrés (« wafer to wafer » en langue anglaise), soit en reportant des circuits intégrés contre une plaque (« die to wafer » en langue anglaise), soit en reportant un circuit intégré contre un autre circuit intégré (« die to die » selon une expression anglo-saxonne bien connue de l'homme du métier). Selon un aspect de l'invention, on obtient une réduction du nombre d'étapes nécessaires pour réaliser un assemblage de la face avant d'un circuit intégré contre la face arrière d'un autre circuit intégré ou de la face arrière d'un circuit intégré contre la face arrière d'un autre circuit intégré. REVENDICATIONS1. Procédé d'assemblage d'un premier circuit intégré (CIl) et d'un deuxième circuit intégré (Cl2), chaque circuit intégré comportant une face avant (F11, F21), une face arrière (F12,F22) et au moins une ligne métallique (LM1, LM2) d'un niveau de métallisation disposée au voisinage de sa face avant, caractérisé en ce qu'il comprend : - une formation d'un pilier conducteur (PC) saillant d'une des faces du premier circuit intégré (CIl) et étant électriquement connecté avec ladite au moins une ligne métallique (LM1) du premier circuit intégré, ledit pilier conducteur (PC) étant recouvert à son extrémité d'une couche (SAC) d'un alliage à basse température de fusion, - une formation d'une cavité (CV) sur la face arrière (F22) du deuxième circuit intégré débouchant sur ladite au moins une ligne métallique (LM2) du deuxième circuit intégré, - un collage direct de la face du premier circuit intégré d'où saille ledit pilier (PC) et de la face arrière (F22) du deuxième circuit intégré, le pilier ayant pénétré dans ladite cavité avec la couche d'alliage à basse température de fusion en contact avec ladite ligne métallique du deuxième circuit intégré, - une fusion de la couche (SAC) d'alliage à basse température de fusion de manière à former une liaison conductrice entre ladite ligne métallique (LM1) du premier circuit intégré et ladite ligne métallique (LM2) du deuxième circuit intégré. 2. Procédé selon la revendication 1, dans lequel la formation dudit pilier conducteur (PC) comprend une étape de dépôt électrochimique de cuivre (CU) et une étape de dépôt électrochimique d'un alliage à basse température de fusion (SAC). 3. Procédé selon la revendication 1 ou 2, dans lequel la formation de ladite cavité (CV) comprend la formation d'une cavité (CV) ayant une largeur (12) au moins égale à 1,2 fois la largeur (11) du pilier (PC). 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'étape de collage direct comprend une étape de collage direct sous vide. 5. Procédé selon l'une quelconque des revendications précédentes, comprenant préalablement à la formation de la cavité un amincissement du deuxième circuit intégré (Cl2). 6. Procédé selon l'une quelconque des revendications précédentes, comprenant préalablement au collage direct du premier et du deuxième circuit intégré une formation d'une couche isolante (ISO22) sur la face arrière (F22) du deuxième circuit intégré et sur les parois de ladite cavité (CV). 7. Procédé selon l'une quelconque des revendications précédentes, dans lequel on forme ledit pilier conducteur (PC) saillant de la face avant (F 11) du premier circuit intégré. 8. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel on forme ledit pilier conducteur saillant de la face arrière (F12) du premier circuit intégré, ladite ligne métallique du premier circuit intégré étant électriquement connectée avec ledit pilier conducteur au moyen d'une liaison traversante électriquement conductrice. 9. Structure intégrée tridimensionnelle, comprenant un assemblage d'un premier circuit intégré (CIl) et d'un deuxième circuit intégré (Cl2), ledit premier circuit intégré comportant une face avant(F11), une face arrière (F12), au moins une ligne métallique (LM1) d'un niveau de métallisation disposée au voisinage de sa face avant et un pilier conducteur (PC) saillant d'une de ses faces et électriquement connecté avec ladite ligne métallique (LM1) du premier circuit intégré, ledit pilier conducteur étant recouvert à son extrémité d'une couche (SAC) d'un alliage à basse température de fusion, ledit deuxième circuit intégré (Cl2) comportant une face avant (F21), une face arrière, au moins une ligne métallique (LM2) disposée au voisinage de sa face avant et une cavité (CV) sur sa face arrière (F22) débouchant sur ladite ligne métallique du deuxième circuit intégré,ladite face du premier circuit intégré d'où saille ledit pilier conducteur (PC) et la face arrière (F22) du deuxième circuit intégré (Cl2) étant collées et la couche (SAC) d'alliage à basse température de fusion est en contact électrique avec ladite ligne métallique (LM2) du deuxième circuit intégré de manière à former une liaison conductrice entre ladite ligne métallique du premier circuit intégré et ladite ligne métallique du deuxième circuit intégré. 10. Structure intégrée selon la revendication 9, dans laquelle le pilier conducteur comporte du cuivre (CU). 11. Structure intégrée selon la revendication 9 ou 10, dans laquelle la largeur (12) de ladite cavité est au moins égale à 1,2 fois la largeur (11) du pilier. 12. Structure intégrée selon la revendication 11, dans laquelle l'espace entre le pilier conducteur (PC) et la paroi de ladite cavité (CV) comprend du vide. 13. Structure intégrée selon l'une quelconque des revendications 9 à 12, comprenant une couche isolante (ISO22) disposée entre ladite face comportant ledit pilier conducteur (PC) du premier circuit intégré et ladite face arrière (F22) du deuxième circuit intégré et sur les parois de ladite cavité. 14. Structure intégrée selon l'une quelconque des revendications 9 à 13, dans laquelle ledit pilier conducteur (PC) saille de la face avant (F 11) du premier circuit intégré. 15. Structure intégrée selon l'une quelconque des revendications 9 à 13, dans laquelle ledit pilier conducteur saille de la face arrière du premier circuit intégré, ladite ligne métallique du premier circuit intégré étant électriquement connectée avec ledit pilier conducteur au moyen d'une liaison traversante électriquement conductrice.