FR 3054929 A1 20180209 FR 1657601 A 20160805 PROCEDE D'ENCAPSULATION D'UN CIRCUIT INTEGRE AVEC UNE PUCE A TRANSISTOR A HETEROJONCTION HORIZONTAL L'invention concerne l'encapsulation de circuits intégrés, en particulier 5 l'encapsulation d'une puce incluant un transistor à hétérojonction à structure horizontale avec d'autres composants. Pour des applications haute tension et/ou haute fréquence, les transistors à hétérojonction, et en particulier les transistors à haute mobilité électronique à nitrure de type III, sont utilisés de façon croissante. Fréquemment, de tels 10 transistors sont couplés à des transistors à effet de champ à substrat Silicium, formant par exemple un interrupteur cascode sur leur grille. Le transistor à haute mobilité électronique et le transistor à substrat Silicium sont réalisés sur des puces différentes. La connexion de ces transistors et leur encapsulation est cependant problématique. Des techniques conventionnelles d'encapsulation 15 proposent de positionner côte à côte les transistors sous forme de composants discrets sur un substrat à base céramique à cuivre lié directement, puis de réaliser les connexions entre les transistors par des câblages filaires. Les câblages filaires entre les transistors induisent des inductances parasites et des résistances supplémentaires, altérant le fonctionnement du circuit intégré à haute fréquence 20 notamment. Le document "A New Package of High-Voltage Cascode Gallium Nitride Device for Megahertz Operation", publié par Wenli Zhang et Al, dans IEEE Transactions on Power Electronics, pages 1344 à 1353, le 31 Mars 2015, décrit un procédé d'encapsulation d'un transistor Hemt avec un transistor cascode. 25 Dans ce procédé d'encapsulation, après avoir mis en forme une couche de cuivre DBC sur un substrat en céramique plan, une cale est brasée sur un premier plot de cuivre. Une puce incluant le transistor Hemt est ensuite brasée sur un deuxième plan de cuivre. La puce incluant le transistor Hemt présente la même épaisseur que la cale. Une puce cascode est rapportée à cheval sur la cale et sur 30 la puce du transistor Hemt. Le drain de la puce cascode est brasé sur la source de la puce du transistor Hemt. On peut ainsi éviter de former un câblage filaire entre le drain de la puce cascode et la source de la puce du transistor Hemt, afin de réduire inductances parasites et résistances de conduction. Les étapes de brasage sont problématiques pour l'industrialisation. Les 35 étapes de brasage mettent en oeuvre une sérigraphie nécessitant un alignement particulièrement précis de l'empreinte de sérigraphie et de l'élément à braser. Par ailleurs, chaque étape de brasage induit une montée en température importante, contribuant aux contraintes thermomécaniques de l'assemblage à encapsuler. En outre, il reste souhaitable de réduire encore davantage les résistances de 40 conduction du transistor Hemt. ICG11086 FR Depot Texte.docx 3054929 2 L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé d'encapsulation d'un circuit intégré, comprenant : -la formation par impression tridimensionnelle d'un support isolant électriquement, avec une face présentant une première zone et une deuxième zone, ladite première zone étant surélevée par rapport à la deuxième zone ; -la formation d'un premier domaine conducteur sur la première zone du support isolant ; -la fixation d'une puce au support, ladite puce incluant un transistor à hétérojonction à structure horizontale, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode du transistor à hétérojonction; -le positionnement et la connexion d'une première électrode d'un composant à l'aplomb de ladite première électrode du transistor à hétérojonction, le positionnement et la connexion d'une deuxième électrode dudit composant à l'aplomb dudit premier domaine conducteur. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour 20 autant constituer une généralisation intermédiaire. Selon une variante, ladite première zone du support formé est surélevée par rapport à ladite deuxième zone d'une hauteur correspondant à l'épaisseur de ladite puce. Selon une autre variante, ladite impression tridimensionnelle inclut 25 l'impression d'une céramique sélectionnée dans le groupe constituée de A1203, AIN, BeOx. Selon encore une variante, la formation du premier domaine conducteur est réalisée par liaison directe de cuivre sur ladite céramique. Selon encore une autre variante : 30 -ledit composant inclut un transistor à effet de champ dont ladite première électrode est le drain et dont ladite deuxième électrode est la grille ; -ladite première électrode du transistor à hétérojonction étant sa source. Selon une variante, ledit composant est un connecteur de puissance et dans lequel ladite première électrode du transistor à hétérojonction est son drain. 35 Selon une autre variante, le procédé comprend en outre une étape de formation d'un deuxième domaine conducteur sur la deuxième zone du support isolant, le deuxième domaine conducteur étant disjoint du premier domaine conducteur, le procédé comprenant la connexion dudit deuxième domaine conducteur à une électrode de polarisation d'un substrat du transistor à 40 hétérojonction positionnée sur une face inférieure de ladite puce. ICG11086 FR Depot Texte.docx 3054929 3 Selon encore une variante, ladite puce est accolée à ladite première zone du support. Selon encore une autre variante, ladite première zone du support formé est surélevée par rapport à ladite deuxième zone d'une hauteur d'au moins égale 5 à 300pm. Selon une variante, la connexion de la première électrode du composant à la première électrode du transistor à hétérojonction et la connexion de la deuxième électrode dudit composant au premier domaine conducteur sont réalisées par brasage. 10 Selon encore une variante, ladite impression tridimensionnelle inclut la formation d'ailettes de refroidissement dans ledit support. L'invention porte également sur un circuit intégré, comprenant : -un support isolant électriquement comportant une première zone et une deuxième zone, ladite première zone étant recouverte d'un premier domaine 15 conducteur ; -une puce fixée sur le support et incluant un transistor à hétérojonction à structure horizontale, la puce comportant une face inférieure en contact avec ladite deuxième zone et comportant une face supérieure comportant une première électrode du transistor à hétérojonction ; -un composant comportant : -une première électrode positionnée à l'aplomb et connectée à ladite première électrode du transistor à hétérojonction; -une deuxième électrode positionnée à l'aplomb et connectée audit premier domaine conducteur ; -la première zone est surélevée par rapport à la deuxième zone, lesdites première et deuxième zones étant formées d'un seul tenant. Selon une variante, ladite deuxième zone est recouverte d'un deuxième domaine conducteur, les premier et deuxième domaines conducteurs étant disjoints, et dans lequel ledit ladite puce comporte une électrode de polarisation d'un substrat du transistor à hétérojonction sur sa face inférieure, ladite électrode de polarisation étant connectée électriquement audit deuxième domaine conducteur. D'autres caractéristiques et avantages de l'invention ressortiront 35 clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est un schéma électrique d'un assemblage cascode à transistor HEMT pour lequel l'invention peut être mise en oeuvre ; -la figure 2 est une vue de dessus schématique de la face supérieure d'une 40 puce incluant un transistor HEMT; ICG11086 FR Depot Texte.docx 3054929 4 -les figures 3 à 8 sont des vues en coupe transversale d'un circuit intégré à différentes étapes d'un exemple de procédé d'encapsulation selon un mode de réalisation de l'invention ; -la figure 9 est une vue en coupe transversale d'un circuit intégré selon une 5 variante ; -la figure 10 est une vue en coupe transversale d'un circuit intégré selon une autre variante ; -la figure 11 est une vue de dessous d'un transistor pour montage cascode avec la puce incluant le transistor HEMT ; 10 -la figure 12 est une vue de dessus d'un exemple de circuit intégré à l'issue d'un procédé d'encapsulation selon un mode de réalisation de l'invention ; -les figures 13 et 14 sont respectivement des vues de dessus et en coupe transversale d'une variante de circuit intégré. 15 La figure 1 illustre un schéma électrique d'un exemple d'un circuit intégré 1 à montage cascode. Le circuit intégré 1 inclut un transistor à hétérojonction, pour lequel l'invention peut avantageusement être mise en oeuvre. Le circuit intégré 1 comporte ainsi un transistor 130 à hétérojonction (typiquement à haute mobilité électronique) et un transistor 140 à effet de champ à substrat silicium 20 connectés selon un montage cascode. La source du transistor 140 est connectée à la grille du transistor 130. Le drain du transistor 140 est connecté à la source du transistor 130. Le transistor 130 est utilisé comme transistor de puissance. Le transistor 130 est par exemple configuré pour présenter une tension de claquage de 25 plusieurs centaines de volts. Le transistor 130 est par exemple basé sur un gaz d'électrons formé à l'interface d'un nitrure de type III, tel que le GaN, l'AIGaN, l'IN, l'AIN, l'InGaN, ou l'InAIGaN. Le transistor 140 est destiné à commander la commutation du transistor 130. Le transistor 130 et le transistor 140 se présentent chacun sous la forme 30 d'un composant ou puce. La figure 2 est une vue de dessus schématique de la face supérieure d'un exemple d'une puce 130 incluant un transistor à hétérojonction à structure horizontale. Dans un souci de simplification, la puce et le transistor seront désignés par une même référence 130. De façon connue en soi, sur la face supérieure de la puce 130, le drain 131, la grille 132 et la source 133 du transistor à hétérojonction à structure horizontale sont accessibles. La puce 130 comporte ici par ailleurs une électrode de polarisation du substrat du transistor à hétérojonction, accessible depuis une face opposée et non illustrée. Une puce 130 de transistor à hétérojonction à structure horizontale 40 présente généralement des dimensions relativement réduites par rapport à un ICG11086 FR Depot Texte.docx 3054929 5 autre composant à rapporter, qui ne peut ainsi pas être logé intégralement à son aplomb. Etant donnés les niveaux de tension entre grille et drain du transistor à hétérojonction, il est également souhaitable d'espacer l'autre composant à rapporter de certaines électrodes du transistor à hétérojonction. 5 Les figures 3 à 8 sont des vues en coupe transversale (selon une ligne brisée illustrée à la figure 2) d'un circuit intégré 1 à différentes étapes d'un exemple de procédé d'encapsulation selon un mode de réalisation de l'invention. 10 À la figure 3, on forme un support isolant électriquement 100 par impression tridimensionnelle. Sur une de ses faces, le support 100 comporte différentes zones planes 101,102 et 103. Les zones 101 et 103 sont surélevées par rapport à la zone 102, soit en formant un renfoncement pour la zone 102, soit en formant des saillies pour les zones 101 et 103 lors de l'impression 15 tridimensionnelle. De par la formation des zones 101,102 et 103 par impression tridimensionnelle, ces zones sont formées d'un seul tenant. L'impression tridimensionnelle du support 100 est avantageusement réalisée avec une céramique sélectionnée dans le groupe constitué de : - le nitrure d'aluminium 20 - Le nitrure de Bore - Le nitrure de Silicium - l'alumine (ou oxyde d'aluminium) On notera que ces céramiques peuvent être plus ou moins chargées afin de modifier leurs propriétés physiques. 25 L'utilisation de tels matériaux permet avantageusement de réaliser une isolation électrique efficace entre les différentes zones 101 à 103. À la figure 4, on a procédé à une formation pleine plaque d'une couche conductrice 110 sur une face du support 100, de façon à recouvrir les zones 30 101,102 et 103. La couche conductrice 110 est par exemple réalisée par PVD sur le support 100 en céramique. Les dépôts couches-minces (PVD) appliqués sur la céramique peuvent être par exemple: - Ti/Pt/Au - Cr/Ni/Au 35 - NiCr/Au - Argent, cuivre, ou AuSn. À la figure 5, on sépare la couche conductrice 110 en différents domaines conducteurs disjoints 111, 112 et 113. Le domaine conducteur 111 est disposé 40 sur la zone 101 du support 100, le domaine conducteur 112 est disposé sur la zone 102 du support 100, et le domaine conducteur 113 est disposé sur la zone ICG11086 FR Depot Texte.docx 3054929 6 103 du support 100. La séparation de la couche conductrice 110 en les domaines conducteurs disjoints 111,112 et 113 est par exemple réalisée par un procédé de photolithographie et de gravure. 5 À la figure 6, on fixe une puce 130 telle que détaillée précédemment au support 100. La puce 130 est positionnée à l'aplomb du domaine conducteur 112. Plus précisément, la puce 130 comporte une face en contact avec le domaine conducteur 112, pour par exemple connecter une électrode de polarisation de son substrat en contact avec le domaine conducteur 112. La face opposée de la puce 10 130 comporte le drain 133, la grille 132 et la source 131. Le drain 133, la grille 132 et la source 131 sont ainsi accessibles au niveau de cette face de la puce 130. La puce 130 est ici positionnée entre les domaines conducteurs 111 et 113. La puce 130 peut être fixée et connectée par brasage de son électrode de polarisation de substrat au domaine conducteur 112. 15 Comme illustré à la figure 6, la face supérieure de la puce 130 est affleurante avec les domaines conducteurs 111 et 113. La hauteur des zones 101 et 103 formées par impression tridimensionnelle est ainsi avantageusement égale à l'épaisseur de la puce 130. Avantageusement, la hauteur des zones 101 et 103 formées par impression tridimensionnelle est au moins égale à l'épaisseur de la 20 puce de puissance (par exemple 300 pm pour une puce GaN amincie à 30011m). Comme illustré à la figure 7, on positionne la puce 140 à cheval entre la puce 130 et le domaine conducteur 111. En effet, d'une part une puce 140 peut difficilement tenir sur la puce 130 du fait de son encombrement. D'autre part, la 25 puce 140 doit être positionnée le plus loin possible du potentiel du drain 133 du transistor 130. La figure 11 est une vue de dessous schématique de la puce 140. La puce 140 inclut un transistor à effet de champ. La puce 140 présente sur sa face inférieure des contacts 141, 142 et 143, respectivement pour la source, la grille, et le drain de son transistor à effet de champ. 30 Le contact de drain 143 est positionné à l'aplomb de la source 131 du transistor de la puce 130, et la grille 142 est positionnée à l'aplomb du domaine conducteur 111. On connecte électriquement le drain 143 du transistor de la puce 140 à la source 131 du transistor de la puce 130 (par exemple par brasage) et on connecte électriquement la grille 142 du transistor de la puce 140 au domaine 35 conducteur 111 (par exemple par brasage également). En ayant positionné avantageusement la face supérieure de la puce 130 affleurant avec le domaine conducteur 111, la puce 140 peut être positionnée de sorte que le drain 143 de son transistor peut venir en contact avec la source 131 du transistor de la puce 130, et de sorte que la grille 142 du transistor de la puce 140 vient en contact ICG11086 FR Depot Texte.docx 3054929 7 avec le domaine conducteur 111. Une connectique non illustrée peut interconnecter la source 141 et le domaine conducteur 112. À la figure 8, on positionne un connecteur de puissance 150 à cheval entre 5 la puce 130 et le domaine conducteur 113. Le connecteur de puissance 150 peut être une pièce conductrice d'un seul tenant présentant des surfaces conductrices en contact respectivement avec un drain 133 du transistor de la puce 130 et avec le domaine conducteur 113. Ces surfaces conductrices sont ainsi des électrodes de ce connecteur de puissance 150. Les surfaces conductrices du connecteur de 10 puissance 150 sont par exemple fixées et connectées électriquement par brasage respectivement au drain 133 du transistor de la puce 130 et au domaine conducteur 113. En ayant positionné avantageusement la face supérieure de la puce 130 affleurant avec le domaine conducteur 113, le connecteur de puissance 150 peut être positionné de façon à présenter une surface conductrice en contact 15 avec le drain 133 du transistor de la puce 130, et de façon à présenter une surface conductrice en contact avec le domaine conducteur 113. Afin de réduire au maximum la longueur de conduction du connecteur de puissance 150, la puce 130 est avantageusement accolée à la zone surélevée 103. La résistance de conduction entre le drain 133 du transistor de la puce 130 20 et le domaine conducteur 113 est ainsi réduite au maximum, de même que les inductances parasites. Les performances du circuit intégré 1 peuvent ainsi être optimisées, en particulier pour un fonctionnement à forte puissance ou à haute fréquence. Par ailleurs, la compacité du circuit intégré 1 peut être accrue du fait du rapprochement entre le domaine conducteur 113 et la puce 130. Un tel 25 rapprochement peut être réalisé sans altérer la tension de claquage entre le domaine conducteur 113 et le domaine conducteur 112, la surélévation de la zone 103 formée dans le support 100 constituant une isolation électrique entre les domaines conducteurs 112 et 113. En particulier, une telle isolation est favorisée par une surélévation de la zone 103 d'une hauteur d'au moins l'épaisseur de la 30 puce de puissance (par exemple 300 pm pour une puce GaN amincie à 30011m). Une telle configuration permet également de réduire l'influence du vieillissement sur l'isolation entre les domaines conducteurs 112 et 113. La figure 12 illustre l'assemblage de la puce 140 sur le circuit intégré 1 en 35 cours d'encapsulation. Le contour de la puce 140 est ici illustré en pointillés. La figure 12 illustre également l'assemblage du connecteur de puissance 150 sur le circuit intégré 1 en cours d'encapsulation. Par rapport à un procédé d'encapsulation selon l'état de la technique, un 40 procédé d'encapsulation selon l'invention permet d'éviter une étape de brasage ICG11086 FR Depot Texte.docx 3054929 8 pour surélever les domaines conducteurs 111 et 113 par rapport au domaine conducteur 112. Un tel procédé est ainsi à la fois simplifié et supprime une étape de brasage induisant de fortes contraintes thermiques sur le circuit intégré 1 en cours d'encapsulation. Par ailleurs, un tel procédé d'encapsulation utilisé pour un 5 connecteur de puissance 150 permet de réduire la résistance de conduction et les inductances parasites sans altérer la résistance de claquage du circuit intégré La figure 9 est une vue en coupe d'une variante de circuit intégré 1 réalisé 10 selon une variante d'un procédé d'encapsulation selon l'invention. Selon cette variante de procédé d'encapsulation, on forme un support isolant électriquement 100 par impression tridimensionnelle, en ménageant des ailettes de refroidissement dans ce support 100. En l'occurrence, des ailettes 104 de refroidissement sont formées sur une face opposée à la face comportant les 15 zones 101 à 103. Les ailettes 104 s'étendent ici perpendiculairement à la face inférieure du support 100. Des étapes identiques à celle détaillées en référence aux figures 4 à 8 peuvent ensuite être mises en oeuvre sur ce support 100. La figure 10 est une vue en coupe d'une autre variante de circuit intégré 20 réalisé selon une autre variante d'un procédé d'encapsulation selon l'invention. Selon cette variante de procédé d'encapsulation, on forme également un support isolant électriquement 100 par impression tridimensionnelle, en ménageant des ailettes de refroidissement dans ce support 100. En l'occurrence, des ailettes 105 de refroidissement sont formées sur le côté des zones 101 à 103, sur la même 25 face que ces zones 101 à 103. Les ailettes 105 s'étendent ici perpendiculairement à la face supérieure du support 100. Des ailettes 104 comme détaillé à la figure 9 sont également ménagées sur la face inférieure du support 100. Les étapes identiques à celles détaillées en référence aux figures 4 à 8 peuvent ensuite être mises en oeuvre sur ce support 100. 30 Les figures 13 et 14 illustrent une autre variante du circuit intégré 1. Par rapport à la variante illustrée à la figure 12, celle-ci diffère par la présence d'une zone 106 surélevée par rapport à la zone 102. Cette zone 106 est ici positionnée du côté de la source 131. Cette zone 106 est recouverte d'un domaine conducteur 35 116, disjoint des domaines conducteurs 111 et 113. Le domaine conducteur 116 est par contre connecté au domaine conducteur 112. Le domaine conducteur 116 peut être formé à partir de la couche conductrice 110 détaillée en référence à la figure 4, formée par exemple par un dépôt PVD. La couche conductrice 110 peut être conservée sur un flanc joignant les zones 102 et 106, pour ainsi former une conduction continue entre les domaines conducteurs 112 et 116. Une prise de ICG11086 FR Depot Texte.docx 3054929 9 polarisation de substrat 134 de la puce 130 est ici connectée par brasure ou frittage au domaine conducteur 112. La prise de polarisation de substrat 134 peut ainsi être polarisée par l'intermédiaire d'un potentiel appliqué sur le domaine conducteur 116. 5 Dans l'exemple détaillé précédemment, la puce 130 est encapsulée avec deux autres composants, à savoir la puce 140 et le connecteur de puissance 150. L'invention s'applique bien entendu également à l'encapsulation de la puce 130 avec seulement un composant à cheval sur une partie surélevée et sur cette puce 10 130. Dans les exemples détaillés précédemment, les composants 140 et 150 mentionnés sont respectivement un transistor à effet de champ en montage cascode et un connecteur de puissance. D'autres composants peuvent 15 également être encapsulés de façon similaire avec la puce incluant le transistor à hétérojonction: par exemple des pilotes de grille ou des puces de contrôle de composants de puissance. On peut également encapsuler une autre puce incluant un transistor à hétérojonction, à connecter en série avec le transistor à hétérojonction de la puce 130. 20 L'objet d'une invention indépendante peut également être le suivant : Un procédé d'encapsulation d'un circuit intégré, comprenant : -la formation par impression tridimensionnelle d'un support isolant électriquement, avec une face présentant une première zone et une deuxième 25 zone, ladite première zone étant surélevée par rapport à la deuxième zone ; -la formation d'un premier domaine conducteur sur la première zone du support isolant, la formation d'un deuxième domaine conducteur sur la deuxième zone du support isolant, lesdits premier et deuxième domaines conducteurs étant disjoints ; 30 -la fixation d'une puce au support, ladite puce incluant un transistor à hétérojonction, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode du transistor à hétérojonction, la face inférieure de la puce comportant une électrode de ladite puce fixée audit deuxième domaine conducteur; 35 -le positionnement et la connexion d'une première électrode d'un composant à l'aplomb de ladite première électrode du transistor à hétérojonction, le positionnement et la connexion d'une deuxième électrode dudit composant à l'aplomb dudit premier domaine conducteur. Une telle configuration permet de garantir l'isolation entre les premier et 40 deuxième domaines conducteurs à travers le support, même avec d'importantes ICG11086 FR Depot Texte.docx 3054929 10 différences de potentiel. Un tel aspect s'applique à différentes structures de transistors à hétérojonction : la puce peut ainsi inclure également un transistor à hétérojonction à structure verticale. ICG11086 FR Depot Texte.docx REVENDICATIONS1. Procédé d'encapsulation d'un circuit intégré (1), comprenant : -la formation par impression tridimensionnelle d'un support isolant électriquement (100), avec une face présentant une première zone (101) et une deuxième zone (102), ladite première zone (101) étant surélevée par rapport à la deuxième zone ; -la formation d'un premier domaine conducteur (111) sur la première zone (101) du support isolant ; -la fixation d'une puce (130) au support (100), ladite puce (130) incluant un transistor à hétérojonction à structure horizontale, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode (131) du transistor à hétérojonction; -le positionnement et la connexion d'une première électrode (143) d'un composant (140) à l'aplomb de ladite première électrode (131) du transistor à hétérojonction, le positionnement et la connexion d'une deuxième électrode (142) dudit composant à l'aplomb dudit premier domaine conducteur (111). 2. Procédé d'encapsulation selon la revendication 1, dans lequel ladite première zone (101) du support formé (100) est surélevée par rapport à ladite deuxième zone (102) d'une hauteur correspondant à l'épaisseur de ladite puce (130). 3. Procédé d'encapsulation selon la revendication 1 ou 2, dans lequel ladite impression tridimensionnelle inclut l'impression d'une céramique sélectionnée dans le groupe constituée de A1203, AIN, BeOx. 4. Procédé d'encapsulation selon la revendication 3, dans lequel la formation du premier domaine conducteur (111) est réalisée par liaison directe de cuivre sur ladite céramique. 5. Procédé d'encapsulation selon l'une quelconque des revendications précédentes, dans lequel : -ledit composant (140) inclut un transistor à effet de champ dont ladite première électrode (143) est le drain et dont ladite deuxième électrode (142) est la grille ; -ladite première électrode (131) du transistor à hétérojonction étant sa source. 6. Procédé d'encapsulation selon l'une quelconque des revendications 1 à 4, dans lequel ledit composant est un connecteur de puissance (150) et dans lequel ladite première électrode du transistor à hétérojonction est son drain (133). ICG11086 FR Depot Texte.docx 3054929 12 7. Procédé d'encapsulation selon l'une quelconque des revendications précédentes, comprenant en outre une étape de formation d'un deuxième domaine conducteur (112) sur la deuxième zone (102) du support isolant (100), le deuxième domaine conducteur étant disjoint du premier domaine conducteur 5 (113), le procédé comprenant la connexion dudit deuxième domaine conducteur (112) à une électrode de polarisation d'un substrat du transistor à hétérojonction positionnée sur une face inférieure de ladite puce (130). 8. Procédé d'encapsulation selon les revendications 6 et 7, dans lequel ladite 10 puce (130) est accolée à ladite première zone (103) du support. 9. Procédé d'encapsulation selon la revendication 8, dans lequel ladite première zone (103) du support (100) formé est surélevée par rapport à ladite deuxième zone (102) d'une hauteur d'au moins égale à 300pm. 15 10. Procédé d'encapsulation selon l'une quelconque des revendications précédentes, dans lequel la connexion de la première électrode (143) du composant (140) à la première électrode (131) du transistor à hétérojonction et la connexion de la deuxième électrode (142) dudit composant au premier 20 domaine conducteur (111) sont réalisées par brasage. 11. Procédé d'encapsulation selon l'une quelconque des revendications précédentes, dans lequel ladite impression tridimensionnelle inclut la formation d'ailettes (104,105) de refroidissement dans ledit support (100). 25 12. Circuit intégré (1), comprenant : -un support isolant électriquement (100) comportant une première zone (101) et une deuxième zone (102), ladite première zone étant recouverte d'un premier domaine conducteur (111) ; 30 -une puce (130) fixée sur le support (100) et incluant un transistor à hétérojonction à structure horizontale, la puce (130) comportant une face inférieure en contact avec ladite deuxième zone (102) et comportant une face supérieure comportant une première électrode (131) du transistor à hétérojonction ; -un composant (140) comportant : 35 -une première électrode (143) positionnée à l'aplomb et connectée à ladite première électrode (131) du transistor à hétérojonction; -une deuxième électrode (141) positionnée à l'aplomb et connectée audit premier domaine conducteur (111) ; -caractérisé en ce que la première zone (101) est surélevée par rapport à la 40 deuxième zone (102), lesdites première et deuxième zones étant formées d'un seul tenant. ICG11086 FR Depot Texte.docx 3054929 13 13. Circuit intégré (1) selon la revendication 12, dans lequel ladite deuxième zone (102) est recouverte d'un deuxième domaine conducteur (112), les premier et deuxième domaines conducteurs étant disjoints, et dans lequel ledit ladite puce (130) comporte une électrode de polarisation d'un substrat du transistor à 5 hétérojonction sur sa face inférieure, ladite électrode de polarisation étant connectée électriquement audit deuxième domaine conducteur (112). ICG11086 FR Depot Texte.docx