FR 2989218 A1 20131011 FR 1253249 A 20120410 B11-5775FR 1 Procédé de réalisation d'un dispositif électronique par assemblage de blocs semi-conducteurs et dispositif correspondant L'invention concerne la micro électronique, et plus particulièrement le traitement d'informations électroniques, telles que des signaux électriques (courant et/ou tension) en utilisant un agencement mutuel de blocs électriquement conducteurs, par exemple semi-conducteurs, en particulier des blocs ou îlots de zone active. Selon un mode de mise en oeuvre et de réalisation, il est proposé de réaliser un dispositif électronique en utilisant des « briques élémentaires » formées de blocs électriquement conducteurs, par exemple semi-conducteurs et/ou métalliques, mutuellement agencés pour former un ou plusieurs modules électroniques, par exemple un ou plusieurs transistors MOS, l'agencement des blocs formant le module dépendant de la fonction électronique souhaitée pour le module. Il devient alors possible de former de façon extrêmement flexible tout dispositif électronique réalisant une fonction électronique, et en particulier des transistors en s'affranchissant de la structure classique d'un transistor utilisant un empilement parfois complexe de zones semi-conductrices et/ou métalliques. Il devient également possible de réaliser de façon extrêmement simple des circuits logiques, par exemple des opérateurs booléens, sans utiliser les structures classiques de transistors. Selon un aspect, il est proposé un procédé de réalisation de dispositif électronique comprenant une formation au sein d'une région isolante d'au moins trois blocs électriquement conducteurs ; au moins deux blocs, par exemple semi-conducteurs et/ou métalliques, sont mutuellement séparés et en couplage capacitif mutuel par l'intermédiaire d'une partie de ladite région isolante et au moins deux blocs semi-conducteurs présentant des types de conductivité opposés ou des types de conductivité identiques mais avec des concentrations de dopants différentes, sont en contact mutuel par un de leur côté ; le choix du nombre de blocs, de leur type de conductivité, de leur concentration de dopants et leur agencement mutuel permet de former au moins un module électronique ayant au moins une fonction électronique souhaitée ; Le procédé comprend également une sélection d'au moins deux blocs parmi ceux formant ledit au moins un module électronique destinés à se voir appliquer des signaux électriques, une sélection d'au moins un bloc parmi ceux formant ledit au moins un module électronique destiné à délivrer un signal électrique en réponse auxdits signaux appliqués, la sélection de ces blocs dépendant de ladite au moins une fonction électronique dudit au moins un module électronique. Ainsi, selon un mode de mise en oeuvre, la fonction électronique du module ainsi réalisé est obtenue uniquement par couplage capacitif entre certains blocs électriquement conducteurs, par exemple semi-conducteurs et/ou métalliques, et par contact entre d'autres blocs semi-conducteurs. Il devient alors possible de former par exemple les blocs d'au moins un module, par exemple un transistor MOS, et éventuellement les blocs de plusieurs modules voire de tous les modules, dans un même plan ou même niveau, de façon à réaliser un module, voire une partie ou la totalité d'un dispositif, de structure essentiellement bidimensionnelle. Ceci se distingue donc de la structure classique d'un transistor MOS comportant une grille isolée au-dessus des zones actives de source, drain et canal. Des blocs s'étendant dans un même plan (horizontal vertical ou oblique) ou blocs coplanaires, s'entendent en particulier comme étant des blocs possédant tous au moins une face, lesdites au moins une face de tous ces blocs étant toutes coplanaires, c'est dire s'étendant toutes dans un même plan. Ces faces coplanaires peuvent être par exemple les faces supérieures des blocs et les hauteurs des blocs peuvent être identiques (dans ce cas les faces inférieures des blocs sont également coplanaires) ou différentes. Il est également possible de former des blocs d'un premier module dans un premier plan et les blocs d'un deuxième module dans un deuxième plan différent du premier de façon à réaliser un dispositif de structure tridimensionnelle. Ainsi, par exemple, on peut empiler des niveaux de blocs pour réaliser de façon extrêmement simple une pluralité de modules électroniques. Lorsque plusieurs modules électroniques sont formés, il est possible, selon un mode de mise en oeuvre, de réaliser un couplage électrique entre les modules électroniques par l'intermédiaire d'au moins un de leur bloc respectif, par exemple en utilisant des métallisations ou lignes de métal, telles que celles habituellement utilisées dans les parties d'interconnexion (Back End Of Lines : BEOL selon une dénomination anglo-saxonne bien connue de l'homme du métier) d'un circuit intégré, ou bien par exemple en utilisant des tranchées électriquement conductrices, par exemple remplies de métal, qui peuvent être coplanaires ou non avec les blocs. De façon à favoriser une prise de contact électriquement conductrice sur certains au moins des blocs sélectionnés, tels que des blocs semi-conducteurs, et devant recevoir ou délivrer des signaux électriques, il est particulièrement avantageux de réaliser sur ces blocs un post traitement, par exemple une siliciuration, notamment si ces blocs sont réalisés en silicium. Tout matériau semi-conducteur convient pour la réalisation de certains au moins des blocs d'un tel dispositif électronique. On peut par exemple utiliser un matériau semi-conducteur classique tel que du silicium, du poly-silicium ou des matériaux III-V. Cela étant, on pourrait également utiliser du carbone. De même, tout matériau isolant formant la région isolante convient. On peut utiliser des matériaux isolants ou diélectriques tels que du dioxyde de silicium mais également un matériau tel que du verre, ou encore un matériau isolant polymère et/organique, souple ou rigide. Selon un mode préféré de réalisation, on forme certains au moins des blocs au sein d'une région isolante ménagée dans un substrat semi-conducteur tel qu'un substrat classique de circuit intégré. Les blocs peuvent être formés d'un matériau semi-conducteur de structure monocristalline ou poly-cristalline, par exemple du silicium ou du poly-silicium et par exemple du même matériau que celui du substrat semi-conducteur dans lequel est réalisée la région isolante. On peut alors former au moins une partie de la région isolante avec des tranchées contenant un oxyde de champ. Cet oxyde de champ, typiquement du dioxyde de silicium, est par exemple analogue à celui formé dans des tranchées d'isolation peu profondes, connues par l'homme du métier sous la dénomination anglo-saxonne de STI : Shallow Trench Isolation. Ainsi, lorsqu'on réalise un transistor MOS, le bloc formant la grille du transistor, qui est en couplage capacitif avec le bloc formant la région de canal, est séparée de cette région de canal par un oxyde de champ et non par un oxyde de grille classique. Ceci simplifie la réalisation et permet en outre de moduler la tension de seuil du transistor en jouant simplement sur la distance séparant le bloc formant la grille du transistor MOS et le bloc formant la région de canal. Ceci n'est pas possible actuellement car pour une technologie donnée, l'oxyde de grille d'un transistor a une épaisseur déterminée et fixe. Bien que l'on puisse utiliser comme substrat semi-conducteur un substrat massif, il est particulièrement avantageux d'utiliser un substrat sur isolant (SOI : Silicon On Insulator selon une dénomination anglo-saxonne bien connue de l'homme du métier). Dans ce cas, on ménage au moins une partie de la région isolante au sein de la couche semi-conductrice supérieure du substrat de type SOI. La couche isolante enterrée du substrat peut alors être avantageusement utilisée pour former une autre partie de ladite région isolante, typiquement la partie inférieure. Selon un autre aspect, il est proposé un dispositif électronique, comprenant au moins trois blocs électriquement conducteurs disposés au sein d'une région isolante ; au moins deux d'entre eux, par exemple semi-conducteurs et/ou métalliques, sont mutuellement séparés et en couplage capacitif par l'intermédiaire d'une partie de la région isolante et au moins deux d'entre eux sont semi-conducteurs et présentent des types de conductivité opposés ou des types de conductivité identiques mais avec des concentrations de dopants différentes et sont en contact mutuel par un de leur côté, l'agencement mutuel de ces blocs au sein de ladite région isolante, leur type de conductivité et leur concentration de dopants formant au moins un module électronique ayant au moins une fonction électronique souhaitée, au moins deux blocs parmi ceux formant ledit au moins un module étant destinés à se voir appliquer des signaux électriques et au moins un bloc parmi ceux formant ledit au moins un module étant destiné à délivrer un signal électrique en réponse à ces signaux appliqués compte tenu de ladite au moins une fonction électronique. Selon un mode de réalisation, les blocs destinés à se voir appliqués des signaux électriques et le ou les blocs destinés à délivrer un ou des signaux électriques comportent des zones de prises de contact électrique. Selon un mode de réalisation, le dispositif comprend plusieurs modules électroniques électriquement couplés par l'intermédiaire de l'un au moins de leurs blocs respectifs. Certains au moins des blocs peuvent être situés au sein d'une région isolante ménagée dans un substrat semi-conducteur, les blocs pouvant être formés d'un matériau semi-conducteur de structure monocristalline ou poly-cristalline et au moins une partie de la région isolante peut comprendre des tranchées contenant un oxyde de champ. Le substrat semi-conducteur utilisé peut être un substrat du type SOI. Selon un mode de réalisation, les blocs d'au moins un module s'étendent dans un même plan de façon à réaliser un module de structure essentiellement bidimensionnelle. Il est également possible que les blocs de chaque module s'étendent dans un même plan. En variante, les blocs d'au moins un premier module s'étendent dans un premier plan et les blocs d'au moins un deuxième module s'étendent dans un deuxième plan différent du premier de façon à réaliser un dispositif de structure tridimensionnelle. Au moins un module électronique peut comprendre au moins un élément pris dans le groupe formé par un transistor, un circuit logique, une résistance de valeur résistive commandable, une jonction PN commandable, un inverseur, un point mémoire. Pour tous ces éléments, les blocs formant ledit élément sont avantageusement coplanaires. Selon un mode de réalisation, ledit élément comprend au moins un premier bloc en couplage capacitif avec au moins un autre bloc par l'intermédiaire d'une partie de la région isolante, ledit au moins un premier bloc formant une électrode de commande pour ledit élément. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mises en oeuvre et de réalisations, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 16 illustrent pour certaines d'entre elles de façon schématique, différents modes de mise en oeuvre et de réalisation d'un procédé et d'un dispositif selon l'invention. Sur la figure 1, on voit qu'un module électronique MDL d'un dispositif électronique est réalisé par un agencement mutuel 13 et une formation 14, au sein d'une région isolante, de blocs BLC, par exemple tous semi-conducteurs. Plus précisément, on choisit (étapes 10, 11, 12) le nombre des blocs semi-conducteurs BLC, leur type de conductivité et leur concentration de dopants, ainsi que leur agencement mutuel (étape 13) en fonction de la structure et de la fonction électronique du module électronique MDL que l'on souhaite former. On sélectionne au moins deux blocs parmi ceux formant le module électronique (étape 14) de façon à former des blocs d'entrée destinés à se voir appliquer des signaux électriques. On sélectionne également au moins un bloc de sortie (étape 15) destiné à délivrer un signal électrique en réponse aux signaux appliqués. La sélection de ces blocs dépend également de la fonction électronique du module électronique MDL. Et, bien que ce ne soit pas indispensable, il est cependant préférable d'effectuer un post-traitement sur les blocs d'entrée et de sortie sélectionnés de façon à favoriser une prise de contact électrique sur ces blocs, en particulier dans le cas d'une prise de contact dans le plan ou perpendiculaire à celui-ci. Un tel post-traitement peut être par exemple un traitement classique de siliciuration. En fait, comme on le voit sur la figure 1, la réalisation du module électronique et éventuellement de plusieurs modules électroniques formant le dispositif, est obtenue à partir d'un agencement mutuel de briques élémentaires qui sont des blocs semi- conducteurs ménagés au sein d'une région isolante. Ces blocs semiconducteurs peuvent être en couplage capacitif pour certains d'entre eux et/ou en contact pour certains autres par un de leur côté. Cela étant les blocs en couplage capacitif et non en contact pourrait être métalliques. Un module électronique peut être un composant tel qu'un transistor, une résistance de valeur résistive commandable ou fixe, un condensateur, une jonction PN commandable, ou encore un circuit logique, par exemple mettant en oeuvre un opérateur booléen (fonction logique OU, ET, OU EXCLUSIF...) ou encore un inverseur ou bien un point mémoire, sans que cette liste soit exhaustive. La figure 2 illustre schématiquement un exemple de dispositif DIS. Le dispositif DIS comporte ici une région isolante RIS ménagée par exemple au sein d'un substrat semi-conducteur SUB d'un circuit intégré CI. Le dispositif DIS comporte plusieurs blocs semi-conducteurs qui peuvent être de type de conductivité N ou de type de conductivité P avec des concentrations de dopants différentes. Les blocs du dispositif sont dans cet exemple situés dans un même plan, c'est-à-dire qu'ils présentent chacun au moins une face, par exemple leur face supérieure, toutes ces faces étant coplanaires. Sur la figure 2, les blocs référencés BLCP présentent un type de conductivité P tandis que les blocs référencés BLCN présentent un type de conductivité N. On voit sur la figure 2 que certains blocs qui ont des types de conductivité différentes sont au contact mutuel par l'un de leur côté. De tels blocs forment par exemple des modules MDL20 et MDL21 qui sont respectivement des transistors PMOS et NMOS. D'autres blocs sont en couplage capacitif mutuel par l'intermédiaire d'une partie de la région isolante RIS. Bien entendu, la distance d entre des blocs capacitifs en couplage mutuel va conditionner la valeur capacitive du couplage. Plus la distance sera faible et plus la valeur capacitive sera élevée et plus la distance sera élevée plus la valeur capacitive sera faible. L'homme du métier saura choisir la distance séparant deux blocs en couplage capacitif en fonction du couplage souhaité. A titre d'exemple, lorsque la région isolante est un oxyde de champ, par exemple du type de celui utilisé dans les tranchées d'isolation peu profondes (STI) on choisira une distance comprise entre 0 et 500 nanomètres, par exemple 55 nanomètres. On remarque également dans le dispositif DIS que le bloc EC forme une électrode de commande pour les deux transistors MDL20 et MDL21. L'ensemble forme alors un module MDL2 qui est en fait un inverseur. L'inverseur MDL2 forme ici un étage de sortie pour le dispositif DIS et, ce dernier comporte également d'autres blocs situés en amont de cet étage de sortie 1. Ces autres blocs forment un autre module MDL1 qui est par exemple un circuit logique. Le dispositif comporte donc ici un étage de traitement suivi d'un étage de sortie. Le dispositif comporte également ici deux blocs d'entrée BLCPA et BLCPB destinés à recevoir deux tensions d'entrée Va et Vb. Ils comportent également deux blocs de sortie BLCPS et BLCPNS mutuellement reliés par une métallisation MTL et destinés à délivrer une tension de sortie Vs. D'autres blocs sont reliés à la tension d'alimentation Vdd par l'intermédiaire d'une métallisation MTL et d'autres blocs sont reliés à la masse GND par l'intermédiaire d'autres métallisations MTL. Ces métallisations comportent par exemple des pistes métalliques et des vias du type de ceux présents dans la partie BEOL d'un circuit intégré. En variante il serait possible de remplacer l'une au moins de ces métallisations par au moins une tranchée électriquement conductrice s'étendant dans la région isolante RIS de façon coplanaire ou non avec les différents blocs. La ou les tranchées peuvent être par exemple remplies d'un métal. Bien que la région RIS puisse être réalisée au sein d'un substrat SUB de type massif, il est particulièrement avantageux, comme illustré sur la figure 3, d'utiliser un substrat SUB de type SOI comportant une couche de substrat inférieure CIS surmontée d'une couche d'oxyde enterrée BX surmontée d'une couche de substrat supérieure CSB. Le dispositif DIS est alors par exemple, comme illustré sur la figure 3 réalisé au sein de la couche supérieure de substrat CSB. Tous les blocs BLC de tous les modules sont ici par conséquent réalisés dans un même plan, c'est-à-dire en fait réalisés ici à un même niveau. Leurs faces supérieures sont coplanaires de même que leurs faces inférieures. Il y a donc une structure essentiellement bidimensionnelle pour le dispositif DIS. Les blocs BLC sont isolés par le bas par l'intermédiaire de l'oxyde enterré BX et pour ceux qui sont en couplage capacitif, isolés par des tranchées isolantes TIS par exemple des tranchées d'isolation peu profondes STI éventuellement de profondeurs différentes. Ces tranchées sont remplies classiquement d'un oxyde de champ, par exemple du dioxyde de silicium. Ces tranchées et leur remplissage sont réalisés de façon classique et connue en soi dans le domaine de la fabrication de circuits intégrés. En variante, comme illustré sur la figure 4, il serait possible de réaliser le dispositif DIS sur plusieurs niveaux de façon à obtenir une structure tridimensionnelle. Plus précisément, dans l'exemple illustré sur la figure 4, une première région isolante RISI est réalisée au sein d'un substrat SUB, par exemple de type massif, et comporte des blocs BLC1 formant un ou plusieurs modules et s'étendant dans un plan XY, au sein d'un même premier niveau. Une autre région isolante RIS2 est déposée au-dessus de la région RISI et incorpore des blocs BLC2 formant un ou plusieurs autres modules du dispositif DIS. Là encore, les blocs BLC2 s'étendent dans un autre plan XY parallèlement au module BLC1 mais à un niveau supérieur. Bien entendu, il serait également possible de concevoir qu'un module MDL du dispositif DIS puisse être formé par un bloc BLC1 situé dans la région isolante RISI et par un ou plusieurs blocs BLC2 situé dans la région RIS2. Ainsi, un module du dispositif DIS peut s'étendre dans un plan YZ. A des fins de simplification de la figure 4, les éventuelles connexions électriques entres les différents blocs ne sont pas représentées sur cette figure. On se réfère maintenant aux figures 5 et suivantes pour illustrer des exemples de modules électroniques formés à l'aide de blocs semi-conducteurs étant pour certains d'entre eux en couplage capacitif mutuel et pour d'autres en contact mutuel. Sur la figure 5, les blocs BLCP1-BLCP3 et BLCN forment un module MDL réalisant un pont mémoire transitoire. Plus précisément, le bloc BLCN, de type de conductivité N, est dopé N+ (avec une concentration de dopants égale par exemple à 1020 atomes/cm3), est en contact avec un bloc BLCP2 de type de conductivité P et dopé P+ (concentration de dopants égale à 1020 atomes/cm3). Ces deux blocs BLCN et BLCP2 forment une jonction PN. Le bloc BLCP1 est à distance des blocs BLCN et BLCP2 et en couplage capacitif avec ces blocs et forme une électrode de commande pour la jonction ou diode PN. Le bloc BLCP1 est également ici de type de conductivité P avec un dopage P+. Cela étant il serait possible d'utiliser un bloc de tout autre type de conductivité et/ou de dopage, par exemple un dopage de type « P intrinsèque » (Pint), présentant un dopage P inférieur au dopage P+, par exemple 1014 atomes/cm3. Le bloc BLCP3 de type de conductivité P avec un dopage P+ est à distance du bloc BLCP2 et en couplage capacitif avec celui-ci de façon à former un condensateur comme illustré sur la partie droite de la figure 5. Le bloc BLCN est destiné à recevoir la tension d'alimentation Vdd tandis que le bloc BLC3 est destiné à être relié à la masse GND. Le bloc BLCP1, formant l'électrode de commande, est destiné à recevoir une tension de commande Va tandis que le bloc BLC2 est destiné à former le noeud de sortie du point mémoire et à délivrer une tension de sortie Vs. Lorsque la tension de commande Va est nulle, ou inférieure à la tension de seuil de la diode, la tension Vs est nulle puisque la diode est bloquée et que le condensateur est relié à la masse. Par contre, lorsque la tension de commande Va devient supérieure à la tension de seuil de la jonction PN, il se crée alors de par le couplage capacitif, un canal d'inversion sur le flan de la jonction ce qui a pour effet de faire monter la tension Vs à une valeur Vddl inférieure à la valeur Vdd et chargeant le condensateur. Et, cette tension va ensuite décroître par recombinaison des porteurs dans la jonction PN jusqu'à retrouver la valeur nulle. On a donc bien réalisé un point mémoire transitoire. Il est également possible de réaliser un point mémoire transitoire en utilisant le module illustré sur la figure 6. Par rapport au module illustré sur la figure 5, celui illustré sur la figure 6 se distingue par le fait que le bloc BLCN de la jonction PN du module de la figure 5 est remplacé ici par un bloc BLCP4 de type de conductivité P et dopé P+ (par exemple 1020 atomes/cm3). Par ailleurs, le bloc BLCP2 est un bloc de type « P intrinsèque » (Pint), présentant un dopage P inférieur au dopage P+, par exemple 1014 atomes/cm3. Les autres blocs sont identiques à ceux qui ont été décrits en référence à la figure 5. On voit donc que les blocs BLCP4 et BLCP2 forment une résistance de valeur résistive variable, l'électrode de commande EC (bloc BLCP1) permettant de commander la valeur résistive de cette résistance. Plus précisément, le module BLCP2 (P intrinsèque) présente une résistance quasi infinie tandis que le bloc BLCP4 (dopé P+) présente une valeur résistive plus faible. Par ailleurs, le couplage capacitif entre le bloc BLCP1 et les blocs BLCP4 et BLCP2 s'apparente à un effet MOS. De ce fait, lorsque la tension Va est nulle, la valeur résistive entre le noeud Vdd et le noeud de sortie Vs est quasi infinie du fait de la présence du bloc BLCP2 ayant le dopage P intrinsèque. Par contre, lorsque la tension Va est supérieure à la tension de seuil du « transistor MOS », il se crée alors un canal d'inversion le long de la résistance variable qui se traduit par un apport de porteur de charge. En conséquence, le dopage du bloc BLCP2 croît et la résistance diminue. De ce fait, la tension Vs augmente pour atteindre une tension Vdd2 inférieure à la tension Vdd. Lorsque la tension Va rechute à zéro, il y a à nouveau une recombinaison de porteurs entre les blocs BLCP2 et BLCP4 faisant rechuter la tension de sortie Vs à zéro. On a donc là encore créé, à l'aide d'une résistance de valeur résistive variable commandable, un point mémoire transitoire. Cela étant, une telle structure présente moins de fuite que celle illustrée sur la figure 5. L'électrode de commande BLCP1 était ici dopée P+. Cela étant, on pourrait prendre un bloc BLCP1 dopé N+ ou bien avec un dopage du type P intrinsèque c'est-à-dire un dopage inférieur au dopage P+. Le choix du type de conductivité et de la concentration de dopants permet de conditionner la tension de seuil du module. Plus précisément, la tension de seuil VT de la structure BLCP1, BLCP2, BLCP4 est donnée par la formule suivante : (4qN1 )" 4 Eox0FiVT + COX + VFBMS + VFBQox avec - V FBms = Ln nATP t 1v A - VFBQox = Qox Cox Sox - Cox = E 0 x Tox où - K est la constante de Boltzmann, - T la température, - q la charge de l'électron, - NP' la concentration de dopants du bloc BLCP2, -NAP± la concentration de dopants du bloc BLCP4, -n, la concentration intrinsèque de porteurs de charge dans le matériau semiconducteur, -£0x la constante diélectrique de l'oxyde Ox, -Sox la surface de l'oxyde Ox, -T0 l'épaisseur de l'oxyde Ox, -Qox la quantité de charges piégées dans l'oxyde obtenue par mesure. Le module MDL illustré sur la figure 7 forme un point mémoire transitoire qui peut être réinitialisé à l'aide d'un signal de réinitialisation Vb (« Reset »). Par rapport à la structure illustrée sur la figure 6, le module MDL comporte une résistance de valeur résistive commandée supplémentaire. P int Fi KT N - Ln KT (N P+ Plus précisément, le bloc BLCP40 (dopé P+) et le bloc BLCP20 (dopé P intrinsèque) ainsi que l'électrode de commande EC1 forment une première résistance de valeur résistive commandable par la tension Va (« Set »). Par ailleurs, les blocs BLCP41 et BLCP21 sont respectivement analogues aux blocs BLCP40 et BLCP20. Ils forment avec la deuxième électrode de commande EC2 une deuxième résistance de valeur résistive commandable par la tension Vb (« Reset »). Les deux blocs BLCP20 et BLCP41 sont en contact mutuel par un de leur côté et le noeud de sortie Vs est pris sur le bloc BLCP20. Lorsque la tension Va devient supérieure à la tension de seuil, la tension Vs monte jusqu'à atteindre une valeur Vdd2 inférieure à la tension Vdd. Et, si l'on souhaite réinitialiser le point mémoire, on applique alors une tension Vb supérieure à la tension de seuil ce qui a alors pour effet de faire redescendre beaucoup plus rapidement la tension Vs à la masse. La figure 8 représente un module MDL formant un transistor NMOS. Plus précisément, on voit que le module MDL comporte (partie supérieure gauche de la figure 8) deux modules BLCN1 et BLCN2, de type de conductivité N, dopés N+ (1020 atomes/cm3 par exemple) venant contacter les deux côtés opposés d'un module BLCP2, dopé P (dopage P intrinsèque : 1014 atomes/cm3 par exemple). Par ailleurs, un bloc BLCP1 dopé P+, est en couplage capacitif avec les blocs précédemment mentionnés, et en particulier avec le bloc BLCP2. Le bloc BLCP1 forme la grille du transistor, les blocs BLCN1 et BLCN2 forment les deux électrodes de conduction du transistor (drain et source), étant bien entendu que les drain et source du transistor sont interchangeables compte tenu de la symétrie de la structure. Enfin, le bloc BLCP2 forme le canal du transistor. La partie OX de la région isolante située entre le bloc BLCP1 et les blocs BLCN1, BLCP2 et BLCN2 forme l'oxyde de grille du transistor. Il convient de noter, comme illustré sur la partie supérieure droite de la figure 8, que les blocs ne sont pas nécessairement rectangulaires mais peuvent présenter toute forme appropriée. Ainsi, l'exemple de topologie (layout) du transistor illustré sur la partie supérieure droite de la figure 8 montre un bloc BLCP1 en forme de J et les trois blocs BLCN1, BLCN2 et BLCP2 formant un C. Les zones Z1, Z2 et ZG illustrent les zones de prise de contact sur ces régions semi-conductrices de drain, source et grille. On notera que le transistor ainsi réalisé comporte des blocs situés dans un même plan (sur un même niveau), la grille du transistor n'étant pas au-dessus de la région de canal mais au même niveau que cette région de canal et disposée latéralement. L'épaisseur de la région OX permet de moduler la tension de seuil du transistor. Des mesures de courant drain/source Ids en fonction de la tension Vgs et de la tension Vds ont été effectuées sur le dispositif de la figure 8 avec un oxyde de grille OX ayant une épaisseur de 55 nanomètres et formé d'oxyde de champ. L'évolution du courant Ids en fonction de la tension Vgs (courbe CV1) montre qu'un tel transistor présente une tension de seuil élevée égale à 5 volts (figure 9). Par ailleurs, la figure 10 montre l'évolution du courant Ids en fonction de la tension Vds pour une tension Vgs nulle (courbe CV2 : mode bloqué) et pour une tension Vgs égale à 7 volts (courbe CV3). On retrouve bien les courbes caractéristiques d'un transistor NMOS. La figure 11 illustre des blocs formant un module MDL formant un transistor PMOS. On suppose dans cet exemple que le module MDL est réalisé dans un substrat de type SOI totalement déserté (FDSOI : Fully Depleted SOI) c'est-à-dire présentant une couche supérieure extrêmement mince. Pour cette raison et afin d'éviter des fuites trop importantes, le transistor PMOS comporte pour la région de canal un bloc BLCP3 dopé P avec un dopage de type P intrinsèque (par exemple 1014 atomes/cm3). Le module MDL comporte également de part et d'autres de ce module BLCP3 et en contact avec celui-ci deux blocs BLCP2 et BLCP4 dopés P+ (typiquement 1020 atomes/cm3) et formant les régions de drain et de source étant bien entendu que les régions de drain et de source sont là encore interchangeables. Par ailleurs, un autre bloc BLCP1, par exemple dopé P+ (bien qu'il soit également possible d'utiliser un bloc dopé N+) est en couplage capacitif avec notamment le bloc BLCP3 pour former l'électrode de commande (grille) du transistor. Là encore comme pour la figure 8, l'oxyde de grille OX du transistor est formé par une partie de la région isolante RIS. Et, là encore, le transistor PMOS est un transistor coplanaire. Le transistor PMOS de la figure 11 est remarquable en ce sens qu'il n'est pas formé par deux jonctions PN mais par deux résistances de valeur résistives commandables du type de celles qui ont été décrites ci-avant. Plus précisément, une première résistance est formée par les blocs BLCP2 et BLCP3 tandis qu'une deuxième résistance est formée par le bloc et le bloc BLCP3 et le bloc BLCP4. Si la tension de grille Va est nulle, alors la région de canal présente une résistance infinie tandis qu'en présence d'une tension Va supérieure à la tension de seuil, il y a accumulation de porteurs dans la zone de canal et le dopage de celui-ci passe d'un dopage du type P intrinsèque à un dopage du type P+. La topologie de ce transistor est par exemple identique à celle qui a été illustrée sur la partie supérieure droite de la figure 8 pour le transistor NMOS. Des mesures effectuées sur ce transistor sont illustrées sur les figures 12 et 13. La figure 12 illustre l'évolution (courbe CV5) du courant Ids en fonction de la tension Vgs et montre pour un tel transistor une tension de seuil égale à -3 volts. La figure 13 illustre l'évolution du courant drain/source Ids en fonction de la tension drain/source Vds pour une tension Vgs nulle (courbe CV6) et pour une tension Vgs égale à 7 volts (courbe CV8). Sur la figure 14, le module MDL comprend deux modules MDLA et MDLB formant respectivement un transistor PMOS et un transistor NMOS. Les deux modules MDLA et MDLB sont respectivement analogues à ceux qui ont été décrits en référence aux figures 11 et 8. Les deux blocs BLCP4 et BLCN1 des modules MDLA et MDLB sont reliés ensemble, par exemple par une métallisation, pour former le noeud de sortie délivrant la tension Vs. Par ailleurs, les deux électrodes de commande EC1 et EC2 sont reliées également par une métallisation et sont destinées à recevoir la tension de grille Ve. Le module MDL forme donc un inverseur coplanaire transistors complémentaires. Dans l'exemple décrit ici cet inverseur est également supposé réalisé dans un substrat de type SOI, en particulier du type totalement déserté car le transistor PMOS (MDLA) comporte des résistances de valeurs résistives variables. La figure 15 illustre l'évolution des différentes tensions aux bornes de l'inverseur. On voit donc que lorsque la tension Vdd est égale à 1 volt, et que la tension d'entrée Ve est nulle, la tension de sortie Vs est égale à 1. Puis, lorsque la tension d'entrée Ve monte à 1, la tension de sortie Vs descend à 0 puis remonte à 1 lorsque la tension d'entrée Ve rechute à O. On retrouve donc bien le comportement caractéristique d'un inverseur. Sur la figure 16, le module MDL présente une structure de blocs identique à celle illustrée sur la figure 5 ou à celle illustrée sur la figure 6. Par contre, alors que l'électrode de commande EC reçoit le signal Va, le bloc BLCN ou BLCP4 reçoit une autre tension Vb, et le bloc BLCP3 délivre la tension de sortie Vs. Le module MDL réalise alors une fonction logique ET entre les signaux d'entrée Va et Vb. En effet, si la tension Va est nulle, la sortie est nulle quelle que soit la valeur de Vb. Si la tension Vb est nulle, la sortie Vs est nulle quelle que soit la valeur de Va. Et, si les deux tensions Va et Vb ont la valeur logique « 1 » (application de Vdd sur les deux entrées), alors la tension Vs passe à « 1 » par la création de canal d'inversion le long de la diode ou de la résistance variable. Bien que l'on ait décrit ci-avant la possibilité de réaliser un point mémoire transitoire par exemple en remplaçant la diode d'un point mémoire transitoire par un transistor MOS de type P ou N. A titre d'exemple on peut adjoindre au transistor MOS de la figure 8, un autre bloc en couplage capacitif avec le bloc BLCN2 du transistor, de façon à réaliser le condensateur du point mémoire, et de relier cet autre bloc à la masse d'une façon analogue au point mémoire transitoire de la figure 5. REVENDICATIONS1. Procédé de réalisation d'un dispositif électronique, comprenant - une formation (14) au sein d'une région isolante (RIS) d'au moins trois blocs électriquement conducteurs, au moins deux blocs étant mutuellement séparés et en couplage capacitif mutuel par l'intermédiaire d'une partie de ladite région isolante et au moins deux blocs, semi-conducteurs, présentant des types de conductivité opposés ou des types de conductivité identiques mais avec des concentrations de dopants différentes, étant en contact mutuel par un de leur côté, le choix (10, 11, 12) du nombre de blocs, de leur type de conductivité, de leur concentration de dopants et leur agencement mutuel (13) permettant de former au moins un module électronique ayant au moins une fonction électronique souhaitée, - une sélection (14) d'au moins deux blocs parmi ceux formant ledit au moins un module électronique, destinés à se voir appliquer des signaux électriques, - une sélection (15) d'au moins un bloc parmi ceux formant ledit au moins un module électronique, destiné à délivrer un signal électrique en réponse auxdits signaux appliqués, la sélection de ces blocs dépendant de ladite au moins une fonction électronique dudit au moins un module électronique. 2. Procédé selon la revendication 1, comprenant en outre un post traitement (16, 17) sur au moins un bloc sélectionné destiné à favoriser une prise de contact électriquement conducteur. 3. Procédé selon l'une des revendications précédentes, dans lequel on forme les blocs (BLC) d'au moins un module dans un même plan de façon à réaliser un module de structure essentiellement bidimensionnelle. 4. Procédé selon l'une des revendications 1 à 2, dans lequel on forme les blocs (BLC) d'un premier module dans un premier plan et les blocs d'un deuxième module dans un deuxième plan différent dupremier de façon à réaliser un dispositif de structure tridimensionnelle. 5. Procédé selon l'une des revendications précédentes, comprenant une formation de plusieurs modules électroniques (MDL1, MDL2), et un couplage électrique entre les modules électroniques par l'intermédiaire d'au moins un de leurs blocs respectifs. 6. Procédé selon l'une des revendications précédentes, dans lequel on forme certains au moins des blocs au sein d'une région isolante (RIS) ménagée dans un substrat semi-conducteur (SUB). 7. Procédé selon la revendication 6, dans lequel certains au moins des blocs (BLC) sont formés d'un matériau semi-conducteur de structure monocristalline ou polycristalline. 8. Procédé selon la revendication 6 ou 7, dans lequel on forme au moins une partie de la région isolante (RIS) avec des tranchées contenant un oxyde de champ. 9. Procédé selon l'une des revendications 6 à 8, dans lequel on ménage au moins une partie de la région isolante au sein de la couche semiconductrice supérieure (CSB) d'un substrat du type « silicium sur isolant », la couche isolante enterrée (BX) dudit substrat formant une autre partie de ladite région isolante. 10. Dispositif électronique, comprenant au moins trois blocs électriquement conducteurs (BLC) disposés au sein d'une région isolante (RIS), au moins deux d'entre eux étant mutuellement séparés et en couplage capacitif par l'intermédiaire d'une partie (OX) de la région isolante et au moins deux d'entre eux, semi-conducteurs, présentant des types de conductivité opposés ou des types de conductivité identiques mais avec des concentrations de dopants différentes étant en contact mutuel par un de leur côté, l'agencement mutuel de ces blocs au sein de ladite région isolante, leur type de conductivité et leur concentration de dopants formant au moins un module électronique (MDL) ayant au moins une fonction électronique souhaitée, au moins deux blocs parmi ceux formant ledit au moins un module étant destinés à se voir appliquer des signaux électriques et au moins un bloc parmi ceux formant ledit au moins un module étantdestiné à délivrer un signal électrique en réponse à ces signaux appliqués compte tenu de ladite au moins une fonction électronique. 11. Dispositif selon la revendication 10, dans lequel les blocs destinés à se voir appliqués des signaux électriques et le ou les blocs destinés à délivrer un ou des signaux électriques comportent des zones de prises de contact électrique (Z1, Z2, ZG). 12. Dispositif selon la revendication 10 ou 11, comprenant plusieurs modules électroniques (MDL1, MDL2) électriquement couplés par l'intermédiaire de l'un au moins de leurs blocs respectifs. 13. Dispositif selon l'une des revendications 10 à 12, dans lequel certains au moins des blocs sont situés au sein d'une région isolante (RIS) ménagée dans un substrat semi-conducteur (SUB). 14. Dispositif selon la revendication 13, dans lequel certains au moins des blocs (BLC) sont formés d'un matériau semi-conducteur de structure monocristalline ou polycristalline. 15. Dispositif selon la revendication 13 ou 14, dans lequel au moins une partie de la région isolante (RIS) comprend des tranchées (TIS) contenant un oxyde de champ. 16. Procédé selon l'une des revendications 13 à 15, dans lequel au moins une partie de la région isolante (RIS) est ménagée au sein de la couche semi-conductrice supérieure (CSB) d'un substrat du type « silicium sur isolant », la couche isolante enterrée (BX) dudit substrat formant une autre partie de ladite région isolante. 17. Dispositif selon l'une des revendications 10 à 16, dans lequel les blocs (BLC1) d'au moins un module s'étendent dans un même plan de façon à réaliser un module de structure essentiellement bidimensionnelle. 18. Dispositif selon la revendication 17, dans lequel les blocs (BLC1) de tous les modules s'étendent dans un même plan. 19. Dispositif selon l'une des revendications 10 à 16, dans lequel les blocs (BLC1) d'au moins un premier module s'étendent dans un premier plan et les blocs (BLC2) d'au moins un deuxième module s'étendent dans un deuxième plan différent du premier de façon à réaliser un dispositif de structure tridimensionnelle. 20. Dispositif selon l'une des revendications 10 à 19, dans lequel au moins un module électronique (MDL) comprend au moins un élément pris dans le groupe formé par un transistor, un circuit logique, une résistance de valeur résistive commandable ou fixe, une jonction PN commandable, un inverseur, un point mémoire. 21. Dispositif selon la revendication 20, dans lequel les blocs (BLC) formant ledit élément sont coplanaires. 22. Dispositif selon la revendication 20 ou 21, dans lequel ledit élément comprend au moins un premier bloc (EC) en couplage capacitif avec au moins un autre bloc par l'intermédiaire d'une partie de la région isolante, ledit au moins un premier bloc (EC) formant une électrode de commande pour ledit élément. 23. Circuit intégré comprenant un dispositif selon l'une des revendications 10 à 22.