FR 2978610 A1 20130201 FR 1156909 A 20110728 B11-1720FR 1 Procédé de réalisation d'une liaison électriquement conductrice traversante et dispositif intégré correspondant L'invention concerne les circuits intégrés et plus particulièrement les liaisons électriques réalisées au sein d'assemblages comportant plusieurs circuits intégrés formant des structures intégrées tridimensionnelles. Afin de relier électriquement deux circuits intégrés, des liaisons traversantes électriquement conductrices (« TSV : Through Silicon Via » selon un vocable anglo-saxon bien connu de l'homme du métier) sont réalisées. Ces liaisons permettent d'amener un signal d'une première face d'un circuit intégré vers une deuxième face opposée à la première face. On peut par exemple former des liaisons dites « TSV middle » après la formation des composants formant la partie bien connue de l'homme du métier sous l'acronyme anglo-saxon de « FEOL : Front End of Line ». La réalisation de ces liaisons comprend la formation d'une cavité et son remplissage pour former un pilier conducteur. Un réseau d'interconnexion bien connu de l'homme du métier sous l'acronyme anglo-saxon de « BEOL : Back End Of Line » est ensuite réalisé au dessus dudit pilier, et est connecté à ce pilier. Le support au sein duquel la liaison est réalisée est ensuite aminci depuis sa face arrière jusqu'à atteindre le fond du pilier. Enfin, on peut réaliser des piliers de cuivre (« copper pillar » en langue anglaise) sur la face avant (reliés au réseau d'interconnexion) ou sur la face arrière (reliés aux piliers débouchant sur la face arrière), afin d'assembler le support à d'autres circuit intégrés ou lors d'assemblages bien connus de l'homme du métier sous le nom de « flip-chip ». Ainsi, une pluralité d'étapes distinctes de dépôt de cuivre sont mises en oeuvre, notamment pour remplir la liaison dite « TSV middle » et pour former les piliers de cuivre sur la face avant et/ou sur la face arrière. Ces dépôts de cuivre sont généralement mis en oeuvre par des dépôts électrochimiques, et de manière classique, des couches d'accroche du cuivre doivent être préalablement formées afin de pouvoir mettre en oeuvre les dépôts électrochimiques. La mise en oeuvre de tels assemblages a donc pour inconvénient de comprendre un nombre important d'étapes, ce qui augmente la durée et le coût de la fabrication des structures intégrées tridimensionnelles. Selon un mode de mise en oeuvre et de réalisation, il est proposé de simplifier l'assemblage de deux circuits intégrés. Selon un aspect, il est proposé un procédé de réalisation d'une liaison électriquement conductrice traversante au sein d'un support semi-conducteur ayant une première face et au moins une zone électriquement conductrice s'étendant depuis la première face, ledit procédé comprenant : - une formation d'au moins une cavité au sein de ladite zone et du support, - un remplissage de ladite au moins une cavité par un matériau conducteur de manière à former un premier pilier conducteur, - une formation d'un deuxième pilier conducteur au dessus dudit au moins un premier pilier conducteur, le remplissage de ladite cavité et la formation du deuxième pilier étant réalisées au moyen d'une même étape de dépôt, - un amincissement dudit support depuis une face opposée à ladite première face jusqu'à atteindre ledit premier pilier, le premier pilier débouchant alors sur une deuxième face du support, le premier pilier et le deuxième pilier formant ladite liaison électriquement conductrice traversante. Ainsi, on obtient au moyen d'une même étape de dépôt (par exemple un dépôt électrochimique) les deux piliers qui vont former la liaison traversante. L'extrémité libre dudit deuxième pilier peut comprendre une couche d'un alliage à basse température de fusion. Cette couche d'alliage à basse température de fusion est également avantageusement formée lors de l'étape de dépôt électrochimique conduisant à la formation des deux piliers. Le procédé peut comprendre en outre une réalisation d'un troisième pilier conducteur saillant de ladite deuxième face, ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier conducteur comprend une couche d'un alliage à basse température de fusion. La première face et la deuxième face du support peuvent ainsi être reliées électriquement à des circuits intégrés additionnels. Ladite zone électriquement conductrice peut comprendre une couche d'aluminium disposée au voisinage de ladite première face, ladite couche d'aluminium étant connectée à au moins une ligne métallique d'un réseau d'interconnexion du support semi-conducteur (par exemple disposé au voisinage de ladite première face, généralement la face avant du support), et ledit premier pilier conducteur traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. La couche d'aluminium peut être réalisée de manière analogue aux couches d'aluminium formant des plots pour le raccordement de la face avant des circuits intégrés. Par ailleurs, en la traversant, la liaison électrique est en contact avec cette couche d'aluminium. On peut ainsi connecter électriquement le réseau d'interconnexion du support à ladite liaison électriquement conductrice traversante. Avantageusement, le procédé peut comprendre en outre préalablement au remplissage de la cavité une formation d'une couche isolante sur les parois et au fond de la cavité. Ainsi, on obtient une isolation entre le matériau électriquement conducteur du premier pilier et le silicium du support et également avec le réseau d'interconnexion électrique. L'étape d'amincissement permettra par ailleurs de retirer la portion de la couche isolante au fond de la cavité, de manière à mettre à nu le matériau conducteur dudit premier pilier. Le procédé peut comprendre en outre un assemblage du support avec un circuit intégré additionnel possédant une zone additionnelle électriquement conductrice en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. Selon un autre aspect, il est proposé un dispositif comprenant : - un support semi-conducteur ayant au moins une zone électriquement conductrice s'étendant depuis une première face du support, - une liaison électriquement conductrice traversante comprenant un ensemble monobloc formé d'un même matériau et comportant un premier pilier conducteur au sein du support débouchant sur ladite première face et traversant ladite zone électriquement conductrice, et débouchant également sur une deuxième face opposée à ladite première face, et un deuxième pilier conducteur au dessus dudit au moins un premier pilier conducteur. L'extrémité libre dudit deuxième pilier conducteur peut comprendre une couche d'un alliage à basse température de fusion. Le dispositif peut comprendre en outre un troisième pilier conducteur saillant de ladite deuxième face, ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier comprend une couche d'un alliage à basse température de fusion. Ladite zone électriquement conductrice peut comprendre une couche d'aluminium disposée au voisinage de ladite première face, ladite couche d'aluminium étant connectée à au moins une ligne métallique d'un réseau d'interconnexion du support semi-conducteur, et ledit premier pilier conducteur traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. Le dispositif peut comprendre une couche isolante sur les parois du premier pilier conducteur. Selon encore un autre aspect, il est proposé une structure intégrée tridimensionnelle comprenant ledit dispositif et un circuit intégré additionnel possédant une zone additionnelle électriquement conductrice en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 16 illustrent schématiquement différentes étapes d'un mode de mise en oeuvre d'un procédé et un mode de réalisation d'une structure intégrée tridimensionnelle selon l'invention. Sur la figure 1, on a représenté un support semi-conducteur SC comportant un substrat de silicium SUB et un réseau d'interconnexion ITX disposé au dessus du substrat SUB. Le support semi-conducteur SC comporte des composants, notamment des transistors TR, interconnectés par un ensemble de lignes et de vias du réseau d'interconnexion ITX. Afin de connecter une de ces lignes, par exemple la ligne LM, à un circuit intégré additionnel ou à un boitier, on va former des moyens de connexion en contact avec la ligne LM sur la face avant Fl du support SC et sur la face arrière F2 du support SC. A cet effet, une couche d'aluminium ALU est disposée au voisinage de la face avant F1. La couche d'aluminium ALU s'étend depuis la face avant F 1 et s'étend dans le support de manière à former un contact électrique avec la ligne LM. A titre d'exemple, la couche ALU peut avoir une épaisseur de l'ordre du micromètre. Le support SC comporte par ailleurs une couche de passivation PAS, par exemple une couche de nitrure de silicium (Si3N4), disposée au dessus du réseau d'interconnexion ITX et ouverte au voisinage de la couche ALU. Comme illustré sur la figure 2, une première couche de résine photosensible RES1 est déposée sur la face avant F1 du support SC. Cette première couche de résine RES1 est ouverte lors d'une étape de photolithographie de manière à former une cavité CVR dans la résine RES1 débouchant sur la couche ALU. La largeur L1 de la cavité CVR est avantageusement choisie inférieure à la largeur L2 de la couche d'aluminium découverte de la face avant F1. A titre d'exemple non limitatif, on choisira une largeur L1 de l'ordre de 10 micromètres pour une largeur L2 de l'ordre de 20 micromètres. On pourra choisir une largeur L1 inférieure à 0,9 fois la largeur L2. Une étape de gravure est ensuite mise en oeuvre (figure 3). Dans cette étape, les parties non protégées par la résine RES1 ont été gravées de manière anisotropique, par exemple au cours d'une d'étape de gravure ionique réactive profonde. On forme ainsi une cavité CVT traversant la couche ALU, le réseau d'interconnexion ITX et débouchant dans le substrat SUB. A titre d'exemple non limitatif, la cavité CVT peut avoir une profondeur de l'ordre de 50 micromètres (pour un réseau d'interconnexion ITX ayant une épaisseur de l'ordre de 4 micromètres). Une couche isolante ISO est ensuite formée (figure 4) sur la face avant F1, sur la portion de la couche ALU qui n'a pas été gravée, sur les parois de la cavité CVT et au fond de cette cavité. La couche isolante ISO peut comprendre du dioxyde de silicium (SiO2) et son épaisseur peut être de l'ordre de plusieurs centaines de nanomètres, par exemple de l'ordre de 400 nanomètres sur la face avant F1. Dans cet exemple, l'épaisseur résultante de la couche ISO sur les parois de la cavité CVT peut être de l'ordre de 200 nanomètres et son épaisseur au fond de la cavité peut être de l'ordre de 250 à 300 nanomètres. Sur la figure 5 on a illustré le support SC après une étape de formation sur sa face avant F1 recouverte par la couche ISO d'une deuxième couche de résine RES2. La deuxième couche de résine RES2 peut être un film sec ou une résine liquide, et cette couche peut ne pas combler totalement la cavité CVT. Une étape de photolithographie est ensuite mise en oeuvre (figure 6), de manière à retirer la résine disposée au dessus de la couche ISO au niveau de la face avant F1. La résine RES2 disposée au niveau de la cavité CV est conservée. Ensuite, comme illustré sur la figure 7, la couche ISO non protégée par la résine RES2 est retirée lors d'une étape de gravure. Cette étape de gravure est adaptée afin de graver une épaisseur correspondant à celle de l'épaisseur de la couche ISO (par exemple 400 nanomètres), ainsi, la portion de résine RES2 protège la couche ISO sur les parois de la cavité CVT et au fond de cette cavité CVT. On peut ensuite retirer la portion restante de résine RES2 (figure 8). Afin de remplir la cavité CVT avec du cuivre, on forme sur la face Fl une couche BAC formant une barrière de diffusion et une couche d'accroche du cuivre (figure 9). La couche BAC est déposée sur toute la face F 1 de manière à obtenir un contact électrique nécessaire lors d'un dépôt électrochimique ultérieur. La couche BAC peut comprendre une couche de tantale et/ou une couche de nitrure de tantale, par exemple de l'ordre de 100 nanomètres, et une couche de cuivre, par exemple de l'ordre d'un micromètre. Ces deux couches sont obtenues au moyen d'étapes de dépôts physiques en phase vapeur bien connues de l'homme du métier sous l'acronyme anglo-saxon de « PVD : Physical Vapor Deposition ». On peut ensuite former une troisième couche de résine RES3 (figure 10). La couche de résine RES3 est disposée sur la face avant F1 et est épaisse, par exemple de l'ordre 30 micromètres. Cette résine épaisse peut être une résine utilisée lors de la formation des piliers de cuivre. La résine épaisse RES3 a été ouverte au cours d'une étape de photolithographie, de manière à former une cavité CVP au dessus de la cavité CVT. La cavité CVP a une largeur de l'ordre de la largeur L2. Les zones non recouvertes par la résine RES3 sont donc les parois et le fond de la cavité CV, et la portion de la couche ALU recouverte par la couche BAC. Une étape de dépôt électrochimique peut ensuite être mise en oeuvre (figure 11). Cette étape permet de remplir la cavité CVT et partiellement la cavité CVP avec du cuivre CU, puis de compléter le remplissage de la cavité CVP avec un alliage à basse température de fusion SAC. Cet alliage peut comporter des atomes d'étain, des atomes d'argent et éventuellement des atomes de cuivre et peut également être déposé par dépôt électrochimique. On retire alors la résine RES3 puis la couche BAC disposée sur la face avant F1 (par exemple au moyen d'une attaque chimique adaptée). On obtient alors (figure 12) deux piliers conducteurs formant ensemble monobloc. Cet ensemble monobloc comporte un premier pilier Pl comprenant la cavité CVT remplie de cuivre CU, et un deuxième pilier P2 disposé au dessus du premier pilier P l comportant du cuivre CU et à son extrémité libre (c'est-à-dire son extrémité opposée à celle en contact avec le premier pilier) une couche d'un alliage à basse température de fusion SAC. Le support SC peut être recuit de manière à obtenir un joint de soudure entre le cuivre CU du deuxième pilier P2 et la couche d'alliage à basse température de fusion SAC (figure 13). Afin de former un contact électrique sur une face opposée à la face avant F1, on peut amincir le support semi-conducteur SC depuis la face arrière F2 jusqu'à atteindre premier pilier Pl et former une nouvelle face F22 opposée à la face avant F1, comme illustré sur la figure 14. Cet amincissement peut comprendre des étapes de gravure et de polissage mécanique et/ou chimique, et permet notamment de graver une partie du substrat de silicium SUB, et les portions de couche isolante ISO et de couche de barrière et d'accroche BAC disposées au fond du pilier Pl. Le support SC a ainsi une épaisseur par exemple de l'ordre de 50 micromètres. On obtient un dispositif intégré comprenant un support semi- conducteur SC ayant au moins une zone électriquement conductrice ALU s'étendant depuis une première face F 1 du support, une liaison électriquement conductrice traversante comprenant un ensemble monobloc formé d'un même matériau CU et comportant un premier pilier conducteur Pl au sein du support débouchant sur ladite première face F1 et débouchant également sur une deuxième face F22 opposée à ladite première face, et un deuxième pilier conducteur P2 au dessus dudit au moins un premier pilier conducteur Pl, l'extrémité libre dudit deuxième pilier conducteur P2 comprenant une couche d'un alliage à basse température de fusion SAC. Comme illustré sur la figure 15, on peut réaliser un troisième pilier conducteur P3 saillant de la face F22 et en contact électrique avec le premier pilier Pl. La réalisation du troisième pilier conducteur P3 peut comprendre une réalisation d'une ligne de redistribution RDL, une formation d'une couche de passivation PAS2 (permettant d'isoler la ligne RDL du substrat) et d'une couche de passivation PAS3, une croissance de cuivre CU3 et une formation d'une couche d'alliage à basse température de fusion SAC3. Enfin, comme illustré sur la figure 16, on peut assembler un circuit intégré additionnel CIA avec le support semi-conducteur SC. Ce circuit intégré additionnel CIA comporte une zone conductrice additionnelle ZC en contact électrique avec la couche d'alliage à basse température de fusion disposée à l'extrémité du deuxième pilier conducteur P2. On obtient une structure intégrée tridimensionnelle S3D comprenant le support SC et un circuit additionnelle CIA. Par ailleurs, le troisième pilier conducteur P3 permet de relier cette structure intégrée tridimensionnelle S3D à un boitier, à un autre circuit intégré, et également de mettre en oeuvre un assemblage bien connu de l'homme du métier sous le terme « flip-chip ». Selon un aspect de l'invention, on obtient une simplification de l'assemblage de deux circuits intégrés, en réalisant de manière simultanée à la fois la liaison traversante électriquement conductrice et un pilier sur une face d'un des circuits intégrés à assembler. REVENDICATIONS1. Procédé de réalisation d'une liaison électriquement conductrice traversante au sein d'un support semi-conducteur (SC) ayant une première face (F1) et au moins une zone électriquement conductrice (ALU) s'étendant depuis la première face, ledit procédé comprenant : - une formation d'au moins une cavité (CVT) au sein de ladite zone et du support, - un remplissage de ladite au moins une cavité par un matériau conducteur (CU) de manière à former un premier pilier conducteur (Pl), - une formation d'un deuxième pilier conducteur (P2) au dessus dudit au moins un premier pilier conducteur (Pl), le remplissage de ladite cavité et la formation du deuxième pilier étant réalisées au moyen d'une même étape de dépôt, - un amincissement dudit support depuis une face (F2) opposée à ladite première face jusqu'à atteindre ledit premier pilier, le premier pilier débouchant alors sur une deuxième face (F22) du support, le premier pilier et le deuxième pilier formant ladite liaison électriquement conductrice traversante. 2. Procédé selon la revendication 1, dans lequel l'extrémité libre dudit deuxième pilier conducteur comprend une couche d'un alliage à basse température de fusion (SAC). 3. Procédé selon la revendication 1 ou 2, comprenant en outre une réalisation d'un troisième pilier conducteur (P3) saillant de ladite deuxième face (F22), ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier conducteur comprend une couche d'un alliage à basse température de fusion (SAC3). 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite zone électriquement conductrice (ALU) comprend une couche d'aluminium disposée au voisinage de laditepremière face, ladite couche d'aluminium étant connectée à au moins une ligne métallique (LM) d'un réseau d'interconnexion (ITX) du support semi-conducteur, et ledit premier pilier conducteur (P1) traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. 5. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre préalablement au remplissage de la cavité une formation d'une couche isolante (ISO) sur les parois et au fond de la cavité (CVT). 6. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre un assemblage du support avec un circuit intégré additionnel (CIA) possédant une zone additionnelle électriquement conductrice (ZC) en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. 7. Dispositif intégré comprenant : - un support semi-conducteur (SC) ayant au moins une zone électriquement conductrice (ALU) s'étendant depuis une première face (F 1) du support, - une liaison électriquement conductrice traversante comprenant un ensemble monobloc formé d'un même matériau (CU) et comportant un premier pilier conducteur (P1) au sein du support débouchant sur ladite première face et traversant ladite zone électriquement conductrice, et débouchant également sur une deuxième face (F22) opposée à ladite première face, et un deuxième pilier conducteur (P2) au dessus dudit au moins un premier pilier conducteur. 8. Dispositif selon la revendication 7, dans lequel l'extrémité libre dudit deuxième pilier conducteur comprend une couche d'un alliage à basse température de fusion (SAC). 9. Dispositif selon la revendication 7 ou 8, comprenant en outre un troisième pilier conducteur (P3) saillant de ladite deuxième face (F22), ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier comprend une couche d'un alliage à basse température de fusion (SAC3). 10. Dispositif selon l'une quelconque des revendications 7 à 9, dans lequel ladite zone électriquement conductrice (ALU) comprend une couche d'aluminium disposée au voisinage de ladite première face, ladite couche d'aluminium étant connectée à au moins une ligne métallique (LM) d'un réseau d'interconnexion (ITX) du support semi-conducteur, et ledit premier pilier conducteur traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. 11. Dispositif selon l'une quelconque des revendications 7 à 10, comprenant une couche isolante (ISO) sur les parois du premier pilier conducteur. 12. Structure intégrée tridimensionnelle, comprenant un dispositif selon l'une quelconque des revendications 7 à 11 et un circuit intégré additionnel (CIA) possédant une zone additionnelle électriquement conductrice (ZC) en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur.