FR 2973935 A1 20121012 FR 1153157 A 20110411 PROCÉDÉ POUR ÉVALUER UN PROCESSUS DE DÉCOUPE DE WAFER SEMI-CONDUCTEUR La présente invention concerne des wafers semi- conducteurs et des processus de découpe de wafer. Plus particulièrement, la présente invention concerne un procédé pour évaluer un processus de découpe de wafer et un circuit intégré pour évaluer un processus de découpe de wafer. La figure 1A représente un wafer semi-conducteur 1 comprenant une pluralité de circuits intégrés 10. Chaque circuit intégré 10 comprend des composants électroniques actifs et passifs tels que des transistors, des résistances, des condensateurs, ..., ainsi que des plages de contact (non illustrées). Les circuits intégrés 10 sont séparés les uns des autres par des chemins de découpe Si. Les chemins de découpe Si présentent une largeur wl généralement de l'ordre de 60-100 pm. Après une première phase de test des circuits intégrés 10 sur le wafer 1, les circuits intégrés 10 sont séparés les uns des autres selon un processus connu sous le nom de "découpe de wafer" ou "individualisation" pour obtenir des puces individuelles. Ce processus consiste à découper le wafer selon les chemins de découpe Si, par exemple à l'aide d'un laser ou d'une lame de diamant. Une fois séparés, les circuits intégrés 10 peuvent ensuite être retestés et conditionnés. La figure 1B représente un circuit intégré 10 après son individualisation à partir du wafer 1 pour former une puce 11. La puce 11 comprend un bord 12. En raison du processus de découpe, le bord 12 peut présenter des côtés inégaux, ainsi que des défauts tels que des éclats 13 ou des fissures 14. Ces défauts peuvent se propager dans la puce 11 et atteindre le circuit intégré 10, particulièrement si la puce est exposée à des facteurs environnementaux et à des forces mécaniques, qui peuvent ultérieurement provoquer une panne du circuit intégré. Une inspection visuelle des bords de la puce 11 est effectuée, par des opérateurs humains ou par des machines utilisant la reconnaissance de formes pour vérifier si les défauts sont trop importants et donc si la puce doit être rejetée. Ce type d'inspection prend du temps, est couteux et n'est pas entièrement fiable. De plus, toutes les puces 11 ne sont pas inspectées en raison de leur nombre important. Par conséquent, des circuits intégrés 10 endommagés peuvent être livrés à des clients et peuvent tomber en panne très tôt. Il peut par conséquent être souhaité de prévoir des moyens de détection électronique des éclats et des 15 fissures dans les bords de la puce. Le brevet américain 7,871,832 décrit un procédé permettant de générer un nombre binaire pour identifier un circuit intégré. Le procédé comprend une étape consistant à agencer des lignes conductrices présentant 20 des longueurs différentes autour de la périphérie de chaque circuit intégré. Lorsque le wafer est découpé, certaines de ces lignes conductrices sont coupées. L'état de continuité de chaque ligne conductrice est ensuite détecté, pour générer une valeur binaire, 1 ou 0, qui est 25 représentative de l'état de la ligne conductrice : coupée ou non. Les différentes valeurs binaires sont ensuite concaténées et utilisées comme numéro d'identification de la puce. Des modes de réalisation de l'invention 30 concernent un procédé pour évaluer un processus de découpe de wafer semi-conducteur, comprenant les étapes consistant à prévoir des lignes d'évaluation s'étendant dans au moins un chemin de découpe du wafer, découper le wafer dans le chemin de découpe, évaluer la longueur des 35 lignes d'évaluation et fournir une information relative à leur longueur, et utiliser l'information afin d'évaluer le processus de découpe. Selon un mode de réalisation, les lignes d'évaluation sont des lignes conductrices en forme de boucle et l'évaluation de leur longueur comprend une étape consistant à déterminer s'il existe une continuité électrique entre deux extrémités des lignes conductrices en forme de boucle. Selon un mode de réalisation, les lignes d'évaluation forment des antennes UHF ou RF et l'évaluation de leur longueur comprend une étape consistant à générer un champ électrique ou magnétique ambiant et à détecter une tension alternative induite dans les lignes conductrices. Selon un mode de réalisation, les lignes d'évaluation sont des lignes capacitives et l'évaluation de leur longueur comprend une étape consistant à détecter une valeur de capacité des lignes capacitives. Selon un mode de réalisation, le procédé comprend une étape consistant à prévoir une alternance de lignes de petite longueur et de lignes de grande longueur, les lignes de petite longueur présentant une longueur inférieure à 20% de la largeur du chemin de découpe dans lequel elles s'étendent. Selon un mode de réalisation, le procédé comprend des étapes consistant à prévoir sur le wafer au moins un circuit intégré connecté aux lignes d'évaluation et comprenant un circuit d'évaluation configuré pour permettre une évaluation individuelle de la longueur des lignes d'évaluation, et utiliser le circuit d'évaluation pour évaluer la longueur des lignes d'évaluation. Selon un mode de réalisation, le procédé comprend des étapes consistant à prévoir dans le wafer au moins un circuit intégré d'évaluation connecté aux lignes d'évaluation et spécifiquement prévu pour permettre une évaluation individuelle de la longueur des lignes d'évaluation, prévoir dans le wafer des circuits intégrés fonctionnels prévus pour être vendus, découper le wafer pour transformer les circuits intégrés fonctionnels et le circuit intégré d'évaluation en puces, et utiliser le circuit intégré d'évaluation afin d'évaluer le processus de découpe. Selon un mode de réalisation, le procédé comprend en outre une étape consistant à rejeter ou accepter les circuits intégrés fonctionnels en fonction de l'évaluation du processus de découpe. Des modes de réalisation de l'invention concernent également un wafer semi-conducteur comprenant des lignes d'évaluation s'étendant dans au moins un chemin de découpe du wafer, et au moins un circuit intégré connecté aux lignes d'évaluation et comprenant un circuit d'évaluation configuré pour permettre une évaluation individuelle de la longueur des lignes d'évaluation. Selon un mode de réalisation, les lignes d'évaluation sont des lignes conductrices en forme de boucle. Selon un mode de réalisation, les lignes d'évaluation forment des antennes UHF ou RF. Selon un mode de réalisation, les lignes d'évaluation sont des lignes capacitives. Selon un mode de réalisation, le wafer comprend différents groupes de lignes d'évaluation, chaque groupe comprenant une alternance de lignes de petite longueur et de lignes de grande longueur, les lignes de petite longueur présentant une longueur inférieure à 20% de la largeur du chemin de découpe dans lequel elles s'étendent. Selon un mode de réalisation, le wafer comprend au moins un circuit intégré d'évaluation connecté aux lignes d'évaluation et spécifiquement prévu pour permettre une évaluation individuelle de la longueur des lignes d'évaluation, et des circuits intégrés fonctionnels prévus pour être vendus. Selon un mode de réalisation, les lignes d'évaluation sont enterrées dans un matériau de wafer ou une couche diélectrique déposée sur le wafer. Des modes de réalisations de la présente invention vont maintenant être décrits à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1A précédemment décrite est une vue de dessus d'un wafer semi-conducteur conventionnel comprenant une pluralité de circuits intégrés, - la figure 1B précédemment décrite est une vue de dessus d'un circuit intégré conventionnel après son individualisation à partir du wafer semi-conducteur de la figure 1A, - la figure 2 est une vue de dessus d'un circuit intégré d'évaluation selon un premier mode de réalisation de l'invention, - la figure 3 est une vue de dessus d'un wafer semi-conducteur comprenant des circuits intégrés d'évaluation tels que ceux illustrés sur la figure 2, - la figure 4 est une vue agrandie d'un premier mode de réalisation de lignes d'évaluation présentes dans le 25 circuit intégré de la figure 2, - la figure 5 est un schéma électrique d'un circuit d'évaluation présent dans le circuit intégré de la figure 2, - la figure 6 est une vue de dessus d'un circuit intégré 30 d'évaluation selon un second mode de réalisation de l'invention, - la figure 7 est une vue en coupe d'un second mode de réalisation de lignes d'évaluation présentes dans le circuit intégré de la figure 6, et - la figure 8 est une vue agrandie des lignes d'évaluation présentes dans le circuit intégré de la figure 6. Des modes de réalisation de l'invention concernent un procédé pour évaluer un processus de découpe d'un wafer semi-conducteur. Le procédé comprend une étape consistant à prévoir des lignes d'évaluation dans des chemins de découpe du wafer. En testant l'état des lignes d'évaluation après l'individualisation, des informations relatives à leur longueur et par conséquent relatives au processus de découpe peuvent être obtenues. La figure 2 illustre un premier mode de réalisation d'un circuit intégré d'évaluation 20 selon l'invention. Le circuit intégré d'évaluation 20 est agencé sur un wafer semi-conducteur 2 tel qu'illustré sur la figure 3. Le wafer semi-conducteur 2 comprend une pluralité de circuits intégrés fonctionnels 10 et de circuits intégrés d'évaluation 20, 20', 20", 20 '' ', à la place des circuits intégrés fonctionnels 10. Le terme "circuit intégré fonctionnel" signifie circuit intégré conçu et fabriqué afin d'être conditionné et vendu après individualisation du wafer 2. Chaque circuit intégré d'évaluation ou circuit intégré fonctionnel est entouré de chemins de découpe Si, le circuit intégré d'évaluation 20 étant entouré de chemins de découpe représentés par les références S1, S2, S3, S4. On suppose ici que tous les chemins de découpe Si présentent la même largeur w1. Toujours en référence à la figure 2, le circuit intégré d'évaluation 20 comprend une région de circuit intégré 21 présentant une forme rectangulaire et quatre séries de lignes d'évaluation Li s'étendant dans les chemins de découpe S1, S2, S3, S4. Dans ce mode de réalisation, les lignes d'évaluation Li sont des lignes électriquement conductrices. Elles s'étendent depuis la région de circuit intégré 21 dans les chemins de découpe S1, S2, S3, S4. De chaque côté de la région de circuit intégré 21, chaque série de lignes conductrices Li comprend différents groupes de lignes conductrices, et chaque groupe comprend des lignes conductrices de différentes longueurs. Le circuit intégré d'évaluation 20 comprend en outre un circuit d'évaluation ECT qui est conçu pour évaluer la longueur des lignes conductrices. Dans ce mode de réalisation, le circuit d'évaluation ECT est configuré pour fournir à un ordinateur d'évaluation externe (non représenté) des informations relatives à l'état de continuité des lignes conductrices. Le circuit d'évaluation ECT comprend un circuit de contrôle CCT, un circuit de détection SCT1, des décodeurs DCT1, DCT2, DCT3, DCT4 (un par série de lignes conductrices), et deux plages de contact d'entrée/sortie P1, P2 reliées au circuit de contrôle CCT. Chaque décodeur DCT1-DCT4 permet de sélectionner individuellement chaque ligne conductrice Li, de telle sorte que l'état de continuité de la ligne conductrice Li puisse être déterminé par le circuit de détection SCT1. Après la découpe du wafer 2, le circuit intégré d'évaluation 20 forme une puce et peut présenter des bords 22 inégaux (illustrés en pointillés). Ces bords inégaux peuvent comprendre des défauts tels que des éclats et/ou des fissures. Une ligne conductrice Li est dans l'état de non continuité, ou "état coupé", si elle a été sectionnée, totalement ou partiellement, par le processus de découpe ou par un défaut tel qu'un éclat ou une fissure. Autrement, elle est dans l'état de continuité, ou "état non coupé". En déterminant l'état de continuité de chacune des lignes conductrices Li, la forme approximative des bords 22 peut être déterminée sans inspection visuelle. Par exemple, pour chaque ligne conductrice, l'information retournée par le circuit d'évaluation ECT est 1 si la ligne conductrice est dans l'état de continuité et 0 si la ligne conductrice est dans l'état de non continuité. La figure 4 illustre plus en détail un exemple de réalisation de deux groupes consécutifs de lignes conductrices Li de la série de lignes conductrices s'étendant dans le chemin de découpe S1. Chaque ligne conductrice Li forme une boucle longitudinale étroite et présente des première et seconde extrémités El, E2 reliées à la région de circuit intégré 21 (i.e. reliées au circuit d'évaluation ECT). Chaque ligne conductrice Li peut être faite de métal ou d'une région de silicium dopée. Par conséquent, même si elles sont illustrées sur les figures 2, 3, 4 comme composants de surface, les lignes conductrices Li peuvent être enterrées dans le matériau du wafer, en général du silicium, ou dans des couches diélectriques déposées sur le wafer. Il sera compris que les lignes conductrices Li enterrées sont préférables aux lignes conductrices Li de surface puisqu'elles permettent de détecter des défauts profonds, tels que des fissures profondes apparaissant dans la largeur du wafer lors du processus de découpe. Dans l'exemple illustré, la référence "i" d'une ligne conductrice Li représente la longueur de la ligne conductrice exprimée en pourcentage de la largeur w1 du chemin de découpe S1 dans lequel elle s'étend. Chaque groupe comprend des lignes conductrices LOI, LIO, L20, L30, L40, L50, c'est-à-dire des lignes conductrices s'étendant respectivement sur plus de 1%, 10%, 20%, 30%, 40%, et 50% de la largeur w1 du chemin de découpe Si. Dans chaque groupe de lignes conductrices, les différentes lignes conductrices LOI à L50 sont agencées en vue de l'évaluation à effectuer, par exemple LOI, L10, LO1, L20, LOI, L30, LOI, L40, LOI, L50 pour le premier groupe, puis encore LOI, L10, L01, L20, LOI, L30, LOI, L40, LOI, L50 pour le second groupe, etc. En sus de leur longueur, la largeur de chaque ligne conductrice Li et l'espacement entre des lignes successives peuvent être déterminés selon les paramètres du processus, la taille attendue des éclats et des fissures, et la précision requise pour l'évaluation. A titre d'exemple numérique, pour une puce de 2 mm de côté, si les lignes conductrices présentent une largeur de 50 nm, et si la distance entre deux lignes conductrices est de 50 nm, la largeur d'une boucle formée par une ligne conductrice est de 150 nm, la distance entre deux boucles est de 50 nm et le pas de la série de lignes conductrices est de 20 nm. Dans ce cas, 10000 lignes conductrices peuvent être agencées de chaque côté de la puce. Si un défaut tel qu'un éclat présente une largeur de 1 pm, cinq lignes conductrices peuvent être sectionnées par l'éclat. En lisant l'état des lignes conductrices Li et en analysant les données correspondantes après la découpe du wafer, divers paramètres peuvent être déterminés, y compris la largeur de la lame, le centrage de la lame au milieu de la ligne Si à S4, l'oscillation de la lame (mouvement de la lame d'un côté à l'autre), etc. Les éclats 23 et les fissures 24 sur les bords du circuit intégré 21 peuvent également être détectés, tel qu'illustré sur la figure 3, puisqu'ils coupent une ou plusieurs lignes conductrices Li. Dans un mode de réalisation dans lequel plusieurs couches de lignes conductrices superposées sont prévues, l'angle de la lame peut également être évalué. De plus, lorsque la lame a été centrée correctement, les lignes conductrices LOI, L10 les plus courtes peuvent être utilisées pour déterminer l'occurrence des éclats 23 ou des fissures 24 s'étendant trop près de la région de circuit intégré 21. Si tel est le cas, le puce comprenant le circuit intégré d'évaluation 20 peut être considérée comme un échantillon dont l'état du bord est représentatif des états des bords des autres puces contenant des circuits intégrés fonctionnels, en particulier celles qui sont agencées dans le wafer dans la même rangée ou la même colonne que le circuit intégré d'évaluation. Dans ce cas, ces circuits intégrés fonctionnels peuvent être rejetés. Dans un mode de réalisation, les informations obtenues au moyen des lignes conductrices Li peuvent être utilisées pour ajuster, corriger ou régler le processus d'individualisation du wafer, par exemple pour recentrer la lame. En résumé, le nombre de lignes conductrices Li, la distance entre des lignes adjacentes, la largeur de chaque ligne, le ou les côtés sur lesquels les lignes conductrices doivent être agencées, etc. seront choisis en fonction de la largeur totale des chemins de découpe, de la tolérance d'alignement de la scie, de la largeur de la scie, des paramètres du processus, de la précision souhaitée pour l'évaluation, etc. Il est par conséquent à la portée de l'homme de l'art de mettre en oeuvre les lignes conductrices de façon à obtenir les informations désirées relatives au processus de découpe du wafer semi- conducteur. La figure 5 est un schéma électrique du circuit d'évaluation ECT. Pour des raisons de simplicité, seul un décodeur DCTj (DCT1, DCT2, DCT3, ou DCT4) est illustré, ainsi que certaines lignes conductrices Li d'une série de lignes conductrice contrôlées par le décodeur DCTj. Chaque ligne conductrice Li présente une extrémité reliée à une ligne de détection SL connectée à une entrée du circuit de détection SCT1, et une extrémité reliée à la masse via un interrupteur de sélection SW, par exemple par l'intermédiaire des bornes de drain (D) et de source (S) d'un transistor MOS. Chaque interrupteur de sélection présente une entrée de contrôle, par exemple la borne de grille du transistor MOS, pilotée par une sortie du décodeur DCTj. Lorsque l'interrupteur de sélection est ON, la ligne conductrice Li est reliée à la masse, le circuit de détection détermine l'état de conductivité de la ligne conductrice Li par rapport à la masse et aux sorties, par conséquent un 0 ou un 1. Le circuit de contrôle CCT est couplé à la sortie du circuit de détection SCT1, aux plages de contact Pl, P2, et au décodeur DCTj. Il applique au décodeur DCTj une série de signaux de sélection, chacun indiquant quel interrupteur de sélection SW doit être mis sur ON, et pour chaque signal de sélection lit la sortie du circuit de détection SCT1. Le circuit de contrôle CCT peut mettre en oeuvre un programme d'évaluation ou de test intégré. Un tel programme peut être stocké dans une mémoire (non illustrée) sur le circuit intégré 20, et être lancé sur réception d'une commande reçue par l'intermédiaire des plages P1, P2. Les résultats de ce programme d'évaluation peuvent ensuite être fournis via les plages Pl, P2 ou peuvent être stockés dans la mémoire. Dans un autre mode de réalisation de l'invention le circuit d'évaluation ECT ne comprend que les décodeurs DCT1-DCT4, le circuit de détection SCT1, et les plages de contact pour contrôler les décodeurs et lire la sortie du circuit de détection SCT1 depuis l'extérieur. Dans ce cas, le programme d'évaluation est mis en oeuvre depuis l'extérieur au moyen d'un ordinateur de test. Dans un mode de réalisation encore plus simplifié, le circuit d'évaluation ECT ne comprend que les décodeurs DCT1-DCT4, la ligne de détection SL, des plages de contact pour contrôler les décodeurs, une plage de masse, et une plage de lecture connectée à la ligne de détection SL. Dans ce cas, le lancement du programme d'évaluation et la détermination de l'état de continuité des lignes conductrices Li sont toutes deux mises en oeuvre depuis l'extérieur. Toujours en référence à la figure 3, le wafer 2 peut comprendre des groupes 30 de N circuit intégrés fonctionnels 10, chacun comprenant un circuit intégré d'évaluation 20 (20, 20', 20", 20 '' '). De préférence, chaque circuit intégré d'évaluation 20 est agencé dans un emplacement central du groupe. Dans le mode de réalisation illustré, chaque groupe comprend huit circuits intégrés fonctionnels 10 agencés autour d'un circuit intégré d'évaluation 20. Pour fabriquer le wafer 20, un ensemble de masques de photolithographie comprenant le modèle pour un groupe 30 de N circuits intégrés fonctionnels 10 et un circuit intégré d'évaluation 20 est utilisé pour fabriquer le groupe 30 de circuits intégrés. Le groupe 30 est ensuite répété sur tout le wafer 2. Après la découpe du wafer 2, les circuits d'évaluation 20 sont testés et fournissent des informations sur le processus de découpe. Il sera compris que les modes de réalisation de l'invention ne se limitent pas à l'utilisation de lignes conductrices. Par exemple, les lignes conductrices Li peuvent ne pas être en forme de boucle et leur longueur peut être détectée par un autre moyen que celui consistant à tester la continuité électrique entre deux extrémités El, E2. Par exemple, dans un mode de réalisation, chaque ligne conductrice est une antenne UHF. Un champ électrique UHF ambiant est généré par une machine de test, et l'intensité d'une tension alternative induite apparaissant dans chaque ligne conductrice est détectée comme un paramètre représentatif de sa longueur. Afin d'obtenir des informations plus précises, le champ électrique UHF ambiant peut être généré à plusieurs fréquences, chacune correspondant à une fréquence de résonnance possible et à une longueur correspondante de la ligne conductrice. Dans un autre mode de réalisation, chaque ligne conductrice forme une bobine d'antenne RF de petite dimension, par exemple une bobine d'antenne à une seule boucle. Un champ magnétique RF ambiant est généré par une machine de test, et l'intensité d'une tension alternative induite apparaissant dans chaque ligne conductrice par couplage inductif est détectée comme un paramètre représentatif de son état coupé ou non. La figure 6 illustre un autre mode de réalisation 40 d'un circuit intégré d'évaluation selon l'invention. Le circuit intégré d'évaluation 40 comprend un circuit intégré 21' et quatre séries de lignes capacitives d'évaluation CLi s'étendant dans les chemins de découpe S1, S2, S3, S4, entourant la région de circuit intégré. Tel qu'illustré sur la figure 7, chaque ligne capacitive comprend deux lignes conductrices CLli, CL2i superposées séparées par un matériau diélectrique 40. Les lignes capacitives CLi peuvent se situer dans le matériau du wafer, dans les couches diélectriques, ou sur la surface du wafer. Tel qu'illustré plus en détails sur la figure 8, les lignes capacitives CLi peuvent présenter la même longueur et s'étendre depuis la région de circuit intégré 21' dans les chemins de découpe Si, S2, S3, S4 de telle sorte qu'elles couvrent x% de la largeur du chemin de découpe w1, par exemple 50%. Toujours en référence à la figure 6, le circuit intégré d'évaluation 40 comprend un circuit d'évaluation ECT' qui est conçu pour déterminer les valeurs de capacité représentatives de la longueur des lignes conductrices. Le circuit d'évaluation ECT' comprend un circuit de contrôle CCT', un circuit de détection SCT2, des décodeurs DCT1', DCT2', DCT3', DCT4' (un par série de lignes conductrices), et deux plages de contact d'entrée/sortie Pl, P2 reliées au circuit de contrôle CCT. Chaque décodeur DCT1'-DCT4' permet d'accéder individuellement à chaque ligne conductrice de telle sorte que sa valeur de capacité peut être déterminée par le circuit de détection SCT2. Par exemple, une ligne conductrice CL2i de chaque ligne capacitive CLi est connectée à la masse par l'intermédiaire d'un interrupteur de sélection d'un décodeur DCTj', et l'autre ligne conductrice CLli de chaque ligne capacitive CLi est reliée à une entrée du circuit de détection SCT2 (non illustré). Le circuit de détection SCT2 mesure la valeur de capacité de chaque ligne capacitive CLi sélectionnée et fournit une valeur binaire, par exemple une valeur codée de 4 bits représentative de la longueur de la ligne capacitive CLi. Il apparaîtra clairement à l'homme de l'art que divers autres modes de réalisation de l'invention peuvent être prévus. Par exemple, le circuit intégré 20, 40 peut comprendre d'autres circuits de test, tels que ceux généralement placés dans les chemins de découpe, pour tester les performances des circuits intégrés fonctionnels et les paramètres de test de fabrication du wafer. D'autre part, des lignes d'évaluation et des moyens de détection de l'état de telles lignes d'évaluation peuvent également être prévus dans les circuits intégrés fonctionnels. Dans ce cas, il n'est pas nécessaire de prévoir des circuits intégrés d'évaluation spécifiques dans le wafer. 15 REVENDICATIONS1. Procédé pour évaluer un processus de découpe de wafer semi-conducteur (2), comprenant les étapes consistant à : - prévoir des lignes d'évaluation (Li, CLi) s'étendant dans au moins un chemin de découpe (S1-S4) du wafer, - découper le wafer dans le chemin de découpe, - évaluer la longueur des lignes d'évaluation (Li, CLi) et fournir une information relative à leur longueur, et - utiliser l'information afin d'évaluer le processus de découpe. 2. Procédé selon la revendication 1, dans lequel les lignes d'évaluation sont des lignes conductrices en forme de boucle (Li) et l'évaluation de leur longueur comprend une étape consistant à déterminer s'il existe une continuité électrique entre deux extrémités (El, E2) des lignes conductrices en forme de boucle. 3. Procédé selon la revendication 1, dans lequel les lignes d'évaluation forment des antennes UHF ou RF et l'évaluation de leur longueur comprend une étape consistant à générer un champ électrique ou magnétique ambiant et à détecter une tension alternative induite dans les lignes conductrices. 4. Procédé selon la revendication 1, dans lequel les lignes d'évaluation sont des lignes capacitives (CLi) et l'évaluation de leur longueur comprend une étape consistant à détecter une valeur de capacité des lignes capacitives. 5. Procédé selon les revendications 1 à 4, comprenant une étape consistant à prévoir une alternancede lignes de petite longueur (LO1, L10) et de lignes de grande longueur (L20, L30, L40, L50), les lignes de petite longueur présentant une longueur inférieure à 20% de la largeur (wl) du chemin de découpe dans lequel elles s'étendent. 6. Procédé selon l'une des revendications 1 à 5, comprenant des étapes consistant à : - prévoir sur le wafer (2) au moins un circuit intégré (20, 40) connecté aux lignes d'évaluation (Li, CLi) et comprenant un circuit d'évaluation (ECT, ECT') configuré pour permettre une évaluation individuelle de la longueur des lignes d'évaluation (Li, CLi), et - utiliser le circuit d'évaluation (ECT, ECT') pour évaluer la longueur des lignes d'évaluation (Li, CLi). 7. Procédé selon la revendication 6, comprenant des étapes consistant à : - prévoir dans le wafer (2) au moins un circuit intégré d'évaluation (20, 40) connecté aux lignes d'évaluation (Li, CLi) et spécifiquement prévu pour permettre une évaluation individuelle de la longueur des lignes d'évaluation (Li, CLi), - prévoir dans le wafer (2) des circuits intégrés fonctionnels (10) prévus pour être vendus, - découper le wafer pour transformer les circuits intégrés fonctionnels (10) et le circuit intégré d'évaluation (20, 40) en puces, et - utiliser le circuit intégré d'évaluation (20, 40) afin d'évaluer le processus de découpe. 8. Procédé selon la revendication 7, comprenant en outre une étape consistant à rejeter ou accepter les circuits intégrés fonctionnels (10) en fonction de l'évaluation du processus de découpe. 9. Wafer semi-conducteur (2) comprenant - des lignes d'évaluation (Li, CLi) s'étendant dans au moins un chemin de découpe (Sl-S4) du wafer, et - au moins un circuit intégré (20, 40) connecté aux lignes d'évaluation (Li, CLi) et comprenant un circuit d'évaluation (ECT, ECT') configuré pour permettre une évaluation individuelle de la longueur des lignes d'évaluation (Li, CLi). 10. Wafer semi-conducteur (2) selon la revendication 9, dans lequel les lignes d'évaluation sont des lignes conductrices en forme de boucle (Li). 11. Wafer semi-conducteur (2) selon la revendication 9, dans lequel les lignes d'évaluation forment des antennes UHF ou RF. 12. Wafer semi-conducteur (2) selon la revendication 9, dans lequel les lignes d'évaluation sont des lignes capacitives (CLi). 13. Wafer semi-conducteur selon l'une des revendications 9 à 12, comprenant différents groupes de lignes d'évaluation (Li), chaque groupe comprenant une alternance de lignes de petite longueur (L01, L10) et de lignes de grande longueur (L20, L30, L40, L50), les lignes de petite longueur présentant une longueur inférieure à 20% de la largeur (wl) du chemin de découpe dans lequel elles s'étendent. 14. Wafer semi-conducteur (2) selon l'une des revendications 9 à 13, comprenant : au moins un circuit intégré d'évaluation (20, 40) connecté aux lignes d'évaluation (Li, CLi) etspécifiquement prévu pour permettre une évaluation individuelle de la longueur des lignes d'évaluation (Li, CLi), et - des circuits intégrés fonctionnels (10) prévus pour être vendus. 15. Wafer semi-conducteur (2) selon l'une des revendications 9 à 14, dans lequel les lignes d'évaluation (Li, CLi) sont enterrées dans un matériau de wafer ou une couche diélectrique déposée sur le wafer.