FR 2976723 A1 20121221 FR 1155406 A 20110620 i PROCEDE D'ALIMENTATION ET DE POLARISATION DE CAISSONS D'UN SYSTEME INTEGRE SUR PUCE La présente invention concerne la gestion de l'alimentation électrique de systèmes tels que les circuits intégrés. La présente invention s'applique notamment aux systèmes intégrés sur puce SoC (System on Chip). Récemment, notamment avec le développement des systèmes mobiles, la consommation électrique des circuits est devenue une contrainte incontournable dans la conception d'architectures de systèmes tels que les microprocesseurs. Par ailleurs, la miniaturisation sans cesse croissante des circuits intégrés tend à réduire les tensions de seuil des transistors et donc à augmenter les courants de fuite. La consommation électrique due aux io courants de fuite tend ainsi à devenir comparable à la consommation électrique résultant de l'activité d'un microprocesseur. Traditionnellement, la priorité était donnée à la puissance de calcul. En conséquence, la tension d'alimentation était fixée à la valeur maximum possible. Cependant, de nombreuses applications exécutées par un microprocesseur ne requièrent 15 pas en permanence une puissance de calcul maximum. Ainsi, une application conçue pour recevoir par exemple des commandes d'utilisateur ou des données provenant d'un réseau de télécommunication, peut se trouver fréquemment en attente de commande ou de données. Pendant ces périodes d'attente, l'application ne requiert pas une puissance de calcul 20 maximum. Il a donc été proposé d'exploiter de telles périodes de faible activité d'un circuit pour réduire la tension d'alimentation, et ainsi réduire la consommation électrique du circuit. Des procédés d'adaptation de la tension d'alimentation tels que AVS (Adaptative Voltage Scaling) et DVS (Dynamic 25 Voltage Scaling), ont été développés pour adapter la tension d'alimentation d'un système tel qu'un microprocesseur à l'activité de ce dernier. Ces procédés s'avèrent efficaces pour réduire la consommation électrique, mais ne permettent pas de réduire efficacement les fuites se produisant dans les circuits, notamment lorsque l'activité du microprocesseur est réduite. Ces 30 procédés nécessitent d'adapter la fréquence d'horloge du système en même temps que la tension d'alimentation, ce qui implique une durée de transition entre deux niveaux de tension d'alimentation qui peut atteindre plusieurs centaines de microsecondes. Une telle durée peut être inacceptable dans certaines applications. Il a donc également été proposé des procédés d'adaptation de la polarisation des caissons des transistors ABB (Adaptive Body Biasing), notamment pour réduire les courants de fuite. Certains de ces procédés, appelés RBB ("Reverse Body Biasing" ou "polarisation de caisson en inverse") consistent à polariser les caissons de transistors MOS à canal n d'un circuit à une tension de polarisation négative (inférieure à la masse du io circuit), et les caissons de transistors MOS à canal p, à une tension supérieure à la tension d'alimentation du circuit. Les procédés de type RBB permettent de réduire les fuites de courant, à tension d'alimentation constante, mais entrainent une augmentation de la tension de seuil des transistors et donc une réduction de la vitesse de traitement. D'autres 15 procédés appelés FBB ("Forward Body Biasing" ou "polarisation de caisson en direct") consistent à polariser les caissons des transistors MOS à canal n d'un circuit à une tension de polarisation supérieure à masse du circuit, et les transistors MOS à canal p, à une tension de polarisation inférieure à la tension d'alimentation du circuit. Les procédés de type FBB permettent de 20 diminuer la tension de seuil des transistors et donc d'augmenter la vitesse de traitement d'un circuit, ou bien de diminuer la tension d'alimentation du circuit sans réduire la vitesse de traitement. Les systèmes intégrés sur puce rassemblent généralement sur une même puce plusieurs circuits intégrés. Pour réduire la consommation 25 électrique d'un système sur puce, tous les circuits du système ne sont pas nécessairement tous alimentés en permanence. Par conséquent, l'impédance de charge du circuit d'alimentation du système varie en fonction de la taille de la zone du système alimentée à un instant donné. Il est donc difficile d'intégrer un circuit d'alimentation dans un système sur puce. C'est 30 la raison pour laquelle le circuit d'alimentation d'un tel système est fréquemment déporté au moins en partie dans un autre circuit intégré qui peut être connecté au système, par exemple par l'intermédiaire de pistes conductrices formées sur une plaque de circuit imprimé sur laquelle sont implantés le système et son circuit d'alimentation, ainsi que des 35 condensateurs. La figure 1 représente schématiquement un système sur puce SS1 et son circuit d'alimentation PGEN. Le circuit PGEN comprend une borne de fourniture de la tension d'alimentation Vdd et une borne de masse Gnd. Les bornes recevant les tensions Vdd et Gnd peuvent être reliées à des bornes d'alimentation du système SS1, par des pistes conductrices formées sur une plaque de circuit imprimé PCB. Chacune de ces pistes conductrices est reliée à la masse du circuit imprimé par l'intermédiaire d'un condensateur Cv, Cg également implanté sur la plaque de circuit imprimé. Le système SS1 comprend plusieurs circuits. Par souci de clarté, seul l'un de ces circuits, du io type unité de traitement PU du système, a été représenté. Chacun de ces circuits et notamment l'unité PU reçoit la tension d'alimentation Vdd par l'intermédiaire d'un interrupteur par exemple formé par un transistor M1, et la tension de masse Gnd. Le transistor M1 est commandé de manière à être passant lorsque l'unité de traitement PU doit être alimentée. Les 15 condensateurs Cv, Cg qui présentent une capacité de l'ordre de 0,1 à 1 pF, permettent de fixer l'impédance de charge des circuits de génération de tension du circuit PGEN à une valeur sensiblement indépendante de la taille de la zone du système SS1 à alimenter à un instant donné. La capacité des condensateurs Cv, Cg dépend de la puissance maximum que doit fournir le 20 circuit PGEN. Le procédé ABB peut être mis en oeuvre dans le circuit de la figure 1 en prévoyant que le circuit PGEN fournisse des tensions de polarisation Vbn, Vbp de caissons de transistors MOS à canal n et p du système SS1. Comme pour les tensions Vdd et Gnd, les tensions Vbn et Vbp sont fournies 25 par des liaisons reliées à la masse par l'intermédiaire de condensateurs Cn, Cp présentant une capacité de l'ordre de 0,1 à 1 pF. Les condensateurs Cv, Cg, Cn, Cp forment avec les pistes conductrices entre le circuit PGEN et le système SS1 des impédances introduisant des constantes de temps relativement élevées. Les tensions Vdd, Vbn et Vbp ne peuvent donc pas 30 être modifiées par le circuit PGEN pour suivre des évolutions rapides de l'activité du système SS1 avec un temps de réponse suffisamment court, qui dépend de l'application mise en oeuvre par le système. Pour une application présentant de courtes et fréquentes périodes d'activité, par exemple de type navigation sur le réseau Internet, ce temps de réponse peut être inférieur à 35 200 ns. Compte tenu de la fréquence des périodes d'activité, un temps de réponse plus élevé reviendrait à faire fonctionner le système avec une fréquence d'horloge inférieure et donc à augmenter la durée de fonctionnement du système. Par conséquent, le gain de consommation électrique serait moindre. En outre, un temps de réponse plus élevé serait également pénalisant pour l'utilisateur et le système d'exploitation du système sur puce. Les liaisons entre les circuits PGEN et SS1 et les condensateurs introduisent des constantes de temps relativement importantes, empêchant des modifications rapides de la tension d'alimentation Vdd fournie par le io circuit PGEN, par exemple en fonction de l'activité du système SS1. Les figures 2A, 2B sont des chronogrammes de variations de l'activité et de la puissance électrique consommée par l'unité de traitement PU. Les variations de la puissance électrique sur la figure 2B sont liées à l'activité de l'unité de traitement PU indiquée par le chronogramme de la figure 2A. Sur 15 la figure 2A, l'activité de l'unité de traitement PU présente des périodes d'activité R espacées par des périodes d'attente ou de relativement faible activité W où l'unité PU est en attente d'un événement externe, par exemple l'arrivée d'un flux de données par une interface de communication ou d'une commande provenant d'un organe d'interface utilisateur. Sur la figure 2B, la 20 puissance électrique PM consommée par l'unité PU est maximum durant les périodes d'activité R. Durant les périodes d'attente W, la puissance électrique consommée par l'unité PU présente une valeur PL qui peut être comprise entre le quart et le tiers de la puissance maximale consommée. La puissance PL est principalement due aux courants de fuite du circuit, tandis 25 que la puissance PM est égale à la somme de la puissance D consommée par le circuit en raison de son activité et de la puissance PL. Les périodes d'attente W peuvent représenter une forte proportion du temps total qui peut atteindre des valeurs comprises entre 50% et 90%. Durant les périodes W, les données doivent être conservées dans les mémoires et registres de 30 l'unité PU, et les bascules de l'unité PU doivent conserver leur état. Durant certaines périodes d'inactivité, l'unité PU doit pouvoir atteindre une forte activité en un temps minimum, qui peut être inférieur à 200 ns. La tension d'alimentation Vdd de l'unité de traitement ne peut donc ni être coupée, ni être réduite. Il en résulte que pendant une période donnée, la puissance électrique de fuite peut être supérieure à la puissance électrique consommée par l'unité PU en raison de son activité. Il est donc souhaitable de réduire les fuites de courant sans réduire la puissance de calcul d'un système, notamment d'un système alimenté par un circuit externe. Il est également souhaitable de pouvoir adapter l'alimentation électrique d'un système en fonction de l'activité de celui-ci avec des temps de réponse inférieurs aux constantes de temps des liaisons d'alimentation du système, afin de réduire la consommation électrique du système. Des modes de réalisation concernent un procédé d'alimentation d'un io système intégré, le procédé comprenant des étapes consistant à : fournir au système des tensions d'alimentation, de masse et de polarisation de caissons, les tensions de polarisation de caisson comprenant une tension de polarisation de caissons de transistors MOS à canal p, supérieure ou inférieure à la tension d'alimentation, et une tension de polarisation de 15 caissons de transistors MOS à canal n, inférieure ou supérieure à la tension de masse, sélectionner par le système parmi les tensions fournies, des tensions pour polariser les caissons des transistors MOS d'une unité de traitement du système, et fournir les tensions sélectionnées aux caissons des transistors MOS de l'unité de traitement. 20 Selon un mode de réalisation, les tensions pour polariser les caissons des transistors MOS de l'unité de traitement sont sélectionnées parmi les tensions fournies, selon que l'unité de traitement se trouve dans une période d'activité ou d'inactivité. Selon un mode de réalisation, le procédé comprend, pendant les 25 périodes d'inactivité de l'unité de traitement, des étapes de fourniture aux caissons de transistors MOS à canal p de l'unité de traitement, de la tension de polarisation supérieure à la tension d'alimentation du système, et aux caissons de transistors MOS à canal n de l'unité de traitement, de la tension de polarisation inférieure à la tension de masse. 30 Selon un mode de réalisation, le procédé comprend, pendant les périodes d'activité ou d'inactivité de l'unité de traitement, des étapes de fourniture de la tension d'alimentation du système aux caissons de transistors MOS à canal p de l'unité de traitement, et de la tension de masse aux caissons de transistors MOS à canal n de l'unité de traitement. 35 Selon un mode de réalisation, le procédé comprend, pendant les périodes d'activité de l'unité de traitement, des étapes de fourniture aux caissons de transistors MOS à canal p de l'unité de traitement, de la tension de polarisation inférieure à la tension d'alimentation du système, et aux caissons de transistors MOS à canal n de l'unité de traitement, de la tension de polarisation supérieure à la tension de masse. Selon un mode de réalisation, le procédé comprend une étape de commande par le système d'un circuit d'alimentation externe au système pour qu'il fournisse soit une tension de polarisation de caissons de transistors MOS à canal p, supérieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n inférieure io à la tension de masse, soit une tension de polarisation de caissons de transistors MOS à canal p inférieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n supérieure à la tension de masse. Selon un mode de réalisation, la sélection des tensions pour polariser 15 les caissons des transistors MOS de l'unité de traitement, est effectuée par l'unité de traitement. Selon un mode de réalisation, le procédé comprend une étape de commande par le système d'un circuit d'alimentation externe au système pour qu'il ajuste les tensions de polarisation de caissons de transistors à 20 canal p de l'unité de traitement, à des valeurs égales respectivement à la tension d'alimentation du système intégré plus et moins une tension comprise entre 0 et 0,4 V. Selon un mode de réalisation, le procédé comprend une étape de commande par le système d'un circuit d'alimentation externe au système 25 pour qu'il ajuste les tensions de polarisation de caissons de transistors à canal n de l'unité de traitement, à des valeurs égales respectivement à la tension de masse plus et moins une tension comprise entre 0 et 0,4 V. Selon un mode de réalisation, la tension d'alimentation du système intégré varie entre 50% et 120% d'une tension nominale supportée par les 30 transistors du système intégré. Des modes de réalisation comprennent également un système intégré comprenant une unité de traitement et un circuit de sélection de tensions de polarisation de caissons, couplé à l'unité de traitement, le circuit de sélection de tensions de polarisation étant adapté pour recevoir d'un 35 circuit d'alimentation externe au système intégré, une tension d'alimentation, une tension de masse, une tension de polarisation de caissons de transistors MOS à canal p, supérieure et/ou inférieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n, inférieure et/ou supérieure à la tension de masse, le système intégré étant configuré pour mettre en oeuvre le procédé tel que précédemment défini. Selon un mode de réalisation, le système comprend plusieurs unités de traitement, chaque unité de traitement étant couplée à un circuit de sélection de tensions de polarisation de caissons. Selon un mode de réalisation, le circuit de sélection de tensions de polarisation de caissons comprend un circuit de sélection de tensions de io polarisation de transistors MOS à canal p pour sélectionner une tension de polarisation parmi la tension d'alimentation du système intégré et une tension de polarisation supérieure ou inférieure à la tension d'alimentation du système intégré, et un circuit de sélection de tensions de polarisation de transistors MOS à canal n parmi la tension de masse du système intégré et 15 une tension de polarisation supérieure ou inférieure à la tension de masse du système intégré. Selon un mode de réalisation, le circuit de sélection de tensions de polarisation de caissons comprend un circuit de sélection de tensions de polarisation de transistors MOS à canal p parmi la tension d'alimentation du 20 système intégré, et des tensions de polarisation supérieure et inférieure à la tension d'alimentation du système intégré, et un circuit de sélection de tensions de polarisation de transistors MOS à canal n parmi la tension de masse du système intégré et des tensions de polarisation supérieure ou inférieure à la tension de masse du système intégré. 25 Selon un mode de réalisation, le circuit de sélection de tensions de polarisation de caissons de transistors MOS à canal p comprend une branche par tension de polarisation de caisson de transistor MOS à canal p, fournie par un circuit d'alimentation externe, chaque branche comprenant un transistor MOS à canal p et un transistor MOS à canal n montés tête-bêche. 30 Selon un mode de réalisation, le circuit de sélection de tensions de polarisation de caissons de transistors MOS à canal n comprend une branche par tension de polarisation de caisson de transistor MOS à canal n, fournie par un circuit d'alimentation externe, chaque branche comprenant deux transistors MOS à canal n montés en série. 35 Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment, représente schématiquement un système intégré connecté à un circuit d'alimentation externe, les figures 2A, 2B décrites précédemment, sont des chronogrammes de l'activité et de la puissance électrique consommée par une unité de traitement du système intégré, la figure 3 représente schématiquement un système intégré connecté à un circuit d'alimentation externe, selon un mode de réalisation, les figures 4 et 5 représentent en coupe et en vue de dessus une partie d'une unité de traitement du système intégré, io les figures 6 et 7 représentent des modes de réalisation de circuits de sélection de tensions de polarisation du système intégré de la figure 3, les figures 8A, 8B et 8C sont des chronogrammes respectivement de l'activité, de tensions d'alimentation, et de la puissance électrique consommée, du système intégré, 15 la figure 9 représente schématiquement un système intégré connecté à un circuit d'alimentation externe, selon un autre mode de réalisation, les figures 10 et 11 représentent des circuits de sélection de tensions d'alimentation du système intégré de la figure 9. La figure 3 représente un système intégré SS2, tel qu'un système sur 20 puce SoC, relié à un circuit d'alimentation externe BBGN, par l'intermédiaire d'une plaque de circuit imprimé PCB. Le circuit BBGN comprend des bornes de fourniture de tensions d'alimentation Vdd et de masse Gnd. Le circuit BBGN comprend également des bornes Vbpf, Vbpr, Vbnf, Vbnr, Vdl de fourniture de tensions de polarisation de caisson et d'une tension 25 d'alimentation supérieure à la tension fournie par la borne Vdd. Chacune des bornes de fourniture de tensions Vdd, Gnd, Vbpf, Vbpr, Vbnf, Vbnr, Vdl du circuit BBGN est reliée à une borne respective du système SS2, par une piste conductrice formée sur la plaque de circuit imprimé PCB, et reliée à la masse du circuit imprimé par l'intermédiaire d'un condensateur Cv, Cg, Cpf, 30 Cpr, Cnf, Cnr, Cv1, respectif, implanté sur la plaque PCB. Les condensateurs Cv, Cg, Cpf, Cpr, Cnf, Cnr, Cv1, présentent chacun une capacité de l'ordre de 0,1 à 1 pF. Le système SS2 comprend plusieurs circuits, dont seule une unité de traitement PU est représentée par souci de clarté. L'unité PU reçoit par une borne d'alimentation Vddi la tension 35 d'alimentation Vdd, par l'intermédiaire d'un interrupteur par exemple formé par un transistor MOS à canal p M1. Le transistor M1 est commandé de manière à être passant pour alimenter l'unité de traitement PU. L'unité PU comprend également une borne de masse Gndi connectée à la borne Gnd. Les figures 4 et 5 représentent une partie de l'unité PU du système SS2. Le système SS2 est formé sur un substrat SUB en un matériau semi-conducteur de type de conductivité p. Le substrat SUB comprend une région dopée p+ SBS formant une prise de substrat connectée à une masse de substrat Gnd. L'unité PU comprend un caisson enterré NISO de type de conductivité n et au dessus du caisson NISO, plusieurs caissons de forme io allongée NW, PW disposés parallèlement les uns aux autres, formés dans le substrat jusqu'à atteindre le caisson NISO. Les caissons NW sont de type de conductivité n et les caissons PW de type de conductivité p. Les caissons NW comprennent des régions dopées N+ NS1 formant des prises de caisson destinées à recevoir la tension de polarisation de 15 caisson Vbpi. Les caissons NW comprennent également des régions DP, SP dopées P+ formant respectivement le drain et la source de transistors à canal p comprenant chacun une grille GP formée au dessus d'une zone formant le canal du transistor, entre les régions de source SP et de drain DP. Les caissons PW comprennent des régions dopées P+ PSI formant des 20 prises de caisson destinées à recevoir la tension de polarisation de caisson Vbni. Les caissons PW comprennent également deux régions SN, DN dopées N+ formant respectivement la source et le drain de transistors MOS à canal n comprenant chacun une grille GN formée au dessus d'une zone entre les régions de source SN et de drain DN. 25 Selon un mode de réalisation, des procédés de polarisation de caisson en mode inverse RBB et en mode direct FBB sont mis en oeuvre dans le circuit de la figure 3. A cet effet, le circuit BBGN fournit des tensions de polarisation Vbnf, Vbnr, Vbpf, Vbpr des caissons du système SS2, permettant la mise en oeuvre des modes RBB et FBB. De son côté, le 30 système SS2 comprend un circuit de sélection de tensions d'alimentation BBMX associé à l'unité de traitement PU, permettant d'activer l'un ou l'autre des modes RBB et FBB ou de désactiver ces modes. Le circuit BBMX comprend deux circuits de commutation BNX, BPX. Le circuit BPX est connecté aux bornes de fourniture des tensions Vdd, Vbpf, Vbpr, et Vd1 et 35 fournit une tension Vbpi à l'unité PU. Le circuit BNX est connecté aux bornes i0 de fourniture des tensions Vdl, Vbnf, Vbnr et Gnd, et fournit une tension Vbni à l'unité PU. Les circuits BPX, BNX reçoivent de l'unité PU des signaux de commande Cdp, Cdn pour commander la fourniture sur la borne Vbpi de l'une des tensions Vbpf, Vbpr et Vdd, et sur la borne Vbni, de l'une des tensions Vbnf, Vbnr et Gnd, par exemple en fonction de l'activité de l'unité PU. La tension Vbpi est utilisée pour polariser les caissons des transistors MOS à canal p de l'unité PU, et la tension Vbni, les caissons des transistors MOS à canal n de l'unité PU. Comme la sélection entre les tensions Vbpf, Vbpr et Vdd, d'une part et d'autre part, entre les tensions Vbnf, Vbnr et Gnd io est effectuée par des circuits du système SS2, elle ne dépend pas de constantes de temps de liaisons électriques. Cette sélection peut donc être effectuée en une durée aussi courte que nécessaire pour réaliser des gains de consommation électrique, compte tenu de la durée et de la fréquence de périodes d'activité de l'unité PU. Ainsi le temps de commutation entre l'une 15 ou l'autre de ces tensions peut être par exemple inférieur à 200 ns, voire inférieur à 100 ns. Il est donc ainsi possible de mettre en oeuvre l'un ou l'autre des modes RBB, FBB d'une manière dynamique, en fonction de l'activité de l'unité de traitement PU. La figure 6 représente un exemple de réalisation du circuit BPX. Le 20 circuit BPX comprend trois branches connectées respectivement aux bornes Vdd, Vbpf, Vpbr. Chaque branche comprend un transistor MOS à canal p M11, M13, M15, et un transistor MOS à canal n M12, M14, M16, montés tête bêche. Les caissons des transistors M11, M13, M15 sont polarisés par la tension Vdl, et les caissons des transistors M12, M14, M16 sont à la masse. 25 La grille de chaque transistor M11-M16 est connectée à un circuit convertisseur de tension LS1-LS6 fournissant sur la grille du transistor soit une tension nulle (à la masse) soit une tension égale à Vdl. Les circuits LS1-LS6 sont commandés de manière à ce que la tension de sortie Vbpi du circuit BPX soit égale soit à la tension Vdd, soit à la tension Vbpf, soit à la 30 tension Vbpr. Les circuits LS1-LS6 sont configurés pour fournir des tensions suffisantes pour faire commuter les transistors M11-M16, sachant qu'ils sont dimensionnés par rapport aux autres transistors du système SS2 pour supporter des tensions (Vdl, Vbpr) supérieures à la tension d'alimentation du système Vdd. La présence de deux transistors par branche permet de 35 garantir qu'au moins l'un des deux transistors de la branche soit passant 2976723 Il lorsque la branche doit être passante. En effet, l'état de conduction de chaque transistor dépend de la tension d'alimentation Vdd du système qui peut varier d'une manière importante, par exemple entre 0,6 et 1,2 V notamment dans le cas d'un système alimenté par batterie. La présence de 5 deux transistors par branche permet également d'obtenir une résistance lorsque la branche est passante, sensiblement indépendante des variations des différentes tensions fournies au circuit. La figure 7 représente un exemple de réalisation du circuit BNX. Le circuit BNX comprend trois branches reliant chacune l'une des bornes Gnd, io Vbnr, Vbnf à la borne Vbni. Chaque branche comprend deux transistors MOS à canal n M21, M22, M23, M24, M25, M26 montés en série. Les bornes de polarisation des caissons des transistors M23, M24, M25, M26 sont connectées à la borne Vbnr. Les bornes de polarisation des caissons des transistors M21, M22 sont connectées à la borne Gnd. La grille de 15 chaque transistor M21-M26 est connectée à un circuit convertisseur de tension LS11-LS16. Le circuit LS11 fournit à la grille du transistor M21 soit la tension à la borne Gnd, soit la tension Vdl. Les circuits LS13, LS15 fournissent à la grille des transistors M23, M25, soit la tension à la borne Vbnr, soit la tension Vdl. Les circuits LS12, LS14, LS16 fournissent 20 respectivement sur les grilles des transistors M22, M24, M26 soit la tension à la borne Gnd soit la tension Vdl. Les circuits LS11-LS16 sont commandés de manière à ce que la tension de sortie Vbni du circuit BNX soit égale soit à la tension de la masse Gnd, soit à la tension Vbnr, soit à la tension Vbnf. Les circuits LS11-LS16 sont configurés pour fournir des tensions suffisantes 25 pour faire commuter les transistors M21-M26, sachant qu'ils sont dimensionnés par rapport aux autres transistors du système SS2 pour supporter des tensions (Vdl) supérieures à la tension d'alimentation Vdd du système et des tensions négatives Vbnr (inférieures à la tension de masse). La présence de deux transistors par branche commandés par des tensions 30 différentes, permet de garantir qu'au moins l'un des deux transistors de la branche soit bloqué lorsque la branche ne doit pas être passante. A titre d'exemple, la tension Vdd est comprise entre 50% et 120% de la tension nominale supportée par les transistors du circuit intégré. Ainsi, la tension Vdd est comprise par exemple entre 0,6 et 1,2 V, la tension Vdl est 35 comprise entre 1,6 et 2 V, les tensions Vbpf et Bbpr sont respectivement inférieure et supérieure de 0,3 à 0,4 V à la tension d'alimentation Vdd, et les tensions Vbnf et Vbnr sont respectivement supérieure et inférieure de 0,3 à 0,4 V à la tension de masse. Les écarts de 0,3 à 0,4 V entre les tensions de polarisation de caisson et les tensions d'alimentation et de masse sont choisis de manière à rester toujours inférieures à la tension de seuil de diodes de jonction formées entre les caissons et le substrat, compte tenu de variations de cette tension de seuil résultant de variations des conditions de fabrication du système intégré. Les figures 8A à 8C sont des chronogrammes illustrant le fonctionnement du circuit BBMX. La figure 8A représente l'activité de l'unité PU. L'activité de l'unité PU comprend des périodes d'activité R espacées par des périodes d'attente W, où l'unité PU est en attente d'un événement externe, par exemple l'arrivée d'un flux de données par une interface de communication ou une commande d'une interface utilisateur. La figure 8B représente en correspondance avec le chronogramme de l'activité de l'unité PU, des chronogrammes des tensions Vddi, Gndi, Vbpi et Vbni fournies à l'unité de traitement PU. Les tensions Vbpr et Vbnr sont respectivement supérieure à la tension Vdd et inférieure à la tension Gnd, et les tensions Vbpf et Vbnf sont respectivement inférieure à la tension Vdd et supérieure à la tension Gnd. Le circuit BBMX est commandé de manière à fixer les tensions Vbpi et Vbni respectivement à Vbpr et Vbnr durant les périodes W (mode RBB) et à Vbpf et Vbnf durant les périodes R (mode FBB). Il est à noter que les circuits BNX, BPX permettent également de fixer les tensions Vbpi et Vbni respectivement aux tensions Vdd et Gnd. Cette possibilité peut être utilisée notamment pendant le démarrage du circuit d'alimentation externe BBGN où les tensions Vbpf, Vbnf, Vbpr et Vbnr ne sont pas encore établies. La figure 8C représente en correspondance avec les chronogrammes des figures 8A, 8B, la puissance électrique consommée par l'unité PU. Durant les périodes d'activité R, la puissance électrique PM consommée par l'unité de traitement PU est maximum, et se décompose en une puissance électrique consommée D due à l'activité réelle de l'unité PU et une puissance électrique dissipée PL due aux fuites de courant. Durant les périodes W, la puissance électrique consommée PL' est essentiellement dissipée par les fuites de courant dans les circuits de l'unité PU. Grâce à la mise en oeuvre du mode RBB, la puissance électrique PL' est inférieure à celle (PL) qui est consommée en période d'inactivité W lorsque les caissons sont polarisés par les tensions Vbnf et Vbpf, ou bien celle qui est consommée par les fuites en période d'activité R. Ainsi la réduction de la consommation électrique n'est pas obtenue au détriment des performances de l'unité de traitement PU en termes de vitesse ou de puissance de traitement. Selon un mode de réalisation, le circuit BBMX est commandé par l'unité de traitement PU. Selon un mode de réalisation, le système SS2 comprend plusieurs unités de traitement associées chacune à un circuit de commutation tel que le circuit BBMX, afin d'adapter les tensions de polarisation des caissons de chaque unité de traitement à l'activité de cette dernière, et ainsi réduire la consommation électrique du système, sans affecter sa puissance de calcul. Selon des modes de réalisation simplifiés des circuits BNX, BPX, l'une des trois branches de chacun des circuits BPX, BNX est supprimée. Selon l'un de ces modes de réalisation, les branches des circuits BNX, BPX connectées aux bornes Vdd et Gnd peuvent être supprimées. Ainsi, l'unité de traitement PU est alimentée soit en mode FBB pendant ses périodes d'activité, soit en mode RBB pendant ses périodes d'inactivité. Selon un autre mode de réalisation, la branche connectée à la borne Vbnf dans le circuit BNX et la branche connectée à la borne Vbpf dans le circuit BPX peuvent être supprimées. Dans ce mode de réalisation, la tension Vbni est soit égale à la tension Vbnr, durant les périodes d'inactivité ou de faible activité de l'unité de traitement PU, soit égale à la tension de masse durant les périodes d'activité de l'unité PU. De même, la tension Vbpi est soit égale à la tension Vbpr durant les périodes d'inactivité ou de faible activité de l'unité PU, soit égale à la tension Vdd durant les périodes d'activité de l'unité PU. De cette manière, les deux liaisons de transmission des tensions Vbnf et Vbpf entre le circuit BBGN et le système SS2 peuvent être supprimées. Selon un autre mode de réalisation, les branches des circuits BNX, BPX, connectées aux bornes Vbnr et Vbpr peuvent être supprimées. Dans ce mode de réalisation, la tension Vbni est soit égale à la tension Gnd, durant les périodes d'inactivité ou de faible activité de l'unité de traitement PU, soit égale à la tension Vbnf durant les périodes d'activité de l'unité PU. De même, la tension Vbpi est soit égale à la tension Vdd durant les périodes d'inactivité ou de faible activité de l'unité PU, soit égale à la tension Vbpf durant les périodes d'activité de l'unité PU. De cette manière, les deux liaisons de transmission des tensions Vbnr et Vbpr entre le circuit BBGN et le système SS2 peuvent être supprimées. Selon un autre mode de réalisation, illustré par les figures 9, 10, 11, les liaisons de transmission des tensions Vbnf, Vbnr, Vbpf et Vbpr sont supprimées, et remplacées par deux liaisons de transmission de tensions qui peuvent transmettre respectivement la tension Vbnf ou Vbnr, et la tension Vbpf ou la tension Vbpr, en fonction de commandes Cmd transmises par le système intégré au circuit d'alimentation. Ainsi la figure 9 représente un système intégré SS3 relié par l'intermédiaire de pistes conductrices d'un circuit imprimé PCB1 à un circuit d'alimentation externe BGN1. Le circuit BGN1 diffère du circuit BBGN en ce qu'il peut être commandé pour fournir sur une borne Vbp, soit la tension Vbpf, soit la tension Vbpr, et pour fournir sur une borne Vbn, soit la tension Vbnf, soit la tension Vbnr. A cet effet, le circuit BGN1 reçoit des commandes Cmd du système SS3. Le système SS3 diffère du système SS2 en ce que le circuit BBMX est remplacé par un circuit BMX1. Le circuit BMX1 diffère du circuit BBMX en ce que les circuits BNX et BPX sont remplacés par des circuits BNX1 et BPX1. Les figures 10 et 11 représentent respectivement les circuits BNX1 et BPX1. Les circuits BNX1 et BPX1 ne comportent chacun que deux branches, l'une étant connectée à la borne Vdd pour le circuit BPX1 et à la borne Gnd pour le circuit BNX1, et l'autre étant connectée à la borne Vbp pour le circuit BPX1 et à la borne Vbn pour le circuit BNX1. La grille du transistor M23 est commandée par un circuit LS13' fournissant soit la tension Vbn soit la tension Vdl. Le système SS3 peut ainsi commander le circuit d'alimentation BGN1 pour activer l'un ou l'autre des modes RBB et FBB, par exemple en fonction de l'application en cours d'exécution par le système, et notamment du profil d'activité / inactivité de celle-ci, sachant que les transitions d'un mode à l'autre ne sont pas aussi critiques en terme de temps de réponse de l'alimentation électrique que les transitions entre les périodes d'activité et d'inactivité d'une unité du système. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée aux circuits de sélection des tensions de polarisation représentés sur les figures 6, 7 et 10, 11. D'autres circuits peuvent aisément être conçus. Ainsi, chaque branche des circuits BPX, BNX, BPX1, BNX1 peut ne comprendre qu'un seul interrupteur réalisé par exemple à l'aide d'un seul transistor MOS polarisé et commandé pour commuter lors d'un changement de niveau d'activité de l'unité de traitement et uniquement lors d'un tel changement.10 REVENDICATIONS1. Procédé d'alimentation d'un système intégré, le procédé comprenant des étapes consistant à : fournir au système des tensions d'alimentation (Vdd), de masse (Gnd) et de polarisation de caissons (NW, PW), les tensions de polarisation de caisson comprenant une tension de polarisation de caissons de transistors MOS à canal p (Vbpf, Vbpr, Vbp), supérieure ou inférieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n (Vbnf, Vbnr, Vbn), inférieure ou supérieure à la tension de masse, sélectionner par le système parmi les tensions fournies, des tensions pour polariser les caissons des transistors MOS d'une unité de traitement du système, et fournir les tensions sélectionnées aux caissons des transistors MOS de l'unité de traitement. 2. Procédé selon la revendication 1, dans lequel les tensions (Vbni, Vbpi) pour polariser les caissons des transistors MOS de l'unité de traitement (PU) sont sélectionnées parmi les tensions fournies, selon que l'unité de traitement se trouve dans une période d'activité (R) ou d'inactivité (W). 3. Procédé selon la revendication 2, comprenant, pendant les périodes d'inactivité (W) de l'unité de traitement (PU), des étapes de fourniture aux caissons (NW) de transistors MOS à canal p de l'unité de traitement, de la tension de polarisation (Vbpr) supérieure à la tension d'alimentation (Vdd) du système, et aux caissons (PW) de transistors MOS à canal n de l'unité de traitement, de la tension de polarisation (Vbnr) inférieure à la tension de masse (Gnd). 4. Procédé selon l'une des revendications 1 à 3, comprenant, pendant les périodes d'activité (R) ou d'inactivité (W) de l'unité de traitement (PU), des étapes de fourniture de la tension d'alimentation du système (Vdd) aux caissons (NW) de transistors MOS à canal p de l'unité de traitement, et 16 de la tension de masse (Gnd) aux caissons (PW) de transistors MOS à canal n de l'unité de traitement. 5. Procédé selon l'une des revendications 1 à 4, comprenant, pendant les périodes d'activité (R) de l'unité de traitement (PU), des étapes de fourniture aux caissons (NW) de transistors MOS à canal p de l'unité de traitement, de la tension de polarisation (Vbpf) inférieure à la tension d'alimentation du système, et aux caissons (PW) de transistors MOS à canal n de l'unité de traitement, de la tension de polarisation (Vbnf) supérieure à la io tension de masse (Gnd). 6. Procédé selon l'une des revendications 1 à 5, comprenant une étape de commande par le système (SS3) d'un circuit d'alimentation (BGN1) externe au système pour qu'il fournisse soit une tension de polarisation 15 (Vbp) de caissons (NW) de transistors MOS à canal p, supérieure à la tension d'alimentation (Vdd), et une tension de polarisation (Vbn) de caissons (PW) de transistors MOS à canal n inférieure à la tension de masse (Gnd), soit une tension de polarisation de caissons de transistors MOS à canal p inférieure à la tension d'alimentation, et une tension de 20 polarisation de caissons de transistors MOS à canal n supérieure à la tension de masse. 7. Procédé selon l'une des revendications 1 à 6, dans lequel la sélection des tensions pour polariser les caissons des transistors MOS de 25 l'unité de traitement (PU), est effectuée par l'unité de traitement. 8. Procédé selon l'une des revendications 1 à 7, comprenant une étape de commande par le système (SS2, SS3) d'un circuit d'alimentation (BBGN, BGN1) externe au système pour qu'il ajuste les tensions de 30 polarisation (Vbpr, Vbpf) de caissons (NW) de transistors à canal p de l'unité de traitement (PU), à des valeurs égales respectivement à la tension d'alimentation (Vdd) du système intégré plus et moins une tension comprise entre 0 et 0,4 V. 9. Procédé selon l'une des revendications 1 à 8, comprenant une étape de commande par le système (SS2, SS3) d'un circuit d'alimentation (BBGN, BGN1) externe au système pour qu'il ajuste les tensions de polarisation (Vbnf, Vbnr) de caissons (PW) de transistors à canal n de l'unité de traitement (PU), à des valeurs égales respectivement à la tension de masse plus et moins une tension comprise entre 0 et 0,4 V. 10. Procédé selon l'une des revendications 1 à 9, dans lequel la tension d'alimentation du système intégré varie entre 50% et 120% d'une io tension nominale supportée par les transistors du système intégré. 11. Système intégré (SS2, SS3) comprenant une unité de traitement (PU) et un circuit de sélection de tensions de polarisation de caissons (BBMX, BMX1), couplé à l'unité de traitement, le circuit de sélection de 15 tensions de polarisation étant adapté pour recevoir d'un circuit d'alimentation (BBGN, BGN1) externe au système intégré, une tension d'alimentation (Vdd), une tension de masse (Gnd), une tension de polarisation (Vbpf, Vbpr, Vbp) de caissons (NW) de transistors MOS à canal p, supérieure et/ou inférieure à la tension d'alimentation, et une tension de 20 polarisation (Vbnf, Vbnr, Vbn) de caissons (PW) de transistors MOS à canal n, inférieure et/ou supérieure à la tension de masse, le système intégré étant configuré pour mettre en oeuvre le procédé selon l'une des revendications 1 à 9. 25 12. Système selon la revendication 11, comprenant plusieurs unités de traitement (PU), chaque unité de traitement étant couplée à un circuit de sélection de tensions de polarisation de caissons (BBMX, BMX1). 13. Système selon l'une des revendications 11 et 12, dans lequel le 30 circuit de sélection de tensions de polarisation de caissons (BBMX, BMX1) comprend un circuit de sélection de tensions de polarisation de transistors MOS à canal p (BPX, BPX1) pour sélectionner une tension de polarisation parmi la tension d'alimentation du système intégré (Vdd) et une tension de polarisation (Vbpr, Vbpf, Vbp) supérieure ou inférieure à la tension 35 d'alimentation du système intégré, et un circuit de sélection de tensions de polarisation de transistors MOS à canal n (BNX, BNX1) parmi la tension de masse du système intégré (Gnd) et une tension de polarisation (Vbnr, Vbnf, Vbn) supérieure ou inférieure à la tension de masse du système intégré. 14. Système selon l'une des revendications 11 et 12, dans lequel le circuit de sélection de tensions de polarisation de caissons (BBMX) comprend un circuit de sélection de tensions de polarisation de transistors MOS à canal p (BPX) parmi la tension d'alimentation du système intégré (Vdd), et des tensions de polarisation (Vbpr, Vbpf) supérieure et inférieure à la tension d'alimentation du système intégré, et un circuit de sélection de tensions de polarisation de transistors MOS à canal n (BNX) parmi la tension de masse du système intégré (Gnd) et des tensions de polarisation (Vbnf, Vbnr) supérieure ou inférieure à la tension de masse du système intégré. 15. Système selon l'une des revendications 13 et 14, dans lequel le circuit de sélection de tensions de polarisation de caissons de transistors MOS à canal p (BPX, BPX1) comprend une branche par tension de polarisation de caisson de transistor MOS à canal p (Vbpf, Vbpr, Vbp, Vdd), fournie par un circuit d'alimentation externe (BBGN, BGN1), chaque branche comprenant un transistor MOS à canal p et un transistor MOS à canal n montés tête-bêche. 16. Système selon l'une des revendications 13 à 15, dans lequel le circuit de sélection de tensions de polarisation de caissons de transistors MOS à canal n (BNX, BNX1) comprend une branche par tension de polarisation de caisson de transistor MOS à canal n (Vbnf, Vbnr, Vbn, Gnd), fournie par un circuit d'alimentation externe (BBGN, BGN1), chaque branche comprenant deux transistors MOS à canal n montés en série.30