FR 2968117 A1 20120601 FR 1059746 A 20101125 1 Mémoire électronique La présente invention concerne une mémoire électronique pouvant être utilisée notamment dans les dispositifs informatiques. Il existe dans l'état de la technique des mémoires électroniques 5 comportant : une matrice d'unités de mémoire comprenant : - au moins une colonne d'unités de mémoire, chaque colonne d'unités de mémoire comportant : - un premier conducteur, appelé conducteur commun, - un second conducteur, appelé conducteur de colonne, - au moins deux unités de mémoire, chaque unité de mémoire de la colonne associant : + un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec + une cellule de mémoire connectée, d'une part, au conducteur commun, et, d'autre part, au conducteur de colonne par l'intermédiaire de l'interrupteur, un contrôleur de mémoire connecté au conducteur commun et au conducteur de colonne, et conçu pour lire sélectivement chaque cellule de mémoire : - en plaçant en position fermée de lecture l'interrupteur associé à la cellule de mémoire en cours de lecture, - en plaçant en position ouverte de lecture les interrupteurs 25 associés aux autres cellules de mémoire de la colonne de la cellule de mémoire en cours de lecture, et - en mesurant un courant circulant dans le conducteur commun et le conducteur de colonne et traversant la cellule de mémoire en cours de lecture. 30 Ainsi, dans l'état de la technique, les unités de mémoire de chaque colonne sont connectées en parallèle entre le conducteur commun et le conducteur de colonne. 10 15 20 Or, la résistance haute des interrupteurs ouverts est toujours finie, de sorte qu'un courant de fuite, très faible, peut passer au travers de chacun d'eux. Il en résulte que le courant circulant dans le conducteur de colonne et le conducteur commun correspond au courant traversant la cellule de mémoire en cours de lecture et à la somme des courants de fuite traversant les interrupteurs ouverts associés aux autres cellules de mémoire. Or, en particulier pour les mémoires de type résistive, le courant passant au travers de la cellule de mémoire en cours de lecture est également très faible et du même ordre de grandeur que les courants de fuite. Ainsi, en particulier sous certaines conditions, il peut devenir très difficile de distinguer le courant traversant réellement la cellule de mémoire en cours de lecture des courants de fuite. En particulier, les conditions suivantes entraînent une augmentation 15 des courants de fuite : conducteurs fins, température élevée, tension élevée entre le conducteur commun et le conducteur de colonne. Par ailleurs, la somme des courants de fuite augmente avec le nombre de lignes (c'est-à-dire le nombre d'unités de mémoire dans chaque colonne). 20 Une solution à ces problèmes pourrait être d'augmenter le nombre de colonnes et de réduire le nombre de lignes. Cependant, cela entraînerait une très mauvaise densité. En outre, lorsque tous les interrupteurs d'une même ligne sont commandés en même temps (ce qui est souvent le cas), cette solution entraînerait une consommation excessive d'énergie électrique à cause 25 de l'augmentation du nombre de colonnes. Une autre solution à ces problèmes pourrait être de répartir les lignes en groupes de lignes en segmentant les colonnes. Chaque groupe de lignes présenterait ainsi un nombre limité de lignes. Cependant, cela entraînerait une multiplication des dispositifs de contrôle, et nuirait donc à la densité de la 30 mémoire. En outre, cela nécessiterait des traitements supplémentaires, par exemple pour sélectionner un groupe de lignes, ce qui diminuerait la performance de la mémoire. Une autre solution à ces problèmes pourrait être de répartir les colonnes en groupes de colonnes en segmentant les lignes. Chaque groupe de colonnes, aussi appelée page, pourrait alors contenir un nombre limité de lignes tout en limitant le risque de surconsommation inhérent à la première option. Cependant, comme pour la précédente solution, la densité de la mémoire serait réduite. La présente invention a pour but de pallier au moins en partie les problèmes précédents. A cet effet, l'invention a pour objet une mémoire électronique 10 comportant : une matrice d'unités de mémoire comprenant : - au moins une colonne d'unités de mémoire, chaque colonne d'unités de mémoire comportant : - un premier conducteur, appelé conducteur commun, - un second conducteur, appelé conducteur de colonne, - au moins deux unités de mémoire, chaque unité de mémoire de la colonne associant : + un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec + une cellule de mémoire connectée, d'une part, au conducteur commun, et, d'autre part, au conducteur de colonne par l'intermédiaire de l'interrupteur, un contrôleur de mémoire connecté au conducteur commun et au conducteur de colonne, et conçu pour lire sélectivement chaque cellule de mémoire : - en plaçant en position fermée de lecture l'interrupteur associé à la cellule de mémoire en cours de lecture, - en plaçant en position ouverte de lecture les interrupteurs associés aux autres cellules de mémoire de la colonne de la cellule de mémoire en cours de lecture, et 15 20 25 30 - en mesurant un courant circulant dans le conducteur commun et le conducteur de colonne et traversant la cellule de mémoire en cours de lecture, caractérisée en ce qu'elle comporte un système de réglage conçu pour 5 appliquer un signal de réglage respectif à au moins un interrupteur, le signal de réglage ayant, lors de la lecture d'une cellule de mémoire : si l'interrupteur est en position fermée de lecture, une première valeur de manière à ce que l'interrupteur présente une résistance basse, et 10 si l'interrupteur est en position ouverte de lecture, une seconde valeur, différente de la première valeur, de manière à ce que l'interrupteur présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en 15 position ouverte de lecture. Grâce à l'invention, en jouant sur les résistances des interrupteurs, il est possible d'augmenter le rapport entre le courant traversant la cellule de mémoire en cours de lecture, par rapport aux courants de fuite. Ainsi, la mesure du courant traversant la cellule de mémoire en cours de lecture est 20 possible, même en présence d'une ou plusieurs des conditions limitantes énoncées précédemment. Selon une autre caractéristique, chaque interrupteur est muni d'une entrée de réglage à laquelle le signal de réglage est appliqué, la mémoire électronique comporte des conducteurs, appelés conducteurs de réglage, 25 connectant les entrées de réglage au système de réglage de résistance, le signal de réglage est un signal de polarisation de l'entrée de réglage. Selon une autre caractéristique, les interrupteurs sont des transistors à effet de champ à grille isolée, chacun muni d'une borne de substrat, l'entrée de réglage de chaque interrupteur est la borne de substrat. 30 Selon une autre caractéristique, les conducteurs de réglages comportent, pour chaque ligne d'unités de mémoire, un conducteur de réglage connectant les entrées de réglage de tous les interrupteurs de la ligne au système de réglage de résistance. Selon une autre caractéristique, la mémoire électronique comporte en outre une masse électrique, et la première valeur du signal de réglage est négative ou nulle par rapport à la masse électrique et la seconde valeur du signal de réglage est positive ou nulle par rapport à la masse électrique. Selon une autre caractéristique, le système de réglage de résistance est conçu pour, lors d'une lecture d'une cellule mémoire d'une colonne d'unités de mémoire : appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours de lecture, et appliquer la seconde valeur du signal de réglage à au moins un des interrupteurs associés aux autres cellules de mémoire de la colonne. Selon une autre caractéristique, le système de réglage de résistance est conçu pour, lors d'une lecture d'une cellule mémoire d'une colonne d'unités de mémoire : appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours de lecture, et appliquer la seconde valeur du signal de réglage à tous les interrupteurs associés aux autres cellules de mémoire de la colonne. Selon une autre caractéristique, les cellules de mémoire sont des cellules à mémoire résistive. L'invention a également pour objet un procédé de réglage d'une 20 mémoire électronique comportant : une matrice d'unités de mémoire comprenant : - au moins une colonne d'unités de mémoire, chaque colonne d'unités de mémoire comportant : - un premier conducteur, appelé conducteur commun, - un second conducteur, appelé conducteur de colonne, - au moins deux unités de mémoire, chaque unité de mémoire de la colonne associant : + un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec + une cellule de mémoire connectée, d'une part, au conducteur commun, et, d'autre part, au conducteur de colonne par l'intermédiaire de l'interrupteur, 25 30 un contrôleur de mémoire connecté au conducteur commun et au conducteur de colonne, et conçu pour lire sélectivement chaque cellule de mémoire : - en plaçant en position fermée de lecture l'interrupteur associé à la cellule de mémoire en cours de lecture, - en plaçant en position ouverte de lecture les interrupteurs associés aux autres cellules de mémoire de la colonne de la cellule de mémoire en cours de lecture, et - en mesurant un courant circulant dans le conducteur commun et le conducteur de colonne et traversant la cellule de mémoire en cours de lecture, caractérisé en ce que qu'il comporte, lors de la lecture d'une cellule de mémoire, une étape de réglage d'au moins un interrupteur, dans laquelle : si l'interrupteur est en position fermée de lecture, une première valeur est appliquée à l'interrupteur de manière à ce que l'interrupteur présente une résistance basse, et si l'interrupteur est en position ouverte de lecture, une seconde valeur, différente de la première valeur, est appliquée à l'interrupteur de manière à ce que l'interrupteur présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture. L'invention a également pour objet un programme d'ordinateur 25 comportant des instructions qui, lorsque exécutées par un ordinateur, entraîne la mise en oeuvre par cet ordinateur des étapes du procédé de l'invention. Un exemple de réalisation de l'invention va à présente être décrit, en référence aux figures annexées, parmi lesquelles : - la figure 1 est une vue simplifiée d'une mémoire électronique selon 30 l'invention, comportant une matrice générale d'unités de mémoire, - la figure 2 est une vue simplifiée d'une matrice d'unités de mémoire formant une sous matrice de la matrice générale de la figure 1, 10 15 20 - la figure 3 est une vue en coupe d'un interrupteur de la mémoire électronique de la figure 2, - la figure 4 est un schéma blocs d'un procédé de lecture d'une cellule de mémoire de la mémoire électronique de la figure 2, - la figure 5 est une vue simplifiée d'une colonne d'unités de mémoire de la mémoire électronique de la figure 1, dans laquelle une cellule de mémoire est en cours de lecture selon le procédé de la figure 4, et - la figure 6 est un schéma blocs d'un procédé d'écriture séquentiel d'une cellule de mémoire de la mémoire électronique de la figure 1, comportant une ou plusieurs fois l'écriture de la cellule de mémoire puis sa vérification. En référence à la figure 1, une mémoire électronique 100 selon un exemple de réalisation de l'invention comporte tout d'abord une matrice générale MGI,, de I lignes par J colonnes d'unités de mémoire 102. La matrice générale MG est divisée en NxM sous matrices 103 de mêmes tailles, plus précisément, en N lignes de M colonnes de sous matrices 103. La mémoire électronique 100 comporte en outre un contrôleur de mémoire 104. Chaque sous matrice 103 comporte L lignes par K colonnes d'unités de mémoire. Chaque ligne de la matrice générale MG comporte J = M x K unités de mémoire 102 et enregistre M mots, de l'anglais « word », de K bits en groupant les bits de même rang dans la même sous matrice. Ainsi, chaque sous matrice de la colonne n (1 n N) de sous matrices comporte les nièmes bits de L mots (le nombre de ligne de cette sous matrice). Sur une même ligne de cette sous matrice, chaque colonne correspond au n-ième bit de l'un des L mots : la colonne k (1 k K) sur la ligne de cette sous matrice enregistre (ou mémorise) le n-ième bit du k-ième mot de cette ligne. La mémoire électronique 100 comporte en outre une masse électrique, en particulier utilisée par le contrôleur de mémoire 104. Dans la suite de la description, les potentiels (ou polarisations) utiliseront cette masse électrique comme référence. En particulier, un potentiel nul correspondra à un potentiel relié à la masse électrique. En référence à la figure 2, l'une de ces sous matrice 103 va être décrite plus en détails, sachant que les autres sous matrices sont similaires. Pour raison de clarté, la sous matrice 103 sera simplement appelée dans la suite « matrice M ». Chaque colonne k comporte un premier conducteur, appelé ici « conducteur commun ». En anglais, il peut être appelé « common line ». La référence « CLk », issue de l'appellation anglaise, sera utilisée pour identifier le conducteur commun de la colonne k. Chaque colonne k comporte en outre un second conducteur, appelé ici « conducteur de colonne ». En anglais, il peut être appelé « bit line ». La référence « BLk », issue de l'appellation anglaise, sera utilisée pour identifier le conducteur de colonne de la colonne k. Chaque unité de mémoire 1021,k associe un interrupteur T1,k avec une cellule à mémoire résistive, appelée cellule de mémoire RMC,,k, connectée, d'une part, au conducteur commun CLk, et, d'autre part, au conducteur de colonne BLk par l'intermédiaire de l'interrupteur T1,k. Dans l'exemple décrit, chaque cellule de mémoire RMC,,k peut prendre 20 deux états appelés respectivement « haut » et « bas », lui permettant de mémoriser un bit de données. Toujours, dans l'exemple décrit, les cellules de mémoire RMCI,k sont par exemple des cellules à métallisation programmable (de l'anglais « Programmable metallization cell »). Les cellules à métallisation 25 programmable sont une forme de mémoire électronique non volatile utilisant la relocalisation physique d'ions dans un électrolyte solide. Une cellule à métallisation programmable est généralement constituée de deux électrodes en métal solide, l'une relativement inerte, tel du tungstène, et l'autre active électrochimiquement, tel du cuivre ou de l'argent, avec un fin film d'électrolyte 30 entre les deux électrodes. Ainsi, les deux états des cellules de mémoire RMC,,k correspondent à deux valeurs de résistance. Plus précisément, l'état haut correspond à une valeur haute de résistance, tandis que l'état bas correspond à une valeur basse de résistance. Par ailleurs, chaque interrupteur T,,k est conçu pour sélectivement être en position ouverte ou fermée. En outre, chaque interrupteur T,,k est muni d'une entrée de réglage B,,k dont dépend la résistance que cet interrupteur T,,k présente. Ainsi, selon le signal de réglage appliqué à cette entrée de réglage B,,k, il est possible d'augmenter ou de réduire la résistance que présente l'interrupteur, qu'il soit en position ouverte ou fermée. Un exemple d'un tel interrupteur sera décrit plus en détails en référence à la figure 3, dans lequel le signal de réglage est un signal de polarisation. Le contrôleur de mémoire 104 est connecté aux conducteurs 10 communs CLk et aux conducteurs de colonne BLk. Le contrôleur de mémoire 104 est en outre conçu pour lire sélectivement chaque cellule de mémoire RMCkk, en fermant l'interrupteur T,,k associé (position fermée de lecture), en ouvrant les interrupteurs T,,k (position ouverte de lecture) associés aux autres cellules de mémoire RMC,,k de la 15 colonne k de la cellule de mémoire RMC,,k en cours de lecture, et en mesurant un courant circulant dans le conducteur commun BLk et le conducteur de colonne BLk et traversant la cellule de mémoire RMC,,k en cours de lecture. Le courant est créé en appliquant une différence de potentiels faible entre le conducteur commun et le conducteur de colonne. La lecture par le contrôleur 20 de mémoire 104 sera détaillée en référence aux figures 4 et 5. Le contrôleur de mémoire 104 est en outre conçu pour écrire sélectivement dans chaque cellule de mémoire RMCkk, également en fermant l'interrupteur T,,k associé (position fermée d'écriture), en ouvrant les interrupteurs T,,k (position ouverte d'écriture) associés aux autres cellules de 25 mémoire RMCkk de la colonne k de la cellule de mémoire RMC,,k en cours d'écriture, puis, alternativement, en imposant une différence de potentiels élevée entre le conducteur commun et le conducteur de colonne et en vérifiant l'écriture dans la cellule de mémoire. La vérification comporte en particulier une lecture du contenu de la cellule de mémoire. L'écriture par le contrôleur 30 de mémoire 104 sera détaillée en référence à la figure 6. Le système de réglage 104 peut être implémenté par des composants matériels et/ou sous la forme d'un programme d'ordinateur, enregistré dans une mémoire volatile ou non, et exécuté par un ordinateur au sens large, par exemple un microcontrôleur. Dans la suite de la description, lorsque cela sera utile, les indices I, k désigneront la ligne et la colonne de la cellule de mémoire RMC,,k en cours de lecture. Les autres lignes et colonnes auront alors respectivement les indices 1*, k*. Afin que le contrôleur de mémoire 104 commande les interrupteurs T,,k, la mémoire électronique 100 comporte des troisièmes conducteurs, appelés ici conducteurs de ligne. Chaque ligne 1 comporte ainsi un conducteur de ligne connectant le contrôleur de mémoire 104 à chaque interrupteur T,,k de la ligne 1. En anglais, i1 peut être appelés « word Iine ». La référence « WL, », issue de l'appellation anglaise, sera utilisée pour identifier le conducteur de ligne de la ligne 1. Le contrôleur de mémoire 104 comporte en outre un système de réglage 106 conçu pour appliquer un signal de réglage respectif aux interrupteurs T,,k d'une colonne dont l'une des cellule de mémoire RMC,,k est en cours de lecture. A cet effet, la mémoire électronique 100 comporte des quatrièmes conducteurs, appelés ici conducteurs de réglage et désignés par la référence WeL, (provenant de l'appellation anglaise « we11 Iine », pour les raisons qui seront apparentes en référence à la figure 2). Les conducteurs de réglage WeL, connectent les entrées de réglage 131,k au système de réglage de résistance 106. Dans l'exemple décrit, pour chaque ligne 1, un conducteur de réglage WeL, connecte le système de réglage de résistance 106 aux entrées de réglage 131,k de tous les interrupteurs T,,k de la ligne 1. Le système de réglage de résistance 106 est conçu appliquer à l'entrée de réglage 131,k de chaque interrupteur T,,k de la colonne dont une cellule est en cours de lecture : si l'interrupteur T,,k est en position fermée de lecture ou d'écriture, une première valeur V+ de signal de réglage de manière à ce que l'interrupteur T,,k présente une résistance basse, et, si l'interrupteur T,*,k* est en position ouverte de lecture ou d'écriture, une seconde valeur V- de signal de réglage, différente de la première valeur, de manière à ce que l'interrupteur T,*,k* présente une résistance haute. Les premières et secondes valeurs du signal de réglage, V- et V+, sont choisies de sorte que la première résistance haute présentée par un interrupteur en position ouverte de lecture (respectivement d'écriture) auquel est appliqué le second signal de réglage V-, soit supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture (respectivement d'écriture). En d'autres termes, l'amplitude de résistance entre la position fermée et la position ouverte de l'interrupteur est augmentée par ce réglage, par rapport au cas ou une même valeur de signal de réglage (par exemple, potentiel nul) était appliqué dans les deux positions. En référence à la figure 3, dans l'exemple décrit, chaque interrupteur T1,k est un transistor à effet de champ à grille isolée comportant un substrat 202 (appelé en anglais « substract », « body » ou encore « well ») dopé N ou P, une source 204 et un drain 206, qui sont des régions dopées P ou N à l'inverse du substrat, ainsi qu'une grille 208 (appelée en anglais « gate ») isolée du substrat 202 par une couche diélectrique 209. Il est muni d'une borne de grille 2101,k à laquelle est connectée le conducteur de ligne WL, de sa ligne I. Il est en outre muni d'une borne de drain 2121,k et d'une borne de source 2141,k, connectées respectivement au conducteur de colonne BLk et à la cellule de mémoire RMC,,k à laquelle il est associé. Enfin, il est muni d'une borne de substrat correspondant à l'entrée de réglage B,,k et de ce fait connectée au conducteur de réglage WeL,. Les valeurs de tension données par la suite sont relatives à un transistor NMOS. En référence à la figure 4, un procédé 300 de lecture d'une cellule de mémoire RMC,,k va être décrit. Au cours d'une étape 302, le contrôleur de mémoire 104 fournit une tension Vfermeture au conducteur de ligne WL, (position fermée de lecture), tandis que tous les autres conducteurs de lignes WL,* sont laissés à la tension nulle (position ouverte de lecture). La tension Vfermeture vaut généralement jusqu'à 3V. Ainsi, tous les interrupteurs T1,k, T1,k. de la ligne 1 sont fermés, tandis que tous les interrupteurs des autres lignes T,*,k, T,*,k* sont ouverts. Au cours d'une étape 304, le contrôleur de mémoire 104 fournit une différence de tension AV (non nulle) entre le conducteur de colonne BLk et le conducteur commun CLk. La différence de tension AV vaut généralement jusqu'à -3V, ce qui permet une lecture plus rapide. Les conducteurs de colonne BLk* et les conducteurs communs CLk* des autres colonnes sont laissés au même potentiel, par exemple au potentiel nul. On remarquera que la différence de potentiels AV est plus importante que celle utilisée sans réglage de la résistance des interrupteurs et qui vaut entre +/-0,5V et +/-0.3V. Ainsi, la vitesse de lecture avec réglage est beaucoup plus rapide. Au cours d'une étape 306, le système de réglage de résistance 106 fournit une tension positive V+ au conducteur de réglage WeL, de la ligne I, de sorte que la borne d'entrée B,,k de l'interrupteurs T,,k, de la ligne 1 est mise au potentiel V+. Ceci à comme effet, parce que la tension V+ est positive, de baisser la résistance de l'interrupteurs T,,k de la ligne 1 associé à la cellule de mémoire RMCkk devant être lue, à la première résistance basse RB1 qui est inférieure à la résistance qu'il présenterait si la borne d'entrée était laissée au potentiel nul. La tension V+ vaut généralement jusqu'à 0.7V. Bien sûr, les bornes d'entrée Bkk* des autres transistors Tkk* sont polarisées de la même manière, et les résistances des transistors T,,k. sont affectées de la même manière. Cependant, comme une différence de potentiels nulles est appliquée aux autres colonnes, cela n'a pas d'importance. Toujours au cours de l'étape 304, le système de réglage de résistance 106 fournit une tension négative V- aux conducteurs de réglage WeL,* des lignes 1*, de sorte que toutes les bornes d'entrées B,*,k des interrupteurs T,*,k, de ces lignes 1* ((interrupteurs ouverts T,*,k de la colonne k de la cellule de mémoire RMC,,k devant être lue) sont mises au potentiel V-. Ceci à comme effet, parce que la tension V- est négative, d'augmenter leur résistance à la première résistance haute RH1 qui est supérieure à la résistance qu'ils présenteraient si la borne d'entrée étant laissée au potentiel nul. La tension V-vaut généralement jusqu'à -0.7 Volt. Bien sûr, les bornes d'entrée B,*,k* des autres transistors T,*,k* sont polarisées de la même manière, et les résistances des transistors T,*,k* sont affectées de la même manière. Cependant, comme une différence de potentiels nulles est appliquée aux autres colonnes, cela n'a pas d'importance. Au cours d'une étape 308, le contrôleur de mémoire 104 mesure le courant circulant dans le conducteur de colonne CLk. Grâce à la différence de résistance entre l'interrupteur fermé T1,k et les autres interrupteurs T,*,k de la colonne k, les courants de fuite perturbent pas ou très peu le courant traversant la cellule de mémoire RMC,,k lue. Au cours d'une étape 310, le contrôleur de mémoire 104 détermine l'état de la cellule de mémoire RMC,,k à partir du courant mesuré. La figure 4 illustre l'état de la colonne k au moment de l'étape 306. En général, un mot entier de la matrice est lu à la fois, de sorte que le procédé précédent est mis en oeuvre en même temps pour toutes les matrices 103 d'une même ligne de matrices 103, avec le même indice k. On remarquera que les matrices des autres lignes ne sont pas sollicitées. En particulier, aucune différence de potentiels n'est appliquée, ce qui permet d'économiser de l'énergie électrique. En référence à la figure 5, un procédé 500 d'écriture d'une cellule de mémoire RMC,,k va être décrit. Le procédé d'écriture 500 comporte tout d'abord, pour commander les interrupteurs et régler leur résistance, des étapes 502 et 504, identiques respectivement aux étapes 302 et 306, si ce n'est pour la valeur de la tension de fermeture Vfermeturer qui vaut à présent généralement autour de 1.5 Volt, pour placer l'interrupteur en position fermée d'écriture. On remarquera que le potentiel nul est appliqué aux autres interrupteurs, de sorte que la position ouverte d'écriture est identique à la position ouverte de lecture. Au cours d'une étape 506, le contrôleur de mémoire 104 fournit une différence de tension AV entre le conducteur de colonne BLk et le conducteur commun CLk. La différence de tension AV vaut généralement entre +/-1.8 et +/-1 Volt pour faire passer la cellule de mémoire RMC,,k de son état haut à son état bas, ou bien jusqu'à 3V (par exemple autour de 2.2 Volts) pour faire passer la cellule de mémoire DMC,,k de son état haut à son état bas. L'étape 506 dure de préférence entre 1 nanoseconde et 1 microseconde. Au cours d'une étape 508, le contrôleur de mémoire 104 mesure le courant circulant dans le conducteur de colonne CLk, en maintenant cette différence de tension AV. Grâce à la différence de résistance entre l'interrupteur fermé T1,k et les autres interrupteurs T,*,k de la colonne k, les courants de fuite perturbent pas ou très peu le courant traversant la cellule de mémoire RMC,,k lue. En outre, le réglage des résistances permet d'éviter les courants de fuite importants à cause de la grande différence de potentiels, ces courants de fuite important pouvant même, sans réglage des résistances, empêcher la méthode d'écriture par vérification Au cours d'une étape 510, le contrôleur de mémoire 104 détermine la résistance de la cellule de mémoire RMC,,k à partir du courant mesuré. Au cours d'une étape 512, le contrôleur de mémoire 104 vérifie si la résistance déterminée correspond à l'état devant être écrit dans la cellule de mémoire RMC,,k. Si la résistance déterminée correspond à l'état devant être écrit, le procédé d'écriture 500 s'arrête. Sinon, il retourne à l'étape 508 en augmentant éventuellement la durée de l'étape 506. D'après la description précédente, il apparaît clairement qu'une mémoire électrique selon l'invention permet d'améliorer des caractéristiques 20 des mémoires électriques. En particulier, le réglage des résistances des interrupteurs permet d'améliorer la précision de la mesure du courant et donc la vitesse de lecture. En outre, l'écriture en mode dynamique (avec succession d'écriture et de vérification) peut également être améliorée. 25 En outre, dans le cas de cellules pouvant prendre plus de deux états (on parle de cellules « multi bits »), la discrimination entre les états peut être améliorée. En outre, la capacité de la mémoire peut être augmentée, par exemple jusqu'à plusieurs gigabits. 30 En outre, la structure de la mémoire électronique peut être appliquée à des méthodes de fabrication de conducteurs très fins. Par ailleurs, l'invention n'est pas limitée au mode de réalisation décrit précédemment. En particulier, le système de réglage de résistance pourrait n'augmenter la résistance haute que d'une partie des interrupteurs ouverts de la colonne de la cellule de mémoire lue au lieu de tous comme décrit précédemment. En outre, le système de réglage de résistance pourrait soit seulement augmenter la résistance haute des interrupteurs ouverts, soit seulement diminuer la résistance basse de l'interrupteur fermé, au lieu des deux en même temps comme décrit précédemment. 15 20 25 30 REVENDICATIONS1. Mémoire électronique comportant : une matrice (ML,K) d'unités de mémoire comprenant : - au moins une colonne (1...K) d'unités de mémoire, chaque 5 colonne (k) d'unités de mémoire comportant : - un premier conducteur, appelé conducteur commun (CLk), - un second conducteur, appelé conducteur de colonne (BLk), - au moins deux unités de mémoire, chaque unité de mémoire de la colonne (k) associant : + un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec + une cellule de mémoire (RMC,,k) connectée, d'une part, au conducteur commun (CLk), et, d'autre part, au conducteur de colonne (BLk) par l'intermédiaire de l'interrupteur (T,,k), un contrôleur de mémoire (104) connecté au conducteur commun (CLk) et au conducteur de colonne (BLk), et conçu pour lire sélectivement chaque cellule de mémoire (RMCkk) : - en plaçant en position fermée de lecture l'interrupteur (T1,k) associé à la cellule de mémoire (RMC,,k) en cours de lecture, - en plaçant en position ouverte de lecture les interrupteurs (T1,k) associés aux autres cellules de mémoire (RMCkk) de la colonne (k) de la cellule de mémoire (RMC,,k) en cours de lecture, et - en mesurant un courant circulant dans le conducteur commun (CLk) et le conducteur de colonne (BLk) et traversant la cellule de mémoire (RMCkk) en cours de lecture, caractérisée en ce qu'elle comporte un système de réglage (106) conçu pour appliquer un signal de réglage respectif à au moins un interrupteur (T1,k), le signal de réglage ayant, lors de la lecture d'une cellule de mémoire (RMCkk) :si l'interrupteur (T1,k) est en position fermée de lecture, une première valeur de manière à ce que l'interrupteur (T1,k) présente une résistance basse, et si l'interrupteur (T,*,k*) est en position ouverte de lecture, une seconde valeur, différente de la première valeur, de manière à ce que l'interrupteur (T,*,k*) présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture. 2. Mémoire électronique selon l'une quelconque des revendications 1 à 5, dans laquelle : chaque interrupteur (T1,k) est muni d'une entrée de réglage (131,k) à laquelle le signal de réglage est appliqué, la mémoire électronique (100) comporte des conducteurs, appelés conducteurs de réglage (WeL,), connectant les entrées de réglage (131,k) au système de réglage de résistance (106), le signal de réglage est un signal de polarisation de l'entrée de réglage (131,k). 3. Mémoire électronique selon la revendication 2, dans laquelle : les interrupteurs (T1,k) sont des transistors à effet de champ à grille isolée, chacun muni d'une borne de substrat, l'entrée de réglage (131,k) de chaque interrupteur (T1,k) est la borne de substrat. 4. Mémoire électronique selon la revendication 2 ou 3, dans laquelle 25 les conducteurs de réglages (WeL,) comportent, pour chaque ligne (1) d'unités de mémoire, un conducteur de réglage (WeL,) connectant les entrées de réglage (131,k) de tous les interrupteurs (T1,k) de la ligne (1) au système de réglage de résistance (106). 5. Mémoire électrique selon l'une quelconque des revendications 2 à 30 4, comportant en outre une masse électrique et dans laquelle la première valeur du signal de réglage est négative ou nulle par rapport à la masse électrique et dans laquelle la seconde valeur du signal de réglage est positive ou nulle par rapport à la masse électrique. 20 6. Mémoire électronique selon l'une quelconque des revendications 1 à 5, dans laquelle la résistance de l'interrupteur est modifiée de façon monotone en fonction de la valeur du signal de réglage. 7. Mémoire électronique selon l'une quelconque des revendications 1 à 6, dans laquelle le système de réglage (106) est conçu pour, lors d'une lecture d'une cellule mémoire d'une colonne d'unités de mémoire : appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours de lecture, et appliquer la seconde valeur du signal de réglage à au moins un des interrupteurs associés aux autres cellules de mémoire de la colonne. 8. Mémoire électronique selon la revendication 7, dans laquelle le système de réglage (106) est conçu pour, lors d'une lecture d'une cellule 15 mémoire d'une colonne d'unités de mémoire : appliquer la première valeur du signal de réglage à l'interrupteur associé à la cellule de mémoire en cours de lecture, et appliquer la seconde valeur du signal de réglage à tous les 20 interrupteurs associés aux autres cellules de mémoire de la colonne. 9. Mémoire électronique selon l'une quelconque des revendications 1 à 8, dans laquelle les cellules de mémoire (RMC,,k) sont des cellules à mémoire résistive. 25 10. Procédé de réglage d'une mémoire électronique comportant : une matrice (ML,K) d'unités de mémoire comprenant : - au moins une colonne (1...K) d'unités de mémoire, chaque colonne (k) d'unités de mémoire comportant : - un premier conducteur, appelé conducteur commun (CLk), 30 un second conducteur, appelé conducteur de colonne (BLk), - au moins deux unités de mémoire, chaque unité de mémoire de la colonne (k) associant : 5 10 20 25 30+ un interrupteur conçu pour sélectivement prendre une position ouverte de lecture et une position fermée de lecture, avec + une cellule de mémoire (RMC,,k) connectée, d'une part, au conducteur commun (CLk), et, d'autre part, au conducteur de colonne (BLk) par l'intermédiaire de l'interrupteur (T,,k), un contrôleur de mémoire (104) connecté au conducteur commun (CLk) et au conducteur de colonne (BLk), et conçu pour lire sélectivement chaque cellule de mémoire (RMCkk) : - en plaçant en position fermée de lecture l'interrupteur (T1,k) associé à la cellule de mémoire (RMC,,k) en cours de lecture, - en plaçant en position ouverte de lecture les interrupteurs (T1,k) associés aux autres cellules de mémoire (RMCkk) de la colonne (k) de la cellule de mémoire (RMC,,k) en cours de lecture, et - en mesurant un courant circulant dans le conducteur commun (CLk) et le conducteur de colonne (BLk) et traversant la cellule de mémoire (RMCkk) en cours de lecture, caractérisé en ce que qu'il comporte, lors de la lecture d'une cellule de mémoire, une étape de réglage d'au moins un interrupteur, dans laquelle : si l'interrupteur est en position fermée de lecture, une première valeur est appliquée à l'interrupteur de manière à ce que l'interrupteur présente une résistance basse, et si l'interrupteur est en position ouverte de lecture, une seconde valeur, différente de la première valeur, est appliquée à l'interrupteur de manière à ce que l'interrupteur présente une résistance haute, la résistance haute étant supérieure à la résistance qu'il présenterait si le signal de réglage à la première valeur lui était appliqué en position ouverte de lecture. 11. Programme d'ordinateur comportant des instructions qui, lorsque exécutées par un ordinateur, entraîne la mise en oeuvre par cet ordinateur des étapes du procédé de la revendication 10.