FR 2962851 A1 20120120 FR 1055833 A 20100719 B10-2013FR 1 Capteur d'image L'invention concerne les capteurs d'image, notamment le traitement des signaux délivrés par une matrice de pixels d'un capteur d'image, et, plus particulièrement, l'amélioration de la lecture des informations du signal issu d'une matrice de pixels actifs réalisée en technologie CMOS. Un capteur d'image comporte de façon classique une matrice de pixels. Chaque pixel délivre un signal électrique dont le niveau dépend de la quantité de lumière reçue. Traditionnellement, la chaîne de traitement du signal issu d'un pixel comprend plusieurs étages d'amplification du signal. Ces étages d'amplification sont alimentés par une source de courant et sont en général tous reliés à une masse commune. Dans les capteurs d'image, d'une façon générale, pour lire les informations du signal issu de la matrice de pixels on effectue une différence entre deux niveaux de tension de sortie d'un pixel apparaissant successivement dans le temps, la différence entre ces deux niveaux de tension est proportionnelle à la quantité de lumière reçue par la diode photodiode. La tension de sortie du pixel étant référencée à la masse du circuit, il convient de faire en sorte que le potentiel de masse reste le plus stable possible au cours du temps : en particulier, toute fluctuation du potentiel de masse entre les dates auxquelles apparaissent les niveaux de tension considérés entache la différence de ces niveaux d'une erreur qui ne pourra plus être corrigée par la suite, et susceptible de dégrader la qualité de l'image obtenue. Des fluctuations de potentiel de masse apparaissent lorsque le courant s'écoulant dans la masse n'est pas constant : il faut donc veiller à ce que ce courant reste parfaitement constant. Une solution pour empêcher une dégradation de la lecture des informations des signaux d'un capteur d'image peut consister à limiter la tension de sortie du premier étage d'amplification du capteur afin de garder constant le courant injecté dans la masse. La figure 1 illustre schématiquement un exemple pour limiter en tension le signal de sortie d'un étage d'amplification d'un capteur d'image. On a représenté sur la figure 1, un exemple d'un étage d'amplification RA connecté à un dispositif de limitation LIM. L'étage d'amplification RA comprend un transistor N1 de type NMOS connecté entre une borne de sortie OUT destinée à recevoir une source de courant SC et une borne de référence Vref connectée à la masse. Le dispositif de limitation LIM comprend un transistor Tl de type PMOS monté entre la borne de sortie OUT de l'étage d'amplification RA et la borne de référence Vref. En outre, on commande la grille du transistor T l à l'aide d'une tension Vclamp0 constante. Dans cette configuration, lorsque la tension du signal délivré à la sortie OUT est supérieure à un certain seuil, qui dépend de la valeur de la tension de commande Vclamp0 et des caractéristiques du transistor Tl de type PMOS, ce dernier devient passant, dérivant alors le courant vers la borne de référence Vref, ici la masse. On dit alors que le signal est limité en tension. A l'inverse, lorsque la tension du signal est inférieure à ce seuil, le transistor Tl de type PMOS est bloqué, aucun courant ne passe dans ledit transistor Tl. On a également reporté sur la figure 1, le courant Ip fourni par la source de courant SC, le courant Idrv qui traverse le transistor N1 de l'étage d'amplification RA, et le courant Iclp qui traverse le transistor Tl du dispositif de limitation LIM. On a représenté sur la figure 2, les courbes des principaux courants qui traversent le système décrit ci avant à la figure 1 en fonction de la tension VOUT du signal délivré à la sortie OUT de l'étage d'amplification RA. La courbe CIdrv représente le courant Idrv qui traverse le transistor N1 de l'étage d'amplification RA, la courbe Clclp représente le courant Iclp qui traverse le transistor Tl du dispositif de limitation LIM et la courbe CIp représente le courant Ip fourni par la source de courant SC (Ip = Idrv+Iclp). Sur la figure 2 on a également représenté la plage de tension P l nécessaire pour que le transistor Tl du dispositif de limitation LIM dérive la totalité du courant de la source de courant SC. Cette plage de tension Pl s'étend au-delà de la tension VclampO+Vt, où Vt est la tension de seuil du transistor Tl. En général, cette plage de tension est de l'ordre de 1 Volt. Dans cette architecture de l'art antérieur, la plage de tension Pl nécessaire pour que le transistor Tl absorbe la totalité du courant de la source de courant SC est non négligeable et peut entraîner une variation de courant dans la masse. En effet, si la tension VOUT augmente, la tension aux bornes de la source de courant SC diminue ce qui peut amener le courant de cette source à se réduire, et donc créer une variation du potentiel de masse. En outre, lorsque la marge de tension aux bornes de la source de courant SC diminue, le courant Ip fourni par la source de courant SC peut chuter lorsque le transistor Tl du dispositif de limitation LIM devient passant. I1 est donc nécessaire de garantir une tension minimale aux bornes de la source de courant SC pour que cette source de courant SC puisse fonctionner d'une part, et de garantir une tension suffisante aux bornes de la source de courant SC pour que le courant fourni par ladite source soit constant, d'autre part, afin d'empêcher toute variation de courant dans la masse. Selon un mode de réalisation, il est proposé un capteur d'image comprenant un dispositif de limitation de la tension du signal en sortie du système de traitement, qui vise à garantir que le courant délivré au dispositif reste constant, et ce pour éviter autant que possible toute fluctuation du potentiel de la masse. Selon un aspect, il est proposé un capteur d'image, comprenant une matrice de pixels actifs ayant plusieurs colonnes pour délivrer au moins un signal d'information d'un pixel actif ; le capteur comprend des moyens de traitement des signaux d'information délivrés par lesdits pixels actifs ; ces moyens de traitement comprennent au moins un étage d'amplification polarisé par une source de courant. Dans ce capteur d'image, les moyens de traitement comprennent un dispositif de limitation en tension du signal. Ce dispositif de limitation limite en tension le signal délivré sur une borne de sortie de l'étage d'amplification. Le dispositif de limitation en tension comprend - une borne d'entrée connectée à la borne de sortie de l'étage d'amplification, - un premier transistor connecté entre la borne d'entrée du dispositif de limitation en tension et une borne de référence connectée à une source d'alimentation de référence, par exemple la masse, - un dispositif de gain comportant une entrée connectée à la borne d'entrée du dispositif de limitation en tension, et une sortie connectée à la grille du premier transistor, le dispositif de gain étant configuré pour diminuer la plage de tension nécessaire pour faire passer le premier transistor de son état bloqué à un état dans lequel il absorbe le courant fourni par ladite source de courant. Ainsi, le dispositif de gain permet de diminuer la plage de tension nécessaire à rendre le premier transistor passant de manière que la tension aux bornes de la source de courant reste suffisante afin qu'elle puisse fournir un courant constant. Le courant fourni par la source de courant se décompose en la somme du courant qui traverse l'étage d'amplification et du courant qui traverse le premier transistor. On réduit alors fortement les fluctuations de courant sur la borne de référence. En effet, la plage de tension nécessaire pour que le courant passant dans le premier transistor passe de 0% à l00% a été divisée par la valeur du gain du dispositif de limitation. Selon un mode de réalisation, le dispositif de gain comprend un deuxième transistor connecté entre la tension d'alimentation de ladite source de courant et la grille du premier transistor, et dont la grille est connectée à la borne d'entrée, ainsi qu'une deuxième source de courant connectée au drain du deuxième transistor. On fournit donc, dans ce mode de réalisation, un dispositif de limitation en tension simple à réaliser, puisque le dispositif de gain comprend un transistor, par exemple un transistor de type PMOS et une source de courant Avantageusement, le type du deuxième transistor (PMOS ou NMOS) est identique à celui du ou des transistors qui constituent ladite source de courant qui polarise ledit au moins un étage d'amplification. Cependant, lors d'un sur-éclairement des pixels, la lecture des informations des signaux issus des pixels devient erronée. Le phénomène d'éclipse fait apparaître noir un pixel sur-éclairé au lieu de le faire apparaître blanc. Le principe de lecture d'un pixel consiste à lire successivement deux niveaux de tensions obtenus en échantillonnant des charges électriques sur un noeud de lecture capacitif : une fois échantillonnée, une charge électrique donnée fournit en principe un niveau de tension stable, en particulier durant la période d'accès en lecture au pixel, de l'ordre de quelque microsecondes. Cependant, ce noeud de lecture est réalisé technologiquement par une diode en inverse, ce qui constitue naturellement un dispositif photosensible. Du fait de sa photosensibilité, ce noeud accumule des électrons (charges négatives) et son potentiel est susceptible de dériver négativement. En cas de très forte illumination, la dérive peut être significative, même sur la courte durée d'accès en lecture au pixel. De manière générale, on lit les niveaux de tension au noeud de lecture à l'aide de deux étages amplificateurs inverseurs. Lors de la lecture du premier niveau de tension d'un pixel subissant un éclairement normal (non sur-éclairé), il est en principe nécessaire que ce niveau soit stable, de manière à pouvoir effectuer l'initialisation des étages amplificateurs inverseurs, appelée communément opération d'auto-zéro des étages amplificateurs inverseurs. Cette opération d'auto-zéro se compose de deux phases - une première phase dans laquelle on initialise le premier étage inverseur de manière que la tension de sortie de ce premier étage amplificateur inverseur s'établisse, en principe, à une valeur stable se situant dans la zone de gain du premier étage amplificateur inverseur ; - une deuxième phase dans laquelle on initialise le deuxième étage inverseur de manière que le niveau de tension en sortie du deuxième étage amplificateur inverseur soit stable. Cette opération d'auto zéro s'effectue sur le premier niveau de tension du noeud de lecture, qui sera utilisé comme niveau de référence pour le calcul de la variation de tension au noeud de lecture. Suite à cette opération d'auto-zéro, on fait apparaître en sortie du pixel le second niveau de tension, de façon à créer une variation de tension négative ou nulle. Cette variation négative de tension produit une variation positive ou nulle en sortie du premier étage amplificateur inverseur. En cas de sur-éclairement, en raison de la photosensibilité parasite du noeud de lecture, la lecture du premier niveau de tension du pixel s'accompagne d'une dérive négative sensible pendant l'accès en lecture au pixel. Cette dérive de tension négative est amplifiée par le premier étage amplificateur inverseur, dont la sortie subit une variation de tension positive. Dans le cas où le premier étage est muni d'un dispositif limiteur de tension selon l'invention, ledit dispositif est susceptible de se déclencher. Dans ce cas, lorsqu'ultérieurement le second niveau de tension de sortie du pixel apparaît, produisant une variation de tension négative en entrée de l'étage amplificateur inverseur, la sortie de celui-ci, étant déjà limitée, reste stable. Du point de vue du second étage amplificateur, la variation de tension se produisant à son entrée étant nulle, il en résulte une conversion identique à celui que fournirait un signal nul, autrement dit, un signal correspondant à un pixel noir. Ainsi un pixel sur-éclairé restitue après conversion le signal d'un pixel noir, ce qui constitue le phénomène d'éclipse. Selon un autre mode de réalisation, il est donc proposé un capteur d'image comprenant un dispositif de limitation du signal adapté pour, en outre, éviter le phénomène d'éclipse. A cet effet, le dispositif de gain comprend avantageusement un troisième et un quatrième transistors connectés en série, lesdits troisième et quatrième transistors étant connectés entre la grille du premier transistor et la tension d'alimentation de ladite source de courant, la grille du troisième transistor étant connectée à la borne d'entrée, le dispositif de gain comprenant en outre des moyens d'activation connectés à la grille du quatrième transistor et configurés pour commander son état. Le quatrième transistor permet de connecter, de manière commandée, le troisième transistor en parallèle sur le deuxième transistor. Grâce au troisième transistor monté en parallèle du deuxième transistor, on fournit un dispositif de limitation en tension qui comprend deux seuils distincts de limitation. Ceci permet de sélectionner le seuil de limitation que l'on souhaite appliquer au signal délivré par l'étage d'amplification. Avantageusement, le type du troisième transistor (PMOS ou NMOS) est identique à celui du ou des transistors qui constituent ladite source de courant qui polarise ledit au moins un étage d'amplification. Un tel dispositif de limitation en tension à deux seuils de limitation, permet d'éviter le phénomène d'éclipse. En effet, en cas de sur-éclairement, un deuxième seuil de tension, supérieur au premier seuil, permet de créer artificiellement une variation du signal d'information d'un pixel très fortement éclairé lors de la lecture du deuxième niveau de tension du pixel. De ce fait, le deuxième seuil de tension permet d'initialiser correctement la sortie du second étage amplificateur. Dans le cas d'un pixel non sur-éclairé, après l'opération d'auto-zéro, la tension en sortie du premier étage étant inférieure au premier seuil du dispositif limiteur, elle est a fortiori inférieure au second seuil de limitation : autrement dit, la présence du second seuil ne modifie en rien le résultat de conversion d'un pixel normalement éclairé. D'autres avantages et caractéristiques apparaîtront à l'examen de la description détaillée de modes de réalisation de l'invention, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1, déjà décrite, illustre schématiquement un exemple de dispositif de limitation en tension de l'art antérieur ; - la figure 2, déjà décrite, illustre schématiquement les courbes représentant les courants principaux qui parcourent le dispositif décrit à la figure 1 ; - la figure 3 illustre de façon schématique un mode de réalisation d'un capteur d'image comprenant un dispositif électronique de limitation en tension selon l'invention ; - la figure 4 illustre de façon schématique un autre mode de réalisation d'un dispositif de limitation en tension; - la figure 5 illustre schématiquement les courbes représentant les courants principaux qui parcourent le dispositif décrit à la figure 4 ; - la figure 6 illustre schématiquement les chronogrammes de différents signaux utilisés dans le capteur d'image décrit à la figure 3 comprenant un dispositif de limitation en tension décrit à la figure 4; - la figure 7 illustre de façon schématique encore un autre mode de réalisation d'un capteur d'image comprenant un dispositif électronique de limitation en tension ; et - la figure 8 illustre de façon schématique les chronogrammes de différents signaux utilisés dans un 30 capteur d'image comprenant un dispositif de limitation en tension décrit à la figure 7. Sur la figure 3, on a représenté un mode de réalisation d'un capteur d'image CI qui comprend un dispositif CCl de limitation en tension. Ce capteur CI comprend en outre une matrice MT de pixels actifs Pi. Cette matrice MT comprend plusieurs colonnes Col, chaque colonne Col étant connectée à plusieurs pixels Pi aptes à délivrer les signaux d'information des pixels actifs. Le capteur CI comprend en outre des moyens de traitement CMT, des moyens SRAM pour enregistrer l'information des signaux et un compteur CPT qui participe à l'enregistrement des informations. Chaque moyen de traitement CMT est connecté à une seule colonne Col de la matrice. A des fins de simplification, on n'a représenté sur la figure 3, qu'un pixel actif Pi, qu'une colonne Col et qu'un moyen de traitement CMT. Le pixels actif Pi est communément appelé pixel « 4T » car il comprend quatre transistors TG, RST, TF, RD, de type NMOS et une photodiode Dl pour convertir la lumière reçue en charges électriques. Cette photodiode Dl est montée en inverse et a son anode connectée à la masse et sa cathode connectée à la source du premier transistor de transfert TG. Ce premier transistor de transfert TG a son drain connecté à un noeud Vsn. Ce noeud Vsn correspond au noeud de lecture décrit ci avant. Lors de la lecture d'un pixel, les charges accumulées dans la photodiode Dl sont transférées par l'action d'un champ électrique, de la photodiode Dl vers le noeud de lecture Vsn. Le niveau de tension lu est celui du noeud de lecture Vsn, avant puis après le transfert de charges, le signal utile étant la différence entre ces deux signaux. Le deuxième transistor de réinitialisation RST a son drain connecté à une borne d'alimentation VRT et a sa source connectée au noeud de lecture Vsn. Le troisième transistor suiveur TF a son drain connecté à la borne d'alimentation VRT, sa source connectée au drain du quatrième transistor RD et sa grille connectée au noeud de lecture Vsn. Le quatrième transistor de lecture RD a sa source connectée à la colonne Col. Les grilles des premier, deuxième et quatrième transistors sont commandées par des signaux de commandes délivrés par une électronique de contrôle, par exemple un microcontrôleur, appelé couramment un décodeur de ligne, non représenté à des fins de simplification. La colonne Col est également connectée à une première source de courant PSS1. Le moyen de traitement CMT comprend : une borne d'entrée Vcol connectée à la colonne Col, une première capacité C l connectée entre la borne d'entrée Vcol et un point de jonction Vx, une deuxième capacité C2 connectée entre le point de jonction Vx et un moyen délivrant un signal de rampe Vrmp. Le moyen de traitement CMT comprend en outre deux paires d'amplificateurs inverseurs RAI à RA4, les amplificateurs inverseurs étant montés en série entre le point de jonction Vx et une borne de sortie Vo du moyen de traitement CMT reliée aux moyens d'enregistrement SRAM. Dans le mode de réalisation décrit ci avant, le moyen de traitement est communément appelé un convertisseur analogique numérique simple rampe. Le moyen de traitement CMT a, notamment, la fonction d'un comparateur de variations de tensions. Dans la configuration décrite à la figure 3, le moyen de traitement CMT compare les variations de tension du signal sur la borne d'entrée Vcol avec les variations du signal de rampe Vrmp. Cette comparaison est effectuée de manière classique. Le compteur CPT et le signal de rampe Vrmp sont déclenchés en même temps après que le transistor de transfert TG a transféré les charges accumulées par la photodiode Dl sur le noeud de lecture Vsn afin de lire le deuxième niveau de tension du signal du pixel. Le compteur CPT s'incrémente, jusqu'à une valeur maximale prédéterminée, durant la montée du signal de rampe Vrmp. Lorsque la variation de tension du signal de rampe devient égale à la variation de tension du signal sur la borne d'entrée Vcol, qui est proportionnelle à la variation de tension du signal sur le noeud de lecture Vsn, le signal de sortie du deuxième étage passe du niveau zéro à un, on dit que le comparateur commute, et autorise l'enregistrement de la valeur du compteur CPT, par exemple dans une mémoire SRAM. La valeur du compteur enregistrée est alors proportionnelle à la variation de tension du signal sur le noeud de lecture Vsn. Le premier amplificateur inverseur RAI comprend un premier transistor Al de type NMOS ayant sa source connectée à une borne de référence Vref, ici connectée à la masse, son drain connecté à une deuxième source de courant PSS2 et sa grille connectée au point de jonction Vx. En outre, le premier amplificateur inverseur RAI comprend un deuxième transistor AZ1, par exemple de type NMOS, dont le drain est connecté au point de jonction Vx, sa source connectée à la deuxième source de courant PSS2 et sa grille commandée par un signal de commande SAZ1. Par ailleurs, le premier amplificateur inverseur RAI comprend une borne de sortie Vol connectée à la deuxième source de courant PSS2. Le deuxième amplificateur inverseur RA2 a une borne d'entrée Vi connectée à une troisième capacité C3, la troisième capacité C3 étant connectée entre la borne de sortie Vol du premier amplificateur inverseur RAI et la borne d'entrée Vi du deuxième amplificateur inverseur RA2. Le deuxième amplificateur inverseur RA2 comprend un premier transistor A2 de type NMOS ayant sa source connectée à la masse, son drain connecté à une borne de sortie Vo2 et sa grille connectée à la borne d'entrée Vi. Le deuxième amplificateur inverseur RA2 comprend un deuxième transistor AZ2, par exemple de type NMOS, ayant son drain connecté à la borne d'entrée Vi, sa source connectée à la borne de sortie Vo2 et sa grille commandée par un signal de commande SAZ2. Par ailleurs, la borne de sortie Vo2 est connectée à une troisième source de courant PSS3. Les troisième et quatrième amplificateurs inverseurs RA3 et RA4 sont montés en cascade et connectés entre la borne de sortie Vo2 du deuxième amplificateur inverseur RA2 et la borne de sortie Vo du moyen de traitement CMT. Le dispositif CC1 de limitation en tension est connecté à la borne de sortie Vol et à la borne de référence Vref du premier amplificateur inverseur RA1. Dans ce premier mode de réalisation, le dispositif CC1 de limitation en tension comprend une borne d'entrée Vil apte à recevoir le signal en sortie VOl du premier amplificateur inverseur RA1. Le dispositif CC1 comprend également un transistor de dérivation Tl connecté entre la borne d'entrée Vil et la borne de référence Vref, connectée ici à la masse. Dans un autre mode de réalisation, d'autres transistors, non représentés ici à des fins de simplification, peuvent être connectés entre la borne de référence Vref et une autre source d'alimentation. Le transistor de dérivation Tl est ici un transistor de type PMOS, sa source est connectée à la borne d'entrée Vil, son drain est connecté à la borne de référence Vref et sa grille est connectée à une quatrième source de courant PSS4. Le dispositif CC1 comprend en outre un dispositif de gain CTRL connecté entre la borne d'entrée Vil et la grille du transistor de dérivation Tl. Ce dispositif de gain CTRL est en outre configuré pour diminuer la plage de tension nécessaire pour faire passer le transistor de dérivation Tl de son état bloqué à un état dans lequel il absorbe la totalité du courant fourni par la deuxième source de courant PSS2. Sur la figure 4, on a représenté un deuxième mode de réalisation du dispositif CC1 de limitation en tension du capteur d'image CI décrit ci avant. On a également reporté les références de certains éléments décrits à la figure précédente. Le dispositif de gain CTRL comprend ici un deuxième transistor T2 de type PMOS ayant sa source S connectée à la tension d'alimentation Vdd de la deuxième source de courant PSS2 du premier amplificateur inverseur RA1, son drain D connecté à la grille du transistor de dérivation Tl et à la quatrième source de courant PSS4. Le deuxième transistor T2 a sa grille G connectée à la borne d'entrée Vil. La valeur du courant délivré par la quatrième source de courant PSS4 est de préférence faible par rapport à celui délivré par la deuxième source de courant PSS2. Cette quatrième source de courant est destinée à polariser le dispositif de gain CTRL. On peut écrire la relation électrique suivante pour le deuxième transistor T2: W I Ds = 2 - Cox - L - (VGS - V(équation 1) où IDs est le courant drain-source consommé par le deuxième transistor T2 ou encore le courant de polarisation fourni par la 15 quatrième source de courant PSS4; µ est la mobilité des porteurs de charge qui est commune à tous les transistors PMOS Tl et T2; C0 est la capacité entre la grille et le canal qui est commune à tous les transistors PMOS Tl et T2; 20 W est la largeur de la grille du deuxième transistor T2 ; L est la longueur de la grille du deuxième transistor T2 ; VGS est la tension entre la grille et la source du deuxième transistor T2 ; et Vt est la tension de seuil du deuxième transistor T2. 25 On peut en déduire la deuxième équation suivante : VGS -Vt = L (équation 2) W où I = - C 2 L 30 Par ailleurs, on définit un seuil de limitation Valamp exprimé par les équations suivantes : Vclamp = Vdd - VGS (équation 3) i V+ IDS R/ Où Vdd est la tension d'alimentation de la deuxième source de courant PSS2. Ainsi, lorsque la tension à la borne d'entrée Vil est inférieure au seuil de limitation Vclamp, le deuxième transistor T2 est passant et la tension Vdd est appliquée à la grille du transistor de dérivation Tl, qui lui, est par conséquent bloqué. Lorsque le niveau de tension à la borne d'entrée Vil augmente et qu'il atteint la tension de limitation Vclamp, le deuxième transistor T2 se bloque, et la tension appliquée à la grille du transistor de dérivation Tl chute par la décharge de sa capacité de grille dans la quatrième source de courant PSS4. Le dispositif CC1 limite alors la tension du signal en sortie du premier amplificateur inverseur RAI à la tension de limitation Vclamp car le courant passe entièrement dans le transistor de dérivation Tl. Sur la figure 5 on principaux courants qui traversent le dispositif de limitation en tension CC1 décrit ci avant à la figure 4, en fonction de la tension V OUT 1 du 20 signal délivré à la sortie VOl du premier amplificateur inverseur RAI. La courbe Cldrv2 représente le courant Idrv2 qui traverse le premier transistor Al du premier amplificateur inverseur RAI, la courbe CIclp2 représente le courant Ic1p2 qui traverse le transistor de dérivation Tl et la courbe CIp2 représente le courant Ip2 fourni par la 25 deuxième source de courant PSS2 (Ip2 = Idrv2+Iclp2). Sur la figure 5 on a également représenté la plage de tension P2 qui correspond à la tension nécessaire pour rendre le transistor de dérivation Tl passant. On note que la plage de tension P2 nécessaire à rendre le transistor de dérivation Tl passant est nettement inférieure à 30 celle P l de l'art antérieur tel que décrit à la figure 2. On fournit donc un moyen qui permet à la source de courant PSS2 du premier amplificateur inverseur RAI de rester dans une zone Vclamp Vdd (équation 4) 10 15 a représenté les courbes représentant les de fonctionnement où elle délivre bien un courant constant, c'est-à-dire que la tension à ses bornes ne devienne pas trop faible puisque cette tension vaut au minimum, en valeur absolue, la tension VGS comme expliqué ci avant. Ainsi le courant injecté dans la borne de référence Vref reste constant afin d'empêcher la dégradation de la qualité des images. Cependant, ce moyen doit être adapté pour éviter le phénomène d'éclipse. Afin de préciser le rôle des améliorations apportées au dispositif de limitation en tension selon l'invention, on décrit à la figure suivante le principe de fonctionnement du capteur tel que décrit à la figure 3, dans un cas d'éclairement normal et dans un cas de sur-éclairement. Sur la figure 6, on a représenté schématiquement les chronogrammes des principaux signaux utilisés dans le capteur d'image CI muni d'un dispositif de limitation en tension CC1 selon le mode de réalisation décrit à la figure 4. On a représenté le signal de commande SRST du deuxième transistor de réinitialisation RST du pixel Pi, le signal de commande SAZ1 du deuxième transistor AZ1 du premier amplificateur inverseur RAI, le signal de commande SAZ2 du deuxième transistor AZ2 du deuxième amplificateur inverseur RA2, et le signal de commande STG du premier transistor de transfert TG du pixel actif Pi. En outre, on a représenté les signaux des points de jonction du capteur CI, à savoir, le signal SVsn du noeud de lecture Vsn, le signal SVol de la borne de sortie Vol du premier amplificateur inverseur RAI, et le signal SVo2 de la borne de sortie Vo2 du deuxième amplificateur inverseur RA2. On a représenté également le signal SCPT du compteur CPT et le signal de rampe Vrmp. On a représenté, en traits pleins les courbes des signaux lors d'un éclairement normal des pixels d'une part, et en tiretés les courbes des signaux lors d'un sur-éclairement des pixels d'autre part. Dans le cas d'un éclairement normal, la photodiode Dl capte la lumière. Pendant le temps d'intégration, le transistor de transfert TG est bloqué et la photodiode Dl stocke des charges négatives (électrons). En fin d'intégration, on initialise le noeud de lecture Vsn à partir d'un front descendant de la commande SRST du transistor de réinitialisation RST. Le noeud de lecture Vsn est donc proche du niveau de tension VRT. Puis on commande le transistor de lecture RD sur un front montant pour rendre ce dernier passant. Puis, on initialise les deux premiers amplificateurs inverseurs RAI, RA2 à l'aide, respectivement, d'un front descendant du signal SAZ1 et d'un front descendant du signal SAZ2. Cette initialisation correspond à l'opération d'auto-zéro définie ci avant. Cette initialisation permet d'obtenir un premier niveau de tension stable en sortie du deuxième amplificateur inverseur RA2. Ce premier niveau de tension est un niveau de référence pour le comparateur CMT. On peut noter qu'il y a une faible augmentation du signal SV02 due à l'injection de charge à la borne de sortie du deuxième amplificateur inverseur RA2. Ensuite, on effectue une lecture du deuxième niveau de tension, correspondant à l'accumulation de charges de la photodiode Dl, sur un front montant du signal STG. Comme les charges négatives accumulées par la photodiode Dl se déplacent vers le potentiel le plus élevé, ces charges négatives vont se déplacer vers le noeud de lecture Vsn. Ainsi, le niveau de tension du noeud de lecture Vsn diminue. On a donc une variation de tension négative au noeud de lecture Vsn, correspondant au signal utile. Cette variation de tension négative est ensuite transmise à la borne d'entrée Vcol du moyen de traitement CMT, puis au point de jonction Vx. Cette variation de tension négative à l'entrée du premier amplificateur inverseur RAI entraîne une variation de tension positive SVO1 en sortie de RAI et une variation de tension négative en sortie du deuxième amplificateur inverseur RA2. On bloque ensuite le transistor de transfert TG sur un front descendant du signal STG. Puis, on attend que le niveau de tension en sortie du deuxième amplificateur inverseur RA2 soit stable. Lorsqu'on considère que le niveau de tension en sortie du deuxième amplificateur inverseur RA2 est stable, on déclenche simultanément le signal de rampe Vrmp et le compteur CPT. Dès que les variations négatives de tension du signal et positives du signal Vrmp sont égales en valeur absolue, le signal SVO2 en sortie du deuxième amplificateur inverseur RA2 passe de l'état logique zéro à l'état logique un, ce qui autorise l'enregistrement de la valeur du compteur CPT en mémoire. Cette valeur du compteur est donc proportionnelle à la quantité de lumière absorbée par la photodiode Dl. Ce principe d'acquisition qui vient d'être décrit est un principe classique utilisé avec un capteur de type « 4T ». Dans le cas d'un sur-éclairement des pixels, le noeud de lecture Vsn absorbe des charges négatives parasites issues du sur-éclairement en plus des charges négatives accumulées par la photodiode Dl. Dans ce cas, avant le transfert de charges depuis la photodiode Dl, des charges négatives parasites s'accumulent sur le noeud de lecture Vsn dès la fin de l'initialisation du noeud de lecture Vsn, c'est-à-dire à partir d'un front descendant de la commande SRST du transistor de réinitialisation RST. Le niveau de tension du signal SVsn chute alors rapidement pendant la première phase de l'auto-zéro, c'est-à-dire pendant l'initialisation du premier amplificateur inverseur RAI. La tension SVol augmente alors et déclenche le dispositif CC1 limitant en tension le signal SVo1 au premier seuil de limitation Valamp. Ainsi, lorsqu'on initialise le deuxième amplificateur inverseur RA2, par un front descendant du signal SAZ2, le signal SV01 est déjà limité en tension au seuil de limitation Vclamp, à la différence du cas d'un éclairement normal. Puis, on transfère les charges accumulées par la photodiode Dl sur le noeud de lecture Vsn, afin de pouvoir lire le deuxième niveau de tension correspondant à cette accumulation de charges, sur un front montant du signal STG. Dans ce cas, la variation de tension négative au noeud de lecture Vsn, est transmise à la borne d'entrée Vcol du moyen de traitement CMT, puis au point de jonction Vx. Mais dans le cas du sur-éclairement, cette variation de tension négative à l'entrée du premier amplificateur inverseur RAI n'entraîne pas de variation de tension positive SVO1 en sortie de RAI, puisque le signal en sortie du premier amplificateur inverseur SV01 est déjà limité. Dans ce cas, la variation en tension du signal SVo2 est nulle, alors que la variation de tension réelle au noeud de lecture Vsn est maximale. Puis, on bloque le transistor de transfert TG sur un front descendant du signal STG, et on déclenche le signal de rampe Vrmp et le compteur CPT. Or, le signal de sortie du deuxième amplificateur inverseur RA2 étant dans un niveau haut, il autorise l'enregistrement du compteur CPT en mémoire dès le déclenchement de celui-ci. Ainsi, on enregistre une valeur nulle initiale du compteur, au lieu d'une valeur maximale, correspondant à un pixel noir, ce qui traduit le phénomène d'éclipse défini ci avant. Afin d'éviter le phénomène d'éclipse, on propose un autre mode de réalisation du dispositif de limitation CC2 décrit à la figure 7. On a également reporté les références de certains éléments décrits aux figures précédentes. Dans ce mode de réalisation, le dispositif de gain CTRL comprend un troisième transistor T3, de type PMOS, et un quatrième transistor T4, de type PMOS. Le troisième transistor T3 a sa grille connectée à la borne d'entrée Vil, sa source connectée au quatrième transistor T4 et son drain connecté à la quatrième source de courant PSS4. Le quatrième transistor T4 a sa source connectée à la tension d'alimentation de la deuxième source de courant PSS2, son drain connecté à la source du troisième transistor T3, et sa grille reçoit un signal de commande ST4 depuis des moyens d'activation MACT. Les moyens d'activation MACT sont par exemple réalisés à l'aide d'un circuit logique. Cette commande ST4 du quatrième transistor T4 est un signal du type booléen qui permet de rendre le transistor T4 passant ou bloqué en fonction du seuil de limitation en tension que l'on souhaite obtenir à l'aide du dispositif CC2. Le quatrième transistor T4 étant du type PMOS, celui-ci est passant lorsque la commande ST4 vaut 0. Ainsi, lorsque le quatrième transistor T4 est bloqué, le dispositif CC2 de limitation en tension se comporte de la même manière que celui décrit ci avant à la figure 2. En variante, le quatrième transistor T4 peut être connecté entre le troisième transistor T3 et la quatrième source de courant PSS4. Dans cette variante, le troisième transistor T3 a sa source connectée à la tension d'alimentation de la deuxième source de courant PSS2, et son drain connecté au quatrième transistor T4. Le quatrième transistor T4 a sa source connectée au drain du troisième transistor T3 et son drain connecté à la quatrième source de courant PSS4. Lorsque le quatrième transistor T4 est passant, le seuil de limitation du dispositif CC2 augmente, et fournit ainsi un deuxième seuil de limitation Vclamp2 d'une valeur supérieure au premier seuil de limitation de tension Valamp- En effet, lorsque le quatrième transistor T4 est passant, les deuxième et troisième transistors T2, T3 sont mis en parallèle, et du fait de la mise en parallèle des deuxième et troisième transistors T2, T3, le rapport L du transistor équivalent augmente. Par ailleurs, C0 qui est la capacité entre la grille et le canal est commune à tous les transistors PMOS Ti à T4 et µ qui est la mobilité des porteurs de charge est aussi commune à tous les transistors PMOS Ti à T4. I1 en résulte alors une augmentation du facteur 13, et donc le seuil de limitation Vclamp augmente jusqu'à une deuxième valeur de seuil Vclamp2. En outre la variation de tension entre le deuxième seuil de limitation Vclamp2 et le premier seuil de limitation Vclamp est faible par rapport à la plage de tension Pl de l'art antérieur nécessaire à rendre le transistor de dérivation Tl passant, qui est d'environ 1V. Par ailleurs, cette variation de tension est suffisante pour entraîner une variation négative du signal en sortie du deuxième amplificateur inverseur RA2 et pour que le signal SVO2 soit dans un état bas lors du déclenchement du compteur CPT, ce qui permet ainsi d'empêcher le phénomène d'éclipse. Le principe de fonctionnement du capteur d'image CI comprenant le dispositif de limitation tel que décrit à la figure 7 est illustré de manière schématique sur la figure 8. Sur la figure 8, on a représenté les principaux signaux utilisés par le capteur CI. On a représenté schématiquement le signal de commande SRST du deuxième transistor de réinitialisation RST du pixel Pi, le signal de commande SAZ1 du deuxième transistor AZ 1 du premier amplificateur inverseur RAI, le signal de commande SAZ2 du deuxième transistor AZ2 du deuxième amplificateur inverseur RA2, le signal de commande ST4 du quatrième transistor T4 du dispositif CC2, et le signal de commande STG du premier transistor de transfert TG du pixel actif Pi. En outre, on a représenté les signaux des points de jonction du capteur CI, à savoir, le signal SVsn du noeud de lecture Vsn, le signal SVol de la borne de sortie Vol du premier amplificateur inverseur RAI, et le signal SVo2 de la borne de sortie Vo2 du deuxième amplificateur inverseur RA2. On a représenté également le signal SCPT du compteur CPT et le signal de rampe Vrmp. Le principe de fonctionnement du capteur CI a déjà été décrit à la figure 6 et correspond au principe classique d'acquisition utilisé avec un capteur de type « 4T ». En particulier, lors d'un sur-éclairement, la tension au noeud de lecture SVsn dérive négativement lors de la première phase d'auto-zéro, et la tension sur la borne de sortie VOl du premier amplificateur inverseur RAI augmente fortement jusqu'à être limitée par le premier seuil de limitation Vclamp du dispositif de limitation en tension CC2. Lorsqu'on utilise un seul seuil de limitation, le phénomène d'éclipse apparaît. Ainsi, lorsqu'on utilise un deuxième seuil de limitation Vclamp2, on peut initialiser le deuxième amplificateur inverseur RA2 par une mise au niveau bas du signal SVO2 en sortie de ce dernier. Pour cela, on commande le quatrième transistor T4 sur un front descendant du signal ST4, ce qui a pour effet d'augmenter le seuil de limitation à la valeur du deuxième seuil de limitation Vclamp2. Ainsi, à l'aide d'un dispositif de limitation en tension CC2 ayant deux seuils de limitation, la sortie du comparateur reste continûment à zéro pendant toute la durée de la rampe. Par conséquent le comparateur ne fournit aucun signal d'enregistrement à la SRAM, et dans ce cas, une logique de contrôle enregistre la valeur finale et maximale du compteur. Ainsi, le résultat de conversion d'un pixel sur- éclairé fournit un code maximal, ce qui permet comme attendu de restituer à l'affichage un pixel blanc, et donc de corriger le phénomène d'éclipse. Ainsi, on fournit un capteur d'image qui permet d'obtenir des images de haute qualité, car il permet de limiter les variations de courant du capteur, tout en évitant le phénomène d'éclipse. Au contraire, à l'aide d'un dispositif de limitation en tension CC2 ayant deux seuils de limitation, on peut enregistrer une valeur maximum du compteur.25 REVENDICATIONS1. Capteur d'image (CI), comprenant une matrice (MT) de pixels actifs (Pi) ayant plusieurs colonnes (Col) pour délivrer au moins un signal d'information d'un pixel actif (Pi), le capteur (CI) comprenant des moyens de traitement (CMT) des signaux d'information délivrés par lesdits pixels actifs (Pi) qui comprennent au moins un étage d'amplification (RAI) polarisé par une source de courant (PSS2), caractérisé en ce que les moyens de traitement (CMT) comprennent un dispositif de limitation en tension (CC1,CC2) du signal délivré sur une borne de sortie (VOl) dudit au moins un étage d'amplification (RAI) comprenant une borne d'entrée (Vil) connectée à la borne de sortie (VO1), un premier transistor (Tl) connecté entre la borne d'entrée (Vil) et une borne de référence (Vref) connectée à une source d'alimentation de référence, un dispositif de gain (CTRL) comportant une entrée connectée à la borne d'entrée (Vil), une sortie connectée à la grille du premier transistor (Tl) et configuré pour diminuer la plage de tension nécessaire pour faire passer le premier transistor (Tl) de son état bloqué à un état dans lequel il absorbe le courant fourni par ladite source de courant (PSS2). 2. Capteur d'image (CI) selon la revendication 1, dans lequel le dispositif de gain (CTRL) comprend un deuxième transistor (T2) connecté entre la tension d'alimentation (Vdd) de ladite source de courant (PSS2) et la grille du premier transistor (Tl), et dont la grille est connectée à la borne d'entrée (Vil), ainsi qu'une deuxième source de courant (PSS4) connectée au drain du deuxième transistor (T2). 3. Capteur d'image (CI) selon la revendication 2, dans lequel les premier et deuxième transistors (T1,T2) sont de type PMOS. 4 Capteur d'image (CI) selon l'une des revendications 1 à 3, dans lequel la source d'alimentation de référence est la masse. 5. Capteur d'image (CI) selon l'une des revendications 2 à 4, dans lequel le dispositif de gain (CTRL) comprend un troisième (T3) et un quatrième (T4) transistors connectés en série, lesdits troisième (T3) et quatrième (T4) transistors étant connectés entre la grille dupremier transistor (Tl) et la tension d'alimentation (Vdd) de ladite source de courant (PSS2), la grille du troisième transistor (T3) étant connectée à la borne d'entrée (Vil), le dispositif de gain (CTRL) comprenant en outre des moyens d'activation (MACT) connectés à la grille du quatrième transistor (T4) et configurés pour commander son état. 6. Capteur d'image selon l'une des revendications 2 à 5, dans lequel le dispositif de limitation en tension fournit au moins un seuil de limitation dont la valeur est fonction des caractéristiques du deuxième transistor (T2). 7. Capteur d'image (CI) selon l'une des revendications 1 à 6, comprenant en outre au moins un deuxième étage d'amplification (RA2) connecté audit au moins un étage d'amplification (RAI), le dispositif de limitation en tension (CC1,CC2) étant connecté entre lesdits deux étages d'amplification (RA1,RA2). 8. Capteur d'image (CI) selon l'une des revendications 5 à 7, dans lequel la source de courant (PSS2) qui polarise ledit au moins un étage d'amplification (RAI) comporte au moins un transistor de même type que celui des deuxième (T2) et troisième (T3) transistors.20