FR 2962808 A1 20120120 FR 1055755 A 20100715 B10-1577FR 1 Procédé de test d'une structure protégée contre des surtensions et structure correspondante L'invention concerne les circuits intégrés, et plus particulièrement la protection de certaines structures de circuits intégrés contre des surtensions, par exemple dues à des décharges électrostatiques (« ESD : Electrostatic Discharges » selon un acronyme anglosaxon bien connu de l'homme du métier), ainsi que le test de ces structures ainsi protégées. Ces surtensions peuvent être dues à des effets d'antenne. En effet lors de la gravure, essentiellement par plasma, des pistes conductrices de la partie d'interconnexion (« BEOL : Back End Of Line » selon un acronyme anglosaxon bien connu de l'homme du métier), qui sont typiquement en métal, le plasma tend à charger électriquement les lignes gravées, et ce d'autant plus que celles-ci ont des dimensions importantes. Une telle ligne forme alors une antenne pour une structure, par exemple un condensateur, qui lui est connecté et les charges accumulées dans l'antenne lors de la gravure peuvent s'évacuer par la structure au risque de l'endommager. Ces surtensions peuvent également être dues à des accumulations de charges diverses se produisant par exemple par frottement lors de circulations de liquides ou de gaz en surfaces des plaquettes semi-conductrices (« Wafer » selon un acronyme anglosaxon bien connu de l'homme du métier), et aussi lors de manipulations humaines ou à l'aide de machines desdites plaquettes. Dans les filières CMOS, MOS, BiCMOS notamment, ces lignes métalliques sont souvent reliées à des oxydes minces ne supportant que des tensions très faibles (typiquement moins de 5 Volts pour une technologie CMOS logique inférieure à 0,18 micromètres. Et en cas de surtensions, si aucune précaution n'est prise, l'évacuation du courant résultant se fait à travers les oxydes conduisant à leur fragilisation voire à leur claquage. La fiabilité des circuits intégrés est donc affectée de par notamment des pertes de rendement et des défaillances par claquage d'oxyde de grille par exemple. La fiabilité des structures de test de ces circuits intégrés est aussi affectée. Ces structures de test qui sont par exemple logées dans les lignes de découpe des plaquettes semi-conductrices, comportent par exemple des composants capacitifs dont les diélectriques (oxydes) sont représentatifs de ceux présents dans les composants du circuit intégré. Ces structures de test servent ainsi à effectuer des mesures de qualité desdits oxydes. Or si ces structures de test ont subi des surtensions, le résultat des tests sera faussé. Pour ce prémunir de ce type de problèmes, on peut agir au niveau de la conception et au niveau de la fabrication. Au niveau de la conception, on essaie de détecter les structures à risque vis-à-vis des effets d'antenne. Ce sont typiquement les structures présentant un nombre de jonctions connectées faible en regard de la longueur de la ligne sur laquelle lesdites jonctions sont connectées. On vise alors à modifier ces structures (dimensions, ajout volontaire de diodes) afin de réduire le rapport longueur/nombre de diodes. Au niveau de la fabrication, on prend des précautions particulières notamment dans l'utilisation des plasmas de gravure et des liquides ionisés. Les structures de test présentent parfois une particularité spécifique, en particulier lorsqu'elles comportent des composants capacitifs. En effet il est nécessaire de pouvoir appliquer aux bornes du ou des composants capacitifs une tension de test égale à la tension de claquage du diélectrique du composant capacitif. Or si le composant est protégé contre les surtensions par une diode, celle-ci doit avoir un seuil au moins égal à cette tension de claquage. Mais dans ce cas elle ne protège plus le composant capacitif. On se retrouve donc face à une incompatibilité. En effet soit on protège la structure contre les surtensions et on ne peut pas tester complètement la structure, soit on peut tester complètement la structure par l'application d'une tension égale à la tension de claquage d'oxyde et alors la structure n'est plus protégée contre les surtensions. Selon un mode de mise en oeuvre et de réalisation, il est proposé un procédé de test d'une structure compatible avec une protection contre des surtensions. Selon un aspect, il est proposé un procédé de test d'une structure intégrée comprenant un composant électronique protégé contre des surtensions par des moyens de protection, comprenant une inhibition d'une partie des moyens de protection en présence d'une tension de test appliquée aux bornes du composant. Selon un mode de mise en oeuvre dans lequel les moyens de protection protègent le composant contre des surtensions à ces bornes ayant une première polarité, par exemple des surtensions négatives, et contre des surtensions à ces bornes ayant une deuxième polarité opposée à la première, par exemple des surtensions positives, on inhibe la partie des moyens de protection protégeant le composant contre les surtensions ayant la deuxième polarité en présence d'une tension de test ayant la deuxième polarité. Selon un mode de mise en oeuvre dans lequel les moyens de protection comprennent une première diode dont la cathode est couplée à une première borne du composant, dont l'anode est couplée à la deuxième borne du composant et ayant un seuil de déclenchement en avalanche supérieur à ladite tension de test, et une deuxième diode dont l'anode est couplée à la première borne du composant, on inhibe la deuxième diode en la polarisant en inverse en présence de ladite tension de test. Selon une variante on connecte un élément résistif entre la cathode de la deuxième diode et la deuxième borne du composant, et on laisse flottant le noeud commun à l'élément résistif et à la deuxième diode en l'absence de tension de test. Ladite polarisation en inverse de la deuxième diode peut comprendre alors l'application sur la première borne du composant de la tension de test et l'application sur ledit noeud commun d'une tension de commande ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode. Selon une autre variante, qui permet une consommation électrique moindre, on connecte un premier transistor entre la cathode de la deuxième diode et la deuxième borne du composant, et en l'absence de tension de test, on laisse flottant le noeud commun au premier transistor et à la deuxième diode et on autorise le premier transistor à être passant en présence d'une surtension ayant la deuxième polarité. Le premier transistor est en d'autres termes fonctionnellement équivalent à une diode.. Ladite polarisation en inverse de la deuxième diode peut comprendre alors un blocage du premier transistor, l'application sur la première borne du composant de la tension de test et l'application sur ledit noeud commun d'une tension de commande ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode. Lorsque la structure intégrée formant une structure de test pour circuit intégré comportant plusieurs composants et leurs moyens de protection associés, les deuxièmes bornes des composants étant mutuellement connectées, l'élément résistif ou le premier transistor est alors avantageusement commun à tous les composants, et selon un mode de mise en oeuvre on applique sur la première borne de chaque composant une tension de test et on applique sur chaque noeud commun entre l'élément résistif ou le premier transistor et chaque deuxième diode une tension de commande ayant ladite deuxième polarité et au moins égale à la plus élevée des tensions de test et inférieure à la somme de la plus élevée des tensions de test et du seuil de déclenchement en avalanche des deuxièmes diodes. Selon un autre aspect il est proposé un dispositif électronique, comprenant une structure intégrée comportant un composant électronique, par exemple un composant capacitif, et des moyens de protection de ce composant contre des surtensions, ainsi que des moyens de commande configurés pour inhiber une partie des moyens de protection en présence d'une tension de test aux bornes du composant. Selon un mode de réalisation les moyens de protection comprennent un premier circuit de protection couplé entre une première borne et une deuxième borne du composant et possédant un premier état dans lequel il est configuré de façon à protéger le composant contre une surtension à ces bornes ayant une première polarité et un deuxième état dans lequel il est inactif vis-à-vis d'une tension de test aux bornes du composant ayant une deuxième polarité opposée à la première, un deuxième circuit de protection couplé entre la première borne et la deuxième borne du composant et possédant un premier état dans lequel il est configuré de façon à protéger le composant contre une surtension à ces bornes ayant la deuxième polarité et un deuxième état dans lequel il est inactif, et les moyens de commande sont configurés pour placer le deuxième circuit de protection dans son premier état en l'absence de ladite tension de test aux bornes du composant et dans son deuxième état en présence de la tension de test aux bornes du composant. Selon un mode de réalisation le premier circuit de protection comprend une première diode dont la cathode est couplée à ladite première borne du composant dont l'anode est couplée à la deuxième borne du composant et ayant un seuil de déclenchement en avalanche supérieur à ladite tension de test, et le deuxième circuit de protection comprend une deuxième diode dont l'anode est couplée à la première borne du composant. Selon une variante les moyens de commande comprennent un élément résistif couplé entre la cathode de la deuxième diode et la deuxième borne du composant, et une entrée de commande couplée au noeud commun à l'élément résistif et à la deuxième diode et destinée à avoir un potentiel flottant ou à recevoir une tension de commande ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode. Selon une autre variante les moyens de commande comprennent un premier transistor couplé entre la cathode de la deuxième diode et la deuxième borne du composant, une entrée de commande étant couplée au noeud commun du premier transistor et de la deuxième diode et destinée à avoir un potentiel flottant ou à recevoir une tension de commande ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode, et un circuit de commande couplé à l'entrée de commande, à la cathode de la deuxième diode et à la grille du premier transistor, le circuit de commande étant configuré pour bloquer le premier transistor en présence de la tension de test et pour le rendre fonctionnellement équivalent à une diode en l'absence de tension de test. Selon un mode de réalisation le circuit de commande comporte une première résistance connectée entre ladite entrée de commande et la grille du premier transistor, un deuxième transistor connecté entre la grille du premier transistor et la masse, une deuxième résistance connectée entre la grille du deuxième transistor et la masse, une entrée d'activation connectée à la grille du deuxième transistor et destinée à avoir un potentiel flottant de façon à bloquer le deuxième transistor ou à recevoir un signal d'activation destiné à rendre passant le deuxième transistor. De façon à assurer une compensation en fréquence, il est préférable que le circuit de commande comporte en outre un condensateur connecté entre ladite entrée de commande et la grille du premier transistor. Selon un mode de réalisation, ladite structure intégrée comprend plusieurs composants, les deuxièmes bornes des composants étant mutuellement connectées, plusieurs premiers circuits de protection respectivement connectés aux composants, plusieurs deuxièmes circuits de protection respectivement connectés aux composants, et des moyens de commande communs à tous les premiers et deuxièmes circuits de protection. Le dispositif peut former une structure de test pour circuit intégré. Selon un autre aspect il est proposé une plaquette semi-conductrice, comprenant plusieurs circuits intégrés mutuellement séparés par des lignes de découpe et au moins une structure de test telle que définie ci-avant, disposée dans au moins une ligne de découpe. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels - la figure 1 illustre schématiquement un mode de réalisation d'un dispositif selon l'invention, - les figures 2 et 3 illustrent des exemples de tensions appliquées en test sur le dispositif de la figure 1, - la figure 4 illustre schématiquement un autre mode de réalisation d'un dispositif selon l'invention, -la figure 5 illustre un exemple de tensions appliquées en test sur le dispositif de la figure 4, et, - la figure 6 illustre schématiquement un mode de réalisation d'une plaquette semi-conductrice selon l'invention. Sur la figure 1 la référence DIS désigne un dispositif formant une structure de test pour circuit intégré. Comme illustré sur la figure 6, une telle structure de test, également réalisée sous forme intégrée, est généralement disposée dans des lignes de découpes LDC séparant les différents circuits intégrés CI réalisés sur la plaquette semi-conductrice PLQ ou « wafer ». La structure de test DIS comporte dans cet exemple cinq composants capacitifs CCl-CC5. Chaque composant capacitif CCi comporte une première borne BAi et une deuxième borne BBi. Les premières bornes BAi sont respectivement couplées à des premiers plots de contact (Pads en langue anglaise) PDAi tandis que les deuxièmes bornes BBi sont toutes couplées à un même deuxième plot de contact PDB. Une première diode DAi est couplée aux bornes de chaque composant CCi. Plus précisément, dans cet exemple, la cathode de la diode DAi est connectée à la première borne BAi du composant et par conséquent au premier plot de contact correspondant PDAi et l'anode de cette diode est connectée la deuxième borne BBi du composant et par conséquent au plot de contact PDB. Une deuxième diode DBi est ici connectée par son anode au plot de contact PAi et par conséquent à la première borne BAi du composant correspondant. Ce dispositif DIS comporte également une résistance Rl connectée entre la cathode de chaque deuxième diode DBi, et la deuxième borne DBi de chaque composant CCi. Par ailleurs, un plot de contact supplémentaire PDC est couplé au noeud commun ND à la résistance Rl et à chaque deuxième diode DBi. Lorsque la structure DIS n'est pas en test, le plot PDC est flottant, et chaque plot de contact PDAi voit son potentiel ramené à la masse par la deuxième diode DBi. La structure est alors protégée contre des surtensions. Plus précisément, chaque première diode DAi forme un premier circuit de protection CPRAi destiné à protéger le composant CCi contre des surtensions négatives. En effet, si lors d'une décharge électrostatique par exemple, une différence de potentiel est appliquée entre le plot PDB et un plot PDAi, telle que le potentiel du plot PDB soit supérieur au potentiel du plot PDAi, ce qui correspond à une surtension négative, alors le courant résultant va traverser la première diode DAi au lieu de traverser le composant CCi. Par ailleurs, chaque deuxième diode DBi forme un deuxième circuit de protection CPRBi destiné à protéger le composant CCi contre des surtensions positives. Plus précisément, si une différence de potentiel est appliquée entre le plot PDAi et le plot PDB, de sorte que le potentiel du plot PDAi soit supérieur au potentiel du plot PDB, ce qui correspond à une surtension positive, le courant va s'évacuer à travers la diode DBi puis à travers la résistance R1 vers le plot PDB. Par contre, lorsque l'on veut tester un composant CCi, par exemple le composant CCi, on relie le plot PDB à la masse GND (figure 2) et l'on applique sur le plot PDA1 une tension de test VTST, ici positive. Par ailleurs, on applique sur le plot PDC une tension de commande VCD positive, au moins égale à la tension de test VTST, tout en restant inférieure à la somme de cette tension de test VTST et du seuil de déclenchement en avalanche SDADB1 de la diode DB1. Ainsi, la diode DB1 est polarisée en inverse, donc inhibée ou transparente. Et, de façon à ne pas perturber la mesure effectuée au niveau du composant CCi, on ne fait pas passer la diode DB1 en avalanche de façon à ce qu'il n'y ait pas de courant circulant dans cette diode. Par ailleurs, de par l'application de la tension VTST sur le plot PDA1, la diode DA1 est également polarisée en inverse. Et, son seuil de déclenchement en avalanche SDADA1 est choisi supérieur à la tension VTST de façon également qu'il n'y ait pas de courant circulant dans cette diode lors du test. Ainsi, dans la configuration de la figure 1, c'est-à-dire hors test, la deuxième diode DB1 est dans un premier état dans lequel elle permet de protéger le composant contre les surtensions positives, tandis que la diode DA1 est également dans un premier état dans lequel elle permet de protéger le composant contre les surtensions négatives. Par contre, dans la configuration de la figure 2, la diode DA1 est dans un deuxième état dans lequel elle est inactive vis-à-vis de la tension de test, c'est-à-dire qu'elle est polarisée en inverse, permettant la circulation d'un courant dans le composant CCi lors de l'application de la tension de test VTST, cette tension de test pouvant être très élevée et atteindre la tension de claquage de l'oxyde du composant. De même, pendant le test, la diode DB1 est placée dans un deuxième état dans lequel elle est inactive ou inhibée car polarisée en inverse. Dans ce mode de réalisation, le plot PDC et la résistance R1 forment des moyens de commande MCDM permettant d'inhiber la diode DB1 lors du test. La diode DA1 n'étant pas destinée à protéger le composant contre les surtensions positives, elle n'est pas inhibée par les moyens de commande. Elle est simplement automatiquement inactive vis-à-vis de la tension de test en raison de sa polarisation inverse. Comme on vient de le voir, les premières diodes DAi protègent contre des surtensions négatives et ne sont pas destinées à protéger contre des surtensions positives. Leur tension d'avalanche est donc volontairement élevée, et par exemple supérieure à la tension de claquage de l'oxyde du composant capacitif CCi. On peut utiliser à cet égard des diodes semi-conductrices situées à la jonction entre un caisson N et le substrat P. Les diodes DBi injectent quant à elles le courant des surtensions positives dans la résistance R1. Elles peuvent être réalisées par exemple par diffusion P+ de type région de source ou région de drain, dans un caisson N. A titre d'exemple, pour tester un composant capacitif ayant un oxyde mince, par exemple d'épaisseur de l'ordre de 3 nanomètres, ou bien un oxyde tunnel, on peut appliquer comme tension de commande VCD une tension égale à 15 volts et comme tension de test VTST une tension de l'ordre de 10 à 15 volts. La résistance R1 est choisie de valeur suffisamment faible de façon à pouvoir évacuer un courant significatif lors de surtensions positives. On pourra prendre par exemple une résistance R1 de l'ordre du kilo ohms, par exemple 1 kilo ohms. I1 est tout à fait possible, comme illustré sur la figure 3, de tester tous les composants de la structure de test, avec des tensions de test différentes VTST1-VTST5. Dans ce cas, et si l'on suppose, comme c'est généralement le cas, que toutes les diodes ont le même seuil de déclenchement en avalanche, on applique sur chaque plot PDAi la tension de test correspondante VTSTi, et on applique sur le plot PDC une tension de commande VCDM, ici positive, au moins égale à la plus élevée des tensions de test VTSTi, tout en restant toutefois inférieure à la somme de cette tension de test la plus élevée et du seuil de déclanchement en avalanche des diodes DBi. Le dispositif DIS de la figure 1 est particulièrement simple à réaliser. Cela étant, lorsque le plot PDC monte au potentiel de la tension de commande VCD, il circule dans la résistance R1 un courant égal à VCD/R1 qui peut être dans certains cas important, donc gênant. C'est la raison pour laquelle, dans certains cas, il peut être préférable d'utiliser un dispositif DIS tel que celui illustré sur la figure 4. Sur cette figure, les éléments analogues ou ayant des fonctions analogues à ceux représentés sur la figure 1 sont affectés des mêmes références que celles qu'ils avaient sur la figure 1. On retrouve ainsi les composants CCi, le premier circuit de protection CPRAi, le deuxième circuit de protection CPRBi. Dans ce mode de réalisation, les moyens de commande MCDM comprennent un premier transistor MN1 dont la source est connectée aux deuxièmes bornes BBi des composants, et par conséquent au plot PDB et dont la grille est connectée au drain par l'intermédiaire d'une résistance R2 et d'un condensateur Cl. Le drain du transistor MN1 est par ailleurs connecté aux cathodes des diodes DBi. Le transistor MN1 est de préférence natif, c'est-à-dire qu'il ne comporte pas d'implantation complémentaire dans son canal de conduction, ce qui lui permet d'avoir une tension de seuil abaissée par rapport à un transistor classique. De ce fait le seuil de protection contre les décharges électrostatiques est également abaissé. Un premier plot de contrôle PDC1 est couplé au noeud commun ND entre d'une part, la résistance R2, le condensateur Cl et le drain D du transistor MN1 et chacune des diodes DBi. Un deuxième plot de contrôle PDC2 est connecté à la grille d'un deuxième transistor MN2 dont le drain est connecté à la grille du premier transistor MN1. La source du transistor MN2 est connectée à un plot de masse. Enfin, une autre résistance R3 relie la grille du transistor MN2 à également un plot de masse. Le plot de contrôle PDC2, le transistor MN2, le condensateur C l et les résistances R2 et R3 forment ici un circuit de commande CCMD du transistor MN1. Dans ce mode de réalisation, le rôle de la résistance R1 du mode de réalisation de la figure 1 est rempli par le premier transistor MN1. Les diodes DAi et DBi jouent le même rôle que dans le mode de réalisation de la figure 1. Au repos, c'est-à-dire lorsque l'on n'effectue pas de test sur la structure DIS, les plots PDC1 et PDC2 sont flottants. Le transistor MN2 est bloqué car sa grille est mise à la masse par la résistance R3. Le transistor MN1 se comporte comme une diode intercalée entre les cathodes des diodes DBi et le plot PDB. La grille du transistor MN1 est au potentiel de son drain. Dans cette configuration, chaque diode DAi est dans son premier état, protégeant le composant CCPi contre des surtensions négatives. De même, la diode DBi protège le composant CCi contre des surtensions positives. En effet, en présence d'une surtension positive sur le plot PDAi, le courant est renvoyé vers le plot PDB à travers la diode DBi et le transistor MN1 qui est passant. Le condensateur Cl, bien que non indispensable, assure la compensation en fréquence et garantit que le potentiel de grille du transistor MN1 monte en même temps que celui de son drain. En effet, en l'absence du condensateur Cl, et en présence d'une surtension impulsionnelle positive très rapide, le potentiel de la grille du transistor MN1 monte moins rapidement que la cathode de la diode DBi. I1 en résulte alors que le transistor MN1 reste bloqué alors que la tension sur le plot PDAi peut être encore élevée. La présence du condensateur Cl, dont on choisira la valeur capacitive grande par rapport à la valeur de la capacité de grille du transistor MN1, par exemple 10 fois plus importante, permet de remédier à cet inconvénient et de rendre efficace le dispositif DIS en présence d'une surtension impulsionnelle positive très rapide. En test, le circuit de commande CCMD va rendre bloqué le transistor MN1 et les moyens de commande MCDM vont inhiber la diode DB1 (si l'on suppose que c'est le composant CCl qui est testé par application d'une tension de test VTST sur le plot PDAl). La condition de blocage du transistor MN1 est la suivante V(PDC1) x (Ron(MN2))/[R2+Ron(MN2)] R2 et R3 peuvent être de valeur élevée, par exemple typiquement 100 kS. En effet, lors d'une surtension positive, le courant circule à travers la diode MN1. On voit donc que pour une tension VCD1 égale à 15 volts par exemple, et une tension VCD2 égale à 5 volts, le courant consommé dans dispositif DIS de la figure 5 est égal à 150 microampères dans R2 et 50 microampères dans R3 tandis qu'il est égal à 10 milliampères dans R1 (avec R1=1 kilo ohms) dans le cas du mode de réalisation de la figure 1. En variante, si la tension VCD1 doit monter à des niveaux trop hauts par rapport à la tenue en tension des transistors MN1 et MN2, il est possible par des solutions connues de contourner ces limitations (écrêtage, montage cascode, diodes Zener en série sur les drains de MN1 et de MN2). A titre d'exemple, deux diodes Zenner à 5,5 volts montées en série permettent au potentiel VCD1 de monter à 26 volts avec des transistors MN1 et MN2 ne tenant que 15 volts. En effet, le niveau d'écrêtage de la tension sur le plot PDC1 passe alors à environ 11,5 volts correspondant aux deux seuils des diodes Zenner augmentés du seuil du transistor MN1. L'invention permet notamment de protéger une telle structure contre les effets d'antennes susceptibles de générer des surtensions lors de la fabrication de la structure et en particulier lors de la gravure des lignes métalliques d'interconnexion. En effet, dans ce cas les surtensions positives éventuellement générées sont évacuées via les diodes DBi.25 REVENDICATIONS1. Procédé de test d'une structure intégrée comprenant un composant électronique protégé contre des surtensions par des moyens de protection, comprenant une inhibition d'une partie (CPRB1) des moyens de protection (CPRB1, CPRAl) en présence d'une tension de test (VTST) appliquée aux bornes du composant (CCl). 2. Procédé selon la revendication 1, dans lequel les moyens de protection protègent le composant contre des surtensions à ces bornes ayant une première polarité et contre des surtensions à ces bornes ayant une deuxième polarité opposée à la première, et en présence d'une tension de test ayant la deuxième polarité, on inhibe la partie (CPRBl) des moyens de protection protégeant le composant contre les surtensions ayant ladite deuxième polarité. 3. Procédé selon la revendication 2, dans lequel les moyens de protection comprenant une première diode (DA1) dont la cathode est couplée à une première borne du composant, dont l'anode est couplée à la deuxième borne du composant et ayant un seuil de déclenchement en avalanche supérieur à ladite tension de test, et une deuxième diode (DB1) dont l'anode est couplée à la première borne du composant, et on inhibe la deuxième diode en la polarisant en inverse en présence de ladite tension de test. 4. Procédé selon la revendication 3, dans lequel on connecte un élément résistif (Rl) entre la cathode de la deuxième diode (DB1) et la deuxième borne du composant, et on laisse flottant le noeud commun (ND) à l'élément résistif et à la deuxième diode en l'absence de tension de test. 5. Procédé selon la revendication 4, dans lequel ladite polarisation en inverse comprend l'application sur la première borne du composant de la tension de test (VTST) et l'application sur ledit noeud commun (ND) d'une tension de commande (VCD) ayant ladite deuxième polarité et au moins égale à ladite tension de test etinférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode. 6. Procédé selon la revendication 3, dans lequel on connecte un premier transistor (MN1) entre la cathode de la deuxième diode et la deuxième borne du composant, et en l'absence de tension de test, on laisse flottant le noeud commun au premier transistor et à la deuxième diode et on autorise le premier transistor à être passant en présence d'une surtension ayant la deuxième polarité. . 7. Procédé selon la revendication 6, dans lequel ladite polarisation en inverse de la deuxième diode comprend un blocage du premier transistor (MN1), l'application sur la première borne du composant de la tension de test (VTST) et l'application sur ledit noeud commun (ND) d'une tension de commande (VCD1) ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode. 8. Procédé selon la revendication 5 ou 7, dans lequel, la structure intégrée formant une structure de test pour circuit intégré comportant plusieurs composants et leurs moyens de protection associés, les deuxièmes bornes des composants étant mutuellement connectées et l'élément résistif ou le premier transistor étant commun à tous les composants, on applique sur la première borne de chaque composant une tension de test et on applique sur le noeud commun (ND) entre l'élément résistif ou le premier transistor et chaque deuxième diode une tension de commande ayant ladite deuxième polarité et au moins égale à la plus élevée des tensions de test et inférieure à la somme de la plus élevée des tensions de test et du seuil de déclenchement en avalanche des deuxièmes diodes. 9. Dispositif électronique, comprenant une structure intégrée comportant un composant électronique (CC1) et des moyens de protection (CPRA1, CPRB1) de ce composant contre des surtensions, caractérisé en ce qu'il comprend en outre des moyens de commande (MCDM) configurés pour inhiber une partie (CPRB1) des moyens de protection en présence d'une tension de test aux bornes du composant. 10. Dispositif selon la revendication 9, dans lequel les moyens de protection comprennent un premier circuit de protection (CPRAl) couplé entre une première borne et une deuxième borne du composant et possédant un premier état dans lequel il est configuré de façon à protéger le composant contre une surtension à ces bornes ayant une première polarité et un deuxième état dans lequel il est inactif vis-à-vis d'une tension de test aux bornes du composant ayant une deuxième polarité opposée à la première, un deuxième circuit de protection (CPRBl) couplé entre la première borne et la deuxième borne du composant et possédant un premier état dans lequel il est configuré de façon à protéger le composant contre une surtension à ces bornes ayant la deuxième polarité et un deuxième état dans lequel il est inactif, et les moyens de commande (MCDM) sont configurés pour placer le deuxième circuit de protection dans son deuxième état en présence d'une tension de test aux bornes du composant ayant la deuxième polarité, et dans son premier état en l'absence de ladite tension de test aux bornes du composant. 11. Dispositif selon la revendication 10, dans lequel le premier circuit de protection (CPRAl) comprend une première diode (DA1) dont la cathode est couplée à ladite première borne du composant dont l'anode est couplée à la deuxième borne du composant et ayant un seuil de déclenchement en avalanche supérieur à ladite tension de test, et le deuxième circuit de protection (CPRB1) comprend une deuxième diode (DB1) dont l'anode est couplée à la première borne du composant, et les moyens de commande (MCDM) comprennent un élément résistif (Rl) couplé entre la cathode de la deuxième diode et la deuxième borne du composant, et une entrée de commande (PDC1) couplée au noeud commun à l'élément résistif et à la deuxième diode et destinée à avoir un potentiel flottant ou à recevoir une tension de commande ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode. 12. Dispositif selon la revendication 10, dans lequel le premier circuit de protection (CPRAl) comprend une première diode (DA1)dont la cathode est couplée à la première borne du composant, dont l'anode est couplée à la deuxième borne du composant et ayant un seuil de déclenchement en avalanche supérieur à ladite tension de test, et le deuxième circuit de protection (CPRB1) comprend une deuxième diode (DB1) dont l'anode est couplée à la première borne du composant, et les moyens de commande (MCDM) comprennent un premier transistor (MN1), de préférence natif, couplé entre la cathode de la deuxième diode et la deuxième borne du composant, une entrée de commande étant couplée au noeud commun du premier transistor et de la deuxième diode et destinée à avoir un potentiel flottant ou à recevoir une tension de commande ayant ladite deuxième polarité et au moins égale à ladite tension de test et inférieure à la somme de la tension de test et du seuil de déclenchement en avalanche de la deuxième diode, et un circuit de commande (CCMD) couplé à l'entrée de commande, à la cathode de la deuxième diode et à la grille du premier transistor, le circuit de commande étant configuré pour bloquer le premier transistor en présence de la tension de test et pour le rendre fonctionnellement équivalent à une diode en l'absence de tension de test. 13. Dispositif selon la revendication 12, dans lequel le circuit de commande (CCMD) comporte une première résistance (R2) connectée entre ladite entrée de commande et la grille du premier transistor, un deuxième (MN2) transistor connecté entre la grille du premier transistor et la masse, une deuxième résistance (R3) connectée entre la grille du deuxième transistor et la masse, une entrée d'activation (PCD2) connectée à la grille du deuxième transistor et destinée à avoir un potentiel flottant de façon à bloquer le deuxième transistor ou à recevoir un signal d'activation destiné à rendre passant le deuxième transistor. 14. Dispositif selon la revendication 12 ou 13, dans lequel le circuit de commande comporte en outre un condensateur (Cl) connecté entre ladite entrée de commande et la grille du premier transistor. 15. Dispositif selon l'une des revendications 9 à 14, dans lequel ledit composant (CC1) est un composant capacitif. 16. Dispositif selon l'une des revendications 9 à 15, dans lequel ladite structure intégrée comprend plusieurs composants, les deuxièmes bornes des composants étant mutuellement connectées, plusieurs premiers circuits de protection respectivement connectés aux composants, plusieurs deuxièmes circuits de protection respectivement connectés aux composants, et des moyens de commande (MCDM) communs à tous les premiers et deuxièmes circuits de protection. 17. Dispositif selon l'une des revendications 9 à 16, formant une structure de test pour circuit intégré. 18. Plaquette semi-conductrice, comprenant plusieurs circuits intégrés (CI) mutuellement séparés par des lignes de découpe (LDC) et au moins une structure de test (DIS) selon la revendication 17 disposée dans au moins une ligne de découpe.