FR 2965975 A1 20120413 FR 1058246 A 20101011 TRANSISTOR A EFFET DE CHAMP SUR ILOT DE MATERIAU SEMICONDUCTEUR AUTO-ASSEMBLE DESCRIPTION DOMAINE TECHNIQUE L'invention concerne le domaine des transistors à effet de champ. De tels transistors sont utilisés couramment en microélectronique pour former des composants logiques ou électroniques. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les transistors sont voués, par l'évolution des besoins des utilisateurs, à être améliorés en but d'avoir des performances plus importantes. Un transistor formé dans un substrat semiconducteur comporte, en surface du substrat, une grille. La grille recouvre, sans contact électrique, un espace, dit région de canal, situé entre une source et un drain présents dans le substrat. De plus, une électrode de source est en contact avec la source et une électrode de drain est en contact avec le drain. Le substrat semiconducteur est dopé selon un premier type de dopage avec une première densité de dopant. La source et le drain sont formés par des régions du substrat semiconducteur dopées avec des densités de dopant très supérieures à la première densité de dopant. De préférence la source et le drain ont un type de dopage opposé au premier type de dopage. Entre la source et le drain, et donc située sous la grille, la région de canal est dopée selon le premier type de dopage à la première densité de dopant. Elle est appelée région de canal car cette région sert à former une zone conductrice, appelée canal, entre la source et le drain lorsqu'une tension de grille donnée est appliquée entre la grille et le substrat. La source 5 et le drain sont espacés d'une distance communément appelée largeur de grille. La grille a, de plus, une longueur donnée, mesurée dans un plan de la surface du substrat, selon une direction sensiblement perpendiculaire à la largeur de grille. Dans certaines conditions, en fonction de la tension de grille et de la largeur de grille, le canal relie électriquement la source et le drain. Il peut alors y avoir une circulation de porteurs entre l'électrode de source et l'électrode de drain. Au niveau d'un contact électrique entre une électrode métallique et un matériau semiconducteur, il se forme normalement une barrière de potentiel dite barrière Schottky. La barrière Schottky limite une capacité des porteurs à se déplacer entre l'électrode 20 et le matériau semiconducteur. Or une des caractéristiques importantes d'un transistor est de permettre une injection de porteurs efficiente. C'est pour pallier ce problème que la source et le drain sont formés par des régions à fort 25 dopage insérées dans le matériau semiconducteur du substrat. Le dopage permet d'augmenter la quantité de porteurs de charges dans le matériau semiconducteur, de supprimer la barrière Schottky et permet de réduire la résistance de contact entre les électrodes de source et 30 de drain et les régions fortement dopées correspondantes. Il est donc utilisé une source et un 10 15 drain dopés fortement et une région de canal moins fortement dopée, présente entre la source et le drain. On a alors respectivement de faibles barrières Schottky entre l'électrode de source et la source, entre l'électrode de drain et le drain et entre le drain ou la source et la région de canal. Il peut ainsi être obtenu des barrières de Schottky faibles, de l'ordre de quelques kiloohms à quelques dizaines de kiloohms. Ceci est généralement acceptable pour des transistors en technologie de la microélectronique ou de la nanoélectronique. Pour augmenter les performances des transistors, à chaque génération technologique, les largeurs de grilles des transistors sont réduites par rapport à une génération technologique antérieure. Une plus courte largeur de grille induit un plus faible temps de commutation. Le substrat comporte une densité moyenne de dopant, représentative d'un nombre de dopant par unité de volume. Les dopants sont répartis dans le substrat de façon statistique et non strictement homogène. Quand la longueur et la largeur de la grille sont réduites jusqu'à atteindre quelques dizaines de nanomètres, la densité moyenne n'est plus représentative du nombre de dopant compris dans une région de canal donnée. Si l'on découpe le substrat en plusieurs volumes étudiés, il y aura un écart type donné pour la densité de dopant dans les dits volumes, par rapport à la densité moyenne. Plus les volumes étudiés seront petits, plus l'écart type sera important, certains des volumes auront une densité de dopant plus forte que la densité moyenne et d'autres volumes auront une densité de dopant plus faible que ladite densité moyenne. Lorsque lesdits volumes ont des dimensions très petites, l'écart type peut être tel qu'au moins un volume de substrat a une densité de dopant 2 fois, 5 fois, 10 fois plus grande qu'un autre volume du substrat, ou plus encore. Voici un exemple pour illustrer l'affirmation précédente : -s'il y a un seul volume dans le substrat, le volume est à la densité moyenne de dopant, -s'il y a de nombreux volumes dans le substrat, formant des mailles atomiques de deux ou trois atomes de côté, de nombreux volumes n'ont pas de dopant, soit une densité nulle. En parallèle, d'autres volumes ont un atome de dopant ou deux atomes de dopant dispersés dans ces volumes comportant quelques atomes du substrat. Ces derniers volumes ont alors une densité de dopant très supérieure à la densité moyenne. Ainsi, lorsque les dimensions de la grille sont petites, les régions de canal ont des dimensions proches de celles des petits volumes décrits ci-dessus. Alors, l'écart type de la densité d'atomes de dopant entre les régions de canal de transistors voisins devient important. Certaines régions de canal peuvent avoir beaucoup plus de dopant que d'autres régions de canal. Il peut alors apparaître des variations importantes de performances entre des régions de canal de deux transistors voisins. Cela peut en particulier être vérifié pour des dimensions de grille de l'ordre de quelques nanomètres ou quelques 10 nm à 20 nm, c'est-à-dire quelques dizaines d'atomes. Ce raisonnement est encore valable si la longueur de grille est proche de 30 nm ou 40 nm. Les écarts-types sont plus faibles que dans le cas précédent et il y a moins de variation de densité de dopant d'une région de canal à l'autre. Cependant, là aussi, certaines régions de canal peuvent avoir plus de dopants que d'autres régions de canal incluses dans d'autres transistors. Cela induit là aussi une variation de performances entre les transistors formés sur un même substrat. L'utilisation de dopants, lorsque la grille a de petites dimensions, induit alors des variations de performances d'un transistor à l'autre. Cela réduit une répétabilité de fabrication des transistors et diminue une fiabilité desdits transistors. La source et le drain sont généralement formés par implantations localisées de dopants et suivies d'une diffusion de ces dopants lors d'un recuit. Cela pose un deuxième problème. La diffusion des dopants dans un monocristal est aussi un phénomène statistique et l'influence précitée des petites dimensions du transistor sur l'écart type de la densité de dopant se retrouve lors de ce recuit. Ainsi, il se produit, là aussi une influence des petites dimensions de la grille. Dans des transistors de la microélectronique standard, avec des grilles ayant une largeur supérieure à 25 nm ou 50 nm ou 100 nm, lors d'une diffusion, quelques atomes de dopant peuvent diffuser aléatoirement plus loin que d'autres, jusque dans la région de canal. Cela induit un ajout local de quelques atomes de dopant dans la région de canal. Etant données les dimensions de la région de canal, celle-ci a une densité de dopant proche de la densité moyenne et un ajout de quelques atomes de dopant ne modifie pas fondamentalement la densité de dopant. Cependant, lorsque les dimensions de la grille sont suffisamment petites, les régions de canal ont des volumes très faibles. Evaluer un nombre d'atomes dans chaque région de canal revient à échantillonner le substrat au moyen de volumes très faibles. Il y a alors, d'une région de canal à une autre, un écart type du nombre de dopants qui est important. De plus, chaque atome de dopant présent dans la région de canal influe fortement sur la densité de dopant dans ladite région de canal. Si, lors de la diffusion par recuit, quelques atomes de dopant issus de la source ou du drain diffusent dans la région de canal d'un transistor, ils modifieront fortement la densité de dopant dans ladite région de canal. La région de canal a alors une densité de dopant et de porteurs de charge sensiblement augmentée par rapport à sa densité de dopant initiale. Ainsi, l'utilisation de dopants pour former la source et le drain reste une étape qui peut induire des variations de performances d'un transistor à l'autre. Cela peut donc réduire la répétabilité de fabrication des transistors et diminuer leur fiabilité. Par ailleurs, comme les recuits contribuent à faire diffuser les dopants au-delà d'un profil de diffusion initial, l'usage de recuits supplémentaires est limité pour toute autre étape suivant celle de diffusion des dopants. Si ces recuits ne sont pas limités, il apparaît un risque que des dopants, présents dans le substrat pour former la source et le drain, diffusent et rapprochent la source et le drain. Un tel mécanisme étant statistique, cette diffusion n'est pas homogène d'un transistor à l'autre. Elle ne peut donc être contrôlée aisément. Certains transistors voient alors leur largeur de grille réduite plus que d'autres transistors voisins. Ce problème, ainsi que d'autres, sont connus de l'homme du métier et certains sont cités dans le document « Vers la monoélectronique » de Jacques Gautier, publié simultanément en septembre 1999 dans la revue « Signaux », numéro 94 et dans la « revue de l'électricité et de l'électronique, REE », numéro 9. Enfin, il apparait un autre problème. Lors d'une réduction des dimensions d'un transistor, les électrodes de source et de drain ont des dimensions réduites par rapport à une génération technologique précédente. Cela conduit à avoir des résistances de contact augmentées pour de mêmes concentrations en dopant par rapport à la génération technologie précédente. Enfin, les recuits nécessaires pour faire diffuser les dopants, induisent un fort budget thermique. En ce sens, ils peuvent être nuisibles pour des applications où il existe déjà des structures sensibles au budget thermique préalablement à la réalisation des transistors. EXPOSÉ DE L'INVENTION L'invention a pour but de pallier les problèmes issus d'une présence statistique de dopants dans un transistor formé sur un substrat semiconducteur tout en maintenant une résistance de contact faible. L'invention concerne donc en premier lieu un dispositif à au moins un transistor présent sur un substrat en un premier matériau semiconducteur. Chaque transistor comporte une électrode de grille, dite grille, deux électrodes conductrices, dites électrode de source et électrode de drain, un îlot en un second matériau semiconducteur et une couche isolante séparant la grille des deux électrodes et de l'îlot. L'îlot est incrusté dans le substrat, et définit une région apte à former un canal, dite région de canal. Le dispositif selon l'invention est caractérisé en ce que la région de canal est à l'intérieur de l'îlot et est en contact électrique direct avec les deux électrodes conductrices. De cette manière, pour au moins l'une des électrodes, il n'y a pas de région dopée telle que source ou drain, entre l'électrode et la région de canal formée par l'îlot. Une circulation des électrons peut se faire depuis l'électrode jusque dans la région de canal par effet tunnel. De façon avantageuse, la région de canal est en contact électrique direct d'un côté avec une des deux électrodes conductrices, dite électrode de source et, d'un autre côté, est en contact électrique direct avec l'autre des deux électrodes conductrices, dite électrode de drain. En étant connecté directement à deux électrodes distinctes, l'îlot permet de former un transistor de faibles dimensions ne nécessitant pas l'utilisation des zones fortement dopées de source et de drain. Ainsi, selon l'invention, on ne risque pas de créer des dopages variables d'un transistor à l'autre dans la région de canal. De préférence, les électrodes conductrices sont en métal, du type aluminium ou platine. De plus, il est préférable que le premier matériau semiconducteur soit du silicium et le deuxième matériau semiconducteur soit du Si1_XGex, x étant compris entre 0 et 1. En effet, il a été observé que l'usage combiné d'aluminium et d'une région de canal en Si1_XGex (Site) permettait une conduction par effet tunnel entre une électrode et la région de canal convenable pour un transistor. D'autres matériaux peuvent cependant être utilisés. Des porteurs de charge peuvent de plus circuler dans du SiGe avec une résistance raisonnable sans qu'il soit nécessaire d'imposer une tension de grille importante. Ainsi, si des conductions par effet tunnel ont lieu entre une électrode et la région de canal, et entre la région de canal et l'autre électrode, les porteurs peuvent circuler d'une électrode à l'autre. La région du canal est comprise dans un îlot de SiGe, incrusté en surface d'un substrat en silicium. Les porteurs de charge ne peuvent circuler librement, avec une faible résistance, dans le silicium faiblement dopé ou peu dopé sans qu'il n'y ait une accumulation artificielle de porteurs dans le silicium. Une telle accumulation artificielle est obtenue dans l'état de la technique en imposant une tension élevée entre la grille et le substrat en silicium, ce qui forme, dans le silicium un canal conducteur. Dans l'invention, le canal est formé, même avec une faible tension de grille, dans l'îlot en SiGe. Comme il n'y a pas d'accumulation artificielle de porteurs dans le silicium du substrat, il n'y a pas ou peu de circulation de porteurs depuis les îlots vers le substrat en silicium. Celui-ci permet donc d'isoler sensiblement le transistor d'un îlot, des transistors d'autres îlots voisins. En particulier, il y a une plus grande isolation entre différents transistors que si le substrat était entièrement composé du second matériau semiconducteur, ici du SiGe. L'îlot peut avoir une hauteur mesurée selon une direction perpendiculaire à une surface principale du substrat, comprise entre 1 nm et 60 nm. On peut de plus, former un îlot avec un diamètre moyen, ou une largeur, mesuré dans un plan sensiblement parallèle à une surface principale du substrat, compris entre 10 nm et 400 nm. Les îlots ainsi formés sont de petite dimension. La région de canal étant limitée à l'îlot, les régions de canal présentes au coeur des transistors sont circonscrites à l'îlot, limitant ainsi tout courant de fuite possible. Le substrat est avantageusement de type 30 semiconducteur sur isolant, ici du silicium sur isolant (SOI). Cela permet à la fois d'avoir une couche superficielle de très bonne qualité et de plus de réduire les courants de fuite, ce qui est connu de l'homme du métier. Un dispositif selon l'invention peut comporter plusieurs transistors. Alors il peut être avantageux d'avoir une tranchée présente dans le substrat pour isoler électriquement au moins deux transistors voisins. Cette tranchée peut être remplie de matériau isolant, par exemple du SiO2. Elle peut entourer complètement chaque transistor. Enfin, la tranchée peut se prolonger en profondeur, si le substrat est en SOI avec une couche isolante enterrée, jusqu'à ladite couche isolante enterrée. Dans certains cas, le substrat supportant les transistors est une couche supérieure en matériau semiconducteur présente sur un substrat souple. Ladite couche supérieure peut avoir une épaisseur inférieure ou égale à environ 10 nm ou 5 nm ou 3 nm ou 2 nm. L'invention concerne aussi un procédé de fabrication d'un dispositif à au moins un transistor selon l'invention. Un tel procédé comporte au moins les étapes successives suivantes . a) formation d'un ou plusieurs trous ayant une profondeur et une largeur données creusés dans la surface d'un substrat en un premier matériau semiconducteur, b) formation d'un îlot en un deuxième matériau semiconducteur dans chaque trou, c) formation sur chaque îlot d'au moins une 30 première électrode conductrice en contact électrique direct avec l'îlot, d) formation d'au moins une deuxième électrode conductrice par îlot en contact électrique direct avec l'îlot ou non, e) dépôt d'une couche isolante 5 électriquement en surface du substrat, par-dessus chaque îlot et chaque électrode conductrice, f) dépôt d'une couche conductrice au dessus de l'îlot, séparée de l'îlot et des électrodes conductrices par la couche isolante, et formant une 10 électrode de grille. La formation de la deuxième électrode peut avoir lieu simultanément à l'étape de formation de la première électrode. La deuxième électrode est alors de préférence en contact électrique direct avec l'îlot. 15 L'étape b) est avantageusement précédée d'une étape de dépôt d'une couche mince de silicium monocristallin, dite couche de soin. Les trous créés à l'étape a) induisant une topologie donnée, la couche de soin tapisse les trous et crée une nouvelle surface 20 ayant sensiblement une même topologie que celle crée à l'étape a). Cependant, une telle couche de soin peut avoir une épaisseur sur les flancs des trous créés à l'étape a) plus faible qu'en fond des trous, formant une atténuation de la topologie initiale des trous. 25 L'étape de formation des trous peut comprendre une gravure qui créé des défauts d'interface en surface du trou. La couche de soin masque alors ces défauts et permet d'obtenir une nouvelle surface sans défauts. Dans un procédé selon l'invention, l'étape 30 b) de formation des îlots peut comporter un dépôt d'une ou plusieurs monocouches de germanium formant un îlot de silicium-germanium dans chaque trou. Les îlots de silicium-germanium sont formés par concentration et agglomération des monocouches de germanium dans les trous. Simultanément, du silicium diffuse dans lesdits îlots de germanium en formation et cela permet de former un îlot en Si1_XGex dans chaque trou. De façon avantageuse, le dépôt de monocouches de germanium est suivi du dépôt d'une couche chapeau, avantageusement en silicium monocristallin, recouvrant les îlots de silicium-germanium. Il est possible de former une tranchée, entre au moins deux transistors voisins, de manière à isoler en partie les deux transistors voisins, la tranchée étant vide de matériau solide ou emplie d'un matériau isolant. De façon encore avantageuse, le substrat peut être une couche superficielle en matériau semiconducteur comportant la surface où sont creusés les trous, d'un substrat du type semiconducteur sur isolant, dit substrat SOI. Ladite couche superficielle est séparée dudit substrat SOI et collée à un substrat en polymère du type dit « substrat souple », préalablement aux étapes a) ou c) ou postérieurement à l'étape f). BRÈVE DESCRIPTION DES DESSINS L'invention sera mieux comprise, et d'autres détails, avantages et caractéristiques de celle-ci apparaîtront à la lecture de la description suivante faite à titre d'exemple non limitatif et en référence aux dessins annexés dans lesquels : la figure 1 illustre un dispositif selon l'invention à un seul transistor, la figure 2 illustre un dispositif selon l'invention avec au moins trois transistors séparés par des tranchées, les figures 3A à 3F schématisent un procédé selon l'invention de réalisation d'îlots, les figures 4A à 4D illustrent des détails de la formation d'un îlot selon l'invention, les figures 5A à 5C illustrent différentes formes d'îlots, vues en coupe, les figures 6A à 6D illustrent un procédé selon l'invention permettant de former un dispositif selon l'invention à partir d'un îlot, les figures 7A à 7C illustrent diverses étapes de formation d'un substrat flottant et son collage sur un substrat souple, les figures 8A et 8B illustrent la fabrication de transistors selon l'invention et leur 20 collage sur un substrat souple, les figures 9A à 9C illustrent le collage d'un substrat flottant à un substrat souple et la fabrication de transistors selon l'invention sur ledit substrat flottant collé. 25 Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur 30 les figures ne le sont pas nécessairement selon une 15 échelle uniforme, pour rendre les figures plus lisibles. Les figures illustratives des différents modes de réalisation du dispositif selon l'invention sont données à titre d'exemple et ne sont pas limitatives. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS L'invention concerne en premier lieu un transistor dans lequel une électrode de source et/ou une électrode de drain sont en contact direct avec une région en matériau semiconducteur formant un canal entre la source et le drain. Selon l'invention, ce montage a une résistance de contact suffisamment faible pour permettre un fonctionnement acceptable dudit transistor. En second lieu, l'invention traite d'un dispositif comportant un tel transistor. Dans la suite de la description, le transistor ne sera pas pris solitairement, mais il sera considéré qu'il est inclus dans un dispositif selon l'invention sauf quand il sera expressément discuté d'un transistor isolé. Enfin, il sera traité d'un procédé préférentiel permettant de produire le transistor selon l'invention. Lors d'un contact entre une électrode métallique et un matériau semiconducteur, il existe généralement une résistance d'accès très importante due à la barrière Schottky, par exemple valant plusieurs mégaohms. C'est pour cela que les transistors sont fabriqués de façon à comporter deux zones intermédiaires entre les électrodes de source et de drain et la région de canal, respectivement appelées « source » et « drain » et constituées de régions en matériau semiconducteur fortement dopé. L'invention propose de se passer de la source et du drain pour éviter les problèmes apparaissant dans la réalisation de zones dopées de faibles dimensions et ceux réduisant leur performances comme mentionné précédemment. Un dispositif selon l'invention est illustré en figure 1. Le dispositif selon l'invention est préparé sur un substrat 1, pouvant être de préférence une couche superficielle 1.1 d'un substrat 11 du type 15 « semiconducteur sur isolant » ou de préférence du type « silicium sur isolant »(SOI). Ledit substrat 1 a une surface principale 10 incluant au moins un transistor 20 la surface principale 10 est en un premier matériau semiconducteur, de préférence du silicium. Un 20 substrat de type SOI comporte une couche superficielle 1.1 composée du premier matériau semiconducteur, séparée par une couche en matériau isolant 1.2 d'un substrat principal 1.3 en matériau semiconducteur, donnant une tenue mécanique au substrat SOI. La couche 25 superficielle 1.1 a de préférence une faible épaisseur, par exemple inférieure à environ 100 nm ou à environ 50 nm ou inférieure à 20 nm ou proche de 1 nm. Plus l'épaisseur de la couche superficielle 1.1 est faible, plus le transistor 20 aura une résistance parallèle 30 importante. Cela signifie que le courant résiduel entre la source et le drain dans l'état bloqué du transistor 10 sera favorablement affaibli et qu'il y aura moins de courants de fuite entre deux transistors voisins. Le transistor 20 comporte un îlot 2 en un second type de matériau semiconducteur, une électrode de source 3 et une électrode de drain 4. L'îlot 2 est de préférence incrusté dans la surface principale 10 du substrat 1. L'îlot 2 est en contact électrique direct par un bord avec au moins l'électrode de source 3. De préférence, l'îlot 2 est de plus, en contact électrique direct avec l'électrode de drain 4. L'îlot 2 est de préférence du SiGe. Les électrodes 3 et 4 peuvent être métalliques et sont avantageusement en aluminium ou un autre métal ou en alliage métallique. Dans la suite de la description, il sera considéré, quand cela n'est pas précisé, que le substrat 1, c'est-à-dire la couche superficielle 1.1 du substrat de type SOI 11, est en silicium, que l'îlot 2 est en SiGe et que l'électrode de source 3 et l'électrode de drain 4 sont en aluminium. D'autres matériaux peuvent cependant être utilisés pour réaliser un transistor inclus dans un dispositif selon l'invention tel qu'il le sera décrit plus loin. L'îlot 2 et les deux électrodes 3, 4 précitées sont séparés d'une électrode de grille, dite grille 5, par une couche isolante 6, isolante électriquement, aussi appelée oxyde de grille. Dans la suite de la description quand il sera mentionné deux électrodes, cela désignera l'électrode de source 3 et l'électrode de drain 4 et ne désignera pas l'électrode de grille 5. Celle-ci sera mentionnée uniquement sous l'appellation « grille 5 ». La grille 5 s'étend en regard de tout point du substrat 1 présent entre l'électrode de source 3 et l'électrode de drain 4 et en particulier en regard de tout point de l'îlot 2 présent entre les deux électrodes 3, 4. Cette partie de l'îlot 2, comprise entre les deux électrodes 3, 4, forme une région de canal. Par esprit de simplification, il sera considéré dans la suite de la description que l'îlot 2 entier forme la région de canal. En fonctionnement, il est possible d'imposer une différence de potentiel entre la grille 5 et les électrodes 3 et 4. Il y a alors, dans la région de canal, un important gradient de tension, qui peut induire une accumulation de porteurs dans l'îlot 2 et ainsi former dans l'îlot 2 un canal conducteur entre l'électrode de source 3 et l'électrode de drain 4. Le canal du transistor 20 est formé dans l'îlot 2 et non dans le substrat 1. Il n'est donc pas nécessaire de rechercher un dopage particulier dans le substrat 1. Ainsi, le substrat 1, ou la couche superficielle 1.1 s'il est utilisé un substrat 11 du type SOI, peut être dénué de dopage. Une telle absence de dopage permet de simplifier la fabrication du substrat 1. De plus, aucun effet statistique dû au dopage du substrat 1 ne peut influencer les performances du transistor 20 lorsqu'on produit des transistors de dimensions réduites. L'îlot 2 est de préférence localisé dans un trou 7, défini dans la surface principale 10, qui a la fonction de contrôler sa position sur le substrat en favorisation la nucléation de l'îlot. L'îlot 2 formée par croissance épitaxiale est incrusté dans la surface du substrat et peut être partiellement ou entièrement contenu dans le trou. Ses dimensions et sa forme sont contrôlées par les paramètres de croissance et non par la taille du trou. L'îlot peut avoir une largeur L et une longueur, dans le trou 7, comprises entre environ 15 nm et environ 100 nm, de préférence entre 15 nm et 40 nm. Ces deux dimensions sont mesurées sensiblement parallèlement à la surface principale 10. Le trou 7 peut être circulaire. Alors, dans ce cas, l'îlot 2 est aussi circulaire en vue de dessus, et a un diamètre compris entre environ 15 nm et environ 100 nm, avantageusement compris entre 15 nm et 40 nm. Dans certains cas, le trou 7 peut être une tranchée. La tranchée est alors emplie d'îlots alignés, proches les uns des autres mais où la majorité n'est pas en contact direct avec les autres îlots. Le trou 7 a un fond situé à une profondeur P comprise entre environ 5 nm et environ 50 nm par rapport à la surface principale 10 du substrat 1. L'îlot 2 peut avoir une hauteur h inférieure, égale ou supérieure à la profondeur P du trou. Ainsi, selon le dessein de l'homme de l'art désirant appliquer l'invention à un transistor donné pour une application particulière, la hauteur h de l'îlot 2 peut varier entre environ 1 nm et environ 60 nm. L'îlot a un facteur de forme, c'est-à-dire un 30 rapport entre sa hauteur h et son diamètre de base, ou sa largeur de base L, compris entre 0,05 et 0,3. 25 Tel qu'annoncé plus haut, si le premier matériau semiconducteur est en silicium, l'îlot 2 est de préférence en silicium-germanium (Site) ou en un matériau de type SiXGe1_X appelé par la suite SiGe. En effet, le SiGe peut être formé par dessus un substrat en silicium au moyen d'une croissance par épitaxie suivant le réseau cristallin du silicium. Il est donc possible de former du SiGe monocristallin, au moins localement, sur un substrat en silicium. Cette propriété du SiGe est importante pour réaliser l'invention. Les deux électrodes 3, 4 sont chacune séparées de l'îlot 2 en SiGe par une barrière de potentiel induisant une résistance d'accès donnée. Dans l'invention, la barrière de potentiel entre l'îlot 2 et les électrodes 3, 4 est aisément franchie par des porteurs, électrons ou trous, par effet tunnel. Le transistor est alors soumis à une résistance d'accès relativement faible, typiquement de l'ordre de quelques 10 kiloohms, mais qui peut aller jusqu'à quelques kiloohms. Le deuxième matériau semiconducteur formant l'îlot 2 a une bande de valence dont le sommet a un niveau d'énergie donnée. Chacune des deux électrodes 3, 4 a un niveau de Fermi. On dira que le niveau de Fermi d'une des deux électrodes 3, 4 et le sommet de la bande de valence de l'îlot 2 sont alignés si le niveau de Fermi de ladite électrode et le niveau d'énergie du sommet de la bande de valence ont une différence négligeable. Ceci est vrai que le niveau de Fermi de l'électrode 3, 4 soit supérieur, inférieur ou égal au niveau d'énergie de la bande de valence. Si le sommet de la bande de valence de l'îlot 2 est aligné avec le niveau de Fermi d'une des deux électrodes 3, 4, il peut y avoir conduction par effet tunnel entre l'îlot 2 et ladite électrode 3, 4. De plus, lorsque le niveau de Fermi dans l'une des électrodes 3, 4 a une valeur inférieure au niveau d'énergie du sommet de la bande de valence de l'îlot 2, il peut aussi y avoir conduction par effet tunnel depuis ladite électrode 3, 4 vers l'îlot 2. Inversement, si le sommet de la bande de valence de l'îlot 2 a un niveau d'énergie inférieur au niveau de Fermi dans l'autre des deux électrodes 3, 4, il peut y avoir conduction par effet tunnel depuis l'îlot 2 vers l'autre des deux électrode 3, 4. Si le niveau d'énergie du sommet de la bande de valence de l'îlot 2 est compris entre les niveaux de Fermi des électrodes 3 et 4 ou est aligné avec l'un d'entre eux, il peut y avoir circulation de porteurs entre l'électrode ayant le plus haut niveau de Fermi et l'électrode ayant le plus bas niveau de Fermi, à travers l'îlot 2. Si les porteurs sont des électrons, ils se déplacent depuis le plus haut niveau de Fermi vers le plus bas. Si les porteurs sont des trous, ils se déplacent en sens inverse. Si les niveaux de Fermi dans les électrodes de source et de drain sont tous les deux supérieurs ou tous les deux inférieurs au niveau d'énergie de la bande de valence de l'îlot, il n'y a pas de circulation de porteurs possible. Les niveaux de Fermi des deux électrodes 3, 4 sont modifiables si on impose une tension de polarisation donnée entre lesdites électrodes. Alors, l'une d'entre elle aura son niveau de Fermi qui diminue tandis que l'autre augmentera son niveau de Fermi. En présence d'une tension de polarisation entre les électrodes 3, 4, il est ainsi possible de parvenir à ce que le sommet de la bande de valence de l'îlot 2 ait un niveau compris entre les niveaux de Fermi des deux électrodes. Cependant, dans de nombreuses situations, la différence de potentiel utilisée doit être très importante. Cependant, dans l'invention, on peut ajouter à cette modulation des niveaux de Fermi des deux électrodes 3, 4, une modulation du niveau d'énergie du sommet de la bande de valence de l'îlot 2, contrôlée de plus par le potentiel de la grille 5. Cela permet une modulation du courant par effet de la grille 5 même. En effet, en appliquant une tension entre la grille 5 et le substrat 1, on peut augmenter localement la densité de porteurs dans l'îlot 2, modifiant ainsi le niveau d'énergie du sommet de la bande de valence de l'îlot 2. Ainsi, en maîtrisant la quantité de porteurs dans l'îlot 2 et en imposant une différence de potentiel donnée entre les deux électrodes 3, 4, il est aisé de positionner le sommet de la bande de valence de l'îlot 2 à un niveau d'énergie compris entre les niveaux de Fermi des deux électrodes 3, 4. Il y a alors une conduction par effet tunnel possible entre les deux électrodes 3, 4. Inversement, lorsque l'îlot 2 est vidé de ses porteurs par la tension de la grille 5, le niveau d'énergie du sommet de la bande de valence de l'îlot 2 se trouve éloigné des niveaux de Fermi des deux électrodes 3 et 4. Aucun courant ne peut alors circuler à travers l'îlot 2, entre les deux électrodes 3, 4. Ainsi, un tel dispositif à trois bornes forme un nouveau type de transistor. Lorsque l'îlot 2 est en SiGe et les deux électrodes 3, 4 sont en aluminium, non seulement la barrière de potentiel est suffisamment étroite pour permettre un effet tunnel, mais il n'y a besoin que d'une faible polarisation entre les électrodes 3, 4 pour positionner le sommet de la bande de valence de l'îlot 2 entre les niveaux de Fermi des deux électrodes 3, 4 ou pour l'aligner avec le niveau de Fermi d'au moins une des deux électrode 3, 4. On a donc besoin d'une faible polarisation pour faire circuler des porteurs entre les deux électrodes 3, 4, à travers l'îlot 2. En variante, il est possible d'utiliser comme matériaux alternatifs le GaAs avec des îlots en InGaAs - ou un substrat de type GeOI (germanium sur isolant) avec des îlots en InAs ou InGaAS. Le principe serait alors le même que pour les exemples décrits ici, mais les porteurs sont transportés par la bande de conduction. Il n'y aura alors conduction par effet tunnel que si le bas de la bande de conduction des îlots en InAs ou en InGaAs est positionné entre le niveau de Fermi des électrodes 3, 4. En d'autres termes, de tels transistors seraient des transistors de type n alors que des îlots en SiGe sur un substrat en silicium sont utilisables pour des transistors de type P. L'îlot 2 peut avoir différentes formes, observables dans un plan sensiblement perpendiculaire à la surface principale 10, tel qu'il le sera décrit plus loin en lien avec le procédé. La résistance d'accès d'un transistor selon l'invention étant liée à une résistance « tunnel » suffisamment faible et non pas à une barrière de Schottky, il n'y a pas besoin de former des régions fortement dopées de type source et drain pour obtenir une résistance d'accès acceptable. Il n'est pas non plus nécessaire que la région de canal soit dopée. L'îlot 2 est de préférence non dopé. Ainsi, lors de la fabrication de l'îlot 2, il n'est pas nécessaire d'introduire un dopant, ni nécessaire d'utiliser des recuits pour faire diffuser ledit dopant. De plus, dans un dispositif composé de plusieurs transistors, il n'apparaît pas de variation statistique entre deux transistors liée à des variations locales de densité de dopant dans les régions de canal. Les électrodes 3, 4 sont de préférence en aluminium ou un autre métal ou alliage métallique tel que le cuivre, le titane, le tungstène, l'or, le platine_ La grille 5 peut être en tout matériau utilisé habituellement en microélectronique et en nanoélectronique pour former des électrodes de grille. En particulier, la grille 5 peut être en aluminium, en cuivre, en tungstène, en platine, en polysilicium_etc. Comme énoncé précédemment, la grille 5 s'étend au moins en regard de toute partie de l'îlot 2 comprise entre les deux électrodes 3, 4. Dans certains cas, la grille 5 peut se trouver superposée à une partie de l'électrode de source 3 et/ou de l'électrode de drain 4. La grille 5 est séparée en tout point des deux électrodes 3, 4 et de l'îlot 2 par la couche isolante 6. De cette manière, lorsqu'une tension de grille est imposée à la grille 5, il y a production d'un champ électrique en tout point de l'îlot 2, présent entre les deux électrodes 3, 4. Selon la polarité de la tension de grille, le champ électrique induit dans la région de l'îlot proche de l'interface entre la couche isolante 6 et l'îlot 2, soit une zone enrichie en porteurs, soit une zone appauvrie en porteurs entre les deux électrodes 3, 4. S'il est formé une zone enrichie en porteurs, celle-ci est assimilable à un canal conducteur, de faible résistance, entre les deux électrodes 3, 4. Il peut donc facilement y avoir une circulation de porteurs entre les deux électrodes. Le transistor 20 se trouve alors à l'état passant. Comme énoncé précédemment, la densité de porteurs influe aussi sur le niveau d'énergie du sommet de la bande de valence de l'îlot 2 et donc sur la conduction par effet tunnel entre les électrodes 3, 4 et l'îlot 2. Inversement, lorsqu'il est formé une zone appauvrie en porteurs entre les deux électrodes 3, 4, l'îlot 2 se comporte comme une résistance importante située entre les deux électrodes 3, 4. Il n'y a alors pas de conduction possible entre les deux électrodes 3, 4. Le transistor 20 est alors à l'état bloqué. Lorsqu'il n'y a pas de différence de potentiel imposée par la grille 5, l'îlot 2 est assimilable à une résistance de valeur élevée séparant les deux électrodes. Alors, en fonction d'une différence de potentiel entre l'électrode de source 3, et l'électrode de drain 4, un très faible courant peut circuler selon le mécanisme de conduction à effet tunnel précité par déplacement de porteurs entre chacune de ces deux électrodes et la région de canal. La couche isolante 6 est avantageusement une couche d'oxyde, par exemple d'oxyde de silicium, mais peut être en tout autre matériau utilisé en microélectronique comme oxyde de grille d'un transistor. La couche isolante 6 a une épaisseur et une permittivité telles qu'il n'y a pas de courant tunnel notable entre la grille 5 et l'un quelconque des éléments pris parmi l'électrode de source 3, l'électrode de drain 4 et la région de canal formée dans l'îlot 2 entre les deux électrodes précitées. De manière générale, si la couche isolante 6 est en oxyde de silicium SiO2, elle peut avoir une épaisseur comprise entre quelques nm et 15 nm, par exemple 8 nm ou 10 nm. De manière alternative, elle peut être en Hf O2 ou en Al2O3 ou en tout autre oxyde connu de la microélectronique. En particulier, l'utilisation d'un oxyde à constante diélectrique importante, par exemple supérieure à 5 ou à 10, tel que l'oxyde d'hafnium Hf O, offre un meilleur couplage capacitif entre la grille 5 et la région du canal formé dans l'îlot 2. Un tel oxyde peut être déposé par différentes techniques, de préférence par une technique connue sous le nom de dépôt par monocouches atomiques (« atomic layer deposition » en anglais : ALD), et il peut avoir une épaisseur comprise entre quelques nm et 15 nm, par exemple 6 nm. L'invention concerne aussi un dispositif comportant plusieurs transistors 20, 20' similaires à celui de la figure 1. Un mode particulier de réalisation d'un tel dispositif est partiellement représenté en coupe en figure 2. Sur cette figure sont représentés deux transistors 20, 20' voisins sur un substrat 1. Ledit substrat 1 est dans cet exemple une couche superficielle 1.1 d'un substrat 11 de type SOI ou du type semiconducteur sur isolant comportant une couche d'oxyde enterrée 1.2 présente sous la couche superficielle 1.1. Dans ce mode de réalisation, les deux transistors 20, 20' peuvent être séparés l'un de l'autre par une tranchée 21, creusée dans la couche superficielle 1.1. De façon avantageuse chaque transistor 20, 20' peut être entouré par une tranchée 21. La tranchée 21 peut traverser entièrement la couche superficielle 1.1 du substrat 11 de type SOI. De manière avantageuse, la tranchée 21 met à nu la couche d'oxyde enterrée 1.2. La tranchée 21 peut être vide de matière 30 solide ou peut être remplie d'un matériau isolant, par exemple de l'oxyde de silicium. Une telle tranchée 21 permet d'isoler électriquement un transistor 20 de tout transistor 20' voisin et réciproquement. Il est ainsi possible de limiter ou d'éliminer tout courant de fuite entre les différents transistors 20, 20'. S'il y a plus de deux transistors 20, 20', ils sont alors de préférence chacun séparés les uns des autres par au moins une tranchée 21. Dans certains cas, la tranchée 21 peut occuper un volume minimal, suffisant pour séparer les transistors 20, 20', mais sans occuper plus de volume que nécessaire. Dans d'autres cas, toute partie de la couche superficielle 1.1 qui ne comporte ni îlot 2, ni électrode de source 3, ni électrode de drain 4, est ôtée et forme la tranchée 21. Toute situation intermédiaire entre les deux cas précités est possible. L'invention concerne aussi un procédé pour fabriquer un transistor selon l'invention ou un dispositif comportant un ou plusieurs transistors selon l'invention. Un tel procédé est accompli en deux parties . En premier lieu, il est nécessaire de fabriquer des îlots dont on se servira pour former des régions de canal pour les transistors. Ensuite on fabrique le ou les transistors à partir des dits îlots. Un procédé de fabrication d'îlots de SiGe est décrit en figures 3A à 3F. Il est choisi un substrat 11 de type SOI, comportant une couche superficielle 1.1 présente au dessus d'une couche d'oxyde enterrée 1.2. La couche superficielle 1.1 a une épaisseur choisie en fonction d'une application voulue pour les futurs transistors. Sur ladite couche superficielle 1.1 on dépose une couche de résine 8 (figure 3A). Ensuite, par lithographie, des espaces 9 sont libérés dans la résine 8 de façon à localement mettre à jour la couche superficielle 1.1 (figure 3B). Lesdits espaces 9 sont formés en tout point où l'on désire produire un îlot, servant à former la région de canal d'un transistor selon l'invention. La lithographie utilisée peut être une photolithographie standard utilisée en microélectronique, par exemple une photolithographie spécifique à la formation de structures nanométriques ou une lithographie par faisceau d'électrons connue sous le nom de lithographie « e-beam » en anglais. Alternativement, ce peut être une lithographie par nano-impression, connue sous le nom de « nano-imprint » en anglais. Ensuite, par gravure ionique réactive, ou tout autre type de gravure acceptable, la couche superficielle 1.1 est gravée au niveau des espaces 9 (figure 3C). Ainsi, tel qu'illustré en figure 3D, après retrait de la résine, des trous 7 sont présents dans la couche superficielle 1.1. Tel que mentionné précédemment dans la description du transistor, lesdits trous ont une profondeur comprise entre environ 5 nm et environ 50 nm et un diamètre, ou au moins une largeur L et/ou une longueur, compris entre environ 15 nm et environ 100 nm, de préférence compris entre environ 15 nm et environ 40 nm. Les trous 7 peuvent être positionnés de façon régulière et homogène à la surface du substrat 1 formé par la couche superficielle 1.1. Ils peuvent être circulaires ou polygonaux. De façon alternative ils peuvent former des tranchées, chacune s'étendant là où sont prévus plusieurs transistors. Dans ce cas, il pourra être formé plusieurs transistors sur un même ensemble de SiGe. Ensuite, le substrat 1 comportant les trous 7 est soumis à un faisceau d'atomes de germanium 32 (figure 3E) dans des conditions permettant une épitaxie par jet moléculaire de monocouches de germanium. Il est alors formé des îlots 2 de SiGe par un mécanisme connu sous le nom de mécanisme de Stranski-Krastanov, à une température comprise entre environ 250°C et 800°C (figure 3F). Alternativement, le dépôt d'atomes de germanium peut se faire par dépôt chimique en phase vapeur ou dépôt chimique en phase vapeur assisté par plasma (en anglais : chemical vapor deposition : CVD ou plasma enhanced chemical vapor desposition : PE-CVD). Le germanium, conduit par une variation de tension de surface au niveau des trous 7, pour minimiser son énergie, se déposera de façon préférentielle dans les trous 7. Les monocouches de germanium s'agglomèrent dans les trous 7 et cela entraîne une croissance d'îlots de germanium 2'. Du silicium provenant de la couche superficielle 1.1 diffuse dans les îlots de germanium 2' durant leur formation et il en résulte une génération d'îlots 2 de SiGe. Cette diffusion a lieu au cours de la croissance des îlots de germanium 2'. De préférence, tel qu'on l'a illustré en figures 4A à 4C, il est déposé une couche de soin 41 en silicium monocristallin après formation des trous 7 et avant formation des îlots de germanium 2', c'est à dire avant formation des îlots 2 en Sil_ XGex. La figure 4A représente en coupe une structure telle que celle présentée en figure 3B. On y observe un substrat 11 de type SOI, comportant une couche superficielle 1.1 et une couche d'oxyde enterrée 1.2. La couche superficielle 1.1 a une surface principale 10 qui est interrompue par au moins un trou 7. Dans une étape suivante, une couche de soin 41 composée du premier matériau semiconducteur, c'est à dire le matériau de la couche superficielle 1.1 du substrat 11 de type SOI, ici du silicium, est déposée sur la surface principale 10 et dans le trou 7 (figure 4B). Cette couche de soin 41 tapisse le fond, et les parois des trous initiaux. Elle à une épaisseur e pouvant être comprise entre quelques nanomètres, une ou deux monocouches atomiques, et plusieurs centaines de nanomètres en fond des trous initiaux. La gravure ionique réactive utilisée pour former les trous 7, ci-après nommés trous initiaux, produit généralement des défauts en tout point gravé, ici en fond des trous initiaux 7. La couche de soin 41 est utilisée pour faire disparaître ces défauts. La couche de soin 41 tapissant les trous initiaux 7, on comprend que s'il est créé une nouvelle surface 42 au dessus de la surface principale 10. Il est de plus réalisé un nouveau trou 47, dit trou tapissé, comportant une nouvelle surface de fond de trou 43. Le trou tapissé 47 et la nouvelle surface de fond de trou 43 ne reproduisent pas les défauts présents au fond du trou initial 7. De préférence, la couche de soin 41 est déposée de manière anisotrope. Elle a alors une topologie qui reproduit approximativement une topologie de surface du substrat 1 et du trou initial 7. L'épaisseur e de la couche de soin 41 est sensiblement identique au dessus de la surface principale 10 et dans le trou initial 7, c'est-à-dire entre le fond du trou initial 7 et la nouvelle surface du fond de trou 43. Par contre, la couche de soin 41 a une épaisseur faible sur les flancs du trou initial 7 proportionnellement à l'épaisseur e de la couche de soin 41 au dessus de la surface principale 10 ou du fond du trou initial 7. De cette façon, le trou tapissé 47 reproduit sensiblement la topologie et l'aspect de forme du trou initial 7. La couche de soin 41 est déposée de préférence à faible température, par exemple à une température comprise entre environ 300°C et environ 700°C. L'homme du métier sait former une couche de silicium sur un substrat en silicium de façon sensiblement anisotrope. Du silicium est déposé sur toutes les surfaces, mais plus le dépôt sera effectué à basse température, plus la morphologie du trou tapissé 47 sera proche de celle du trou initial 7. Inversement, plus la température sera haute, et plus il sera déposé de matériau en fond du trou initial 7, conduisant à un adoucissement de la topologie du trou. L'îlot 2 en second matériau est ensuite déposé dans le trou tapissé 47 (figure 4C). Dans la suite de la description, la dénomination « trou 7 » sera indifféremment relative aux trous initiaux 7 ou aux trous tapissés 47 sauf lorsqu'ils seront mentionnés explicitement en tant que trous initiaux 7 ou trou tapissé 47. Un exemple de formation d'îlots en SiGe est décrit dans le document « Morphological evolution and lateral ordering of uniform SiGe/Si(001) islands » écrit par M Stoffel et al. et publié dans la revue Microelectronics Journal, n° 37 (2006) pages 1528 à 1531, en 2006. En particulier, le paragraphe 2, « experimental procedure » présente en détail un procédé de fabrication d'îlots de SiGe. Dans cet exemple, il est établi une couche de soin en silicium, par dépôt de silicium entre 480°C et 700°C ou entre 370°C et 500°C. Puis des monocouches de germanium sont déposées par épitaxie par jet moléculaire à des températures comprises entre environ 620°C et 750°C. Il est ensuite procédé à un refroidissement, par exemple au rythme de 1°C/s. La couche de soin utilisée dans le procédé décrit dans ce document est déposée de façon sensiblement isotrope. De façon générale, le dépôt des monocouches de germanium se fait à des températures comprises entre environ 250°C et 800°C et à une pression proche de l'ultra-vide pour un dépôt par épitaxie par jet moléculaire ou de quelques hectopascals pour un dépôt chimique en phase vapeur. La croissance de la couche de soin 41 en silicium peut être précédée d'une étape d'élimination d'oxyde natif pouvant être formé lors, ou entre, certaines des étapes précédentes. Cette étape peut comprendre un nettoyage de type RCA (connu en anglais sous le terme « RCA clean ») en trois étapes, comportant une oxydation en milieu basique, une oxydation en milieu acide et une désoxydation. Alternativement, cette étape peut comprendre un nettoyage dans un bain d'acide fluorhydrique (HF), et/ou une désorption d'hydrogène. Un exemple de procédé permettant de former des îlots de SiGe sur un substrat en silicium et d'aligner un drain et une source avec ces îlots, de façon à former un transistor, est décrit dans le brevet US 6 872 625. Dans ce document, les îlots de SiGe sont formés à l'aplomb de dépressions présentes dans le substrat en silicium. Dans le cadre de l'invention, les îlots 2 n'ont pas besoin d'être dopés pour obtenir des transistors fonctionnels. Cependant l'homme du métier peut désirer doper les îlots 2 de SiGe sans pour autant contrevenir à l'invention. Afin d'empêcher l'oxydation de la surface de l'îlot de SiGe suite à l'exposition à l'air, il est préférable de former une couche chapeau 48 de silicium sur le substrat 1 après formation de l'îlot 2 germanium. Ce peut être obtenu par exemple par épitaxie par jet moléculaire. La couche chapeau 48 a avantageusement une épaisseur de quelques nanomètres, par exemple entre 1 nm et 50 nm, de préférence entre 2 et 5 nm. L'îlot 2 de SiGe est alors enveloppé de silicium. Pour fabriquer la couche chapeau 48, il peut être utilise un dépôt à une température comprise entre 2 environ 50°C et 600°C selon la planéité attendue pour ladite couche chapeau. Comme le présentent les deux documents précités, les îlots 2 peuvent avoir des formes différentes en fonction des conditions de dépôt des monocouches. L'îlot de germanium devenant du Si1_XGex par diffusion, sa forme est plus précisément reliée au ratio de germanium et de silicium dans l'îlot 2 ou, dit autrement, par sa teneur en germanium. Il est de plus estimé que la forme du trou 7 influence aussi la forme de l'îlot 2. Différentes formes d'îlots 2 sont illustrées en figures 5A à 5C. Il y est représenté une forme en pyramide (figure 5A), en dôme ou pseudo dôme (figure 5B). La forme dite en grange, connue sous le nom de « barn » en anglais, est grossièrement semblable au schéma de la figure 5B, tandis que la forme dite « en hutte » (« hut cluster » en anglais) est représentée en figure 5C. Il est de plus envisageable de former des îlots 2 en forme de « super-dômes ». L'obtention de l'une ou l'autre des formes des îlots 2 est aisément contrôlable par l'homme du métier après quelques tests. Les différentes formes possibles pour les îlots 2, étant reliées à la composition en germanium, ont une influence sur différentes propriétés des îlots 2. Cependant, l'invention peut être réalisée à partir de tout type d'îlots 2. Suite à la formation des îlots 2, il est formé un ou plusieurs transistors ayant chacun une région de canal formée par un des îlots 2. Un tel procédé est présenté succinctement en figures 6A à 6D pour un unique transistor sur un unique îlot 2. Le substrat 1 comporte un îlot 2 en SiGe dans un trou 7 (figure 6A). Par-dessus l'îlot 2 sont formées deux électrodes 3 et 4, soit une électrode de source 3 et une électrode de drain 4. Les deux électrode 3, 4 sont chacune en contact électrique direct avec l'îlot 2 et ne sont pas en contact électrique entre elles. Elles peuvent être dans tout matériau conducteur utilisé en microélectronique, tel que mentionné plus haut dans la description du transistor. Avantageusement les électrodes 3, 4 sont en aluminium. Dans la suite de la description, et par souci de simplicité, il sera considéré que les deux électrodes 3, 4 sont en aluminium bien que l'invention concerne d'autres types de matériaux conducteurs. Dans l'exemple de la figure 6A, les électrodes 3, 4 s'étendent sur la surface principale 10 du substrat 1 et sur au moins une partie des flancs du trou 7 et atteignent une partie de l'îlot 2. Cependant, les électrodes 3, 4 peuvent être séparées de la surface principale 10 du substrat 1 par une couche isolante non représentée tant que ladite couche isolante ne sépare pas électriquement les électrodes 3, 4 de l'îlot. Les deux électrodes 3, 4 peuvent être produites par dépôt d'aluminium à travers un masque en résine obtenu par lithographie. Alternativement, elles peuvent être fabriquées au moyen d'un dépôt d'une couche d'aluminium en surface du substrat suivi d'une gravure de l'aluminium en tout point où l'on ne désire pas des électrodes. Les deux électrodes 3, 4 sont chacune au moins partiellement en contact électrique avec l'îlot 2 ; elles peuvent donc avoir des parties qui ne sont pas directement situées au dessus de l'îlot 2. Une des deux électrodes 3, 4 peut être située en périphérie de l'îlot 2. Cependant, alternativement, au moins une des deux électrodes 3, 4 peut recouvrir une portion importante de l'îlot 2. Dans tous les cas, une distance L entre les deux électrodes 3, 4 définira une longueur de grille du transistor. De préférence, avant de déposer le matériau conducteur destiné à la formation des deux électrodes 3, 4, le substrat 1, ainsi que l'îlot 2, sont soumis à un nettoyage HF. C'est-à-dire que le substrat 1 est trempé dans une solution d'acide fluorhydrique de façon à éliminer tout oxyde résiduel surfacique pouvant être présent à la surface de l'îlot 2 et du substrat 1. Ensuite il est déposé une couche isolante 6 par-dessus l'ensemble du substrat 1 (figure 6B). On comprend donc que la couche isolante 6 est déposée par-dessus les deux électrodes 3, 4, par-dessus toute surface de l'îlot 2 non recouverte par les deux électrodes 3, 4 et sur la surface principale 10 du substrat 1. Cette couche isolante 6 est utilisée pour former un oxyde de grille pour le transistor. Elle est de préférence en oxyde de silicium ou de hafnium, mais peut être en tout oxyde utilisé en microélectronique comme oxyde de grille. De préférence, on choisira des oxydes que l'on peut aisément déposer par dépôt par monocouches atomiques (ALD). Par exemple, il est possible d'utiliser des oxydes à base d'aluminium ou de zircone. Il est ensuite déposé une deuxième couche de matériau conducteur de façon à créer une grille 5 au dessus de l'îlot 2, entre les deux électrodes 3, 4 (figure 6C). La grille 5 peut être en n'importe lequel des matériaux conducteurs utilisés habituellement en microélectronique. Ce peut être en particulier du tungstène, de l'aluminium ou du polysilicium. De la même façon que pour réaliser les deux électrodes 3, 4, la grille 5 peut être formée soit par dépôt de matériau conducteur à travers un masque, soit par la formation d'une couche de matériau conducteur suivie d'une gravure de ladite couche là où ne désire pas former de grille. Il est veillé à ce que tout point de l'îlot 2 situé entre les deux électrodes 3, 4 soit recouvert par la grille 5, séparée de celle-ci par la couche isolante 6. Il sera de plus veillé à ce que la grille 5 soit en tout point séparée des deux électrodes 3, 4 par la couche isolante 6. Un transistor 20 est alors formé. La couche isolante 6 peut être ensuite éliminée en tout point du substrat 1 hormis là où la couche isolante 6 recouvre directement l'îlot 2 et là où la couche isolante 6 est directement recouverte par la grille 5. Par exemple, la couche isolante 6 peut être présente uniquement à l'aplomb de l'îlot 2, le recouvrant directement, ou la couche isolante 6 peut aussi recouvrir complètement les électrodes 3, 4 et être à l'aplomb de tout point de l'îlot 2. Toute variation entre ces deux cas est aussi possible Ensuite, tel qu'il est illustré dans la figure 6D, l'électrode de source 3, l'électrode de drain 4 et la grille 5 sont reliées par des connexions électriques 61 à un circuit électronique non représenté qui peut comprendre d'autres transistors. Dans un mode de réalisation particulier représenté en figure 2, deux transistors 20 voisins peuvent être séparés par des tranchés 21. Les tranchées peuvent être obtenues par création d'un masque par lithographie, ledit masque étant ouvert au niveau de toute partie de la couche superficielle 1.1 à éliminer. Le masque protège au moins les transistors lors de la gravure, avec éventuellement une marge de sécurité. Cette étape peut être effectuée après formation de la grille ou directement après formation des électrodes 3, 4. L'invention permet donc de produire des transistors, isolés ou inclus dans un dispositif. Ces transistors ont l'avantage de ne nécessiter aucune étape de dopage lors de leur fabrication. De plus ces transistors ne nécessitent pas d'atomes de dopant pour fonctionner. Ainsi, les problèmes qui apparaissent dans les transistors de faibles dimensions connus de l'état de la technique ont une influence fortement réduite, voire nulle dans les transistors selon l'invention. Un substrat 11 de type semiconducteur sur isolant (SOI) comprend une couche supérieure en matériau semiconducteur 1.1, fixée à une couche inférieure 1.3, d'épaisseur plus importante, par une couche d'oxyde 1.2 (figure 7A). Si l'on possède un tel substrat 11 ayant une couche supérieure 1.1 en matériau semiconducteur de grande qualité, il est possible d'obtenir un substrat flottant 74 à partir de la couche supérieure 1.1 (figure 7B). Il est en effet aisé de libérer la couche supérieure 1.1 de la couche inférieure 1.3 en attaquant chimiquement la couche d'oxyde les reliant l'une à l'autre, par exemple en utilisant une solution d'acide fluorhydrique, HF. Si le substrat flottant 74 obtenu est très fin, il est possible de le transposer sur un substrat souple 75 (figure 7C) au moyen d'une couche de colle 76. Un substrat souple peut être un substrat en polymère. Par substrat souple on défini, dans le monde de la microélectronique avancée, un substrat qui si l'on le pose sur un support non plan peut épouser grossièrement une topologie du dit support. C'est un substrat qui n'est ni globalement cristallin, ni un oxyde ou un nitrure. En général c'est un substrat à base de polymère. Dans la suite, on considèrera qu'un substrat souple désigne un substrat en polymère sans pour autant se limiter à ce cas. Le procédé selon l'invention permet de fabriquer des transistors 20, 20' sur des couches semi-conductrices très fines (figure 8A). En particulier il est possible d'utiliser des substrats 11 du type SOI dont la couche supérieure 1.1 a une épaisseur d'environ 10 nm, 5 nm ou même 2 nm. En effet, selon l'invention il y a uniquement besoin de former des trous dans le substrat, par exemple d'une profondeur d'environ 1 nm ou 2 nm et de déposer une couche de soin de quelques nanomètres d'épaisseur. Ensuite les îlots 2 sont formés de façon localisée dans les trous et il n'y a nul besoin de créer une source ou un drain de plusieurs nanomètres de profondeur. Le procédé selon l'invention ouvre ainsi deux possibilités. La première possibilité est de fabriquer les transistors 20, 20' selon l'invention sur le substrat 11 de type SOI (figure 8A), préalablement au transfert de la couche supérieure 1.1 sur un substrat souple 75 (figure 8B). On peut donc utiliser initialement des substrats 11 de type semiconducteur sur isolant comportant une couche superficielle 1.1 en semiconducteur très fine que l'on détache du substrat 11 de type SOI après formation des transistors 20, 20' et d'un réseau d'interconnexions au dessus des transistors. On obtient alors un substrat flottant 74 très fin comportant des transistors. La faible épaisseur du substrat flottant 74 le conduit à épouser aisément une forme du substrat souple 75 et des déformations éventuelles du dit substrat souple 75 et permet de le coller aisément. La deuxième possibilité est de fabriquer les transistors selon l'invention postérieurement au transfert de la couche supérieure sur ledit substrat souple. Pour coller un substrat flottant 74 à un substrat souple 75, il est généralement utilisé une colle 76 à base de polymères (figure 9A). Un tel matériau se dégrade facilement à haute température, séparant le substrat flottant 74 du substrat souple 75. Il n'est donc généralement pas possible de procéder à des étapes de fabrication ayant une température supérieure à une température critique propre au matériau de la colle 76. Les recuits utilisés pour produire des transistors en technologie silicium selon l'état de la technique ont des températures incompatibles avec lesdites colles 76. Cependant, un procédé selon l'invention n'utilise que des étapes à une température inférieure à environ 180°C. En effet, comme il n'y a pas besoin de procéder à une implantation de dopants ni à un recuit 10 de diffusion desdits dopants, les étapes ayant un budget thermique important ne sont pas nécessaires pour fabriquer des transistors selon l'invention. Ainsi, ni la colle 76, ni le substrat souple 75 ne risquent de se détériorer lors de la fabrication des transistors. 15 On utilisera avantageusement un procédé selon l'invention (figures 6A à 6D) pour réaliser des transistors 20, 20' en technologie silicium, sur des îlots 2 présents au dessus d'un substrat souple 75 sans détériorer celui-ci (figure 9B). La formation des îlots 2 aura été faite de préférence avant la libération de la couche supérieure 1.1 du substrat 11 de type SOI illustré en figure 7B. On obtient alors un substrat flottant 74 comportant des îlots 2 selon l'invention (figure 9 C). A partir des îlots 2, on fabriquera des transistors 20, 20' selon l'invention sur un substrat flottant 74 collé à un substrat souple 75. Ensuite il est possible de fabriquer un réseau d'interconnections au dessus des transistors 20, 30 20' de façon à former un circuit électronique fonctionnel sur le substrat souple 75. 20 25 Des interconnexions peuvent être obtenues par dépôt par monocouche atomique ou par tout autre type de procédé compatible n'imposant pas de température supérieure à la température de décollage.5 REVENDICATIONS1. Dispositif à au moins un transistor sur un substrat (1) en un premier matériau semiconducteur, chaque transistor (20, 20') comportant une électrode de grille (5), dite grille, deux électrodes conductrices (3, 4), un îlot (2) en second matériau semiconducteur, incrusté dans le substrat (1), définissant une région apte à former un canal, dite région de canal, et une couche isolante (6) séparant la grille (5) des deux électrodes (3, 4) et de la région de canal, caractérisé en ce que la région de canal est à l'intérieur de l'îlot (2) et est en contact électrique direct avec au moins une des deux électrodes conductrices (3, 4). 2. Dispositif selon la revendication 1, dans lequel la région de canal est en contact électrique direct d'un coté avec une des deux électrodes conductrices, dite électrode de source (3) et, d'un autre coté, est en contact électrique direct avec l'autre des deux électrodes conductrices, dite électrode de drain (4), les deux électrodes conductrices (3, 4) étant séparées l'une de l'autre par la grille (5). 3. Dispositif selon l'une des revendications 1 ou 2 dans lequel les électrodes conductrices (3, 4) sont en métal, du type aluminium ou platine.304. Dispositif selon l'une des revendications 1 à 3 dans lequel le premier matériau semiconducteur est du silicium et le deuxième matériau semiconducteur est du Si1_XGex, x étant compris entre 0 et 1. 5. Dispositif selon l'une des revendications 1 à 4, dans lequel l'îlot (2) a une hauteur (h) mesurée selon une direction perpendiculaire à une surface principale du substrat (1), comprise entre 1 nm et 60 nm. 6. Dispositif selon l'une des revendications 1 à 5 dans lequel l'îlot a une largeur (L), mesurée dans un plan parallèle à une surface principale du substrat (1), comprise entre 10 nm et 400 nm. 7. Dispositif selon l'une des revendications 1 à 6 dans lequel le substrat (1) est de type semiconducteur sur isolant (SOI). 8. Dispositif selon l'une des revendications 1 à 7 comportant plusieurs transistors (20, 20'), dans lequel une tranchée (21) présente dans le substrat (1) isole électriquement au moins deux transistors. 9. Dispositif selon l'une des revendications 1 à 8, dans lequel le substrat (1) est une couche supérieure (1.1) en matériau semiconducteurd'épaisseur inférieure ou égale à environ 10nm, présente sur un substrat souple (75). 10. Procédé de fabrication d'un dispositif 5 à au moins un transistor comportant les étapes successives suivantes . a) formation d'un ou plusieurs trous (7) ayant une profondeur et une largeur (L) données creusées dans la surface d'un substrat (1) en un 10 premier matériau semiconducteur, b) formation d'un îlot (2) en un deuxième matériau semiconducteur dans chaque trou (7), c) formation sur chaque îlot (2) d'au moins une première électrode conductrice (3) en contact 15 électrique direct avec l'îlot (2), d) formation d'au moins une deuxième électrode conductrice (4) par îlot (2) en contact électrique direct avec l'îlot (2) ou non, e) dépôt d'une couche isolante 20 électriquement (6) en surface du substrat (1), par- dessus chaque îlot (2) et chaque électrode conductrice (3, 4), f) dépôt d'une couche conductrice (5) au dessus de l'îlot, séparée de l'îlot (2) et des 25 électrodes conductrices (3, 4) par la couche isolante (6), et formant une électrode de grille. 11. Procédé selon la revendication 10, dans lequel la deuxième électrode (4) est en contact 30 électrique direct avec l'îlot (2). 12. Procédé selon l'une des revendications 10 ou 11 dans lequel l'étape b) est précédée d'une étape de dépôt anisotrope d'une couche de silicium monocristallin, dite couche de soin (41), les trous créés à l'étape a) induisant une topologie donnée couche de soin tapisse les trous (7) et crée une nouvelle surface (42) ayant sensiblement une même topologie que celle crée à l'étape a) et comprenant des trous tapissés (47). 13. Procédé selon l'une des revendications 10 à 12, dans lequel l'étape b) comporte un dépôt de monocouches de germanium dans les trous (7), formant un îlot de germanium (2') dans chaque trou (7), et une diffusion simultanée de silicium dans ledit îlot de germanium (2». 14. Procédé selon la revendication 13, dans lequel l'étape b) est suivie du dépôt d'une couche chapeau (48) en silicium monocristallin recouvrant au moins l'îlot de germanium (2'). 15. Procédé selon l'une des revendications 10 à 14, dans lequel il est formé une tranchée (21), entre au moins deux transistors voisins (20, 20'), de manière à isoler en partie les deux transistors voisins, la tranchée (21) étant vide de matériau solide ou emplie d'un matériau isolant. 16. Procédé selon l'une des revendications 10 à 15 dans lequel le substrat (1) est une couche superficielle (1.1, 74) comportant la surface principale (10) où sont creusés les trous (7), d'unsubstrat (11) de type semiconducteur sur isolant, dit substrat SOI, ladite couche superficielle (1.1) étant séparée dudit substrat (11) de type SOI et collée à un substrat en polymère (75) du type dit « substrat souple », préalablement aux étapes a) ou c) ou postérieurement à la formation des transistors (20, 20».10