FR 2959580 A1 20111104 FR 1053424 A 20100503 B10166 - 09-RO-510 1 CIRCUIT ET PROCÉDÉ DE DÉTECTION D'UNE ATTAQUE PAR INJECTION DE FAUTES Domaine de l'invention La présente invention concerne le domaine des circuits électroniques et des microcircuits embarqués dans des dispositifs électroniques. Plus particulièrement, la présente invention concerne un circuit électronique et un procédé de détection d'une attaque par injection de fautes réalisée sur ce circuit. Exposé de l'art antérieur Les circuits électroniques embarqués, et notamment les circuits à microcontrôleur, par exemple les cartes à puce, sont souvent victimes d'attaques de la part de personnes malintentionnées. Parmi tous les types d'attaques connus, il existe des attaques non invasives, qui ne détruisent pas la carte à puce, et parmi ces attaques des attaques par injection de fautes ("fautt attack"). Ces attaques consistent à réaliser des interruptions de l'alimentation, généralement une suite d'interruptions brèves de l'alimentation du circuit électronique. Ces interruptions sont réalisées à des instants précis de fonctionnement du circuit, et permettent de mettre le circuit en faute, par exemple pour éviter des étapes de test. B10166 - 09-RO-510 2 En étudiant les signaux sur le circuit électronique en réponse à de telles attaques, les personnes malintentionnées peuvent arriver à reconstituer le programme contenu dans le circuit électronique, et par exemple dans le cas de cartes à puce, à obtenir des données secrètes stockées dans la carte telles que des données cryptographiques ou encore le code PIN de la carte. Actuellement, aucun dispositif ne permet de détecter des attaques par injection de fautes consistant à réaliser des interruptions brèves successives de l'alimentation du circuit. Pourtant, la détection de telles attaques pourrait être couplée à un dispositif d'alerte ou de blocage du circuit de façon qu'une personne malintentionnée ne puisse plus utiliser le circuit sur laquelle des attaques ont été réalisées. Il existe donc un besoin d'un circuit et d'un procédé de détection, sur un circuit électronique embarqué tel qu'une carte à puce, d'attaques consistant à réaliser plusieurs interruptions successives brèves de l'alimentation du circuit. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un circuit électronique comprenant des éléments de détection d'une attaque par injection de fautes réalisée sur le circuit. Plus particulièrement, un objet d'un mode de réalisation de la présente invention est de prévoir un circuit électronique comprenant des éléments de détection d'une suite d'interruptions brèves de l'alimentation du circuit. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé de détection d'une attaque par injection de fautes réalisée sur un circuit électronique susceptible d'être couplé à un procédé d'alerte ou de blocage du circuit. Un autre objet d'un mode de réalisation de la présente invention est de prévoir une cellule mémoire élémentaire B10166 - 09-RO-510 3 statique quasi non-volatile, c'est-à-dire insensible à des interruptions brèves de son alimentation. Ainsi, un mode de réalisation de la présente invention prévoit un dispositif de détection d'une attaque par injection de fautes, comprenant : un circuit de détection d'une interruption d'une alimentation ; un circuit de comparaison de la durée de l'interruption à un premier seuil ; et un compteur du nombre d'interruptions successives de l'alimentation dont la durée n'excède pas le premier seuil. Selon un mode de réalisation de la présente invention, le compteur est remis à zéro automatiquement lorsque la durée d'une interruption de l'alimentation excède le premier seuil. Selon un mode de réalisation de la présente invention, le dispositif comprend en outre un dispositif d'alerte lorsque le compteur atteint un deuxième seuil. Selon un mode de réalisation de la présente invention, le circuit de détection d'une interruption de l'alimentation comprend, entre deux bornes d'application d'une tension d'alimentation, un transistor MOS dont la source, le drain et le substrat sont connectés, la grille du transistor MOS étant connectée à une première électrode d'un condensateur. Selon un mode de réalisation de la présente invention, le circuit de comparaison de la durée de l'interruption à un premier seuil comprend un circuit de comparaison de la tension aux bornes du condensateur à un troisième seuil. Selon un mode de réalisation de la présente invention, le transistor MOS dont la source, le drain et le substrat sont connectés comprend une portion formant oxyde de grille dont l'épaisseur est inférieure à 3 nm. Selon un mode de réalisation de la présente invention, le compteur du nombre d'interruptions successives comprend un ensemble de points mémoire dont l'état est remis à zéro lorsque la durée d'une interruption excède le premier seuil. Selon un mode de réalisation de la présente invention, 35 chaque point mémoire comprend : entre une première et une B10166 - 09-RO-510 4 seconde bornes d'application d'une tension d'alimentation, une première branche comprenant une association série d'un premier, d'un deuxième et d'un troisième transistor MOS, les grilles des deuxième et troisième transistors MOS étant connectées, et une seconde branche comprenant une association série d'un quatrième, d'un cinquième et d'un sixième transistor MOS, les grilles des cinquième et sixième transistors MOS étant connectées ; un premier condensateur connecté entre la grille du premier transistor MOS et la seconde borne, et un second condensateur connecté entre la grille du quatrième transistor MOS et la seconde borne ; et un septième transistor MOS dont la source, le drain et le substrat sont connectés à la grille du deuxième transistor MOS et dont la grille est connectée à la grille du premier transistor MOS, et un huitième transistor MOS dont la source, le drain et le substrat sont connectés à la grille du cinquième transistor MOS et dont la grille est connectée à la grille du quatrième transistor MOS. Selon un mode de réalisation de la présente invention, le septième transistor MOS et le huitième transistor MOS comprennent une portion formant oxyde de grille dont l'épaisseur est inférieure à l'épaisseur des portions formant oxyde de grille des premier, deuxième, troisième, quatrième, cinquième et sixième transistors MOS. Un mode de réalisation de la présente invention 25 prévoit en outre une carte à microcircuit comprenant un dispositif tel que décrit ci-dessus. Un mode de réalisation de la présente invention prévoit en outre un procédé de détection d'une attaque par injection de fautes d'un circuit électronique, comprenant les 30 étapes suivantes : détecter une interruption de l'alimentation du circuit ; comparer la durée de l'interruption à un premier seuil ; incrémenter un compteur si la durée de l'interruption est inférieure au premier seuil et remettre à zéro le compteur si la durée de l'interruption est supérieure au premier seuil ; B10166 - 09-RO-510 et comparer la valeur stockée dans le compteur à un deuxième seuil. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape finale consistant à 5 produire une alerte si la valeur stockée dans le compteur est supérieure au deuxième seuil. Un mode de réalisation de la présente invention prévoit en outre une cellule mémoire statique volatile insensible à une interruption brève de son alimentation, comprenant : entre une première et une seconde bornes d'application d'une tension d'alimentation, une première branche comprenant une association série d'un premier, d'un deuxième et d'un troisième transistor MOS, les grilles des deuxième et troisième transistors MOS étant connectées, et une seconde branche comprenant une association série d'un quatrième, d'un cinquième et d'un sixième transistor MOS, les grilles des cinquième et sixième transistors MOS étant connectées ; un premier condensateur connecté entre la grille du premier transistor MOS et la seconde borne, et un second condensateur connecté entre la grille du quatrième transistor MOS et la seconde borne ; et un septième transistor MOS dont la source, le drain et le substrat sont connectés à la grille du deuxième transistor MOS et dont la grille est connectée à la grille du premier transistor MOS, et un huitième transistor MOS dont la source, le drain et le substrat sont connectés à la grille du cinquième transistor MOS et dont la grille est connectée à la grille du quatrième transistor MOS. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est un organigramme d'un procédé selon un mode de réalisation de la présente invention ; B10166 - 09-RO-510 6 la figure 2 est un schéma sous forme de blocs d'un dispositif de détection d'attaques par injection de fautes selon un mode de réalisation de la présente invention ; la figure 3 illustre une portion d'un circuit de 5 détection d'une attaque par injection de fautes selon un mode de réalisation de la présente invention ; les figures 4A et 4B illustrent, respectivement, des courbes de la tension d'entrée et de la tension de sortie du circuit de la figure 3 ; 10 les figures 5A et 5B illustrent, respectivement, des agrandissements des courbes des figures 4A et 4B ; la figure 6 illustre un compteur selon un mode de réalisation de la présente invention ; et la figure 7 illustre un exemple d'une cellule mémoire 15 élémentaire selon un mode de réalisation de la présente invention, cette cellule mémoire étant susceptible d'être utilisée dans un compteur tel que celui de la figure 6. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. 20 Description détaillée La figure 1 est un organigramme illustrant un procédé de détection d'une attaque par injection de fautes réalisée sur un circuit électronique à microcontrôleur, par exemple une carte à puce. 25 Le procédé de la figure 1 met en oeuvre un compteur qui est initialement mis à zéro. A une première étape 10 du procédé, l'alimentation du circuit est détectée comme étant active (ALIM). Ensuite, à une seconde étape 12 (INTERRUPT), on détecte une interruption de l'alimentation du circuit. 30 Une étape suivante 14 (SHORT?) consiste à déterminer si l'interruption de l'étape 12 est une interruption longue ou courte (par rapport à un seuil). Si l'interruption de l'alimentation est une interruption longue, le procédé retourne à l'étape initiale 10 dans laquelle l'alimentation est 35 réactivée, après avoir réalisé une étape 15 de remise à zéro du B10166 - 09-RO-510 7 compteur (COUNTn = 0). En effet, si l'interruption de l'alimentation est longue, il peut s'agir d'une coupure volontaire de l'alimentation du circuit, qui ne doit pas être détectée comme faisant partie d'une attaque par injection de fautes. Ainsi, le dispositif de détection reprend son état initial. Si l'interruption d'alimentation est brève, le compteur est incrémenté à une étape 16 (COUNTn = COUNTn_1 + 1). Ensuite, à une étape 18 (COUNTn > N?), une comparaison est effectuée entre la valeur stockée dans le compteur et un seuil N. Si la valeur stockée dans le compteur est inférieure au seuil N, le procédé retourne à l'étape initiale 10 dans laquelle l'alimentation est réactivée. Si la valeur stockée dans le compteur est supérieure au seuil N, on passe à une étape 20 (ALERT) dans laquelle une alerte d'attaque est émise, qui peut par exemple provoquer le blocage du circuit électronique (par exemple de la carte à puce). En effet, les attaques que l'on souhaite détecter sont des attaques impliquant plusieurs coupures brèves successives de l'alimentation. La figure 2 illustre un organigramme d'un dispositif adapté à mettre en oeuvre le procédé de la figure 1. Le dispositif de la figure 2 comprend un circuit de détection 22 (DETECTION) d'une interruption de l'alimentation du dispositif associé à un circuit de comparaison 24 (COMP) de la durée de l'interruption de l'alimentation à un seuil. Le circuit de comparaison est associé à un compteur 26 (COUNT) adapté à compter le nombre d'interruptions brèves successives, les interruptions brèves étant des interruptions présentant une durée inférieure au seuil de détection de l'étape 14. A titre d'exemple, le comparateur peut être constitué d'un amplificateur opérationnel monté en différentiel entre une tension fournie par le circuit de détection 22 et une tension de seuil, comme nous le verrons par la suite. Dans la suite de ce texte, la limite entre une 35 interruption brève ou rapide et une interruption longue sera B10166 - 09-RO-510 8 arbitrairement fixée à une valeur de l'ordre de 0,5 ms. On notera que, en jouant sur les éléments constituant le circuit de détection 22 et le circuit de comparaison 24, on pourra fixer une limite entre interruption brève et interruption longue à une valeur plus ou moins importante, par exemple une limite comprise entre 0,1 et 10 ms, voire même de quelques secondes. La figure 3 illustre un circuit 28, susceptible d'être utilisé dans le dispositif de détection d'interruption de l'alimentation 22 de la figure 2. Le circuit de la figure 3 comprend une borne d'entrée IN destinée à être connectée à la borne d'application d'un potentiel positif, VDD, par exemple l'alimentation du circuit. L'entrée IN est connectée à la source S, au drain D et au substrat ("bulk") B d'un transistor MOS T. La grille G du transistor T est connectée à une première borne d'un condensateur C dont la seconde borne est connectée à une borne de référence, par exemple la masse. La borne de sortie OUT du circuit est connectée sur la première borne du condensateur C, et la tension de sortie VOUT est prise aux bornes du condensateur C. Le transistor T comprend une région formant oxyde de grille dont l'épaisseur est, par exemple, inférieure à 3 nm. Ceci permet de tirer profit de l'effet tunnel direct sous la grille du transistor. Avantageusement, l'inventeur a montré qu'un transistor dont la source, le drain et le substrat ("bulk") sont connectés et dont l'épaisseur d'oxyde de grille est suffisamment faible dans la technologie utilisée, tel que le transistor T, se comporte comme une résistance, fortement non linéaire et de forte valeur, placée entre les bornes d'entrée IN et de sortie OUT (faible courant de fuite entre la grille et le substrat B). Par exemple, pour une tension VDD de 1 V, le transistor T se comporte comme une résistance de l'ordre du Téra-Ohm. Ainsi, le circuit de la figure 3 se comporte comme un filtre passe-bas présentant une constante de temps très élevée. On notera que le B10166 - 09-RO-510 9 substrat ("bulk") du transistor T doit être indépendant du substrat de masse du circuit (formé dans un caisson). Les figures 4A et 4B illustrent, respectivement, des courbes de la tension VDD sur l'entrée IN et de la tension de sortie VOUT du circuit de la figure 3, la tension d'entrée VDD présentant des interruptions plus ou moins longues. Les figures 5A et 5B illustrent un agrandissement, respectivement, d'une portion des courbes des figures 4A et 4B. A un instant t1, la tension d'alimentation s'interrompt pendant une durée de 1 ps. Pendant cette interruption, la tension VOUT sur la borne de sortie OUT diminue légèrement puis retourne à son niveau initial. A un instant t2, respectivement t3, la tension d'alimentation s'interrompt pendant une durée de 10 ps, respectivement 100 ps. Pendant ces interruptions, la tension VOUT sur la borne de sortie OUT diminue également légèrement puis retourne à son niveau initial. A un instant t4, la tension d'alimentation s'interrompt pendant une durée de 1 ms. Les figures 5A et 5B illustrent un agrandissement des courbes des figures 4A et 4B pendant cette période d'interruption de l'alimentation. A partir de l'instant t4, et jusqu'à un instant t4' où l'alimentation est rétablie, la tension sur la borne de sortie OUT diminue pour atteindre une valeur inférieure à une tension de seuil VT (tracée en pointillés en figures 4B et 5B). Il en est de même à des instants t5, t6, t7, t8, t9, t10 où l'alimentation est coupée pendant des durées, respectivement, de 10 ms, 100 ms, 1s, 100 ms, 10 ms et 1 ms. Ensuite, à des instants ultérieurs t11, t12 et t13, l'alimentation est de nouveau interrompue pendant des périodes de temps décroissantes et inférieures à 0,5 ms. Le circuit de détection 28 de la figure 3 est associé à un circuit de comparaison 24 de la tension VOUT avec une tension de seuil, par exemple avec la tension de référence VT. Une telle association permet de détecter, dans le cas des figures 4A, 4B, 5A et 5B, si une interruption d'une durée B10166 - 09-RO-510 10 supérieure ou inférieure à environ 0,5 ms a eu lieu. Une interruption de l'alimentation d'une durée inférieure à 0,5 ms peut correspondre à une attaque par injection de fautes. Pour détecter si une attaque électrique par injection de fautes a été réalisée, outre la distinction entre interruption rapide et lente, on détecte si une succession d'interruptions courtes de l'alimentation s'est produite. Pour cela, on prévoit de compter, à l'étape 18, le nombre d'interruptions brèves successives de l'alimentation. Le compteur utilisé pour déterminer ce nombre d'interruptions peut être de tout type connu, ce compteur conservant les données stockées pendant les brèves interruptions de l'alimentation. La figure 6 illustre un compteur tel que le compteur 26 de la figure 2. Le compteur de la figure 6 comprend plusieurs cellules mémoire élémentaires E1, E2, ..., En_1 et En dans lesquelles seront stockées des bits prévus pour représenter le nombre d'interruptions brèves successives de l'alimentation. Le nombre de cellules mémoire Ei est donc choisi en fonction du nombre d'interruptions brèves successives de l'alimentation que l'on souhaite détecter. A titre d'exemple, le nombre d'interruptions successives de l'alimentation que l'on souhaite détecter pourra être de l'ordre de 100 interruptions. Chacune des cellules mémoire élémentaires E1 à En est associée à un dispositif de calcul 30, par exemple un microprocesseur (HP), adapté à stocker dans les cellules mémoire E1 à En le nombre d'interruptions brèves de l'alimentation. Chaque cellule mémoire élémentaire E1 à En est une cellule mémoire réinscriptible et insensible aux interruptions brèves de l'alimentation, par exemple basée sur la cellule de la figure 3. La figure 7 illustre une cellule mémoire élémentaire de stockage d'une donnée Ei, statique et quasi non-volatile. Cette cellule mémoire peut avantageusement être utilisée dans un compteur tel que le compteur 26. B10166 - 09-RO-510 11 La cellule mémoire élémentaire de la figure 7 est formée sur la base d'une cellule mémoire de type SRAM (mémoire statique volatile, de l'anglais "Static Random Access Memory"), comprenant quatre transistors MOS. Elle comprend en outre deux transistors MOS supplémentaires, ainsi que deux condensateurs et deux transistors dont la source, le drain et le substrat ("bulk") sont connectés. Entre deux bornes d'application d'une tension d'alimentation, dans l'exemple de la figure 7 une borne recevant un potentiel VDD associé à une alimentation et une borne connectée à la masse, sont formées deux branches comprenant chacune une association série de deux transistors MOS à canal P et d'un transistor MOS à canal N. De la borne VDD à la masse, on appelle P3, P1 et N1, respectivement, les deux transistors à canal P et le transistor à canal N de la première branche et P4, P2 et N2, respectivement, les deux transistors à canal P et le transistor à canal N de la seconde branche. La grille du transistor P3, respectivement P4, est connectée à une première borne d'un condensateur Cl, respectivement C2, dont la seconde borne est connectée à la masse. Les grilles des transistors P1 et N1, respectivement P2 et N2, sont connectées au point de connexion entre les transistors P2 et N2, respectivement P1 et N1. On appelle Nol le noeud de connexion entre les grilles des transistors P1 et N1 et No2 le noeud de connexion entre les grilles des transistors P2 et N2. Un transistor T1, respectivement T2, dont la source S1, respectivement S2, le drain D1, respectivement D2, et le substrat B1, respectivement B2, sont connectés, est placé entre le noeud Nol et la première borne du condensateur Cl, respectivement entre le noeud No2 et la première borne du condensateur C2. La grille G1 du transistor T1, respectivement G2 du transistor T2, est connectée au condensateur Cl, respectivement C2. De façon analogue au transistor T de la figure 3, 35 l'oxyde de grille des transistors T1 et T2 doit avoir une B10166 - 09-RO-510 12 épaisseur faible dans la technologie considérée, inférieure à l'épaisseur de l'oxyde de grille des transistors P1, P2, P3, P4, N1 et N2. Ceci permet que les transistors T1 et T2 se comportent comme des résistances non linéaires de très forte valeur, et donc permettent le passage d'un faible courant. A titre d'exemple, les oxydes de grille des transistors T1 et T2 pourront avoir une épaisseur inférieure à 3 nm. Les transistors P1, P2, P3, P4, N1 et N2, au contraire, sont des transistors classiques dans la technologie considérée, dont l'oxyde de grille présente par exemple une épaisseur comprise entre 5 et 6 nm (transistors moyenne tension) ou supérieure à 20 nm (transistors haute tension). Dans la cellule représentée en figure 7, les transistors P1, P2, N1 et N2 forment la cellule SRAM de base sur laquelle la cellule mémoire est construite. Cette portion de la cellule mémoire de la figure 7 fonctionne de la même façon qu'une cellule SRAM classique, à savoir qu'elle est actualisée par un signal de mise à un niveau haut ou de mise à un niveau bas appliqué sur le noeud Nol ou sur le noeud No2. Comme cela est représenté en pointillés, pour stocker une donnée dans la cellule de la figure 7, le noeud Nol, respectivement No2, est connecté, par l'intermédiaire d'un transistor de commande Tc1, respectivement Tc2, à une borne d'application d'un signal de ligne BL, respectivement NBL, le signal NBL étant l'inverse du signal BL. Les grilles des transistors de commande sont connectées à une borne d'application d'un signal de rangée ROW qui permet de rendre passant les transistors de commande lorsqu'un accès à la cellule mémoire de la figure 7 est désiré. Avantageusement, en cas d'interruption brève de l'alimentation, l'utilisation des transistors T1 et T2 permet de maintenir la donnée stockée dans la cellule mémoire élémentaire de la figure 7. Si une interruption longue de l'alimentation survient, la donnée stockée dans la cellule mémoire est effacée, ce qui réalise automatiquement l'étape 15 de l'organigramme de la figure 1. B10166 - 09-RO-510 13 En effet, en considérant qu'un '1' logique est stocké au niveau du noeud No2, ce '1' logique est également stocké sur la borne située entre le transistor T2 et le condensateur C2, et le condensateur C2 est chargé. Si une interruption de l'alimentation survient, le niveau initialement haut sur le noeud No2 tend à baisser. Cependant, du fait de la combinaison entre le transistor T2 et le condensateur C2, le condensateur C2 ne se décharge pas immédiatement (le transistor T2 fonctionne comme une résistance de très forte valeur non linéaire, donc laissant passer un faible courant). Lorsque l'alimentation est rétablie, la cellule mémoire s'équilibre de nouveau car un état bas reste mémorisé au niveau du noeud Nol, et la donnée stockée avant l'interruption est réimportée dans le point mémoire, du fait de la tension non nulle au point de connexion entre le transistor T2 et le condensateur C2. Ainsi, en jouant sur les caractéristiques des transistors P1 à P4, N1 et N2 et T1 et T2, on peut faire varier le temps pendant lequel, lorsqu'une interruption de l'alimentation apparaît, les données stockées dans la mémoire restent stockées. En couplant un dispositif de détection d'interruption de l'alimentation tel que le dispositif de la figure 3 avec un comparateur de tension et un compteur constitué de cellules élémentaires telles que celle de la figure 7, on obtient un circuit de détection d'une suite d'interruptions brèves de l'alimentation adapté à la détection d'une attaque par injection de fautes. On notera que, de façon connue dans les dispositifs de détection d'attaque d'un circuit, le compteur 26 pourra être associé à un dispositif réalisant un blocage du circuit électronique global lorsqu'une attaque est détectée de façon qu'une personne malintentionnée ne puisse pas obtenir d'informations ultérieurement sur ce circuit. REVENDICATIONS1. Dispositif de détection d'une attaque par injection de fautes, comprenant : un circuit de détection (22) d'une interruption d'une alimentation ; un circuit de comparaison (24) de la durée de ladite interruption à un premier seuil (VT) ; et un compteur (26) du nombre d'interruptions successives de l'alimentation dont la durée n'excède pas ledit premier seuil. 10. 2. Dispositif selon la revendication 1, dans lequel le compteur {26) est remis à zéro automatiquement lorsque la durée d'une interruption de l'alimentation excède le premier seuil. 3. Dispositif selon la revendication 1 ou 2, comprenant en outre un dispositif d'alerte lorsque le compteur 15 {26) atteint un deuxième seuil. 4. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel le circuit de détection {22) d'une interruption de l'alimentation comprend, entre deux bornes d'application d'une tension d'alimentation, un transistor MOS 20 (T) dont la source (S), le drain (D) et le substrat (B) sont connectés, la grille (G) dudit transistor MOS étant connectée à une première électrode d'un condensateur (C). 5. Dispositif selon la revendication 4, dans lequel le circuit de comparaison (24) de la durée de l'interruption à un 25 premier seuil comprend un circuit de comparaison de la tension aux bornes du condensateur (C) à un troisième seuil (VT). 6. Dispositif selon la revendication 4 ou 5, dans lequel le transistor MOS (T) dont la source (S), le drain (D) et le substrat (B) sont connectés comprend une portion formant 30 oxyde de grille dont l'épaisseur est inférieure à 3 nm. 7. Dispositif selon l'une quelconque des revendications 1 à 6, dans lequel le compteur (26) du nombre d'interruptions successives comprend un ensemble .de pointsB10166 - 09-RO-510 15 mémoire (E1, ..., En) dont l'état est remis à zéro lorsque la durée d'une interruption excède ledit premier seuil. 8. Dispositif selon la revendication 7, dans lequel chaque point mémoire comprend : entre une première et une seconde bornes d'application d'une tension d'alimentation, une première branche comprenant une association série d'un premier (P3), d'un deuxième (Pi) et d'un troisième (Ni) transistor MOS, les grilles des deuxième et troisième transistors MOS étant connectées, et une seconde branche comprenant une association série d'un quatrième (P4), d'un cinquième (P2) et d'un sixième (N2) transistor MOS, les grilles des cinquième et sixième transistors MOS étant connectées ; un premier condensateur (Cl) connecté entre la grille du premier transistor MOS (P3) et ladite seconde borne, et un second condensateur (C2) connecté entre la grille du quatrième transistor MOS (P4) et ladite seconde borne ; et un septième transistor MOS (Ti) dont la source, le drain et le substrat sont connectés à la grille du deuxième transistor MOS (P1) et dont la grille est connectée à la grille du premier transistor MOS (P3), et un huitième transistor MOS (T2) dont la source, le drain et le substrat sont connectés à la grille du cinquième transistor MOS (P2) et dont la grille est connectée à la grille du quatrième transistor MOS (P4). 9. Dispositif selon la revendication 8, dans lequel le septième transistor MOS (T1) et le huitième transistor MOS (T2) comprennent une portion formant oxyde de grille dont l'épaisseur est inférieure à l'épaisseur des portions formant oxyde de grille des premier (P3), deuxième (P1), troisième (Ni), quatrième (P4), cinquième (P2) et sixième (N2) transistors MOS. 10. Carte à microcircuit comprenant un dispositif selon l'une quelconque des revendications 1 à 8. 11. Procédé de détection d'une attaque par injection de fautes d'un circuit électronique, comprenant les étapes 35 suivantes :B10166 - 09-RO-510 16 détecter (12) une interruption de l'alimentation du circuit ; comparer (14) la durée de l'interruption à un premier seuil ; incrémenter (16) un compteur si la durée de l'interruption est inférieure audit premier seuil et remettre à zéro {15) ledit compteur si la durée de l'interruption est supérieure audit premier seuil ; et comparer (18) la valeur stockée dans le compteur à un 10 deuxième seuil. 12. Procédé selon la revendication 1l, comprenant en outre une étape finale consistant à produire une alerte (20) si la valeur stockée dans le compteur est supérieure audit deuxième seuil. 15 13. Cellule mémoire statique volatile insensible à une interruption brève de son alimentation adaptée à être utilisée dans un dispositif selon l'une quelconque des revendications 1 à 7, comprenant : entre une première et une seconde bornes d'application 20 d'une tension d'alimentation, une première branche comprenant une association série d'un premier (P3), d'un deuxième (P1) et d'un troisième (Ni) transistor MOS, les grilles des deuxième et troisième transistors MOS étant connectées, et une seconde branche comprenant une association série d'un quatrième (P4), 25 d'un cinquième (P2) et d'un sixième (N2) transistor MOS, les grilles des cinquième et sixième transistors MOS étant connectées ; un premier condensateur (Cl) connecté entre la grille du premier transistor MOS (P3) et ladite seconde borne, et un 30 second condensateur (C2) connecté entre la grille du quatrième transistor MOS (P4) et ladite seconde borne ; et un septième transistor MOS (Tl) dont la source, le drain et le substrat sont connectés à la grille du deuxième transistor MOS (P1) et dont la grille est connectée à la grille 35 du premier transistor MOS (P3), et un huitième transistor MOSB10166 - 09-RO-510 17 (T2) dont la source, le drain et le substrat sont connectés à la grille du cinquième transistor MOS (P2) et dont la grille est connectée à la grille du quatrième transistor MOS (P4).