FR 2966952 A1 20120504 FR 1059054 A 20101103 B10-2780FR 1 Procédé de fabrication d'un circuit intégré comportant un bloc analogique et un bloc numérique, et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement leur fabrication. L'invention s'applique avantageusement mais non limitativement à la fabrication de circuits intégrés comportant un bloc analogique et un bloc numérique et correspondant à un produit ayant subi une évolution, par exemple un accroissement de mémoire, par rapport à un produit initial. Un produit initialement conçu et comportant un bloc analogique (c'est-à-dire par exemple un bloc traitant essentiellement des signaux analogiques) et un bloc numérique (c'est-à-dire par exemple un bloc traitant essentiellement des signaux numériques) peut subir des évolutions structurelles et/ou fonctionnelles conduisant in fine à des versions dans lesquelles la taille du bloc numérique augmente. Or, généralement, la version initiale du produit, qui possède un encombrement surfacique initial, a été réalisée dans une technologie native, par exemple une technologie CMOS 120 nanométres et, la partie analogique et la partie numérique du circuit intégré sont réalisées au sein d'un même substrat, avec généralement, un anneau d'étanchéité (« seal ring », selon une dénomination anglosaxonne bien connue de l'homme du métier), en pratique de forme rectangulaire, entourant le bloc numérique et le bloc analogique. I1 est alors particulièrement intéressant de pouvoir réaliser technologiquement la version finale du produit, c'est-à-dire celle dont le bloc numérique agrandi déborde au-delà de l'anneau d'étanchéité, de telle sorte que in fine sur le substrat, l'encombrement surfacique du produit soit le même, c'est-à-dire que le bloc analogique et le bloc numérique modifiés se situent toujours à l'intérieur de l'anneau d'étanchéité. Lorsque la technologie native possède une version dite réduite (« shrunk version », selon une dénomination anglosaxonne bien connue de l'homme du métier) et que l'agrandissement du bloc numérique dans la version finale du produit n'est pas trop important par rapport à la taille du bloc numérique dans la version initiale du produit, il est alors possible d'utiliser ladite version technologique réduite de ladite technologie native pour réaliser le circuit intégré de façon à réduire in fine sa surface sur le silicium. A titre d'exemple, la version réduite de la technologie CMOS 120 nanométres est une technologie CMOS 110 nanométres. Une solution classiquement utilisée consiste à agrandir la taille du bloc analogique de façon à pouvoir appliquer une réduction homothétique homogène vers la version technologique réduite sur l'ensemble du circuit intégré. Selon cette méthode, l'agrandissement du bloc analogique est réalisé au niveau de la conception de ce bloc de façon à obtenir au niveau conception, un seul fichier numérique (fichier GDSII par exemple) représentatif du bloc analogique et du bloc numérique. Et, c'est à partir de ce fichier unique que sont préparés de façon classique, les fichiers de masques. Cependant, une telle méthode présente des inconvénients. Plus précisément, avant agrandissement, les structures géométriques des différents éléments coïncident avec la grille de dessin utilisée pour la conception. Et, après agrandissement, cette coïncidence est détruite. De ce fait, un arrondi est appliqué automatiquement sur toutes les géométries critiques de façon à les faire de nouveau coïncider avec le pas de grille, ce qui peut conduire in fine à des problèmes. Et, ceci est d'autant plus critique que la technologie est avancée, c'est-à-dire que la finesse de gravure correspondant à la longueur de grille des transistors, est réduite. Par ailleurs, les contrôles de règle de dessin (DRC : « Design Rules Checks ») deviennent de plus en plus difficiles à gérer et les corrections optiques de proximité (OPC : « Optical Proximity Corrections ») risquent de ne plus être maîtrisées (fragmentation erratique). Selon un mode de mise en oeuvre et de réalisation, il est notamment proposé un procédé de fabrication de circuits intégrés qui modifie le moins possible le bloc analogique de façon à notamment avoir un même appariement de transistors que celui prévu dans la technologie native. Selon un mode de mise en oeuvre, il est proposé d'effectuer le flot de traitement permettant d'obtenir les données de masque séparément sur chaque bloc, avec éventuellement quelques modifications, et ensuite d'assembler les deux fichiers ainsi obtenus pour générer les fichiers de masque finaux. Avec une telle mise en oeuvre, les corrections dimensionnelles optiques de proximité peuvent être appliquées de façon maîtrisée sur les différents niveaux de masque critiques. Ainsi, selon un aspect, il est proposé un procédé de fabrication d'un circuit intégré comportant un bloc analogique et un bloc numérique, le procédé comprenant une conception du bloc analogique et du bloc numérique, et une réalisation technologique des blocs ainsi conçus dans et/ou sur un même substrat. Selon une caractéristique générale de cet aspect, ladite conception du bloc analogique et ladite conception du bloc numérique sont effectuées à partir d'une bibliothèque de composants définis dans une technologie native ayant une version technologique réduite associée, et ladite réalisation technologique comprend une réalisation dans la technologie native, d'au moins une partie d'une première portion du circuit intégré correspondant au bloc analogique et une réalisation dans la version technologique réduite associée à ladite technologie native, d'une deuxième portion du circuit intégré correspondant audit bloc numérique. En d'autres termes, selon cet aspect, on applique une réduction dimensionnelle non pas homogène mais sélective sur l'ensemble du circuit intégré. Plus précisément on applique la réduction dimensionnelle homothétique uniquement sur la partie numérique et l'on altère ainsi le moins possible le bloc analogique qui est un bloc particulièrement complexe à caractériser et à valider technologiquement. Bien qu'il soit possible de réaliser la totalité du bloc analogique dans la technologie native, il est préférable que les dimensions des contacts, c'est-à-dire les liaisons électriques entre d'une part les zones actives du silicium, par exemple des régions de source et de drain, et les régions de grille des transistors, et d'autre part le premier niveau de métallisation du circuit intégré, ainsi que les dimensions des vias (c'est-à-dire les interconnexions électriques entre deux niveaux de métallisation), soient alignées sur les dimensions de la technologie la plus critique, c'est-à-dire en l'espèce, la version technologique réduite associée à la technologie native. Ceci permet en particulier, avec le même procédé de gravure, de garantir une bonne réalisation des cavités dans lesquelles seront formés les contacts et les vias, quelle que soit la partie du circuit intégré. Ainsi, selon un mode de mise en oeuvre, ladite réalisation technologique comprend une réalisation dans ladite technologie native, de ladite première portion de circuit intégré (celle correspondant au bloc analogique), à l'exception des zones de prise de contact sur les zones actives et régions de grilles (et par conséquent des contacts) et des interconnexions électriquement conductrices entre les niveaux de métallisation, dont les dimensions sont réduites de façon à être respectivement alignées sur celles des zones de prise de contact et des interconnexions de ladite deuxième portion de circuit intégré, c'est-à- dire celle correspondant au bloc numérique. Selon un mode de mise en oeuvre, la conception du bloc analogique comprend une élaboration d'un premier fichier initial représentatif du contenu électronique du bloc analogique dans ladite technologie native, et la réalisation de ladite première portion du circuit intégré comprend une élaboration à partir du premier fichier initial, d'un premier fichier intermédiaire représentatif dans ladite technologie native, compte tenu de ladite réduction dimensionnelle éventuelle desdites zones de prise de contact et desdites interconnexions, du contenu de tous les niveaux de la première portion de circuit intégré ; Par ailleurs, la conception du bloc numérique comprend également une élaboration d'un deuxième fichier initial représentatif du contenu électrique du bloc numérique dans ladite technologie native, et la réalisation de la deuxième portion du circuit intégré comprend une élaboration à partir du deuxième fichier initial, d'un deuxième fichier intermédiaire représentatif dans ladite version technologique réduite, du contenu de tous les niveaux de ladite deuxième portion de circuit intégré. Et, ladite réalisation technologique comprend en outre une combinaison du premier fichier intermédiaire et du deuxième fichier intermédiaire. En d'autres termes, selon ce mode de mise en oeuvre, on traite séparément le flot d'opérations permettant d'obtenir les données de masque sur chacun des deux blocs, et ensuite on assemble les deux fichiers pour générer les fichiers finaux de masque. Selon un autre aspect, ladite réalisation technologique qui vient d'être évoquée permet aux deux blocs, lorsque le bloc analogique est situé, après sa conception à partir d'une bibliothèque de composants définis dans la technologie native, à l'intérieur d'un gabarit, par exemple l'emplacement du futur anneau d'étanchéité, tandis que le bloc numérique déborde dudit gabarit après sa conception, de se situer après la réalisation technologique, dans et/ou sur le même substrat, à l'intérieur dudit gabarit. Selon un autre aspect, il est proposé un circuit intégré comportant un bloc analogique et un bloc numérique dans et/ou sur un même substrat ; selon une caractéristique générale de cet autre aspect, au moins une partie d'une première portion du circuit intégré correspondant au bloc analogique est réalisée dans une technologie native, et une deuxième portion du circuit intégré correspondant audit bloc numérique est réalisée dans une version technologique réduite associée à ladite technologie native. Selon un mode de réalisation, ladite première portion de circuit intégré comprend des zones de prise de contact sur des zones électriquement actives et des interconnexions électriquement conductrices entre des niveaux de métallisation, dont les dimensions sont respectivement sur celles des zones de prise de contact et des interconnexions de ladite deuxième portion de circuit intégré. Selon un autre mode de réalisation, la zone de débordement entre une ligne métallique du premier niveau de métallisation et un contact est plus importante dans la première portion de circuit intégré, c'est-à-dire dans celle relative au bloc analogique, que dans la deuxième portion de circuit intégré, c'est-à-dire celle relative au bloc numérique ; de même, la zone de débordement entre une ligne métallique d'un niveau de métallisation de rang n et une interconnexion (via) de rang n est plus importante dans la première portion de circuit intégré que dans la deuxième portion de circuit intégré. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 6 illustrent schématiquement des exemples de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence CI désigne un circuit intégré comportant un bloc analogique BAI et bloc numérique BN1. Le bloc analogique est essentiellement amené à traiter des signaux analogiques et comporte par exemple des étages mélangeurs destinés à effectuer des transpositions de fréquence, des filtres, des oscillateurs ... Le bloc numérique est destiné essentiellement à traiter des signaux numériques et comporte par exemple un microcontrôleur et la mémoire associée ainsi que la logique correspondante également dénommée par l'homme du métier sous la dénomination anglosaxonne de « Glue ». Dans une version initiale du produit, le bloc numérique présentait un encombrement plus faible que celui représenté sur la figure 1. En effet le bloc analogique et le bloc numérique du circuit intégré dans sa version initiale se situaient à l'intérieur d'un gabarit représenté ici par l'emplacement de l'anneau d'étanchéité SR, de forme rectangulaire. Cet anneau d'étanchéité évite notamment la pénétration d'agents contaminants dans le circuit intégré lors du sciage de la plaque semiconductrice. Dans sa version initiale, le circuit intégré était réalisé dans une technologie native donnée, par exemple une technologie 120 nanométres. De par, par exemple, une évolution fonctionnelle du produit, requérant par exemple une augmentation de la taille mémoire, le bloc numérique BN1 a augmenté de la surface et, après sa conception, déborde par conséquent du gabarit délimité par l'emplacement initial de l'anneau d'étanchéité SR. Par conséquent, si ce bloc numérique BN1 ainsi conçu était réalisé également dans la technologie native utilisée précédemment, c'est-à-dire la technologie 120 nanométres par exemple, la réalisation technologique du circuit intégré conduirait à une surface sur silicium plus importante. Selon un mode de mise en oeuvre et de réalisation, il est par conséquent proposé, comme illustré sur la figure 2, de ramener, après réalisation technologique, la version évoluée du circuit intégré de la figure 1 à l'intérieur de l'anneau d'étanchéité SR. A cet égard, le circuit intégré CI comporte une première portion BA2 correspondant au bloc analogique, et une deuxième portion BN2 correspondant au bloc numérique. Et, au moins une partie de la première portion BA2 est réalisée dans la technologie native, tandis que la deuxième portion BN2 est réalisée dans la version technologique réduite associée à la technologie native. A titre indicatif, lorsque la technologie native est une technologie CMOS 120 nanométres, la version technologique réduite est une technologie CMOS 110 nanométres (facteur de réduction homothétique de 10%). En fait, comme on le verra plus en détail ci après, toute la première portion BA2 est réalisée dans la technologie native, à l'exception des zones de prise de contact sur zones actives et sur les grilles du transistor, et par conséquent les contacts entre ces zones et le premier niveau de métallisation du circuit intégré, et des interconnexions ou vias entre les niveaux de métallisation du circuit intégré. En effet, les dimensions de ces contacts et de ces vias sont respectivement alignées sur celles des contacts et des vias de la deuxième portion BN2 du circuit intégré CI. Ce redimensionnement permettra d'utiliser une recette de gravure unique. Ainsi, à titre d'exemple, il est possible, tout en modifiant le moins possible le bloc analogique, de réduire l'encombrement du circuit intégré pour passer par exemple d'une surface de 12,25 mm2 (figure 1) à une surface de 11 mm2 (figure 2). On se réfère maintenant plus particulièrement à la figure 3, pour illustrer un exemple de mise en oeuvre d'un procédé permettant d'obtenir le circuit intégré de la figure 2. Lors de la conception, le bloc analogique est élaboré à partir d'une bibliothèque de composants définis dans la technologie native, en l'espèce la technologie CMOS 120 nanométres. On élabore ainsi, de façon classique et connue en soi, un fichier initial, par exemple un fichier au format GDSII, représentatif de la structure électronique (composants et interconnexions entre les composants) du bloc analogique. Ce premier fichier initial est référencé FIA sur la figure 3 et est par exemple obtenu avec des outils classiques de conception tels que ceux commercialisés par la société américaine CADENCE. De même, le bloc numérique est élaboré, lors de sa conception, à partir de composants disponibles également dans une bibliothèque définie dans la technologie native. On obtient donc un deuxième fichier initial FIN. On élabore ensuite (étape 30) à partir du premier fichier initial FIA, un premier fichier intermédiaire F10A, par exemple également dans un format GDSII, représentatif du contenu de tous les niveaux de la première portion de circuit intégré, c'est-à-dire représentatif de tous les niveaux du bloc analogique, et ce dans la technologie native compte tenu de la réduction dimensionnelle éventuelle évoquée ci avant des contacts et zones de prise de contact ainsi que des interconnexions. Les données du fichier F10A représentent des données de masque avant corrections dimensionnelles linéaires ou de type OPC, et sont obtenues de façon classique à partir du fichier FIA par un outil de conversion classique et connu, par exemple un outil commercialisé par la société MENTOR GRAPHICS sous la dénomination CALIBRE. L'outil CALIBRE est également appliqué (étape 31) sur le deuxième fichier initial FIN, pour fournir un deuxième fichier intermédiaire FION représentatif dans la version technologie réduite, de tous les niveaux de la portion de circuit intégré correspondant au bloc numérique. A cet égard, on paramètre l'outil CALIBRE de façon à appliquer lors de cette opération, un facteur homothétique de réduction de 0,9 pour passer de la technologie native 120 nanométres à la version technologique réduite de 110 nanométres. Les deux fichiers F10A et FION sont ensuite combinés dans une étape 32. Cette combinaison comprend un repositionnement spatial relatif sur la structure géométrique de masques correspondant au bloc numérique de façon à prendre en compte un éventuel décalage (changement d'origine dans un repère orthonormé) entre les deux fichiers, décalage résultant de la réduction homothétique effectuée uniquement sur le bloc numérique. Cette combinaison de deux fichiers au format GDSII s'effectue par exemple en utilisant un outil commercialisé également par la société XYALIS sous le nom GTSuite. Ceci permet notamment de gérer des collisions éventuelles de sous-fichiers ayant des noms identiques. Puis, on applique, dans une étape 33, sur le fichier résultant obtenu à l'issue de l'étape 32, des post-traitements classiques comportant notamment des corrections optiques de proximité (OPC). On obtient finalement des fichiers masques finaux FM pour chaque niveau du circuit intégré. Le circuit intégré est ensuite fabriqué de façon classique à partir des masques physiques écrits par le fournisseur de masques à partir des fichiers masques finaux FM. Comme on l'a évoqué plus haut, une réduction dimensionnelle peut être effectuée au sein de l'étape 30, pour permettre d'aligner les dimensions des contacts et des vias de la portion de circuit intégré correspondant au bloc analogique sur celles des vias et des contacts de la portion de circuit intégré correspondant au bloc numérique. Comme il est bien connu de l'homme du métier, et rappelé très schématiquement sur la figure 4, un circuit intégré comporte au sein d'un substrat SB des composants actifs, par exemple des transistors, latéralement isolés par des zones d'isolation, par exemple des tranchées peu profondes STI. Les régions de source, drain et grille sont respectivement reliées à des lignes métalliques LM1, LM2 et LM3 par des liaisons métalliques communément désignées par l'homme du métier sous le vocable de « contacts » CT1, CT2, CT3. Par ailleurs, entre le niveau de métallisation Mn, de rang n du circuit intégré et le niveau de métallisation de rang n+l, sont prévus des interconnexions électriques ou vias Vn, de rang n, permettant de relier des lignes métalliques, par exemple les lignes LM10 et LM20 du niveau de métallisation Mn, à d'autres lignes métalliques LM30, LM31 du niveau de métallisation Mn+1 par des vias V10 et V11. Au cours de l'étape 30, on paramètre par conséquent l'outil de conversion de façon à appliquer, dans l'exemple décrit ici (passage de la technologie 120 nanométres à 110 nanométres) une réduction dimensionnelle de 8 nanométres par côté pour les contacts, de 9,5 nanométres par côté pour les vias de rang 1, 2, 3 et 4 et de 18 nanométres par côté pour les vias de rang 5. En ce qui concerne la longueur des grilles en polysilicium des transistors de la partie analogique, il est préférable de ne pas les modifier. Deux cas sont alors possibles. Soit le modèle de correction OPC appliqué dans l'étape 33 n'apporte pas de modification dimensionnelle des lignes de polysilicium, et dans ce cas, on n'applique pas de correction dimensionnelle au niveau de l'étape 30 sur les lignes de polysilicium. Par contre, dans le cas où le modèle OPC conduit par exemple dans l'étape 33 à un élargissement des lignes de polysilicium, on procède alors à une réduction identique dans l'étape 30, des lignes de polysilicium, de façon à obtenir in fine une variation dimensionnelle nulle. La réduction dimensionnelle effectuée sur les contacts dans l'étape 30, est illustrée schématiquement par le bloc 300 sur la figure 5, tandis que la réduction dimensionnelle effectuée sur les vias est représentée schématiquement par le bloc 301 de la figure 5. Cette réduction dimensionnelle effectuée dans l'étape 30 se traduit, comme on le voit sur la figure 6, par un alignement dimensionnel des vias (et des contacts) Vn entre la portion BA2 (bloc analogique) du circuit intégré et la portion BN2 (bloc numérique) du circuit intégré. Par contre, la zone de débordement Zd2 (Overlap) entre une ligne métallique du niveau de métal de rang n Mn et le via de rang n Vn est supérieure dans la partie analogique à la zone de débordement homologue Zdl de la partie numérique BN2. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré comportant un bloc analogique (BAI) et un bloc numérique (BA2), le procédé comprenant une conception du bloc analogique et du bloc numérique, et une réalisation technologique des blocs ainsi conçus dans et/ou sur un même substrat, caractérisé en ce que ladite conception du bloc analogique et ladite conception du bloc numérique sont effectuées à partir d'une bibliothèque de composants définis dans une technologie native ayant une version technologique réduite associée, et ladite réalisation technologique comprend une réalisation dans la technologie native, d'au moins une partie d'une première portion (BA2) du circuit intégré correspondant au bloc analogique et une réalisation dans la version technologique réduite associée à ladite technologie native, d'une deuxième portion (BN2) du circuit intégré correspondant audit bloc numérique. 2. Procédé de fabrication d'un circuit intégré comportant un bloc analogique et un bloc numérique, le bloc analogique (BAI) étant situé après sa conception à partir d'une bibliothèque de composants définis dans une technologie native à l'intérieur d'un gabarit (SR) et le bloc numérique (BN1) débordant dudit gabarit (SR) après sa conception à partir d'une bibliothèque de composants définis dans ladite technologie native, les deux blocs devant se situer après réalisation technologique dans et/ou sur un même substrat à l'intérieur dudit gabarit, ladite réalisation technologique comprend une réalisation dans la technologie native, d'au moins une partie d'une première portion (BA2) du circuit intégré correspondant au bloc analogique et une réalisation dans une version technologique réduite associée à ladite technologie native, d'une deuxième portion (BN2) du circuit intégré correspondant audit bloc numérique. 3. Procédé selon la revendication 1 ou 2, dans lequel ladite réalisation technologique comprend une réalisation dans ladite technologie native, de ladite première portion (BA2) de circuit intégré à l'exception de zones de prise de contact sur des zones électriquementactives (S, D, G) et des interconnexions électriquement conductrices (Vn) entre les niveaux de métallisation dont les dimensions sont réduites de façon à être respectivement alignées sur celles des zones de prise de contact et des interconnexions de ladite deuxième portion (BN2) de circuit intégré. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la conception du bloc analogique comprend une élaboration d'un premier fichier initial (FIA) représentatif du contenu électronique du bloc analogique dans ladite technologie native, la réalisation de ladite première portion (BA2) du circuit intégré comprend une élaboration (30) à partir du premier fichier initial (FIA), d'un premier fichier intermédiaire (F 10A) représentatif dans ladite technologie native compte tenu de ladite réduction dimensionnelle éventuelle desdites zones de prises de contact et desdites interconnexions, du contenu de tous les niveaux de ladite première portion (BA2) de circuit intégré, la conception du bloc numérique comprend une élaboration d'un deuxième fichier initial (FIN) représentatif du contenu électronique du bloc numérique dans ladite technologie native, la réalisation de ladite deuxième portion (BN2) du circuit intégré comprend une élaboration (31) à partir du deuxième fichier initial (FIN), d'un deuxième fichier intermédiaire (FION) représentatif dans ladite version technologique réduite, du contenu de tous les niveaux de ladite deuxième portion (BN2) de circuit intégré, et ladite réalisation technologique comprend en outre une combinaison (32) du premier fichier intermédiaire (FlOA) et du deuxième fichier intermédiaire (FION). 5. Circuit intégré comportant un bloc analogique et un bloc numérique dans et/ou sur un même substrat, caractérisé en ce qu'au moins une partie d'une première portion (BA2) du circuit intégré correspondant au bloc analogique est réalisé dans une technologie native et une deuxième portion (BN2) du circuit intégré correspondant audit bloc numérique est réalisée dans une version technologique réduite associée à ladite technologie native. 6. Circuit selon la revendication 5, dans lequel ladite première portion de circuit intégré comprend des zones de prise de contact surdes zones électriquement actives (S, D, G) et des interconnexions électriquement conductrices (Vn) entre des niveaux de métallisation dont les dimensions sont respectivement alignées sur celles des zones de prise de contact et des interconnexions de ladite deuxième portion de circuit intégré. 7. Circuit selon la revendication 5 ou 6, dans lequel la zone de débordement (Zd2) entre une ligne métallique du premier niveau de métallisation et un contact est plus importante dans la première portion (BA2) de circuit intégré que dans la deuxième portion (BN2) de circuit intégré, et la zone de débordement entre une ligne métallique d'un niveau de métallisation de rang n et une interconnexion de rang n est plus importante dans la première portion de circuit intégré que dans la deuxième portion de circuit intégré. 8. Circuit selon l'une des revendications 5 à 7, comprenant un anneau d'étanchéité (SR) de forme sensiblement rectangulaire entourant le bloc analogique et le bloc numérique.