FR 2960992 A1 20111209 FR 1054304 A 20100602 B10232 - 09-RO-519 1 PROCÉDÉ DE CONCEPTION DE MASQUES POUR LA FORMATION DE COMPOSANTS ÉLECTRONIQUES Domaine de l'invention La présente invention concerne la conception de masques destinés à être utilisés pour fabriquer des circuits intégrés. Plus particulièrement, la présente invention concerne un procédé permettant d'améliorer la conception de tels masques. Exposé de l'art antérieur Pour fabriquer des circuits électroniques intégrés, on utilise un jeu de plusieurs masques comprenant des ouvertures destinées à définir des zones de travail sur le circuit. Par exemple, différents masques peuvent être utilisés successivement pour définir des emplacements d'implantation de dopants, de gravure, etc. La fabrication des différents masques nécessaires à l'obtention d'un circuit intégré implique un coût relativement élevé. De plus, les circuits intégrés modernes peuvent nécessiter, pour leur production, plusieurs dizaines de masques. Il est donc essentiel de bien tester les fichiers de génération de ces masques avant de lancer la production des masques, voire la production de circuits intégrés. Notamment, la compatibilité des masques, par exemple en superposition, doit être optimale. Le retour en conception d'un ensemble de masques, au dernier B10232 - 09-RO-519 2 moment avant le lancement de la production de circuits intégrés ou après le lancement de la production, peut impliquer des retards de fabrication et des coûts très importants. Pour chaque technologie de composants électroniques, les concepteurs de circuits intégrés doivent respecter un certain nombre de règles de conception rassemblées dans des bibliothèques (couramment appelées en anglais "Design Rules Manual", ou DRM). Ces bibliothèques rassemblent, entre autres, des ensembles de règles liées à la superposition ou à la juxtaposition des couches ("layer" en anglais) nécessaires à la formation de ces composants électroniques. La figure 1 illustre quelques exemples de règles qui peuvent être imposées aux concepteurs pour la formation de circuits intégrés. Dans cette figure sont illustrées, en hachuré, différentes zones en surface d'un substrat destinées à recevoir des composants électroniques. Parmi les règles à respecter pour les composants électroniques, on peut citer : - le respect d'une largeur minimale W de certains éléments des composants, par exemple la largeur de grilles de transistors MOS, la longueur d'un canal de transistor ; - le respect d'une distance minimale S (space, espacement) entre différents éléments, pour éviter notamment qu'il ne se produise des interférences entre ces éléments, par exemple entre deux pistes métalliques, ou encore des courants de fuite ; - le respect d'une surface minimale A pour certains éléments. La figure 2 illustre des règles qui peuvent être imposées par les bibliothèques DRM lorsque plusieurs couches sont utilisées pour la formation de composants électroniques, en des endroits proches ou superposés d'un circuit. Dans cette figure sont représentés les niveaux de conception à partir desquels sont fabriqués des masques qui seront ensuite nécessaire à la fabrication de composants électroniques, LAYER1 dont le contour des ouvertures est représenté en traits pleins, B10232 - 09-RO-519 3 et LAYER2 dont les ouvertures sont représentées en portions hachurées. Les exemples de règles à respecter peuvent être : - le respect d'une distance minimale E (enclosure, pourtour) entre le bord des ouvertures du second masque LAYER2 et le bord des ouvertures du premier masque LAYER1. Ceci correspond par exemple au cas de composants électroniques formés dans un caisson d'un type de conductivité particulier. Dans ce cas, les composants ne doivent pas être formés trop près du bord du caisson, pour permettre leur bon fonctionnement. Cela peut également correspondre à des éléments qui doivent être formés de façon superposée : par exemple une grille d'un transistor au-dessus d'un caisson d'un type de conductivité particulier. - le respect d'une distance minimale D entre des éléments formés à l'aide du second masque LAYER2 par rapport à des éléments formés à l'aide du premier masque LAYER1. Ceci correspond par exemple au cas où le premier masque définit un caisson d'un certain type de conductivité et où les composants formés au niveau des ouvertures du second masque ne doivent pas être formés trop près de ce caisson en raison d'un risque d'interactions. On notera que les règles imposées par les bibliothèques DRM peuvent également intégrer une certaine marge d'erreur de positionnement, pour tenir compte d'imprécisions dans l'alignement des masques lors de la fabrication des circuits. Les règles imposées par les bibliothèques DRM éliminent ainsi un certain nombre de situations aux dimensionnements critiques qui ne pourraient pas fonctionner correctement et qui ne sont donc pas accessibles pour les concepteurs. Une fois les circuits intégrés conçus par les concepteurs, il est nécessaire de transformer les fichiers obtenus (dits de conception, de design ou Computer Aided Design, CAD) en fichiers images des masques qui seront nécessaires à la formation des circuits intégrés. Pour cela, des opérations B10232 - 09-RO-519 4 logiques sont définies par des technologues pour être appliquées aux fichiers de circuit intégré. Les opérations logiques permettent également de définir tous les éléments manquants au bon fonctionnement du circuit qui ne sont pas à la disposition des concepteurs. En effet, pour permettre une conception aisée des circuits intégrés, les concepteurs ne définissent que certains des éléments nécessaires à la formation du circuit intégré. Par exemple, dans le cas d'un transistor MOS, les concepteurs peuvent définir l'emplacement d'un caisson d'un type de conductivité donné, et un second caisson nécessaire au bon fonctionnement du transistor pourra être automatiquement généré par les opérations logiques. Les opérations logiques permettent enfin de définir une forme optimisée des différents masques. Notamment, elles peuvent prévoir d'élargir légèrement les ouvertures formées dans les masques pour compenser un éventuel rétrécissement ultérieur lors de l'utilisation du masque. La figure 3 représente un organigramme classique des étapes réalisées pour la conception de circuits intégrés, jusqu'à la fabrication des masques permettant de fabriquer les circuits intégrés. Comme on l'a décrit ci-dessus, une première étape 10 consiste à former un fichier informatique image du circuit intégré désiré (DESIGN FILE). Ce fichier est formé par les concepteurs 12 (DESIGNER), en respectant les règles imposées par les bibliothèques de conception de circuit intégré 14 (DRM) associées à la technologie utilisée. Le fichier du circuit intégré est ensuite transformé, par un système informatique, à une étape 16 (LOP, Logical Operation Processing) et à l'aide d'un ensemble d'opérations logiques 18 (L0, Logical Operation), de façon à obtenir un fichier image des masques nécessaires à la fabrication des circuits intégrés 20 (MASK FILES). Les opérations logiques sont notamment prévues pour regrouper, dans un même masque, toutes B10232 - 09-RO-519 les régions des composants électroniques des circuits intégrés nécessitant un même traitement. A titre d'exemple, on peut prévoir, sur un même circuit intégré, des transistors MOS basse tension, des 5 transistors MOS de tension élevée, des transistors à double grille, etc. Chacun de ces transistors nécessite, pour être formé, un traitement spécifique, souvent obtenu par une différenciation de masques, par exemple pour former les caissons de ces différents transistors. Les opérations logiques de l'étape 18 servent à générer les bons masques en fonction des différentes étapes à réaliser. L'étape 16 de transformation du fichier de circuit intégré 10 en un fichier de masques peut renvoyer des erreurs, par exemple dans le cas où la densité de composants électroniques sur le circuit serait trop importante, ou dans le cas où il existerait des incompatibilités avec la bibliothèque de conception de circuit intégré. Dans ce cas, il est nécessaire de revoir les formules de transformations 18 (LO) appliquées lors de l'étape de transformation 16 pour valider ou invalider certaines configurations proposées par les concepteurs. Une fois l'étape 18 accomplie, l'ensemble de masques 20 est vérifié visuellement par un technologue (pour repérer des erreurs évidentes, par exemple de superposition d'éléments qui ne le devraient pas), puis est de nouveau testé statistiquement, à une étape 22 (PLC), avant la production des masques. Ce dernier test, réalisé par un système informatique, consiste en une vérification dimensionnelle des masques générés, par exemple en comparaison avec des critères dimensionnels imposés par les fabricants de masques (MRC, Manufacturing Rule Check), ou avec des critères imposés par les fabricants des circuits intégrés (PLC, Post Logical Check). Si l'étape de test 22 produit des erreurs, une étape 24 (ERROR) est prévue, dont le but est de modifier les opérations logiques 18 de transformation de l'étape 20 de façon à ce que les masques remplissent les conditions imposées par les B10232 - 09-RO-519 6 fabricants de masques. Cette étape de modification est réalisée à la main par les technologues et peut être relativement longue. En effet, il faut cibler, dans l'ensemble des opérations logiques, celle qui a provoqué l'incompatibilité avec les critères dimensionnels imposés par les fabricants de masques, puis modifier la ou les opérations en cause. Une fois que l'on a modifié les opérations logiques 18, l'opération de transformation du fichier de circuit intégré en un fichier de masques est de nouveau appliquée au fichier de circuit intégré fourni par les concepteurs. Si une erreur survient encore après l'étape de test 22, on remodifie les opérations logiques 18 et on recommence l'opération de transformation de l'étape 16 autant de fois que nécessaire. Lorsque l'étape de test 22 est validée, les masques sont envoyés en production à une étape 26 (MASK FAB) et la production de circuits intégrés peut commencer. Un problème peut se poser dans des cas particuliers où les concepteurs désirent intégrer de nouveaux composants dans les circuits intégrés. Par "nouveau composant", on comprendra ici un nouveau composant dans son ensemble ou une adaptation nouvelle d'un composant connu, par exemple l'ajout d'une région dopée en un nouvel emplacement d'un transistor, la modification des dimensions d'une grille isolée, etc. Lorsqu'un nouveau composant est conçu, le circuit intégré dans lequel est prévu ce composant peut être transformé selon le procédé décrit en relation avec la figure 3 pour obtenir l'ensemble des masques correspondant à ce circuit, si cet ensemble de masques peut être généré sans erreur. On prévoit généralement, avant de faire cette transformation, de former un fichier de test dans lequel sont regroupées de nombreuses configurations du nouveau composant, en interaction avec d'autres composants. Ce fichier de test est ensuite testé pour voir s'il satisfait aux règles imposées par les bibliothèques DRM, puis le fichier de test est transformé à l'aide des opérations logiques. Ceci permet de vérifier que ce nouveau B10232 - 09-RO-519 7 composant ne pose pas de problème, lié aux bibliothèques DRM, d'intégration dans le circuit intégré désiré, mais également dans d'autres configurations futures qu'on pourra lui donner. Cependant, il peut arriver qu'un circuit de test comprenant de nouveaux composants satisfasse aux conditions imposées par les DRM, que les transformations des opérations logiques ne posent pas de problème, que le test post-transformation soit bon par rapport aux critères des fabricants de masques, mais que les masques finalement produits ne permettent pas de former des composants de bonne qualité. Ceci peut être dû au fait que les opérations logiques transformant le fichier de circuit intégré en un fichier de masques peuvent ne pas traiter convenablement la conception du nouveau composant, ou peuvent introduire des erreurs lors de la transformation. Si un ensemble de masques erroné est utilisé pour produire des circuits intégrés, cela peut avoir des répercutions importantes en termes de temps et de coût, notamment s'il est nécessaire de concevoir et de fabriquer tout un nouveau jeu de masques. La détection d'erreurs en fin de procédé de fabrication de masques n'est donc pas envisageable. Ainsi, un besoin existe d'un procédé permettant de limiter au maximum des retours en conception de masques de circuits intégrés. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de conception de masques de fabrication de circuits intégrés palliant tout ou partie des inconvénients des procédés usuels. Plus particulièrement, un objet d'un mode de réalisation de la présente invention prévoit un procédé de conception de masques de fabrication de circuits intégrés mettant en oeuvre des étapes de test particulièrement efficaces. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de conception de masques adaptés à la B10232 - 09-RO-519 8 formation de circuits intégrés dans une technologie considérée, comprenant les étapes suivantes : (a) former un premier fichier de test comprenant un ensemble de configurations d'éléments de circuits intégrés agencés selon des dispositions pouvant excéder les cas autorisés par des bibliothèques de règles de conception ; (b) former un second fichier de test comprenant l'ensemble des éléments du premier fichier de test auquel on retire les éléments correspondant à des configurations interdites par les bibliothèques de règles de conception ; (c) transformer le second fichier de test à l'aide d'un ensemble d'opérations logiques mises en oeuvre par un moyen de calcul de façon à obtenir un fichier de masques comprenant la configuration de l'ensemble des masques nécessaires à l'obtention du circuit intégré associés au second fichier de test ; (d) réaliser un test du fichier de masques et, si le test est négatif, modifier et adapter les bibliothèques de règles de conception en fonction du résultat du test ; et (e) réitérer les étapes (a) à (d) autant de fois que nécessaire jusqu'à ce que le test de l'étape (d) soit positif. Selon un mode de réalisation de la présente invention, l'étape (d) comporte en outre l'étape de modifier et adapter les opérations logiques de transformation du second fichier de test. Selon un mode de réalisation de la présente invention, l'étape (d) comporte en outre l'étape de modifier et adapter le test du fichier de masques. Selon un mode de réalisation de la présente invention, l'étape (e) est suivie des étapes suivantes : (f) former un fichier de circuit intégré respectant les règles imposées par les bibliothèques de règles de conception modifiées et adaptées, obtenues par la dernière réitération de l'étape (d) ; et (g) transformer le fichier de circuit intégré en un fichier de masques par l'application des opérations logiques de transformation modifiées et adaptées à l'étape (d). Selon un mode de réalisation de la présente invention, 35 l'étape (g) est suivie d'une étape de fabrication d'un jeu de B10232 - 09-RO-519 9 masques de circuits intégrés sur la base du fichier de masques obtenu à l'étape (g). Selon un mode de réalisation de la présente invention, le premier fichier de test comprend un ensemble de confi- gurations d'éléments de circuits intégrés générées aléatoirement. Selon un mode de réalisation de la présente invention, le premier fichier de test comprend un ensemble de configurations d'éléments de circuits intégrés générées en utilisant des modèles mathématiques d'interaction de segments ou de polygones. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 illustre des exemple de règles qui peuvent être imposées aux concepteurs de circuits intégrés pour la formation de différents éléments de composants électroniques sur un même niveau ; la figure 2 illustre des exemple de règles qui peuvent être imposées aux concepteurs de circuits intégrés pour la formation de différents éléments de composants électroniques dont la fabrication nécessite l'utilisation de plusieurs niveaux de masque ; la figure 3 est un organigramme illustrant des étapes couramment réalisées entre la conception de fichiers de circuits intégrés et la fabrication des masques permettant la fabrication des circuits intégrés ; la figure 4 est un organigramme illustrant des étapes selon un mode de réalisation de la présente invention ; et la figure 5 est un organigramme illustrant des étapes de fabrication de masques de circuits intégrés selon un mode de réalisation de la présente invention. B10232 - 09-RO-519 10 Description détaillée La figure 4 est un organigramme d'un procédé proposé pour améliorer la conception de masques de circuits intégrés, et notamment lorsque de nouveaux composants sont proposés par les concepteurs de circuits intégrés. Plus particulièrement, cette figure illustre des étapes d'un procédé de formation de tests de fichiers de circuits intégrés efficaces et robustes, de façon à éviter que des masques erronés soient formés sur la base de nouveaux composants qui satisfont aux tests classiques. Le procédé décrit en relation avec l'organigramme de la figure 4 sera de préférence réalisé pour chaque nouvelle technologie de composants électroniques. Ce procédé permet de définir des règles optimisées de conception de circuits intégrés qui pourront, par la suite, être adaptées à tout nouveau composant dans la technologie considérée. Le procédé de la figure 4 commence par une étape 30 (ALL CONF) de formation d'un fichier de test complet. Ce fichier de test complet comprend l'ensemble des configurations possibles des divers éléments d'une technologie donnée (caissons dopés, pistes métalliques, etc), que ce soit des configurations connues et réalisées ou des configurations qui ne paraissent pas réalisables. On notera que, par "ensemble des configurations possibles des divers éléments disponibles", on comprendra que le fichier de test complet comprend par exemple un ensemble de configurations aléatoires de tous les éléments à la disposition des concepteurs, ou encore un ensemble de configurations générées en utilisant des modèles mathématiques d'interactions de segments ou de polygones. Toute autre méthode permettant de former un tel fichier de test complet, comprenant de nombreuses configurations des éléments à disposition des concepteurs, pourra également être utilisée. Le fichier de test complet est ensuite testé (étape 32) à l'aide des règles de conception imposées dans les bibliothèques DRM associées à cette technologie (étape 34) de B10232 - 09-RO-519 11 façon à former un fichier de test amélioré (étape 36, IMPROVED TEST CASE) comprenant l'ensemble des configurations du fichier de test complet 30 auquel on retire toutes les configurations qui ne satisfont pas aux règles imposées par les bibliothèques DRM 34. Ainsi, le fichier de test amélioré comprend toutes les configurations autorisées par les bibliothèques DRM de la technologie considérée, que ce soit des configurations classiques (couramment utilisées par les concepteurs) ou des configurations inhabituelles qui ne sont pas filtrées par les bibliothèques DRM. Le fichier de test amélioré 36 obtenu est ensuite transformé, à une étape 38 (LOP), par un ensemble d'opérations logiques 40 (LO) mises en oeuvre par un moyen de calcul, par exemple un ordinateur, et définies par des technologues, de façon à former un ensemble de masques (MASK SET) à une étape 42. L'ensemble des masques obtenus à l'étape 42 subit ensuite un premier test visuel réalisé par un technologue puis un test post-génération de masques à une étape 44 (PLC). Le test post-génération de masques 44 permet de vérifier que les masques obtenus satisfont non seulement aux exigences dimensionnelles des fabricants de masques mais également aux exigences des fabricants de circuits intégrés. Si une erreur est détectée lors d'un des tests de l'étape 44 (FAIL), et que cette erreur correspond à un cas qui ne doit pas être reproduit par la suite dans la technologie considérée, on prévoit de remonter le cas précis ayant engendré l'erreur directement au niveau des règles de conception 34, à une étape 46 (MOD DRM). Ceci permet d'éviter qu'une telle situation ne soit permise par la suite par le test réalisé à l'aide des bibliothèques DRM, pour de nouveaux circuits intégrés. Si l'erreur détectée ne correspond pas à un cas à interdire par la suite pour de nouveaux circuits, dans la technologie considérée, ou correspond à un cas qu'il faut affiner et/ou vérifier différemment, on peut prévoir, à une B10232 - 09-RO-519 12 étape 48 (MOD LO), de modifier les opérations logiques 40 réalisées à l'étape 38. L'ensemble constitué des étapes 32, 36, 38, 42 et 44 est ensuite reproduit autant de fois que nécessaire jusqu'à obtenir une étape de test post-génération de masques 44 sans émission d'erreur (PASS). Dans ce cas, on passe à une étape 50 (ROBUST DRM/LO) où on peut dire que les configurations ultérieures de circuit intégré autorisées par les bibliothèques DRM modifiées, permettront de former des fichiers de masques de bonne qualité et ne présentant pas d'erreur. Les fichiers de masques ainsi obtenus seront adaptés à la fabrication de circuits intégrés de bonne qualité et ne présentant pas d'erreur. On notera que les tests de l'étape de test post- génération de masques 44 pourront également être modifiés et adaptés lors de la réitération des étapes 32 à 42. Par exemple, certaines étapes de test pourront être modifiées et être rendues moins exigeantes, si une telle exigence ne s'avère pas nécessaire. En effet, si un nouveau circuit intégré est proposé par les concepteurs, ce circuit va suivre les procédés de transformation classiques du fichier de circuit intégré vers un fichier correspondant des masques pour la fabrication du circuit intégré. La figure 5 illustre le chronogramme d'un tel procédé. Un nouveau fichier de conception de circuit intégré (NEW DESIGN FILE) est créé à une étape 60 par les concepteurs de circuits intégrés. Ce fichier de conception de circuit intégré respecte les règles de conception de circuit intégré imposées par les bibliothèques améliorées formées par le procédé de la figure 4 (IMPROVED DRM, étape 62). Le fichier de circuit intégré est ensuite transformé, lors d'une étape 64 (IMPROVED LOP), par les opérations logiques améliorées formées par le procédé de la figure 4 (étape 66, IMPROVED LO). Le fichier de masques ainsi obtenu peut être de B10232 - 09-RO-519 13 nouveau testé par les étapes post-génération de masque, à une étape 70 (PLC). Si un tel test est prévu, on utilisera de préférence le test modifié lors de la réitération du procédé de la figure 4 si celui-ci a été modifié. On obtient ainsi un ensemble de masques, à une étape 72 (MASK FAB), ces masques étant de bonne qualité. Ainsi, une fois que le procédé décrit en relation avec la figure 4 est déroulé, on peut transformer tout nouveau fichier de circuit intégré en un fichier de masques sans craindre des erreurs dans les masques obtenus puisque le procédé décrit en relation avec la figure 4 a permis d'éliminer toutes les configurations de conception interdites. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, toute autre étape de test généralement prévue en plus des étapes présentées ici pour la fabrication de masques de circuit intégré pourra être réalisée en combinaison avec les étapes de procédé présentées ici. On notera que, de façon classique, le fichier de test complet, le fichier de test amélioré, les fichiers de masques et les fichiers de conception de circuits intégrés pourront être formés dans le format de fichiers GDSII, couramment utilisé pour de tels fichiers. On notera toutefois que tout autre format de fichiers (par exemple OASIS) de circuits intégrés pourra être utilisé pour former ces fichiers. REVENDICATIONS1. Procédé de conception de masques adaptés à la formation de circuits intégrés dans une technologie considérée, comprenant les étapes suivantes : (a) former (30) un premier fichier de test comprenant un ensemble de configurations d'éléments de circuits intégrés agencés selon des dispositions pouvant excéder les cas autorisés par des bibliothèques de règles de conception ; (b) former (36) un second fichier de test comprenant l'ensemble des éléments du premier fichier de test auquel on retire (32) les éléments correspondant à des configurations interdites par les bibliothèques de règles de conception (34) ; (c) transformer (38) le second fichier de test à l'aide d'un ensemble d'opérations logiques (40) mises en oeuvre par un moyen de calcul de façon à obtenir (42) un fichier de masques comprenant la configuration de l'ensemble des masques nécessaires à l'obtention du circuit intégré associés au second fichier de test ; (d) réaliser (44) un test du fichier de masques et, si le test est négatif, modifier et adapter (46) les bibliothèques de règles de conception en fonction du résultat du test ; et (e) réitérer les étapes (a) à (d) autant de fois que nécessaire jusqu'à ce que le test de l'étape (d) soit positif. 2. Procédé selon la revendication 1, dans lequel l'étape (d) comporte en outre l'étape de modifier et adapter (48) les opérations logiques (40) de transformation du second fichier de test. 3. Procédé selon la revendication 2, dans lequel l'étape (d) comporte en outre l'étape de modifier et adapter le test du fichier de masques. 4. Procédé selon la revendication 2 ou 3, dans lequel l'étape (e) est suivie des étapes suivantes : (f) former (60) un fichier de circuit intégré respectant les règles imposées par les bibliothèques de règles deB10232 - 09-RO-519 15 conception modifiées et adaptées (62), obtenues par la dernière réitération de l'étape (d) ; et (g) transformer (64) le fichier de circuit intégré en un fichier de masques (68) par l'application des opérations 5 logiques de transformation modifiées et adaptées (66) à l'étape (d). 5. Procédé selon la revendication 4, dans lequel l'étape (g) est suivie d'une étape de fabrication (70) d'un jeu de masques de circuits intégrés sur la base du fichier de 10 masques (68) obtenu à l'étape (g). 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel le premier fichier de test (30) comprend un ensemble de configurations d'éléments de circuits intégrés générées aléatoirement. 15 7. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel le premier fichier de test (30) comprend un ensemble de configurations d'éléments de circuits intégrés générées en utilisant des modèles mathématiques d'interaction de segments ou de polygones.