FR 2961979 A1 20111230 FR 1055050 A 20100624 B10023 FR - 09-GR1-407 1 CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE DIFFÉRENTIEL À APPROXIMATIONS SUCCESSIVES Domaine de l'invention La présente invention concerne un convertisseur analogique-numérique (ADC) différentiel à approximations successives (SAR). En particulier, la présente invention concerne un ADC SAR différentiel et un procédé pour effectuer des approximations successives pour une conversion analogique-numérique sur la base d'un réseau de condensateurs. Arrière plan de l'invention Les convertisseurs ADC SAR comprennent en général un ou plusieurs convertisseurs à n bits qui fonctionnent en parallèle. Chaque convertisseur à n bits est agencé pour échantillonner une tension d'entrée, et génère une valeur numérique de n bits correspondant à l'amplitude de la tension d'entrée. La génération de la valeur numérique de n bits comprend en général l'échantillonnage de chaque composante du signal d'entrée différentiel par des ensembles correspondants de condensateurs ayant chacun une valeur de capacité à pondération binaire correspondant aux bits allant du plus significatif au moins significatif du signal de sortie à n bits. Les ensembles de condensateurs sont reliés à des entrées respectives d'un B10023 FR - 09-GR1-407 2 comparateur, et un processus de type essais-erreurs est ensuite utilisé pour déterminer, pour chaque condensateur tour à tour, quelle combinaison de tensions hautes et basses reliées à chaque condensateur équilibre le comparateur. La vitesse de fonctionnement d'un tel convertisseur est déterminée dans une certaine mesure par la vitesse à laquelle les condensateurs peuvent être rechargés entre chaque décision de bit, et cela est déterminé par la quantité de charge qui doit être retirée des tensions d'alimentation après chaque décision de bit. Si la charge ne peut pas être retirée assez rapidement pour recharger les condensateurs, la signature du signal d'entrée peut rester sur les condensateurs, ce qui entraîne une non linéarité dans le fonctionnement du convertisseur. En outre, plus on doit retirer de charge, plus la consommation du convertisseur est élevée. Une possibilité pour réduire la quantité de charge qui doit être transférée à partir des tensions d'alimentation serait de réduire les dimensions de chacun des condensateurs. Cependant, cela peut augmenter le bruit et réduire la linéarité, ce qui conduit à des erreurs dans le signal de sortie. On a donc besoin d'un convertisseur différentiel amélioré qui absorbe une charge réduite à partir des tensions d'alimentation. Résumé de l'invention Des modes de réalisation de la présente invention visent à répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. Selon un premier aspect de la présente invention, on prévoit un convertisseur analogique-numérique différentiel à approximations successives comprenant : un comparateur ; une première pluralité de condensateurs reliée entre une pluralité correspondante de premiers commutateurs et une première entrée du comparateur, au moins un des premiers condensateurs étant agencé pour recevoir une première composante d'un signal d'entrée différentiel ; et une deuxième pluralité de condensateurs reliée B10023 FR - 09-GR1-407 3 entre une pluralité correspondante de deuxièmes commutateurs et une deuxième entrée du comparateur, au moins l'un des deuxièmes condensateurs étant agencé pour recevoir une deuxième composante du signal d'entrée différentiel, chacune des première et deu- xième pluralités de commutateurs étant adaptée à relier indépendamment le condensateur correspondant à un niveau sélectionné parmi : un premier niveau de tension d'alimentation ; un deuxième niveau de tension d'alimentation ; et un troisième niveau de tension d'alimentation. Selon un mode de réalisation, le convertisseur comprend un registre agencé pour mémoriser des sorties du comparateur, chacun des premiers et deuxièmes commutateurs étant adapté à être commandé sur la base de valeurs mémorisées dans le registre. Selon un autre mode de réalisation, chacune des pre- mière et deuxième pluralités de commutateurs est aussi adaptée à relier indépendamment le condensateur correspondant à la première ou la deuxième composante du signal d'entrée différentiel. Selon un autre mode de réalisation, le registre 20 comprend une pluralité de bascules agencées pour mémoriser des sorties du comparateur. Selon un autre mode de réalisation, chacun des premiers et deuxièmes commutateurs comprend quatre transistors reliés entre le condensateur correspondant et un signal res- 25 pectif parmi la composante du signal d'entrée différentiel, le premier niveau de tension, le deuxième niveau de tension et le troisième niveau d'alimentation. Selon un autre mode de réalisation, le convertisseur comprend en outre un circuit de commande adapté à échantillonner 30 la tension d'entrée différentielle pendant une phase d'échantillonnage, et à commander les premiers et deuxièmes commutateurs pour relier chaque condensateur de la première et de la deuxième pluralité de condensateurs au troisième niveau de tension au début d'une phase de conversion de tension. 1 B10023 FR - 09-GR1-407 4 Selon un autre mode de réalisation, les première et deuxième pluralités de condensateurs comprennent chacune I condensateurs 1 à I, chacun ayant une capacité correspondante égale à C/2i, pour i égal à 1 à (I-1), la capacité totale du premier ensemble de condensateurs étant égale à C-C/2I-1. Selon un autre mode de réalisation, le convertisseur comprend en outre un premier condensateur supplémentaire relié entre la première entrée du comparateur et un troisième commutateur, et un deuxième condensateur supplémentaire relié entre la deuxième entrée du comparateur et un quatrième commutateur, les premier et deuxième condensateurs supplémentaires ayant chacun une capacité égale à C/2I-1. Selon un autre aspect de la présente invention, on prévoit un module de conversion analogique-numérique comprenant une pluralité des convertisseurs susmentionnés agencés pour échantillonner le signal d'entrée différentiel tour à tour. Selon un mode de réalisation, chacun des convertisseurs analogique-numérique est un convertisseur à n bits, et en outre un premier registre de sortie est agencé pour recevoir les n-1 bits les plus significatifs de la valeur de sortie à n bits de chaque convertisseur, et un deuxième registre de sortie est agencé pour recevoir le bit le moins significatif du registre de sortie. Selon un autre aspect de la présente invention, on 25 prévoit un dispositif électronique comprenant le module de conversion analogique-numérique susmentionné. Selon un autre aspect de la présente invention, on prévoit un procédé pour réaliser une conversion analogique- numérique par un convertisseur différentiel à approximations 30 successives comprenant les étapes suivantes : mémoriser sur une première pluralité de condensateurs une première composante d'un signal d'entrée différentiel ; mémoriser sur une deuxième pluralité de condensateurs une deuxième composante du signal d'entrée différentiel ; relier chacun de la première pluralité 35 de condensateurs entre un troisième niveau de tension d'alimen- B10023 FR - 09-GR1-407 tation et une première entrée d'un comparateur ; relier chacun de la deuxième pluralité de condensateurs entre un troisième niveau de tension d'alimentation et une deuxième entrée du comparateur ; et sur la base de la sortie du comparateur, relier 5 un condensateur de la première pluralité de condensateurs à un premier niveau de tension et relier un condensateur de la deuxième pluralité de condensateurs à un deuxième niveau de tension. Selon un mode de réalisation, le troisième niveau de tension d'alimentation est un niveau de tension différent d'un point milieu entre les premier et deuxième niveaux de tension. Selon un autre mode de réalisation, le procédé comprend en outre, après avoir relié les condensateurs des première et deuxième pluralités aux premier et deuxième niveaux de tension respectivement, la détermination d'un bit de sortie suivant, et le couplage d'un autre condensateur de chacune des première et deuxième pluralités de condensateurs à l'un des premier et deuxième niveaux de tension. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront claire-ment à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre un exemple d'ARC SAR ; la figure 2 est un organigramme représentant un exemple d'étapes pour effectuer une conversion analogique-numérique sur la base du circuit de la figure 1 ; la figure 3 illustre un ADC SAR selon un mode de 30 réalisation de la présente invention ; la figure 4 est un organigrauune illustrant des étapes d'un procédé pour effectuer une conversion analogique-numérique sur la base du circuit de la figure 3 selon des modes de réalisation de la présente invention ; 25 B10023 FR - 09-GR1-407 6 la figure 5 illustre plus en détail un commutateur du circuit de la figure 3 selon des modes de réalisation de la présente invention ; la figure 6 illustre un module de conversion 5 analogique-numérique selon des modes de réalisation de la présente invention ; la figure 7 est un chronogramme représentant l'allure temporelle de signaux dans le module de conversion analogique-numérique de la figure 6 selon un mode de réalisation de la 10 présente invention ; les figures 8, 9A, 10 et 11 illustrent un circuit de génération de signaux de commande pour commander des transistors du commutateur de la figure 5 selon des modes de réalisation de la présente invention ; 15 la figure 9B représente des chronogrammes correspondant au circuit de la figure 9A selon un mode de réalisation de la présente invention ; et la figure 12 illustre un dispositif électronique comprenant le module de conversion analogique-numérique de la 20 figure 6 selon des modes de réalisation de la présente invention. Description détaillée de modes de réalisation de la présente invention La figure 1 illustre un exemple d'ADC SAR 100 à 4 25 bits. Le convertisseur 100 comprend un comparateur 101 qui fournit une sortie à un registre de 4 bits 102 pour mémoriser une valeur binaire résultant de la conversion. Cinq commutateurs 104 à 108 situés du côté gauche du convertisseur, et cinq commutateurs correspondants 104' à 108' 30 situés du côté droit du convertisseur, sont commandés sur la base des bits mémorisés dans le registre 102. Les commutateurs 104 à 108 sont reliés à une borne de condensateurs respectifs C1 à C5, ayant respectivement des capacités C/2, C/4, C/8, C/16 et C/16. Ainsi, la capacité de chaque condensateur C1 à c4 est une 35 fraction différente de la capacité totale C des condensateurs C1 B10023 FR - 09-GR1-407 7 à c5. De façon similaire, les commutateurs 104' à 108' sont reliés à une borne de condensateurs respectifs Cl' à C5', ayant respectivement des capacités C/2, C/4, C/8, C/16 et C/16. Chacun des condensateurs Cl à C5 a son autre borne connectée à un noeud 109 qui est lui-même relié à une entrée négative du comparateur 101. La tension sur le noeud 109 est notée Vap. De façon similaire, chacun des condensateurs Cl' à C5' a son autre borne connectée à un noeud 109', qui est lui-même relié à la borne d'entrée positive du comparateur 101. La tension sur le noeud 109' est notée Van. Les noeuds 109 et 109' sont en outre reliés à une tension d'alimentation Vs par l'intermédiaire de commutateurs respectifs 110 et 110'. On va maintenant décrire le fonctionnement du convertisseur 100 de la figure 1 en référence à l'organigrauune de la figure 2. Dans une première étape S0, on effectue une phase d'échantillonnage, dans laquelle chacun des commutateurs 104 à 108 est relié à une première composante Vinp du signal d'entrée différentiel et chacun des commutateurs 104' à 108' est relié à une deuxième composante Vinn du signal d'entrée différentiel. En même temps, les noeuds 109 et 109' sont connectés, par l'intermédiaire des commutateurs 110 et 110' respectivement, à la tension d'alimentation Vs, qui est par exemple à 0 V. Cet état de connexion de chacun des commutateurs est représenté par la ligne en trait plein de chaque commutateur. De cette manière, les condensateurs Cl à C5 et Cl' à C5' sont chargés sur la base du signal d'entrée différentiel. Dans une étape suivante Sl, les noeuds 109 et 109' sont isolés de la tension d'alimentation Vs en ouvrant les couunutateurs 110 et 110', et les condensateurs Cl et C2' à C5' sont reliés à une tension d'alimentation haute Vtop par l'intermédiaire de commutateurs 104 et 105' à 108' respecti- vement, tandis que les condensateurs Cl' et C2 à C5 sont reliés à une tension d'alimentation Vbot par l'intermédiaire des commutateurs 104' et 105 à 108 respectivement. Cet état de t B10023 FR - 09-GR1-407 8 connexion de chacun des commutateurs est représenté par la ligne en pointillé de chaque commutateur. Les tensions Vtop et Vbot sont par exemple égales à 0,5 V et 0 V respectivement, bien qu'on puisse utiliser d'autres valeurs. Dans une étape suivante S2, le comparateur détermine si Vap est supérieur à Van. En particulier, avec la configuration des commutateurs 104 à 108 et 104' à 108' telle que représentée par les lignes en pointillés en figure 1, du côté gauche du comparateur, le condensateur C1 a la moitié de la capacité C totale, et les condensateurs C2 à C5 partagent l'autre moitié de la capacité totale C. Il en est de même pour le côté droit du convertisseur. On peut démontrer qu'à l'étape S2, Vap-Van=-(Vinp-Vinn). Ainsi si Vap est inférieure à Van, la sortie du comparateur est à l'état haut, et l'étape suivante est S3, dans laquelle le bit le plus significatif de la valeur binaire est déterminé connue égal à "1", et la décision est prise de maintenir C1 relié à Vtop, et de maintenir C1' relié à Vbot. Par contre, si Vap est supérieure à Van, la sortie de la comparaison est à l'état bas, et l'étape suivante est S4, dans laquelle le bit le plus significatif va être déterminé comme égal à "0". Dans ce cas, le couplage des condensateurs C1 et Cl' est modifié, de sorte que C1 est relié à Vbot, et Cl' est relié à Vtop. Après les étapes S3 et S4, l'étape suivante est S5, dans laquelle on détermine le bit suivant de la valeur de sortie, en reliant C2 à Vtop et C2' à Vbot. Ensuite, à l'étape S6, Vap est de nouveau comparé à Van, puis sur la base de cette comparaison, des étapes similaires à S3 et S4 sont effectuées. Dans un but de brièveté, les étapes suivantes ne sont pas illustrées en figure 2, mais comprennent la détermination de la valeur du bit suivant, et la décision s'il faut ou non maintenir C2 relié à Vtop et C2' relié à Vbot. Le même processus se poursuit pour les condensateurs suivants C3 et C3', puis pour les condensateurs C4 et C4', qui B10023 FR - 09-GR1-407 9 correspondent au bit le moins significatif de la valeur de sortie de 4 bits. Cependant, les condensateurs C5 et C5' restent reliés à Vbot et Vtop respectivement. Ainsi la détermination de chaque valeur de bit selon le procédé de la figure 2 est une approche en deux étapes : une première étape de commutation d'un condensateur correspondant à connecter à Vtop ou Vbot ; et une deuxième étape de décision si on maintient cette connexion ou si on la change. Un inconvénient de cette approche à deux étapes est qu'une quantité de charge relativement grande est absorbée à partir des tensions d'alimentation. En outre, la quantité de charge qui s'écoule dépend de la décision particulière qui est prise. En particulier, une charge est déplacée vers ou à partir des condensateurs correspondants pendant la première phase, et peut ou pas devoir être déplacée de nouveau vers ou à partir des condensateurs correspondant pendant la deuxième phase, en fonction de la décision. En outre, la charge résiduelle restant sur les condensateurs après chaque conversion n'est pas constante, et donc il y aura un décalage de tension variable conduisant à du bruit dans le signal de sortie. La figure 3 illustre une variante de réalisation d'un ADC SAR à 4 bits 300. Le convertisseur 300 comprend un comparateur 101 et un registre à 4 bits 102 de façon similaire à l'ADC SAR 100 de la figure 1. Comme cela est illustré, le côté gauche du convertisseur 300 comprend seulement quatre conden- sateurs Cl à c4, ayant des valeurs de capacité respectives C/2, C/4, C/8 et C/8. Ces condensateurs sont reliés d'un côté à des commutateurs 301 à 304, respectivement. De façon similaire, comme cela est illustré, le côté droit du convertisseur 300 comprend des condensateurs Cl' à C4', ayant aussi les valeurs C/2, C/4, C/8 et C/8 respectivement, et qui sont reliés respec- tivement à des commutateurs 301' à 304'. Comme dans le mode de réalisation de la figure 1, l'autre côté des condensateurs C1 à C4 et Cl' à C4' est relié à des noeuds 109 et 109', respectivement, qui sont eux-mêmes reliés aux entrées respec- B10023 FR - 09-GR1-407 10 tivement négative et positive du comparateur 101. En outre, les noeuds 109 et 109' sont reliés à une tension d'alimentation Vs par l'intermédiaire de commutateurs 110 et 110' respectivement. Dans le mode de réalisation de la figure 1, chacun des commutateurs 104 à 107 et 104' à 107' permet de relier le condensateur correspondant à l'une de trois tensions : la tension d'entrée Vinp ou Vinn, la tension d'alimentation haute Vtop, ou la tension d'alimentation basse Vbot. Dans le mode de réalisation de la figure 3, en plus de chacune de ces trois tensions, les commutateurs 301 à 303 et 301' à 303' permettent de connecter le condensateur correspondant à une tension d'alimentation Vc. En outre, alors que le commutateur 108 de la figure 1 permet de relier le condensateur final C5 à la tension d'entrée Vinp ou à la tension d'alimentation Vbot, le couuuuta- teur 304 de la figure 3 permet de relier le condensateur final c4 à la tension d'entrée Vinp ou à la tension d'alimentation Vc. De façon similaire, alors que le commutateur 108' de la figure 1 permet de relier le condensateur final C5' à la tension d'entrée Vinn ou à la tension d'alimentation Vtop, le couuuutateur 304 de la figure 3 permet de relier le condensateur final C4 à la tension d'entrée Vinn ou à la tension d'alimentation Vc. La tension Vc est un niveau de tension compris par exemple entre Vtop et Vbot, par exemple le point milieu entre ces tensions d'alimentation, bien que d'autres valeurs soient possibles. Par exemple, si on suppose que Vtop est égale à 0,5 V et Vbot est égale à 0 V, Vc pourrait être égale à 0,25 V, ou une valeur différente, comme 0,4 V. En outre, puisqu'on fournit la même tension d'alimentation Vc aux deux côtés du convertisseur différentiel, cette tension peut fluctuer sans dégrader le signal de sortie. On va maintenant décrire le fonctionnement du circuit 300 de la figure 3 en référence à l'organigramme de la figure 4. Les 4 bits de la sortie du comparateur seront appelés B3 à B0, B3 étant le bit le plus significatif (MSB). B10023 FR - 09-GR1-407 11 Dans une première étape S0, on effectue une phase d'échantillonnage, dans laquelle, de façon similaire au circuit 100 de la figure 1, les noeuds 109 et 109' sont reliés à la tension d'alimentation Vs par l'intermédiaire des couu Ensuite, à l'étape Si, les entrées du comparateur sont isolées de la tension commutateurs 110 et 110', C4' sont tous reliés à d'alimentation Vs en ouvrant les et les condensateurs C1 à c4 et Cl' à la tension d'alimentation Vc. Cette configuration est représentée par une ligne en pointillé dans 15 chaque commutateur de la figure 3. Dans une étape suivante S2, le cou~parateur détermine si Vap est supérieure à Van, ce qui est la même chose que déterminer si Vinp est supérieure à Vinn. En particulier, initialement, Vap=Vs+(Vc-Vap), tandis que Van=Vs-(Vinn-Vc), et 20 donc Vap-Van=-(Vinp-Vinn), et ainsi la comparaison se fait entre Vinp et Vinn. Si on détermine dans S2 que Vinp est supérieure à Vinn, alors l'étape suivante est S3, dans laquelle le MSB B3 de la sortie de 4 bits est mis à "1", et les commutateurs 301 et 25 301' sont commutés de telle sorte que le condensateur C1 est relié à Vtop, et le condensateur Cl' est relié à Vbot. Par contre, si on détermine dans S2 que Vinp est inférieure à Vinn, alors l'étape suivante est S4, dans laquelle le MSB B3 de la sortie de 4 bits est mis à "0", et les commuta- 30 teurs 301 et 301' sont commutés de telle sorte que le condensateur C1 est relié à Vbot, et le condensateur Cl' est relié à Vtop. Après les étapes S3 et S4, l'étape suivante est S5, dans laquelle Vap et Van sont de nouveau comparées par le 35 comparateur. Cependant, maintenant les condensateurs C1 et Cl' B10023 FR - 09-GR1-407 12 ont été reliés à l'une ou l'autre des tensions d'alimentation Vtop et Vbot. Si C1 a été relié à Vtop et Cl' a été relié à Vbot à l'étape 3, en raison de la pondération binaire du condensateur Cl dans le réseau de condensateurs, Vap devient égale à Vs+ (Vc-Vinp) + (Vtop-Vc) /2, tandis que Van devient égale à Vs+(Vc-Vinn)-(Vc-Vbot)/2. Ainsi Vap-Van est égal à -(Vinp-Vinn)+(Vtop-Vbot)/2. A titre de variante, si Cl a été relié à Vbot et Cl' à Vtop à l'étape S4, Vap-Van est égal à -(Vinp-Vinn) - (Vtop-Vbot) /2. Si on détermine à l'étape S5 que Vap est inférieure à Van, l'étape suivante est S6, dans laquelle B2 est mis égal à "1", le condensateur C2 est relié à Vtop, et le condensateur C2' est relié à Vbot. Par contre, si on détermine dans S5 que Vap est supérieure à Van, l'étape suivante est S7, dans laquelle B2 est mis égal à "0", le condensateur C2 est relié à Vbot, et le condensateur C2' est relié à Vtop. Après les étapes S6 et S7, le procédé se poursuit en comparant de nouveau Vap et Van sur la base des nouvelles connexions des condensateurs C2 et C2', mais cette étape et les étapes suivantes de commutation de Cl et de Cl' ne sont pas illustrées dans un but de brièveté. Au lieu de cela, on passe directement à une étape S8, une fois que chacun des commutateurs 301 à 303 et 301' à 303' a été connecté soit à Vtop soit à Vbot. Dans l'étape S8, on détermine le bit le moins significatif B0 de la valeur de sortie, sur la base d'une comparaison entre Vap et Van. Si on détermine dans S8 que Vap est inférieure à Van, l'étape suivante est S9, dans laquelle B0 est mis à "1". Par contre, si dans S8 on détermine que Vap est supérieure à Van, l'étape suivante est S10, dans laquelle B0 est mis à "0". On notera que dans cette étape finale, en raison du fait que la décision concernant B0 peut être prise avant la commutation d'un condensateur correspondant, la coi«nutation de B10023 FR - 09-GR1-407 13 ce condensateur n'a pas besoin d'avoir lieu, et ainsi il n'y a pas d'équivalent des condensateurs C4 et C4' de la figure 1, ni des commutateurs 107 et 107' dans le convertisseur 300. Ainsi, on peut économiser une paire de condensateurs et de commutateurs. Les condensateurs C4 et C4', qui restent reliés à Vc pendant le processus de détection de tension, peuvent être omis dans des variantes de réalisation. Le but de ces condensateurs est d'amener la capacité totale à c, ce qui entraîne un convertisseur à gain unité. Sinon, le gain est égal à 1-1/2N, où N est le nombre de bits. Ainsi, dans le processus de conversion de la figure 4, les décisions de bits sont prises en utilisant une seule étape plutôt que deux, par une seule opération de commutation après chaque comparaison. Ainsi, le courant tiré des alimentations est le même pour chacune des décisions correspondantes de chaque bit. Bien que le mode de réalisation de la figure 3 soit un convertisseur à 4 bits, l'homme de l'art remarquera qu'on pour- rait mettre en oeuvre un convertisseur à N bits, avec par exemple pour N une valeur comprise entre 2 et 32, en utilisant moins ou plus de condensateurs. La figure 5 illustre un exemple de la mise en oeuvre d'un commutateur 500, qui représente l'un quelconque des commutateurs 301 à 304 de la figure 3, et on pourrait utiliser la même mise en oeuvre pour l'un quelconque des commutateurs 301' à 304', mais avec l'entrée Vinp remplacée par l'entrée Vinn. Le commutateur 500 reçoit, au niveau de quatre bornes d'entrée correspondantes, les tensions Vinp, Vtop, Vc et Vbot, et permet de relier sélectivement l'une de ces tensions au condensateur Ci, qui est par exemple l'un quelconque des condensateurs Cl à c3. Les commutateurs 304 et 304' peuvent être mis en oeuvre par un circuit similaire, mais sans les entrées Vtop et Vbot. B10023 FR - 09-GR1-407 14 Le commutateur 500 comprend quatre transistors 501 à 504, chacun étant relié par sa borne de courant principale entre une borne 506 d'un condensateur Ci et une ligne respective des lignes d'entrée pour recevoir la tension Vinp, Vtop, Vc ou Vbot. Chacun des transistors 501 à 504 est par exemple un transistor MOS, bien qu'on puisse utiliser d'autres types de transistors. Le transistor 501 est commandé par un signal de cotiunande TRCK au niveau de son noeud de grille pour relier la tension d'entrée Vinp à la borne 506. Dans cet exemple, le signal de commande TRCK est égal à un signal de synchronisation P1L, décrit plus en détail ci-après. Le transistor 502 est commandé par un signal de commande Di au niveau de son noeud de grille pour relier la tension d'alimentation Vtop à la borne 506, tandis que le transistor 504 est commandé par un signal de commande Di au niveau de son noeud de grille pour relier la tension d'alimentation Vbot au noeud 506, qui est l'inverse du signal Di, excepté pendant une réinitialisation. Le transistor 503 est commandé par un signal de commande CMMLi au niveau de son noeud de grille pour relier la tension d'alimentation Vc à la borne 506. La figure 5 représente aussi la connexion du condensateur Ci au noeud 109, qui, came cela est représenté par une ligne en pointillé 508, est lui-même relié aux autres condensateurs. En outre, le commutateur 110 reliant le noeud 109 à la tension d'alimentation Vs est illustré comprenant un transistor, qui est aussi par exemple un transistor MOS, et est commandé au niveau de son noeud de grille par un signal de commande SHNT, qui dans cet exemple est égal au résultat de l'opération ET logique entre deux signaux de synchronisation P8L et P1L décrits plus en détail ci-après. La figure 6 illustre un mode de réalisation d'un module de conversion analogique-numérique 600, qui comprend dans cet exemple 8 ADC SAR 601 à 608 fonctionnant de façon cyclique. Chacun des convertisseurs 601 à 608 est par exemple similaire au convertisseur 300 de la figure 3, mais est dans cet exemple un B10023 FR - 09-GR1-407 15 convertisseur à 6 bits, et donc comprend des condensateurs C1 à C5 ayant des capacités C/2, C/4, C/8, C/16 et C/32, respectivement, et des condensateurs Cl' à C5' ayant aussi des capacités C/2, C/4, C/8, C/16 et C/32 respectivement. Il peut optionnellement comprendre des sixièmes condensateurs C6 et C6' ayant chacun une valeur de capacité de C/32, et jouant des rôles similaires à ceux des condensateurs C4 et C4' de la figure 3. Il y a un déphasage entre le fonctionnement de chacun des convertisseurs 601 à 608, de sorte que le signal d'entrée différentiel est échantillonné à huit fois la fréquence de fourniture effective de chaque convertisseur. Dans cet exemple, chaque convertisseur 601 à 608 comprend une partie numérique 601A à 608A respectivement, et une partie analogique 601B à 608B, respectivement. Les parties numériques 601A à 608A comprennent chacune la logique de commande de couunutation, en particulier le circuit pour commander les commutateurs 500 et les commutateurs 110 et 110' de la figure 5. Les parties analogiques 601B à 608B comprennent chacune les commutateurs 500 et 110, les conden- sateurs Cl à c5, et le comparateur 101. Ainsi, les connexions, représentées en figure 6 par une flèche provenant de chaque partie numérique 601A à 608A vers la partie analogique correspondante 601B à 608B, fournissent les signaux de commande TRCK, Di et son inverse, CMMLi et SHNT, tandis que d'autres connexions, représentées en figure 6 par une flèche provenant de chaque partie analogique 601B à 608B vers la partie numérique correspondante 601A à 608A, fournissent la sortie du comparateur. Une entrée 609 comprend deux lignes pour la réception du signal d'entrée différentiel Vinp, Vinn, qui est alors échantillonné par chacune des parties analogiques 601B à 608B. Les tensions d'alimentation Vtop, Vbot et Vc (non illustrées) sont aussi fournies à chaque partie analogique 601B à 608B. Un signal d'horloge CLK est reçu sur une ligne d'entrée 610 vers le module de conversion 600, ayant par exemple B10023 FR - 09-GR1-407 16 une fréquence de 1 GHz, bien que d'autres fréquences soient possibles. Le signal d'horloge est fourni à un bloc de distribution de synchronisation 612, qui génère 8 signaux de synchronisation P1L à P8L sur la base du signal d'horloge CLK. Ces signaux sont fournis à chacune des 8 parties numériques 601A à 608B, mais dans un ordre différent, comme cela va être expliqué plus en détail ci-après. Le signal d'horloge CLK est aussi relié à chacune des parties analogiques 601B à 608B, pour commander la synchronisation de décision du comparateur. Un registre de sortie 614 comprend par exemple cinq bascules, et reçoit les bits de sortie B1 à B5, provenant de chacune des parties numériques 601A à 601B tour à tour sur une ligne 615. Un autre registre de sortie 616 comprend par exemple 6 bascules, qui reçoivent le bit le moins significatif B0 provenant de chacune des parties numériques 601A à 601B sur une ligne 617, et les cinq bits provenant du registre de sortie 614. Le registre de sortie 616 fournit un signal de sortie de 6 bits sur une ligne de sortie 618. On va maintenant décrire le fonctionnement du module 20 de conversion 600 de la figure 6 en faisant référence aux chronogrammes de la figure 7. Un premier signal 701 est le signal d'horloge CLK, tel que reçu sur la ligne d'entrée 610, constitué d'une onde carrée, ayant par exemple une fréquence de 1 GHz. 25 La figure représente ensuite un groupe de signaux 702 représentant les signaux de synchronisation P1L à P8L générés par le bloc de génération 612 et fournis à chacune des parties numériques 601A à 608A. Comme cela est illustré, le premier signal de synchronisation P1L comporte une impulsion positive du 30 signal d'horloge CLK toutes les 8 périodes du signal d'horloge CLK. Les autres signaux de synchronisation PjL, pour j allant de 2 à 8, sont les mêmes que le premier signal de synchronisation P1L, mais leurs impulsions positives sont retardées de j-1 périodes d'horloge du signal d'horloge CLK. Ainsi, l'impulsion 35 positive du signal de synchronisation P8L se produit sept B10023 FR - 09-GR1-407 17 périodes d'horloge après l'impulsion du signal P1L, c'est-à-dire une période d'horloge avant l'impulsion positive suivante du signal de synchronisation P1L. Le signal suivant 703 est le signal de commande lRCK, qui commande l'instant où la tension d'entrée est reliée à chacun des condensateurs, et qui est identique au premier signal de synchronisation P1L. Le signal suivant 704 est le signal SHNT qui commande l'instant où les noeuds 109 et 109' sont reliés à la tension d'alimentation Vs, et qui est le résultat d'un ET logique entre les signaux de synchronisation P1L et P8L. Pendant l'impulsion haute de P1L, le signal d'entrée est échantillonné vers les condensateurs, et donc les noeuds 109 et 109' sont reliés à Vs. Les tensions sur les noeuds 109 et 109' sont réinitialisées par exemple dans un but d'étalonnage de décalage, bien qu'un étalon-nage de décalage soit optionnel. Pendant l'étalonnage de décalage, les commutateurs sont tous reliés à la tension d'alimentation Vc, les entrées du comparateur 101 sont reliées à la masse, et la sortie du comparateur est mesurée. Le groupe de signaux suivant 705 représente le signal de commande CMMLi pour commander l'instant où la tension d'alimentation Vc est reliée à chaque condensateur Cl à C5 et aussi, avec des lignes en pointillés, les signaux de commande Di et Di pour commander l'instant où les tensions d'alimentation Vtop et Vbot sont reliées à chaque condensateur. Entre les fronts montants des signaux de synchro- nisation P2L et P3L, tous les signaux CMML1 à CMML5 sont à l'état haut. Sur le front montant du signal de synchronisation P3L, le signal CMML1 passe à l'état bas, et Dl ou Dl passe à l'état haut jusqu'au front montant suivant du signal de synchronisation P8L, en fonction de la décision du comparateur juste avant que CMML1 passe à l'état bas. La valeur de Dl correspond au MSB de la valeur de sortie, qui est dans cet exemple le bit B5. Ensuite, sur le front montant du signal de synchronisation P4L, le signal CMML2 passe à l'état bas, et D2 B10023 FR - 09-GR1-407 18 ou D2 passe à l'état haut jusqu'au front montant suivant du signal de synchronisation P8L, en fonction de la décision du comparateur juste avant CMML2. La valeur de D2 correspond au bit B4 de la valeur de sortie. Ce processus se poursuit jusqu'au front montant du signal de synchronisation P7L, où le signal de commande final D5 ou D5 passe à l'état haut et tous les signaux CMML1 à 5 sont à l'état bas. Ensuite, sur le front montant du signal de synchronisation P8L, tous les signaux Dl à D5 passent à l'état bas, et les signaux CMML1 à CMML5 passent à l'état haut, reliant les condensateurs à la tension d'alimentation Vc tandis qu'ils sont réinitialisés. Le signal suivant 706 représente, par un trait en pointillé, la valeur du bit BO fournie en sortie, sur la base de la décision du comparateur pendant la configuration de commutateurs présente entre le front montant de P7L et le front montant de P8L. Comme cela a été expliqué précédemment, aucun condensateur n'est commuté sur la base de cette valeur de bit finale. Le signal suivant 707 représente l'activation d'un signal d'écriture pour les bits B5 à B1, qui se produit entre les fronts montants des signaux de synchronisation P7L et P8L. En particulier, les valeurs B5 à B1 sont écrites dans le registre de sortie 614 de la figure 6. Le signal suivant 708 représente l'activation d'un signal d'écriture pour le bit B0, qui se produit entre le front montant du signal de synchronisation P8L et le front montant de l'impulsion suivante du signal de synchronisation P1L. Le dernier signal 709 de la figure 7 représente le signal d'horloge du comparateur pour des décisions temporelles, qui commande l'instant où la sortie du comparateur est mémorisée en tant que valeur Di et Di dans une bascule correspondante dans les parties numériques 601A à 608A, avant d'être fournie comme valeur de bit au registre de sortie 614 ou 616. Comme cela est illustré, la décision correspondant au bit B5 a lieu juste avant le front montant de l'impulsion de synchronisation P3L, la B10023 FR - 09-GR1-407 19 décision correspondant au bit B4 a lieu juste avant le front montant de l'impulsion de synchronisation P4L, la décision correspondant au bit B3 a lieu juste avant le front montant de l'impulsion de synchronisation P5L, la décision correspondant au bit B2 a lieu juste avant le front montant de l'impulsion de synchronisation P6L, la décision correspondant au bit B1 a lieu juste avant le front montant de l'impulsion de synchronisation P7L, et finalement la décision correspondant au bit B0 a lieu juste avant le front montant de l'impulsion de synchronisation P8L. Ensuite, pendant les impulsions hautes suivantes du signal de synchronisation P1L, une impulsion de décalage est activée pour un étalonnage de décalage. Alors que chacun des convertisseurs 601 à 608 du module de conversion 600 de la figure 6 respecte la même synchronisation que celle représentée en figure 7, les signaux de synchronisation P1L à P8L reçus par chacun des convertisseurs vont être différents, ce qui entraîne un fonctionnement cyclique déphasé. En particulier, comme cela est illustré en figure 6, le signal formant P7L pour le convertisseur 601 forme le signal P8L pour le convertisseur 602, et forme le signal P1L pour le convertisseur 603, etc. et forme finalement le signal P6L pour le convertisseur 608. Il en est de même pour les autres signaux de synchronisation. La figure 8 illustre un circuit de bascule 800 pour mémoriser une décision Di et Di sur la base d'un signal OP égal à la sortie du comparateur 101, reçu sur une ligne d'entrée 801, et un signal ON, égal, sauf pendant la réinitialisation, à l'inverse du signal OP, et reçu sur une ligne d'entrée 802. Les valeurs Di et Di sont ensuite utilisées pour la commande de commutateurs correspondants, comme cela est représenté en figure 5. Le circuit comprend des transistors 804 et 806 recevant les signaux OP et ON respectivement sur l'une de leurs bornes principales de courant, l'autre des bornes principales de courant étant reliée à des noeuds de mémorisation 808, 810 B10023 FR - 09-GR1-407 20 respectivement d'une bascule. L'état des tensions sur les noeuds 808 et 810 est maintenu par une paire d'inverseurs 811, 812, reliés tête-bêche entre les noeuds 808 et 810. Un circuit 800 similaire est prévu pour chaque valeur Di, i étant dans cet exemple compris entre 5 et 1, et un signal de validation fourni à un noeud de grille des transistors 804, 806 correspond au signal de synchronisation P(8-i)L. Ainsi, lorsque le signal P(8-i)L est haut pour une bascule donnée, la bascule mémorise la sortie correspondante du comparateur sur les noeuds 808 et 810. Des transistors 814 et 816 sont reliés entre la masse et les noeuds 808, 810 respectivement, ce qui permet à la tension sur ces noeuds d'être réinitialisée par un signal de réinitialisation Di&Dib Reset, fourni sur une ligne 818 aux noeuds de grille des transistors 814 et 816. Ce signal de réinitialisation est aussi fourni à une entrée de réinitialisation R des inverseurs 811, 812. Ce signal de réinitialisation est fourni par un circuit de génération de signal de réinitialisation 820 comprenant des noeuds 822 et 824 mémorisant des tensions complémentaires maintenues par une paire d'inver- seurs reliés tête-bêche. Les valeurs sur les noeuds 822 et 824 sont programmées pour activer la réinitialisation en couplant le noeud 824 à la masse par l'intermédiaire d'un transistor 826, qui est activé par le signal P8L. La réinitialisation est relâchée en reliant le noeud 822 à la masse par l'intermédiaire du transistor 828 commandé sur son noeud de grille par le signal de synchronisation P(8-i)L. Comme cela est illustré, la valeur Di mémorisée sur le noeud 808 fournit alors le bit de sortie B(6-i). Une bascule destinée à mémoriser et fournir le bit B0 est mise en oeuvre de la même façon que le circuit de bascule 800, excepté que le transistor 826 va être activé par le signal de synchronisation P1L. La figure 9A illustre un exemple de circuit 900 présent dans le bloc de génération de signaux de synchronisation 612 de la figure 6, qui est répété 8 fois pour la génération des B10023 FR - 09-GR1-407 21 signaux PjL, pour j égal à 1 à 8, sur la base du signal Pj-l. Le circuit 900 comprend une bascule de type D 902, qui reçoit sur une entrée de donnée le signal Pj-1 par une ligne d'entrée 904, et sur une entrée d'horloge le signal d'horloge CLK après inversion par un inverseur 906. La sortie Pj de la bascule et le signal d'horloge CLK sont fournis aux entrées d'une porte NON ET à 2 entrées 908. La sortie de la porte NON ET 908 est inversée par un inverseur 910 pour obtenir le signal PjL. La figure 9B représente la synchronisation des signaux Pj-1, CLK, Pj et PjL. Comme cela est illustré, le signal Pj-1 est échantillonné sur le front descendant de CLK, et lorsque ce signal d'horloge passe à l'état bas, le signal Pj passe à l'état haut pendant une période de l'horloge CLK. Cela amène la sortie de la porte NON ET 908 à passer à l'état bas pendant la durée de l'impulsion haute d'horloge, et donc le signal PjL a une largeur d'impulsion égale à la largeur d'impulsion du signal d'horloge CLK. La figure 10 illustre un circuit 1000 destiné à générer les signaux CMMLi de la figure 7, qui commandent l'ins- tant où le signal Vc est relié au condensateur Ci. Comme cela est représenté, des noeuds 1002 et 1004 mémorisent des tensions complémentaires maintenues par des inverseurs 1006 et 1008 couplés tête-bêche. Le signal sur le noeud 1004 fournit le signal OMMLi. Des transistors 1010 et 1012 sont reliés entre le noeud 1004 et la masse, et amènent le signal CMMLi à l'état bas lorsque le signal de synchronisation P1L sur la grille du transistor 1010 est à l'état haut, ou lorsque le signal de synchronisation P(8-i)L sur la grille du transistor 1012 est à l'état haut. Des transistors 1014 et 1016 sont reliés entre le noeud 1002 et la masse, et amènent la tension sur le noeud 1004 à l'état haut lorsque P2L ou P8L est à l'état bas. En particulier, les transistors 1014 et 1016 reçoivent respectivement sur leurs noeuds de grille les signaux de synchronisation P2L et P8L. B10023 FR - 09-GR1-407 22 La figure 11 illustre un exemple de circuit 1100 destiné à générer le siyual d'écriture 707 de la figure 7. Des noeuds 1102 et 1104 mémorisent des tensions complémentaires maintenues par des inverseurs 1106 et 1108 couplés tête-bêche. La tension sur le noeud 1104 fournit le signal d'écriture, qui est amené à l'état haut au début de l'impulsion de synchronisation P7L, et est ramené à l'état bas au début de l'impulsion de synchronisation P8L. Pour cela, un transistor 1110 est relié entre le noeud 1102 et la masse, et reçoit sur son noeud de grille le signal P7L, et un transistor 1112 est relié entre le noeud 1104 et la masse, et reçoit le signal P8L sur son noeud de grille. La figure 12 illustre un dispositif électronique 1200 comprenant un ADC SAR 1202, qui correspond par exemple au module de conversion analogique-numérique 600 de la figure 6. L'ADC SAR 1202 reçoit un signal d'entrée sur une ligne d'entrée 1204, ce signal étant par exemple un signal d'entrée différentiel. Il reçoit aussi un signal d'horloge sur une ligne d'entrée 1206. Le module 1202 convertit le signal analogique, après échantil- lonnage, en une valeur numérique de 6 bits, bien qu'on puisse générer un nombre de bits différent. Le signal binaire de sortie est fourni sur une ligne de sortie 1208, qui est fournie à un bloc 1210, qui est par exemple un processeur et/ou un dispositif mémoire. Un signal de sortie est généré à partir du bloc 1210 sur une ligne de sortie 1212. Le dispositif 1200 est par exemple un dispositif de communications mobiles, un PDA (Personal Digital Assistant), un lecteur de média numérique, un ordinateur portable ou un autre dispositif électronique numérique. Un avantage des modes de réalisation décrits ici est que, en prévoyant un niveau de tension Vc en plus des niveaux de tension Vtop et Vbot, sélectionnable par les commutateurs des réseaux de condensateurs, cette tension peut être utilisée en tant que point de départ neutre pour chaque décision, de sorte que la décision quant à savoir s'il faut relier chaque conden- B10023 FR - 09-GR1-407 23 sateur au niveau de tension Vtop ou Vbot peut être prise pour chaque côté du convertisseur différentiel avant le changement de la connexion. Grâce à l'agencement différentiel du dispositif, cela conduit avantageusement à une plus petite quantité de charge tirée des niveaux de tension Vtop et Vbot, puisque pendant une réinitialisation, la charge fournie aux condensateurs va être sensiblement la même. Un autre avantage de ces modes de réalisation est que, en raison de la nature différentielle du convertisseur, Vc est présente sur les deux entrées du comparateur et ainsi s'annule. Cela signifie que Vc n'est pas limitée à être une valeur exactement au milieu entre les niveaux de tension Vtop et Vbot, bien que les performances soient améliorées lorsque Vc est approximativement au point milieu. En outre, Vc n'a pas besoin d'être constante et peu fluctuer. En outre, puisque la décision quant à savoir s'il faut connecter ou non chaque condensateur à la tension Vtop ou Vbot est prise avant de commuter ce condensateur, le condensateur final correspondant au bit le moins significatif de la valeur numérique de sortie peut être omis, ce qui conduit à une paire de condensateurs en moins dans le convertisseur. En outre, le condensateur le plus petit peut être plus grand que le condensateur le plus petit du mode de réalisation de la figure 1, et/ou la capacité totale peut être réduite. Avec la description d'au moins un mode de réalisation illustratif de l'invention, divers changements, diverses modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien que les modes de réalisation aient été décrits en relation avec un convertisseur à 4 ou 6 bits, on peut appliquer les mêmes principes à tout convertisseur à n bits, avec n compris entre 2 et 32. En outre, bien que dans les modes de réalisation décrits, les condensateurs des réseaux de condensateurs aient une pondération binaire, à titre de variante ils pourraient B10023 FR - 09-GR1-407 24 avoir des pondérations différentes, par exemple si on doit appliquer une quantification non linéaire. En outre, bien que dans le mode de réalisation de la figure 3, la tension d'entrée différentielle ait été représentée appliquée par des commutateurs 301 à 304 et 301' à 304', l'homme de l'art remarquera que dans une variante, la tension d'alimentation Vs pourrait être appliquée par l'intermédiaire de ces commutateurs et la tension d'entrée différentielle pourrait être appliquée par l'intermédiaire des commutateurs 110 et 110', par exemple avec un signe inversé. En outre, bien que les transistors dans les figures soient représentés sous forme de transistors MOS, l'honune de l'art remarquera qu'on pourrait utiliser d'autres types de transistors. Les diverses caractéristiques décrites en relation avec les divers modes de réalisation pourraient être combinées dans des variantes de réalisation selon toutes sortes de combinaisons. De tels changements, de telles modifications et amélio- rations sont considérées cocue étant dans le domaine de l'invention. En conséquence, la description précédente est faite uniquement_à titre d'exemple et n'est pas destinée à être limitative. L'invention n'est limitée que par les revendications suivantes et leurs équivalences. REVENDICATIONS1. Convertisseur analogique-numérique différentiel à approximations successives (ADC SAR), comprenant : un comparateur (101) ; une première pluralité de condensateurs (C1 à c3) reliée entre une pluralité correspondante de premiers couuuutateurs (301 à 303) et une première entrée du comparateur, au moins l'un des premiers condensateurs étant agencé pour recevoir une première composante (Vinp) d'un signal d'entrée différentiel ; et une deuxième pluralité de condensateurs (C1' à C3') reliée entre une pluralité correspondante de deuxièmes commutateurs (301' à 303') et une deuxième entrée du comparateur, au moins l'un des deuxièmes condensateurs étant agencé pour recevoir une deuxième composante (Vinn) du signal d'entrée différentiel, chacune des première et deuxième pluralités de commutateurs étant adaptée à relier indépendamment le condensateur correspondant à un niveau sélectionné parmi : un premier niveau de tension d'alimentation (Vtop) ; un deuxième niveau de tension d'alimentation (Vbot) 20 et un troisième niveau de tension d'alimentation (Vc). 2. Convertisseur selon la revendication 1, dans lequel le troisième niveau de tension est compris entre les premier et deuxième niveaux de tension d'alimentation. 3. Convertisseur selon la revendication 1 ou 2, comprenant un registre (102) agencé pour mémoriser des sorties du comparateur, chacun des premiers et deuxièmes commutateurs étant adapté à être commandé sur la base de valeurs mémorisées dans le registre. 4. Convertisseur selon l'une quelconque des revendications 1 à 3, dans lequel chacune des première et deuxième pluralités de commutateurs est aussi adaptée à relier indépendamment le condensateur correspondant à la première ou la deuxième composante du signal d'entrée différentiel. 25 30B10023 FR - 09-GR1-407 26 5. Convertisseur selon l'une quelconque des revendications 1 à 4, dans lequel le registre (102) comprend une pluralité de bascules (800) agencées pour mémoriser des sorties du comparateur. 6. Convertisseur selon l'une quelconque des revendications 1 à 5, dans lequel chacun des premiers et deuxièmes commutateurs comprend quatre transistors reliés entre le condensateur correspondant et l'un des signaux suivants : l'une respective des composantes du signal d'entrée différentiel ; le premier niveau de tension d'alimentation le deuxième niveau de tension d'alimentation ; et le troisième niveau de tension d'alimentation. 7. Convertisseur selon l'une quelconque des revendi- cations 1 à 6, comprenant en outre un circuit de commande (500, 1000) adapté à échantillonner la tension d'entrée différentielle pendant une phase d'échantillonnage, et à commander les premiers et deuxièmes conunutateurs pour relier chaque condensateur des première et deuxième pluralités de condensateurs au troisième niveau de tension d'alimentation au début d'une phase de conversion de tension. 8. Convertisseur selon l'une quelconque des revendications 1 à 7, dans lequel chacune des première et deuxième pluralités de condensateurs comprend I condensateurs 1 à I ayant chacun une capacité correspondante égale à C/2i, pour i égal à 1 à (I-1), la capacité totale du premier ensemble de condensateurs étant égale à C-C/2I-1 9. Convertisseur selon la revendication 8, comprenant en outre un premier condensateur supplémentaire (C4) relié entre la première entrée du comparateur et un troisième commutateur (304), et un deuxième condensateur supplémentaire (C4') relié entre la deuxième entrée du comparateur et un quatrième commutateur (304'), les premier et deuxième condensateurs supplémentaires ayant chacun une capacité égale à C/2I-1.B10023 FR - 09-GR1-407 27 10. Module de conversion analogique-numérique comprenant une pluralité de convertisseurs selon l'une quelconque des revendications 1 à 9 agencés pour échantillonner tour à tour le signal d'entrée différentiel. 11. Module de conversion analogique-numérique selon la revendication 10, dans lequel chacun des convertisseurs analogique-numérique est un convertisseur à n bits, et comprenant en outre un premier registre de sortie (614) agencé pour recevoir les n-1 bits les plus significatifs de la valeur de sortie de n bits de chaque convertisseur, et un deuxième registre de sortie (616) agencé pour recevoir le bit le moins significatif du registre de sortie. 12. Dispositif électronique comprenant le module de conversion analogique-numérique de la revendication 10 ou 11. 13. Procédé pour réaliser une conversion analogique-numérique par un convertisseur différentiel à approximations successives (SAR), comprenant les étapes suivantes : mémoriser sur une première pluralité de condensateurs (C1 à C4) une première composante (Vinp) d'un signal d'entrée 20 différentiel ; mémoriser sur une deuxième pluralité de condensateurs (C1' à C4') une deuxième composante du signal d'entrée différentiel ; relier chacun de la première pluralité de conden-25 sateurs entre un troisième niveau de tension d'alimentation (Vc) et une première entrée d'un comparateur (101) ; relier chacun de la deuxième pluralité de condensateurs entre le troisième niveau de tension d'alimentation (Vc) et une deuxième entrée du comparateur (101) ; et 30 sur la base de la sortie du comparateur, relier un condensateur de la première pluralité de condensateurs à un premier niveau de tension (Vtop, Vbot) et relier un condensateur de la deuxième pluralité de condensateurs à un deuxième niveau de tension (Vbot).B10023 FR - 09-GR1-407 28 14. Procédé selon la revendication 13, dans lequel le troisième niveau de tension d'alimentation est un niveau de tension différent d'un point milieu entre les premier et deuxième niveaux de tension. 15. Procédé selon la revendication 13 ou 14, comprenant en outre, après avoir relié les condensateurs des première et deuxième pluralités aux premier et deuxième niveaux de tension respectivement, la détermination d'un bit de sortie suivant, et le couplage d'un autre condensateur de chacune des pre- mière et deuxièmes pluralités de condensateurs à l'un des premier et deuxième niveaux de tension.