FR 2961951 A1 20111230 FR 1002633 A 20100623 Transistor à largeur de grille effective augmentée, dispositif semi-conducteur comportant un tel transistor et procédé de réalisation Domaine technique de l'invention L'invention est relative à un transistor à effet de champ comportant - une zone en matériau semi-conducteur formant une saillie depuis une 10 couche dudit matériau semi-conducteur, la saillie comprenant une paroi principale et une paroi latérale, une électrode de grille séparée de ladite zone par un matériau isolant de grille. 15 L'invention est également relative à un procédé de réalisation d'un transistor à effet de champ sur une couche en matériau semi-conducteur. État de la technique 20 Dans la conception des dispositifs semi-conducteurs, la surface de silicium occupée par le dispositif joue un rôle primordial dans la course à la miniaturisation. Pendant de nombreuses années, le gain en densité d'intégration a été obtenu en réduisant les différentes dimensions des dispositifs ce qui a permis d'intégrer de plus en plus de dispositifs sur une 25 surface donnée de substrat. Les performances électriques ont également évoluées au fur et à mesure de la miniaturisation du dispositif. La diminution de certaines dimensions du dispositif a entraîné l'apparition d'effets physiques dits parasites qui ne peuvent plus être ignorés. De 30 nouveaux matériaux ont donc fait leur apparition ainsi que de nouvelles architectures de dispositifs afin de compenser ces effets parasites.5 Cependant, l'utilisation de nouveaux matériaux et/ou de nouvelles architectures se traduit généralement par des difficultés de réalisation et/ou des problèmes de fiabilité du circuit intégré. En effet, plus le mode de réalisation est complexe et plus les risques lors de l'intégration sont importants. De la même manière, l'utilisation d'un nouveau matériau entraîne des risques en terme de fiabilité et de compatibilité physisco-chimique. C'est pourquoi, dans les circuits intégrés, l'architecture majoritaire et ~o privilégiée est celle du transistor dit planaire. Ce transistor est formé sur un substrat de silicium sensiblement plan et entouré par un motif d'isolation. Les différentes électrodes sont réalisées à la surface d'une zone semi-conductrice plane. 15 L'utilisation d'un transistor planaire apporte un certain nombre d'avantages du point de vue de la robustesse de fonctionnement et du procédé de réalisation, mais cela entraîne également des limitations en terme de spécialisation du dispositif. II en résulte que pour des dispositifs planaires dont la dimension de la zone active est imposée, ce qui impose la longueur 20 et la largeur de l'électrode de grille, les caractéristiques électriques sont standardisées. Il n'est alors plus possible de moduler les performances électriques des transistors afin de renforcer une caractéristique électrique particulière. 25 Il en ressort également une contrainte au niveau de la conception des circuits intégrés car la spécialisation des transistors, c'est-à-dire l'obtention de caractéristiques électriques différentes, est liée à la modification de la surface occupée par le dispositif. 30 2961951 Objet de l'invention On constate qu'il existe un besoin de prévoir un transistor ayant le même encombrement surfacique qu'un transistor planaire mais qui présente des caractéristiques électriques différentes. Pour cela, on cherche en particulier à réaliser un dispositif caractérisé en ce que l'électrode de grille recouvre la paroi principale de la zone en saillie et recouvre partiellement la paroi latérale de la zone en saillie. On constate également qu'il existe un besoin de prévoir un dispositif électronique qui utilise simultanément des transistors planaires et des transistors différenciés tout en conservant la densité d'intégration d'une cellule constituée exclusivement de transistors planaires. 15 On constate également qu'il existe un besoin de prévoir une cellule SRAM à six transistors qui présente la compacité d'une cellule selon une architecture planaire et la spécialisation de certains transistors permettant d'améliorer les caractéristiques de la cellule. On constate, de plus, qu'il existe un besoin de prévoir un procédé de modification des performances électriques des transistors qui soit simple à mettre en oeuvre. 25 On constate encore qu'il existe un besoin de prévoir un procédé de réalisation qui soit simple à mettre en oeuvre et qui permette une différenciation aisée de certains transistors avec un nombre restreint d'étapes additionnelles. 10 20 30 Le dispositif est réalisé selon un procédé comprenant les étapes suivantes structurer la couche pour former une zone en saillie à la surface de la couche, ladite zone présentant une paroi principale et une paroi latérale, former une électrode de grille sur la paroi principale et sur une partie de la paroi latérale selon une profondeur de recouvrement. Description sommaire des dessins D'autres avantages et caractéristiques ressortiront plus clairement de la to description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels la figure 1 représente, de manière schématique, en vue de coupe, un 15 substrat avec des transistors ayant des architectures différentes, les figures 2 à 4 représentent, de manière schématique, en vue de coupe, des étapes de réalisation d'un transistor planaire et deux transistors différenciés, la figure 5 représente, en vue de dessus, de manière schématique, un 20 transistor planaire et deux transistors différenciés. Description d'un mode préférentiel de l'invention 25 Comme cela est illustré à la figure 1, un transistor 1 à effet de champ dit planaire est un transistor formé sur une zone active 2 de matériau semi-conducteur plane ou sensiblement plane, par exemple du silicium. L'électrode de grille 3 est déposée sur une partie de la surface supérieure 2a de la zone active 2, également appelée paroi principale de la zone active 2. 30 L'électrode de grille 3 délimite le canal de conduction et les zones de source et de drain. L'électrode de grille 3 est séparée de la zone active 2 en5 matériau semi-conducteur par un matériau isolant de grille (non représenté), typiquement un oxyde ou un nitrure de silicium mais il est également possible d'utiliser un matériau à haute permittivité diélectrique, par exemple HfO2. Les parois latérales 2b de la zone active 2 sont entourées et recouvertes par un motif d'isolation 4 périphérique. La zone active 2 et le motif d'isolation 4 ont des formes complémentaires. L'électrode de grille 3 est partiellement formée sur le motif d'isolation 4 mais l'épaisseur de matériau électriquement isolant est telle qu'aucune commande électrostatique n'est réalisée par ~o l'électrode de grille 3 au travers du motif d'isolation 4. La zone active 2 en matériau semi-conducteur est formée dans un substrat semi-conducteur 5 et représente une zone 2 en saillie. Le transistor planaire 1 est formé sur la surface supérieure 2a de cette zone 2 en saillie. La zone 15 active protubérante est formée par un matériau semi-conducteur, c'est-à-dire un seul matériau semi-conducteur ou par un empilement de matériaux semi-conducteurs, par exemple une couche d'alliage de silicium-germanium en surface de la zone 2. 20 Afin de former un autre transistor 6a, 6b ayant des performances électriques différentes de celles d'un transistor planaire 1, la surface de commande électrostatique de l'électrode de grille 3', 3" a été augmentée. Par rapport au transistor 1 décrit ci-dessus, l'augmentation de la surface de commande est réalisée par' l'extension de l'électrode de grille 3', 3" sur une partie des faces 25 latérales 2b de la zone active 2. De cette manière, l'électrode de grille 3', 3" est formée sur la face principale supérieure 2a de la zone active 2 et sur deux faces latérales 2b opposées. De manière conventionnelle, les zones de source et de drain sont de part et 30 d'autre de l'électrode de grille 3, 3',3". Comme pour un transistor planaire 1, l'électrode de grille est séparée de la zone 2 en matériau semi-conducteur par un matériau de grille électriquement isolant. La zone active 2 est toujours en contact avec le reste de la couche 5 en matériau semi-conducteur afin de favoriser l'évacuation d'une partie de la chaleur émise par le transistor. La connexion au substrat 5 permet également d'évacuer les charges responsables des effets indésirables dits de « substrat flottant » (effets présents dans une architecture de type SOI). Cette connexion permet encore l'application d'un potentiel de substrat qui , permet de moduler les caractéristiques du dispositif au moyen d'un décalage de la tension de seuil. Ainsi, la zone active est en continuité cristalline avec la couche 5 en matériau semi-conducteur. La paroi supérieure de la zone active est reliée à la couche 5 par l'intermédiaire de sa paroi latérale. La paroi supérieure et la paroi latérale délimitent l'extension de la zone en saillie par rapport à la couche 5 en matériau semi-conducteur. La longueur d'électrode de grille 3', 3" en contact avec les parois latérales 2b de la zone active 2 correspond a la profondeur d'enfoncement de l'électrode de grille 3', 3" le long des parois latérales. Cette surface supplémentaire d'électrode de grille qui commande la zone active 2 permet d'augmenter la largeur effective de la grille du transistor ce qui se traduit par un abaissement de la tension du seuil du dispositif, sans remise en cause de l'intégrité électrostatique du dispositif. Cette architecture particulière permet également de réduire l'effet de coefficient substrat Kb. La profondeur d'enfoncement de l'électrode de grille le long des parois latérales est reliée à la profondeur maximale de déplétion du canal. La déplétion maximale du canal est elle-même fonction des conditions d'alimentation et de la concentration en dopants dans le canal. De manière préférentielle, le motif d'isolation 4 présente une épaisseur minimale de l'ordre de 150nm afin de conserver une certaine efficacité. Cependant, cette épaisseur peut évoluer selon les dimensions du dispositif dans la mesure où l'on évite le perçage électrique entre deux zones dopées, que les dopages soient du même type ou de types différents. Dans un mode de réalisation particulier, le rapport entre la largeur de grille et la longueur de grille (W/Lg) est supérieure ou égale à deux. De cette manière, en formant l'électrode de grille 3', 3" sur une partie de la profondeur de la zone active 2, il y a différenciation des caractéristiques électriques par rapport à un transistor dit planaire 1. Le transistor a une action électrostatique tridimensionnelle sur la zone active alors qu'il a une action bidimensionnelle dans une architecture planaire. Cependant, la zone active 2 est formée selon les mêmes critères que pour un transistor planaire 1, il n'y a pas modification de sa forme, ni de ses dimensions ce qui permet de conserver la compacité du dessin de l'architecture planaire. II n'est donc pas nécessaire d'adapter les niveaux photolithographiques. De manière analogue, il n'est pas nécessaire de modifier le dessin de l'électrode de grille, ni dans sa forme, ni dans ses dimensions car le changement d'architecture est réalisé dans une direction perpendiculaire à celui du plan de définition des étapes photolithographiques, c'est-à-dire le long des parois latérales 2b. Le substrat qui comporte le dispositif peut être un substrat massif en silicium ou un substrat de type semi-conducteur sur isolant. Dans ce second cas, la zone active 2 en saillie est formée dans la couche 5 en matériau semi- conducteur séparée du substrat de support par une couche en matériau électriquement isolant. Il y a continuité du matériau semi-conducteur entre les différentes zones actives 2. Selon sa forme, la zone active 2 présente au moins une paroi latérale 2b, typiquement, une pluralité de parois latérales 2b. Le dessin des zones actives 2 est quelconque, mais il est défini de manière à délimiter la largeur du futur canal de conduction. Ce type de transistor 6 peut être formé simplement au moyen d'un procédé ~o de réalisation de transistors planaires 1 et de quelques étapes additionnelles, ce qui permet de profiter d'un procédé de réalisation robuste et facilement intégrable dans une ligne de production. Comme cela est illustré à la figure 2, le procédé comporte la formation d'au 15 moins une zone active 2 en matériau semi-conducteur dans la couche 5 semi-conductrice du substrat, ici trois zones actives 2 formant une saillie depuis la couche 5 en matériau semi-conducteur. Chaque zone active 2 est en saillie de la couche 5, c'est-à-dire qu'elle est entourée par une zone vide périphérique. Chaque zone active 2 comporte une paroi latérale qui relie la 20 paroi principale 2a avec le fond de la zone vide périphérique. A cette étape, les parois latérales sont découvertes. La structuration de la couche 5 pour former la zone active 2 est réalisée par toute technique adaptée, par exemple par gravure. 25 L'isolant de grille et l'électrode de grille sont ensuite formés de manière à recouvrir une partie de la surface supérieure 2a de la zone active 2 et également une partie de la ou des faces latérales 2b de la zone active 2 en saillie sur une profondeur de recouvrement prédéterminée. Ainsi, l'électrode de grille 3', 3" recouvre partiellement la paroi supérieure et la paroi latérale 30 de la zone active. Dans un mode de réalisation préférentiel, un motif d'isolation 4 est formé tout autour de la zone active 2 au-dessus de la couche 5 en matériau semi-conducteur. Le motif d'isolation 4, en matériau électriquement isolant, recouvre les parois latérales 2b de la zone active 2. Afin de définir simplement la profondeur de recouvrement, le motif d'isolation 4 est partiellement éliminé. Le motif d'isolation 4 est structuré afin de libérer une partie de la surface latérale 2b de la zone active 2, au moins au niveau de la future électrode de grille 3', 3". Le motif d'isolation 4 peut être éliminé de manière isotrope ou anisotrope tout autour de la zone active 2 ou il peut être ~o éliminé de manière spécifique au niveau de la future électrode de grille 3', 3" (au moyen d'un niveau photolithographique spécifique). Le motif d'isolation recouvre donc partiellement et entoure la paroi latérale de zone 2 en saillie. Dans un mode de réalisation préférentiel, la profondeur de recouvrement et 15 l'épaisseur du motif d'isolation sont complémentaires de sorte à recouvrir l'intégralité de la paroi latérale de la zone active 2 au niveau de l'électrode de grille. L'élimination partielle du motif d'isolation 4 entourant la zone active 2 est 20 particulièrement intéressante car elle permet de définir simplement la profondeur de recouvrement. De plus, l'élimination partielle et localisée du motif d'isolation 4 permet encore de définir simplement la profondeur de recouvrement dans la zone 25 gravée. Cela permet encore d'assurer, pour le reste de la zone active 2 et sur toute la hauteur de cette dernière, un recouvrement par le motif d'isolation 4. Le motif d'isolation présente alors deux épaisseurs différentes autour de la zone active. 30 Dans une autre variante, le motif d'isolation 4 est sacrificiel et il est au moins partiellement éliminé après la formation des transistors. La formation de l'électrode de grille 3 est réalisée de manière conventionnelle, en formant successivement le matériau isolant de grille puis l'électrode de grille 3, 3', 3", Ces deux couches sont ensuite gravées afin de délimiter le dessin de l'électrode de grille. Dans une variante de réalisation, il est également possible de réaliser la sur-élévation de la zone active 2 par rapport au motif d'isolation en déposant du matériau semi-conducteur sur la surface supérieure de la zone active. Cet 10 épaississement de la zone active est réalisé, par exemple, par épitaxie sélective. Lorsqu'une co-intégration est recherchée, il est possible de former plusieurs zones actives 2, au moins une seconde zone active, sur le substrat et de 15 masquer certaines des zones actives 2 lors de la définition de la profondeur de recouvrement. La seconde zone active est avantageusement formée en même temps que la première zone active, mais il est possible de les former l'une après l'autre. 20 Il est alors possible de former simultanément des premiers et seconds transistors, par exemples des transistors planaires 1 et des transistors 6 avec une profondeur de recouvrement prédéterminée ou, des transistors 6a avec une première épaisseur de recouvrement et d'autres transistors 6b avec une seconde épaisseur de recouvrement. II est encore possible de 25 combiner ces deux modes de réalisation et d'obtenir des transistors planaires et des jeux de transistors avec différentes profondeurs de recouvrement (figure 1). Chaque transistor comporte une électrode de source, une électrode de grille, une électrode de drain et un canal de conduction et est formé sur une zone active. Les contacts de ces électrodes sont pris, de 30 préférence sur la paroi supérieure de la zone active et/ou sur la paroi supérieure du motif d'isolation adjacent lorsque ces derniers sont débordants. Avantageusement, un seul motif d'isolation 4 recouvre au moins partiellement et entoure les parois latérales des différentes zones actives 2. L'épaisseur du motif d'isolation peut évoluer selon les zones actives. Ceci peut être réalisé simplement au moyen du mode de réalisation utilisant le motif d'isolation 4, mais cela est également réalisable par l'autre mode de réalisation décrit ci-dessus. Comme cela est illustré à la figure 3, une fois les zones actives 2 formées et entourées par le motif d'isolation 4, une couche de masquage 7 est déposée et structurée afin de cacher les zones actives 2 pour lesquelles on recherche des transistors planaires 6 ou des transistors 6 avec des profondeurs de recouvrement plus faibles. La couche de masquage 7 laisse libre une partie du motif d'isolation 4 adjacent à la zone active 2. Un agent de gravure est mis en contact avec la partie découverte du motif d'isolation 4 ce qui permet de découvrir une portion de la paroi latérale 2b de la zone active 2. La couche de masquage 7 permet la différenciation des zones actives entre elles et ainsi la différenciation des dispositifs formés sur les zones actives, comme cela est illustré à la figure 4. Si la couche de masquage 7 est également réactive à l'agent de gravure, l'épaisseur déposée sur le motif d'isolation 4 permet de définir la profondeur de recouvrement dans les zones cachées ou de s'assurer que le motif d'isolation 4 ne sera pas attaqué. On obtient alors des transistors 6 pour lesquels, la surface principale 2a de la zone active 2 du transistor est surélevée par rapport à la surface supérieure du motif d'isolation 4 qui l'entoure, c'est-à-dire des transistors où, la zone active 2 ou au moins sa partie latérale 2b supérieure n'est pas bordée par le motif d'isolation 4. La couche de masquage est, par exemple, une résine photosensible ou un matériau sacrificiel qui a été déposée puis structurée. Si le motif d'isolation 4 est en oxyde de silicium, la couche de masquage 7 peut être une résine photosensible, un nitrure de silicium ou un oxyde de silicium et la gravure est réalisée au moyen d'une solution d'acide fluorhydrique. s Une fois que toutes les zones actives 2 désirées ont été découvertes, le matériau isolant de grille est formé. L'électrode de grille 3, 3', 3" est formée à son tour et elle suit la topographie de surface présente sur le substrat. De cette manière, le matériau isolant de grille et l'électrode de grille 3 sont formés sur les portions libres de la zone active 2 et sur le motif d'isolation 4. 10 Ces portions diffèrent selon les zones actives 2 ce qui permet de différencier un transistor planaire 1 d'un transistor 6 avec une certaine profondeur de recouvrement. Au moyen de ces deux types de transistors 1, 6 ayant un encombrement 15 identique mais des propriétés électriques différentes, il est possible de former des dispositifs électroniques ayant des performances électriques améliorées. Le dispositif semi-conducteur comporte des premier 1 et second 6 transistors à effet de champ. Les premier 1 et second 6 transistors à effet de champ 20 peuvent être indifféremment de type P ou de type N. Si le dispositif semi-conducteur comporte une pluralité de premiers et/ou de seconds transistors, les premiers transistors peuvent être d'un type de conductivité, par exemple de type N, les seconds pouvant être de type opposé ou l'inverse. Il est également envisageable que les premiers et seconds transistors présentent 25 tous les deux des transistors de type P et de type N. Dans ce cas, la différence entre les premiers et seconds transistors est liée à la spécialisation de certains transistors. L'utilisation de seconds transistors 6, c'est-à-dire avec une profondeur de recouvrement prédéterminée, est recherchée pour obtenir des caractéristiques électriques particulières 30 différentes de celles des transistors planaires. Un transistor de type MOS à effet de champ est réalisé sur une zone active 2 en matériau semi-conducteur et comporte une électrode de source, une électrode de drain et un canal de conduction. Le canal de conduction est disposé entre l'électrode de source et l'électrode de drain et il relie l'électrode de source à l'électrode de drain pour assurer le transit des porteurs de charges. La zone active 2 est, de préférence, délimitée par un motif d'isolation 4 périphérique fermé. De manière conventionnelle, le transistor comporte une électrode de grille 3', 10 3" qui est disposée sur une partie du motif d'isolation 4 et sur une partie de la zone active 2. La partie de la zone active 2 recouverte par l'électrode de grille 3 correspond au canal de conduction du transistor. La longueur du canal de conduction correspond à la distance qui sépare 15 l'électrode de source de l'électrode de drain. La longueur du canal est fixée partiellement par les dimensions de l'électrode de grille dans la mesure où les électrodes de source et de drain sont formées, dans la zone active 2, de part et d'autre du canal au moyen de l'électrode de grille. 20 La largeur du canal de conduction correspond à la dimension perpendiculaire à la longueur dans un plan parallèle à la surface principale de la zone active 2. La largeur correspond à la distance de recouvrement entre la zone active 2 et l'électrode de grille. La différence de hauteur qui existe après surélévation de la surface principale de la zone active 2 par rapport au motif 25 d'isolation 4 sert à déterminer la largeur effective du futur transistor. Cette modification des caractéristiques électriques du second transistor par rapport à un transistor de type planaire équivalent est particulièrement avantageux lorsque la structure semi-conductrice à réaliser comporte des 30 contraintes dimensionnelles élevées. II est particulièrement intéressant de former une cellule mémoire de type SRAM à six transistors dans laquelle certains des transistors sont des transistors planaires 1 et d'autres sont des transistors 6 avec une profondeur de recouvrement prédéterminée. Dans une cellule mémoire de type SRAM, la position et les dimensions de chacun des transistors est l'objet de nombreux compromis afin de pouvoir obtenir une cellule mémoire stable et fonctionnelle tout en étant très compacte. Ainsi les dimensions des transistors PMOS et NMOS qui forment 10 les deux inverseurs sont parfaitement définies pour assurer la stabilité de la cellule mémoire et sa compacité. De même, les dimensions des transistors d'accès, souvent des transistors de type NMOS, sont définies en fonction de celles des inverseurs. Ensuite, il est nécessaire d'optimiser le positionnement des transistors entre eux afin d'obtenir la structure la plus petite possible, les 15 dimensions minimales des transistors étant imposées par le noeud technologique. La cellule mémoire de type SRAM à six transistors comporte de manière conventionnelle, deux inverseurs connectés en parallèles aux bornes d'une 20 alimentation. La borne de source/drain commune de chaque inverseur est reliée à une ligne de bit spécifique par l'intermédiaire d'un transistor d'accès. Les électrodes de commande des deux transistors d'accès sont connectées à une même ligne de mot. Les électrodes de commande des deux transistors formant l'inverseur sont connectées entre elles et à la borne de source/drain 25 commune de l'autre inverseur. L'inverseur est formé par la mise en série d'un transistor de conduction avec un transistor de charge. Le transistor de conduction et le transistor de charge sont de types opposes. A titre d'exemple, le transistor de conduction et le transistor d'accès sont du même type de conductivité. 30 Dans une cellule de type SRAM à six transistors, la stabilité de la cellule mémoire dépend de sa capacité à maintenir les niveaux logiques 1 et 0 au niveau des deux noeuds de stockage, c'est-à-dire de la borne centrale de l'inverseur. Le maintien du niveau 0 dépend du rapport de courants entre le transistor de conduction et le transistor d'accès associé. Pour obtenir une bonne stabilité, il faut que le courant maximal qui traverse le transistor de conduction soit supérieur au courant maximal qui traverse le transistor d'accès. De préférence, le courant maximal qui traverse le transistor de conduction est nettement supérieur au courant qui traverse le transistor d'accès, typiquement entre 50% et 100% d'intensité supplémentaire. Plus le rapport entre le courant maximal au niveau du transistor de conduction par rapport au transistor d'accès est élevé et plus la cellule mémoire est stable dans le maintien d'un niveau O. En ce qui concerne le maintien d'un niveau 1, cela dépend du transistor de charge qui doit être suffisamment important pour compenser les charges évacuées par le transistor de conduction. Par ailleurs, il faut s'assurer que la tension du noeud de stockage de niveau logique 0 est bien inférieure à la tension de seuil du transistor de conduction qui est connecté au noeud de stockage complémentaire. Afin d'améliorer la marge au bruit statique de la cellule mémoire, donc sa stabilité, il intéressant d'avoir un transistor de conduction qui permet de délivrer plus de courant que le transistor d'accès auquel il est associé. Il est donc avantageux de former le transistor de conduction avec un recouvrement des parois latérales de la zone active 2 par l'électrode de grille 3 en combinaison avec un transistor d'accès selon une architecture planaire. Ceci permet d'augmenter le rapport de courant maximal entre le transistor 3o d'accès et le transistor de conduction. Dans un autre mode de réalisation, il est également préférable d'utiliser un transistor de charge qui présente également un recouvrement des parois latérales de la zone active 2 par l'électrode de grille 3. Dans ces conditions, les deux transistors de l'inverseur sont des transistors ayant un recouvrement des parois latérales de la zone active 2 par l'électrode de grille 3 alors que le transistor d'accès est selon une architecture planaire. La tension de seuil des transistors de charge et des transistors de conduction est diminuée à cause de la modification d'architecture ce qui permet d'augmenter leur conduction. De plus, ceci permet de favoriser simultanément le maintien du niveau logique 1 et du niveau logique 0 avec la même cellule mémoire comparée à une cellule identique constituée par des transistors en architecture planaire. Dans un autre mode de réalisation, le transistor d'accès est de type planaire et le transistor de charge présente un recouvrement des parois latérales de la zone active 2 par l'électrode de grille 3', 3". Ceci permet de favoriser la marge en écriture qui dépend de la capacité du transistor d'accès à décharger le noeud de niveau logique associé qui est à l'état 1. Pour réaliser l'écriture, il faut s'assurer que la tension du noeud de stockage logique descend à un niveau suffisant pour activer le transistor de charge associé à ce noeud. De ce fait, la marge en écriture dépend du rapport des courants maximums entre le transistor de charge et le transistor d'accès associé. L'amélioration de la cellule mémoire passe par l'intégration d'au moins un transistor ayant un recouvrement des parois latérales de la zone active 2 par l'électrode de grille. Selon le paramètre que l'on cherche à améliorer, le transistor modifié peut évoluer d'une cellule à l'autre. Il est donc possible d'intégrer un transistor 6 ayant un recouvrement des parois latérales de la zone active 2 par l'électrode de grille soit pour un des transistors de chaque inverseur de la cellule mémoire, soit pour les deux transistors de l'inverseur. Il est également possible d'intégrer ce transistor uniquement au niveau d'un ou des deux transistors d'accès ou au niveau des transistors d'accès et d'un des transistors des inverseurs. Dans une autre variante de réalisation, il existe dans la cellule mémoire une s pluralité de transistors ayant un recouvrement des parois latérales de la zone active 2 par l'électrode de grille 3', 3". En plus de la différenciation de ces transistors par rapport à des transistors dits planaires, les transistors présentent entre eux une différence dans la profondeur de recouvrement le long de la paroi latérale. Cette différence de recouvrement permet de 10 modifier le comportement des transistors entre eux et par rapport à un transistor planaire et cela permet également de moduler plus finement le comportement de la cellule mémoire. Selon les caractéristiques de la cellule que l'on souhaite améliorer, il est donc 15 possible d'utiliser des transistors ayant des caractéristiques électriques différentes entre les transistors d'accès, les transistors de charge et les transistors de conduction. Dans un mode de réalisation préférentiel, les transistors de charge sont identiques entre eux, comme c'est également le cas pour les transistors de conduction entre eux et les transistors d'accès 20 entre eux. Ce mode de réalisation permet de conserver un fonctionnement symétrique de la cellule mémoire. Dans encore une autre variante de réalisation, la cellule mémoire est constituée par des transistors ayant un recouvrement des parois latérales de 25 la zone active 2 par l'électrode de grille. Dans ce mode de réalisation, tous les transistors peuvent présenter la même profondeur de recouvrement ce qui en fait une cellule délivrant un courant plus important que la cellule équivalente selon une architecture planaire tout en conservant la même surface de substrat occupée. Cependant, il est très avantageux de former 30 des transistors présentant entre eux des profondeurs de recouvrement différentes ce qui permet une spécialisation des transistors et donc une amélioration des caractéristiques électriques de la cellule. L'amélioration est réalisée selon les critères présentés plus haut en considérant que le courant délivré augmente au fur et à mesure que la profondeur de recouvrement sur la paroi latérale augmente. Dans un mode de réalisation particulier, la profondeur de recouvrement des transistors d'accès est inférieure à la profondeur de recouvrement des transistors des inverseurs. 10 Le dispositif électronique est donc constitué par des premiers et seconds transistors ayant des morphologies différentes ou par des seconds transistors présentant entre eux des différences morphologiques. Les premiers transistors 1 ont une architecture planaire, c'est-à-dire que 15 l'électrode de grille 3 n'est déposée que sur la surface principale de la zone active 2. Les parois latérales du canal de conduction sont bordées par le motif d'isolation 4. Les seconds transistors ont une architecture tridimensionnelle, c'est-à-dire que l'électrode de grille 3', 3" est déposée sur la surface principale de la zone active 2 et sur les surfaces latérales de la 20 zone active 2 au niveau du canal de conduction ou au moins sur une partie supérieure du canal de conduction. Pour les seconds transistors 6, le canal de conduction est donc un motif tridimensionnel en matériau semi-conducteur qui est recouvert sur trois de 25 ses faces par le diélectrique de grille et par l'électrode de grille. L'utilisation d'un diélectrique de grille qui recouvre la surface supérieure du canal ainsi que ses faces latérales a pour effet d'augmenter la largeur effective du transistor. Il est donc possible d'obtenir des seconds transistors 6 occupant la même surface de substrat que les transistors planaire et qui sont capables 30 de délivrer un courant plus important.5 Selon une autre approche, il est également possible en utilisant des transistors 6 ayant un recouvrement des parois latérales de la zone active 2 par l'électrode de grille 3', 3", de compenser le gain en courant lié à cette architecture par une modification des dimensions de la grille. L'utilisation du recouvrement de la paroi latérale par l'électrode de grille a un effet identique à celui d'une augmentation de la largeur effective comparée à un transistor planaire 1 présentant le même dessin de grille. Cette architecture particulière peut donc être associée à une diminution de la largeur de la grille dessinée dans le niveau photolithographique afin de conserver des caractéristiques électriques semblables et de gagner en densité d'intégration. II est également possible de réaliser un compromis entre ces deux tendances. Selon le procédé de réalisation utilisé, il est possible d'obtenir des transistors qui sont tous dans un même plan ou des transistors qui sont dans des plans différents. Si la définition de la profondeur de recouvrement est réalisée par gravure partielle du motif d'isolation 4, l'ensemble des faces supérieure 2a des zones actives 2 est dans un même plan. Ce plan correspond sensiblement à celui de la face supérieure du substrat. Tous les transistors, planaires 1 et modifiés 6, sont donc formés dans un même plan ce qui est un avantage dans le procédé de réalisation en ce qui concerne les étapes de photolithographie car les contraintes de profondeur de champ sont amoindries. Si la définition de la profondeur de recouvrement est réalisée par épaississement de la zone active, chaque type de transistor est présent dans un plan spécifique. Les transistors planaires 1 sont à une certaine profondeur puis les différents transistors 6 avec un recouvrement des parois latérales 2b de la zone active 2 par l'électrode de grille. Dans encore une autre variante qui peut être particulièrement avantageuse lors de l'intégration d'une cellule SRAM, il n'y a qu'une seule zone active pour former l'inverseur. De ce fait, deux transistors différents sont formés sur une même zone active et en protégeant une partie de cette zone active, il est possible de former deux transistors morphologiquement différents et donc électriquement différents. La même zone active peut alors être associée à un transistor planaire 1 et à un transistor 6 modifié ou alors à deux transistors modifiés avec des profondeurs de recouvrement différentes. 10 REVENDICATIONS1. Transistor (6) à effet de champ comportant - une zone (2) en matériau semi-conducteur formant une saillie depuis une couche (5) dudit matériau semi-conducteur, la saillie comprenant une paroi principale (2a) et une paroi latérale (2b) 10 une électrode de grille (3', 3") séparée de ladite zone (2) par un matériau isolant de grille, transistor caractérisé en ce que l'électrode de grille (3', 3") recouvre la paroi principale (2a) de la zone (2) en saillie et recouvre partiellement la paroi latérale (2b) de la zone en saillie. 15 2. Transistor selon la revendication 1 caractérisé en ce qu'un motif d'isolation (4) recouvre partiellement la paroi latérale (2b) de la zone (2) en saillie. 20 3. Dispositif semi-conducteur comportant un premier transistor (1) de type planaire et un deuxième transistor (6) selon l'une des revendications 1 et 2, chaque transistor (1, 6) comportant une électrode de source, une électrode de drain, un canal de conduction et une électrode de grille (3) disposée au-dessus du canal de conduction. 25 4. Dispositif selon la revendication 3, caractérisé en ce qu'une paroi principale (2a) d'une zone (2) en saillie du premier transistor (1) et la paroi principale (2a) de la zone (2) en saillie du deuxième transistor (6) sont dans le même plan. 21 30 5. Cellule mémoire de type SRAM munie de deux inverseurs et deux transistors d'accès, caractérisée en ce qu'un des transistors de chaque inverseur est un transistor (6) selon l'une des revendications 1 et 2. 6. Cellule selon la revendication 5, caractérisée en ce que les transistors de chaque inverseur sont des transistors (6) selon l'une des revendications 1 et 2. 7. Cellule mémoire de type SRAM munie de deux inverseurs et deux 1 o transistors d'accès, caractérisée en ce qu'un des transistors d'accès est un transistor (6) selon l'une des revendications 1 et 2. 8. Cellule selon la revendication 7, caractérisée en ce que les transistors d'accès sont des transistors (6) selon l'une des revendications 1 et 2. 9. Cellule mémoire de type SRAM munie de deux inverseurs et deux transistors d'accès, caractérisée en ce qu'elle est constituée par des transistors (6) selon l'une des revendications 1 et 2 et en ce que les profondeurs de recouvrement entre deux transistors (6a, 6b) sont différentes. 10. Cellule mémoire selon la revendication 9, caractérisée en ce que la profondeur de recouvrement des transistors d'accès est inférieure à la profondeur de recouvrement des transistors des inverseurs. 25 11. Procédé de réalisation d'un transistor à effet de champ sur une couche (5) en matériau semi-conducteur, caractérisé en ce qu'il comprend les étapes suivantes structurer la couche (5) pour former une zone (2) en saillie à la surface de la couche (5), ladite zone présentant une paroi principale (2a) et une 30 paroi latérale (2b), 15 20 former une électrode de grille (3) sur la paroi principale (2a) et sur une partie de la paroi latérale (2b) selon une profondeur de recouvrement désirée. 12. Procédé selon la revendication 11, caractérisé en ce qu'il comprend les étapes suivantes - former un motif d'isolation (4) fermé autour de la zone (2) en saillie et structurer ledit motif (4) pour libérer une partie de la paroi latérale (2b) de la zone (2) en saillie selon la profondeur de recouvrement. 13. Procédé selon l'une des revendications 11 et 12 caractérisé en ce qu'il comprend les étapes suivantes - former une deuxième zone (2) en saillie et - former un transistor additionnel (1) planaire, les électrodes de grille (3) des deux transistors étant formées simultanément. 14. Procédé selon la revendication 13, caractérisé en ce qu'il comporte la différenciation entre le transistor (6) et le transistor additionnel (1) par masquage d'une partie du motif d'isolation (4) autour du futur transistor additionnel (1).