FR 2966663 A1 20120427 FR 1058761 A 20101026 B10-2779FR 1 Dispositif et procédé de traitement d'un signal analogique L'invention concerne le traitement d'un signal analogique, et en particulier la conversion d'un tel signal en un signal numérique. Actuellement, on utilise des convertisseurs analogiques-numériques à architecture pipelinée pour convertir des signaux analogiques en signaux numériques. Ces convertisseurs comportent plusieurs étages dont chacun reçoit un signal analogique et délivre en sortie, d'une part un mot numérique en direction d'un bloc de traitement numérique, et d'autre part un signal analogique résiduel en direction de l'étage suivant. Le bloc de traitement numérique reçoit les mots numériques en provenance de chaque étage, à partir desquels il élabore un mot final correspondant au signal analogique reçu en entrée. Lorsque le convertisseur analogique-numérique possède une résolution de « n bits », on dit qu'il convertit les valeurs du signal analogique d'entrée en des mots numériques correspondants de n bits. De manière générale, lors de la conversion analogique-numérique d'un signal d'entrée, un décalage du signal numérique de sortie par rapport au signal analogique d'entrée apparaît et peut perturber les performances du convertisseur. Ce décalage provient du fait que les différents éléments des étages du convertisseur ne sont pas parfaits, en d'autres termes des éléments identiques contenus dans des étages différents n'ont rigoureusement pas le même comportement, principalement à cause des différences issues de la fabrication des éléments. Ces décalages peuvent générer des erreurs dans la bande de fréquence utile du signal. En effet, un convertisseur analogique-numérique idéal pourrait convertir rigoureusement un signal analogique nul en un mot numérique nul. I1 s'avère que si l'on court-circuite un convertisseur standard, et que l'on mesure plusieurs valeurs numériques en sortie du convertisseur, la moyenne des mesures n'est pas nulle. On appelle ainsi le décalage, la différence entre le signal souhaité et le signal effectivement délivré par le convertisseur. Certaines techniques permettent de corriger ce décalage. On peut citer par exemple la méthode analogique rétroactive qui consiste à mesurer numériquement le décalage d'un convertisseur analogique-numérique, puis à convertir cette mesure numérique, à l'aide d'un convertisseur numérique-analogique de même résolution en une valeur analogique. Cette valeur analogique obtenue est ensuite soustraite au signal analogique d'entrée du convertisseur analogique-numérique. Mais cette méthode nécessite d'utiliser un convertisseur numérique-analogique ayant au moins la même résolution que celle du convertisseur analogique-numérique. En outre, l'opération de soustraction des signaux analogiques est effectuée en entrée du convertisseur analogique-numérique et génère un bruit et une distorsion du signal analogique, ce qui perturbe la conversion. Une autre technique consiste à modifier la résolution du convertisseur analogique-numérique de façon que ce dernier génère un mot numérique ayant un nombre de bits supérieur ou égal à la résolution du convertisseur. Mais cette technique nécessite de doter le convertisseur de moyens de traitement supplémentaires complexes et qui consomment plus d'énergie. Selon un mode de mise en oeuvre et de réalisation, il est proposé un moyen de correction dont la précision est supérieure à celle du convertisseur analogique-numérique utilisé sans qu'il soit nécessaire de modifier la résolution de ce dernier. Selon un autre mode de mise en oeuvre et de réalisation, il est proposé de supprimer l'opération de soustraction des signaux analogiques lors de la conversion analogique-numérique. Selon un aspect, il est ainsi proposé un procédé de traitement d'un signal analogique comprenant une conversion analogique-numérique du signal analogique en un signal numérique au sein d'un convertisseur analogique-numérique à architecture pipelinée présentant un décalage, et une compensation dudit décalage. La compensation du décalage comprend une correction numérique de la partie entière du décalage effectuée sur le signal numérique délivré par le convertisseur analogique-numérique et une correction analogique de la partie décimale du décalage effectuée dans le dernier étage du convertisseur analogique-numérique. Ainsi, on sépare les corrections du décalage de manière à ne pas avoir à effectuer l'opération de soustraction entre le signal analogique et un signal analogique de correction. En particulier, la correction analogique est effectuée au niveau du dernier étage et ne perturbe pas la conversion du signal analogique réalisée par les étages précédents. Selon un mode de mise en oeuvre, la correction numérique comprend une soustraction de la partie entière du décalage du signal numérique délivré par le convertisseur analogique-numérique. Ainsi, la différence entre le signal numérique et la partie entière du décalage est effectuée en sortie du convertisseur analogique-numérique et ne perturbe pas le signal numérique. En outre, la soustraction de signaux numériques est une étape qui est simple à mettre en oeuvre et qui consomme peu de courant électrique. Selon un autre mode de mise en oeuvre, l'avant-dernier étage du convertisseur analogique-numérique délivre un signal analogique résiduel en direction du dernier étage du convertisseur analogique- numérique, ledit dernier étage comportant plusieurs comparateurs configurés pour comparer le signal analogique résiduel avec respectivement des signaux de référence, et la correction analogique comprend une modification desdits signaux de référence en fonction de la partie décimale du décalage. On peut donc modifier les signaux de référence des comparateurs de manière à prendre en compte le décalage sans effectuer une soustraction de signaux analogiques. En effet, on substitue à l'opération de soustraction (ou d'addition) entre un signal analogique de correction et le signal analogique résiduel, une comparaison du signal analogique résiduel avec un signal de référence modifié. La comparaison des signaux peut être une comparaison des niveaux de tension, ou de courant, des signaux. En outre, la modification des signaux de référence peut être une augmentation ou une diminution, en courant ou en tension, en fonction de la valeur du décalage déterminé. En particulier, on peut modifier ces signaux de référence sans modifier la tension de référence du dernier étage de manière à fournir un convertisseur analogique-numérique qui est stable. Selon un autre aspect, il est proposé un dispositif de traitement d'un signal analogique, comprenant un convertisseur analogique-numérique à architecture pipelinée présentant un décalage, et des moyens de compensation configurés pour compenser ledit décalage. Les moyens de compensation comprennent des moyens de correction numérique configurés pour corriger la partie entière du décalage à partir du signal numérique délivré par le convertisseur analogique-numérique et des moyens de correction analogique inclus dans le dernier étage du convertisseur analogique-numérique et configurés pour corriger la partie décimale du décalage. Selon un mode de réalisation, les moyens de correction numérique comprennent un sommateur apte à soustraire la partie entière du décalage du signal numérique délivré par le convertisseur analogique-numérique. Le dispositif peut comprendre des moyens de détermination du décalage configurés pour déterminer une moyenne entre plusieurs mesures de décalages respectivement obtenus lors de plusieurs conversions analogiques-numériques. Selon un autre mode de réalisation, l'avant-dernier étage du convertisseur analogique-numérique est configuré pour délivrer un signal analogique résiduel en direction du dernier étage du convertisseur analogique-numérique, ledit dernier étage comportant plusieurs comparateurs configurés pour comparer le signal analogique résiduel avec respectivement des signaux de référence, et les moyens de correction analogique sont en outre configurés pour modifier les signaux de référence en fonction de la partie décimale du décalage. Selon un mode de réalisation, chaque comparateur du dernier étage est un comparateur à seuil programmable configuré pour comparer le signal analogique résiduel avec ledit seuil programmable, et les moyens de correction analogique sont en outre configurés pour modifier lesdits seuils programmables en fonction de la partie décimale du décalage. Selon un autre mode de réalisation, ledit dernier étage comporte un pont diviseur de tension programmable incluant un réseau de capacités couplé à une tension de référence et à plusieurs commutateurs sélectivement commandables et couplés respectivement aux comparateurs, et les moyens de correction analogique sont configurés pour commander les commutateurs en fonction de la partie décimale du décalage de manière à modifier lesdits signaux de référence Selon encore un autre mode de réalisation, ledit dernier étage comporte un pont diviseur de tension programmable incluant un réseau résistif couplé à une tension de référence et à plusieurs commutateurs sélectivement commandables et couplés respectivement aux comparateurs, et les moyens de correction analogique sont configurés pour commander les commutateurs en fonction de la partie décimale du décalage de manière à modifier lesdits signaux de référence. Avantageusement, le convertisseur analogique-numérique est du type n bits, l'avant-dernier étage du convertisseur analogique-numérique est apte à élaborer un nombre numérique ayant un nombre entier q de bits, ledit dernier étage est apte à élaborer un nombre numérique ayant un nombre entier (n-q) de bits, la partie entière du décalage est un nombre numérique ayant n bits, et le dernier étage comprend 2n-q-1 comparateurs et 2p commutateurs par comparateur, où p est un nombre entier. Ainsi on fournit un dispositif pour lequel la correction du décalage est effectuée avec une résolution en volts inférieure à la résolution en volts du convertisseur analogique-numérique, en d'autres termes la correction du décalage a une précision égale à n+p qui est supérieure à celle du convertisseur ayant une précision égale à n. En effet, la résolution en volts du convertisseur analogique-numérique est égale à Vref/2n, où Vref correspond à la tension de référence du convertisseur, alors que la résolution en volts de la correction est égale à Vref/2n+p D'autres avantages et caractéristiques apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre de l'invention, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1, illustre schématiquement un mode de réalisation d'un dispositif selon l'invention ; et - la figure 2, illustre schématiquement un exemple de réalisation du dernier étage du convertisseur analogique-numérique du dispositif de la figure 1. Sur la figure 1, on a représenté de manière schématique un dispositif 1 de traitement d'un signal analogique SAE comportant un convertisseur analogique-numérique à architecture pipelinée CAN ayant une résolution de n bits, où n est un nombre entier. Le convertisseur CAN peut comprendre plusieurs étages. Dans un mode de réalisation préféré, le convertisseur CAN comprend un premier étage ET1 ayant une résolution de (n-q) bits couplé à un dernier étage ETD de résolution q bits, où q est un nombre entier. Le premier étage ET1 reçoit le signal analogique SAE et le convertisseur CAN délivre en sortie un signal numérique correspondant SNS. A titre indicatif et non limitatif, le dispositif 1 de traitement peut être incorporé par exemple au sein d'un téléviseur ou d'un ordinateur, le signal analogique SAE pouvant être alors par exemple un signal de télévision. Le premier étage ET1 comporte une borne d'entrée BE pour recevoir le signal analogique SAE et une borne de sortie BS destinée à émettre un signal analogique résiduel SARES en direction du dernier étage ETD. Ce signal analogique résiduel SARES correspond à la partie du signal analogique qui reste à convertir, l'autre partie ayant été préalablement convertie en mots de q bits. Par ailleurs, le premier étage ET1 possède un échantillonneur-bloqueur, non représenté sur la figure à des fins de simplification, pour échantillonner le signal analogique SAE et pour délivrer le signal analogique résiduel SARES en direction du dernier étage ETD. Le dernier étage ETD échantillonne le signal analogique résiduel SARES et délivre un mot de (n-q) bits en direction d'un bloc de conversion numérique BCN. Le dernier étage ETD comprend une borne d'entrée DE couplée à la borne de sortie BS du premier étage ET1, et délivre le résultat de la conversion du signal analogique résiduel en direction du bloc de conversion numérique BCN. Par ailleurs, comme on le verra plus en détail ci-après, le dernier étage ETD comprend un circuit CIP générateur de signaux de référence programmables, par exemple des seuils de tension programmables ou des seuils de courant programmables. Aussi, il est prévu avantageusement des moyens de contrôle aptes à programmer le circuit pour élaborer des signaux de référence en fonction du décalage à corriger. En outre, le premier étage ET1 délivre un mot de q bits en direction du bloc de conversion numérique BCN. Les mots des étages subissent une conversion numérique par le bloc BCN pour former le signal numérique SNS de sortie qui est formé de mots de n bits. Le dispositif 1 de traitement comprend un bloc de calcul CAL destiné à déterminer le décalage du signal numérique SNS avec le signal analogique SAE. La détermination du décalage peut être effectuée préalablement lors de la fabrication du convertisseur analogique-numérique de manière à étalonner ce dernier, ou lors de son utilisation pour obtenir une correction du décalage en tenant compte des paramètres de fonctionnement du convertisseur, tels que les variations d'alimentation, de température, du processus de fabrication des composants du convertisseur, ou le vieillissement de ces composants. Pour déterminer ce décalage, on peut court-circuiter la borne d'entrée BE du premier étage, par exemple en la couplant à la masse, puis mesurer les différentes valeurs du signal numérique en sortie du bloc BCN. Avec un convertisseur idéal, on obtiendrait un signal numérique nul correspondant au fait que l'entrée BE est couplée à la masse. Mais en réalité, on peut mesurer un signal numérique non nul en moyenne, par exemple on mesure des mots dont la valeur numérique est comprise entre 40 et 41 sur une certaine période. Ce bloc de calcul effectue la moyenne des valeurs mesurées et détermine un décalage D, par exemple D = 40,96. Ce bloc de calcul détermine ensuite la partie entière ED du décalage (ici égale à 40), et sa partie décimale DD (ici égale à 96). La valeur du décalage de 40,96, citée ici à titre d'exemple est une valeur théorique. Le dispositif et le procédé de correction du décalage décrit ci-après corrigent entièrement la partie entière ED du décalage à partir d'une correction numérique et approxime la correction de la partie décimale DD. Cette approximation dépend de la résolution du dernier étage ETD. Le dispositif 1 comporte en outre des moyens de compensation 2 du décalage D déterminé. Ces moyens de compensation 2 comprennent un sommateur SOM qui soustrait la valeur de la partie entière ED du décalage au signal numérique SNS afin de fournir un signal numérique corrigé SNC de n bits. Cette soustraction est une opération numérique peu complexe et qui nécessite peu de consommation électrique. Ainsi, on corrige numériquement, dans un premier temps, une partie du décalage D. Les moyens de compensation 2 comportent également des moyens de correction analogique CA inclus dans le dernier étage ETD. Les moyens de correction analogique CA sont aptes à commander le circuit CIP générateur de signaux de référence programmable du dernier étage ETD en fonction de la valeur de la partie décimale DD du décalage. Les moyens de correction analogique CA convertissent la partie décimale DD en une commande numérique Cmd, par exemple à l'aide d'une table de correction, puis cette commande numérique est transmise au circuit CIP générateur de signaux de référence. La table de conversion permet de fournir une commande Cmd codée sur p bits, c'est-à-dire que la valeur numérique de la commande est comprise entre 0 et 2p-1. On dit alors que la précision de la table de conversion est égale à p. Par exemple, lorsque la précision de la table de conversion est égale à 3 bits, si la partie décimale DD est égale à 96, la commande Cmd est égale à 7. Sur la figure 2, est illustré de façon schématique, un mode de réalisation du dernier étage ETD du convertisseur analogique-numérique CAN du dispositif 1 de la figure 1. On a également reporté sur la figure certains éléments décrits précédemment à la figure 1. Le dernier étage ETD est un convertisseur de résolution (n-q) bits. Dans un mode de réalisation préféré, ce convertisseur est de type « flash », c'est-à-dire qu'il comprend j = 2'q-1 comparateurs Cl à Cj montés en parallèle. Par exemple, si le convertisseur analogique-numérique a une résolution n = 12 bits et un premier étage ET 1 ayant une résolution q = 9 bits, alors le dernier étage a une résolution (n-q) = 3 bits et comprend j = 7 comparateurs. Chaque comparateur Cl à Cj du dernier ETD étage reçoit sur une première entrée le signal analogique résiduel SARES et sur une deuxième entrée un signal de référence délivré par le circuit générateur de signaux de référence programmable CIP. Ce circuit générateur de signaux de référence CIP comprend plusieurs blocs programmables B1 à Bj pour délivrer respectivement plusieurs signaux de référence, et un dernier bloc Bj+l. En particulier, le circuit CIP comprend autant de bloc programmables qu'il y a de comparateurs, à savoir j = 2'q-1 blocs programmables. Chaque bloc programmable est couplé à un comparateur. Dans un mode de réalisation, le circuit générateur de signaux de référence programmable CIP peut comprendre un réseau de capacités en série configuré pour délivrer des signaux de référence respectivement sur les entrées de chaque comparateur Cl à Cj du dernier ETD étage. Ce réseau de capacités est couplé à la tension de référence Vref du convertisseur, à des commutateurs sélectivement commandables, et couplés respectivement aux comparateurs Cl à ci. Par ailleurs, les moyens de correction analogique CA sont configurés pour commander lesdits commutateurs en fonction de la partie décimale du décalage de manière à modifier lesdits signaux de référence Dans un autre de réalisation, le dernier étage ETD peut comprendre des comparateurs Cl à Cj à signaux de référence programmables, notés également comparateurs à seuils programmables. Dans cet autre mode de réalisation, les moyens de correction analogique CA sont en outre configurés pour modifier lesdits seuils programmables en fonction de la partie décimale du décalage. Dans un mode de réalisation préféré, représenté ici sur la figure 2, chaque bloc programmable du circuit CIP comprend un pont diviseur de tension programmable PVi incluant un réseau résistif couplé à une tension de référence et à plusieurs commutateurs T sélectivement commandables. En particulier, chaque bloc programmable comporte un réseau résistif de k = 2p résistances montées en série et k = 2p commutateurs sélectivement commandables, où p représente la précision de la table de conversion. Le dernier bloc Bj+l est quant à lui non programmable et comporte uniquement un réseau résistif de k = 2p résistances montées en série. Ainsi, chaque bloc programmable est configuré pour délivrer un signal de référence différent pour chaque comparateur Cl à ci. En particulier, chaque signal de référence comprend un seuil de tension SVi, et chaque seuil de tension SVi est différent pour chaque comparateur Cl à ci. Chaque seuil de tension SVi étant élaboré en fonction de la commande Cmd issue des moyens de correction analogique CA. Chaque bloc programmable Bl à Bj reçoit la même commande Cmd afin que les seuils de tension en entrée des comparateurs Cl à Cj soient modifiés avec la même variation de tension, notée Vdeca ou encore tension de correction. Par ailleurs, chaque comparateur transmet le résultat de sa comparaison en direction d'un multiplexeur MULT qui élabore les mots de (n-q) bits pour le bloc de conversion numérique BCN. En fonctionnement normal, c'est-à-dire lorsqu'on ne corrige aucun décalage, les seuils de tension sont les suivants : SVl = (Vref-7.2P.R)/(8.2P.R) = 7-Vref/8 SV5 = (Vref-3.2P.R)/(8.2P.R) = 3-Vref/8 SV6 = (Vref-2.2P.R)/(8.2P.R) = 2-Vref/8 SV7 = (Vref-2P.R)/(8.2P.R) = Vref/8 Avec SV1 le seuil de tension appliqué sur la deuxième entrée du premier comparateur Cl, ..., SV5 le seuil de tension appliqué sur la deuxième entrée du cinquième comparateur C5, SV6 le seuil de tension appliqué sur la deuxième entrée du sixième comparateur C6 et SV7 le seuil de tension appliqué sur la deuxième entrée du septième et dernier comparateur Cj. Où R est la valeur des résistances des ponts diviseurs programmables PV1 à PVj. Ainsi, chaque comparateur effectue une comparaison entre la tension Vsares du signal analogique résiduel et un seuil de tension SVi selon l'équation suivante (1) : Vsares > SVi (équation 1) Où SVi est le seuil de tension appliqué sur la deuxième entrée du comparateur i (i est un nombre entier compris entre 1 et j = 2'q-1). On modifie alors ces seuils de tension afin de corriger le signal analogique résiduel SARES en fonction de la partie décimale DD du décalage, suivant l'équation suivante (2) Vsares > SVi + Vdeca (équation 2) avec - Vdeca : la tension de correction telle que Vdeca = Cmd-Vref/(2'q-2p) et où Cmd est la commande fournie par les moyens de correction analogique CA. Cette équation (2) est équivalente à l'équation suivante (3) : Vsares - Vdeca > SVi (équation 3) La modification des seuils de tension qui consiste à additionner la tension de correction Vdeca aux seuils de tension est équivalente à30 soustraire cette même tension de correction au signal analogique résiduel SARES. Pour modifier les seuils de tension SVi en fonction de la partie décimale DD du décalage, les moyens de correction analogique CA transmettent la commande numérique Cmd en direction de chaque bloc programmable B1 à Bj. En fonction de la commande Cmd reçue, un des commutateurs T de chaque bloc programmable devient passant, les autres commutateurs restent bloquant, permettant ainsi de fournir un seuil de tension variable sur la deuxième entrée du comparateur associé au bloc programmable. Dans le cas cité ci-dessus où le convertisseur analogique-numérique CAN a une résolution de 12 bits, le dernier étage ETD a une résolution de 3 bits et la table de conversion a une précision de 3 bits, et lorsque le décalage déterminé est égal à 40,96, on corrige analogiquement la partie décimale (ici 96) du décalage D. Comme il a été dit précédemment, on approxime la correction de la partie décimale DD en fonction de la résolution du dernier étage ETD. Dans ce cas, la résolution du dernier étage ETD étant égale à 3 bits, on corrige un décalage de 40,875, qui correspond à l'approximation du décalage théorique égal à 40,96. On convertit la partie décimale DD en la commande numérique Cmd, ici égale à 7. Cette commande numérique Cmd commande chaque commutateur des blocs programmable de façon à obtenir la tension de correction Vdeca = Cmd-Vref/(2".2p) = 7-Vref/8. En d'autres termes, si la tension de référence Vref du convertisseur est égale à 1 Volt, alors la tension de correction Vdeca est égale à 0.875 Volts. Lors de la correction analogique de la partie décimale du décalage, on approxime la correction de la partie décimale du décalage d'une valeur numérique égale à 0,875. On peut donc augmenter la précision de la correction du décalage en augmentant la résolution du dernier étage du convertisseur. Augmenter les seuils de tension SVi d'une valeur égale à la tension de correction Vdeca, selon l'équation (1), est donc équivalent à soustraire la tension de correction Vdeca au signal analogique résiduel SARES. En conclusion, on soustrait la partie entière du décalage, ici égale à 40, au signal numérique de sortie SNS et on soustrait la tension de correction Vdeca, ici égale à 7-Vref/8, au signal analogique résiduel SARES, pour approximer la correction de la partie décimale du décalage DD déterminé, ici égal à 40,96. De manière générale, lorsqu'on utilise une table de conversion avec une précision de p bits et on utilise k = 2p commutateurs par bloc programmable, on obtient alors une précision de la correction du décalage égale à Vref/(2n-2p) qui est plus précise que celle du convertisseur analogique-numérique qui est égale à Vref/(2n). Le principe est donc de modifier les signaux de référenceen entrée des comparateurs du dernier étage ETD afin de corriger la partie décimale DD du décalage sans modifier le signal analogique résiduel en entrée du dernier étage, et sans modifier la résolution du convertisseur analogique-numérique. On évite ainsi d'avoir à effectuer une somme du signal analogique résiduel SARES avec une tension de correction. Avantageusement, les étages du convertisseur analogique-numérique sont alimentés par la même tension de référence Vref, ce qui fournit un dispositif de traitement stable. Grâce à un tel dispositif de traitement, on améliore la précision de la correction du décalage du signal numérique, sans modifier le signal analogique à convertir. On s'affranchit également d'utiliser un convertisseur numérique-analogique pour effectuer la correction du décalage.30 REVENDICATIONS1. Procédé de traitement d'un signal analogique (SAE) comprenant une conversion analogique-numérique du signal analogique en un signal numérique au sein d'un convertisseur analogique-numérique (CAN) à architecture pipelinée présentant un décalage, et une compensation dudit décalage, caractérisé en ce que ladite compensation comprend une correction numérique de la partie entière (ED) du décalage effectuée sur le signal numérique délivré par le convertisseur analogique-numérique et une correction analogique de la partie décimale (DD) du décalage effectuée dans le dernier étage (ETD) du convertisseur analogique-numérique. 2. Procédé selon la revendication 1, dans lequel la correction numérique comprend une soustraction de la partie entière (ED) du décalage du signal numérique délivré par le convertisseur analogique- numérique (CAN). 3. Procédé selon la revendication 1 ou 2, dans lequel l'avant-dernier étage (ET1) du convertisseur analogique-numérique (CAN) délivre un signal analogique résiduel en direction du dernier étage (ETD) du convertisseur analogique-numérique, ledit dernier étage (ETD) comportant plusieurs comparateurs (Cl à ci) configurés pour comparer le signal analogique résiduel avec respectivement des signaux de référence, et la correction analogique comprend une modification desdits signaux de référenceen fonction de la partie décimale (DD) du décalage. 4. Dispositif de traitement d'un signal analogique, comprenant un convertisseur analogique-numérique (CAN) à architecture pipelinée présentant un décalage, et des moyens de compensation (2) configurés pour compenser ledit décalage, caractérisé en ce que lesdits moyens de compensation (2) comprennent des moyens de correction numérique (SOM) configurés pour corriger la partie entière du décalage à partir du signal numérique délivré par le convertisseur analogique-numérique, et des moyens de correction analogique (CA) inclus dans ledernier étage (ETD) du convertisseur analogique-numérique (CAN) et configurés pour corriger la partie décimale du décalage. 5. Dispositif selon la revendication 4, dans lequel les moyens de correction numérique (SOM) comprennent un sommateur apte à soustraire la partie entière du décalage du signal numérique délivré par le convertisseur analogique-numérique. 6. Dispositif selon la revendication 4 ou 5, dans lequel l'avant-dernier étage (ET1) du convertisseur analogique-numérique (CAN) est configuré pour délivrer un signal analogique résiduel (SARES) en direction du dernier étage (ETD) du convertisseur analogique-numérique (CAN), ledit dernier étage (ETD) comportant plusieurs comparateurs (Cl à ci) configurés pour comparer le signal analogique résiduel (SARES) avec respectivement des signaux de référence, et les moyens de correction analogique (CA) sont en outre configurés pour modifier les signaux de référence en fonction de la partie décimale du décalage. 7. Dispositif selon la revendication 6, dans lequel chaque comparateur du dernier étage (ETD) est un comparateur à seuil programmable configuré pour comparer le signal analogique résiduel (SARES) avec ledit seuil programmable, et les moyens de correction analogique (CA) sont en outre configurés pour modifier lesdits seuils programmables en fonction de la partie décimale du décalage. 8. Dispositif selon la revendication 6, dans lequel ledit dernier étage (ETD) comporte un pont diviseur (PIV) de tension programmable incluant un réseau de capacités couplé à une tension de référence et à plusieurs commutateurs sélectivement commandables et couplés respectivement aux comparateurs (Cl à ci), et les moyens de correction analogique (CA) sont configurés pour commander les commutateurs en fonction de la partie décimale du décalage de manière à modifier lesdits signaux de référence 9. Dispositif selon la revendication 6, dans lequel ledit dernier étage (ETD) comporte un pont diviseur (PIV) de tension programmable incluant un réseau résistif couplé à une tension de référence et à plusieurs commutateurs sélectivement commandables et couplésrespectivement aux comparateurs (Cl à ci), et les moyens de correction analogique (CA) sont configurés pour commander les commutateurs en fonction de la partie décimale du décalage de manière à modifier lesdits signaux de référence. 10. Dispositif selon l'une des revendications 4 à 9, dans lequel le convertisseur analogique-numérique (CAN) est du type n bits, l'avant-dernier étage (ET1) du convertisseur analogique-numérique (CAN) est apte à élaborer un nombre numérique ayant un nombre entier q de bits, ledit dernier étage (ETD) est apte à élaborer un nombre numérique ayant un nombre entier (n-q) de bits, la partie entière du décalage est un nombre numérique ayant n bits, et ledit dernier étage (ETD) comprend 2'q-1 comparateurs (Cl à ci) et 2p commutateurs par comparateur, où p est un nombre entier.15