FR 2963162 A1 20120127 FR 1056122 A 20100726 DESCRIPTION PROCÉDÉS DE COLLAGE DE STRUCTURE SEMI-CONDUCTRICE TEMPORAIRE ET STRUCTURES SEMI-CONDUCTRICES COLLÉES 5 CORRESPONDANTES DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne, d'une façon générale : des procédés de collage de plaquette et/ou 10 de tranche semi-conductrice qui sont utiles dans la réalisation de structures semi-conductrices tridimensionnelles ; des structures intermédiaires réalisées en mettant en oeuvre les procédés de collage de plaquette et/ou de tranche semi-conductrice ; et des 15 plaquettes et/ou des tranches semi-conductrices comprenant une zone implantée d'ions et destinées à un usage dans des procédés de collage de tranche semi-conductrice temporaire. 20 CONTEXTE DE L'INVENTION L'intégration tridimensionnelle (3D) de deux structures semi-conductrices ou plus, peut présenter un certain nombre d'avantages dans des applications micro-électroniques. Par exemple, une intégration 3D de 25 composants micro-électroniques peut conduire à une amélioration des performances électriques et à une diminution de la consommation d'énergie tout en réduisant la surface de l'empreinte du dispositif. Voir par exemple P. Garrou et autres, « The Handbook of 3D Integration », Wiley-VCH (2008). L'intégration 3D de structures semi-conductrices peut être mise en oeuvre par : le montage d'une plaquette semi-conductrice sur une plaquette semi-conductrice supplémentaire ou plus (ce que l'on appelle, en d'autres termes, un montage D2D (die-todie)) ; le montage d'une plaquette semi-conductrice sur une tranche semi-conductrice ou plus (ce que l'on appelle, en d'autres termes, un montage D2W (die-towafer)) ; ainsi que le montage d'une tranche semi- conductrice sur une tranche semi-conductrice supplémentaire ou plus (ce que l'on appelle, en d'autres termes, un montage W2W (wafer-to-wafer)) ; ou une combinaison ce ceux-ci. Plusieurs séquences de traitement ont été mises au point dans le but de faciliter la réalisation de structures semi-conductrices 3D intégrées, y compris, par exemple : la connexion électrique entre des structures semi-conductrices individuelles ; l'amincissement d'une des structures semi-conductrices ou plus ; et l'alignement et le collage de structures semi-conductrices individuelles ; etc. En particulier, l'amincissement de la ou des structures semi-conductrices comprenant la structure semi-conductrice 3D intégrée peut être employé pour un certain nombre de raisons au nombre desquelles, par exemple, une meilleure dissipation de chaleur et une réduction de la résistance électrique. Néanmoins, les avantages qui peuvent être présentés par l'amincissement de la ou des structures semi-conductrices comprenant la structure semi-conductrice 3D intégrée, peuvent également introduire des complications dans le traitement ; par exemple, une structure semi-conductrice peut devenir relativement fragile à la suite du processus d'amincissement et elle peut, dans ces conditions, être susceptible de se fissurer, de se fracturer ou de subir d'autres dommages durant le traitement réalisé au moyen des équipements et des matériels actuels. Une solution proposée pour résoudre ce problème consiste à coller la structure semi-conductrice, une tranche semi-conductrice par exemple, sur un substrat de renfort, une autre tranche semi-conductrice (une tranche support, par exemple) de sorte à procurer à la tranche semi-conductrice une certaine résistance mécanique durant le traitement (l'amincissement, par exemple). On désigne souvent le processus de collage de la tranche semi-conductrice sur le substrat de renfort par le terme de « collage de tranche ». Une fois le traitement de la tranche semi-conductrice effectué, le substrat de renfort peut être éliminé de la tranche semi-conductrice. Par exemple, une tranche semi-conductrice peut être temporairement collée sur un substrat de renfort au moyen d'un matériau adhésif. Le matériau adhésif supporte la force associée au maintien de la tranche semi-conductrice et du substrat de renfort l'un sur l'autre durant le traitement de la tranche semi- conductrice. D'autre part, le matériau adhésif et le substrat de renfort peuvent jouer le rôle d'un support mécanique de sorte à procurer une certaine stabilité structurelle à la tranche semi-conductrice durant le traitement de la tranche semi-conductrice Un grand nombre de polymères amorphes déposés à la tournette, comme des polyimides, du benzocyclobutène (BCB), du NAFION® et des pellicules photorésistantes par exemple, ont été utilisés comme matériaux adhésifs pour coller des tranches semi-conductrices. Les matériaux adhésifs peuvent devenir instables à mesure que la température augmente, ce qui peut toutefois permettre de limiter les températures auxquelles la fabrication de dispositifs à semi-conducteurs peut être réalisée. Par ailleurs, à des températures élevées, des solvants ou des vapeurs de solvant peuvent être dégagés par ce type de matériaux adhésifs. On désigne souvent ce processus par le terme de « dégazage ». Un dégazage peut conduire à la formation de bulles ou de vides dans le matériau adhésif. Ces bulles ou ces vides peuvent conduire à un manque d'uniformité de la solidité du collage entre la tranche semi-conductrice et le substrat de renfort et risquent de compromettre l'intégrité du collage. Une fois le traitement de la tranche semi-conductrice effectué, le matériau adhésif est complètement éliminé au moyen d'une technique d'élimination chimique (dissolution dans un solvant, par exemple). Le processus d'élimination chimique peut cependant être grand consommateur de temps et dommageable pour des dispositifs à semi-conducteurs et des dispositifs à circuits intégrés réalisés sur la tranche semi- conductrice. De ce fait, un collage au moyen d'un matériau adhésif peut s'avérer problématique quand il est employé dans le collage temporaire d'une tranche semi-conductrice sur un substrat de renfort. Un autre procédé adapté pour fournir un support à une tranche semi-conductrice durant son traitement consiste à coller directement deux substrats semi-conducteurs en réalisant ce que l'on appelle un processus de collage de tranche « direct ». Les processus de collage de tranche direct sont conventionnellement employés dans la réalisation de structures SeOI (semiconductor-on-insulator), comme des structures SOI (semiconductor-on-insulator) par exemple, qui présentent un intérêt dans la fabrication de circuits intégrés perfectionnés pour une intégration tridimensionnelle (3D) dans un dispositif. Dans un processus de collage de tranche direct conventionnel, une couche d'oxyde de surface peut être formée sur au moins une des tranches. La couche d'oxyde de surface peut ensuite être collée sur un matériau silicium ou un autre matériau oxyde sur une surface de l'autre tranche. Par exemple, une surface d'un matériau oxyde sur une tranche semi-conductrice peut être amenée en contact avec une surface d'un substrat de renfort, et les deux structures peuvent être collées l'une sur l'autre au moyen d'un processus d'adhésion atomique et/ou moléculaire. Afin de parvenir à réaliser un collage entre deux tranches semi-conductrices, les tranches semi-conductrices doivent avoir des propriétés de chimie de surface (en d'autres termes, des propriétés d'hydrophilicité et d'hydrophobicité) compatibles avec une rugosité de surface faible, et elles doivent être au moins sensiblement exemptes de poussière et d'autres débris. BREF RÉSUMÉ DE L'INVENTION Dans certains modes de réalisation, la présente invention concerne des procédés de réalisation de structures semi-conductrices. Une première structure semi-conductrice est réalisée, qui comprend au moins une partie d'un circuit intégré sur un premier substrat. Des ions sont implantés dans une tranche support de sorte à réaliser une zone affaiblie à l'intérieur de la tranche support. La tranche support est directement collée sur un premier côté de la premiere structure semi-conductrice. La première structure semi-conductrice est traitée tandis que la tranche support est fixée sur la première structure semi-conductrice, et la tranche support est utilisée pour manipuler la première structure semi-conductrice. Une deuxième structure semi-conductrice comprenant au moins une partie d'un circuit intégré est directement collée sur un deuxième côté de la première structure semi-conductrice, qui est opposé au premier côté de la structure semi-conductrice sur lequel la tranche support est directement collée. Une couche de matériau de la tranche support est séparée, depuis une partie restante de la tranche support, le long de la zone affaiblie réalisée en elle. La présente invention comprend également des modes de réalisation supplémentaires de procédés de réalisation de structures semi-conductrices. Des ions sont implantés dans une première structure semi-conductrice de sorte à réaliser une zone affaiblie en elle, et une surface de la première structure semi- conductrice est directement collée sur une surface d'une deuxième structure semi-conductrice de sorte à réaliser une structure semi-conductrice collée qui comprend la première structure semi-conductrice et la deuxième structure semi-conductrice. La structure semi- conductrice collée est manipulée au moyen de la première structure semi-conductrice tout en éliminant une partie de la deuxième structure semi-conductrice et en mettant à nu au moins une structure conductrice qui s'étend au moins partiellement au travers de la deuxième structure semi-conductrice. La au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice est alignée avec au moins une structure conductrice d'une troisième structure semi-conductrice. La structure semi- conductrice collée et la troisième structure semi- conductrice sont chauffées, et la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice est directement collée sur la au moins une structure conductrice de la troisième structure semi-conductrice en réponse au chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice. La première structure semi-conductrice peut aussi être séparée le long de la zone affaiblie en réponse au chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice, une partie de la première structure semi-conductrice étant néanmoins laissée sur la deuxième structure semi-conductrice. Des modes de réalisation supplémentaires de l'invention concernent des structures semi-conductrices collées qui sont réalisées au cours de la mise en oeuvre des procédés de réalisation de structures semi-conductrices décrits dans ce document. Par exemple, une structure semi-conductrice collée peut comprendre : une pluralité de structures semi-conductrices traitées collées ; et une plaquette ou une tranche support qui est collée sur au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées. La plaquette ou la tranche support peut comporter une zone affaiblie en elle, comprenant une pluralité d'ions implantés en elle à une profondeur moyenne comprise entre 10 nm et 1000 nm par rapport à une surface de la plaquette ou de la tranche support collée sur la au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées. BRÈVE DESCRIPTION DES DIFFÉRENTES VUES DES DESSINS Bien que cette spécification se termine par des 35 revendications qui décrivent de façon claire et distincte ce qui est considéré comme des modes de réalisation de l'invention, les avantages des modes de réalisation de l'invention peuvent être plus rapidement appréhendés à la lecture de la description de certains exemples des modes de réalisation de l'invention lorsqu'elle est considérée en relation avec les dessins joints, sur lesquels : la figure 1 est une vue en coupe transversale schématique d'une structure semi-conductrice traitée qui comprend des trous d'interconnexion à travers la tranche ; la figure 2 est une vue en coupe transversale schématique d'une structure semi-conductrice collée qui comprend la structure semi-conductrice traitée de la figure 1 directement collée sur une autre structure semi-conductrice comprenant une tranche support selon des modes de réalisation de procédés de l'invention ; la figure 3 est une vue en coupe transversale schématique de la tranche support montrée sur la figure 2 avant son collage sur la structure semi-conductrice traitée ; la figure 4 est une vue en coupe transversale schématique de la structure semi-conductrice collée de la figure 2 après amincissement de la structure semi- conductrice traitée tout en utilisant la tranche support pour manipuler la structure semi-conductrice traitée ; la figure 5 est une vue en coupe transversale schématique de la structure semi-conductrice collée montrée sur la figure 4, une fois retournée et alignée avec une autre structure semi-conductrice traitée sur laquelle la structure semi-conductrice collée peut être fixée selon un mode de réalisation de procédés de l'invention ; la figure 6 est une vue en coupe transversale schématique d'une structure semi-conductrice collée qui peut être réalisée en collant ensemble les structures semi-conductrices alignées montrées sur la figure 5, et elle illustre par ailleurs la séparation de la tranche support après le collage des structures semi-conductrices ensemble ; la figure 7 est une vue en coupe transversale schématique d'une structure semi-conductrice tridimensionnelle qui peut être réalisée selon des modes de réalisation de procédés de l'invention ; et la figure 8 est une vue en coupe transversale schématique d'une structure semi-conductrice et elle est utilisée pour illustrer des modes de réalisation de procédés de l'invention qui consistent à coller des plaquettes semi-conductrices individuelles sur une tranche semi-conductrice de dimensions relativement plus importantes au cours d'un processus d'intégration tridimensionnelle (3D). DESCRIPTION DÉTAILLÉE DE L'INVENTION La description qui suit fournit des détails spécifiques, comme les types de matériaux employés et les conditions de traitement par exemple, de sorte à proposer une description complète de modes de réalisation de la présente invention et de leur mise en oeuvre. Cependant, il semblera évident à des hommes de métier que les modes de réalisation de la présence d'invention peuvent être mis en oeuvre sans employer ces détails spécifiques et qu'ils peuvent être mis en oeuvre en appliquant des techniques de fabrication conventionnelles. En outre, la description fournie dans le présent document ne constitue pas un déroulement complet des opérations impliquées dans la réalisation d'un dispositif ou d'un système à semi-conducteurs. Seuls les processus et les structures nécessaires à la compréhension des modes de réalisation de la présente invention sont décrits ici en détails. Les matériaux décrits dans ce document peuvent être formés (autrement dit, ils peuvent être déposés ou mis en croissance par exemple) en employant l'une quelconque de techniques appropriées au nombre desquelles, mais sans s'y limiter, la dépose à la tournette, l'enduction à tablier, les processus de Bridgeman et Czochralski, le dépôt chimique en phase vapeur (« CVD »), le dépôt chimique en phase vapeur assisté par plasma (« PECVD »), le dépôt de couches atomiques (« ALD »), le dépôt de couches atomiques assisté par plasma, ou le dépôt physique en phase vapeur (« PVD »). Bien que les matériaux décrits et illustrés dans ce document puissent être réalisés sous la forme de couches, les matériaux ne se limitent pas à la réalisation sous forme de couches et ils peuvent être réalisés sous d'autres configurations tridimensionnelles. Tels qu'ils sont employés dans ce document, les termes « horizontal » et « vertical » définissent des positions relatives d'éléments ou de structures par rapport à un plan principal ou à une surface principale d'une tranche ou d'un substrat quelle que soit l'orientation de la tranche ou du substrat, et ils indiquent des dimensions orthogonales interprétées par rapport à l'orientation de la structure qui est décrite, comme illustré sur le dessin auquel il est fait référence quand la structure est décrite. Tel qu'il est employé dans ce document, le terme « vertical » désigne et comprend une dimension sensiblement perpendiculaire à la surface principale d'un substrat ou d'une tranche selon ce qui est illustré, et le terme « horizontal » désigne une dimension sensiblement parallèle a la surface principale du substrat ou de la tranche, selon ce qui est illustré, et qui s'étend entre des côtés gauche et droit du dessin. Telles qu'elles sont employées dans ce document, les prépositions « sur », « par-dessus », « en dessus » et « en dessous » sont des termes relatifs qui correspondent à la direction verticale par rapport à la structure qui est décrite. Tel qu'il est employé dans ce document, le terme « structure semi-conductrice » désigne et comprend n'importe quelle structure qui est utilisée dans la réalisation d'un dispositif à semi-conducteurs. Les structures semi-conductrices comprennent par exemple des plaquettes et des tranches (des substrats supports et des substrats de dispositifs, par exemple), ainsi que des ensembles ou des structures composites qui comprennent deux plaquettes et/ou tranches ou plus qui sont intégrées de façon tridimensionnelle les unes avec les autres. Les structures semi-conductrices comprennent également dispositifs à semi-conducteurs entièrement fabriqués ainsi que des structures intermédiaires qui sont réalisées durant la fabrication de dispositifs à semi-conducteurs. Les structures semi-conductrices peuvent comprendre des matériaux conducteurs, semi-conducteurs et/ou des matériaux non conducteurs. Tel qu'il est employé dans ce document, le terme « structure semi-conductrice traitée » désigne et comprend n'importe quelle structure semi-conductrice qui comprend une structure de dispositif ou plus au moins partiellement formée. Des structures semi-conductrices traitées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi-conductrices traitées sont des structures semi-conductrices. Tel qu'il est employé dans ce document, le terme « structure semi-conductrice collée » désigne et comprend n'importe quelle structure qui comprend deux structures semi-conductrices ou plus qui sont fixées les unes aux autres. Des structures semi-conductrices collées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi- conductrices collées sont des structures semi- conductrices. Par ailleurs, des structures semi- conductrices collées qui comprennent une structure semi-conductrice traitée ou plus sont également considérées comme des structures semi-conductrices traitées. Tel qu'il est employé dans ce document, le terme « structure de dispositif » désigne et comprend n'importe quelle partie d'une structure semi-conductrice traitée qui est, inclut ou définit au moins une partie d'un composant actif ou passif d'un dispositif à semi-conducteurs devant être réalisé sur ou dans la structure semi-conductrice. Par exemple, des structures de dispositifs comprennent des composants actifs et passifs de circuits intégrés comme, par exemple, des transistors, des transducteurs, des condensateurs, des résistances, des lignes conductrices, des couches intermédiaires conductrices, et des plages de connexion conductrices. Tel qu'il est employé dans ce document, le terme « trou d'interconnexion à travers la tranche » ou « TWI » désigne et comprend n'importe quel trou d'interconnexion conducteur qui s'étend au travers d'au moins une partie d'une première structure semi-conductrice qui est utilisée pour fournir une interconnexion structurelle et/ou une interconnexion électrique entre la première structure semi-conductrice et une deuxième structure semi-conductrice via une interface entre la première structure semi-conductrice et la deuxième structure semi-conductrice. Dans l'art, les trous d'interconnexion à travers la tranche sont également désignés par d'autres termes tels que « trous d'interconnexion à travers le silicium » ou « trous d'interconnexion à travers le substrat » (TSV) et « trous d'interconnexion à travers la tranche » ou « TWV ». Les TWI s'étendent généralement au travers d'une structure semi-conductrice dans une direction généralement perpendiculaire aux surfaces principales généralement planes de la structure semi-conductrice (autrement dit, dans une direction parallèle à l'axe « Z »). Tel qu'il est employé dans ce document, le terme « surface active », quand il est employé en relation avec une structure semi-conductrice traitée, désigne et comprend une surface principale mise à nu de la structure semi-conductrice traitée qui a été, ou qui sera, traitée de sorte à réaliser une structure de dispositif ou plus dans et/ou sur la surface principale mise à nu de la structure semi-conductrice traitée. Tel qu'il est employé dans ce document, le terme « surface arrière », quand il est employé en relation avec une structure semi-conductrice traitée, désigne et comprend une surface principale mise à nu de la structure semi-conductrice traitée sur un côté opposé de la structure semi-conductrice traitée par rapport à une surface active de la structure semi-conductrice. Tel qu'il est employé dans ce document, le terme « matériau semi-conducteur de type III-V » désigne et comprend n'importe quel matériau comprenant principalement un élément ou plus appartenant au groupe IIIA du tableau périodique des éléments (B, Al, Ga, In et Ti), et un élément ou plus appartenant au groupe VA du tableau périodique des éléments (N, P, As, Sb et Bi). En se référant à la figure 1, une structure semi-conductrice traitée 100 est montrée, qui comprend une région de dispositif 102 qui peut s'étendre dans un substrat 106 et sur et/ou par dessus une surface d'un substrat 106. La structure semi-conductrice traitée 100 comprend une surface active 104 et une surface arrière opposée 108. La surface active 104 comprend une surface principale mise à nu de la région de dispositif 102 de la structure semi-conductrice traitée 100, tandis que la face arrière 108 comprend une surface principale mise à nu du substrat 106. Le substrat 106 peut comprendre par exemple un matériau semi-conducteur tel que du silicium (Si), du germanium (Ge), un matériau semi-conducteur de type III-V, etc. Par ailleurs, le substrat 106 peut comprendre un monocristal de matériau semi-conducteur, ou une couche épitaxiale ou plus de matériau semi-conducteur sur un substrat de base. Dans des modes de réalisation supplémentaires de l'invention, le substrat 106 peut comprendre un matériau diélectrique ou plus tels qu'un oxyde (du dioxyde de silicium (SiO2) ou de l'oxyde d'aluminium (Al2O3), par exemple), un nitrure (nitrure de silicium (Si3N4), nitrure de bore (BN) ou nitrure d'aluminium (A1N), par exemple) etc. Le substrat 106 peut être sélectionné de sorte à être doté de propriétés souhaitables pour un usage dans un processus de collage de tranche direct, comme cela va être décrit de façon plus détaillée dans ce qui suit. Par exemple, le substrat 106 peut comprendre une tranche de silicium dotée de niveaux de cintrage, de gauchissement et de variation totale en épaisseur (TTV) peu élevés. Tel qu'il est employé dans ce document, le terme « cintrage » désigne et comprend une mesure de concavité, de courbure ou de déformation d'une surface médiane d'un substrat semi-conducteur au niveau d'une ligne médiane quelles que soient les variations en épaisseur. Tel qu'il est employé dans ce document, le terme « gauchissement » désigne et comprend une différence entre un écart maximum et un écart minimum de la surface médiane par rapport à un plan de référence sur le côté arrière d'un substrat semi-conducteur. Tel qu'il est employé dans ce document, le terme « variation totale en épaisseur » et « TTV » désignent et comprennent chacun une variation maximum en épaisseur d'un substrat semi-conducteur, et ils sont généralement définis comme une différence entre une épaisseur minimum et une épaisseur maximum mesurées sur le substrat semi-conducteur. Par exemple, la variation totale en épaisseur d'un substrat semi-conducteur peut être déterminée en mesurant le substrat semi-conducteur en cinq (5) endroits ou plus selon une configuration croisée sur le substrat semi-conducteur et en calculant une différence en épaisseur maximum mesurée. Des substrats semi-conducteurs dotés de niveaux de cintrage, de gauchissement et de variation totale en épaisseur élevés peuvent s'avérer indésirables pour un usage dans des processus de collage de tranche direct, et ce pour diverses raisons. Par exemple, durant des processus de collage de tranche direct, des niveaux de cintrage, de gauchissement et de variation totale en épaisseur élevés peuvent conduire à un contact irrégulier entre les substrats semi-conducteurs qui sont collés. Ce contact irrégulier peut conduire à des variations thermiques et à des fractures dans l'adhésion moléculaire durant le processus de collage de tranche direct. D'autre part, des niveaux de gauchissement et de cintrage élevés peuvent faire augmenter le risque de cassure du substrat semi- conducteur durant la fabrication du dispositif en raison des contraintes induites au moment où la tranche est collée sur un plateau de maintien à vide. Dans ces conditions, une tranche de silicium dotée de niveaux de gauchissement, de cintrage et de variation totale en épaisseur peu élevés peut être utilisée en tant que le substrat 106 de sorte à procurer une uniformité et une planéité suffisante durant le processus de collage de tranche. En tant qu'exemple non limitatif, le substrat 106 peut être une tranche de silicium de haute qualité dotée d'un niveau de gauchissement de moins de trente micromètres (30 pm) environ, d'un niveau de cintrage de moins de dix micromètres (10 pm) environ et d'un niveau de variation totale en épaisseur de moins de un micromètre (1 pm) environ. La région de dispositif 102 peut comprendre, par exemple, une structure de dispositif 110 ou plus, qui peut comprendre des éléments conducteurs et/ou semi-conducteurs incorporés dans un matériau diélectrique 114. Les structures de dispositifs 110 peuvent comprendre des transistors métal-oxyde-semi-conducteur (transistors MOS), des transistors bipolaires, des transistors à effet de champ (transistors FET), des diodes, des résistances, des thyristors, des redresseurs et similaires. Les structures de dispositifs 110 peuvent aussi comprendre des lignes conductrices, des traces, des trous d'interconnexion et des plages de connexion qui peuvent être réalisés à partir d'un métal ou plus tels que du cuivre (Cu), de l'aluminium (Al) ou du tungstène (W) par exemple. Les structures de dispositifs 110 peuvent aussi comprendre un trou d'interconnexion à travers la tranche 116 ou plus. Les trous d'interconnexion à travers la tranche 116 peuvent être formés en déposant un matériau conducteur, tel que du cuivre (Cu), de l'aluminium (Al), du tungstène (W), du silicium polycristallin ou de l'or (Au), dans un trou d'interconnexion. Par exemple, les trous d'interconnexion à travers la tranche 116 peuvent s'étendre à partir d'une autre structure de dispositif 110 et à travers au moins une partie du matériau diélectrique 114. Les trous d'interconnexion à travers la tranche 116 peuvent aussi s'étendre partiellement à travers le substrat 106. Une fois réalisée la région de dispositif 102, un matériau de collage 118 représenté sous forme de pointillés, peut être éventuellement formé sur une surface principale de la structure semi-conductrice traitée 100. Le matériau de collage 118 peut être réalisé à partir d'un matériau qui présente une bonne qualité d'adhésion avec un autre matériau durant un processus de collage direct. Par exemple, le matériau de collage 118 peut comprendre un matériau diélectrique tel qu'un oxyde (dioxyde de silicium (SiO2), par exemple), un oxynitrure (oxynitrure de silicium (SiON), par exemple), ou un nitrure (nitrure de silicium (Si3N4), par exemple). Le matériau de collage 118 peut avoir une épaisseur comprise, par exemple, entre cent nanomètres (100 nm) environ et deux micromètres (2 pm) environ. Le matériau de collage 118 peut être déposé sur une surface active 104 de la région de dispositif 102 au moyen, par exemple, d'un procédé de dépôt chimique en phase vapeur (CVD), d'un procédé de dépôt physique en phase vapeur (PVD), d'un procédé de dépôt de couches atomiques (ALD), ou d'un procédé de dépôt chimique en phase vapeur assisté par plasma (PECVD). Le matériau de collage 118 peut être planarisé par exemple, de sorte à réduire une topographie de surface du matériau de collage 118. Le matériau de collage 118 peut être planarisé en réalisant par exemple, un procédé ou plus tels que gravure, rectification et polissage mécano-chimique. Comme montré sur la figure 2, la structure semi-conductrice traitée 100 illustrée sur la figure 1 peut être retournée et collée sur une autre structure semi-conductrice qui, dans les modes de réalisation décrits en référence à la figure 2, comprend une tranche support 200. Une surface principale du matériau diélectrique 114 ou du matériau de collage 118, le cas échéant, est en contact étroit avec une surface principale de la tranche support 200. La tranche support 200 peut comprendre une tranche dotée de niveaux de cintrage, de gauchissement et de variation totale en épaisseur peu élevés, comme cela a été décrit précédemment en rapport avec le substrat 106, de sorte à fournir une uniformité et une planéité suffisante pour le processus de collage de tranche. En tant qu'exemple non limitatif, le tranche support 200 peut être une tranche de silicium de haute qualité dotée d'un niveau de gauchissement de moins de trente micromètres (30 pm) environ, d'un niveau de cintrage de moins de dix micromètres (10 pm) environ et d'un niveau de variation totale en épaisseur de moins de un micromètre (1 pm) environ. Avant d'amener les surfaces du matériau de collage 118 de la structure semi-conductrice traitée 100 et de la tranche support 200 en contact, un processus de nettoyage de surface conventionnel peut être éventuellement réalisé de sorte à éliminer les débris en surface et à produire au moins une surface hydrophile. À titre d'exemple et non de limitation, les surfaces mises à nu du matériau diélectrique 114 ou, le cas échéant, du matériau de collage 118 de la structure semi-conductrice traitée 100 et de la tranche support 200 peuvent être introduites à une solution qui contient un mélange d'eau (H20), d'hydroxyde d'ammonium (NH4OH) et de peroxyde d'hydrogène (H202) dans une proportion de 5/1/1 environ respectivement, de sorte à nettoyer et à rendre hydrophiles les surfaces mises à nu du matériau diélectrique 114 ou, le cas échéant, du matériau de collage 118 de la structure semi-conductrice traitée 100 et de la tranche support 200. Une séquence de nettoyage conventionnel connue dans l'art sous le terme de « nettoyage RCA » peut elle aussi être éventuellement accomplie sur au moins une des surfaces du matériau diélectrique 114 ou, le cas échéant, du matériau de collage 118 de la structure semi-conductrice traitée 100 et de la tranche support 200 de sorte à éliminer tous types de contaminants organiques, de contaminants ioniques et de contaminants métalliques qui pourraient gêner le collage des surfaces. Les surfaces du matériau diélectrique 114 ou, le cas échéant, du matériau de collage 118 de la structure semi-conductrice traitée 100 et de la tranche support 200 peuvent être rincées à plusieurs reprises dans de l'eau déionisée (DI) préalablement au collage de sorte à prévenir l'adhésion de particules en surface et à conserver intacte la propriété d'hydrophilicité. Le matériau diélectrique 114 ou, le cas échéant, le matériau de collage 118 de la structure semi-conductrice traitée 100 peut être collé sur la tranche support 200 de sorte à réaliser une structure semi-conductrice collée 300 au moyen de techniques comprenant le collage thermique, le collage thermique par compression ou le collage thermique par ultrasons. Dans certains modes de réalisation, la structure semi-conductrice traitée 100 peut être directement collée sur la tranche support 200 sans utiliser de matériau adhésif intermédiaire entre elles. La nature du collage atomique ou du collage moléculaire entre la structure semi-conductrice traitée 100 et la tranche support 200 dépend des compositions de matériaux de chacune de la structure semi-conductrice traitée 100 et de la tranche support 200. Voilà pourquoi, selon certains modes de réalisation, un collage atomique ou un collage moléculaire peut être réalisé entre, par exemple, au moins un d'un oxyde de silicium et d'un nitrure de silicium, et au moins un d'un silicium, d'un oxyde de silicium et d'un nitrure de silicium. En se référant à la figure 3, avant le collage de la structure semi-conductrice traitée 100 sur la tranche support 200, comme montré sur la figure 2, la tranche support 200 peut être fabriquée de sorte à comprendre un matériau semi-conducteur 202 qui comporte une région de transfert 204 en lui, la région de transfert 204 étant définie par une zone implantée 206 qui est représentée sous forme de pointillés. La région de transfert 204 peut être formée en implantant des espèces ioniques dans le matériau semi-conducteur 202 de la tranche support 200 de sorte à réaliser la zone implantée 206. Par exemple, les espèces ioniques peuvent être des ions d'hydrogène, des ions de gaz inerte ou des ions de fluor. Les espèces ioniques peuvent être implantées dans la tranche support 200 de sorte à réaliser la zone implantée 206 le long d'une région de la tranche support 200 dans laquelle une concentration des ions est maximale. L'implantation ionique peut réaliser une zone affaiblie à l'intérieur de la tranche support 200 le long de laquelle la tranche support 200 peut être susceptible de se casser ou de se séparer quand elle est soumise à des températures élevées ou qu'une force mécanique, une force de cisaillement par exemple, est exercée sur la tranche support 200. Les paramètres de l'implantation ionique peuvent être ajustés de sorte à prévenir une cassure ou une séparation de la tranche support 200 le long de la zone implantée 206 durant le collage de la structure semi-conductrice traitée 100 sur la tranche support 200 (figure 2). Ceci permet à la tranche support 202 de se séparer en deux parties distinctes au cours de stades ultérieurs du traitement, comme cela sera décrit par la suite. À titre d'exemple non limitatif, les espèces ioniques peuvent comprendre un ou plus d'ions d'hydrogène, d'ions d'hélium et d'ions de bore. La ou les espèces ioniques peuvent être implantées à une dose comprise entre environ 1016 ions/cm2 et 2x1017 ions/cm2, ou entre 1x1016 ions/cm2 et 1x1017 ions/cm2. La ou les espèces ioniques peuvent être implantées à une énergie comprise entre dix kilo électronvolts (10 KeV) environ et cent cinquante kilo électronvolts (150 KeV). La profondeur à laquelle les ions sont implantés dans la tranche support 200 de sorte à réaliser la zone implantée 206 est au moins partiellement fonction de l'énergie avec laquelle les ions sont implantés dans la tranche support 200. Dans ces conditions, la zone implantée 206 peut être réalisée à une profondeur souhaitée dans la tranche support 200 en contrôlant sélectivement l'énergie des ions implantés. Une profondeur Dl de la zone implantée 206 à l'intérieur de la tranche support 200 peut correspondre à une épaisseur et/ou à un volume souhaités d'une couche du matériau semi-conducteur 202 qui peut être transféré par la suite à la structure semi-conductrice traitée 100, comme cela sera décrit de façon plus détaillée dans ce qui suit. À titre d'exemple non limitatif, les espèces atomiques peuvent être implantées dans la tranche support 200 avec une énergie sélectionnée de sorte à réaliser la zone implantée 206 à une profondeur Dl comprise entre dix nanomètres (10 nm) environ et mille nanomètres (1000 nm) environ (autrement dit, de 100 A environ à 10 000 A environ). Un autre matériau de collage 218 peut éventuellement être formé sur une surface principale de la tranche support 200 le plus près possible de la zone implantée 206 et il peut aussi être formé sur une surface principale de la tranche support 200 avant la réalisation de la zone implantée 206. Le matériau de collage 218 peut être réalisé à partir d'un matériau qui présente une bonne qualité d'adhésion moléculaire avec le matériau diélectrique 114 ou, le cas échéant, le matériau de collage 118 qui recouvre la structure semi-conductrice traitée 100 (les figures 1 et 2). Le matériau de collage 218 peut être réalisé à partir d'un matériau diélectrique ou plus, tels que du dioxyde de silicium (SiO2) , de l'oxynitrure de silicium (SiOXNY) et du nitrure de silicium (Si3N4). Le matériau de collage 218 peut avoir une épaisseur comprise entre cent nanomètres (100 nm) environ et deux micromètres (2 }gym) environ. À titre d'exemple et non de limitation, la tranche support 200 peut être réalisée à partir d'un matériau silicium, et un matériau de collage 218 comprenant du dioxyde de silicium (SiO2) peut être réalisé sur la tranche support 200 au moyen d'une technique d'oxydation thermique conventionnelle. Le matériau de collage 218 peut aussi être déposé au moyen, par exemple, d'un procédé de dépôt chimique en phase vapeur (CVD), d'un procédé de dépôt physique en phase vapeur (PVD), d'un procédé de dépôt de couches atomiques (ALD) ou d'un procédé de dépôt chimique en phase vapeur assisté par plasma (PECVD). En se référant à nouveau à la figure 2, la tranche support 200 peut être collée sur la structure semi- conductrice traitée 100 en amenant une surface mise à nu de la tranche support 200 (autrement dit une surface mise à nu du matériau semi-conducteur 202 ou, le cas échéant, du matériau de collage 218) en butée contre une surface mise à nu de la structure semi-conductrice traitée 100 (autrement dit le matériau diélectrique 114 ou, le cas échéant, le matériau de collage 118) de sorte à réaliser la structure semi-conductrice collée 300. La tranche support 200 peut être collée sur la structure semi-conductrice traitée 100 à la température ambiante ou à une température plus élevée (de plus de cent degrés Celsius (100 0C) au moins, par exemple) et à une certaine pression pendant une période de temps suffisante pour assurer le collage du matériau de collage 118 avec le matériau semi-conducteur 202 ou, le cas échéant, le matériau de collage 218. À titre d'exemple non limitatif, un processus de recuit peut être accompli en exposant la structure semi-conductrice traitée 100 et la tranche support 200 à une température comprise entre cent degrés Celsius (100 °C) environ et quatre cents degrés Celsius (400 °C) environ pendant 30 minutes environ et 120 minutes de sorte à coller la tranche support 200 et la structure semi-conductrice traitée 100. Dans certains modes de réalisation, la structure semi-conductrice traitée 100 peut être collée sur la tranche support 200 sans utiliser de matériau adhésif, qui peut réduit ou élimine les limitations de température et de pression applicables à d'autres actions qui pourraient autrement découler de l'utilisation de ce matériau adhésif. En se référant à la figure 4, après le collage de la tranche support 200 et de la structure semi- conductrice traitée 100 de sorte à réaliser la structure semi-conductrice collée 300, une partie du substrat 106 peut être éliminée d'une surface principale (la face arrière 108, par exemple) de la structure semi-conductrice traitée 100 de sorte à mettre à nu des surfaces des trous d'interconnexion à travers la tranche 116 au travers du substrat 106. Par exemple, la partie du substrat 106 peut être éliminée au moyen d'un processus de rectification, d'un processus de polissage chimique conventionnel, d'un processus de gravure anisotrope ou d'une combinaison de ces processus. Dans certains modes de réalisation, le substrat 106 peut comprendre éventuellement un matériau d'arrêt de gravure 120 comme un matériau oxyde par exemple qui est représenté sous forme de pointillés. Le matériau d'arrêt de gravure 120 peut être disposé verticalement en divers endroits à l'intérieur du substrat 106. Par exemple, le matériau d'arrêt de gravure 120 peut être disposé à l'intérieur du substrat 106, en dessus, en dessous, ou horizontalement par rapport à une surface 117 des trous d'interconnexion à travers la tranche 116. À titre d'exemple non limitatif, un processus de rectification et de polissage mécano-chimique peut être accompli dans le but d'éliminer la partie du substrat 106 en rapport avec les trous d'interconnexion à travers la tranche 116 et le matériau d'arrêt de gravure 120, le cas échéant, en fixant la tranche support 200 sur un plateau de maintien à vide par exemple, et en pressant la surface mise à nu du substrat 106 contre un plot de polissage rotatif tandis qu'une boue chimiquement et/ou physiquement active (en d'autres termes, abrasive) élimine le matériau du substrat 106. À titre d'exemple non limitatif supplémentaire, un processus de gravure humide peut être accompli dans le but d'éliminer la partie du substrat 106 en rapport avec les trous d'interconnexion à travers la tranche 116 et le matériau d'arrêt de gravure, le cas échéant, en introduisant une solution contenant de l'hydroxyde de potassium (KOH) ou de l'hydroxyde tétraméthylammonium (TMAH) sur la surface mise à nu du substrat 106. La tranche support 200 est utilisée pour manipuler la structure semi-conductrice traitée 100 et elle procure un support mécanique à la structure semi-conductrice traitée 100 durant l'amincissement du substrat 106 de sorte à exposer les surfaces des trous d'interconnexion à travers la tranche 116. La partie restante du substrat 106 peut avoir une épaisseur D2 de un demi-micromètre (0,5 pm) environ à cent micromètres (100 }gym) environ. Comme montré sur la figure 5, la structure semi-conductrice collée 300 peut être retournée, alignée avec, et amenée en contact avec une autre structure semi-conductrice planaire traitée 400 qui est représentée par des flèches. Par exemple, des surfaces mises à nu des trous d'interconnexion à travers la tranche 116 de la structure semi-conductrice collée 300 peuvent être amenées en contact avec et collées sur des plages de connexion conductrices mises à nu 420 sur une surface active 404 de la structure semi-conductrice traitée 400. La structure semi-conductrice traitée 400, comme la structure semi-conductrice traitée 100, peut comprendre une région de dispositif 402 qui comprend des structures de dispositifs 410. La région de dispositif 402 peut s'étendre dans le substrat 406 et sur et/ou par dessus une surface d'un substrat 406. Le substrat 406 peut comprendre un substrat tel que celui précédemment décrit en rapport avec le substrat 106. D'une façon similaire, les structures de dispositifs 410 de la région de dispositif 402 peuvent comprendre des structures de dispositifs telles que celles précédemment décrites en rapport avec les structures de dispositifs 110 de la figure 1. Dans certains modes de réalisation, la région de dispositif 402 de la structure semi-conductrice traitée 400 peut avoir au moins sensiblement la même configuration que la région de dispositif 102 de la structure semi-conductrice traitée 100. Après réalisation de la région de dispositif 402 de la structure semi-conductrice traitée 400, une structure conductrice ou plus, comme des plages de connexion conductrices 420, peut être réalisée sur la région de dispositif 402. Les plages de connexion conductrices 420 peuvent comprendre un matériau conducteur ou plus comme, par exemple, un métal ou plus (du cuivre (Cu), de l'aluminium (Al), du tungstène (W), du silicium polycristallin et/ou de l'or (Au), par exemple). Les plages de connexion conductrices 420 peuvent être réalisées sur la structure semi-conductrice traitée 400 par exemple, au cours d'un processus BEOL (back-end-of-line). Dans certains modes de réalisation, les plages de connexion conductrices 420 peuvent être réalisées en déposant un matériau conducteur (non représenté) sur le matériau diélectrique 414 et en modelant le matériau conducteur au moyen de techniques photolithographiques de sorte à réaliser les plages de connexion conductrices 420. Dans d'autres modes de réalisation, les plages de connexion conductrices 420 peuvent être réalisées en déposant le matériau conducteur dans une pluralité d'ouvertures (non représentées) dans le matériau diélectrique 414, et en exécutant un processus de polissage mécano- chimique (CMP) dans le but d'éliminer des parties du matériau conducteur qui recouvrent les ouvertures (un processus couramment désigné par le terme de « Processus Damascène »). La structure semi-conductrice collée 300 et la structure semi-conductrice traitée 400 peuvent être couplées structurellement et électriquement l'une avec l'autre en alignant les trous d'interconnexion à travers la tranche 116 de la structure semi-conductrice traitée 100 avec les plages de connexion conductrices 420 de la structure semi- conductrice traitée 400 et en les collant de façon appropriée. En se référant à la figure 6, la structure semi-conductrice traitée 100 peut être collée sur la structure semi-conductrice traitée 400 de sorte à réaliser une autre structure semi-conductrice collée 500 dans laquelle les trous d'interconnexion à travers la tranche 116 de la structure semi-conductrice traitée 100 sont couplés structurellement et électriquement aux plages de connexion conductrices 420 de la structure semi-conductrice traitée 400. Dans certains modes de réalisation, les trous d'interconnexion à travers la tranche 116 peuvent être directement collés sur les plages de connexion conductrices 420 au moyen d'un processus de collage direct de métal sur métal comme, par exemple, un processus de collage thermique par compression, un processus de collage thermique non par compression ou un processus de collage eutectique. Par exemple, les trous d'interconnexion à travers la tranche 116 et les plages de connexion conductrices 420 peuvent être réalisés chacun à partir de cuivre, et un processus de collage basse température de cuivre sur cuivre peut être exécuté en exposant la structure semi-conductrice collée 300 et la structure semi-conductrice traitée 400 à une température comprise entre cent degrés Celsius (100 °C) environ et quatre cents degrés Celsius (400 °C) environ pendant une période de temps suffisante pour que les trous d'interconnexion à travers la tranche 116 et les plages de connexion conductrices adhèrent les uns aux autres. Dans d'autres modes de réalisation, les surfaces actives 104 et 404 (figure 5) des structures semi-conductrices traitées respectives 100 et 400 peuvent être collées les unes sur les autres au moyen d'un processus de collage de tranche direct, dans lequel les surfaces actives 108 et 404 peuvent comprendre des régions conductrices (des régions métalliques par exemple) et des régions non conductrices (des régions diélectriques par exemple), et le processus de collage de tranche direct colle le métal sur le métal et le diélectrique sur le diélectrique en même temps. Un matériau de collage optionnel peut être réalisé sur une des surfaces actives 108 et 404 ou plus. Comme illustré par l'exemple non limitatif de la figure 5, un matériau de collage diélectrique optionnel, comprenant par exemple un matériau de dioxyde de silicium (SiO2) 122 qui est représenté sous forme de pointillés, peut être éventuellement réalisé sur le substrat 106 au moyen d'une technique de dépôt d'oxydes comme, par exemple, une technique de revêtement par projection plasma à basse température. Le matériau de collage optionnel 122 peut par ailleurs être planarisé de sorte à exposer des plages de connexion conductrices 420 ; une telle planarisation peut être accomplie, par exemple, au moyen d'un processus de polissage mécano-chimique. Le matériau de dioxyde de silicium 122 peut être collé sur le matériau diélectrique 414 de la structure semi-conductrice traitée 400 au moyen d'un processus de collage d'oxyde sur oxyde tel que celui qui est écrit en référence à la figure 4. Par exemple, le matériau de dioxyde de silicium 122 peut être collé sur le matériau diélectrique 414 à la température ambiante ou à une température plus élevée (de plus de cent degrés Celsius (100 °C) au moins, par exemple). Les processus de collage de métal sur métal et les processus de collage d'oxyde sur oxyde peuvent être accomplis à de basses températures (autrement dit à des températures de moins de quatre cents degrés Celsius (400 °C) environ, ce qui permet ainsi de prévenir l'endommagement des régions de dispositifs 102 et 402 des structures semi-conductrices traitées 100 et 400. L'empilement vertical des structures semi-conductrices traitées 100 et 400 après l'exécution des processus BEOL (back-end-of-line) selon les procédés de la présente invention permet de réaliser des interconnections conductrices (par exemple, le couplage de trous d'interconnexion à travers la tranche 116 et de plages de connexion conductrices 420) entre les structures semi- conductrices traitées 100 et 400 durant le processus de collage. Durant ou après l'accomplissement du collage des structures semi-conductrices 100 et 400, une partie du matériau 202' de la tranche support 200 (figure 5) peut être séparé (en d'autres termes, détaché) de la structure semi-conductrice collée 500 laissant ainsi une couche de matériau transférée 202" sur la structure semi-conductrice traitée 100. La séparation de la partie du matériau 202' de la tranche support 200 peut être accomplie au moyen de divers processus chimiques, thermiques ou mécaniques comme, par exemple, au moyen d'un processus de rectification, d'un processus de gravure, d'un processus de polissage ou d'un processus d'élimination. Par exemple, un simple processus de recuit peut être accompli pour coller les structures semi-conductrices 100 et 400 l'une sur l'autre tout en séparant (en d'autres termes, en détachant) la partie du matériau 202' de la tranche support 200 de sorte à réaliser la couche de matériau transférée 202". Le processus de recuit peut être accompli en amenant une surface principale de la structure semi-conductrice traitée 100 (en d'autres termes, une surface principale mise à nu du substrat 106 et les surfaces mises à nu des structures de dispositifs 110) en contact avec une surface principale de la structure semi-conductrice traitée 400 (en d'autres termes, une surface principale mise à nu du matériau diélectrique 406 et des surfaces mises à nu des plages de connexion conductrices 420) et en exécutant un recuit à une température comprise entre deux cents degrés Celsius, (200 °C) environ et quatre cents degrés Celsius (400 °C) environ. Le processus de recuit peut en même temps coller les structures semi-conductrices 100 et 400 (en d'autres termes, il peut coller les trous d'interconnexion à travers la tranche 116 sur les plages de connexion conductrices 420) et séparer la partie du matériau 202' de la tranche support 200 de la couche semi-conductrice transférée 202". À titre d'exemple et non de limitation, le processus connu dans l'industrie sous le terme de « Processus SMART-CUTTM » peut être utilisé pour séparer ou détacher la partie du matériau 202' de la couche de matériau transférée 202". Ces processus sont décrits en détail dans, par exemple, le brevet américain n° RE39 484 de Bruel ; le brevet américain n° 5 374 564 de Aspar et autres ; le brevet américain n° 5 374 564 de Aspar et autres ; le brevet américain n° 5 374 564 de Aspar et autres ; le brevet américain n° 6 756 286 de Moriceau et autres ; le brevet américain n° 5 374 564 de Aspar et autres ; et le brevet américain n° 5 374 564 de Aspar. L'épaisseur D2 de la couche de matériau transférée 202" peut être sensiblement égale à la profondeur Dl de la zone implantée 206 à l'intérieur de la tranche support 200 montrée sur les figures 2 et 3. Dans certains modes de réalisation, la couche de matériau transférée 202" peut être utilisée pour servir de base ou de substrat à la réalisation de structures de dispositifs supplémentaires, modes de réalisation dans lesquels une structure de dispositif supplémentaire peut se trouver en communication électrique avec des structures de dispositifs de la structure semi-conductrice traitée 100 et de la structure semi-conductrice traitée 400. Après la séparation de la couche de matériau transférée 202" de la tranche support 200, une surface mise à nu de la couche de matériau transférée 202" peut être involontairement rugueuse. Par exemple, la surface de la couche de matériau transférée 202" peut avoir une rugosité moyenne comprise entre un nanomètre (1 nm) environ et 20 nanomètres (20 nm) environ. La surface de la couche de matériau transférée 202" peut être lissée à un degré souhaité de sorte à faciliter d'autres traitements qui seront décrits ci-dessous, selon des techniques connues dans l'art telles que, par exemple, un processus de rectification, un processus de gravure humide et un processus de polissage mécano-chimique (CMP) ou plus. Dans ces conditions, l'épaisseur D2 de la couche de matériau transférée 202" peut être suffisante pour permettre à une partie de la couche de matériau transférée 202" d'être éliminée de sorte à lisser sensiblement une surface de celle-ci. Par exemple, l'épaisseur D2 de la couche de matériau transférée 202" peut être comprise entre dix nanomètres (10 nm) environ et mille nanomètres (1000 nm) environ. Dans d'autres modes de réalisation, une structure semi-conductrice traitée supplémentaire ou plus peut être fixée, au moyen d'un processus de collage par exemple, sur une structure semi-conductrice collée 500, dans lesquels la ou les structures semi-conductrices traitées supplémentaires peuvent être réalisées au moyen des procédés décrits dans ce qui précède et peuvent se trouver en communication électrique avec des structures de dispositifs supplémentaires réalisées dans et/ou en dessus de la couche de matériau transférée 202" et peuvent également se trouver en communication électrique avec des structures de dispositifs de la structure semi-conductrice traitée 100 et de la structure semi-conductrice traitée 400. Dans d'autres modes de réalisation, la couche de matériau transférée 202" peut être éliminée de la structure semi-conductrice collée 500 après accomplissement d'un traitement au moyen d'un processus de gravure anisotrope, un processus de polissage mécano-chimique ou une combinaison de ceux-ci. Dans un tel mode de réalisation, une rugosité de surface de la couche de matériau transférée 202" peut ne pas être un problème, et la couche de matériau transférée 202" peut être réalisée sous la forme d'une couche extrêmement mince. Par exemple, l'épaisseur D2 de la couche de matériau transférée 202" peut être comprise entre dix nanomètres (10 nm) environ et six cents nanomètres (600 nm) environ. Le reste de la partie du matériau 202' de la 25 tranche support 200 qui est détaché peut être recyclé et réutilisé pour d'autres traitements. Les procédés décrits peuvent être mis en oeuvre au moyen d'équipements connus et, dans ces conditions, ils peuvent être employés dans la fabrication à grande 30 échelle (HVM) de structures semi-conductrices. Dans ces conditions, les procédés décrits peuvent permettre de réaliser des dispositifs électroniques sur des structures semi-conductrices de plus en plus minces et peuvent permettre une interconnexion de structures de dispositifs durant la fabrication de dispositifs à semi-conducteurs tridimensionnels intégrés. Des modes de réalisation de la présente invention peuvent être employés dans l'intégration tridimensionnelle de n'importe quel(s) type(s) de structures semi-conductrices comme, par exemple, l'intégration D2D (die-to-die), l'intégration D2W (dieto-wafer), l'intégration W2W (wafer-to-wafer) ou une combinaison de ces techniques d'intégration. Par exemple, comme montré sur la figure 7, une tranche semi-conductrice 600 qui comprend une pluralité de plaquettes semi-conductrices individuelles 602 peut être séparée de sorte à réaliser des plaquettes individuelles distinctes 602. La tranche semi- conductrice 600 peut être découpée en plaquettes au moyen de techniques telles que l'ablation à la scie, le découpage et la cassure ou l'ablation laser. Des plaquettes semi-conductrices reconnues de bonne qualité peuvent être identifiées à partir de la pluralité de plaquettes semi-conductrices 602. Les plaquettes semi-conductrices reconnues de bonne qualité identifiées à partir de la pluralité de plaquettes semi-conductrices 602 peuvent être fixées séparément et individuellement à des plaquettes support et être traitées (amincies par exemple) tout en utilisant les plaquettes support pour manipuler les plaquettes semi-conductrices reconnues de bonne qualité conformément aux procédés précédemment décrits dans ce document. En se référant à la figure 8, les plaquettes semi-conductrices reconnues de bonne qualité peuvent alors être couplées structurellement et électriquement à une autre tranche 800 conformément aux procédés précédemment décrits dans ce document. La tranche 800 peut comprendre une pluralité de plaquettes fabriquées au moins partiellement sur elle. Par exemple, des trous d'interconnexion à travers la tranche 610 des plaquettes semi-conductrices reconnues de bonne qualité 602 peut être alignés et collés sur les plages de connexion conductrices 820 des plaquettes sur la tranche 800. Un processus de recuit peut être accompli comme décrit précédemment en référence à la figure 6 de sorte à détacher une partie 602' d'une plaquette support le long d'une zone affaiblie 604 à l'intérieur de la plaquette support, tandis que, dans le même temps, un collage de métal sur métal est réalisé entre les trous d'interconnexion à travers la tranche 610 de la plaquette semi-conductrice reconnue de bonne qualité 602 et les plages de connexion conductrices 820 d'une plaquette au moins partiellement réalisée sur la tranche 800. Dans certains modes de réalisation, une partie restante 602" de la plaquette support peut être éliminée au moyen d'un processus de gravure ou d'un processus de polissage mécano-chimique. Dans d'autres modes de réalisation, la partie restante 602" de la plaquette support peut être utilisée pour servir de couche de base à la fabrication de structures de dispositifs supplémentaires. Dans certains modes de réalisation, une pluralité des plaquettes semi- conductrices reconnues de bonne qualité 602 à laquelle sont fixées les plaquettes peut être couplée structurellement et électriquement à la tranche 800 de sorte à reconstituer au moins sensiblement une tranche semblable à la tranche 600 montrée sur la figure 7, sur la tranche 800, et la partie 602' des plaquettes support peut être détachée au moins sensiblement en même temps au cours d'un seul et unique processus. La reconstitution de la tranche semblable à la tranche semi-conductrice 600 peut comprendre la mise en foisonnement de la tranche avec les plaquettes semi- conductrices reconnues de bonne qualité, suivie du dépôt d'un matériau oxyde et de la planarisation de sorte à réaliser une surface continue à l'intérieur de laquelle les plaquettes semi-conductrices reconnues de bonne qualité sont incorporées dans le matériau oxyde. Des modes de réalisation supplémentaire de l'invention fournis à titre d'exemple sont décrits dans ce qui suit. Mode de réalisation 1 : Procédé de fabrication d'une structure semi-conductrice consistant : à former une première structure semi-conductrice comprenant au moins une partie d'un circuit intégré sur un premier substrat ; à implanter des ions dans une tranche support de sorte à réaliser une zone affaiblie à l'intérieur de la tranche support ; à coller directement la tranche support sur un premier côté de la première structure semi-conductrice ; à traiter la première structure semi-conductrice tandis que la tranche support est fixée sur la première structure semi-conductrice, et à utiliser la tranche support pour manipuler la première structure semi-conductrice ; à coller directement une deuxième structure semi-conductrice comprenant au moins une partie d'un circuit intégré sur un deuxième côté de la première structure semi-conductrice, qui est opposé au premier côté de la structure semi-conductrice sur lequel la tranche support est directement collée ; et à séparer une couche de matériau de la tranche support, depuis une partie restante de la tranche support, le long de la zone affaiblie réalisée en elle. Mode de réalisation 2 : Procédé selon le mode de réalisation 1, consistant par ailleurs à former au moins un trou d'interconnexion à travers la tranche (TWI) qui s'étend au moins partiellement au travers du premier substrat. Mode de réalisation 3 : Procédé selon le mode de réalisation 1 ou 2, dans lequel un traitement de la première structure semi-conductrice consiste : à éliminer une partie du premier substrat depuis le deuxième côté de la première structure semi-conductrice ; et à mettre à nu au moins une structure conductrice de la au moins une partie du circuit intégré de la première structure semi-conductrice. Mode de réalisation 4 : Procédé selon le mode de réalisation 3, dans lequel la mise à nu d'au moins une structure conductrice de la au moins une partie du circuit intégré de la première structure semi-conductrice consiste à mettre à nu un trou d'interconnexion à travers la tranche (TWI) dans la première structure semi-conductrice. Mode de réalisation 5 : Procédé selon le mode de réalisation 4, dans lequel le collage direct de la deuxième structure semi-conductrice sur le deuxième côté de la première structure semi-conductrice consiste à coller directement le trou d'interconnexion à travers la tranche de la première structure semi-conductrice sur au moins un élément conducteur de la deuxième structure semi-conductrice. Mode de réalisation 6 : Procédé selon l'un quelconque des modes de réalisation 1 à 5, dans lequel le collage direct de la deuxième structure semi-conductrice sur le deuxième côté de la première structure semi-conductrice consiste à coller directement le métal d'au moins un élément conducteur de la première structure semi-conductrice sur le métal d'au moins un élément conducteur de la deuxième structure semi-conductrice. Mode de réalisation 7 : Procédé selon l'un quelconque des modes de réalisation 1 à 6, dans lequel 35 le collage direct de la deuxième structure semi- conductrice sur le deuxième côté de la première structure semi-conductrice consiste à coller directement au moins un d'un matériau semi-conducteur et d'un matériau oxyde de la deuxième structure semi- conductrice sur au moins un d'un matériau semi-conducteur et d'un matériau oxyde de la première structure semi-conductrice. Mode de réalisation 8 : Procédé selon l'un quelconque des modes de réalisation 1 à 7, dans lequel la séparation de la couche de matériau de la tranche support d'une partie restante de la tranche support le long de la zone affaiblie réalisée en elle, consiste : à réaliser un recuit de la tranche support à une température d'au moins 100 °C ; et à détacher une partie de la tranche support qui recouvre la zone affaiblie, depuis une autre partie de la tranche support qui est encore fixée sur la première structure semi-conductrice. Mode de réalisation 9 : Procédé selon l'un quelconque des modes de réalisation 1 à 8, dans lequel la séparation de la couche de matériau de la tranche support, le long de la zone affaiblie réalisée en elle, consiste à laisser une couche de matériau du substrat support ayant une épaisseur comprise entre 10 nm environ et 1000 nm environ fixée sur la première structure semi-conductrice. Mode de réalisation 10 : Procédé selon l'un quelconque des modes de réalisation 1 à 9, dans lequel le collage direct de la deuxième structure semi- conductrice sur le deuxième côté de la première structure semi-conductrice conduit à la séparation de la couche de matériau depuis la tranche support, le long de la zone affaiblie réalisée en elle. Mode de réalisation 11 : Procédé selon le mode de 35 réalisation 10, dans lequel le collage direct de la tranche support sur le premier côté de la première structure semi-conductrice consiste à affaiblir la tranche support le long de la zone affaiblie réalisée en elle sans séparer la tranche support le long de la zone affaiblie réalisée en elle. Mode de réalisation 12 : Procédé de fabrication d'une structure semi-conductrice consistant : à implanter des ions dans une première structure semi-conductrice et à réaliser une zone affaiblie en elle ; à coller directement une surface de la première structure semi-conductrice sur une surface d'une deuxième structure semi-conductrice de sorte à réaliser une structure semi-conductrice collée comprenant la première structure semi-conductrice et la deuxième structure semi-conductrice ; à manipuler la structure semi-conductrice collée au moyen de la première structure semi-conductrice tout en éliminant une partie de la deuxième structure semi-conductrice et en mettant à nu au moins une structure conductrice qui s'étend au moins partiellement au travers de la deuxième structure semi-conductrice ; à aligner la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice avec au moins une structure conductrice d'une troisième structure semi- conductrice ; à chauffer la structure semi-conductrice collée et la troisième structure semi-conductrice ; à coller directement la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice sur la au moins une structure conductrice de la troisième structure semi-conductrice en réponse au chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice ; et à séparer la première structure semi-conductrice le long de la zone affaiblie en réponse au chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice ; et à laisser une partie de la première structure semi-conductrice sur la deuxième structure semi-conductrice. Mode de réalisation 13 : Procédé selon le mode de réalisation 12, consistant par ailleurs à former la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice de telle sorte qu'elle comprenne un trou d'interconnexion à travers la tranche (TWI). Mode de réalisation 14 : Procédé selon le mode de réalisation 12 ou 13, dans lequel l'implantation d'ions dans la première structure semi-conductrice consiste à exposer une surface de la tranche semi-conductrice aux ions, à une dose comprise entre 1016 ions/cm2 et 2x1017 ions/cm2 et à une énergie comprise entre 17 KeV et 10 KeV. Mode de réalisation 15 : Procédé selon l'un quelconque des modes de réalisation 12 à 14, dans lequel l'implantation d'ions dans la première structure semi-conductrice consiste à implanter les ions dans une tranche support et à réaliser une zone affaiblie à l'intérieur de la tranche support à une profondeur comprise entre 10 nm environ et 1000 nm environ depuis une surface principale plane de la tranche support. Mode de réalisation 16 : Procédé selon l'un quelconque des modes de réalisation 12 à 15, dans lequel le collage direct de la surface de la première structure semi-conductrice sur la surface de la deuxième structure semi-conductrice de sorte à réaliser la structure semi-conductrice collée consiste à coller une surface d'une tranche support de silicium sur une surface d'un matériau de silicium ou de dioxyde de silicium de la deuxième structure semi-conductrice. Mode de réalisation 17 : Procédé selon l'un quelconque des modes de réalisation 12 à 16, dans lequel le collage direct de la surface de la première structure semi-conductrice sur la surface de la deuxième structure semi-conductrice de sorte à réaliser la structure semi-conductrice collée consiste à coller une surface d'un matériau de dioxyde de silicium sur une tranche support de silicium sur une surface d'un matériau de silicium ou de dioxyde de silicium de la deuxième structure semi-conductrice. Mode de réalisation 18 : Procédé selon l'un quelconque des modes de réalisation 12 à 17, dans lequel l'alignement de la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice avec au moins une structure conductrice d'une troisième structure semi-conductrice consiste à aligner au moins un trou d'interconnexion à travers la tranche (TWI) en cuivre, mis à nu au travers de la deuxième structure semi-conductrice, avec au moins une plage de contact en cuivre de la troisième structure semi-conductrice. Mode de réalisation 19 : Procédé selon le mode de réalisation 18, dans lequel le chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice consiste à chauffer la structure semi-conductrice collée et la troisième structure semi-conductrice à une température comprise entre 100 °c environ et 400 °c environ. Mode de réalisation 20 : Procédé selon l'un quelconque des modes de réalisation 12 à 19, consistant par ailleurs à : traiter la partie de la première structure semi-conductrice sur la deuxième structure semi-conductrice après séparation de la première structure semi-conductrice le long de la zone affaiblie ; et à former au moins une structure de dispositif sur ou dans la partie de la première structure semi-conductrice sur la deuxième structure semi-conductrice. Mode de réalisation 21 : Procédé selon l'un quelconque des modes de réalisation 12 à 19, consistant par ailleurs à éliminer la partie de la première structure semi-conductrice depuis la deuxième structure semi-conductrice après séparation de la première structure semi-conductrice le long de la zone affaiblie. Mode de réalisation 22 : Structure semi-conductrice collée, comprenant : une pluralité de structures semi-conductrices traitées collées ; et une plaquette ou une tranche support, collée sur au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées, la plaquette ou la tranche support comportant une zone affaiblie comprenant une pluralité d'ions implantés en elle à une profondeur moyenne comprise entre 10 nm et 1000 nm par rapport à une surface de la plaquette ou de la tranche support collée sur la au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées. Mode de réalisation 23 : Structure semi- conductrice collée selon le mode de réalisation 22, dans laquelle la pluralité de structures semi-conductrices traitées collées sont couplées structurellement et électriquement les unes aux autres au moins partiellement par le biais de trous d'interconnexion à travers la tranche. Mode de réalisation 24 : Structure semi-conductrice collée selon le mode de réalisation 22 ou 23, dans laquelle la pluralité de structures semi-conductrices traitées collées sont directement collées les unes aux autres sans utiliser de matériau adhésif entre elles. Mode de réalisation 25 : Structure semi-conductrice collée selon l'un quelconque des modes de réalisation 22 à 24, dans laquelle la plaquette ou la tranche support est directement collée sur la au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées. Bien que des modes de réalisation de la présente invention aient été décrits dans ce document en utilisant certains exemples, il semblera évident à des hommes de métier que la présente invention ne se limite pas aux caractéristiques particulières des modes de réalisation pris à titre d'exemple. Au lieu de cela, un grand nombre d'ajouts, des suppressions et des modifications peuvent être apportés aux modes de réalisation pris à titre d'exemple sans s'éloigner de la portée de l'invention telle qu'elle est décrite dans les revendications qui suivent. Par exemple, des caractéristiques d'un mode de réalisation peuvent être combinées à des caractéristiques d'autres modes de réalisation tout en restant circonscrites dans la portée de l'invention telle qu'elle a été définie par ses inventeurs. REVENDICATIONS1. Procédé de fabrication d'une structure semi-conductrice consistant : à former une première structure semi-conductrice comprenant au moins une partie d'un circuit intégré sur un premier substrat ; à implanter des ions dans une tranche support de sorte à réaliser une zone affaiblie à l'intérieur de la tranche support ; à coller directement la tranche support sur un premier côté de la première structure semi-conductrice ; à traiter la première structure semi-conductrice tandis que la tranche support est fixée sur la première structure semi-conductrice en utilisant la tranche support pour manipuler la première structure semi-conductrice ; à coller directement une deuxième structure semi-conductrice comprenant au moins une partie d'un circuit intégré sur un deuxième côté de la première structure semi-conductrice, qui est opposé au premier côté de la structure semi-conductrice sur lequel la tranche support est directement collée ; et à séparer une couche de matériau de la tranche support, depuis une partie restante de la tranche support, le long de la zone affaiblie réalisée en elle. 2. Procédé selon la revendication 1, consistant par ailleurs à former au moins un trou d'interconnexion à travers la tranche (TWI) qui s'étend au moins partiellement au travers du premier substrat. 3. Procédé selon la revendication 1, dans lequel un traitement de la première structure semi-conductrice consiste à éliminer une partie du premier substrat depuis le deuxième côté de la première structure semi- conductrice ; et à mettre à nu au moins une structureconductrice de la au moins une partie du circuit intégré de la première structure semi-conductrice. 4. Procédé selon la revendication 3, dans lequel la mise à nu d'au moins une structure conductrice de la au moins une partie du circuit intégré de la première structure semi-conductrice consiste à mettre à nu un trou d'interconnexion à travers la tranche (TWI) dans la première structure semi-conductrice. 5. Procédé selon la revendication 4, dans lequel le collage direct de la deuxième structure semi-conductrice sur le deuxième côté de la première structure semi-conductrice consiste à coller directement le trou d'interconnexion à travers la tranche de la première structure semi-conductrice sur au moins un élément conducteur de la deuxième structure semi-conductrice. 6. Procédé selon la revendication 1, dans lequel le collage direct de la deuxième structure semi-conductrice sur le deuxième côté de la première structure semi-conductrice consiste à coller directement le métal d'au moins un élément conducteur de la première structure semi-conductrice sur le métal d'au moins un élément conducteur de la deuxième structure semi-conductrice. 7. Procédé selon la revendication 1, dans lequel le collage direct de la deuxième structure semi-conductrice sur le deuxième côté de la première structure semi-conductrice consiste à coller directement au moins un d'un matériau semi-conducteur et d'un matériau oxyde de la deuxième structure semi- conductrice sur au moins un d'un matériau semi-conducteur et d'un matériau oxyde de la première structure semi-conductrice. 8. Procédé selon la revendication 1, dans lequel la séparation de la couche de matériau de la tranche support, depuis une partie restante de la tranche support, le long de la zone affaiblie réalisée en elle, consiste à procéder à un recuit de la tranche support à une température d'au moins 100 °C ; et à détacher une partie de la tranche support qui recouvre la zone affaiblie, depuis une autre partie de la tranche support qui est encore fixée sur la première structure semi-conductrice. 9. Procédé selon la revendication 1, dans lequel la séparation de la couche de matériau de la tranche support, le long de la zone affaiblie réalisée en elle, consiste à laisser une couche de matériau de la tranche support ayant une épaisseur comprise entre 10 nm environ et 1000 nm environ fixée sur la première structure semi-conductrice. 10. Procédé selon la revendication 1, dans lequel le collage direct de la deuxième structure semi- conductrice sur le deuxième côté de la première structure semi-conductrice conduit à la séparation de la couche de matériau depuis la tranche support, le long de la zone affaiblie réalisée en elle. 11. Procédé selon la revendication 10, dans lequel le collage direct de la tranche support sur le premier côté de la première structure semi-conductrice consiste à affaiblir la tranche support le long de la zone affaiblie réalisée en elle sans séparer la tranche support le long de la zone affaiblie réalisée en elle. 12. Procédé de fabrication d'une structure semi-conductrice consistant : à implanter des ions dans une première structure semi-conductrice et à réaliser une zone affaiblie en elle ; à coller directement une surface de la première structure semi-conductrice sur une surface d'une deuxième structure semi-conductrice de sorte à réaliser une structure semi-conductrice collée comprenant la première structure semi-conductrice et la deuxième structure semi-conductrice ; à manipuler la structure semi-conductrice collée au moyen de la première structure semi-conductrice tout en éliminant une partie de la deuxième structure semi- conductrice et en mettant à nu au moins une structure conductrice qui s'étend au moins partiellement au travers de la deuxième structure semi-conductrice ; à aligner la au moins une structure conductrice mise à nu au travers de la deuxième structure semi- conductrice avec au moins une structure conductrice d'une troisième structure semi-conductrice ; à chauffer la structure semi-conductrice collée et la troisième structure semi-conductrice ; à coller directement la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice sur la au moins une structure conductrice de la troisième structure semi-conductrice en réponse au chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice ; et à séparer la première structure semi-conductrice le long de la zone affaiblie en réponse au chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice ; et à laisser une partie dela première structure semi-conductrice sur la deuxième structure semi-conductrice. 13. Procédé selon la revendication 12, consistant par ailleurs à former la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice de telle sorte qu'elle comprenne un trou d'interconnexion à travers la tranche (TWI). 14. Procédé selon la revendication 12, dans lequel l'implantation d'ions dans la première structure semi-conductrice consiste à exposer une surface de la tranche semi-conductrice aux ions, à une dose comprise entre 1016 ions/cm2 et 2x1017 ions/cm2 et à une énergie comprise entre 10 KeV et 150 KeV. 15. Procédé selon la revendication 12, dans lequel l'implantation d'ions dans la première structure semi-conductrice consiste à implanter les ions dans une tranche support et à réaliser une zone affaiblie à l'intérieur de la tranche support à une profondeur comprise entre 10 nm environ et 1000 nm environ depuis une surface principale plane de la tranche support. 16. Procédé selon la revendication 12, dans lequel le collage direct de la surface de la première structure semi-conductrice sur la surface de la deuxième structure semi-conductrice de sorte à réaliser la structure semi-conductrice collée consiste à coller une surface d'une tranche support de silicium sur une surface d'un matériau de silicium ou de dioxyde de silicium de la deuxième structure semi-conductrice.. Procédé selon la revendication 12, dans lequel le collage direct de la surface de la première structure semi-conductrice sur la surface de la deuxième structure semi-conductrice de sorte à réaliser la structure semi-conductrice collée consiste à coller une surface d'un matériau de dioxyde de silicium sur une tranche support de silicium sur une surface d'un matériau de silicium ou de dioxyde de silicium de la deuxième structure semi-conductrice. 18. Procédé selon la revendication 12, dans lequel l'alignement de la au moins une structure conductrice mise à nu au travers de la deuxième structure semi-conductrice avec au moins une structure conductrice d'une troisième structure semi-conductrice consiste à aligner au moins un trou d'interconnexion à travers la tranche (TWI) en cuivre, mis à nu au travers de la deuxième structure semi-conductrice, avec au moins une plage de contact en cuivre de la troisième structure semi-conductrice. 19. Procédé selon la revendication 18, dans lequel le chauffage de la structure semi-conductrice collée et de la troisième structure semi-conductrice consiste à chauffer la structure semi-conductrice collée et la troisième structure semi-conductrice à une température comprise entre 100 °C environ et 400 °C environ. 20. Procédé selon la revendication 12, consistant par ailleurs à traiter la partie de la première structure semi-conductrice sur la deuxième structure semi-conductrice après séparation de la première structure semi-conductrice le long de la zone affaiblie ; et à former au moins une structure dedispositif sur ou dans la partie de la première structure semi-conductrice sur la deuxième structure semi-conductrice. 21. Procédé selon la revendication 12, consistant par ailleurs à éliminer la partie de la première structure semi-conductrice depuis la deuxième structure semi-conductrice après séparation de la première structure semi-conductrice le long de la zone affaiblie. 22. Structure semi-conductrice collée, comprenant une pluralité de structures semi-conductrices 15 traitées collées ; et une plaquette ou une tranche support, collée sur au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées, la plaquette ou la tranche support comportant 20 une zone affaiblie comprenant une pluralité d'ions implantés en elle à une profondeur moyenne comprise entre 10 nm et 1000 nm par rapport à une surface de la plaquette ou de la tranche support collée sur la au moins une structure semi-conductrice traitée de la 25 pluralité de structures semi-conductrices traitées collées. 23. Structure semi-conductrice collée selon la revendication 22, dans laquelle la pluralité de 30 structures semi-conductrices traitées collées sont couplées structurellement et électriquement les unes aux autres au moins partiellement par le biais de trous d'interconnexion à travers la tranche.. Structure semi-conductrice collée selon la revendication 22, dans laquelle la pluralité de structures semi-conductrices traitées collées sont directement collées les unes aux autres sans utiliser de matériau adhésif entre elles. 25. Structure semi-conductrice collée selon la revendication 24, dans laquelle la plaquette ou la tranche support est directement collée sur la au moins une structure semi-conductrice traitée de la pluralité de structures semi-conductrices traitées collées.