FR 2959368 A1 20111028 FR 1001713 A 20100422 -1- Limiteur de courant haute tension DESCRIPTION DE L'INVENTION ABREGE Ces circuits sont destinés à mesurer ou limiter le courant d'un étage de sortie continu ou commuté qui est composé de transistors de sortie de type pmos ou de type nmos ou de type half bridge (pmos et nmos), dans des applications à haute tension, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et source, ce qui exige des techniques de conception spéciales afin d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fm de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, et la capacité du terminal de grille sont des facteurs clé pour les applications de puissance). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des convertisseurs de puissance de type dc-dc) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type class-d), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. Cette invention se rapporte généralement aux étages de puissance, et plus particulièrement aux étages de puissance à haute tension. Etant donné que beaucoup d'applications demandent des rendements élevés de puissance, et exigent de minimiser au maximum la taille et le coût des composants nécessaires, les étages de puissance sont de préférence conçus en mode commuté. Une architecture classique utilise un transistor de puissance (1 pFET ou 1 nFET), ou deux transistors de puissance (1 pFET en série avec 1 nFET) reliés en série entre l'alimentation et la masse, la charge étant reliée à la jonction entre ces deux transistors (cette structure est communément appelée demi-pont ou half-bridge). Ce circuit peut être utilisé, entre autres, dans les régulateurs linéaires, des convertisseurs dc-dc de type buck ou boost ou buck-boost, des amplificateurs audio de puissance de type class-d ou de type class-ab, les driveurs de led ou de lcd, ... -2- Un problème majeur rencontré en concevant de tels circuits concerne la mesure du courant de sortie ou de la puissance de sortie du circuit, et la limitation du courant de sortie ou de la puissance de sortie du circuit. La mesure du courant de sortie ou de la puissance de sortie du circuit permet par exemple d'adapter dynamiquement l'alimentation (fournie par exemple par un convertisseur dc-dc de type boost) d'un amplificateur audio de type class- d en fonction de la puissance audio nécessaire sur le haut-parleur. La limitation du courant de sortie ou de la puissance de sortie du circuit permet par exemple de détecter et protéger des courts circuits sur la charge d'un convertisseur dc-dc ou d'un régulateur linéaire ou d'un driveur de led ou de lcd, ou un court-circuit sur les bornes d'un haut parleur piloté par un amplificateur audio de type class-d ou class-ab. Dans des applications haute tension, ces circuits doivent supporter des tensions élevées sur leurs terminaux, et nécessitent des circuits spécifiques qui sont présentés dans cette invention. ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) : convertisseurs dc-dc de type buck ou boost ou buck-boost, régulateurs linéaires de tension, amplificateurs audio de puissance de type class-d, amplificateurs audio de puissance de type class-a ou class-ab, driveurs de led ou de lcd, etc. Ces circuits sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1« DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à piloter, de manière continue ou commutée, la grille de transistors pmos dans des applications à haute tension, et dans des technologies CMOS peu coûteuses, à unique ou nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Dans cette invention, il y a deux types de composants utilisés: 2959368 -3- Les composants standard qui sont des transistors MOS de faible tension et d'oxyde mince de grille. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum), ainsi que des faibles tensions différentielles entre leurs terminaux de drain et de source (par exemple 1.5V au maximum) 5 Les composants drain entendu (dits extended drain) qui sont aussi des transistors MOS d'oxyde mince de grille (la même épaisseur de grille que les composants standard), mais avec des terminaux spéciaux de drain. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum û comme pour les composants standard), mais peuvent supporter des hautes tensions différentielles plus élevées entre leurs terminaux de drain et de source (par 10 exemple 5.5V au maximum) Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite ainsi pas la portée des champs d'application et d'implémentation de cette invention. Un objet principal de la présente invention est de réaliser (sur une seule puce par exemple - dit embedded) un circuit 15 de mesure ou de limitation de courant de sortie d'un étage de puissance de type nmos, ou de type pmos, ou de type half bridge, dans des applications continues ou commutées, dans une technologie CMOS à oxyde fin et avec option drain étendu, qui peut tolérer des hautes tensions d'alimentation. BREVE PRESENTATION DES FIGURES 20 Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées: La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances Rl (36) et 25 R2 (39) et l'amplificateur différentiel (35) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afin d'éviter tout stress et claquage des composants de faible tension. Une capacité Cl (37) est utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afin d'éviter toute surtension dynamique sur cette tension différentielle de référence (VDDHV-VREFP), et d'avoir ainsi une référence 30 de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une tension de référence VREF est utilisée en entrée. Le transistor nFET drain étendu MN1 (38) sert à fournir le courant pour la résistance Rl (36). Ce circuit est ainsi constitué de : - deux résistances (36) et (39). La résistance (39) est connectée à une de ses bornes à la masse. La résistance 35 (36) est connectée à l'une de ses bornes à l'alimentation de haute tension (VDDHV) et à l'autre de ses bornes à la sortie du générateur de tension de référence (VREFP). - une capacité (37) connectée en parallèle avec la résistance (36) qui filtre les pics transitoires de cette tension de référence différentielle. - un amplificateur différentiel de tension (35), dont l'entrée positive est connectée à une tension de 40 référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (39), rendant le courant traversant la résistance (36) proportionnelle à cette tension de référence d'entrée. L'amplificateur (35) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - un transistor NMOS de type drain étendu (38) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (35), dont la source est connectée à la résistance (39), et dont le drain est connectée à 5 la résistance (36) et à la sortie du générateur de tension de référence (VREFP). La figure 2 (FIG. 2) est un schéma électrique d'un générateur de courant de référence (24) à deux sorties IBIAS1 et IBIAS2. La résistance R1 (3) et l'amplificateur différentiel (1) génèrent un courant de référence dans la source du transistor MN1 (2) qui est recopié grâce à un miroir de courant pmos formé de MP1 (4) MP2 (5) et MP3 (6) vers 10 deux sorties en courant IBIAS1 et IBIAS2. Ces courant de référence sont utilisés par les autres circuits de cette invention. Ce circuit est alimenté par VDDLV qui est une alimentation de faible tension. Le circuit est donc constitué de : - une résistance (3) dont l'une des bornes est connectée à la masse. - un amplificateur différentiel de tension (1), dont l'entrée positive est connectée à une tension de référence 15 d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (3), rendant le courant traversant la résistance (3) proportionnelle à cette tension de référence d'entrée. L'amplificateur (1) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - un transistor NMOS de type standard (2) dont la grille est pilotée par la sortie de l'amplificateur 20 différentiel de tension (1), dont la source est connectée à la résistance (3), et dont le drain est connecté à l'entrée d'un miroir de courant pmos (4) (5) (6). - un miroir de courant pmos de type standard (4) (5) (6) qui recopie le courant de la résistance (3) vers deux sorties de courant IBIAS1 et IBIAS2. 25 La figure 3 (FIG. 3) est un schéma électrique d'un étage de sortie commuté ou linéaire à haute tension avec pmos de sortie. Le circuit dénommé « Gate Driver or Amplifier» (14) fait référence à un driveur de grille de pmos dans le cas d'un étage de sortie commuté, ou d'un amplificateur différentiel de tension dans le cas d'un étage de sortie linéaire. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors 30 standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu). Les transistors pFET MP2 (8) et MP3 (9) sont des transistors drain étendu. Le transistor MP2 (8) est le transistor de sortie qui fournit le courant et la puissance à la sortie OUT du circuit. Etant donné que les grilles des transistors pFET MP2 (8) et MP3 (9) sont connectées au même potentiel, nous pouvons écrire l'équation: Vsg(MP2)=Vgs(MP3)+(VDDHV-SENSEP) où Vsg est la tension différentielle entre les bornes grille et source des transistors, et RSP (12) est la résistance de mesure (dite résistance 35 de sense) du circuit. Et donc, selon les équations technologiques des transistors (équation de la tension différentielle Vsg en fonction du courant de drain et des paramètres de la technologie), la tension différentielle aux bornes de la résistance RSP (12) (VDDHV-SENSEP) est directement lié au courant de sortie qui est aussi le courant du transistor de sortie MP2 (8). Ce circuit comprend donc : 40 un transistor pFET de puissance (8) dont la source est connectée à l'alimentation haute tension (VDDHV) et dont le drain est connecté à la sortie de l'étage de sortie -S- un transistor pFET de sense (9) dont la grille est connectée à la grille du transistor pFET de puissance (8) et dont le drain est connecté à la sortie de l'étage de sortie une résistance de sense (12) connectée entre l'alimentation haute tension (VDDHV) et la source du transistor pFET de sense (9). Cette résistance de sense (12) a une tension différentielle à ses bornes qui est 5 dépendante du courant de sortie de l'étage de sortie. La figure 4 (FIG. 4) est un schéma électrique d'un étage de sortie commuté ou linéaire à haute tension avec nmos de sortie. Le circuit dénommé « Gate Driver or Amplifier» (15) fait référence à un driveur de grille de nmos dans le cas d'un étage de sortie commuté, ou d'un amplificateur différentiel de tension dans le cas d'un étage de sortie linéaire. 10 Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu). Les transistors nFET MN2 (10) et MN3 (11) sont des transistors drain étendu. Le transistor MN2 (10) est le transistor de sortie qui fournit le courant et la puissance à la sortie OUT du circuit. Etant donné que les grilles des transistors nFET MN2 (10) et MN3 (11) sont 15 connectées au même potentiel, nous pouvons écrire l'équation: Vsg(MN2)=Vsg(MN3)+(SENSEN) où Vgs est la tension différentielle entre les bornes grille et source des transistors, et RSN (13) est la résistance de mesure (dite résistance de sense) du circuit. Et donc, selon les équations technologiques des transistors (équation de la tension différentielle Vgs en fonction du courant de drain et des paramètres de la technologie), la tension différentielle aux bornes de la résistance RSN (13) (SENSEN) est directement lié au courant de sortie qui est aussi le courant du 20 transistor de sortie MN2 (10). Ce circuit comprend donc : un transistor nFET de puissance (10) dont la source est connectée à la masse et dont le drain est connecté à la sortie de l'étage de sortie un transistor nFET de sense (11) dont la grille est connectée à la grille du transistor nFET de puissance (10) 25 et dont le drain est connecté à la sortie de l'étage de sortie une résistance de sense (13) connectée entre la masse et la source du transistor nFET de sense (11). Cette résistance de sense (13) a une tension différentielle à ses bornes qui est dépendante du courant de sortie de l'étage de sortie. 30 La figure 5 (FIG. 5) est un schéma électrique d'un étage de sortie commuté ou linéaire à haute tension avec pmos et nmos de sortie, dit half-bridge (ou demi-pont). Le circuit dénommé « Gate Driver or Amplifier» (7) fait référence à un driveur de grille de pmos et un driveur de grille de nmos dans le cas d'un étage de sortie commuté, ou d'un amplificateur différentiel de tension dans le cas d'un étage de sortie linéaire. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de 35 faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu). Les transistors pFET MP2 (8) et MP3 (9) sont des transistors drain étendu. Le transistor MP2 (8) est le transistor de sortie qui fournit le courant et la puissance à la sortie OUT du circuit. Etant donné que les grilles des transistors pFET MP2 (8) et MP3 (9) sont connectées au même potentiel, nous pouvons écrire l'équation: 40 Vsg(MP2)=Vgs(MP3)+(VDDHV-SENSEP) où Vsg est la tension différentielle entre les bornes grille et source des transistors, et RSP (12) est la résistance de mesure (dite résistance de sense) du circuit. Et donc, selon les équations -6- technologiques des transistors (équation de la tension différentielle Vsg en fonction du courant de drain et des paramètres de la technologie), la tension différentielle aux bornes de la résistance RSP (12) (VDDHV-SENSEP) est directement lié au courant de sortie qui est aussi le courant du transistor de sortie MP2 (8). Les transistors nFET MN2 (10) et M N3 (11) sont des transistors drain étendu. Le transistor MN2 (10) est le transistor de sortie qui fournit le courant et la puissance à la sortie OUT du circuit. Etant donné que les grilles des transistors nFET MN2 (10) et MN3 (11) sont connectées au même potentiel, nous pouvons écrire l'équation: Vsg(MN2)=Vsg(MN3)+(SENSEN) où Vgs est la tension différentielle entre les bornes grille et source des transistors, et RSN (13) est la résistance de mesure (dite résistance de sense) du circuit. Et donc, selon les équations technologiques des transistors (équation de la tension différentielle Vgs en fonction du courant de drain et des paramètres de la technologie), la tension différentielle aux bornes de la résistance RSN (13) (SENSEN) est directement lié au courant de sortie qui est aussi le courant du transistor de sortie MN2 (10). Ce circuit comprend donc : un transistor pFET de puissance (8) dont la source est connectée à l'alimentation haute tension (VDDHV) et dont le drain est connecté à la sortie de l'étage de sortie un transistor pFET de sense (9) dont la grille est connectée à la grille du transistor pFET de puissance (8) et dont le drain est connecté à la sortie de l'étage de sortie une résistance de sense (12) connectée entre l'alimentation haute tension (VDDHV) et la source du transistor pFET de sense (9). Cette résistance de sense (12) a une tension différentielle à ses bornes qui est dépendante du courant du pFET de puissance (8). un transistor nFET de puissance (10) dont la source est connectée à la masse et dont le drain est connecté à la sortie de l'étage de sortie un transistor nFET de sense (11) dont la grille est connectée à la grille du transistor nFET de puissance (10) et dont le drain est connecté à la sortie de l'étage de sortie une résistance de sense (13) connectée entre la masse et la source du transistor nFET de sense (11). Cette 25 résistance de sense (13) a une tension différentielle à ses bornes qui est dépendante du nFET de puissance (10). La figure 6 (FIG. 6) est un schéma électrique du limiteur de courant du pmos de sortie (8). Le circuit dénommé «IBIAS» (24) fait référence au générateur de courant de référence de la figure 2 (FIG2). Ce circuit comporte deux 30 alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu). Le courant de référence IBIAS 1 délivré par le générateur de courant de référence (24) est recopié dans un miroir de courant nmos formé par les nFET drain étendu MN1 (20) MN2 (21) MN3 (22) et MN4 (23). Ce courant de 35 référence traverse la résistance R1 (18). Ainsi la tension différentielle aux bornes de la résistance R1 (18) est directement proportionnelle au courant de référence IBIAS 1 délivré par le générateur de courant de référence (24) : I(Rl) = IBIAS1*N, où N est le ratio du miroir de courant nmos formé par MN1 (20) et MN3 (22) Les transistors pFET standard MP 1 (16) et MP2 (17) constituent un comparateur de tension dont les deux entrées sont leurs terminaux de source respectifs. Ainsi, le point d'équilibre (ou point de commutation) de ce comparateur de 40 tension correspond à un état où les deux transistors MP1 (16) et MP2 (17) ont les même courants de source et les même tensions sur leur terminaux de source. Alors, étant donné que SENSEP est connecté à la résistance RSP (12) - I - de l'étage de sortie de la figure 3 (FIG3) ou de la figure 5 (FIG5), ce point d'équilibre peut être écrit par les équations suivantes : VDDHV-V SENSEP=I(R 1 )*R1=IBIAS 1 *N*R1 Et enfin, selon l'explication donnée dans la figure 3 (FIG3) et figure 5 (FIG5), la tension différentielle aux bornes de la résistance RSP (12) (VDDHV-SENSEP) est directement liée au courant de sortie de l'étage de sortie (FIG3) (FIG5) qui est aussi le courant du transistor pmos de sortie (8). Et donc, le point l'équilibre du comparateur de tension MP1 (16) et MP2 (17) correspond à une valeur du courant de sortie de l'étage de sortie, et cette valeur est définie à la fois par la valeur du courant de référence délivré par le générateur de courant de référence (24), par le ratio du miroir de courant nmos formé par MN1 (20) et MN3 (22), et par les valeurs des résistances RI (18) et RSP (12). Les transistors drain étendu pFET MP3 (19) et nFET MN4 (23) constituent l'étage de sortie de ce circuit, qui génère la tension de sortie PLIM, utilisable comme entrée par un autre circuit. La tension VREFP est la sortie du générateur de tension de la figure 1 (FIG1), et est connectée à la grille du pFET drain étendu MP4 (35), dans le rôle de limiter la tension maximale entre les terminaux grille est source du pFET MP3 (19), et de limiter la tension maximale entre les terminaux drain et source du pFET standard MP1 (16), et éviter ainsi que ces transistors standard MP3 (19) et MP1 (16) ne subissent de stress et ne claquent pas. Ce circuit comprend donc : - un miroir de courant nmos drain étendu (20) (21) (22) (23) qui recopie le courant délivré par le générateur de courant de référence (18). - un comparateur de tension à grille commune constitué de deux transistors pmos standard (16) et (17), dont les grilles sont connectées au même potentiel. Le transistor pmos (16) a sa source connectée à la résistance de sense (12) de l'étage de sortie. Le transistor pmos (17) a sa grille et son drain connecté au drain du nmos (22) du miroir de courant nmos. - une résistance (18) connectée entre l'alimentation haute tension (VDDHV) et la source du transistor pmos 25 (17) du comparateur de tension à grille commune. - un étage inverseur formé d'un pmos drain étendu (19) et du nmos drain étendu (23) du miroir de courant nmos. Le pmos (19) a sa source connecté à l'alimentation haute tension (VDDHV), a sa grille connectée au drain du pmos (16) du comparateur de tension à grille commune, et a son drain connecté à la sortie du limiteur de courant de pmos. Le nmos (23) a sa source connecté à la masse, et a son drain connecté à la 30 sortie du limiteur de courant de pmos. - un pmos drain étendu (35) dont la grille est connectée à la tension de référence (VREFP) délivrée par le générateur de tension de référence, dont le drain est connecté au drain du nmos (21) du miroir de courant nmos, et dont la source est connectée à la grille du pmos (19) de l'étage inverseur. Le pmos drain étendu (35) limite la tension maximale entre les terminaux grille et source du pmos (19) de l'étage inverseur, et 35 limite la tension maximale entre les terminaux drain et source du pFET standard (16). La figure 7 (FIG. 7) est un schéma électrique du limiteur de courant du nmos de sortie (10). Le circuit dénommé «IBIAS» (24) fait référence au générateur de courant de référence de la figure 2 (FIG2). Ce circuit comporte une alimentation VDDLV qui est une alimentation de faible tension. Ainsi, tous les transistors de ce circuit sont des 40 transistors standard, et ne subissent pas de stress ni de claquage. -8- Le courant de référence IBIAS2 délivré par le générateur de courant de référence (24) est recopié d'abord dans un miroir de courant nmos formé par les nFET MN4 (33) et MN5 (34), puis recopié dans le miroir de courant pmos formé par les pFET MP1 (25) MP2 (26) MP3 (27) et MP4 (28). Ce courant de référence traverse donc la résistance R1 (32). Ainsi la tension différentielle aux bornes de la résistance Rl (32) est directement proportionnelle au courant de référence IBIAS2 délivré par le générateur de courant de référence (24) : I(Rl) = IBIAS2*N, où N est le produit des ratios des deux miroirs de courant MN4 (33) MN5 (34) et MP1 (25) MP3 (27). Les transistors nFET MN1 (29) et MN2 (30) constituent un comparateur de tension dont les deux entrées sont leurs terminaux de source respectifs. Ainsi, le point d'équilibre (ou point de commutation) de ce comparateur de tension correspond à un état où les deux transistors MN1 (29) et MN2 (30) ont les même courants de source et les même tensions sur leur terminaux de source. Alors, étant donné que SENSEN est connecté à la résistance RSN (13) de l'étage de sortie de la figure 4 (FIG4) ou de la figure 5 (FIG5), ce point d'équilibre peut être écrit par les équations suivantes : VSENSEN=I(Rl)*R1=IBIAS2*N*Rl Et enfin, selon l'explication donnée dans la figure 4 (FIG4) et figure 5 (FIG5), la tension différentielle aux bornes de la résistance RSN (13) (SENSEN) est directement liée au courant de sortie de l'étage de sortie (FIG4) (FIG5) qui est aussi le courant du transistor nmos de sortie (10). Et donc, le point l'équilibre du comparateur de tension MN1 (29) et MN2 (30) correspond à une valeur du courant de sortie de l'étage de sortie, et cette valeur est défmie à la fois par la valeur du courant de référence délivré par le générateur de courant de référence (24), par le ratio des deux miroirs de courant (33) (34) (25) (27), et par les valeurs des résistances R1 (32) et RSN (13). Les transistors pFET MP4 (28) et nFET MN3 (31) constituent l'étage de sortie de ce circuit, qui génère la tension de sortie NLIMZ, utilisable comme entrée par un autre circuit. Ce circuit comprend donc : - un miroir de courant nmos (33) (34) qui recopie le courant délivré par le générateur de courant de 25 référence (18). - un miroir de courant pmos (25) (26) (27) (28) qui recopie le courant délivré par le miroir de courant nmos (33) (34). - un comparateur de tension à grille commune constitué de deux transistors nmos (29) et (30), dont les grilles sont connectées au même potentiel. Le transistor nmos (29) a sa source connectée à la résistance de 30 sense (13) de l'étage de sortie. Le transistor nmos (30) a sa grille et son drain connecté au drain du pmos (27) du miroir de courant pmos. - une résistance (32) connectée entre la masse et la source du transistor nmos (30) du comparateur de tension à grille commune. - un étage inverseur formé d'un nmos (31) et du pmos (28) du miroir de courant pmos. Le nmos (31) a sa 35 source connecté à la masse, a sa grille connectée au drain du nmos (29) du comparateur de tension à grille commune, et a son drain connecté à la sortie du limiteur de courant de nmos. Le pmos (28) a sa source connecté à l'alimentation faible tension (VDDLV), et a son drain connecté à la sortie du limiteur de courant de nmos. 2959368 -9- DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à des applications à haute tension, dans des technologies CMOS peu coûteuses, à unique ou nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). 5 Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description 10 détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. 15 D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : • La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances R1 (36) et 20 R2 (39) et l'amplificateur différentiel (35) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afin d'éviter tout stress et claquage des composants de faible tension. Une capacité Cl (37) est utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afin d'éviter toute surtension dynamique sur cette tension différentielle de référence (VDDHV-VREFP), et d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une tension de référence VREF est utilisée en entrée. Le transistor nFET drain étendu MN1 (38) sert à fournir le courant pour la résistance R1 (36). La tension différentielle de reference ainsi défmie peut être calculée selon l'équation suivante : VDDHV - VREFP = VREF * (Rl/R2) Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V, 5V ou plus, dans des technologies standard). Il faut donc ainsi respecter l'équation suivante : VREF * (Rl/R2) • La figure 2 (FIG. 2) est un schéma électrique d'un générateur de courant de référence (24) à deux sorties IBIAS1 et 40 IBIAS2. La résistance R1 (3) et l'amplificateur différentiel (1) génèrent un courant de référence dans la source du transistor MN1 (2) qui est recopié grâce à un miroir de courant pmos formé de MP1 (4) MP2 (5) et MP3 (6) vers - 10 - deux sorties en courant IBIAS I et IBIAS2. Ce courant de référence IBIAS est utilisé par les autres circuits de cette invention. Ce circuit est alimenté par VDDLV qui est une alimentation de faible tension. Les courants de références IBIASI et IBIAS2 peuvent être calculé selon l'équation suivante : IBIAS1 = IBIAS2= VREF / R2 Ces courants de référence pourront ainsi être ajustés en fonction de la valeur du courant de limitation choisie. REVENDICATIONS1. Limiteur et mesure de courant de sortie haute tension, caractérisé en ce qu'il est implémenté dans une technologie CMOS à oxyde fin et avec l'option drain étendu, et en ce qu'il comporte : - Des transistors MOS à oxyde mince de grille, sans option drain étendu et à faible tension de claquage, lesdits transistors étant dits de type standard. - Des transistors MOS à oxyde mince de grille, avec option drain étendu de type DMOS, DEMOS, LDMOS, lesdits transistors étant dits de type drain-étendu. - Un étage de sortie. - Un limiteur de courant de pmos si l'étage de sortie comprend un transistor pmos de puissance. - Un limiteur de courant de nmos si l'étage de sortie comprend un transistor nmos de puissance. - Un générateur de courant de référence (24). - Un générateur de tension de référence (VREFP). 2. Limiteur et mesure de courant de sortie haute tension, selon la revendication 1, caractérisé en que ledit étage de sortie fournit un courant et une puissance de sortie, et est constitué: - Soit (FIG3) d'un transistor pFET de puissance (8) dont la source est connectée à l'alimentation haute tension (VDDHV) et dont le drain est connecté à la sortie dudit étage de sortie, d'un transistor pFET de sense (9) dont la grille est connectée à la grille dudit transistor pFET de puissance (8) et dont le drain est connecté à la sortie dudit étage de sortie, et d'une résistance de sense (12) connectée entre l'alimentation haute tension (VDDHV) et la source dudit transistor pFET de sense (9), ladite résistance de sense (12) a une tension différentielle à ses bornes qui est dépendante du courant de sortie dudit étage de sortie. - Soit (FIG4) d'un transistor nFET de puissance (10) dont la source est connectée à la masse et dont le drain est connecté à la sortie dudit étage de sortie, d'un transistor nFET de sense (11) dont la grille est connectée à la grille dudit transistor nFET de puissance (10) et dont le drain est connecté à la sortie dudit étage de sortie, et d'une résistance de sense (13) connectée entre la masse et la source dudit transistor nFET de sense (11), ladite résistance de sense (13) a une tension différentielle à ses bornes qui est dépendante du courant de sortie dudit étage de sortie. - Soit (FIG5) d'un transistor pFET de puissance (8) dont la source est connectée à l'alimentation haute tension (VDDHV) et dont le drain est connecté à la sortie dudit étage de sortie, d'un transistor pFET de sense (9) dont la grille est connectée à la grille dudit transistor pFET de puissance (8) et dont le drain est connecté à la sortie dudit étage de sortie, d'une résistance de sense (12) connectée entre l'alimentation haute tension (VDDHV) et la source dudit transistor pFET de sense (9), ladite résistance de sense (12) a une tension différentielle à ses bornes qui est dépendante du courant dudit pFET de puissance (8), d'un transistor nFET de puissance (10) dont la source est connectée à la masse et dont le drain est connecté à la sortie dudit étage de sortie, d'un transistor nFET de sense (11) dont la grille est connectée à la grille dudit transistor nFET de puissance (10) et dont le drain est connecté à la sortie dudit étage de sortie, et d'une résistance de sense (13) connectée entre la masse et la source dudit transistor nFET de sense (11), ladite résistance de sense (13) a une tension différentielle à ses bornes qui est dépendante du courant dudit nFET de puissance (10).-12- 3. Limiteur et mesure de courant de sortie haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit limiteur de courant de pmos, délivre une information sur le courant du transistor pFET de puissance (8) de l'étage de sortie, et est constitué (FIG6): - D'un miroir de courant nmos drain étendu (20) (21) (22) (23) qui recopie le courant délivré par le générateur de 5 courant de référence (18). - D'un comparateur de tension à grille commune constitué de deux transistors pmos standard (16) et (17), dont les grilles sont connectées au même potentiel, ledit transistor pmos (16) a sa source connectée à la résistance de sense (12) de l'étage de sortie, ledit transistor pmos (17) a sa grille et son drain connecté au drain du nmos (22) du miroir de courant nmos. 10 - D'une résistance (18) connectée entre l'alimentation haute tension (VDDHV) et la source du transistor pmos (17) du comparateur de tension à grille commune. - D'un étage inverseur formé d'un pmos drain étendu (19) et du nmos (23) du miroir de courant nmos, ledit pmos (19) a sa source connecté à l'alimentation haute tension (VDDHV), a sa grille connectée au drain du pmos (16) du comparateur de tension à grille commune, et a son drain connecté à la sortie dudit limiteur de courant de pmos, ledit 15 nmos (23) a sa source connecté à la masse, et a son drain connecté à la sortie dudit limiteur de courant de pmos. - D'un pmos drain étendu (35) dont la grille est connectée à la tension de référence (VREFP) délivrée par le générateur de tension de référence, dont le drain est connecté au drain du nmos (21) du miroir de courant nmos, et dont la source est connectée à la grille du pmos (19) de l'étage inverseur, ledit pmos drain étendu (35) limite la tension maximale entre les terminaux grille et source du pmos (19) de l'étage inverseur, et limite la tension 20 maximale entre les terminaux drain et source du pmos standard (16). 4. Limiteur et mesure de courant de sortie haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit limiteur de courant de nmos, délivre une information sur le courant du transistor nFET de puissance (10) de l'étage de sortie, et est constitué (FIG7): 25 - Uniquement de transistors standard. - D'un miroir de courant nmos (33) (34) qui recopie le courant délivré par le générateur de courant de référence (18). - D'un miroir de courant pmos (25) (26) (27) (28) qui recopie le courant délivré par le miroir de courant nmos (33) (34). - D'un comparateur de tension à grille commune constitué de deux transistors nmos (29) et (30), dont les grilles sont 30 connectées au même potentiel, ledit transistor nmos (29) a sa source connectée à la résistance de sense (13) de l'étage de sortie, ledit transistor nmos (30) a sa grille et son drain connecté au drain du pmos (27) du miroir de courant pmos. - D'une résistance (32) connectée entre la masse et la source du transistor nmos (30) du comparateur de tension à grille commune. 35 - D'un étage inverseur formé d'un nmos (31) et du pmos (28) du miroir de courant pmos, ledit nmos (31) a sa source connecté à la masse, a sa grille connectée au drain du nmos (29) du comparateur de tension à grille commune, et a son drain connecté à la sortie dudit limiteur de courant de nmos, ledit pmos (28) a sa source connecté à l'alimentation faible tension (VDDLV), et a son drain connecté à la sortie dudit limiteur de courant de nmos.- 13 - 5. Limiteur et mesure de courant de sortie haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit générateur de courant de référence (24), délivre deux courants proportionnels à une tension de référence d'entrée (VREF), et est constitué (FIG2): - D'une résistance (3) dont l'une des bornes est connectée à la masse. - D'un amplificateur différentiel de tension (1), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (3), rendant le courant traversant la résistance (3) proportionnelle à cette tension de référence d'entrée, ledit amplificateur (1) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - D'un transistor NMOS de type standard (2) dont la grille est pilotée par la sortie de l'amplificateur différentiel de 10 tension (1), dont la source est connectée à la résistance (3), et dont le drain est connecté à l'entrée d'un miroir de courant pmos (4) (5) (6). - D'un miroir de courant pmos de type standard (4) (5) (6) qui recopie le courant de la résistance (3) vers deux sorties de courant IBIAS1 et IBIAS2. 15 6. Limiteur et mesure de courant de sortie haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit générateur de tension de référence (VREFP), délivre une tension différentielle relative à l'alimentation haute tension (VDDHV) et proportionnelle à une tension de référence d'entrée (VREF), et est constitué (FIG 1): - De deux résistances (36) et (39), ladite résistance (39) est connectée à une de ses bornes à la masse, ladite 20 résistance (36) est connectée à l'une de ses bornes à l'alimentation de haute tension (VDDHV) et à l'autre de ses bornes à la sortie du générateur de tension de référence (VREFP). - D'une capacité (37) connectée en parallèle avec la résistance (36) qui filtre les pics transitoires de cette tension de référence différentielle. - D'un amplificateur différentiel de tension (35), dont l'entrée positive est connectée à une tension de référence 25 d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (39), rendant le courant traversant la résistance (36) proportionnelle à cette tension de référence d'entrée, ledit amplificateur (35) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - D'un transistor NMOS de type drain étendu (38) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (35), dont la source est connectée à la résistance (39), et dont le drain est connectée à la résistance (36) et 30 à la sortie du générateur de tension de référence (VREFP).