FR 2966284 A1 20120420 FR 1058345 A 20101013 B10533 - 10-GR3-247 1 COMPOSANT PASSIF ISOLÉ DU SUBSTRAT Domaine de l'invention La présente invention concerne la réalisation d'un composant passif au dessus du substrat semiconducteur d'une puce de circuits intégrés. Elle vise plus particulièrement la réalisation d'un composant passif isolé, ou découplé du substrat. Exposé de l'art antérieur La réalisation d'un composant passif tel qu'une inductance au dessus du substrat semiconducteur d'une puce de circuits intégrés, pose des problèmes de couplages parasites entre ce composant et le substrat de la puce. Dans le cas d'une inductance, des courants de Foucault liés à des variations de champ magnétique, et des pertes liées à la capacité parasite formée entre les pistes métalliques de l'inductance et le substrat, sont susceptibles d'être créés dans le substrat, notamment sous l'inductance. Les courants parasites peuvent entraîner des dysfonctionnements et dégrader les performances de l'inductance et de la puce. On a proposé de former un écran conducteur, ou plan de masse, sous l'inductance, dans la partie supérieure du substrat, pour empêcher la propagation des courants parasites. Un tel écran est par exemple constitué de bandes de substrat fortement B10533 - 10-GR3-247 2 dopées, disposées pour s'opposer à la circulation des courants de Foucault susceptibles d'être induits sous l'inductance. Toutefois, la prévision d'un écran conducteur sous l'inductance conduit à augmenter la capacité parasite entre l'inductance et le substrat. Il en résulte un abaissement de la fréquence de résonance de l'inductance et une diminution de son facteur de qualité. Pour réduire la capacité parasite entre l'inductance et le substrat, on a proposé une structure suspendue, dans laquelle l'inductance est surélevée par des piliers de cuivre de façon qu'une couche d'air sépare l'inductance de la face supérieure de la puce. L'air ayant une constante diélectrique très faible, et en particulier bien inférieure aux constantes diélectriques des matériaux isolants habituellement utilisés dans la fabrication des circuits intégrés, il en résulte une diminution de la capacité parasite entre l'inductance et le substrat. Les structures de ce type sont toutefois peu adaptées à une fabrication à l'échelle industrielle. Les figures 1A et 1B représentent de façon schématique et partielle une puce de circuits intégrés 1 formée dans et sur un substrat semiconducteur 5, par exemple en silicium, et comprenant une inductance 3 formée au dessus du substrat 5. La figure 1B est une vue de dessus, et la figure 1A est une vue en coupe selon le plan A-A de la figure 1B. La structure représentée correspond à une structure classique, réalisable à l'échelle industrielle selon des procédés habituels de fabrication de puces de circuits intégrés. Le substrat 5 de la puce 1 est revêtu d'un empilement 7 de niveaux de métallisation 7a et de couches isolantes 7b alternés. Des pistes métalliques 8 des niveaux de métallisation 7a forment des interconnexions entre des composants non représentés de la puce. Les pistes 8 de niveaux de métallisation adjacents sont reliées par des nias métalliques traversant les couches isolantes 7b. Dans cet exemple, l'empilement 7 comprend sept niveaux de métallisation M1 à M7, les niveaux M1 et M7 B10533 - 10-GR3-247 3 étant respectivement le niveau le plus proche et le niveau le plus éloigné du substrat. Les niveaux M1 à M5 sont par exemple des niveaux de cuivre mince, d'approximativement 100 à 300 nm d'épaisseur, et les niveaux M6 et M7 des niveaux de cuivre épais, d'approximativement 700 nm à 1 um d'épaisseur. L'inductance 3 est formée dans l'empilement d'inter-connexions 7 et comprend, dans cet exemple, une seule piste en forme de boucle réalisée dans le niveau M7, c'est-à-dire le niveau le plus éloigné du substrat. Le choix du niveau M7 permet de maximiser l'épaisseur de matériau diélectrique 7b entre l'inductance 3 et le substrat 5, et donc de minimiser la capacité parasite entre l'inductance 3 et le substrat 5. En outre, l'utilisation d'un niveau de métallisation épais pour réaliser la boucle de l'inductance permet de minimiser les pertes résistives dans l'inductance. De façon générale, dans une technologie donnée de fabrication de puces de circuits intégrés, l'épaisseur maximale de diélectrique pouvant être prévue entre le substrat et une inductance formée dans l'empilement d'interconnexions de la puce, correspond à la distance entre le substrat et le niveau de métallisation supérieur de l'empilement. Cette épaisseur est généralement assez faible, par exemple de l'ordre de quelques micromètres, d'où il résulte des capacités parasites non-négligeables. Pour ne pas augmenter d'avantage ces capacités parasites, il est souhaitable de ne prévoir aucune piste métallique sous l'inductance 3 ou à proximité immédiate de l'inductance 3. On prévoit en particulier de ne pas faire passer les pistes métalliques 8 d'interconnexion des composants de la puce sous l'inductance 3 ou à proximité immédiate de l'inductance 3. Cependant, les procédés usuels de fabrication de puces semiconductrices préconisent de respecter, dans chaque niveau de métallisation de la puce, un bon équilibrage de la quantité de métal sur toute la surface de la puce. En pratique, pour chaque B10533 - 10-GR3-247 4 niveau de métallisation, des densités minimales de métal sont préconisées globalement, c'est-à-dire à l'échelle de la puce ou de la tranche à partir de laquelle est formée la puce, mais également localement, par exemple dans des fenêtres de 50 à 100 µm de côté en vue de dessus. Pour respecter ces règles d'équilibrage, des régions métalliques 9 de remplissage sont disposées dans les zones de l'empilement 7 dans lesquelles aucune métallisation utile au fonctionnement de la puce n'est prévue. Les régions de remplissage 9 sont des portions de pistes métalliques des niveaux M1 à M7 n'ayant aucun rôle utile dans le fonctionnement de la puce. En pratique, l'inductance 3 peut occuper une surface relativement importante. La piste en boucle formant l'inductance 3 peut avoir une largeur de quelques dizaines de pm, et l'inductance peut avoir un diamètre externe (en vue de dessus) supérieur à 150 dam. Ainsi, le respect des règles habituelles d'équilibrage des densités de métal impose normalement de prévoir des régions de remplissage 9 sous l'inductance 3 et/ou à proximité immédiate de l'inductance 3. Comme l'illustrent les figures 1A et 1B, on prévoit généralement de ne pas respecter ces règles d'équilibrage sous l'inductance 3, de façon à limiter les couplages capacitifs parasites entre l'inductance et le substrat. Des régions de remplissage 9 sont prévues autour de l'inductance 3, mais pas directement sous l'inductance 3. Ceci pose toutefois des problèmes lors de la fabrication des niveaux de métallisation M1 à M7, et en particulier lors d'étapes intermédiaires de polissage de la surface de la tranche après chaque étape de formation d'un niveau de métallisation. Il serait souhaitable de pouvoir réaliser facilement, dans l'empilement de couches métalliques et isolantes revêtant le substrat d'une puce de circuits intégrés, des composants passifs présentant un faible couplage capacitif parasite avec le substrat. B10533 - 10-GR3-247 Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un composant passif au dessus du substrat d'une puce de circuits intégrés, palliant au moins en partie certains des inconvénients des solutions existantes. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé adapté à réaliser un composant passif à faible couplage capacitif parasite avec le substrat de la puce. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé pouvant être facilement mis en oeuvre à l'échelle industrielle. Un autre objet d'un mode de réalisation de la présente invention est de prévoir une puce de circuits intégrés comprenant un composant passif formé au dessus du substrat de la puce, cette puce palliant au moins en partie certains des inconvénients des solutions existantes. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un composant passif dans au moins un niveau de métallisation supérieur d'un empilement de niveaux de métallisation et de couches isolantes alternés revêtant un substrat semiconducteur d'une puce de circuits intégrés, les niveaux de métallisation étant reliés par des nias métalliques traversant les couches isolantes, ce procédé comprenant les étapes suivantes : a) former, sous le composant, un réseau d'une ou plusieurs pistes métalliques interconnectées s'étendant dans au moins un niveau inférieur ou intermédiaire de métallisation de l'empilement, ce niveau étant disposé entre le substrat et le dit au moins un niveau supérieur ; b) former au moins une zone d'accès reliant le réseau à la face supérieure de l'empilement ; et c) retirer le métal du réseau par gravure sélective. Selon un mode de réalisation de la présente invention, 35 la zone d'accès comprend au moins une piste métallique dudit au 5 B10533 - 10-GR3-247 6 moins un niveau de métallisation supérieur et au moins un via reliant cette piste au réseau. Selon un mode de réalisation de la présente invention, à l'étape c), pendant la gravure, la puce est protégée par un 5 masque ouvert en regard de la zone d'accès. Selon un mode de réalisation de la présente invention, le masque comprend du nitrure de silicium. Selon un mode de réalisation de la présente invention, le métal du réseau comprend du cuivre et une couche barrière 10 comprenant du tantale et du nitrure de tantale. Selon un mode de réalisation de la présente invention, à l'étape c), la gravure utilise une solution comprenant un mélange d'acide nitrique, d'acide phosphorique, et d'acide fluorhydrique. 15 Selon un mode de réalisation de la présente invention, à l'étape c), la gravure utilise une solution comprenant un mélange d'eau oxygénée et d'acide fluorhydrique. Un autre mode de réalisation de la présente invention prévoit une puce de circuits intégrés comprenant un substrat 20 semiconducteur revêtu d'un empilement de niveaux de métallisation et de couches isolantes alternés, les niveaux de métallisation étant reliés par des nias métalliques traversant les couches isolantes, comprenant : un composant passif formé dans au moins un niveau de métallisation supérieur de 25 l'empilement ; et un réseau de cavités reliées entre elles s'étendant dans au moins un niveau inférieur ou intermédiaire de métallisation de l'empilement, sous le composant passif, ce niveau étant disposé entre le substrat et ledit au moins un niveau supérieur. 30 Selon un mode de réalisation de la présente invention, les cavités sont remplies d'air. Selon un mode de réalisation de la présente invention, des zones d'accès relient le réseau à la face supérieure de l'empilement. B10533 - 10-GR3-247 7 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A et 1B, précédemment décrites, sont des vues en coupe et de dessus représentant de façon schématique et partielle une structure comprenant une puce de circuits intégrés formée dans et sur un substrat semiconducteur, et une inductance formée au dessus du substrat de la puce ; et les figures 2A à 2D sont des vues en coupe illustrant de façon schématique des étapes d'un exemple de procédé de fabrication d'un composant passif au dessus d'un substrat semiconducteur d'une puce de circuits intégrés. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références sur les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Dans la présente description, on utilise les termes de positionnement « supérieur », « inférieur », « sous », « dessus », « surmontant », et « intermédiaire », en se référant arbitrairement à une puce de circuits intégrés dans l'orientation de la figure 1A. Selon un aspect général d'un mode de réalisation de la présente invention, on propose de former un réseau de cavités ou tunnels interconnectés dans l'empilement d'interconnexion d'une puce semiconductrice, sous un composant que l'on souhaite isoler du substrat. Pour cela, on propose de former un réseau de pistes et nias métalliques interconnectés dans des niveaux intermédiaires de l'empilement, sous le composant que l'on souhaite isoler du substrat, puis de retirer les pistes et nias métalliques du réseau à l'aide d'une solution de gravure sélective par rapport au matériau isolant de l'empilement. Le B10533 - 10-GR3-247 8 réseau de cavités ainsi formé est par exemple rempli d'air ou d'un mélange gazeux à faible constante diélectrique, ce qui permet de diminuer de façon significative la capacité parasite entre le composant et le substrat. Les figures 2A à 2D sont des vues en coupe illustrant de façon schématique des étapes d'un exemple de procédé de fabrication d'un composant passif dans l'empilement de couches métalliques et isolantes d'interconnexion d'une puce semi-conductrice. La figure 2A représente de façon schématique et partielle une puce de circuits intégrés 10 formée dans et sur un substrat semiconducteur 5, par exemple en silicium. Le susbtrat est revêtu d'un empilement 70 de couches métalliques 70a et isolantes 70b. Dans cet exemple, l'empilement 70 comprend sept 15 niveaux de métallisation M1 à M7, les niveaux M1 et M7 étant respectivement le niveau le plus proche et le niveau le plus éloigné du substrat. Les niveaux M1 à M5 sont par exemple des niveaux de cuivre mince, d'approximativement 100 à 300 nm d'épaisseur, et les niveaux M6 et M7 des niveaux de cuivre 20 épais, d'approximativement 700 nm à 1 pm d'épaisseur. Une inductance 3 est formée dans l'empilement 70. Dans cet exemple, l'inductance 3 comprend une seule piste métallique en boucle formée dans le niveau M7. L'invention ne se restreint toutefois pas à ce cas particulier. Un niveau supérieur supplémentaire, 25 par exemple en aluminium, peut être formé au dessus du niveau M7. Avant de former l'inductance 3 dans le niveau M7, un réseau 21 de pistes et nias métalliques interconnectés est préalablement formé dans des niveaux de métallisation 30 intermédiaires compris entre l'inductance 3 et le substrat 5, ici dans les niveaux M1 à M6. Le réseau 21 s'étend principalement sous l'inductance 3, mais déborde aussi, en vue de dessus, autour de l'inductance 3. En regard des régions de débordement du réseau 21 35 autour de l'inductance 3, des zones d'accès 23 sont prévues pour 5 10 B10533 - 10-GR3-247 9 relier le réseau 21 à la face supérieure de l'empilement 70, la face inférieure de l'empilement 70 étant en regard du substrat 5. Dans cet exemple, plusieurs zones d'accès 23 sont disposées, en vue de dessus, de part et d'autre de la piste métallique en boucle formant l'inductance 3. Chaque zone d'accès 23 comprend ici une portion de piste métallique formée dans le niveau M7, et un via métallique reliant cette portion de piste à une piste métallique du réseau 21 comprise dans le niveau M6. Pour faciliter la circulation d'une solution de gravure dans le réseau 21, lors d'une étape ultérieure de retrait, par gravure, des pistes et nias du réseau, on prévoit de préférence que les nias des zones d'accès 23, ainsi que les nias internes au réseau 21, soient les nias les plus larges réalisables dans la technologie de fabrication considérée. On prévoit en outre de préférence un grand nombre de zones d'accès 23, et de multiples chemins d'interconnexion entre les diverses pistes métalliques du réseau 21. L'invention ne se limite toutefois pas à ces cas particuliers. De façon plus générale, le réseau 21 comprendra au moins une piste métallique formée dans un niveau de métallisation inférieur aux niveaux dans lesquels est formé le composant passif 3, et au moins une zone d'accès 23 reliant le réseau 21 à la face supérieure de l'empilement sera prévue. Dans l'exemple représenté, le réseau 21 comprend, en regard de l'inductance 3, dans les deux niveaux de métallisation les plus proches de l'inductance, (ici les niveaux M6 et M5), des pistes métalliques ayant sensiblement la même forme et la même largeur que l'inductance 3. Ceci permet d'obtenir, après une étape ultérieure de retrait, par gravure, des pistes et nias du réseau 21, des cavités s'étendant sous toute la surface de l'inductance. On notera en outre que l'utilisation du niveau M6, qui est un niveau épais, permet de former des cavités relativement épaisses, contribuant de façon significative à la réduction de la capacité parasite entre l'inductance et le substrat. B10533 - 10-GR3-247 10 De façon générale, on prévoit de préférence de réaliser un réseau métallique 21 dense, par exemple présentant une densité de métal de l'ordre de 20 à 80 pourcents, et de maximiser la quantité de métal prévue sous la surface occupée par l'inductance 3. La figure 2B illustre une étape de formation d'un masque dur 25 revêtant la face supérieure de l'empilement 7. Des ouvertures sont prévues dans le masque 25 en regard des zones 23 d'accès au réseau métallique 21. Le masque 25 est par exemple un masque en nitrure de silicium d'épaisseur comprise entre quelques centaines de nanomètres et quelques micromètres. Le masque 25 a pour fonction de protéger l'inductance 3, et éventuellement d'autres pistes utiles, non représentées, du niveau supérieur M7, pendant l'étape ultérieure de retrait, par gravure, des pistes et nias métalliques du réseau 21. La figure 2C illustre l'étape proprement dite de retrait, par gravure, du métal du réseau 21. Au cours de cette étape, la puce 10, ou la tranche à partir de laquelle est formée la puce 10, est par exemple immergée dans une solution de gravure adaptée à attaquer le métal 70a de l'empilement 70, sans attaquer l'isolant 70b. Les zones d'accès 23 sont gravées en premier lieu. Au fur et à mesure que la gravure progresse, la solution s'écoule dans les cavités et canaux formés dans l'isolant 70a, jusqu'à éliminer totalement le métal du réseau 21. Pour accélérer la gravure, on pourra prévoir de renouveler une ou plusieurs fois la solution de gravure. A l'issue de cette étape, la solution de gravure est retirée, et le réseau 21 de pistes et nias métalliques se trouve transformé en un réseau 21 de cavités ou tunnels, par exemple rempli d'air. Le retrait total du réseau 21 peut être obtenu en un temps relativement court, par exemple de l'ordre de quelques dizaines de secondes à quelques minutes. Ce temps dépend de nombreux paramètres tels que l'étendue du réseau 21, le nombre de zones d'accès 23, le nombre d'interconnexions dans le réseau, etc. B10533 - 10-GR3-247 11 Généralement, les divers niveaux de métallisation d'une puce de circuits intégrés sont en cuivre, et une couche barrière conductrice non représentée, comprenant par exemple du tantale et du nitrure de tantale, fait interface entre le cuivre et l'isolant 70b de l'empilement d'interconnexions. La couche barrière étant déposée avant chaque étape de formation d'un niveau de piste ou de via en cuivre, elle s'interpose non seulement entre le cuivre et l'isolant 70b, mais également entre des pistes et nias de cuivre interconnectés de niveaux adjacents. Ainsi, la solution de gravure utilisée pour retirer le métal du réseau 21 doit être adaptée à attaquer non seulement le cuivre, mais également la couche barrière, tout en étant sélective par rapport à l'isolant 70b, c'est-à-dire généralement de l'oxyde de silicium et/ou du nitrure de silicium. On pourra par exemple utiliser une solution comprenant un mélange d'acide nitrique, d'acide phosphorique, et d'acide fluorhydrique, ou une solution comprenant un mélange d'eau oxygénée et d'acide fluorhydrique. L'invention ne se restreint toutefois pas à ces solutions particulières. La figure 2D illustre de façon schématique une étape ultérieure de formation d'une couche supérieure d'isolement 27 à la surface de la puce 10. La couche d'isolement 27 est par exemple en oxyde de silicium. Des régions de prise de contact non représentées pourront également être prévues pour connecter des composants de la puce à des dispositifs extérieurs. Dans l'exemple représenté, le masque dur 25 a été conservé, et la couche d'isolement 27 est formée au dessus du masque 25. Ceci permet d'éviter une étape intermédiaire de retrait du masque 25. Toutefois, on pourra prévoir, à titre de variante, de retirer le masque 25 avant de former la couche 27. Un avantage du procédé décrit ci-dessus est qu'il permet de former un composant passif dans l'empilement de couches métalliques et isolantes d'interconnexion d'une puce semiconductrice, ce composant présentant un faible couplage capacitif parasite avec le substrat. B10533 - 10-GR3-247 12 Un autre avantage du procédé proposé est qu'il peut être mis en oeuvre à l'échelle industrielle en utilisant uniquement des outils standard de fabrication de puces semiconductrices. Un autre avantage de ce procédé est qu'il comprend une étape de formation d'un réseau dense de pistes et nias métalliques sous le composant passif. Ceci permet de respecter, dans cette zone de la puce, les préconisations en matière de densités minimales de métal à prévoir dans les divers niveaux de métallisation. Le réseau 21 comprend en effet largement assez de métal pour satisfaire aux règles habituelles d'équilibrage des densités de métal. Ceci facilite la fabrication des puces. Ainsi, le procédé proposé permet de réduire les couplages parasites non seulement en prévoyant des cavités à faible constante diélectrique sous le composant, mais également en supprimant les régions métalliques de remplissage habituellement prévues à proximité immédiate ou même parfois sous le composant, dans les structures classiques du type décrit en relation avec les figures 1A et 1B. Grâce à la réduction des couplages capacitifs parasites, dans une puce semiconductrice réalisée selon le procédé proposé, des composants de la puce peuvent être placés à plus faible distance du composant passif que dans les structures classiques du type décrit en relation avec les figures 1A et 1B. Ceci permet une réduction de la surface totale de la puce. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'invention ne se restreint pas au cas décrit ci-dessus dans lequel le composant que l'on souhaite isoler du substrat est une inductance. L'homme de l'art saura adapter le procédé proposé à d'autres types de composants, et notamment de composants passifs formés dans la partie supérieure ou au dessus de l'empilement d'interconnexions d'une puce semiconductrice. L'homme de l'art saura par exemple former un B10533 - 10-GR3-247 13 réseau de cavité de découplage selon le procédé proposé sous une ligne de transmission de signaux à haute fréquence d'une puce de circuits intégrés. Par ailleurs, l'invention de se restreint pas à l'exemple décrit en relation avec les figures 2A à 2D dans lequel la gravure du réseau métallique 21 est effectuée après la formation de l'inductance 3. On pourra par exemple effectuer la gravure du réseau 21 après l'étape de formation de la couche isolante 70b séparant le niveau M6 du niveau M7, mais avant la formation des pistes métalliques du niveau M7. En outre, l'invention ne se restreint pas à l'exemple décrit ci-dessus dans lequel, pour le retrait, par gravure, du réseau 21, l'accès aux pistes supérieures du réseau 21 se fait par l'intermédiaire de pistes et de nias métalliques 23 formés dans les niveaux surmontant le réseau 21. Dans l'exemple décrit en relation avec les figures 2A à 2D, les zones d'accès 23 peuvent également être directement des ouvertures formées en regard des pistes supérieures du réseau 21, ces ouvertures traversant la couche isolante 70b séparant le niveau M6 de la face supérieure de l'empilement. De plus, l'invention ne se restreint pas au cas décrit ci-dessus dans lequel le composant passif est formé dans le niveau de métallisation le plus éloigné du substrat (ici le niveau M7), et dans lequel le réseau métallique 21 s'étend dans tous les niveaux de métallisation compris entre le composant passif et le substrat (ici les niveaux M1 à M6). L'homme de l'art saura adapter le procédé proposé pour former un composant passif dans un niveau de métallisation intermédiaire de la puce, et/ou ne former un réseau de cavités de découplage que dans certains des niveaux de métallisation inférieurs de la puce. De plus, le composant passif pourra aussi être formé dans plusieurs niveaux de métallisation de la puce. Par ailleurs, l'invention ne se restreint pas aux dimensions et aux matériaux mentionnés dans la présente description à titre d'exemple. L'homme de l'art saura en B10533 - 10-GR3-247 14 particulier adapter le procédé proposé à des puces dans lesquelles les pistes et nias d'interconnexion sont en un métal autre que du cuivre. REVENDICATIONS1. Procédé de fabrication d'un composant passif (3) dans au moins un niveau de métallisation supérieur (M7) d'un empilement (70) de niveaux de métallisation (M1-M7) et de couches isolantes (70b) alternés revêtant un substrat semiconducteur (5) d'une puce (10) de circuits intégrés, les niveaux de métallisation étant reliés par des nias métalliques traversant les couches isolantes, ce procédé comprenant les étapes suivantes : a) former, sous le composant, un réseau (21) d'une ou plusieurs pistes métalliques interconnectées s'étendant dans au moins un niveau inférieur ou intermédiaire de métallisation (M1-M6) de l'empilement, ce niveau étant disposé entre le substrat (5) et le dit au moins un niveau supérieur (M7) ; b) former au moins une zone d'accès (23) reliant le 15 réseau à la face supérieure de l'empilement ; et c) retirer le métal du réseau par gravure sélective. 2. Procédé selon la revendication 1, dans lequel au moins une des zones d'accès (23) comprend au moins une piste métallique dudit au moins un niveau de métallisation supérieur 20 (M7) et au moins un via reliant cette piste au réseau. 3. Procédé selon la revendication 1 ou 2 dans lequel, à l'étape c), pendant la gravure, la puce (10) est protégée par un masque (25) ouvert en regard de ladite au moins une zone d'accès (23). 25 4. Procédé selon la revendication 3, dans lequel le masque (25) comprend du nitrure de silicium. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le métal du réseau (21) comprend du cuivre et une couche barrière comprenant du tantale et du nitrure de 30 tantale. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel, à l'étape c), la gravure utilise une solution comprenant un mélange d'acide nitrique, d'acide phosphorique, et d'acide fluorhydrique.B10533 - 10-GR3-247 16 7. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel, à l'étape c), la gravure utilise une solution comprenant un mélange d'eau oxygénée et d'acide fluorhydrique. 8. Puce (10) de circuits intégrés comprenant un substrat semiconducteur (5) revêtu d'un empilement (70) de niveaux de métallisation (M1-M7) et de couches isolantes (70b) alternés, les niveaux de métallisation étant reliés par des nias métalliques traversant les couches isolantes, comprenant : un composant passif (3) formé dans au moins un niveau (M7) de métallisation supérieur de l'empilement ; et un réseau (21) de cavités reliées entre elles s'étendant dans au moins un niveau inférieur ou intermédiaire de métallisation (M1-M6) de l'empilement, sous le composant passif, ce niveau étant disposé entre le substrat (5) et ledit au moins un niveau supérieur (M7). 9. Puce selon la revendication 8, dans laquelle lesdites cavités sont remplies d'air. 10. Puce selon la revendication 8 ou 9, dans laquelle des zones d'accès (23) relient le réseau (21) à la face 20 supérieure de l'empilement (70).