FR 2966283 A1 20120420 FR 1004050 A 20101014 t 2966283 Processus pour réaliser une structure de connexion La présente invention se rapporte à un processus permettant de réaliser une structure de connexion dans un substrat semiconducteur, ainsi qu'un système semiconducteur incluant le substrat semiconducteur dans lequel une telle structure de connexion a été réalisée. Du fait que les techniques de fabrication des semiconducteurs en viennent à des longueurs de portes plus courtes, elles approchent les limites de fabrication de la technologie classique des semiconducteurs. Afin d'améliorer encore les performances, de réduire la consommation de puissance et les coûts de conditionnement, des techniques d'intégration, telles que l'intégration 3D deviennent de plus en plus communes. L'intégration 3D consiste à relier au moins deux modules tels qu'une puce semiconductrice, un module optique, un module de dissipation thermique, un module biologique et une mémoire, en les empilant l'un sur l'autre. Une telle approche présente plusieurs avantages. Les exigences sur les cartes à circuit imprimé sont assouplies du fait que l'intégration est effectuée dans une direction verticale. La consommation de puissance des interfaces d'entrée/sortie tout comme la qualité des signaux sont améliorées en raccordant les modules l'un à l'autre sans utiliser des câbles ou des lignes de connexion longues. On réduit les coûts du fait qu'un seul boîtier est nécessaire à la place d'une multitude. Une telle technique d'intégration permet la miniaturisation d'un système de forte complexité à l'intérieur d'un boîtier unique. On a développé diverses techniques de connexion de la multitude de modules empilés l'un sur l'autre. Dans le but de relier au moins deux modules l'un sur l'autre, une technique possible consiste en une collage directe. Dans une telle technique, deux modules, par exemple deux puces semiconductrices, sont placés l'un sur l'autre et pressés l'un contre l'autre à une température relativement basse de sorte à pouvoir créer des contacts électriques au niveau de l'interface entre les deux puces. Par exemple, comme on peut le voir sur la figure 8A, une première puce semiconductrice 8000 possédant une première surface 8100, inclut une structure de connexion 8200 composée d'une couche conductrice 8220 entourée par une couche de barrière de diffusion 8211. En même temps, une seconde puce semiconductrice 8700 peut posséder une première surface 8710 et peut incorporer une structure de connexion 8200 incluant une couche conductrice 8220 et une couche de barrière de diffusion 8211. La structure de connexion 8200 de la première puce semiconductrice 8000 et la structure de connexion 8200 de la seconde puce semiconductrice 8700 peuvent être pratiquement semblables. L'intégration 3D pourrait être effectuée en comprimant la seconde puce semiconductrice 8700 au sommet de la première puce semiconductrice 8000 de telle sorte que la première sur-face 8710 de la seconde puce semiconductrice 8700 vienne en pression contre la première sur-face 8100 de la première puce semiconductrice 8000. Pendant une telle procédure, la première puce semiconductrice 8000 et la seconde puce semiconductrice 8700 devraient être alignées au moins le long d'une direction 1900, de telle sorte que la structure de connexion 8200 de la première puce semiconductrice 8000 soit alignée avec la structure de connexion 8200 pratiquement semblable de la seconde puce semiconductrice 8700. Ceci est illustré sur la figure 8B et dans le document du brevet US 6,962,835. Cependant, en raison de limites technologiques, un alignement parfait peut être difficile à obtenir. En pratique, il peut y avoir un petit défaut d'alignement, au moins dans une direction. À titre d'exemple, dans la direction 1900, comme illustré par la valeur M du défaut d'alignement sur la figure 8A. Lorsque l'on effectue une telle intégration 3D qui est sujette à la valeur M du défaut d'alignement, on peut obtenir le résultat illustré sur la figure 8C. Comme on peut le voir sur la figure 8C, la structure de connexion 8200 de la première puce semiconductrice 8000 peut ne pas être alignée avec la structure de connexion 8200 de la seconde puce semiconductrice 8700. Une zone de défaut d'adaptation 8500 peut ainsi être présente, dans laquelle la couche conductrice 8220 de la structure de connexion 8200 de la seconde puce semiconductrice 8700 est placée au-dessus de la couche de barrière de diffusion 8211 de la structure de connexion 8200 de la première puce semiconductrice 8000, de même qu'elle est placée sur une zone de la puce semiconductrice 8000 ne comprenant pas la structure de connexion 8200 de la première puce semiconductrice 8000. Dans un tel cas, si, par exemple, la couche conductrice 8220 de la structure de connexion 8200 de la seconde puce semiconductrice 8700 est réalisée en cuivre, et que la première puce semi-conductrice est, par exemple, une puce semiconductrice en silicium, il y a possibilité que le cuivre diffuse dans la partie de la première puce semiconductrice 8000 qui ne correspond pas à la structure de connexion 8200 de la première puce semiconductrice 8000 au travers de la zone 8500. Le problème se produit dans les techniques actuelles d'intégration 3D et il peut de ce fait empê- cher ou limiter l'application de telles techniques pour la fabrication industrielle de systèmes intégrés. En conséquence, c'est un but de la présente invention que de fournir une structure de connexion à utiliser dans un substrat semiconducteur soumis à une intégration 3D de sorte à empêcher la diffusion du métal composant la structure de connexion, même en présence d'un défaut d'alignement pendant le processus d'intégration 3D. Le but mentionné ci-dessus peut être obtenu grâce aux enseignements de la présente invention. Un processus permettant de réaliser une structure de connexion dans un substrat semiconducteur, conformément à un mode de réalisation de la présente invention, le substrat semiconducteur possédant au moins une première surface, et permettant de présager une intégration 3D avec un second substrat le long d'une première surface, dans lequel l'intégration 3D est sujette à un défaut d'alignement latéral dans au moins une dimension ayant une valeur de défaut d'ali- gnement (M), peut inclure l'étape consistant à faire croître une structure de barrière de diffusion permettant d'empêcher la diffusion d'éléments en dehors d'une couche conductrice dans le reste du substrat semiconducteur, est caractérisé en ce qu'une première surface d'extrémité, représentant la surface la plus à l'extérieur de la structure de la barrière de diffusion, sensiblement parallèle à la première surface, le long d'une direction perpendiculaire à la première surface et allant du substrat vers la première surface de la structure de barrière de diffusion peut présenter une certaine longueur dans la direction du défaut d'alignement latéral, la longueur dépendant de la valeur du défaut d'alignement, la longueur de la structure de barrière de diffusion étant choisie de telle sorte que, dans une structure intégrée 3D, la diffusion d'éléments en dehors de la couche conductrice du second substrat soit empêchée à l'état intégré. En exécutant un tel processus, il est possible de réaliser une structure de connexion qui peut être alignée, pendant un processus d'intégration 3D, à une structure de connexion correspondante sur le premier substrat intégré, même en présence d'un défaut d'alignement pendant l'intégration 3D. En prenant en compte la valeur du défaut d'alignement, la structure de barrière de diffusion peut être dimensionnée de façon à compenser le défaut d'alignement et empêcher la diffusion d'un élément conducteur. Dans certains modes de réalisation, la longueur peut être au moins aussi longue que la valeur 5 latérale du défaut d'alignement. En choisissant la longueur de la structure de barrière de diffusion de telle sorte qu'elle vaille au moins la valeur du défaut d'alignement, même dans le cas d'un défaut d'alignement maximal, on peut assurer la prévention de la diffusion de l'élément conducteur. Dans certains modes de réalisation, la longueur peut être au moins aussi longue que la longueur de la couche conductrice du second substrat le long de la direction du défaut d'alignement. En choisissant la longueur de la structure de barrière de diffusion de telle sorte qu'elle soit au 15 moins aussi longue que la longueur de la couche conductrice du second substrat le long de la direction du défaut d'alignement, on peut assurer la prévention de la diffusion de l'élément conducteur à chaque fois qu'un contact est établi entre les couches conductrices des premier et second substrats. 20 Dans certains modes de réalisation, le processus de réalisation d'une structure de connexion peut en outre inclure une étape de croissance, après avoir fait croître la structure de barrière de diffusion, d'au moins une couche conductrice de telle sorte que la couche conductrice soit séparée du substrat semiconducteur d'au moins la structure de barrière de diffusion. 25 En faisant croître un élément conducteur après avoir fait croître la structure de barrière de diffusion, il est possible de réaliser une structure de barrière de diffusion présentant la longueur de la surface de première extrémité correspondant à l'épaisseur de la structure de barrière de diffusion, puis de déposer l'élément conducteur directement au sommet de la structure de barrière de diffusion. De cette manière, deux dépôts seulement sont nécessaires, la structure de barrière 30 de diffusion et l'élément conducteur. Dans certains modes de réalisation, le processus de réalisation d'une structure de connexion peut en outre inclure une étape de croissance, après avoir fait croître la structure de barrière de diffusion, d'au moins une couche conductrice. 10 35 En faisant croître un élément conducteur avant de faire croître la structure de barrière de diffusion, il est possible de réaliser une structure de barrière de diffusion présentant la longueur requise, uniquement dans des zones spécifiques par rapport à la position de l'élément conducteur qui a déjà grandi. Dans certains modes de réalisation, l'étape de croissance de la structure de barrière de diffusion peut inclure une étape de croissance d'une couche de barrière de diffusion. En utilisant une couche de barrière de diffusion comme structure de barrière de diffusion, le pro- 10 cessus consistant à faire croître une structure de barrière de diffusion pourrait être contrôlé précisément. De plus, en utilisant la couche de barrière de diffusion en tant que structure de barrière de diffusion, une seule étape de fabrication peut être nécessaire afin de faire croître la structure de barrière de diffusion. 15 Dans certains modes de réalisation, l'étape de croissance de la structure de barrière de diffusion peut en outre comprendre une étape de croissance d'une deuxième couche, sur la couche de barrière de diffusion, présentant une vitesse de croissance supérieure à celle de la couche de barrière de diffusion. 20 En utilisant deux couches pour faire croître la structure de barrière de diffusion, il est possible d'employer une couche plus mince de barrière de diffusion présentant une vitesse de croissance faible, ainsi qu'une seconde couche présentant un taux de croissance plus rapide. Dans un cas comme celui-ci, il pourrait être possible de déposer les deux couches en utilisant le même jeu de masque. Cependant, grâce à la vitesse de croissance plus rapide de la seconde couche, on 25 pourrait obtenir une production accélérée. Dans certains modes de réalisation, l'étape de croissance de la couche de barrière de diffusion peut comprendre la croissance d'une couche d'au moins l'un parmi le tantale (Ta), le nitrure de tantale (TaN), le nitrure de silicium (Si3N4). En choisissant la couche de barrière de diffusion entre ces éléments, on peut obtenir un effet optimal permettant d'empêcher la diffusion de matériau conducteur. Dans certains modes de réalisation, la longueur de la structure de barrière de diffusion peut être 35 située entre 20 nm et 1µm. 30 En faisant croître la structure de barrière de diffusion avec une longueur qui est sensiblement plus grande que la longueur habituelle d'une couche standard de barrière de diffusion, on peut trouver avantage à empêcher la diffusion de l'élément conducteur, même dans le cas d'un dé- faut d'alignement. Un processus permettant de réaliser une intégration 3D d'au moins deux substrats semiconducteurs, conformément à un autre mode de réalisation de la présente invention peut inclure les étapes consistant à réaliser une structure de connexion dans au moins un, de préférence cha- cun, des deux substrats semiconducteurs, en fonction du processus permettant de réaliser une structure de connexion dans un substrat semiconducteur, conformément à un mode de réalisation de la présente invention comme décrit ci-dessus, en fixant les deux substrats semiconducteurs le long de la première surface de chacun des deux substrats semiconducteurs. En réalisant l'intégration 3D qui utilise deux substrats obtenus par le processus permettant de réaliser une structure de connexion dans un substrat semiconducteur, conformément à un mode de réalisation de la présente invention, il est possible de réaliser une connexion entre les deux substrats, laquelle peut empêcher une diffusion non souhaitée de matériau conducteur même en présence d'un défaut d'alignement pendant le processus d'intégration 3D. Dans certains modes de réalisation, le mode de fixation des deux substrats semiconducteurs peut inclure une étape consistant à fixer, en particulier par collage, deux substrats semiconducteurs l'un à l'autre. En collant les deux substrats l'un à l'autre, une connexion stable peut être assurée, et on peut empêcher un autre défaut d'alignement des zones de connexion. Un système semiconducteur, conforme à un autre mode de réalisation de la présente invention, peut inclure au moins un premier substrat et un second substrat, le premier substrat incluant au moins une structure de connexion, le premier substrat présentant au moins une première sur-face et étant intégré en trois dimensions avec le second substrat le long de la première surface, l'intégration 3D présentant un défaut d'alignement latéral dans au moins une dimension présentant une valeur de défaut d'alignement (M). Et la structure de connexion inclut une structure de barrière de diffusion permettant d'empêcher la diffusion d'éléments en dehors d'une couche conductrice dans le matériau du substrat, caractérisé en ce que la structure de barrière de diffu- sion est configurée de telle sorte qu'une première surface d'extrémité, représentant la surface la plus à l'extérieur de la structure de barrière de diffusion, sensiblement parallèle à la première surface, le long d'une direction perpendiculaire à la première surface et allant depuis le substrat vers la première surface, de la première structure de barrière de diffusion, présente une Ion- gueur (L) dans la direction du défaut d'alignement latéral, la longueur dépendant de la valeur du défaut d'alignement, la longueur (L) de la structure de barrière de diffusion étant choisie de telle sorte que l'on empêche une diffusion d'éléments en dehors d'une couche conductrice du second substrat. En réalisant un système semiconducteur de cette manière, il est possible de réaliser une connexion électrique stable pendant un processus d'intégration 3D entre des structures de connexion correspondantes sur les premier et second substrats, même en présence d'un défaut d'alignement pendant l'intégration 3D. En prenant en compte la valeur du défaut d'alignement, la structure de barrière de diffusion peut être dimensionnée de façon à compenser le défaut d'ali- gnement et empêcher la diffusion d'un élément conducteur. Dans certains modes de réalisation, la longueur peut être au moins aussi longue que la valeur latérale du défaut d'alignement. En choisissant la longueur de la structure de barrière de diffusion de telle sorte qu'elle vaille au moins la valeur du défaut d'alignement, même dans le cas d'un défaut d'alignement maximal, on peut assurer la prévention de la diffusion de l'élément conducteur. Dans certains modes de réalisation, la longueur peut être au moins aussi longue que la longueur de la couche conductrice du second substrat le long de la direction du défaut d'alignement. En choisissant la longueur de la structure de barrière de diffusion de telle sorte qu'elle soit au moins aussi longue que la longueur de la couche conductrice du second substrat le long de la direction du défaut d'alignement, on peut assurer la prévention de la diffusion de l'élément conducteur à chaque fois qu'un contact est établi entre les couches conductrices des premier et second substrats. Dans certains modes de réalisation, la structure de connexion peut en outre inclure une couche conductrice de telle sorte que la couche conductrice soit séparée du premier substrat semi- conducteur par au moins la structure de barrière de diffusion. En séparant les éléments conducteurs du substrat au moyen de la structure de barrière de diffusion, il pourrait être possible d'utiliser la structure de barrière de diffusion à la fois pour empêcher la diffusion de l'élément conducteur de la structure de connexion du premier substrat dans le premier substrat, tout comme d'empêcher la diffusion de l'élément conducteur de la structure de connexion du second substrat dans le premier substrat. Dans certains modes de réalisation, la structure de barrière de diffusion peut inclure une couche de barrière de diffusion. En utilisant une couche de barrière de diffusion comme structure de barrière de diffusion, le processus consistant à faire croître une structure de barrière de diffusion pourrait être contrôlé précisément. De plus, en utilisant la couche de barrière de diffusion en tant que structure de barrière de diffusion, une seule étape de fabrication peut être nécessaire pour faire croître la stuc- ture de barrière diffusion. Dans certains modes de réalisation, la structure de barrière de diffusion peut inclure une couche de barrière de diffusion et une seconde couche située sur la couche de barrière de diffusion pré-sentant une vitesse de croissance supérieure à celle de la couche de barrière de diffusion. En utilisant deux couches pour faire croître la structure de barrière de diffusion, il est possible d'employer une couche plus mince de barrière de diffusion présentant une vitesse de croissance faible, ainsi qu'une seconde couche présentant un taux de croissance plus rapide. Dans un tel cas, il pourrait être possible de déposer les deux couches en utilisant le même jeu de masques. Cependant, grâce à la vitesse de croissance plus rapide de la seconde couche, on pourrait obtenir une production accélérée. Dans certains modes de réalisation, la couche de barrière de diffusion peut être l'un quelconque parmi le tantale (Ta), le nitrure de tantale (TaN), le nitrure de silicium (Si3N4). En choisissant la couche de barrière de diffusion entre ces éléments, on peut obtenir un effet optimal permettant d'empêcher la diffusion de matériau conducteur. 35 Les dessins annexés sont incorporés dans la description et forment une partie de celle-ci afin d'illustrer plusieurs modes de réalisation de la présente invention. Ces dessins, avec la descrip- tion, servent à expliquer les fonctions, les avantages et les principes de l'invention. Les dessins n'ont d'autres but que d'illustrer des exemples préférés et alternatifs de la manière avec laquelle l'invention peut être réalisée et utilisée, et ils ne doivent pas être interprétés comme limitant l'invention aux seuls modes de réalisation illustrés et décrits. D'autres fonctions et avantages de-viendront évidents d'après la description plus particulière qui suit des divers modes de réalisa- tion de l'invention, tels qu'ils sont illustrés dans les dessins annexés dans lesquels des références identiques font référence à des éléments identiques et dans lesquels : La figure 1 est un dessin simplifié illustrant deux substrats en vue d'une intégration 3D, utilisés dans des modes de réalisation de la présente invention, la figure 2 est un schéma simplifié illustrant un processus de réalisation d'une structure de connexion conforme à un premier mode de réalisation de la présente invention, la figure 3A est un schéma simplifié illustrant deux substrats supportant un processus d'in- 20 tégration 3D conforme à un mode de réalisation de la présente invention, la figure 3B est un schéma simplifié illustrant le résultat d'une intégration 3D de deux substrats, conforme à un mode de réalisation de la présente invention, 25 la figure 4 est un schéma simplifié illustrant un processus de réalisation d'une structure de connexion conforme à un deuxième mode de réalisation de la présente invention, la figure 5 est un schéma simplifié illustrant un processus de réalisation d'une structure de connexion conforme à un troisième mode de réalisation de la présente invention, les figures 6A, 6B sont des schémas simplifiés illustrant un processus de réalisation d'une structure de connexion conforme à un quatrième mode de réalisation de la présente invention, 30 35 les figures 7A, 7B sont des schémas simplifiés illustrant un système 3D incluant deux substrats, conformément à un cinquième mode de réalisation de la présente invention, la figure 8A est un schéma simplifié illustrant deux substrats supportant un processus d'intégration 3D conforme à l'état de la technique, la figure 8B est un schéma simplifié illustrant le résultat d'une intégration 3D de deux substrats conformément à l'état de la technique en l'absence d'un défaut d'aligne- ment d'intégration, la figure 8C est un schéma simplifié illustrant le résultat d'une intégration 3D de deux substrats conformément à l'état de la technique en présence d'un défaut d'alignement d'intégration. Dans la description qui suit, à des fins d'explication, des détails spécifiques sont exposés afin de procurer une pleine compréhension de celle-ci. Il peut être évident, cependant, que l'on peut mettre en pratique la présente invention sans ces détails spécifiques. Comme on peut le voir sur la figure 8, la forme de la couche conductrice 8220 et de la couche de barrière de diffusion 8211 de la structure de connexion 8200 de la première puce semi-conductrice 8000, le long de la surface correspondant à la première surface 8100, peut être sensiblement identique à la forme de la couche conductrice 8220 et de la couche de barrière de diffusion 8211 de la structure de connexion 8200 de la seconde puce semiconductrice 8700 le long de la surface correspondant à la première surface 8710. La couche conductrice 8220 peut être utilisée afin de transporter un signal électrique et peut être réalisée avec un matériau présentant des propriétés électriques adaptées à la propagation d'un tel signal. La couche de barrière de diffusion peut être utilisée dans le but d'empêcher la diffusion du matériau de la couche conductrice 8220 dans la première puce semiconductrice 8000 ou dans la seconde puce semiconductrice 8700. Par alignement, nous voulons dire que la première puce semiconductrice 8000 pourrait être placée le long de la direction 1900 de manière telle que la surface de la couche conductrice 8220 de la structure de connexion 8200 de la première puce semiconductrice 8000 et que la surface de la couche conductrice 8220 de la structure de connexion 8200 de la seconde puce semi- conductrice 8700 occupent sensiblement la même surface le long d'un plan incluant la direction 1900 et perpendiculaire à la direction 1800. En même temps, par alignement, nous voulons dire que la première puce semiconductrice 8000 pourrait être placée le long de la direction 1900 de manière telle que la surface de la couche de barrière de diffusion 8211 de la structure de connexion 8200 de la première puce semiconductrice 8000 et que la surface de la couche de barrière de diffusion 8211 de la structure de connexion 8200 de la seconde puce semiconductrice 8700 occupent sensiblement la même surface le long d'un plan incluant la direction 1900 et perpendiculaire à la direction 1800. Une telle situation est illustrée sur la figure 8B. Cependant, comme la situation illustrée sur la figure 8B pourrait ne pas être obtenue en raison de limites technologiques on doit réaliser une structure telle que, même en présence d'un défaut d'alignement, on empêche la diffusion de matériau conducteur dans les substrats semiconducteurs. La figure 1 illustre un premier substrat semiconducteur 1000 et un second substrat semiconducteur 1700 supportant une intégration 3D. L'intégration 3D peut comprendre un processus de collage. Le premier substrat semiconducteur 1000 possède au moins une première surface 1100 et le second substrat semiconducteur 1700 possède au moins une première surface 1710. Les deux substrats semiconducteurs 1000 et 1700 peuvent inclure une pluralité de circuits, tels que les transistors, des diodes, des condensateurs, des pistes métalliques et des traversées, identifiés par des références numériques 1600. Le premier substrat semiconducteur 1000 et le second substrat semiconducteur 1700 peuvent tous les deux inclure en plus d'autres modules, par exemple, des modules optiques, des modules biologiques, des mémoires et/ou des modules de puissance non illustrés sur la figure 1. En outre, l'un ou l'autre ou les deux du premier substrat semiconducteur 1000 et du second substrat semiconducteur 1700 pourraient comprendre l'une quelconque d'une tranche de silicium, d'une tranche de silicium sur isolant, du substrat de verre ou, plus généralement, d'un substrat. Le premier substrat semiconducteur 1000 et le second substrat semiconducteur 1700 peuvent être intégrés en les collant le long d'une surface correspondant à la première surface 1100 et à la première surface 1710 en les rapprochant l'un de l'autre le long de la direction 1800 et en appliquant une valeur prédéterminée de pression à une température prédéterminée, dans un environnement prédéterminé comme indiqué par les flèches 1150. La collage peut correspondre en particulier à la technique décrite dans le brevet US 6,962,835 ou, plus préférentiellement, à la technique décrite dans "Enabling 3D Interconnects with Metal Direct Bonding" (Établissement d'interconnexions 3D grâce à une collage métallique directe) de Di Cioccio et al (IITC 2009). Celle-ci pourrait également être une autre technique comme la collage par thermo compression externe. De plus, le premier substrat semiconducteur 1000 et le second substrat semiconducteur 1700 incluent des structures de connexion 1200 placées au niveau de positions pratiquement semblables le long d'un plan comprenant la direction 1900 et perpendiculaire à la direction 1800 de telle sorte que, lorsque l'on rapproche l'un de l'autre les deux substrats semiconducteurs le long de la direction 1800, les structures de connexion 1200 du premier substrat semiconducteur 1000 entrent en contact avec les structures de connexion correspondantes 1200 du second substrat semiconducteur 1700. Par exemple, la structure de connexion 1201 du premier substrat semi-conducteur 1000 doit entrer en contact avec la structure de connexion 1202 du second substrat semiconducteur 1700. Bien que sur la figure 1 seules deux structures de connexion sont illus- trées il pourrait y en avoir naturellement plus. La figure 2 est un schéma simplifié illustrant un processus de réalisation d'une structure de connexion conforme à un premier mode de réalisation de la présente invention. Plus particulièrement, la figure 2 illustre le processus consistant à réaliser une structure de connexion 2200 telle que, par exemple, la structure de connexion 1201 du premier substrat semiconducteur 1000 et/ou la structure de connexion 1202 du second substrat semiconducteur 1700 et/ou l'une quelconque des structures de connexion 1200 de la figure 1. . Un substrat semiconducteur 2000A inclut un alésage 2300 comme on peut le voir sur la figure 2. L'alésage 2300 peut être réalisé en partant d'un substrat semiconducteur par l'intermédiaire d'une étape S20 en exécutant, par exemple, une photolithographie et une attaque chimique. La taille, la forme, la profondeur et la position de l'alésage 2300 peuvent être pilotées selon la méthode connue dans la technique de la fabrication des semiconducteurs. En exécutant une étape S21 de dépôt et/ou de croissance, une couche de barrière de diffusion 2211 est réalisée au sommet du substrat semiconducteur 2000A de façon à obtenir le substrat semiconducteur 2000B. La réalisation de la couche de barrière de diffusion 2211 pourrait être effectuée selon un processus connu de fabrication de substrat semiconducteur, tel qu'un dépôt et/ou une croissance incluant, par exemple, un dépôt chimique en phase vapeur (CVD), un dépôt physique en phase vapeur (PVD) une épitaxie ou tout autre technique. La couche de barrière de diffusion pourrait être une couche d'un matériau présentant la propriété de bloquer la diffusion d'atomes métalliques comme, par exemple, le tantale (Ta), le nitrure de tantale (TaN) ou le nitrure de silicium (S13N4). Ensuite, par l'intermédiaire de l'étape S22A, qui pourrait consister en un dépôt du germe d'une couche conductrice de 2221, on obtient le substrat semiconducteur 2000C. Le processus de dépôt d'un germe pourrait être effectué grâce à des procédés connus dans la technique comme le germe pour dépôt PVD ou pour dépôt CVD. La couche conductrice 2221 pourrait être, par exemple, du cuivre, de l'argent, de l'or ou tout autre matériau présentant une conductivité électrique. Ensuite, par l'intermédiaire de l'étape S22B, qui consiste en un dépôt d'une couche conductrice 2222, on obtient le substrat semiconducteur 2000D. L'étape S22B pourrait consister en un dépôt électrochimique (ECD). La couche conductrice 2222 pourrait être le même matériau que la couche conductrice 2221 ce qui peut faciliter l'adhérence de la couche conductrice 2222 sur la couche conductrice 2221. En variante, la couche conductrice 2222 pourrait être un matériau différent de la couche conductrice 2221 ce qui pourrait accélérer le processus de croissance ou pourrait procurer une conductivité électrique meilleure, voir pourrait réduire les coûts de produc- tion. Ensuite, le substrat semiconducteur 2000D pourrait être soumis à l'étape S23 consistant en un polissage chimico mécanique (CMP) de façon à obtenir le substrat semiconducteur 2000E. Grâce à ce processus, on obtient une structure de connexion de 2200, semblable à celle illustrée dans le substrat semiconducteur 2000E. La structure de connexion de 1200 inclut une couche de barrière de diffusion 2211 et une couche conductrice 2220. De plus la couche de barrière de diffusion 2211 possède une sur- face 2230 sensiblement parallèle à la première surface 2100 du substrat semiconduc- teur 2000E. La taille de la surface d'extrémité 2230 dans ce mode de réalisation est déterminée sensiblement par l'épaisseur d du matériau formant la couche de barrière de diffusion 2211 dé-posée pendant l'étape S21. En conséquence, il peut est possible de réguler la longueur L de la surface d'extrémité 2230 le long d'au moins la direction 1900, en régulant la quantité de maté- riaux déposés pendant l'étape S21 Dans le substrat semiconducteur 2000E, la surface 2230 de la couche de barrière de diffusion 2211 peut agir comme structure de barrière de diffusion, ce qui empêche ainsi la diffusion d'éléments en dehors de la couche conductrice d'un second substrat semiconducteur, dans le substrat semiconducteur 2000E, même en présence d'un défaut d'alignement. La figure 3A est un schéma simplifié illustrant deux substrats supportant un processus d'intégration 3D conforme au premier mode de réalisation de la présente invention : Plus particulière-ment, La figure 3A illustre un premier substrat semiconducteur 1000 et un second substrat se- miconducteur 1700 supportant une intégration 3D le long la direction 1800. Comme on peut le voir sur la figure 3A, le premier substrat semiconducteur 1000 peut présenter un défaut latéral d'alignement le long de la direction 1900 par rapport au second substrat semi-conducteur 1700. Le défaut latéral d'alignement le long de la direction 1900 peut présenter par exemple une valeur M, de l'ordre d'approximativement 20 nm à approximativement 1 µm, ou par exemple même supérieure à 11.1m. Le premier substrat semiconducteur 1000 et le second substrat semiconducteur 1700 incluent tous les deux une structure de connexion 2200 obtenue par le processus décrit sur la figure 2. La structure de connexion 2200 possède ainsi une surface 2230 présentant une longueur dans la direction 1900 correspondant à une valeur L de l'ordre de 20 nm à 1 µm de manière caractéristique, agissant comme structure de barrière de diffusion. La figure 3B est un schéma simplifié illustrant le résultat d'une intégration 3D de deux substrats, conforme à un mode de réalisation de la présente invention. Plus particulièrement, la figure 3B illustre un système semiconducteur 3D obtenu par l'intégration 3D du premier substrat semi- conducteur 1000 et du second substrat semiconducteur 1700. Dans un mode de réalisation en variante, la longueur L de la surface 2230 du premier substrat semiconducteur 1000 peut être plus grande que la longueur de la couche conductrice 2220 du second substrat semiconducteur 1700 le long de la direction 1900. En choisissant la longueur L d'une telle manière, il est possible d'assurer que la diffusion est empêchée à chaque fois qu'un contact est réalisé entre la couche conductrice 2220 du premier substrat semiconducteur 1000 et la couche conductrice 2220 du second substrat semiconducteur 1700. Comme on peut le voir sur la figure 3B, la structure de connexion 2200 du premier substrat se- miconducteur 1000 présente un défaut d'alignement par rapport à la structure de connexion 2200 du second substrat semiconducteur 1700. Cependant, on peut empêcher de diffuser la couche conductrice 2220 de la structure de connexion 2200 du second substrat semi-conducteur 1700 dans le premier substrat semiconducteur 1000 grâce à la couche de barrière de diffusion 2211 de la structure de connexion 2200 du premier substrat semiconducteur 1000. Par conséquent, à la différence de la technique antérieure illustrée sur la figure 8C où le matériau conducteur pourrait diffuser au travers d'une zone 8500, la couche conductrice 2200 du second substrat semiconducteur 1700 est toujours placée sur une zone incluant la couche conductrice 2200 du premier substrat semiconducteur 1000 ou sur une zone incluant la couche conductrice 2200 et la surface 2230 du premier substrat semiconducteur. De cette manière, on peut empêcher la diffusion du matériau composant la couche conductrice 2200 dans le substrat semiconducteur 1000. Plus particulièrement, comme on peut le voir sur la figure 3A, la couche de barrière de diffusion 2211 de la structure de connexion 2000 du premier substrat semiconducteur 1000 pourrait avoir une surface d'extrémité 2230 présentant une longueur L dans la direction 1900 du défaut d'alignement. En choisissant la valeur de longueur L de façon à ce qu'elle soit aussi importante que la valeur M du défaut d'alignement, on peut obtenir le résultat illustré sur la figure 3B. Plus particulièrement, en choisissant la longueur L dans la direction 1900 de la surface 2230 de telle sorte qu'elle corresponde au moins à la valeur M du défaut d'alignement dans la direction 1900, on assure que la couche conductrice 2220 de la structure de connexion 2200 du second substrat semiconducteur 1700 n'est placée que sur la couche conductrice 2220 de la structure de connexion 2200 du premier substrat semiconducteur 1000 ou sur la surface 2230 de la couche de barrière de diffusion 2211 de la structure de connexion 2200 du premier substrat semi-conducteur 1000. En d'autres termes, en choisissant une longueur L de la surface 2230 de telle sorte qu'elle soit au moins aussi grande que la valeur M du défaut d'alignement, on peut empêcher la diffusion du matériau électriquement conducteur 2220 de la structure de connexion 2200 du second substrat semiconducteur 1700 dans le premier substrat semiconducteur 1000. En variante, ou en plus, la longueur L de la surface 2230 pourrait être réglée comme fonction, par exemple d'une valeur maximale M de défaut d'alignement dans des intégrations 3D consé- cutives, ou bien d'une valeur M moyenne de défaut d'alignement dans des intégrations 3D consécutives. De cette manière, il peut être garanti, en termes absolus ou en moyenne, que le défaut d'alignement ne provoquera pas de diffusion de matériau conducteur 2200 dans les substrats semiconducteurs 1000 et/ou 1700. En variante, ou en plus, la longueur L de la surface 2230 dans le premier substrat semiconducteur 1000 pourrait être réglée de façon à être au moins aussi importante que la longueur du matériau conducteur 2200 de la structure de connexion du second substrat semiconducteur 1700. De cette manière, il est garanti qu'à chaque fois qu'un contact est établi entre le matériau conducteur 2200 du premier substrat semiconducteur 1000 et du second substrat semiconducteur 1700, la diffusion sera empêchée. Ceci présente un avantage dans des cas où la valeur du défaut d'alignement n'est pas connue alors que la longueur du matériau conducteur 2200 de la structure de connexion du second substrat semiconducteur 1700 est connue. De plus, la valeur M du défaut d'alignement pourrait être différente pour des emplacements différents du substrat semiconducteur 1000. Par exemple, en plus d'un défaut d'alignement dû à la tolérance d'une machine de fabrication ou de manipulation, il pourrait se produire un défaut d'alignement dû à la pression exercée sur le substrat semiconducteur ou à un gradient de température au travers du substrat. Dans les cas où la valeur M du défaut d'alignement n'est pas constante sur toute la tranche, ceci pourrait est pris en compte lors du choix de la valeur L de la surface 2230 pour différentes structures de connexion 2200 situées dans différentes parties de la tranche. La figure 4 est un schéma simplifié illustrant un processus de réalisation d'une structure de connexion 4200 conforme à un second mode de réalisation de la présente invention. Plus particulièrement, la figure 4 illustre le processus consistant à réaliser une structure de connexion 4200 telle que, par exemple, la structure de connexion 1201 du premier substrat semiconducteur 1000 et/ou la structure de connexion 1202 du second substrat semiconducteur 1700 et/ou l'une quelconque des structures de connexion 1200 de la figure 1. Comme on peut le voir sur la figure 4, un substrat semiconducteur 4000A comportant un premier alésage 4320 et un second alésage 4310 encerclant le premier alésage vers la surface 4100 pourrait être obtenu grâce à l'étape S40. Le premier alésage 4320 peut être réalisé en partant d'un substrat semiconducteur par l'intermédiaire de l'étape S40 en exécutant, par exemple, une photolithographie et une attaque chimique. La taille, la forme, la profondeur et la position de l'alésage 4320 peuvent être contrôlées selon une méthode connue dans la technique de la fabrication des semiconducteurs. De manière similaire, le second alésage 4310 peut être réalisé en partant d'un substrat semiconducteur massif par l'intermédiaire de l'étape S40 en exécutant, par exemple, les processus bien connus de photolithographie et d'attaque chimique. La taille, la forme, la profondeur et la position de seconds alésages 4310 peuvent être contrôlées selon une méthode connue dans la technique de la fabrication des semiconducteurs. En variante, ou en plus, le premier alésage 4320 et les seconds alésages 4310 pourraient tous être réalisés dans une étape de photolithographie unique. La longueur des seconds alésages 4310, dans au moins la direction 1900, pourrait être choisie de façon à correspondre à une longueur L souhaitée. Ensuite, une couche de barrière de diffusion 4211 est déposée sur un substrat semiconducteur 4000A de façon à obtenir un substrat semiconducteur 4000B par l'intermédiaire de l'étape S41. Les techniques d'exécution de l'étape S41 pourraient être pratiquement semblables aux techniques permettant d'exécuter l'étape S21 sur la figure 2. De plus, la couche de barrière de diffusion 4211 pourrait être pratiquement semblable à la couche de barrière de diffusion 2211 sur la figure 2. Ensuite, une couche conductrice 4221 et une couche conductrice 4222 sont déposées sur le substrat semiconducteur 4000B de façon à respectivement obtenir les substrats semiconducteurs 4000C et 4000D par l'intermédiaire des étapes S42A et S42B. Les étapes S42A et S42B pourraient être pratiquement semblables aux étapes S22A et S22B sur la figure 2. De plus, des couches conductrices 4221 et une couche conductrice 4222 pourraient respectivement être pra- tiquement semblables à la couche conductrice 2221 et à la couche conductrice 2222 sur la figure 2. Enfin, le substrat semiconducteur 4000E est obtenu grâce à l'étape S43. L'étape S43 pourrait être pratiquement semblable à l'étape S23 sur la figure 2. À la suite de l'étape S43, le matériau de la couche de barrière de diffusion 4211 restant dans les seconds alésages 4310 présente une longueur, au moins dans la direction 1900, correspondant à la valeur L désirée dans au moins une zone de surface 4230 de la surface 4100, en agissant ainsi comme structure de barrière de diffusion dans une structure 3D, même en présence d'un défaut d'alignement. Grâce au processus esquissé sur la figure 4, une structure de connexion 4200 pourrait être obtenue, incluant un élément conducteur 4220 et une couche de barrière de diffusion 4211. L'élément conducteur 4220 pourrait être sensiblement identique à l'élément conducteur 2220 sur la figure 2. Par ailleurs, grâce aux seconds alésages 4310, la couche de barrière de diffusion 4211 pourrait être sensiblement plus mince dans la masse que la couche de barrière de diffusion 2211 de la figure 2. Bien qu'elle soit plus mince, la couche de barrière de diffusion 4211, déposée dans les alésages 4310, procure encore une surface 4230 pratiquement semblable à la surface 2230 de la figure 2. En conséquence, les mêmes avantages, obtenus par la structure de connexion 2200 de la figure 2 pourraient être obtenus par la structure de connexion 4200 de la figure 4. De plus, du fait que la croissance d'une couche de barrière de diffusion 4211, à l'étape S41, pourrait être une opération relativement longue, la possibilité de faire croitre une couche 4211 plus mince tout en obtenant encore une surface 4230 importante présentant la longueur L souhaitée, pourrait être avantageuse à la fois en termes de coûts et de temps de traite-ment réduits. Dans le substrat semiconducteur 4000E, la surface 4230 de la couche de barrière de diffusion 4211 peut agir comme structure de barrière de diffusion, ce qui empêche ainsi la diffusion d'éléments en dehors de la couche conductrice d'un second substrat semiconducteur, dans le substrat semiconducteur 4000E, même en présence d'un défaut d'alignement. La figure 5 est un schéma simplifié illustrant un processus de réalisation d'une structure de connexion 5200 conforme à un troisième mode de réalisation de la présente invention. Plus particulièrement, la figure 5 illustre le processus consistant à réaliser une structure de connexion 5200 telle que, par exemple, la structure de connexion 1201 du premier substrat se- miconducteur 1000 et/ou la structure de connexion 1202 du second substrat semiconducteur 1700 et/ou l'une quelconque des structures de connexion 1200 de la figure 1. La figure 5 illustre un substrat semiconducteur 5000A comportant une couche conductrice 5220 et une couche de barrière de diffusion 5212 obtenues grâce à l'étape S52. Les techniques per- mettant d'exécuter l'étape S52 pourraient être pratiquement semblables aux techniques permet-tant d'exécuter les étapes S22A et S22B sur la figure 2. Ensuite, le substrat semiconducteur 5000B, comportant un alésage 5310 sur la couche de barrière de diffusion 5212 entourant la couche conductrice 5220 ou à proximité de la surface 5100, est obtenu grâce à l'étape S50. La taille, la forme, la profondeur et la position de l'alésage 5310 pourraient être contrôlées selon une manière connue dans la technique de la fabrication des semiconducteurs. Les techniques permettant d'exécuter l'étape S50 pourraient être pratique-ment semblables à des techniques permettant d'exécuter l'étape S20 sur la figure 2. Ensuite, une couche de barrière de diffusion 5211 est déposée sur le substrat semiconducteur 5000B de façon à obtenir un substrat semiconducteur 5000C par l'intermédiaire de l'étape S51. Les techniques d'exécution de l'étape S51 pourraient être pratiquement semblables aux techniques permettant d'exécuter l'étape S21 sur la figure 2. De plus, la couche de barrière de diffusion 5211 pourrait être pratiquement semblable à la couche de barrière de diffusion 2211 sur la figure 2. Pendant cette étape, au moins l'alésage 5310 est rempli par le matériau de couche de barrière. Enfin, le substrat semiconducteur 5000D est obtenu grâce à l'étape S53. L'étape S53 pourrait être un procédé CMP pratiquement semblable à celui de l'étape S23 sur la figure 2 pour éliminer le matériau en excès. À la suite de l'étape S43, le matériau de la couche de barrière de diffusion 5211 restant dans les alésages 5310 pourrait présenter une longueur, au moins dans la direction 1900, correspondant à la valeur L désirée dans au moins une surface 5230, en agissant comme structure de barrière de diffusion. En exécutant le processus décrit sur la figure 5, il est possible de réaliser une couche de barrière de diffusion 5211 après que le matériau conducteur a déjà été déposé. De plus, il est possible de réaliser une surface 5230 présentant la longueur L souhaitée avec une couche de diffusion de barrière 5211 relativement mince. Ceci pourrait présenter l'avantage d'augmenter la vitesse de fabrication et donc de réduire les coûts. Dans le substrat semiconducteur 5000D, la surface 5230 de la couche de barrière de diffusion 5211 peut agir comme structure de barrière de diffusion, ce qui empêche ainsi la diffusion d'éléments en dehors de la couche conductrice d'un second substrat semiconducteur, dans le substrat semiconducteur 5000D, même en présence d'un défaut d'alignement. Les figures 6A et 6B sont des schémas simplifiés illustrant un processus de réalisation d'une structure de connexion 6200 conforme à un quatrième mode de réalisation de la présente invention, Plus particulièrement, les figures 6A et 6B illustrent le processus consistant à réaliser une structure de connexion 6200 telle que, par exemple, la structure de connexion 1201 du premier substrat semiconducteur 1000 et/ou la structure de connexion 1202 du second substrat semi- conducteur 1700 et/ou l'une quelconque des structures de connexion 1200 de la figure 1. Comme on peut le voir sur la figure 6A, on obtient un substrat semiconducteur 6000A comportant un premier alésage 6320 grâce à l'étape S40. Le premier alésage 6320 peut être réalisé en partant d'un substrat semiconducteur massif par l'intermédiaire de l'étape S60. Des techniques permettant d'exécuter l'étape S60 pourraient être pratiquement semblables à des techniques permettant d'exécuter l'étape S20 sur la figure 2. Ensuite, une couche de barrière de diffusion 6211 est déposée sur le substrat semiconducteur 6000A de façon à obtenir le substrat semiconducteur 6000B par l'intermédiaire de l'étape S61A. Les techniques permettant d'exécuter l'étape S61A pourraient être pratiquement semblables aux techniques permettant d'exécuter l'étape S21 sur la figure 2. De plus, la couche de barrière de diffusion 6211 pourrait être pratiquement semblable à la couche de barrière de diffusion 2211 sur la figure 2. Ensuite, une seconde couche 6213 est déposée sur le substrat semiconducteur 6000B de façon à obtenir le substrat semiconducteur 6000C par l'intermédiaire de l'étape S61 B. La seconde couche 6213 est déposée sur la couche de barrière de diffusion 6211. La seconde couche 6213 agit également comme couche de barrière de diffusion et pourrait être, par exemple, du TiN, et elle présente une vitesse de croissance supérieure à la couche de barrière de diffusion 6211. La seconde couche 6213 peut présenter une vitesse de croissance plus rapide que celle de la couche de barrière de diffusion 6211 grâce aux conditions opérationnelles dans lesquelles elle est déposée. C'est-à-dire que la vitesse de croissance de la couche de barrière de diffusion 6211 peut être influencée par le fait que la couche de barrière de diffusion 6211 est dépo- sée sur le substrat semiconducteur 6000A alors que la vitesse de croissance de la seconde couche 6213 pourrait être plus rapide en raison du fait que la seconde couche 6213 peut être déposée sur la couche de barrière de diffusion 6211. En d'autres termes, en raison de la contrainte de réalisation d'un dépôt de la couche de barrière de diffusion 6211 sur le substrat semiconducteur 6000A qui présente de bonnes caractéristiques et aucun alésage, le dépôt de la couche de barrière de diffusion 6211 pourrait être lent. Par ailleurs, la seconde couche 6213 pourrait être déposée avec une vitesse de croissance plus rapide en étant déposée sur la couche de barrière de diffusion 6211 plutôt que sur le substrat semiconducteur 6000A. En variante, la seconde couche 6213 et la couche de barrière de diffusion 6211 pourraient être réalisées avec le même matériau pris parmi les matériaux décrits pour la seconde couche 6213 et la couche de barrière de diffusion 6211, et seule la vitesse de croissance du matériau pourrait être augmentée pendant le dépôt de façon à réaliser une couche de qualité supérieure lors d'une première partie du dépôt, en utilisant une vitesse de croissance plus faible, ainsi qu'une couche croissant plus vite dans la seconde partie du dépôt, en utilisant une vitesse de crois- sance plus rapide. Ensuite, une couche conductrice 6221 et une couche conductrice 6222 sont déposées sur la seconde couche 6213 du substrat semiconducteur 6000C de façon à respectivement obtenir les substrats semiconducteurs 6000D et 6000E par l'intermédiaire des étapes S62A et S62B. Les étapes S62A et S62B pourraient être pratiquement semblables aux étapes S22A et S22B sur la figure 2. De plus, des couches conductrices 6221 et la couche conductrice 6222 pourraient respectivement être pratiquement semblables à la couche conductrice 6221 et à la couche conductrice 6222 sur la figure 2. Dans ce mode de réalisation, de même que dans les précédents, la couche conductrice 6221 de germe pourrait ne pas être nécessaire et un dépôt unique de la couche conductrice 6222 pour-rait être effectué à la place du dépôt d'une couche conductrice 6221 et d'une couche conductrice 6222. Enfin, le substrat semiconducteur 6000F est obtenu grâce à l'étape S63. L'étape S63, destinée à éliminer un matériau, pourrait être un procédé CMP pratiquement semblable à celui de l'étape S23 sur la figure 2. À la suite de l'étape S63, les couches de barrières de diffusion combinées 6211 et 6213 présentent une surface 6230 agissant comme structure de barrière de diffusion. En exécutant le processus esquissé sur les figures 6A et 6B, une structure de barrière de diffusion est réalisée avec une surface 6230 présentant une longueur L, dans au moins la direction 1900, en un temps relativement plus court que le temps requis pour réaliser une couche de barrière de diffusion présentant une longueur comparable dans la direction 1900. De cette ma- nière, on pourrait prendre moins de temps à réaliser une structure de barrière de diffusion 6211, 6213 présentant une surface 6230 que, par exemple, l'étape S21 de la figure 2 dans laquelle une couche de barrière de diffusion 2211 plus épaisse pourrait être déposée. En conséquence les coûts de fabrication pourraient être réduits. Dans le substrat semiconducteur 6000F, la surface 6230 des couches de barrières de diffusion 6211 et 6213 peut agir comme structure de barrière de diffusion, ce qui empêche ainsi la diffusion d'éléments en dehors de la couche conductrice d'un second substrat semiconducteur, dans le substrat semiconducteur 6000F, même en présence d'un défaut d'alignement. Les figures 7A et 7B illustrent un système semiconducteur 7000 conforme à un cinquième mode de réalisation de la présente invention. La figure 7A est une vue en coupe du système, prise le long d'un plan perpendiculaire aux deux substrats semiconducteurs. La figure 7B est une vue du haut du système, prise le long d'un plan perpendiculaire au plan de la figure 7A. Le système semiconducteur 7000 est obtenu en intégrant, par l'intermédiaire d'une intégration 3D, un pre- mier substrat semiconducteur 1000 et un second substrat semiconducteur 1700. Le premier 1000 et le second 1700 substrats semiconducteurs incluent au moins une structure de connexion 2200. La structure de connexion 2200 pourrait être réalisée avec l'un quelconque des processus définis dans les précédents modes de réalisation. La référence 2211A indique la barrière de diffusion du premier substrat semiconducteur 1000, alors que la référence 2211B indi- que la barrière de diffusion du second substrat semiconducteur 1700. De plus, comme on peut le voir dans la vue de dessus de la figure 7B, le premier substrat semi-conducteur 1000 pourrait présenter un défaut d'alignement par rapport au second substrat semi-conducteur 1700 à la fois le long de la direction 1800 et de la direction 1900. Les valeurs des défauts d'alignement le long de ces deux directions sont respectivement M1800 et M1900. Dans un tel cas, les dimensions 7810, 7820, 7910, 7920 de la barrière de diffusion 2211A pourraient être choisies comme suit : la dimension 7810, le long de la direction 1800, pourrait prendre n'importe quelle valeur, de 25 préférence au moins une valeur qui peut être fabriquée, la dimension 7910, le long de la direction 1900, pourrait prendre n'importe quelle valeur, de préférence au moins une valeur qui peut être fabriquée, la dimension 7820, le long de la direction 1800, pourrait être choisie de façon à corriger le défaut d'alignement M1800 de la manière décrite dans les précédents modes de réalisa- 30 tion. Par exemple, elle pourrait être choisie pour correspondre au moins à la valeur M1800 du défaut d'alignement, la dimension 7920, le long de la direction 1900, pourrait être choisie de façon à corriger le défaut d'alignement M1900 de la manière décrite dans les précédents modes de réalisa- tion. Par exemple, elle pourrait être choisie pour correspondre au moins à la valeur M1900 du défaut d'alignement, En variante, ou en plus, la dimension 7810 pourrait être choisie de façon à correspondre à la dimension 7820. En variante, ou en plus, la dimension 7910 pourrait être choisie de façon à correspondre à la dimension 7920 de façon à simplifier la conception et la fabrication. En variante, ou en plus, en supposant que la valeur M1800 est supérieure à la valeur M1900, les dimensions 7810, 7910, 7920 pourraient être choisies de façon à correspondre à la dimen- sion 7820 de façon à simplifier encore le processus de conception. En réalisant le système semiconducteur 7000 tel qu'il est décrit ci-dessus, la zone conductrice 2220A du premier substrat semiconducteur 1000 et la zone conductrice 2220B du second substrat semiconducteur 1700 se chevaucheraient au moins partiellement, et la région conduc- trice 2220B ne chevaucherait qu'une zone incluant la zone conductrice 2220A et la barrière de diffusion 2211A du premier substrat semiconducteur 1000. De cette manière, on pourrait empêcher la diffusion de l'élément conducteur en dehors de la zone conductrice 2220B dans le premier substrat semiconducteur 1000. Bien que dans certains des précédents modes de réalisation il n'ait été fait référence qu'au processus de réalisation et qu'aux dimensions de la structure de connexion du premier substrat semiconducteur 1000, les mêmes enseignements pourraient naturellement s'appliquer égale-ment au second substrat semiconducteur 1700. Dans certains modes de réalisation de la présente invention, le substrat semiconducteur intégrant la structure de connexion, comme, par exemple, les substrats semiconducteurs 1000, 1700, 2000E, 4000E, 5000D, 6000F incluant, par exemple, les structures de connexion 100, 1201, 1202, 4200, 5200, 6200, pourrait subir un processus de transfert de couches consistant à transférer une structure de couches le long d'un plan sensiblement parallèle à la surface contenant la direction 1900 et perpendiculaire à la direction 1800. Le processus de transfert pourrait être effectué par implantation du substrat au moyen d'ions afin de former une couche de faiblesse prédéfinie à l'intérieur, et il pourrait inclure une étape consistant à chauffer le substrat de façon à séparer la couche à transférer le long de la couche de faiblesse dans la-quelle ont été implantés des ions. La séparation pourrait également être réalisée grâce à une action mécanique. En variante, le processus de transfert pourrait être effectué par meulage et/ou attaque chimique du matériau en excès de la couche transférée. Le processus de transfert pourrait être exécuté avant la réalisation de la structure de connexion, ou bien après. De plus, le processus de transfert pourrait être exécuté avant le processus d'intégration 3D, ou bien après. Dans certains modes de réalisation de la présente invention, le substrat semiconducteur intégrant la structure de connexion comme, par exemple, les substrats semiconducteurs 1000, 1700, 2000E, 4000E, 5000D, 6000F, pourrait être un type quelconque de tranches de semiconducteur comme, par exemple, une tranche de silicium (Si), une tranche d'arséniure de gallium (GaAs), une tranche de silicium sur isolant (SOI), une tranche de germanium (Ge). L'invention a été présentée dans le contexte de deux substrats supportant un processus d'intégration 3D. Le terme substrat peut correspondre à une tranche de semiconducteur comme par exemple une tranche de 200 mm ou 300 mm de silicium ou de SOI. II peut également correspondre à une puce, c'est-à-dire à un morceau de tranche après qu'elle a été découpée en corn- posants individuels. En d'autres termes, le concept de l'invention est applicable à une intégration 3D effectuée au niveau de la tranche ou au niveau de la puce. Dans la description ci-dessus, les termes croissance, dépôt, réalisation sont utilisés de manière interchangeable pour indiquer des techniques connues dans le domaine de la fabrication de semiconducteurs comme, par exemple, l'une quelconque des techniques de dépôt chimique en phase vapeur (CVD), d'épitaxie, de dépôt physique en phase vapeur (PVD), de dépôt par pulvérisation, d'impression. REVENDICATIONS: 1. Processus de réalisation d'une structure de connexion (1200, 2200, 4200, 5200, 6200) dans un substrat semiconducteur (1000), le substrat semiconducteur possédant au moins une première surface (1100), et étant prévu pour une intégration 3D avec un second substrat (1700) le long d'une première surface, dans lequel l'intégration 3D est sujette à un défaut latéral d'alignement 10 dans au moins une dimension, lequel présente une valeur (M) de défaut d'alignement, le processus incluant une étape de croissance (S21, S41, S51, S61 A, S61 B) d'une structure de barrière de diffusion (2211, 4211, 5211, 6211, 6213) permettant d'empêcher la diffusion d'éléments en dehors d'une couche conductrice dans le reste du substrat semi- 15 conducteur, caractérisé en ce que, une première surface d'extrémité (2230, 4230, 5230, 6230) représentant la surface la 20 plus à l'extérieur de la structure de barrière de diffusion, sensiblement parallèle à la première surface, le long d'une direction (1800) perpendiculaire à la première surface et par-tant du substrat vers la première surface de la structure de barrière de diffusion, présente une longueur (L) dans la direction du défaut d'alignement latéral, la longueur dépendant de la valeur du défaut d'alignement, dans lequel 25 la longueur (L) de la structure de barrière de diffusion est choisie de telle sorte que, dans une structure intégrée 3D, la diffusion d'éléments en dehors d'une couche conductrice du second substrat est empêchée à l'état intégré. 30 2. Processus de réalisation d'une structure de connexion selon la revendication 1, dans lequel la longueur est au moins aussi longue que la valeur latérale (M) du défaut d'alignement.5 3. Processus de réalisation d'une structure de connexion selon la revendication 1, dans lequel la longueur est au moins aussi longue que la longueur de la couche conductrice du second substrat le long de la direction du défaut d'alignement. 4. Processus de réalisation d'une structure de connexion selon l'une quelconque des revendications 1 à 3, incluant en outre : une étape de croissance (S22A, S22B, S42A, S42B, S62A, S62B), après avoir fait croître la structure de barrière de diffusion, d'au moins une couche conduc- 10 trice (2220, 4220, 6220) de telle sorte que la couche conductrice soit séparée du substrat semiconducteur par au moins la structure de barrière de diffusion. 5. Processus de réalisation d'une structure de connexion selon l'une quelconque des revendications 1 à 3, incluant en outre : une étape de croissance (S52) avant de faire croître la structure de barrière de diffusion, d'au moins une couche conductrice (5220). 6. Processus de réalisation d'une structure de connexion selon l'une quelconque des re- 20 vendications 1 à 5, dans lequel l'étape de croissance de la structure de barrière de diffusion inclut une étape de croissance (S21, S41, S51) d'une couche de barrière de diffusion (2211, 4211, 5211). 7. Processus de réalisation d'une structure de connexion selon l'une quelconque des re- 25 vendications 1 à 5, dans lequel l'étape de croissance de la structure de barrière de diffusion comprend en outre une étape de croissance (S61 B) d'une seconde couche (6213) sur la couche de barrière de diffusion présentant une vitesse de croissance supérieure à la couche de barrière de diffusion. 30 8. Processus de réalisation d'une structure de connexion selon l'une quelconque des revendications 1 à 7, dans lequel l'étape de croissance de la couche de barrière de diffusion comprend la croissance d'une couche comprise d'au moins l'un parmi le tantale (Ta), le nitrure de tantale (TaN), le nitrure de silicium (Si3N4). 15 9. Processus de réalisation d'une structure de connexion selon l'une quelconque des revendications 1 à 7, dans lequel la longueur (L) de la structure de barrière de diffusion est comprise entre 20 nm et 1 µm. 10. Processus permettant de réaliser une intégration 3D d'au moins deux substrats semi-conducteurs, incluant l'exécution des étapes consistant à : réaliser une structure de connexion dans au moins un, de préférence chacun, des deux substrats semiconducteurs conformément au processus des revendications 1 à 9, et fixer les deux substrats semiconducteurs le long de la première surface de chacun des deux substrats semiconducteurs. 11. Processus permettant de réaliser une intégration 3D d'au moins deux substrats semi- 15 conducteurs selon la revendication 10, dans lequel l'étape de fixation des deux substrats semiconducteurs inclut une étape consistant à fixer, en particulier par collage, les deux substrats semiconducteurs l'un à l'autre. 12. Système semiconducteur incluant au moins un premier substrat (1000) et un second 20 substrat (1700) ou une couche, le premier substrat incluant au moins une structure de connexion (1200, 2200, 4200, 5200, 6200), dans lequel le premier substrat possède au moins une première surface (1100), et 25 subit une intégration 3D avec le second substrat (1700) ou la couche le long de la première surface, dans laquelle l'intégration 3D est soumise à un défaut latéral d'alignement dans au moins une dimension présentant une valeur (M) de défaut d'alignement, et la structure de connexion inclut une structure de barrière de diffu-30 sion (2211, 4211, 5211, 6211, 6213) permettant d'empêcher la diffusion d'éléments en dehors d'une couche conductrice dans le matériau du substrat, caractérisé en ce que,10la structure de barrière de diffusion est configurée de telle sorte qu'une première surface d'extrémité (2230, 4230, 5230, 6230) représentant la surface la plus à l'extérieur de la structure de barrière de diffusion, sensiblement parallèle à la première surface, le long d'une direction (1800) perpendiculaire à la première surface et partant du substrat vers la première surface de la structure de barrière de diffusion, présente une longueur (L) dans la direction du défaut d'alignement latéral, la longueur dépendant de la valeur du défaut d'alignement, dans lequel la longueur (L) de la structure de barrière de diffusion est choisie de telle sorte que l'on empêche une diffusion d'éléments en dehors d'une couche conductrice du second substrat. 13. Système semiconducteur selon la revendication 12, dans lequel la longueur est au moins aussi longue que la valeur (M) du défaut latéral d'alignement. 14. Système semiconducteur selon la revendication 12, dans lequel la longueur est au moins aussi longue que la longueur de la couche conductrice du second substrat le long de la direction du défaut d'alignement. 20 15. Système semiconducteur selon l'une quelconque des revendications 12 à 14, dans le-quel la structure de connexion inclut en outre au moins une couche conductrice (2220, 4220, 5220, 6220) de telle sorte que la couche conductrice soit séparée du premier substrat par au moins la structure de barrière de diffusion. 25 16. Système semiconducteur selon l'une quelconque des revendications 12 à 15, dans le-quel la structure de barrière de diffusion inclut une couche de barrière de diffusion (2211, 4211, 5211). 17. Système semiconducteur selon l'une quelconque des revendications 12 à 15, dans le- 30 quel la structure de barrière de diffusion inclut une couche de barrière de diffusion (6211) et une seconde couche (6213) sur la couche de barrière de diffusion présentant une vitesse de croissance supérieure à celle de la couche de barrière de diffusion.15 18. Système semiconducteur selon l'une quelconque des revendications 12 à 17, dans le-quel la couche de barrière de diffusion est constituée de l'un parmi le tantale (Ta), le nitrure de tantale (TaN), le nitrure de silicium (Si3N4).