FR 2959626 A1 20111104 FR 1001824 A 20100429 -1- Amplificateurs et comparateurs haute tension de type classe A DESCRIPTION DE L'INVENTION ABREGE Ces circuits sont destinés à réaliser des amplificateurs différentiels de tension de type classe-A, dans des applications à haute tension d'alimentation, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et source, ce qui exige des techniques de conception spéciales afm d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fin de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, le gain du transistor, les capacités entre les différents terminaux du transistor, et la bande passante du transistor sont des facteurs clé d'un amplificateur différentiel de tension). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des régulateurs linéaires de tension) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type classe AB ou classe A), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. Cette invention se rapporte généralement aux amplificateurs et comparateurs différentiels de tension, qui sont alimentés par des tensions plus élevées que la tension maximale que peut supposer les oxydes des transistors qui composent le circuit, et qui sont utilisés dans les circuits audio, power management (gestion de la puissance), battery management (gestion de la charge et de la décharge d'une batterie), et de manière générale dans tous les circuits analogiques. Dans des applications haute tension, ces amplificateurs et comparateurs différentiels de tension doivent supporter des tensions élevées sur leurs terminaux, et nécessitent des circuits spécifiques qui sont présentés dans cette invention. ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) : convertisseurs dc-dc de type buck ou boost ou buck-boost, régulateurs linéaires de tension, amplificateurs audio de puissance de type class-d, amplificateurs audio de puissance de type class-a ou class-ab, driveurs de led ou de lcd, etc. Ces circuits nécessitent des amplificateurs et des comparateurs différentiels de tension, qui sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1«( embedded power management and audio » . En utilisant cette invention, des circuits (amplificateur class D, class A, et Class AB, régulateurs linéaires de tension, driveurs de led et de lcd, etc.. ) alimentés par des tension élevés (12V, 16V, 32V ou plus) peuvent être développés, par exemple, dans une technologie CMOS disposant de l'option drain étendu adaptée à la tension d'alimentation et avec des épaisseurs d'oxyde standards. DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à réaliser des amplificateurs différentiels de tension de type classe-A, dans des applications à haute tension d'alimentation, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Dans cette invention, il y a deux types de composants utilisés: Les composants standard qui sont des transistors MOS de faible tension et d'oxyde mince de grille. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum), ainsi que des faibles tensions différentielles entre leurs terminaux de drain et de source (par exemple 1.5V au maximum) Les composants drain entendu (dits extended drain) qui sont aussi des transistors MOS d'oxyde mince de grille (la même épaisseur de grille que les composants standard), mais avec des terminaux spéciaux de drain. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum û comme pour les composants standard), mais peuvent supporter des hautes tensions différentielles plus élevées entre leurs terminaux de drain et de source (par exemple 5.5V au maximum) 2959626 -3- Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite ainsi pas la portée des champs d'application et d'implémentation de cette invention. 5 BREVE PRESENTATION DES FIGURES Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées: 10 La figure 1 (FIG. 1) est un schéma électrique qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. La figure 2 (FIG. 2) est le schéma électrique, équivalent au schéma de la figure 1 (FIG1) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge 15 active nmos dans un amplificateur ou un comparateur différentiel de tension. La figure 3 (FIG. 3) est un schéma électrique, qui est une variante de la figure 1 (FIG1), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. La figure 4 (FIG. 4) est le schéma électrique, équivalent au schéma de la figure 3 (FIG3) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. 25 La figure 5 (FIG. 5) est un schéma électrique, qui est une variante de la figure 3 (FIG3), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. La figure 6 (FIG. 6) est le schéma électrique, équivalent au schéma de la figure 5 (FIG5) avec des transistors nmos 30 en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. La figure 7 (FIG. 7) est un schéma électrique de la première architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. La figure 8 (FIG. 8) est le schéma électrique, équivalent au schéma de la figure 7 (FIG7) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. La figure 9 (FIG. 9) est un schéma électrique, qui est une variante de la figure 7 (FIG7), et qui la deuxième architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. 20 35 -4- La figure 10 (FIG. 10) est le schéma électrique, équivalent au schéma de la figure 9 (FIG9) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. La figure 11 (FIG. 11) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. La figure 12 (FIG. 12) est le schéma électrique, équivalent au schéma de la figure 11 (FIG11) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. La figure 13 (FIG. 13) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. La figure 14 (FIG. 14) est le schéma électrique, équivalent au schéma de la figure 13 (FIG13) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. La figure 15 (FIG. 15) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. La figure 16 (FIG. 16) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. La figure 17 (FIG. 17) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. La figure 18 (FIG. 18) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. 2959626 -5 DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à réaliser des amplificateurs différentiels de tension de type classe-A, dans des applications à haute tension d'alimentation, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de 5 grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. 10 Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une 15 exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : 20 • La figure 1 (FIG. 1) est un schéma électrique qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. Lorsque les pins VGP et IREFP sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFP, et dont la sortie est IBP. Lorsque la pin VGP est pilotée par une tension, ce circuit constitue une charge active pmos dont les entrées 25 symétriques à haute impédance sont IREFP et IBP. Ce circuit est ainsi constitué de : deux transistors pmos drain étendu (200) (201) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV), et dont les drains constituent les entrées et sorties en courant. • La figure 2 (FIG. 2) est le schéma électrique, équivalent au schéma de la figure 1 (FIG1) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. Lorsque les pins VGN et IREFN sont connectées entre elles, ce circuit constitue un miroir de courant nmos dont 35 l'entrée est IREFN, et dont la sortie est IBN. Lorsque la pin VGN est pilotée par une tension, ce circuit constitue une charge active nmos dont les entrées symétriques à haute impédance sont IREFN et IBN. Ce circuit est constitué de : deux transistors nmos drain étendu (202) (203) dont les grilles sont connectées entre elles, dont les sources 40 sont connectées à la masse, et dont les drains constituent les entrées et sorties en courant. -6- • La figure 3 (FIG. 3) est un schéma électrique, qui est une variante de la figure 1 (FIG1), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 1 (FIG1) est d'utiliser des transistors standard pour effectuer la recopie en courant, et ces transistors standard sont mieux appareillés (dits matchés) entre eux et ont des courants de fuite plus petits que les transistors drain étendu. Lorsque les pins VGP et IREFP sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFP, et dont la sortie est IBP. Lorsque la pin VGP est pilotée par une tension, ce circuit constitue une charge active pmos dont les entrées symétriques à haute impédance sont IREFP et IBP. La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afm d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : d'un transistor pmos drain étendu (206) dont la grille est connectée à la tension de référence pour pmos (VBP), et dont le drain est connecté à la sortie en courant du circuit. deux transistors pmos standard (204) (205) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV). Le drain du transistor pmos standard (204) est connecté à l'entrée en courant du circuit. Le drain du transistor pmos standard (205) est connecté à la source du transistor pmos drain étendu (206). Le transistor pmos drain étendu (206) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (205), afin qu'il ne subisse pas de stress et ne claque pas. • La figure 4 (FIG. 4) est le schéma électrique, équivalent au schéma de la figure 3 (FIG3) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 2 (FIG2) est d'utiliser des transistors standard pour effectuer la recopie en courant, et ces transistors standard sont mieux appareillés (dits matchés) entre eux et ont des courants de fuite plus petits que les transistors drain étendu. Lorsque les pins VGN et IREFN sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFN, et dont la sortie est IBN. Lorsque la pin VGN est pilotée par une tension, ce circuit constitue une charge active nmos dont les entrées symétriques à haute impédance sont IREFN et IBN. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : d'un transistor nmos drain étendu (209) dont la grille est connectée à la tension de référence pour nmos (VBN), et dont le drain est connecté à la sortie en courant du circuit. deux transistors nmos standard (207) (208) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse. Le drain du transistor nmos standard (207) est connecté à l'entrée en courant du 40 circuit. Le drain du transistor nmos standard (208) est connecté à la source du transistor nmos drain étendu -7- (209). Le transistor nmos drain étendu (209) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (208), afm qu'il ne subisse pas de stress et ne claque pas. • La figure 5 (FIG. 5) est un schéma électrique, qui est une variante de la figure 3 (FIG3), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 3 (FIG3), dans le cas d'utilisation comme charge active, est d'avoir une impédance symétrique sur les deux entrées, et plus importante sur la première entrée (configuration dite cascode), ce qui favorisera des gains plus importants des amplificateurs et comparateurs différentiels en tension, et une symétrie parfaite dans le cas d'amplificateurs ou comparateurs à sorties différentielles en tension. Lorsque les pins VGP et IREFP sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFP, et dont la sortie est IBP. Lorsque la pin VGP est pilotée par une tension, ce circuit constitue une charge active pmos dont les entrées symétriques à haute impédance sont IREFP et IBP. La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : de deux transistor pmos drain étendu (211) (206) dont les grilles sont connectées à la tension de référence pour pmos (VBP), et dont les drains sont respectivement connectés à l'entrée et à la sortie en courant du circuit. deux transistors pmos standard (204) (205) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV). Le drain du transistor pmos standard (204) est connecté à la source du transistor pmos drain étendu (211). Le drain du transistor pmos standard (205) est connecté à la source du transistor pmos drain étendu (206). Les transistors pmos drain étendu (211) (206) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (204) (205), afin qu'ils ne subissent pas de stress et ne claquent pas. • La figure 6 (FIG. 6) est le schéma électrique, équivalent au schéma de la figure 5 (FIG5) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 4 (FIG4), dans le cas d'utilisation comme charge active, est d'avoir une impédance symétrique sur les deux entrées, et plus importante sur la première entrée (configuration dite cascode), ce qui favorisera des gains plus importants des amplificateurs et comparateurs différentiels en tension, et une symétrie parfaite dans le cas d'amplificateurs ou comparateurs à sorties différentielles en tension. Lorsque les pins VGN et IREFN sont connectées entre elles, ce circuit constitue un miroir de courant nmos dont l'entrée est IREFN, et dont la sortie est IBN. Lorsque la pin VGN est pilotée par une tension, ce circuit constitue une charge active nmos dont les entrées symétriques à haute impédance sont IREFN et IBN. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des 40 transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : -8- de deux transistor nmos drain étendu (212) (209) dont les grilles sont connectées à la tension de référence pour nmos (VBN), et dont les drains sont respectivement connectés à l'entrée et à la sortie en courant du circuit. deux transistors nmos standard (207) (208) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse. Le drain du transistor nmos standard (207) est connecté à la source du transistor nmos drain étendu (212). Le drain du transistor nmos standard (208) est connecté à la source du transistor nmos drain étendu (209). Les transistors nmos drain étendu (212) (209) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (207) (208), afm qu'ils ne subissent pas de stress et ne claquent pas. • La figure 7 (FIG. 7) est un schéma électrique de la première architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux sorties VOP1 et VON1 qui constituent la sortie différentielle en courant. La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afm d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. Ce circuit est constitué de : d'un miroir de courant pmos (210) de deux transistor pmos drain étendu (5) (6) dont les grilles sont connectées à la tension de référence pour pmos (VBP), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors pmos standard (3) (4) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant pmos (210). Le drain du transistor pmos standard (3) est connecté à la source du transistor pmos drain étendu (5). Le drain du transistor pmos standard (4) est connecté à la source du transistor pmos drain étendu (6). Les transistors pmos drain étendu (5) (6) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (3) (4), afm qu'ils ne subissent pas de stress et ne claquent pas. • La figure 8 (FIG. 8) est le schéma électrique, équivalent au schéma de la figure 7 (FIG7) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux sorties VOPI et VON1 qui constituent la sortie différentielle en courant. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afm d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. -9- Ce circuit est constitué de : d'un miroir de courant nmos (220) de deux transistor nmos drain étendu (25) (26) dont les grilles sont connectées à la tension de référence pour nmos (VBN), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors nmos standard (23) (24) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant nmos (220). Le drain du transistor nmos standard (23) est connecté à la source du transistor nmos drain étendu (25). Le drain du transistor nmos standard (24) est connecté à la source du transistor nmos drain étendu (26). Les transistors nmos drain étendu (25) (26) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (23) (24), afin qu'ils ne subissent pas de stress et ne claquent pas. • La figure 9 (FIG. 9) est un schéma électrique, qui est une variante de la figure 7 (FIG7), et qui la deuxième architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 7 (FIG7) est de générer une référence de tension interne (en remplacement de VBP de la figure 7), et d'avoir une tension différentielle fixe aux bornes des terminaux drain et source des transistors de la paire différentielle, ce qui augmentera la dynamique du mode commun d'entrée des amplificateurs et comparateurs différentiels en tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux sorties VOP1 et VONI qui constituent la sortie différentielle en courant. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. La pin IB2 est une entrée de courant de référence qui rentre dans un pmos du circuit. Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. Ce circuit est constitué de : d'un miroir de courant pmos (210) d'un transistor pmos drain étendu (11) dont la grille et le drain sont connectés à une entrée en courant de référence. d'un transistor pmos standard (10) dont la grille et le drain sont connectés à la source du transistor pmos drain étendu (Il), et dont la source est connectée à la sortie en courant du miroir de courant pmos (210). de deux transistors pmos drain étendu (5) (6) dont les grilles sont connectées à la grille et au drain du transistor pmos drain étendu (11), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors pmos standard (3) (4) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant pmos (210). Le drain du transistor pmos standard (3) est connecté à la source du transistor pmos drain étendu (5). Le drain du transistor pmos standard (4) est connecté à la source du transistor pmos drain étendu (6). Les transistors pmos drain étendu (5) (6) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (3) (4), afm qu'ils ne subissent pas de stress et ne claquent pas. Les transistors (10) (11) montés en diode maintiennent une tensions différentielle constante entre les terminaux source et drain des transistors de la paire différentielle, indépendamment des tensions d'entrée du circuit. -10- • La figure 10 (FIG. 10) est le schéma électrique, équivalent au schéma de la figure 9 (FIG9) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 8 (FIG8) est de générer une référence de tension interne (en remplacement de VBN de la figure 8), et d'avoir une tension différentielle fixe aux bornes des terminaux drain et source des transistors de la paire différentielle, ce qui augmentera la dynamique du mode commun d'entrée des amplificateurs et comparateurs différentiels en tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux 10 sorties VOP1 et VON1 qui constituent la sortie différentielle en courant. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. La pin 1B2 est une entrée de courant de référence qui rentre dans un nmos du circuit. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. 15 Ce circuit est constitué de : d'un miroir de courant nmos (220) d'un transistor nmos drain étendu (31) dont la grille et le drain sont connectés à une entrée en courant de référence. d'un transistor nmos standard (30) dont la grille et le drain sont connectés à la source du transistor nmos 20 drain étendu (31), et dont la source est connectée à la sortie en courant du miroir de courant nmos (220). de deux transistors nmos drain étendu (25) (26) dont les grilles sont connectées à la grille et au drain du transistor nmos drain étendu (31), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors nmos standard (23) (24) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en 25 courant du miroir de courant nmos (220). Le drain du transistor nmos standard (23) est connecté à la source du transistor nmos drain étendu (25). Le drain du transistor nmos standard (24) est connecté à la source du transistor nmos drain étendu (26). Les transistors nmos drain étendu (25) (26) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (23) (24), afin qu'ils ne subissent pas de stress et ne claquent pas. Les transistors (30) (31) montés en diode maintiennent une tensions différentielle 30 constante entre les terminaux source et drain des transistors de la paire différentielle, indépendamment des tensions d'entrée du circuit. • La figure 11 (FIG. 11) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. 35 Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. 40 Le circuit (44) dénommé « Etage d'entrée pmos » fait référence à l'un quelconque des circuits de la figure 7, ou figure 9. - 11 - Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. Ce circuit est constitué de : d'un étage d'entrée de type pmos (44) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur. d'un miroir de courant pmos (210) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor nmos drain étendu (42) dont la grille est connectée à la tension de référence pour nmos (VBN), et dont le drain est connecté à la sortie négative de l'étage d'entrée de type pmos (44). de deux transistors nmos standard (40) (41) qui sont montés en miroir de courant, dont les grilles et le drain du transistor nmos standard (40) sont connectés à la sortie positive de l'étage d'entrée de type pmos (44), et dont les sources sont connectées à la masse. Le drain du transistor nmos standard (41) est connecté à la source du transistor nmos drain étendu (42). Le transistors nmos drain étendu (42) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (41), afm qu'il ne subisse pas de stress et ne claque pas. d'un transistor nmos drain étendu (43), dont la grille est connecté à la source du transistor nmos drain étendu (42), dont la source est connectée à la masse, et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor nmos drain étendu (42) limite la tension maximale entre les terminaux grille et source du transistor nmos drain étendu (43), afm qu'il ne subisse pas de stress et ne claque pas. • La figure 12 (FIG. 12) est le schéma électrique, équivalent au schéma de la figure 11 (FIG11) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. Le circuit (54) dénommé « Etage d'entrée pmos » fait référence à l'un quelconque des circuits de la figure 8, ou figure 10. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. Ce circuit est constitué de : d'un étage d'entrée de type nmos (54) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur. d'un miroir de courant nmos (220) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor pmos drain étendu (52) dont la grille est connectée à la tension de référence pour pmos 40 (VBP), et dont le drain est connecté à la sortie négative de l'étage d'entrée de type nmos (54). - 12 - de deux transistors pmos standard (50) (51) qui sont montés en miroir de courant, dont les grilles et le drain du transistor pmos standard (50) sont connectés à la sortie positive de l'étage d'entrée de type nmos (54), et dont les sources sont connectées à l'alimentation haute tension (VDDHV). Le drain du transistor pmos standard (51) est connecté à la source du transistor pmos drain étendu (52). Le transistors pmos drain étendu (52) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (51), afin qu'il ne subisse pas de stress et ne claque pas. d'un transistor pmos drain étendu (53), dont la grille est connecté à la source du transistor pmos drain étendu (52), dont la source est connectée à l'alimentation haute tension (VDDHV), et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor pmos drain étendu (52) limite la tension maximale entre les terminaux grille et source du transistor pmos drain étendu (53), afm qu'il ne subisse pas de stress et ne claque pas. • La figure 13 (FIG. 13) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBP2 est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. Le circuit (44) dénommé « Etage d'entrée pmos» fait référence à l'un quelconque des circuits de la figure 7, ou figure 9. Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. Ce circuit est constitué de : d'un étage d'entrée de type pmos (44) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur. d'un miroir de courant pmos (210) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor pmos standard (45) dont la grille est connectée à une tension de référence (VBP2), et dont le drain est connecté à la masse. de deux transistors nmos standard (40) (41) qui sont montés en miroir de courant, dont les grilles et le drain du transistor nmos standard (40) sont connectés à la sortie positive de l'étage d'entrée de type pmos (44), et dont les sources sont connectées à la masse. Le drain du transistor nmos standard (41) est connecté à la sortie négative de l'étage d'entrée de type pmos (44), et à la source du transistor pmos standard (45). Le transistors pmos standard (45) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (41), afm qu'il ne subisse pas de stress et ne claque pas. d'un transistor nmos drain étendu (43), dont la grille est connectée à la source du transistor pmos standard (45), dont la source est connectée à la masse, et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor pmos standard (45) limite la tension maximale entre les terminaux grille et source du transistor nmos drain étendu (43), afm qu'il ne subisse pas de stress et ne claque pas. -13- • La figure 14 (FIG. 14) est le schéma électrique, équivalent au schéma de la figure 13 (FIG13) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBN2 est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. Le circuit (54) dénommé « Etage d'entrée nmos » fait référence à l'un quelconque des circuits de la figure 8, ou 10 figure 10. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. Ce circuit est constitué de : d'un étage d'entrée de type nmos (54) dont les entrées sont les entrées différentielles en tension de 15 l'amplificateur ou du comparateur. d'un miroir de courant nmos (220) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor nmos standard (55) dont la grille est connectée à une tension de référence (VBN2), et dont le drain est connecté à l'alimentation haute tension (VDDHV). 20 de deux transistors pmos standard (50) (51) qui sont montés en miroir de courant, dont les grilles et le drain du transistor pmos standard (50) sont connectés à la sortie positive de l'étage d'entrée de type nmos (54), et dont les sources sont connectées à l'alimentation haute tension (VDDHV). Le drain du transistor pmos standard (51) est connecté à la sortie négative de l'étage d'entrée de type nmos (54), et à la source du transistor nmos standard (55). Le transistors nmos standard (55) limite la tension maximale entre les 25 terminaux drain et source du transistor pmos standard (51), afin qu'il ne subisse pas de stress et ne claque pas. d'un transistor pmos drain étendu (53), dont la grille est connectée à la source du transistor nmos standard (55), dont la source est connectée à l'alimentation haute tension (VDDHV), et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor nmos standard (55) limite la tension maximale 30 entre les terminaux grille et source du transistor pmos drain étendu (53), afin qu'il ne subisse pas de stress et ne claque pas. • La figure 15 (FIG. 15) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. 35 Le schéma reprend la partie de la figure 11 (FIG11) composée de (41) (42) (43) (210) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type pmos (44) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type pmos (44) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (41) sont connectées à la tension de contre-réaction (VCMN) du mode commun de sortie 40 de l'amplificateur ou du comparateur. Les pins IREFP1 et IREFP2 sont deux entrées de courant de référence qui rentrent dans des pmos du circuit. -14- • La figure 16 (FIG. 16) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. Le schéma reprend la partie de la figure 12 (FIG12) composée de (51) (52) (53) (220) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type nmos (54) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type nmos (54) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (51) sont connectées à la tension de contre-réaction (VCMP) du mode commun de sortie de l'amplificateur ou du comparateur. Les pins IREFN1 et IREFN2 sont deux entrées de courant de référence qui rentrent dans des nmos du circuit. • La figure 17 (FIG. 17) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. Le schéma reprend la partie de la figure 13 (FIG13) composée de (41) (43) (45) (210) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type pmos (44) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type pmos (44) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (41) sont connectées à la tension de contre-réaction (VCMN) du mode commun de sortie de l'amplificateur ou du comparateur. Les pins IREFP1 et IREFP2 sont deux entrées de courant de référence qui rentrent dans des pmos du circuit. • La figure 18 (FIG. 18) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. Le schéma reprend la partie de la figure 14 (FIG14) composée de (51) (53) (55) (220) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type nmos (54) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type nmos (54) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (51) sont connectées à la tension de contre-réaction (VCMP) du mode commun de sortie de l'amplificateur ou du comparateur. Les pins IREFN1 et IREFN2 sont deux entrées de courant de référence qui rentrent dans des nmos du circuit. REVENDICATIONS1. Amplificateurs et comparateurs haute tension de type classe A, caractérisé en ce qu'il est implémenté dans une technologie CMOS à oxyde fm et avec l'option drain étendu, et en ce qu'il comporte : - Des transistors MOS à oxyde mince de grille, sans option drain étendu et à faible tension de claquage, lesdits transistors étant dits de type standard. - Des transistors MOS à oxyde mince de grille, avec option drain étendu de type DMOS, DEMOS, LDMOS, lesdits transistors étant dits de type drain-étendu. - Des miroirs de courant ou charge active de type pmos (210) ou de type nmos (220). - Un étage d'entrée de type pmos (44) ou de type nmos (54). - Un étage de sortie de type classe A de type pmos ou de type nmos. 2. Amplificateurs et comparateurs haute tension de type classe A, selon la revendication 1, caractérisé en que ledit miroirs de courant ou charge active de type pmos (210), et constitué: - Soit (FIG1) de deux transistors pmos drain étendu (200) (201) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV), et dont les drains constituent les entrées et sorties en courant. - Soit (FIG3) d'un transistor pmos drain étendu (206) dont la grille est connectée à la tension de référence pour pmos (VBP), et dont le drain est connecté à la sortie en courant du circuit, de deux transistors pmos standard (204) (205) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV), ledit transistor pmos standard (204) a son drain connecté à l'entrée en courant du circuit, ledit transistor pmos standard (205) a son drain connecté à la source du transistor pmos drain étendu (206), ledit transistor pmos drain étendu (206) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (205) afin qu'il ne subisse pas de stress et ne claque pas. - Soit (FIG5) de deux transistor pmos drain étendu (211) (206) dont les grilles sont connectées à la tension de référence pour prnos (VBP), et dont les drains sont respectivement connectés à l'entrée et à la sortie en courant du circuit, de deux transistors pmos standard (204) (205) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV), ledit transistor pmos standard (204) a son drain connecté à la source du transistor pmos drain étendu (211), ledit transistor pmos standard (205) a son drain connecté à la source du transistor pmos drain étendu (206), lesdits transistors pmos drain étendu (211) (206) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (204) (205) afin qu'ils ne subissent pas de stress et ne claquent pas. 3. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit miroirs de courant ou charge active de type nmos (220), est constitué: - Soit (FIG2) de deux transistors nmos drain étendu (202) (203) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse, et dont les drains constituent les entrées et sorties en courant. - Soit (FIG4) d'un transistor nmos drain étendu (209) dont la grille est connectée à la tension de référence pour nmos (VBN), et dont le drain est connecté à la sortie en courant du circuit, de deux transistors nmos standard (207) (208) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse, ledit transistor nmos standard (207) a son drain connecté à l'entrée en courant du circuit, ledit transistor nmos standard (208) a son drain connecté- 16 - à la source du transistor nmos drain étendu (209), ledit transistor nmos drain étendu (209) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (208) afm qu'il ne subisse pas de stress et ne claque pas. - Soit (FIG6) de deux transistor nmos drain étendu (212) (209) dont les grilles sont connectées à la tension de référence pour nmos (VBN), et dont les drains sont respectivement connectés à l'entrée et à la sortie en courant du circuit, de deux transistors nmos standard (207) (208) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse, ledit transistor nmos standard (207) a son drain connecté à la source du transistor nmos drain étendu (212), ledit transistor nmos standard (208) a son drain connecté à la source du transistor nmos drain étendu (209), lesdits transistors nmos drain étendu (212) (209) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (207) (208) afm qu'ils ne subissent pas de stress et ne claquent pas. 4. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit étage d'entrée de type pmos (44), est constitué: - Soit (FIG7) d'un miroir de courant pmos (210), de deux transistor pmos drain étendu (5) (6) dont les grilles sont connectées à la tension de référence pour pmos (VBP), et dont les drains sont connectés aux sorties en courant du circuit, de deux transistors pmos standard (3) (4) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant pmos (210), ledit transistor pmos standard (3) a son drain connecté à la source du transistor pmos drain étendu (5), ledit transistor pmos standard (4) a son drain connecté à la source du transistor pmos drain étendu (6), lesdits transistors pmos drain étendu (5) (6) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (3) (4) afm qu'ils ne subissent pas de stress et ne claquent pas. - Soit (FIG9) d'un miroir de courant pmos (210), d'un transistor pmos drain étendu (11) dont la grille et le drain sont connectés à une entrée en courant de référence, d'un transistor pmos standard (10) dont la grille et le drain sont connectés à la source du transistor pmos drain étendu (11), et dont la source est connectée à la sortie en courant du miroir de courant pmos (210), de deux transistors pmos drain étendu (5) (6) dont les grilles sont connectées à la grille et au drain du transistor pmos drain étendu (11), et dont les drains sont connectés aux sorties en courant du circuit, de deux transistors pmos standard (3) (4) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant pmos (210), ledit transistor pmos standard (3) a son drain connecté à la source du transistor pmos drain étendu (5), ledit transistor pmos standard (4) a son drain connecté à la source du transistor pmos drain étendu (6), lesdits transistors pmos drain étendu (5) (6) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (3) (4), afm qu'ils ne subissent pas de stress et ne claquent pas, lesdits transistors (10) (11) montés en diode maintiennent une tensions différentielle constante entre les terminaux source et drain des transistors de la paire différentielle, indépendamment des tensions d'entrée du circuit. 5. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit étage d'entrée de type nmos (54), est constitué: - Soit (FIG8) d'un miroir de courant nmos (220), de deux transistor nmos drain étendu (25) (26) dont les grilles sont connectées à la tension de référence pour nmos (VBN), et dont les drains sont connectés aux sorties en courant du circuit, de deux transistors nmos standard (23) (24) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du-17- miroir de courant nmos (220), ledit transistor nmos standard (23) a son drain connecté à la source du transistor nmos drain étendu (25), ledit transistor nmos standard (24) a son drain connecté à la source du transistor nmos drain étendu (26), lesdits transistors nmos drain étendu (25) (26) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (23) (24) afin qu'ils ne subissent pas de stress et ne claquent pas. - Soit (FIG10) d'un miroir de courant nmos (220), d'un transistor nmos drain étendu (31) dont la grille et le drain sont connectés à une entrée en courant de référence, d'un transistor nmos standard (30) dont la grille et le drain sont connectés à la source du transistor nmos drain étendu (31), et dont la source est connectée à la sortie en courant du miroir de courant nmos (220), de deux transistors nmos drain étendu (25) (26) dont les grilles sont connectées à la grille et au drain du transistor nmos drain étendu (31), et dont les drains sont connectés aux sorties en courant du circuit, de deux transistors nmos standard (23) (24) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant nmos (220), ledit transistor nmos standard (23) a son drain connecté à la source du transistor nmos drain étendu (25), ledit transistor nmos standard (24) a son drain connecté à la source du transistor nmos drain étendu (26), lesdits transistors nmos drain étendu (25) (26) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (23) (24), afin qu'ils ne subissent pas de stress et ne claquent pas, lesdits transistors (30) (31) montés en diode maintiennent une tensions différentielle constante entre les terminaux source et drain des transistors de la paire différentielle, indépendamment des tensions d'entrée du circuit. 6. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit étage de sortie de type pmos, est constitué: - Soit (FIG11) d'un étage d'entrée de type pmos (44) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur, d'un miroir de courant pmos (210) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur, d'un transistor nmos drain étendu (42) dont la grille est connectée à la tension de référence pour nmos (VBN), et dont le drain est connecté à la sortie négative de l'étage d'entrée de type pmos (44), de deux transistors nmos standard (40) (41) qui sont montés en miroir de courant, dont les grilles et le drain dudit transistor nmos standard (40) sont connectés à la sortie positive de l'étage d'entrée de type pmos (44), et dont les sources sont connectées à la masse, ledit transistor nmos standard (41) a son drain connecté à la source du transistor nmos drain étendu (42), et d'un transistor nmos drain étendu (43) dont la grille est connecté à la source du transistor nmos drain étendu (42), dont la source est connectée à la masse, et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur, ledit transistor nmos drain étendu (42) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (41) et limite la tension maximale entre les terminaux grille et source du transistor nmos drain étendu (43) afin que ces composants ne subissent pas de stress et ne claquent pas. - Soit (FIG13) d'un étage d'entrée de type pmos (44) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur, d'un miroir de courant pmos (210) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur, d'un transistor pmos standard (45) dont la grille est connectée à une tension de référence (VBP2), et dont le drain est connecté à la masse, de deux transistors nmos standard (40) (41) qui sont montés en miroir de courant, dont les grilles et le drain du transistor nmos standard (40) sont connectés à la sortie positive de l'étage d'entrée de type pmos (44), et dont les sources sont connectées à la masse, ledit transistor nmos standard (41) a son drain connecté à la sortie négative de l'étage d'entrée de type pmos (44), et à la source du transistor pmos standard (45), d'un transistor nmos drain étendu (43), dont la grille est connectée à la source du transistor pmos standard (45), dont la source est connectée à la masse, et dont le drain est connecté à la sortie de-18- l'amplificateur ou du comparateur, ledit transistors pmos standard (45) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (41) et limite la tension maximale entre les terminaux grille et source du transistor nmos drain étendu (43) afm que ces composants ne subissent pas de stress et ne claquent pas. 7. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit étage de sortie de type nmos, est constitué: - Soit (FIG12) d'un étage d'entrée de type nmos (54) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur, d'un miroir de courant nmos (220) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur, d'un transistor pmos drain étendu (52) dont la grille est connectée à la tension de référence pour pmos (VBP), et dont le drain est connecté à la sortie négative de l'étage d'entrée de type nmos (54), de deux transistors pmos standard (50) (51) qui sont montés en miroir de courant, dont les grilles et le drain dudit transistor pmos standard (50) sont connectés à la sortie positive de l'étage d'entrée de type nmos (54), et dont les sources sont connectées à l'alimentation haute tension (VDDHV), ledit transistor pmos standard (51) a son drain connecté à la source du transistor pmos drain étendu (52), et d'un transistor pmos drain étendu (53) dont la grille est connecté à la source du transistor pmos drain étendu (52), dont la source est connectée à l'alimentation haute tension (VDDHV), et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur, ledit transistor pmos drain étendu (52) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (51) et limite la tension maximale entre les terminaux grille et source du transistor pmos drain étendu (53) afin que ces composants ne subissent pas de stress et ne claquent pas. - Soit (FIG14) d'un étage d'entrée de type nmos (54) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur, d'un miroir de courant nmos (220) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur, d'un transistor nmos standard (55) dont la grille est connectée à une tension de référence (VBN2), et dont le drain est connecté à l'alimentation haute tension (VDDHV), de deux transistors pmos standard (50) (51) qui sont montés en miroir de courant, dont les grilles et le drain du transistor pmos standard (50) sont connectés à la sortie positive de l'étage d'entrée de type nmos (54), et dont les sources sont connectées à l'alimentation haute tension (VDDHV), ledit transistor pmos standard (51) a son drain connecté à la sortie négative de l'étage d'entrée de type nmos (54), et à la source du transistor nmos standard (55), d'un transistor pmos drain étendu (53), dont la grille est connectée à la source du transistor nmos standard (55), dont la source est connectée à l'alimentation haute tension (VDDHV), et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur, ledit transistors nmos standard (55) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (51) et limite la tension maximale entre les terminaux grille et source du transistor pmos drain étendu (53) afm que ces composants ne subissent pas de stress et ne claquent pas. 8. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit étage de sortie de type pmos, peut avoir une sortie différentielle, et est constitué: - Soit (FIG15) en reprenant la partie de la figure 11 (FIG11) composée de (41) (42) (43) (210) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type pmos (44) et la sortie positive (VOP) de l'amplificateur ou du comparateur, en dupliquant cette partie, et connectant cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type pmos (44) et la sortie négative (VON) de l'amplificateur ou du comparateur, les grilles desdits transistors (41) sont connectées à la tension de contre-réaction (VCMN) du mode commun de sortie de l'amplificateur ou du comparateur.-19- - Soit (FIG17) en reprenant la partie de la figure 13 (FIG13) composée de (41) (43) (45) (210) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type pmos (44) et la sortie positive (VOP) de l'amplificateur ou du comparateur, en dupliquant cette partie, et connectant cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type pmos (44) et la sortie négative (VON) de l'amplificateur ou du comparateur, les grilles desdits transistors (41) sont connectées à la tension de contre-réaction (VCMN) du mode commun de sortie de l'amplificateur ou du comparateur. 9. Amplificateurs et comparateurs haute tension de type classe A, selon l'une quelconque des revendications précédentes, caractérisé en que ledit étage de sortie de type nmos, peut avoir une sortie différentielle, et est constitué: - Soit (FIG16) en reprenant la partie de la figure 12 (FIG12) composée de (51) (52) (53) (220) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type nmos (54) et la sortie positive (VOP) de l'amplificateur ou du comparateur, en dupliquant cette partie, et connectant cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type nmos (54) et la sortie négative (VON) de l'amplificateur ou du comparateur, les grilles desdits transistors (51) sont connectées à la tension de contre-réaction (VCMP) du mode commun de sortie de l'amplificateur ou du comparateur. - Soit (FIG18) en reprenant la partie de la figure 14 (FIG14) composée de (51) (53) (55) (220) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type nmos (54) et la sortie positive (VOP) de l'amplificateur ou du comparateur, en dupliquant cette partie, et connectant cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type nmos (54) et la sortie négative (VON) de l'amplificateur ou du comparateur, les grilles desdits transistors (51) sont connectées à la tension de contre-réaction (VCMP) du mode commun de sortie de l'amplificateur ou du comparateur.