FR 2962273 A1 20120106 FR 1002741 A 20100630 B10328 FR - B168 1 CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE SIGMA-DELTA MUNI D'UN CIRCUIT DE TEST Domaine de l'invention La présente invention concerne un convertisseur analogique-numérique sigma-delta et un procédé de test d'un convertisseur analogique-numérique sigma-delta. Exposé de l'art antérieur Les circuits d'auto-test embarqués (couramment appelés circuits BIST, acronyme de l'expression anglaise Built-In Self-Test) constituent un moyen de test de circuits intégrés après leur fabrication. Un circuit BIST est implémenté sur une puce et fait partie du produit final. Il permet à des signaux de test d'être produits et appliqués à des parties d'un circuit à tester, et les résultats sont vérifiés automatiquement sur la puce. Les parties analogiques des circuits intégrés sont beaucoup plus couteuses à tester que les parties numériques, au moins partiellement en raison des signaux continus qui doivent être testés. Ainsi, bien que les parties analogiques de circuits intégrés occupent habituellement seulement 10 à 15 % de la surface totale, leur test peut impliquer plus de 50 du coût de test, ce qui inclut le coût d'équipements de test aptes à B10328 FR - B168 2 produire les séquences de test et le temps nécessaire pour réaliser les tests. Les convertisseurs analogique-numérique constituent un exemple de composant analogique qui se trouve souvent dans la partie analogique de circuits intégrés et les convertisseurs sigma-delta constituent un type particulièrement courant de convertisseur analogique-numérique en raison de leur bruit de quantification relativement faible et de leur faible coût en termes de surface de silicium. Toutefois, le test d'un convertisseur analogique-numérique sigma-delta implique d'appliquer des signaux de test à haute résolution dont les valeurs doivent généralement être de 2 ou 3 bits supérieures à la résolution du convertisseur, de sorte que toute distorsion mesurée en sortie provient seulement du circuit en cours de test. En conséquence, il faut généralement utiliser un générateur de formes d'onde sophistiqué. En outre, les progrès des convertisseurs analogique-numérique sigma-delta ont permis d'élargir leurs plages de fonctionnement et ainsi la séquence de test doit pouvoir couvrir toutes ces plages. Ceci constitue un problème pour concevoir un circuit BIST qui répond à ces exigences. Résumé Un objet de la présente invention est de traiter au moins partiellement une ou plusieurs des difficultés de l'art 25 antérieur Selon un aspect de l'invention, il est prévu un convertisseur analogique-numérique sigma-delta comprenant : une ligne d'entrée pour recevoir un signal à convertir ; des première, deuxième et troisième entrées pour recevoir 30 respectivement des première, deuxième et troisième tensions de test ; et un circuit de commutation adapté à appliquer pendant un mode de test du convertisseur analogique-numérique sigma- delta un signal de test ternaire à la ligne d'entrée en sélectionnant périodiquement, sur la base d'un signal de B10328 FR - B168 3 commande de test, l'une de la première, deuxième ou troisième tension de test à appliquer à la ligne d'entrée. Selon un mode de réalisation de la présente invention, le convertisseur est un convertisseur différentiel, les première, deuxième et troisième tensions de test sont des tensions de test différentielles et chacune des première, deuxième et troisième entrées comprend une paire de bornes d'entrée différentielles aux bornes desquelles les première, deuxième et troisième tensions de test différentielles sont respectivement appliquées. Selon un mode de réalisation de la présente invention, le convertisseur comprend en outre une quatrième entrée pour recevoir un signal d'entrée analogique, le circuit de commutation étant agencé pour appliquer le signal d'entrée analogique à la ligne d'entrée pendant un mode normal du convertisseur analogique-numérique sigma-delta. Selon un mode de réalisation de la présente invention, le convertisseur comprend en outre un premier commutateur couplé entre la première entrée et la ligne d'entrée, un second commu- tateur couplé entre la deuxième entrée et la ligne d'entrée, et un troisième commutateur couplé entre la troisième entrée et la ligne d'entrée, dans lequel le signal de commande de test comprend des premier, deuxième et troisième signaux de commande adaptés à commander respectivement les premier, deuxième et troisième commutateurs. Selon un mode de réalisation de la présente invention, la deuxième tension de test est une tension différentielle nulle appliquée aux deux bornes d'une paire de condensateurs d'échantillonnage du convertisseur analogique-numérique sigma-delta. Selon un aspect de l'invention, il est prévu un convertisseur analogique-numérique sigma-delta tel que ci-dessus et un circuit de commande adapté à produire le signal de commande de test. Selon un mode de réalisation de la présente invention, 35 le circuit de commande comprend un modulateur sigma-delta pour B10328 FR - B168 4 appliquer une modulation sigma-delta à un signal de test analogique, le modulateur sigma-delta comprenant deux comparateurs pour détecter quand la valeur du signal modulé est dans l'une de trois plages. Selon un mode de réalisation de la présente invention, le circuit de commande est adapté à produire le signal de commande de test sur la base d'un signal de test binaire. Selon un mode de réalisation de la présente invention, le circuit de commande comprend un élément de retard adapté à produire une version retardée du signal de test binaire et un circuit logique pour produire le signal de commande de test sur la base du signal de test binaire et de la version retardée du signal de test binaire. Selon un mode de réalisation de la présente invention, l'élément de retard est un registre à décalage à réaction linéaire agencé pour mémoriser la séquence binaire du signal de test binaire. Selon un mode de réalisation de la présente invention, le circuit intégré comprend en outre une mémoire mémorisant le 20 signal de test binaire. Selon un aspect de l'invention, il est prévu un procédé de test d'un convertisseur analogique-numérique sigma-delta comprenant : appliquer pendant un mode de test un signal de test ternaire à une ligne d'entrée du convertisseur 25 analogique-numérique sigma-delta. Selon un mode de réalisation de la présente invention, le convertisseur analogique-numérique sigma-delta est un convertisseur différentiel et le signal de test ternaire comprend des premier, deuxième et troisième niveaux de tension différentiels. 30 Selon un mode de réalisation de la présente invention, le second niveau de tension différentielle est une tension différentielle nulle. Selon un mode de réalisation de la présente invention, le signal de test ternaire est produit sur la base d'un signal 35 de test binaire ou d'un signal de test analogique. B10328 FR - B168 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif 5 en relation avec les figures jointes parmi lesquelles : la figure 1 représente schématiquement un exemple de convertisseur analogique-numérique sigma-delta ; la figure 2 représente schématiquement un exemple de circuit de test pour tester un convertisseur analogique-10 numérique sigma-delta ; la figure 3 représente schématiquement une variante de circuit de test pour tester un convertisseur analogique-numérique sigma-delta ; la figure 4 représente schématiquement un circuit 15 intégré comprenant un convertisseur analogique-numérique sigma- delta et un circuit de test selon un mode de réalisation de la présente invention ; la figure 5 représente plus en détail un exemple du modulateur sigma-delta de la figure 4 selon un mode de réalisa-20 tion de la présente invention ; la figure 6 représente un circuit de génération d'un signal de test ternaire basé sur un signal de test analogique selon des modes de réalisation de la présente invention ; les figures 7A et 7B représentent des circuits de 25 génération d'un signal de test ternaire basé sur une séquence de test binaire selon des variantes de réalisation de la présente invention ; la figure 8 est un chronogramme illustrant des signaux des circuits des figures 7A et 7B et un exemple de signal de 30 test ternaire résultant ; et la figure 9 représente un convertisseur analogique-numérique sigma-delta muni d'un circuit BIST selon un mode de réalisation de la présente invention. B10328 FR - B168 6 Description détaillée Dans ce qui suit, seuls les caractéristiques et aspects utiles à la compréhension de l'invention seront exposés en détail. Par exemple, la génération d'un signal de test analo- gigue pour un convertisseur analogique-numérique sigma-delta et d'un signal de test binaire basé sur un signal de test analogique est dans le domaine des capacités de l'homme de l'art et ne sera pas décrite en détail. La figure 1 représente un exemple de convertisseur analogique-numérique sigma-delta 100 comprenant un modulateur sigma-delta 102 et un filtre de décimation (D. F.) 104. Le modulateur 102 comprend un soustracteur 106 qui soustrait un signal de contre-réaction de la tension de signal d'entrée Vin fournie sur une ligne d'entrée 107. La sortie du soustracteur 106 est couplée à un intégrateur 108 qui intègre ce signal et fournit le résultat à un module de quantification à 1 bit 110. Le module de quantification 110 utilise une valeur de seuil unique pour fournir une sortie binaire qui est le signal modulé sigma-delta. Ce signal est fourni sur une ligne de sortie 111 couplée à un convertisseur numérique-analogique (DAC) 112. Le convertisseur numérique-analogique 112 produit un niveau analogique basé sur le signal modulé sigma-delta et fournit ce niveau analogique sur une ligne de réaction vers le soustracteur 106. Ainsi, en fonctionnement, le modulateur sigma-delta 102 fournit un flux de bits ayant une puissance déterminée par le niveau du signal d'entrée Vin et le bruit de quantification. La puissance de ce flux de bits est d'autant plus élevée que le niveau du signal d'entrée est élevé. La sortie du module de quantification 110 sur la ligne 111 est fournie au filtre de décimation 104 qui filtre le bruit et abaisse en fréquence le flux de bits à haute fréquence en un code numérique à haute résolution à la cadence de Nyquist. En particulier, ceci implique d'appliquer simultanément une 30 B10328 FR - B168 7 fonction de filtre moyenneur et une fonction de réduction de cadence pour produire le code numérique à haute résolution. La figure 2 représente un exemple d'un circuit intégré 200 comprenant le convertisseur analogique-numérique sigma-delta (ADC) 100 de la figure 1, et d'un équipement de test externe 202 pour tester le convertisseur analogique-numérique sigma-delta 100. Comme cela est représenté, l'équipement de test fournit une forme d'onde de test analogique à haute résolution sur une ligne d'entrée 204 vers le convertisseur analogique-numérique 100 et reçoit la sortie à n bits sur une ligne 206 à partir du convertisseur analogique-numérique. La structure de la figure 2 ne constitue pas un circuit BIST et présente l'inconvénient que l'équipement de test est nécessairement complexe pour produire la forme d'onde analo- gique à haute résolution. En outre, pour des raisons de coût, le nombre d'équipements de test 202 est généralement limité et la fourniture à l'équipement de test du grand nombre de valeurs numériques à n bits en provenance de sorties du convertisseur 100 prend un temps relativement long. Ainsi, le test d'un grand nombre de circuits intégrés en utilisant cette structure prendra beaucoup de temps. La figure 3 représente une variante de structure qui a déjà été proposée dans laquelle un circuit intégré 300 comprend le convertisseur analogique-numérique sigma-delta 100 et reçoit un signal de test binaire VBIN. L'équipement de test 302 produit un signal numérique à 1 bit sur une ligne d'entrée 304 vers le circuit intégré 300. Une ligne d'entrée 304 est couplée à un convertisseur numérique-analogique 306 qui convertit le signal numérique en le signal de test binaire VBIN en remplaçant les niveaux logiques haut et bas du signal numérique par des amplitudes de tension souhaitées. L'utilisation d'un signal de test purement numérique ne nécessite pas de filtre analogique à l'entrée du convertisseur analogique-numérique sigma-delta puisque l'architecture du convertisseur rejette le bruit haute fréquence contenu dans le flux de bits. B10328 FR - B168 8 La structure de la figure 3 pourrait être adaptée pour devenir un circuit BIST si le signal de test numérique sur la ligne 304 est mémorisé ou produit à l'intérieur d'une puce, et la sortie à n bits sur le convertisseur analogique-numérique sigma-delta 100 analysée dans la puce. Toutefois, l'utilisation d'un signal de test binaire présente l'inconvénient d'introduire un fort bruit de quantification. En conséquence, il faut atténuer l'amplitude du signal de test binaire avant de l'appliquer au convertisseur analo- gique-numérique sigma-delta, ce qui signifie que cette technique ne permet pas de tester toute la plage dynamique du convertisseur. La figure 4 représente un convertisseur analogique-numérique sigma-delta 400 comprenant un modulateur sigma-delta 401 incorporant un circuit d'entrée 402. Le convertisseur 400 comprend également un filtre de décimation 404 et un bloc de modulation 403. Plutôt qu'un signal de test analogique ou binaire, un signal de test ternaire est appliqué au convertisseur pendant un mode de test. En particulier, le circuit d'entrée 402 fournit au reste du bloc de modulation 403, sur une ligne d'entrée 405, une tension d'entrée analogique Vin en fonctionnement normal, ou un signal de test ternaire pendant un mode de test. Le circuit d'entrée reçoit la tension d'entrée analogique Vin sur une entrée 406 et un signal de commande de test Dtest sur une entrée 407. Le signal de commande de test Dtest est utilisé pour produire le signal de test ternaire en commandant la sélection entre trois tensions de test à appliquer sur la ligne d'entrée 405. Dans cet exemple, les trois tensions de test sont des niveaux de tension VA, V0 et VB, fournis sur des lignes 408, 410 et 412 au circuit d'entrée. Les niveaux de tension VA et VB sont par exemple des niveaux de tension de test positif et négatif et V0 est une tension nulle. Les niveaux de tension de test VA et VB peuvent par exemple avoir des amplitudes absolues égales en cas de mise en oeuvre différentielle, comme cela sera décrit plus en détail ci- B10328 FR - B168 9 après en relation avec la figure 5. L'amplitude des tensions de test VA et VB est par exemple choisie en fonction de l'amplitude désirée du signal de test. Le signal de commande de test Dtest code, par exemple sur deux ou trois lignes de bits, les informations indiquant laquelle des trois tensions de test VA, V0 et VB doit avoir le signal de test ternaire à un instant donné. La figure 5 représente plus en détail le modulateur 401 de la figure 4 selon un mode de réalisation, le convertis- Beur étant un convertisseur différentiel du second ordre à capacités commutées. Le modulateur sigma-delta 401 comprend, en plus du circuit d'entrée 402 un intégrateur 501, un étage de réaction comprenant des convertisseurs numérique-analogique 502A et 502B, un second étage de modulateur sigma-delta 503, et un module de quantification 504. L'intégrateur 501 comprend un amplificateur opérationnel 505 ayant des entrées différentielles 506, 508 et des sorties différentielles 510, 512, la sortie 510 étant couplée à l'entrée 506 par un condensateur Ci+ et la sortie 512 étant couplée à l'entrée 508 par un condensateur Ci-. L'entrée 506 est couplée par un commutateur 516 et un condensateur d'échantillon-nage Cs+ à une ligne 405A qui est couplée à l'entrée positive de l'intégrateur 501 par un commutateur 517A. L'entrée 508 est couplée par un commutateur 518 et un condensateur d'échantillon- nage Cs- à une ligne d'entrée 405B qui est elle-même couplée à l'entrée négative de l'intégrateur 501 par un commutateur 517B. Un noeud 520 entre le commutateur 516 et le condensateur Cs+ est couplé à une tension de mode commun Vcm par l'intermédiaire d'un commutateur 521, et un noeud 522 entre le commutateur 518 et le condensateur Cs- est couplé à la tension Vcm par un commutateur 523. En outre, l'intégrateur 501 comprend des commutateurs 527A et 527B entre les lignes d'entrées 405A, 405B, respectivement, et la tension Vcm. Le convertisseur numérique-analogique 502A de l'étage 35 de réaction comprend un commutateur 524A couplé entre une B10328 FR - B168 10 tension de référence haute Vref+ et un noeud 525A, et un commutateur 526A couplé entre une tension de référence basse Vref- et le noeud 525A. Le noeud 525A est également couplé au noeud 520 de l'intégrateur 501 par un condensateur Cdac+ et à la tension Vcm par un commutateur 528A. De façon similaire, le convertisseur numérique-analogique 502B comprend un commutateur 524B couplé entre une tension de référence haute Vref+ et un noeud 525B et un commutateur 526B couplé entre une tension de référence basse Vref- et un noeud 525B. Le noeud 525B est couplé au noeud 522 de l'intégrateur 501 par un condensateur Cdac- et à la tension Vcm par un commutateur 528B. Le circuit d'entrée 402 comprend des commutateurs 532A et 532B couplés entre une tension de test basse VBIST- et les lignes d'entrée 405A et 405B, respectivement, et des commuta- teurs 534A et 534B couplés entre une tension de test haute VBIST+ et les lignes d'entrée 405A et 405B, respectivement. Le circuit d'entrée 402 comprend également les commutateurs 517A, 517B, 527A, 527B de l'intégrateur 501, en ce que ces commutateurs sont adaptés à recevoir en outre des signaux de commande pour commander le mode de test, comme cela sera exposé plus en détail ci-après. Dans des variantes de réalisation, le circuit d'entrée 402 pourrait comprendre des commutateurs distincts des commutateurs 527A, 527B pour coupler les lignes 405A, 405B à la tension de masse différentielle. Les sorties différentielles de l'intégrateur 501 sur les lignes 510 et 512 sont couplées à des entrées correspondantes du second étage de modulateur sigma-delta 503. Ce second étage 503 comprend par exemple un autre intégrateur et des convertisseurs numérique-analogique identiques à l'intégrateur 501 et aux convertisseurs numérique-analogique 502A, 502B. Les sorties différentielles du modulateur 503 sont couplées à des entrées correspondantes du module de quantification 504 qui fournit le signal de sortie S0,1, qui est le signal modulé sigma-delta. B10328 FR - B168 11 Dans cet exemple, la tension de mode commun Vcm est la tension de masse différentielle. Ainsi, dans ce mode de réalisation, le niveau de tension de test VA est produit par la différence de tension entre VBIST- et VBIST+, en d'autres termes il est égal à VBIST+ - VBIST_. La tension de test VB est produite par la différence de tension entre VBIST+ et VBIST-, en d'autres termes elle est égale à VBIST- - VBIST+- En produisant les tensions de test de cette façon, on peut s'assurer que leurs excursions par rapport à la tension de masse différentielle sont égales. En outre, pour produire la même tension différentielle nulle en appliquant la même tension de mode commun Vcm qui est également appliquée aux noeuds 520 et 522 de l'intégrateur, une tension neutre peut être prévue. Dans certains modes de réalisation, des tensions VBIST+ et VBIST- sont les tensions de référence Vref+ et Vref- du convertisseur numérique-analogique, respectivement. Il sera clair pour l'homme de l'art que dans des variantes de réalisation, les trois niveaux de tension de test VA, V0 et VB peuvent être générés sur la base d'un niveau de tension unique VBIST et d'une tension de mode commun Vcm. Les signaux de commande numérique vers les divers commutateurs de la figure 5 comprennent les signaux suivants : 01 et 02 : signaux d'horloge non en recouvrement, 01 étant vrai seulement pendant une phase d'échantillonnage et 02 étant vrai seulement pendant une phase d'intégration ; S0, S1 : versions complémentaires du signal de sortie S0,1, S0 étant vrai quand la sortie So, 1 est basse et S1 étant vrai quand le signal de sortie S0,1 est haut ; T1, T0 : versions complémentaires d'un signal de commande de test T, T1 étant haut seulement pendant une phase de test et T0 étant haut seulement pendant une phase normale ; Do, D1 : éléments d'un signal de test ternaire, un seul de ces signaux est haut à un instant donné, D1 étant haut quand la tension de test est VA, Do étant haut quand la tension de B10328 FR - B168 12 test est à la tension nulle différentielle V0, et D_1 étant haut quand la tension de test est VE. Les commutateurs 516 et 518 de l'intégrateur 501 sont commandés par le signal 02, tandis que les commutateurs 521 et 523 sont commandés par le signal 01. Les commutateurs 528A, 528B des convertisseurs numérique-analogique 502A et 502B sont commandés par le signal 02 tandis que les commutateurs 524A et 526A sont conducteurs quand 01 et S0 sont hauts et les commutateurs 526A et 524B sont conducteurs quand 01 et S1 sont hauts. Les commutateurs 517A et 517B de l'intégrateur 501 sont conducteurs quand les signaux 01 et T0 sont hauts. Les commutateurs 532A et 534B de l'étage d'entrée 402 sont conducteurs quand les signaux 01, T1 et ni sont tous hauts. Les commutateurs 534A et 532B du circuit d'entrée 402 sont conduc- teurs quand les signaux 01, T1 et D1 sont tous hauts. Les commutateurs 536A et 536B de l'intégrateur 501 sont conducteurs quand le signal 02 est haut ou quand les signaux 01, T1 et D0 sont tous hauts. Pendant un mode de fonctionnement normal, le signal T0 est haut. En mode normal, pendant une phase d'échantillonnage, quand 01 est haut, les tensions d'entrée Vin+, Vin- sont échan- tillonnées sur les condensateurs Cs+ et Cs- et, simultanément, des tensions de réaction inversées sont échantillonnées par les convertisseurs numérique-analogique 502A, 502B sur les condensa- teurs Cdac+ et Cdac-, respectivement. Pendant la phase d'inté- gration, quand 02 est haut, les lignes d'entrée 405A et 405B sont mises à la même tension de mode commun Vcm, et les tensions de réaction inversées sur les condensateurs Cdac+ et Cdac- sont ajoutées à la tension échantillonnée sur des condensateurs Cs+, Cs- au niveau des entrées 506 et 508 de l'amplificateur opéra- tionnel 504. De cette façon, les tensions de réaction sont ef- fectivement soustraites des tensions d'entrée avant intégration. En mode de test, quand T1 est haut, les convertisseurs numérique-analogique 502A, 502B fonctionnent comme dans le mode normal mais le circuit d'entrée 402 du modulateur 401 applique B10328 FR - B168 13 une tension de test ternaire. En particulier, les commutateurs 517A et 517B ne sont plus utilisés seulement pour coupler les lignes d'entrée 405A, 405B à la masse pendant la phase d'intégration, mais fournissent également la tension de test différen- tielle nulle V0 pendant la phase d'échantillonnage en couplant les lignes 405A et 405B à la même tension, dans ce cas la tension de mode commun Vcm. Les tensions de test haute VA et VB sont fournies par les quatre commutateurs supplémentaires 532A, 532B, 534A, 534B. Dans des variantes de réalisation, au lieu d'être connectés aux lignes d'entrée 405A, 405B, les commutateurs 532A,B et 534A,E peuvent être couplées aux noeuds d'entrée Vin+ et Vin_ avant les commutateurs 517A, 517B, en d'autres termes à la ligne 406 de la figure 4. Ceci implique une simple modification des signaux d'horloge des commutateurs 517A, 517B, comme cela sera clair pour l'homme de l'art. La figure 6 représente un exemple du circuit 600 pour produire, sur la base d'un signal de test analogique Vtest, le signal de commande de test numérique Dtest, comprenant dans cet exemple trois signaux de commande D1, D0 et D_1 utilisés dans le mode de réalisation de la figure 5. Le circuit 600 est par exemple mis en oeuvre par un outil assisté par ordinateur séparé de la puce contenant le convertisseur analogique-numérique sigma-delta à tester, et les séquences de signaux D1, D0 et D_1 peuvent par exemple être mémorisées dans une mémoire embarquée sur la puce avec le modulateur sigma-delta à tester, ou bien être mémorisées dans une mémoire de l'équipement de test de sorte qu'elles peuvent être envoyées directement au modulateur sigma-delta à tester par un équipement de test à faible coût lors d'une phase de test. Le circuit 600 comprend un modulateur sigma-delta multi-bits 602, fourni par exemple par une simulation idéale assistée par ordinateur, comprenant un soustracteur 604 qui soustrait une tension de réaction de la tension d'entrée et fournit le résultat à un intégrateur 606. L'intégrateur 606 B10328 FR - B168 14 fournit le résultat à une paire de modules de quantification 608, 610 ayant chacun un niveau de quantification distinct. Les sorties des modules de quantification 608, 610 sont fournies à un convertisseur numérique-analogique à trois états 612 qui fournit la tension de réaction au soustracteur 604 sur la base de ces sorties. En supposant que le module de quantification 608 a un seuil supérieur à celui du module 610, le module 608 est utilisé pour déterminer la coupure entre les moments où la tension de test différentielle nulle V0 et la tension de test VA du signal de test ternaire sont appliquées, et le module 610 est utilisé pour déterminer la coupure entre les moments où la tension de test différentielle nulle V0 et la tension de test VB du signal de test ternaire sont appliquées. Un bloc logique 614 reçoit les sorties des modules de quantification 608, 610 et produit les trois signaux de commande D1, D0 et D_1 à partir de ces sorties. En particulier, D1 est égal à la sortie du module de quantification 608, D_1 est égal à l'inverse de la sortie du module de quantification 608 fourni par un inverseur 616, et D0 est égal à la fonction ET fournie par une porte ET 618 entre l'inverse de la sortie du module de quantification fourni par un inverseur 620 et la sortie du module de quantification 610. A titre de variante, le circuit 600 pourrait être utilisé pour produire un signal de test binaire fourni sur la puce de la figure 7A ou 7B, ce qui va maintenant être décrit. Les figures 7A et 7B représentent d'autres exemples de circuit pour produire les signaux de commande de test D1, D0 et 11_1, dans cet exemple à partir d'un signal de test binaire DBIN qui est par exemple mémorisé dans une mémoire de la puce contenant le convertisseur analogique-numérique sigma-delta à tester, ou qui est fourni par un équipement de test à faible coût pendant une phase de test. Dans cet exemple, le signal de test ternaire est produit en ajoutant les valeurs du signal de test binaire DBIN à une version retardée du signal de test binaire. B10328 FR - B168 15 La génération d'un signal de test binaire est connue dans la technique et est par exemple décrite dans un article intitulé "On-chip Analog Signal Generation for Mixed-Signal Built-In Self-Test" de B. Dufort et al. Ce signal pourrait être mémorisé dans une mémoire embarquée ou produit par un résonateur numérique embarqué. Comme cela est représenté en figure 7A, un registre 702 comprend des bascules r1 à rn, n étant égal au nombre N de valeurs de la séquence de test binaire. Les valeurs sont initia- lement chargées dans le registre 702 par un multiplexeur 704 qui est initialement commandé pour sélectionner le signal de test binaire DBIN. La séquence binaire du signal de test binaire DBIN a par exemple une longueur de N échantillons à la fréquence Fclk- La fréquence Folk est par exemple la même fréquence que la fréquence d'horloge du convertisseur analogique-numérique sigma-delta en cours de test ou bien une fréquence différente. Une fois que les N valeurs de la séquence binaire ont été chargées dans les bascules r1 à rn, le multiplexeur 704 est commandé pour sélectionner une réaction à partir de la sortie du registre 702 de sorte que le registre 702 devient un registre à décalage à réaction linéaire (LFSR) qui fait recirculer la séquence de test binaire. Les signaux de commande de test D1, ni et D0 sont produits par un bloc logique 705 à partir de la valeur de données J1 dans la bascule r1 à la sortie du registre, et de la valeur de données J2 dans une bascule rg, qui est par exemple située une ou plusieurs bascules avant la bascule r1. La valeur 8 est par exemple supérieure ou égale à 1. Le bloc logique 705 comprend une porte ET 706 qui produit un signal D1 en réalisant une fonction ET sur les signaux J1 et J2, une porte OU Exclusif 708 qui produit le signal D0 en réalisant une fonction OU Exclusif sur les signaux J1 et J2, et une porte NON OU 710 qui produit le signal D_1 en réalisant une fonction NON OU sur les signaux J1 et J2. Ainsi, D1 est haut quand J1 et J2 sont tous deux hauts, D-1 est haut quand J1 et J2 sont tous deux bas et D0 B10328 FR - B168 16 est haut seulement si l'un ou l'autre des signaux J1, J2 est haut. La figure 7B représente une variante de réalisation 752 dans laquelle le signal de test binaire DBIN fournit direc- terrent le signal J1, et le signal J2 est fourni par la sortie d'un registre 752 comportant seulement S registres r1 à rb. Le même bloc logique 705 que celui de la figure 7A est par exemple utilisé pour produire les signaux D1, D0 et D_1, respectivement basés sur J1 et J2. Un avantage du mode de réalisation de la figure 7B est que le registre 752 est plus petit que le registre 702 de la figure 7A et donc que la surface occupée est inférieure. La séquence binaire est fournie périodiquement par exemple en l'envoyant de façon répétée à partir de la mémoire d'un équipe- ment de test externe à faible coût ou en la produisant de façon répétée à partir d'un résonateur numérique. Les inventeurs ont montré que l'amplitude AT de la séquence de test ternaire qui peut être produite à partir des signaux de commande produits par les circuits des figures 7A et 7B présente la relation suivante par rapport à l'amplitude AB de la séquence de test binaire VBIN : AT =AB cos nô où S est le retard en cycles d'horloge du flux binaire retardé et N et est la longueur de la séquence. En outre, la différence de phase entre la phase cT du signal de test binaire et la phase (DB du signal de test ternaire est la suivante : N Ainsi, l'amplitude AT du signal ternaire est réduite selon une fonction cosinus du retard S, et la différence de phase entre les signaux binaire et ternaire varie linéairement avec S. Ces relations permettent une commande relativement simple de l'amplitude et de la phase du signal de test ternaire. B10328 FR - B168 17 A titre d'exemple, pour une valeur 8 de 1, on peut montrer que le signal ternaire ne contient qu'approximativement la moitié de la puissance de bruit de quantification par rapport à sa contrepartie binaire. La figure 8 représente un exemple des signaux binaires J1 et J2 de la figure 7A ou 7B, et des signaux de commande de test correspondant D1, D0 et D_1 et un exemple d'un signal de test ternaire résultant produit à partir de ces signaux de commande et ayant des niveaux de tension de test VA, VB et V0. La figure 9 représente un circuit intégré 900 comprenant un convertisseur analogique-numérique sigma-delta et un circuit BIST. Comme cela est représenté, un modulateur sigma-delta 902 qui comprend par exemple le modulateur 401 muni du circuit d'entrée 402 de la figure 5 reçoit un signal analogique 15 sur une ligne d'entrée 904 et un signal de test ternaire Dtest sur une ligne d'entrée 906. Le modulateur 902 reçoit également un signal de synchronisation Fcik utilisé pour produire les signaux de phase 4)1 et 02 de la figure 5 et le signal T1 indiquant l'activation du mode de test. Un bloc 908 fournit les 20 tensions de référence Vref+ et Vref et les tensions de test VBIST+ et VBIST- de la figure 5. La sortie à 1-bit du modulateur 902 est fournie à un multiplexeur à deux entrées 910 dont l'autre entrée est fournie par un bloc de commande 912 par l'intermédiaire d'un bloc de retard 914. Le bloc de commande 912 25 de cet exemple correspond au circuit 700 de la figure 7A et comprend le registre 702, le multiplexeur 704 et le bloc logique 705, bien que, dans des variantes de réalisation, d'autres structures du circuit puissent être utilisées. Le multiplexeur 704 a une entrée couplée à une broche d'accès 916 pour charger 30 une séquence binaire dans le registre 702, par exemple à partir d'un équipement de test externe non représenté. Le bloc de retard 914 reçoit le signal J1 à partir de la sortie du registre 702. La sortie du multiplexeur 910 est couplée à un filtre 35 de décimation 920 qui reçoit également le signal de synchronisa- 10 B10328 FR - B168 18 tion Fclk et qui fournit une sortie sur une ligne de sortie 922 de n+3 bits en parallèle pour produire un signal de référence à haute résolution. La ligne de sortie 922 est couplée à une mémoire de référence 924 qui mémorise une séquence de référence et à une mémoire de réponse 926 qui mémorise une séquence de réponse. Des séquences de référence et de réponse sont comparées par un bloc 928 qui fournit un résultat sur une ligne de sortie 930. En fonctionnement, initialement, la séquence de test binaire est chargée dans le registre 702. Elle est alors fournie au bloc de retard 914 qui introduit un retard Z- (L+S) , où L est l'ordre de convertisseur sigma-delta, par exemple 2. Ainsi, en supposant une valeur de 8 égale à 1, le bloc 914 introduit un retard de trois cycles, de sorte que les valeurs de code de la sortie du filtre de décimation sont synchronisées avec les valeurs de code de sortie correspondantes du modulateur sigma-delta 902 en cours de test. Le multiplexeur numérique 410 est commandé pour coupler la sortie du bloc de retard 914 au filtre de décimation 920. Les valeurs après filtrage par le filtre de décimation 920, en provenance de l'élément de retard 914, sont mémorisées dans la mémoire de référence 924. Alors, la même séquence de test binaire, chargée dans le registre 702, est fournie au modulateur sigma-delta 902 en cours de test. Le multiplexeur numérique 910 est commandé pour coupler la sortie du convertisseur analogique-numérique au filtre de décimation 920 et les valeurs, après filtrage par le filtre de décimation 920, provenant du convertisseur 902 sont mémorisées dans la mémoire de réponse 926. Le bloc d'analyse 928 analyse alors les séquences dans les mémoires 924 et 926 pour déterminer si le test est couronné de succès, en utilisant par exemple un algorithme de concordance à ondes sinusoïdales. Une telle technique est par exemple décrite dans la publication intitulée "A Stereo Audio 1A ADC Architecture with Embedded SNDR Self-Test", de L. Rolindez et al. Par exemple, le rapport signal-sur-bruit (SNR) et le rapport B10328 FR - B168 19 signal-sur-bruit-plus-distorsion (SNDR) sont calculés et comparés à des plages acceptables pour produire un signal de sortie succès/échec. Le paramètre de retard S est par exemple sélectionné pour avoir une valeur particulière optimisée pour chaque valeur d'amplitude du signal de test ternaire. En particulier, le signal de test ternaire présente idéalement un SNDR élevé et une faible puissance. Par simulation, le SNDR et la puissance pour des valeurs données de 8 et de l'amplitude peuvent être détermi- nés et utilisés pour sélectionner la valeur optimale de Ô. Un avantage des modes de réalisation décrits ici dans lesquels un signal de test ternaire est utilisé pour tester un convertisseur analogique-numérique sigma-delta est que ce signal a un bruit de quantification réduit et que le test a une meilleure résolution par rapport à un signal binaire. Ceci permet des mesures de performances dynamiques pratiquement sur toute la plage dynamique d'entrée du convertisseur analogique-numérique sigma-delta en cours de test. En outre, aucun filtre n'est nécessaire à l'entrée du convertisseur analogique- numérique sigma-delta pour filtrer le signal ternaire étant donné que l'architecture du convertisseur rejette le bruit haute fréquence présent dans le flux ternaire. Egalement, la séquence de test ternaire peut être produite ou mémorisée sur la puce, permettant ainsi de réaliser un circuit BIST complètement embarqué. En outre, seule une légère modification du convertisseur analogique-numérique sigma-delta en cours de test est nécessaire étant donné que le circuit d'entrée n'est modifié que pour comprendre quelques commutateurs supplémentaires. En outre, de façon avantageuse, le signal de commande de test Dtest pour le flux de test ternaire est produit sur la base d'un signal de test binaire de façon simple. En produisant le signal de test ternaire à partir de l'addition du signal de test binaire et d'une version retardée du signal de test B10328 FR - B168 20 binaire, l'amplitude et la phase du signal de test ternaire peuvent être commandées de façon simple. En outre, un signal de test ternaire souligne mieux une non linéarité dans l'étage intégrateur qu'un signal de test 5 binaire en raison de l'état supplémentaire. Bien que des modes de réalisation particuliers de l'invention aient été décrits en faisant référence aux figures, il sera clair pour l'homme de l'art que de nombreuses variantes et modifications sont possibles. 10 Par exemple, il sera clair pour l'homme de l'art que le signal de test ternaire pourrait être réalisé à partir d'un signal de test binaire ou par d'autres moyens. En outre, il sera clair pour l'homme de l'art que les trois signaux D1, Do et D_1 pourraient être remplacés par un 15 signal à 2 bits ayant par exemple une valeur "00" quand la tension de test basse VBIST- doit être sélectionnée, la valeur "01" ou "10" quand la tension de test de mode commun Vcm doit être sélectionnée ou la valeur "11" quand le signal de test haut VBIST+ doit être sélectionnée. 20 Alors que le mode de réalisation de la figure 5 est un convertisseur du second ordre à capacités commutées, il sera clair pour l'homme de l'art que les principes décrits ci-dessus peuvent être appliqués à toute architecture de modulateur sigma-delta, à capacités commutées ou non, quelque soit le nombre 25 d'étages, l'architecture du DAC de contre-réaction, et le nombre de bits en sortie. Il sera clair pour l'homme de l'art que les diverses caractéristiques décrites ici en relation avec les divers modes de réalisation pourraient être combinées selon toute combinaison 30 pour former des variantes de réalisation de l'invention. REVENDICATIONS1. Convertisseur analogique-numérique (ADC) sigma-delta comprenant : une ligne d'entrée (405) pour recevoir un signal à convertir ; des première, deuxième et troisième entrées (408, 410, 412) pour recevoir respectivement des première, deuxième et troisième tensions de test (VA, V0, VB) ; et un circuit de commutation adapté à appliquer pendant un mode de test du convertisseur analogique-numérique sigma- delta un signal de test ternaire à la ligne d'entrée en sélectionnant périodiquement, sur la base d'un signal de commande de test (Dtest), l'une de la première, deuxième ou troisième tension de test à appliquer à la ligne d'entrée. 2. Convertisseur analogique-numérique sigma-delta selon la revendication 1, dans lequel le convertisseur est un convertisseur différentiel, les première, deuxième et troisième tensions de test sont des tensions de test différentielles et chacune des première, deuxième et troisième entrées comprend une paire de bornes d'entrée différentielles aux bornes desquelles les première, deuxième et troisième tensions de test différentielles sont respectivement appliquées. 3. Convertisseur analogique-numérique sigma-delta selon la revendication 1 ou 2, comprenant en outre une quatrième entrée (406) pour recevoir un signal d'entrée analogique, le circuit de commutation étant agencé pour appliquer le signal d'entrée analogique à la ligne d'entrée pendant un mode normal du convertisseur analogique-numérique sigma-delta. 4. Convertisseur analogique-numérique sigma-delta selon l'une quelconque des revendications 1 à 3, comprenant en outre un premier commutateur (534A,B) couplé entre la première entrée et la ligne d'entrée, un second commutateur (527A,B) couplé entre la deuxième entrée et la ligne d'entrée, et un troisième commutateur (532A,B) couplé entre la troisième entrée et la ligne d'entrée, dans lequel le signal de commande de testB10328 FR - B168 22 comprend des premier, deuxième et troisième signaux de commande (D_1, D0, D1) adaptés à commander respectivement les premier, deuxième et troisième commutateurs. 5. Convertisseur analogique-numérique sigma-delta selon l'une quelconque des revendications 1 à 4, dans lequel la deuxième tension de test est une tension différentielle nulle appliquée aux deux bornes d'une paire de condensateurs d'échantillonnage du convertisseur analogique-numérique sigma-delta. 6. Circuit intégré comprenant un convertisseur analogique-numérique sigma-delta selon l'une quelconque des revendications 1 à 5, et un circuit de commande (600, 700, 750) adapté à produire le signal de commande de test. 7. Circuit intégré selon la revendication 6, dans lequel le circuit de commande comprend un modulateur sigma-delta pour appliquer une modulation sigma-delta à un signal de test analogique, le modulateur sigma-delta comprenant deux comparateurs (608, 610) pour détecter quand la valeur du signal modulé est dans l'une de trois plages. 8. Circuit intégré selon la revendication 6, dans lequel le circuit de commande est adapté à produire le signal de commande de test sur la base d'un signal de test binaire. 9. Circuit intégré selon la revendication 8, dans lequel le circuit de commande comprend un élément de retard (702, 752) adapté à produire une version retardée du signal de test binaire et un circuit logique pour produire le signal de commande de test sur la base du signal de test binaire et de la version retardée du signal de test binaire. 10. Circuit intégré selon la revendication 9, dans lequel l'élément de retard (702) est un registre à décalage à réaction linéaire agencé pour mémoriser la séquence binaire du signal de test binaire. 11. Circuit intégré selon la revendication 8 ou 9, comprenant en outre une mémoire mémorisant le signal de test binaire. 5 10 15B10328 FR - B168 23 12. Procédé de test d'un convertisseur analogique-numérique (ADC) sigma-delta comprenant : appliquer pendant un mode de test un signal de test ternaire à une ligne d'entrée du convertisseur analogique-numérique sigma-delta. 13. Procédé selon la revendication 12, dans lequel le convertisseur analogique-numérique sigma-delta est un convertisseur différentiel et le signal de test ternaire comprend des premier, deuxième et troisième niveaux de tension différentiels (VA, V0, VB). 14. Procédé selon la revendication 13, dans lequel le second niveau de tension différentielle (V0) est une tension différentielle nulle. 15. Procédé selon la revendication 12 ou 13, dans lequel le signal de test ternaire est produit sur la base de : un signal de test binaire ; ou un signal de test analogique.