FR 2954022 A1 20110617 FR 0958894 A 20091211 1 CELLULES BOOLEENNES RECONFIGURABLES A MATRICE DE NANOFILS ENTRECROISES DOMAINE TECHNIQUE La présente invention se rapporte au domaine des circuits logiques, et en particulier aux circuits logiques reconfigurables. Elle concerne une cellule logique reconfigurable, susceptible de mettre en oeuvre un nombre important de fonctions logiques différentes, qui présente un faible encombrement, et dont l'adressage est facilité. ART ANTÉRIEUR Il est connu de mettre en oeuvre des cellules logiques booléennes reconfigurables, c'est-à-dire des cellules réalisant une ou plusieurs fonctions logiques booléennes qui peuvent être modifiées, suivant la manière dont ces cellules sont commandées ou programmées. Une réalisation d'un tel type de cellule à l'aide de composants issus des nano-technologies a été divulguée dans le document de O'Connor et al., "CNTFET Modeling and Reconfigurable Logic-Circuit Design", IEEE Transactions on Circuits and Systems, Vol. 54, No. 11, pp. 2365-2379, Novembre 2007. Dans ce document, la cellule logique reconfigurable a été réalisée à l'aide de transistors de technologie de type DG CNT-FET, c'est-à-dire des transistors double-grille dont le canal est réalisé à l'aide de nano-tubes de carbone. 2 De tels transistors peuvent jouer alternativement le rôle de transistors de type N et de transistors de type P. La cellule logique décrite dans ce document, est susceptible de réaliser 14 fonctions logiques élémentaires. La mise en oeuvre d'une telle cellule pose des problèmes de complexité de fabrication et de tolérance aux défauts de fabrication. Une telle cellule est par ailleurs limitée dans le nombre de fonctions logiques booléennes qu'elle est susceptible de réaliser. Les figures 1A-1B donnent un autre exemple de cellule logique 2 appelée « nano-Block » et qui permet d'effectuer une fonction booléenne à trois entrées, trois sorties, ainsi que sa fonction complémentaire. L'architecture interne d'un nano-Block (figure 1B) comprend un réseau 4 appelé MLA (MLA pour « Molecular Logic Array » ou « réseau logique moléculaire ») réalisé à partir de nano-fils entrecroisés à l'intersection desquels se trouve une diode moléculaire programmable jouant le rôle d'interrupteur configurable selon la fonction à réaliser. Un réseau MLA 6 configuré de manière à réaliser des fonctions NON ET et ET, est donné à titre d'exemple sur la figure 2. Du fait de l'utilisation de diodes programmables, une telle structure nécessite de réaliser une commande point par point de chaque diode du réseau. 3 La mise en oeuvre d'un dispositif comprenant une pluralité de telles cellules pose des problèmes de complexité d'adressage. Les nano-Blocks peuvent être assemblés en groupe de manière à former un groupe 12 communément appelé « cluster », à l'intérieur desquels chaque nanoblock est connecté à ses quatre voisins les plus proches. Un ensemble de clusters de nano-blocks forme un module appelé « nano-fabric » (figure 3). Une autre architecture appelée nano-PLA (PLA pour « Programmable Logical Array ») a été présentée dans le document de DeHon, et al. : « Nanowire-based sublithographic programmable logic arrays » Proceedings of the 2004 ACM/SIGDA 12th international Symposium on Field Programmable Gate Arrays. Cette architecture est formée de nano-fils permettant de réaliser et d'interconnecter des cellules de taille nanométrique, la logique étant réalisée par des diodes programmables à l'intersection des nana- fils. Ce type d'architecture a même été proposée en 3 dimensions, tel que cela est décrit par exemple dans le document : "3D Nanowire-Based Programmable Logic" de DeHon et al., Nano-Networks and Workshops NanoNet 06, pp. 1-5, Sept. 2006. Une architecture à diodes programmables forme un plan de fonctions logiques OU adressables par les interconnexions de nano-fils, chaque nano-fil en sortie du plan pouvant être programmé pour réaliser la fonction logique OU de ses entrées. 4 Un inconvénient d'une telle architecture réside, du fait de la perte en tension aux bornes de chaque diode, en ce qu'il est difficile de réaliser plusieurs niveaux de logique en cascade. Par ailleurs, le fait d'utiliser une logique basée uniquement sur la fonction OU rend incomplet le jeu d'opérations logiques pouvant être effectuées. Une telle architecture pose par ailleurs des problèmes d'adressage, de restauration de signaux logiques, de fabrication, et de difficulté de programmation. Il se pose le problème de trouver une nouvelle architecture de cellule logique reconfigurable, qui présente un faible encombrement, est susceptible de réaliser un nombre important de fonctions logiques, et peut être adressée aisément. EXPOSÉ DE L'INVENTION La présente invention concerne une cellule logique comprenant : - une pluralité d'entrées de données et - une pluralité d'entrées de configurations, la cellule étant prévue pour effectuer au moins une fonction logique booléenne de ses entrées logiques, la fonction logique booléenne appliquée étant modifiable en fonction de la configuration desdites entrées de configurations. Ainsi, la cellule logique suivant l'invention est dite « re-configurable » ou à fonction « re-configurable », en fonction de signaux de configuration qu'elle reçoit. La cellule est en outre formée d'une matrice de nano-fils entre-croisés, la matrice comprenant des transistors formés au croisement de deux nano-fils. 5 La matrice peut être formée d'une pluralité de nano-fils parallèles entre eux, et orthogonaux à une autre pluralité de nano-fils parallèles entre eux. Une telle cellule peut permettre d'effectuer un nombre de fonctions logiques booléennes important tout en conservant un encombrement réduit. Une telle cellule peut être adressée et interconnectée plus aisément que des cellules suivant l'art antérieur. Les signaux de configuration peuvent être 15 des signaux binaires. Selon une possibilité, la cellule logique peut comprendre K (avec K >1) entrées de données et M (avec M > 1) signaux de configuration. Dans ce cas, la cellule logique peut être prévue pour effectuer au K 20 moins une fonction sur 2M parmi 22 fonctions envisageables. Selon une possibilité de mise en oeuvre, la cellule logique peut comprendre 2 entrées de données et 4 signaux de configuration, la cellule étant prévue 25 pour effectuer 16 fonctions booléennes différentes. Selon une mise en oeuvre particulière, la cellule peut être implémentée en logique dynamique, et comprendre un ou plusieurs desdits transistors situés entre au moins un transistor de pré-charge commandé par 30 un signal de pré-charge et au moins un transistor d'évaluation commandé par un signal d'évaluation. 6 Une pluralité desdits transistors de la matrice peut former un bloc inverseur et/ou suiveur. Une pluralité desdits transistors formant un premier bloc réalisant une fonction NON ET, tandis qu'une autre pluralité desdits transistors formant un deuxième bloc réalisant une fonction NON ET. Selon une possibilité les nano-fils peuvent être tous dopés selon un dopage de même type, par exemple un dopage de type N, les transistors étant des transistors de type N. L'invention concerne en outre un dispositif microélectronique comprenant une pluralité de cellules telles que définies plus haut. Ce dispositif peut comprendre en outre au moins un élément de mémorisation connecté à une ou plusieurs desdites cellules, ledit élément de mémorisation étant formé d'une autre matrice de nanofils croisés, la matrice comprenant des transistors formés au croisement de deux nano-fils. Selon une possibilité, ladite autre matrice dudit bloc de mémorisation peut être située dans un même plan que la ou les matrices de nano-fils des cellules interconnectées entre elles. L'invention prévoit également un procédé de réalisation d'une cellule logique tel que définie plus haut. L'invention prévoit un procédé de fabrication d'une cellule tel que définie plus haut, dans lequel la formation de la matrice de nano-fils entrecroisés comprend des étapes de : 7 - dépôt, sur un support, d'un premier ensemble de nano-fils parallèles enrobés d'une couche isolante, - retrait partiel de la couche isolante, - dépôt, sur ledit premier ensemble, d'un deuxième ensemble de nano-fils parallèles enrobés d'une couche isolante, les nano-fils du premier ensemble étant orthogonaux aux nano-fils du premier ensemble. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : 15 - les figures 1A-1B illustrent un exemple de bloc logique suivant l'art antérieur de type appelé « nano-Block », - la figure 2 illustre un exemple de réseau de type appelé « MLA » formant une porte NON ET à 2 20 entrées, - la figure 3 illustre un exemple de dispositif suivant l'art antérieur, comportant plusieurs blocs logiques de type « nano-Block », - la figure 4 illustre une version en 25 logique dynamique d'un exemple de cellule logique suivant l'invention à matrice de nano-fils entrecroisés, - la figure 5 illustre une version statique d'un exemple de cellule logique suivant l'invention à 30 matrice de nano-fils entrecroisés et comprenant des 10 8 transistors NWFET à l'intersection entre certains nanofils, - la figure 6 illustre un autre exemple de cellule logique suivant l'invention, à matrice de nana- fils entrecroisés et comprenant des transistors NWFET de type N à certaines intersections de la matrice, - la figure 7 illustre un exemple d'agencement de pistes métalliques d'interconnexion d'une cellule logique suivant l'invention, à matrice de nano-fils entrecroisés, - la figure 8 illustre un exemple d'agencement en réseau de cellules logiques suivant l'invention, à matrice de nano-fils entrecroisés, - la figure 9 illustre un exemple d'agencement de pistes métalliques d'interconnexion d'un réseau de cellules logiques suivant l'invention ; - la figure 10 illustre un exemple d'agencement matriciel d'un réseau de cellules logiques suivant l'invention, - les figures 11A-11B illustrent un exemple d'élément de mémorisation d'un dispositif comprenant un réseau de cellules logiques suivant l'invention, tandis que la figure 11C illustre une mise en oeuvre en logique dynamique d'un tel élément ; - les figures 12A-12B, et 13 illustrent un exemple de fonctionnement en logique dynamique, - les figures 14A-14F, 15A-15B, et 16A-16F illustrent un exemple de procédé de réalisation d'une matrice de nano-fils entrecroisés destinée à être intégrée à une cellule logique suivant l'invention. 9 Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de cellule logique suivant l'invention, à fonction logique booléenne re- configurable, va à présent être décrit. La cellule suivant l'invention est susceptible de réaliser N fonctions logiques (avec N un entier supérieur à 2) booléennes différentes. Ainsi une fonction booléenne sélectionnée parmi N fonctions est susceptible d'être appliquée aux entrées de données de la cellule. La sélection de cette fonction dépend d'entrées de configuration de la cellule. La fonction booléenne mise en oeuvre par la cellule est paramétrée en fonction de la valeur de ses entrées de configuration. Selon un exemple, une cellule à 2 entrées de données, 4 entrées de configuration, est susceptible de mettre en oeuvre 16 fonctions différentes. Les différentes fonctions que cet exemple de cellule est apte à mettre en oeuvre, en fonction de ses entrées de configuration, sont données dans le tableau ci-dessus. Code binaire des FONCTION réalisée sur signaux de deux entrées de données A configuration dcba et B 0000 (0) A+B 0001 (1) 1 0010 (2) A+B 0011 (3) A 0100 (4) A 0101 (5) A .B 0110 (6) A+B 0111 (7) B 1000 (8) B 1001 (9) 0 1010 (10) A.B 1011 (11) A +B 1100 (12) A.B 1101 (13) A.B 1110 (14) AO+B 1111 (15) AOB Une telle cellule peut être mise en oeuvre de manière à comporter, par exemple, 4 signaux de configuration Vb[d], Vb[c], Vb[b], Vb[a], 4 signaux de configuration inversés Vb[d], Vb[c], Vb[b] , Vb[a] ainsi que deux signaux de données A et B, et deux signaux de données complémentaires A et B. Les signaux de configuration, qui permettent de déterminer la fonction réalisée sur les signaux de données, peuvent être des signaux binaires, 11 issus par exemple d'une mémoire ou d'un dispositif microélectronique extérieur. Le dispositif microélectronique destiné à émettre les signaux de configuration peut être par exemple réalisé en technologie MOS. En sortie, on obtient un signal Y binaire résultat de la fonction voulue, ainsi que son complémentaire Y. Dans le cas où cette cellule est implémentée en logique dynamique, au moins un transistor de précharge Tpre et au moins un transistor d'évaluation Teva, peuvent être prévus de part et d'autres de transistors de la cellule (figures 13A-13B). Pour mettre en oeuvre la version en logique dynamique, des signaux d'horloge Seva, Spre non recouvrant, peuvent être prévus respectivement pour commander les phases de pré-charge (chronogramme Cpre sur la figure 14) et d'évaluation (chronogramme Ceva sur la figure 14). Un exemple de cellule implémentée en logique dynamique est donné sur la figure 4. La cellule est formée d'une pluralité de nano-fils parallèles entre eux, les nano-fils étant perpendiculaires à d'autres nano-fils d'une autre pluralité de nano-fils parallèles entre eux. Les nano-fils entrecroisés forment un quadrillage ou un maillage ou une matrice. Des transistors sont prévus à certains croisements de la matrice. 12 Avec un tel agencement de nano-fils associé à des transistors, il est possible de réaliser n'importe quelle fonction élémentaire de logique combinatoire. Un tel agencement peut également permettre de rendre l'adressage d'une cellule, et une interconnexion de cellules en réseau plus aisée que dans les dispositifs suivant l'art antérieur. Les transistors peuvent être réalisés en technologie NWFET (NWFET pour « Nana Wire Field Effect Transistor »), c'est-à-dire comporter une portion de canal formée d'au moins un nano-fil et dont la conduction est commandée par une grille. Le fonctionnement des transistors FET à nano-fils tels que mis en oeuvre dans une cellule logique suivant l'invention, peut être basé sur le principe du pont diviseur, la valeur des résistances des canaux des transistors FETs dépendant de la tension appliquée sur leur grille. Pour réduire le nombre de nano-fils de la matrice et le besoin multiple de signaux externes, une version de la cellule en logique statique peut être prévue (figure 5). Dans la version statique de la cellule, certains transistors, en particulier ceux sur lesquels sont appliqués les signaux d'horloge, sont supprimés et remplacés par des résistances de tirage. Les résistances de tirage peuvent être réalisées à l'aide de composants NWFET pour lesquels la tension de grille est maintenue constante. 13 Avec un tel dispositif, il est possible d'inverser les sorties Y et f, en intervertissant le potentiel appliqué à des lignes de polarisation 51 et 52 polarisées respectivement à un potentiel de masse GND et un potentiel d'alimentation Vdd. Des moyens prévus pour délivrer un premier potentiel égal par exemple à GND ou Vdd à une ligne de polarisation 51 et pour délivrer un deuxième potentiel égal par exemple à Vdd ou GND différent du premier potentiel à une autre ligne de polarisation 52, en fonction d'un signal de sélection peuvent être ainsi prévus. Ces moyens peuvent être sous forme d'un multiplexeur commandés par un signal de sélection avec une entrée à un niveau logique `1' et une autre entrée à un niveau logique `0' et deux sorties connectées respectivement à la première ligne de polarisation et à la deuxième ligne de polarisation. Selon une variante, ces moyens peuvent être sous forme d'un ensemble de transistors interrupteurs commandés par un signal de sélection et son complémentaire. Selon une possibilité, la cellule peut être mise en oeuvre à l'aide d'une matrice de nano-fils de même dopage, les transistors de la matrice étant de même type. Dans l'exemple de la figure 6, la cellule est formée d'une pluralité de nano-fils 101, une pluralité de nano-fils étant parallèles entre eux et perpendiculaires à une autre pluralité de nano-fils. A 14 certains croisements entre nano-fils sont réalisés des transistors NWFET 102 de type N. Dans cet exemple, la cellule comprend au moins un bloc 110 réalisant une fonction d'inverseur et/ou de suiveur, au moins un bloc 120 réalisant une fonction NON ET, et au moins un autre bloc 130 réalisant une fonction NON ET. L'étage d'inversion/suiveur 110, permet de remédier aux besoins de connectique sous forme de nana- fils. Une ligne de polarisation à un potentiel Vdd, une ligne de masse GND, des moyens pour appliquer un premier couple de signaux d'horloge Hpre de commande de phases de pré-charge et Heva de phases d'évaluation de commande des lignes horizontales de la matrice lors de phases d'évaluation, des moyens pour appliquer un deuxième couple de signaux d'horloge Vpre de commande de phases de pré-charge et Veva de phases d'évaluation de commande des lignes verticales de la matrice lors de phases d'évaluation, sont également prévus. Un exemple d'agencement de lignes métalliques d'interconnexion d'une telle cellule, est donné sur la figure 7. Les dimensions de cette cellule peuvent être par exemple de l'ordre de 0.05 1m2 pour la partie active 105, et par exemple de l'ordre de 0.29 11m2 au total, en incluant la surface occupée par les interconnexions. Une cellule telle que décrite précédemment peut être agencée en un réseau de cellules interconnectées. 15 Sur l'exemple de la figure 8, 16 cellules 10011, 10012,..., 10021,..., 10022,_,10031,-, 10044 d'un réseau de cellules sont représentées. Des moyens d'interconnexion 1501r 1502, 1503, formés à un autre niveau ou à un autre étage que les cellules logiques 10011, 10012,..., 10021,..., 10022r..., 10031, 10044 reconfigurables sont prévus. Des éléments de mémorisation, par exemple sous forme de bascules 1601r 1602, 1603, 1604 peuvent être prévus pour délivrer les signaux de données aux cellules logiques. Un exemple d'agencement de lignes métalliques d'inter-connexion de 16 cellules 10011, 10012r..., 10021,..., 10022,..., 10031, 10044, réalisé à un étage supérieur à celui de la matrice est donné sur la figure 9. Sur la figure 10, un exemple de dispositif comprenant un réseau matriciel de m*n (avec m > 1 et n > 1) cellules du type de celle décrite précédemment en liaison avec la figure 6 est représenté. Un agencement en réseau matriciel permet de limiter la complexité d'interconnexion et de limiter l'encombrement. Les cellules peuvent être associées à des 25 éléments mémoires parmi lesquels figurent des mémoires de configuration et des mémoires de données. Les mémoires de configuration peuvent être non volatiles et placées dans des niveaux dits de « back-end » immédiatement au dessus des cellules 30 logiques reconfigurables. 16 Les mémoires de données peuvent quant à elles, être disposées au plus prêt de la structure logique et de préférence dans le même plan que les cellules logiques. On peut ainsi prévoir des éléments de mémorisation dans une technologie identique à celle des cellules logiques décrites précédemment. Des éléments de mémorisation, dont les dimensions sont proches des cellules logiques formées d'une matrice de croisement de nano-fils, peuvent être prévus. Un exemple de schéma de principe d'un élément de mémorisation est donné sur la figure 11A. Cet élément peut être sous forme d'une bascule D et comprend un inverseur 210, ainsi que des moyens 221, 222, 231, 232 formant des portes NON ET. La structure d'un tel élément de mémorisation est donnée sur la figure 11B. La structure est formée de nano-fils entre- croisés, perpendiculaires entre eux, réalisant une matrice de la forme d'un quadrillage ou d'un maillage. A certains points d'intersections du quadrillage ou du maillage sont formés des transistors de type NWFET. Les transistors sont agencés de manière à former au moins un bloc 210 formant au moins un inverseur, au moins un autre bloc 220 formant des fonctions NON ET, et au moins un autre bloc 230 formant des fonctions NON ET. L'élément de mémorisation étant également formé de nano-fils, il peut être intégré au même niveau dans un même plan que la ou les cellules logiques 17 suivant l'invention. Cela peut permettre de faciliter les connexions entre cet élément de mémorisation et les cellules logiques. Une version dynamique par cascade d'étages de synchronisation, peut être également prévue. Pour mettre en oeuvre une version dynamique de l'exemple d'élément de mémorisation donné précédemment en liaison avec la figure 12A, des buffers 241, 242, 243, ainsi que des signaux d'horloge non- recouvrants et déphasés peuvent être prévus (figure 12C). Dans l'un ou l'autre des exemples de cellules qui viennent d'être donnés, les transistors FET sont créés à partir de croisements de nano-fils. Des nano-fils perpendiculaires entre eux, qui peuvent présenter le même dopage, et former un une matrice ou un maillage, sont réalisés pour fabriquer une cellule logique suivant l'invention. La fabrication des nano-fils peut être effectuée par exemple sur un substrat par dépôt CVD (« CVD » pour « Chemical Vapour Deposition ») en utilisant des particules d'or comme catalyseur. Lorsque les nano-fils réalisés sont semi-conducteurs, on peut effectuer un dopage in situ, par exemple un dopage de type N durant la croissance de ces derniers, par exemple en incluant des dopants dans un flux de Silane lorsque les nano-fils réalisés sont à base de Si. Les nano-fils formés peuvent avoir par 30 exemple une dimension critique ou un diamètre compris 18 entre 1 nanomètre et 100 nanomètres, par exemple de l'ordre de 3 nanomètres. Ensuite, une oxydation thermique peut être effectuée de manière à former une couche d'oxyde 303 autour des nano-fils 302. Les nano-fils 302 peuvent être détachés du substrat sur lequel ils ont été formés puis déposés sur un support 300, de manière à être disposés parallèlement à ce support 300 (figures 14A et 16A). Le support 300 peut être par exemple formé d'un substrat semi-conducteur recouvert d'une couche isolante, obtenue par exemple par oxydation. Un premier ensemble 301 de nano-fils 302 parallèles, par exemple par une méthode d'alignement fluidique de type Langmuir-Blodgett et telle que décrite par exemple dans le document « An introduction to ultrathin organic films : from Langmuir Blodgett to self assembly », Academic Press, 1991 peut être réalisé (figures 15A-15B). Un retrait partiel de la couche d'oxyde 303 est ensuite effectué sur et de chaque côté des nanofils (figures 14B et 16B). On peut ensuite modifier les nano-fils de manière à ce qu'ils comprennent des zones ayant un comportement semi-conducteur et des zones ayant un comportement conducteur. Pour cela, une métallisation de certaines portions des nano-fils peut être effectuée, par exemple par dépôt de Ni ou de Pt sur les nano-fils 302. 19 Lors du dépôt, certaines parties des nanofils 302 peuvent être protégées à l'aide d'un masquage, par exemple à base de résine. Ensuite, ce masquage est retiré par exemple par procédé communément appelé de « lift off ». Puis, un recuit thermique, afin de former des zones de NiSi ou de PtSi est effectué. Une alternance de zones conductrices 306 et de zones semi-conductrices 307 peut être ainsi mise en oeuvre le long des nano-fils 302 (figures 14C et 16C). Puis, on réalise un dépôt d'un deuxième ensemble 311 de nano-fils sur le premier ensemble, de sorte que les nano-fils du premier ensemble 301 sont orthogonaux aux nano-fils du deuxième ensemble 311 (figures 14D et 16D). Le deuxième ensemble 311 de nano-fils 312 peut avoir été obtenu à l'aide d'un procédé similaire à celui mis en oeuvre pour former le premier ensemble 301 de nano-fils 302. Une couche d'oxyde semi-conducteur 313 formée autour des nano-fils 312 du deuxième ensemble 311 a une épaisseur contrôlée permettant de maintenir les nano-fils 312 espacés selon un espacement contrôlé. Un retrait partiel de la couche d'oxyde 303 est ensuite effectué sur et de chaque côté des nanofils 312 du deuxième ensemble. Des zones isolantes situés sous les nano-fils du deuxième ensemble peuvent être conservées et servir ultérieurement de zones de diélectrique de grille Ensuite, une métallisation de certaines portions de certains nano-fils 312a du deuxième 20 ensemble 311 de nano-fils 312 peut être effectuée, par exemple tout d'abord par dépôt de Ni ou de Pt sur les nano-fils, tandis que d'autres nano-fils 312b sont protégés par un masquage 315, par exemple à base de résine. Ensuite, le masquage 315 est retiré. Une étape de recuit, est ensuite effectuée afin de former des zones de NiSi ou de PtSi sur les nano-fils (figure 17E). Une alternance de zones conductrices 316 et de zones semi-conductrices 317 est mis en oeuvre le long des nano-fils (figure 14F). A certaines intersections entre nano-fils des deux ensembles, lorsque des zones conductrices 317 ont été formées entre nano-fils, ces zones conductrices peuvent jouer le rôle de grilles de transistors. Des zones métalliques 320 de contact sont ensuite réalisées (figures 14F et 16F). Des zones métalliques d'interconnexion du type de celles représentées sur les figures 8 et 10 peuvent être ensuite réalisées. Sur la figure 16F une structure de transistor de type NWFET est représentée et comprend une grille 336 formée d'un nano-fil 312a métallisé reposant sur une couche d'oxyde jouant le rôle de diélectrique 335 de grille, le diélectrique de grille reposant sur une région semi-conductrice d'un autre nano-fil 302 jouant le rôle de canal 332. Des zones métallisées du nano-fil 302, situées de part et d'autre du canal 332 forment respectivement une région de source 331 et une région de drain 332. REVENDICATIONS1. Cellule logique (100) comprenant : - une pluralité d'entrées (A, B) de données et - une pluralité d'entrées de configurations (Vb[a], Vb[b], Vb[c], Vb[d]) la cellule étant prévue pour effectuer au moins une fonction logique booléenne de ses entrées logiques, la fonction logique booléenne appliquée étant modifiable en fonction de la configuration desdites entrées de configurations, la cellule étant en outre formée d'une matrice de nano- fils (101) croisés, la matrice comprenant des transistors formés au croisement de deux nano-fils. 2. Cellule logique selon la revendication 1, les signaux de configuration étant binaires. 3. Cellule logique selon la revendication 1 ou 2, dans lequel la cellule logique comprend K (avec K >1) entrées de données et M (avec M > 1) signaux de configuration, la cellule logique étant destinée à effectuer au moins une fonction sur 2M 2K parmi2 fonctions. 4. Cellule logique selon l'une des revendications 1 à 3, 2 entrées de données et 4 signaux de configuration, la cellule étant prévue pour effectuer 16 fonctions booléennes différentes.30 . Cellule logique selon l'une des revendications 1 à 4, dans laquelle la cellule est une cellule logique dynamique, un ou plusieurs desdits transistors étant situés entre un transistor de pré-charge (Tpre) commandé par un signal de pré-charge (Hpre, Vpre) et un transistor d'évaluation (Teva) commandé par au moins un signal d'évaluation (Heva, Veva). 6. Cellule selon l'une des revendications 1 à 5, une pluralité desdits transistors formant un bloc inverseur (110) ou inverseur/suiveur. 7. Cellules selon l'une des revendications 1 à 6, une pluralité desdits transistors formant un premier bloc (120) réalisant une fonction NON ET, une autre pluralité desdits transistors formant un deuxième bloc (130) réalisant une fonction NON ET. 8. Dispositif microélectronique comprenant une pluralité de cellules selon l'une des revendications 1 à 7, lesdits nano-fils ayant un dopage de type N, les transistors étant des transistors de type N. 9. Dispositif microélectronique comprenant une pluralité de cellules selon l'une des revendications 1 à 7, interconnectées entre elles. 10. Dispositif microélectronique selon la revendication 9, comprenant en outre au moins un 23 élément de mémorisation connecté à une ou plusieurs desdites cellules, ledit élément de mémorisation étant formé d'une autre matrice de nano-fils croisés, la matrice comprenant des transistors formés au croisement de deux nano-fils. 11. Dispositif microélectronique selon la revendication 10, ladite autre matrice dudit bloc de mémorisation étant située dans un même plan que la ou les matrices de nano-fils des cellules interconnectées entre elles. 12. Procédé de fabrication d'une cellule selon l'une des revendications 1 à 10, dans lequel la formation de la matrice de nano-fils entrecroisés comprend des étapes de : - dépôt, sur un support, d'un premier ensemble de nano-fils parallèles enrobés d'une couche isolante, - retrait partiel de la couche isolante, - dépôt, sur ledit premier ensemble, d'un deuxième ensemble de nano-fils parallèles enrobés d'une couche isolante, les nano-fils du premier ensemble étant orthogonaux aux nano-fils du premier ensemble.25