FR 2954023 A1 20110617 FR 0958957 A 20091214 La présente invention concerne le domaine technique général des cellules logiques reconfigurables comprenant une pluralité d'entrées et aptes à réaliser un certain nombre de fonctions logiques permettant de traiter le signal logique fourni sur leurs entrées et de fournir des signaux de sortie sur une pluralité de sorties. L'objet de l'invention concerne plus précisément les réseaux ou les matrices de cellules logiques reconfigurables comportant un réseau d'interconnexion entre les cellules et pourvu de boîtiers de commutation relié à des blocs d'entrée / sortie programmables. Dans le domaine des circuits intégrés, le coût de production est essentiellement dû au coût de la conception des masques utiles à la lithographie et au coût des équipements automatiques utilisés pour la production des circuits intégrés notamment les appareils de photolithographie. Ces coûts de production augmentent régulièrement en raison de la complexité des architectures proposées et de la recherche d'une miniaturisation de ces circuits intégrés. Afin de réduire l'impact du coût des masques, ont été développés les circuits logiques programmables ou reconfigurables qui offrent une bonne tolérance aux fautes et permettent des réutilisations pour différentes applications. Différents types d'architecture existent pour de tels circuits comme par exemple le circuit FPGA acronyme de l'expression anglaise « Field Programmable Gate Array », le circuit CPLD acronyme de l'expression en anglais de « Complex Programmable Logic Device » ou encore le circuit PLA acronyme de l'expression en anglais de « Programmable Logic Array ». De tels circuits logiques reconfigurables connaissent un développement spectaculaire en raison notamment de leur souplesse et de leur conception moins complexe que celles des circuits dédiés comme les circuits ASIC acronyme de « Application Specific Integrated Circuit ». Ces circuits logiques reconfigurables comportent des cellules logiques en grand nombre librement assemblées et reliées entre elles par des réseaux d'interconnexion. Ces cellules logiques reconfigurables permettent de réaliser n'importe quelles fonctions logiques souhaitées. Ces cellules logiques font appel à diverses technologies et utilisent par exemple des dispositifs à effet Hall ou encore des dispositifs CNTFET acronyme de l'expression anglaise « Carbon Nano Tube FET » ou encore des composants RTD acronyme de l'expression en anglais de « Resonent Tunneling Diode » en combinaison avec un composant HFET acronyme de l'expression en anglais de « Heterostructure FET », NwFET acronyme de l'expression anglaise NanoWire FET, DG MOSFET, acronyme de l'expression anglaise Dual Gate MOSFET. De manière conventionnelle, chaque cellule logique est directement connectée par un boîtier de commutation pour permettre une complète configuration (Cf. US 5 543 640). Cette approche conduit à une inflation du ratio composants actifs / surface de connexion, ce qui conduit à un accroissement des temps de programmation, à une perte d'efficacité en terme de vitesse et à une perte d'efficacité logique par unité de surface. Pour remédier à ces inconvénients, l'article P-E.GAILLARDON, 1. O'CONNOR, J. LIU & Al. interconnection scheme and associated mapping method of reconfigurable cell matrices based on nanoscale devices IEEE/ACM International Symposium on Nanoscale Architectures, pp.69-74, 2009 fait état de différentes topologies d'interconnexion de matrices de cellules logiques. Cette nouvelle approche vise à regrouper des cellules logiques dans des réseaux ou matrices selon des architectures permettant de satisfaire aux exigences de taux de succès, de diversité dans les fonctions logiques réalisées et d'augmentation du rendement de surface utilisé par la diminution relative de la surface d'implantation des réseaux d'interconnexion par rapport à celle des cellules logiques. Par exemple, le document J. Greg Nash. Automatic Latency-Optimal design of FPGA- based Systolic Arrays. Proceedings of the 10th Annuel IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM'02), pp. 299, 2002 décrit une matrice interconnectée de cellules logiques connectées entre elles selon deux directions et reliées à un réseau de liaison périphérique. La connexion externe de l'une des entrées des cellules logiques est réalisée selon une dimension tandis que la connexion externe de l'autre entrée des cellules logiques est réalisée selon l'autre dimension. De manière similaire, la connexion externe de l'une des sorties des cellules logiques est réalisée selon une dimension tandis que la connexion externe de l'autre sortie des cellules est réalisée selon l'autre dimension. Il s'ensuit que l'entrée des cellules logiques de la matrice est disponible uniquement selon une seule direction limitant ainsi l'accès aux cellules logiques. Par ailleurs, une telle topologie ne permet pas une complète connexion interne entre les cellules logiques limitant ainsi la profondeur logique c'est-à-dire le nombre d'opérations logiques effectuées en cascade. Pour remédier à ces inconvénients, l'objet de l'invention propose une nouvelle topologie de matrices interconnectées de cellules logiques, permettant en particulier un accès en termes de connexion externe dans les deux directions de la matrice tout en présentant une complète connexion interne entre les cellules logiques pour conserver une diversité de configuration en vue d'atteindre de grandes valeurs de profondeurs logiques. Pour atteindre un tel objectif, l'objet de l'invention concerne une matrice interconnectée de cellules logiques reconfigurables réalisant au moins une fonction logique, reliées en externe à un réseau de liaison périphérique équipé de boîtiers de commutation et connecté à des blocs d'entrée / sortie programmables. Selon l'invention, les cellules logiques [i, j] sont réparties selon une première dimension en lignes i avec i = 1 à d et une deuxième dimension en colonnes j avec j = 1 à w, avec d >_ 2 et w = 2 ou d = 2 et w 2, chaque cellule logique comportant une première entrée, une deuxième entrée, une première sortie et une deuxième sortie, la première entrée de chaque cellule logique et la première sortie de chaque cellule logique étant connectées au réseau de liaison, la deuxième entrée et la deuxième sortie de chaque cellule logique étant connectées à d'autres cellules logiques de colonne et de ligne différentes à l'exception des premières et dernières lignes ou colonnes pour d > 2 ou w > 2 respectivement, par une topologie d'interconnexion croisée entre les deux colonnes de la matrice pour w = 2 et entre les deux lignes de la matrice pour d = 2 et oscillante successivement selon un sens et selon un sens inverse, de sorte que la profondeur logique des fonctions logiques soit comprise entre 1 et2xdouentre let2xw. Cette matrice interconnectée de cellules logiques présente par rapport aux solutions antérieures les avantages suivants : - la nature "croisée" du flux d'opérations confère une accessibilité élevée aux entrées et aux sorties, tous les côtés de la 15 matrice ayant au moins une entrée et une sortie, - la profondeur logique de la fonction à exécuter n'est pas imposée par la taille de la matrice, - la direction d'exécution de la fonction logique à exécuter n'est pas imposée par la structure d'interconnexion, 20 - il s'ensuit que plusieurs fonctions logiques, de la même complexité ou de différentes complexités, peuvent s'exécuter en même temps, dans la même direction ou dans des directions différentes. Selon un premier mode de réalisation de la matrice comportant un nombre d de lignes avec d 2 et un nombre de colonnes égal à 2, 25 la topologie d'interconnexion croisée est telle que : • pour les connexions internes : * la deuxième entrée de chaque cellule logique de ligne paire [i, 1] où 2 2, la première entrée et la première sortie de chaque cellule logique appartenant à une même colonne, à l'exception des cellules logiques de la première ligne et de la dernière ligne, sont connectées au côté de liaison avec les lignes voisin de ladite colonne tandis que pour w > 2, la première entrée et la première sortie de chaque cellule logique appartenant à une même ligne, à l'exception des cellules logiques de la première colonne et de la dernière colonne, sont connectées au côté de liaison avec les colonnes voisin de ladite ligne, - la première entrée et la première sortie de chaque cellule logique des première et dernière lignes pour d > 2 et des première et dernière colonnes pour w > 2 sont connectées respectivement au côté de liaison avec les lignes voisin et au côté de liaison avec les colonnes voisin, - le réseau de liaison est équipé de boîtiers de commutation. Un autre objet de l'invention concerne également un circuit intégré comportant au moins une matrice interconnectée conforme à l'invention. Diverses autres caractéristiques ressortent de la description faite ci-dessous en référence aux dessins annexés qui montrent, à titre d'exemples, non limitatifs, des formes de réalisation de l'objet de l'invention. La Figure 1 illustre un premier mode de réalisation d'une matrice interconnectée de cellules logiques comportant d lignes et deux colonnes. La Figure 2 illustre un deuxième mode de réalisation d'une matrice interconnectée de cellules logiques comportant deux lignes et w colonnes. La Figure 3 illustre un premier exemple de mise en oeuvre d'une matrice interconnectée conforme à l'invention comportant deux lignes et deux colonnes à savoir quatre cellules logiques. La Figure 4 illustre une variante de mise en oeuvre de la matrice interconnectée 2 x 2 illustrée à la fig. 3. La Figure 5 illustre un deuxième exemple de mise en oeuvre 15 d'une matrice interconnectée conforme à l'invention comportant quatre lignes et deux colonnes à savoir huit cellules logiques. La Figure 6 illustre une variante de mise en oeuvre de la matrice interconnectée 4 x 2 illustrée à la Fig. 5. L'objet de l'invention concerne une matrice 1 interconnectée de 20 cellules logiques reconfigurables [i, j] réparties selon une première dimension en lignes i avec i = 1 à d et une deuxième dimension en colonnes j avec j = 1 à w, avec d 2 et w = 2 (Fig. 1) ou avec d = 2 et w 2 (Fig. 2). La numérotation des colonnes j et des lignes i de la matrice part du haut à gauche de la matrice et va de gauche à droite 25 pour les colonnes et de haut en bas pour les lignes. La Fig. 1 illustre un premier mode de réalisation de l'invention pour lequel la matrice 1 comporte un nombre d de lignes i avec d supérieur ou égal à 2 et un nombre w de colonnes j égal à 2 (w = 2) alors que la Fig. 2 illustre un deuxième mode de réalisation pour lequel 30 la matrice 1 comporte un nombre d de lignes j égal à 2 (d = 2) et un nombre w de colonnes j avec w supérieur ou égal à 2. De manière classique, chaque cellule logique [i, j] réalise une fonction logique complexe F utilisant une ou plusieurs fonctions logiques élémentaires de tous types et prises par exemple parmi les fonctions négation, conjonction, disjonction, NAND, NOR, XOR, XNOR, implication ou non-implication et représentées par les symboles suivants : négation e.g. -A = INV (inversion de) A A conjonction e.g. AAB = A AND B v disjonction e.g. AvB = A OR B NAND e.g. A1B = A NAND B (ou -,(AAB)) 1 NOR e.g. A1B = A NOR B (ou -i(AvB)) O XOR e.g. AEB = A XOR B XNOR e.g. A B = -,AvB f non-implication e.g. A/13 = AA-1B Chaque cellule logique couvre tous les types de cellules logiques élémentaires ou complexes telles que celles appelées CLB (Configurable Logic Bloc) ou les blocs logiques constitués d'une table de correspondances (LUT ou Look-Up-Table) ou des processeurs. De manière classique, chaque cellule logique [i, j] comporte un bloc de données 2 et un bloc de configuration 3. Le bloc de données 2 comporte la fonction logique complexe F et les coordonnées [i, j] de la cellule logique dans la matrice 1. Le bloc de configuration 3 permet en fonction de signaux de commande, de sélectionner une fonction logique complexe F parmi toutes les fonctions logiques configurables disponibles. Selon une caractéristique de l'invention, toutes les cellules logiques composant la matrice 1 sont identiques. Par exemple, les cellules logiques sont réalisées par les technologies à effet Hall, CNTFET, RTD, HFET, NwFET ou MOSFET comme décrit par exemple dans la demande de brevet WO 2009/013422. D'une manière classique, toutes les cellules logiques de la matrice 1 sont reliées en externe à un réseau ou bus 5 de liaison périphérique équipé de boîtiers de commutation 6 et reliés à des blocs d'entrées/sorties programmables non représentés. Le réseau de liaison périphérique 5, les boîtiers de commutation 6 et les blocs d'entrées/sorties programmables ne sont pas décrits plus précisément car ils sont bien connus de l'homme du métier et ne font pas partie précisément de l'invention. Dans les exemples illustrés, le réseau de liaison 5 qui entoure toutes les cellules logiques de la matrice 1 comporte d'une part, deux côtés de liaison 51 avec les lignes i s'étendant ainsi de part et d'autre des première et dernière colonnes de la matrice et d'autre part, deux côtés de liaison 52 avec les colonnes j s'étendant ainsi de part et d'autre des première et dernière lignes i de la matrice. Chaque intersection entre un côté de liaison 51 avec une ligne et un côté de liaison 52 avec une colonne est pourvu d'un boîtier commutation 6. Chaque cellule logique [i, j] comporte une première entrée El, une deuxième entrée E2, une première sortie S1 et une deuxième sortie S2, avec les première et deuxième sorties S1 et S2 qui sont identiques. La première entrée El de chaque cellule logique et la première 20 sortie S1 de chaque cellule logique sont connectées au réseau de liaison 5. De façon avantageuse, dans le premier mode de réalisation illustré à la Fig. 1 dans lequel la matrice 1 est du type d x 2 (d >_ 2 et w = 2), la première entrée El et la première sortie S1 de chaque 25 cellule logique appartenant à une même colonne j, à l'exception des cellules logiques de la première ligne i et de la dernière ligne i, sont connectées au côté de liaison avec les lignes 51 voisin ou situé à proximité de ladite colonne. La première entrée El et la première sortie S1 de chaque cellule 30 logique appartenant à la première ligne i et à la dernière ligne i sont connectées respectivement à un côté de liaison avec les lignes 51 voisin et à un côté de liaison avec les colonnes 52 voisin. De façon avantageuse, dans le deuxième mode de réalisation illustré à la Fig. 2 dans lequel la matrice 1 est du type 2 x w (w >_2 et d = 2), la première entrée El et la première sortie S1 de chaque cellule logique appartenant à une même ligne, à l'exception des cellules logiques de la première colonne et de la dernière colonne, sont connectées au côté de liaison avec les colonnes 52 voisin ou situé à proximité de ladite colonne. La première entrée El et la première sortie S1 de chaque cellule logique appartenant à la première colonne et à la dernière colonne sont connectées respectivement à un côté de liaison avec les lignes 51 voisin et à un côté de liaison avec les colonnes 52 voisin. Selon une autre caractéristique de l'invention, la deuxième entrée E2 et la deuxième sortie S2 de chaque cellule logique sont connectées à d'autres cellules logiques de colonne et de ligne différentes, à l'exception des première et dernière lignes pour le premier mode de réalisation (d >2 et w = 2) et des première et dernière colonnes pour le deuxième mode de réalisation (d = 2 et w > 2), par une topologie d'interconnexion croisée entre les deux colonnes de la matrice pour le premier mode de réalisation et entre les deux lignes de la matrice pour le deuxième mode de réalisation. Cette topologie d'interconnexion est croisée et oscillante puisqu'elle est réalisée successivement selon un sens et selon un sens inverse, de sorte que la profondeur logique des fonctions logiques soit comprise entre 1 et 2 x d ou entre 1 et 2 x w. Ainsi, pour le premier mode de réalisation illustré à la Fig. 1, la deuxième sortie S2 de la cellule logique [1, 1] de la première ligne et de la première colonne est reliée à l'entrée E2 de la cellule logique [2, 2] de la deuxième ligne et de la deuxième colonne dans le sens première colonne - deuxième colonne alors que la deuxième sortie S2 de la cellule logique [2, 1] de la deuxième ligne et de la première colonne est reliée à l'entrée E2 de la cellule logique [1, 2] de la première ligne et de la deuxième colonne dans le sens première colonne - deuxième colonne. Par contre, la deuxième sortie S2 de la cellule logique [2, 2] de la deuxième ligne et de la deuxième colonne est reliée à l'entrée E2 de la cellule logique [3, 1] de la troisième ligne et de la première colonne dans le sens deuxième colonne -première colonne alors que la deuxième sortie S2 de la cellule logique [3, 2] de la troisième ligne et de la deuxième colonne est reliée à l'entrée E2 de la cellule logique [2, 1] de la deuxième ligne et de la première colonne dans le sens deuxième colonne - première colonne. Entre deux lignes voisines, les deuxième sorties S2 des cellules logiques d'une même colonne sont reliées par croisement et selon un même sens de connexion, aux deuxième entrées E2 des cellules logiques de l'autre colonne. Toutefois, le croisement réalisé entre les deux colonnes change de sens ou oscille (sens contraire) lors de chaque connexion successive entre deux lignes voisines de cellules logiques. De même, pour le deuxième mode de réalisation illustré à la Fig. 2, la deuxième sortie S2 de la cellule logique [2, 2] de la deuxième ligne et de la deuxième colonne est reliée à l'entrée E2 de la cellule logique [1, 1] de la première ligne et de la première colonne dans le sens deuxième ligne - première ligne alors que la deuxième sortie S2 de la cellule logique [2, 1] de la deuxième ligne et de la première colonne est reliée à l'entrée E2 de la cellule logique [1,2] de la première ligne et de la deuxième colonne dans le sens deuxième ligne-première ligne. Par contre, la deuxième sortie S2 de la cellule logique [1, 2] de la première ligne et de la deuxième colonne est reliée à l'entrée E2 de la cellule logique [2, 3] de la deuxième ligne et de la troisième colonne dans le sens première ligne - deuxième ligne alors que la deuxième sortie S2 de la cellule logique [1, 3] de la première ligne et de la troisième colonne est reliée à l'entrée E2 de la cellule logique [2, 2] de la deuxième ligne et de la deuxième colonne dans le sens première ligne - deuxième ligne. Entre deux colonnes voisines, les deuxième sorties S2 des cellules logiques d'une même ligne sont reliées par croisement et selon un même sens de connexion, aux deuxièmes entrées E2 des cellules logiques de l'autre ligne. Toutefois, le sens de croisement réalisé entre les deux lignes change de sens ou oscille selon un sens inverse lors de chaque connexion successive entre deux colonnes voisines de cellules logiques. D'une manière plus précise, pour le premier mode de réalisation illustré à la Fig. 1, c'est-à-dire pour une matrice comportant un nombre d de lignes i avec d 2 et un nombre w de colonnes j égal à 2 (d = 2), la topologie d'interconnexion croisée est telle que : • pour les connexions internes : * la deuxième entrée E2 de chaque cellule logique de ligne paire [i, 1] où 2 _2, la topologie d'interconnexion croisée est telle que : • pour les connexions internes : * la deuxième entrée E2 de chaque cellule logique de colonne paire [1, i] où 2 Tel que cela ressort clairement des Fig. 1 et 2, la matrice conforme à l'invention offre une grande facilité d'accès aux entrées/sorties des cellules logiques compte tenu de leur répartition selon toute la périphérie de la matrice, ne privilégiant pas une direction mais permettant un accès selon les deux directions de la matrice limitant ainsi les temps d'accès. Cette topologie de connexion croisée et oscillante ou torsadée offre de multiples possibilités de configuration et de calcul avec des trajets de connexion réduits entre les cellules logiques comme cela sera illustré selon les exemples de réalisation qui suivent. La Fig. 3 illustre un premier exemple de mise en oeuvre d'une matrice interconnectée 1 conforme à l'invention comportant deux lignes (d=2) et deux colonnes (w=2) à savoir quatre cellules logiques repérées [1,1], [1,2], [2,1] et [2,2] (la numérotation des colonnes j et des lignes i de la matrice partant du haut à gauche et allant de gauche à droite pour les colonnes et de haut en bas pour les lignes). La partie haute de la Fig. 3 montre la matrice 1 avec les cellules logiques reconfigurables schématisées en entier tandis que la partie basse montre la matrice 1 avec les cellules logiques reconfigurables avec uniquement leurs fonctions. Selon cet exemple de réalisation, la matrice réalise la fonction logique globale y tel que y = ù((Xf W)vZvY). Les quatre cellules logiques sont configurées pour réaliser respectivement les fonctions suivantes : [1,1]=Af B, [1,2]=A, [2,1]=AIB, [2,2]=AvB. Dans cet exemple, il est supposé que la donnée W est associée à la première entrée de la cellule logique [1,2], la donnée X à la première entrée de la cellule logique [1,1,], la donnée Y à la première entrée de la cellule logique [2,1] et la donnée Z à la première entrée de la cellule logique [2,2]. Les premières sorties des cellules logiques [1,2], [1,1], [2,2], [2,1] sont désignées respectivement par Y2, y3, Y4. La première entrée de chaque cellule logique dans la matrice correspond à l'opérande A dans la fonction individuelle, la deuxième entrée (issue de la sortie d'une autre cellule dans la matrice) correspond à l'opérande B dans la même fonction. La fonction globale y consiste ainsi en une exécution des quatre fonctions logiques individuelles W B, A, A1B, AvB, de type cascade si les cellules sont de nature logique combinatoire statique, ou de type pipeline si le fonctionnement des cellules logiques dépend d'un signal d'horloge externe. L'exécution se déroule selon le principe suivant : 1. y1=W 2. y2=Xfy1=X W 3. y3=Zvy2=(Xf W)vZ 4. y4=Y~y3=-(Yvy3)=-,((X1W)vZvY)=y La flexibilité de l'invention peut également s'illustrer si l'on considère maintenant deux fonctions indépendantes yA=XiW et yB=Zy (par simplicité, il est utilisé comme illustré à la fig4, la même configuration de la matrice illustrée à la Fig. 3 sauf pour la cellule logique [2,2]=A). Il est clair que la réalisation de yA correspond à la sortie y2 : 1. y1=W 2. y2=Xfy1=XfW=yA Et que la réalisation de yB correspond à la sortie y4 1. y3=Z 2. y4=Yly3=ZIY=yB. La matrice selon l'invention autorise ainsi l'exécution simultanée de plusieurs fonctions différentes voire identiques. La Fig. 5 illustre un deuxième exemple de mise en oeuvre d'une matrice interconnectée 1 conforme à l'invention comportant quatre lignes (d=4) et 2 colonnes (w=2) à savoir huit cellules logiques repérées [1, 1], [1, 2], [2, 1] ,[2, 2],[3, 1], [3, 2], [4, 1], [4, 2] (la numérotation des colonnes j et des lignes i de la matrice partant toujours du haut à gauche et allant de gauche à droite pour les colonnes et de haut en bas pour les lignes). La partie gauche de la Fig. 5 montre les cellules logiques reconfigurables schématisées en entier tandis que la partie droite montre les cellules logiques reconfigurables avec uniquement leurs fonctions. Selon cet exemple de réalisation, la matrice réalise la fonction logique globale y tel que g = -,((,SA-,TAU)vVv-,WvX)AYAZ. Les huit cellules logiques sont configurées pour réaliser respectivement les fonctions logiques suivantes : [1, 1] = B FA, [1, 2] = A, [2, 1] =A A B, [2, 2] = A A B, [3, 1] = A v B, [3, 2] = A FB, [4, 1] = A v B, [4, 2] = A -f B. Dans cet exemple, il est supposé que la donnée S est associée à la première entrée de la cellule logique [1, 2], la donnée U à la première entrée de la cellule logique [2, 2], la donnée Y à la première entrée de la cellule logique [3, 2],la donnée W à la première entrée de la cellule logique[4, 2], la donnée T à la première entrée de la cellule logique [1, 1], la donnée Z à la première entrée de la cellule logique [2, 1], la donnée V à la première entrée de la cellule logique [3, 1] , la donnée X à la première entrée de la cellule logique [4, 1] . Les premières sorties des cellules logiques [1, 2], [1, 1], [2, 2], [3, 1], [4, 2], [4, 1], [3, 2], [2, 1] sont désignées respectivement par Yi, Y2, Y3, Y4, Y5, Y6, Y7, Y8. La première entrée de chaque cellule logique dans la matrice correspond à l'opérande A dans la fonction individuelle, la deuxième entrée (issue de la sortie d'une autre cellule logique dans la matrice) correspond à l'opérande B dans la même fonction. La fonction globale y consiste ainsi en une exécution des huit fonctions logiques individuelles, de type cascade si les cellules logiques sont de nature logique combinatoire statique, ou de type pipeline si le fonctionnement des cellules dépend d'un signal horloge externe. L'exécution se déroule selon le principe suivant : 1.yi=-,S 2. Y2=YiI-T=SI-T=Sn-1T 3.y3=UAy2=-1Sn-,TAU 4. y4= Vvy3= (-1SA~TAU)vV 5.y5= W--Y4= (-1Sn-iTAU)vVv-1W 6.y6=Xvy5=SA~TAU)vVv-IWvX 7.y7 =Yfy6=-~((-OSA-,TAU)vVv-1WvX)AY 8.y8=ZAy7=((-nSn-lTAU)vVv-,WvX)AYAZ=y La flexibilité de l'invention peut également s'illustrer si l'on considère maintenant deux fonctions indépendantes YA =(-,Snù1TAU)vV et yB = - (ù1 W v X) A Y A Z (par simplicité, il est utilisé comme illustré à la Fig. 6, la même configuration de la matrice illustrée à la Fig. 5 sauf pour la cellule logique [4, 2] = A). Il est clair que la réalisation de yA correspond à la sortie y4: 1.y1=ùS 2.y2=ylf-T= ùSfT= OSAùT 3. y3= UAy2=-,SA~TAU 4. y4= Vvy3= Sn-,TAU)vV Et que la réalisation de yB correspond à la sortie y8 1. y5= -1W 2. Y6=Xvy5=WvX 3.y,=Y1-y6=ù~(ù1WvX)AY 4.y8=ZAy7=ù~(ù~WvX)AYAZ=Y. Bien entendu, les exemples décrits ci-dessus ne sont pas limitatifs et l'objet de l'invention peut être mis en oeuvre pour le deuxième mode de réalisation de manière similaire. L'invention n'est pas limitée aux exemples décrits et représentés car 20 diverses modifications peuvent y être apportées sans sortir de son cadre. REVENDICATIONS1 - Matrice interconnectée de cellules logiques reconfigurables réalisant au moins une fonction logique (F), reliées en externe à un réseau de liaison périphérique (5) équipé de boîtiers de commutation (6) et connecté à des blocs d'entrée / sortie programmables, caractérisé en ce que les cellules logiques [i, j] sont réparties selon une première dimension en lignes i avec i = 1 à d et une deuxième dimension en colonnes j avec j = 1 à w, avec d ? 2 et w = 2 ou d = 2 et w ? 2, chaque cellule logique comportant une première entrée (El), une deuxième entrée (E2), une première sortie (Si) et une deuxième sortie (S2), la première entrée (Si) de chaque cellule logique et la première sortie (Si) de chaque cellule logique étant connectées au réseau de liaison (5), la deuxième entrée (El) et la deuxième sortie (S2) de chaque cellule logique étant connectées à d'autres cellules logiques de colonne et de ligne différentes à l'exception des premières et dernières lignes ou colonnes pour d > 2 ou w > 2 respectivement, par une topologie d'interconnexion croisée entre les deux colonnes de la matrice pour w = 2 et entre les deux lignes de la matrice pour d = 2 et oscillante successivement selon un sens et selon un sens inverse, de sorte que la profondeur logique des fonctions logiques (F) soit comprise entre 1 et 2xdouentre 1et2xw. 2 - Matrice interconnectée selon la revendication 1, caractérisée en ce qu'elle comporte pour un nombre (d) de lignes (i) avec d ? 2 et un nombre (w) de colonnes égal à 2, la topologie d'interconnexion croisée telle que : • pour les connexions internes : * la deuxième entrée (E2) de chaque cellule logique de ligne paire [i,1]où2 3 - Matrice interconnectée selon la revendication 1, caractérisée en ce qu'elle comporte pour un nombre (d) de lignes (i) avec d=2 et un nombre (w) de colonnes (j) avec w 2, la topologie d'interconnexion croisée telle que : • pour les connexions internes : * la deuxième entrée (E2) de chaque cellule logique de colonne paire [1, i] où 2 4 - Matrice interconnectée selon l'une des revendications 1 à 3, caractérisée en ce que chaque cellule logique réalise au moins une fonction logique prise parmi les fonctions négation, conjonction, disjonctions, NAND, NOR, XOR, XNOR, implication ou non-implication. 5 - Matrice interconnectée selon la revendication 4, caractérisée en ce que toutes les cellules logiques de la matrice sont identiques. 6 - Matrice interconnectée selon l'une des revendications 1 à 5, caractérisé en ce que le réseau de liaison (5) comporte d'une part deux côtés de liaison (51) avec les lignes (i) s'étendant ainsi de part et d'autre des première et dernière colonnes de la matrice et d'autre part, deux côtés de liaison (52) avec les colonnes (j) s'étendant ainsi de part et d'autre des première et dernière lignes (i) de la matrice. 7 - Matrice interconnectée selon la revendication 6 caractérisée en ce que pour d>2, la première entrée (El) et la première sortie (Si) de chaque cellule logique appartenant à une même colonne, à l'exception des cellules logiques de la première ligne et de la dernière ligne, sont connectées au côté de liaison avec leslignes (51) voisin de ladite colonne tandis que pour w>2, la première entrée (El) et la première sortie (Si) de chaque cellule logique appartenant à une même ligne, à l'exception des cellules logiques de la première colonne et de la dernière colonne, sont connectées au côté de liaison avec les colonnes (52) voisin de ladite ligne. 8 - Matrice interconnectée selon la revendication 7 caractérisée en ce que la première entrée (E1) et la première sortie (Si) de chaque cellule logique des première et dernière lignes pour d > 2 et des première et dernière colonnes pour w>2 sont connectées respectivement au côté de liaison avec les lignes (51) voisin et au côté de liaison avec les colonnes (52) voisin. 9 - Matrice interconnectée selon la revendication 1, caractérisée en ce que le réseau de liaison (5) est équipé de boîtiers de commutation (6). 10 - Circuit intégré caractérisé en ce qu'il comporte au moins une matrice interconnectée (1) conforme à l'une des revendications 1 à 9.