FR 2953067 A1 20110527 FR 0905647 A 20091125 -1- Étage de puissance haute tension dans une technologie CMOS à oxyde fin et avec option drain étendu DESCRIPTION DE L'INVENTION 5 ABREGE Ces circuits sont destinés à des applications commutées à haute tension, dans des technologies CMOS peu coûteuses , à unique oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et 10 source, ce qui exige des techniques de conception spéciales afin d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des 15 tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fin de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, et la capacité du terminal de grille sont des facteurs clé pour les 20 applications de puissance). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) 25 CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des convertisseurs de puissance de type dc-dc) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type class-d), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. 30 Cette invention se rapporte généralement aux étages de puissance, et plus particulièrement aux étages de puissance à haute tension. Etant donné que beaucoup d'applications demandent des rendements élevés de puissance, et exigent de minimiser au maximum la taille et le coût des composants nécessaires, les étages de puissance sont de préférence conçus en mode commuté. Une architecture classique utilise classiquement deux transistors de puissance (1 pFET en série avec 1 nFET), reliés en série entre l'alimentation et la masse, la charge étant reliée à la jonction entre ces 35 deux transistors : cette structure est communément appelée demi-pont ou half-bridge). Un problème majeur rencontré en concevant de tels circuits demi-pont (ou half-bridge) concerne la commande de la grille du pFET de puissance. Le pFET du demi-pont agit comme un intérupteur de puissance, connecté entre l'alimentation et la charge. Le nFET du demi-pont agit comme un intérupteur de puissance, connecté entre la masse et la charge. Ainsi, ces deux transistors du demi-pont doivent supporter des tensions élevées sur leur terminal de 40 drain, qui est connecté à la sortie du demi-pont et à la charge. 2953067 -2- En conséquence, un circuit dédié (dit driver) doit piloter de manière commutée, les deux transistors du demi-pont, et doit satisfaire aux exigences suivantes : Supporter des tensions élevées à la fois sur les terminaux connectés à l'alimentation et à la sortie du demi-pont (la charge) Délivrer des courants pics importants, afin de supporter des commutations rapides des transistors de puissance du demi-pont, afin d'avoir des rendements de puissance élevés Minimiser les courants pics de grille, afin de réduire les phénomènes d'interférence électromagnétiques (dits EMI) Assurer des zones mortes (dites dead-time) entre les temps de conduction des deux transistors de puissance du demi-pont, afin d'éviter des courts-circuits temporaires sur l'alimentation (dits shoot-through) Garantir une bonne réponse du circuit à haute fréquence (par exemple à 1MHz) Réduire les consommations de courant, afin d'optimiser le rendement de puissance du circuit ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) : convertisseurs du type dc-dc, amplificateurs audio de puissance de type class-d, etc. Ces circuits sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1' « embedded power management and audio » . DESCRIPTION BREVE DE L'INVENTION Des circuits sont développés pour des applications commutées à haute tension, dans des technologies CMOS (signifiant : Complementary Metal Oxyde Semiconductor) peu coûteuses, à unique oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Au premier abord de cette invention, un circuit commuté pour fournir un signal de sortie de forte puissance commuté à haute tension, à partir d'un signal digital d'entrée de faible tension, doit inclure : un étage de sortie de puissance (par exemple un demi-pont ou half-bridge), un driver de grille du pFET de cet étage de sortie de puissance, un driver de grille du nFET de cet étage de sortie de puissance, et un générateur de référence de tension. Dans cette invention, il y a deux types de composants utilisés: Les composants standard qui sont des transistors MOS de faible tension et d'oxyde mince de grille. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de 2953067 -3- source (par exemple 1.5V au maximum), ainsi que des faibles tensions différentielles entre leurs terminaux de drain et de source (par exemple 1.5V au maximum) Les composants drain entendu (dits extended drain) qui sont aussi des transistors MOS d'oxyde mince de grille (la même épaisseur de grille que les composants standard), mais avec des terminaux spéciaux de 5 drain. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum ù comme pour les composants standard), mais peuvent supporter des hautes tensions différentielles entre leurs terminaux de drain et de source (par exemple 5.5V au maximum) Dans les circuits inventés et décrit plus loin, les composants standard nFET et pFET sont connectés en séries 10 avec des composants drain étendu nFET et pFET, afin de réduire les stress de tension que les différents composants du circuit voient, et de permettre ainsi au circuit de fournir un signal commuté de sortie sous une haute tension, en réponse à un signal d'entrée digital de faible tension. Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite 15 ainsi pas la portée des champs d'application et d'implémentation de cette invention. Un objet principal de la présente invention est de réaliser (sur une seule puce par exemple - dit embedded) un étage de puissance haute tension dans une technologie CMOS à oxyde fin et avec option drain étendu, qui a aussi une consommation dynamique minimale de courant (afin d'optimiser le rendement en puissance du circuit), et peut tolérer des hautes tensions d'alimentation. 20 BREVE PRESENTATION DES FIGURES Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées: 25 La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances RI (1) et R2 (2) et l'amplificateur différentiel (3) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afin d'éviter tout stresse et claquage des composants de faible tension. Une capacité Cl (4) est 30 utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afin d'éviter toute surtension dynamique spikes sur cette tension différentielle de référence (VDDHV-VREFP), d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence VREF est utilisée en entrée. Le transistor nFET drain étendu MN1 (5) sert à fournir le courant pour la résistance R1 (1). 35 La figure 2 (FIG. 2) est un schéma électrique d'étage de puissance haute tension, qui définit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (5) fait référence au circuit de la figure 4 (FIG4) ou de la figure 5 (FIG5). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement 40 pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique des 2 entrées digitales P et N. Le circuit dénommé "Driver NMOS" (6) est alimenté par l'alimentation de -4- faible tension VDDLV, est constitué de transistors standard, et est réalisé par des architectures classiques qui ne fon pas l'objet de cette invention. Le transistor pFET MP2 (7) et le transistor nFET MN2 (8) sont des transistors drain étendu, dont leur tension différentielle grille source est contrôlée respectivement par le circuit « Driver PMOS » (5) et le circuit « Driver NMOS » (6). Ce contrôle des deux sorties de ces circuits (5) et (6) (respectivement NETP1 et NETN1) est faite de manière à éviter tout stress et claquage des composants CMOS, en évitant de dépasser les tensions différentielles maximales autorisées entre leurs terminaux de grille et de source. Par example, étant donné que le circuit "Driver NMOS" (6) n'est alimenté que par la faible tension VDDLV, la tension différentielle maximale entre les terminaux de grille et de source du nFET MN2 (8) est de VDDLV, ce qui élimine tout risque de stress et de claquage de ce transistor. La figure 3 (FIG. 3) est un circuit amélioré de la figure 2(FIG.2), en terme de courants de fuite sur l'alimentation haute tension VDDHV. En effet, les transistors FET drain étendu sont connus pour avoir des courants de fuite (lorsque ces transistors sont éteints) important entre leurs terminaux de drain et de source (dit courant de fuite du canal), comparé aux transistors FET dits standard. Dans cette invention présentée en figure 3 (Fig3), un pFET standard MP1 (9) est ajouté en série sur le pFET drain étendu MP 2 (7), et un nFET standard MN1 (10) est ajouté en série sur le nFET drain étendu MN2 (8) Selon ce circuit, les deux transistors FET standard voient de faibles tensions différentielles entre leurs terminaux drain et source (écrits Vds ou Vsd), et ne sont ainsi pas stressés: Vsd(MP1)=Vsg(MP1)-Vsg(MP2); Vds(MN1)=Vgs(MN 1 )-Vgs(MN2). Les rapports de taille entre les transistors MP1 (9) et MP2 (7), et entre les transistors MN1 (10) et MN2 (8), sont choisis selon les paramètres électriques de la technologie choisie. L'avantage de cette solution est d'avoir un courant de fuite sur l'alimentation haute VDDHV, lorsque les quatre transistors MP1 (9), MP2 (7), MN1 (10) et MN2 (8) sont éteints, est défini par le courant de fuite maximal entre les transistors standard et les transistors drain entendu. (Et les transistors FET standard ont des courants de fuite moins importants que les transistors drain étendu). La figure 4 (FIG. 4) est un schéma électrique du driver (5) de la grille du pFET de puissance (7) (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le rôle de ce circuit est de controller la tension de la grille du pFET de puissance (7) (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shirting). Le contrôle de la tension de la grille du pFET de puissance (7) (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP3 (13), MP2 (14), MP5 (15), MP8 (16), MP6 (19) et MP9 (21) sont des pFET standard. 2953067 -5- Les FET MN2 (25), MN4 (26) et MN6 (27) sont des nFET standard. Les FET MP1 (17), MP4 (18) et MP7 (20) sont des pFET drain étendu. Les FET MN1 (22), MN3 (23) et MN5 (24) sont des nFET drain étendu. 5 La figure 5 (FIG. 5) est un circuit amélioré de la figure 4 (FIG.4), en terme de courants de fuite sur l'alimentation haute tension VDDHV. En effet, les transistors FET drain étendu sont connus pour avoir des courants de fuite (lorsque ces transistors sont éteints) important entre leurs terminaux de drain et de source (dit courant de fuite du canal), comparé aux transistors FET dits standard. En effet, lorsque les transistors drain étendu MN1 (22), MN3 (23) and MN5 (24) sont éteints, les courants de fuite 10 de ces trois transistors drain étendu font monter leurs tensions de drain respectifs (NET1, NET2 et NET3) vers l'alimentation haute tension VDDHV, ce qui cause du stress sur les transistors de ce circuit. L'idée est de remplacer les nFET MN2 (25), MN4 (26) et MN6 (27) par trois inverseurs digitaux (28), (29) et (30). Ainsi, les transistors ne suffissent par de stress dans ce circuit. 15 La figure 6 (FIG. 6) est un schéma électrique d'application de l'invention dans un amplificateur audio de type class-D. Le circuit dénommé "voltage reference" (31) fait référence au circuit de la figure FIG1. Le circuit dénommé "power stage" (33) fait référence au circuit de la figure FIG2 ou de sa version améliorée de la figure FIG3. L'élément nommé "speaker" (34) est la charge de l'amplificateur (par exemple, un haut-parleur d'impédance 4 ohm ou 8 ohm). 20 Le circuit dénommé "control" (32) est la partie contrôleur de l'amplificateur de type class-D, qui dépend de l'architecture du class-D, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. Ce circuit dénommé "control" (32) n'est alimenté que par l'alimentation de faible tension VDDLV, et donc, ne contient pas de risque pour ses composants en 25 termes de stress ou de claquage. La figure 7 (FIG. 7) est un schéma électrique d'application de l'invention dans un régulateur commuté de type dc-dc buck. Le circuit dénommé "voltage reference" (31) fait référence au circuit de la figure FIG1. Le circuit dénommé "power stage" (33) fait référence au circuit de la figure FIG2 ou de sa version améliorée de la figure FIG3. 30 L'élément nommé "load" (36) est la charge du régulateur. Le circuit dénommé "control" (35) est la partie contrôleur de du régulateur, qui dépend de l'architecture du régulateur commuté de type dc-dc buck, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. Ce circuit dénommé "control" (35) n'est alimenté que par l'alimentation de faible tension VDDLV, 35 et donc, ne contient pas de risque pour ses composants en termes de stress ou de claquage. DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à des applications commutées à haute tension, dans des technologies CMOS peu coûteuses , à unique oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). 40 Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de -6- réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : • La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances R1 (1) et R2 (2) et l'amplificateur différentiel (3) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afin d'éviter tout stresse et claquage des composants de faible tension. Une capacité Cl (4) est utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afin d'éviter toute surtension dynamique spikes sur cette tension différentielle de référence (VDDHV-VREFP), d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence VREF est utilisée en entrée. Le transistor nFET drain étendu MNI (5) sert à fournir le courant pour la résistance RI (1). La tension différentielle de reference ainsi définie peut être calculée selon l'équation suivante : VDDHV - VREFP = VREF * (Rl/R2) Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V dans des technologies standard). Il faut donc ainsi respecter l'équation suivante : VREF * (Rl/R2) La figure 4 (FIG. 4) est un schéma électrique du driver (5) de la grille du pFET de puissance (7) (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le rôle de ce circuit est de controller la tension de la grille du pFET de puissance (7) (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shirting). Le contrôle de la tension de la grille du pFET de puissance (7) (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. -7- Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP3 (13), MP2 (14), MP5 (15), MP8 (16), MP6 (19) et MP9 (21) sont des pFET standard. Les FET MN2 (25), MN4 (26) et MN6 (27) sont des nFET standard. Les FET MP1 (17), MP4 (18) et MP7 (20) sont des pFET drain étendu. Les FET MN1 (22), MN3 (23) et MN5 (24) sont des nFET drain étendu. Dans les équations qui suivent, VTp et VTn sont les tensions de seuil de conduction (dit threshold voltage) de respectivement les transistors pFEt et nFET ; Vgs et Vsg désignent les tensions différentielles entre les terminaux grille et source des FET ; Vds et Vsd désignent les tensions différentielles entre les terminaux drain et source des FET. La sortie du driver OUT a un niveau haut égal à l'alimentation haute tension VDDHV, et un niveau bas égal à (VREFP+Vtp) (à cause de MP7 (20)), ce qui fait que la tension différentielle grille source des pFET de puissance MP2 (7) et MP1 (9) peut aller de zéro volt (ce qui permet de pouvoir couper ces transistors de puissance), et ne dépasse jamais la valeur maximale suivante: Vsg(MP1) = Vsg(MP2) REVENDICATIONS1. Etage de puissance haute tension (33), caractérisé en ce qu'il est implémenté dans une technologie CMOS à oxyde fin et avec l'option drain étendu, et en ce qu'il comporte : - Des transistors MOS à oxyde mince de grille, sans option drain étendu et à faible tension de claquage, lesdits transistors étant dits de type standard. - Des transistors MOS à oxyde mince de grille, avec option drain étendu de type DMOS, DEMOS, LDMOS, lesdits transistors étant dits de type drain-étendu. - Un étage de sortie de type demi-pont (half-bridge). - Un driver (5) de la grille du transistor PMOS de sortie (7). - Un driver (6) de la grille du transistor NMOS de sortie (8). - Un générateur de tension de référence (31) (VREFP). 2. Etage de puissance haute tension (33), selon la revendication 1, caractérisé en que ledit générateur de tension de référence (31) (VREFP), délivre une tension différentielle relative à l'alimentation haute tension (VDDHV) et proportionnelle à une tension de référence d'entrée (VREF), et est constitué : - De deux résistances (1) et (2). - D'une capacité (4) connectée en parallèle avec la résistance (1) qui filtre les pics transitoires de cette tension de référence. - D'un amplificateur différentiel de tension (3), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (2), rendant le courant traversant la résistance (2) proportionnelle à cette tension de référence d'entrée, ledit amplificateur (3) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - D'un transistor NMOS de type drain étendu (5) dont la grille est pilotée par l'amplificateur différentiel de tension (3), dont la source est connectée à la résistance (2), et dont le drain est connectée à la résistance (1). 3. Etage de puissance haute tension (33), selon la revendication 1, caractérisé en que ledit étage de sortie est constitué : - Soit d'un transistor de puissance PMOS de type drain-étendu (7) dont la tension de grille est pilotée par le driver PMOS (5), et d'un transistor de puissance NMOS de type drain-étendu (8) dont la tension de grille est pilotée par le driver NMOS (6). - Soit d'un transistor de puissance PMOS de type drain-étendu (7) connecté en série avec un transistor de puissance PMOS de type standard (9) dont les grilles sont pilotées par le driver PMOS (5), et d'un transistor de puissance NMOS de type drain-étendu (8) connecté en série avec un transistor de puissance NMOS de type standard (10) dont les grilles sont pilotées par le driver NMOS (6), ledit transistor PMOS de type drain-étendu (7) limite la valeur maximale de la tension différentielle entre les terminaux drain et source du transistor de puissance PMOS de type standard (9), ledit transistor NMOS de type drain-étendu (8) limite la valeur maximale de la tension différentielle entre les terminaux drain et source du transistor de puissance NMOS de type standard (10). 4. Etage de puissance haute tension (33), selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ledit driver (5) de la grille du transistor PMOS de sortie (7) est constitué :-9- - D'un circuit dit level shifter, qui transforme le signal digital d'entrée de niveau de faible tension (VDDLV) en un signal de sortie de niveau de haute tension (VDDHV), et qui est constitué de deux inverseurs (11) et (12), de deux transistors PMOS de type standard (14) et (15), et soit de deux transistors NMOS de type standard (25) et (26), soit de deux inverseurs (28) et (29), lesdits inverseurs (11) (12) (28) et (29) sont constitués uniquement de transistors de type standard, et sont alimentés par une alimentation de faible tension (VDDLV). - Des transistors PMOS de type drain étendu (17), (18) et (20) dont les grilles sont connecté à la sortie du générateur de tension constante (31) (VREFP) et connectés respectivement en série avec les transistors standards (14), (15) et (16). - Des transistors NMOS de type drain étendu (22), (23) et (24) dont les grilles sont connectées l'alimentation de faible tension (VDDLV) et connectés respectivement en série avec les transistors standards (25), (26) et (27). - De transistors PMOS de type standard (13) et (19) montés en diode par rapport au générateur de tension constante (31) (VREFP). - D'un étage de sortie, qui contrôle la grille du transistor PMOS de sortie (9) et qui est constitué d'un transistor PMOS de type standard (16), et d'un transistor NMOS de sortie de type standard (27) ou d'un inverseur (30), ledit inverseur (30) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - D'un transistor PMOS de type drain étendu (20), d'un transistor NMOS de type drain étendu (24), et d'un transistor PMOS de type standard (21) monté en diode, qui limitent la valeur maximale des tensions différentielles entre les terminaux drain et source des transistors de type standard de l'étage de sortie (16) (27) (30). 5. Etage de puissance haute tension (33), selon l'une quelconque des revendications 1 à 4, caractérisé en que ledit driver (6) de la grille du transistor NMOS de sortie (8) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV).25