FR 2954542 A1 20110624 FR 0959222 A 20091218 DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne de manière générale la modélisation des transistors MOS. Elle reçoit comme application particulièrement avantageuse la modélisation des transistors MOSFET nanométriques en régime de transport quasi balistique. ÉTAT DE LA TECHNIQUE Le développement de la microélectronique repose dès le milieu des années soixante sur une capacité essentielle dont doivent pouvoir disposer les concepteurs de circuits intégrés : celle de prévoir le comportement de ceux-ci avant fabrication à l'aide d'outils de simulation fiables. Alors que l'assemblage de quelques dizaines, voire de quelques centaines de composants discrets, sur une maquette permettait de tester exhaustivement et de mettre au point itérativement une carte électronique, fut-elle complexe, avant sa mise en fabrication, la mise au point d'un circuit intégré ne peut en aucun cas s'envisager de cette manière. Les composants constituants les circuits intégrés, essentiellement des transistors, et le plus souvent des transistors dits MOSFET, de l'anglais «Metal Oxide Semiconductor Field Effect Transistor», ne sont pas par définition, puisque intégrés, disponibles ni accessibles individuellement pour pouvoir être observés. Leur nombre a par ailleurs crû d'une façon exponentielle suivant la loi dite de Moore. Un doublement, approximativement tous les deux ans, du nombre de transistors d'un circuit intégré a été observé depuis l'origine. Les dispositifs logiques les plus complexes, tels que les processeurs, peuvent intégrer actuellement plusieurs centaines de millions de transistors voire dépassent la barrière du milliard de transistors pour les plus gros d'entre eux. Les temps et coûts de fabrication sont devenus au fil du temps particulièrement importants en raison de la miniaturisation toujours plus poussée des transistors et de la complexification des procédés de fabrication et des équipements qu'il a fallu développer pour permettre cette miniaturisation. L'investissement initial nécessaire, comprenant notamment la réalisation des masques de lithographie, et incluant à chaque génération la mise au point et la caractérisation d'un nouveau procédé technologique permettant d'augmenter significativement la densité d'intégration, est ainsi devenu particulièrement élevé et n'a fait que renforcer le besoin de pouvoir simuler exhaustivement tout nouveau circuit intégré préalablement à sa réalisation afin d'obtenir un produit fonctionnel dès sa première mise en oeuvre. Si une simulation exhaustive d'un circuit intégré se doit d'inclure une simulation complète du fonctionnement logique de la myriade de circuits numériques qui le composent il reste, quel que soit le niveau de simulation auquel on s'intéresse (portes logiques élémentaires, bascules, points mémoires, sous ensembles logiques, circuit entier) que la fiabilité de ces simulations repose in fine sur la qualité de la modélisation des dispositifs élémentaires dont ils sont formés, c'est-à-dire les transistors. Qualité qui s'apprécie par la faculté qu'aura un modèle de prévoir et de reproduire avec une plus ou moins grande précision le fonctionnement réel des transistors dans leur environnement physique et électrique. Ainsi la caractérisation d'un procédé technologique implique toujours une simulation analogique des circuits logiques élémentaires qui servent de briques de base pour l'assemblage d'un circuit intégré tel qu'un processeur. L'outil de simulation le plus couramment utilisé est connu sous le nom, devenu générique, de SPICE, de l'anglais «Simulation Program with Integrated Circuit Emphasis». Introduit dans les années soixante-dix par un laboratoire de l'université de Californie à Berkeley, il existe depuis lors de très nombreuses versions commerciales ou libre de droits de cet outil. Quel que soit l'outil de simulation analogique utilisé, sa capacité à prévoir le fonctionnement électrique d'un circuit dépendra pour l'essentiel, comme déjà mentionné ci-dessus, de la qualité des modèles de transistors utilisés. L'université de Berkeley qui a produit SPICE a aussi naturellement développé des modèles de transistors connus sous le nom de BSIM « Berkeley Short Channel IGFET Model ». Beaucoup d'autres modèles ont été développés. Ensemble, outil de simulation et modèles basés sur les caractéristiques physiques et les dimensions des transistors, permettent de mettre au point les circuits par simulation avant qu'ils ne soient fabriqués. Pour permettre une miniaturisation toujours plus poussée des transistors et composants constituant un circuit intégré, des progrès technologiques considérables, notamment en lithographie, ont dû être réalisés. Caractérisée par la taille d'un dispositif standard qu'il est possible de graver avec un procédé de fabrication donné : un point mémoire, chaque génération est qualifiée par une dimension exprimée en nanomètres (nm, c'est-à-dire 10-9 mètre) représentant le demi pas de répétition d'un tel dispositif de référence. Ce sont ainsi succédés dans les années passées des procédés de fabrication dits : 90-nm, 65-nm et 45-nm. Ce dernier étant actuellement le procédé standard de l'industrie des semi-conducteurs. Alors que le fonctionnement des transistors MOSFET pouvait se modéliser relativement aisément jusqu'à présent, les dimensions qu'il faut maintenant pouvoir graver pour mettre en oeuvre les prochaines générations, c'est-à-dire 32-nm et au-delà, font que le mode physique de conduction des transistors s'en trouve profondément affecté. Notamment, la longueur du canal de conduction entre source et drain d'un transistor MOSFET, canal créé par l'application sur la grille d'une tension supérieure à un seuil de conduction, n'est plus que de l'ordre d'une dizaine de nanomètres. Dans ces conditions le modèle de conduction dit par diffusion qui a longtemps prévalu ne permet plus une modélisation fiable des transistors. Pour prendre en compte les nouvelles conditions de transport des porteurs entre source et drain d'un transistor MOSFET, conditions créées par un canal de conduction très court et en présence de champs électriques élevés qui favorisent un mode de conduction dit balistique, il faut pouvoir avoir recours à un nouveau modèle analytique de transistor. Modèle analytique qui doit permettre de prédire précisément son fonctionnement dans toute sa plage d'utilisation. Quoique des améliorations significatives aient déjà été apportées à la modélisation du transport de porteurs entre source et drain dans le mode balistique ou quasi balistique, améliorations discutées plus avant dans la description qui suit de l'invention, il reste que les modèles existants ne représentent qu'au mieux imparfaitement ce fonctionnement. C'est donc un objet de l'invention que de décrire un modèle analytique de transistor qui tient compte de la miniaturisation toujours croissante des transistors de circuits intégrés afin d'améliorer la prise en compte du mode de transport quasi balistique résultant de la diminution de la longueur du canal de conduction. Ce, dans le but de retrouver une excellente corrélation entre la modélisation et le comportement réel des transistors dans toute leur plage de fonctionnement et pour des dimensions et caractéristiques physiques représentatives du mode de réalisation des transistors devant permettre la mise en production des futures générations de circuits intégrés basés sur les procédés de fabrication en développement : 32-nm et au-delà. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. RÉSUMÉ DE L'INVENTION L'invention décrit un procédé de modélisation d'un transistor MOS basé sur la détermination d'un coefficient de réflexion R s'appliquant à des flux de porteurs circulant à travers un canal de conduction entre une électrode source et une électrode drain du transistor, le coefficient de réflexion dépendant de la longueur d'une zone du canal côté source dite kT-layer le long de laquelle les porteurs sont susceptibles d'être réinjectés dans la source, caractérisé en ce qu'on détermine la longueur de la kT-layer par une équation en puissance dont l'exposant a est fonction du libre parcours moyen des porteurs dans le canal de conduction ainsi que de la longueur Lc et de l'épaisseur tsi du canal. De manière facultative, le procédé comprend en outre au moins l'une quelconque des caractéristiques suivantes : û la détermination de l'exposant a se fait en appliquant la formule suivante dépendante de la longueur Lc et de l'épaisseur tsi du canal et du libre 25 parcours moyen : / 1 LL-4.tst 1 + e tsi J a = 1.4 + 30 û le procédé comprend les étapes suivantes : o la détermination d'un pré facteur L' prenant en compte des effets de canal court par l'intermédiaire du seuil VT , d'une tension VGS appliquée sur la grille du transistor et d'une tension d'alimentation Vdd; o l'évaluation de la longueur de la kT-layer en fonction notamment du pré facteur L', d'une tension VDS appliquée entre la source et le drain du transistor et de l'exposant a; o la détermination du coefficient de réflexion moyen longueur de la kT-layer et du libre parcours porteurs û l'évaluation du libre parcours moyen des porteurs en compte toutes les interactions subies par les R en fonction de la X. se fait en prenant dans le réseau cristallin formant les transistors et en appliquant une loi de Matthiessen pour les combiner. û la détermination du pré facteur L' se fait en appliquant la formule suivante: ~_ y ùv 1a L -o.9.L ' rT TT~~ YGS YT ,) û l'évaluation de la longueur de la kT-layer en fonction de la tension VDS se fait en appliquant la formule suivante dépendante de la constante de Boltzmann k, de la température du réseau cristallin T et de la charge de l'électron q : 20 LkT L'' 1 f k. T 1l' DS / û préalablement à la détermination (350) du coefficient de réflexion R, on définit la longueur de la kT-layer sous forme d'une fonction unique valide dans toute la plage de fonctionnement du transistor et pour toute valeur de la 25 longueur du canal de conduction. û la définition de la longueur de la kT-layer sous forme d'une fonction unique se fait en appliquant la formule suivante: L ù kT 2.L kT dans laquelle L'kT est la longueur de la kT-layer exprimée en fonction de la 5 tension VDS, de la constante de Boltzmann k, de la température du réseau cristallin T, de la charge de l'électron q et de l'exposant a. ù la détermination du coefficient de réflexion R se fait en appliquant la formule suivante dans laquelle LkT est la longueur de la kT-layer. LkT 10 + LkT ù le transistor est susceptible de fonctionner dans un mode de transport quasi balistique. ù le transistor est de type MOSFET nanométrique. Le transistor est en 15 outre de type double grille. L'invention a également pour objet un outil de simulation dans un environnement informatisé comprenant un modèle analytique de transistors nanométriques faisant appel à un module opérant le procédé selon l'une quelconque des caractéristiques précédentes. 20 L'invention porte également sur un produit programme d'ordinateur comportant une ou plusieurs séquences d'instructions exécutables par une unité de traitement d'information, l'exécution desdites séquences d'instructions permettant une mise en oeuvre du procédé selon l'une quelconque des caractéristiques précédentes. 25 BRÈVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette 6 1 + cath dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : La FIGURE 1 illustre dans l'art antérieur la modélisation du mode transport vu sous forme de flux de porteurs entre source drain d'un transistor 5 MOSFET nanométrique et la notion de coefficient de réflexion. La FIGURE 2 décrit comment dans l'art antérieur on conceptualise l'évolution des flux de porteurs entre source et drain d'un transistor nanométrique MOSFET à double grille. La FIGURE 3 décrit toutes les améliorations apportées par l'invention à la 10 modélisation des transistors nanométriques fonctionnant en mode de transport quasi balistique. La FIGURE 4 compare des résultats expérimentaux de coefficient de réflexions avec ceux calculés à l'aide du modèle analytique de l'invention. La FIGURE 5 montre d'autres résultats concernant la fréquence d'un 15 oscillateur utilisant des inverseurs logiques rétro couplés. La FIGURE 6 montre un système utilisant le modèle analytique de l'invention pour simuler dans un environnement informatique des transistors nanométriques et des circuits les utilisant. Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs 20 de l'invention. DESCRIPTION DÉTAILLÉE DE L'INVENTION La modélisation analytique des performances des transistors MOSFET a longtemps reposé sur un modèle de transport par diffusion des porteurs, depuis 25 la source vers le drain du transistor, basé sur l'équation de transport dite de Boltzmann du nom du physicien autrichien du XlXème siècle qui l'a conçue. Equation qui s'applique tant que le canal de conduction formé par l'application d'une tension sur la grille du transistor est grand par comparaison au libre parcours moyen des porteurs dans la structure cristalline constituée par le 30 matériau semi-conducteur. Dans ce modèle les porteurs qui se déplacent sous l'effet du champ électrique appliqué entre drain et source interfèrent avec la structure cristalline et subissent de nombreuses collisions entraînant une dispersion des porteurs. Cette approche qui avait globalement donné satisfaction depuis l'origine s'avère être de plus en plus inappropriée. Comme discuté dans l'introduction sur l'état de la technique, l'intégration toujours plus grande conduit à devoir implanter des transistors dits nanométriques par référence à leurs dimensions c'est-à-dire des transistors qui n'excèdent pas quelques dizaines de nanomètres. Typiquement on désigne par transistor nanométrique un transistor dont les dimensions n'excèdent pas 100 nm. En raison de leur géométrie très réduite le mode de transport entre source et drain se rapproche de plus en plus d'un mode de transport qualifié de balistique dans lequel la probabilité de collisions avec la structure cristalline diminue beaucoup en raison même de la réduction drastique de la longueur du canal de conduction. En pratique, pour les structures et dimensions des transistors nanométriques qu'il faut considérer pour les procédés de fabrication en cours de développement le mode de transport n'est toutefois pas purement balistique : collisions et dispersion des porteurs qui en résulte conditionnent encore les performances. Le mode de transport est ainsi qualifié de quasi balistique. La mise en évidence de ce mode de fonctionnement a été l'oeuvre notamment de Mark Lundstrom et de ceux qui ont travaillé sous sa direction à l'université Purdue, West Lafayette, dans l'Indiana aux États-Unis. Mark Lundstrom a lui-même était inspiré par des travaux antérieurs, notamment ceux de. - J. P. McKelvey, R. L. Longini and T. R. Brody, "Alternative approach to the solution of added carrier transport problems in semiconductors", Phys. Rev., vol 123, no 1, pp. 2736-2743, Jul. 1961. - K. Natori, "Ballistic metal-oxide-semiconductor field effect transistor ", J. Appi. Phys., vol. 76, no. 8, pp. 4879-4890, Oct. 1994. De nombreuses publications ont été faites sur ce sujet, incluant celles dont M. Lundstrom est co-auteur. Notamment : - M. Lundstrom, "Elementary scattering theory of the Si MOSFET", IEEE Électron Device Letter, vol. 18, no 7, pp. 361-363, Jul. 1997. - M. Lundstrom, "Fundamentals of Carrier Transport", 2nd ed., Cambridge University Press, 2000. - A. Rahman and M. Lundstrom, "A Compact Scattering Model for the Nanoscale Double-Gate MOSFET", IEEE Trans. Electron Devices, vol. 49, no. 3, pp. 481-489, Mars 2002. La modélisation du nouveau mode de fonctionnement repose sur le concept, schématiquement illustré en figure 1, dans lequel le transport est vu sous forme de flux de porteurs 140 entre source 110 et drain 130. Au contraire du mode par diffusion où le transport est limité sur l'étendu de tout le canal de longueur Lc 125, le flux de porteurs est dans ce cas limité par l'injection à l'entrée 120 du canal de conduction, côté source. Dans cette zone 120, inférieure à la longueur physique du canal 125, collisions et dispersion des porteurs affectent les performances du transistor. Une partie des porteurs est en effet rétro dispersée vers la source 110 et ne peut parvenir jusqu'au drain 130. Le paramètre clé du modèle proposé par Rahman et Lundstrom (voir la dernière des références ci-dessus) est le coefficient de réflexion : R. Ce paramètre est le rapport entre le nombre de porteurs réinjectés dans la source par rétro diffusion divisé par le nombre total de porteurs injectés depuis la source. En mode quasi balistique le coefficient de réflexion R a été évalué comme indiqué 150 (pour les champs électrique forts) 160 (pour les champs électriques faibles) sur la figure 1. Le coefficient de réflexion dépend ainsi du libre parcours moyen X, qui représente la distance entre deux collisions, des porteurs 152 et, en mode quasi balistique, de la longueur effective de la zone dite « kT-layer », zone du canal côté source 120 dans laquelle les collisions qui en résultent peuvent encore affecter le courant injecté. Au-delà de cette zone les porteurs qui subissent des collisions ne sont plus susceptibles d'être réinjectés dans la source et, en présence d'un champ électrique élevé, ils sont alors tous capturés par le drain. La longueur de la kT-layer a été évaluée par Rahman & Lundstrom comme indiqué 154. Cette méthodologie d'analyse des performances des transistors MOSFET repose donc essentiellement sur la valeur du coefficient de réflexion qui lui-même dépend de la longueur de la kT-layer évaluée sous la forme d'une loi en puissance 154 reliée au type de transport électronique considéré. Puissance qui doit alors être empiriquement estimée en fonction du type de transport : c'est-à-dire 1.5 pour un transport diffusif et 1.75 pour le cas particulier de simulation rapporté dans la dernière des références citées ci-dessus (Rahman & Lundstrom). Il n'y a donc pas de vraie formulation analytique de cette puissance qui est dépendante du couplage électrostatique/transport électronique. Or, dans le cadre du développement de la présente invention, il s'est avéré que la formulation de cette puissance doit exprimer avec précision le couplage entre électrostatique et transport électronique afin d'améliorer la détermination du coefficient de réflexion. De plus la formulation analytique utilisée jusqu'à présent pour le coefficient de réflexion ne prévoit pas de fonction de raccord entre les expressions 150 et 160, c'est-à-dire permettant la transition entre champs électriques faibles et forts. La figure 2 décrit comment on conceptualise l'évolution des flux de porteurs entre source 210 et drain 220 d'un transistor nanométrique conforme au schéma 200 dans lequel la grille 220 du transistor MOSFET est double. De manière générale, toutes les caractéristiques et variantes de l'invention s'appliquent, seules ou en combinaison, aux transistors double grille. La double grille est située de part et d'autre du canal de conduction 202 de longueur Le. La conduction résulte du champ électrique créé au travers des couches d'oxyde de silicium symétriques d'épaisseur tox 206, typiquement de l'ordre de 1,2 nm, par l'application sur la grille métallique en aluminium (non dessinée) d'une tension supérieure au seuil de conduction. Les régions formant la source et le drain sont fortement dopées avec une concentration constante, typiquement de l'ordre de 1x1020 cm-3, d'un matériau dopant approprié. L'épaisseur du canal est notée tsi 204. La figure 3 décrit toutes les améliorations apportées par l'invention à la modélisation des transistors nanométriques fonctionnant en mode de transport quasi balistique. La difficulté est d'obtenir, quand le champ électrique n'est pas constant, un modèle analytique compact susceptible d'être utilisé par un produit de simulation analogique tel que SPICE, précédemment mentionné. L'invention propose donc une nouvelle modélisation analytique de la kT-layer qui inclut une meilleure définition de la dépendance de celle-ci au libre parcours moyen des porteurs : X, à la tension appliquée entre grille et source : VGS, à la tension appliquée entre drain et source : VDS, et aux effets dits de canal court. Ces effets représentent la perte de contrôle électrostatique de la grille sur le potentiel dans le canal. L'expression ci-dessous donne la valeur du coefficient de réflexion R en fonction de la longueur de la kT-layer qui dépend de la longueur du canal Lc et de la tension drain source VOS , soit : LkT=L.(k.T/q.Vps) . On obtient : i 1 i q.VS k.T x ( q.VDS 2.L' k.T R(x) = X-1 r 1+ cote 1- Partant de cette expression la méthode de la figure 3 s'applique. Dans une première étape 310 on détermine le libre parcours moyen des porteurs. Ce paramètre quantifie les interactions de ces derniers avec tous les phénomènes physiques qui, dans le réseau cristallin, interviennent pour modifier leurs trajectoires, leurs positions et leurs vitesses par rapport à celles qui seraient les leurs en l'absence de ses interactions c'est-à-dire dans un mode purement balistique et, donc, en l'absence de « collisions ». On distingue : - Les interactions coulombiennes qui sont induites par un potentiel perturbateur susceptible de modifier la trajectoire des porteurs au voisinage des atomes ionisés introduits, généralement par implantation ionique, pour doper le matériau semi-conducteur (essentiellement du silicium) constituant le canal des transistors. - Les interactions avec les phonons qui sont le reflet de l'amplitude des vibrations du réseau. Les atomes constituant un matériau cristallin se déplacent notamment sous l'effet de la température. Ils tendent cependant toujours à revenir à leur emplacement initial sous l'effet des forces de liaison inter atomiques les unissant. Les atomes vibrent donc continuellement. Le cristal échange ainsi des phonons selon qu'il gagne ou perde de l'énergie et les vibrations des atomes induisent une variation du potentiel avec lequel les porteurs sont susceptibles d'interagir. - Les interactions dues à la rugosité de l'interface entre l'oxyde de grille et le canal peuvent entraîner un nombre de collisions important. En effet, en présence d'un fort champ électrique transverse (perpendiculaire à l'interface Si/SiO2), les porteurs sont confinés dans le canal de conduction et se rapprochent de l'interface Si/SiO2 (Silicium/ Oxyde de Silicium). Une fluctuation géométrique de la couche diélectrique, l'oxyde de la grille, entraîne alors une variation locale du potentiel vu par les porteurs et par conséquent des interactions supplémentaires. Les mécanismes d'interactions ci-dessus liés aux centres coulombiens, aux phonons et à la rugosité de surface forment les trois principales causes de la dégradation de la mobilité dans les transistors MOSFET conventionnels. On combine, comme indiqué 310, leurs contributions individuelles selon une loi dite de Matthiessen du nom du physicien anglais qui au 19ème siècle a travaillé sur la conduction des métaux et des alliages. Les effets de ces interactions sont globalement pris en compte par l'intermédiaire du libre parcours moyen (qui représente la distance moyenne entre deux interactions successives). D'une façon générale on parle de transport balistique lorsque »Lc et de transport diffusif pour X«Lc. A titre d'exemple non limitatif pour un barreau de silicium et pour une température de 300 Kelvin, on peut considérer que le mode de transport est balistique pour L»10.x, à 100.X ; que le mode de transport est diffusif pour L«0,1.X à 0,01.X ; que le mode de transport est quasi-balistique pour 0,1.X L'exposant a dépend de la qualité du silicium. Il permet de relier le parcours moyen des porteurs de charges avec la kT-Layer. Ainsi, l'exposant a est défini selon l'expression 320, dans laquelle ce dernier est rendu dépendant des dimensions géométriques du canal : sa longueur Lc et son épaisseur tsi qui sont représentées en figure 2 avec les références 202 et 204. L'exposant a dépend aussi du rapport entre le libre parcours moyen et la longueur physique du canal Lc. Il augmente quand augmente et tend vers la valeur 1,5 quand Lc est très grand devant X, valeur qui s'applique comme on l'a vu précédemment quand le mode de transport est diffusif. Quand les effets dus à un canal court s'appliquent, et que le transport devient balistique, la valeur de l'exposant est alors limitée par le facteur exponentiel 322. L'exposant a de l'équation 320 définit le couplage entre l'électrostatique, à travers les paramètres Lc et/ou ts;, et le transport électronique, à travers le paramètre X. L'étape suivante consiste à déterminer le pré facteur L' qui introduit une dépendance de la kT-layer sur la tension de grille VGS selon l'expression 330 dans laquelle la tension du seuil de conduction VT et la tension d'alimentation Vdd interviennent également. Le pré facteur L' prend en compte les effets dus à un canal court et ceux qui résultent du confinement quantique par l'intermédiaire de la tension VT comme expliqué dans la référence suivante : - S. Martinie, D. Munteanu, G. Le Carval, and J. L. Autran, "A new unified compact model for quasi-ballistic transport: Application to the analysis of circuit performances of a double-gate architecture," in Proc. SISPAD, Hakone, Japan, Sep. 2008, pp. 377-380. Les étapes suivantes, c'est-à-dire 340 et 345, tiennent compte de la variation du champ électrique en fonction des polarisations appliquées au transistor. L'expression 340 définit la longueur de la kT-layer, à partir de l'exposant a et du pré facteur L' établis ci-dessus, en fonction de la tension drain source VDS. L'expression 345 assure la transition entre champs faibles et forts pour faire en sorte que le calcul de la longueur de la kT-layer soit valide continûment dans toute la gamme de fonctionnement du transistor. Finalement, une fois que la longueur de la kT-layer a été établie précisément, le coefficient de réflexion peut être calculé comme indiqué à l'étape 350 en prenant en compte le libre parcours moyen qui a été préalablement établi à l'étape 310. Cette détermination du coefficient de réflexion permet de refléter le couplage entre électrostatique et transport électronique. Elle introduit également un raccord entre les champs électriques faibles et forts. La figure 4 compare des résultats expérimentaux de coefficient de réflexions avec ceux calculés à l'aide du modèle analytique de l'invention 400. Ces résultats montrent la dépendance du coefficient de réflexion R exprimé en ordonnée sous la forme du taux de balisticité, soit : (1-R)/(1+R) 410, en fonction de la longueur du canal 420 pour trois épaisseurs différentes tsi du canal 406. Ils montrent qu'il y a une bonne concordance entre les valeurs du modèle analytique (symboles pleins 402) calculés en utilisant la valeur du libre parcours moyen extraite des dispositifs expérimentaux et les résultats mesurés sur ces dispositifs (symboles vides 404). La figure 5 montre d'autres résultats concernant la fréquence d'un dispositif oscillant utilisant un nombre impair d'inverseurs logiques rétro couplés, trois en l'occurrence 510. La courbe 520 donne la fréquence d'oscillation 522 en fonction de la charge capacitive des inverseurs 524 fabriqués avec des transistors dont la longueur de canal Lc est de 25 nm et d'une épaisseur tsi de 5 nm. On constate là aussi qu'il y a un très bon accord entre la fréquence d'oscillation calculée à partir du modèle analytique de l'invention 522 et une simulation numérique basée sur un modèle macroscopique de transport balistique 524 comme décrit dans la publication suivante, déjà mentionnée précédemment dans la description de la figure 3 : - S. Martinie, G. Le Carval, D. Munteanu, S. Soliveres, J.L. Autran, "Impact of ballistic and quasi-ballistic transport on performances of Double-Gate MOSFET- based circuits", IEEE Trans. Electron Devices, vol. 55, no. 9, pp. 2443-2453, Sept. 2008. La figure 6 montre un système utilisant le modèle analytique de l'invention pour simuler dans un environnement informatique des transistors nanométriques et des circuits les utilisant. La simulation est généralement effectuée avec un outil de simulation standard c'est-à-dire un produit programme s'exécutant d'une façon traditionnelle sur des moyens informatiques 600 accessibles à l'utilisateur soit localement soit à travers un ou des réseaux privés ou publics tel que l'Internet. L'outil de simulation 610 est par exemple une des variantes de SPICE déjà mentionné ou un outil de simulation combinant simulations analogiques et digitales pour la simulation de circuits numériques. L'outil de simulation se base d'une part sur une description du circuit à simuler 620 qui est fournie par l'utilisateur à l'aide d'un langage approprié souvent par l'intermédiaire d'une interface graphique dédiée. D'autre part il utilise le ou les modèles analytiques de transistors qui sont appelés par la description du circuit à simuler. Quand des transistors nanométriques sont utilisés, le modèle analytique de l'invention, tenant compte du mode de transport quasi balistique décrit précédemment, doit alors être mis en oeuvre 640 afin de traduire fidèlement le comportement réel des transistors et d'obtenir des simulations fiables. L'invention n'est pas limitée aux modes de réalisation décrits mais s'étend à tout mode de réalisation conforme à son esprit. REVENDICATIONS1. Procédé de modélisation d'un transistor MOS basé sur la détermination (350) d'un coefficient de réflexion R s'appliquant à des flux de porteurs circulant à travers un canal de conduction (125) entre une électrode source (110) et une électrode drain (130) du transistor, le coefficient de réflexion dépendant de la longueur d'une zone du canal côté source dite kT-layer (120) le long de laquelle les porteurs sont susceptibles d'être réinjectés dans la source (110), caractérisé en ce qu'on détermine (320) la longueur de la kT-layer par une équation en puissance dont l'exposant a est fonction du libre parcours moyen des porteurs dans le canal de conduction (125) ainsi que de la longueur Lc et de l'épaisseur tsi du canal de conduction (125). 2. Procédé selon la revendication précédente dans laquelle la détermination de l'exposant a se fait en appliquant la formule suivante (320): 1 / jo.5 a = 1.4 + L~-4.tst L 1+e ts~ 3. Procédé selon l'une quelconque des deux revendications précédentes dans lequel la détermination de la longueur de la kT-layer comprend les étapes suivantes : la détermination (330) d'un pré facteur L' prenant en compte des effets de canal court par l'intermédiaire du seuil VT , d'une tension VGS appliquée sur la grille du transistor et d'une tension d'alimentation Vdd; l'évaluation (340) de la longueur de la kT-layer en fonction notamment du pré facteur L', d'une tension VDS appliquée entre la source et le drain du transistor et de l'exposant a; la détermination (350) du coefficient de réflexion R en fonction de la longueur de la kT-layer et du libre parcours moyen X. 4. Procédé selon la revendication précédente dans lequel l'évaluation (310) du libre parcours moyen des porteurs se fait en prenant en compte toutes les interactions subies par les porteurs dans le réseau cristallin formant les transistors et en appliquant une loi de Matthiessen pour les combiner. 5. Procédé selon l'une quelconque des deux revendications précédentes dans lequel la détermination du pré facteur L' se fait en appliquant la formule suivante (330) : E= y ùv 1a o.9.L 'Id ' rT TT~~ YGS YT ,) 10 6. Procédé selon l'une quelconque des trois revendications précédentes dans lequel l'évaluation de la longueur de la kT-layer en fonction de la tension VDS se fait en appliquant la formule suivante (340) dépendante de la constante de Boltzmann k, de la température du réseau cristallin T et de la 15 charge de l'électron q : 1 f k. T a a E 7. Procédé selon l'une quelconque des quatre revendications précédentes dans lequel préalablement à la détermination (350) du coefficient 20 de réflexion R, on définit (345) la longueur de la kT-layer sous forme d'une fonction unique valide dans toute la plage de fonctionnement du transistor et pour toute valeur de la longueur du canal de conduction. 8. Procédé selon la revendication précédente dans lequel la définition 25 de la longueur de la kT-layer sous forme d'une fonction unique se fait en appliquant la formule suivante (345) :L ù kT 1 2.L kT dans laquelle L'kT est la longueur de la kT-layer exprimée en fonction de la tension VDS, de la constante de Boltzmann k, de la température du réseau 5 cristallin T, de la charge de l'électron q et de l'exposant a. 9. Procédé selon l'une quelconque des six revendications précédentes dans lequel la détermination du coefficient de réflexion R se fait en appliquant la formule suivante (350) dans laquelle LkT est la longueur de la kT-layer. LkT + LkT 10. Procédé selon l'une quelconque des revendications précédentes dans lequel le transistor est susceptible de fonctionner dans un mode de transport quasi balistique (640). 11. Procédé selon l'une quelconque des revendications précédentes dans lequel le transistor est de type MOSFET nanométrique. 12. Procédé selon l'une quelconque des revendications précédentes 20 dans lequel le transistor est de type MOSFET double grille. 13. Outil de simulation dans un environnement informatisé comprenant un modèle analytique de transistors nanométriques (630) faisant appel à un module (640) opérant le procédé selon l'une quelconque des revendications 25 précédentes. 14. Produit programme d'ordinateur comportant une ou plusieurs séquences d'instructions exécutables par une unité de traitement d'information, 18 1 + cath 10 15l'exécution desdites séquences d'instructions permettant une mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 12.