FR 2953064 A1 20110527 FR 0958225 A 20091120 B9904 - 09-T0-386 1 PROCÉDÉ D'ENCAPSULATION DE COMPOSANTS ÉLECTRONIQUES SUR TRANCHE Domaine de l'invention La présente invention concerne un procédé d'encapsulation, avant découpe, de composants électroniques formés sur une tranche semiconductrice. Elle concerne plus particulièrement un procédé d'encapsulation de composants électroniques sur lesquels sont reportées des puces électroniques. Exposé de l'art antérieur Pour fabriquer une puce électronique encapsulée, on forme un grand nombre de composants électroniques identiques dans et sur une tranche semiconductrice. Un ou plusieurs niveaux d'interconnexion sont ensuite formés au-dessus des composants électroniques pour connecter les éléments de ces composants entre eux et à des plots de connexion. Il peut également être prévu de reporter des puces électroniques en surface de l'empi- lement d'interconnexion, sur des plots d'accrochage adaptés. Une fois ces étapes réalisées, le dispositif est encapsulé puis est découpé en puces individuelles. Pour encapsuler des composants électroniques directe- ment sur la tranche dans laquelle ils sont formés, les procédés connus prévoient des étapes intermédiaires de collage de tranches semiconductrices, encore appelées poignées, au moins d'un côté de la structure. Les poignées sont utilisées pour B9904 - 09-T0-386 2 rigidifier la structure lors des différentes étapes d'encapsulation et lors d'étapes d'amincissement de la tranche semi-conductrice dans laquelle sont formés les composants. Un inconvénient des procédés connus est que l'utilisa- tion de ces poignées est relativement coûteuse et contraignante. En effet, les poignées sont des tranches épaisses semiconductrices ou en verre qui se dégradent par suite des opérations de collage et de décollage. Un besoin existe donc d'un procédé d'encapsulation de composants électroniques, sur lesquels peuvent être fixées des puces rapportées, ne nécessitant pas l'utilisation de poignées semiconductrices tout en évitant les phénomènes de gauchisse-ment. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé d'encapsulation de composants électroniques formés dans et sur une tranche semiconductrice, directement sur cette tranche. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé adapté à l'encapsulation de composants électroniques sur lesquels sont fixées des puces rapportées. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé évitant les problèmes de 25 gauchissement de la structure avant découpe. Ainsi, un mode de réalisation de la présente invention prévoit un procédé d'encapsulation de composants électroniques, comprenant les étapes suivantes : (a) former, dans et sur une première face d'une 30 tranche semiconductrice, des composants électroniques ; (b) former, sur la première face, un empilement d'interconnexion comprenant des pistes et nias conducteurs séparés par un matériau isolant ; (c) former des premiers et deuxièmes plots d'accro-35 chage sur l'empilement d'interconnexion ; B9904 - 09-T0-386 3 (d) amincir la tranche semiconductrice, excepté au moins sur son contour ; (e) remplir la région amincie d'une première couche de résine ; (f) reporter au moins une première puce sur les premiers plots d'accrochage et former des billes de soudure sur les deuxièmes plots d'accrochage ; (g) déposer une seconde couche de résine recouvrant les premières puces et recouvrant partiellement les billes de soudure ; (h) coller une bande adhésive sur la première couche de résine ; et (i) découper la structure en puces individuelles. Selon un mode de réalisation de la présente invention, l'étape (a) comprend en outre la formation de tranchées remplies de matériau conducteur du côté de la première face de la tranche semiconductrice ; l'étape (d) est prévue pour laisser apparaître la face inférieure desdites tranchées ; et l'étape (d) est suivie d'une étape de formation de troisièmes plots d'accrochage sur la tranche semiconductrice, au niveau des tranchées remplies de matériau semiconducteur et d'une étape de report de secondes puces sur les troisièmes plots d'accrochage. Selon un mode de réalisation de la présente invention, la première couche de résine contient des charges d'un diamètre inférieur à 20 pm. Selon un mode de réalisation de la présente invention, les premières et secondes puces sont fixées sur les régions d'accrochage correspondantes par des secondes billes de soudure. Selon un mode de réalisation de la présente invention, les secondes billes de soudure ont un diamètre compris entre 20 et 100 pm. B9904 - 09-T0-386 4 Selon un mode de réalisation de la présente invention, les premiers, deuxièmes et troisièmes plots d'accrochage sont constitués d'un empilement conducteur. Selon un mode de réalisation de la présente invention, 5 l'étape (i) est suivie d'un décollage de la bande adhésive. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif 10 en relation avec les figures jointes parmi lesquelles : les figures 1 à 6 sont des vues en coupe illustrant des résultats d'étapes d'un procédé selon un mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été dési- 15 gués par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des composants électroniques sur tranche, les diverses figures ne sont pas tracées à l'échelle. Description détaillée 20 Pour éviter l'utilisation de poignées lors des étapes d'encapsulation de composants électroniques sur tranche et les phénomènes de gauchissement de la structure, les inventeurs prévoient un procédé mettant en oeuvre des couches de résine rigide et des poutres de renforcement de la structure. 25 Les figures 1 à 6 sont des vues en coupe illustrant des résultats d'étapes d'un procédé d'encapsulation selon un mode de réalisation permettant l'obtention de puces encapsulées destinées à être fixées par leurs faces avant, c'est-à-dire du côté de la face de la tranche semiconductrice où sont formés les 30 composants électroniques. Le procédé décrit ici est particulièrement adapté à la formation de puces électroniques encapsulées de type à montage en surface (SMT). Dans les figures, deux variantes de réalisation A et B du procédé sont représentées : dans la variante A, des puces 35 sont reportées sur les deux faces de composants électroniques B9904 - 09-T0-386 formés dans une tranche semiconductrice tandis que, dans la variante B, des puces sont reportées uniquement sur la face supérieure de cette tranche semiconductrice. A l'étape illustrée en figure 1, commune aux deux 5 variantes A et B, on part d'une structure comprenant une tranche semiconductrice épaisse 10, encore appelée substrat, par exemple en silicium, dans et sur laquelle sont formés des composants électroniques. La tranche 10 peut avoir une épaisseur comprise entre 500 et 900 }gym. On notera que le choix des composants représentés dans et sur la tranche semiconductrice 10 est tout à fait arbitraire, et que tout composant électronique pourra être formé en surface de la tranche 10. De plus, contrairement à ce qui est représenté dans les figures, de nombreux composants électroniques sont formés les uns à côtés des autres dans la tranche semiconductrice 10. En particulier, on pourra prévoir des composants de puissance ou de protection. De plus, contrairement à ce qui est représenté dans les figures, de nombreux composants électroniques sont formés les uns à côtés des autres dans la tranche semiconductrice 10. La partie de tranche représentée est légèrement supérieure à l'étendue d'un composant électronique. Dans la variante A, au niveau de chaque composant électronique, sont formées, dans la tranche semiconductrice 10, des tranchées 16 remplies d'un matériau conducteur. Les tranchées 16 sont destinées à constituer des nias à travers le substrat (TSV, de l'anglais "through silicon via"), une fois une étape d'amincissement de la tranche semiconductrice 10 réalisée. Pour cela, les tranchées 16 sont relativement profondes, par exemple de 100 à 200 }gym. Les structures de via TSV étant connues par ailleurs, leur formation ne sera pas décrite ici plus en détail. Une fine couche isolante est formée sur les parois des tranchées 16. En surface de la tranche semiconductrice 10 est formé un empilement d'interconnexion 18. Cet empilement comprend un ou plusieurs niveaux d'interconnexion, non représentés en détail, B9904 - 09-T0-386 6 dans lesquels sont formées des pistes conductrices 20 connectées entre elles, et aux composants électroniques, par des vias conducteurs 21. Les pistes et les vias conducteurs sont schématisés par des traits horizontaux 20 et des traits verticaux 21 et sont entourés d'un matériau isolant. Des pistes et vias conducteurs sont également prévus jusqu'au contact des tranchées conductrices 16 dans le cas de la variante A. En surface de l'empilement d'interconnexion 18 est formée une couche isolante 22 comprenant des ouvertures de connexion avec des puces rapportées et avec des billes de soudure. Des régions conductrices d'accrochage ou plots 24A et 24B, destinées à améliorer la connexion avec des éléments de connexion des puces rapportées (24B) ou des billes de soudure (24A), sont formés au niveau des ouvertures dans la couche 22. Les plots 24A et 24B sont par exemple constitués d'un empilement de régions métalliques d'accrochage de billes de soudure (UBM), un tel empilement comprenant au moins une couche inférieure permettant une bonne adhérence sur des pistes 20 de l'empilement d'interconnexion 18 et une couche supérieure permettant une bonne adhérence avec des éléments de connexion des puces rapportées ou avec des billes de soudure. Les plots 24A et 24B peuvent par exemple être obtenus en formant un empilement d'accrochage sur l'ensemble de la structure puis en définissant les régions 24A et 24B par gravure au travers d'un masque. Dans l'empilement d'interconnexion 18, des pistes et vias conducteurs sont prévus pour atteindre et connecter les plots 24A et 24B. Dans le cadre de la variante A, on a représenté à titre d'exem- ple une connexion 20-21 entre une région diffusée 12A et un plot 24A, une connexion 20-21 entre une région diffusée 13A, un TSV 16 et un plot 24B, une connexion 20-21 entre une région diffusée 14A, un TSV 16 et un plot 24B, et une connexion 20-21 entre une région diffusée 15A et un plot 24A. Dans le cadre de la variante B, on a représenté à titre d'exemple une connexion 20-21 entre une région diffusée 12B et un plot 24A, une connexion 20-21 entre une région diffusée 13B et un plot 24B, une connexion 20- B9904 - 09-T0-386 7 21 entre une région diffusée 14B et un plot 24B, et une connexion 20-21 entre une région diffusée 15B et un plot 24A. On notera que la couche 22, ainsi que les régions d'accrochage 24A et 24B, pourront être formées plus tard dans le procédé décrit ici, avant l'étape de la figure 5. A l'étape illustrée en figure 2, on a aminci la tranche semiconductrice 10 pour former une couche semiconducteur 26 laissant apparaître, du côté de la variante A, le matériau conducteur des portions inférieures des tranchées conductrices 16. L'amincissement de la tranche 10 est réalisé de préférence sur une partie centrale seulement de la tranche 10, le contour de la tranche 28 conservant une épaisseur plus importante. L'amincissement de la tranche 10 est réalisé par meulage et/ou par polissage mécanique ou mécanochimique (CMP) et/ou par gravure humide (procédé chimique). Ainsi, la structure obtenue reste rigide du fait de cet anneau périphérique 28. On notera que l'on pourra prévoir des portions 28 différentes, formant diverses poutres de renforcement sous la surface de la couche 26, par exemple sur le contour de chaque puce individuelle ou d'un ensemble de puces individuelles. De telles structures de poutres de renforcement sont notamment décrites dans la demande de brevet FR 2771108 et ne seront pas décrites ici plus en détail. L'amincissement de la tranche 10 pourra être réalisé par une gravure anisotrope. A l'étape illustrée en figure 3, on a formé, dans la variante A et sur la face inférieure de la couche semiconductrice 26, une couche de matériau isolant 30. On notera que la couche de matériau isolant 30 pourra, si les deux variantes A et B sont prévues sur une même tranche 10, s'étendre sur la face inférieure de la couche 26 dans la variante B. A titre d'exemple, la couche isolante 30 peut être en oxyde de silicium, en nitrure de silicium ou en un empilement de ces matériaux. La couche isolante 30 comprend des ouvertures en regard des tranchées conductrices 16 au niveau desquelles sont formées des régions conductrices d'accrochage 32. De la même façon que les B9904 - 09-T0-386 8 régions d'accrochage 24A et 24B, les régions d'accrochage 32 peuvent être constituées d'un empilement de matériaux conducteurs permettant à la fois une bonne adhérence sur le matériau conducteur des tranchées 16 et un bon maintien des billes de soudure formées ensuite sur leurs surfaces. A l'étape illustrée en figure 4, on a reporté des puces électroniques sur la face inférieure de la couche semi-conductrice 26. Pour cela, des billes de soudure 34 sont formées sur les régions d'accrochage 32 et des puces électroniques 36 sont fixées par brasure sur les billes de soudure 34. Les puces rapportées 36 peuvent inclure de nombreux composants électroniques. Les billes de soudure 34 peuvent avoir un diamètre compris entre 20 et 100 pm et les puces rapportées 36 avoir une épaisseur comprise entre 75 et 125 pm. On peut également reporter des puces 36 non pas par l'intermédiaire de billes de soudure mais par des fils de connexion (wire bonding), ou encore par tout autre moyen de connexion connu. Ensuite, on a déposé une couche de résine épaisse 38 sur la face inférieure de la structure, de façon à remplir le volume de la tranche 10 éliminé à l'étape de la figure 2. De préférence, la couche 38 est formée par un moulage par compression, ce qui permet d'obtenir une couche 38 présentant une surface inférieure bien plane. Pour que la résine 38 soit suffisamment rigide et résistante, on pourra choisir une résine époxy chargée. De plus, pour que la résine pénètre convenablement dans l'espace situé entre les puces rapportées 36 et la couche 30, les charges de la résine ont de préférence un diamètre inférieur à 20 pm. Pour assurer une bonne rigidité et une bonne évacuation de la chaleur produite par les composants électroniques, la résine 30 pourra avoir un module d'Young compris entre 3 et 10 GPa et un coefficient de dilatation thermique proche de celui du silicium. A l'étape illustrée en figure 5, on a reporté des puces électroniques 42 sur les régions d'accrochage 24B. Pour B9904 - 09-T0-386 9 cela, des billes de soudure 40 sont formées sur les régions d'accrochage 24B et les puces 42 sont fixées par brasure sur les billes de soudure 40. A titre d'exemple, les billes de soudure 40 peuvent avoir un diamètre compris entre 20 et 100 }gym et les puces rapportées 42 avoir une épaisseur comprise entre 75 et 125 }gym. La formation d'une structure telle que celle de la figure 5 permet d'obtenir une densité de composants par puce individuelle plus importante que lors de la formation de composants électroniques uniquement sur la tranche semiconductrice 10. Des billes de soudure 44 de diamètre plus important, par exemple compris entre 150 et 300 }gym, sont formées quant à elles sur les régions d'accrochage 24A. Une couche de résine 46 est ensuite formée sur la face supérieure du dispositif, la couche de résine 46 laissant libre une partie supérieure des billes de soudure 44 et recouvrant complètement l'empilement des billes 40 et des puces 42. Pour cela, la couche 46 peut avoir une épaisseur comprise entre 75 et 125 }gym. La couche de résine 46 permet la protection de la face supérieure de la structure. A l'étape illustrée en figure 6, on a fixé la structure de la figure 5 sur un papier ou une bande adhésive 48, du côté de sa face inférieure. Ensuite, les puces électroniques individuelles sont séparées les unes des autres, par exemple par sciage. Le sciage définit des espacements 50 sur l'ensemble de l'épaisseur du dispositif entre les puces individuelles. De façon classique, l'étape de la figure 6 pourra être suivie d'une étape de remplissage des ouvertures 50 d'une résine puis d'une redécoupe en puces individuelles, ceci permettant la protection des côtés des puces individuelles découpées et finalisant l'encapsulation. Les puces individuelles sont prêtes à être prises une par une pour montage sur une carte de circuit imprimé, ou autre. Le procédé présenté ici est particulièrement adapté à la formation de puces électroniques à montage en surface, destinées à être fixées du côté de la face de la tranche semi- B9904 - 09-T0-386 10 conductrice sur laquelle sont formés les composants électroniques. Il est de plus particulièrement adapté pour des puces encapsulées dans lesquelles des puces de circuit électronique sont reportées sur la face avant de la tranche semiconductrice, mais également sur la face arrière de celle-ci. De plus, la formation de poutres de renforcement 28 sous la couche semi-conductrice 26 permet d'éviter les phénomènes de gauchissement de cette couche semiconductrice. On notera que le procédé décrit ici est susceptible de nombreuses variantes. Notamment, les divers matériaux décrits dans les différentes étapes de ce procédé ne sont pas limités aux exemples donnés ici. REVENDICATIONS1. Procédé d'encapsulation de composants électroniques, comprenant les étapes suivantes : (a) former, dans et sur une première face d'une tranche semiconductrice (10), des composants électroniques ; (b) former, sur la première face, un empilement d'interconnexion (18) comprenant des pistes (20) et nias conducteurs séparés par un matériau isolant ; (c) former des premiers et deuxièmes plots (24B, 24A) d'accrochage sur l'empilement d'interconnexion ; (d) amincir la tranche semiconductrice (10), excepté au moins sur son contour (28) ; (e) remplir la région amincie d'une première couche de résine (38) ; (f) reporter au moins une première puce (42) sur les premiers plots d'accrochage (24B) et former des billes de soudure (44) sur les deuxièmes plots d'accrochage (24A) ; (g) déposer une seconde couche de résine (46) recouvrant les premières puces (42) et recouvrant partiellement les billes de soudure (44) ; (h) coller une bande adhésive (48) sur la première couche de résine (38) ; et (i) découper la structure en puces individuelles. 2. Procédé selon la revendication 1, dans lequel : l'étape (a) comprend en outre la formation de 25 tranchées remplies de matériau conducteur (16) du côté de la première face de la tranche semiconductrice (10) ; l'étape (d) est prévue pour laisser apparaître la face inférieure desdites tranchées (16) ; et l'étape (d) est suivie d'une étape de formation de 30 troisièmes plots d'accrochage (32) sur la tranche semi-conductrice, au niveau des tranchées remplies de matériau semi-conducteur et d'une étape de report de secondes puces (36) sur les troisièmes plots d'accrochage.B9904 - 09-T0-386 12 3. Procédé selon la revendication 1 ou 2, dans lequel la première couche de résine (38) contient des charges d'un diamètre inférieur à 20 }gym. 4. Procédé selon la revendication 2 ou 3, dans lequel les premières et secondes puces (42, 36) sont fixées sur les régions d'accrochage correspondantes (24B, 32) par des secondes billes de soudure (40, 34). 5. Procédé selon la revendication 4, dans lequel les secondes billes de soudure ont un diamètre compris entre 20 et 10 100 }gym. 6. Procédé selon l'une quelconque des revendications 2 à 5, dans lequel les premiers, deuxièmes et troisièmes plots d'accrochage sont constitués d'un empilement conducteur. 7. Procédé selon l'une quelconque des revendications 1 15 à 6, dans lequel l'étape (i) est suivie d'un décollage de la bande adhésive (48).