FR 2955204 A1 20110715 FR 1050241 A 20100114 DOMAINE DE L'INVENTION Le domaine de l'invention est celui des dispositifs semi-conducteurs, et plus particulièrement celui des dispositifs mémoire comprenant une pluralité de cellules mémoires. L'invention concerne plus particulièrement une cellule mémoire formée par un transistor à effet de champ FET (Field Effect Transistor) à corps flottant (« floating body » selon la terminologie anglo-saxonne), ainsi qu'une matrice mémoire constituée d'une pluralité de cellules mémoires de ce type. ARRIERE PLAN DE L'INVENTION On a représenté sur la figure 1 une vue en section d'une cellule mémoire DRAM à corps flottant conventionnelle (DRAM étant l'acronyme de « Dynamic Random Access Memory » désignant une mémoire vive dynamique). La cellule DRAM à corps flottant conventionnelle est formée dans un substrat silicium sur isolant SOI (« Silicon On Insulator ») comprenant une couche mince de silicium 3 séparée du substrat de base 1 par l'intermédiaire d'une couche d'oxyde enterrée 2 (généralement désignée par le terme de « Buried Oxide Layer » ou BOX). Un corps flottant 4, une région de source 5 et une région de drain 6 sont formés dans la couche mince 3 au dessus du BOX 2. Une couche diélectrique de grille 7 et une électrode de grille 8 sont séquentiellement déposées au dessus du corps flottant 4. La région de drain 6 est connectée à une ligne de bit BL (« Bit Line »), la région de source 5 est connectée à une ligne de source SL (« Source Line ») et l'électrode de grille 8 est connectée à une ligne de mot WL (« Word Line »). Le corps flottant est électriquement isolé par le BOX, la couche diélectrique de grille, la région de source et la région de drain. Du fait de cette isolation, le corps flottant peut emmagasiner une charge électrique. Lors d'une opération d'écriture de données dans un tel transistor, le corps flottant vient, par un phénomène d'ionisation par impact, stocker des charges ce qui modifie la tension de seuil du transistor. Lors d'une opération de lecture de données, la quantité de courant circulant entre la source et le drain du transistor dépend ainsi de la quantité de charges stockées dans le corps flottant. Afin de pouvoir réaliser une opération d'écriture de l'état logique 1 (opération dite « Write 1 » par la suite), une tension relativement élevée, de l'ordre de 2,5 fois la tension nominale d'alimentation VDD devant être appliquée à l'électrode de grille, doit être appliquée sur la ligne de bit BL. Outre le fait que cette tension élevée est susceptible d'endommager la cellule, elle peut également venir perturber le fonctionnement de cellules 1 o mémoires avoisinantes. La génération de cette tension élevée nécessite par ailleurs un circuiterie dédiée mettant en oeuvre des pompes de charge. Une technique pour réduire la surface occupée par une telle cellule mémoire DRAM à corps flottant est présentée dans le document US 2004/0108532. Ce document propose d'élaborer une cellule mémoire par 15 association d'un transistor FET horizontal à corps flottant et d'un transistor bipolaire horizontal adapté pour injecter des charges dans le corps flottant. La faible capacité de stockage du corps flottant se voit ainsi augmentée. Le transistor bipolaire horizontal est plus précisément agencé latéralement au transistor FET avec l'émetteur (servant d'injecteur) du 20 transistor bipolaire formé dans le substrat avec une conductivité opposée à celui-ci, la base du transistor bipolaire étant formée par le substrat et le collecteur du transistor bipolaire servant de corps flottant pour le transistor FET. Avec une telle disposition, la surface de la cellule mémoire est réduite à 25 environ 10F2. Toutefois, dans cette disposition l'émetteur et la base consomment de la surface de sorte qu'une réduction encore plus importante de la surface de cellule mémoire reste un objectif de l'homme du métier. Par ailleurs, cette cellule mémoire présente l'inconvénient qu'il est difficile de contrôler avec précision la tension du substrat servant de base au 30 transistor bipolaire. L'injecteur étant par ailleurs partagé entre deux cellules mémoires adjacentes, il en résulte un risque de perturbations entre ces cellules voisines. On comprend donc que la cellule mémoire selon le document US 2004/0108532 n'est pas totalement satisfaisante, et qu'un besoin demeure pour remédier aux inconvénients précités de l'état de la technique. BREVE DESCRIPTION DE L'INVENTION L'invention a pour objectif de proposer une cellule mémoire améliorée présentant une surface réduite. L'invention propose à cet effet selon un premier aspect une cellule mémoire comprenant : ù un transistor FET disposant d'une source, d'un drain et d'un corps flottant entre la source et le drain, ù un injecteur apte à être commandé pour injecter une charge dans le corps flottant du transistor FET, l'injecteur étant constitué par un transistor bipolaire disposant d'un émetteur, d'une base et d'un collecteur formé par le corps flottant du transistor FET, la cellule étant caractérisée en ce que l'émetteur du transistor bipolaire est agencé de manière à ce que la source du transistor FET serve de base du transistor bipolaire. Certains aspects préférés, mais non limitatifs, de cette cellule mémoire sont les suivants : ù le transistor FET est horizontal et l'émetteur est agencé de manière à ce que l'ensemble émetteur/source forme un empilement vertical ; ù l'émetteur est intégré à la source ; - l'émetteur est agencé dans une région inférieure de la source ; ù la source comprend une zone centrale fortement dopée et une zone périphérique légèrement dopée englobant la zone centrale, l'émetteur étant disposé à l'intérieur de la zone périphérique de la source en-dessous de la zone centrale de la source ; ù l'émetteur est agencé dans une région supérieure de la source ; 4 ù la source comprend une zone supérieure légèrement dopée et une zone inférieure fortement dopée agencée en-dessous de la zone supérieure, l'émetteur étant intégré à la zone supérieure ; ù la zone inférieure de la source est agencée en-dessous d'une couche isolante enterrée et est reliée à la zone supérieure de la source par l'intermédiaire d'un passage de connexion s'étendant à travers la couche isolante ; ù l'émetteur est disposé en-dessous de la source ; - l'émetteur est agencé en-dessous d'une couche isolante enterrée et 1 o est reliée à la source par l'intermédiaire d'un passage de connexion s'étendant à travers la couche isolante ; ù le transistor FET comprend en outre une électrode de grille enfoncée dans le corps flottant et isolée de celui-ci par l'intermédiaire d'une couche diélectrique ; 15 - l'émetteur comprend un matériau semi-conducteur dopé de conductivité opposée à celle de la source ; ù la cellule est réalisée sur un substrat semi-conducteur sur isolant ; ù le transistor FET est formé dans un caisson réalisé dans la partie supérieure d'un substrat massif ; 20 Selon un autre aspect, l'invention concerne une matrice mémoire comprenant une pluralité de cellules mémoires selon le premier aspect de l'invention. La matrice mémoire peut notamment comprendre une ligne de source couplée à la source de chaque cellule mémoire le long d'une colonne de la 25 matrice et une ligne d'injection parallèle à la ligne de source couplée à l'émetteur de chaque cellule mémoire le long de ladite colonne. Selon encore un autre aspect, l'invention concerne un procédé de programmation d'une cellule mémoire comprenant un transistor FET horizontal disposant d'un corps flottant, et un injecteur apte à être commandé 30 pour injecter une charge dans le corps flottant du transistor FET, caractérisé en ce que l'on programme un état logique 1 en appliquant à la grille du transistor FET une tension d'écriture nominale, en appliquant au drain du transistor FET une tension inférieure ou égale à la tension d'écriture nominale et en appliquant à l'injecteur une tension positive. Lors d'une une opération de lecture de la cellule, on peut par ailleurs appliquer à la grille du transistor FET une fraction de la tension d'écriture nominale. BREVE DESCRIPTION DES DESSINS D'autres aspects, buts et avantages de la présente invention 1 o apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : - la figure 1, déjà présentée précédemment, représente une cellule DRAM à corps flottant conventionnelle ; 15 - la figure 2a représente une vue en coupe d'une cellule mémoire conforme à un mode de réalisation possible du premier aspect de l'invention ; - la figure 2b représente une topologie possible d'une matrice mémoire employant des cellules mémoires de la figure 2a ; 20 - la figure 2c représente un schéma électrique équivalent à la cellule mémoire de la figure 2a ; - la figure 3a représente un mode de réalisation possible conforme à l'invention d'une cellule mémoire utilisant un transistor FET partiellement déplété sur un substrat semi-conducteur sur isolant 25 - la figure 3b représente un mode de réalisation possible conforme à l'invention d'une cellule mémoire utilisant un transistor FET sur un substrat massif ; - la figure 3c représente un autre mode de réalisation possible d'une cellule mémoire conforme à l'invention dans lequel la ligne d'injection est 30 enterrée en-dessous de la couche isolante ; - la figure 3d représente un autre mode de réalisation possible d'une cellule mémoire conforme à l'invention dans lequel la ligne de source est enterrée en-dessous de la couche isolante ; - la figure 3e représente une topologie possible d'une matrice mémoire employant des cellules mémoires de la figure 3d ; - les figures 4a et 4b représentent respectivement, sur la base de schémas électriques équivalents, une opération de programmation de l'état logique 0 dans une cellule DRAM conventionnelle et dans une cellule DRAM conforme à l'invention - les figures 5a et 5b représentent respectivement, sur la base de schémas électriques équivalents, une opération de programmation de l'état logique 1 dans une cellule DRAM conventionnelle et dans une cellule DRAM conforme à l'invention - les figures 6a et 6b représentent respectivement, sur la base de schémas électriques équivalents, une opération de lecture de l'état logique stocké par une cellule DRAM conventionnelle et par une cellule DRAM conforme à l'invention - les figures 7a et 7b représentent respectivement, sur la base de schémas électriques équivalents, une opération de maintien de l'état logique stocké dans une cellule DRAM conventionnelle et dans une cellule DRAM conforme à l'invention - la figure 8 représente une autre topologie possible d'une matrice mémoire employant des cellules mémoires conformes à l'invention. DESCRIPTION DETAILLEE DE L'INVENTION En référence à la figure 2a, on a représenté une vue en coupe d'une cellule mémoire conforme à un mode de réalisation préférentiel du premier aspect de l'invention. Cette cellule comprend un transistor FET disposant d'une source S, d'un drain D et d'un corps flottant FB entre la source et le drain, ainsi qu'un injecteur apte à être commandé pour injecter une charge dans le corps flottant FB du transistor FET. La cellule mémoire est ici réalisée sur un substrat semi-conducteur sur isolant SeOI (Semiconductor On Insulator), préférentiellement un substrat silicum sur isolant SOI (Silicon On Insulator). Le drain D et la source S sont préférentiellement en contact avec la couche d'oxyde enterré BOX de sorte que le transistor FET est totalement dépléé (« totally depleted » selon la terminologie anglo-saxonne). La source S peut ainsi être partagée entre deux cellules mémoires adjacentes (le long d'une ligne d'une matrice mémoire s'étendant dans le plan de la figure 2a ; les colonnes de la matrice mémoire s'étendant 1 o perpendiculairement au plan de la figure 2a). Un tel partage permet de réduire la surface occupée par une cellule mémoire. Comme cela est apparent sur les figures 3a et 3b, l'invention n'est toutefois pas limitée à une cellule mémoire totalement dépletée mais s'étend également à une cellule mémoire sur SeOI partiellement déplétée (figure 3a) 15 ainsi qu'à une cellule mémoire réalisée sur un substrat massif (figure 3b). Dans le cas des figures 3a et 3b, et de manière classiquement connue en soi, il s'avère nécessaire d'isoler les cellules le long d'une ligne de la matrice mémoire afin de créer l'effet de corps flottant. Dans le cas de la figure 3a, cela est classiquement réalisé par 20 l'intermédiaire de tranchées d'isolation latérales 13 (selon la technique STI - « Shallow Trench Isolation » - désignant une isolation par tranchées peu profondes) s'étendant en profondeur depuis la surface du substrat jusqu'au BOX. Dans le cas de la figure 3b, cela est classiquement réalisé par 25 l'intermédiaire de tranchées d'isolation latérales 14 s'étendant en profondeur depuis la surface du substrat, ainsi qu'en isolant la cellule mémoire dans un caisson 15 réalisé dans la partie supérieure du substrat massif et délimité par les tranchées 14. Le transistor FET est situé dans le caisson 15 (ou puits selon la désignation anglo-saxonne « well » habituellement utilisée) semi- 3o conducteur dont la conductivité est identique à celle du canal ce qui permet de l'isoler du substrat. Le caisson peut en outre être disposé sur une couche 16 du substrat présentant une conductivité opposée. Revenant à la description de la figure 2a, l'injecteur est constitué par un transistor bipolaire disposant d'un émetteur 15, d'une base et d'un collecteur formé par le corps flottant FB du transistor FET. Dans le cadre de l'invention, l'émetteur 15 du transistor bipolaire est agencé de manière à ce que la source S du transistor FET serve de base du transistor bipolaire. On relèvera que le contrôle de la tension de la source servant de base au transistor bipolaire est plus aisé que le contrôle de la 1 o tension du substrat servant de base au transistor bipolaire de la cellule mémoire présentée dans le document US 2004/0108532. Le transistor FET est typiquement un transistor horizontal et l'émetteur du transistor bipolaire est plus précisément agencé vis-à-vis de la source du transistor FET de telle manière que l'ensemble émetteur/source forme un 15 empilement vertical. L'émetteur 15 du transistor bipolaire peut notamment être intégré à la source du transistor FET. Selon une première variante de réalisation représentée sur la figure 2a, l'émetteur 15 est intégré à la source 21, 22 dans une région inférieure de celle-ci. Selon une seconde variante de réalisation 20 représentée sur la figure 3d, l'émetteur 35 est intégré à la source 31, 32 dans une région supérieure de celle-ci. En référence à la figure 2a, la source comprend de manière classiquement connue en soi une zone centrale fortement dopée 21 (par exemple N+) et une zone périphérique légèrement dopée 22 (par exemple N- 25 ) englobant la zone centrale. La zone centrale fortement dopée 21 sert principalement pour assurer le contact avec la ligne de source SL tandis que la zone périphérique légèrement dopée 22 contribue principalement au fonctionnement du transistor FET. C'est ainsi la zone légèrement dopée 22 qui sert dans le cadre de l'invention de base du transistor bipolaire. 30 Dans le cadre de cette variante, l'émetteur 15 est agencé de manière à être disposé en-dessous de la zone centrale 21 de la source tout en étant en contact avec la zone périphérique 22 de la source et isolé du corps flottant FB par la zone périphérique 22 de la source. L'émetteur est ici totalement intégré à l'électrode de source entre les régions centrale 21 et périphérique 22 de celle-ci. Dans le cas d'une cellule mémoire en SeOI totalement déplétée (cf. figure 2a), et par opposition au cas d'une cellule mémoire en SeOI partiellement dépletée (figure 3a) ou d'une cellule mémoire sur substrat massif (figure 3b), le BOX peut contribuer à isoler l'émetteur 15 du corps flottant. 1 o On notera que le drain D peut également présenter une zone centrale fortement dopée 11 (N+ dans l'exemple) et une zone périphérique légèrement dopée 12 (N- dans l'exemple N-) englobant la zone centrale. De manière classiquement connue en soi, le drain D est relié à une ligne de bit BL. Cette ligne de bit BL peut s'étendre le long d'une ligne de la 15 matrice mémoire en venant contacter le drain de chacune des cellules mémoires agencées le long de cette ligne. Comme apparent sur la figure 2b, la source S est quant à elle reliée à une ligne de source SL. Cette ligne de source SL s'étend typiquement perpendiculairement à la ligne de bit BL en venant contacter la source 20 (typiquement la zone fortement dopée de la source) de chacune des cellules mémoires agencées le long d'une colonne de la matrice mémoire. Dans le cas des figures 2a et 2b, la ligne de source SL court donc immédiatement en-dessous de la surface du substrat SeOl. Par ailleurs, dans le cas des figures 2a et 2b où la source est partagée 25 entre deux cellules adjacentes, une seule ligne de source SL permet d'adresser la source des deux cellules mémoires. L'émetteur 15 est quant à lui relié à une ligne d'injection IL qui s'étend parallèlement à la ligne de source SL de manière à adresser les cellules mémoires agencées le long d'une colonne de la matrice mémoire. 30 On aura compris de ce qui précède que dans le cas de la figure 2a, la ligne d'injection IL est agencée en-dessous de la ligne de source SL. Il en découle une disposition particulièrement compacte dans la mesure où la ligne d'injection IL ne consomme aucune région de surface. La figure 2b représente une topologie d'une matrice mémoire conforme à l'invention avec partage de la ligne de source SL entre deux cellules adjacentes. Cette disposition s'avère ainsi encore plus compacte. Sur la base de la topologie de la figure 2b, la surface de la cellule mémoire peut ainsi être réduite à environ 4 F2 dans le cas où l'on développe une mémoire autonome. Si cette cellule n'est pas totalement insensible aux perturbations, il n'en reste pas moins que le niveau de perturbations reste 1 o faible et en tout état de cause inférieur au niveau de perturbation rencontré avec les cellules mémoires conventionnelles. Dans le cas d'une mémoire embarquée, dans la mesure où les exigences sont supérieures pour les transistors (nécessité de prévoir des espaceurs pour éviter les phénomènes d'excitation croisée), la surface 15 occupée par les transistors est plus importante. Une surface de cellule mémoire de l'ordre de 15 F2 à 18F2 est alors atteinte. Elle présente cependant l'intérêt d'être totalement insensible aux perturbations. Une autre topologie possible, moins compacte mais totalement insensible aux perturbations, est représentée sur la figure 8. Dans cette 20 topologie la ligne de mot WL contrôle deux rangées physiques adjacentes qui partagent une ligne de source SL commune. Cet arrangement particulier supprime la plus grande partie des sources de perturbations mutuelles puisque les cellules situées sur cette double ligne de mot WL sont toutes utilisées et on peut légitimement supposer que les circuits d'écriture sont plus 25 puissants que les perturbations. En revanche, les deux cellules situées l'une au dessus de l'autre doivent impérativement être connectées à deux lignes de bit différentes BL1, BL2 sinon leurs informations se mélangeraient lors de l'accès WL. Cela a un impact direct sur la surface de la cellule puisqu'elle doit être assez large pour laisser deux lignes de métal l'une à coté de l'autre. 30 Si ce dernier point est en général rédhibitoire pour les mémoires autonomes, il est en revanche parfaitement légitime dans le cas de mémoires 11 embarquées dans la mesure où la surface de la cellule est de l'ordre de 4F*4F=16 F2. Comme cela est représenté sur la figure 2a, le transistor FET présente en outre une électrode de grille positionnée au dessus du corps flottant, en surface de la matrice mémoire, et isolée du corps flottant par l'intermédiaire d'une couche diélectrique. L'électrode de grille est reliée à une ligne de mot WL qui s'étend typiquement le long d'une colonne de la matrice mémoire. Selon un autre mode de réalisation non représenté, l'électrode de grille est enfoncée dans le corps flottant et isolée de celui-ci par l'intermédiaire d'une couche diélectrique. On définit ainsi un transistor de type RCAT selon la terminologie anglo-saxonne « Recessed Channel Array Transistor ». On a représenté sur la figure 2c un schéma électrique équivalent à la cellule mémoire conforme au premier aspect de l'invention. Sur cette figure, le transistor FET ù ici N ù porte la référence 9 et le transistor bipolaire ù ici PNP ù porte la référence 10. Comme déjà discuté précédemment, la source du transistor FET 9 connectée à la ligne de source SL sert de base au transistor bipolaire 10, tandis que le corps du transistor FET 9 sert de collecteur au transistor bipolaire 10. En référence à la figure 3d illustrant une autre variante de réalisation, l'émetteur 25 est intégré à la source 31, 32 dans une région supérieure de celle-ci. Dans le cadre de cette variante, la source S comprend une zone supérieure légèrement dopée 32 et une zone inférieure fortement dopée 31 agencée en-dessous de la zone supérieure, l'émetteur 35 étant intégré à la zone supérieure 32. Comme représenté sur la figure 3d, la zone inférieure 31 de la source peut notamment être agencée en-dessous d'une couche isolante enterrée dans le substrat, par exemple la couche BOX dans le cas d'un substrat SeOl, tout en étant reliée à la zone supérieure 32 de la source par l'intermédiaire d'un passage de connexion 33 s'étendant à travers la couche isolante. 12 La zone inférieure fortement dopée 31 de la source (dopage N+ dans l'exemple considéré) est plus précisément agencée, en dessous de la couche isolante, dans une région 36 du substrat présentant une conductivité opposée (région P- dans l'exemple). Dans le cadre de cette variante, la ligne de source SL est enterrée ; elle peut notamment être enterrée directement en-dessous de la couche isolante BOX comme cela est représenté sur la figure 3d. L'émetteur 35 du transistor bipolaire est quant à lui relié à une ligne d'injection IL qui s'étend directement en-dessous de la surface du substrat (cette ligne d'injection IL est disposée en lieu et place de la ligne de source d'une cellule conventionnelle) et qui présente de ce fait une accessibilité simplifiée. Dans cette variante également, l'empilement vertical de la source et de l'émetteur a notamment pour conséquence le fait que la ligne d'injection ne consomme aucune surface. On a représenté sur la figure 3e une topologie possible d'une matrice mémoire employant des cellules mémoires de la figure 3d. Dans cette topologie, la ligne de source SL s'étend en parallèle de la ligne d'injection IL le long d'une colonne de la matrice mémoire, tout en étant enterrée en dessous de la ligne d'injection, sous la couche BOX. Dans cette variante de réalisation, la ligne d'injection IL dispose d'un accès plus simple. On a représenté sur la figure 3c un autre mode de réalisation possible, dans lequel l'empilement vertical de la source et de l'émetteur est obtenu en agençant l'émetteur 25 en dessous de la source 21, 22. On relèvera que ce mode de réalisation correspond à la variante de la figure 3d avec l'émetteur et la zone fortement dopée de la source simplement interchangés. En effet, dans cet autre mode de réalisation, l'émetteur 25 (P+) est enterré sous la couche isolante, dans une région 26 du substrat présentant une conductivité opposée (N- dans l'exemple) et reliée à la zone périphérique 22 de la source via un passage de connexion 23 s'étendant à travers la couche isolante. 13 La ligne de source SL s'étend classiquement immédiatement en-dessous de la surface du substrat, tandis que la ligne d'injection IL s'étend sous la couche BOX en parallèle de la ligne de source SL. Ainsi, la ligne d'injection IL ne consomme pas de surface. Revenant à la description de l'invention, la ligne d'injection est préférentiellement réalisée en un matériau semi-conducteur dopé. Il s'agit d'un dopage de type P (notamment un dopage P+) du matériau du substrat dans les exemples représentés sur les figures où le transistor FET est du type N (corps flottant de type P). On comprendra que l'invention n'est pas limitée à un transistor FET N, mais s'étend également au cas d'un transistor FET P (corps flottant de type N). En réalisant, selon des techniques classiquement utilisées en technologie CMOS, un tel dopage du substrat pour la réalisation de la ligne d'injection IL, cette dernière n'a pas besoin d'être métallisée de sorte que le câblage métallique peut être évité. Les figures 4a-4b, 5a-5b, 6a-6b et 7a-7b reprennent le schéma électrique équivalent de la figure 2a pour comparer les différentes opérations de programmation, lecture et maintien pour une cellule mémoire conventionnelle du type de celle illustrée sur la figure 1 (figures 4a, 5a, 6a et 7a) et pour une cellule mémoire conforme à l'invention (figures 4b, 5b, 6b et 7b). Sur ces différentes figures : les figures 4a et 4b illustrent l'opération WRITE 0 de programmation de l'état logique 0, les figures 5a et 5b illustrent l'opération WRITE 1 de programmation de l'état logique 1, les figures 6a et 6b illustrent l'opération READ de lecture de l'état logique, les figures 6a et 6b illustrent l'opération HOLD de maintient de l'état logique. Les tableaux ci-dessous illustrent des exemples de tensions devant être appliquées sur les différentes lignes pour commander la cellule et réaliser ces différentes opérations. BL WL SL WRITE 1 2,5 VDD VDD 0 V WRITE 0 - 0.25 VDD VDD 0 V READ 0.25 VDD VDD 0 V HOLD 0 V 0 V 0 V Tableau 1 ù Cellule mémoire de la figure 1 BL WL SL IL WRITE 1 0,75 VDD VDD 0 V 0,75 VDD WRITE 0 - 0.25 VDD VDD 0 V 0 V READ 0,25 VDD 0,5 VDD 0 V 0 V HOLD 0V 0V 0V 0V Tableau 2 ù Cellule mémoire conforme à l'invention On constate tout d'abord que la tension devant être appliquée sur la ligne de mot WL pour réaliser l'opération de lecture READ est par ailleurs abaissée à une fraction de la tension nominale d'alimentation VDD, par exemple à 0,5 VDD. Ceci permet d'abaisser le niveau de consommation 1 o général de la cellule. En outre, pour autant que cette tension soit placée entre les deux niveaux de tension de seuil (« 0 » et « 1 »), la sélection lecture entraine la présence d'un courant pour la tension de seuil la plus faible (en principe « 0 » par convention), et l'absence de courant dans l'autre cas. La conception de l'amplificateur de détection se réduit alors à un « simple » 15 comparateur beaucoup plus facile à concevoir que s'il y a deux courants d'amplitudes différentes qu'il faut comparer à des références, références qu'il faut par connaitre et auxquelles on doit faire confiance. Par ailleurs, comme déjà présenté en introduction, une tension de l'ordre de 2,5 fois la tension nominale d'écriture VDD doit être appliquée au 20 drain de la cellule mémoire conventionnelle pour réaliser l'opération WRITE 15 En utilisant l'injection de charge dans le corps flottant par l'intermédiaire de l'injecteur, l'invention permet d'abaisser la tension nécessaire pour réaliser cette opération WRITE 1. En particulier, la tension devant être appliquée au drain d'une cellule mémoire conforme à l'invention est inférieure ou égale à la tension nominale VDD, par exemple égale à 0,75 VDD comme indiqué dans le Tableau 2 ci-dessus. Le fait que toutes les opérations de programmation sont réalisées avec de faibles tensions appliquées sur toutes les lignes d'alimentation 1 offre plusieurs avantages. Tout d'abord, on réduit la consommation de puissance et on facilite la conception des circuits périphériques. En particulier, la circuiterie nécessaire pour générer de hautes tensions (2,5 VDD pour la cellule mémoire conventionnelle notamment pour l'opération WRITE 1) n'est pas nécessaire. Par ailleurs, en réduisant la tension, on évite d'endommager la cellule mémoire. On évite en outre de perturber les cellules voisines. Ainsi une perturbation potentiellement engendrée via la ligne de bit BL lors d'une opération d'écriture sur une cellule voisine correspond à une tension de 0,75 VDD (WRITE 1) ou ù 0,25 VDD (WRITE 0) sur la ligne de bit BL dans l'exemple retenu (avec WL=SL=IL=OV). Ces tensions relativement faibles ne sont susceptibles d'engendrer des perturbations significatives. Une perturbation potentiellement engendrée via sur la ligne de mot WL lors d'une opération d'écriture WRITE 1 sur une cellule voisine correspond à des tensions respectivement de VDD sur la ligne de mot WL et de 0.75 VDD sur la ligne d'injection IL (et avec BL=SL=OV). Une injection de charge (des trous dans l'exemple ici présenté) dans le corps flottant via le transistor bipolaire est alors susceptible de se produire. Lors d'une opération d'écriture WRITE 0 sur une cellule voisine, WL est à VDD tandis que BL=SL=IL=0 V. Le transistor bipolaire (de type PNP dans l'exemple ici présenté) est alors OFF et les trous sont susceptibles d'être évacués via une ligne de bit négative. Afin de s'affranchir simplement de ces phénomènes de perturbations, on peut choisir de ne pas rester passif en venant écrire sur les cellules agressées dans la mesure où elles se trouvent sur la ligne de mot WL active (ce qui revient à réaliser des opérations WRITE valides sur toutes les cellules le long de WL en appliquant les tensions appropriées sur toutes les lignes de bit correspondantes). Cela conditionne le partitionnement de la mémoire (nécessité que toutes les cellules le long de la ligne de mot WL appartiennent au même mot) sans que cela ne pose cependant problème dans la mesure où toutes les cellules agressées peuvent être utilisées directement par l'application. En effet, si le mot est plus large, le débit d'information est plus grand et au final la consommation est moins élevée. On aura compris de ce qui précède que l'invention n'est pas limitée à une cellule mémoire selon son premier aspect, mais s'étend également à une matrice mémoire comprenant une pluralité de cellules mémoires selon le premier aspect de l'invention ainsi qu'à un procédé de commande d'une telle cellule mémoire. REVENDICATIONS1. Cellule mémoire comprenant : un transistor FET disposant d'une source (S), d'un drain (D) et d'un corps flottant (FB) entre la source et le drain, un injecteur apte à être commandé pour injecter une charge dans le corps flottant du transistor FET, l'injecteur étant constitué par un transistor bipolaire disposant d'un émetteur (15, 25, 35), d'une base et d'un collecteur formé par le corps flottant du transistor FET, la cellule étant caractérisée en ce que l'émetteur du transistor bipolaire est agencé de manière à ce que la source du transistor FET serve de base du transistor bipolaire. 2. Cellule mémoire selon la revendication 1, dans laquelle le transistor FET est horizontal et dans laquelle l'émetteur est agencé de manière à ce que l'ensemble émetteur/source forme un empilement vertical. 3. Cellule mémoire selon la revendication 2, dans laquelle l'émetteur (15, 2o 35) est intégré à la source. 4. Cellule mémoire selon la revendication 3, dans laquelle l'émetteur (15) est agencé dans une région inférieure de la source. 25 5. Cellule mémoire selon la revendication 4, dans laquelle la source comprend une zone centrale fortement dopée (21) et une zone périphérique légèrement dopée (22) englobant la zone centrale, et dans laquelle l'émetteur (15) est disposé à l'intérieur de la zone périphérique de la source (22) en-dessous de la zone centrale (21) de la source. 30 6. Cellule mémoire selon la revendication 3, dans laquelle l'émetteur (35) est agencé dans une région supérieure de la source. 18 7. Cellule mémoire selon la revendication 6, dans laquelle, la source comprend une zone supérieure légèrement dopée (32) et une zone inférieure fortement dopée (31) agencée en-dessous de la zone supérieure, et dans laquelle l'émetteur est intégré à la zone supérieure. 8. Cellule mémoire selon la revendication 7, dans laquelle la zone inférieure (31) de la source est agencée en-dessous d'une couche isolante enterrée (BOX) et est reliée à la zone supérieure (32) de la source par l'intermédiaire 1 o d'un passage de connexion (33) s'étendant à travers la couche isolante. 9. Cellule mémoire selon la revendication 2, dans laquelle l'émetteur (25) est disposé en-dessous de la source. 15 10. Cellule mémoire selon la revendication 9, dans laquelle l'émetteur (25) est agencé en-dessous d'une couche isolante enterrée (BOX) et est reliée à la source (21, 22) par l'intermédiaire d'un passage de connexion (23) s'étendant à travers la couche isolante. 20 11. Cellule mémoire selon l'une des revendications 1 à 10, dans laquelle le transistor FET comprend en outre une électrode de grille enfoncée dans le corps flottant et isolée de celui-ci par l'intermédiaire d'une couche diélectrique. 25 12. Cellule mémoire selon l'une des revendications 1 à 11, dans laquelle l'émetteur comprend un matériau semi-conducteur dopé de conductivité opposée à celle de la source. 13. Cellule mémoire selon l'une des revendications 1 à 12, réalisée sur un 30 substrat semi-conducteur sur isolant. 19 14. Cellule mémoire selon l'une des revendications 1 à 12, dans laquelle le transistor FET est formé dans un caisson réalisé dans la partie supérieure d'un substrat massif. 15. Matrice mémoire comprenant une pluralité de cellules mémoires selon l'une quelconque des revendications 1 à 14. 16. Matrice mémoire selon la revendication précédente, comprenant une 10 ligne source (SL) couplée à la source de chaque cellule mémoire le long d'une colonne de la matrice et une ligne d'injection (IL) parallèle à la ligne source couplée à l'émetteur de chaque cellule mémoire le long de ladite colonne. 15 17. Procédé de commande d'une cellule mémoire comprenant un transistor FET horizontal disposant d'un corps flottant, et un injecteur apte à être commandé pour injecter une charge dans le corps flottant du transistor FET, caractérisé en ce que l'on programme un état logique 1 en appliquant à la grille du transistor FET une tension d'écriture nominale, en appliquant au 20 drain du transistor FET une tension inférieure ou égale à la tension d'écriture nominale et en appliquant à l'injecteur une tension positive. 18. Procédé selon la revendication 17, dans lequel lors d'une opération de lecture de la cellule, on applique à la grille du transistor FET une fraction de 25 la tension d'écriture nominale.5