FR 2946815 A1 20101217 FR 0902872 A 20090612 PROCEDE D'ACQUISITION D'UNE PLURALITE DE SIGNAUX LOGIQUES, AVEC CONFIRMATION DE VALIDITE D'ETAT Le domaine de l'invention est celui de l'acquisition de signaux logiques, dont un état ou les deux, doivent être confirmés avant d'être utilisés par le système applicatif, matériel et/ou logiciel. On entend par confirmation de l'état logique d'un signal, l'assurance que ce signal est dans cet état logique depuis au moins un certain temps. Il s'agit d'éliminer tous phénomènes de rebonds, et autres phénomènes parasites, par filtrage des impulsions trop courtes devant la fréquence moyenne des transitions logiques observées pour le signal considéré. De cette manière l'application ne verra pas ces impulsions trop courtes, et ne sera donc pas perturbée ou induite en erreur par de mauvaises informations. Un tel mécanisme de confirmation est notamment utile dans les systèmes applicatifs comprenant des fonctions sensibles, telles que des fonctions de sécurité, dont les processus de traitement sont basés sur l'état de signaux logiques qui peuvent être, par exemple, des signaux fournis par des organes de commande, ou des signaux fournis par des capteurs, rendant compté de l'état de certains matériels ou de processus logiciels. Si on considère des signaux d'entrée codés sur 1 bit, le mécanisme de confirmation associe généralement une bascule de sortie à chaque entrée logique, et cette bascule n'est mise à jour avec l'état courant de l'entrée logique associée, qu'à la condition que cette entrée soit dans cet état depuis une durée minimale, correspondant à une durée de confirmation de cet état. La sortie de la bascule donne ainsi comme information, un état confirmé de l'entrée, information qui est utilisée par l'application. Ce mécanisme est illustré sur la figure 1, qui montre un signal logique S, et la sortie Q de la bascule associée, en fonction du temps. Initialement le signal S et la sortie Q de la bascule sont tous les deux à "0". Au temps t1, le signal S passe à "1". S reste dans cet état "1" jusqu'à t2, où il repasse à "0". La largeur de l'impulsion correspondante Ip, égale t2-t1. Elle est inférieure à un seuil 'r, égal à la durée de confirmation de l'état logique "1". La bascule de sortie n'est pas mise à jour : la sortie Q reste à "0". Au temps t3, le signal S repasse à l'état "1". Dans l'exemple, il reste dans cet état pour une durée supérieure au seuil T. A partir du temps t4, égal à t3 + i, la bascule de sortie peut être mise à jour avec l'état courant du signal S : la sortie Q passe à "1". Ainsi, avec un tel mécanisme de confirmation, l'information utilisée par le système applicatif, n'est pas l'état courant, instantané, du signal 5 logique S, mais un état confirmé Q, de ce signal. En pratique, selon l'état de l'art, le mécanisme de confirmation d'un signal logique est mis en oeuvre au moyen d'un compteur. A chaque fois que la valeur du signal change, le compteur est mis à zéro et commence à compter. A chaque fois que le compteur atteint une valeur qui correspond à 10 la durée de confirmation, la bascule de sortie est mise à jour avec l'état courant du signal d'entrée. Si une transition inverse arrive avant que le compteur n'ait atteint cette valeur, il est remis à zéro, et la bascule de sortie ne sera pas mise à jour. Une illustration de ce mécanisme de confirmation par comptage 15 est représentée à la figure 2, pour les conditions suivantes : les deux états logiques "0" et "1" du signal S, sont chacun à confirmer et la durée de confirmation est la même pour les deux états, égale à T. Suivant ce mécanisme, chaque fois que l'état du signal S change, le compteur est remis à zéro et compte, à la cadence d'une horloge. A chaque fois que le compteur 20 atteint une valeur N, qui correspond à la durée t de confirmation, la bascule de sortie est mise à jour avec l'état courant du signal S. Au départ, le signal S et la sortie Q de la bascule sont à "0". Au point A, le signal S passe de "0" à "1" ; un compteur CT recommence à compter depuis zéro. 25 Au point B, avant que le compteur CT ait atteint le compte N, le signal S passe de "1" à "0" : le compteur CT recommence à compter depuis zéro. Au point C, le compteur atteint le seuil N : la bascule de sortie est mise à jour avec l'état courant "0" du signal S. En pratique, la sortie Q reste 30 inchangée à "0". Dans l'exemple de mise en oeuvre illustrée, le compteur ayant atteint le seuil N, il arrête de compter. Au point D, le signal S passe de "0" à "1" : le compteur recommence à compter depuis zéro. Au point E, le compteur atteint le seuil N : la bascule de sortie est 35 mise à jour avec l'état courant "1" du signal S. Dans l'exemple, la sortie Q passe de "0" à "1". Cet exemple simple montre comment les impulsions courtes, c'est-à-dire plus courtes que la durée de confirmation, sont filtrées par le mécanisme de confirmation, et montre également le retard de l'information Q exploitée par le système applicatif, par rapport aux transitions "vraies" du signal logique. Ce retard est sensiblement égal à la durée de confirmation. Mais dans la pratique, selon le système applicatif concerné et la nature des signaux logiques à traiter, les besoins de filtrage peuvent varier. Notamment, les durées de confirmation des deux états logiques d'un même signal peuvent varier. Pour illustrer cet aspect, un signal logique indiquant l'état sorti ou rentré du train d'atterrissage d'un aéronef, ou un signal logique indiquant l'état activé ou en veille d'un processus logiciel de sécurité d'un système d'aide au pilotage d'un aéronef, sont des exemples de signaux logiques 1 bit, pour lesquels il est utile de confirmer les deux états logiques possibles, "0" et "1", avant prise en compte par un système applicatif. Plus généralement, chaque signal logique a ses spécificités propres, en termes de besoin de confirmation des états logiques possibles, et de durée de confirmation attachée à chaque état, qui est typiquement liée à la fréquence moyenne d'apparition de cet état pour le signal concerné, ce qui dépend de la fonction ou du circuit qu'il représente. Si on considère des signaux logiques m bits, m>_1, il faudrait prévoir avec le mécanisme à comptage de la figure 2, au moins autant de compteurs, avec la circuiterie logique associée, que de signaux pour valider au moins un état par signal. Si plusieurs états logiques sont à confirmer pour chaque signal, par exemple 4, avec des durées de confirmation différentes, la logique de confirmation est à multiplier par quatre. Cette solution devient donc vite inadaptée lorsqu'il faut traiter un grand nombre de signaux logiques et/ou d'états logiques de ces signaux. Un tel mécanisme de confirmation, s'il est simple à concevoir, 30 devient vite très encombrant dès que le nombre de signaux logiques à confirmer devient trop important. En outre l'évolution sécuritaire de nombreux systèmes électroniques entraîne une inflation du nombre de signaux logiques à traiter, qui peut être supérieur à la centaine, que ce soit les signaux issus de 35 capteurs électroniques toujours plus nombreux ; ou des signaux de contrôle, et/ou d'alarme, sans compter les schémas de redondance prévus dans les systèmes, qui ont un effet multiplicatif. D'autres problèmes tels que les spécifications électriques des interfaces des équipements systèmes, ajoutent à la complexité de la mise en oeuvre d'un mécanisme de confirmation adapté à des systèmes électroniques complexes et à leurs évolutions. L'invention a pour objet de résoudre un problème de confirmation des états logiques d'une pluralité de signaux logiques. La solution technique apportée par l'invention est un mécanisme d'acquisition/confirmation d'une pluralité de signaux logiques appliqués en entrées, qui combine une boucle de traitement de confirmation unique pour tous les signaux échantillonnés, à un échantillonnage séquentiel de ces signaux. A chaque échantillonnage, la boucle de confirmation traite le signal échantillonné courant, pour décider de la mise à jour d'un registre de sortie avec l'état échantillonné courant, selon qu'il est confirmé ou non, soit que cet état n'est pas à confirmer, soit que cet état est à confirmer, et que la durée de confirmation associée est écoulée. La boucle de confirmation utilise un mécanisme de datation apte à fournir une date courante utilisée pour fournir les dates à laquelle des transitions d'états logiques sont observées, et permettre des mesures des durées écoulées depuis ces dates de transition, et, pour chaque signal traité, une mémoire de paramètres, permettant de paramétrer la confirmation du signal associé en fonction de critères communs à tous les signaux, et une mémoire de statut, qui stocke au moins deux informations correspondant respectivement au dernier état vu pour ce signal et à la date de transition dans cet état. On peut traiter indifféremment tous les états logiques possibles d'un signal logique m bits, m>_1, le processus de décision pour la mise à jour du registre de sortie étant apte à discriminer les états logiques qui ne sont pas à confirmer, qui sont équivalent à des états à confirmer avec une durée de confirmation nulle, pour commander la mise à jour immédiate du registre de sortie avec l'état logique échantillonné, et ceux qui sont effectivement à confirmer, avec une durée de confirmation nécessairement non nulle, pour ne mettre à jour le registre de sortie que si cette durée est écoulée depuis la détection de transition du signal dans cet état. L'invention concerne donc un procédé d'acquisition/confirmation d'une pluralité de signaux logiques m bits, m>_1, permettant de vérifier pour chaque signal, qu'un état logique courant de ce signal est resté dans cet état pendant au moins une durée de confirmation déterminée non nulle, avant d'autoriser une mise à jour d'un registre de sortie avec ledit état logique courant, caractérisé en ce que ledit procédé est paramétrable, au moyen d'une mémoire de paramètres associée à chaque signal, permettant d'associer une durée de confirmation non nulle à un ou des états logiques à confirmer de ce signal, et les états qui ne sont pas à confirmer et en ce qu'il comprend une boucle sans fin d'échantillonnage séquentiel desdits signaux, l'échantillonnage de chaque signal activant une boucle de confirmation de l'état logique courant du signal échantillonné, pour mettre à jour ou non le registre de sortie associé avec ledit état logique courant, et dans lequel ladite boucle de confirmation utilise un mécanisme de datation fournissant une date courante et, pour chaque signal à traiter : • ladite mémoire de paramètres associée et • une mémoire de statut contenant au moins deux informations, une première information indiquant le dernier état logique vu pour ledit signal, et une date de transition dans cet état. Selon un aspect de l'invention, la boucle de confirmation active, pour chaque état logique courant avec une durée de confirmation non nulle fournie par la mémoire de paramètres associée, un processus de comparaison dudit état logique courant, au dernier état logique vu fourni par la mémoire de statut associée, et : - si ledit état logique courant ne correspond pas au dernier état vu, un premier processus, pour mettre à jour lesdites première information et deuxième information de la mémoire de statut associée avec respectivement ledit état logique courant, et la date courante fournie par ledit mécanisme de datation, - si ledit état logique courant correspond au dernier état vu, un deuxième processus pour décider une mise à jour ou non du registre de sortie avec ledit état logique courant, ladite décision étant fonction d'un résultat d'un processus de comparaison d'une mesure de la durée écoulée depuis la date de transition fournie par ladite mémoire de statut, jusqu'à la date courante fournie par le mécanisme de datation, à une durée de confirmation fournie par ladite mémoire de paramètres. Si tous les états logiques possibles des signaux sont à confirmer, la décision du deuxième processus ne dépend que dudit résultat de comparaison, la mémoire de paramètres étant paramétrée pour fournir une durée de confirmation non nulle pour chaque état logique possible du signal associé. Pour des signaux dont un ou des états logiques ne sont pas à confirmer, la décision du deuxième processus dépend dudit résultat de comparaison, et d'une information supplémentaire, fonction des paramètres de ladite mémoire de paramètres, indiquant si l'état logique courant est à confirmer. Dans une première mise en oeuvre, la mémoire de paramètres comprend plusieurs paramètres de durée de confirmation, au moins deux, prenant des valeurs positives ou nulles, tel qu'à chaque état logique possible d'un signal, elle fait correspondre un desdits paramètres de durée de confirmation, et une durée de confirmation de valeur nulle indiquant que l'état logique ou les états logiques du signal qui lui correspondent ne sont pas des états à confirmer. Dans une autre mise en oeuvre, la mémoire de paramètres comprend plusieurs paramètres de durée de confirmation, prenant des valeurs strictement positives, au moins deux, tel qu'à chaque état logique possible d'un signal, elle fait correspondre un des paramètres de durée de confirmation, et un paramètre supplémentaire permettant de déterminer si l'état logique courant est un état à confirmer, ou un état à ne pas confirmer. Dans un perfectionnement, la mémoire de statut de chaque signal comprend une troisième information indiquant le statut de confirmation du dernier état vu, une bascule de statut de confirmation étant prévue pour chaque signal, pour contenir cette information. Cette troisième information de validation peut être utilisée pour le cas échéant, commander directement la mise à jour du registre de sortie, sans activer le processus de mesure et comparaison à une durée de confirmation. D'autres caractéristiques et avantages sont détaillés dans la description ci-jointe d'un exemple de mise en oeuvre de l'invention, en référence aux dessins annexés dans lesquels : -la figure 1 déjà décrite est un schéma illustrant le mécanisme de 35 confirmation d'un état logique d'un signal; - la figure 2 déjà décrite est un schéma illustrant un mécanisme de confirmation de chacun des deux états d'un signal logique, par comptage; -la figure 3 est un synoptique du mécanisme d'acquisition/confirmation selon l'invention; -la figure 4 est un schéma-bloc d'un dispositif d'acquisition/confirmation selon un mode de réalisation de l'invention; - la figure 5 est un schéma-bloc d'un dispositif d'acquisition/confirmation selon d'une variante de réalisation de l'invention; - la figure 6 illustre un mode de réalisation possible d'un bloc de prétraitement 10 de l'invention; - la figure 7 est un schéma d'une utilisation d'un procédé d'acquisition-/confirmation selon l'invention, pour filtrer des phases transitoires d'un signal de relecture d'un signal logique de commande ; - la figure 8 est une variante du schéma de la figure 7, pour une utilisation 15 avantageuse permettant d'adapter la polarité du signal de relecture; et - la figure 9 est un chronogramme des signaux des figures 7 et 8. Un organigramme d'un procédé ACM d'acquisition/confirmation de signaux logiques selon l'invention est illustré sur la figure 3. 20 Ce procédé, ou mécanisme ACM permet de traiter un très grand nombre de signaux logiques Sl(i), par exemple quelques centaines, avec une souplesse d'adaptation aux spécificités et besoins des systèmes applicatifs, et un minimum de moyens logiques, pour fournir en sortie un état logique confirmé ou courant (non confirmé) de chacun de ces signaux, selon les 25 options de confirmation retenues, programmables pour chaque signal. Il permet de traiter des signaux dont l'état logique est codé sur m bits, avec m entier supérieur ou égal à 1. Quel que soit le nombre m de bits, l'état logique d'un signal est traité par le procédé ACM comme un tout, une grandeur m bit(s), pour déterminer son statut de confirmation, qui est une grandeur 1 bit. 30 Ce procédé est expliqué plus en détails ci-après en relation avec l'organigramme de la figure 3 et les schémas des figures 4 et 5 illustrant des modes possibles de réalisation de ce procédé. Pour la clarté de l'exposé, les mêmes références sont utilisées pour désigner un processus dans l'organigramme de la figure 3 et un dispositif ou un programme 35 correspondant dans les schémas des figures 4 et 5. Le terme programme est à comprendre de façon usuelle comme un processus logiciel mis en oeuvre par un microprocesseur ou un circuit programmable. Le terme "état logique à confirmer", est à comprendre comme étant à confirmer avec une durée de confirmation non nulle. Comme illustré sur la figure 3, le procédé d'acquisition/confirmation ACM selon l'invention utilise principalement une boucle sans fin d'échantillonnage séquentiel 100, une boucle de confirmation 300, un élément de datation 400, une mémoire de statut M-ST(i) et une mémoire de paramètres M-P(i) pour chaque signal traité Sl(i). Chaque itération de la boucle de confirmation 300 active un processus de décision 300.A qui conduit à une décision de mise à jour, ou non, d'un registre de sortie Qs(i) attribué au signal Sl(i), et/ou de la mémoire de statut M-ST(i) associée. Dès lors que le procédé d'acquisition/confirmation est activé, typiquement à la mise sous-tension du système applicatif (signal ON sur la figure 3), la boucle sans fin d'échantillonnage est mise en route, qui fournit à chaque cycle, un état courant Sk du signal échantillonné Sl(i), et la boucle de confirmation applique le processus de décision à cet état courant, pour mettre à jour ou non le registre de sortie Qs(i). Ce procédé ne s'arrête que sur commande externe du système applicatif, typiquement, à la mise hors tension. Un procédé d'acquisition/confirmation selon l'invention comprend ainsi au moins la boucle 100 d'acquisition séquentielle, et la boucle de confirmation 300, et utilise un bloc mémoire M contenant une mémoire de statut et une mémoire de paramètres pour chacun des signaux logiques traités, des moyens de datation 400, et un ensemble REG des bascules des registres de sortie Qs(i). BOUCLE 100 D'ACQUISITION SEQUENTIELLE DES SIGNAUX LOGIQUES La boucle 100 d'acquisition séquentielle des signaux logiques est typiquement activée par une commande d'activation ON de ce système émise par le matériel ou le logiciel applicatif, typiquement une commande correspondant à la mise sous-tension du système applicatif. Elle peut être stoppée par une commande inverse, typiquement par une mise hors-tension, du système. Dans l'exemple illustré sur la figure 3, la boucle 100 comprend les étapes suivantes : - étape 100.1 : Activation d'un indicateur CO de première boucle d'échantillonnage. Cet indicateur CO est avantageusement utilisé par la boucle de confirmation pour initialiser les mémoires de statut, comme il sera décrit plus loin. Dans l'exemple, cette activation consiste à générer une impulsion de largeur, la durée d'un cycle d'échantillonnage/confirmation : pendant le premier cycle, cet indicateur est à "1". Pour tous les autres cycles (k=1 à l'infini), cet indicateur est à "0". Cette initialisation de la mémoire de statut peut être gérée d'une autre manière, en dehors de la boucle 100, par exemple être intégrée directement au processus d'initialisation du système applicatif initié à la mise sous-tension. - étape 100.2 : Initialisation d'un compteur CNT de parcours des signaux à échantillonner. Dans l'exemple, ce compteur est initialisé à zéro. - étape 100.3 : acquisition du signal Sl(i) pointé par le compteur CNT=i, fourniture à la boucle de confirmation de l'état courant Sk de ce signal, et du contenu du compteur CNT, ou d'une information équivalente, identifiant le signal échantillonné Sl(i). Sk est une grandeur m bits, m>_1. - étape 100.4: incrémentation du compteur CNT, d'une unité. - étape 100.5 : test du compteur CNT, pour vérifier si l'on est arrivé au dernier signal à échantillonner SI(N-1). Si non, retour en 100.3, pour échantillonner le signal suivant. Si oui, retour en 100.2 pour réinitialiser le compteur, et redémarrer l'échantillonnage au premier signal. En pratique l'étape 100.5 peut être réalisée par un compteur piloté en compteur libre, dont la valeur maximale de comptage est N, et qui repasse automatiquement à zéro quand il est arrivé à cette valeur maximale. A chaque boucle d'échantillonnage, la boucle de confirmation 300 est activée, pour déterminer si l'état courant Sk du signal échantillonné est un état confirmé ou non, et mettre à jour en conséquence le registre de sortie associé, et/ou la mémoire de statut associée, avant de passer au traitement de confirmation du signal échantillonné suivant. Le terme "état confirmé" résulte du processus de décision sur l'état logique courant : si il est confirmé, soit c'est un état logique à confirmer avec une durée de confirmation non nulle, et que cette durée a été atteinte, soit que ce n'est pas un état logique à confirmer, ce qui est équivalent à considérer que la durée de confirmation associée est nulle. La boucle de confirmation reçoit ainsi à chaque cycle, l'état courant Sk du signal qui est échantillonné Sl(i) et un numéro i identifiant ce signal, permettant d'adresser les mémoires de statut et de paramètres associées. Dans l'exemple l'identifiant i est issu de la valeur de comptage du compteur de parcours CNT et varie dans l'exemple de 0 à N-1. En pratique, un ou plusieurs circuits d'acquisition des signaux logiques peuvent être utilisés, qui peuvent être hétérogènes : échantillonneurs numériques, multiplexeurs, contrôleur de liaison série. Dans l'exemple simple illustré sur les figures 4 et 5, les N signaux logiques S(i) échantillonnés chacun sur une des N broches d'entrées de la boucle 100 d'échantillonnage séquentiel, correspondent à des signaux notés Sa1, Sa2, Sb, ou encore Sx, qui peuvent provenir d'une ou plusieurs interfaces électriques du système applicatif concerné. Certaines broches d'entrée de ces circuits peuvent ne pas être utilisées sans que cela affecte le procédé. Le gestionnaire de boucle d'échantillonnage peut notamment être programmé pour sauter ces broches. On peut aussi facilement étendre le nombre de signaux logiques qui peuvent être échantillonnés, en appliquant les signaux collectés par les différents circuits, tour à tour : ceux d'un premier circuit de collecte, puis ceux d'un autre, ...etc. La boucle de parcours des entrées du circuit d'acquisition comprend ainsi un nombre de boucles d'échantillonnage, qui n'est pas nécessairement égal au nombre de broches du circuit d'acquisition, mais peut être supérieur. Le compteur de parcours permet à chaque fois de fournir une identification du signal logique échantillonné, qui permet d'adresser les mémoires de paramètres et de statut et le registre de sortie correspondants. MEMOIRE DE STATUT M-ST(i) La mémoire de statut M-ST(i) associée à chaque signal Sl(i) traité par le mécanisme ACM, comprend au moins : -une première information ST1 indiquant l'état logique précédent du signal traité Sl(i), noté Sp, qui est en fait le dernier état vu pour ce signal, permettant une comparaison avec un état courant Sk de ce signal Sl(i); ST1 est une grandeur m bits. -une deuxième information ST2, qui est la date de transition Dt du 35 signal SI(i) dans l'état logique indiqué dans ST1. Avantageusement, la mémoire de statut contient une autre information ST3, typiquement codée sur 1 bit, qui informe du statut de validité VS de l'état courant Sk. Par exemple, par convention, ST3 à "1" indique que l'état courant Sk est confirmé. On verra que cette information ST3 permet dans certains cas d'alléger le processus de décision, dès lors que l'état logique courant (échantillonné) du signal SI(i) est inchangé et déjà confirmé. Comme indiqué sur la figure 3, cette mémoire ST(i) est adressée par la boucle de confirmation 300, au moyen de l'indicateur identifiant le signal courant échantillonné SI(i), i dans l'exemple. La boucle de confirmation 300 adresse cette mémoire en lecture, par une commande 300.RM, pour lire les informations de statut ST(i), et en écriture par une commande 300.WM, pour les remettre à jour, en fonction du processus de traitement et de décision 300.T de la boucle de confirmation 300. MEMOIRE DE PARAMETRES M-P(i) DE CONFIRMATION La mémoire de paramètres M-P(i) associée à chaque signal SI(i) permet de programmer les options de confirmation associées à ce signal. Comme indiqué sur la figure 3, cette mémoire M-P(i) est adressée par la boucle de confirmation 300, au moyen de l'indicateur, i dans l'exemple, qui identifie le signal courant échantillonné SI(i). La boucle de confirmation 300 adresse cette mémoire M-P(i) en lecture 300.RM, pour lire les paramètres de configuration P(i) du processus de traitement et de décision 300.T de la boucle de confirmation 300. En pratique on utilise un ou plusieurs emplacements d'un bloc de mémoire vive (typiquement une RAM), en fonction du nombre m de bits des signaux logiques et en fonction du nombre de paramètres retenus, et du nombre de bits de codage de chacun de ces paramètres. L'ensemble des mémoires de paramètres M-P(i) est initialisé une seule fois, typiquement à la mise sous tension du système applicatif. Par exemple, un circuit de mémoire non volatile est prévu qui contient notamment les données de paramétrage pour tous les signaux logiques traités par le dispositif ACM. Ou bien cette initialisation est assurée par logiciel, ce qui est plus souple. Ces données sont prédéfinies pour l'application concernée. Dans le processus d'initialisation, ce circuit vient initialiser l'ensemble des mémoires M-P(i). De préférence, la mémoire de paramètres M-P(i) associée à chaque signal logique Sl(i) contient au moins une durée de confirmation non nulle d'un état logique à confirmer. Pour la description du procédé et des moyens associés, en particulier des processus associés à la mémoire de paramètres M-P(i), on considère dans un premier temps le cas où les signaux logiques sont des grandeurs m=1 bit. Une généralisation au cas m bits où m>1 sera ensuite envisagée. Lorsque m=1, chaque signal SI(i) est une grandeur codée sur 1 bit. Les informations Sk et Sp qui sont l'état courant et l'état vu précédent sont donc aussi sur 1 bit. L'état logique du signal Sl(i) peut dont prendre deux valeurs : "0" ou "1", et on peut envisager de paramétrer la confirmation de chacune de ces valeurs, comme illustré sur les figures 4 et 5 : la mémoire MP(i) contient deux paramètres P1 et P2 de durée de confirmation, permettant la programmation d'une durée de programmation pour chaque état logique possible "0" et "1". Dans ces exemples, le paramètre P1 contient la durée de confirmation pour l'état "0" et le paramètre P2 contient la durée de programmation pour l'état "1". Ces durées sont codées sur n bits (n entier non nul). Cependant comme tous les signaux logiques traités n'ont pas les mêmes caractéristiques, et s'il est important de pouvoir confirmer chacun des deux états logiques de certains signaux, c'est sans intérêt pour d'autres signaux. Dans l'invention, on peut avantageusement configurer la mémoire de paramètres pour obtenir cette souplesse d'adaptation aux signaux à traiter. La mémoire ainsi configurée comprend alors un ou des paramètres tel que pour chaque état logique courant, on peut déterminer si il est à confirmer, c'st à dire avec une durée de confirmation non nulle, ou non. Deux mises en oeuvre de ce paramétrage sont illustrées sur les figures 4 et 5, pour des signaux logiques SI(i) 1 bit. Dans la mise en oeuvre de la figure 4, la mémoire de paramètres comprend les deux paramètres de durée de confirmation P1 et P2, un par état logique, et un paramètre supplémentaire P3, dans l'exemple codé sur deux bits P30 et P31, dont la valeur binaire indique si les deux états logiques "0" et "1", ou si un seul des états, et lequel, est à confirmer. La ou les durées 5 de confirmation des états à confirmer contenues dans le ou les paramètres P1, P2 sont alors des valeurs strictement positives. Le paramètre d'un état qui n'est pas à confirmer n'est pas utilisé (valeur d'initialisation indifférente). Le codage du paramètre P3 peut par exemple suivre la table suivante : P30 P31 Etats logiques à confirmer 0 0 Aucuns 0 1 "0" 1 0 "1" 1 1 "0" et "1 " Dans la mise en oeuvre de la figure 5, le paramétrage de la confirmation est réalisée par les paramètres P1 et P2 eux-mêmes, qui intègrent l'indication du ou des états à confirmer : les durées de confirmation 10 des états "0" et "1" contenues dans les paramètres P1 et P2 sont des valeurs binaires positives ou nulles : une valeur nulle indique que l'état logique correspondant n'est pas à confirmer, et une valeur non nulle indique que cet état logique est à confirmer, avec la durée de confirmation, non nulle, indiquée. 15 Le choix des différents paramètres de configuration utilisés permet différentes variantes de mise en oeuvre du processus 300.T de traitement et de décision de la boucle de confirmation. On en donnera deux exemples plus loin. Le choix de ces paramètres dépend notamment du type d'application visée, et plus précisément, des caractéristiques des signaux logiques 20 appliqués au dispositif ACM. Il dépend aussi de la plus ou moins grande complexité de la logique de décision souhaitée (programmabilité) ou possible (coût, place), et/ou de la rapidité de traitement recherchée. Plus il y a de choix possibles, en vertu des options de configuration, plus il y a de tests de conditions à effectuer. 25 Dans les variantes de configuration qui peuvent être retenues, on peut remarquer qu'il peut aussi y avoir moins de paramètres que ceux qui sont indiqués dans les schémas des figures 4 et 5. En effet, ces schémas sont des illustrations de variantes permettant la configuration de la confirmation de chacun des deux états 30 logiques. Dans certaines applications, il n'est pas utile de prévoir cette possibilité. C'est notamment le cas lorsque quel que soit le signal logique considéré, il n'y aura toujours qu'un seul des deux états logiques à confirmer. Dans la configuration la plus simple, et la moins souple, la mémoire de paramètres contient un seul paramètre, par exemple P1, contenant une durée de confirmation, et le processus de traitement et de décision est programmé pour vérifier cette durée de confirmation soit pour un seul état logique, toujours le même, "1" par exemple, soit pour les deux états logiques. Dans une variante, on peut programmer l'état ou les états logiques à confirmer ave la durée programmée dans P1. Ceci peut être obtenu en utilisant un paramètre P3, codé sur un seul bit, dont la valeur "0" ou "1" indiquerait l'état logique à confirmer, suivant par exemple la table de codage suivante : P3 P1 0 Durée de confirmation pour "0" 1 Durée de confirmation pour "1" En prévoyant deux bits pour le paramètre P3, on peut identifier pour chaque état possible "0" et "1" d'un signal 1 bit, si il est à confirmer avec la durée de configuration programmée dans P1. Si on envisage des signaux m bits, le paramètre P3 comprend 2m bits, permettant de déterminer pour chaque état logique possible de ce signal si il est à confirmer, avec la durée indiquée dans P1 ou non. L'information P3 peut alors être utilisée en combinaison avec l'état courant Sk par le processus de traitement et de décision 300.T de la boucle de confirmation 300, soit pour mettre directement à jour le registre de sortie et la mémoire de statut le cas échéant, si l'état courant Sk n'est pas un état à confirmer, et si non, pour activer le traitement de confirmation avec comme durée i de confirmation, la durée fournie par P1. D'une manière plus générale la mémoire de paramètres est structurée avec un ou des paramètres définis pour répondre au besoin de 30 paramétrage définis pour l'application. MOYENS DE DATATION 400 Il s'agit de fournir une date courante Dc qui est utilisée : - pour mettre à jour l'information ST2 de date de transition Dt de la mémoire de statut M-ST(i) associée au signal courant échantillonné Sl(i), et ; - pour permettre une mesure de durée d'un état logique, depuis une date de transition donnée Dt par rapport à la date courante. La date courante est ainsi arbitraire, puisqu'elle n'est utilisée qu'aux fins de la mesure de durées. II est par exemple possible d'utiliser la date fournie par une horloge interne d'un ordinateur d'un système applicatif par exemple, en la codant sur un nombre de bits approprié. On peut aussi prévoir des moyens internes, par exemple un compteur binaire libre. Dans ce cas, le compteur est configuré pour repasser automatiquement à zéro quand il atteint sa valeur maximale. Le nombre de bits de codage de la date va dépendre typiquement du nombre de bits de codage de la durée de confirmation i. Pour une durée de confirmation codée sur n bits, la date sera de préférence codée sur n+2 bits, pour faciliter les calculs de durée. BOUCLE DE CONFIRMATION 300 DE L'ETAT COURANT Sk La boucle de confirmation 300 active les processus suivants, pour chaque nouvel échantillon Sk : • 300.1 : Lecture des mémoires de statut M-ST(i) et de paramètres M-P(i). Ces mémoires sont typiquement adressées en utilisant l'information d'identification du signal courant échantillonné Sl(i), fournie par la boucle d'échantillonnage. Les informations des mémoires sont lues, et typiquement sauvegardées dans des registres de sortie (non illustré). Les paramètres de la mémoire M-P(i) sont notamment utilisés pour configurer le traitement de confirmation pour le signal échantillonné courant Sl(i), et en particulier, initialiser la durée de confirmation t du traitement de confirmation 300.2. • 300.2 : Traitement de confirmation de l'état courant Sk fourni par la boucle d'échantillonnage. Le traitement de base utilise au moins les deux informations de statut ST1 (dernier état vu Sp) et ST2 (date de transition dans cet état Sp, Dt) fournies par la mémoire de statut ST(i), et les paramètres de configuration P(i), fournissant au moins une durée de confirmation. Le traitement de confirmation de base 300.2 selon l'invention, pour un état Sk à confirmer, est un traitement conditionnel, fonction au moins de l'état courant Sk, du dernier état vu Sp, et de la date de transition dans cet état Dt fournies par les informations ST1 et ST2 de M-ST(i), de la date courante Dc fournie par le mécanisme de datation 400, et d'une durée de confirmation T, qui est initialisée avec une valeur fournie par la mémoire de paramètres M-P(i). Les différentes conditions sont les suivantes : Cas a). Si cet état courant Sk à confirmer correspond à l'état logique précédent Sp, et si la durée de confirmation est atteinte, alors le registre de sortie Qs(i) est mis à jour avec la valeur de l'état courant Sk. Cas b). Si cet état courant Sk n'est pas égal à l'état précédent Sp (dernier état vu), c'est une détection de transition sur le signal logique traité Sl(i). L'information ST1 de la mémoire de statut est mise à jour pour prendre la nouvelle valeur donnée par l'échantillon Sk et l'information ST2 est mise à jour avec la date courante Dc fournie par l'élément de datation 400. L'état du registre de sortie est inchangé. Le traitement de confirmation de base 300.2 selon l'invention, pour un état Sk qui n'est pas confirmer, ce qui est déterminé d'après le contenu des paramètres de la mémoire M-P(i), comprend la mise à jour du registre de sortie Qs(i) avec la valeur de l'état courant Sk. Et si cet état courant Sk est différent du dernier état vu, l'information ST1 de la mémoire M-ST(i) est mise à jour pour prendre la nouvelle valeur donnée par l'échantillon Sk et l'information ST2 est mise à jour avec la date courante Dc fournie par l'élément de datation 400. Avantageusement, quand une information ST3 de statut de confirmation de l'état courant est prévue dans la mémoire de statut M-ST(i), cette information ST3 est mise à jour à la fin du traitement de confirmation de l'état courant Sk, puis la bascule de statut de confirmation Qvs(i) est mise à jour. L'application dispose ainsi pour chaque signal Sl(i), du dernier état confirmé S(i), fourni par le registre de sortie Qs(i) et, avantageusement, du statut de confirmation VS(i) de l'état courant de ce signal, fourni par la bascule Qvs(i). De manière plus détaillée, lorsque la mémoire de statut est prévue pour comporter les informations ST1, ST2, ST3, le traitement de confirmation 300.2, comprend en outre les étapes suivantes : • lorsque Sk correspond à un état logique à confirmer, qui est confirmé suivant le cas a). ci-dessus, ou lorsque Sk n'est pas un état logique à confirmer, l'information ST3 de la mémoire de statut M-ST(i) est mise à jour, pour indiquer que le statut de confirmation de l'état courant Sk est positif (état courant confirmé). Typiquement, cette information ST3 peut être codée sur un seul bit. Par convention, on peut par exemple convenir qu'un statut de confirmation positif est codé par un "1". La boucle de confirmation 300 contrôle alors également la mise à jour de la bascule de statut de confirmation Qvs(i), avec l'information ST3 à jour. • lorsque Sk correspond à un état logique à confirmer, qui n'est pas confirmé suivant le cas b)., l'information ST3 de la mémoire de statut MST(i) est mise à jour pour indiquer un statut de confirmation négatif, dans l'exemple codé par un "0". La boucle de confirmation contrôle alors également la mise à jour de la bascule de statut de confirmation Qvs(i), avec l'information ST3 à jour. L'application dispose ainsi pour chaque signal SI(i), du dernier état confirmé S(i), fourni par le registre de sortie Qs(i) et, avantageusement, du statut de confirmation courant VS(i) fourni par la bascule Qvs(i). Les modalités d'exploitation peuvent être variées. A titre d'exemple non limitatif, les sorties des registres Qs(i) et bascules Qvs(i) peuvent être lues périodiquement, ou des moyens de détection de transition peuvent être prévus pour détecter un changement en sortie des registres Qs(i) et des bascules Qvs(i), pour activer, par exemple sur un mode d'interruption, un traitement correspondant. Dans une variante, on peut prévoir que l'application utilise comme informations, l'état courant Sk, par exemple en le prenant directement sur le circuit d'interface qui fourni le signal correspondant, ou en prévoyant un registre de sortie supplémentaire (non représenté), et le statut de validité VS(i) de cet état courant. Dans un perfectionnement du mécanisme d'acquisition/confirmation selon l'invention, des moyens d'adaptation 200 d'interface électrique configurables sont en outre prévus en aval de la boucle d'échantillonnage 100, et en amont de la boucle de confirmation 300, comme illustré sur les figures 3 à 5, permettant une utilisation universelle, indépendante des spécificités d'interfaces électriques ou fonctionnelles d'un système applicatif. Ces moyens comprennent au moins des moyens pour inverser ou non l'échantillon courant. Ils sont avantageusement communs à tous les signaux, la mémoire de paramètres comprenant des informations correspondantes, permettant de configurer pour chaque signal, l'activation ou non de ces moyens, suivant la même règle de paramétrage pour tous les signaux. Plus précisément, lorsqu'il s'agit de prévoir une adaptation programmable aux spécificités des interfaces électriques qui fournissent les signaux appliqués au dispositif d'acquisition/confirmation, les moyens d'adaptation permettent d'inverser l'état logique. Comme illustré sur les figures 3 à 5, ces moyens d'adaptation 200 sont réalisés sous forme d'un prétraitement logique de l'échantillon courant fourni par la boucle d'échantillonnage, pour délivrer l'état courant Sk, en sortie, vers la boucle de confirmation 300. Ce prétraitement 200 est programmé ou configuré, pour chaque nouveau signal échantillonné Sl(i), par un paramètre P4 correspondant de la mémoire M-P(i) associée. Selon un mode de réalisation de l'invention, les moyens d'adaptation 200 comprennent des portes logiques permettant d'inverser ou non l'échantillon courant reçu, en fonction du paramètre P4. Ce paramètre P4 peut alors être codé sur un seul bit. Par exemple, si P4 vaut "0", pas d'inversion, si P4 vaut "1", inversion. Dans un mode de réalisation perfectionné, les moyens d'adaptation 200 permettent au moins deux fonctions programmables : inversion et ou forçage à un état logique prédéterminé. Par cette fonction supplémentaire de forçage programmable, les moyens 200 permettent alors une adaptation fonctionnelle d'une sortie d'un circuit programmable, lorsque la fonction de cette sortie peut varier suivant les applications. Dans un exemple, des circuits programmables tels que des ASICs permettent de définir une broche comme une entrée logique, ou une liaison série. Lorsque dans une application donnée, cette broche est utilisée en liaison série, permettre de forcer à une valeur constante, prédéterminée, l'état courant Sk correspondant fourni à la boucle de confirmation 300, permet avantageusement de ne pas perturber cette boucle de confirmation, par les changements d'état non prévisibles, à la fréquence de la liaison série, correspondants aux données transmises. Pour permettre la programmation d'au moins ces deux fonctions, le paramètre de prétraitement P4 sera codé sur au moins deux bits P40 et P41, comme illustré sur les figures 4 et 5. Différents codages peuvent être utilisés, en lien avec la logique des moyens de prétraitement. Dans un exemple de codage, on a un bit par fonction correspondante, inversion et forçage : un premier bit est alors utilisé pour indiquer s'il faut inverser ou non, et un deuxième bit est utilisé pour indiquer s'il faut forcer ou non à un état logique prédéterminé, par exemple "1 ", qui est le même pour tous les signaux. La logique des moyens de traitement sera réalisée en correspondance. On peut avantageusement prévoir que la valeur de forçage est programmable. La table de codage pourra alors être par exemple la table suivante TABLE 1: Bit de forçage P40 Bit d'inversion P41 Prétraitement 0 0 Forçage à "0" 0 1 Forçage à "1" 1 0 aucun 1 1 Inversion Le prétraitement 200 lui-même peut être réalisé avec de simples portes logiques, comme illustré en exemple, pour la table de codage ci-dessus, sur la figure 6. Dans cet exemple, une porte logique ET, 200.1, recevant en entrées le bit de forçage P40 et l'échantillon courant fourni par la boucle 100, suivie d'une deuxième porte logique NOR, 200.2, recevant en entrées la sortie de la porte ET, et le bit d'inversion P41, et fournissant en sortie l'état courant Sk présenté à la boucle de confirmation 300. Ce prétraitement programmable 200 permet, par des aménagements simples et peu coûteux, une adaptation aux interfaces électriques des systèmes applicatifs. La boucle 100 d'échantillonnage peut alors échantillonner séquentiellement, et indéfiniment, chacun des signaux les uns après les autres, et la boucle de confirmation les traiter, sans tenir compte des spécificités électriques (polarité) de l'interface ou des interfaces qui fournissent ces signaux. En particulier la logique des informations de statut et les données en sortie des registres de sortie Qs(i) et Qvs(i) sont indépendantes de la logique des signaux appliqués par les interfaces électriques sur le dispositif d'acquisition/confirmation. Le prétraitement 200 qui vient d'être décrit peut ne pas être mis en oeuvre. II fournit un avantage supplémentaire, mais n'est pas obligatoire pour le bon fonctionnement du mécanisme d'acquisition/confirmation de l'invention. Dans tous les cas, avec ou sans prétraitement 200, on convient que la référence Sk désigne toujours dans l'invention l'état courant qui est présenté à la boucle de confirmation 300. Le mécanisme d'acquisition/confirmation ACM selon l'invention, par lequel les états logiques courants Sk des signaux sont acquis en amont, par une boucle d'échantillonnage 100, et examinés les uns après les autres, à la fréquence d'échantillonnage, par une boucle de confirmation 300, peut être mis en oeuvre au moyen d'une quantité modeste de logique et d'un bloc mémoire de taille raisonnable, piloté de manière appropriée pour effectuer les différentes opérations décrites de lecture (mémoire, compteur), et d'écriture (mémoire, bascules). II permet de traiter une grande quantité de signaux logiques avec une très grande souplesse de configuration. Le nombre de signaux logiques qui peut être traité n'est plus une fonction de la quantité de logique, et plus particulièrement d'un nombre de compteurs, mais une fonction de la durée d'une boucle complète d'acquisition/confirmation des signaux. En d'autres termes c'est la fréquence d'échantillonnage et les durées de confirmation des signaux logiques qui déterminent le nombre de signaux qui peuvent être traités. En effet, la fréquence d'échantillonnage doit être choisie de manière à ne manquer aucunes des "vraies" transitions sur les signaux logiques. Dans un exemple numérique réaliste, avec des signaux logiques dont la durée moyenne de confirmation serait exprimée en milliseconde(s), et avec une fréquence d'échantillonnage de 30 Mhz, plusieurs centaines de signaux peuvent être traitées sans difficulté. Par exemple, si on prend N=300 signaux, une itération complète d'une boucle d'acquisition/confirmation de 300 signaux logiques avec cette fréquence d'échantillonnage prend t=10 microsecondes (t = n = 30030 x 106 ). S'agissant des données de paramétrage et de statut, elles peuvent être codées sur un ou plusieurs mots d'une mémoire électriquement programmable, typiquement d'un bloc de mémoire vive RAM. Notamment, un circuit programmable tel qu'un ASIC ou un FPGA peut offrir les volumes de mémoire et de registre nécessaires, pour contenir les mémoires et les registres de sortie de tous les signaux traités (même quand le nombre de signaux logiques traités est supérieur au nombre de broches d'entrées du circuit d'acquisition). L'invention permet de mettre en oeuvre différents processus de décision, en fonction des paramètres et informations de statut, mais aussi en fonction d'options de logique de décision. Deux exemples de processus de décision sont plus particulièrement décrits en relation avec les figures 4 et 5, pour illustrer l'invention. Dans la mise en oeuvre de la figure 4, la mémoire de paramètres et la mémoire de statut sont configurées comme suit : La mémoire de paramètres M-P(i) comprend pour chaque signal Sl(i) les paramètres de configuration de confirmation suivants : P1, codant sur n bits la durée i,.o,, de confirmation pour l'état logique "0" ; P2, codant sur n bits la durée T'y de confirmation pour l'état logique "1 ; P3, comprenant deux bits P30 et P31, chacun pour indiquer si l'état logique associé, respectivement "0" et "1", est à confirmer ; et P4, comprenant deux bits P40 et P41, codant les fonctions de prétraitement 200 à effectuer suivant la table de codage TABLE_1 indiquée précédemment, à savoir si la fonction d'inversion est active ou non, ou si la fonction de forçage est active ou non, et si oui, à quelle valeur de forçage. La mémoire de statut M-ST(i) comprend pour chaque signal les informations de statut déjà décrites : ST1 (dernier état vu Sp), ST2 (Date de transition Dt dans l'état logique mémorisé dans ST1) et ST3 (statut de validité de l'état courant Sk). Dans cette mise en oeuvre, pour chaque état logique à confirmer, la durée de confirmation correspondante, i..o., et/ou T.,i,, a une valeur strictement positive. La boucle de confirmation 300 peut comprendre les différents processus suivants : -Un processus 300.ti, qui permet d'initialiser la durée de confirmation i à utiliser, i.,oä ou ri., dans l'exemple, en fonction de la valeur du dernier état vu Sp donné par ST1. Dans une variante, ce pourrait être en fonction de l'état courant Sk. Une simple porte de type multiplexeur à deux voies d'entrée pour recevoir les deux paramètres P1 et P2 et une voie de sortie fournissant la durée i permet de réaliser simplement cette fonction. - Un processus 300.C1 pour déterminer si l'état courant Sk est à confirmer ou non, fournissant en sortie un bit logique de condition Cl. Une simple porte de type multiplexeur à deux voies d'entrée, pour recevoir les deux bits P30 et P31 du paramètre P3, et une voie de sortie fournissant le bit de condition Cl, permet de réaliser simplement cette fonction. - Un processus 300.C2 pour déterminer si l'état courant Sk est identique ou non au dernier état vu Sp, réalisé par une logique combinatoire recevant en entrée les deux bits, et fournissant en sortie le bit de condition correspondant C2. -Un processus 300.C3, correspondant à la lecture du statut de validité ST3 en début de boucle de confirmation de l'état logique courant courante Sk, et qui fournit un bit de condition C3= ST3. - Un processus 300.C4, correspondant à la comparaison de la durée AT écoulée depuis la date de transition Dt fournie par ST2, à la durée de confirmation 'r fournie par le processus 300.t. La durée AT est mesurée par différence entre la durée courante Dp, fournie par le compteur 400, et la date de transition Dt (processus 300.C4a). Le processus de comparaison 300.C4b fournit le bit de condition C4, indiquant si la durée AT est supérieure ou égale à la durée de confirmation. - Un processus de décision 300.D de la boucle de confirmation. Ce processus peut comprendre les 4 tests de condition de type " si alors sinon", associés aux bits de condition Cl à C4, qui sont résumés dans le tableau TAB1 ci-dessous, avec les conséquences correspondantes sur les informations de statut ST1, ST2, ST3 de la mémoire M-ST(i), et le registre de sortie Qs(i) associés au signal Sl(i) traité : TAB1 Etat confirmé S(i) dans ST3 ST1 ST2 Qs(i) SI l'état courant ne nécessite pas de confirmation (C1=1) Sk x Sk x SINON, (C1=0) traitement de confirmation : SI Sk # Sp, détection de transition (C2=1) inchangé 0 Sk De SINON (C2=0) : SI ST3=1 (C3=1) inchangé inchangé inchangé inchangé SINON (C3=0): SI durée de confirmation non atteinte inchangé inchangé inchangé inchangé (C4=1) SINON (C4=0) Sk 1 inchangé x La bascule de validité de l'état courant Qvs(i) est mise à jour avec ST3 quand les conditions C2=1 ou C4=0 sont réalisées. La mise à jour du registre de sortie Qs(i) et/ou de la bascule Qvs(i) avec respectivement l'état courant Sk et le bit ST3, après mise à jour de la mémoire de statut, est typiquement obtenue en générant de manière appropriée une impulsion d'horloge H(i), H'(i) correspondante. En pratique, il faut ajouter une première condition CO, correspondant à l'initialisation de la mémoire de statut, à la première boucle d'échantillonnage, typiquement quand le système applicatif est mis sous tension, ou réinitialisé. Cette condition CO est initialisée dans l'étape d'initialisation 100.1 de la boucle 100 d'échantillonnage, activée sur réception d'un signal d'initialisation ON (figure 3). Dans l'exemple, CO est forcé à "1" pour la durée de la première boucle d'échantillonnage (k=0), et reste à 0 pour toutes les boucles k suivantes (k=1 à l'infini). La condition CO à tester, peut alors s'écrire : SI CO=1, alors initialisation mémoire de statut M-ST(i), par exemple à O. Sinon CO=1. La boucle passe ensuite à la suite du processus de confirmation, en déroulant les conditions Cl à C4. La figure 5 illustre une variante de mise en oeuvre, correspondant à des options de programmation de confirmation différentes, avec le même processus de décision 300.D résumé dans le tableau TAB1. Dans cette variante, la mémoire M-P(i) est structurée pour contenir les paramètres P1, P2, qui donnent les durées de confirmation t..o,. et des deux états logiques possibles, durées qui peuvent être initialisées avec une valeur nulle ou positive, la valeur nulle étant une indication donnée au processus signifiant que l'état logique correspondant n'est pas à confirmer. La différence avec l'exemple précédent tient donc essentiellement en ce que la condition Cl, est fournie par la valeur nulle ou non de la durée de confirmation r initialisée par le processus 300.t, avec le contenu de P1 ou P2, en fonction de l'état courant Sk (ce pourrait tout aussi être en fonction dernier état vu, Sp). La boucle de confirmation 300 et le mécanisme de prétraitement 200 d'un dispositif d'acquisition/confirmation ACM selon l'invention peuvent en pratique être réalisés au moyen de circuits logiques, de type combinatoire, de circuits multiplexeurs, de comparateurs logiques, et de circuits de commande pour commander les différents circuits logiques suivant le mécanisme décisionnel décrit, notamment lire et/ou écrire les différentes mémoires et le compteur de date courante, et piloter les différentes portes logiques. Ces réalisations pour mettre en oeuvre le fonctionnement décrit correspondent à des réalisations courantes pour l'homme de l'art. On a jusqu'ici considéré des signaux logiques Sl(i) dont l'état logique est une grandeur codée sur un seul bit. Lorsque m est supérieur à 1, l'état logique courant Sk et l'information de statut ST1 sont des grandeurs m bits, et le registre de sortie Qs(i) comprendra typiquement m bascules. Les informations de statut ST2 et ST3 ne sont pas impactées. L'acquisition pratique des m bits des signaux à traiter, peut être effectuée par sérialisation : dans ce cas on aura une broche d'entrée par signal logique Sl(i) à traiter, et la sérialisation, c'est-à-dire l'acquisition des m bits transmis en série sur la broche échantillonnée, sera traitée aux étapes 100.3 à 100.5 (Figure 3) de la boucle d'acquisition de manière adaptée. Cette acquisition peut aussi se faire en parallèle, en affectant m broches d'entrées par signal logique à traiter, en adaptant l'étape d'acquisition 100.3, à m bits. Dans ce cas le dispositif d'acquisition comprendra mxN broches. S'agissant des paramètres de la mémoire M-P(i), le paramètre P4 associé au processus de prétraitement 200 peut rester sur 2 bits et agir collectivement sur les m bits de Sl(i), pour les inverser, ou forcer une valeur déterminée. Le processus de comparaison 300.C2 est adapté pour traité des grandeurs m bits. Le processus 300.1 d'initialisation de la durée de confirmation sera également impacté, si plusieurs durées de confirmation par signal sont envisagées. Avec m=1, Sk, ou Sp pouvaient prendre 2m=2 valeurs différentes, "0" et "1", et on pouvait envisager 2m=2 paramètres de durée de confirmation, P1, P2, un par valeur possible. Avec m≠1, cette mise en oeuvre n'est économique que si le nombre 2m reste petit. Par exemple, si m = 2, on peut envisager 2m=4 paramètres de durée de confirmation. Au delà, on peut mettre en commun des durées de confirmation pour plusieurs états. Par exemple, on peut envisager deux paramètres de durées de confirmation P1 et P2, l'un qui s'applique quand la grandeur m bits augmente et l'autre qui s'applique quand la grandeur m bits diminue. Dans ce cas, c'est le signe en sortie du comparateur 300.C2 qui permet de sélectionner la durée de confirmation à appliquer. Dans le cas où des signaux logiques pourraient être des grandeurs signées, un paramètre supplémentaire pourra alors avantageusement être prévu dans la mémoire M-P(i) et utilisé pour commander le processus de comparaison 300.C2 pour indiquer si le signal Sl(i) traité est une grandeur m bits signée ou non. D'autres variantes permettant de faire correspondre une durée de confirmation à différentes valeurs sont possibles. Par exemple on peut découper l'ensemble des 2m valeurs possible du signal en k ensembles, 1 S'agissant du processus 300.C1 permettant de déterminer si une confirmation est nécessaire, si on se réfère à la mise en oeuvre illustrée à la figure 4, dans laquelle ce processus utilise un paramètre P3, et des durées de confirmation strictement positive, ce dernier peut être codé sur 2m bits ou être optimisé en fonction du nombre de paramètres de durée retenu, et des processus 300.E et 300.C2 mis en oeuvre. Par exemple, si on prend l'exemple de grandeurs m bits signées et de deux paramètres de durée de confirmation, un pour les grandeurs positives, un pour les grandeurs négatives, le paramètre P3 pourra comprendre deux bits. Mais on pourra préférer la mise en oeuvre illustrée à la figure 5 sans paramètre P3, avantageusement plus simple dans ce cas, qui utilise des durées de confirmation nulle ou positive, et un processus 300.C1 qui est basé sur le critère "T = 0" . Un autre perfectionnement de l'invention est obtenu dans la conception des moyens de datation, qui permet d'étendre la dynamique de précision des durées de confirmation. En effet, lorsque toutes les durées de confirmation sont du même ordre de grandeur, c'est-à-dire que la fréquence moyenne de variation des signaux appliqués au dispositif d'acquisition/confirmation est du même ordre de grandeur, un compteur de n+2 bits répond au besoin de mesure et comparaison de durées. Mais dans certains systèmes applicatifs, il peut arriver que certains états logiques aient des durées de confirmation très courtes et d'autres états logiques, des durées de confirmation très longues. On est alors confronté à un problème de dynamique de codage et de précision. Dans l'invention, on propose d'utiliser un mécanisme de facteur d'échelle pour résoudre ce problème. La mise en oeuvre de ce mécanisme nécessite un compteur de L bits, avec L>n+2 bits, et un paramètre de facteur d'échelle, codé sur 1 ou plusieurs bits, et associé à chacune des durées de confirmation dans la mémoire de paramètres M-P(i), pour indiquer les n+2 bits de poids consécutifs du compteur 400 à prendre pour obtenir la date courante correspondant au facteur d'échelle indiqué. De manière plus détaillée, on note [DL_1,...Do] les L bits de poids L-1 à 0 du compteur, et K, la valeur du facteur d'échelle. Ce facteur d'échelle sert alors à sélectionner n+2 bits du compteur parmi les L bits, qui sont les bits [DK+n+2, DK]. Si on appelle U la durée du bit de poids le plus faible du compteur, Do, alors l'unité de temps de la durée donnée par les bits [DK+n+2, DK] est 2K,U. Si K vaut 0, l'unité de temps vaut U ; si K vaut 1, l'unité de temps vaut 2.U, si K vaut 5, l'unité de temps vaut 32.U. La précision obtenue est alors relative, et égale à 1 /2K. Typiquement, pour les petites durées à mesurer, on utilisera les bits de poids les plus faibles du compteur, et pour les grandes durées, les bits de poids plus fort. Pour mieux illustrer ce perfectionnement, prenons un exemple pratique, dans lequel on utilise un compteur 400 de date courante de 19 bits [L18 Lo], des durées de confirmation codées sur n 7 bits, et un facteur d'échelle K codé sur 4 bits. Dans cet exemple, la valeur maximale du facteur d'échelle est 10 (19 bits ù (n+2)). Dans la mémoire de paramètres, on a ainsi pour chaque durée de confirmation un paramètre de durée sur 7 bits (P1 et/ou P2) et un facteur d'échelle associé sur 4 bits (K1 et/ou K2), un facteur par paramètre de durée prévu. Dans la mémoire de statut, la date de dernière transition Dt (ST2) est codée sur 9 bits (n+2). Si le facteur d'échelle vaut 0, on utilisera les bits [8:0] du compteur 20 pour stocker la date dans la mémoire de statut et pour calculer les écarts de date, et l'unité de temps de la date est U. Si le facteur d'échelle vaut 1, on utilise les bits [9:1] du compteur, et l'unité de temps est 2 U. Si le facteur d'échelle vaut 3, on utilise les bits [11:3] du compteur, 25 et l'unité de temps est 8 U, ....etc. Si le facteur d'échelle vaut 10, on utilise les bits [18:10] du compteur, c'est-à-dire les 9 bits de poids les plus forts, et l'unité de temps est 1024 U. Un dispositif d'acquisition/confirmation ACM mettant en oeuvre un 30 mécanisme de facteur d'échelle associé au compteur de date 400, permet ainsi, d'avoir des durées de confirmation associées à un facteur d'échelle égal à 10, qui seront 1000 fois plus grandes que des durées de confirmation associées à un facteur d'échelle égal à 1, et avec une même précision relative égale à 1/128, soit de l'ordre de 1%. Dans ce mode de réalisation, 35 pour chaque durée de confirmation (P1, P2) à paramétrer, il faut alors compter les n bits pour coder la durée, 7 dans l'exemple, plus les bits de codage du facteur d'échelle, 4 dans cet exemple, soit 11 bits en tout à prévoir dans la mémoire de paramètres pour chaque durée de confirmation. Et dans les mémoires de statut, les dates mémorisées (information ST2) sont codées sur n+2 bits, soit 9 bits dans l'exemple. Sans facteur d'échelle, pour avoir la même dynamique de codage, ce sont 17 bits qui seraient nécessaires pour coder chaque durée dans la mémoire de paramètres, et les dates devraient être codées sur 19 bits dans la mémoire de statut. L'invention n'est pas limitée à ces deux exemples de codage de la date, le dispositif ACM selon l'invention pouvant supporter divers codages de la date, le mécanisme de confirmation restant toujours le même. En pratique, on utilise un ou plusieurs blocs de mémoire RAM, dont on réserve une ou plusieurs adresses pour chaque signal logique, pour contenir tous les bits de la mémoire de paramètres et de la mémoire de statut associées, et un ou plusieurs registres pour les bascules de statut de confirmation et d'état confirmé. Le nombre d'adresses à utiliser dépend du nombre de bits utiles par signal logique et de la largeur des blocs mémoire utilisés (par exemple 8, 16, ou 32 bits). Un autre aspect de l'invention concerne la protection du dispositif d'acquisition/confirmation contre des altérations du contenu des mémoires RAM ou des bascules, dues à des aléas logiques ou SEU ("Single Event Upset''). Notamment, si le système applicatif est utilisé dans un environnement radiatif, ce qui est généralement le cas par exemple en avionique, ces aléas peuvent modifier l'état d'un ou plusieurs bits de la mémoire, ou le contenu d'une ou plusieurs bascules. S'il s'agit d'un bit de la mémoire de statut associée à un signal logique, l'effet d'un tel aléa sera temporaire, car la mémoire de statut se rétablira d'elle-même à la prochaine transition du signal logique, ou au bout de la durée de confirmation. Si le bit altéré est un bit de la date de transition ST2, l'effet visible, si l'état du signal logique n'est pas encore confirmé, pourra être une altération de la durée de confirmation mesurée AT dans le processus 400, en sorte que la durée de confirmation réelle sera plus longue ou plus courte que la durée de confirmation demandée. Si, le bit altéré est un bit de l'information de statut ST1, et si l'état du signal logique n'est pas encore confirmé, cela conduira à une altération de la durée de confirmation t appliquée en entrée du processus, quand les durées de confirmation des états logiques 1 et 0 ne sont pas les mêmes. Si le bit altéré est le bit de confirmation d'état ST3, la bascule de sortie associée sera erronée le cas échéant, jusqu'à la prochaine transition d'état logique. Dans tous les cas, la mémoire de statut se rétablira d'elle-même soit à la prochaine transition d'état du signal logique correspondant, ou au bout de la durée de confirmation courante appliquée i. Ainsi le dispositif d'acquisition/confirmation présente t-il une certaine robustesse naturelle aux perturbations SEU de la mémoire de statut. Selon la criticité du système applicatif, on peut envisager ou pas un dispositif de protection de cette mémoire de statut. S'agissant de la mémoire de paramètres, il sera préférable de prévoir un dispositif de protection contre ces aléas, car s'il y a une altération par SEU d'un ou plusieurs bits de cette mémoire, cette altération sera permanente jusqu'à la prochaine initialisation du dispositif d'acquisition/confirmation. Des mécanismes logiques de protection des mémoires RAM sont bien connus de l'homme du métier, et basés sur des schémas de redondance. Ils impliquent une multiplication des bits à mémoriser et par suite, une augmentation de la taille mémoire nécessaire. S'agissant des bascules du dispositif d'acquisition/confirmation, les bascules Qvs(i) de statut de confirmation sont naturellement robustes, puisqu'elles sont réécrites à chaque nouvelle boucle de confirmation, pour informer du statut transitoire ou non de l'état courant des signaux Sl(i). Mais les bascules des registres d'état confirmé Qs(i) ne sont rafraîchies qu'une fois après chaque transition d'état, à l'expiration de la durée de confirmation t correspondante appliquée. Aussi une altération due à un SEU pourra être considérée comme temporaire pour un signal qui bouge beaucoup. Par contre, pour un signal qui bouge peu, l'altération du registre de sortie Qs(i) associée perdure longtemps et peut perturber le système applicatif. Aussi, selon la criticité du système applicatif et les caractéristiques des signaux logiques à confirmer, il peut être nécessaire de prévoir un mécanisme de protection. Les mécanismes de protection classiques, les mêmes que ceux appliqués aux mémoires, pourront utilisés. Comme ces mécanismes sont coûteux en logique, on pourra prévoir de ne protéger que les bascules des registres d'état confirmé associées à des signaux lents. Pour une utilisation plus universelle, on pourra concevoir des dispositifs avec seulement un certain nombre de registres d'état confirmé protégés contre les aléas logiques, qui pourront être attribués par l'application, à des signaux évoluant lentement. Dans un perfectionnement, et de manière très avantageuse, on utilise le dispositif d'acquisition/confirmation lui-même pour sécuriser les registres d'état confirmé, en utilisant en mémoires de statut un code résistant aux aléas logiques, pour chacune des deux informations de dernier état vu ST1 et d'état confirmé ST3. Ce code est utilisé pour rafraîchir le registre de sortie Qs(i) du signal traité courant Sl(i), par la boucle de confirmation. Typiquement, le code consiste à créer une redondance de chaque bit utile, permettant la détection et la correction d'erreur. Il faut au minimum 2 bits de redondance par bit utile pour obtenir cela. Pour ST3 on a 1 bit utile. Pour ST1, on a m bits utiles. Pour chaque information ST1 et ST3, on va donc écrire en mémoire de statut trois fois chaque bit utile d'information. Pour ST1 on stocke ainsi 3.m bits, avec 3 bits de valeurs identique pour chacun des m bits de la grandeur ST1. La figure 5 illustre le cas simple m=1 : pour chaque information ST1 et ST3, on stocke ainsi 3 bits qui devraient être identiques. A la lecture de la mémoire de statut, un mécanisme de contrôle 500 compare les 3 bits et décide de la bonne valeur du bit de l'information traitée, typiquement par vote majoritaire, et transmet en sortie cette valeur. De préférence, la valeur issue du vote majoritaire est aussi utilisée pour réécrire systématiquement les trois bits correspondants en mémoire de statut. De cette façon, on évite l'accumulation d'erreurs. Ce mécanisme de redondance des informations ST1 et ST3 permet de sécuriser les registres d'état confirmé. En effet, la boucle de confirmation met systématiquement à jour le registre de sortie Qs(i) du signal Sl(i) échantillonné avec le résultat du vote majoritaire effectué sur l'information de dernier état vu. Ainsi si une bascule du registre de sortie est altérée par un aléa logique, cette altération sera temporaire et corrigée à la boucle de confirmation correspondante suivante.35 Un dispositif d'acquisition/confirmation ACM selon l'invention qui vient d'être décrite peut être intégré facilement dans un circuit logique programmable tel qu'un ASIC ou un FPGA. Si un tel circuit logique programmable contient un nombre de broches d'entrée prédéfinies, figées, le dispositif peut en réalité traiter un nombre de signaux logiques plus important. C'est la taille de la mémoire intégrée dans le circuit logique programmable qui détermine le nombre de signaux qui peuvent être traités. Par exemple, l'implémentation d'un dispositif ACM dans un circuit FPGA peut être prévue pour contenir les mémoires de statut et de paramètres, et les bascules de sortie (état confirmé, statut de confirmation) de 500 signaux logiques, avec des valeurs codées sur 1 bit, et utiliser seulement deux petits blocs de RAM (512x32 pour la mémoire de paramètres et 512x16 pour la mémoire de statut), un peu de logique pour les fonctions des étapes 100.X, 200.X, 300.X et 400.X du procédé, et deux bascules (Qs(i) et Qvs(i)) par signal, soit 1000 bascules dans l'exemple. Avec une fréquence d'horloge de 33 MHz, on sait alors traiter jusqu'à 500 signaux logiques avec une récurrence de 15 microsecondes (durée de la boucle sans fin pour échantillonner les 500 signaux) et des durées de confirmation comprises entre 1 milliseconde et 1 seconde par pas de 1 milliseconde. Comme expliqué précédemment, le circuit FPGA peut ne pas disposer des 500 broches d'entrées, mais on peut facilement prévoir une logique de collecte des signaux utilisant différents mécanismes, et capable d'appliquer ces signaux de façon appropriée à tour de rôle sur ces broches. Le procédé de confirmation/acquisition de l'invention peut en outre être utilisé pour d'autres fonctions, par exemple des fonctions de filtrage ou de temporisation, ou des fonctions d'adaptation de polarité pour des signaux fournis par des interfaces externes. Par exemple, on peut utiliser utilement ce procédé d'acquisition- /confirmation lorsque l'on doit comparer un signal logique de commande Scom sur un équipement externe et un signal de relecture, lorsqu'il existe un temps d'établissement du signal de relecture par rapport à l'activation de la commande Scom. Ce délai d'établissement peut être lié à l'utilisation d'une interface de puissance par exemple, ou à un équipement externe distant. Le procédé d'acquisition/confirmation de l'invention, est alors avantageusement utilisé non pas pour confirmer l'état du signal de commande Scom, mais pour filtrer les phases transitoires du signal de relecture, correspondant au temps d'établissement du signal de relecture à chaque transition du signal de commande. Une telle utilisation est intéressante lorsque de nombreux signaux de relecture sont à contrôler avec des temps d'établissement variables. Ceci est réalisé simplement en appliquant le signal de commande Scom sur une broche d'acquisition pour être traité par la boucle d'échantillonnage. Au signal de commande Scom, on fait alors correspondre une durée de confirmation pour chaque état, qui correspond à au moins la durée de la phase transitoire. La durée de confirmation peut être la même ou différente pour les deux états (paramètres P1, P2). La sortie de la bascule de statut de confirmation de ce signal de commande sert alors de signal de validation de la comparaison, car comme la boucle de confirmation réagit à toutes les transitions d'état du signal de commande, la bascule de statut confirmé indique à tout moment si le signal de retour est dans une phase transitoire ou stabilisée, et par suite si le résultat de la comparaison est exploitable ou pas. Ainsi, comme schématiquement illustré sur la figure 7 : un circuit EQP1 intègre un dispositif d'acquisition/confirmation ACM mettant en oeuvre le procédé de l'invention. Le circuit EQP1 génère un signal logique de commande Scom, en sortie, vers un dispositif externe, par exemple sur une interface de puissance. Un signal de relecture correspondant ScomB est appliqué en entrée du circuit EQP1, pour contrôle, par comparaison au signal de commande initial Scom. Le signal Scom est appliqué sur une broche d'acquisition SI de la boucle d'échantillonnage du dispositif ACM, et une mémoire de paramètres associée à ce signal (paramètres P1, P2) est programmée avec une durée de confirmation au moins égale au temps d'établissement maximum Tp du signal de relecture. La sortie Status(ScomB) de la bascule de statut d'état confirmé Qvsl associée à ce signal Scom, permet alors de filtrer les phases transitoires dans le processus de comparaison XOR entre le signal de commande de sortie Scom, et le signal de relecture ScomB, comme illustré sur le chronogramme de la figure 9. La sortie Status(ScomB) est ainsi comme la sortie d'un 35 chronomètre, avec un top départ, correspondant à une transition d'état logique du signal Scom, et un top d'arrivée marqué par l'expiration de la durée de confirmation. Dans une variante, on peut utiliser le procédé d'acquisition/confirmation pour simplement ajuster de manière programmable la polarité d'un signal logique fourni par une interface externe, en utilisant le paramètre de prétraitement P4. Une telle variante peut s'appliquer par exemple au signal de relecture ScomB, selon les caractéristiques de l'interface fournissant ce signal. C'est alors le registre de sortie qui est utilisé, en y associant une durée de confirmation i nulle. Le procédé de l'invention est alors utilisé simplement pour adapter de manière programmable la polarité d'un signal. Comme représenté sur la figure 8, le signal ScomB est alors appliqué sur une broche d'acquisition S2 pour être traité par la boucle d'échantillonnage, et la mémoire de paramètres associée à ce signal ScomB est programmée avec une durée de confirmation nulle, et avec un paramètre de prétraitement P4 indiquant s'il faut inverser ou non le signal. La sortie du registre de sortie Qs2 associée à ce signal ScomB fournit le signal de retour ScomB' avec la polarité voulue. De cette façon, on traite de manière simple le problème d'adaptation aux interfaces électriques. L'invention qui vient d'être décrite propose un mécanisme d'acquisition/confirmation qui permet de résoudre de manière simple et souple le problème de la vérification de la stabilité d'un état logique d'un signal, avec peu de logique. Ce mécanisme permet de traiter des signaux dont l'état logique est codé sur 1 bit ou plusieurs bits. Il permet en outre de réaliser d'autres fonctions annexes, permettant d'alléger encore la logique du circuit qui intègre ce mécanisme. Elle s'applique dans tous les domaines ou des vérifications de stabilité des états logiques de signaux sont nécessaires.30 REVENDICATIONS1. Procédé d'acquisition/confirmation d'une pluralité de signaux (SI(i)) logiques m bits, m>_1, permettant de vérifier pour chaque signal (SI(i)), qu'un état logique courant de ce signal est resté dans cet état pendant au moins une durée de confirmation déterminée non nulle, avant d'autoriser une mise à jour d'un registre de sortie (Qs(i)) avec ledit état logique courant, caractérisé en ce que ledit procédé est paramétrable, au moyen d'une mémoire de paramètres (M-P(i)) associée à chaque signal (Sl(i)), permettant d'associer une durée de confirmation non nulle à un ou des états logiques à confirmer de ce signal, et les états qui ne sont pas à confirmer et en ce qu'il comprend une boucle sans fin (100) d'échantillonnage séquentiel desdits signaux, l'échantillonnage de chaque signal activant une boucle de confirmation (300) de l'état logique courant (Sk) du signal échantillonné (SI(i)), pour mettre à jour ou non le registre de sortie associé (Qs(i)) avec ledit état logique courant, et dans lequel ladite boucle de confirmation utilise un mécanisme de datation (400) fournissant une date courante (De) et, pour chaque signal à traiter : • ladite mémoire de paramètres associée et • une mémoire de statut (M-ST(i)) contenant au moins deux informations, une première information (ST1) indiquant le dernier état 20 logique vu (Sp) pour ledit signal (Sl(i)), et une date de transition (Dt) dans cet état. 2. Procédé d'acquisition/confirmation selon la revendication 1, dans lequel ladite boucle de confirmation (300) active, pour chaque état 25 logique courant (Sk à confirmer) avec une durée de confirmation non nulle fournie par la mémoire de paramètres associée, un processus (300.C2) de comparaison dudit état logique courant (Sk), au dernier état logique vu (Sp) fourni par la mémoire de statut associée (M-ST(i)), et : - si ledit état logique courant (Sk) ne correspond pas au dernier 30 état vu, un premier processus, pour mettre à jour lesdites première information (ST1) et deuxième information (ST2) de la mémoire de statut associée avec respectivement ledit état logique courant (Sk), et la date courante (Dc) fournie par ledit mécanisme de datation, - si ledit état logique courant (Sk) correspond au dernier état vu, undeuxième processus pour décider une mise à jour ou non du registre de sortie (Qs(i)) avec ledit état logique courant, ladite décision étant fonction d'un résultat (C4) d'un processus de comparaison (300.C4) d'une mesure de la durée écoulée (AT) depuis la date de transition (Dt) fournie par ladite mémoire de statut, jusqu'à la date courante (Dc) fournie par le mécanisme de datation, à une durée de confirmation ('r) fournie par ladite mémoire de paramètres (M-P(i)). 3. Procédé selon la revendication 2, appliqué à des signaux dont tous les états logiques possibles sont à confirmer, dans lequel la décision dudit deuxième processus ne dépend que dudit résultat de comparaison (C4), la mémoire de paramètres (M-P(i)) étant paramétrée pour fournir une durée de confirmation non nulle (i) pour chaque état logique possible du signal associé. 4. Procédé selon la revendication 2, appliqué à des signaux dont un ou des états logiques ne sont pas à confirmer, dans lequel ladite décision dépend dudit résultat C4, et d'une information supplémentaire (Cl), fonction des paramètres de ladite mémoire de paramètres (M-P(i)), indiquant si ledit état logique courant est à confirmer. 5. Procédé selon la revendication 4, dans lequel la mémoire de paramètres comprend plusieurs paramètres de durée de confirmation, au moins deux (P1, P2), prenant des valeurs positives ou nulles, tel qu'à chaque état logique possible d'un signal, elle fait correspondre un desdits paramètres de durée de confirmation, et une durée de confirmation de valeur nulle indiquant que l'état logique ou les états logiques du signal qui lui correspondent ne sont pas des états à confirmer. 6. Procédé selon la revendication 4, dans lequel ladite mémoire de paramètres (M-P(i)) comprend plusieurs paramètres (P1, P2) de durée de confirmation, prenant des valeurs strictement positives, au moins deux, tel qu'à chaque état logique possible d'un signal, elle fait correspondre un des paramètres de durée de confirmation, et un paramètre supplémentaire (P3) permettant de déterminer si l'état logique courant est un état à confirmer,ou un état à ne pas confirmer. 7. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre un processus de prétraitement (200) de l'échantillon fourni par chaque boucle d'échantillonnage (100), ledit prétraitement appliqué étant fonction d'un paramètre de prétraitement (P4) prévu dans la mémoire de paramètres (M-P(i))), et fournissant à la boucle de confirmation (300) ledit état logique courant (Sk). 8. Procédé selon la revendication 7, dans lequel ledit prétraitement est une inversion logique de l'échantillon ou un forçage dans un état logique donné. 9. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite mémoire de statut M-ST(i) de chaque signal comprend une troisième information (ST3) de validation d'état confirmé (VS), associée à ladite première information (ST1) de dernier état logique vu (Sp), dont un état actif indique, soit que le dernier état vu n'est pas un état à confirmer, ou si le dernier état vu correspond à un état à confirmer avec une durée de confirmation non nulle, que la durée de confirmation pour le dernier état vu (Sp) a été atteinte, et dans lequel une bascule de statut de validation (Qvs(i)) est prévue pour chaque signal, mise à jour à chaque boucle de confirmation de ce signal avec ladite troisième information. 10. Procédé selon la revendication 9, dans lequel ledit deuxième processus de la boucle de confirmation met à jour la bascule de statut de validation (Qvs(i)) avec ledit état logique courant, si ladite troisième information de validation est activée, et si non, décide de la mise à jour en fonction dudit résultat (C4) du processus de comparaison (300.C4) de la durée écoulée (AT) à une durée de confirmation. 11. Procédé selon la revendication 9 ou 10, dans lequel pour chaque bit utile de chacune desdites première et troisième informations (ST1 et ST3), la mémoire de statut stocke au moins trois bits, le bit utile et deux bits de redondance, ledit procédé comprenant l'activation d'un processus 36(500) de détection et correction d'un aléa logique sur chacune desdites première et troisième informations, par vote majoritaire à chaque lecture desdites informations par ladite boucle de confirmation. 12. Procédé selon la revendication 11, dans lequel la boucle de confirmation met systématiquement à jour le registre de sortie (Qs(i)) avec le résultat dudit vote majoritaire effectué sur ladite première information (ST1). 13. Procédé selon l'une quelconque des revendications 1 à 12, dans lequel les durées de confirmation sont codées sur n bits, et les moyens de datation fournissant une date courante (De) comprennent un compteur binaire libre fournissant n+2 bits. 14. Procédé selon l'une quelconque des revendications 1 à 12, dans lequel les durées de confirmation sont codées sur n bits, les moyens de datation fournissant une date courante (De) comprennent un compteur binaire libre fournissant L bits, avec L>n+2, et la mémoire de paramètres associée à chaque signal comprend un facteur d'échelle (K) par durée de confirmation contenue dans ladite mémoire, ledit facteur d'échelle déterminant les n+2 bits consécutifs dudit compteur à prendre comme date courante. 15. Procédé d'acquisition/confirmation d'entrées logiques selon la revendication 9, dans lequel une bascule de statut de confirmation (Qvsl) est utilisée comme moyen de filtrage de phases transitoires d'un signal logique (ScomB) dues à un temps d'établissement (Tp) d'une réponse associée à un signal logique de commande (Scom), ledit signal logique de commande (Scom) étant appliqué comme signal logique (SI) à échantillonner par la boucle d'échantillonnage (100), permettant une mise à jour correspondante d'une bascule de statut de confirmation (Qvsl) associée, et la durée de confirmation ('c) utilisée par la boucle de confirmation (300) pour ce signal (SI) étant paramétrée (P1, P2) pour être au moins égale au dit temps d'établissement. 16. Procédé d'acquisition/confirmation d'entrées logiques selon larevendication 9 ou 15, en combinaison avec la revendication 7, dans lequel un registre de sortie (Qs2) est utilisé comme moyen programmable de polarisation d'un signal logique (ScomB), en fonction des caractéristiques d'une interface électrique fournissant ledit signal, ledit signal logique (ScomB) étant appliqué comme signal logique à échantillonner (S2) par la boucle d'échantillonnage (100), tel que ledit registre de sortie (Qs2) soit associé à ce signal (S2) et la durée de confirmation (c) utilisée par la boucle de confirmation de ce signal (S2) soit paramétrée (P1, P2) pour être nulle.