FR 2948810 A1 20110204 FR 0955274 A 20090728 13 Ls...j R - CAS ALONGA & JOSSE Paris - Munich - Alicante - GrenobleCONSEILS EN PROPRIÉTÉ INDUSTRIELLE EUROPEAN PATENT AND TRADEMARK ATTORNEYS 8, avenue Percier ù F 75008 PARIS Tél. : 33 (0)1 45 61 94 64 Fax : 33 (0)1 45 63 94 21 e-mail : paris@casalonga.com DEMANDE DE BREVET B09-2438FR FZ/EVH 09-GR1-219 Société anonyme dite : STMicroelectronics SA Dispositif de mémoire statique à cinq transistors et procédé de fonctionnement Invention de : Lahcen HAMOUCHE Jean-Christophe LAFONT Dispositif de mémoire statique à cinq transistors et procédé de fonctionnement L'invention concerne les circuits intégrés, et plus particulièrement les dispositifs de mémoires statiques, du type SRAM (� Static Random Access Memory �), à cinq transistors, dites � sans port d'accès �, encore communément appelées par l'homme du métier sous la dénomination anglo-saxonne de � portless SRAM �. Les cellules-mémoires du type SRAM à cinq transistors sans port d'accès sont bien connues de l'homme du métier. On peut citer notamment l'article de Michael Wieckowski et Martin Margala intitulé � Portless SRAM û A High-Performance Alternative to the 6T Methodology �, IEEE Journal of Solid-State Circuits, volume 42, n°ll, Novembre 2007, ou encore l'article de ces mêmes auteurs intitulé � A Portless SRAM Cell Using Stunted Wordline Drivers �, IEEE 2008, pages 584-587. Une cellule-mémoire du type SRAM sans port d'accès est, comme illustré schématiquement sur la figure 1, basée sur le principe de deux inverseurs INV1, INV2, couplés de façon croisée et alimentés par deux lignes de bits BLTP et BLFP sans port d'accès, tels que par exemple des transistors NMOS. En outre, la cellule SRAM comporte un cinquième transistor, dit � transistor d'accès �, AXS, connecté comme illustré sur la figure 1. La figure 2 illustre une représentation plus détaillée, mais toujours schématique, de la cellule de la figure 1, dans laquelle les transistors des inverseurs ont été représentés. Plus précisément, la cellule CEL comporte effectivement cinq transistors, à savoir deux paires de transistors PMOS et NMOS formant les deux inverseurs, ainsi que le cinquième transistor AXS. On voit sur la figure 2 que la source du transistor PMOS Ml est reliée à la ligne de bits BLTP, tandis que la source du transistor PMOS M3 est reliée à la ligne BLFP. Les drains de ces deux transistors Ml et M3 sont respectivement reliés aux drains des deux transistors NMOS M2 et M4. Les sources de ces deux transistors M2 et M4 sont reliées à la masse. Par ailleurs, les grilles des quatre transistors Ml-M4 sont couplées de façon croisée. Enfin, le transistor d'accès AXS, qui est ici un transistor NMOS, est connecté entre les grilles des transistors PMOS Ml et M3. Cela étant ce transistor AXS pourrait être un transistor PMOS. Une donnée, formée de deux valeurs logiques complémentaires 1,0 ou 0,1 est stockée entre les deux noeuds de sortie T et F des deux inverseurs. Lorsque le transistor d'accès AXS est ouvert (bloqué), la cellule CEL est stable et la donnée est maintenue dans cette cellule tant que la cellule reste alimentée par la tension d'alimentation. Lorsque le transistor d'accès AXS est fermé (passant), un courant circule depuis le noeud T ou F présentant la valeur logique 1 vers le noeud F ou T présentant la valeur logique 0. Une cellule SRAM à cinq transistors sans port d'accès est donc une alternative aux cellules SRAM classiques à six transistors, c'est-à-dire à deux inverseurs connectés aux deux lignes de bits par deux ports d'accès tels que des transistors NMOS. Pour écrire une donnée dans la cellule CEL, on précharge tout d'abord les deux lignes de bits à la tension d'alimentation, on ferme le transistor AXS puis on fait chuter la tension de l'une des lignes de bits selon que l'on désire écrire un 1 ou un 0, de façon à provoquer une différence de tension entre les noeuds T et F de la cellule. Une fois que la donnée est écrite, on réouvre le transistor AXS et on réactive la précharge qui assure l'alimentation de la cellule nécessaire à la conservation de la donnée. Pour lire la donnée dans la cellule CEL on ferme le transistor AXS. I1 se crée alors une différence de courant entre les deux lignes de bits, dont le signe dépend de la valeur logique de la donnée stockée. Cette différence de courant est amplifiée de façon classique dans un amplificateur de courant situé en bas de la colonne du plan-mémoire contenant la cellule, et la donnée est ainsi lue. Une telle colonne classique de cellules-mémoires SRAM à cinq transistors sans port d'accès présente un certain nombre d'inconvénients. Plus précisément, durant une opération d'écriture, la différence de tension entre les deux lignes de bits doit être suffisamment importante pour permettre le changement d'état de la cellule à écrire, sans toutefois affecter la stabilité des autres cellules de la même colonne puisque toutes les cellules de la colonne sont alimentées par ces lignes de bits. Par ailleurs, durant une opération de lecture, la cellule lue doit induire une différence de courant entre les deux lignes de bits suffisamment importante de façon à se situer en dehors de 1'� offset � de l'amplificateur de courant situé en bas de la colonne. Or, toutes ces contraintes s'avèrent en général incompatibles avec des technologies avancées dans lesquelles la tension d'alimentation est relativement basse, par exemple des technologies 45 nanomètres dans lesquelles la tension d'alimentation est de 1,1 volt. Selon un mode de réalisation, il est proposé un dispositif de mémoire du type SRAM à cinq transistors sans port d'accès permettant de s'affranchir de l'utilisation d'un amplificateur de courant en bas de la colonne. I1 est également proposé, en particulier, un dispositif de mémoire de courant dynamique, donc une consommation moindre. I1 est également proposé, en particulier, d'effectuer les opérations d'écriture et de lecture dans les cellules au moyen d'un courant, ce qui ne nécessite pas les charges et décharges des lignes de bits dans les opérations d'écriture. Selon un aspect, il est proposé un dispositif de mémoire du type SRAM, comprenant un plan-mémoire possédant au moins une colonne de cellules-mémoires du type SRAM comportant deux inverseurs couplés de façon croisée et un seul transistor d'accès, chaque cellule-mémoire étant connectée entre deux lignes de bits sans transistor d'accès. Selon une caractéristique générale de cet aspect, chaque colonne du plan-mémoire comporte en outre une cellule supplémentaire, de structure identique aux cellules-mémoires de ladite colonne, cette cellule supplémentaire étant connectée également aux deux lignes de bits ; les deux lignes de bits sont destinées à être alimentées par une tension d'alimentation et le dispositif de mémoire comprend en outre des moyens d'accès supplémentaires, par exemple des transistors NMOS, commandables, connectés à ladite cellule supplémentaire et possédant un premier état pour interdire un accès à ladite cellule supplémentaire et un deuxième état pour permettre un accès à ladite cellule supplémentaire de façon à y stocker ou à en extraire une donnée. Le dispositif comprend également des premiers moyens de commande configurés pour placer les moyens d'accès supplémentaires dans leur premier ou dans leur deuxième état ; Le dispositif de mémoire comprend également des deuxièmes moyens de commande configurés pour, lorsque les moyens d'accès supplémentaires sont dans leur premier état, délivrer un premier signal de commande sur la grille du transistor d'accès de l'une des cellules- mémoires de la colonne et un deuxième signal de commande sur la grille du transistor d'accès de la cellule supplémentaire de façon à placer ladite cellule-mémoire dans un mode de lecture et la cellule-mémoire supplémentaire dans un mode d'écriture, ou inversement. Ainsi, une cellule supplémentaire, située par exemple en bas de la colonne, identique aux cellules de la colonne, permet d'effectuer à la fois les opérations de lecture et les opérations d'écriture dans une cellule-mémoire sélectionnée de la colonne. Son rôle est simplement inversé entre une opération de lecture et une opération d'écriture. Plus précisément, lorsqu'une cellule devant être lue, est placée dans son mode de lecture, la cellule supplémentaire est placée dans son mode d'écriture, ce qui va permettre de recopier l'opposé (le complémentaire logique) de la donnée contenue dans la cellule à lire. Par contre, lorsqu'on doit écrire une donnée dans une cellule de la colonne, la cellule supplémentaire est alors placée dans la configuration de lecture, ce qui va permettre de recopier l'opposé de la donnée qu'elle contient dans la cellule de la colonne devant être écrite. Ceci permet donc de s'affranchir d'un amplificateur de courant et donc des problèmes d'� offset � qui y sont liés. On a une consommation dynamique faible puisque les courants de lecture de la cellule de la colonne devant être lue sont utilisés pour l'écriture dans la cellule supplémentaire. Enfin, il n'est nul besoin d'effectuer des charges et des décharges des lignes de bits à chaque opération d'écriture dans une cellule de la colonne. Selon un mode de réalisation, les deuxièmes moyens de commande sont configurés pour délivrer sur la grille du transistor d'accès de la cellule-mémoire, une première tension en tant que premier signal de commande de façon à rendre passant ce transistor d'accès ; les deuxièmes moyens de commande sont également configurés pour délivrer sur la grille du transistor d'accès de la cellule-mémoire supplémentaire, une deuxième tension en tant que deuxième signal de commande de façon à rendre passant ce transistor d'accès ; la première tension est inférieure à la deuxième tension de façon à placer la cellule-mémoire dans le mode de lecture et la cellule-mémoire supplémentaire dans le mode d'écriture ; a contrario, la première tension est supérieure à la deuxième tension, de façon à placer la cellule-mémoire dans le mode écriture et la cellule-mémoire supplémentaire dans le mode lecture. Cette différence entre les deux tensions appliquées sur les transistors d'accès de la cellule-mémoire de la colonne sélectionnée et de la cellule-mémoire supplémentaire, permet efficacement de placer l'une des cellules en mode de lecture et l'autre en mode d'écriture ou inversement, et d'éviter ainsi une incertitude dans le comportement de chacune des deux cellules. De façon à corriger les dispersions liées à la technologie, notamment vis-à-vis de transistors PMOS plus rapides ou moins rapides que des transistors NMOS, et également de façon à pouvoir délivrer de façon simple les première et deuxième tensions de commande des transistors d'accès, il est avantageusement prévu que les deuxièmes moyens de commande comprennent des modules de commande respectivement associés aux cellules-mémoires de la colonne et à la cellule-mémoire supplémentaire ; chaque module de commande comporte par exemple une porte connectée entre la tension d'alimentation et la masse, la sortie de cette porte étant connectée à la grille du transistor d'accès de la cellule-mémoire correspondante, et les grilles des deux transistors de la porte étant respectivement commandées par un signal logique de lecture et un signal d'écriture ; le module de commande comporte également une pompe de charge connectée entre la tension d'alimentation et la grille du transistor d'accès par l'intermédiaire d'un transistor auxiliaire commandé sur sa grille par le signal logique d'écriture. Un tel mode de réalisation permet ainsi de façon très simple, de délivrer sur la grille du transistor d'accès d'une cellule-mémoire, une tension inférieure à la tension d'alimentation lorsque cette cellule doit être en mode de lecture, et de délivrer sur la grille de ce transistor d'accès une tension supérieure à la tension d'alimentation lorsque cette cellule doit être en mode d'écriture. Par ailleurs, de façon à encore améliorer le fonctionnement du dispositif de mémoire, et d'avoir un différentiel suffisamment grand pour permettre le changement d'état d'une cellule durant une opération d'écriture, il est avantageusement prévu que chaque inverseur d'une cellule-mémoire, et que chaque inverseur de la cellule-mémoire supplémentaire, soit connectés entre l'une des deux lignes de bits et une autre ligne de bits destinée à être connectée à la masse. Selon un autre aspect, il est proposé un procédé de lecture d'une donnée contenue dans une cellule-mémoire d'un dispositif de mémoire tel que défini ci-avant, le procédé comprenant une connexion des deux lignes de bits à ladite tension d'alimentation, le placement des moyens d'accès supplémentaires de la cellule-mémoire supplémentaire dans leur premier état, le placement de la cellule-mémoire dans son mode lecture, le placement de la cellule-mémoire supplémentaire dans son mode écriture, l'opposée de la donnée contenue dans ladite cellule-mémoire étant écrite dans la cellule-mémoire supplémentaire, le placement des moyens d'accès supplémentaires dans leur deuxième état, et l'extraction de ladite donnée opposée de ladite cellule-mémoire supplémentaire. Selon un autre aspect, il est proposé un procédé d'écriture d'une donnée dans une cellule-mémoire d'un dispositif tel que défini ci-avant, comprenant une connexion des deux lignes de bits à ladite tension d'alimentation, le placement des moyens d'accès supplémentaires de la cellule-mémoire supplémentaire dans leur deuxième état, le stockage de ladite donnée dans la cellule-mémoire supplémentaire, le placement des moyens d'accès supplémentaires dans leur premier état, le placement de la cellule-mémoire dans son mode écriture, le placement de la cellule-mémoire supplémentaire dans son mode lecture, l'opposée de la donnée contenue dans ladite cellule- mémoire supplémentaire étant écrite dans la cellule-mémoire. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 et 2, déjà décrites, illustrent schématiquement une cellule-mémoire SRAM à cinq transistors sans port d'accès selon l'art antérieur ; - la figure 3 illustre schématiquement un mode de réalisation d'un dispositif de mémoire selon l'invention ; - les figures 4 et 5 illustrent respectivement les principales étapes de mode de mise en oeuvre d'une lecture et d'une écriture d'une donnée dans une cellule-mémoire d'une colonne du plan-mémoire d'un dispositif de mémoire selon l'invention ; et - la figure 6 illustre schématiquement mais plus en détails, une partie de moyens de commande d'un dispositif de mémoire selon l'invention. 30 Sur la figure 3, un dispositif de mémoire DM comporte un plan-mémoire PM comportant une matrice de cellules-mémoires CEL du type SRAM à cinq transistors sans port d'accès telle que celle illustrée par exemple sur la figure 2. Le plan-mémoire PM comporte par conséquent des lignes de cellules-mémoires et des colonnes COL de cellules-mémoires CEL. Seule la colonne COLT est illustrée en détails, la structure des autres colonnes COLj, COLk étant identique à celle de la colonne COLi. Comme illustré sur la figure 3, chaque cellule-mémoire CEL de la colonne COLT est connectée aux deux lignes de bits BLTP et BLFP. Ces deux lignes de bits sont destinées à être connectées à la tension d'alimentation Vdd par l'intermédiaire de moyens MPCH comportant, dans cet exemple, deux transistors PMOS dont les grilles sont commandées par un signal logique VB. Par ailleurs, les sources des transistors M2 et M4 de chacune des cellules CEL sont connectées respectivement à deux autres lignes de bits BLTN et BLFN destinées à être connectées à la masse par l'intermédiaire également des moyens MPCH, comportant en outre, à cet égard, deux transistors NMOS commandés par le signal logique VB. Outre le groupe GCEL de cellules-mémoires CEL de la colonne, cette colonne comporte également une cellule-mémoire supplémentaire CLS de structure identique à une cellule-mémoire CEL du groupe GCEL. Cette cellule-mémoire supplémentaire CLS est donc également une cellule-mémoire statique à cinq transistors sans port d'accès entre les lignes de bits . En d'autres termes, comme pour les autres cellules-mémoires, les sources des transistors PMOS M10 et M30 de la cellule supplémentaire CLS sont directement connectées aux deux lignes de bits BLTP et BLFP sans port d'accès. Par ailleurs, les sources des transistors NMOS M20 et M40 de la cellule supplémentaire CLS sont également connectées dans cet exemple aux deux autres lignes de bits BLTN BLFN. I1 est par ailleurs prévu des moyens d'accès supplémentaires PGT, PGN connectés aux deux noeuds de sortie T et F des deux inverseurs de la cellule supplémentaire CLS. Ces moyens d'accès supplémentaires PGT et PGN comportent ici deux transistors NMOS respectivement commandés sur leur grille par un signal de commande SC1. Ce signal de commande SC1, selon sa valeur, va permettre de rendre passants ou bloqués les transistors PGT et PGN de façon à pouvoir accéder à la cellule supplémentaire CLS pour soit y stocker une donnée, soit en extraire une donnée. Le signal de commande SC1 est délivré par des premiers moyens de commande MC1 pouvant être réalisés de façon classique et connue en soi, par exemple par des circuits logiques. Le transistor d'accès AXS de chaque cellule CEL du groupe de cellules-mémoires GCEL est commandé sur la grille par un deuxième signal de commande RWEC qui est en fait une tension délivrée sur la grille de ce transistor d'accès AXS. De même, la grille du transistor AXS de la cellule supplémentaire CLS reçoit en tant que deuxième signal de commande une tension RWES. On se réfère maintenant plus particulièrement à la figure 4, pour décrire un mode de mise en oeuvre d'un procédé de lecture d'une donnée contenue dans une cellule-mémoire CEL de la colonne COLi. On suppose dans l'exemple décrit ici et illustré sur la figure 3, qu'un � 1 � logique est stocké dans la cellule CEL, caractérisé par exemple par la présence d'un � 1 � sur le noeud T et d'un � 0 � sur le noeud F. La cellule CLS est isolée de l'extérieur par les transistors PGT et PGN, qui sont bloqués (étape 40, figure 4). Les lignes de bits BLTP et NLFP sont connectées à la tension Vdd par l'intermédiaire des moyens MPCH (signal logique VB=l) tandis que les autres lignes de bits BLTN et BLFN sont connectées à la masse par l'intermédiaire des moyens MPCH (signal logique VB=1). La tension RWEC, qui est ici une fraction de la tension d'alimentation Vdd (par exemple une fraction comprise entre 70 et 85% de cette tension d'alimentation), est appliquée sur la grille du transistor AXS de la cellule CEL (étape 41). Parallèlement, une tension RWES égale ou de préférence supérieure à la tension Vdd est appliquée sur la grille du transistor AXS de la cellule CLS (étape 42). I1 en résulte donc que la cellule CLS est moins stable que la cellule CEL. En d'autres termes, la cellule CLS est dans un mode d'écriture tandis que la cellule CEL est dans un mode de lecture. De ce fait, comme illustré sur la figure 3, le sens du courant circulant dans le transistor AXS (qui est passant) de la cellule CEL est opposé au sens du courant traversant le transistor AXS de la cellule CLS. Comme dans l'exemple illustré le noeud T de la cellule CEL est le noeud haut par rapport au noeud F qui est le noeud bas, un courant de lecture Il circule dans la cellule CEL comme illustré sur la figure 3. De par cette opération de lecture, il se crée donc un différentiel de courant dans les lignes de bits BLTP et BLFP. La cellule CLS, moins stable que la cellule CEL, va par conséquent induire un courant de sens opposé qui va circuler dans les lignes de bits BLTN et BLFN de façon à compenser cette différence de courant. Et, le courant I2 circulant dans la cellule CLS va permettre de recopier dans la cellule CLS, l'opposée de la donnée qui était stockée dans la cellule CEL (étape 43). En d'autres termes, le noeud haut de la cellule CLS est cette fois-ci le noeud F tandis que le noeud bas est le noeud T. On délivre ensuite sur la grille des transistors PGT et PGN le signal SC1 de façon à rendre ces transistors passants (étape 44) et on extrait de la cellule CLS la donnée opposée qui est stockée. Cette donnée opposée est par exemple stockée dans des moyens classiques et connus en soi, par exemple une mémoire-verrou (� latch �, en langue anglaise). Pour procéder à l'écriture d'une donnée dans la cellule CEL de la colonne COLi, le rôle des cellules CEL et CLS est inversé. Ceci est illustré en particulier sur la figure 5. On procède tout d'abord à un stockage de la donnée destinée à être écrite dans la cellule CEL, dans la cellule CLS. A cet égard, on rend passants les transistors PGT et PGN par l'intermédiaire des signaux de commande SC1, et l'on stocke la donnée dans la cellule CLS. On suppose par exemple que l'on va stocker, comme illustré sur la figure 3, un � 1 � au noeud F et un � 0 � au noeud T. Puis, on isole la cellule CLS de l'extérieur en ouvrant (bloquant) les transistors PGT et PGN. Ensuite, les lignes de bits BLTP et BLFP étant alimentées par la tension Vdd et les lignes de bits BLTN et BLFN portées à la masse, on applique sur la grille du transistor AXS de la cellule CLS une tension RWES de façon à placer cette cellule CLS dans son mode lecture, et on applique une tension RWEC sur la grille du transistor AXS de la cellule CEL de façon à la placer dans son mode d'écriture. Dans cette configuration, la tension RWES est cette fois-ci inférieure à la tension RWEC. La tension RWES est ainsi une fraction de la tension Vdd tandis que la tension RWEC est cette fois-ci égale ou de préférence supérieure à la tension Vdd. C'est donc cette fois-ci la cellule CEL qui est la moins stable. Le mécanisme décrit ci-avant pour l'écriture dans la cellule CLS est cette fois-ci celui utilisé pour l'écriture dans la cellule CEL. A la fin de l'opération, la donnée opposée à celle contenue dans la cellule CLS est recopiée (écrite) dans la cellule CEL (étape 54). Le fait que, de façon interne, il y ait un changement de valeur logique entre la donnée recopiée d'une cellule CEL dans la cellule supplémentaire CLS et inversement est sans importance. En effet, au final, on retrouvera la bonne donnée. En effet, si l'on veut écrire un � 1 � dans la cellule CEL, on va stocker un � 1 � dans la cellule CLS. Puis, un � 0 � sera recopié dans la cellule CEL. Mais, lorsqu'on lira la cellule CEL, on recopiera en fait un � 1 � dans la cellule CLS qui sera ensuite extrait de cette cellule CLS par les moyens d'accès supplémentaires PGT et PGN. Et on retrouve bien au final la valeur � 1 � que l'on avait souhaité stocker. On voit donc que les opérations de lecture et d'écriture sont effectuées avec le même circuit, à savoir la cellule supplémentaire CLS, sans qu'il soit nécessaire d'utiliser un amplificateur de courant, ce qui résout le problème des offsets. Par ailleurs, le courant de lecture d'une cellule est utilisé pour écrire dans la cellule supplémentaire et inversement, ce qui conduit à une consommation dynamique plus faible. Enfin, il n'y a aucune charge ni décharge des lignes de bits à chaque opération d'écriture. Dans l'exemple qui vient d'être décrit, on a utilisé préférentiellement deux autres lignes de bits BLTN et BLFN qui sont tirées à la masse. Cela étant, il serait possible de ne pas utiliser ces lignes de bits supplémentaires et de connecter simplement les transistors M2 et M4 de chacune des cellules CEL ainsi que les transistors M20 et M40 de la cellule supplémentaire à la masse. Néanmoins, l'utilisation des lignes de bits supplémentaires BLTN et BLFN permet de favoriser davantage le changement d'état de la cellule CLS ou de la cellule CEL dans le mode d'écriture. On a vu ci-avant qu'il était préférable d'appliquer une tension inférieure à la tension d'alimentation Vdd, par exemple une fraction de cette tension d'alimentation, sur la grille du transistor AXS d'une cellule lorsque l'on souhaitait que cette cellule soit en mode de lecture, tandis qu'il était préférable d'appliquer sur la grille du transistor AXS de cette cellule une tension plus élevée, par exemple une tension égale ou supérieure à la tension d'alimentation Vdd, lorsque l'on souhaite que cette cellule soit en mode d'écriture. Dans ces conditions, on peut avantageusement utiliser pour chacune des cellules CEL ou CLS, un module de commande MDCi tel que celui illustré sur la figure 6. L'ensemble des modules MDCi forme les deuxièmes moyens de commande MC2. Ce module de commande MDCi comporte une porte connectée entre la tension d'alimentation Vdd et la masse, et comportant un transistor PMOS T7 et un transistor NMOS T8. La sortie de cette porte est reliée à la grille du transistor AXS de la cellule correspondante. La grille du transistor PMOS T7 est commandée par un signal logique de lecture R tandis que la grille du transistor NMOS T8 est commandée par un signal logique d'écriture W . Le module MDCi comporte par ailleurs, dans cet exemple, un circuit de pompe de charge CP, de structure classique et connue en soi, connecté entre la tension d'alimentation Vdd et la grille du transistor d'accès AXS de la cellule correspondante par l'intermédiaire d'un transistor PMOS T9 commandé sur sa grille par le signal logique W . Ainsi, lorsque l'on veut lire la cellule, on affecte la valeur logique � 1 � au signal R et la valeur logique � 0 � au signal W. Les transistors T7 et T8 sont par conséquent passants, le transistor T9 est bloqué, et il en résulte donc que la tension RWEC ou RWES est inférieure à la tension Vdd. Lorsqu'on souhaite écrire dans la cellule, on affecte la valeur logique � 1 � au signal W et la valeur logique � 0 � au signal R, ce qui rend passant le transistor T9, bloqués les transistors T7 et T8, et fournit une tension RWEC ou RWES supérieure à la tension Vdd. Par ailleurs, la porte T7, T8 permet de compenser les dispersions technologiques liées à la fabrication des transistors AXS. En effet, il est bien connu que certains transistors peuvent être plus rapides que d'autres. Et la porte permet ainsi de compenser le caractère rapide ou lent de ces transistors en mode lecture. Plus précisément si l'on est dans une configuration technologique dans laquelle les transistors NMOS sont rapides et les transistors PMOS lents, la tension RWEC ou RWES délivrée en sortie de la porte va chuter plus fortement que si les transistors NMOS et PMOS présentaient la même rapidité car le transistor T8 est plus rapide que le transistor T7. Mais comme le transistor AXS est un transistor NMOS, donc rapide, cette rapidité est compensée par la chute de tension précitée. A contrario, si l'on est dans une configuration technologique dans laquelle les transistors NMOS sont lents et les transistors PMOS rapides, la tension RWEC ou RWES délivrée en sortie de la porte va chuter moins fortement que si les transistors NMOS et PMOS présentaient la même rapidité car le transistor T7 est plus rapide que le transistor T8. Mais comme le transistor AXS est un transistor NMOS, donc lent, cette lenteur est compensée par la chute de tension précitée. REVENDICATIONS1. Dispositif de mémoire du type SRAM, comprenant un plan mémoire (PM) possédant au moins une colonne (COL) de cellules-mémoire (CEL) du type SRAM comportant deux inverseurs couplés de façon croisée et un seul transistor d'accès, chaque cellule-mémoire (CEL) étant connectée entre deux lignes de bits (BLTP, BLFP) sans transistors d'accès, caractérisé en ce que chaque colonne du plan-mémoire comporte en outre une cellule supplémentaire (CLS), de structure identique aux cellules-mémoires (CEL) de ladite colonne, connectée aux deux lignes de bits, en ce que les deux lignes de bits (BLTP, BLFP) sont destinées à être alimentées par une tension d'alimentation (Vdd), et en ce que le dispositif comprend en outre des moyens d'accès supplémentaires (PGT, PGN) commandables connectés à ladite cellule supplémentaire (CLS) et possédant un premier état pour interdire un accès à ladite cellule supplémentaire et un deuxième état pour permettre un accès à ladite cellule supplémentaire de façon à y stocker ou à en extraire une donnée, des premiers moyens de commande (MC1) configurés pour placer lesdits moyens d'accès supplémentaires dans leur premier ou dans leur deuxième état, et des deuxièmes moyens de commande (MC2) configurés pour, lorsque les moyens d'accès supplémentaires sont dans leur premier état, délivrer un premier signal de commande sur la grille du transistor d'accès de l'une des cellules-mémoire de la colonne et un deuxième signal de commande sur la grille du transistor d'accès de la cellule supplémentaire de façon à placer ladite cellule-mémoire dans un mode de lecture et la cellule-mémoire supplémentaire dans un mode d'écriture, ou inversement. 2. Dispositif selon la revendication 1, dans lequel les deuxièmes moyens de commande (MC2) sont configurés pour délivrer sur la grille du transistor d'accès (AXS) de ladite cellule-mémoire (CEL), une première tension (RWEC) en tant que premier signal de commande de façon à rendre passant ce transistor d'accès, et pour délivrer sur la grille du transistor d'accès (AXS) de ladite cellule-mémoire supplémentaire (CLS), une deuxième tension (RWES) en tant que deuxième signal de commande de façon à rendre passant ce transistor d'accès, la première tension étant inférieure à la deuxième tension de façon à placer la cellule-mémoire dans le mode lecture et la cellule-mémoire supplémentaire dans le mode écriture, et la première tension étant supérieure à la deuxième tension de façon à placer la cellule-mémoire dans le mode écriture et la cellule-mémoire supplémentaire dans le mode lecture. 3. Dispositif selon la revendication 1 ou 2, dans lequel les deuxièmes moyens de commande (MC2) comprennent des modules de commande (MDCi) respectivement associés aux cellules-mémoire de la colonne et à la cellule-mémoire supplémentaire, chaque module de commande comportant une porte (T7, T8) connectée entre la tension d'alimentation et la masse et comportant un transistor PMOS et un transistor NMOS connectés en série, la sortie de la porte étant connectée à la grille du transistor d'accès (AXS) de la cellule-mémoire correspondante, et les grilles des deux transistors de la porte étant respectivement commandées par un signal logique de lecture (R) et un signal logique d'écriture (W), et une pompe de charge (CP) connectée entre la tension d'alimentation et la grille dudit transistor d'accès par l'intermédiaire d'un transistor auxiliaire (T9) commandé sur sa grille par le signal logique d'écriture (ùW). 4. Dispositif selon l'une des revendications précédentes, dans lequel chaque inverseur d'une cellule-mémoire et de la cellule- mémoire supplémentaire est connecté entre l'une des deux lignes de bit et une autre ligne de bit (BLTN, BLFN) destinée à être connectée à la masse. 5. Dispositif selon l'une des revendications 1 à 4, dans lequel le plan mémoire (PM) comporte plusieurs colonnes. 6. Procédé de lecture d'une donnée contenue dans une cellule-mémoire d'un dispositif selon l'une des revendications 1 à 5, comprenant une connexion des deux lignes de bits à ladite tension d'alimentation, le placement (40) des moyens d'accès supplémentaires de la cellule-mémoire supplémentaire dans leur premier état, le placement (41) de la cellule-mémoire dans son mode lecture, leplacement (42) de la cellule-mémoire supplémentaire dans son mode écriture, l'opposée de la donnée contenue dans ladite cellule-mémoire étant écrite (43) dans la cellule-mémoire supplémentaire, le placement (44) des moyens d'accès supplémentaires dans leur deuxième état, et l'extraction (45) de ladite donnée opposée de ladite cellule-mémoire supplémentaire. 7. Procédé d'écriture d'une donnée dans une cellule-mémoire d'un dispositif selon l'une des revendications 1 à 5, comprenant une connexion des deux lignes de bits à ladite tension d'alimentation, le placement des moyens d'accès supplémentaires de la cellule-mémoire supplémentaire dans leur deuxième état, le stockage (50) de ladite donnée dans la cellule-mémoire supplémentaire, le placement (51) des moyens d'accès supplémentaires dans leur premier état, le placement (CLS) de la cellule-mémoire dans son mode écriture, le placement (53) de la cellule-mémoire supplémentaire dans son mode lecture, l'opposée de la donnée contenue dans ladite cellule-mémoire supplémentaire étant écrite dans la cellule-mémoire.