FR 2947973 A1 20110114 FR 0954681 A 20090707 Dispositif de commande d'un transistor de puissance La présente invention se rapporte à un dispositif de commande d'un transistor de puissance, plus particulièrement d'un transistor à effet de champ à jonction de type JFET (Junction Field Effect Transistor). Le transistor JFET sera par exemple réalisé dans un matériau à grande énergie de bande interdite tel que le carbure de silicium ou le nitrure de gallium. Ce type de transistor peut notamment être employé dans un onduleur à modulation de largeur d'impulsion (MLI ou PWM pour Pulse Width Modulation en anglais). De nombreuses publications ont été rédigées au sujet de la commande de transistors, notamment de type IGBT (Insulated Gate Bipolar Transistor). Dans la commande d'un transistor, le problème principal à résoudre est de pouvoir contrôler la vitesse de commutation du transistor. Pour cela, il faut pouvoir contrôler indépendamment l'une de l'autre la variation du courant en fonction du temps (di/dt) et la variation de la tension en fonction du temps (dV/dt). Lors de la mise en conduction du transistor, le but est par exemple de réduire le di/dt et d'augmenter le dV/dt. Cependant, la plupart du temps, les commandes connues ne sont pas satisfaisantes. La publication intitulée "An IGBT Gate Driver for Feed-Forward control Turnon Losses and Reverse Recovery Current" de Petar J. Grbovic ù IEEE Transactions on Power Electronics, vol 23, N°2, March 2008, page 643 décrit un dispositif de commande satisfaisant pour un transistor de type IGBT. Ce type de dispositif permet notamment de limiter les pertes lors de la mise en conduction du transistor. La résistance de grille est choisie pour réaliser un compromis entre les pertes en commutation du transistor, l'amplitude du courant de conduction inverse de la diode de roue libre associée au transistor et les interférences électromagnétiques générées. Cependant, ce dispositif reste inadapté à la commande d'un transistor de type JFET. En effet, dans un JFET, l'intervalle de tension entre la tension minimale de mise en conduction et la tension maximale supportable par le transistor est très réduit. De cette manière, le transistor JFET requiert un dispositif de commande très précis dans lequel les performances en commutation doivent être optimisées. En optimisant les performances lors de la mise en conduction du transistor, il est ainsi possible de réduire les pertes en commutation ainsi que les interférences électromagnétiques. Le but de l'invention est de proposer un dispositif de commande d'un transistor de type JFET ayant des performances optimisées en vue de réduire les pertes en commutation et les interférences électromagnétique lors de la mise en conduction du transistor. Ce but est atteint par un dispositif de commande de grille d'un transistor de type JFET comportant une grille, un drain et une source, ledit dispositif étant caractérisé en ce qu'il comporte : un circuit de génération de tension comportant une sortie connectée à la grille du transistor, ledit circuit étant destiné à générer en sortie une tension grille-source de référence en suivant une rampe de tension prédéterminée, un circuit de limitation de tension destiné à limiter la tension grille-source de référence à une valeur maximale prédéterminée lorsque la tension grille-source aux bornes du transistor JFET a atteint ladite valeur maximale. Selon une particularité de l'invention, le circuit de limitation comporte une entrée sur laquelle est appliquée la tension aux bornes d'un condensateur et une sortie sur laquelle est générée la tension grille-source de référence. Selon une autre particularité, le circuit de limitation comporte un transistor bipolaire et des moyens de comparaison entre la tension grille-source du transistor JFET et la valeur maximale prédéterminée. Selon une autre particularité, le circuit de limitation comporte une diode et en ce que la valeur maximale est déterminée par la somme de la tension seuil de conduction du transistor bipolaire et de la tension seuil de conduction de la diode. Selon une autre particularité, le circuit de génération de tension comporte une résistance, une inductance et un condensateur reliés en série, formant un circuit RLC connecté entre la sortie d'un circuit d'entrée et la source du transistor JFET et une diode de clampage montée en parallèle du condensateur du circuit RLC entre une entrée du circuit de limitation et la source du transistor JFET. Selon une autre particularité, le circuit de génération de tension comporte deux transistors bipolaires en série dont les deux bases sont reliées entre elles et connectées à la sortie du circuit de limitation. Selon une autre particularité, le premier transistor bipolaire du circuit de génération de tension est de type PNP et le second transistor est de type NPN, les bornes émetteur des transistors étant connectées entre elles. Selon une autre particularité, le dispositif de commande comporte un circuit d'entrée destiné à générer en sortie un signal de commande du transistor JFET. Selon une autre particularité, le dispositif comporte une résistance de grille connectée entre la grille du transistor et la sortie du circuit de génération de tension. Selon une autre particularité, le dispositif comporte une diode et un condensateur montés en série entre une première entrée du circuit de limitation et la masse 1 o et une diode de stabilisation montée en parallèle du condensateur. L'invention concerne également un convertisseur de puissance comportant un étage onduleur comportant plusieurs transistors de type JFET, chaque transistor JFET étant commandé grâce à un dispositif de commande tel que défini ci-dessus. 15 L'invention peut s'appliquer à la commande d'un transistor JFET de type normalement ouvert ("normally OFF") ou de type normalement fermé ("normally ON"). Le dispositif de commande de l'invention permet de contrôler indépendamment la variation de courant en fonction du temps qui traverse le transistor et donc les interférences électromagnétiques générées par cette variation, ainsi que la 20 variation de tension entre le drain et la source du transistor, et donc les pertes en commutation. D'autres caractéristiques et avantages vont apparaître dans la description détaillée qui suit en se référant à un mode de réalisation donné à titre d'exemple et 25 représenté par les dessins annexés sur lesquels : la figure 1 représente le dispositif de l'invention destiné à la commande d'un transistor de type JFET, la figure 2 montre l'évolution des différents paramètres intensité et tension dans le dispositif de commande représenté en figure 1, 30 la figure 3 représente plus particulièrement le circuit de limitation de tension utilisé dans le dispositif de commande de l'invention, la figure 4 représente une variante de réalisation du dispositif de l'invention, la figure 5 montre les courbes d'évolution de la tension d'alimentation et du courant dans le dispositif représenté en figure 4. Le dispositif de l'invention s'applique à la commande d'un transistor de type JFET (Junction Field Effect Transistor). Un transistor JFET est un interrupteur électronique de puissance connu qui comporte une grille de commande (G) dont la fonction est d'autoriser ou non le 1 o passage d'un courant entre un drain (D) et une source (S). Un tel transistor est de type normalement fermé (ou "Normally ON") si la tension VGS entre la grille et la source est proche de zéro. Cela signifie que le chemin drain-source est passant ou conducteur en l'absence de tension de commande VGS. Inversement un transistor JFET est de type normalement ouvert (ou "Normally OFF") si le chemin drain-source n'est pas 15 conducteur en l'absence de tension VGS entre grille et source. Selon l'invention, le transistor JFET commandé sera préférentiellement fabriqué dans un matériau à grande énergie de bande interdite ("Wide Gap Band Material"), par exemple en Carbure de Silicium ou Nitrure de Gallium, afin de présenter une faible résistance à l'état passant (RDson), donc de générer des pertes limitées, et 20 de supporter des tensions importantes (supérieures à 600 V). Un transistor JFET normalement fermé nécessite l'application d'une tension VGS entre grille et source qui soit négative pour être commandé à l'ouverture. Cette tension est typiquement comprise entre -5 Volts et -15 Volts. Un transistor JFET normalement ouvert nécessite l'application d'une tension 25 VGS entre grille et source qui soit positive pour être commandé à la fermeture. Cette tension positive est typiquement comprise entre +1 Volt et +3 Volts. Les transistors JFETs peuvent être employés dans des applications de commutation allant de quelques kilohertz à quelques centaines de kilohertz, tels que des applications de type conversion de puissance tel que variation de vitesse, 30 alimentation à découpage, ou alimentation sans interruption (UPS pour "Uninterruptible Power Supply"). Dans la suite de la description, le dispositif de l'invention est décrit pour la commande d'un transistor JFET de type normalement ouvert. Bien entendu, le5 dispositif de commande de l'invention est tout à fait adapté pour la commande d'un transistor JFET de type normalement fermé. Le dispositif de commande de l'invention comporte notamment un circuit d'entrée 10, un circuit de génération de tension 11, un circuit de limitation de tension 12 et une résistance de grille RG. Le circuit d'entrée 10 est destiné à générer un signal de commande sur la grille du transistor JFET. Il comporte une diode D et deux interrupteurs S1, S2 en série. La sortie du circuit d'entrée 10 est connectée au point situé entre les deux 1 o interrupteurs. Le circuit d'entrée 10 est destiné à générer une tension d'entrée d'alimentation VGG pouvant prendre une valeur positive désignée VGC, par exemple égale à +5V pour commander la mise en conduction du JFET et une valeur négative désignée VEE, allant par de -15V à -20V, pour commander l'extinction du transistor JFET. 15 Le circuit de génération de tension 11 est connecté à la sortie du circuit d'entrée 10 et est destiné à générer une tension grille-source de référence VREF, désignée ci-après tension de référence VREF, selon une rampe de tension prédéterminée. La pente de la rampe de tension de référence VREF est approximativement constante. 20 Le circuit de génération de tension 11 comporte notamment un circuit RLC passif et une diode de clampage D. La résistance R, l'inductance L et le condensateur C du circuit RLC sont connectées en série entre la sortie du circuit d'entrée 10 et la source S du transistor JFET commandé. La diode de clampage DZ est pour sa part connectée en parallèle du condensateur C du circuit RLC. Le point de connexion situé 25 entre l'inductance L et le condensateur C est connecté à une première entrée (in1) du circuit de limitation de tension 12. Le circuit de génération de tension 11 comporte par ailleurs deux transistors Q1, Q2 bipolaires en série. Le transistor Q1 est de type NPN et a son collecteur (C) connecté à la tension positive Vcc. Le transistor Q2 est de type PNP dont l'émetteur (E) est connecté à l'émetteur (E) du transistor Q1 et le collecteur 30 (C) est relié à la tension négative VEE. Les bases (B) des deux transistors Q1, Q2 sont reliées entre elles, un point de connexion relié aux deux bases des transistors Q1, Q2 étant connecté à la sortie (outl) du circuit de limitation de tension 12. Le circuit de limitation de tension 12 représenté en figure 3 comporte pour sa part des résistances R1, R2, R3, des diodes D1 et D2, un condensateur C3 et un transistor Q3 bipolaire de type NPN. La première entrée (in1) du circuit de limitation de tension 12 est ainsi connectée directement à la sortie (outl) du circuit de limitation via la résistance R1. Une seconde entrée (in2) du circuit de limitation est reliée à la tension d'alimentation positive VGC et connectée à la sortie (outl) du circuit de limitation via la résistance R2. Le condensateur C3 et la résistance R3 sont connectés en série entre une troisième entrée (in3) et une borne de commun (com) du circuit de limitation 12. La troisième entrée (in3) du circuit de limitation 12 est connectée à la grille G du transistor JFET tandis que la borne de commun (com) est reliée à la source S du transistor JFET. La diode D1 est connectée entre la sortie (outl) du circuit de limitation 12 et le collecteur C du transistor Q3, tandis que l'émetteur du transistor Q3 est relié au commun (com). La diode D2 est pour sa part connectée entre la base du transistor Q3 et le point de connexion situé entre la résistance R3 et le condensateur C3 en série. De cette manière, la tension Vc aux bornes du condensateur C s'applique entre la première entrée (in1) du circuit de limitation 12 et la borne de commun (com) qui est connectée à la source S du JFET. Par ailleurs la tension grille-source VGS du transistor JFET s'applique entre la troisième entrée (in3) et la borne de commun (com) du circuit de limitation 12. La sortie (out2) du circuit de génération de tension est connectée via la résistance de grille RG à la grille du transistor JFET commandé. La tension de référence VREF délivrée par le circuit de génération de tension 11 s'applique entre la sortie out2 du circuit de génération de tension 11 et la source S du transistor JFET. Le principe de l'invention est d'optimiser la mise en conduction du transistor JFET. Afin d'accélérer la mise en conduction du transistor JFET, il est nécessaire de disposer d'un courant de grille iG suffisamment important. Cependant, les pertes en conduction et les interférences électromagnétiques doivent rester limitées. La séquence de mise en conduction peut se découper en quatre phases distinctes détaillées ci-dessous en référence à la figure 2 : Phase 1 Un signal de fermeture du transistor JFET est envoyé au dispositif de commande entraînant la fermeture de l'interrupteur S2 et le chargement du circuit RLC30 via la diode D. Après la fermeture de l'interrupteur S2, la tension Vo aux bornes du condensateur C augmente de la valeur négative d'alimentation VEE vers zéro. La tension de référence VREF augmente suivant la rampe prédéterminée de pente dVREF/dt, entraînant également avec un léger retard, selon la même pente, l'augmentation de la tension grille-source VGS aux bornes du transistor JFET commandé. Durant cette première phase, la tension grille-source VGS est inférieure à la valeur seuil VGS th de mise en conduction du JFET. Par conséquent le courant de drain iD est nul. Phase 2 La tension grille-source VGS atteint la valeur seuil VGS th de mise en conduction du JFET. Le courant de drain iD commence donc à traverser le JFET entre le drain D et la source S. Comme la tension grille-source VGS continue d'augmenter, le courant de drain iD augmente également selon la pente d'augmentation de la tension grille- source VGS et les caractéristiques du transistor JFET. Par conséquent, la variation du courant de drain iD est commandée par la variation de la tension grille-source VGS et donc par la tension de référence VREF. Phase 3 Le courant de drain iD atteint la valeur du courant de charge iLo et la tension drain-source Vos commence à diminuer. La diminution de la tension drain-source Vos est liée à l'augmentation importante du courant de grille iG. Cette diminution de la tension drain-source Vps trouve son origine dans l'effet Miller du transistor JFET. Sur le plateau de Miller, comme le transistor est en région active, la tension grille-source VGS est constante ce qui entraîne le maintien à l'état constant du courant de drain iD à la valeur du courant de charge ILo. Comme la tension de référence VREF continue d'augmenter pour atteindre la tension positive Voo, le courant iG injecté sur la grille G du transistor JFET augmente également. En effet, la différence entre la tension de référence VREF et la tension grille-source VGS correspond à la tension VG aux bornes de la résistance de grille RG. Ainsi plus la différence entre la tension de référence VREF et la tension grille-source VGS est importante, plus le courant injecté iG sur la grille G du transistor JFET est important. De plus, si la résistance de grille RG a une valeur particulièrement faible, le courant de grille iG augmente de manière significative. En considérant que la résistance de grille RG présente une valeur faible, par exemple de quelques Ohms, le courant de grille iG peut donc être fort et plus le courant de grille iG est fort, plus la décroissance de la tension drain-source VDS est rapide. Ainsi la dérive en tension est limitée et les pertes en commutation lors de la mise en conduction du transistor JFET sont réduites. Phase 4 Une fois que la tension drain-source Vps approche zéro, la tension grille-source VGS poursuit son augmentation en suivant la progression de la tension de référence VREF. Cependant, lorsque la tension grille-source VGS atteint la valeur 1 o maximale VGS max, la tension grille-source VGS doit être limitée afin de ne pas détériorer le composant. Pour cela la tension de référence VREF est réduite à la valeur maximale VGS max de manière à plafonner la tension grille-source à la valeur maximale VGS max. L'énergie dissipée lors de la mise en conduction du transistor s'exprime par la 15 relation suivante : EOn ^ 1 VBUS ILO) Z ^ CDS LO BUS \ ^ 1 / VBUS `ILO) 2 ^ CDS E[Lo EVBUS 2 diD/dt iG 2fl(dVgs/dt) f2(RG) A partir de cette formule, on constate que les pertes en commutation dépendent de la variation de la tension grille-source VGS au cours du temps et de l'amplitude du courant de grille iG. 20 Lors de la phase de fonctionnement n°4, la tension de référence VREF est limitée à la valeur maximale VGS max grâce au circuit de limitation 12 représentée en figure 3. Lorsque la tension grille-source VGS qui s'applique entre la troisième entrée (in3) et la borne de commun (com) du circuit de limitation est inférieure à la somme de 25 la tension seuil VBE de conduction du transistor Q3 et de la tension seuil VD2 de conduction de la diode D2 du circuit de limitation 12, le transistor Q3 est alors bloqué et la tension VG aux bornes du condensateur C est transféré directement à la sortie (outl) du circuit de limitation 12. Lorsque la tension grille-source VGS devient supérieure à la somme des tensions seuil de conduction du transistor Q3 et de la 30 diode D2, le transistor Q3 commence à conduire ce qui a pour effet de limiter la tension appliquée sur la sortie (outl) du circuit de limitation 12. Comme la tension appliquée sur la sortie (outl) est la tension de référence VREF, la tension grille-source5 VGS sera automatiquement limitée. Comme VGS 1 REVENDICATIONS1. Dispositif de commande de grille d'un transistor de type JFET comportant une grille, un drain et une source, ledit dispositif étant caractérisé en ce qu'il comporte : un circuit de génération de tension (11) comportant une sortie (out2) connectée à la grille (G) du transistor, ledit circuit étant destiné à générer en sortie une tension grille-source de référence (VREF) en suivant une rampe de tension prédéterminée, un circuit de limitation de tension (12) destiné à limiter la tension grille-source de référence (VREF) à une valeur maximale (VGS max) prédéterminée lorsque la tension grille-source (VGS) aux bornes du transistor JFET a atteint ladite valeur maximale. 2. Dispositif selon la revendication 1, caractérisé en ce que le circuit de limitation comporte une entrée (in1) sur laquelle est appliquée la tension aux bornes d'un condensateur (C) et une sortie destinée à générer la tension grille-source de référence (VREF). 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que le circuit de limitation (12) comporte un transistor bipolaire (Q3) et des moyens de comparaison entre la tension grille-source (VGS) du transistor JFET et la valeur maximale (VGS max) prédéterminée. 4. Dispositif selon la revendication 3, caractérisé en ce que le circuit de limitation (12) comporte une diode (D2) et en ce que la valeur maximale est déterminée par la somme de la tension seuil (VBE) de conduction du transistor bipolaire (Q3) et de la tension seuil (VD2) de conduction de la diode (D2). 5. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que le circuit de génération de tension (11) comporte une résistance (R), une inductance (L) et un condensateur (C) reliés en série, formant un circuit RLC connecté entre la sortie d'un circuit d'entrée (10) et la source du transistor JFET et une diode de clampage (D') montée en parallèle du condensateur (C) du circuit RLC entre une entrée (in1) du circuit de limitation (12) et la source du transistor JFET. 6. Dispositif selon la revendication 5, caractérisé en ce que le circuit de génération de tension (11) comporte deux transistors bipolaires (Q1, Q2) en série dont les deux bases sont reliées entre elles et connectées à la sortie (outl) du circuit de limitation (12). 7. Dispositif selon la revendication 6, caractérisé en ce que le premier transistor bipolaire (Q1) est de type PNP et le second transistor (Q2) est de type NPN, les bornes émetteur des transistors étant connectées entre elles. 8. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte un circuit d'entrée (10) destiné à générer en sortie un signal de commande du transistor JFET. 9. Dispositif selon l'une des revendications 1 à 8, caractérisé en ce qu'il 1 o comporte une résistance de grille (RG) connectée entre la grille (G) du transistor et la sortie (out2) du circuit de génération de tension (11). 10. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte une diode (DB) et un condensateur (CB) montés en série entre une première entrée (in1) du circuit de limitation (12) et la masse et une diode de stabilisation montée en 15 parallèle du condensateur (CB). 11. Convertisseur de puissance comprenant un étage onduleur comportant plusieurs transistors de type JFET, caractérisé en ce que chaque transistor JFET est commandé grâce à un dispositif de commande tel que défini dans l'une des revendications précédentes. 20