FR 2943179 A1 20100917 FR 0901189 A 20090313 CAPTEUR D'IMAGE MOS ET PROCEDE DE LECTURE AVEC TRANSISTOR EN REGIME DE FAIBLE INVERSION L'invention concerne les capteurs d'image électronique dont les pixels sont constitués par des circuits actifs à quelques transistors réalisés en technologie MOS. Dans ces capteurs, qui sont en général agencés en matrice de 5 lignes et colonnes de pixels, le pixel peut comprendre : - une photodiode pour accumuler les charges engendrées par la lumière ; et parfois un noeud intermédiaire de stockage de charges pour recueillir les charges avant de les lire, - un transistor pour réinitialiser le potentiel du noeud de stockage, 10 que ce dernier soit la photodiode ou un noeud intermédiaire, - un transistor de lecture monté en suiveur de tension, dont la grille est reliée au noeud de stockage pour reporter sur sa source le potentiel de ce noeud qui représente les charges qui y sont stockées ; - et un transistor de sélection de pixel pour autoriser le passage de 15 courant du transistor de lecture vers un conducteur de colonne reliant tous les pixels d'une même colonne, en vue d'une lecture de ce pixel. Pour que le transistor de lecture fonctionne bien en suiveur de tension, c'est-à-dire pour qu'il reporte sur sa source (à une tension de seuil près) le potentiel qu'il reçoit sur sa grille, on utilise habituellement un 20 montage consistant à relier le drain du transistor à un potentiel d'alimentation générale Vdd positif et sa source à une source de courant constant tirant un courant vers la masse. La source de courant est de préférence commune à tous les transistors d'une même colonne et reliée au conducteur de colonne. Un circuit de lecture est associé à chaque colonne. Il sert à lire le 25 potentiel du conducteur de colonne, représentant les charges générées par la lumière dans le pixel sélectionné. Lorsqu'on cherche à augmenter les performances de sensibilité des capteurs d'image, on est limité notamment par les bruits engendrés par les différents composants du circuit, que ce soient des bruits thermiques ou 30 d'autres types de bruit. Il y a notamment le bruit engendré par le transistor de réinitialisation du pixel, c'est-à-dire le transistor qui évacue les charges engendrées par la lumière et précédemment stockées dans le noeud de stockage de charges (par exemple les charges résultant d'une lecture précédente du pixel). Le bruit engendré par ce transistor résulte des fluctuations de la tension appliquée au noeud de stockage à l'instant où se termine l'impulsion de réinitialisation. Des méthodes ont été proposées dans l'art antérieur pour essayer de minimiser le bruit dû au transistor de réinitialisation. Mais lorsqu'on parvient à réduire ce bruit, un autre bruit devient prépondérant : le bruit temporel engendré par le transistor suiveur, résultant en particulier d'une imprécision du report du potentiel de grille sur la source du transistor. L'invention a pour but de proposer une architecture de capteur et un procédé de lecture qui minimisent le bruit dû au transistor de lecture, monté en suiveur, qui est situé à l'intérieur du pixel. Selon l'invention, on propose un capteur d'image ayant au moins une colonne de pixels reliés chacun à un même conducteur de colonne et sélectionnables par un transistor de sélection de pixel, le pixel comportant une photodiode, un noeud de stockage de charges, un transistor de réinitialisation du noeud de stockage, et un transistor de lecture ayant une grille reliée au noeud de stockage, un drain relié à un potentiel d'alimentation, et une source reliée directement ou par le transistor de sélection au conducteur de colonne, ce capteur d'image étant caractérisé en ce que: - le conducteur de colonne est relié directement à un potentiel de référence bas par l'intermédiaire d'un premier interrupteur commandé par une impulsion d'initialisation de la lecture, et il est relié à au moins une capacité d'échantillonnage par l'intermédiaire d'un deuxième interrupteur commandé par un signal d'échantillonnage, - un séquenceur de lecture est prévu pour produire : - le signal d'échantillonnage (SHR, SHS) et l'impulsion d'initialisation au début de la durée du signal d'échantillonnage, - puis, après la fin de l'impulsion d'initialisation, un signal de sélection de pixel (SEL) qui se poursuit jusqu'après la fin du signal d'échantillonnage. Ainsi, au lieu de relier le conducteur de colonne à une source de courant, on le relie, à travers un interrupteur, à un potentiel de référence bas qui peut être un potentiel de masse. 0e plus, le signal d'échantillonnage commence avant le signal de sélection de pixel. Il résulte de ces dispositions, comme on le verra, une mise en conduction du transistor de lecture dans un régime de faible inversion qui introduit moins de bruit temporel qu'une commutation classique en régime de forte inversion. L'échantillonnage est de préférence un double échantillonnage corrélé, c'est-à-dire qu'on échantillonne le potentiel du conducteur de colonne juste après une réinitialisation du pixel et on l'échantillonne également juste après un déversement de charges photosensibles dans le noeud de stockage. L'ordre des deux échantillonnages dépend de la constitution du pixel (pixel à trois ou quatre ou cinq transistors) ; dans le cas d'un pixel à quatre transistors, l'échantillonnage du potentiel de réinitialisation a lieu avant l'autre. Ce double échantillonnage peut se faire soit dans deux capacités distinctes, soit successivement dans une seule et même capacité. Le double échantillonnage comprend de préférence deux sous-séquences identiques comprenant chacune une impulsion d'initialisation, un signal d'échantillonnage, et un signal de sélection de pixel. La durée T séparant le début du signal de sélection de pixel de la fin du signal d'échantillonnage est alors de préférence exactement la même lors du premier et du deuxième échantillonnage. En résumé, le procédé de lecture de pixels selon l'invention est caractérisé en ce que : - on produit un signal d'échantillonnage permettant de commander le stockage, dans une capacité d'échantillonnage, du potentiel du conducteur de colonne ; - on produit un signal d'initialisation au début de la durée du signal d'échantillonnage, le signal d'initialisation permettant de relier à un 30 potentiel de référence bas le conducteur de colonne, - on produit, après la fin du signal d'initialisation, un signal de commande de sélection de pixel qui se poursuit jusqu'après la fin du signal d'échantillonnage et qui autorise le passage d'un signal du transistor de lecture vers le conducteur de colonne. Et on fait cela de préférence deux fois de suite, c'est-à-dire après réinitialisation et après déversement de charges dans un noeud de stockage. D'autres caractéristiques et avantages de l'invention apparaîtront 5 à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente la constitution d'un capteur d'image classique ; - la figure 2 représente un chronogramme de fonctionnement 10 correspondant ; - la figure 3 représente la constitution d'un capteur d'image selon l'invention ; - la figure 4 représente un chronogramme des phases de lecture du capteur de la figure 3. 15 On rappelle à la figure 1 un exemple de constitution classique d'un capteur d'image matriciel à pixels actifs à transistors. On a représenté un seul pixel actif Pi,j situé au carrefour d'une ligne de pixels de rang i (non représentée) et d'une colonne de pixels de rang j (non représentée) ; le pixel 20 comprend une photodiode PD sensible à l'éclairement et quelques transistors MOS ; la lecture des charges accumulées durant une période d'intégration se fait ligne par ligne de la manière suivante : tous les pixels de la ligne i sont sélectionnés par un conducteur de ligne commun SEL qui commande la mise en conduction d'un transistor TS (transistor de sélection) 25 dans chacun des pixels de la ligne ; la mise en conduction de ce transistor permet de relier le pixel à un conducteur de colonne CC qui est commun à tous les pixels d'une même colonne. La constitution détaillée du pixel est classique : il comporte en général trois ou quatre ou cinq transistors, selon que les charges 30 accumulées par l'éclairement sont lues directement à partir de la photodiode PD ou sont lues à partir d'un noeud de stockage intermédiaire FD. Parmi les transistors, outre le transistor de sélection TS, il y a un transistor de lecture TL dont la fonction est d'établir un potentiel dépendant de la quantité de charges accumulées dans la photodiode PD ou dans le noeud de stockage 35 FD et de reporter ce potentiel, à travers le transistor TS, sur le conducteur de colonne CC lorsque le pixel est sélectionné. II y a aussi un transistor de réinitialisation TO qui permet de remettre le noeud de stockage de charges FD (ou la photodiode s'il n'y a pas de noeud de stockage intermédiaire) à un potentiel de réinitialisation fixe avant une nouvelle lecture. Le pixel représenté à titre d'exemple comprend quatre transistors et un noeud de stockage intermédiaire, avec un transistor de transfert TR pour faire passer les charges de la photodiode vers ce noeud. Le transistor de sélection de pixel TS pourrait être relié entre une tension d'alimentation et le drain du transistor de lecture, la source du transistor de lecture étant alors reliée directement au conducteur de colonne mais ne laissant passer un signal vers ce dernier que lorsque le transistor de sélection est activé. Dans ce qui suit on considérera que le transistor de sélection est placé entre la source du transistor de lecture Le circuit CL de lecture de l'information d'éclairement est placé en pied de colonne et il y a autant de circuits de lecture qu'il y a de colonnes. L'entrée du circuit CL est constituée par le conducteur de colonne CC qui est porté à un niveau de potentiel correspondant à l'éclairement reçu. Le plus souvent, la lecture est faite par double échantillonnage, c'est-à-dire qu'on échantillonne deux valeurs successives du potentiel de colonne et on mesure la différence des valeurs ; l'une des valeurs correspond au potentiel pris par le conducteur de colonne lors de la réinitialisation du pixel après une lecture précédente ; l'autre correspond au potentiel utile pris par le conducteur de colonne du fait des charges résultant de l'éclairement du pixel. L'échantillonnage du potentiel de colonne est fait successivement dans une capacité d'échantillonnage (ou deux) reliée par un interrupteur au conducteur de colonne. Le double échantillonnage a l'avantage d'éviter des erreurs dues aux fluctuations du niveau de potentiel de réinitialisation du pixel, et de plus, le double échantillonnage élimine la tension de décalage entre grille et source du transistor de lecture dans la mesure où cette tension ne varierait pas entre les deux échantillonnages. Dans l'exemple représenté, on a prévu deux capacités d'échantillonnage Cl et C2 et on considère que le potentiel de réinitialisation est placée dans l'une d'elles (Cl) pendant un premier créneau temporel SHR, alors que le potentiel utile est placé dans l'autre (C2) pendant un deuxième créneau SHS. Les capacités d'échantillonnage sont reliées par exemple à un amplificateur différentiel AMP qui amplifie la différence des deux échantillons de tension ; cette différence est convertie en numérique par un convertisseur analogique-numérique AOC. Le convertisseur peut être dédié à la colonne ou être commun à toute la matrice et dans ce deuxième cas on prévoit un multiplexeur pour appliquer successivement au convertisseur les tensions issues des différentes colonnes. On pourrait aussi avoir une seule capacité d'échantillonnage et utiliser successivement les niveaux de tension pris par la capacité pendant la phase de réinitialisation et pendant la phase de mesure utile pour en faire la différence et convertir cette différence en numérique. Le conducteur de colonne est connecté pendant toute la lecture à une source de courant SC. Cette source permet de tirer un courant de la source du transistor de lecture TL afin que celui-ci se comporte en transistor suiveur et qu'il reporte le potentiel de sa grille sur le conducteur de colonne à travers le transistor de sélection ; le transistor de sélection est conducteur pendant toutes les phases de lecture du pixel. La figure 2 représente le chronogramme de lecture correspondant : un créneau temporel définissant la durée de la lecture est appliqué au conducteur SEL ; un créneau SHR définit l'échantillonnage dans la première capacité Cl ; un créneau SHS, sans recouvrement avec SHR, définit l'échantillonnage dans la capacité C2 ; un créneau RST de réinitialisation rend conducteur le transistor de réinitialisation TO avant ou pendant la durée du créneau SHR ; un créneau de transfert TRA rend conducteur le transistor de transfert TR, entre la fin du créneau SHR et le début du créneau SHS. La figure 3 représente la constitution du capteur selon l'invention. Pour faciliter la comparaison avec la figure 1, on a repris le même pixel et un circuit de lecture avec deux capacités d'échantillonnage, mais l'invention est applicable à d'autres types de pixels et à des circuits de lecture de type différent, pouvant n'avoir qu'une capacité d'échantillonnage. Les circuits sont alimentés par une tension Vdd positive par rapport à la masse et les transistors sont des NMOS. Les éléments ayant les mêmes fonctions qu'à la figure 1 portent les mêmes références. Le conducteur de colonne CC n'est pas relié à une source de 35 courant constant. Il est relié directement à un potentiel de référence bas, qui peut être la masse, par un interrupteur K commandé par un signal d'initialisation de lecture INIT. Par cet interrupteur, le conducteur de colonne, qui présente une certaine capacité propre, peut être déchargé au potentiel de la masse (qui est en pratique le potentiel de référence des capacités d'échantillonnage Cl et C2). L'interrupteur K, comme les interrupteurs K1 et K2 est constitué de préférence par un simple transistor MOS. Le chronogramme de lecture est représenté à la figure 4. Il est établi par un séquenceur non représenté ; il est différent de celui de la figure 2 par les points suivants : a. Le créneau SEL qui met en conduction le transistor de sélection de pixel TS est décomposé en deux parties séparées SEL et SEL' et chacune est précédée par un signal INIT respectif (INIT et INIT') qui commence et se termine avant le début du créneau respectif SEL ou SEL'. b. Le créneau SEL se termine après la fin du créneau SHR et avant le début d'un créneau de transfert de charges TRA ; c. Le créneau SEL' se termine après la fin du créneau SHS ; d. Le créneau de transfert de charges TRA se termine avant le début du créneau SHS et avant le début du signal INIT'. e. Le créneau SHR commence avant le début du signal INIT et 20 le créneau SHS commence avant le début du signal INIT'. Ainsi, le chronogramme peut comporter les étapes successives suivantes : - créneau RST rendant conducteur le transistor de réinitialisation 25 TO et vidant le noeud de stockage de charges FD de ses charges ; - début d'un premier créneau d'échantillonnage SHR destiné à la lecture du potentiel de réinitialisation qui va être appliqué ultérieurement sur le conducteur de colonne ; ce créneau reporte sur la capacité Cl le potentiel présent sur le conducteur de colonne ; 30 - créneau INIT mettant à zéro le potentiel du conducteur de colonne et donc celui de la capacité Cl ; à la fin de ce créneau INIT, le conducteur CC reste isolé (relié uniquement à la capacité Cl) et son potentiel reste à zéro ; - début du premier créneau de sélection SEL ; ce créneau 35 autorise le report sur le conducteur de colonne et sur la capacité Cl du potentiel du noeud de stockage de charges qui a été réinitialisé ; le conducteur de colonne prend un potentiel de réinitialisation haut VRO ; toutefois il ne prend ce potentiel que progressivement, car l'absence de source de courant SC fait que le transistor de lecture TL devient de moins en moins conducteur au fur et à mesure que le potentiel du conducteur de colonne se rapproche du potentiel du noeud de stockage ; dans le cas de la figure 1, le transistor TL était franchement conducteur (régime de forte inversion) pendant toute la durée du créneau SHR ; dans le cas de la figure 3, il est en régime de forte inversion au début puis il passe en régime de faible inversion ; - le créneau SHR se termine avant la fin du créneau SEL mais après une durée T bien déterminée suivant le début du créneau SEL ; la tension VRO reste stockée dans la capacité Cl après ce premier échantillonnage ; - le créneau SEL se termine ensuite ; le transistor de lecture TL ne peut plus laisser passer de courant et se bloque, isolant le pixel du conducteur de colonne, que le transistor de sélection TS soit interposé entre la source du transistor de lecture et le conducteur de colonne ou qu'il soit placé entre le drain du transistor de lecture et une tension d'alimentation ; - le créneau de transfert TRA est émis et transfère les charges de la photodiode PD vers le noeud de stockage de charges FD qui avait été vidé ; le potentiel du noeud de stockage s'abaisse d'autant plus que le pixel a été plus éclairé ; - le deuxième créneau d'échantillonnage SHS commence, en vue de permettre la lecture du potentiel utile qui va être appliqué ultérieurement sur le conducteur de colonne ; ce créneau reporte sur la capacité C2 le potentiel présent sur le conducteur de colonne ; la capacité Cl conserve le potentiel VRO ; - deuxième créneau d'initialisation INIT' mettant à zéro le potentiel du conducteur de colonne et donc celui de la capacité C2 ; à la fin de ce créneau, le conducteur CC reste isolé (relié uniquement à la capacité C2) et son potentiel reste à zéro ; - début du deuxième créneau de sélection SEL' ; ce créneau autorise le report sur le conducteur de colonne et sur la capacité C2 du potentiel du noeud de stockage de charges, rempli des charges résultant de l'éclairement ; le conducteur de colonne prend un potentiel utile VR ; là encore, il ne prend ce potentiel que progressivement, car le transistor de lecture TL passe en régime de faible inversion et devient de moins en moins conducteur au fur et à mesure que le potentiel du conducteur de colonne se rapproche du potentiel du noeud de stockage ; - le créneau SHS se termine avant la fin du créneau SEL', après la même durée T que précédemment, comptée à partir du début du créneau SEL' ; la tension VR est maintenant stockée dans la capacité C2 ; û le créneau SEL' se termine ; la différence VRO-VR sera convertie ensuite en une valeur numérique par le convertisseur analogique-numérique ADC. Le fait que le transistor de lecture TL soit en faible inversion au moment où il se bloque réduit significativement le bruit temporel pouvant affecter la tension échantillonnée. La durée du régime de faible inversion est la durée T qui sépare le début de la conduction du transistor TL de la fin de cette conduction. La valeur de la tension échantillonnée sur une capacité dépend de cette durée. On choisit une durée T identique pour les deux échantillonnages de sorte que la différence des tensions échantillonnées sur les capacités sera exactement égale à la différence des potentiels du noeud de stockage au cours des deux échantillonnages. La structure du circuit de lecture selon l'invention permet de réduire beaucoup la consommation de courant dans un capteur matriciel comportant beaucoup de colonnes : il n'y a plus de source de courant SC alimentant chaque colonne. On consomme uniquement le courant nécessaire à la charge et à la décharge des capacités d'échantillonnage ainsi que le courant nécessaire à la charge et la décharge des conducteurs de colonne (qui se comportent comme des capacités). Corrélativement, la charge des capacités d'échantillonnage peut être plus rapide. Elle se fait par un courant fourni par le transistor de lecture TL et pas par une source de courant fixe (source SC de la figure 1). Enfin, la dynamique de sortie du transistor de lecture peut être accrue : il n'y a pas de chute de tension résultant de la présence de la source de courant SC ni de l'interrupteur éventuellement placé en série avec celle-ci comme c'est parfois le cas ; et la chute de tension grille-source du transistor suiveur TL est plus faible que dans le cas de la figure 1, puisqu'on est en régime de faible inversion. L'invention a été décrite en détail à propos d'un circuit d'échantillonnage simplement constitué par deux capacités Cl et C2 reliées au conducteur de colonne par des interrupteurs différents. Elle est applicable aussi à des circuits d'échantillonnage différents, y compris des circuits dans lesquels les échantillons sont stockés successivement dans une même capacité d'échantillonnage. Dans ce cas, au lieu de connecter les deux capacités à un convertisseur analogique-numérique ADC directement ou par l'intermédiaire d'un amplificateur différentiel, on connecte le conducteur de colonne à un circuit de double échantillonnage dont la fonction est de détecter et stocker la tension présente sur le conducteur de colonne lors du premier échantillonnage, puis détecter et stocker la tension présente sur ce conducteur lors du deuxième échantillonnage, et enfin de faire la différence en vue de la convertir en numérique. De nombreux circuits de double échantillonnage travaillant sur deux tensions successivement fournies sur une même entrée existent dans l'état de la technique. Par ailleurs, l'invention a été décrite en détail à propos d'un pixel à quatre transistors. Elle est applicable aussi à un pixel à cinq transistors ou à un pixel à trois transistors. Pour un pixel à trois transistors, le noeud de stockage est la photodiode elle-même et le transistor de réinitialisation TO permet de relier la photodiode à un potentiel de réinitialisation haut ; il n'y a pas de transistor de transfert et donc pas d'impulsion de transfert TRA ; les créneaux SHR (échantillonnage de réinitialisation) et SHS (échantillonnage de mesure) sont intervertis ; l'impulsion de réinitialisation RST se placé là ou était l'impulsion de transfert. Pour un pixel à cinq transistors, ayant un transistor de réinitialisation du potentiel de la photodiode (en principe au même instant pour toute la matrice), l'impulsion de transfert de charges et l'impulsion RST sont interverties, ainsi que les créneaux SHR et SHS. REVENDICATIONS1. Capteur d'image ayant au moins une colonne de pixels reliés chacun à un même conducteur de colonne (CC) et sélectionnables par un transistor de sélection de pixel (TS), le pixel comportant une photodiode (PD), un noeud de stockage de charges (FD), un transistor de réinitialisation du noeud de stockage (TO), et un transistor de lecture dont la grille est reliée au noeud de stockage, dont le drain est relié à un potentiel d'alimentation (Vdd), et dont la source est reliée directement ou par le transistor de sélection au conducteur de colonne, caractérisé en ce que : - le conducteur de colonne est relié directement à un potentiel de ~o référence bas par l'intermédiaire d'un premier interrupteur (K) commandé par une impulsion d'initialisation (INIT) de la lecture, et il est relié à au moins une capacité d'échantillonnage (Cl, C2) par l'intermédiaire d'un deuxième interrupteur (K1, K2) commandé par un signal d'échantillonnage (SHR, SHS), 15 - un séquenceur de lecture est prévu pour produire : - le signal d'échantillonnage (SHR, SHS) et l'impulsion d'initialisation au début de la durée du signal d'échantillonnage, - puis, après la fin de l'impulsion d'initialisation, un signal de sélection de pixel (SEL) qui se poursuit jusqu'après la fin du 20 signal d'échantillonnage. 2. Capteur selon la revendication 1, caractérisé en ce que l'échantillonnage est un double échantillonnage corrélé, dans lequel on échantillonne le potentiel du conducteur de colonne juste après une 25 réinitialisation du pixel et on l'échantillonne également juste après un déversement de charges photosensibles dans le noeud de stockage. 3. Capteur selon la revendication 2, caractérisé en ce que les deux échantillonnages se font dans deux capacités distinctes (Cl, C2). 4. Capteur selon la revendication 2, caractérisé en ce que les deux échantillonnages se font successivement dans une même capacité. 30 5. Capteur selon l'une des revendications 2 à 4, caractérisé en ce que le double échantillonnage comprend deux sous-séquences identiques comprenant chacune une impulsion d'initialisation, un signal d'échantillonnage, et un signal de sélection de pixel, la durée (T) séparant le début du signal de sélection de pixel de la fin du signal d'échantillonnage étant la même lors du premier et du deuxième échantillonnage. 6. Procédé de lecture des signaux d'un capteur d'image ayant au moins une colonne de pixels reliés chacun à un même conducteur de colonne (CC) et sélectionnables par un transistor de sélection de pixel (TS), le pixel comportant une photodiode (PD), un noeud de stockage de charges (FD), un transistor de réinitialisation du noeud de stockage (TO), et un transistor de lecture dont la grille est reliée au noeud de stockage, dont le drain est relié à un potentiel d'alimentation (Vdd), et dont la source est reliée directement ou par le transistor de sélection au conducteur de colonne, caractérisé en ce que : - on produit un signal d'échantillonnage (SHR, SHS) permettant de commander le stockage, dans une capacité d'échantillonnage, du potentiel du conducteur de colonne ; - on produit un signal d'initialisation (INIT) au début de la durée du signal d'échantillonnage, le signal d'initialisation permettant de relier à un potentiel de référence bas le conducteur de colonne, - on produit, après la fin du signal d'initialisation, un signal de commande de sélection de pixel (SEL) qui se poursuit jusqu'après la fin du signal d'échantillonnage et qui autorise le passage d'un courant du transistor de lecture vers le conducteur de colonne. 7. Procédé selon la revendication 1, caractérisé en que qu'on effectue un double échantillonnage dans lequel on échantillonne le potentiel du conducteur de colonne juste après une réinitialisation du pixel et on l'échantillonne également juste après un déversement de charges photosensibles dans le noeud de stockage. 8. Procédé selon la revendication 7, caractérisé en ce que la lecture comprend deux sous-séquences identiques comprenant chacune la production d'un signal d'échantillonnage, la production d'un signal d'initialisation, et la production d'un signal de commande de sélection de pixel, la durée séparant le début du signal de sélection de pixel et la fin du signal d'échantillonnage étant la même lors des deux échantillonnages. 9. Procédé selon l'une des revendications 7 ou 8, caractérisé en ce que le pixel est un pixel à quatre transistors et en ce que, dans une ~o même séquence de lecture, l'échantillonnage qui est fait après une réinitialisation du pixel est antérieur à l'échantillonnage qui est fait après un déversement de charges de la photodiode vers le noeud de stockage.