FR 2944662 A1 20101022 FR 0952557 A 20090420 B9209 - 08-GR2-206 1 TRANSMISSION VIDEO SUR UNE INTERFACE SERIE Domaine de l'invention La présente invention concerne un circuit et un pro-cédé pour transmettre des signaux vidéo et en particulier un circuit et un procédé pour transmettre des données vidéo sur une interface numérique série. Exposé de l'art antérieur Les dispositifs électroniques portables comprennent souvent des panneaux d'affichage intégrés et/ou une possibilité de fournir un signal vidéo à un panneau d'affichage externe tel qu'un affichage LCD (à cristaux liquides), plasma ou OLED (diode électroluminescente organique). De façon générale, dans de tels dispositifs, un pro- cesseur principal récupère des images vidéo à partir d'une mémoire. Les images peuvent alors être transmises directement à partir du processeur principal vers une interface intégrée du dispositif portable ou, si le signal vidéo doit être transmis à un affichage externe, elles peuvent être fournies à un codeur vidéo qui met les images vidéo à un format approprié pour une transmission vers l'extérieur. Il est souhaitable que les affichages internes et/ou le codeur vidéo soit des composants séparés du processeur principal. On a proposé une interface série pour transmettre des données d'image à partir du processeur principal B9209 - 08-GR2-206 2 vers les affichages intégrés. Toutefois, il se pose un problème de contrôle du débit de transmission sur une interface série. Une option consiste à synchroniser la transmission du signal vidéo sur l'interface avec le rafraîchissement de l'écran. De cette manière, le signal peut être affiché directement sur l'écran sans mise en tampon. Toutefois, un inconvénient de cette solution est qu'elle ne permet pas de synchroniser la transmission des données sur une horloge différente de celle utilisée pour synchroniser l'écran. De plus, dans certains modes de réalisation, il est souhaitable que deux écrans soient pilotés par l'intermédiaire d'un répartiteur en utilisant la même interface série, ce qui n'est pas possible avec cette solution. A titre de variante, chaque image vidéo pourrait former un paquet de données, transmis à la largeur de bande maximum autorisée par l'interface série. Un inconvénient de cette solution est qu'elle nécessite un tampon relativement important du côté réception pour stocker les données d'image avant affichage. De plus, si on souhaite piloter deux écrans par l'intermédiaire d'un répartiteur en utilisant la même interface série, il se pose aussi un problème pour synchroniser efficacement les flux des deux paquets sur leur écran respectif, et un problème d'efficacité et de gestion des débits entre l'entrée et la sortie du répartiteur. Résumé Un objet d'un mode de réalisation de la présente invention est de traiter au moins partiellement un ou plusieurs des inconvénients de l'art antérieur. Selon un aspect de la présente invention, il est prévu un circuit de transmission vidéo pour transmettre des données vidéo sur une interface numérique série vers un circuit de réception agencé pour traiter les données vidéo à un débit constant, le circuit comprenant un bloc de transmission compre- nant : un générateur de paquets agencé pour produire pour chaque image des données vidéo une pluralité de paquets contenant chacun un groupe de pixels de l'image ; un circuit de trans- B9209 - 08-GR2-206 3 mission agencé pour transmettre les paquets de chaque image sur une interface numérique série à des intervalles de temps basés sur le débit constant ; et un circuit de synchronisation agencé pour recevoir du circuit de réception, après transmission d'une pluralité de paquets, un signal de synchronisation pour synchroniser le début de la transmission d'un paquet suivant. Selon un mode de réalisation de la présente invention, le circuit de transmission vidéo comprend un premier bloc de commande de synchronisation agencé pour fournir un premier signal de synchronisation vers le circuit de transmission, lesdits intervalles de temps étant déterminés en fonction du premier signal de synchronisation, et dans lequel le circuit de réception comprend un second bloc de commande de synchronisation agencé pour fournir un second signal de synchronisation pour commander la synchronisation du traitement vidéo, le signal de synchronisation étant produit en fonction du second signal de synchronisation. Selon un mode de réalisation de la présente invention, chaque groupe de pixels est une ligne de l'image, et le géné- rateur de paquets est agencé pour produire des paquets dont chacun comprend une ligne de pixels, et dans lequel le circuit de transmission est agencé pour transmettre les paquets de chaque image sur l'interface numérique série à des intervalles choisis pour correspondre à N durées de lignes, N étant un entier compris entre 1 et M/2 et M étant le nombre de lignes de chaque image. Selon un mode de réalisation de la présente invention, le circuit de transmission vidéo comprend en outre une interface numérique série couplée au circuit de transmission, et un circuit de réception couplé à l'interface série numérique pour recevoir les paquets, le circuit de réception comprenant un tampon de pixels pour stocker temporairement les paquets. Selon un mode de réalisation de la présente invention, le tampon de pixels a une capacité inférieure ou égale à une image des données vidéo. B9209 - 08-GR2-206 4 Selon un mode de réalisation de la présente invention, le circuit de réception comprend un codeur vidéo. Selon un mode de réalisation de la présente invention, le circuit de réception comprend un répartiteur couplé à une pluralité d'affichages, le circuit de transmission vidéo étant agencé pour transmettre des données vidéo à chacun des affichages, et comprenant en outre un générateur de paquets supplémentaires et un circuit de transmission associé à chaque affichage. Selon un mode de réalisation de la présente invention, le circuit de synchronisation est agencé pour transmettre une requête de synchronisation vers le circuit de réception après transmission d'une pluralité de paquets. Selon un mode de réalisation de la présente invention, le signal de synchronisation est un signal de synchronisation verticale pour synchroniser le traitement des trames par le circuit de réception. Selon un autre aspect de la présente invention, il est prévu un dispositif électronique comprenant une mémoire agencée pour mémoriser des données vidéo couplées au circuit de transmission vidéo ci-dessus. Selon un autre aspect de la présente invention, il est prévu un procédé de transmission de données vidéo sur une inter-face série numérique vers un circuit de réception, le circuit de réception étant agencé pour traiter les données vidéo à un débit constant, ce procédé comprenant : produire au moyen d'un générateur de paquets, pour chaque image des données vidéo, une pluralité de paquets dont chacun contient un groupe de pixels de l'image ; transmettre par le circuit de transmission les paquets de chaque image sur une interface numérique série à des intervalles de temps prédéterminés en fonction dudit débit ; et recevoir du circuit de réception, après transmission d'une pluralité de paquets, un signal de synchronisation pour synchroniser le début de transmission d'un paquet suivant. B9209 - 08-GR2-206 Selon un mode de réalisation de la présente invention, le début de transmission du paquet suivant est contrôlé pour être égal à un retard configurable après la transmission du paquet précédent. 5 Selon un mode de réalisation de la présente invention, le procédé comprend en outre la mémorisation par le circuit de réception des données d'image reçues dans lesdits paquets dans un tampon de pixels. Selon un mode de réalisation de la présente invention, le procédé comprend en outre la fourniture d'un premier signal de synchronisation pour synchroniser lesdits intervalles de temps et un second signal de synchronisation pour commander la synchronisation du traitement vidéo, le signal de synchronisation étant produit en fonction du second signal de synchronisation. Selon un mode de réalisation de la présente invention, le procédé comprend en outre le fait de requérir le signal de synchronisation après transmission de chaque pluralité de paquets, et d'interrompre la transmission des paquets jusqu'à ce que le signal de synchronisation soit reçu. Brève description des figures Ces objets, caractéristiques, aspects et avantages ainsi que d'autres de la présente invention apparaîtront à la lecture de la description détaillée suivante de modes de réalisation, indiqués à titre d'exemple et non de limitation en relation avec les dessins joints parmi lesquels : la figure 1 représente un dispositif portable selon un mode de réalisation de la présente invention ; la figure 2 représente plus en détail le dispositif 30 portable de la figure 1 selon un mode de réalisation de la présente invention ; la figure 3 représente un chronogramme d'une trame vidéo selon des modes de réalisation de la présente invention ; la figure 4 est un chronogramme représentant la syn- 35 chronisation de la transmission vidéo sur une interface série B9209 - 08-GR2-206 6 numérique selon un mode de réalisation de la présente invention ; la figure 5 représente le dispositif électronique portable de la figure 1 de façon détaillée selon une variante de 5 réalisation de la présente invention ; et la figure 6 est un chronogramme illustrant la temporisation de la transmission vidéo sur une interface numérique série telle que celle de la figure 5 selon un mode de réalisation de la présente invention. 10 Dans les figures, de mêmes caractéristiques ont été désignées par de mêmes références. Description détaillée La figure 1 représente un dispositif électronique portable 102 qui est par exemple un téléphone mobile, un téléphone 15 intelligent, un ordinateur portable, une console de jeu portable ou autre dispositif électronique. Le dispositif 102 comprend une puce multimédia 104 (MM CHIP) qui est par exemple la plateforme de traitement du dispositif portable. La puce 104 est couplée à une mémoire 105 (MEM) du dispositif à partir de laquelle on peut 20 récupérer des données à afficher sur un ou plusieurs affichages intégrés ou externes. Par exemple, le dispositif 102 comprend un ou plusieurs affichages intégrés 106 (SPA), 108 (SPB), et/ou peut être connecté à un panneau d'affichage externe 110 (P EXT). Les données vidéo sont fournies par la puce 104 à un 25 circuit de réception 111 qui comprend un ou plusieurs des affichages 106, 108 couplés à un répartiteur d'interface série 111 et/ou un circuit de codage 114 pour formater le signal vidéo pour qu'il soit adapté à une transmission externe vers l'affichage 110. 30 L'interface entre la puce 104 et le circuit de réception 111 est une interface numérique série (DSI) 114 comprenant un bloc d'émission DSI 115 (DSI TX) du côté puce, un bloc de réception DSI 116 (DSI RX) du côté réception, et par exemple une ou plusieurs voies de données 118 et une voie d'horloge 120 35 couplées entre les blocs 115 et 116. B9209 - 08-GR2-206 7 Deux voies de données 118 sont par exemple prévues pour assurer deux fois le débit de données par rapport à une voie de données série unique. Chaque voie de données 118 comprend par exemple un fil unique ou une paire de fils différentiels pour assurer une certaine compensation de bruit. Une telle inter-face série comprenant plus d'un fil ne doit pas être confondue avec une interface parallèle. Dans une interface parallèle, les bits d'un symbole, par exemple 8 ou 12 bits de données sont tous transmis en même temps sur 8 ou 12 fils séparés, tandis que dans une voie série, les bits de données formant chaque symbole de données sont transmis en série, l'un après l'autre sur une même voie. Par exemple, dans une interface série, un premier octet sera envoyé sur la première voie de données puis un deuxième octet sur la seconde voie de données puis un troisième octet sur la première voie de données et ainsi de suite. Toutefois, le même octet n'est pas réparti sur de nombreuses voies de données. Ainsi, alors qu'une connexion parallèle pose des problèmes dus à des différences de temps de propagation entre les voies parallèles, et donc que les vitesses et les distances de transmission sont limitées, des interfaces séries, même si elles comprennent plusieurs voies de données, ne présentent pas ces inconvénients. La voie d'horloge 120 est par exemple utilisée pour transmettre un signal d'horloge DSI CLK comprenant des informations de synchronisation permettant au signal de données série d'être convenablement reçu au niveau du bloc de réception DSI 116. L'interface DSI 114 satisfait par exemple à la norme MIPI (mobile industry processor interface ou interface de processeur dans le domaine des mobiles) qui est un protocole d'interface d'affichage série destiné à être utilisé quand des données vidéo sont transférées entre un processeur d'image et un affichage LCD intégré à un dispositif portable. La norme DSI n'est pas prévue pour être utilisée pour fournir des données vidéo à un codeur vidéo pour affichage sur un affichage externe. Toutefois, selon des modes de réalisation décrits ici, l'inter- B9209 - 08-GR2-206 8 face DSI est adaptée à une telle utilisation. En outre, la même interface série 114 que celle décrite ici est utilisée pour fournir des données à un ou plusieurs des affichages intégrés et/ou à l'affichage externe. Dans des variantes de réalisation, l'interface DSI 114 pourrait être remplacée par toute interface série appropriée. L'interface DSI autorise un mode vidéo et un mode de commande de fonctionnement. Dans le mode vidéo, un fonctionne-ment synchrone est assuré entre la transmission de données sur la liaison série et des affichages internes. Dans le mode de commande de fonctionnement, un affichage intégré du dispositif peut être commandé par des données asynchrones. Les modes de réalisation décrits ici utilisent par exemple le mode de commande de la norme DSI mais autorisent un fonctionnement presque synchrone comme cela sera décrit ci-après. La figure 2 représente plus en détail le dispositif portable 102 dans un exemple dans lequel le circuit de réception 111 comprend un circuit codeur 113 pour fournir un signal à l'affichage externe 110. On accède à la mémoire 105 par la puce multimédia 104 par l'intermédiaire d'un bloc DMA (bloc d'accès direct en mémoire) 204 qui fournit les données vidéo à un bloc de traite-ment 206. Le bloc 206 reçoit également un signal d'horloge CLK1 d'un bloc de commande de synchronisation 208 et comprend un générateur de paquets 210 et un circuit de transmission de paquets 212. Le générateur de paquets 210 reçoit des données d'image du DMA 204 et divise chaque image en plusieurs paquets. Ces paquets sont alors fournis par le circuit de transmission de paquets 212 par l'intermédiaire d'une ligne de données 214 au bloc de transmission DSI 115 pour une transmission sur l'inter-face DSI 114. Le bloc 206 est également couplé au bloc de transmission DSI par des lignes 216 et 218 pour émettre et recevoir des signaux de requête et d'accusé-réception d'effet de déchire-ment (tearing), respectivement. B9209 - 08-GR2-206 9 Le circuit de codage 113 comprend un tampon de pixels 220 pour recevoir les paquets de données d'image transmis sur l'interface DSI 114. Un bloc de commande de synchronisation 222 fournit un signal d'horloge CLK2 à un bloc de synchronisation verticale 224 (VSYNC) qui est coupé au bloc de réception DSI 116 pour fournir un signal d'accusé-réception TE et à un codeur vidéo 226 pour fournir un signal de synchronisation vertical. Le codeur vidéo reçoit également le signal CLK2 qui est par exemple une horloge de pixels. Le codeur vidéo 226 est couplé pour recevoir des données d'image du tampon de pixels 220 et a une sortie couplée au panneau d'affichage externe 110. La transmission de chaque paquet sur l'interface DSI 114 est réalisée à une cadence similaire (avec une petite tolérance) à celle des données traitées par le codeur vidéo 226 et affichées sur l'affichage 110 pour éviter la possibilité d'un sous-remplissage ou d'un sur-remplissage de tampon. En même temps, les paquets de données d'image sont transmis à des intervalles de temps qui correspondent à la synchronisation des données d'image quand elles sont affichées. En fonctionnement, quand un signal vidéo doit être affiché sur l'affichage externe 110, la puce 104 commande le module DMA 204 pour récupérer les données vidéo correspondantes de la mémoire 105. Les données d'image sont fournies au générateur de paquets 210 qui divise chaque image des données vidéo en une pluralité de paquets. Chaque paquet comprend par exemple une ligne d'image. En supposant que chaque image du signal vidéo comprend M lignes, chaque image est ainsi divisée en M paquets. A titre de variante, chaque paquet comprend N lignes où N est compris entre un et M/2 de sorte que chaque image est divisée en au moins deux paquets. Dans certains cas, les paquets peuvent être de tailles variables. A titre d'exemple, si les paquets contiennent en général N lignes, mais que M n'est pas divisible par N, le dernier paquet peut comprendre par exemple moins de N lignes, selon ce qu'il faut pour parachever l'image courante. B9209 - 08-GR2-206 10 Les paquets de données d'image produits par le générateur 210 sont fournis par un circuit de transmission de paquets 212 au bloc de transmission DSI 115 pour transmission sur l'interface DSI 114 à des intervalles de temps déterminés, basés sur l'horloge CLK1. Le bloc de transmission DSI 115 transmet chaque paquet en série sur les voies de données 118, en même temps que l'horloge DSI-CLK utilisée pour commander temporelle-ment l'interface série. Le bloc de réception DSI 116 reçoit les paquets et mémorise les données d'image extraites dans un tampon d'image 220. Les données d'image sont alors fournies au codeur vidéo 226 qui formate ces données pour qu'elles correspondent à un ou plusieurs formats prédéterminés et fournit le signal vidéo à une borne de sortie connectée à l'afficheur externe 110. Cette opération de formatage peut par exemple être réalisée pour fournir des signaux vidéo analogiques de type PAL, SECAM ou NTSC sur une connexion vidéo composite (CVBS), une connexion RGB, une connexion S-Vidéo et/ou une connexion SCART, etc., ou un signal vidéo numérique de type DVB, ATSC ou ISDB (Diffusion Numérique Intégrée de Services (Japon)), connecté par une interface numérique telle que HDMI, DVI ou autre. Le signal de synchronisation vertical en provenance du bloc 224 comprend des informations temporelles correspondant au débit d'affichage des images et le codeur vidéo fournit le signal vidéo à l'affichage externe à cette cadence. Une fois qu'un certain nombre de paquets a été transmis sur l'interface DSI 114, le circuit de traitement 206 fournit une requête d'effet de déchirement TE REQ sur la ligne 216 vers le bloc de transmission 115 et attend une réponse TE ACK sur une ligne 218 avant que la transmission de paquets soit reprise. Ce protocole est utilisé pour empêcher un débordement de tampon comme cela va maintenant être décrit. Les voies de données 118 de l'interface DSI 114 auto- risent des débits de données supérieurs au débit auquel les données d'image sont affichées. En outre, les mêmes voies de B9209 - 08-GR2-206 11 données 118 sont par exemple utilisées pour transmettre des paquets à un ou plusieurs affichages intégrés (non représentés en figure 2) en même temps que vers l'affichage externe 110, auquel cas le débit de données sur l'interface DSI 114 peut être considérablement supérieur au débit d'affichage des données d'image sur l'un quelconque des affichages. Le tampon de pixels 220 est utilisé pour stocker temporairement les données d'image reçues à ce débit plus élevé avant qu'elles ne soient traitées par le codeur vidéo. La dimension du tampon 220 est relativement petite, et correspond par exemple à seulement quelques lignes de données d'image. Un débordement du tampon doit être évité car cela conduit à une dégradation de l'image affichée sur l'affichage externe, étant donné que les données d'image mémorisées dans le tampon de pixels 220 peuvent être recouvertes par de nouvelles données avant d'être lues par le codeur vidéo 226. Dans les modes de réalisation décrits ici, chaque paquet de l'image est transmis à des intervalles temporels basés sur le débit auquel les données d'image vont être traitées. La temporisation de transmission de paquets est basée sur l'horloge CLK1 dans la puce 104 tandis que le rythme auquel les données d'image sont traitées est basé sur l'horloge de pixels CLK2 du circuit de réception 111. Le circuit de transmission de paquets 212 détermine, par exemple sur la base de l'horloge CLK1 et de sa connaissance du traitement des images, les intervalles de temps à laisser entre chaque paquet. Les horloges CLK1 et CLK2 sont par exemple choisies pour être aussi synchrones que possible ; en d'autres termes de sorte qu'elles soient sensiblement à la même fréquence ou à des fréquences qui diffèrent d'un rapport sensiblement fixe. Toute-fois, comme elles proviennent de sources différentes, les horloges CLK1 et CLK2 sont susceptibles d'être légèrement désynchronisées. Les signaux d'horloge CLK1 et CLK2 sont par exemple produits avec une tolérance de � 0,1 pourcent, ce qui implique une variation de � 1 cycle tous les 1000 cycles. B9209 - 08-GR2-206 12 Pour éviter le risque de sous-remplissage, les fréquences CLK1, CLK2 sont par exemple choisies de sorte que, en supposant une variation maximum de ces signaux, les données d'image ne sont pas transmises plus lentement que le débit d'affichage. Pour éviter un débordement des données d'image dans le tampon de pixels 220, le protocole TE REQ et TE ACK est utilisé sur l'interface série pour permettre que la transmission de données d'image sur l'interface série s'arrête périodiquement et se resynchronise sur le codeur vidéo. Un exemple de synchronisation de transmission vidéo dans le circuit de la figure 2 va maintenant être décrit en faisant référence aux schémas des figures 3 et 4. La figure 3 représente une trame d'image 302, compre- nant une zone d'image active 304 correspondant à une image pour affichage. La trame 302 illustre la synchronisation associée à l'affichage de l'image 304. L'image 304 comprend des lignes d'image 306, affichées dans cet exemple de gauche à droite. Chacune des lignes comprend une succession de pixels de sorte qu'une image de M lignes dont chacune comprend P pixels a une surface d'image de P par M pixels. Le nombre M de lignes et le nombre P de pixels sont par exemple compris entre 2 et plusieurs milliers. Dans chaque trame, une durée de ligne, appelée TL en figure 3 est la durée entre le début d'une ligne et le début de la ligne suivante. Des périodes d'effacement TA et TB, dont chacune correspond à une ou plusieurs durées de lignes TL, sont généralement prévues, TA après le début de chaque trame avant le début de l'image, et TB après chaque image avant le début de la trame suivante. De façon générale, dans chaque ligne, de courtes durées TC et TD sont prévues avant et après la partie d'image de la ligne, respectivement. La durée entre le début de la première ligne de données d'image et la fin de la dernière ligne de données d'image d'une trame, correspond à MTL, M étant le nombre de lignes dans l'image. B9209 - 08-GR2-206 13 La figure 4 représente un exemple des paquets et des données transmis sur l'interface DSI 114 entre le bloc de transmission DSI 115 et le bloc de réception DSI 116. On suppose que le générateur de paquets 210 divise chaque image en M paquets, chaque paquet correspondant à une ligne de l'image. Quand un signal vidéo en provenance de la mémoire 105 doit être affiché, après une configuration optionnelle du décodeur vidéo pour un nouveau signal vidéo, un premier paquet PI contenant les données de pixels de la première ligne de la première image est d'abord transmis sur l'interface DSI 114. Après un retard TL après le début de la transmission du premier paquet PI, déterminé par CLK1, le deuxième paquet P2 est transmis sur l'interface, suivi du troisième paquet P3 après un autre retard TL, etc., jusqu'à ce que le dernier paquet PNF contenant la dernière ligne de la première image soit transmis. Avec un certain retard, par exemple égal à TB de la figure 3, après le début de la transmission du dernier paquet PNF, un signal de requête d'effet de déchirement (TE REQ) est transmis du bloc 115 au bloc 116, requérant un signal de synchronisation. Le bloc de transmission DSI 115 attend alors un signal d'accusé-réception TE ACK. Le bloc VSYNC 224 du circuit de réception 111 répond en transmettant un signal de synchronisation TE ACK du bloc 116 au bloc 115 quand la fin de la trame est atteinte. Avec un certain retard, par exemple égal à TA de la figure 3, après la réception du signal TE ACK, le premier paquet PNF+1 de la trame suivante est transmis sur l'interface DSI 114. La figure 5 représente une variante du dispositif portable 102 dans laquelle le circuit de réception 111 comprend un répartiteur DSI 112 et les mêmes voies de données DSI 118 de l'interface DSI 114 sont utilisées pour fournir des données vidéo à une pluralité d'affichages, dans cet exemple les panneaux d'affichage intégrés SPA 106 et le SPB 108. La puce multimédia 104 accède à la mémoire 105 par un 35 couple de modules DMA 204A et 204B pour recevoir des données B9209 - 08-GR2-206 14 vidéo pour transmission vers les panneaux d'affichage respectifs SPA 106 et SPB 108. Chacun des modules DMA est alors couplé à des blocs de traitement respectifs 206A et 206B dont chacun comprend un générateur de paquets 210A, 210B et un circuit de transmission de paquets 212A, 212B. Ces blocs réalisent les mêmes fonctions que les blocs correspondant de la figure 2 sauf que, étant donné qu'il y a une seule interface DSI, la transmission de paquets par les blocs 212A et 212B ne survient pas simultanément, et se produit par exemple de façon alternée. Les blocs 206A et 206B sont couplés au bloc de transmission DSI 115 par des lignes de données 214A, 214B pour fournir les paquets de données d'image, et des lignes 216A et 216B et des lignes 218A et 218B pour transmettre et recevoir les signaux de requête et d'accusé-réception TE, respectivement. Le répartiteur DSI 111 comprend des tampons 302A, 302B qui sont par exemple des tampons du type premier-entré premier-sorti (FIFO) couplés pour recevoir des données d'image à partir du bloc de réception DSI 116 destinées aux panneaux SPA 106 et SPB 108 respectivement. Par exemple, chaque paquet reçu par le bloc de réception DSI 116 comporte un en-tête indiquant l'affichage de destination de sorte que les données d'image qu'il contient sont acheminées vers le tampon correct 302A, 302B. Les tampons 302A et 302B sont couplés à des interfaces DSI respectives entre le répartiteur 111 et chacun des afficha- ges 106 et 108. En particulier, l'interface DSI avec l'affichage 106 comprend un bloc de transmission DSI 315A, un bloc de réception DSI 316A, une voie de données DSI 318A et une voie d'horloge DSI 320A alors que l'interface DSI avec l'affichage 108 comprend un bloc de transmission DSI 315B, un bloc de réception DSI 316B, une voie de données DSI 318B et une voie d'horloge DSI 320B. Les affichages 106 et 108 sont des panneaux intelligents comprenant des panneaux LCD, OLED, plasma ou autres, et des circuits pour recevoir les paquets de données d'image reçus sur l'interface DSI et pour afficher les données vidéo. B9209 - 08-GR2-206 15 L'affichage 106 comprend un tampon de pixels 322A couplé pour recevoir des données d'image du bloc de réception DSI 316, un bloc de commande de synchronisation VSYNC 324A qui synchronise l'affichage des images et un panneau d'affichage 326A qui affiche les données d'image mémorisées dans le tampon de pixels 322A. L'affichage 108 comprend les mêmes composants que l'affichage 106 et ceux-ci sont désignés par le suffixe "B". Le fonctionnement du circuit de la figure 5 va maintenant être décrit en relation avec le chronogramme de la figure 6. La figure 6 représente un exemple de transfert de données entre le bloc de transmission DSI 115 et le bloc de réception DSI 116 et entre le bloc de transmission DSI 315A et le bloc de réception DSI 316A. L'interface DSI principale 114 vers le répartiteur DSI est utilisée pour transmettre des données d'image vers les deux affichages 106 et 108. Dans cet exemple, initialement, un premier paquet PI (SPA) destiné à l'affichage 106 est transmis sur les voies de données 118. Ce paquet est reçu par le bloc de réception DSI 116 et transmis à partir du bloc de transmission DSI 315A vers l'affichage 106, peu après. Comme cela est représenté, étant donné que la transmission sur l'interface DSI 114 est très rapide, par exemple parce qu'il y a une pluralité de voies de données 118, la transmission vers l'affichage 106 est plus lente, par exemple parce qu'il y a une seule voie de données 318A. Ensuite, un premier paquet PI (SPB) destiné à l'affichage 108 est transmis sur les voies de données 118. Bien que cela ne soit pas représenté en figure 6, ce paquet est ensuite transmis à partir du bloc de transmission DSI 315B vers l'affichage 108. Avec un retard 'LA après le début de la transmission du premier paquet PI (SPA), le deuxième paquet P2 (SPA) destiné à l'affichage 106 est transmis sur l'interface DSI 114. 'LA correspond par exemple à la durée de ligne associée à B9209 - 08-GR2-206 16 l'affichage 106. A nouveau, ceci est ensuite transmis par l'intermédiaire de la liaison de données du bloc de transmission DSI 315A au bloc de réception DSI 316A. Les durées de ligne TLA et TLB sont différents dans cet exemple, TLA étant plus court que TLB. Toutefois, ces durées peuvent être identiques, ou TLA peut être plus long que TLB• Avec un retard TLB après le début de la transmission du premier paquet PI (SPB), le deuxième paquet P2 (SPB) destiné à l'affichage 108 est transmis sur l'interface DSI 114. TLB correspond par exemple à la durée de ligne associée à l'affichage 108. La transmission alternée des paquets, alternativement vers les affichages 106 et 108 continue par exemple jusqu'à ce que le dernier paquet PFN (SPA) de la première image soit transmis sur les voies de données 118. La transmission de paquets vers l'afficheur 106 s'interrompt alors momentanément tandis que la transmission vers l'affichage 108 continue avec la transmission des autres paquets PD (SPB) et PD+1 (SPB). Avec un retard TBA après le début de la transmission du paquet PFN (SPA), le signal de requête TE est transmis à partir du bloc de transmission DSI 115 vers le bloc de réception DSI 316A. TBA correspond par exemple à la durée TB de la figure 3 associée à l'affichage 106. Il faut noter que les afficheurs 106 et 108 ont des horloges de pixel CLK2A et CLK2B, qui peuvent lentement glisser, ce qui va décaler la position idéale de la transmission des paquets destinés à chaque afficheur l'une par rapport à l'autre. Toutefois, même s'il est déterminé que deux paquets sont idéalement transmis au même moment, il existe généralement une tolérance dans le système permettant à des paquets d'être retardés un peu par rapport à leur instant de transmission idéale. L'un des paquets peut donc attendre quelque temps avant d'être envoyé, en attendant que la transmission du paquet en cours soit terminée. B9209 - 08-GR2-206 17 L'afficheur 106 répond à la requête TE en transmettant un signal d'accusé-réception TE sur la voie de données 318A à la fin de la trame. Ce signal est transmis sur une ligne d'accusé-réception 303A à partir du bloc de transmission DSI 315A vers le bloc de réception DSI 116 et ensuite sur l'interface DSI 114 vers le bloc de transmission DSI 115, à partir d'où il est envoyé vers le bloc de traitement 206A par l'intermédiaire de la ligne d'accusé-réception 218A. Un autre paquet PO+2 (SPB) est alors transmis à l'affichage 108. Avec un retard TAA après la réception du signal d'accusé-réception TE, un premier paquet PFN+1 (SPA) des données d'image en provenance de la trame suivante destinée à l'affichage 106 est transmis sur l'interface DSI 114. La transmission continue de cette façon. Un avantage de la transmission des paquets de données d'image sur l'interface série à des intervalles de temps déterminés basés sur la cadence à laquelle ils seront affichés est qu'une pluralité de paquets peut être transmise avant qu'une resynchronisation ne soit effectuée et le tampon de pixels du côté récepteur peut être relativement petit. En outre, un avantage de la fourniture des paquets à plusieurs affichages sur une même interface série vers un répartiteur, par lequel les paquets de données d'image pour chaque affichage sont transmis à des instants prédéterminés, est que cela utilise efficacement la largeur de la bande de l'interface série. En outre, un avantage de l'envoi du signal de synchronisation TE ACK seulement une fois que plusieurs paquets ont été transmis est que la largeur de bande de l'interface série est économisée par rapport à la transmission du signal de synchronisation TE ACK après la réception de chaque paquet. Alors que plusieurs modes de réalisation particuliers ont été décrits, il sera clair pour l'homme de l'art que de nombreuses variantes sont possibles. B9209 - 08-GR2-206 18 Par exemple, alors que, dans le mode de réalisation de la figure 2, des données d'image sont fournies à un affichage externe et que dans le mode de réalisation de la figure 5, les données d'image sont fournies à deux affichages intégrés, dans des variantes, le circuit de réception 111 de la figure 5 pour-rait comprendre en outre le bloc de codage vidéo 111 de la figure 2 de sorte que les données d'image peuvent en outre être fournies à un affichage externe. En outre, bien que la figure 6 représente un exemple particulier de séquence de transmission de paquets, il sera clair pour l'homme de l'art que, dans des variantes de réalisation, différentes séquences seront possibles selon les durées de ligne de chaque affichage. REVENDICATIONS1. Circuit de transmission vidéo pour transmettre des données vidéo sur une interface numérique série vers un circuit de réception (111, 106, 108) agencé pour traiter les données vidéo à un débit constant (TL), le circuit comprenant un bloc de transmission (104) comprenant : un générateur de paquets (210, 210A, 210B) agencé pour produire pour chaque image des données vidéo une pluralité de paquets contenant chacun un groupe de pixels de l'image ; un circuit de transmission (212, 212A, 212B) agencé pour transmettre les paquets de chaque image sur une interface numérique série (114) à des intervalles de temps basés sur le débit constant ; et un circuit de synchronisation (206) agencé pour recevoir du circuit de réception, après transmission d'une pluralité de paquets, un signal de synchronisation (TE ACK) pour synchroniser le début de la transmission d'un paquet suivant. 2. Circuit de transmission vidéo selon la revendication 1, comprenant un premier bloc de commande de synchronisation (208) agencé pour fournir un premier signal de synchronisa- tion (CLK1) vers le circuit de transmission, lesdits intervalles de temps étant déterminés en fonction du premier signal de synchronisation, et dans lequel le circuit de réception comprend un second bloc de commande de synchronisation agencé pour fournir un second signal de synchronisation (CLK2) pour commander la synchronisation du traitement vidéo, le signal de synchronisation étant produit en fonction du second signal de synchronisation. 3. Circuit de transmission vidéo selon la revendication 1 ou 2, dans lequel chaque groupe de pixels est une ligne de l'image, et le générateur de paquets est agencé pour produire des paquets dont chacun comprend une ligne de pixels, et dans lequel le circuit de transmission est agencé pour transmettre les paquets de chaque image sur l'interface numérique série à des intervalles choisis pour correspondre à N durées de lignes,B9209 - 08-GR2-206 20 N étant un entier compris entre 1 et M/2 et M étant le nombre de lignes de chaque image. 4. Circuit de transmission vidéo selon l'une quel-conque des revendications 1 à 3, comprenant en outre une interface numérique série (114) couplée au circuit de transmission, et un circuit de réception (111, 106, 108) couplé à l'interface série numérique pour recevoir les paquets, le circuit de réception comprenant un tampon de pixels (220, 322A, 322B) pour stocker temporairement les paquets. 5. Circuit de transmission vidéo selon la revendication 4, dans lequel le tampon de pixels a une capacité inférieure ou égale à une image des données vidéo. 6. Circuit de transmission vidéo selon la revendication 4 ou 5, dans lequel le circuit de réception comprend un 15 codeur vidéo. 7. Circuit de transmission vidéo selon l'une quel-conque des revendications 4 à 6, dans lequel le circuit de réception comprend un répartiteur couplé à une pluralité d'affichages (106, 108), le circuit de transmission vidéo étant agencé 20 pour transmettre des données vidéo à chacun des affichages, et comprenant en outre un générateur de paquets supplémentaires (210A, 210B) et un circuit de transmission (212A, 212B) associé à chaque affichage. 8. Circuit de transmission vidéo selon l'une quel- 25 conque des revendications 1 à 7, dans lequel le circuit de synchronisation est agencé pour transmettre une requête de synchronisation vers le circuit de réception après transmission d'une pluralité de paquets. 9. Circuit de transmission vidéo selon l'une quel- 30 conque des revendications 1 à 8 dans lequel le signal de synchronisation est un signal de synchronisation verticale pour synchroniser le traitement des trames par le circuit de réception. 10. Dispositif électronique comprenant une mémoire 35 agencée pour mémoriser des données vidéo couplées au circuit deB9209 - 08-GR2-206 21 transmission vidéo selon l'une quelconque des revendications 1 à 9. 11. Procédé de transmission de données vidéo sur une interface série numérique vers un circuit de réception (111, 106, 108), le circuit de réception étant agencé pour traiter les données vidéo à un débit constant (TL), ce procédé comprenant : produire au moyen d'un générateur de paquets (210, 210A, 210B), pour chaque image des données vidéo, une pluralité de paquets dont chacun contient un groupe de pixels de l'image ; transmettre par le circuit de transmission (212, 212A, 212B) les paquets de chaque image sur une interface numérique série (114) à des intervalles de temps prédéterminés en fonction dudit débit ; et recevoir du circuit de réception, après transmission d'une pluralité de paquets, un signal de synchronisation (TE ACK) pour synchroniser le début de transmission d'un paquet suivant. 12. Procédé selon la revendication 11, dans lequel le début de transmission du paquet suivant est contrôlé pour être égal à un retard configurable après la transmission du paquet précédent. 13. Procédé selon la revendication 11 ou 12, comprenant en outre la mémorisation par le circuit de réception des données d'image reçues dans lesdits paquets dans un tampon de pixels (220, 322A, 322B). 14. Procédé selon l'une quelconque des revendications 11 à 13, comprenant en outre la fourniture d'un premier signal de synchronisation (CLK1) pour synchroniser lesdits intervalles de temps et un second signal de synchronisation pour commander la synchronisation du traitement vidéo, le signal de synchronisation étant produit en fonction du second signal de synchronisation. 15. Procédé selon l'une quelconque des revendications 11 à 14, comprenant en outre le fait de requérir le signal de 35 synchronisation après transmission de chaque pluralité deB9209 - 08-GR2-206 22 paquets, et d'interrompre la transmission des paquets jusqu'à ce que le signal de synchronisation soit reçu.