FR 2936622 A1 20100402 FR 0856523 A 20080929 B9066 1 SYSTÈME DE VEILLE Domaine de l'invention La présente invention concerne un système de veille pour un circuit intégré, et en particulier un système de veille permettant de couper l'alimentation de certaines parties d'un circuit intégré pendant un mode de veille pour économiser de l'énergie. Exposé de l'art antérieur Durant des périodes où certaines parties d'un circuit intégré ne sont pas utilisées, on peut économiser de l'énergie en coupant l'alimentation de ces parties, de sorte qu'elles ne consomment pas de courant électrique. La mise en oeuvre d'un système de veille présente un certain nombre de difficultés. Premièrement, il est important que l'état du circuit juste avant de passer dans le mode de veille soit mémorisé, afin qu'il puisse être restauré à la fin de la période de veille. Cela inclut la mémorisation des données mémorisées dans des cellules mémoire du circuit. Deuxièmement, la présence du circuit de veille ne doit pas dégrader les performances du circuit intégré, et en particulier, la vitesse du circuit ne doit pas être ralentie. Une autre difficulté concerne la chaîne de conception utilisée pour concevoir le circuit intégré. La chaîne de B9066 2 conception doit être modifiée aussi peu que possible par l'introduction d'un système de veille. En outre, il doit n'y avoir qu'un faible impact sur le code du Langage de Transfert de Registres (Register Transfer Language, RTL) pour le circuit, afin d'éviter la réécriture de grandes sections de code. Si ces difficultés ne sont pas résolues, il existe un risque élevé que le temps nécessaire à la mise sur le marché (TTM) du circuit soit rallongé, ce qui est clairement non souhaitable. Résumé Un objet de la présente invention est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. Un aspect de l'invention prévoit un système de veille comprenant un module d'alimentation comprenant un premier commutateur connecté entre une source de tension d'alimentation externe et un rail d'alimentation de circuits ; et un module de rétention comprenant un deuxième commutateur connecté entre le rail d'alimentation de circuits et un rail d'alimentation interne de mémoire d'au moins une cellule mémoire, dans lequel le rail d'alimentation interne de mémoire est en outre relié à ladite tension d'alimentation externe par l'intermédiaire d'un dispositif abaisseur de tension. Selon un mode de réalisation de l'invention, le dispositif abaisseur de tension est une diode. Selon un autre mode de réalisation de l'invention, le système de veille comprend en outre au moins un module d'isolation relié à une ou plusieurs sorties d'un circuit couplé à ladite tension d'alimentation, les modules d'isolation étant agencés pour isoler lesdites sorties pendant un mode de veille. Selon un autre mode de réalisation de l'invention, les premier et deuxième commutateurs sont des transistors comprenant chacun un noeud de grille connecté pour recevoir un signal de commande activé pour actionner un mode de veille. Selon un autre mode de réalisation de l'invention, le système de veille comprend en outre un bloc de commande agencé pour recevoir un signal de commande de veille indiquant le B9066 3 moment où on doit passer dans le mode de veille, et agencé pour produire un signal de commande pour commander les premier et deuxième commutateurs et un signal de commande d'horloge pour altérer un signal d'horloge dirigé vers au moins une des cellules mémoire pendant le mode de veille. Selon un autre mode de réalisation de l'invention, le signal d'horloge est altéré pour rester dans un état haut ou dans un état bas pendant que le signal de commande d'horloge est activé. Selon un autre mode de réalisation de l'invention, le signal de commande pour démarrer le mode de veille est activé avec un certain retard par rapport au signal de commande d'horloge. Selon un autre mode de réalisation de l'invention, le 15 signal de commande est activé sous forme d'une rampe. Un autre aspect de l'invention prévoit un circuit intégré comprenant le système de veille ci-dessus et une pluralité de cellules mémoire comprenant chacune le module de rétention. 20 Selon un autre mode de réalisation de l'invention, le circuit intégré comprend au moins un bloc de logique relié au rail d'alimentation de circuits. Selon un autre mode de réalisation de l'invention, le circuit intégré comprend une pluralité d'îlots, chaque îlot 25 comprenant ledit système de veille, le système de veille de chaque îlot étant connecté pour recevoir ledit signal de commande de veille. Un autre aspect de l'invention prévoit un dispositif électronique comprenant le circuit intégré ci-dessus. 30 Un aspect de l'invention prévoit une bibliothèque de cellules standard comprenant des cellules standard décrivant le système de veille ci-dessus, la bibliothèque comprenant une première cellule standard décrivant le commutateur d'alimentation et une deuxième cellule standard décrivant des cellules mémoire 35 comprenant le module de rétention. B9066 4 Un autre aspect de l'invention prévoit un procédé de réduction de consommation d'énergie dans un circuit intégré comprenant, pendant un mode de veille, isoler au moins un rail d'alimentation de circuits du circuit intégré vis-à-vis de la tension d'alimentation externe ; et appliquer, par un dispositif abaisseur de tension, une tension inférieure à la tension d'alimentation externe à au moins une cellule mémoire du circuit. Brève description des dessins Ces objets, caractéristiques, aspects et avantages ainsi que d'autres de l'invention apparaîtront clairement à la lecture de la description suivante de modes de réalisation, donnée à titre d'illustration et non pas de limitation, en référence aux dessins joints dans lesquels : la figure 1 illustre un circuit intégré comprenant un système de veille selon un mode de réalisation de la présente invention ; la figure 2 illustre plus en détail une partie d'un circuit intégré comprenant un circuit de veille selon des modes 20 de réalisation de la présente invention ; la figure 3 illustre plus en détail un commutateur d'alimentation du circuit de la figure 2 selon un mode de réalisation de la présente invention ; la figure 4 illustre plus en détail une cellule 25 mémoire de rétention du circuit de la figure 2 selon un autre mode de réalisation de la présente invention ; la figure 5 représente des chronogrammes de signaux de commande pour commander le début et la fin d'un mode de veille, et des signaux d'horloge, selon des modes de réalisation de la 30 présente invention ; et la figure 6 illustre un dispositif électronique comprenant un circuit selon des modes de réalisation de la présente invention. B9066 Description détaillée La figure 1 illustre un circuit 100, qui est par exemple un îlot d'un circuit intégré (IC), et qui comprend un système de veille pour mettre en oeuvre un mode de veille. 5 Un contrôleur de rétention d'alimentation (PRC) 102 reçoit un signal de commande de veille PMD sur une ligne d'entrée 104 et fournit un signal de commande d'alimentation (PC) sur une ligne 106. Le PRC 102 fournit aussi un signal de rétention RET sur une ligne 108, signal qui est fourni à un bloc de commande de blocage d'horloge (C-G). Le bloc 110 reçoit aussi un signal d'horloge CK sur une ligne d'entrée 112. Le bloc de commande de blocage d'horloge fournit un signal CK S sur une ligne 114. Lorsque RET n'est pas activé, CK S correspond au signal d'horloge CK. Par contre, lorsque RET est activé, le bloc de commande de blocage d'horloge 110 fournit un signal CK S ayant un état constant, qui peut être un état haut ou un état bas. Puisqu'il n'y a plus de transitions d'horloge, cela gèle effectivement la logique normalement cadencée par CK dans le circuit 100. Dans une région 116 du circuit 100, les éléments du circuit reçoivent une tension d'alimentation externe, et sont ainsi toujours alimentés, même pendant le mode de veille. En dehors de la région 116, des éléments du circuit sont connectés à un rail d'alimentation interne du circuit, qui est isolé pendant le mode de veille, et ainsi ces éléments sont non alimentés. Des blocs logiques 118 et 120 du circuit 100 sont en dehors de la région 116, et sont ainsi non alimentés lorsque le signal PC est activé. Les blocs logiques 118 et 120 comprennent, par exemple, des portes logiques, des amplifi- cateurs et des cellules mémoire telles que des bascules ou des circuits de verrouillage qui peuvent être non alimentés pendant le mode de veille. Les éléments se trouvant à l'intérieur de la région 116 comprennent des amplificateurs 122, 124, 126 et 128, qui distribuent le signal de commande PC et le signal CK S au B9066 6 circuit de veille du circuit 100, et aussi aux cellules mémoire. En particulier, l'amplificateur 122 fournit le signal PC à partir de la ligne 106 à des commutateurs d'alimentation 130 et 132, et à l'amplificateur 126. L'amplificateur 126 transmet ainsi le signal PC à des cellules mémoire 134, 136 et 138. L'amplificateur 124 fournit le signal d'horloge CK S à partir de la ligne 114 à la cellule mémoire 134 et à l'amplificateur 128. L'amplificateur 128 relaye le signal d'horloge CK S vers les cellules mémoire 136 et 138. Des blocs d'isolation 140, 142 et 144 sont prévus au niveau des sorties du circuit 100, et en particulier sont reliés à des sorties de la mémoire 136, du bloc de logique 120, et du bloc mémoire 138, respectivement. Pendant le mode de veille, les blocs d'isolation 140 à 144 isolent ces sorties des autres circuits auxquels elles sont normalement reliées. Les blocs d'isolation 140 à 144 reçoivent le signal RET et sont alimentés par la tension d'alimentation externe. Bien que cela ne soit pas représenté en figure 1, dans certains modes de réalisation du circuit 100, une isolation (un blindage) est prévu autour de la région 116 pour empêcher une diaphonie entre la logique qui est alimentée et la logique qui n'est pas alimentée pendant le mode de veille. En fonctionnement, peu après l'activation du signal de commande de veille PMD, le signal de commande RET est activé par le PRC 102 pour isoler les sorties du circuit 100 au moyen des blocs d'isolation 140 à 144, et geler le signal d'horloge CK S dans un état donné. Peu après l'activation du signal RET, le signal PC est activé pour couper l'alimentation du rail d'alimentation de circuits au moyen des commutateurs d'alimentation 130 et 132, et ainsi arrêter les blocs logiques 118 et 120. Le signal PC active aussi un mode d'économie d'énergie pour les circuits mémoire 134 à 138, comme cela va être expliqué plus en détail ci-après. La figure 2 illustre plus en détail une partie 200 du 35 circuit 100 de la figure 1. En particulier, le commutateur B9066 7 d'alimentation 132, la cellule mémoire 134 et les blocs logiques 118 et 120 sont illustrés. Comme cela est illustré, chacun de ces blocs est formé par une cellule placée entre un premier rail d'alimentation 202, et un second rail d'alimentation VSS 204, qui est par exemple à une tension de masse, ou une tension négative. Le commutateur d'alimentation 132 reçoit une tension d'alimentation externe VDD EXT sur une ligne 212 et cette tension est présente que le circuit soit en mode de veille ou non. La tension VDD EXT est fournie au commutateur d'alimentation 132 par exemple par l'intermédiaire de régions de type N fortement dopées formées sur le dispositif, ou à titre de variante, par l'intermédiaire d'une connexion à un niveau de métallisation supérieur. La tension d'alimentation externe VDD EXT est reliée au rail d'alimentation 202 par l'intermédiaire d'un transistor 216, qui reçoit au niveau de son noeud de grille le signal PC sur une ligne 218. Le transistor 216 est par exemple un transistor MOS à canal P (PMOS), qui est conducteur lorsque le signal PC est à l'état bas, et non conducteur lorsque le signal PC est à l'état haut. La tension d'alimentation externe VDD EXT est aussi fournie sur une ligne 222 à un noeud 224 de la cellule mémoire 134. Le noeud 224 est relié à un rail d'alimentation interne 228 de la cellule mémoire 134 par l'intermédiaire d'un dispositif abaisseur de tension, formé dans cet exemple par une diode 226. Le rail 228 est aussi relié au rail d'alimentation de circuits 202 par l'intermédiaire d'un transistor 234 qui reçoit sur son noeud de grille le signal PC sur une ligne 236. Le transistor 234 est, par exemple, un transistor PMOS, qui est conducteur lorsque PC est à l'état bas, et non conducteur lorsque PC est à l'état haut. La cellule mémoire 134 est connectée entre le rail d'alimentation interne 228 de mémoire et le rail d'alimentation de masse VSS, et n'est pas représentée en détail en figure 2. B9066 8 Les cellules logiques 118 et 120 ne reçoivent pas directement la tension d'alimentation externe VDD EXT, mais sont alimentées par le rail d'alimentation de circuits 202. En veille, lorsque le signal PC est activé, le rail d'alimentation de circuits 202 est isolé de la tension d'alimentation externe VDD EXT, et ainsi les blocs logiques 118 et 120 sont non alimentés. En même temps, le rail d'alimentation interne 228 de la cellule mémoire 134 est isolé du rail d'alimentation 202, et se trouve alimenté par la tension d'alimentation externe VDD EXT, par l'intermédiaire de la diode 226. La diode 226 diminue la tension d'alimentation interne de la cellule mémoire en dessous de celle d'alimentation externe, d'approximativement 1 VT (tension de seuil). VT est par exemple entre 0,1 V et 0,6 V. Ceci entraîne un plus faible courant de fuite et une plus faible consommation pour la cellule mémoire 134, mais la tension interne est suffisante pour maintenir l'état de la cellule mémoire. Le commutateur d'alimentation 132 et la cellule mémoire 134 sont par exemple prévus dans une bibliothèque de cellules standard, de sorte que ces dispositifs peuvent être sélectionnés et placés sur un circuit intégré comme c'est le cas pour d'autres cellules standard de la bibliothèque de cellules standard. La figure 3 illustre la topologie du commutateur 25 d'alimentation 132 selon un exemple. La tension d'alimentation externe VDD EXT est fournie sur une piste conductrice 212, et le commutateur d'alimentation 132 est directement relié à cette piste 212. Le transistor 216 comprend un noeud de grille 302, 30 connecté de façon à recevoir le signal PC au niveau d'un noeud 218, et des noeuds de source et de drain 304, 306. Le noeud de source 306 est relié à un réseau de pistes conductrices pour distribuer la tension sur le rail d'alimentation de circuits 202. En particulier, le noeud de source 306 est relié à une 35 piste conductrice 308, et à une piste conductrice 309 reliée à B9066 9 des rails d'alimentation 202, par un via conducteur 310. La piste conductrice 308 est reliée par d'autres nias 312 et 314 à d'autres pistes conductrices 311 et 313, qui distribuent la tension d'alimentation vers d'autres points le long du rail d'alimentation 202, comme cela est illustré. La cellule mémoire 134 est illustrée en figure 3, connectée entre un rail d'alimentation 202 et un rail d'alimentation de masse VSS 204. Bien que cela ne soit pas illustré, la cellule mémoire 134 reçoit aussi la tension d'alimentation externe VDD EXT. D'autres cellules, non illustrées, sont par exemple prévues entre les rails d'alimentation 202 et 204. La figure 4 illustre plus en détail en exemple de la cellule mémoire 134 de la figure 2. Le transistor 234 de la cellule mémoire 134, reliant le rail d'alimentation de circuits 202 au rail d'alimentation interne 228 est constitué de noeuds de drain et de source 402 et 404 respectivement, et d'un noeud de grille 406. Le noeud de grille 406 est connecté de façon à recevoir le signal de commande PC sur la ligne 236. Le noeud de drain 404 est relié au rail d'alimentation interne 228, qui fournit l'alimentation à la cellule mémoire. La cellule mémoire 134 comprend deux inverseurs 408, 409 montés tête-bêche. L'inverseur 409 comprend un premier transistor ayant des noeuds de source et de drain 410 et 412 respec- tivement et un noeud de grille 414, et un deuxième transistor ayant des noeuds de source et de drain 416 et 418 respectivement et un noeud de grille relié au même noeud de grille 414 que le premier transistor. Le noeud de source 410 est relié au rail d'alimentation interne 228 de mémoire par un via, tandis que le noeud de drain 412 est relié au noeud de drain 418 du deuxième transistor par l'intermédiaire d'une piste conductrice 420 et de contacts à chaque extrémité. Le noeud de source 416 est relié au rail d'alimentation VSS 204 par une piste conductrice 422 et un contact. B9066 10 Le deuxième inverseur 409 comprend un premier transistor ayant des noeuds de source et de drain 424 et 426 respectivement et un noeud de grille 428, et un deuxième transistor ayant des noeuds de source et de drain 430 et 432 respectivement et un noeud de grille relié au même noeud de grille 428 que le premier transistor. Le noeud de source 424 est relié au rail d'alimentation interne 228 de mémoire par un via, tandis que le noeud de drain 426 est relié au noeud de drain 430 du deuxième transistor par l'intermédiaire d'une piste conduc- trice 432 et de contacts à chaque extrémité. Le noeud de source 432 est relié au rail d'alimentation VSS 204 par une piste conductrice 434 et un contact. Le noeud de sortie de l'inverseur 408, prévu sur la piste conductrice 420, est relié au noeud de grille 428 des transistors de l'inverseur 409 par l'intermédiaire d'un contact, tandis que le noeud de sortie de l'inverseur 409, prévu au niveau du drain 430, est relié au noeud de grille 414 de l'inverseur 408 par l'intermédiaire d'une piste conductrice 436 et d'un contact. Bien que cela ne soit pas représenté en figure 4, les entrées/sorties 420, 436 des inverseurs 408, 409 sont reliées à des lignes d'entrée/sortie respectives de la mémoire par l'intermédiaire d'autres commutateurs (aussi non représentés) qui commandent l'instant où la cellule mémoire est accédée pour des opérations de lecture ou d'écriture. Le rail 228 est aussi relié à la tension d'alimentation externe VDD EXT par l'intermédiaire d'une diode 226. La diode 226 est constituée d'un transistor ayant des noeuds de source et de drain 440, 442 respectivement et un noeud de grille 444. Le noeud de source 440 est relié à la tension d'alimentation externe par une piste conductrice 446 avec des vias à chaque extrémité, et le noeud de grille 444 est relié au noeud de source 442 par une piste conductrice 448 avec des vias aux deux extrémités. B9066 11 Un bloc 456 est aussi illustré en figure 4, et comprend un transistor. Ce bloc comprend des éléments qui ne participent pas à la fonction de mémorisation de la cellule mémorisante, et peut être non alimenté en mode veille. Ainsi la cellule mémoire 134 est alimentée par le rail 228, qui est relié au rail 202 lorsque le circuit n'est pas en mode de veille. Par contre, lorsque le circuit passe dans le mode de veille, le rail 228 est isolé du rail 202 par le transistor 234. Pendant le mode de veille, le rail 228 reçoit une tension VDD INTERNE correspondant à la tension d'alimentation externe VDD EXT moins la chute de tension dans la diode 226, qui est par exemple d'environ 0,6 V. En supposant une tension d'alimentation externe de 1,8 V, le rail d'alimentation interne 228 de mémoire a ainsi une tension d'environ 1,2 V pendant le mode de veille. Cette tension réduite est suffisante pour maintenir la cellule mémoire dans l'état où elle se trouvait juste avant le passage dans le mode de veille. La figure 5 illustre des chronogrammes des signaux PMD, RET, PC, CK et CK S selon un exemple. Initialement, lorsqu'on n'est pas dans le mode de veille, les signaux PMD, RET et PC sont à l'état bas, et CK S correspond au signal d'horloge CK, avec un petit retard. En référence aussi à la figure 1, lorsque le signal PMD à l'entrée du contrôleur de rétention d'alimentation PRC 102 passe à l'état haut, indiquant le début du mode de veille, cela déclenche une transition du signal RET sur la ligne 108, qui passe à l'état haut peu de temps après le passage de PMD à l'état haut. Le signal RET est fourni au bloc C-G 110, et entraîne le gel du signal d'horloge CK S à l'état haut ou l'état bas. Dans certains modes de réalisation, le signal CK S est toujours gelé à l'état haut, ou toujours à l'état bas, tandis que dans d'autres modes de réalisation CK S est gelé dans l'état où il se trouve lorsque RET passe à l'état haut. Comme cela est représenté en figure 5, lorsque RET passe à l'état haut, CK est dans l'état haut, et est gelé dans cet état. B9066 12 Un certain temps après le passage de RET à l'état haut, par exemple après environ un cycle d'horloge, PC passe aussi à l'état haut, mais sous forme d'une rampe. L'utilisation d'une rampe aide à empêcher des à-coups de courant qui pour- raient endommager des données mémorisées dans les cellules mémoire. Dans l'exemple représenté, le signal PC passe à l'état haut en une durée d'environ un cycle d'horloge et demi. Cependant, dans des variantes de réalisation, la rampe peut monter avec une pente plus faible, de sorte que le signal PC prend entre 10 et 100 cycles d'horloge pour passer à l'état haut. Pendant la durée du mode de veille, le signal PC reste à l'état haut, et le signal d'horloge CK S reste gelé dans l'état haut ou dans l'état bas. La fin du mode de veille est indiqué par une transition vers le bas du signal PMD, et la figure 5 représente ce signal passant à l'état bas quelques périodes d'horloge après être passé à l'état haut. En pratique, le mode de veille pourrait durer beaucoup plus longtemps que cela, par exemple des milliers de cycles d'horloge. Le front descendant de PMD déclenche le passage du signal PC à l'état bas après un court retard. De nouveau, le signal PC change d'état sous forme d'une rampe pour empêcher des à-coups de courant qui pourraient endommager des données. La durée du passage du signal PC à l'état bas est représentée comme étant d'environ un cycle d'horloge et demi, mais pourrait être nettement plus longue, par exemple comprise entre 10 et 100 cycles d'horloge. Peu après le passage du signal PC à l'état bas, le signal RET passe aussi à l'état bas, et cela dégèle le signal d'horloge CK S, qui devient de nouveau une version légèrement retardée du signal d'horloge CK. Avantageusement, en gelant le signal d'horloge CK S avant l'activation du signal PC, et donc après la chute de la tension sur le rail d'alimentation de circuits 202, on empêche que des signaux non valides soient pris en tant qu'horloge par les blocs logiques synchrones du circuit, tels que les cellules mémoire. En outre, en dégelant le signal d'horloge après le B9066 13 passage du signal PC à l'état bas, et donc avant la remontée de la tension sur le rail d'alimentation de circuits 202, on empêche de nouveau que des signaux non valides soient pris en tant qu'horloge par la logique synchrone. La figure 6 illustre un dispositif électronique 600 comprenant un circuit muni d'un système de veille selon des modes de réalisation décrits ici. Le dispositif 600 comprend une carte de circuit imprimé 602, reliée à d'autres composants 604 et 606, qui sont par exemple des dispositifs d'entrée ou de sortie, tels que des claviers, des afficheurs. La carte comprend en outre une puce de circuit intégré 608, qui comprend des premier et deuxième îlots 610 et 612. Les îlots 610, 612 ont chacun un système de veille activé par le signal PMD, qui est fourni à chaque îlot par un bloc de commande 614. Le dispositif électronique 600 est par exemple tout système comportant des éléments qui peuvent être non alimentés pendant certaines périodes afin d'économiser de l'énergie, et comportant au moins une cellule mémoire mémorisant des données qui doivent rester mémorisées lorsque d'autres parties du circuit sont non alimentés. Des exemples de dispositif comprennent des dispositifs portables tels que des téléphones mobiles, des caméras ou des appareils numériques, des ordinateurs portables, des lecteurs MP3, des lecteurs de DVD portables, des consoles de jeux portables, etc. Avantageusement, selon des modes de réalisation décrits ici, on utilise un seul signal de commande de veille PMD pour activer/désactiver le mode de veille. Cela assure avantageusement un système de veille qui est simple à mettre en oeuvre, et ne modifie pas beaucoup la chaîne de conception du circuit intégré, ni le code RTL. Un autre avantage des modes de réalisation décrits ici est que le commutateur d'alimentation, qui relie ou isole la tension d'alimentation externe VDD EXT vis-à-vis du rail d'alimentation de circuits 202, ainsi que le circuit de réten- B9066 14 tion de tension de la cellule mémoire, qui alimente une cellule mémoire à une tension réduite pendant le mode de veille, peuvent être mis en oeuvre sous forme de cellules standard. Comme d'autres cellules du circuit, ces cellules peuvent être placées entre le rail d'alimentation de circuits 202 et VSS. Un autre avantage des modes de réalisation décrits ici et que le commutateur d'alimentation peut être constitué d'un seul transistor pour couper la tension sur le rail d'alimentation de circuits 202, et ainsi les performances du circuit ne sont pas dégradées. Un autre avantage des modes de réalisation décrits ici est que des cellules mémoire, comme des circuits de verrouillage ou des bascules, continuent à fonctionner pendant le mode de veille, mais à une tension d'alimentation réduite, entraînant une consommation d'énergie réduite et une fuite de courant réduite. Un autre avantage des modes de réalisation décrits ici est que le dispositif abaisseur de tension est prévu pour chaque cellule mémoire, et peut ainsi être optimisé en fonction de la consommation de chaque cellule. Ainsi, la surface totale occupée par les dispositifs abaisseurs de tension des cellules mémoire dans le circuit est étalonnée avec précision, indépendamment du nombre de cellules mémoire prévues. Bien qu'on ait décrit un certain nombre de modes de réalisation particuliers de la présente invention, l'homme de l'art notera qu'on peut effectuer diverses modifications et améliorations. Par exemple, bien que les transistors des circuits aient été décrits comme étant des transistors MOS, on peut uti- liser d'autres technologies. En outre, l'homme de l'art notera que bien qu'on ait décrit un exemple de structure de dispositif mémoire, de nombreuses variantes sont possibles. De plus, l'homme de l'art notera que bien qu'un exemple d'une cellule mémoire ait été décrit en relation avec la figure 4, en variante les cellules mémoires peuvent être réalisées B9066 15 par d'autre circuits, tel que des circuits mémoire basés sur un premier inverseur et un second inverseur recevant un signal d'horloge montés tête-bêche, ou basés sur des portes NON ET, ou basés sur des portes NON OU. De plus, d'autres réalisations de rails d'alimentations VDD S et VSS et d'alimentation de la tension VDD EXT sont possibles. De plus, l'han e nde l'art notera que bien que le coituutateur d'alimentation et la cellule mémoire de rétention soient décrits comme connectés entre VDD EXT et le rail d'alimentation VDD S, le commutateur d'alimentation et la cellule mémoire de rétention décrits ci-dessus peuvent à la place ou en plus être adaptés pour être connectés entre une tension externe VSS et le rail d'alimentation VSS. Selon des variantes de réalisation, à la place d'une diode, on peut prévoir une chaîne de diodes ou d'autres moyens pour diminuer la tension d'alimentation dans chaque cellule mémoire, comme par exemple un transistor en mode résistance ou un transistor à basse tension de seuil bloqué. Bien qu'on ait prévu un exemple avec deux commutateurs d'alimentation en figure 1, l'homme de l'art notera qu'on peut prévoir, dans des variantes de réalisation, un nombre beaucoup plus élevé de ces commutateurs sur un circuit intégré pour distribuer la tension du rail d'alimentation de circuits, par exemple des centaines de ces commutateurs. REVENDICATIONS1. Système de veille comprenant : un module d'alimentation (PS) comprenant un premier commutateur (216) connecté entre une source de tension d'alimentation externe (VDD EXT) et un rail d'alimentation de circuits (202) ; et un module de rétention (234, 226) comprenant un deuxième commutateur (234) connecté entre le rail d'alimentation de circuits et un rail d'alimentation interne de mémoire (228) d'au moins une cellule mémoire (134), dans lequel le rail d'ali- mentation interne de mémoire est en outre relié à ladite tension d'alimentation externe par l'intermédiaire d'un dispositif abaisseur de tension (226). 2. Système de veille selon la revendication 1, dans lequel le dispositif abaisseur de tension est une diode (226). 3. Système de veille selon la revendication 1 ou 2, comprenant en outre au moins un module d'isolation (140-144) relié à une ou plusieurs sorties d'un circuit couplé à ladite tension d'alimentation, les modules d'isolation étant agencés pour isoler lesdites sorties pendant un mode de veille. 4. Système de veille selon l'une quelconque des revendications 1 à 3, dans lequel les premier et deuxième commutateurs sont des transistors comprenant chacun un noeud de grille connecté pour recevoir un signal de commande (PC) activé pour actionner un mode de veille. 5. Système de veille selon l'une quelconque des revendications 1 à 3, comprenant en outre un bloc de commande (102) agencé pour recevoir un signal de commande de veille (PMD) indiquant le moment où on doit passer dans le mode de veille, et agencé pour produire un signal de commande (PC) pour commander 30 les premier et deuxième commutateurs et un signal de commande d'horloge (RET) pour altérer un signal d'horloge (CK S) dirige vers au moins une des cellules mémoire pendant le mode de veille. 25B9066 17 6. Système de veille selon la revendication 5, dans lequel le signal d'horloge (CK S) est altéré pour rester dans un état haut ou dans un état bas pendant que le signal de commande d'horloge (RET) est activé. 7. Système de veille selon la revendication 5 ou 6, dans lequel le signal de commande (PC) pour démarrer le mode de veille est activé avec un certain retard par rapport au signal de commande d'horloge. 8. Système de veille selon l'une quelconque des reven-10 dications 5 à 7, dans lequel le signal de commande (PC) est activé sous forme d'une rampe. 9. Circuit intégré comprenant le système de veille selon l'une quelconque des revendications 1 à 8, et une pluralité de cellules mémoire (134-138) comprenant chacune ledit 15 module de rétention. 10. Circuit intégré selon la revendication 9, comprenant au moins un bloc de logique (118, 120) relié au rail d'alimentation de circuits (202). 11. Circuit intégré selon la revendication 9 ou 10, 20 comprenant une pluralité d'îlots, chaque îlot comprenant ledit système de veille, le système de veille de chaque îlot étant connecté pour recevoir ledit signal de commande de veille (PMD). 12. Dispositif électronique comprenant le circuit intégré selon l'une quelconque des revendications 9 à 11. 25 13. Bibliothèque de cellules standard comprenant des cellules standard décrivant le système de veille selon l'une quelconque des revendications 1 à 8, la bibliothèque comprenant une première cellule standard décrivant le commutateur d'alimentation et une deuxième cellule standard décrivant des cellules 30 mémoire comprenant le module de rétention. 14. Procédé de réduction de consommation d'énergie dans un circuit intégré comprenant, pendant un mode de veille : isoler au moins un rail d'alimentation de circuits (202) du circuit intégré vis-à-vis de la tension d'alimentation 35 externe (VDD EXT) ; etB9066 18 appliquer, par un dispositif abaisseur de tension (226), une tension inférieure à la tension d'alimentation externe à au moins une cellule mémoire du circuit.