FR 2935196 A1 20100226 FR 0855614 A 20080819 B8722 - 07-RO-209 1 CIRCUIT INTEGRE A DIMENSIONS REDUITES Domaine de l'invention La présente invention concerne les circuits intégrés et les procédés de fabrication de circuits intégrés. Plus précisément, la présente invention concerne la structure des pistes métalliques des circuits intégrés. Exposé de l'art antérieur Les règles de conception de circuits intégrés imposent des dimensions minimales pour les éléments d'un circuit intégré et des espacements minimaux entre les éléments du circuit intégré, notamment les pistes métalliques qui s'étendent entre des couches isolantes et/ou en surface d'une couche isolante et les nias conducteurs qui s'étendent généralement au travers des couches isolantes. Une piste métallique peut avoir une forme quelconque et, en particulier, peut correspondre à un plot métallique à base carrée ou rectangulaire. On appelle dimension minimale de piste la dimension de la piste, en dehors de l'épaisseur, la plus petite que l'on puisse utiliser. La dimension minimale de piste dépend notamment des techniques mises en oeuvre lors de la fabrication du circuit intégré. La tendance actuelle est à la réduction des dimensions des circuits intégrés. Pour certains circuits intégrés, ce sont les dimensions des pistes métalliques définies lors de la B8722 - 07-RO-209 2 conception du circuit intégré qui imposent les dimensions finales du circuit intégré. Ceci peut être le cas pour les pistes métalliques des premiers niveaux de métallisation des mémoires non volatiles ROM (Read Only Memory) qui sont programmées lors de la fabrication ou de la première utilisation du circuit intégré et qui ne peuvent être ni effacées ni reprogrammées par la suite. En effet, dans ce cas, les pistes du premier niveau de métallisation correspondent, au moins en partie, à des plots et le pas des plots imposent les dimensions de la mémoire. Parmi les procédés classiques de fabrication des pistes métalliques d'un circuit intégré, on distingue les procédés à pistes aluminium-cuivre pour lesquels toutes les pistes du circuit intégré sont à base d'un alliage contenant de l'aluminium et une faible quantité de cuivre et les procédés à pistes cuivre pour lesquels toutes les pistes du circuit intégré sont en cuivre. Dans la suite de la description, l'expression "piste en aluminium" signifie indifféremment une piste réalisée seulement en aluminium ou à base d'un alliage d'aluminium et d'une faible quantité d'un ou de plusieurs autres matériaux, par exemple le cuivre. La dimension minimale à prévoir pour une piste en aluminium est plus élevée que la dimension minimale à prévoir pour une piste en cuivre en raison des techniques mises en oeuvre lors de la formation des pistes d'aluminium. De ce fait, lorsque les dimensions finales d'un circuit intégré sont imposées par les dimensions des pistes métalliques des premiers niveaux de métallisation, la mise en oeuvre d'un procédé à pistes cuivre au lieu d'un procédé à pistes aluminium-cuivre permet de réduire les dimensions du circuit intégré. Toutefois, le coût de mise en oeuvre d'un procédé à pistes cuivre est supérieur au coût de mise en oeuvre d'un procédé à pistes aluminium-cuivre, ce qui en limite l'utilisation. B8722 - 07-RO-209 Résumé Un objet de la présente invention vise un circuit intégré comprenant une structure particulière de pistes conductrices permettant l'obtention d'un circuit intégré dont les dimensions sont inférieures aux dimensions d'un circuit obtenu par un procédé à pistes aluminium-cuivre et dont le coût de fabrication est inférieur au coût de fabrication d'un circuit intégré obtenu par un procédé à pistes cuivre. Un autre objet de la présente invention vise un procédé de fabrication de pistes conductrices d'un circuit intégré permettant l'obtention d'un circuit intégré dont les dimensions sont inférieures aux dimensions d'un circuit obtenu par un procédé à pistes aluminium-cuivre et dont la mise en oeuvre présente un coût moins élevé qu'un procédé à pistes cuivre. Ainsi, un mode de réalisation de la présente invention prévoit un circuit intégré comprenant une couche isolante ayant des première et deuxième faces opposées. Le circuit comprend, dans une première zone, des premières portions conductrices d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face et se prolongeant par des premiers vias du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices à la deuxième face. Le circuit comprend, dans une seconde zone, des secondes portions conductrices d'un second matériau conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias du premier matériau conducteur, au contact des secondes portions conductrices et s'étendant de la première face à la deuxième face. Selon un mode de réalisation de l'invention, la dimension minimale parallèlement à la première face des premières portions conductrices est strictement inférieure à la dimension minimale parallèlement à la première face des secondes portions conductrices. 3 B8722 - 07-RO-209 4 Selon un mode de réalisation de l'invention, les premiers vias ont une première longueur et les deuxièmes vias ont une deuxième longueur strictement supérieure à la première longueur. Selon un mode de réalisation de l'invention, le circuit comprend, en outre, une couche isolante supplémentaire comprenant des troisième et quatrième faces opposées et recouvrant, du côté de la troisième face, les premières et secondes portions conductrices et la couche isolante ; des troisièmes vias ayant une troisième longueur et s'étendant de la quatrième face à la troisième face au contact des premières portions conductrices ; et des quatrièmes vias ayant une quatrième longueur strictement inférieure à la troisième longueur et reliant les secondes portions conductrices à la quatrième face. Selon un mode de réalisation de l'invention, le premier matériau conducteur est à base de tungstène. Selon un mode de réalisation de l'invention, le second matériau conducteur est à base d'aluminium. Selon un mode de réalisation de l'invention, la première zone correspond à une zone mémoire non volatile de type ROM. Selon un mode de réalisation de l'invention, le circuit comprend un substrat et ladite couche isolante recouvre 25 le substrat du côté de la deuxième face. Un mode de réalisation de la présente invention vise un procédé de fabrication d'un circuit intégré comprenant les étapes consistant à prévoir une couche isolante ayant des première et deuxième faces opposées ; à former, dans une 30 première zone du circuit intégré, des premières portions conductrices d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face et se prolongeant par des premiers vias du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices à 35 la deuxième face ; et à former, dans une seconde zone du circuit B8722 - 07-RO-209 intégré, des secondes portions conductrices d'un second matériau conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias du premier matériau conducteur, au contact des secondes portions conductrices et 5 s'étendant de la première à la deuxième face. Selon un mode de réalisation de l'invention, le procédé comprend les étapes consistant à former dans la première face de la couche isolante des premières ouvertures ayant les dimensions des premières portions conductrices et s'étendant sur une partie de l'épaisseur de la couche isolante ; à former dans la couche isolante des deuxièmes ouvertures ayant les dimensions des premiers vias et s'étendant depuis les premières ouvertures jusqu'à la deuxième face ; à former dans la couche isolante des troisièmes ouvertures ayant les dimensions des deuxièmes vias et s'étendant de la première face à la deuxième face ; et à remplir les première, deuxième et troisième ouvertures du premier matériau. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 à 3 sont respectivement des coupes de deux exemples de réalisation de circuits intégrés classiques et d'un exemple de réalisation d'un circuit intégré selon l'invention ; les figures 4A à 4E représentent les structures obtenues à des étapes successives d'un exemple de procédé de fabrication du circuit intégré classique de la figure 1 ; les figures 5A à 5E représentent les structures obtenues à des étapes successives d'un exemple de procédé de fabrication du circuit intégré classique de la figure 2 ; et B8722 - 07-RO-209 6 les figures 6A à 6F représentent des structures obtenues à des étapes successives d'un exemple de procédé de fabrication d'un circuit intégré selon l'invention. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Les figures 1 et 2 sont des coupes d'exemples de circuits intégrés classiques 10, 12. A titre d'exemple, chaque circuit intégré 10, 12 comprend une première zone correspondant à une mémoire MEM, par exemple une mémoire ROM, représentée de façon schématique en partie droite sur les figures, et une 15 seconde zone appelée circuit auxiliaire CIR et représentée de façon schématique en partie gauche sur les figures. De façon générale, le circuit auxiliaire CIR comprend l'ensemble des composants du circuit intégré ne faisant pas partie de la mémoire MEM. Les pistes et vias conducteurs du circuit intégré 20 10 sont obtenus par un procédé à pistes aluminium-cuivre tandis que les pistes et vias conducteurs du circuit intégré 12 sont obtenus par un procédé à pistes cuivre. Chaque circuit intégré 10, 12 comprend un substrat 14 d'un matériau semiconducteur, par exemple du silicium 25 monocristallin. Une région d'isolation 15, par exemple une région en oxyde de silicium formée par un procédé de type STI (Shallow Trench Isolation), sépare la mémoire MEM du circuit auxiliaire CIR. Des composants électroniques, par exemple des transistors MOS, sont prévus dans et sur le substrat 14. On a 30 seulement représenté des portions d'un matériau semiconducteur 16, 17, par exemple du silicium polycristallin, disposées sur le substrat 14. Le substrat 14 et les portions semiconductrices 16, 17 sont recouverts d'une couche isolante 18, d'épaisseur HI, par exemple une couche d'oxyde de silicium. La couche 18 comprend 35 une face 19 en contact avec le substrat 14 et une face 20 10 B8722 - 07-RO-209 7 opposée à la face 19. Des vias conducteurs 22, 23, par exemple en tungstène, traversent la couche isolante 18 et viennent au contact du substrat 14 et/ou de portions semiconductrices 16, 17. Pour le circuit 10, des pistes en aluminium 24, 25 d'un premier niveau de métallisation sont disposées sur la couche isolante 18. Lorsque la mémoire MEM est une mémoire non volatile ROM, les pistes 24 peuvent avoir en partie la forme de plots et participer à la programmation de la mémoire MEM. On appelle d1 la dimension la plus petite (autre que l'épaisseur) des pistes 24. Une couche isolante 26 recouvre les pistes 24, 25 et la couche isolante 18. Des vias conducteurs 28, 29, par exemple en tungstène, traversent la couche isolante 26 et viennent au contact des pistes conductrices 24, 25. Des pistes métalliques, non représentées, de niveaux de métallisation supérieurs peuvent être prévues. En particulier, les pistes métalliques du ou des derniers niveaux de métallisation peuvent être en aluminium ou éventuellement en cuivre. Pour le circuit 12, une couche isolante 30 recouvre la couche 18. Des pistes en cuivre 32, 33 d'un premier niveau de métallisation sont situées dans la couche isolante 30 au contact des vias 22, 23. Les pistes 32 du côté de la mémoire MEM peuvent avoir la forme de plots. On appelle d2 la dimension la plus petite des pistes 32 autre que l'épaisseur. Une couche isolante 34 recouvre la couche isolante 30 et les pistes 32, 33. Des pistes 36, 37 en cuivre d'un second niveau de métallisation sont prévues dans la couche isolante 34 à la surface de celle-ci et se prolongent par des vias 38, 39 qui viennent au contact des pistes 32, 33. La figure 3 représente un exemple de réalisation d'un circuit intégré 40 selon l'invention. Pour le circuit auxiliaire CIR, le circuit 40 a une structure analogue au circuit 10. En particulier, le via conducteur 23 s'étend sur toute l'épaisseur HI de la couche isolante 18 et les pistes métalliques 25 en aluminium reposent sur la couche isolante 18 au contact des vias B8722 - 07-RO-209 8 23. Du côté de la mémoire MEM, le circuit intégré 40 comprend des vias 41 en un matériau conducteur, par exemple du tungstène, qui s'étendent seulement sur une partie de l'épaisseur HI de la couche isolante 18. Le circuit 40 comprend, en outre, des pistes conductrices 42, du même matériau que les vias 41, qui s'étendent dans la couche isolante 18 en affleurant à la surface de la couche isolante 18 et viennent au contact des vias 41. On appelle d3 la dimension la plus faible des pistes 42 autre que l'épaisseur. La section des vias 41, parallèlement à la face 20 est plus petite que celle des pistes conductrices 42. Une couche isolante 44, ayant une épaisseur H2, recouvre la face 20 de la couche isolante 18 et les pistes conductrices 42, 25. Du côté de la mémoire MEM, des vias conducteurs 46 s'étendent sur toute l'épaisseur H2 de la couche isolante 44 et viennent au contact des pistes conductrices 42. Du côté du circuit auxiliaire CIR, des vias conducteurs 50 s'étendent dans la couche isolante 44 jusqu'aux pistes 25. Comme cela sera décrit plus en détail par la suite, les pistes conductrices 42 étant formées dans la couche isolante 18 et non sur celle-ci, la dimension minimale d3 des pistes 42 du circuit 40 est inférieure à la dimension minimale dl des pistes 24 du circuit 10. Lorsque les dimensions du circuit intégré dépendent de la dimension minimale des pistes de la mémoire MEM les plus proches du substrat 14, le circuit intégré 40 a avantageusement des dimensions inférieures à celles du circuit intégré 10. En outre, les pistes 25 du reste du circuit intégré 40 étant en aluminium, le coût de fabrication du circuit intégré 40 est inférieur au coût de fabrication du circuit intégré 12. Les pistes 42 en tungstène peuvent n'être prévues qu'aux emplacements du circuit intégré 40 où elles peuvent conduire à une réduction des dimensions du circuit intégré. De façon avantageuse, pour une mémoire ROM pour laquelle les pistes 42 ont généralement la forme de plots à base carrée ou rectangulaire, l'utilisation du tungstène à la place de l'aluminium pour la piste 42 n'entraîne pas d'augmentation de la B8722 - 07-RO-209 9 résistance série de l'ensemble formé par un via 46, une piste 42 et un via 41 connectés en série. De façon générale, un compromis peut devoir être fait entre le gain de place dû aux pistes 42 et l'augmentation éventuelle de la résistance série due à l'utilisation de tungstène à la place de l'aluminium. La structure du circuit intégré 40 diffère des structures des circuits intégrés 10 et 12. En effet, pour les circuits 10 et 12, les vias 22, 23, 28, 29, 38, 39 formés dans une même couche isolante 18, 26 ont tous la même longueur. Pour le circuit 40 et pour la couche isolante 18, les vias 41 de la mémoire MEM sont plus courts que les vias 23 du circuit auxiliaire CIR. Pour la couche isolante 44, les vias 46 de la mémoire MEM sont plus longs que les vias 50 du circuit auxiliaire CIR. De plus, pour les circuits 10 et 12, les pistes métalliques 24, 25, 32, 33 sont situées à la distance HI du substrat 14. Pour le circuit 40, les pistes 42 de la mémoire MEM sont plus proches du substrat 14 que les pistes métalliques 25 du circuit auxiliaire CIR. Les figures 4A à 4E sont des coupes de structures 20 obtenues à des étapes successives d'un procédé de fabrication classique du circuit intégré 10 de la figure 1. La figure 4A représente la structure obtenue après les étapes suivantes : formation dans le substrat 14 de la région isolante 15 25 et de régions dopées, non représentées ; formation sur le substrat 14 des portions semiconductrices 16, 17 ; formation de la couche isolante 18 recouvrant le substrat 14 ; 30 formation dans la couche isolante 18 d'ouvertures 60 côté mémoire MEM et d'ouvertures 61 côté circuit auxiliaire CIR aux emplacements souhaités des vias 22, 23. La figure 4B représente la structure obtenue après avoir rempli les ouvertures 60 d'un matériau conducteur, par 35 exemple du tungstène, pour former les vias 22, 23. B8722 - 07-RO-209 10 La figure 4C représente la structure obtenue après les étapes suivantes : formation d'une couche d'aluminium recouvrant la couche isolante 18 ; et gravure de la couche métallique pour délimiter les pistes 24, 25. La figure 4D représente la structure obtenue après avoir formé la couche isolante 26, par exemple en oxyde de silicium, recouvrant les pistes métalliques 24, 25 et la couche isolante 18. La figure 4E représente la structure obtenue après la formation, dans la couche isolante 18, d'ouvertures 62 côté mémoire MEM et d'ouvertures 63 côté circuit auxiliaire CIR aux emplacements souhaités des vias 28, 29. Les dernières étapes du procédé de fabrication pour obtenir le circuit 10 représenté en figure 1 consiste à remplir les ouvertures 62, 63 d'un matériau conducteur, par exemple du tungstène, pour former les vias 28, 29. Le procédé peut se poursuivre par la formation de pistes métalliques, éventuellement en cuivre, de niveaux de métallisation supérieurs. Les figures 5A à 5E sont des coupes des structures obtenues à des étapes successives d'un exemple de procédé classique de fabrication du circuit 12 de la figure 2. Les étapes initiales sont identiques à celles décrites précédemment en relation avec les figures 4A et 4B. La figure 5A représente la structure obtenue après avoir formé une couche isolante 64, par exemple en oxyde de silicium, recouvrant la couche isolante 18. La figure 5B représente la structure obtenue après la formation d'ouvertures 66 côté mémoire MEM et d'ouvertures 68 côté circuit auxiliaire CIR aux emplacements souhaités des pistes 32, 33. B8722 - 07-RO-209 11 La figure 5C représente la structure obtenue après avoir rempli les ouvertures 66, 68 de cuivre pour former les pistes 32, 33. La figure 5D représente la structure obtenue après 5 avoir formé une couche isolante 70, par exemple en oxyde de silicium, recouvrant la couche isolante 64. La figure 5E représente la structure obtenue après la formation, côté mémoire MEM, d'ouvertures 72 sur une partie de l'épaisseur de la couche 70 et d'ouvertures 74 plus étroites 10 s'étendant depuis les ouvertures 72 sur le reste de l'épaisseur de la couche isolante 70 aux emplacements souhaités des pistes 36 et des vias 38 et, côté circuit auxiliaire CIR, d'ouvertures 76 s'étendant sur une partie de l'épaisseur de la couche 70 et d'ouvertures 78 plus étroites s'étendant depuis les ouvertures 15 76 sur le reste de l'épaisseur de la couche isolante 70 aux emplacements souhaités des pistes 37 et des vias 39. Les dernières étapes du procédé de fabrication du circuit 12 représenté en figure 2 consiste à remplir les ouvertures 72, 74, 76, 78 de cuivre pour former les pistes 36, 20 37 et les vias 38, 39. Le procédé peut se poursuivre par la formation de pistes métalliques en cuivre de niveaux de métallisation supérieurs. Les figures 6A à 6F sont des coupes des structures obtenues à des étapes successives d'un exemple de procédé de 25 fabrication du circuit 40 selon l'invention. La figure 6A représente la structure obtenue à des étapes analogues à ce qui a été décrit précédemment en relation avec la figure 4A. A titre d'exemple, la formation des ouvertures 60, 61 dans la couche isolante 18 peut être réalisée 30 de la façon suivante : dépôt sur la couche isolante 18 d'une couche photosensible, par exemple une résine ; formation d'ouvertures dans la couche photosensible par des techniques de photolithogravure ; B8722 - 07-RO-209 12 formation dans la couche isolante 18 des ouvertures 60, 61 dans le prolongement des ouvertures formées dans la couche photosensible, par exemple par une gravure sèche ; et retrait de la couche photosensible. La figure 6B représente la structure obtenue après la formation, côté mémoire MEM, d'ouvertures 80 qui s'étendent sur une partie de l'épaisseur H1 de la couche isolante 18 aux emplacements souhaités des pistes 42. Les ouvertures 80 peuvent s'étendre au niveau des ouvertures 60. A titre d'exemple, la formation des ouvertures 80 peut comprendre les étapes suivantes : dépôt d'une couche photosensible sur la couche isolante 18 ; formation, par des techniques de photolithogravure, d'ouvertures dans la couche photosensible dont les dimensions correspondent aux portions métalliques 42 à réaliser du côté de la mémoire MEM ; formation dans la couche isolante 18 des ouvertures 80 dans le prolongement des ouvertures réalisées dans la couche 20 photosensible, par exemple par une gravure sèche ; et retrait de la couche photosensible. La figure 6C représente la structure obtenue après avoir rempli les ouvertures 80, 60, 61 d'un matériau conducteur pour former les nias 22, 23 et les pistes conductrices 42. Ceci 25 est réalisé, par exemple, par un dépôt chimique sous phase vapeur ou CVD (Chemical Vapor Deposition) de tungstène sur l'ensemble de la structure suivi par le retrait du tungstène présent sur la couche isolante 18, par exemple par une étape de polissage mécanochimique ou CMP (Chemical Mechanical Polishing). 30 L'épaisseur de tungstène déposée doit être suffisante pour assurer un remplissage convenable des ouvertures 80. La figure 6D représente la structure obtenue après les étapes suivantes : formation, par exemple par dépôt sous phase vapeur, 35 d'une couche d'aluminium recouvrant la couche isolante 18 ; et B8722 - 07-RO-209 13 gravure de la couche métallique pour délimiter les pistes 25 du côté du circuit auxiliaire CIR. A titre d'exemple, la gravure de la couche métallique peut être réalisée de la façon suivante : dépôt sur la couche métallique d'une couche photosensible, par exemple une résine ; formation d'ouvertures dans la couche photosensible par des techniques de photolithogravure ; formation dans la couche métallique d'ouvertures, par exemple par une gravure sèche, dans le prolongement des ouvertures formées dans la couche photosensible de façon à délimiter les pistes 25 ; et retrait de la couche photosensible. La figure 6E représente la structure obtenue après avoir formé une couche isolante 82, par exemple en oxyde de silicium, recouvrant les pistes 25, 42 et la couche isolante 18. La figure 6F représente la structure obtenue après la formation, dans la couche isolante 18, d'ouvertures 84 côté mémoire MEM et d'ouvertures 86 côté circuit auxiliaire CIR aux emplacements souhaités des nias 46, 50. A titre d'exemple, la formation des ouvertures 84, 86 dans la couche isolante 82 peut être réalisée de la façon suivante : dépôt sur la couche isolante 82 d'une couche 25 photosensible, par exemple une résine ; formation d'ouvertures dans la couche photosensible par des techniques de photolithogravure ; formation, par exemple par une gravure sèche, dans la couche isolante 82 des ouvertures 84, 86 dans le prolongement 30 des ouvertures formées dans la couche photosensible, les pistes 25 jouant le rôle de couche d'arrêt de gravure pour la gravure des ouvertures 86 et les pistes 42 jouant le rôle de couche d'arrêt de gravure pour la gravure des ouvertures 84 ; et retrait de la couche photosensible. B8722 - 07-RO-209 14 La profondeur de la couche isolante 28 à graver pour former les ouvertures 84 étant plus importante que celle à graver pour former les ouvertures 86, le procédé de gravure des ouvertures 84, 86 est avantageusement fortement sélectif vis-à- vis du matériau constituant les pistes conductrices 25. On peut néanmoins accepter une légère gravure 88 des pistes 25. Les dernières étapes du procédé de fabrication du circuit 40 représenté en figure 3 consistent à remplir les ouvertures 84, 86 d'un matériau conducteur pour former les nias 46, 50. Ceci est réalisé, par exemple, par un dépôt chimique sous phase vapeur de tungstène sur l'ensemble de la structure suivi par le retrait du tungstène présent sur la couche isolante 82, par exemple par une étape de polissage mécanochimique. Le procédé peut se poursuivre par la formation de pistes métalliques, éventuellement en cuivre, de niveaux de métallisation supérieurs. Par rapport aux procédés décrits précédemment en relation avec les figures 4A à 4E et 5A à 5E, l'exemple de procédé de fabrication selon l'invention décrit précédemment en relation avec les figures 6A à 6F se distingue par le fait que deux étapes de gravure de la couche isolante 18 sont réalisées côté mémoire MEM alors que les procédés classiques n'en prévoient qu'une seule et par le fait que des gravures de profondeurs différentes sont réalisées dans la couche isolante 44 alors que les procédés classiques ne prévoient que la gravure simultanée d'ouvertures d'une même profondeur. Dans le procédé décrit précédemment en relation avec les figures 4A à 4E, les portions métalliques 24 les plus proches du substrat 14 du côté de la mémoire MEM sont réalisées par la gravure d'une couche métallique recouvrant la couche isolante 18. La gravure d'une couche métallique pour y délimiter des pistes nécessite la délimitation de portions isolées dans la couche photosensible recouvrant la couche isolante et correspondant aux pistes 24 à obtenir. Pour des techniques habituelles de fabrication de circuits intégrés, il s'avère B8722 - 07-RO-209 15 difficile de former des portions de petite taille dans la couche photosensible et de graver ensuite des portions métalliques protégées par les portions de résine isolées de petite taille. Selon le présent exemple de procédé de fabrication, du côté de la mémoire MEM, les pistes 42 les plus proches du substrat 14 sont réalisées en remplissant d'un matériau conducteur des ouvertures 80 formées dans la couche isolante 18. La gravure d'ouvertures dans une couche isolante nécessite seulement le retrait de faibles portions de la couche photosensible recouvrant la couche isolante aux emplacements où la couche isolante doit être gravée, c'est-à-dire ne nécessite pas la formation de portions isolées de petite taille dans la couche photosensible. La dimension minimale d3 des pistes 42 de la mémoire MEM du circuit 40 peut être inférieure à la dimension minimale d1 des pistes 24 du circuit 10. En outre, pour le circuit 40, les portions 25 du reste du circuit intégré étant en aluminium, le coût de fabrication du circuit 40 est inférieur au coût de fabrication du circuit 12. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que dans l'exemple décrit précédemment les pistes 42 et les nias 41 sont en tungstène, il est clair qu'ils pourraient être réalisés en un autre matériau. A titre d'exemple, il pourrait s'agir d'un alliage à base de tungstène. De même, bien que dans l'exemple décrit précédemment, les pistes 25 sont en aluminium, il est clair qu'elles pourraient être réalisées en un autre matériau, par exemple un alliage à base d'aluminium. En outre, seuls les éléments nécessaires à la compréhension de l'invention ont été décrits. En particulier, il n'a pas été décrit l'utilisation de couche d'accroche ou de couche de protection prévue de façon classique lors de la fabrication d'un circuit intégré. REVENDICATIONS1. Circuit intégré (40) comprenant une couche isolante (18) ayant des première et deuxième faces (19, 20) opposées, caractérisé en ce qu'il comprend : dans une première zone, des premières portions conductrices (42) d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face (20) et se prolongeant par des premiers vias (41) du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices (42) à la deuxième face (19) ; et dans une seconde zone, des secondes portions conductrices (25) d'un second matériau conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias (23) du premier matériau conducteur, au contact des secondes portions conductrices et s'étendant de la première face à la deuxième face. 2. Circuit selon la revendication 1, dans lequel la dimension minimale parallèlement à la première face (20) des premières portions conductrices (42) est strictement inférieure à la dimension minimale parallèlement à la première face des secondes portions conductrices (25). 3. Circuit selon la revendication 1, dans lequel les premiers vias (41) ont une première longueur et dans lequel les deuxièmes vias (23) ont une deuxième longueur strictement supérieure à la première longueur. 4. Circuit selon l'une quelconque des revendications 1 à 3, comprenant, en outre : une couche isolante (44) supplémentaire comprenant des troisième et quatrième faces opposées et recouvrant, du côté de la troisième face, les premières et secondes portions conductrices (42, 25) et la couche isolante (18) ; des troisièmes vias (46) ayant une troisième longueur et s'étendant de la quatrième face à la troisième face au contact des premières portions conductrices (42) ; etB8722 - 07-RO-209 17 des quatrièmes vias (50) ayant une quatrième longueur strictement inférieure à la troisième longueur et reliant les secondes portions conductrices (25) à la quatrième face. 5. Circuit selon l'une quelconque des revendications 1 à 4, dans lequel le premier matériau conducteur est à base de tungstène. 6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel le second matériau conducteur est à base d'aluminium. 7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel la première zone correspond à une zone mémoire non volatile de type ROM. 8. Circuit selon l'une quelconque des revendications 1 à 7, comprenant un substrat (14) et dans lequel ladite couche isolante (18) recouvre le substrat du côté de la deuxième face (19). 9. Procédé de fabrication d'un circuit intégré (40) comprenant les étapes suivantes : prévoir une couche isolante (18) ayant des première et 20 deuxième faces (19, 20) opposées ; former, dans une première zone du circuit intégré, des premières portions conductrices (42) d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face (20) et se prolongeant par des premiers vias (41) 25 du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices (42) à la deuxième face (19) ; et former, dans une seconde zone du circuit intégré, des secondes portions conductrices (25) d'un second matériau 30 conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias (23) du premier matériau conducteur, au contact des secondes portions conductrices et s'étendant de la première à la deuxième face. 10. Procédé selon la revendication 9, comprenant les 35 étapes suivantes :B8722 - 07-RO-209 18 former dans la première face (20) de la couche isolante (18) des premières ouvertures (80) ayant les dimensions des premières portions conductrices (42) et s'étendant sur une partie de l'épaisseur de la couche isolante ; former dans la couche isolante des deuxièmes ouvertures (60) ayant les dimensions des premiers vias (41) et s'étendant depuis les premières ouvertures jusqu'à la deuxième face (19) ; former dans la couche isolante des troisièmes ouvertures (61) ayant les dimensions des deuxièmes vias (23) et s'étendant de la première face à la deuxième face ; et remplir les première, deuxième et troisième ouvertures du premier matériau.