FR 2933802 A1 20100115 FR 0854729 A 20080710 1 STRUCTURE ET PROCEDE DE REALISATION D'UN DISPOSITIF MICROELECTRONIQUE DE MEMOIRE 3D DE TYPE FLASH NAND DESCRIPTION 5 DOMAINE TECHNIQUE La présente invention se rapporte au domaine de la microélectronique, et plus particulièrement à celui des mémoires, et a pour but de présenter une mémoire 3D réinscriptible, en particulier 10 une mémoire non-volatile de type Flash, telle qu'une mémoire NAND, comportant des points mémoires ou cellules réparti(e)s sur 3 dimensions, formée à l'aide d'au moins une structure comportant plusieurs grilles formées autour de barreaux à base de matériau semi- 15 conducteur parallèles reliant des blocs semi-conducteurs, les grilles reposant sur une superposition de couches comportant au moins une zone de stockage de charges. La présente invention concerne également un 20 procédé de fabrication d'une telle mémoire. ART ANTÉRIEUR On cherche continuellement à augmenter la densité des mémoires. Pour cela, on essaie de réaliser des cellules de taille de plus en plus réduite. Pour 25 des technologies de mémoires dans lesquelles les longueurs de grille sont inférieures à 30 nm, les performances des mémoires sont limitées du fait d'une isolation insuffisante des points mémoires entre eux, et des effets de canaux courts. 2 Par ailleurs, les procédés de lithographie pour des dimensions critiques en dessous de 30 nanomètres présentent des difficultés de mise en oeuvre. Ces dernières pouvant augmenter le coût de fabrication de manière significative. Pour améliorer la densité d'intégration, des mémoires 3D dans lesquelles les points mémoires sont répartis sur 3 dimensions, sont apparues. De telles mémoires peuvent être réalisées par exemple par empilement de plusieurs puces. L'avantage en terme de gain en coût, de la mise en oeuvre d'un tel dispositif est faible ou nul, dans la mesure où la réalisation de telles mémoires n'implique pas de réduction du nombre d'étapes technologiques. Il est également possible de réaliser plusieurs niveaux mémoires empilés sur un même substrat. Dans ce cas, on reporte sur un niveau mémoire déjà réalisé une couche semi-conductrice supplémentaire qui peut être à base de polysilicium, ou de silicium amorphe recristallisé par recuit thermique. Un autre niveau mémoire est alors réalisé sur cette couche semi-conductrice supplémentaire. Le document de S.-M. Jung et al.: "Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30 nm Node", IEDM Tech. Dig., pp 37-40, 2006, présente une mémoire flash NAND comportant des transistors réalisés sur deux niveaux N1 et N2, chaque niveau étant formé d'une couche active 1, 2 semi-conductrice, dans laquelle les canaux des 3 transistors sont réalisés. Les couches actives 1 et 2 sont séparées entre elles par une couche isolante 3. Des contacts 4, 5 traversant la couche isolante 3 peuvent être prévus pour connecter entre eux un ou des transistors réalisés sur la première couche active 1 et un ou des transistors réalisés sur la deuxième couche active 2 (figure 1). Un tel dispositif permet d'obtenir une densité mémoire doublée sans pour autant doubler la 10 taille de la puce. Cependant, du fait du procédé de réalisation de la deuxième couche semi-conductrice active 2, les canaux des transistors du 2ème niveau N2 sont potentiellement de moins bonne qualité cristalline 15 que ceux des transistors du premier niveau N1. Par ailleurs, le procédé de réalisation d'un tel dispositif a un coût élevé dans la mesure où il nécessite un nombre élevé d'étapes de photolithographie. Le document de H. Tanaka et al., � Bit Cost 20 Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory �, VLSI Tech Dig, p. 14-15, 2007, et celui de Y. Fukuzumi et al., � Optimal Integration and Characteristics of Vertical Array devices for Ultra-High Density, Bit-Cost Scalable 25 Flash Memory �, IEDM 2007 Tech Dig, p. 449-452, présentent un dispositif de mémoire à canaux verticaux, orthogonaux par rapport au substrat. La réalisation d'un tel dispositif nécessite un nombre d'étapes de photolithographie 30 limité par rapport à celui décrit précédemment en liaison avec la figure 1. Un tel dispositif permet 4 également d'obtenir une densité d'intégration élevée grâce à une disposition matricielle tridimensionnelle des lignes de bit et des lignes de mot. Dans un tel dispositif (figure 2), les canaux des transistors sont perpendiculaires à un substrat 10, notamment par dépôt de silicium amorphe ou polycristallin, ce qui réduit les performances électriques de la cellule mémoire par rapport à un dispositif doté de canaux en matériau semi-conducteur monocristallin. Le procédé de réalisation d'un tel dispositif nécessite de réaliser le diélectrique de grille tunnel par dépôt ce qui rend sa qualité moins bonne que celle d'un diélectrique de grille tunnel obtenu par oxydation thermique. Par ailleurs, pour réaliser un contact électrique de bonne qualité entre la source commune et le canal d'un tel dispositif, il faut réaliser des étapes technologiques supplémentaires susceptibles de dégrader le diélectrique de grille tunnel préalablement déposé. Il se pose le problème de trouver une nouvelle structure de mémoire 3D, pour laquelle, les problèmes d'encombrement sur un substrat sont d'avantage réduits, tandis que les performances électriques sont améliorées. EXPOSÉ DE L'INVENTION Pour répondre notamment aux objectifs présentés plus haut, l'invention propose tout d'abord un dispositif microélectronique de mémoire flash comprenant : - un support, - une pluralité de cellules mémoires comportant des transistors réalisés dans un empilement de couches reposant sur ledit support dont une pluralité de couches semi-conductrices, l'empilement 5 comportant au moins un premier bloc dans lequel une région de source commune desdits transistors est apte à être formée, et au moins un deuxième bloc sur lequel, ou à partir duquel, une pluralité de lignes de bits parallèles au plan principal du support sont réalisées, - une pluralité de barreaux parallèles entre eux et au plan principal du support reliant le premier bloc et le deuxième bloc, lesdits barreaux comportant plusieurs canaux de transistors distincts, - une pluralité de grilles formées d'au moins un matériau de grille, au moins une ou plusieurs desdites grilles reposant sur une superposition de couches comportant au moins une première couche de matériau diélectrique, au moins une zone de stockage de charges, et au moins une deuxième couche de matériau diélectrique. Selon une première possibilité de mise en oeuvre, ledit empilement peut être formé d'une alternance de couches à base d'un premier matériau semi-conducteur, et de couches à base d'un deuxième matériau semi-conducteur, différent du premier matériau semi-conducteur, lesdits canaux de transistors étant formés dans ledit premier matériau semi-conducteur. Le premier matériau semi-conducteur et le deuxième matériau semi-conducteur peuvent être des matériaux monocristallins. 6 Selon une possibilité de mise en oeuvre, la première couche de matériau diélectrique peut être formée par oxydation desdites couches semi-conductrices. Cela permet de garantir une bonne qualité du diélectrique de grille tunnel et une bonne qualité d'interface entre les canaux et le diélectrique tunnel par rapport à un oxyde déposé. La première couche de matériau diélectrique peut être formée après avoir réalisé les canaux des transistors ce qui peut permettre d'éviter d'exposer ce diélectrique à un traitement chimique risquant de le dégrader. Selon une deuxième possibilité de mise en oeuvre du dispositif, ledit empilement peut être formé d'une alternance de couches à base d'un matériau semi-conducteur donné, et de couches à base d'un matériau isolant, lesdits canaux étant formés dans ledit matériau semi-conducteur donné. Selon une troisième possibilité de mise en oeuvre du dispositif, l'empilement peut être formé d'une alternance de couches à base d'un matériau semi-conducteur dopé selon une dose donnée, et de couches à base dudit matériau semi-conducteur non dopé, ou dopé selon une autre dose, différente de ladite dose donnée. La zone de stockage de charges peut être à base d'un matériau diélectrique tel que du Si.NY ou un autre matériau diélectrique comportant des propriétés de piégeage de charges similaires. Selon une possibilité de mise en oeuvre, la zone de stockage de charges peut également être formée 7 d'îlots semi-conducteurs ou métalliques encapsulés dans une couche de matériau diélectrique. De tels îlots peuvent être par exemple à base de Si, de Ge, de SiGe, de Pt, de W, de Co, de Ni, d'Au, et peuvent être encapsulés par exemple dans une couche diélectrique à base de Si.OY, ou de Si.NY. La zone de stockage de charges peut avoir une épaisseur comprise par exemple entre 1 nm et 15 nm. Parmi lesdites grilles peuvent figurer une pluralité de grilles de � de sélection � appartenant à un ou plusieurs transistors de sélection, et une ou plusieurs grilles dites � de contrôle� appartenant à un ou plusieurs points mémoires. Lesdits barreaux peuvent être répartis 15 selon un arrangement matriciel de rangées horizontales et de rangées verticales de barreaux. Parmi lesdites grilles peuvent figurer : - une première grille de sélection enrobant lesdits barreaux, 20 - une pluralité de grilles de contrôle enrobant lesdits barreaux, - une pluralité de deuxièmes grilles de sélection enrobant respectivement les barreaux d'une même rangée verticale de barreaux. 25 Le deuxième bloc peut comporter un profil en escaliers avec une pluralité de marches formant respectivement des zones de prise(s) de contact(s) de lignes de bit. La présente invention concerne également un 30 procédé de réalisation d'un dispositif 8 microélectronique de mémoire flash comprenant les étapes de : a) formation sur un support d'un empilement de couches comportant une pluralité de couches semi- conductrices, b) gravure de l'empilement de manière à former au moins un premier bloc dans lequel une région de source commune est destinée à être réalisée, et au moins un deuxième bloc, ainsi qu'une pluralité de blocs distincts juxtaposés reliant le premier bloc et le deuxième bloc, lesdits blocs distincts comprenant respectivement plusieurs barreaux destinés à former des canaux de transistors, les barreaux étant parallèles entre eux et au plan principal du support, c) réalisation de zones formées d'une superposition de couches comportant au moins une première couche de matériau diélectrique de grille, au moins une zone de stockage de charges, et au moins une deuxième couche de matériau diélectrique de grille, d) réalisation de grilles, au moins plusieurs desdites grilles reposant respectivement sur lesdites zones. Selon une première possibilité, ledit empilement peut être formé d'une alternance de couches à base d'un premier matériau semi-conducteur, et de couches à base d'un deuxième matériau semi-conducteur, différent du premier matériau semi-conducteur, les canaux étant formés ou destinés à être formés dans le premier matériau semi-conducteur. Selon la première possibilité, le procédé peut comprendre, entre l'étape b) et l'étape c) . 9 - la gravure sélective du deuxième matériau semi-conducteur vis-à-vis du premier matériau semi-conducteur, de manière à réduire la surface des couches à base du deuxième matériau semi-conducteur, - la réalisation d'espaceurs isolants autour des couches à base du deuxième matériau semi-conducteur. A l'aide de l'étape de gravure sélective on peut créer un surplomb des couches dans lesquelles sont fabriqués les canaux par rapport aux autres couches de l'empilement. Le procédé microélectronique peut comprendre en outre, après l'étape d) : le dopage en surface des couches de l'empilement à base du premier matériau semi-conducteur. Selon une deuxième possibilité, l'empilement peut être formé d'une alternance de premières couches à base d'un matériau semi-conducteur dopé selon une dose donnée, et de deuxièmes couches à base dudit matériau semi-conducteur non dopé ou dopé selon une autre dose, inférieure à ladite dose donnée. Dans ce cas, le procédé microélectronique peut comprendre après l'étape b): l'oxydation préférentielle desdites premières couches vis-à-vis desdites deuxièmes couches, de manière à former un matériau isolant séparant dans l'empilement lesdites deuxièmes couches entre elles, à l'exception d'au moins une région du premier bloc dans laquelle une partie des premières couches semi-conductrices et des deuxièmes couches semi-conductrices n'est pas oxydée. 10 On peut ainsi réaliser une région de source commune dans le premier bloc. Pour cela les dimensions de la région de source dans les directions parallèles au plan du substrat peuvent être prévues supérieures à deux fois la longueur maximale de retrait du matériau semi-conducteur gravé sélectivement. Le procédé peut comprendre en outre, après l'étape b), la réalisation d'une source commune par : - réalisation d'un masquage sur le second bloc et lesdits autres blocs, ledit masquage dévoilant ledit premier bloc, - dopage des couches semi-conductrices dudit premier bloc. Selon une troisième possibilité de mise en oeuvre du procédé, l'empilement peut être formé d'une alternance de couches à base d'un matériau semi-conducteur, et de couches à base d'un matériau isolant. Le procédé peut comprendre la réalisation d'une source commune dans ledit premier bloc, la réalisation de la source commune comprenant des étapes de . - formation d'au moins un trou dans ledit premier bloc de l'empilement à travers un masquage, - remplissage dudit trou à l'aide d'au moins un matériau conducteur ou semi-conducteur. Le procédé peut comprendre la réalisation d'une source commune dans ledit premier bloc, la réalisation de la source commune comprenant des étapes de : 11 - réalisation d'un masquage sur le second bloc et lesdits autres blocs, ledit masquage dévoilant ledit premier bloc, - dopage des couches semi-conductrices 5 dudit premier bloc. Le procédé peut comprendre en outre : la réalisation d'au moins un profil en escalier au niveau du deuxième bloc, ledit profil en escalier comportant une pluralité de marches, au moins une ou plusieurs 10 desdites marches étant prévues pour former des zones de prise de contact de lignes de bit. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation 15 donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1 illustre un premier exemple de dispositif de mémoire flash NAND suivant l'art 20 antérieur, - la figure 2 illustre un deuxième exemple de dispositif de mémoire flash NAND 3D suivant l'art antérieur, comportant des transistors dont le canal est orthogonal au substrat, 25 - la figure 3 illustre un exemple de structure de mémoire flash NAND à 3 dimensions, suivant l'invention, - les figures 4A et 4B illustrent un exemple de dispositif suivant l'invention, de mémoire 30 flash NAND à 3 dimensions formée dans un empilement de couches semi-conductrices, 12 - la figure 5 illustre un autre exemple de dispositif de mémoire flash NAND à 3 dimensions, formée dans un empilement de couches comportant une alternance de couches semi-conductrices et de couches isolantes, - les figures 6A-6D, 7A-70, 8A-8E illustrent un premier exemple de procédé de réalisation suivant l'invention d'un dispositif microélectronique de mémoire flash NAND à 3 dimensions, - les figures 9A, 10A-10D, 11A-11C illustrent un deuxième exemple de procédé de réalisation suivant l'invention, d'un dispositif microélectronique de mémoire flash NAND à 3 dimensions, - les figures 12A-12C, 13A illustrent un troisième exemple de procédé de réalisation suivant l'invention d'un dispositif microélectronique de mémoire flash NAND à 3 dimensions, - la figure 14 illustre un autre exemple de dispositif de mémoire flash NAND à 3 dimensions, chaque canal est commandé par deux grilles de contrôle indépendantes, - la figure 15 illustre un exemple de schéma électrique équivalent d'un dispositif de mémoire flash NAND à 3 dimensions, suivant l'invention. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. 13 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de dispositif microélectronique de mémoire à 3 dimensions suivant l'invention, va à présent être décrit en liaison avec la figure 3. Cette mémoire peut être dotée de m*n*p points mémoires ou cellules mémoires et peut être de type flash, c'est-à-dire une mémoire à semi-conducteur, réinscriptible, possédant les caractéristiques d'une mémoire vive, mais dont les données ne disparaissent pas lors d'une mise hors tension. Ainsi, la mémoire flash stocke un ou des bits de données dans des cellules de mémoire, ces données étant conservées en mémoire lorsque l'alimentation électrique de la mémoire est coupée. La mémoire, peut avoir une architecture similaire à celle d'une mémoire flash de type NAND. Les mémoires FLASH de type NAND sont accessibles par bloc et offrent une très forte densité de points mémoires par unité de surface dans la mesure où elles nécessitent peu d'interconnexions. Le dispositif comprend tout d'abord un substrat 100, qui peut être de type semi-conducteur sur isolant, par exemple de type SOI (SOI pour � Silicon On Insulator �) ou être un substrat semi-conducteur massif (� bulk � selon la terminologie anglo-saxonne). Le substrat 100 sert de support à un premier bloc 110 semi-conducteur formant une source commune à plusieurs transistors. Des barreaux semi-conducteurs 120 parallèles au plan principal du substrat (le plan principal du substrat étant défini sur la figure 3 14 comme un plan passant par le substrat 100 et parallèle au plan [o; i ; j ] d'un repère orthogonal [o; i ; j ; k ] ) relient chacun dans le sens de leur longueur le bloc de source commune 110 avec une zone de contact connectée à une ligne conductrice appelée ligne de bit. Ces barreaux semi-conducteurs 120 sont destinés à former des canaux desdits transistors. Les barreaux semi-conducteurs 120 destinés à former des canaux desdits transistors peuvent être séparés entre eux par d'autres barreaux isolants ou à base d'un matériau semi-conducteur différent (non représentés sur la figure 3). Les barreaux semi-conducteurs 120 peuvent être agencés selon une matrice, comportant p (avec p > 1) rangées verticales de barreaux parallèles entre eux et m (avec m >1) rangées horizontales de barreaux parallèles entre eux. Par � verticale �, on entend une direction orthogonale ou sensiblement orthogonale au plan principal du substrat, tandis que par � horizontale �, on entend une direction parallèle ou sensiblement parallèle au plan principal du substrat. La longueur Lb des barreaux 120, peut être prévue de sorte que Lb = (n+3)*dg + (n+2)*Lg, avec n un nombre de grilles de contrôle, dg l'espacement entre deux grilles voisines et Lg la longueur d'une grille (définie dans une direction parallèle au vecteur i du repère orthogonal [o; i ; j ; k ]) . L'espacement dg et la longueur Lg peuvent être compris par exemple entre 5 nanomètres et 500 nanomètres, ou être par exemple de l'ordre de 50 nanomètres. 15 Les barreaux peuvent être espacés entre eux d'une distance db, comprise par exemple entre 5 et 500 nanomètres, par exemple de l'ordre de 100 nanomètres. Les barreaux 120 d'une même rangée horizontale de la matrice peuvent être connectés à une même ligne de bit. Dans cet exemple, le dispositif comporte un nombre p de lignes de bits conductrices 1301r ., 130p. Le dispositif comporte également une première grille 140 de sélection sous forme d'un bloc qui, dans cet exemple, enrobe l'ensemble des barreaux 120 et permet de contrôler la conduction de ces derniers. Le dispositif peut également comprendre une pluralité de n grilles de contrôle 1501r ..., 150,, respectivement sous forme d'un bloc de matériau de grille qui enrobe chacun des barreaux 120 de la structure. 20 Au niveau de chacune des grilles de contrôle, une couche de diélectrique de grille (non représentée sur cette figure) est en contact avec les barreaux 120. Une zone de stockage de charges (non représentée sur cette figure), par exemple de stockage 25 de charges, est également prévue et repose sur la couche de diélectrique de grille. Une autre couche diélectrique est prévue entre le matériau de grille et ladite zone de stockage de charges. Le dispositif comprend une pluralité de 30 deuxièmes grilles de sélection. 10 15 16 Dans cet exemple, le dispositif comporte m deuxièmes grilles 1601r... 160m de sélection, respectivement sous forme d'un bloc qui enrobe chacun des barreaux 120 d'une même rangée verticale de la matrice de barreaux. Le matériau des grilles 140, 1501,_,150m, 1601r..., 160m, peut être semi-conducteur tel que par exemple du polysilicium ou métallique, tel que par exemple du TiN, du W, du polysilicium siliciuré, du TaN, du Pt, du PtSi ou une combinaison de ces matériaux. Les figures 4A et 4B illustrent un exemple de dispositif microélectronique de mémoire flash, semblable à celui qui vient d'être décrit avec n grilles de contrôle 2501r ..., 250e (une seule grille de contrôle 250m étant représentée sur ces figures) et p (avec dans cet exemple p = 3) lignes de bits 2301r 2302,..., 2303. Sur la figure 4A, une vue de dessus du dispositif est donnée, tandis que sur la figure 4B, ce dispositif est représenté selon une vue en coupe transversale. Le dispositif est réalisé dans un empilement de couches gravées. Dans cet exemple, l'empilement est formé d'une alternance de couches semi-conductrices différentes de par le matériau semi-conducteur à base duquel elles sont formées. Cet empilement peut être formé d'une 30 alternance de matériaux semi-conducteurs, par exemple d'un premier matériau semi-conducteur tel que du Si, et 17 d'un deuxième matériau semi-conducteur, tel que du SiGe. Cet empilement comporte un bloc 210 de source commune qui, dans cet exemple, est un bloc semi- conducteur fortement dopé, par exemple dopé N+. Une zone de contact 211 peut être prévue sur le bloc 210 de source commune. Des barreaux 220 formés chacun dans l'empilement 202 de matériaux semi-conducteurs relient le bloc 210 de source commune à des zones d'un deuxième bloc 215 de l'empilement, prévues pour le contact à des lignes de bits. Les barreaux 220 sont prévus pour former des canaux de transistors. Dans cet exemple, les canaux sont partiellement désertés. Un contact 201 communément appelé � body � peut être prévu par le substrat 100. La prise de contact 201 body peut être réalisée de manière conventionnelle comme une prise de caisson en face avant du substrat. Un tel contact 201 peut permettre d'effacer l'ensemble du plan mémoire. Dans cet exemple, les barreaux peuvent être prévus avec une largeur W supérieure à 2 fois la profondeur de déplétion dans les barreaux. Par exemple, dans le cas de barreaux à base de Si dopé de type P selon un dopage d'atomes de Bore par exemple de l'ordre de 1018 cm-3, une largeur de barreau supérieure à 2*25 nanomètres, par exemple de l'ordre de 80 nanomètres peut être prévue. Des grilles 2501r ..., 250n de contrôle reposent sur un empilement tri-couches formé d'une couche isolante 256, d'une couche 254 de stockage 18 d'électrons et d'une couche de diélectrique 252 de grille. La couche de diélectrique 252 de grille, ainsi que la couche isolante 256 en contact avec le matériau de grille, peuvent être par exemple à base de SiO2. La zone de stockage 254 des électrons peut être par exemple à base de SixNy ou un autre matériau diélectrique similaire ayant également des propriétés de piégeage de charges. La couche 254 de stockage de charges peut également être formée d'îlots semi-conducteurs ou métalliques encapsulés dans une matrice diélectrique, tels que des îlots de Si, de Ge, de SiGe, de Pt, de W, de Co, de Ni, de Au, dans une matrice de SixOy, ou de SixNy. La couche 254 de stockage des électrons peut avoir une épaisseur comprise par exemple entre 1 nanomètre et 15 nanomètres ou par exemple de l'ordre de 5 nanomètres. Dans cet exemple, le dispositif comporte m deuxièmes grilles 2601r... 260m de sélection (la grille 2603 étant représentée sur la vue en coupe de la figure 4B). Cet empilement comprend un bloc 215 gravé comportant un profil en escaliers avec des marches prévues pour des zones de prises de contacts 231, par exemple à base de matériau semi-conducteur dopé, avec des lignes de bits 2301r 2302,..., 230p. Ces zones de contacts 231 sont situées aux extrémités des barreaux 220 semi-conducteurs. Des espaceurs isolants 262 sont prévus pour isoler les barreaux semi-conducteurs 220 19 entre eux, et les lignes de bits 2301r 2302,..., 230p entre elles. Sur la figure 5, une variante du dispositif précédemment décrit, est donnée. Les barreaux semi- conducteurs agencés en matrice, sont cette fois séparés et isolés entre eux par un matériau diélectrique 323, par exemple tel que du SiO2. Un bloc de source commune 310, peut quant à lui être à base de matériau semi-conducteur et formé d'une alternance de couches semi-conductrices, non dopées, par exemple à base de Si, et de couches semi-conductrices dopées, par exemple à base de Si dopé au phosphore. Selon une possibilité, un tel dispositif peut être prévu avec des canaux complètement désertés. Dans ce cas, l'effacement de la mémoire peut être réalisée ligne de mot par ligne de mot. Une ligne de mot correspond à l'ensemble des points mémoires partageant la même grille de contrôle. Selon une variante (non représentée) le bloc de source commune 310, peut être formé d'une zone conductrice ou semi-conductrice insérée dans l'empilement de couches. Un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention, du type de celui décrit précédemment en liaison avec les figures 4A-4B, va à présent être donné. Dans cet exemple, un dispositif avec un nombre p de lignes de bits tel que p=4, et avec un nombre n=6 de rangées verticales, est donné. Une mémoire suivant l'invention n'est pas limitée à un tel 20 nombre de lignes de bits ni à un tel nombre de rangées verticales. La première étape de ce procédé consiste à réaliser un empilement 202 de couches minces semi- conductrices sur un substrat 200, qui peut être par exemple un substrat massif à base de silicium de type P. L'empilement 202 est formé de couches 2041,...,2048 semi-conductrices, qui peuvent etre réalisées par exemple, par plusieurs épitaxies successives à partir du substrat 200. L'empilement 202 peut être formé d'une alternance de couches semi-conductrices, comportant des couches 2042, 2044,..., 2048, à base d'un premier matériau semi-conducteur 206, qui peut être semi-conducteur, tel que par exemple du Si éventuellement dopé, par exemple dopé au bore, et des couches notées 2041r 2043,..., 2047 à base d'un deuxième matériau semi-conducteur 207, différent du premier matériau semi-conducteur 206. Le deuxième matériau semi-conducteur 207 peut être un matériau susceptible de pouvoir être gravé de manière sélective vis-à-vis du premier matériau semi-conducteur 206. Le deuxième matériau semi- conducteur 207 peut être par exemple du SiGe, éventuellement dopé au bore. Dans cet exemple de réalisation, le premier matériau semi-conducteur 206 et le deuxième matériau semi-conducteur 207 peuvent être dopés in-situ pendant l'épitaxie. Les matériaux semi-conducteurs 206 et 207 sont dopés selon un même type de dopage. Selon une 21 variante, les matériaux semi-conducteurs 206 et 207 peuvent être dopés N. Les couches 2042,...,2048, à base du premier matériau 206 peuvent avoir une épaisseur el, comprise par exemple entre 5 nanomètres et 300 nanomètres. Les couches 2041r..., 2047, à base du deuxième matériau 207, peuvent, quant à elles, avoir une épaisseur e2, par exemple entre 5 nanomètres et 300 nanomètres. Une fois l'empilement 202 réalisé, on effectue le dépôt d'une couche protectrice 209, par exemple à base de SiXNY, destinée à protéger l'empilement 202 d'une gravure telle que, par exemple, une gravure plasma. Ensuite, on dépose une couche de résine photosensible (non représentée), par exemple à base de polyimide, sur la couche protectrice 209, et l'on définit dans la couche de résine, par exemple par photolithographie, un masque de résine comportant une pluralité de motifs. Ensuite, on effectue une gravure anisotrope de la couche protectrice 209 protégée par le masque de résine. On procède ensuite à une première étape de gravure des couches 2041r..., 2048, situées sous la couche protectrice 209, afin de reproduire les motifs de ce dernier dans l'empilement 202. La gravure peut être de type anisotrope, et réalisée par exemple à l'aide d'un plasma à base de CF4r HBr, 02. Sur la figure 6A, l'empilement 202 une fois gravé, est représenté selon une vue de dessus. Cet empilement 202 gravé, comporte un premier bloc 210 dans lequel une région de source 22 commune à plusieurs transistors est destinée à être réalisée, un second bloc 215 dans laquelle des régions de drains et des zones de prises de contact sur ces régions de drain sont destinées à être réalisées, ainsi qu'une pluralité de blocs 220a, 220b, 220c, 220d, 220e, 220f de forme allongée, distincts, reliant le premier bloc 210 et le deuxième bloc 215. Sur les figures 7A et 8A, le même empilement 202 est représenté, respectivement, selon une première vue en coupe transversale A'A, et selon une deuxième vue en coupe transversale B'B (les coupes A'A et B'B étant toutes les deux indiquées sur la figure 6A). Ensuite, on forme un profil en escalier dans le deuxième bloc 215 de l'empilement 202. On crée ainsi des marches dans le second bloc 215 formant des emplacements pour de futurs contacts avec les couches semi-conductrices 2048, 2046, 2044, 2042. Pour cela, on forme tout d'abord un masque de résine 240, dévoilant une partie de la couche protectrice 209 située sur le second bloc 215. On retire ensuite une partie de la couche protectrice 209 située sur le second bloc 215, de manière à dévoiler, au niveau du second bloc 215 une portion de la couche supérieure 2048 de l'empilement 202 de couches semi-conductrices (figure 7B). Puis, une portion des deux couches supérieures 2048, 2047 de l'empilement 202 est retirée à l'extrémité du deuxième bloc 215. De cette manière on forme une première marche du profil en escaliers. 23 Pour cela, on grave, par exemple à l'aide d'une gravure plasma anisotrope, une portion dévoilée de la couche supérieure 2048 de l'empilement 202, ainsi qu'une portion de la couche 2047 de l'empilement 202 située sous ladite portion de la couche supérieure 2048. Une fois ce retrait effectué, une portion d'une couche 2046 de l'empilement est dévoilée et forme un emplacement d'une prise de contact avec la couche semi-conductrice 2046 (figure 7C). Ensuite, on effectue un dépôt d'une couche isolante 245 sur l'empilement (figure 7D). Puis, on grave cette couche isolante 245 de manière à conserver un premier bloc isolant 245a issu de cette couche isolante, prévu avec la couche protectrice 209, pour masquer les couches semi-conductrices 2048 et 2047 de l'empilement, et protéger ces dernières d'une gravure ultérieure (figure 7E). On retire ensuite une portion dévoilée des deux couches 2046 et 2044 suivantes de l'empilement, située à une extrémité du second bloc 215. De cette manière, on forme une deuxième marche du profil en escaliers (figure 7F). Ensuite, on effectue un dépôt d'une autre couche isolante, puis, on grave cette autre couche isolante de manière à laisser un autre bloc isolant 247b formé par-dessus le bloc isolant 245a, et destiné, avec la couche protectrice 209, à masquer les couches semi-conductrices 2048, 2047, 2046 et 2045 (figure 7G). Puis, une portion des couches 2044, 2043, de l'empilement 202 est retirée à l'extrémité du deuxième 24 bloc 215. De cette manière on forme une troisième et une quatrième marche du profil en escaliers E1, E2, E3, E4 (figure 7H). Pour former un profil en escaliers comportant p marches à partir d'un empilement comprenant 2p couches semi-conductrices, on répète un nombre de fois nécessaire les étapes qui viennent d'être données. Ensuite, on effectue un retrait du bloc isolant 247b, et de la couche protectrice 209 à l'aide d'une gravure anisotrope sélective, par exemple à base de H3PO4 afin de dévoiler les escaliers E1, E2, E3, E4 (figure 71). Selon un autre exemple de réalisation du profil en escalier E1, E2, E3, E4 réalisé dans le deuxième bloc 215, les marches peuvent être réalisées par réductions successives (� trimming � selon la terminologie anglo-saxonne) d'un masque de résine. Dans l'exemple décrit sur la figure 7I, un profil en escalier à 4 marches comportant 4 niveaux de barreaux empilés a été effectué. Des emplacements de prises de contacts ont ainsi été formés (figure 7I). Il est toutefois possible suivant le nombre de couches semi-conductrices prévues dans l'empilement 202, de réaliser un profil en escalier avec un nombre plus élevé de marches. Ensuite, on forme des espaceurs isolants autour des couches de l'empilement 202 qui sont à base du deuxième matériau semi-conducteur 207. Pour cela, on effectue une gravure de l'empilement 202, isotrope, et sélective, de manière à 25 retirer partiellement les couches 2041r 2043,..., 2047 , de l'empilement 202 qui sont à base du deuxième matériau semi-conducteur 207, par exemple à base de SiGe. La gravure peut être une gravure isotrope du deuxième matériau semi-conducteur 207, sélective vis-à-vis du premier matériau semi-conducteur 206, par exemple du Si. Une telle gravure peut être réalisée par exemple à l'aide d'un plasma à base de fluor, par exemple à base de CF4r dans un cas où le deuxième matériau semi-conducteur 207 est du SiGe (figure 7J). La gravure permet d'effectuer un retrait de portions des couches 2041r..., 2047, à base du deuxième matériau 207 semi-conducteur, de part et d'autre de la l'empilement 202, au niveau des flancs ou faces latérales de ce dernier. De manière préférable, l'étape de gravure sélective impacte les couches 2041r..., 2047 à base du deuxième matériau semi-conducteur 207 et laisse les autres couches intactes. Comme le montre la figure 7J, représentant une vue en coupe de l'empilement, les couches gravées 2041r 2043,..., 2047, à base du deuxième matériau semi-conducteur 207, ont des étendues inférieures à celles des autres couches 2042, 2044,..., 2048, à base du premier matériau semi-conducteur 206. Il résulte, à la suite de la gravure, que l'empilement 202 comporte sur ses flancs, ou sur chacune de ses faces latérales, un profil en créneau. Ensuite, on forme sur les flancs ou faces latérales, des zones isolantes ou espaceurs isolants 262 (� spacers � selon la terminologie anglo-saxonne), de manière à combler au moins partiellement les parties 26 des couches 2041r..., 2047, qui ont été retirées par gravure sélective de l'empilement 202. La formation de ces espaceurs 262 isolants peut être réalisée tout d'abord par un dépôt d'une première couche isolante 253, par exemple à base de SiO2 puis d'une deuxième couche isolante 255, par exemple à base de SixNy, puis, une gravure partielle, isotrope, de la deuxième puis de la première couches isolantes 253, 255 déposées. Cette gravure partielle est réalisée de manière à ne conserver les couches isolantes 253, et 255, de préférence qu'autour des parties retirées des couches 2041r..., 2047, à base du deuxième matériau semi-conducteur 207. L'épaisseur restante des couches isolantes 253, 255, forme alors des espaceurs isolants 262 de part et d'autre de l'empilement, sur les flancs ou faces latérales de ce dernier (figures 7K et 8B, le même empilement 202 étant représenté, sur ces figures respectivement, selon une vue en coupe longitudinale A'A, et selon une vue en coupe transversale B'B). Ensuite, on recouvre l'empilement 202 d'un tri-couches 252, 254, 256, par exemple un tri-couches ONO (ONO pour � Oxyde Nitrure Oxyde �). Le tri-couches est formé d'une couche de diélectrique 252 de grille, par exemple à base de SiO2, puis d'une couche 254 dite de stockage de charges, prévue selon une épaisseur et un matériau, favorables au piégeage de charges. La couche 254 de stockage peut être par exemple à base de SiXNY ou d'un autre matériau diélectrique ayant des propriétés de piégeage de charges similaires. 27 La zone de stockage de charges peut également être formée d'îlots semi-conducteurs ou métalliques encapsulés dans une matrice diélectrique, tels que des îlots de Si, de Ge, de SiGe, de Pt, de W, de Co, de Ni, d'Au, dans une couche par exemple à base de Si.OY, ou de Si.NY. Ensuite, on dépose une autre couche isolante 256 par-dessus la couche 254. La couche isolante 256 peut être par exemple à base de SiO2. Puis, on dépose un matériau 258 de grille, qui peut être semi-conducteur tel que par exemple du polysilicium ou métallique, tel que par exemple du TiN, du W, du polysilicium siliciuré, du TaN, du Pt, du PtSi ou une combinaison de ces matériaux. Un polissage mécanico-chimique (CMP pour 15 � Chemical mechanical planarisation �) peut ensuite être effectué. Puis, on forme des motifs de grille, par photolithographie puis gravure du matériau 258 de grille et des couches isolantes 252, 254, 256 (figures 20 6B, 7L et 8C, le même empilement étant représenté sur ces figures respectivement, selon une vue de dessus, selon une vue en coupe A'A et selon une vue en coupe transversale B'B). Plusieurs grilles de contrôle 2501r ..., 250n 25 et plusieurs grilles de sélection 2601r 260m peuvent être formées (sur les figures 6B, 7L, et 8C, seule 1 grille de contrôle 250n parmi plusieurs grilles de contrôle étant représentée). Ensuite, on effectue un dopage superficiel 30 des couches 2042, 2044, 2046, 2048, de l'empilement 202. 28 Ce dopage peut être effectué par exemple par diffusion, par exemple en déposant un matériau isolant dopé tel qu'un oxyde 265 Si.OY dopé. L'oxyde dopé peut être prévu pour doper les couches semi- conductrices 2042, 2044, 2046, 2048, par exemple selon un dopage N+ (figures 7M, et 8D, le même empilement étant représenté sur ces figures, respectivement, selon une vue en coupe longitudinale A'A, et selon une vue en coupe transversale B'B). Les espaceurs 262 réalisés précédemment permettent alors de bloquer la diffusion des dopants afin de ne pas doper le deuxième matériau semi-conducteur 207. Ce dopage superficiel est réalisé de sorte que seul le premier matériau semi-conducteur 206 est dopé N+ ou P+ sur une profondeur LD_Si, par exemple comprise entre 5 nanomètres et 200 nm, ou par exemple de l'ordre de 30 nm. Des lignes de bits, destinées à être formées sur les zones E1, E2, E3, E4 seront isolées les unes des autres par les espaceurs internes et éventuellement par le deuxième matériau semi-conducteur 207 (figures 7N, et 8E, le même empilement 202 étant représenté, sur ces figures respectivement, selon une vue en coupe transversale A'A, et selon une vue en coupe transversale B'B indiquées sur la figure 6C). Selon une variante possible, l'étape de dopage peut être réalisée à l'aide d'un plasma (dopage de type PLAD), afin de réaliser un dopage à faible profondeur, c'est-à-dire une profondeur qui peut être comprise entre 5 nanomètres et 80 nanomètres, par exemple de l'ordre de 20 nm. 29 Ensuite, on forme une source commune dans le premier bloc 210. Pour cela, on forme une couche de résine sur la couche 265 d'oxyde, puis un masque 270 de résine à partir de cette couche de résine. Le masque 270 de résine est formé de manière à dévoiler l'empilement 202 au niveau du premier bloc 210. On retire ensuite une partie de la couche 265 d'oxyde qui n'est pas protégée par le masque 270 de résine. Pour cela, on effectue une gravure, par exemple anisotrope, de l'oxyde 265 dopé. Cette gravure peut être réalisée par exemple à l'aide d'un plasma. Ensuite, on forme dans le bloc 210, une source commune en dopant ce bloc 210, par exemple par implantation N+ ou P+ (figure 70). Selon une variante de l'exemple de procédé qui vient d'être décrit, un empilement de couches semi-conductrices peut être formé d'une alternance de couches semi-conductrices, comportant des couches 304o, 3042, 3044,..., 3047, à base d'un matériau semi-conducteur, qui peut être semi-conducteur, par exemple tel que du Si, et qui est fortement dopé par exemple dopé avec des atomes de phosphore, et des couches notées 3041r 3043,..., 3047, à base du même matériau semi- conducteur, par exemple du Si, mais qui n'est pas dopé ou qui est dopé selon une dose plus faible que celle des couches 3040, 3042, 3044,..., 3047. Ensuite, on forme le premier bloc 210, le deuxième bloc 230 et les blocs 220a, 220b, 220c, 220d, 220e distincts et de forme allongée reliant le premier bloc 210 et le deuxième bloc 215, par gravure, par 30 exemple à l'aide d'un plasma à base de CF4r HBr, 02, de l'empilement 202 à travers un masque dur 309, (figures 9A, 10A et 11A, le même empilement 202 étant représenté, sur ces figures respectivement, selon une vue de dessus, selon une vue en coupe A'A indiquée sur la figure 9A, et selon une autre vue en coupe B'B indiquée sur la figure 9A). Ensuite, on forme un profil en escalier à l'extrémité du bloc 230, afin de former des zones de 10 prises de contacts de lignes de bits. Ensuite, dans le deuxième bloc 215 et dans les blocs 220a, 220b, 220c, 220d, 220e, on isole électriquement les couches 3041r 3043, 3045, 3047 les unes des autres. 15 Cette étape peut être réalisée par oxydation des couches 3040r..., 3046. L'oxydation peut être une oxydation préférentielle des couches semi- conductrices 3040r 3046, par exemple à base de Si fortement dopé par rapport aux couches 3041r...,3047 semi- 20 conductrices par exemple à base de Si faiblement dopé ou non dopé. Par oxydation préférentielle, on entend que les couches 3040r 3044, 3046, à base de silicium fortement dopé ont davantage tendance à s'oxyder et 25 plus rapidement que celles 3041r...,3047 qui sont moins dopées ou pas dopées. Suite à cette oxydation, les couches 3041r... , 3047 sont séparées les unes des autres par de l'oxyde de silicium 306 (figures 10B et 11B, le même 30 empilement étant représenté, sur ces figures, respectivement, selon une vue de dessus, selon une vue 31 en coupe transversale A'A et selon une vue en coupe transversale B'B indiquées sur la figure 9A). En fixant les dimensions dans les directions parallèles au plan du substrat du bloc 210 de telle sorte qu'elles sont supérieures à la plus petite dimension dans les directions parallèles au plan du substrat de chacun des blocs 215 et 220a,..., 220f, on conserve un empilement semi-conducteur au niveau du premier bloc 210 de manière à assurer la continuité électrique entre les couches 3041r ..., 3047 au niveau de ce bloc. Ensuite, on effectue un retrait partiel du matériau diélectrique 306, de manière à mettre à nu les flancs des couches 3040 ,..., 3047 au niveau des blocs 220a, ..., 220f. Le retrait peut être effectué par désoxydation partielle, par exemple à base d'acide fluorhydrique HF. Ensuite, on forme un empilement de couches 352, 354, 356, comportant au moins une couche de diélectrique 352 de grille, par exemple à base d'un oxyde tunnel, tel que par exemple du SiO2 d'épaisseur comprise par exemple entre 0,5 nanomètres et 10 nanomètres. L'empilement de couches 352, 354, 356 comporte au moins une couche 354 de stockage d'électrons, formée d'un matériau tel qu'un diélectrique et selon une épaisseur, favorisant le stockage de charges. La couche 354 de stockage de charges, peut être par exemple à base de SiXNY ou un autre matériau diélectrique comportant des propriétés de piégeage similaires. La zone de stockage de charges 32 peut également être formée d'îlots semi-conducteurs ou métalliques encapsulés dans une matrice diélectrique, tels que des îlots de Si, de Ge, de SiGe, de Pt, de W, de Co, de Ni, d'Au dans une matrice de Si.OY, de Si.NY. La couche 354 de stockage d'électrons, peut avoir une épaisseur comprise par exemple entre 1 nanomètre et 15 nanomètres. L'empilement de couches 352, 354, 356 comporte également au moins une couche de diélectrique 356, par exemple à base d'un oxyde, tel que par exemple du SiO2 d'épaisseur comprise par exemple entre 3 nanomètres et 20 nanomètres. Ensuite, on effectue le dépôt d'un matériau de grille 358, par exemple à base de polysilicium, de TiN, de W, de polysilicium siliciuré, de TaN, de Pt, de PtSi ou d'une combinaison de ces matériaux, puis un polissage mécano-chimique (CMP) du matériau 358 de grille. Une gravure du matériau 358 de grille et de l'empilement de couches 352, 354, 356, est ensuite effectué, de manière à former des grilles (figures 10D et 11D, le même empilement 202 étant représenté, sur ces figures, selon une vue en coupe transversale A'A indiquée sur la figure 9A, et selon une vue en coupe transversale B'B). Selon une variante de l'exemple de procédé qui vient d'être décrit, le premier bloc 210, le deuxième bloc 215, et les blocs 220a, 220b, 220c, 220d, 220e, peuvent être formés à partir d'un empilement de couches 4041r 4042, 4043, 4044, 4045, 4046, 4047 et 4048 formé d'une alternance de couches 4041r 4043, 4045, 33 4047, isolantes, et de couches 4042, 4044, 4046 et 4048 à base de matériau semi-conducteur (figures 12A et 13A). Un tel empilement peut être formé par exemple de la manière décrite dans le document � direct wafer bonding & thinning clown a generic technology to perform new structures �, conférence ECS 2005. Un tel empilement peut être réalisé par exemple à l'aide d'un procédé de type � smart cut � permettant de reporter une couche semi-conductrice, par exemple à base de silicium cristallin sur une couche isolante, par exemple à base d'oxyde de silicium. Un empilement formé d'une alternance de couches de silicium d'épaisseur comprise par exemple entre 15 nanomètres et 100 nanomètres, et de couches isolantes comprises entre 15 nanomètres et 100 nanomètres peut être ainsi formé. Avec un tel empilement, la réalisation d'une région de source commune peut être effectuée par exemple, par réalisation d'un trou 420 dans l'empilement, en protégeant ce dernier à l'aide d'un masquage 409 comportant une ouverture 411, au niveau du premier bloc 210 (figure 12B). Le trou 420 peut être ensuite rempli à l'aide d'un matériau 422, par exemple à base de 25 tungstène (figure 12C). Un profil en escalier peut être réalisé dans l'empilement de couches 4041r 4042, 4043, 4044, 4045, 4046, 4047 et 4048. Un tel profil peut être réalisé par exemple de la manière indiquée précédemment 30 dans l'exemple de procédé décrit en liaison avec les figures 6, 7 et 8. 34 Un autre exemple de dispositif de mémoire flash avec un adressage particulier des grilles, est illustré sur la figure 14. Dans ce dispositif, chaque cellule mémoire 5 permet de coder deux bits, les transistors de la cellule étant à double-grille. Un tel dispositif comprend une pluralité de cellules mémoires C réalisées dans un empilement de couches semi-conductrices. L'empilement gravé comporte 10 au moins une premier bloc 510 dans lequel une région de source commune desdits transistors est formée. L'empilement gravé comporte également un deuxième bloc 515, ainsi qu'une pluralité d'autres blocs 520 distincts juxtaposés, reliant le premier bloc 510 et le 15 deuxième bloc 515, lesdits autres blocs distincts comportant, un nombre N, par exemple tel que N=3 canaux de transistors, distincts parallèles entre eux (et parallèles au plan de la figure). Le dispositif comporte également une pluralité de grilles, et en 20 particulier de doubles grilles 5501r 5502, 5503, 5504, 5505. La matrice mémoire comporte 3 niveaux superposés de canaux, chaque niveau étant relié à une ligne de bit (non représentée) par l'intermédiaire de contacts 5311, 5312, 5313. 25 Un schéma électrique équivalent d'un exemple de mémoire suivant l'invention, est donné sur la figure 15. Dans cet exemple, la mémoire comprend n lignes de mot WL1r ..., WLn connectées respectivement aux n 30 grilles de contrôle de la matrice. 35 La matrice comporte également p lignes de bits BLI, BL2..., BLp connectées respectivement aux drains de transistors d'une même rangée horizontale de la matrice. Le dispositif comprend également une première grille de sélection SG connectée à m*p transistors de la matrice, ainsi que m deuxièmes grilles de sélection, encore appelées grilles d'accès AG1, ...,AGm, les grilles d'accès AG1, ...,AGm étant respectivement partagées par les transistors d'une même rangée verticale de la matrice. Une source commune aux transistors de la matrice est également prévue. Un exemple de principe de fonctionnement et d'adressage d'une telle matrice mémoire, en terme de programmation, d'effacement et de lecture, va à présent être donné : A. Phase de programmation : On souhaite programmer par exemple une cellule cible située au premier niveau de la matrice, à l'intersection entre une ligne de mot WL2 et une ligne de bit BL1. Pour cela, on applique un potentiel V=VHIGH, par exemple égal à 18 volts sur la ligne de mot WL2, de manière à créer un champ électrique suffisant dans la cellule, pour que les électrons de son canal traversent la première couche diélectrique, par exemple un oxyde tunnel, pour charger la zone de stockage d'électrons. Dans cette phase de programmation, les autres lignes de mot WL de la matrice sont mises à un 36 potentiel VPASS par exemple égal à 10 volts. Ainsi, les transistors des cellules sont passants. Cependant VPASS doit être suffisamment faible pour éviter une programmation parasite de ces cellules. On met la source à la masse, en appliquant par exemple un potentiel V(SL) = OV à une ligne de source. On met une première grille du transistor, nommée grille de sélection à la masse. Le transistor d'accès situé du côté de la ligne de source est bloqué On rend passant le transistor d'accès de la deuxième grille d'accès du transistor à programmer à un potentiel Vcc par exemple de l'ordre de 3 volts. On bloque les transistors d'accès des grilles d'accès des autres niveaux. Le potentiel des cellules de la ligne de bit BL1 est à la masse, tous les transistors connectés à cette ligne étant passants. Les transistors des grilles d'accès des lignes de bits BL non programmées sont à Vcc pour qu'aucun courant ne passe à travers. Ainsi les lignes de bits BL des cellules non programmées sont bloquées, et le potentiel des canaux correspondants augmente par couplage capacitif. Il n'y a donc pas de champ électrique dans le canal suffisant pour qu'on programme la cellule mémoire. Les cellules connectées à la même ligne de bit du même niveau, ne sont pas programmées parce que leurs grilles sont polarisées à des tensions trop faibles. Les cellules connectées à la même ligne de mot WL et appartenant au même niveau, ne sont pas programmées parce que les lignes de bits de ce niveau sont à un potentiel V. 37 Les cellules connectées à la même ligne de bit BL et à la même ligne de mot WL ne sont pas programmées dans la mesure où les transistors d'accès correspondants sont bloqués. La cellule cible est programmée parce que sa ligne de bit BL est à la masse, son transistor d'accès est passant, sa ligne de mot WL est polarisée à la tension de programmation, et les cellules de sa même ligne de bit BL sont toutes passantes. B. Phase d'effacement : L'effacement peut être faite par secteur comme dans une matrice mémoire conventionnelle, en connectant électriquement la source commune avec un contact body. C. Phase de Lecture : On souhaite à présent lire la cellule cible. La lecture peut être faite comme dans une mémoire Flash NAND conventionnelle. La sélection d'un plan mémoire par rapport à l'autre se fait en bloquant 20 les grilles d'accès des plans mémoires non sélectionnés. 10 15 REVENDICATIONS1. Dispositif microélectronique de mémoire flash comprenant : - un support, - une pluralité de cellules mémoires comportant des transistors réalisés dans un empilement (202, 302, 402) gravé de couches reposant sur ledit support dont une pluralité de couches semi- conductrices, l'empilement gravé comportant au moins une premier bloc (210, 310, 410) dans lequel une région de source commune desdits transistors est apte à être formée, et au moins un deuxième bloc (215, 315, 415) sur lequel une pluralité de lignes de bits (BL1,...BLp) parallèles au plan principal du support sont réalisées, - une pluralité d'autres blocs (120, 220, 220a, 220b, 220c, 220d, 220e, 220f) distincts juxtaposés, reliant le premier bloc et le deuxième bloc, lesdits autres blocs distincts comportant, dans une direction orthogonale au plan principal du support, plusieurs canaux de transistors, distincts et parallèles entre eux et au plan principal du support, - une pluralité de grilles formées d'au moins un matériau de grille, au moins une ou plusieurs desdites grilles reposant sur une superposition de couches comportant au moins une première couche de matériau diélectrique (252, 254, 256) au moins une zone de stockage de charges, et au moins une deuxième couche de matériau diélectrique. 39 2. Dispositif microélectronique selon la revendication 1, ledit empilement (202) étant formé d'une alternance de couches à base d'un premier matériau semi-conducteur (206), et de couches à base d'un deuxième matériau semi-conducteur (207), différent du premier matériau semi-conducteur, lesdits canaux de transistors étant formés dans ledit premier matériau semi-conducteur (206). 3. Dispositif microélectronique selon la revendication 1, dans lequel ledit empilement est formé d'une alternance de couches à base d'un matériau semi-conducteur donné, et de couches à base d'un matériau isolant, lesdits canaux étant formés dans ledit matériau semi-conducteur donné. 4. Dispositif microélectronique selon la revendication 1, dans lequel l'empilement est formé d'une alternance de couches à base d'un matériau semi- conducteur dopé selon une dose donnée, et de couches à base dudit matériau semi-conducteur non dopé, ou dopé selon une autre dose, différente de ladite dose donnée. 5. Dispositif microélectronique selon l'une des revendications 1 à 4, ladite zone de stockage de charges étant à base d'un matériau diélectrique tel que du SiXNy, ou étant une couche de matériau diélectrique comportant des ilots semi-conducteurs ou conducteurs.30 6. Dispositif microélectronique selon l'une des revendications 1 à 5, dans lequel lesdits canaux sont répartis selon arrangement matriciel de rangées horizontales et de rangées verticales de canaux, et dans lequel parmi lesdites grilles figurent : - une première grille de sélection enrobant lesdits canaux, - une pluralité de grilles de contrôle 10 enrobant lesdits canaux, - une pluralité de deuxièmes grilles de sélection enrobant respectivement les barreaux d'une même rangée. 15 7. Procédé de réalisation d'un dispositif microélectronique de mémoire flash comprenant les étapes de : a) formation sur un support d'un empilement (202) gravé de couches comportant une pluralité de 20 couches semi-conductrices, b) gravure de l'empilement de manière à former au moins une premier bloc (210) dans lequel une région de source commune est destinée à être réalisée, et au moins un deuxième bloc, ainsi qu'une pluralité de 25 blocs distincts juxtaposés (220a, 220b, 220c, 220d, 220e, 220f) reliant le premier bloc et le deuxième bloc, lesdits blocs distincts comprenant respectivement plusieurs barreaux destinés à former des canaux de transistors, les barreaux étant alignés dans une 30 direction réalisant un angle non-nul avec un plan principal du support, 41 c) réalisation de zones formées d'une superposition de couches (252, 254, 256) comportant au moins une première couche de matériau diélectrique (252) de grille, au moins une couche (254) de stockage de charges, et au moins une deuxième couche de matériau diélectrique (256) de grille, d) réalisation de grilles, au moins plusieurs desdites grilles reposant respectivement sur lesdites zones. 8. Procédé microélectronique selon la revendication 7, dans lequel l'empilement (202) est formé d'une alternance de couches à base d'un premier matériau semi-conducteur (206), et de couches à base d'un deuxième matériau semi-conducteur (207), différent du premier matériau semi-conducteur (206), les canaux étant formés ou destinés à être formés dans le premier matériau semi-conducteur (206), le procédé comprenant entre l'étape b) et l'étape c) : - la gravure sélective du deuxième matériau semi-conducteur (207) vis-à-vis du premier matériau semi-conducteur (206), de manière à réduire la surface des couches à base du deuxième matériau semi-conducteur (207), - la réalisation d'espaceurs isolants autour des couches à base du deuxième matériau semi-conducteur (206). 9. Procédé microélectronique selon la 30 revendication 7 ou 8, comprenant en outre, après l'étape d) : le dopage en surface des couches de 25 42 l'empilement à base du premier matériau semi-conducteur (206). 10. Procédé microélectronique selon la revendication 7, l'empilement étant formé d'une alternance de premières couches à base d'un matériau semi-conducteur dopé selon une dose donnée, et de deuxièmes couches à base dudit matériau semi-conducteur non dopé ou dopé selon une autre dose, inférieure à ladite dose donnée, le procédé comprenant après l'étape b) : l'oxydation préférentielle desdites premières couches vis-à-vis desdites deuxièmes couches, de manière à former un matériau isolant séparant dans l'empilement lesdites premières couches entre elles, à l'exception d'au moins une région du premier bloc dans laquelle une partie des premières couches semi-conductrices et des deuxièmes couches semi-conductrices n'est pas oxydée. 11. Procédé microélectronique selon l'une des revendications 7 à 10, le procédé comprenant en outre, après l'étape b), la réalisation d'une source commune par : - réalisation d'un masquage sur le second bloc et lesdits autres blocs (220a, 220b, 220c, 220d, 220e, 220f), ledit masquage dévoilant ledit premier bloc, - dopage des couches semi-conductrices dudit premier bloc.30 43 12. Procédé microélectronique selon la revendication 10, l'empilement étant formé d'une alternance de couches à base d'un matériau semi-conducteur, et de couches à base d'un matériau isolant. 13. Procédé microélectronique selon la revendication 10, comprenant la réalisation d'une source commune dans ledit premier bloc, la réalisation de la source commune comprenant des étapes de : - formation d'au moins un trou dans ledit premier bloc de l'empilement à travers un masquage, remplissage dudit trou à l'aide d'au moins un matériau conducteur ou semi-conducteur. 14. Procédé microélectronique selon l'une des revendications 7 à 13, comprenant la réalisation d'une source commune dans ledit premier bloc, la réalisation de la source commune comprenant des étapes de . - réalisation d'un masquage sur le second bloc (215) et lesdits autre blocs, ledit masquage dévoilant ledit premier bloc, - dopage des couches semi-conductrices dudit premier bloc. 25 15. Procédé selon l'une des revendications 7 à 14, comprenant en outre : la réalisation d'au moins un profil en escalier au niveau du deuxième bloc (215), ledit profil en escalier comportant une pluralité de 30 marches (El, E2, E3, E4, E5), au moins une ou plusieurs 10 15 20desdites marches étant prévues pour former des zones de prise de contact.