FR 2932624 A1 20091218 FR 0803350 A 20080616 AMPLIFICATEUR NUMÉRIQUE CLASSE D COMPRENANT UN RÉDUCTEUR DE BRUIT La présente invention concerne un dispositif amplificateur comprenant un modulateur numérique et un circuit de puissance. La présente invention concerne notamment les amplificateurs comprenant un modulateur delta-sigma numérique et un circuit de puissance en classe D. L'amplification en classe D a connu ces dernières années un développement considérable en raison du besoin de réaliser des amplificateurs de puissance compacts offrant un rendement énergétique très supérieur au rendement qu'offrent les amplificateurs en classe AB conventionnels, qui n'excède généralement pas 30%. Ainsi, un amplificateur en classe D offre aisément un rendement de 90% et ne gaspille ainsi que 10% de l'énergie qu'il consomme, contre 70% d'énergie gaspillée dans un amplificateur en classe AB. Ceci est dû au fait que les amplificateurs en classe D sont des amplificateurs à découpage, fonctionnant par commutation de transistors MOS et ne consommant donc de l'énergie que pendant les périodes de commutation. La figure 1A représente une architecture classique d'amplificateur en classe D. L'amplificateur comporte un modulateur 1 dont l'entrée reçoit un signal à amplifier IS et dont la sortie commande un circuit de puissance PA en classe D. La sortie du circuit de puissance PA fournit un signal de sortie OS à une charge LD, par exemple un haut-parleur. Le circuit de puissance PA en classe D comprend généralement des transistors MOSFET arrangés selon le montage "totem pole". Il s'agit d'un circuit à découpage qui fournit un signal carré OS ayant la forme d'un créneau de tension oscillant entre deux tensions +Vcc et -Vcc. Dans les applications audio, la conversion du signal de sortie OS en signal audio analogique est assurée soit au moyen d'un filtre passe-bas LPF de type LC agencé entre la sortie du circuit de puissance PA et la charge LD, soit en laissant la charge filtrer elle- même le signal de sortie (montage dit "sans filtre", ou "filterless"). De nombreux amplificateurs en classe D sont équipés d'un modulateur à largeur d'impulsion de type PWM ("Pulse Width Modulation"). D'autres comprennent un modulateur delta-sigma fournissant un signal modulé en densité d'impulsion ou signal PDM ("Pulse Density Modulation"). Un modulateur delta-sigma présente l'avantage d'effectuer une mise en forme du bruit ("noise shaping") qui consiste à rejeter le bruit de quantification dans le domaine des hautes fréquences, en dehors de la bande utile, grâce à une rétroaction de la sortie sur l'entrée du modulateur et la prévision d'une fréquence d'échantillonnage élevée relativement à la bande passante du signal d'entrée. En contrepartie de leur rendement avantageux, les amplificateurs en classe D offrent généralement des performances très inférieures à celles des amplificateurs en classe AB. Un amplificateur en classe AB peut aisément présenter une distorsion harmonique totale ou THD ("Total Harmonic Distortion") de l'ordre de 90 dB et un rapport signal sur bruit ou SNR ("Signal to Noise Ratio") de 100 dB tandis qu'un amplificateur en classe D atteint difficilement une THD de 40 dB et un SNR de 80 dB. Malgré la mise en forme du bruit effectuée par le modulateur delta-sigma, les défauts inhérents au circuit de puissance ne sont pas supprimés car ils sont générés en aval du modulateur, et entraînent une augmentation notable du taux de distorsion et de bruit dans le signal de sortie. Le brevet US 5 777 512 de la société Tripath Technology divulgue un amplificateur en classe D comprenant un modulateur delta-sigma à temps continu fonctionnant à haute fréquence (1,5 MHz). Le signal de sortie fourni par le circuit de puissance est renvoyé dans une boucle d'état du modulateur delta-sigma par l'intermédiaire d'un filtre anti-aliasing (antirepliement) et d'un circuit de gain à temps continu. Les modulateurs delta-sigma à temps continu ou à temps discret (modulateurs à commutation de capacités, technique appelée "switch cap") posent des problèmes de stabilité avec des architectures d'ordre supérieur à 2. Or, on peut difficilement espérer obtenir des performances audio comparables à celles des amplificateurs en classe AB avec un modulateur delta-sigma d'ordre 1 ou 2, à moins de réaliser un modulateur d'une grande complexité et coûteux à mettre en �uvre. Un premier perfectionnement que vise la présente invention concerne les amplificateurs comprenant un modulateur delta-sigma numérique. La figure 1B représente une architecture classique de modulateur delta-sigma numérique 1. Le modulateur 1 est ici d'ordre 3 et comprend trois étages delta-sigma DSa, DSb, DSc et un quantificateur QT. Les étages delta-sigma comprennent chacun un sommateur d'entrée Sa, Sb, Sc dont la sortie attaque un intégrateur ITa, ITb, ITc. L'entrée positive du sommateur Sa de l'étage delta-sigma DSa reçoit le signal d'entrée IS, l'entrée positive du sommateur Sb de l'étage delta-sigma DSb reçoit la sortie de l'intégrateur ITa et l'entrée positive du sommateur Sc de l'étage delta-sigma DSc reçoit la sortie de l'intégrateur ITb. L'intégrateur ITc fournit au quantificateur un signal NSS et le quantificateur QT fournit un signal quantifié QS. Le signal QS est renvoyé sur l'entrée négative du sommateur Sa par l'intermédiaire d'une boucle d'état SLa, sur l'entrée négative du sommateur Sb par l'intermédiaire d'une boucle d'état SLb, et sur l'entrée négative du sommateur Sc par l'intermédiaire d'une boucle d'état SLc. Le bruit de quantification est classiquement mis en forme en appliquant aux intégrateurs ITa, ITb, ITc un signal d'horloge ayant une fréquence Fs très supérieure à la bande passante du signal d'entrée IS, généralement supérieure au Mégahertz pour un signal audio dans la bande des 30Hz-20KHz. Le signal quantifié QS est appliqué au circuit de puissance PA. Ce dernier fournit le signal de sortie OS oscillant entre +Vcc et -Vcc qui est appliqué à la charge LD, éventuellement par l'intermédiaire d'un filtre passe-bas LPF. Un enjeu majeur dans la réalisation d'un amplificateur numérique est de corriger les défauts introduits dans le signal de sortie OS par le circuit de puissance PA. De tels défauts sont appelés des "nonidéalités" et génèrent de la distorsion et du bruit. Diverses solutions ont été proposées à cet effet. La technique généralement retenue consiste à renvoyer un signal d'erreur dans le modulateur delta-sigma. Ce signal d'erreur est par exemple élaboré en calculant une différence entre un créneau idéal et le créneau fourni par le circuit de puissance PA. En particulier, le brevet US 6 373 334 décrit en relation avec ses figures 2A, 9 un modulateur delta-sigma numérique dont les étages delta-sigma reçoivent deux types de signaux de rétroaction, à savoir un signal prélevé en sortie du quantificateur ("a priori feedback") et un signal d'erreur ("real time feedback") qui est préalablement converti en signal numérique par un convertisseur analogique-numérique. Le signal d'erreur est généré en comparant les signaux fournis par le circuit de puissance lorsqu'il est connecté à une charge, à des signaux "idéaux" fournis par des interrupteurs de référence qui simulent le fonctionnement idéal du circuit de puissance en l'absence de charge. Il peut être souhaité de prévoir une technique alternative permettant de conférer à un amplificateur numérique des performances satisfaisantes en termes de distorsion, de rapport signal/ bruit et de rendement. Un autre perfectionnement que vise la présente invention concerne les codecs audio (circuits de compression-décompression). Les codecs audio comprennent généralement, sur la même puce de semi-conducteur, un ou plusieurs amplificateurs, des convertisseurs analogique-numérique pour convertir en signaux numériques des signaux externes analogiques, et des processeurs de traitement de signal ou DSP pour convertir en signaux audio amplifiables des données audionumériques reçues ou lues sous forme comprimée ou codée et vice-versa. Il peut être souhaité d'améliorer la structure de ces codecs afin de diminuer leur complexité et leur prix de revient. Encore un autre perfectionnement que vise la présente invention concerne plus généralement la réduction de bruit dans les modulateurs numériques. Il est connu que les modulateurs numériques génèrent un bruit de quantification ou d'échantillonnage qui est constant et indépendant du signal, et qui dépend du pas de quantification ou d'échantillonnage et de la fréquence de quantification ou d'échantillonnage. Bien que ce bruit soit de l'ordre du bit le moins significatif du signal modulé, son impact sur le rapport signal sur bruit est d'autant plus important que le signal est faible. Il peut ainsi être souhaité de prévoir une technique permettant de réduire l'influence du bruit sur les signaux de faible amplitude. Un mode de réalisation de la présente invention concerne un dispositif amplificateur comprenant un modulateur numérique recevant un signal d'entrée numérique et introduisant une composante de bruit dans un signal qu'il fournit, et des moyens pour appliquer un gain au signal d'entrée ou à un signal issu du signal d'entrée et traversant le modulateur, lorsque l'amplitude du signal d'entrée est inférieure à un seuil, de manière à augmenter le rapport signal/bruit entre le signal de sortie du dispositif et la composante de bruit introduite par le modulateur. Selon un mode de réalisation, le dispositif amplificateur comprend un circuit pour surveiller l'amplitude du signal d'entrée et fournir un signal d'activation du gain lorsque l'amplitude du signal d'entrée est inférieure au seuil. Selon un mode de réalisation, le dispositif amplificateur comprend des moyens pour appliquer un gain inverse en aval du modulateur lorsque l'amplitude du signal d'entrée est inférieure au seuil, afin que le gain global du dispositif amplificateur soit inchangé. Selon un mode de réalisation, les moyens pour lo appliquer un gain inverse en aval du modulateur comprennent un convertisseur configuré pour convertir un signal fourni par le modulateur en un signal RTZ dont le rapport cyclique est divisé par le gain. Selon un mode de réalisation, le modulateur est un 15 modulateur delta-sigma numérique comprenant des étages delta-sigma, un quantificateur recevant un signal fourni par un étage delta-sigma et fournissant un signal quantifié formant le signal modulé, et le dispositif comprend un circuit de puissance pour fournir à une 20 charge électrique le signal de sortie, et des moyens pour, lorsque l'amplitude du signal d'entrée est inférieure au seuil : appliquer le gain au signal fourni au quantificateur, et appliquer un gain inverse à un signal de commande du circuit de puissance qui est 25 fonction du signal quantifié. Selon un mode de réalisation, le quantificateur est configuré pour fournir un signal quantifié codé thermomètre. Selon un mode de réalisation, le dispositif 30 amplificateur comprend un circuit pour surveiller l'amplitude du signal d'entrée et fournir un signal de sélection de gain ayant une valeur active lorsque l'amplitude du signal d'entrée est inférieure au dit seuil, un circuit de gain pour appliquer le gain au 35 signal fourni au quantificateur lorsque le signal de sélection de gain a la valeur active, et un circuit pour piloter le circuit de puissance, fournissant le signal de commande du circuit de puissance et configuré pour appliquer un gain inverse au signal de commande lorsque le signal de sélection de gain a la valeur active. Selon un mode de réalisation, le circuit pour piloter le circuit de puissance comprend un convertisseur RTZ recevant le signal quantifié et fournissant au circuit de puissance un signal de commande codé RTZ dont le rapport cyclique est fonction de l'amplitude du signal quantifié, et le convertisseur RTZ est configuré pour diviser par le gain le rapport cyclique du signal de commande lorsque le signal de commande a la valeur active. Selon un mode de réalisation, le modulateur delta-sigma comporte M étages delta-sigma comprenant chacun une boucle d'état, M étant au moins égal à 3, et le dispositif amplificateur comprend : N boucles d'état d'un premier type, configurées pour renvoyer le signal de sortie à des sommateurs de N étages delta-sigma de plus faible rang, avec N au moins égal à 1, chaque boucle d'état du premier type comprenant un filtre passe-bas analogique pour filtrer le signal de sortie et fournir un signal de sortie filtré, un convertisseur analogique-numérique pour convertir le signal de sortie filtré en signal de sortie filtré numérisé, et au moins un filtre numérique pour filtrer le signal de sortie filtré numérisé et fournir aux sommateurs des N étages delta-sigma de plus faible rang un signal de sortie filtré numérisé filtré ; et M-N boucles d'état d'un second type, configurées pour renvoyer le signal quantifié à des sommateurs de M-N étages delta-sigma de plus haut rang. Selon un mode de réalisation, le dispositif amplificateur comprend des éléments de stabilisation non linéaire agencés dans tout ou partie des étages delta-sigma. Selon un mode de réalisation, le circuit de puissance est relié ou destiné à être relié à la charge sans interposition d'un filtre passe-bas, et le filtre passe-bas des boucles d'état du premier type est agencé entre la charge et le convertisseur analogique-numérique. Selon un mode de réalisation, le filtre passe-bas est disposé entre le circuit de puissance et la charge. Selon un mode de réalisation, le circuit de puissance est un amplificateur en classe D à configuration symétrique ou non symétrique. Des modes de réalisation d'amplificateurs numériques implémentant des perfectionnements selon la présente invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : - les figures 1A, 1B précédemment décrites représentent l'architecture classique d'un amplificateur numérique, - les figures 2A à 2D représentent des modes de réalisation d'amplificateurs selon le premier perfectionnement de l'invention, du type sans filtre de sortie, - les figures 3A à 3C représentent des modes de réalisation d'amplificateurs selon le premier perfectionnement de l'invention, du type à filtre de sortie, - la figure 4 représente plus en détail un exemple de réalisation de l'amplificateur représenté sur la figure 25 2C, - les figures 5A et 5B représentent des exemples de réalisation d'un intégrateur et d'un quantificateur représentés sous forme de blocs sur la figure 4, - la figure 6 représente un exemple de réalisation d'un 30 convertisseur RTZ représenté sous forme de bloc sur la figure 4, - les figures 7A, 7B sont des chronogrammes illustrant le fonctionnement du convertisseur représenté sur la figure 6, 35 - les figures 8A, 8B représentent deux exemples de réalisation d'un circuit de puissance représenté sous forme de bloc sur la figure 4, - les figures 9A, 9B sont des tables illustrant la conversion de signaux de commande RTZ en signaux de sortie fournis par les circuits de puissance représentés sur les figures 8A, 8B, - la figure 10 représente un exemple de réalisation d'un quantificateur à niveaux de sortie multiples, - la figure 11 représente un exemple de réalisation d'un convertisseur RTZ à niveaux de modulation multiples, - les figures 12 et 13 représentent des exemples de réalisation de codecs audio selon le second perfectionnement de l'invention, - la figure 14A est le schéma d'un modulateur delta-sigma numérique classique et la figure 14B le schéma d'un mode de réalisation d'un modulateur delta-sigma selon le troisième perfectionnement de l'invention, - la figure 15 représente un mode de réalisation d'un amplificateur selon le troisième perfectionnement de l'invention, - la figure 16 représente un mode de réalisation d'une 20 unité de gain représentée sous forme de bloc sur la figure 15, - la figure 17 représente un premier mode de réalisation d'un convertisseur RTZ à gain variable représenté sous forme de bloc sur la figure 15, 25 - les figures 18A à 18C sont des chronogrammes illustrant le fonctionnement du convertisseur de la figure 17, - la figure 19 représente un autre mode de réalisation d'un convertisseur RTZ à gain variable représenté sous forme de bloc sur la figure 15, 30 - les figures 20A à 20C sont des chronogrammes illustrant le fonctionnement du convertisseur de la figure 19, - la figure 21 représente encore un autre mode de réalisation d'un convertisseur RTZ à gain variable représenté sous forme de bloc sur la figure 15, 35 - la figure 22 représente un mode de réalisation d'un amplificateur implémentant les premier et troisième perfectionnements de l'invention. La présente invention prévoit trois perfectionnements applicables aux amplificateurs comprenant un modulateur numérique de type delta-sigma, le troisième perfectionnement étant plus généralement applicable aux amplificateurs comportant un modulateur numérique quel que soit son type, dès lors que le modulateur se comporte comme une source de bruit constant. Comme cela apparaîtra par la suite, chaque perfectionnement est en soi indépendant de l'autre et les perfectionnements peuvent ainsi être mis en �uvre indépendamment ou en combinaison. Premier perfectionnement Les figures 2A, 2B, 2C, 2D représentent des modes de réalisation d'amplificateurs selon le premier perfectionnement, désignés respectivement A2, A3, A4, A5. Ces amplificateurs comprennent chacun un modulateur delta-sigma 2 (Fig. 2A), 3 (Fig. 2B), 4 (Fig. 2C), 5 (Fig. 2D) et un circuit de puissance PA relié à une charge LD, par exemple un haut-parleur. Dans un mode de réalisation, le circuit de puissance PA est un circuit amplificateur en classe D. Comme indiqué au préambule, les modulateurs delta-sigma classiques à temps continu ou à commutation de capacités posent des difficultés de mise au point pour des ordres supérieurs à 2, en raison des problèmes de stabilité qui apparaissent à partir de l'ordre 3, de sorte que de hautes performances en termes de THD (distorsion harmonique totale) ou de SNR (ratio signal sur bruit) peuvent être difficilement atteintes, ou au prix d'une complexité rédhibitoire. Les amplificateurs selon le premier perfectionnement A2, A3, A4, A5 comportent tous un modulateur delta-sigma 2, 3, 4, 5 entièrement numérique d'ordre supérieur ou égal à 3 et de façon générale d'ordre "M" avec M au moins égal à 3. Dans les modes de réalisation représentés, chaque modulateur delta-sigma 2, 3, 4, 5 est d'ordre 5 et comporte 5 étages delta-sigma DS1, DS2, DS3, DS4, DS5, cinq boucles d'état SL1, SL2, SL3, SL4, SL5 ainsi qu'un quantificateur QT1. L'étage delta-sigma de plus faible rang DS1 reçoit le signal d'entrée IS de l'amplificateur et l'étage delta-sigma de plus haut rang DS5 fournit au quantificateur QT1 un signal NSS. Le quantificateur QT1 fournit un signal quantifié QS au circuit de puissance PA. Chaque modulateur delta-sigma 2 à 5 est cadencé par un signal d'horloge de suréchantillonnage de fréquence Fs très supérieure à la bande passante du signal IS, par exemple 4 MHz. Le signal IS est un signal numérique, par exemple un signal audio de bande passante 30Hz-20kHz fourni par un processeur audio numérique de type DSP (non représenté) et issu d'une source de signal musical telle un CD, une station radio, un fichier MP3... Un circuit pilote DCT1, décrit plus loin, peut être prévu entre le quantificateur QT1 et le circuit de puissance PA. Chaque étage delta-sigma DS1, DS2, DS3, DS4, DS5 comprend de façon en soi classique un sommateur, respectivement S1, S2, S3, S4, S5, dont la sortie est appliquée à un intégrateur, respectivement IT1, IT2, IT3, IT4, IT5. Chaque sommateur comprend au moins une entrée positive et une entrée négative. Chaque entrée positive et négative d'un sommateur peut avoir un gain, schématisé sur la figure 2A par des unités de gain placées sur les entrées positive et négative des sommateurs. Ainsi, l'entrée positive du sommateur S1 de l'étage delta-sigma DS1 présente un gain gl1 et son entrée négative présente un gain g12, l'entrée positive du sommateur S2 de l'étage delta-sigma DS2 présente un gain g21 et son entrée négative présente un gain g22, et ainsi de suite jusqu'au sommateur S5 dont l'entrée positive présente un gain g51 et l'entrée négative un gain g52. Ces divers gains peuvent être intégrés dans la structure même des sommateurs ou être formés par les unités de gain placées sur les entrées positives et négatives des sommateurs, comme représenté (dans un souci de simplification des figures, la structure des étages delta-sigma DS1 à DS5 n'est représentée que sur la figure 2A et est schématisée par des blocs sur les autres figures). Le sommateur S1 reçoit le signal IS sur son entrée positive, son entrée négative est reliée à la boucle d'état SL1 et sa sortie est appliquée à l'intégrateur IT1. Le sommateur S2 a son entrée positive reliée à la sortie de l'intégrateur IT1, son entrée négative reliée à la boucle d'état SL2 et sa sortie appliquée à l'intégrateur IT2. De même, le sommateur S3 a son entrée positive reliée à la sortie de l'intégrateur IT2, son entrée négative reliée à la boucle d'état SL3 et sa sortie appliquée à l'intégrateur IT3 ; le sommateur S4 a son entrée positive reliée à la sortie de l'intégrateur IT3, son entrée négative reliée à la boucle d'état SL4 et sa sortie appliquée à l'intégrateur IT4. Enfin, le sommateur S5 a son entrée positive reliée à la sortie de l'intégrateur IT4, son entrée négative reliée à la boucle d'état SL5 et sa sortie fournit le signal NSS appliqué au quantificateur QT1. Selon le premier perfectionnement de l'invention, chaque modulateur delta-sigma 2, 3, 4, 5 réalise une mise en forme du bruit qui intègre les non-idéalités (distorsion, bruit,...) générées par le circuit de puissance PA. Plus particulièrement, cette mise en forme des non-idéalités du signal de sortie OS est obtenue grâce aux boucles d'état de rang inférieur qui renvoient le signal de sortie OS dans des étages delta-sigma de rang inférieur par l'intermédiaire d'un filtre passe-bas LPF1, d'un convertisseur analogique-numérique ADC et d'un ou plusieurs filtres numériques passe-bas. Dans le mode de réalisation représenté sur la figure 2A, le signal de sortie OS est renvoyé dans la boucle d'état de plus faible rang SL1 par l'intermédiaire du filtre passe-bas LPF1, du convertisseur ADC et d'un filtre numérique passe-bas DF1. Le filtre LPF1 fournit un signal de sortie filtré FOS. Le convertisseur ADC fournit un signal de sortie filtré numérisé DFOS. Le filtre numérique DF1 fournit à l'entrée négative du sommateur S1 un signal de sortie filtré numérisé filtré FDFOS1. Le signal de sortie OS est donc filtré deux fois, d'une part dans le domaine analogique et d'autre part dans le domaine numérique, avant d'être appliqué à l'entrée négative du sommateur Sl du modulateur delta-sigma 2. Dans le mode de réalisation représenté sur la figure 2B, le signal de sortie OS est renvoyé dans les deux boucles d'état de plus faible rang SL1, SL2 par l'intermédiaire du filtre LPF1, du convertisseur ADC, du filtre numérique DF1 agencé dans la boucle d'état SL1 et d'un filtre numérique passe-bas DF2 agencé dans la boucle d'état SL2. Ainsi, le filtre LPF1 fournit le signal de sortie filtré FOS, le convertisseur ADC fournit le signal de sortie filtré numérisé DFOS, le filtre numérique DF1 fournit à l'entrée négative du sommateur Sl le signal de sortie filtré numérisé filtré FDFOS1 et le filtre numérique DF2 fournit à l'entrée négative du sommateur S2 un signal de sortie filtré numérisé filtré FDFOS2. Dans le mode de réalisation représenté sur la figure 2C, le signal de sortie OS est renvoyé dans les trois boucles d'état de plus faible rang SL1, SL2, SL3 par l'intermédiaire du filtre LPF1, du convertisseur ADC, du filtre numérique DF1 agencé dans la boucle d'état SL1, du filtre numérique DF2 agencé dans la boucle d'état SL2 et d'un filtre numérique passe-bas DF3 agencé dans la boucle d'état SL3. Ainsi, le filtre LPF1 fournit le signal de sortie filtré FOS, le convertisseur ADC fournit le signal de sortie filtré numérisé DFOS, le filtre numérique DF1 fournit à l'entrée négative du sommateur S1 le signal de sortie filtré numérisé filtré FDFOS1. Le filtre numérique DF2 fournit à l'entrée négative du sommateur S2 un signal de sortie filtré numérisé filtré FDFOS2 et le filtre numérique DF3 fournit à l'entrée négative du sommateur S3 un signal de sortie filtré numérisé filtré FDFOS3. Dans le mode de réalisation représenté sur la figure 2D, le signal de sortie OS est renvoyé dans les trois boucles d'état de plus faible rang SL1, SL2, SL3 par l'intermédiaire du filtre LPF1, du convertisseur ADC et d'un filtre numérique passe-bas DFC commun aux trois boucles d'état SL1, SL2, SL3. Ainsi, le filtre LPF1 fournit le signal de sortie filtré FOS, le convertisseur ADC fournit le signal de sortie filtré numérisé DFOS, le filtre numérique commun DFC fournit aux entrées négatives des sommateurs S1, S2, S3 un signal de sortie filtré numérisé filtré commun FDFOSC. Selon l'invention, ce filtre LPF1 est conçu pour simuler l'impédance de la charge LD entre son entrée et sa sortie, soit une impédance de transducteur électroacoustique dans le cas d'une charge LD de type haut-parleur. Ainsi, le signal électrique analogique FOS fourni par le filtre LPF1 au convertisseur ADC est l'image du signal qui anime la membrane du haut-parleur et est donc l'image du signal acoustique qu'entend l'utilisateur. Il contient ainsi toutes les imperfections audibles que l'on souhaite corriger. Le filtre LPF1 est de préférence un filtre RC qui peut être intégré avec le reste de l'amplificateur sur une microplaquette de semi-conducteur, l'utilisation d'un filtre LC étant peut souhaitable dans ce mode de réalisation car elle nécessiterait la prévision d'une self-inductance dont l'intégration sur un substrat semi-conducteur serait prohibitive en raison de ses dimensions. En résumé, l'intégration des non-idéalités dans le processus de mise en forme du bruit est réalisée d'une manière qui diffère des techniques connues, au moyen d'une rétroaction du signal de sortie OS dans son entièreté dans les boucles d'état d'étages delta-sigma d'ordre inférieur SL1 (Fig. 2A), SL1 et SL2 (Fig. 2B) ou SL1, SL2 et SL3 (Fig. 2C et 2D), par l'intermédiaire du filtre passe-bas LPF1, qui simule l'impédance de la charge LD et n'est pas comparable à un filtre anti- aliasing conventionnel, du convertisseur ADC et des filtres numériques. Les autres boucles d'état, de rang supérieur, respectivement SL2 à SL5 (Fig. 2A), SL3 à SL5 (Fig. 2B) ou SL4 et SL5 (Fig. 2C et 2D) reçoivent le signal quantifié QS, ce dernier étant appliqué sur les entrées négatives des sommateurs correspondants S2 à S5 (Fig. 2A), S3 à S5 (Fig. 2B) ou S4 et S5 (Fig. 2C et 2D). Dans un mode de réalisation, le filtre LPF1 présente de préférence une fréquence de coupure à -3 dB de l'ordre de 5 à 10 fois la fréquence de coupure à -3 dB du signal d'entrée (IS), soit une fréquence de coupure de l'ordre de 100 à 200 kHz si le signal d'entrée IS a une fréquence de coupure à -3 dB de l'ordre de 20 kHz. Des essais réalisés avec un filtre LPF1 ayant une fréquence de coupure de l'ordre de 100 kHz ont par exemple donné d'excellents résultats en termes de distorsion harmonique totale THD et de rapport signal/bruit SNR. Le convertisseur ADC est de préférence un convertisseur rapide de type MASH ("Multi-Stage noise Shaping") ou équivalent, cadencé par un signal d'horloge ayant de préférence une fréquence d'échantillonnage Fc au moins deux fois supérieure à la fréquence d'échantillonnage Fs du modulateur delta-sigma. En sus de l'action du filtre passe-bas LPF1, les filtres numériques DF1, DF2, DF3, DFC ont une action complémentaire essentielle pour la stabilité du modulateur delta-sigma et l'obtention d'un amplificateur qui présente de hautes performances en termes de THD et de SNR. Les filtres numériques DFl-DF3, DFC assurent, en sus d'une fonction d'adoucissement du bruit de quantification du convertisseur analogique-numérique ADC, une fonction de correction des non-linéarités du signal de sortie OS présentes dans le signal DFOS, avant que ce dernier ne soit appliqué au modulateur delta-sigma 2, 3, 4, 5. Une fréquence de coupure trop basse ou trop élevée conduit à une instabilité du modulateur. Ainsi, de préférence, les filtres numériques présentent une fréquence de coupure à -3 dB au moins 4 fois supérieure à la fréquence de coupure à -3 dB du filtre LPF1. A titre d'exemple numérique, le filtre numérique de plus faible rang, à savoir le filtre DF1 des amplificateurs A2, A3, A4 ou le filtre commun DFC utilisé dans l'amplificateur A5, peut présenter une fréquence de coupure à -3 dB de 500 kHz. Par ailleurs le filtre DF2 peut présenter une fréquence de coupure à -3 dB de 500 kHz (Fig. 2B, 2C) et le filtre DF3 peut présenter une fréquence de coupure à - 3 dB de 1,5 MHz (Fig. 2C). Des essais ont par exemple montré que si l'on fait décroître la fréquence de coupure du filtre DF1 de 1 MHz à 200 kHz, il se produit une réduction linéaire du rapport signal/bruit de 130 dB à 117 dB. Le SNR reste donc acceptable et l'amplificateur fonctionne encore. En dessous de 200 kHz, le SNR chute brusquement à 26 dB et l'amplificateur ne fonctionne plus. Il existe donc une fréquence de coupure inférieure limite au-delà de laquelle des filtres numériques sont sans effet sur la stabilité et les performances du modulateur delta-sigma. Le filtre numérique de plus faible rang DF1 ou DFC doit par ailleurs, de préférence, présenter une fréquence stoppe bande à 120 dB de l'ordre de la moitié de la bande passante du modulateur delta-sigma, soit de l'ordre de Fs/2 soit ici 2 MHz. De façon générale, leur atténuation à la fréquence Fs/2 doit de préférence être plus forte que la caractéristique de signal/bruit visée, par exemple être au moins égale à 100 dB. Ainsi, par exemple, une atténuation de 80 dB ne permettrait pas d'atteindre un SNR de 100 dB. Les filtres numériques DF2 et DF3 agissant sur des étages delta-sigma d'ordre 2 et 3 sont moins critiques pour la stabilité et les performances du modulateur et peuvent présenter à la fréquence Fs/2 une atténuation de l'ordre de 80 dB et de 60 dB, respectivement, au lieu de 120 dB (Fig. 2B et 2C). Dans un mode de réalisation, les filtres DF1, DF2, DF3 ou DFC sont des filtres IIR Chebyschev de Type II et d'ordre 7 ("IIR" signifiant "Infinite Impulse Response" soit des filtres à réponse impulsionnelle infinie). Il apparaîtra clairement à l'homme de l'art que les paramètres et conseils de mise en oeuvre qui sont décrits ici sont fournis uniquement à titre d'information non limitative. Il entre dans le cadre des compétences de l'homme de l'art d'ajuster ces paramètres en fonction des composants utilisés dans l'application visée, à la lumière de la présente description. Les modes de réalisation qui viennent d'être décrits concernent un amplificateur dit "sans filtre" ("filterless") dont le circuit de puissance PA attaque directement la charge LD. Des modes de réalisation de l'invention peuvent également concerner des amplificateurs dont le circuit de puissance PA pilote la charge par l'intermédiaire d'un filtre de sortie. Dans ce cas, il n'est pas nécessaire de simuler l'impédance de la charge LD au moyen du filtre LPF1, puisque le signal filtré appliqué à la charge est déjà un signal analogique que la charge est supposée reproduire fidèlement. A titre d'exemple, les figures 3A, 3B, 3C représentent des modes de réalisation d'amplificateurs A6, A7, A8 qui sont connectés à la charge LD par l'intermédiaire d'un filtre passe-bas LPF2. Ce filtre est conventionnellement un filtre LC comprenant une bobine volumineuse qui est externe à la plaquette de semi-conducteur recevant l'amplificateur A6, A7 ou A8. Bien entendu, les divers modes de réalisation décrits ici peuvent également être réalisés avec des composants discrets montés sur un circuit d'interconnexion (circuit imprimé, circuit à couches minces, etc.). L'amplificateur A6 représenté sur la figure 3A présente la même structure que l'amplificateur A2 représenté sur la figure 2A et ne sera donc pas décrit en détail. Il diffère seulement de l'amplificateur A2 en ce que la boucle d'état SL1 ne comprend que le convertisseur ADC et le filtre numérique DF1, le filtre passe-bas LPF1 étant supprimé. Le signal analogique FOS est prélevé directement à la sortie du filtre LPF2, soit aux bornes de la charge LD, pour être appliqué au convertisseur ADC. L'amplificateur A7 représenté sur la figure 3B a la même structure que l'amplificateur A3 représenté sur la figure 2B. Il diffère seulement de l'amplificateur A3 en ce que les boucles d'état SL1, SL2 ne comprennent que le convertisseur ADC et les filtres numériques DF1, DF2, le filtre passe-bas LPF1 étant supprimé. Le signal analogique FOS est comme précédemment prélevé à la sortie du filtre LPF2, aux bornes de la charge LD, pour être appliqué au convertisseur ADC. De même, l'amplificateur A8 représenté sur la figure 3C a la même structure que l'amplificateur A4 représenté sur la figure 2C. Il diffère seulement de l'amplificateur A4 en ce que les boucles d'état SL1, SL2, SL3 ne comprennent que le convertisseur ADC et les filtres numériques DF1, DF2, DF3, et ne comprennent donc pas le filtre passe-bas LPF1. Le signal analogique FOS est comme précédemment prélevé à la sortie du filtre LPF2. Selon un aspect avantageux mais optionnel du premier perfectionnement, le modulateur delta-sigma utilisé pour réaliser l'un quelconque des amplificateurs A2 à A8 précédemment décrits comporte des moyens de stabilisation non linéaire, afin d'éviter que l'amplitude du signal numérique traité par le modulateur atteigne un seuil de saturation. Ces éléments de stabilisation non linéaire sont agencés dans tout ou partie des étages delta-sigma et sont configurés pour empêcher une saturation en amplitude du modulateur. Sur la figure 2A, chaque étage delta-sigma DS1, DS2, DS3, DS4, DS5 comprend un moyen de stabilisation non linéaire, respectivement NLS1, NLS2, NLS3, NLS4, NLS5. De tels moyens de stabilisation sont en soi connus et décrits dans la littérature. Ils sont généralement mis en oeuvre dans les convertisseurs numérique-analogique ou analogique-numérique à base de modulateurs delta-sigma. Un modulateur delta-sigma se comporte comme un système non linéaire qu'il est difficile de modéliser précisément par des équations à partir de l'ordre 3. La stabilisation du modulateur ne peut être faite qu'au moyen de techniques de stabilisation ayant un caractère expérimental et en utilisant des logiciels de simulation. L'application de ces techniques à un amplificateur du type qui vient d'être décrit permet avantageusement de réaliser un amplificateur ayant un modulateur delta-sigma d'ordre élevé tout en résolvant les problèmes de stabilité du modulateur. La figure 4 représente plus en détail un exemple de réalisation de l'amplificateur A4 représenté sur la figure 2C. Chaque intégrateur IT1 à IT5 comporte des entrées Il, I2 et une sortie 01. L'entrée positive du sommateur S1 reçoit le signal d'entrée IS par l'intermédiaire de l'unité de gain gll. La sortie du sommateur S1 est appliquée à l'entrée Il de l'intégrateur IT1 dont la sortie 01 est reliée à l'entrée positive du sommateur S2 par l'intermédiaire de l'unité de gain g21. La sortie du sommateur S2 est appliquée à l'entrée I1 de l'intégrateur IT2 dont la sortie 01 est reliée à l'entrée positive du sommateur S3 par l'intermédiaire de l'unité de gain g31. De même, la sortie du sommateur S3 est appliquée à l'entrée Il de l'intégrateur IT3 dont la sortie 01 est reliée à l'entrée positive du sommateur S4 par l'intermédiaire de l'unité de gain g41. La sortie du sommateur S4 est appliquée à l'entrée I1 de l'intégrateur IT4 dont la sortie 01 est reliée à l'entrée positive du sommateur S5 par l'intermédiaire de l'unité de gain g51. Enfin, la sortie du sommateur S5 est appliquée à l'entrée Il de l'intégrateur IT5 dont la sortie 01 est reliée à une entrée positive d'un sommateur S6 dont la sortie fournit le signal NSS appliqué au quantificateur QT1. Un exemple de structure d'intégrateur est représenté sur la figure 5A. Chaque intégrateur IT1 à IT5 comprend un sommateur S7 à deux entrées positives, un circuit à retard UD1 cadencé par le signal d'horloge de fréquence Fs et réalisant la fonction 1/z dans le domaine z, et un multiplieur Ml dont la sortie forme la sortie 01 de l'intégrateur. L'entrée Il est connectée à une entrée du sommateur S7 dont l'autre entrée est connectée à la sortie 01 de l'intégrateur. La sortie du sommateur est appliquée au circuit à retard UD1 dont la sortie est appliquée sur une entrée du multiplieur Ml. L'autre entrée du multiplieur M est connectée à l'entrée I2 de l'intégrateur. Comme représenté sur la figure 5A, l'intégrateur de plus haut rang IT5 comporte en outre une sortie 02 fournissant un signal /RST pour la remise à zéro des intégrateurs IT1 à IT4 de rang inférieur. A cet effet la sortie du circuit à retard UD1 est appliquée à un module ABS1 dont la sortie fournit la valeur absolue (valeur sans le signe) du signal que fournit le circuit UD1. La sortie du module ABS1 est appliquée à l'entrée d'un détecteur de seuil ROI réalisé ici sous forme de relais à hystérésis. La sortie du relais ROI forme la sortie 02 de l'intégrateur et fournit le signal /RST. Lorsque le signal traversant l'intégrateur IT5 atteint un seuil de saturation déterminé, le détecteur de seuil ROI met le signal /RST à O. Sur la figure 4, la sortie 02 de l'intégrateur IT5 est ainsi connectée aux entrées I2 des intégrateurs IT1 à IT4 ainsi que sur la propre entrée I2 de l'intégrateur IT5. Le passage à 0 du signal /RST provoque la mise à zéro des multiplieurs M1 présents dans les intégrateurs IT1-IT4 (Fig. 5A) et par conséquence met à zéro les sorties 01 des intégrateurs. Afin de gérer la saturation sans écrêtage du signal, les intégrateurs IT1-IT5 et les sommateurs S1-S5 travaillent de préférence sur une échelle numérique de N2 bits supérieure au nombre de bits N1 du signal d'entrée IS, par exemple 24 bits si le signal d'entrée est codé sur 16 bits. Le modulateur delta-sigma 4 représenté sur la figure 4 comprend également des boucles stabilisatrices d'action anticipative SZO ("feed-forward loops") et des boucles stabilisatrices de rétroaction SZ1, SZ2 ("feed-backward loops") reliant des étages delta-sigma. Dans cet exemple de réalisation, les boucles SZO comprennent une unité de gain SAO recevant le signal d'entrée IS et dont la sortie envoie le signal IS sur une seconde entrée positive du sommateur S6, sur une seconde entrée positive du sommateur S5, sur une seconde entrée positive du sommateur S4, sur une entrée positive d'un sommateur SS1 dont la sortie est reliée à une seconde entrée positive du sommateur S3 et sur une seconde entrée positive du sommateur S2. La boucle SZ1 comprend une unité de gain SA1 dont l'entrée est reliée à la sortie de l'unité de gain g51 et dont la sortie est reliée à une seconde entrée positive du sommateur SS1. La boucle SZ2 comprend une unité de gain SA2 dont la sortie est reliée à une seconde entrée positive du sommateur S1. Sur la figure 4 toujours, le convertisseur ADC est cadencé par un signal d'horloge dont la fréquence Fc et au moins deux fois supérieure à la fréquence d'échantillonnage Fs. Les filtres numériques sont cadencés par le même signal d'horloge de fréquence Fc et leurs sorties sont sous-échantillonnées au moyen de circuits échantillonneurs-bloqueurs SHl, SH2, SH3 ("Sample-Hold") fonctionnant à la fréquence Fs. Le quantificateur QT1 peut être un quantificateur 1 bit fournissant classiquement un signal de sortie égal à +1 ou -1. Selon un aspect optionnel mais avantageux du premier perfectionnement, le quantificateur QT1 présente plusieurs niveaux de sortie et fournit un signal quantifié QS codé sur N3 bits. Un circuit pilote DCT1 est dans ce cas prévu entre le quantificateur QT1 et le circuit de puissance PA pour fournir à ce dernier des signaux de contrôle appropriés à partir du signal quantifié multiniveaux. Un exemple de réalisation QT11 d'un quantificateur multiniveaux est représenté sur la figure 5B. Dans cet exemple, le quantificateur présente 5 niveaux de sortie -1, -0,5, 0, +0,5, +1 en valeurs positives et négatives soit 2 niveaux différents de 0 en valeur absolue, 0,5 et 1. Le quantificateur est asynchrone et comporte 4 détecteurs à seuil R21, R22, R23, R24 sous forme de Io relais à hystérésis (pour éviter les oscillations en sortie autour des valeurs de seuils) ayant des seuils de détection respectifs de 3/4, 1/4, -1/4, -3/4, "1" étant considéré ici, pour des raisons de simplicité, comme la valeur de pleine échelle du signal NSS fourni par l'étage 15 delta-sigma DS5. Les entrées des relais sont connectées à l'entrée (IN) du quantificateur. La sortie de chaque relais passe à 1 lorsque le signal reçu par l'entrée du relais (ici le signal NSS) est supérieur à la valeur de son seuil de détection. Les sorties des relais sont 20 appliquées à un additionneur MS1 à quatre entrées dont la sortie est divisée par 4 au moyen d'une unité de gain ayant un gain de 1/4, la sortie de l'unité de gain formant la sortie (OUT) du quantificateur QT11. Dans un mode de réalisation, le quantificateur 25 fournit un code thermomètre, codé par exemple comme suit : Entrée Sortie codée thermomètre IN > 3/4 - OUT=1 1111 3/4 > IN > 1/4 -. OUT=0,5 0111 1/4 > IN > -1/4 , OUT=0 0011 -1/4 > IN > -3/4 , OUT=-0,5 0001 IN Selon un aspect optionnel mais avantageux du premier perfectionnement, le circuit pilote DCT1 qui reçoit le signal quantifié multiniveaux QS est un convertisseur RTZ RM1 (RTZ étant l'acronyme de "Return To Zero" utilisé pour désigner un signal retournant à zéro). Le convertisseur RM1 fournit un signal RTZS1 comprenant des impulsions passant par zéro et ayant un rapport cyclique variable qui est fonction de la valeur du signal quantifié. Sur la figure 4, le convertisseur RM1 reçoit sur une entrée Il le signal NSS fourni par l'étage delta-sigma DS5 et sur une entrée I2 le signal quantifié QS. Un mode de réalisation RM10 du convertisseur RM1 est représenté sur la figure 6. Ce mode de réalisation est prévu pour être associé au quantificateur à 5 niveaux de sortie représenté sur la figure 5B. Le convertisseur RM10 comprend un détecteur à seuil R02 sous forme de relais à hystérésis, un module de valeur absolue ABS2, un multiplexeur MUX1, un décodeur DEC1, un générateur de signaux RTZ RGEN1 recevant un signal de fréquence 2Fs, et un multiplieur MTO. Le relais R02 présente ici un seuil de détection égal à 0. Son entrée forme l'entrée I2 du convertisseur RM10 et reçoit ainsi le signal NSS. Sa sortie fournit un signal SIGN appliqué à une entrée du multiplieur MTO. Le signal SIGN est égal à +1 lorsque le signal NSS est positif et -1 lorsque le signal NSS est négatif. Le générateur RGEN1 est un circuit logique diviseur de fréquence qui fournit un signal RTZ RS(1/2) présentant un rapport cyclique de 0,5. Le multiplexeur MUX1 comporte trois entrées recevant respectivement le "0" logique, le signal RS(1/2) et le "1" logique. Le "1" logique correspond à un signal RTZ ayant un rapport cyclique de 1 (soit un signal continuellement à 1) et le "0" logique correspond à un signal RTZ ayant un rapport cyclique nul (soit continuellement égal à 0). La sortie du multiplexeur MUX1 recopie l'une des entrées du multiplexeur et fournit un signal RS qui est appliqué sur une seconde entrée du multiplieur MT. Le signal RS est un signal NRZ ayant un rapport cyclique nul si le 0 logique est sélectionné par le multiplexeur, un rapport cyclique de 0,5 si le signal RS(1/2) est sélectionné, ou de 1 si le "1" logique est sélectionné. La sélection de l'entrée du multiplexeur est assurée par le décodeur DEC1 qui reçoit la valeur absolue IQSI du signal quantifié, fournie par le module ABS2. Ainsi, le rapport cyclique du signal RS est fonction de la valeur lo de IQSI� A la sortie du multiplieur MTO, le signal RTZS1 est identique au signal RS à la polarité près, et présente une valeur négative lorsque le signal SIGN est égal à -1. Comme illustré par des chronogrammes figurant sur 15 les figures 7A et 7B, le signal RTZS1 présente un rapport cyclique nul quand IQSI est égal à 0, un rapport cyclique égal à 0,5 quand IQSI est égal à 0,5 et un rapport cyclique égal à 1 quand IQSI est égal à 1 (la pleine échelle du signal quantifié étant également ramenée à 1 20 en ce qui concerne le signal quantifié). Il est généralement admis que l'utilisation d'un signal quantifié "grossier" ne présentant que deux niveaux de quantification +1 et -1 et qui génère donc un bruit de quantification important est compensé par la 25 fonction de mise en forme du modulateur delta-sigma, en association avec une fréquence de suréchantillonnage Fs élevée, qui rejette une grande partie du bruit de quantification en dehors de la bande utile. Néanmoins, l'utilisation d'un signal quantifié multiniveaux tel que 30 celui qui vient d'être décrit, en combinaison avec la mise en forme du bruit (qui intègre ici, en sus du bruit de quantification, les non-idéalités présentes dans le signal de sortie OS fourni par le circuit de puissance PA) contribue à l'obtention d'un amplificateur offrant de 35 hautes performances en termes de rapport signal sur bruit et de distorsion harmonique totale. Le signal RTZS1 ainsi obtenu, dont les modulations de rapport cyclique reflètent les différentes valeurs du signal quantifié multiniveaux, est appliqué au circuit de puissance PA qui est configuré pour transformer le signal RTZS1 en un signal de sortie OS modulé en largeur d'impulsion et présentant trois niveaux de tension +Vcc et -Vcc et O. La figure 8A représente schématiquement un exemple de réalisation du circuit de puissance PA. Le circuit PA comprend ici un circuit de puissance PA1 dans une configuration non symétrique ("single ended"), généralement appelée "demi-pont". L'étage PA1 comprend par exemple deux transistors de puissance MOSFET en série, selon le montage dit "totem pole", où le noeud de sortie est prélevé entre les deux transistors. Ces transistors de puissance sont généralement surdimensionnés et occupent une surface importante dans une microplaquette de semi-conducteur. Ils sont pilotés par des signaux SWl, SW2 fournis par un circuit logique d'adaptation ADCT1 recevant le signal RTZS1. La conversion du signal RTZS1 en signal de sortie OS est faite conformément à la table suivante, qui est également représentée sur la figure 9A : RTZS1 SIGN RS OS +1 1 Vcc +1 0 0 V -1 1 - Vcc -1 0 0 V Cette conversion est une conversion en tension seulement (1 étant converti en +Vcc et -1 en -Vcc) et les fronts de variation du signal de sortie OS sont identiques aux fronts de variation du signal RTZS1, de25 sorte que le signal OS présente le même rapport cyclique que le signal RTZS1. La figure 8B représente schématiquement un autre exemple de réalisation du circuit de puissance PA. Le circuit PA comprend ici deux étages de puissance PA1, PA2 agencés en mode symétrique ("balanced"), ce montage étant généralement appelé "pont complet". Chaque circuit de puissance PAl, PA2 comprend par exemple deux transistors MOSFET en "totem pole", et est piloté par des signaux SW3, SW4, respectivement SW5, SW6, fournis par un circuit logique d'adaptation ADCT2 recevant le signal RTZS1. L'étage PAl fournit un signal de sortie OS1 à une première borne de la charge LD et l'étage PA2 fournit un signal de sortie OS2 à une seconde borne de la charge LD. Au final, la charge voit entre ses deux bornes un signal résultat OS=OS1-OS2. La conversion du signal RTZS1 en signaux de sortie OS1, OS2 est faite conformément à la table suivante, également représentée sur la figure 9B : RTZS1 SIGN RS OS1 OS2 OS +1 1 Vcc 0 V + Vcc +1 0 0 V 0 V 0 V -1 1 0 V Vcc - Vcc -1 0 Vcc Vcc 0 V Comme précédemment, les variations du signal de sortie OS sont l'image des variations du signal RTZS1, de sorte que le signal OS rapport cyclique que le Lorsque le signal formé par la différence OS1, OS2, le renvoi du SL1 ou dans les boucles présente les mêmes variations de signal RTZS1. OS est symétrique, c'est-à-dire entre les deux signaux de sortie signal OS dans la boucle d'état d'état SL1 et SL2 ou SL1, SL2 et SL3 du modulateur delta-sigma peut être fait au moyen de 30 deux filtres LPFla, LPFlb au lieu du filtre unique LPF1 précédemment décrit, comme représenté sur la figure 8B. Chaque filtre LPFla, LPFlb est référencé à la masse de la circuiterie et assure le filtrage de l'un des signaux de sortie OS1, OS2. Les filtres LPFla, LPFlb fournissent des signaux analogiques FOSa, FOSb qui sont appliqués à un amplificateur différentiel analogique ADIF dont la sortie fournit le signal FOS appliqué au convertisseur analogique-numérique ADC. En sus des avantages précédemment indiqués concernant la prévision d'un quantificateur multiniveaux, le contrôle en modulation RTZ du circuit de puissance PA offre l'avantage de sensiblement améliorer son rendement. On peut ainsi viser un rendement de l'ordre de 95 à 99% au lieu des 90% généralement obtenus avec un signal de sortie OS qui varie entre les deux extrêmes +Vcc et -Vcc sans présenter le plateau de modulation de valeur nulle. Il apparaîtra clairement à l'homme de l'art que des amplificateurs selon le premier perfectionnement de l'invention sont susceptibles de divers autres modes de réalisation. Le modulateur delta-sigma peut être de façon générale conçu à l'ordre M avec M au moins égal à trois, et le nombre d'étages delta-sigma de plus faible rang impliqués dans la mise en forme des non-idéalités du signal de sortie OS n'est pas nécessairement limité à 1, 2 ou 3 étages delta-sigma. Il appartient au concepteur, à la lumière de l'enseignement qui a été divulgué, de définir l'architecture finale de l'amplificateur en fonction du cahier des charges et des performances visées. Également, le quantificateur multiniveaux peut être réalisé à l'ordre "n", en désignant par n le nombre de seuils de détection du quantificateur, correspondant au nombre de détecteurs à seuil utilisés dans le mode de réalisation représenté sur la figure 5B. A titre d'exemple, la figure 10 représente un quantificateur QT12 présentant "n" seuils de détection, "n" étant ici un nombre pair (un nombre de seuils impair pouvant également être prévu). Le quantificateur comprend ainsi "n" relais désignés "R(seuil)" ayant des seuils de commutation respectifs de -(n-1)/n, -(n-3)/n,...,-1/n, 1/n,...,(n-3)/n, (n-1)/n. Le quantificateur fournit un signal QS ayant n+l niveaux. On peut aussi noter que N3=n dans le mode de réalisation utilisant un code thermomètre. En association avec un tel quantificateur à n seuils de détection et n+l valeurs de sortie, un convertisseur RTZ RM100 ayant n+l rapports cycliques est prévu, tel qu'illustré sur la figure 11. Le convertisseur RM100 se distingue du convertisseur RM10 précédemment décrit en ce qu'il comporte un générateur de signaux RGEN2 monté en diviseur de fréquence recevant un signal de fréquence nFs/2. Le générateur RGEN2 fournit des signaux RTZ désignés "RS(rapport cyclique)" sur la figure 11 et présentant des rapports cycliques égaux à 2/n, 4/n, 6/n,...,(n-2k)/n,...,(n-2)/n. Également, le multiplexeur MUX1 est remplacé par un multiplexeur MUX2 ayant un nombre d'entrées suffisant pour sélectionner l'un de ces divers signaux RTZ, ainsi qu'un décodeur DEC2 pour piloter le multiplexeur à partir du signal QS à n+l niveaux. En sus de ces signaux RTZ, le multiplexeur MUX2 reçoit la valeur 1, formant un signal de rapport cyclique égal à 1, ainsi que la valeur 0, formant un signal de rapport cyclique nul. Second perfectionnement Comme cela a été indiqué au préambule, il est connu de réaliser un codec audio comprenant sur la même puce de semi-conducteur un ou plusieurs amplificateurs, des convertisseurs analogique-numérique, et des processeurs de traitement de signal ou DSP pour convertir en signaux audio amplifiables des données audionumériques reçues ou lues sous forme comprimée ou codée et vice-versa. Pour simplifier la structure d'un codec audio, le convertisseur analogique-numérique ADC présent dans l'amplificateur selon le premier perfectionnement de l'invention est avantageusement intégré dans au moins un second chemin de données lorsque l'amplificateur n'est pas utilisé, afin d'être utilisé pour d'autres tâches. La figure 12 est une vue partielle d'un exemple de réalisation d'un codec audio AC1 comprenant l'amplificateur A4 précédemment décrit (Fig. 2C). Le codec audio AC1 comprend, en sus de l'amplificateur A4, des processeurs DSP1, DSP2, un multiplexeur analogique AMUX commandé par un signal de sélection Cl et ayant au moins deux entrées El, E2 et une sortie S1, et un Io démultiplexeur numérique DMUX commandé par un signal de sélection C2 et ayant une entrée El et au moins deux sorties S1, S2. Le processeur DSP1 fournit le signal IS à l'amplificateur A4 à partir d'un signal audio Rx, par exemple un signal reçu ou lu dans un support 15 audionumérique (fichier MP3, CD, DVD, etc.). L'entrée El du multiplexeur AMUX est reliée à la sortie du filtre LPF1 de l'amplificateur A4 et reçoit ainsi le signal FOS lorsque l'amplificateur est actif. L'entrée E2 du multiplexeur AMUX est reliée à une source d'un signal 20 audio externe ES par l'intermédiaire d'un filtre antirepliement AAF. La source du signal audio externe ES est par exemple un microphone MC. La sortie S1 du multiplexeur AMUX est reliée à l'entrée du convertisseur analogique-numérique ADC et la sortie du convertisseur 25 ADC est appliquée à l'entrée El du démultiplexeur DMUX. La sortie S1 du démultiplexeur DMUX est appliquée à l'entrée des filtres numériques DF1, DF2, DF3 des boucles d'état SL1, SL2, SL3 de l'amplificateur A4. La sortie S2 du démultiplexeur DMUX est reliée à un port du processeur 30 DSP2. Les signaux de sélection Cl, C2 permettent de sélectionner les entrées Si, E2 du multiplexeur AMUX et les sorties S1, S2 du démultiplexeur DMUX de la manière suivante : 1) lorsque l'amplificateur A4 est actif, l'entrée Si 35 du multiplexeur AMUX est sélectionnée et la sortie S1 du démultiplexeur DMUX est sélectionnée. Le signal FOS est ainsi appliqué au convertisseur ADC et le signal numérique DFOS fourni par le convertisseur ADC est appliqué aux filtres numériques DF1, DF2, DF3 de l'amplificateur A4. Celui-ci fonctionne ainsi comme si les éléments AMUX et DMUX n'étaient pas présents. 2) lorsque l'amplificateur A4 n'est pas utilisé, l'entrée E2 du multiplexeur AMUX est sélectionnée et la sortie S2 du démultiplexeur DMUX est sélectionnée. Le signal ES est ainsi appliqué au convertisseur ADC qui fournit un signal externe numérisé DES, lequel est envoyé Io au processeur DSP2 pour traitement, par exemple compression ou enregistrement. Le processeur DSP2 peut aussi envoyer le signal DES à un autre amplificateur enchâssé dans le même substrat semi-conducteur (non représenté). 15 Le convertisseur ADC peut donc être utilisé par deux applications différentes, d'une part en tant qu'élément de l'amplificateur A4 et d'autre part en tant que convertisseur conventionnel permettant de numériser des signaux audio externes. La figure 12 n'est qu'une vue 20 partielle d'un codec audio pouvant être réalisé selon le second perfectionnement de l'invention. En juxtaposant plusieurs structures semblables à celle qui est représentée sur cette figure, on dispose à chaque instant d'au moins un convertisseur analogique-numérique pour 25 numériser un signal externe et au moins d'un amplificateur pour amplifier un signal audio interne ou le signal audio externe numérisé par le convertisseur d'un autre amplificateur présent dans le codec audio. La figure 13 est un autre exemple de codec audio 30 réalisé ici avec l'amplificateur A8 précédemment décrit (Fig. 3C). L'amplificateur A8 ne se distingue de l'amplificateur A4 en ce que le filtre passe-bas LPF2 agencé entre le circuit de puissance est utilisé comme filtre passe-bas dans les boucles d'état SLl, SL2, SL3 de 35 l'amplificateur A8. Ainsi, le signal analogique filtré FOS tel qu'appliqué à la charge LD est directement appliqué sur l'entrée El du multiplexeur AMUX. L'homme de l'art notera que ce second perfectionnement selon l'invention est, en raison de sa nature même, indépendant du premier perfectionnement. Il peut en effet être mis en oeuvre avec tout type d'amplificateur incluant un convertisseur analogique-numérique, par exemple l'amplificateur décrit par le brevet US 6 373 334. Troisième perfectionnement On s'intéresse ici au bruit de quantification dans un modulateur numérique, toujours en relation avec l'amélioration des performances d'un amplificateur numérique. Il est connu que le bruit de quantification est une constante qui ne dépend que du pas de quantification q, appelé quantum. Il vient que le rapport entre le bruit de quantification et le signal est d'autant plus important que le signal est faible. Des techniques de quantification non linéaire telle la quantification semi-logarithmique permettent de faire varier le pas de quantification en fonction de l'intensité du signal, le pas de quantification semilogarithmique étant d'autant plus petit que l'intensité du signal est faible. De telles techniques peuvent toutefois être complexes à mettre en oeuvre et il peut être souhaité de diminuer le rapport signal sur bruit d'une autre manière. Il sera noté que cet objectif est indépendant de la mise en forme du bruit par un modulateur delta-sigma. En effet la mise en forme du bruit réduit considérablement le rapport signal-bruit pour un bruit de quantification donné mais le résultat obtenu dépend néanmoins du bruit de quantification initial. En d'autres termes, il peut être souhaité de réduire le rapport signal/bruit intrinsèque du quantificateur en sus des effets positifs de la mise en forme du bruit, qui n'en sera que plus efficace si le rapport signal/bruit initial est lui-même amélioré. Une idée sur laquelle se fonde le présent troisième perfectionnement est d'augmenter l'amplitude du signal lorsque celui-ci est faible, pour que le rapport entre ce signal et le bruit de quantification soit plus faible. Très schématiquement, si l'amplitude du signal est égale à x et que l'amplitude du bruit est égale à N, le fait d'appliquer un gain G à l'amplitude du signal permet d'obtenir un rapport signal/bruit égal à GX/N soit X/(N/G) au lieu de X/N. Cela revient à diviser par G le bruit de quantification. Il s'agit donc de faire l'inverse de ce que prévoient les techniques de quantification non linéaire : augmenter l'amplitude du signal de faible amplitude au lieu de diminuer le pas de quantification du signal de faible amplitude. La figure 14A est le schéma de principe d'un modulateur delta-sigma élémentaire d'ordre 1 comprenant un sommateur SM recevant un signal d'entrée IS(X) d'amplitude X sur une entrée positive, un intégrateur IT de gain A et un quantificateur QT1 fournissant un signal de sortie OS'(Y) d'amplitude Y. Le quantificateur QT1 est conventionnellement modélisé sous forme de sommateur recevant sur une première entrée positive le signal fourni par l'intégrateur IT et sur une seconde entrée positive un bruit N représentant le bruit de quantification. Le signal OS' est renvoyé sur une entrée négative du sommateur SM au moyen d'une boucle d'état SL pour mise en forme du bruit de quantification N. On suppose ici et conventionnellement que le gain A de l'intégrateur IT est grand (ce gain pouvant être généré par des unités de gain du sommateur, comme précédemment décrit). Selon une approximation permettant d'illustrer l'effet technique visé, les amplitudes X et Y sont liées par la relation suivante : Y = A(X-Y) + N (1) soit : Y(1+A) = AX + N (2) soit . Y = X(A/ (1+A)) + N/ (1+A) (3) Comme A est grand devant 1 : Y X + N/ (l+A) (4) La valeur intrinsèque du bruit (i.e. sans tenir compte de la mise en forme du bruit) est donc égale à N/(1+A), N étant une constante qui n'est fonction que du pas de quantification. La figure 14B représente le même modulateur delta-sigma élémentaire, auquel est ajouté une unité de gain B1 ayant un gain G, et une unité de gain B2 ayant un gain 1/G. L'unité de gain B1 est insérée entre le point d'application du signal d'entrée IS(X) et l'entrée du sommateur SM. L'unité de gain B2 est agencée à la sortie du quantificateur QT1, après le noeud de rétroaction où la boucle d'état SL est connectée. Le signal sur le noeud de rétroaction est désigné OS'(Y) et présente une amplitude Y. Le signal à la sortie de l'unité de gain B2 est désigné OS" et présente une amplitude Z. Suivant la même approximation que précédemment, on peut écrire : Y = A(GX-Y) + N (5) Y(1+A) = GAX + N (6) Y = X(GA/(1+A)) + N/(1+A) (7) 30 L'amplitude Z du signal OS" à la sortie de l'unité B2 est donc Z = Y/G = X (A/ (1+A)) + N/ (G (1+A)) (8) 35 Comme A est grand devant 1 : Z X + N/G(1+A) (9) soit soit Si l'on compare la relation (9) à la relation (4), on voit que l'insertion des unités de gain B1 et B2 dans le modulateur delta-sigma permet de diminuer par G le bruit intrinsèque du modulateur, qui est égal à N/(G(1+A)) au lieu de N/(1+A), sans modifier le gain global du modulateur. Cette relation n'est en pratique exploitable que pour une amplitude X petite, au risque de saturer le modulateur. On prévoit ainsi, selon le présent troisième perfectionnement, d'appliquer le gain G au signal d'entrée lorsque celui-ci est de faible valeur, par exemple 1/5 de sa valeur crête, et d'appliquer simultanément le gain 1/G au signal de sortie. Il est à noter que cette technique est applicable à tout type de modulateur numérique formant une source de bruit N constant. Les relations (5) à (9) peuvent être recalculées dans le cas d'un modulateur numérique dépourvu de boucle d'état, on trouve alors directement que Y = AGX+N, soit, à la sortie de l'unité B2, Z = Y/G = AX+N/G. La figure 15 représente un mode de réalisation d'un amplificateur Al0 selon le troisième perfectionnement. L'amplificateur A10 comprend depuis son entrée jusqu'à sa sortie une unité de gain MT11 recevant le signal d'entrée IS(X) d'amplitude X, un modulateur numérique 10 cadencé par le signal d'horloge d'échantillonnage de fréquence Fs déjà décrit, une unité de gain DCT2, le circuit de puissance PA déjà décrit, fournissant ici un signal de sortie désigné OS"(Z) en référence à la figure 14B. Le signal OS" est appliqué à la charge LD. L'unité de gain DCT2 est ici un circuit pilote qui contrôle le circuit de puissance PA. L'unité de gain MT11 et le circuit pilote DCT2 comportent chacun une entrée de contrôle C recevant un signal SEL présentant deux valeurs possibles ON et OFF, par exemple 1 et O. Le signal SEL est fourni par un circuit ADET de surveillance de l'amplitude du signal d'entrée. Le circuit ADET comprend par exemple un module de valeur absolue ABS3 et un détecteur à seuil R03 sous forme de relais à hystérésis. Le module ABS3 reçoit le signal IS(X) et fournit sa valeur absolue au détecteur R03. Le détecteur R03 met le signal SEL à 1 (ON) lorsque la valeur absolue du signal IS est inférieure à un seuil TH représentant par exemple 1/5 de la pleine échelle du signal d'entrée. Lorsque le signal SEL est égal à 0 (OFF), l'unité de gain MT11 transfère le signal d'entrée IS(X) au modulateur 10 sans modifier son amplitude. Le modulateur 10 fournit ainsi un signal modulé numérique MS(X) d'amplitude X. Le circuit pilote DCT2 reçoit le signal MS(X) et le transfère au circuit de puissance PA. Lorsque le signal d'entrée IS est de faible amplitude, le signal SEL passe à 1 (ON). L'unité de gain MT11 transfère au modulateur 10 le signal d'entrée IS en lui appliquant un gain G, et fournit ainsi un signal dont l'amplitude est égale à GX. Le modulateur 10 fournit ainsi un signal modulé numérique MS(GX) d'amplitude GX. Le circuit pilote DCT2 reçoit le signal MS(GX) et le transfère au circuit de puissance PA en divisant son amplitude GX par G, pour restaurer l'amplitude originelle X du signal d'entrée. Comme indiqué plus haut, le bruit N présent dans le signal de sortie OS" fourni par le circuit de puissance PA est alors divisé par G. Il convient de noter ici que l'amplitude X du signal modulé numérique MS n'est pas l'amplitude des signaux qui forme le signal MS mais l'amplitude du signal IS(X) dont le signal modulé MS représente la forme codée. Par exemple, le modulateur 10 peut être l'un des modulateurs delta-sigma 2, 3, 4, 5, 6, 7, 8 précédemment décrits en relation avec les figures 2A à 4, ou le modulateur delta-sigma conventionnel 1 représenté sur la figure 1. Dans ce cas le signal modulé MS est un signal quantifié QS soit un signal modulé par densité d'impulsions (PDM). Comme montré sur la figure 16, l'unité de gain MT11 est par exemple réalisée au moyen d'un multiplexeur présentant une entrée ON1 recevant le signal d'entrée IS par l'intermédiaire d'un module ayant un gain G et une entrée ON2 recevant directement le signal IS, le multiplexeur étant commandé par le signal SEL. Dans un mode de réalisation de l'amplificateur A10, le modulateur numérique 10 est un modulateur delta-sigma fournissant le signal quantifié QS(X), et le circuit pilote DCT2 est un convertisseur RTZ RM2 qui applique le gain 1/G en fournissant au circuit de puissance un signal RTZS2 dont le rapport cyclique est diminué par G. On considère dans ce qui suit que le gain G est une valeur entière faible, par exemple égale à 2, 3 ou 4. Divers modes de réalisation du convertisseur RM2 peuvent être envisagés. Premier exemple Dans cet exemple, le signal quantifié QS est un signal à deux états +1 et -1. Dans ce cas le convertisseur RM2 est actif lorsque le signal SEL est égal à 1 (ON). Quand le signal SEL est égal à 0 (OFF), le convertisseur est transparent et transfère le signal quantifié QS(X) au circuit de puissance PA. Un mode de réalisation RM20 du convertisseur RM2 est représenté sur la figure 17. Le convertisseur comprend une entrée IN recevant le signal quantifié QS, l'entrée C recevant le signal SEL, un générateur RTZ RGEN3, un multiplexeur MUXS1, et un multiplieur MT1 ayant une entrée reliée à l'entrée IN, une entrée reliée à la sortie du multiplexeur MUXS1 et fournissant le signal RTZS2. Le générateur RGEN3 est un circuit logique diviseur de fréquence recevant un signal de fréquence 2GFs et fournissant un signal RTZ RS(1/G) ayant un rapport cyclique de 1/G. Le multiplexeur MUXS1 reçoit le signal RS(1/G) sur une entrée et la valeur logique 1 sur une seconde entrée. Le multiplexeur MUXS1 est piloté par le signal SEL et sa sortie fournit un signal RS' qui est égal à 1 quand SEL est égal à 0 (OFF) et égal à RS (1/G) quand SEL est égal à 1 (ON). Le fonctionnement du convertisseur RM20 est illustré par les chronogrammes des figures 18A à 18C. La figure 18A représente des variations du signal QS, choisies arbitrairement. La figure 18B représente les variations correspondantes du signal RTZS2 quand SEL=O (OFF). La figure 18C représente les variations correspondantes du signal RTZS2 quand SEL=1 (ON). Quand SEL=O le signal Io RTZS2 est l'image du signal quantifié. Quand SEL=1, le signal RTZS2 présente un rapport cyclique égal à 1/G et véhicule ainsi sous forme codée (modulation par largeur d'impulsions) un signal dont l'amplitude est divisée par G par rapport à celle du signal véhiculé sous forme codée 15 par le signal quantifié QS. Second exemple Dans cet exemple, le signal quantifié QS est un signal multiniveaux. Quand le signal SEL est égal à 0 (OFF), le convertisseur RM2 convertit le signal quantifié 20 QS(X) en signaux RTZ ayant un rapport cyclique variable en associant à chaque valeur de QS une valeur correspondante ayant un rapport cyclique compris entre 0 et 1, ainsi que cela a été précédemment décrit en relation avec les figures 6 et 11. Lorsque le signal SEL 25 est égal à 1 (ON), le convertisseur convertit le signal quantifié QS(X) en signaux RTZ ayant un rapport cyclique variable en associant à chaque valeur de QS une valeur de rapport cyclique qui est égale au rapport cyclique correspondant lorsque SEL=O divisé par G. 30 Un mode de réalisation RM21 du convertisseur RM2 est représenté sur la figure 19 dans le cas où le signal QS présente 3 niveaux de quantification en valeur absolue en incluant la valeur zéro, et 5 niveaux de quantification au total. 35 Le convertisseur RM21 comprend un détecteur à seuil R04 sous forme de relais à hystérésis, un module de valeur absolue ABS4, deux multiplexeurs MUXON, MUXOFF, un décodeur DEC3, un multiplexeur MUXS2, un générateur de signaux RTZ RGEN4 recevant ici un signal de fréquence 4Fs, et un multiplieur MT2. Le relais R04 présente un seuil de détection égal à 0. Son entrée reçoit le signal QS ou le signal NSS précédemment décrit, fourni par l'étage delta-sigma DS5. La sortie du relais R04 fournit le signal SIGN déjà décrit qui est appliqué à une entrée du multiplieur MT2. Le signal SIGN est égal à +1 lorsque le signal QS est positif et -1 lorsque le signal QS est négatif. Le générateur RGEN4 est un circuit logique diviseur de fréquence qui fournit des signaux RTZ RS(1/2) et RS(1/4) présentant un rapport cyclique de 0,5 et de 0,25, respectivement. Le multiplexeur MUXOFF comporte trois entrées recevant respectivement le "0" logique, le signal RS(1/2) et le "1" logique. Le multiplexeur MUXON comporte trois entrées recevant respectivement le "0" logique, le signal RS(1/4) et le signal RS(1/2). Le multiplexeur MUXOFF fournit un signal RSa et le multiplexeur MUXON fournit un signal RSb. Les signaux RSa, RSb sont appliqués sur des entrées du multiplexeur MUXS2 qui sélectionne le signal RSa ou le signal RSb pour l'appliquer sur une seconde entrée du multiplieur MT2. Le multiplexeur MUXS2 est commandé par le signal SEL et sélectionne le signal RSa quand SEL=0 (OFF) et le signal RSb quand SEL=1 (ON). Les deux multiplexeurs MUXOFF et MUXON sélectionnent l'un des signaux qu'ils reçoivent sur leurs entrées en fonction de la valeur du signal IQSI, sous l'action du décodeur DEC3 qui reçoit le signal IQSI fourni par le module ABS4. Le signal RSa est un signal NRZ ayant un rapport cyclique nul si le 0 logique est sélectionné par le multiplexeur, un rapport cyclique de 0,5 si le signal RS(1/2) est sélectionné ou un rapport cyclique de 1 si le "1" logique est sélectionné. Le signal RSb est un signal NRZ ayant un rapport cyclique nul si le 0 logique est sélectionné par le multiplexeur, de 0,25 si le signal RS(1/4) est sélectionné ou de 0,5 si le signal RS(1/2) est sélectionné. La figure 20A est un chronogramme montrant des variations du signal QS, choisies arbitrairement. La figure 20B est un chronogramme montrant les variations du signal RTZS2 quand SEL=0 (soit RTZS2=RSa). La figure 20C est un chronogramme montrant les variations du signal RTZS2 quand SEL=1 (soit RTZS2=RSb). Le rapport cyclique du signal RTZS2 est nul quand IQSI=O, est égal à 0,5 quand IQSI=0,5 et SEL=0, est égal à 0,25 quand 1QSI=0,5 et SEL=1, est égal à 1 quand IQSI=1 et SEL=O, et est égal à 0,5 quand IQSI=1 et SEL=1. La figure 21 montre un mode de réalisation RM200 étendu à l'ordre n, avec n pair, du convertisseur qui vient d'être décrit, n étant le nombre de seuils de détection du quantificateur. Le convertisseur RM200 convertit en signal RTZ, en fonction du signal SEL, un signal quantifié QS ayant n+l niveaux fourni par un quantificateur tel que celui représenté sur la figure 10. Les multiplexeurs MUXOFF et MUXON sont remplacés par des multiplexeurs MUXOFF' et MUXON' à entrées multiples qui sont commandés par un décodeur DEC4 qui remplace le décodeur DEC3. Un générateur de signaux RGEN4 est prévu pour fournir au multiplexeur MUXOFF' des signaux RTZ ayant des rapports cycliques de 2/n, 4/n, 6/n,...,(n-2k)/n,...,(n-2)/n à partir d'un signal de fréquence nFs/2. Le multiplexeur MUXOFF' reçoit également les valeurs 0 et 1 pour fournir des signaux de rapports cycliques de 0 et de 1, respectivement. Un générateur de signaux RGEN5 est prévu pour fournir au multiplexeur MUXON' des signaux RTZ ayant des rapports cycliques de (1/G) (2/n), (1/G) (4/n),..., (1/G) (n-2k)/n,..., (1/G) (n-2)/n et 1/G à partir d'un signal de fréquence G(nFs)/2. Le multiplexeur MUXON' reçoit également la valeur 0 pour fournir un signal RTZ de rapport cyclique nul. Il apparaîtra clairement à l'homme du métier que les perfectionnements qui ont été décrits sont susceptibles de diverses autres variantes de réalisation. Les perfectionnements décrits peuvent être combinés ou non. Pour fixer les idées sur les possibilités de combinaison et variantes des perfectionnements décrits, la figure 22 représente un amplificateur Ail qui met en oeuvre le premier perfectionnement et une variante du troisième perfectionnement. L'amplificateur All est dans sa structure générale semblable à l'amplificateur A4 qui a été décrit plus haut en relation avec la figure 4. On y retrouve les éléments LPF1, ADC, DF1 à DF3, SH1 à SH3, le quantificateur QT1, et les étages delta-sigma DS1-DS5, représentés ici sous la forme d'un bloc. En application du troisième perfectionnement, le détecteur de niveau ADET est prévu pour surveiller le signal d'entrée IS(X) et fournir le signal SEL qui active l'application du gain G. Le gain G n'est pas appliqué ici au signal d'entrée au moyen de l'unité de gain MT11 comme dans le mode de réalisation représenté sur la figure 15. Ici, une unité de gain MT12 ayant un gain de 1/G est agencée dans les boucles d'état de plus haut rang SL4, SL5. L'unité de gain MT12 reçoit le signal quantifié QS et fournit aux boucles d'état SL4, SL5 un signal quantifié QS' véhiculant sous forme codée (modulation PDM) un signal de rétroaction dont l'amplitude est divisée par G quand le signal SEL est égal à 1 (ON). Quand le signal SEL est égal à 0, le signal quantifié QS est renvoyé dans les boucles d'état SL4, SL5 par l'unité de gain MT12 sans modification de son amplitude. Quand le signal SEL=1, le signal NSS que reçoit le quantificateur a son amplitude multipliée par le gain G, sous l'effet de la rétroaction du signal dont l'amplitude est divisée par G. Ainsi, le signal quantifié QS véhicule sous forme de signal modulé par densité d'impulsions (l'amplitude des impulsions pouvant être de type multiniveaux ou non) un signal dont l'amplitude est égale à GX au lieu de X. Par ailleurs le circuit pilote DCT1 représenté sur la figure 4 est ici remplacé par le circuit pilote DCT2 précédemment décrit, qui applique le gain inverse 1/G au signal qu'il fournit au circuit de puissance PA quand SELù1 (ON). Dans un mode de réalisation, le circuit DCT2 est le modulateur RM2 fournissant le signal RTZS2 précédemment décrit, ayant un rapport cyclique qui est divisé par G quand SELù1. Les modes de réalisation RM20, RM21, RM200 précédemment décrits en relation avec les figures 17, 19 et 21 sont applicables à l'amplificateur All, le choix du mode de réalisation approprié étant fonction du nombre de niveaux que présente le signal quantifié QS. Des modes de réalisation d'amplificateurs selon les premier ou troisième perfectionnements de l'invention sont par ailleurs susceptibles de diverses applications autres que des applications audio, par exemple la commande de moteurs, la commande d'interrupteurs, et de façon générale toute application nécessitant d'utiliser un circuit de puissance à commande numérique fournissant un signal de sortie ayant de bonnes caractéristiques en termes de SNR et de THD. 42 REVENDICATIONS1. Dispositif amplificateur (AlO, All) comprenant un modulateur numérique (10, 11) recevant un signal d'entrée 5 numérique (IS) et introduisant une composante de bruit (N) dans un signal (QS) qu'il fournit, caractérisé en ce qu'il comprend des moyens (B1, MT11, MT12, ADET, ABS3, R03) pour appliquer un gain (G, 1/G) au signal d'entrée (IS) ou à un signal (QS) issu du 10 signal d'entrée et traversant le modulateur (10, 11), lorsque l'amplitude (X) du signal d'entrée (IS) est inférieure à un seuil (TH), de manière à augmenter le rapport signal/bruit entre le signal de sortie (OS") du dispositif et la composante de bruit (N) introduite par 15 le modulateur. 2. Dispositif amplificateur selon la revendication 1, comprenant un circuit (ADET, ABS3, R03) pour surveiller l'amplitude (X) du signal d'entrée (IS) et 20 fournir un signal (SEL) d'activation du gain lorsque l'amplitude du signal d'entrée est inférieure au seuil (TH). 3. Dispositif amplificateur selon l'une des 25 revendications 1 et 2, comprenant des moyens (B2, DCT2, RM2, RM20, RM21, RM200) pour appliquer un gain inverse (1/G) en aval du modulateur lorsque l'amplitude (X) du signal d'entrée est inférieure au seuil (TH), afin que le gain global du dispositif amplificateur soit inchangé. 30 4. Dispositif amplificateur selon la revendication 3, dans lequel les moyens pour appliquer un gain inverse (1/G) en aval du modulateur comprennent un convertisseur (B2, DCT2, RM2, RM20, RM21, RM200) configuré pour 35 convertir un signal (QS) fourni par le modulateur en un signal RTZ (RTZS2) dont le rapport cyclique est divisé par le gain. 5. Dispositif amplificateur selon l'une des revendications 1 à 4, dans lequel le modulateur est un modulateur delta-sigma numérique (10, 11) comprenant des étages delta-sigma (DS1-DS5), un quantificateur (QT1, QT11, QT12) recevant un signal (NSS) fourni par un étage delta-sigma (DS5) et fournissant un signal quantifié (QS) formant le signal modulé, et comprenant - un circuit de puissance (PA, PA1, PA2) pour fournir à une charge électrique (LD) le signal de sortie (OS"), - des moyens (MT11, MT12, ADET, ABS3, R03, DCT2, RM2, RM20, RM21, RM200, ABS3, R03) pour, lorsque l'amplitude (X) du signal d'entrée (IS) est inférieure au seuil (TH) : - appliquer le gain (G) au signal (NSS) fourni au quantificateur, et - appliquer un gain inverse (1/G) à un signal (RTZS2) de 20 commande du circuit de puissance (PA) qui est fonction du signal quantifié (QS). 6. Dispositif amplificateur selon la revendication 5, dans lequel le quantificateur (QT1) est configuré pour 25 fournir un signal quantifié (QS) codé thermomètre. 7. Dispositif amplificateur selon l'une des revendications 5 et 6, comprenant : - un circuit (ADET, ABS3, R03) pour surveiller 30 l'amplitude (X) du signal d'entrée (IS) et fournir un signal de sélection de gain (SEL) ayant une valeur active (ON) lorsque l'amplitude du signal d'entrée est inférieure au dit seuil (TH), - un circuit de gain (B1, MT11, MT12) pour appliquer le 35 gain (G) au signal (NSS) fourni au quantificateur (QT1, QT11, QT12) lorsque le signal de sélection de gain (SEL) a la valeur active (ON), et - un circuit (B2, DCT2, RM2, RM20, RM21, RM200) pour piloter le circuit de puissance (PA), fournissant le signal (RTZS2) de commande du circuit de puissance (PA) et configuré pour appliquer un gain inverse (1/G) au signal de commande lorsque le signal de sélection de gain (SEL) a la valeur active (ON). 8. Dispositif amplificateur selon la revendication 7, dans lequel : - le circuit pour piloter le circuit de puissance (PA) comprend un convertisseur RTZ (RM2, RM20, RM21, RM200) recevant le signal quantifié (QS) et fournissant au circuit de puissance un signal de commande codé RTZ (RTZS2) dont le rapport cyclique est fonction de l'amplitude du signal quantifié (QS), et - le convertisseur RTZ est configuré pour diviser par le gain (G) le rapport cyclique du signal de commande lorsque le signal de commande (SEL) a la valeur active (ON). 9. Dispositif amplificateur selon l'une des revendications 5 à 8, dans lequel le modulateur delta- sigma (2-8, 11) comporte M étages delta-sigma (DS1-DS5) comprenant chacun une boucle d'état, M étant au moins égal à 3, caractérisé en ce qu'il comprend : - N boucles d'état d'un premier type, configurées pour renvoyer le signal de sortie (OS, OS1, OS2) à des sommateurs de N étages delta-sigma de plus faible rang, avec N au moins égal à 1, chaque boucle d'état du premier type comprenant : - un filtre passe-bas analogique (LPF1, LPFla, LPFlb, LPF2) pour filtrer le signal de sortie (OS,OS1, OS2) et fournir un signal de sortie filtré (FOS), - un convertisseur analogique-numérique (ADC) pour convertir le signal de sortie filtré (FOS) en signal 5 de sortie filtré numérisé (DFOS), et - au moins un filtre numérique (DF1-DF3, DFC) pour filtrer le signal de sortie filtré numérisé (DFOS) et fournir aux sommateurs des N étages delta-sigma de plus faible rang un signal de sortie filtré 10 numérisé filtré (FDFOS1, FDFOS2, FDFOS3, FDFOSC), et - M-N boucles d'état d'un second type, configurées pour renvoyer le signal quantifié (QS) à des sommateurs de M-N étages delta-sigma de plus haut rang. 15 10. Dispositif amplificateur (A2-A5, All) selon la revendication 9, dans lequel le circuit de puissance (PA, PA1, PA2) est relié ou destiné à être relié à la charge (LD) sans interposition d'un filtre passe-bas, et le filtre passe-bas (LPF1) des boucles d'état du premier 20 type est agencé entre la charge (LD) et le convertisseur analogique-numérique (ADC). 11. Dispositif amplificateur (A6-A8) selon la revendication 9, dans lequel le filtre passe-bas (LPF2) 25 est disposé entre le circuit de puissance (PA, PAl, PA2) et la charge (LD). 12. Dispositif amplificateur selon l'une des revendications 5 à 11, dans lequel le circuit de 30 puissance est un amplificateur en classe D à configuration symétrique (PA1, PA2) ou non symétrique (PA1).