FR 2937433 A1 20100423 FR 0857026 A 20081016 B8857 - 06-GR1-452 1 CIRCUIT D'ENTRÉE/SORTIE AVEC BLOC DE COMPENSATION Domaine de l'invention La présente invention concerne un circuit comprenant un bloc de compensation pour réguler l'impédance de sortie d'un amplificateur de sortie du circuit. Exposé de l'art antérieur Lorsque des signaux sont fournis par un circuit intégré à un autre par des connexions sur une carte de circuit imprimé (PCB), il est en général nécessaire de les amplifier afin de surmonter de grandes charges capacitives parasites présentes au niveau des deux interfaces de circuit intégré. Ces charges parasites dégradent le signal et limitent donc la fréquence maximum à laquelle les signaux peuvent être transmis. On utilise des amplificateurs de sortie et souvent des pré-amplificateurs pour amplifier les signaux de sortie. En outre, pour assurer l'intégrité des signaux transmis au circuit de destination, on réalise souvent une adaptation d'impédance, afin que l'impédance des amplificateurs de sortie concorde avec l'impédance des lignes de la carte. L'intégrité d'un signal dépend de facteurs tels que les sur-oscillations du signal, les pentes des fronts du signal, le délai de propagation, et le rapport signal-sur-bruit, ces facteurs déterminant l'instant où des données peuvent être B8857 - 06-GR1-452 2 reçues correctement au niveau du circuit de destination. Cependant, en raison de conditions variables, dites conditions PVT (Processus, Tension et Température), l'impédance de sortie des amplificateurs de sortie en mode de transmission peut varier en fonction des conditions de fonctionnement, et peut entraîner une désadaptation entre la l'impédance de sortie et l'impédance des lignes du PCB, entraînant une dégradation de l'intégrité des signaux. Avec l'augmentation des vitesses d'horloge, le débit des transmissions de données sur ces lignes de PCB augmente aussi. Cela rend l'intégrité des signaux de la plus haute importance, et par conséquent une adaptation précise de l'impédance de l'amplificateur de sortie avec l'impédances des lignes du PCB pour toutes les conditions PVT est fondamentale. Bien qu'il existe des solutions pour adapter l'impédance de sortie des amplificateurs de sortie à l'impédance des lignes du PCB, ces solutions sont en général inappropriées pour obtenir une intégrité acceptable des signaux à des débits de données élevés. Résumé de l'invention Un objet des modes de réalisation de la présente invention est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. Selon un aspect de la présente invention, il est prévu un circuit comprenant un circuit de sortie comprenant un premier bloc à résistance variable connecté entre une première tension d'alimentation et un noeud de sortie, le premier bloc à résis- tance variable comprenant une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance, entre la première tension d'alimentation et le noeud de sortie, le circuit de sortie ayant une impédance de sortie déterminée par la résistance du premier bloc à résistance variable, et un circuit de compensation pour réguler l'impédance du premier bloc à résistance variable du circuit de sortie, le circuit de compensation comprenant un deuxième bloc à résistance variable B8857 - 06-GR1-452 3 connecté entre la première tension d'alimentation et le premier noeud d'une résistance externe, le deuxième noeud de la résistance externe étant relié à une deuxième tension d'alimentation, dans lequel le deuxième bloc à résistance variable comprend une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance entre la première tension d'alimentation et le premier noeud de la résistance externe, et dans lequel les éléments résistifs sélectionnables des premier et deuxième blocs à résistance variable sont sélectionnés en fonction du niveau de tension au niveau du premier noeud de la résistance externe. Selon un mode de réalisation de la présente invention, les éléments résistifs sélectionnables des premier et deuxième blocs à résistance variable sont des transistors. Selon un autre mode de réalisation de la présente invention, ladite au moins une résistance des premier et deuxième blocs à résistance variable est une résistance intégrée. Selon un autre mode de réalisation de la présente invention, le circuit comprend en outre un troisième bloc à résistance variable connecté entre la deuxième tension d'alimentation et le noeud de sortie et comprenant une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance, le circuit de compensation comprenant en outre un quatrième bloc à résistance variable connecté entre la deuxième tension d'alimentation et un noeud de contre-réaction, le quatrième bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance, les éléments résistifs sélectionnables des troisième et quatrième blocs à résistance variable étant sélec- tionnés en fonction du niveau de tension sur le noeud de contre-réaction, et les éléments résistifs des premier et deuxième blocs à résistance variable étant des transistors d'un premier type, et les éléments résistifs des troisième et quatrième blocs à résistance variable étant des transistors d'un deuxième type. B8857 - 06-GR1-452 4 Selon un autre mode de réalisation de la présente invention, le circuit de compensation comprend en outre un cinquième bloc à résistance variable identique au deuxième bloc à résistance variable et connecté entre la première tension d'alimentation et le noeud de contre-réaction, dans lequel les éléments de résistance sélectionnables du cinquième bloc à résistance variable sont choisis en fonction de la tension sur le premier noeud de la résistance externe. Selon un autre mode de réalisation de la présente invention, le circuit comprend un préamplificateur comprenant des premier et deuxième noeuds de sortie reliés aux premier et troisième blocs à résistance variable respectivement, un sixième bloc à résistance variable relié au premier noeud de sortie et comprenant des éléments résistifs sélectionnables choisis en fonction de la tension sur le noeud de contre-réaction, et un septième bloc à résistance variable relié au deuxième noeud de sortie et comprenant des éléments résistifs sélectionnables choisis en fonction de la tension sur le premier noeud de la résistance externe. Selon un autre mode de réalisation de la présente invention, les dimensions des éléments résistifs sélectionnables des premier et troisième blocs à résistance variable diffèrent dans un rapport déterminé des dimensions des éléments résistifs sélectionnables des sixième et septième blocs à résistance variable, et les dimensions desdites au moins une résistance des premier et troisième blocs à résistance variable diffèrent dans le même rapport déterminé des dimensions desdites au moins une résistance des sixième et septième blocs à résistance variable. Selon un autre mode de réalisation de la présente invention, le circuit de compensation est agencé pour fournir une pluralité de signaux de commande, un pour chacun de la pluralité d'éléments résistifs sélectionnables du premier bloc à résistance variable, lesdits signaux de commande étant déterminés en fonction de la tension sur le premier noeud de la résistance externe, le circuit de sortie comprenant en outre une B8857 - 06-GR1-452 logique de commande agencée pour commander la pluralité d'éléments résistifs sélectionnables du premier bloc à résistance variable en fonction de ladite pluralité de signaux de commande et d'un signal d'entrée provenant d'un noeud d'entrée du circuit 5 de sortie. Selon un autre mode de réalisation de la présente invention, le circuit comprend en outre un circuit d'entrée comprenant un premier bloc à résistance variable connecté entre la première tension d'alimentation et un noeud d'entrée, le premier bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance entre la première tension d'alimentation et le noeud d'entrée, le circuit d'entrée ayant une impédance d'entrée déterminée par la résistance du premier bloc à résis- tance variable du circuit d'entrée, dans lequel la pluralité d'éléments résistifs sélectionnables du premier bloc à résistance variable du circuit d'entrée est choisi en fonction du niveau de tension sur le premier noeud de la résistance externe du circuit de compensation. Selon un autre aspect de la présente invention, il est prévu une carte de circuit imprimé comprenant des premier et deuxième circuits intégrés reliés entre eux par au moins une connexion imprimée sur la carte, dans lequel au moins un des premier et deuxième circuits intégrés comprend le circuit sus- mentionné. Selon un autre mode de réalisation de la présente invention, au moins un des premier et deuxième circuits intégrés est un dispositif mémoire externe. Selon un autre aspect de la présente invention, il est prévu un dispositif électronique comprenant un premier circuit intégré relié à un deuxième circuit intégré par l'intermédiaire d'au moins une piste conductrice, le premier circuit intégré comprenant le circuit ci-dessus relié à ladite au moins une piste conductrice, dans lequel l'un des premier et deuxième circuits intégrés est un dispositif mémoire externe. B8857 - 06-GR1-452 6 Selon un autre aspect de la présente invention, il est prévu un procédé de régulation de l'impédance de sortie d'un circuit de sortie comprenant un premier bloc à résistance variable connecté entre une première tension d'alimentation et un noeud de sortie, le premier bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance entre la première tension d'alimentation et le noeud de sortie, le procédé comprenant : régler une pluralité de signaux de commande pour sélectionner une pluralité d'éléments résistifs dans un deuxième bloc à résistance variable, les éléments résistifs étant couplés en série avec au moins une résistance entre la première tension d'alimentation et le premier noeud d'une résistance externe, le deuxième noeud de la résistance externe étant relié à une deuxième tension d'alimentation, ledit réglage étant fonction de la tension sur la première borne de la résistance externe ; et sélectionner un ou plusieurs de la pluralité d'éléments résistifs du premier bloc à résistance variable en fonction de la pluralité de signaux de commande. Selon un autre mode de réalisation de la présente invention, le circuit de sortie comprend en outre un troisième bloc à résistance variable couplé entre la deuxième tension d'alimentation et ledit noeud de sortie, le procédé comprenant en outre : régler une autre pluralité de signaux de commande pour sélectionner une pluralité d'éléments résistifs dans un quatrième bloc à résistance variable connecté entre la deuxième tension d'alimentation et un noeud de contre-réaction, ledit réglage étant fonction de la tension sur le noeud de contre-réaction ; et sélectionner un ou plusieurs de la pluralité d'éléments résistifs du troisième bloc à résistance variable en fonction de ladite autre pluralité de signaux de commande. Selon un autre mode de réalisation de la présente invention, les éléments résistifs des premier et deuxième blocs à résistance variable sont des transistors d'un premier type et les éléments résistifs des troisième et quatrième blocs à B8857 - 06-GR1-452 7 résistance variable sont des transistors d'un deuxième type différent du premier type. Brève description des dessins Ces objets, caractéristiques, aspects et avantages de l'invention, ainsi que d'autres, apparaîtront à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non pas de limitation en référence aux dessins joints, parmi lesquels : la figure 1 illustre une interface entre deux circuits 10 comprenant un circuit selon des modes de réalisation de la présente invention ; la figure 2 illustre une interface de communication selon un mode de réalisation de la présente invention ; les figures 3A et 3B illustrent les blocs logiques de 15 commande de la figure 2 pour fournir des signaux de commande aux blocs à résistance variable selon un mode de réalisation de la présente invention ; la figure 4A illustre le circuit de compensation de la figure 2 selon un mode de réalisation de la présente invention ; 20 la figure 4B est un organigramme illustrant des étapes d'un procédé d'étalonnage selon un mode de réalisation de la présente invention ; la figure 5 illustre une interface de communication selon un autre mode de réalisation de la présente invention ; 25 les figures 6A et 6B illustrent des blocs à résistance variable PMOS et NMOS, respectivement, selon des modes de réalisation de la présente invention ; la figure 7 illustre une interface de communication selon un autre mode de réalisation de la présente invention ; et 30 la figure 8 illustre un dispositif électronique comprenant un circuit selon des modes de réalisation de la présente invention. Description détaillée de l'invention La figure 1 illustre un circuit 100 comprenant un 35 premier circuit 102 et un deuxième circuit 104 sur une carte de B8857 - 06-GR1-452 8 circuit imprimé (PCB). Chacun des circuits 102, 104 est par exemple un circuit intégré, et les circuits 102, 104 sont agencés pour communiquer entre eux. À titre d'exemple, le circuit 102 est un processeur comprenant un contrôleur de mémoire, et le circuit 104 est un dispositif mémoire externe. Un signal d'horloge CLK sur une ligne 106 et des signaux de données DQO à DQn sur des lignes 108 à 110 sont transmis du circuit 102 au circuit 104, par l'intermédiaire d'interfaces de communication 112 du circuit 102. Une interface de communication 112 est prévue pour chaque ligne horloge/données, et chacune comprend un amplificateur de sortie. Des lignes conductrices 114 et 116 à 118 relient les interfaces de communication 112 du circuit 102 au circuit 104. Chacune des lignes conductrices 114 à 118 a une impédance associée. La ligne d'horloge 114 est reliée à une boucle à verrouillage de retard (DLL) ou une boucle à verrouillage de phase (PLL) 120 du circuit 104, tandis que les lignes de données 116 à 118 sont reliées à des interfaces de communication 122 du circuit 104, dont chacune comprend des amplificateurs d'entrée. Les interfaces de communication 122 sont cadencés par une sortie du circuit DLL/PLL 122. Chaque interface de communication 112 du circuit 102 a une impédance de sortie variable qui peut être réglée pour s'adapter à l'impédance des lignes conductrices 114 à 118 respectives, comme cela va être décrit maintenant. La figure 2 illustre un mode de réalisation d'une des interfaces de communication 112. Un noeud d'entrée 202 reçoit le signal horloge/données à transmettre par l'intermédiaire d'un circuit de sortie 203 de l'interface de communication 112. Un noeud de sortie 204 est relié à la ligne conductrice (non représentée en figure 2) sur laquelle le signal horloge/données doit être transmis. Le noeud d'entrée 202 est couplé au circuit de sortie 203, et en particulier à un bloc logique de commande 206 par une ligne 207 et à un bloc de commande 208 par une ligne 209. Des B8857 - 06-GR1-452 9 sorties des blocs logiques de commande 206 et 208 commandent des blocs à résistance variable 210 et 212, respectivement. Le bloc à résistance variable 210 est connecté entre la tension d'alimentation VDD et le noeud de sortie 204, tandis que le bloc à résistance variable 212 est connecté entre la tension d'alimentation VSS et le noeud de sortie 204. La tension d'alimentation VDD est par exemple égale à 1,5 V, tandis que la tension d'alimentation VSS est par exemple égale à 0 V, ou une tension différente. Un bloc de compensation 214 (COMPENSATION BLOCK) fournit des signaux de commande PA[0:3] au bloc logique 206 sur des lignes 216 et des signaux de commande NA[0:3] au bloc logique 208 sur des lignes 218. Le bloc de compensation 214 est relié à une résistance externe 220, dont l'autre borne est reliée à VSS. Le bloc de compensation 214 détermine les signaux de commande sur les lignes 216 et 218 en fonction de la valeur de la résistance externe 220, et en particulier en fonction de la tension sur la borne de la résistance 220 qui est reliée au bloc de compensation 214. Le bloc à résistance variable 210 comprend quatre éléments résistifs sélectionnables connectés en parallèle entre un noeud de sortie 204 et la tension d'alimentation VDD. Chacun des éléments résistifs sélectionnables se présente sous la forme d'un transistor MOS à canal P (PMOS), PO à P3 respectivement, chacun d'eux étant connecté par ses noeuds source/drain entre la tension d'alimentation VDD et une première borne d'une résistance respective 222, 224, 226 et 228, chacune étant intégrée sur la puce. Les résistances 222 à 228 sont par exemple en silicium polycristallin. Les autres bornes des résistances 222 à 228 sont reliées au noeud de sortie 204. Les noeuds de grille des transistors PO à P3 sont reliés au bloc logique de commande 206 pour recevoir des signaux de commande VP0 à VP3, respectivement. Le bloc à résistance variable 212 comprend quatre 35 éléments résistifs sélectionnables connectés en parallèle entre B8857 - 06-GR1-452 10 le noeud de sortie 204 et la tension d'alimentation VSS. Chacun des éléments résistifs sélectionnables prend la forme d'un transistors MOS à canal N (NMOS), NO à N3 respectivement, chacun étant connecté par ses noeuds source/drain entre la tension d'alimentation VSS et une première borne de résistances respectives 230, 232, 234 et 236, qui sont toutes intégrées sur la puce. Les résistances 230 à 236 sont par exemple en silicium polycristallin. Les autres bornes des résistances 230 à 236 sont reliées au noeud de sortie 204. Les noeuds de grille des transistors NO à N3 sont reliés au bloc logique de commande 208 pour recevoir des signaux de commande VNO à VN3, respectivement. En fonctionnement, les signaux de commande NA[0:3] et PA[0:3] déterminent quels transistors PMOS PO à P3 et quels transistors NMOS NO à N3 sont activés pour recevoir le signal d'entrée. Le nombre de transistors PMOS et NMOS sélectionnés détermine l'impédance de sortie du circuit de sortie. Par exemple, l'impédance de sortie du côté PMOS va être égale à la mise en parallèle des résistances de chacune des branches activées, chaque branche ayant une résistance égale à la résis- tance à l'état passant du transistor PMOS PO à P3 respectif en série avec la résistance de la résistance 222 à 228 associée. Les résistances 222 à 228 ont par exemple une résistance représentant une proportion notable de l'impédance totale de chaque branche, par exemple comprise entre 50 et 90 pourcent, et de préférence environ 80 pourcent de la résistance totale de chaque branche. Il en est de même pour le côté NMOS. Les signaux de commande NA [ 0 : 3 ] et PA [ 0 : 3 ] sont déterminés en fonction de la valeur de la résistance externe 220, qui est choisie de manière à avoir une résistance égale à, ou multiple de, l'impédance de la ligne conductrice sur laquelle le signal de sortie doit être transmis à partir du noeud 204. La figure 3A illustre plus en détail le bloc logique de commande 206 de la figure 2. La ligne d'entrée 207 provenant du noeud d'entrée 202 de la figure 2 est reliée à un noeud source/drain d'un transistor PMOS 302 et d'un transistor NMOS B8857 - 06-GR1-452 11 304, qui sont reliés en parallèle entre eux. Les autres noeuds source/drain des transistors 302 et 304 sont reliés à un noeud 306, qui fournit le signal VP0 pour commander le premier transistor PMOS PO du bloc à résistance variable de la figure 2. Le noeud 306 est aussi relié à la tension d'alimentation VDD par l'intermédiaire d'un transistor PMOS 308. Le noeud de grille du transistor PMOS 302 reçoit le premier signal de commande PAO fourni par le bloc de compensation 214 de la figure 2, tandis que les transistors NMOS 304 et PMOS 308 reçoivent le complément de PAO. Des transistors 312, 314, un noeud 316 et un transistor 318, sont agencés de la même façon que les transistors 302, 304, le noeud 306 et le transistor 308, respectivement, entre la ligne d'entrée 207 et la tension d'ali- mentation VDD. Le transistor PMOS 312 reçoit le signal de commande PA1, tandis que le transistor NMOS 314 et le transistor PMOS 318 reçoivent le complément de PA1, et le noeud 316 fournit la tension de commande VP1 au transistor P1 de la figure 2. De façon similaire, des transistors 322, 324, un noeud 326 et un transistor 328 sont agencés de la même façon que les transistors 302, 304, le noeud 306 et le transistor 308, respectivement, entre la ligne d'entrée 207 et la tension d'alimentation VDD. Le transistor PMOS 322 reçoit le signal de commande PA2, tandis que les transistors NMOS 324 et PMOS 328 reçoivent le complément de PA2, et le noeud 326 fournit la tension de commande VP2 au transistor P2 de la figure 2. Encore de façon similaire, des transistors 332, 334, un noeud 336 et un transistor 338 sont agencés de la même façon que les transistors 302, 304, le noeud 306 et le transistor 308 respectivement, entre la ligne d'entrée 207 et la tension d'alimentation VDD. Le transistor PMOS 332 reçoit le signal de commande PA3, tandis que les transistors NMOS 334 et PMOS 338 reçoivent le complément de PA3, et le noeud 336 fournit la tension de commande VP3 au transistor P3 de la figure 2. B8857 - 06-GR1-452 12 Ainsi, lorsque le signal de commande PAO est à l'état haut, les transistors PMOS 302 et 304 sont non conducteurs, et le noeud 306 est relié à VDD par le transistor PMOS 308, de sorte que le transistor PO est non conducteur. Au contraire, lorsque PAO est à l'état bas, les transistors 302 et 304 sont conducteurs, et le transistor 308 est non conducteur. Le signal d'entrée sur la ligne 207 est ainsi relié au noeud de grille de P0. De même, lorsque PA1, PA2 ou PA3 sont à l'état haut, les transistors P1, P2 ou P3, respectivement, sont non conducteurs, et lorsque PA1, PA2 ou PA3 sont à l'état bas, les transistors P1, P2 ou P3, respectivement, reçoivent le signal d'entrée à partir de la ligne 207. La figure 3B illustre plus en détail le bloc logique de commande 208 de la figure 2. Celui-ci est identique au bloc logique de commande 206, sauf que chaque groupe de transistors est couplé entre la ligne 209 et la tension d'alimentation VSS• Les transistors et les noeuds ont été notés avec les mêmes références numériques que les éléments correspondants en figure 3A, mais avec l'ajout d'une apostrophe. Comme cela est illustré, les transistors 308', 318', 328' et 338' sont des transistors NMOS au lieu de transistors PMOS, et les transistors reçoivent tous la version NMOS NA[0:3] des signaux de commande au lieu de la version PMOS, excepté que les transistors PMOS 302', 312', 322' et 332' reçoivent les compléments de NAO, NA1, NA2 et NA3, respectivement, tandis que les transistors NMOS 304', 314', 324' et 334' reçoivent les signaux NAO, NA1, NA2 et NA3, respectivement. Le fonctionnement de la logique de commande 208 est identique à celui de la logique de commande 206, et ne va pas 30 être décrit ici en détail. La figure 4A illustre un bloc de compensation 214 pour fixer les tensions de commande PA[0:3] et NA[0:3] fournies par les blocs logiques de commande 206 et 208 des figures 3A et 3B, respectivement. B8857 - 06-GR1-452 13 Le bloc de compensation 214 comprend un bloc de commande 402 qui fournit les signaux de commande PA[0:3] et NA[0:3] sur les lignes 216 et 218 vers les blocs logiques de commande 206 et 208, respectivement, de la figure 2. Les signaux de commande PA[0:3] sont aussi fournis pour commander des blocs à résistance variable 404 et 406 du bloc de compensation 214, tandis que les signaux de commande NA[0:3] sont fournis pour commander un bloc à résistance variable 408 du bloc de compensation 214. Les blocs à résistance variable 404 et 406 sont identiques au bloc à résistance variable 210 de la figure 2, tandis que le bloc à résistance variable 408 est identique au bloc à résistance variable 212 de la figure 2, et ces blocs de la figure 4A ne vont pas être décrits de nouveau en détail. Le bloc à résistance variable 404 est connecté entre la tension d'alimentation VDD et un noeud 410, qui fournit un signal de contre-réaction au bloc de commande 402. Le noeud 410 est aussi relié à une borne de la résistance externe 220 de la figure 2, dont l'autre borne est reliée à la tension d'alimentation VSS• Le bloc à résistance variable 406 est connecté entre la tension d'alimentation VDD et un noeud 412, qui fournit un autre signal de contre-réaction au bloc de commande 402. Étant donné que le bloc à résistance variable 406 est commandé par les mêmes signaux de commande que le bloc à résistance variable 404, et qu'il est identique, il va avoir la même impédance que le bloc 404. Le bloc à résistance variable 408 est connecté entre la tension d'alimentation VSS et le noeud 412. En fonctionnement, pendant une première phase, les signaux de commande PA[0:3] sont déterminés. Pour cela, le bloc de commande 402 règle systématiquement les signaux de commande PA[0:3] jusqu'à ce que la tension sur la ligne 410 soit la plus proche possible d'une valeur souhaitée. La figure 4B est un organigramme illustrant un exemple d'étapes d'une séquence d'étalonnage pour étalonner les signaux 35 de commande PA[0:3]. B8857 - 06-GR1-452 14 Dans cet exemple, la largeur, et donc la résistance à l'état passant Ron de chacun des transistors PO à P3 du bloc à résistance variable 404 est différente, PO ayant la résistance la plus faible et P3 la résistance la plus élevée. Dans une étape initiale S0, chacun des signaux de commande PA[0:3] est mis à l'état logique "1", rendant ainsi les transistors PMOS PO à P3 non conducteurs. Après l'étape S0, les transistors PO à P3 sont testés tour à tour pour déterminer s'ils doivent être passants ou bloqués, comme cela va être expliqué maintenant. A l'étape S1, un premier code pour PA[0:3] est appliqué par le bloc de commande 402 pour activer le transistor de plus faible résistance, dans cet exemple le transistor P0. Le premier code est donc PA[0:3] = 0111. On détermine ensuite si ce code entraîne RC = RE, alors PO doit être passant, et l'étape suivante est S3. Dans les étapes S2 et S3, le transistor P1, qui a la résistance la plus faible suivante, est activé. En particulier, à l'étape S2, le code PA[0:3]=1011 est appliqué parle bloc de commande 402, de sorte que PO est de nouveau bloqué et le transistor P1 est activé. On détermine ensuite si ce code entraîne RC 15 laquelle P1 est de nouveau bloqué et, si ce n'est pas le cas, l'étape suivante est S7 dans laquelle P1 reste passant. Aux étapes S4, S5, S6 et S7, le transistor P2, qui est celui ayant la résistance la plus faible après P1, est activé en appliquant les codes PA[0:3]=1101, PA[0:3]=1001, PA[0:3]=0101 et PA[0:3]=0001, respectivement. Dans chacune de ces étapes, on détermine si le code entraîne Rc Ainsi, les signaux de commande PA[0:3] peuvent être déterminés en effectuant au maximum quatre étapes en séquence : une première étape correspondant à Si en figure 4B ; une deuxième étape correspondant à S2 ou S3 en figure 4B ; une troisième étape correspondant à une des étapes S4, S5, S6 ou S7 en figure 4B ; et, sauf si on détermine que les transistors P0, P1 et P2 doivent être bloqués, une quatrième étape correspondant à une des étapes S8 à S14 de la figure 4B. B8857 - 06-GR1-452 16 Seulement trois étapes sont effectuées dans le cas où on détermine que chacun des transistors P0, P1 et P2 doit être bloqué puisqu'au moins un des transistors doit être passant, et donc PA[0:3]=1111 n'est pas un signal de commande valide. Les signaux de commande PA[0:3] qui ont été déterminés peuvent être mémorisés et fournis sur les lignes 216 pour commander le circuit de sortie en conséquence. De nouveau en référence à la figure 4A, en supposant que la résistance 220 a la même résistance que la ligne conduc- trice, c'est-à-dire que la résistance souhaitée des blocs à résistance variable, la valeur souhaitée de la tension sur la ligne 410 doit être le point milieu entre VDD et VSS. A titre de variante, dans certains modes de réalisation, la résistance 220 est choisie ayant une résistance égale à un multiple M de la résistance des blocs à résistance variable, M étant par exemple égal à deux fois leur résistance. Dans ce cas, on pourrait utiliser une tension souhaitée différente du point milieu. A titre de variante, lorsqu'on utilise un multiple M de la résistance de ligne PCB pour la résistance 220, les signaux de commande PA[0:3] peuvent encore être déterminés en utilisant VDD/2, mais le circuit de sortie pourrait comprendre M blocs de résistance 210 couplés en parallèle. Pendant une deuxième phase de fonctionnement, les signaux de commande NA[0:3] sont déterminés. Pour cela, les signaux de commande PA[0:3] déterminés sont appliqués au bloc à résistance variable 406, et le bloc de commande 402 règle systématiquement les signaux de commande NA[0:3] jusqu'à ce que la tension sur le noeud 412 soit aussi proche que possible de la valeur souhaitée, qui est égale à la valeur souhaitée utilisée pour le noeud 410. Les transistors NO à N3 ont aussi, par exemple, une largeur variable et donc des résistances à l'état passant variables, et peuvent être commandés de la même façon que les transistors PMOS PO à P3, comme cela a été expliqué précédemment en relation avec la figure 4B, sauf qu'on utilise une tension élevée pour les rendre passants. Dès que la tension B8857 - 06-GR1-452 17 souhaitée est atteinte, les valeurs associées de NO à N3 sont mémorisées et fournies sur les lignes 218 pour commander le circuit de sortie en conséquence. Un étalonnage pour déterminer les signaux de commande NA[0:3] et PA[0:3] est réalisé, par exemple, une fois pendant l'initialisation du circuit avant une transmission de données, et ces valeurs sont valables pour toutes les transmissions suivantes. À titre de variante, on peut refaire un étalonnage régulièrement, par exemple, chaque minute, ou après la transmis- Sion d'un certain nombre de paquets de données. En général, pendant une phase d'initialisation, les signaux de commande NA[0:3] et PA[0:3] sont déterminés pour une température ambiante donnée, et ces valeurs peuvent être en général être utilisées pour une plage de température relativement grande. Dans certains exemples, un capteur peut déclencher une nouvelle phase d'étalonnage si la température dépasse un certain niveau. La figure 5 illustre une variante de réalisation de l'interface de communication 112. Le bloc de compensation 214 et la résistance externe 220 ne sont pas représentés et sont, par exemple, identiques à ceux de la figure 4A et ne vont pas être décrits de nouveau en détail. Le signal d'entrée est reçu au niveau d'un noeud d'entrée 202, et un noeud de sortie 204 fournit le signal à transmettre sur la ligne conductrice. Entre les noeuds d'entrée et de sortie 202, 204, il est prévu un préamplificateur 506 ayant ses entrées reliées au noeud d'entrée 202 et ses sorties reliées aux entrées d'un amplificateur de sortie 508 dont la sortie est reliée au noeud de sortie 204. L'amplificateur de sortie 508 est par exemple iden- tique au circuit de sortie 203 de la figure 2, excepté qu'en figure 5, les entrées sur les lignes 207 et 209 sont fournies par des sorties différentes du préamplificateur 506. Dans ce mode de réalisation, le préamplificateur 506 a aussi une impédance de sortie variable, comme cela va être 35 expliqué maintenant. B8857 - 06-GR1-452 18 Le préamplificateur 506 comprend un transistor PMOS 510 ayant son noeud de grille relié au noeud d'entrée 202, et ses noeuds de source/drain connectés entre la tension d'alimentation VDD et un noeud de sortie 512, qui est relié à la ligne 207. Un transistor NMOS 514 a aussi son noeud de grille relié au noeud d'entrée 202, et ses noeuds de source/drain connectés entre la tension d'alimentation VSS et une borne d'un bloc à résistance variable 516, qui a son autre borne reliée au noeud de sortie 512. Le bloc à résistance variable 516 est par exemple identique au bloc à résistance variable 212 de la figure 2, sauf que les transistors NO à N3 sont reliés à un noeud de source/drain du transistor 514 plutôt que directement à VSS• Le préamplificateur 506 comprend en outre un transistor NMOS 520 ayant son noeud de grille relié au noeud d'entrée 502, et ses noeuds de source/drain connectés entre la tension d'alimentation VSS et un noeud de sortie 522, qui est relié à la ligne 209. Un transistor PMOS 524 a aussi son noeud de grille relié au noeud d'entrée 202, et ses noeuds source/drain connectés entre la tension d'alimentation VDD et une borne d'un bloc à résistance variable 526, qui a son autre borne reliée au noeud de sortie 522. Le bloc à résistance variable 526 est par exemple identique au bloc à résistance variable 210 de la figure 2, sauf que des transistors PO à P3 sont reliés à un noeud de source/drain du transistor 524 plutôt que directement à VDD. En fonctionnement, les transistors NMOS NO à N3 du bloc à résistance variable 516 et les transistors PMOS PO à P3 du bloc à résistance variable 526 sont commandés directement par les signaux de commande NA[0:3] et PA[0:3], respectivement, qui sont déterminés par le bloc de compensation 214, comme cela a été décrit précédemment. Cela a pour effet de régler les tensions au niveau des noeuds 512 et 524, et ainsi d'améliorer le contrôle des pentes des fronts montants au niveau du noeud 209 et des fronts descendants au niveau du noeud 209. B8857 - 06-GR1-452 19 Dans le mode de réalisation de la figure 5, il peut y avoir un certain rapport entre la résistance des blocs à résistance variable 516 et 526 du préamplificateur 506, et celle des blocs à résistance variable 210 et 212 de l'amplificateur de sortie. Par exemple, les résistances utilisées dans le pré-amplificateur 506 peuvent être égales à dix fois celles de l'amplificateur de sortie 508. Pour parvenir à cela, la résistance externe 220 du circuit de compensation a par exemple une résistance égale à dix fois l'impédance de la ligne conductrice, par exemple environ 500 ohms, et dix exemplaires de chacun des blocs à résistance variable 210 et 212 sont prévus dans l'amplificateur de sortie 508, reliés en parallèle de sorte que l'impédance combinée est égale à un dixième de la résistance d'un seul bloc à résistance variable, par exemple, environ 50 ohms. À titre de variante, on prévoit une seule paire de blocs à résistance variable 210 et 212 dans l'amplificateur de sortie 508, mais les transistors PO à P3 et NO à N3 sont dix fois plus larges que ceux des blocs à résistance variable 516 et 526. En outre, les résistances intégrées 222 à 228 et 230 à 236 ont une résistance égale à un dixième de celle des blocs à résistance variable 516 à 526 du préamplificateur. De cette manière, il y a un rapport fixe entre les blocs à résistance variable du préamplificateur 506 et ceux de l'amplificateur de sortie 508. La figure 6A illustre les blocs à résistance variable 210, 404, 406 et/ou 526, selon une variante de réalisation. Plutôt que de relier chaque transistor PMOS PO à P3 en série avec une résistance intégrée respective, on prévoit une seule résistance intégrée 602 reliée à chacun des transistors PMOS. La figure 6B illustre le bloc à résistance variable 212, 408 et/ou 516 selon une variante de réalisation. Ici encore, plutôt que chaque transistor NMOS NO à N3 soit relié à une résistance intégrée respective en série, on prévoit une seule résistance intégrée 604 reliée à chacun des transistors 35 NMOS. 30 B8857 - 06-GR1-452 20 Comme les résistances en série décrites précédemment, les résistances 602 et 604, sont des dispositifs intégrés, par exemple en silicium polycristallin, et représentent de préférence une proportion notable de la résistance globale du bloc à résistance variable, par exemple entre 50 et 90 pourcent, et de préférence environ 80 pourcent. La figure 7 illustre l'interface de communication 112 de la figure 2 selon une variante de réalisation dans laquelle l'interface comprend à la fois le circuit de sortie 203 et un circuit d'entrée 702. Le circuit de sortie 203 comprend le préamplificateur 506 et l'amplificateur 508 de la figure 5 relié au noeud de sortie 204, et ces éléments de vont pas être décrits de nouveau en détail. Le circuit d'entrée 702 est aussi relié au noeud 204 qui, dans cet exemple, est relié à une ligne de transmission bidirectionnelle. En particulier, pendant un mode d'émission, le noeud 204 est un noeud de sortie par l'intermédiaire duquel des données amplifiées par les amplificateurs 506 et 508 peuvent être émises sur la ligne de transmission. Pendant un mode de réception, le noeud 204 est un noeud d'entrée par l'intermédiaire duquel des données peuvent être reçues à partir de la ligne de transmission. Le circuit d'entrée 702 comprend un noeud 703 couplé au noeud 204. Le noeud 703 est couplé à la tension d'alimen- tation VDD par l'intermédiaire d'un bloc à résistance variable 704, et à la tension d'alimentation VSS par l'intermédiaire d'un bloc à résistance variable 706. Le bloc à résistance variable 704 est par exemple identique au bloc à résistance variable 212 de la figure 2 et est commandé par des signaux de commande PA[0:3], déterminés par le bloc de compensation 214 de la figure 2 (non représenté en figure 7). Le bloc à résistance variable 706 est par exemple identique au bloc à résistance variable 212 de la figure 2, et est contrôlé par des signaux de commande B8857 - 06-GR1-452 21 NA[0:3], déterminés encore par le bloc de compensation 214 de la figure 2. Le noeud 703 est en outre relié à une entrée positive d'un amplificateur différentiel 708 du circuit d'entrée 702, qui compare le signal au niveau du noeud 702 à une tension de référence VREF, en général égale à VDD/2, pour fournir le signal de données. Plutôt que de comprendre un seul bloc à résistance variable PMOS 704 et un seul bloc à résistance variable NMOS 706, comme cela est représenté en figure 7, le circuit d'entrée 702 pourrait comprendre plusieurs exemplaires de chaque bloc reliés en parallèle. En supposant que chaque bloc de résistance a une résistance de 500 ohms, cinq blocs à résistance variable NMOS et cinq blocs à résistance variable PMOS sont par exemple connectés à la place des blocs 704 et 706, respectivement, de sorte que chaque groupe de cinq blocs à résistance variable a une impédance de 100 ohms, et l'impédance d'entrée globale vue à partir du noeud 204 est égale à 50 ohms. La figure 8 illustre un dispositif 800 comprenant des puces 802 et 804, qui sont montées sur un support (non représenté), par exemple une carte de circuit imprimé. La puce 802 comprend un circuit de sortie 806, qui est connecté par des lignes conductrices situées sur le support à la deuxième puce 804, et en particulier à un circuit d'entrée 810 de cette puce. Comme cela est illustré, la puce 702 comprend aussi un circuit de compensation 808 pour étalonner l'impédance des amplificateurs de sortie du circuit de sortie 806, comme cela a été décrit dans les modes de réalisation précédents. Le dispositif 800 peut être par exemple tout dispo- sitif dans lequel des signaux sont transmis entre une puce ou une partie d'une puce et une deuxième puce ou une partie de celle-ci, et dans lequel l'impédance des amplificateurs de sortie et/ou la durée de transition au niveau de l'entrée du dispositif 804 doit être contrôlée. La puce 802 pourrait par exemple faire partie d'un processeur ou d'un module d'accès B8857 - 06-GR1-452 22 direct en mémoire (DMA), agencé pour transmettre des signaux vers la deuxième puce 804, qui pourrait être une mémoire séparée. La mémoire pourrait être par exemple une mémoire flash, SDRAM, DRAM ou un autre type de mémoire. Le dispositif 800 est, par exemple, un dispositif électronique portable, comme par exemple un téléphone mobile, un lecteur MP3, un assistant numérique personnel (PDA), une console de jeux portable, un ordinateur portable, une caméra numérique ou similaire. Un avantage des modes de réalisation décrits ici est que, en prévoyant un bloc à résistance variable comportant une résistance en série avec des éléments résistifs sélectionnables, les variations d'impédance du bloc à résistance variable, dues à des conditions PVT variables, peuvent être réduites. En parti- culier, les résistances ont tendance à avoir une variation de résistance relativement linéaire en fonction des conditions PVT, tandis que des éléments résistifs sélectionnables tels que des transistors ont une variation de résistance moins linéaire en fonction de conditions PVT variables. Ainsi, l'utilisation dans chaque bloc à résistance variable de résistances intégrées fixes rend la variation totale de résistance plus linéaire, et par conséquent l'impédance de sortie plus précise en fonction de variations PVT. Pour des conditions PVT variables, l'adaptation de l'impédance du circuit de sortie avec l'impédance des lignes du PCB sur lesquelles les données sont transmises est aussi plus précise. Un autre avantage des modes de réalisation décrits ici est que les résistances intégrées du bloc à résistance variable fournissent un courant qui est linéaire par rapport aux tensions appliquées à leurs bornes. Les éléments sélectionnables des blocs à résistance variable sont formés par des transistors MOS, qui ne fournissent pas un courant linéaire, mais en combinant l'élément sélectionnable avec les résistances intégrées, les transistors MOS représentent une proportion réduite de l'impé- dance globale du bloc à résistance variable. Ainsi, l'impédance B8857 - 06-GR1-452 23 de sortie de l'amplificateur de sortie utilisant les blocs à résistance variable a une linéarité améliorée par rapport à l'impédance de la ligne de transmission, et est plus indépendante des variations des conditions PVT. On a aussi un avantage lorsque les blocs à résistance variable sont utilisés dans le préamplificateur du circuit de sortie, en tant que moyen de contrôle de la pente des signaux de commande vers les transistors de l'amplificateur de sortie. En particulier, les pentes sont plus linéaires pour toutes les plages de sortie, et sont plus indépendantes des variations des conditions PVT. Un autre avantage des modes de réalisation décrits ici est que, en déterminant différents signaux de commande pour des transistors PMOS et NMOS, on peut prendre en compte des diffé- rences de variation d'impédance entre ces types de transistors. Ainsi, l'impédance de sortie peut être contrôlée avec plus de précision à la fois pour les fronts montants et pour les fronts descendants, et aussi , les temps de montée et de descente des fronts peuvent être mieux égalisés, pour des conditions PVT variables. Un autre avantage des modes de réalisation décrits ici est que le circuit de sortie peut être utilisé pour des applications sans terminaison dans lesquelles la ligne conductrice a un point d'extrémité flottant, ainsi que dans des applications avec terminaison, avec des bonnes performances en terme d'intégrité de signal. Par exemple, ces applications comprennent une RAM DDR (à double débit de données) de téléphone mobile. Un autre avantage des modes de réalisation décrits ici est que, en raison de la linéarité améliorée des blocs à résis- tance variable, les variations d'impédance dues à des variations de température sont relativement faibles. Cela signifie que l'étalonnage des signaux de commande pour les blocs à résistance variable peut n'être effectué qu'occasionnellement, par exemple une fois au moment de l'initialisation. B8857 - 06-GR1-452 24 Bien qu'on ait décrit un certain nombre de modes de réalisation particuliers de la présente invention, l'homme de l'art notera qu'on peut effectuer diverses modifications et améliorations. Par exemple, bien qu'on ait décrit la présente invention en utilisant l'exemple de transistors MOS, on peut utiliser d'autres types de transistors. En outre, l'homme de l'art notera que la présente invention peut s'appliquer à une large gamme de dispositifs, et 10 pas seulement aux exemples donnés ici. En outre, bien que dans les modes de réalisation décrits ici, les blocs à résistance variable comprennent quatre éléments résistifs reliés en parallèle, dans des variantes de réalisation, on peut prévoir un nombre d'éléments inférieur ou 15 supérieur, selon la précision requise. Plus le nombre d'éléments résistifs est élevé, plus on peut obtenir une précision élevée. Bien sûr, lorsque davantage d'éléments résistifs sont présents, on utilisera plus de bits dans le signal de commande pour commander les blocs à résistance variable. 20 En outre, les résistances intégrées des blocs à résistance variable peuvent être formées en divers matériaux, comprenant le silicium polycristallin (poly-Si) ou d'autres matériaux. En outre, bien qu'on ait décrit un seul exemple de 25 circuit pour commander les blocs à résistance variable, d'autres solutions sont possibles. D'autres agencements des blocs à résistance variable sont possibles. REVENDICATIONS1. Circuit comprenant : un circuit de sortie (203) comprenant un premier bloc à résistance variable (210, 212) connecté entre une première tension d'alimentation (VDD, VSS) et un noeud de sortie (204), le premier bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables (PO à P3, NO à N3) reliés en série avec au moins une résistance (222 à 228, 230 à 236), entre la première tension d'alimentation et le noeud de sortie, le circuit de sortie ayant une impédance de sortie déterminée par la résistance du premier bloc à résistance variable ; et un circuit de compensation (214) pour réguler l'impédance du premier bloc à résistance variable du circuit de sortie, le circuit de compensation comprenant un deuxième bloc à résistance variable (404) connecté entre la première tension d'alimentation et le premier noeud d'une résistance externe (220), le deuxième noeud de la résistance externe étant relié à une deuxième tension d'alimentation, dans lequel le deuxième bloc à résistance variable comprend une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance entre la première tension d'alimentation et le premier noeud de la résistance externe, et dans lequel les éléments résistifs sélectionnables des premier et deuxième blocs à résistance variable sont sélectionnés en fonction du niveau de tension au niveau du premier noeud de la résistance externe. 2. Circuit selon la revendication 1, dans lequel les éléments résistifs sélectionnables des premier et deuxième blocs à résistance variable sont des transistors. 3. Circuit selon la revendication 1 ou 2, dans lequel ladite au moins une résistance des premier et deuxième blocs à 30 résistance variable est une résistance intégrée. 4. Circuit selon l'une quelconque des revendications 1 à 3, comprenant en outre un troisième bloc à résistance variable (212, 210) connecté entre la deuxième tension d'alimentation et le noeud de sortie et comprenant une pluralité d'élémentsB8857 - 06-GR1-452 26 résistifs sélectionnables reliés en série avec au moins une résistance ; le circuit de compensation comprenant en outre un quatrième bloc à résistance variable (408) connecté entre la deuxième tension d'alimentation et un noeud de contre-réaction (412), le quatrième bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables reliés en série avec au moins une résistance, les éléments résistifs sélectionnables des troisième et quatrième blocs à résistance variable étant sélectionnés en fonction du niveau de tension sur le noeud de contre-réaction ; et les éléments résistifs des premier et deuxième blocs à résistance variable étant des transistors d'un premier type, et les éléments résistifs des troisième et quatrième blocs à résistance variable étant des transistors d'un deuxième type. 5. Circuit selon la revendication 4, dans lequel le circuit de compensation comprend en outre un cinquième bloc à résistance variable (406) identique au deuxième bloc à résistance variable et connecté entre la première tension d'alimentation et le noeud de contre-réaction, dans lequel les éléments de résistance sélectionnables du cinquième bloc à résistance variable sont choisis en fonction de la tension sur le premier noeud de la résistance externe. 6. Circuit selon la revendication 4 ou 5, comprenant 25 un préamplificateur (506) comprenant : des premier et deuxième noeuds de sortie (512, 522) reliés aux premier et troisième blocs à résistance variable respectivement ; un sixième bloc à résistance variable (516) relié au 30 premier noeud de sortie et comprenant des éléments résistifs sélectionnables choisis en fonction de la tension sur le noeud de contre-réaction ; et un septième bloc à résistance variable (526) relié au deuxième noeud de sortie et comprenant des éléments résistifsB8857 - 06-GR1-452 27 sélectionnables choisis en fonction de la tension sur le premier noeud de la résistance externe. 7. Circuit selon la revendication 6, dans lequel les dimensions des éléments résistifs sélectionnables des premier et troisième blocs à résistance variable diffèrent dans un rapport déterminé des dimensions des éléments résistifs sélectionnables des sixième et septième blocs à résistance variable, et les dimensions desdites au moins une résistance des premier et troisième blocs à résistance variable diffèrent dans le même rapport déterminé des dimensions desdites au moins une résistance des sixième et septième blocs à résistance variable. 8. Circuit selon l'une quelconque des revendications 1 à 7, dans lequel le circuit de compensation est agencé pour fournir une pluralité de signaux de commande (PA[0:3], NA[0:3]), un pour chacun de la pluralité d'éléments résistifs sélectionnables du premier bloc à résistance variable, lesdits signaux de commande étant déterminés en fonction de la tension sur le premier noeud de la résistance externe, le circuit de sortie comprenant en outre une logique de commande (206, 208) agencée pour commander la pluralité d'éléments résistifs sélectionnables du premier bloc à résistance variable en fonction de ladite pluralité de signaux de commande et d'un signal d'entrée provenant d'un noeud d'entrée du circuit de sortie. 9. Circuit selon l'une quelconque des revendications 1 à 8, comprenant en outre un circuit d'entrée (702) comprenant un premier bloc à résistance variable (704, 706) connecté entre la première tension d'alimentation (VDD, VSS) et un noeud d'entrée (204), le premier bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables (PO à P3, NO à N3) reliés en série avec au moins une résistance (222 à 228, 230 à 236) entre la première tension d'alimentation et le noeud d'entrée, le circuit d'entrée ayant une impédance d'entrée déterminée par la résistance du premier bloc à résistance variable du circuit d'entrée, dans lequel la pluralité d'élé- ments résistifs sélectionnables du premier bloc à résistanceB8857 - 06-GR1-452 28 variable du circuit d'entrée est choisie en fonction du niveau de tension sur le premier noeud de la résistance externe du circuit de compensation. 10. Carte de circuit imprimé (PCB) comprenant des premier et deuxième circuits intégrés reliés entre eux par au moins une connexion imprimée sur la carte, dans lequel au moins un des premier et deuxième circuits intégrés comprend le circuit selon l'une quelconque des revendications 1 à 9. 11. Carte de circuit imprimé selon la revendication 10, 10 dans laquelle au moins un des premier et deuxième circuits intégrés est un dispositif mémoire externe. 12. Dispositif électronique comprenant un premier circuit intégré (102, 602) relié à un deuxième circuit intégré (104, 604) par l'intermédiaire d'au moins une piste conductrice, 15 le premier circuit intégré comprenant le circuit selon l'une quelconque des revendications 1 à 9 relié à ladite au moins une piste conductrice, dans lequel l'un des premier et deuxième circuits intégrés est un dispositif mémoire externe. 13. Procédé de régulation de l'impédance de sortie d'un 20 circuit de sortie (112) comprenant un premier bloc à résistance variable (210, 212) connecté entre une première tension d'alimentation (VDD, VSS) et un noeud de sortie (204, 504), le premier bloc à résistance variable comprenant une pluralité d'éléments résistifs sélectionnables (PO à P3, NO à N3) reliés 25 en série avec au moins une résistance (222 à 228, 230 à 236) entre la première tension d'alimentation et le noeud de sortie, le procédé comprenant : régler une pluralité de signaux de commande (PA[0:3], NA[0:3]) pour sélectionner une pluralité d'éléments résistifs 30 dans un deuxième bloc à résistance variable (404), les éléments résistifs étant couplés en série avec au moins une résistance (222 à 228, 230 à 236) entre la première tension d'alimentation et le premier noeud d'une résistance externe (220), le deuxième noeud de la résistance externe étant relié à une deuxième 35 tension d'alimentation (VSS, VDD), ledit réglage étant fonctionB8857 - 06-GR1-452 29 de la tension sur la première borne de la résistance externe et sélectionner un ou plusieurs de la pluralité d'éléments résistifs du premier bloc à résistance variable en fonction de 5 la pluralité de signaux de commande. 14. Procédé selon la revendication 13, dans lequel le circuit de sortie comprend en outre un troisième bloc à résistance variable (212, 210) couplé entre la deuxième tension d'alimentation et ledit noeud de sortie, le procédé comprenant 10 en outre : régler une autre pluralité de signaux de commande (NA[0:3], PA[0:3]) pour sélectionner une pluralité d'éléments résistifs dans un quatrième bloc à résistance variable (408) connecté entre la deuxième tension d'alimentation et un noeud de 15 contre-réaction (412), ledit réglage étant fonction de la tension sur le noeud de contre-réaction ; et sélectionner un ou plusieurs de la pluralité d'éléments résistifs du troisième bloc à résistance variable en fonction de ladite autre pluralité de signaux de commande. 20 15. Procédé selon la revendication 14, dans lequel les éléments résistifs des premier et deuxième blocs à résistance variable sont des transistors d'un premier type (NMOS, PMOS) et les éléments résistifs des troisième et quatrième blocs à résistance variable sont des transistors d'un deuxième type 25 (PMOS, NMOS) différent du premier type.