FR 2936087 A1 20100319 FR 0805071 A 20080916 REGISTRE A DECALAGE A TRANSISTORS A EFFET DE CHAMP DOMAINE DE L'INVENTION La présente invention concerne un registre à décalage à transistors à effet de champ optimisé, particulièrement adapté pour commander les lignes de sélection d'une matrice active d'un écran à plat tel qu'un écran à cristal liquide ou OLED (Organic light-emitting diode). Dans un écran plat à matrice active, chaque point image est adressé au moyen d'un transistor de commutation. Chaque ligne de sélection de la matrice est ainsi connectée aux grilles des transistors de commutation d'une rangée de points image. Ces lignes sont donc fortement capacitives. A chaque trame vidéo, elles sont chacune sélectionnées en séquence, une à une suivant un sens de balayage des lignes de l'écran, pendant un temps de sélection de ligne correspondant à une fraction de la durée de la trame, permettant l'application sur les points image de la rangée, des tensions vidéo. La sélection d'une ligne correspond ainsi à l'application pendant le temps de sélection de ligne correspondant, d'un niveau de tension déterminé qui commande l'état passant des transistors de commutation de la rangée de points image correspondante. En dehors du temps de sélection de la ligne, celle-ci est maintenue à un niveau de tension apte à maintenir à l'état bloqué les transistors de commutation. On note habituellement Vgon et Vgoff les niveaux de tension à appliquer sur la ligne pour rendre passant (Vgon) et bloquer (Vgoff) ces transistors. Ces niveaux sont déterminés en fonction des tensions vidéo caractéristiques. ÉTAT DE LA TECHNIQUE La commande des lignes de sélection est habituellement assurée par des circuits qui comprennent un ou plusieurs registres à décalage en série, comportant chacun une pluralité d'étages en cascade, chaque étage étant apte à commuter les niveaux Vgon et Vgoff en sortie sur une ligne correspondante de la matrice, selon le séquencement de la sélection des lignes (balayage vertical). On s'intéresse plus particulièrement à une structure performante de registre à décalage, à faible nombre de transistors, qui est décrite dans la demande de brevet EP 0815 562. Comme illustré en figure 1, c'est une structure comportant N étages en cascade En de rang 1 à N, ayant chacun une structure à transistors et capacité d'élévation de tension, contrôlée par deux horloges complémentaires CK1 et CK2 dont le rôle est échangé à chaque étage, le séquencement d'un étage de rang n pour générer une impulsion de sélection sur son noeud de sortie Sn comprenant une phase de précharge d'un noeud interne Pn de l'étage Eä activée par un premier signal de commande, qui est le signal au noeud de sortie Sn_1 de l'étage de rang n-1, pour n égal 2 à N et un signal de déclenchement de balayage IN pour n égal 1, et une phase de ré-initialisation du noeud interne Pn à partir d'un deuxième signal de commande, qui est le noeud de sortie Sn+1 de l'étage de rang n+1, pour n égal 1 à N-1, et un signal de fin de balayage R_Iast pour n égal N. Cette structure permet un faible rapport cyclique des transistors, et de limiter les niveaux de tension qui leur sont appliqués. En particulier, lorsqu'un étage n'est pas actif, ses transistors ont leur tension grille-source voisine de zéro. Ces conditions de commande des transistors permettent d'améliorer leur durée de vie. Plus précisément, cette structure est basée sur l'utilisation dans chaque étage d'un transistor de sortie apte à conduire un courant suffisant pour charger la ligne capacitive en sortie, associé à une capacité d'élévation, appelée encore capacité de "bootstrap", connectée entre sa grille et sa source. Le drain du transistor de sortie reçoit un signal d'horloge ; sa source forme le noeud de sortie sur une ligne de la matrice active ; sa grille est commandée par le biais d'un transistor de précharge, qui amène la grille à un potentiel de précharge permettant de commander l'état passant du transistor de sortie à l'entrée dans la phase de sélection de ligne. Dans la phase de sélection, la grille du transistor de sortie suit alors le potentiel de sa source via la capacité d'élévation, ce qui maintient le transistor à l'état passant pendant toute la phase de sélection de ligne. Le potentiel de précharge de grille est déterminé pour que le transistor de sortie conduise un courant de sortie de niveau suffisant pour transférer une impulsion du signal d'horloge appliqué sur son drain, vers sa source qui forme le noeud de sortie. La grille du transistor de sortie est aussi commandée par un transistor de décharge activé après la phase de sélection de ligne, pour amener la grille du transistor de sortie à un niveau de tension permettant son blocage. Si cette structure est particulièrement intéressante, on a pu observer un phénomène de sélection multiple de lignes, dû à la présence d'impulsions parasites, sous des conditions particulières de fonctionnement, en particulier, avec une augmentation de la température de fonctionnement du registre. Plus particulièrement, on peut ainsi observer l'adressage de deux lignes simultanément, qui apparaît de manière aléatoire, voire une remontée de l'image, due à des impulsions parasites présentes sur quasiment toutes les lignes de sélection. Détaillons le fonctionnement d'un tel registre, avant d'expliquer ce 10 phénomène perturbateur d'impulsions parasites qui affectent le bon fonctionnement du registre. Les signaux d'horloge Ckl et Ck2 sont représentés sur la figure 2b. Leurs niveaux haut et bas sont les niveaux Vgon et Vgoff, correspondant respectivement à une tension de polarisation de grille pour commander l'état 15 passant et bloqué d'un transistor. Le premier étage El reçoit un signal de déclenchement de balayage ligne IN (balayage vertical), transmettant une impulsion d'horloge pour chaque nouvelle trame vidéo F à afficher. Cette impulsion du signal IN va se "propager" en sortie SI du premier étage El, puis de ligne en ligne, sur 20 les sorties S2, S3,..., Sn, ...,SN des étages El, E2, ....En, ...EN, en sorte que les lignes R(1) à R(N) sont sélectionnées l'une après l'autre, pendant une phase de sélection de ligne correspondante, At1, Ott, ...Atn,...AtN, une fois par trame F, à la cadence des signaux d'horloge.. Une structure de base d'un étage En d'un tel registre à décalage, 25 comme divulguée dans la demande européenne précitée, comprend (figure 2a) : - un transistor de sortie T3 , apte à transmettre une impulsion du signal d'horloge en sortie de l'étage. II a sa grille g3 connectée à un noeud interne Pn de l'étage ; sa source s3 forme le noeud de sortie de l'étage ; son drain 30 d3 reçoit un signal d'horloge, Ck2 dans l'exemple. Une capacité C2 est connectée entre sa grille et sa source : c'est la capacité d'élévation ou de "bootstrap". - un premier transistor de commande Ti, apte à précharger un noeud interne Pn, correspondant à la grille du transistor T3. Il est connecté au noeud interne 35 Pn par sa source, et commandé sur sa grille, par un signal de commande qui est le noeud de sortie Sn_1 de l'étage précédent, pour les étages de rang n différent de 1, et le signal de balayage IN pour le premier étage E1. Le drain du transistor T1 peut être connecté à une tension indépendante, ou comme illustré, à la grille g1 du transistor Ti. -un deuxième transistor de commande T2 apte à décharger le noeud interne Pn. Il a son drain connecté au noeud interne Pn. Sa grille est pilotée par un signal de commande, qui est fourni par le noeud de sortie de l'étage suivant, Sn+1, pour les étages de rang 1 à N-1, et par un signal spécifique R_last, pour le dernier étage EN. Sa source est polarisée à Vgoff dans l'exemple. Pour avoir un fonctionnement optimal, on prévoit en outre généralement un autre transistor T4, connecté au noeud de sortie Sn pour faciliter la décharge du noeud de sortie Sn, à la fin de la phase de sélection de la ligne. Sa grille est pilotée par le même signal que le transistor T2. Sa source est connectée à Vgoff. On prévoit aussi de préférence une capacité Cl connectée au noeud interne Pn et commandée par le signal d'horloge complémentaire du signal d'horloge appliqué sur le drain d3 du transistor de sortie, soit donc Ckl dans l'exemple. Cette capacité permet de compenser les effets de la capacité parasite grille-drain du transistor de sortie T3 pendant les commutations du signal d'horloge appliqué sur le drain d3. D'un étage au suivant, les rôles des signaux d'horloge Ckl et Ck2 sont échangés : par exemple, dans les étages En_1 et En+1, c'est le transistor T3 qui reçoit le signal Ckl et la capacité Cl qui reçoit le signal d'horloge Ck2 (non illustré). Le fonctionnement d'un tel étage En du registre va maintenant être brièvement expliqué, en relation avec la figure 2b qui est un chronogramme montrant les différents signaux en jeu. Les signaux d'horloge Ckl et Ck2 sont complémentaires, c'est-à-dire, en opposition de phase. Le niveau haut Vgon des impulsions d'horloge est défini pour que les transistors de commutation de la matrice active soient capables de charger sans perte les niveaux de tension vidéo à appliquer sur les électrodes pixel, et pour permettre la commutation à l'état passant, et suffisamment conducteur, des transistors de sortie T3 des étages du registre à décalage. On a par exemple Vgon=20 volts. Le niveau bas Vgoff des impulsions est défini pour pouvoir bloquer ces transistors de commutation. On a par exemple Vgoff=-7 volts. La phase de sélection Atn_1 de la ligne R(n-1) débute au temps tn_1 et se termine au temps tn. La phase de sélection Atn de la ligne R(n) débute au temps tn et se termine au temps tn+1, et ainsi de suite. Pendant la phase de sélection Atn_1 de la ligne R(n-1), entre tn_1 et tn, les signaux d'horloge Ckl et Ck2 sont respectivement à l'état haut Vgon et à l'état bas Vgoff. Le noeud de sortie Sn_1 est au niveau haut Vgon : le transistor Ti de l'étage En est passant et charge le noeud Pn de commande de la grille g3, à une tension V1= Vgon-VtT1, où VtT1 est la tension de seuil du transistor T1. Cette phase permet ainsi la précharge du noeud interne . Au temps tn, on entre dans la phase de sélection Atn de la ligne R(n) : l'état des signaux d'horloge Ckl et Ck2 s'inverse : Ckl passe à l'état bas Vgoff, et Ck2 passe au niveau Vgon. Le noeud de sortie Sn_1 passe à Vgoff, ce qui entraîne le blocage du transistor T1 de l'étage En. Comme le noeud interne Pn a été chargé à VI =Vgon-VtT1, le transistor T3 est passant. Ck2 étant à l'état haut Vgon, la source s3 suit, entraînant la grille g3 du transistor T3, qui est flottante, grâce à la capacité C2 : Le niveau de tension au noeud Pn (grille du transistor T3) augmente de AV. Le transistor T3 est alors largement conducteur pendant toute la durée du temps ligne Atn et le noeud de sortie Sn suit parfaitement le signal d'horloge Ck2, jusqu'à sa descente au temps tn+1. A ce moment, le noeud de sortie Sn+1 de la ligne suivante monte, rendant passant les transistors T2 et T4 de l'étage En : le noeud interne Pn et le noeud de sortie Sn sont chacun tiré à Vgoff. La capacité C2 est déchargée. La ligne R(n) est désélectionnée. Lorsque Ckl remonte à Vgon et Ck2 redescend à Vgoff, la 25 séquence se répète pour l'étage suivant En+1, en remplaçant n-1 par n, n par n+1, Ckl par Ck2 et vice versa. La séquence de balayage des lignes de la matrice débute par l'activation du signal de déclenchement de balayage IN, qui assure la précharge du noeud interne P1 du premier étage. Le signal R_Iast permet de 30 décharger le noeud interne PN et le noeud de sortie SN du dernier étage, marquant la fin de la phase de sélection de la ligne associée R(N) et la fin de la trame vidéo. Le balayage ligne recommence à la première ligne, pour la trame vidéo suivante. La figure 3 est une représentation plus précise des signaux du 35 registre à décalage, pour les étages En et En+1. Elle met en évidence la présence d'une impulsion parasite p sur la sortie de chaque étage, dans l'exemple sur Sn et Sn+1. Ceci peut s'expliquer comme suit : On a vu que l'impulsion Iä générée sur le noeud de sortie Sn de l'étage En vient charger le noeud interne P~+1 de l'étage suivant Eä+1 : le transistor T3 de cet étage devient passant. C'est pour cela que l'on retrouve sur le noeud de sortie Sn+1, une trace p du signal d'horloge qui pilote le drain du transistor T3 de l'étage En, Ckl dans l'exemple, qui correspond à la fin f du front descendant de l'impulsion d'horloge correspondante. La hauteur et la durée de cette trace p peut être maîtrisée par la vitesse de commutation du niveau haut Vgon au niveau bas Vgoff des impulsions d'horloge, ou par par une conception électrique et une 'implantation (layout) des composants adaptées. Cependant, on observe que ce phénomène est sensible à une élévation de la température ambiante. On sait en effet que la mobilité p des transistors et leurs tensions de seuil Vt varient avec la température, en sorte que les transistors vont être plus fortement passants à température plus élevée, et commuter à l'état "on" pour une tension de grille plus faible. Dans un exemple pratique, on peut observer les variations suivantes pour un transistor en technologie silicium amorphe : � (cm2/V.$) Vt (V) T=20°C 0.5 0.9 T=80°C 2 1 Pour ces raisons, lors d'une élévation de la température de fonctionnement du registre, l'amplitude de ces traces p est amplifiée, formant de réelles impulsions parasites capables de provoquer des sélections de plusieurs lignes de sélection de la matrice active, par un phénomène de propagation que nous expliquerons plus loin. Or, lorsque plusieurs lignes sont sélectionnées en même temps, le signal vidéo qui ne devrait être "écrit" que sur une ligne, l'est sur toutes ces lignes en même temps. On observe alors une image incohérente sur l'écran d'affichage. On peut aussi avoir des impulsions de sélection de ligne qui sont déphasées, provoquant un décalage de l'image, ou déclenchant une ré- initialisation parasite des noeuds internes, en conflit avec leur précharge, selon leur occurrence dans le séquencement du registre. On peut même observer une remontée d'image sur l'écran d'affichage lorsque les impulsions parasites sont prononcées et affectent tous les étages Ces différents défauts de fonctionnement sont illustrés sur la 5 figure 4, qui représente les noeuds de sortie Sn_ à Sni+4 de 5 étages successifs. Sur la sortie Sn, une première impulsion parasite 1, accentuée, est observée. Elle déclenche la précharge du noeud interne Pn+, de l'étage suivant en avance de phase. Cette précharge en avance de phase est la 10 partie référencée 2 sur la figure. Elle est en phase avec l'horloge Ckl qui pilote le transistor T3 de sortie de l'étage En+, : le transistor T3 de cet étage est passant, et transmet une impulsion parasite 3 en sortie. Cette impulsion parasite 3, plus nette que l'impulsion parasite 1, se propage suivant le même mécanisme sur la sortie Sn+, de l'étage suivant 15 En., : déclenchement d'une précharge en avance de phase 4 sur le noeud interne Pn+2, en phase avec l'horloge Ck2 qui pilote le transistor T3 de l'étage En+2 ; c'est ainsi qu'une impulsion parasite 5 est transmise sur le noeud de sortie Sn+2, plus stable que les impulsions parasites précédentes 1 et 3. Cette propagation d'impulsions parasites sur les noeuds de sortie 20 entraîne des conflits à l'intérieur des étages, entre la charge par le transistor Ti, qui est commandée par le noeud de sortie de l'étage précédent, et la réinitialisation, par le transistor T2, qui est commandée par le noeud de sortie de l'étage suivant. C'est ainsi que par exemple sur la figure 4, une impulsion parasite 6 générée sur le noeud de sortie Sn+3 active une ré-initialisation 25 parasite du noeud Pn+2 qui vient en conflit avec l'impulsion de sélection ln+, sur le noeud de sortie Sn+1 : la précharge 7 du noeud Pn+2 en est affectée, avec un niveau haut qui n'est pas bien maintenu et tend à s'écrouler : l'impulsion In+2 générée sur le noeud de sortie Sn+2, ne sera pas propre. Au bout de quatre étages, des impulsions parasites tout à fait 30 nettes sont observées sur la sortie Sn+4 de l'étage E4 : la première, 8, est une impulsion parasite qui provoque une réinitialisation parasite du noeud interne Pn+3 de l'étage précédent En+3. La deuxième, 9, est une impulsion parasite de sélection, qui arrive en retard de phase. Mais il n'y a pas d'impulsion à l'emplacement attendu 10, du fait des effets combinés des réinitialisations 35 parasites précédentes. On observe ainsi un décalage sur l'image affichée. Ce problème des impulsions parasites apparaissant avec les augmentations de température de fonctionnement, sont très gênantes. On peut y pallier en faisant vieillir prématurément le circuit, par des techniques de stress électriques bien connues : étuve à chaud et commutation intense des transistors pour obtenir un rapport de cycle bien plus élevé que le rapport de cycle standard. Ce vieillissement prématuré a pour effet d'augmenter les tensions de seuil : les transistors deviennent ainsi moins sensibles aux impulsions parasites, ce qui empêche le phénomène de propagation et d'amplification décrit précédemment en relation avec la figure 4 de se déclencher. Mais cette solution n'est pas pérenne : au bout d'un certain temps, les transistors "récupèrent" : leur tension de seuil redevient plus faible. En outre cette solution a l'inconvénient fâcheux de réduire la durée de vie du registre à décalage. RESUME DE L'INVENTION L'invention a pour objet de résoudre ce problème technique qui affecte la fiabilité des registres à décalage. Dans l'invention, ce problème est résolu en considérant la présence de l'impulsion parasite sur le noeud de sortie, plutôt que ses effets 20 sur le noeud interne des étages. Une solution technique à ce problème est apportée dans l'invention par un transistor supplémentaire dans chaque étage connecté sur le noeud de sortie, et commandé pour contrarier les effets de l'impulsion parasite. L'effet technique produit est la ré-initialisation du noeud de sortie de 25 l'étage concerné, ce qui empêche la propagation et l'amplification des impulsions parasites. De cette façon les réinitialisations parasites et les multi-sélections de lignes de sélection sont évitées. Telle que revendiquée l'invention concerne donc un registre à décalage intégré sur le substrat de matrice active d'un écran plat, 30 comportant N étages en cascade de rang 1 à N, ayant chacun une structure à transistors et capacité d'élévation de tension, contrôlée par deux horloges complémentaires dont le rôle est échangé à chaque étage, le séquencement d'un étage de rang n pour générer une impulsion de sélection sur le noeud de sortie dudit étage comprenant une phase de précharge d'un noeud interne de 35 l'étage activée par un premier signal de commande, qui est le signal au noeud de sortie de l'étage de rang n-1, pour n égal 2 à N ou un signal de balayage pour n égal 1, et une phase de ré-initialisation dudit noeud interne à partir d'un deuxième signal de commande, qui est le noeud de sortie de l'étage de rang n+1, pour n égal 1 à N-1, et un signal de fin de balayage pour n égal N, caractérisé en ce que chaque étage comprend un transistor de ré-initialisation supplémentaire connecté au noeud de sortie dudit étage, le transistor supplémentaire de l'étage de rang 1 étant piloté par ledit signal de déclenchement de balayage, et le transistor supplémentaire des autres étages de rang n égal 2 à N étant piloté par ledit premier signal de commande du dit étage, ou par le premier signal de commande de l'étage de rang n-1. L'invention s'applique à un écran plat à matrice active. Elle permet en particulier l'intégration sur un même substrat, et avec la même technologie de transistors, de la matrice et du circuit de commande des lignes de sélection. D'autres avantages et caractéristiques de l'invention sont détaillés dans la description suivante en référence aux dessins illustrés d'un mode de réalisation de l'invention, donné à titre d'exemple non limitatif. Dans ces dessins : -la figure 1, est un schéma général d'un registre à décalage de commande de lignes d'une matrice active; - la figure 2a détaille une structure d'un étage d'un registre à décalage selon l'état de l'art, auquel peut s'appliquer l'invention ; -la figure 2b est un chronogramme des signaux illustrant le fonctionnement d'un tel registre ; - la figure 3 est un chronogramme mettant en évidence la présence d'impulsions parasites provoquées en phases de précharge par la fin de front descendant des impulsions d'horloge; -la figure 4 montre le phénomène de propagation et amplification de ces impulsions parasites; -la figure 5 illustre un premier mode de réalisation de l'invention; et - la figure 6 illustre schématiquement un substrat de matrice active à circuits 35 de commande intégrés. DESCRIPTION DETAILLEE L'invention s'applique de manière générale aux registres à décalage réalisés avec des transistors à effet de champ de même polarité, et notamment des transistors en couches minces TFT, par exemple à silicium amorphe, particulièrement avantageux pour la commande des lignes de sélection de matrice active d'un écran plat. Comme illustré sur la figure 5, un transistor de ré-initialisation est connecté sur le noeud de sortie d'un étage, et piloté pour contrer les effets des impulsions parasites générées en sortie en avance de phase de précharge par les fins de front descendant des horloges. Plus précisément, ce transistor de ré-initialisation T5 est piloté comme le transistor Ti de précharge de l'étage, par le noeud de sortie Sn_1 de l'étage précédent pour les étages de rang n différent de 1, et par le signal de déclenchement de balayage IN pour le premier étage El. Ainsi, il atténue, voire supprime l'impulsion parasite transmise en sortie du fait de la fin de front descendant d'impulsion d'horloge. En pratique, le transistor T5 a son drain d5 connecté au noeud de sortie Sn de l'étage et sa source connectée à Vgoff. L'invention permet d'améliorer les performances, en particulier la fiabilité, des registres à décalage, et en particulier sa tenue en température. Elle s'applique avantageusement aux écrans plats, notamment les écrans plats à cristal liquide ou OLEDs, du type à rnatrice active. Elle est particulièrement intéressante lorsque les circuits de commande de lignes (et de colonnes) sont réalisés sur le même substrat que la matrice active, comme illustré schématiquement sur la figure 6 : sur un même substrat S de l'écran, sont réalisés la matrice active MA, c'est à dire les électrodes pixels et leurs dispositifs de commutation associés, et un circuit de commande des lignes DX, réalisé suivant l'invention. REVENDICATIONS1. Registre à décalage intégré sur le substrat de matrice active d'un écran plat, comportant N étages en cascade (En) de rang 1 à N, ayant chacun une structure à transistors et capacité d'élévation de tension (C2), contrôlée par deux horloges complémentaires (CK1 et CK2) dont le rôle est échangé à chaque étage, le séquencement d'un étage de rang n pour générer une impulsion de sélection sur le noeud de sortie (Sn) dudit étage comprenant une phase de précharge d'un noeud interne (Pn) de l'étage (En) activée par un premier signal de commande, qui est le signal au noeud de sortie (Sn_1) de l'étage de rang n-1, pour n égal 2 à N ou un signal de déclenchement de balayage (IN) pour n égal 1, et une phase de ré-initialisation dudit noeud interne à partir d'un deuxième signal de commande, qui est le noeud de sortie (Sn+1) de l'étage de rang n+1, pour n égal 1 à N-1, et un signal de fin de balayage (R_last) pour n égal N, caractérisé en ce que chaque étage (En) comprend un transistor de ré- initialisation supplémentaire (T5) connecté au noeud de sortie (Sn) dudit étage, le transistor supplémentaire de l'étage de rang 1 étant piloté par ledit signal de balayage (IN), et le transistor supplémentaire des autres étages de rang n égal 2 à N étant piloté par ledit premier signal de commande du dit étage (En), ou par le premier signal de commande de l'étage de rang n-1 (En-1 ). 2. Ecran plat à matrice active, comprenant un registre à décalage selon la revendication 1, pour piloter les lignes de sélection de la matrice, le noeud de sortie de chaque étage étant connecté à une ligne de sélection de la matrice. 3. Ecran plat à matrice active selon la revendication 2, dans lequel les transistors dudit registre et les transistors de ladite matrice active sont réalisés dans la même technologie sur un même substrat.