FR 2939579 A1 20100611 FR 0705194 A 20070718 CIRCUIT DE CONVERSION DE FREQUENCE La présente demande revendique l'avantage de la demande de brevet coréen 10-2006-0 067 852 déposée à l'office coréen de la propriété intellectuelle le 20 juillet 2006, dont la description est incorporée ici à titre de référence. La présente invention concerne un circuit de conversion de fréquence qui peut obtenir une tension de sortie constante quel que soit le changement de temperature ou le processus, peut améliorer un gain de linéarité et de conversion, et peut garantir une caractéristique de faible bruit. Les circuits de conversion de fréquence servent à amener des informations avec une fréquence arbitraire à transiter vers une autre bande de fréquence et sont largement utilisés dans différents équipements de communication, par exemple, un système d' émission/réception pour la communication et similaire. Le circuit de conversion de fréquence peut être divisé en un circuit de conversion de fréquence actif et un circuit de conversion de fréquence passif, en fonction d'une topologie. Le circuit de conversion de fréquence actif a un gain et est subdivisé en un circuit de conversion de fréquence à équilibre simple et en un circuit de conversion de fréquence à double équilibre, en fonction d'un procédé de mise en ouvre. La figure 1A est un schéma du circuit de conversion de fréquence à équilibre simple, et la figure 1B est un schéma du circuit de conversion de fréquence à double équilibre. 2 Comme l'illustre la figure lA, le circuit de conversion de fréquence à équilibre simple comprend un transistor d'entrée Ml et deux transistors de commutation M2 et M3. Une électrode de grille du transistor d'entrée Ml, servant d'électrode d'entrée de commande, reçoit une fréquence prédéterminée d'un signal radiofréquence RF. Dans ce cas, le signal RF appliquée à l'électrode grille du transistor d'entrée Ml est une source de signal substantielle. Le circuit de conversion de fréquence à équilibre simple amène la source de signal à transiter vers une autre bande de fréquence (par exemple, un signal de fréquence intermédiaire, appelé ci-après � signal IF �). Le drain du transistor d'entrée Ml est relié en parallèle aux sources des transistors de commutation M2 et M3, et les grilles des transistors de commutation M2 et M3 reçoivent un signal sinusoïdal (appelé ci-après � signal LO �) d'un oscillateur local. Dans ce cas, lorsque l'un quelconque des transistors de commutation M2 et M3 reçoit un signal LO LO+, l'autre reçoit un signal LO LO-. Par conséquent, les transistors de commutation M2 et M3 sont configurés pour être entraînés de façon inverse. Le transistor d'entrée Ml fournit un courant correspondant à une tension du signal RF appliqué à la grille de celui-ci, mais les transistors de commutation M2 et M3 sont activés/désactivés par le signal L0. Par conséquent, un signal IF qui a transité par la fréquence du signal LO est envoyé à des étages de sortie IF+ et IF-. A ce moment, comme le signal IF est sélectionné de façon 3 différentielle, le signal RF peut être éliminé, mais le signal LO n'est pas éliminé. Le circuit de conversion de fréquence à équilibre double a été mis en œuvre pour résoudre de tels problèmes Comme l'illustre la figure 1B, le circuit de conversion de fréquence à équilibre double comprend une source de courant constant Iss reliée à deux transistors d'entrée Ml et M2 formant une paire différentielle. Les grilles des transistors d'entrée M1 et M2 reçoivent des fréquences prédéterminées de signaux RF RF+ et RF-, et les transistors d'entrée M1 et M2 sont reliés à un circuit de commutation 10. Comme l'illustre la figure 1B, le circuit de commutation 10 comprend une pluralité de transistors de commutation M3 à M6. Les transistors M3 et M4 forment une paire, et les transistors M5 et M6 forment une paire. Les grilles des transistors M3 et M6 reçoivent un signal LO LO+, et les grilles des transistors M4 et M5 reçoivent un signal LO LO-. Les sources des transistors M3 et M4 sont reliées au drain du transistor d'entrée M1, et les sources des transistors M5 et M6 sont reliées au drain du transistor d'entrée M2. Les drains des transistors de commutation M3 et M6 sont connectés à une alimentation VDD par l'intermédiaire de résistances RL, et les drains des transistors de commutation M4 et M5 sont reliés aux drains des transistors de commutation M6 et M3 formant une autre paire,, respectivement. Le circuit de conversion de fréquence à équilibre double configuré d'une telle manière est entraîné conformément au même principe de fonctionnement que le circuit de conversion de fréquence à équilibre simple de la figure 1A. Cependant, des courants fournis aux étages de sortie IF+ et IF-, respectivement, ont une différence de phase de 180 degrés. Par conséquent, comme les courants s'additionnent, les fréquences des signaux LO LO+ et LO- et des signaux RF RF+ et RF- au niveau des étages de sortie IF+ et IF- sont compensés et éliminés. L'opération décrite ci-dessus du circuit de conversion de fréquence est basée sur la triangulation de l'équation 1, et le signal RF et le signal LO appliqués au circuit de conversion de fréquence et le signal IF sorti par le circuit de conversion de fréquence peuvent être exprimés par les équations 2 à 4. [Equation 1] (Acoscolt)(Bcosw2t) = ZB [cos (w, +ro2)t+cos(co, ùa2 )t] 15 [Equation 2] [Equation 3] RF(t) = VRFCOS (WRFt) 2 LO(t)=2+ Csin(w,,,t)+3sin(3w,ot)+...~ùZ+ Isin(o 0t)+-sin(3w,ot)+... 20 [Equation 4] IF(t)=AVR,,. cos(ORFt) 4 sin(rvLot) + 3 sin(3co,ot) + 5 sin(5cotot) +... 2AVRF ù [sin(WRF + coLO )t ù s1n(coRF ù coL° )t] 7r 25 Ici, A représente un gain du circuit de conversion de fréquence, VRF représente l'amplitude d'un signal RF, 6)RF représente la fréquence d'un signal RF, et ~LO représente la fréquence d'un signal L0. Cependant, lorsque le circuit de conversion de fréquence est réellement mis en œuvre, une onde sinusoïdale est utilisée dans un signal Lo, à la place d'une onde carrée. Cela est dû au fait que, lorsqu'une onde carrée est utilisée, du bruit se produit en raison d'une opération de commutation rapide. Par conséquent, une onde sinusoïdale ayant une forme similaire est utilisée à une fréquence élevée. La figure 2 est un schéma illustrant la structure d'un récepteur utilisant un schéma de récepteur de conversion direct (DCR). La figure 3 est un schéma illustrant simplement une partie liée à un circuit de conversion de fréquence dans la structure de la figure 2. Comme l'illustre la figure 3, un signal de fréquence intermédiaire est omis dans un tel schéma DCR par rapport à un récepteur hétérodyne. Par conséquent, la structure du récepteur est simplifiée, comme l'illustre la figure 2. En conséquence, un système sur puce peut être réalisé, et le coût est réduit. Cependant, une perte de signal peut être causée par oscillation ou similaire, et une charge du circuit de conversion de fréquence devient si grande qu'un décalage de la composante continue (ou DC-offset), noté décalage CC par la suite, peut se produire. C'est-à-dire, un signal dont la fréquence est convertie par le circuit de conversion de fréquence (mélangeur abaisseur) illustré sur la figure 2 a une fréquence centrale de 0 Hz. A ce moment, un décalage CC se trouve au centre du signal, amenant le signal à se déformer. 6 En outre, étant donné que l'amplitude du décalage CC est beaucoup plus importante que celle d'un signal souhaité, le décalage CC peut saturer la structure positionnée près du circuit de conversion de fréquence, c'est-à-dire une structure pour traiter un signal de bande de base. En conséquence, le signal de bande de base est influencé de façon significative. Pour éliminer le décalage CC qui cause un tel problème, un circuit de conversion de fréquence utilisant un circuit de retour à mode commun a été utilisé dans l'art connexe. Cela est dû au fait que, étant donné que la plupart des sorties d'un circuit de conversion de fréquence utilisé dans le schéma DCR sont des signaux à fréquence faible, un condensateur de couplage bloquant une composante continue provenant d'un signal RF ne peut pas être utilisé. Par conséquent, le circuit de retour à mode commun pour retourner une tension continue a été utilisé dans l'art connexe. Les figures 4A à 4B illustrent un circuit de retour à mode commun. La figure 4A est un schéma illustrant une structure conceptuelle d'un circuit de retour à mode commun général, la figure 4B est un schéma de circuit du circuit de retour à mode commun et la figure 4C est un schéma utilisant une forme d'onde de sortie du circuit de retour à mode commun. Comme l'illustre la figure 4A, le concept de base du circuit de retour à mode commun général est là où une tension de mode commun VCM d'un signal qui est sorti avec une fréquence convertie est détectée puis comparée à une tension de référence prédéfinie, la tension de sortie VCM est ajustée pou: être égalisée à la tension de référence, et la tension ajustée est retournée. 7 Comme l'illustre la figure 4C, on peut trouver que la forme d'onde d'une tension de sortie provenant du circuit de retour à mode commun est maintenue de façon constante quel que soit le changement de température ou le processus. La figure 5 est un schéma d'un circuit de conversion de fréquence conventionnel. Comme l'illustre la figure 5, le circuit de conversion de fréquence conventionnel comprend un étage d'entrée 51, un étage de conversion de fréquence 52, un circuit de retour à mode commun 53 et un étage de charge 54. L'étage d'entrée 51 composé de transistors Ml et M2 génère des courants correspondant à des signaux RF de type tension RF+ et RF- qui sont appliqués aux grilles des transistors MI et M2. L'étage de conversion de fréquence 52 comprend une pluralité de transistors de commutation M3 à M6 et des résistances RL. L'étage de conversion de fréquence 52 reçoit des signaux LO LO+ et LO-, amène les signaux RF de sortie RF+ et RF- à transiter par les fréquences des signaux LO LO+ et LO- de manière à sortir des signaux IF IF+ et IF-, et détecte des tensions de sortie des signaux IF IF+ et IF-. Le circuit de retour à mode commun 53 compare une tension de sortie VCM envoyée par l'étage de conversion de fréquence 52 à une tension de référence prédéfinie Vref de manière à ajuster la tension de sortie VCM de sorte que la tension de sortie VCM soit égalisée à la tension de référence Vref. Ensuite, le circuit de retour à mode commun 53 achemine directement la tension de sortie VCM ajustée de retour vers l'étage de charge 54. 8 L'étage de charge 54 est mis en oeuvre par des transistors PMOS P1 à P4 et envoie un courant I vers l'étage de conversion de fréquence 52 par l'intermédiaire des transistors PMOS Pl à P4. Etant donné que l'étage de charge 54 est mis en oeuvre par les transistors PMOS Pl à P4 en tant qu'éléments actifs, une tension de polarisation doit être ajustée de façon constante de sorte que les éléments actifs fonctionnent dans une région de fonctionnement. La tension de polarisation est ajustée par le retour de tension VCM qui est réacheminé directement depuis le circuit de retour à mode commun 53. Cependant, comme l'étage de charge du circuit de conversion de fréquence conventionnel est mis en oeuvre par les transistors PMOS en tant qu'éléments actifs, une caractéristique de faible bruit est considérablement dégradée, à cause d'un bruit d'oscillation qui augmente rapidement dans les éléments actifs. Un avantage de la présente invention est qu'elle propose un circuit de conversion de fréquence dans lequel un étage de charge est mis en oeuvre en utilisant des résistances, qui ne sont pas des éléments actifs mais des éléments passifs, de sorte qu'un bruit d'oscillation puisse être considérablement réduit pour améliorer une caractéristique de faible bruit. Un autre avantage de l'invention est qu'elle propose un circuit de conversion de fréquence qui peut obtenir une tension de sortie constante quel que soit le changement de température ou le processus. Un autre avantage de l'invention est qu'elle propose un circuit de conversion de fréquence qui utilise un transistor de purge de manière à améliorer un gain de 9 linéarité et de conversion, et peut fonctionner à une tension faible. Des aspects et avantages supplémentaires du présent concept inventif général seront exposés en partie dans la description qui suit et, en partie, seront évidents d'après la description, ou peuvent être appris par la mise en pratique du concept inventif général. Selon un aspect de l'invention, un circuit de conversion de fréquence comprend un étage d'entrée composé d'un ou de plusieurs transistors, l'étage d'entrée générant un courant correspondant à un signal RF de type tension qui est mis à la grille du transistor ; une étage de conversion de fréquence recevant un signal LO, amenant le signal RF de sortie à transiter par la fréquence du signal LO de manière à sortir un signal IF, et détectant une tension de sortie du signal IF ; un transistor de purge relié à l'étage d'entrée, envoyant un courant correspondant à une tension continue CC, appliquée à l'étage grille-source de celui-ci, en tant que courant de purge au transistor de l'étage d'entrée, et à la manière d'un courant alternatif CA, fonctionnant de façon complémentaire avec l'étage d'entrée pour commander un courant s'écoulant dans l'étage de conversion de fréquence ; un circuit de retour à mode commun comparant une tension de sortie fournie par l'étage de conversion de fréquence à une tension de référence prédéfinie, ajustant la tension de sortie de sorte que la tension de sortie soit égalisée à la tension de référence, et acheminant directement la tension de sortie ajustée vers le transistor de purge ; et un étage de charge composé de trois résistances et répartissant 10 une tension d'alimentation à appliquer à l'étage de conversion de fréquence. L'étage de conversion de fréquence comprend une pluralité de transistors amenant le signal RF de sortie sous la forme de courant à transiter par la fréquence du signal LO puis générant un signal IF ; et une résistance détectant une tension de sortie du signal IF par l'intermédiaire du signal IF généré sous la forme de courant puis envoyant la tension de sortie détectée au circuit de retour à mode commun. Dans l'étage d'entrée, la grille du transistor reçoit un signal RF, la source de celui-ci est mise à la terre, et le drain de celui-ci est relié aux sources des transistors de l'étage de conversion de fréquence. La grille du transistor de purge reçoit un signal RF et une tension continue renvoyés par le circuit de retour à mode commun, la source de celui-ci reçoit une tension d'alimentation, et le drain de celui-ci est relié au drain du transistor de l'étage d'entrée et aux sources des transistors de l'étage de conversion de fréquence. Le transistor de purge reçoit, par l'intermédiaire de la grille de celui-ci, le signal RF appliqué au transistor de l'étage d'entrée de manière à envoyer un courant de drain correspondant à un changement de tension du signal RF, et simultanément, envoie un courant de purge au transistor de l'étage d'entrée, le courant de purge correspondant à une tension appliquée à la grille et à la source de celui-ci. Le transistor de purge comprend un condensateur de 30 dérivation qui applique seulement un signal en courant alternatif et haute fréquence. 11 Le circuit de retour à mode commun comprend un premier transistor recevant la tension de sortie fournie ; un deuxième transistor recevant la tension de référence ; une paire de miroirs de courant égalisant les courants s'écoulant dans les premier et deuxième transistors de sorte que la tension de sortie fournie soit ajustée pour être égale à la tension de référence, et acheminant la tension de sortie ajustée de retour vers le transistor de purge ; et un troisième transistor polarisant les premier et deuxième transistors. Ces aspects et avantages, et/ou d'autres, du présent concept inventif général deviendront évidents et seront plus facilement appréciés grâce à la description suivante des modes de réalisation, prise en liaison avec les dessins annexés sur lesquels : la figure 1A est un schéma d'un circuit de conversion de fréquence à équilibre simple ; la figure 1B est un schéma d'un circuit de conversion de fréquence à équilibre double ; la figure 2 est un schéma illustrant la structure d'un récepteur utilisant un schéma de récepteur de conversion direct (DCR) ; la figure 3 est un schéma illustrant une partie liée à un circuit de conversion de fréquence dans la structure 25 de la figure 2 ;• la figure 4A est un schéma illustrant une structure conceptuelle d'un circuit de retour à mode commun général ; la figure 4B est un schéma du circuit de retour à 30 mode commun ; la figure 4C est un schéma illustrant une forme d'onde de sortie du circuit de retour à mode commun ; 12 la figure 5 est un schéma d'un circuit de conversion de fréquence conventionnel ; et la figure 6 est un schéma d'un circuit de conversion de fréquence selon un mode de réalisation de l'invention. Référence est maintenant faite en détail aux modes de réalisation du présent concept inventif général, dont des exemples sont illustrés sur les dessins annexés, sur lesquels des références numériques identiques se rapportent à des éléments identiques tout du long. Les modes de réalisation sont décrits ci-dessous afin d'expliquer le présent concept inventif général en se référant aux figures. Ci-après, un mode de réalisation préféré de la présente invention sera décrit en détail en référence aux 15 dessins annexés. La figure 6 est un schéma d'un circuit de conversion de fréquence selon un mode de réalisation de l'invention. Comme l'illustre la figure 6, le circuit de conversion de fréquence comprend un étage d'entrée 61, un étage de 20 conversion de fréquence 62, un transistor de purge 63 et un circuit de retour à mode commun 64 et un étage de charge 65. Comme l'illustre la figure 6, le circuit de conversion de fréquence utilise une pluralité de 25 transistors. Chacun des transistors comprend une grille, une source et un drain. L'amplitude et la direction d'un courant s'écoulant depuis le drain vers la source ou depuis la source vers le drain sont déterminées par l'amplitude et la polarité d'une tension appliquée entre 30 la grille et la source. Quant aux transistors, sont prévus, par exemple, un transistor à jonction bipolaire (BJT), un transistor à 13 effet de champ à jonction (JFET), un transistor semi-conducteur métal oxyde (transistor MOS), un transistor à effet de champ semi-conducteur métallique (MESFET) et similaires. Les descriptions suivantes se focaliseront sur le transistor de type MOS. Cependant, l'invention peut s'appliquer à tous les transistors ayant la caractéristique décrite ci-dessus ainsi qu'au transistor MOS. Par conséquent, bien que les descriptions de l'invention soient focalisées sur le transistor MOS, la portée de l'invention ne se limite pas au transistor MOS. En outre, les descriptions suivantes se focaliseront sur un circuit de conversion de fréquence à équilibre double. Etant donné qu'un circuit de conversion de fréquence à équilibre simple est facilement apprécié par l'homme du métier, les descriptions spécifiques du circuit de conversion de fréquence à équilibre simple seront omises dans ce descriptif. L'étage d'entrée 61 comprend deux transistors d'entrée M1 et M2 formant une paire différentielle et des courants de sortie correspondant à des signaux RF de type tension RF+ et RF- qui sont appliqués aux grilles des transistors Ml et M2. A ce moment, la grille du transistor M1 reçoit un 25 signal RF RF+, et la grille du transistor M2 reçoit un signal RF RF-. En outre, les sources des transistors M1 et M2 sont mises à la terre, et le drain du transistor M1 est relié aux sources de transistors M3 et M4 de l'étage de 30 conversion de fréquence, les transistors M3 et M4 formant une paire. L'étage de conversion de fréquence 62 reçoit des signaux LO LO+ et LO- par l'intermédiaire des transistors M3 à M6 et amène les signaux de sortie RF RF+ et RF- à transiter par les fréquences des signaux LO LO+ et LO- de manière à sortir des signaux IF IF+ et IF-. L'étage de conversion de fréquence 62 détecte des tensions de sortie VCM des signaux IF IF+ et IF- par l'intermédiaire de résistances RL puis envoie les tensions de sortie détectées VCM au circuit de retour à mode commun 64. Quant à la résistance RL destinée à détecter la tension de sortie, une résistance à valeur élevée (par exemple, 10 K ohm) est utilisée de manière à ne pas avoir un effet sur l'oscillation de tension de sortie. Dans l'étage de conversion de fréquence 62, les transistors M3 et M4 forment une paire, et les transistors M5 et M6 forment une paire, comme l'illustre la figure 6. Les grilles des transistors M3 et M6 reçoivent un signal LO LO+, et les grilles des transistors M4 et M5 reçoivent un signal LO LO-. Les sources des transistors M3 et M4 sont reliées au drain du transistor M1 de l'étage d'entrée, et les sources des transistors M5 et M6 sont reliées au drain du transistor M2 de l'étage d'entrée. Les drains des transistors M3 et M6 sont reliés à une alimentation VDD à travers l'étage de charge 65, et les drains des transistors M4 et M5 sont reliés aux drains des transistors M6 et M3 formant une autre paire. Le transistor de purge 63 composé des premier et deuxième transistors de purge Pl et P2 est relié à l'étage d'entrée 61 de manière à envoyer un courant en tant que courant de purge au transistor de l'étage d'entrée 61, le courant correspondant à une tension 15 continue appliquée à un étage grille-source du transistor de purge 63. Simultanément, le transistor de purge 63 fonctionne de façon complémentaire avec l'étage d'entrée 61 pour commander un courant s'écoulant dans l'étage de conversion de fréquence 62. A ce moment, la grille du premier transistor de purge Pl reçoit un signal RF RF+ et une tension continue de retour VCM retournée par le circuit de retour à mode commun 64, la source de celui-ci reçoit une tension d'alimentation VDD, et le drain de celui-ci est relié au drain du transistor M1 et aux sources des transistors M3 et M4. La grille du deuxième transistor de purge P2 reçoit un signal RF RF- et une tension CC de retour VCM retournés par le circuit de retour à mode commun 64, la source de celui-ci reçoit une tension d'alimentation VDD, et le drain de celui-ci est relié au drain du transistor M2 et aux sources des transistors M5 et M6. Les grilles des premier et deuxième transistors de purge P1 et P2 reçoivent les signaux RF RF+ et RF-appliqués aux transistors Ml et M2 de l'étage d'entrée de manière à acheminer de courants de drain correspondant à des changements de tension des signaux RF RF+ et RF-. Simultanément, les premier et deuxième transistors de purge Pl et P2 envoient des courants de purge aux transistors M1 et M2 de l'étage d'entrée, les courants de purge correspondant aux tensions appliquées à la grille et à la source de ceux-ci. Par conséquent, une grande quantité de courant peut être envoyée aux transistors M1 et M2 de l'étage d'entrée bien que les premier et deuxième transistors de purge Pl et P2 de sorte que la linéarité du circuit de fréquence 16 de conversion puisse être améliorée. Cela est dû au fait que la linéarité du circuit de conversion de fréquence est principalement déterminée par la linéarité du transistor de l'étage d'entrée et, quand une grande quantité de courant s'écoule, la linéarité du transistor de l'étage d'entrée est améliorée. Quand une grande quantité de courant peut être envoyée aux transistors M1 et M2 de l'étage d'entrée par l'intermédiaire des premier et deuxième transistors de purge Pl et P2, il est possible de réduire une quantité de courant s'écoulant dans les transistors M3 à M6 de l'étage de conversion de fréquence. En conséquence, étant donné qu'une plus grande résistance 65 peut être utilisée dans les transistors M3 à M6, un gain de conversion plus grand peut être obtenu. En outre, quand une grande quantité de courant peut être envoyée aux transistors Ml et M2 de l'étage d'entrée par l'intermédiaire des premier et deuxième transistors de purge P1 et P2, les transistors M3 à M6 peuvent être actionnés par une tension grille-source inférieure. En conséquence, les transistors M3 et M6 peuvent effectuer une opération de commutation plus régulièrement par rapport aux amplitudes des signaux LO LO+ et LO-appliqués par ceux-ci. La résistance de purge 63 peut comprendre un condensateur de dérivation C qui applique seulement des signaux en courant alternatif et haute fréquence RF+ et RF-. Par conséquent, le transistor de purge 63 peut bloquer des signaux en courant continu et haute fréquence RF+ et RF- et peut ainsi éliminer un décalage CC. En même temps, le circuit de retour à mode commun 64 compare une tension de sortie VCM à une tension de 17 référence prédéfinie Vref, la tension de sortie VCM étant fournie par l'étage de conversion de fréquence 62. Puis, le circuit de retour à mode commun 64 ajuste la tension de sortie VCM de sorte que la tension de sortie VCM soit égalisée à la tension de référence Vref, et achemine directement la tension de sortie ajustée VCM au transistor de purge 63. Par conséquent, la tension de sortie ajustée de retour VCM est directement renvoyée au transistor de purge 63 de sorte que la caractéristique du circuit de retour à mode commun conventionnel puisse être utilisée en tant que telle. En conséquence, il est possible de garantir une tension de sortie constante VCM quel que soit le changement de température ou le processus. Le circuit de retour à mode commun 64 comprend un premier transistor M7 recevant la tension de sortie VCM fournie, un deuxième transistor M8 recevant la tension de référence Vref, des miroirs de courant P3 et P4, qui égalisent les courants s'écoulant dans les premier et deuxième transistors M7 et M8 de sorte que la tension de sortie VCM fournie soit ajustée pour être égale à la tension de référence Vref, la tension de sortie VCM ajustée étant réacheminée vers le transistor de purge 63, et un troisième transistor M9 polarisant les premier et deuxième transistors M7 et M8. L'étage de charge 65 composé de résistances répartit une tension d'alimentation VDD à appliquer à l'étage de conversion de fréquence 62. En tant que tel, comme l'étage de charge 65 est mis en oeuvre en utilisant des résistances qui ne sont pas des éléments actifs mais des éléments passifs, il est possible de garantir une caractéristique de faible bruit. 18 Selon l'invention, le circuit de conversion de fréquence utilise le transistor de purge pour améliorer le gain de linéarité et de conversion et peut être actionné à une tension faible. En outre, comme l'étage de charge est mis en oeuvre en utilisant des résistances qui ne sont pas des éléments actifs mais des éléments passifs, il est possible de réduire considérablement le bruit de vacillement de sorte qu'une caractéristique de faible bruit puisse être améliorée. De plus, étant donné que la caractéristique du circuit de retour à mode commun peut être utilisée, il est possible d'obtenir une tension de sortie constante quel que soit le changement de température ou le processus. Bien que quelques modes de réalisation du présent concept inventif général aient été illustrés et décrits, l'homme du métier se rendra compte que des variations peuvent être effectuées dans ces modes de réalisation sans s'éloigner des principes et de l'esprit du concept inventif général, dont la portée est définie dans les revendications annexées et leurs équivalents. REVENDICATIONS1. Circuit de conversion de fréquence comprenant : - un étage d'entrée (51, 61) composé d'un ou de plusieurs transistors, l'étage d'entrée émettant en sortie un courant correspondant à un signal radiofréquence RF de type tension qui est appliqué à une grille d'un transistor ; - un étage de conversion de fréquence (52, 62) recevant un signal sinusoïdal LO, amenant le signal radiofréquence RF de sortie à transiter par la fréquence du signal sinusoïdal LO ce manière à sortir un signal de fréquence intermédiaire IF, et détectant une tension de sortie du signal de fréquence intermédiaire IF ; - un transistor de purge (63) relié à l'étage d'entrée (51, 61), envoyant un courant correspondant à une tension ï5 continue CC, appliquée à l'étage grille-source de celui-ci, en tant que courant de purge au transistor de l'étage d'entrée (51, 61), et à la manière d'un courant alternatif CA, fonctionnant de manière complémentaire avec l'étage d'entrée (51, 61) pour commander un courant 20 s'écoulant dans l'étage de conversion de fréquence (52, 62) ; - un circuit de retour à mode commun (53, 64) comparant une tension de sortie fournie par l'étage de conversion de fréquence (52, 62) à une tension de référence 25 prédéfinie, ajustant la tension de sortie de sorte que la tension de sortie soit égalisée à la tension de référence, et acheminant directement la tension de sortie ajustée vers le transistor de purge (63) ; et 20 - un étage de charge (54, 65) composé de résistances et répartissant une tension d'alimentation à appliquer à l'étage de conversion de fréquence (52, 62). 2. Circuit de conversion de fréquence selon la revendication 1, dans lequel l'étage de conversion de fréquence (52, 62) comprend : une pluralité de transistors amenant le signal radiofréquence RF, généré sous la forme de courant, à transiter par la fréquence du signal sinusoïdal LO et générant un signal de fréquence intermédiaire IF ; et une résistance détectant une tension de sortie du signal de fréquence intermédiaire IF par l'intermédiaire du signal de fréquence intermédiaire IF généré sous la forme de courant puis fournissant la tension de sortie détectée au circuit de retour à mode commun (53, 64). 3. Circuit de conversion de fréquence selon la revendication 2, dans lequel, dans l'étage d'entrée (51, 61), la grille du transistor reçoit un signal radiofréquence RF, dont la source est mise à la terre, et dont le drain est relié aux sources des transistors de l'étage de conversion de fréquence (52, 62). 4. Circuit de conversion de fréquence selon la revendication 3, dans lequel la grille du transistor de purge (63) reçoit un signal radiofréquence RF et une tension continue CC retournés au circuit de retour à mode commun (53, 64), dont la source reçoit une tension d'alimentation, et dont 21 le drain est relié au drain du transistor de l'étage d'entrée (51, 61) et aux sources des transistors de l'étage de conversion de fréquence (52,62). 5. Circuit de conversion de fréquence selon la revendication 4, dans lequel le transistor de purge (63) reçoit, par l'intermédiaire de sa grille, le signal radiofréquence RF appliqué au transistor de l'étage d'entrée (51, 61) de manière à envoyer un courant de drain correspondant à un changement de tension du signal radiofréquence RF, et simultanément, envoie un courant de purge au transistor de l'étage d'entrée (51, 61), le courant de purge correspondant à une tension appliquée à la grille et à la source de celui-ci. 6. Circuit de conversion de fréquence selon la revendication 5, dans lequel la résistance de purge comprend un 20 condensateur de dérivation qui applique seulement un signal en courant alternatif et haute fréquence. 7. Circuit de conversion de fréquence selon la revendication 1, 25 dans lequel le circuit de retour à mode commun (53, 64) comprend . un premier transistor recevant la tension de sortie fournie ; un deuxième transistor recevant la tension de 30 référence ; - une paire de miroirs de courant égalisant les courants s'écoulant dans les premier et deuxième transistors desorte que la tension de sortie fournie soit ajustée pour être égale à la tension de référence, et réacheminant la tension de sortie ajustée vers le transistor de purge (63) ; et - un troisième transistor polarisant les premier et deuxième transistors.