FR 2926673 A1 20090724 FR 0850350 A 20080121 B8284 - 07-RO-019 1 PROCÉDÉ DE FABRICATION D'UNE CELLULE MÉMOIRE EEPROM Domaine de l'invention La présente invention concerne les procédés de fabrication de cellules d'une mémoire non volatile effaçable et programmable électriquement ou cellules mémoire EEPROM et les cellules mémoire obtenues par de tels procédés. Exposé de l'art antérieur Une cellule mémoire EEPROM comprend généralement un élément de sélection et un élément de mémorisation. A titre d'exemple, l'élément de sélection correspond à un transistor MOS et l'élément de mémorisation correspond à un transistor MOS à double grille comportant une grille flottante recouverte d'une grille de commande. L'isolant de la grille flottante comprend une portion amincie au niveau du drain du transistor à double grille qui forme une fenêtre tunnel (Tunnel Window). Le fonctionnement d'une telle cellule mémoire est le suivant. Une opération d'effacement de la cellule mémoire est réalisée en rendant passant le transistor de sélection, en mettant à 0 volt le drain et la source du transistor à double grille, et en mettant la grille de commande du transistor à double grille à un potentiel donné. Ceci entraîne le passage de charges du drain vers la grille flottante du transistor à double grille par la fenêtre tunnel et l'accumulation de charges dans B8284 - 07-RO-019 2 la grille flottante. Une opération d'écriture dans la cellule mémoire est réalisée en rendant passant le transistor de sélection, en appliquant une tension d'écriture entre le drain et la source du transistor à double grille et en maintenant la grille de commande du transistor à double grille à 0 volt. Ceci entraîne l'évacuation des charges stockées dans la grille flot-tante par la fenêtre tunnel. Une opération de lecture est réalisée en rendant passant le transistor de sélection, en appliquant une tension de lecture, inférieure à la tension d'écriture, entre le drain et la source du transistor à double grille, et en mettant la grille de commande du transistor à double grille à un potentiel donné. L'intensité du courant traversant le transistor à double grille est représentative de la présence ou de l'absence de charges dans la grille flottante. Les procédés de fabrication classiques d'une telle cellule mémoire comprennent généralement plusieurs étapes de photolithogravure nécessitant l'utilisation de masques. A titre d'exemple, un premier masque est utilisé pour délimiter les régions de source et de drain du transistor à double grille et un second masque est utilisé pour délimiter la fenêtre tunnel. Un point critique lors de la fabrication du transistor à double grille est le positionnement de la région de drain par rapport à la fenêtre tunnel, c'est-à-dire le positionnement du premier masque par rapport au second masque. En effet, pour assurer un bon fonctionnement du transistor à double grille, il est nécessaire que la région de drain s'étende sous la totalité de la fenêtre tunnel et déborde légèrement par rapport à la fenêtre tunnel. Il est souhaitable que le dépassement, ou débordement, de la région de drain par rapport à la fenêtre tunnel soit le plus faible possible pour permettre la réduction des dimensions de la cellule mémoire. Toutefois, vu la précision des procédés de positionnement des masques actuellement utilisés, il est généralement nécessaire de prévoir un dépassement minimum supérieur à 0,1 }gym. En outre, il est souhaitable que le dépas- sement soit sensiblement le même d'une cellule mémoire à l'autre B8284 - 07-RO-019 3 pour assurer une homogénéité des propriétés de fonctionnement des cellules mémoire. Les cellules mémoire étant généralement réalisées par paires de cellules adjacentes et symétriques par rapport au bord commun entre les cellules, un désalignement entre les premier et second masques se traduit par des dépassements qui sont différents entre les deux cellules symétriques. Les propriétés de fonctionnement des cellules mémoire d'une même mémoire peuvent alors ne pas être identiques (odd/even effect). Résumé de l'invention Un aspect de la présente invention vise un procédé de fabrication d'une cellule mémoire EEPROM qui assure un positionnement précis entre la région de drain et la fenêtre tunnel du transistor à double grille de la cellule mémoire. Selon un autre objet, le procédé de fabrication de la 15 cellule mémoire requiert l'utilisation d'un masque de moins par rapport à un procédé de fabrication classique. Un autre aspect de la présente invention vise une cellule mémoire dont la structure permet de reconnaître qu'elle a été réalisée selon un exemple de réalisation particulier du 20 procédé de l'invention. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'une cellule d'une mémoire non volatile effaçable et programmable électriquement comprenant un transistor MOS à double grille. Le procédé est caractérisé en 25 ce qu'il comprend les étapes suivantes : (a) prévoir un substrat semiconducteur recouvert d'un empilement de première et seconde couches, la première couche étant isolante ; (b) former au moins une première ouverture dans la 30 seconde couche ; (c) former, dans la première couche, une deuxième ouverture prolongeant la première ouverture ; (d) agrandir la première ouverture par une gravure isotrope ; B8284 -07-RO-019 4 (e) former une première région dopée dans le substrat par implantation au travers de la première ouverture agrandie, la première région dopée participant à la formation du drain ou de la source du transistor ; (f) former, dans la troisième ouverture une portion isolante amincie moins épaisse que la première couche ; et (g) former les grilles du transistor MOS s'étendant au moins partiellement sur la portion isolante amincie. Selon un mode de réalisation, à l'étape (b), une troi- sième ouverture est formée dans la seconde couche. A l'étape (c), une quatrième ouverture prolongeant la troisième ouverture est formée dans la première couche. A l'étape (d), la troisième ouverture est agrandie par ladite gravure isotrope. A l'étape (e), une seconde région dopée supplémentaire est formée dans le substrat par implantation au travers de la troisième ouverture agrandie. A l'étape (f), une portion isolante amincie supplémentaire moins épaisse que la première couche est formée dans la quatrième ouverture, les grilles du transistor MOS s'étendant entre la portion isolante amincie et la portion isolante amincie supplémentaire et au moins partiellement sur la portion isolante amincie supplémentaire, la seconde région dopée supplémentaire participant à la formation du drain ou de la source du transistor. Selon un mode de réalisation, la première région 25 dépasse par rapport à la portion isolante amincie de moins de 60 nm. Selon un mode de réalisation, l'étape (e) est suivie d'une étape de recuit d'activation. Selon un mode de réalisation, l'étape (f) est précédée 30 d'une étape de retrait de la seconde couche. Selon un mode de réalisation, l'étape (d) est réalisée par une gravure sous plasma d'oxygène. Selon un mode de réalisation, la première couche a une épaisseur inférieure à 20 nm et la portion isolante amincie a 35 une épaisseur inférieure à 7 nm. B8284 - 07-RO-019 Il est également prévu une cellule d'une mémoire non volatile effaçable et programmable électriquement formée selon le procédé décrit précédemment au niveau d'un substrat semi-conducteur. La cellule comprend un transistor MOS (MEM) à double 5 grille, dans lequel une grille est séparée du substrat par une couche isolante, la couche isolante comportant deux portions isolantes amincies, la grille s'étendant entre et sur au moins une partie des portions isolantes amincies, et dans lequel un drain et une source comprennent chacun une région dopée formée dans le substrat et s'étendant sous la totalité de l'une des portions isolantes amincies. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante d'un exemple de réalisation particulier faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1I représentent les structures obtenues à des étapes successives d'un exemple classique de procédé de 20 fabrication d'une cellule mémoire EEPROM ; et les figures 2A à 2I représentent les structures obtenues à des étapes successives d'un exemple de procédé de fabrication d'une cellule mémoire EEPROM selon l'invention. Description détaillée 25 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. 30 Les figures 1A à 1I sont des sections d'une cellule mémoire EEPROM à des étapes successives d'un procédé de fabrication classique. La figure 1A représente la structure obtenue après les étapes suivantes : B8284 -07-RO-019 6 formation sur un substrat semiconducteur 10, par exemple un substrat de silicium monocristallin dopé de type P, d'une couche isolante 12 ; dépôt d'un film de masquage 14 sur la couche isolante 12 ; et formation d'ouvertures 16, 17 dans le film 14, par un procédé de photolithogravure mettant en oeuvre un premier masque (non représenté) pour insoler le film 14. Les ouvertures 16, 17 sont formées respectivement à l'aplomb des portions du substrat 10 où l'on souhaite former les régions de drain et de source du transistor à double grille. On appelle largeur d0 la dimension de l'ouverture 16 selon la direction perpendiculaire dans le plan de coupe à la direction d'empilement des couches 12 et 14. La figure 1B représente la structure obtenue après avoir réalisé une étape d'implantation conduisant à la formation de régions dopées 18, 20, par exemple de type N, dans le substrat 10 dans le prolongement des ouvertures 16, 17. La figure 1C représente la structure obtenue après avoir retiré le film 14 et avoir réalisé un recuit d'activation. Le recuit entraîne une diffusion d'éléments dopants des régions 18 et 20 d'où il résulte une expansion des régions 18 et 20. La figure 1D représente la structure obtenue après avoir déposé un film de masquage 22 sur la couche isolante 12 et après avoir réalisé une ouverture 24 dans le film 22 à l'aplomb de la portion de la couche isolante 12 où l'on souhaite former la fenêtre tunnel du transistor à double grille. La gravure du film 22 est réalisée par un procédé de photolithogravure mettant en oeuvre un second masque (non représenté) pour insoler le film 22. On appelle dl la largeur de l'ouverture 24. La figure 1E représente la structure obtenue après avoir gravé la couche isolante 12 pour former une ouverture 26 dans le prolongement de l'ouverture 24. La figure 1F représente la structure obtenue après avoir retiré le film 22 et après avoir formé une portion isolante amincie 28, au niveau de l'ouverture 26, la portion B8284 - 07-RO-019 7 isolante amincie 28 formant la fenêtre tunnel du transistor à double grille. La région 18 s'étend sous la totalité de la fenêtre tunnel 28. On appelle d2 le dépassement, ou débordement, de la région 18 par rapport à la fenêtre tunnel 28 du côté où les grilles du transistor à double grille doivent être formées. La figure 1G représente la structure obtenue après avoir déposé sur la couche 12 une première couche de silicium polycristallin 30, une couche isolante 32 et une seconde couche de silicium polycristallin 34. La figure 1H représente la structure obtenue après avoir déposé un film de masquage 36 sur la couche 34 et après avoir gravé des ouvertures 38 dans le film 36 qui suivent les contours du transistor de sélection et du transistor à double grille de la cellule mémoire EEPROM. La gravure du film 36 est réalisée par un procédé de photolithogravure mettant en oeuvre un troisième masque (non représenté) pour insoler le film 36. La figure 1I représente la structure obtenue après avoir gravé de façon anisotrope l'empilement des couches 30, 32, 34 dans le prolongement des ouvertures 38 du film 36 et après avoir réalisé une étape d'implantation. L'étape de gravure permet de délimiter, pour chaque cellule mémoire, le transistor à double grille MEM et le transistor de sélection SEL. L'étape d'implantation entraîne la formation dans le substrat 10 de régions fortement dopées de type N 52, 54, 56 dans le prolon- gement des ouvertures 38. La région 54 forme, avec la région 18, la région de drain D MEM du transistor à double grille MEM. En outre, la région 54 forme la source du transistor de sélection SEL. La région 52 forme le drain du transistor SEL. La région 56 forme, avec la région 20, la source S MEM du transistor MEM. On appelle d3 la largeur des grilles du transistor MEM. Pour assurer le bon fonctionnement de la cellule mémoire, il est nécessaire que la région 18 s'étende sous la totalité de la fenêtre tunnel 28 et dépasse par rapport à la fenêtre tunnel 28 du côté de la portion de grille 40, c'est-à-dire que le dépassement d2 soit strictement positif. Selon le procédé de B8284 - 07-RO-019 8 fabrication décrit précédemment, le dépassement d2 est défini par deux masques, le premier masque étant utilisé pour délimiter la région 18 (avant l'étape de recuit) et le second masque étant utilisé pour délimiter l'ouverture 26 dans laquelle est formée la fenêtre tunnel 28. Il est donc nécessaire de contrôler avec précision le positionnement du premier masque par rapport au second masque pour que le dépassement d2 ait la valeur souhaitée. Pour un transistor à double grille MEM pour lequel la largeur d3 varie, par exemple de 500 nm à 1000 nm, vu la précision des procédés classiques de positionnement des masques, il est nécessaire que le dépassement d2 soit de l'ordre de 100 nm. Les figures 2A à 2I sont des sections d'une cellule mémoire EEPROM à des étapes successives d'un exemple de procédé de fabrication selon l'invention. La figure 2A est similaire à la figure 1A et représente la structure obtenue après les étapes suivantes : formation sur un substrat semiconducteur 60, par exemple un substrat de silicium monocristallin dopé de type P, d'une couche isolante 62, par exemple une couche d'oxyde de silicium ayant une épaisseur de l'ordre de 20 nm ; dépôt d'un film de masquage 64, par exemple une résine photosensible, sur la couche isolante 62 ; et formation d'ouvertures 66, 67 dans le film 64 par un 25 procédé de photolithogravure mettant en oeuvre un premier masque (non représenté) pour insoler le film 64. On appelle dl' la largeur de l'ouverture 66. L'ouverture 66 est réalisée à l'aplomb de la portion du substrat 60 dans laquelle on souhaite former la région de 30 drain du transistor à double grille mais la largeur dl' est inférieure à la largeur de la région de drain souhaitée (avant recuit d'activation). En effet, la largeur dl' correspond à la largeur souhaitée de la fenêtre tunnel du transistor à double grille. L'ouverture 67 est réalisée au niveau de la portion du B8284 - 07-RO-019 9 substrat 60 dans laquelle on souhaite former la région de source du transistor à double grille. La figure 2B représente la structure obtenue après avoir gravé de façon anisotrope la couche isolante 62 pour former des ouvertures 68, 69 dans le prolongement des ouvertures 66, 67. On peut utiliser une gravure par un bain d'acide fluorhydrique. La figure 2C représente la structure obtenue après avoir réalisé une gravure partielle et isotrope du film 64. Il s'agit, par exemple, d'une gravure isotrope sous plasma d'oxygène qui entraîne une gravure du film 64 sur toutes ses faces. Les paramètres de la gravure sont définis de façon que la largeur d0' de l'ouverture 66 après gravure soit augmentée par rapport à la largeur dl' de deux fois une distance r choisie en fonction du dépassement ultérieur souhaité. La figure 2D représente la structure obtenue après avoir réalisé une étape d'implantation conduisant à la formation de régions dopées 70, 72, par exemple de type N, dans le substrat 60 dans le prolongement des ouvertures 66, 67. La largeur de la région 70, qui correspond sensiblement à la largeur d0' de l'ouverture 66 correspondante, est donc supérieure à la largeur dl' de l'ouverture 68. La figure 2E représente la structure obtenue après avoir retiré le film 64 et après avoir réalisé un recuit d'acti- nation. Le recuit entraîne une diffusion d'éléments dopants des régions 70, 72 d'où il résulte une expansion des régions 70, 72. La figure 2F représente la structure obtenue après avoir formé des portions isolantes amincies 74, 76 dans les ouvertures 68, 69, par exemple des portions d'oxyde de silicium, ayant une épaisseur de l'ordre de 7 nm. Les portions 74, 76 peuvent être réalisées par un procédé d'oxydation thermique qui tend à entraîner la formation d'oxyde sur le substrat 60 dans les ouvertures 68, 69 mais également dans une moindre mesure sur la couche isolante 62. La portion isolante amincie 74 forme la fenêtre tunnel du transistor à double grille. La région 70 B8284 -07-RO-019 10 s'étend sous la totalité de la fenêtre tunnel 74. On appelle d2' le dépassement, ou débordement, de la région 70 par rapport à la fenêtre tunnel 74 du côté où les grilles du transistor à double grille doivent être formées. De façon analogue, la région 72 s'étend sous la portion isolante amincie 76 et déborde par rapport à celle-ci du côté où les grilles du transistor à double grille doivent être formées. La figure 2G représente la structure obtenue après avoir déposé sur la couche 62 une première couche de silicium polycristallin 80, ayant par exemple une épaisseur d'environ 100 nm, une couche isolante 82, correspondant par exemple à une couche d'oxyde de silicium ayant une épaisseur d'environ 16 nm, et une seconde couche de silicium polycristallin 84, ayant par exemple une épaisseur d'environ 200 nm. La figure 2H représente la structure obtenue après avoir déposé un film de masquage 86, par exemple une résine photosensible, sur la couche 84 et après avoir gravé des ouvertures 88 dans le film 86 qui suivent les contours du transistor de sélection et du transistor à double grille. La gravure du film 86 est réalisée par un procédé de photolithogravure mettant en oeuvre un second masque (non représenté) pour insoler le film 86. La figure 2I représente la structure obtenue après avoir gravé de façon anisotrope l'empilement des couches 80, 82, 84 dans le prolongement des ouvertures 88 du film 86 et après avoir réalisé une étape d'implantation. L'étape de gravure permet de délimiter, pour chaque cellule mémoire, le transistor à double grille MEM et le transistor de sélection SEL. Le tran- sistor à double grille MEM comprend une portion 90 de la couche de silicium polycristallin 80 qui forme la grille flottante, une portion 92 de la couche isolante 82 qui forme l'isolant de la grille de commande et une portion 94 de la couche de silicium polycristallin 84 qui forme la grille de commande. Le transistor de sélection SEL comprend une portion 96 de la couche 80, une portion 98 de la couche 82 et une portion 100 de la couche 84. B8284 - 07-RO-019 11 Il peut être souhaitable que le fonctionnement du transistor SEL soit similaire à celui d'un transistor MOS classique à grille unique. Pour ce faire, on peut prévoir une ouverture dans la portion isolante 98 de façon que les portions 96 et 100 soient court-circuitées. L'étape d'implantation entraîne la formation dans le substrat 60 de régions fortement dopées de type N 102, 104, 106 dans le prolongement des ouvertures 88. La région 104 forme, avec la région 70, la région de drain D MEM du transistor à double grille MEM. En outre, la région 104 forme la source du transistor de sélection SEL. La région 102 forme le drain du transistor SEL. La région 106 forme avec la région 72 la source S MEM du transistor MEM. Comme cela apparaît à la figure 2E, le dépassement d2' entre la région 70 et la fenêtre tunnel 74 est défini par les dimensions de l'ouverture 66 prévue dans le film 64 avant et après la gravure isotrope réalisée à l'étape illustrée à la figure 2C. Etant donné que seule la gravure anisotrope mise en oeuvre pour former initialement l'ouverture 66 nécessite l'utilisation d'un masque, le dépassement d2' est donc défini par un seul masque. Par rapport au procédé décrit précédemment en relation avec les figures 1A à 1I, le présent exemple de réalisation permet donc de s'affranchir de l'utilisation d'un masque. Ceci permet de réduire le coût de fabrication de la cellule mémoire. En outre, la définition du dépassement d2' ne dépend pas de la position relative entre deux masques. De ce fait, le dépassement d2' peut être obtenu avec une plus grande précision. Le dépassement d2' peut donc être réduit par rapport à ce qui est envisageable pour un procédé de fabrication classique. A titre d'exemple, pour un transistor à double grille dont la largeur varie de 500 nm à 1000 nm, le dépassement d2' peut être inférieur à 100 nm, de préférence inférieur à 60 nm, par exemple de l'ordre de 50 nm. De plus, le dépassement d2' est constant pour toutes les cellules mémoire même si elles sont disposées par paires symétriques. B8284 - 07-RO-019 12 Le présent exemple de procédé de fabrication aboutit à la formation d'une portion isolante amincie 76 du côté de la source du transistor à double grille MEM. On dispose donc, dans ce cas, d'une caractéristique structurelle identifiable faci- lement permettant d'assurer que l'exemple de procédé décrit précédemment, qui permet une définition plus précise du dépassement d2', a été mis en oeuvre. En raison des tensions appliquées, la portion isolante amincie 76 ne participe pas au fonctionnement du transistor à double grille MEM, le transfert de charges ne se produisant qu'à travers la fenêtre tunnel 74. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, la présente invention a été décrite pour une cellule mémoire comprenant un transistor à double grille et un transistor de sélection. Toute-fois, la présente invention peut s'appliquer à d'autres structures de cellule mémoire, par exemple des cellules mémoire pour lesquelles les transistors de sélection sont disposés en commun entre plusieurs cellules mémoire. En outre, dans l'exemple de réalisation décrit précédemment, le transistor MOS de sélection est réalisé simultanément au transistor MOS à double grille et comporte lui-même une structure à double grille éventuellement court-circuitée. Toutefois, il est clair que le transistor MOS de sélection peut comprendre une grille unique. De plus, bien que les exemples de réalisation décrits précédemment concernent des transistors à canal N, il est clair que la présente invention s'applique également à des transistors à canal P, les tensions appliquées aux transistors étant à modifier en conséquence. REVENDICATIONS 1. Procédé de fabrication d'une cellule d'une mémoire non volatile effaçable et programmable électriquement comprenant un transistor MOS (MEM) à double grille, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes : (a) prévoir un substrat semiconducteur (60) recouvert d'un empilement de première et seconde couches (62, 64), la première couche étant isolante ; (b) former au moins une première ouverture (66) dans la seconde couche ; (c) former, dans la première couche, une deuxième ouverture (68) prolongeant la première ouverture ; (d) agrandir la première ouverture par une gravure isotrope ; (e) former une première région dopée (70) dans le 15 substrat par implantation au travers de la première ouverture agrandie, la première région dopée participant à la formation du drain ou de la source du transistor ; (f) former, dans la troisième ouverture (68, 69) une portion isolante amincie (74) moins épaisse que la première 20 couche ; et (g) former les grilles (80, 84) du transistor MOS s'étendant au moins partiellement sur la portion isolante amincie. 2. Procédé selon la revendication 1, dans lequel : à l'étape (b), une troisième ouverture (67) est formée dans la seconde couche (64) ; à l'étape (c), une quatrième ouverture (69) prolongeant la troisième ouverture est formée dans la première couche (62) ; à l'étape (d), la troisième ouverture est agrandie par ladite gravure isotrope ; à l'étape (e), une seconde région dopée supplémentaire (72) est formée dans le substrat (60) par implantation au travers de la troisième ouverture agrandie ; 10 25 30B8284 - 07-RO-019 14 à l'étape (f), une portion isolante amincie supplémentaire (76) moins épaisse que la première couche est formée dans la quatrième ouverture, les grilles (80, 84) du transistor MOS s'étendant entre la portion isolante amincie (74) et la portion isolante amincie supplémentaire et au moins partiellement sur la portion isolante amincie supplémentaire, la seconde région dopée supplémentaire participant à la formation du drain ou de la source du transistor. 3. Procédé selon la revendication 1 ou 2, dans lequel 10 la première région (70) dépasse par rapport à la portion isolante amincie (74) de moins de 60 nm. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'étape (e) est suivie d'une étape de recuit d'activation. 15 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'étape (f) est précédée d'une étape de retrait de la seconde couche (64). 6. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'étape (d) est réalisée par une 20 gravure sous plasma d'oxygène. 7. Procédé selon l'une quelconque des revendications précédentes, dans lequel la première couche (62) a une épaisseur inférieure à 20 nm et dans lequel la portion isolante amincie (74) a une épaisseur inférieure à 7 nm. 25 8. Cellule d'une mémoire non volatile effaçable et programmable électriquement formée selon le procédé de la revendication 2 au niveau d'un substrat semiconducteur (60), la cellule comprenant un transistor MOS (MEM) à double grille, dans lequel : 30 une grille (90) est séparée du substrat par une couche isolante (62), la couche isolante comportant deux portions isolantes amincies (74, 76), la grille s'étendant entre et sur au moins une partie des portions isolantes amincies ; et un drain et une source (D MEM, S MEM) comprennent 35 chacun une région dopée (70, 72) formée dans le substrat etB8284 - 07-RO-019 15 s'étendant sous la totalité de l'une des portions isolantes amincies.