FR 2932006 A1 20091204 FR 0803056 A 20080603 CIRCUIT INTEGRE MATRICIEL A DECODAGE MIXTE L'invention concerne les circuits intégrés de grande dimension organisés selon une matrice de circuits élémentaires nécessitant pour leur fonctionnement un adressage individuel de chaque circuit élémentaire. Les mémoires de grande capacité entrent dans cette définition, les circuits élémentaires étant les points mémoire individuels ; les capteurs d'image électroniques de grandes dimensions (plusieurs centimètres de côté) entrent également dans cette définition, les circuits élémentaires étant les pixels fournissant un signal représentant l'éclairement d'un point d'image élémentaire ; les afficheurs matriciels peuvent également être concernés. Dans la suite on décrira l'invention principalement à propos des capteurs d'image qui comportent une matrice de pixels organisée en rangées et colonnes, le nombre de rangées pouvant d'ailleurs être réduit à quelques rangées seulement (ou même une seule rangée) dans le cas de barrettes linéaires. Pour réaliser un capteur de grande dimension sur une puce de circuit intégré on est limité par le champ maximum d'exposition des machines de photolithographie. Celles-ci ne sont pas capables d'exposer en une seule opération des surfaces de plusieurs centimètres carrés et il faut procéder en plusieurs étapes. On doit donc, dans ce cas, réaliser progressivement une étape de photolithographie en exposant successivement plusieurs zones de la puce, chacune avec son motif propre, jusqu'à exposer toute la surface de la puce puis les puces adjacentes sur la même tranche ("wafer"). Plusieurs zones identiques de la puce peuvent même, avantageusement, être réalisées à partir d'un seul masque ; cela évite d'avoir à fabriquer autant de masques différents qu'il y a de zones à exposer sur la puce : un même masque servira à faire plusieurs zones ; on décalera progressivement ce masque sur la surface correspondant à une puce de circuit intégré de manière à exposer progressivement toute la surface qui correspond au motif répétitif défini par ce masque. La figure 1 représente à titre d'exemple une configuration de puce de circuit intégré décomposée en cinq zones différentes. Ces cinq zones sont respectivement : - une zone ZA qui constituera le bord gauche de la puce et qui correspond à un premier motif de photolithographie A ; - trois zones identiques, ZB1, ZB2, ZB3, juxtaposées, correspondant à un deuxième motif de photolithographie B ; - une zone ZC qui constituera le bord gauche de la puce et qui correspond à un troisième motif de photolithographie C. Les circuits électroniques correspondant à différentes puces sont juxtaposés sur une tranche de fabrication collective ("wafer"), en général une tranche de silicium, et sont réalisés classiquement par photorépétition des mêmes motifs de masquage sur l'ensemble de la tranche. Si la puce avait des dimensions inférieures à quelques centimètres carrés, on ferait un masque unique comprenant à la fois les zones ZA, ZB1, ZB2, ZB3 et ZC, c'est-à-dire la totalité de la puce voire même plusieurs puces à la fois, et on photorépéterait le motif avec un pas égal à celui des puces ou multiple de celui des puces. Mais, à cause des grandes dimensions de la puce il faut ici faire une photorépétition à l'intérieur même de la surface correspondant à une puce pour réaliser en plusieurs étapes les cinq zones. Plus précisément, on utilisera un seul masque de motif B pour réaliser par photorépétition les trois zones identiques ZB1, ZB2, ZB3, le pas de photorépétition étant tel que les motifs B soient juxtaposés avec un très léger recouvrement destiné à assurer la liaison électrique entre les trois zones. Ce type de photolithographie est appelé "stitching", ce mot d'origine anglo-saxonne évoquant une "couture bord à bord" des motifs juxtaposés dans le but de réaliser un plus grand motif global. Sans entrer dans les détails de cette photorépétition, on peut dire qu'il est possible, lors d'une étape de photolithographie, - d'utiliser deux ou trois masques différents ; - ou d'utiliser un seul masque comprenant deux zones juxtaposées de motifs C et A et un zone de motif B, et de faire successivement une exposition des motifs juxtaposés C et A en neutralisant la zone B, puis trois fois de suite avec un décalage approprié une exposition de motif B en neutralisant les zones C et A, puis de recommencer ces étapes autant de fois qu'il y a de puces à réaliser sur la tranche. La figure 2 représente un exemple de masque M comportant trois 35 motifs C, A, B, pour la réalisation de la puce de la figure 1. Les motifs C et A sont précisément positionnés l'un par rapport à l'autre sur le masque car ils seront utilisés ensemble. Le motif B sera utilisé séparément des motifs A et C. La figure 3 représente les états d'une tranche après les étapes successives d'exposition par le masque de la figure 2 ; en 3a, on voit la tranche après la première étape d'exposition par le motif CA uniquement, la partie B du masque étant neutralisée ; en B on a déplacé le masque pour placer le motif B immédiatement adjacent (avec un léger recouvrement non représenté) au motif A, les parties A el: C du masque étant neutralisées ; en 3c on a déplacé le masque (motifs A et C neutralisés) pour exposer à nouveau la tranche par un motif B, immédiatement adjacent au précédent avec un léger recouvrement non représenté ; en 3d, on a exposé un troisième motif B, les motifs A et C toujours neutralisés ; en 3e, on utilise à nouveau les motifs A et C en neutralisant le motif B et on expose à nouveau la tranche selon un motif CA immédiatement adjacent au dernier motif B réalisé. A ce stade, une succession complète de zones ZA, ZB1, ZB2, ZB3, ZC a été réalisée, c'est-à-dire une surface de puce entière de dimension plus grande que le réticule M qui sert à la fabriquer ; puis on recommence la succession de trois expositions de motif B et d'un motif CA, ceci autant de fois qu'il y a de puces à réaliser sur la tranche de fabrication collective ; les puces seront ultérieurement découpées de manière que chaque puce comprenne un motif A, trois motifs B, et un motif C. L'exemple donné suppose que la puce soit réalisée par exposition successive de plusieurs motifs adjacents se succédant dans une direction, mais le principe est le même pour une puce qui serait réalisée par exposition de plusieurs motifs adjacents se succédant dans deux directions perpendiculaires. Cette manière de réaliser un circuit de grande dimension en répétant plusieurs fois un motif identique tel que B suppose évidemment que le dessin du circuit intégré soit rigoureusement identique dans les différentes parties de type B. Ce qui vient d'être expliqué pour une étape de photolithographie est valable aussi pour les étapes de photolithographie suivantes. Les dessins de circuits matriciels avec de multiples rangées et de multiples colonnes ont par nature une structure très répétitive et peuvent apparemment se prêter bien à un découpage en plusieurs parties de type B. Mais ce n'est qu'une apparence. En réalité, lorsque ces matrices incluent des moyens d'adressage individuel des rangées et/ou des colonnes, ces moyens d'adressage ne sont pas rigoureusement répétitifs ; on peut même dire qu'en face de chaque rangée il y a un décodeur élémentaire qui est unique puisque sa fonction est de réagir à une adresse et une seule pour désigner la rangée qui correspond à cette adresse pendant que les autres décodeurs élémentaires ne réagissent pas à cette même adresse. On ne peut donc pas dans ce cas découper la matrice en plusieurs zones B rigoureusement identiques. Les différences d'une zone B à une autre sont certes très faibles mais elles existent. Dans les capteurs d'image ou plus généralement les structures matricielles dans lesquelles l'adressage des rangées se fait par balayage systématique de toutes les rangées successivement, on peut avoir une structure d'adressage rigoureusement identique dans toutes les parties B en utilisant une structure d'adressage qui est un simple registre à décalage dont toutes les cellules sont identiques. Mais dans le cas où on veut pouvoir effectuer d'autres types d'adressage, par exemple l'adressage d'une zone déterminée de la matrice ou un adressage individuel d'une seule rangée, on est très vite limité en vitesse de fonctionnement si on effectue l'adressage par l'intermédiaire d'un registre à décalage. En effet, pour adresser une rangée de rang r quelconque, il faut appliquer r impulsions de décalage au registre jusqu'à ce que la cellule de rang r du registre, en regard de la rangée de rang r, applique à la rangée une impulsion de sélection. S'il s'agit de matrices avec un grand nombre de rangées, on comprend que l'adressage pour passer d'une rangée à une autre peut être très long s'il n'est pas fait systématiquement pour toutes les rangées et dans l'ordre des rangées. L'invention a pour but de proposer une nouvelle structure d'adressage dans une matrice comportant une série de circuits élémentaires, qui permette à la fois un adressage individuel suffisamment rapide et qui soit pourtant compatible avec une fabrication par photorépétition de motifs identiques à l'intérieur de la matrice. Pour faire comprendre l'invention, on suppose que la matrice est 35 une matrice de X rangées et Y colonnes de circuits élémentaires et qu'on veut la réaliser par photorépétition de sous-ensembles comportant un nombre de rangées inférieur à X. On divise la matrice en au moins P groupes de rangées, on prévoit pour l'adressage des rangées d'une part un décodeur respectif associé à chaque groupe, et. d'autre part un registre à décalage de P cellules, chaque cellule correspondant à un groupe respectif donc à un décodeur respectif. La cellule correspondant à un groupe autorise ou interdit le fonctionnement du décodeur associé à ce groupe. Les décodeurs peuvent être rigoureusement identiques, mais seul celui qui est autorisé par une cellule du registre sélectionne effectivement une rangée. Le nombre P est un petit nombre (entre 2 et 10 de préférence) ; il correspond de préférence au nombre de motifs identiques photorépétés formant la matrice. Pour adresser une rangée quelconque, on appliquera donc au registre à décalage un nombre d'impulsions (très petit) nécessaire pour désigner un groupe de rangées, et on appliquera à tous les décodeurs une adresse de m bits désignant une rangée dans le groupe. On comprendra que ce mode de décodage mixte, à la fois par un décodeur et par un registre à décalage, peut être utilisé aussi bien pour les rangées que pour les colonnes. Par conséquent, dans la définition générale de l'invention, on doit comprendre que le mot ligne désigne indifféremment une rangée ou une colonne, sans connotation particulière liée à l'orientation des lignes et sans connotation liée au fonctionnement des circuits. Par exemple, dans un capteur d'image matriciel on a l'habitude d'appeler "colonne" de pixels l'ensemble de pixels relié à un même conducteur de sortie de signal et "ligne" ou "rangée" de pixels un ensemble de pixels sélectionnés par un même conducteur perpendiculaire aux colonnes. Dans la définition qui suit, le mot ligne pourra désigner soit une rangée si on souhaite effectuer un adressage individuel des rangées soit une colonne si on souhaite effectuer un adressage individuel des colonnes, ou même les deux si on veut faire un adressage à la fois en rangée et en colonne. Par ailleurs, dans cette définition générale, on considère que chaque ligne adressable comporte Y circuits élémentaires (par exemple Y pixels photosensibles dans un capteur d'image) mais le nombre Y peut être réduit à 1, par exemple pour un capteur en forme de barrette linéaire d'une seule colonne de pixels photosensibles. L'objet de l'invention est donc un circuit intégré comportant un ensemble de circuits élémentaires agencés en au moins P groupes identiques de M lignes de circuits élémentaires adressables individuellement par un circuit d'adressage, où P est un entier supérieur ou égal à 2, caractérisé en ce que le circuit d'adressage comporte - P décodeurs identiques associés chacun à un groupe respectif pour désigner une ligne parmi M dans ce groupe, les décodeurs recevant tous une même adresse parmi M, - un registre à décalage de P cellules, chaque cellule 10 correspondant à un groupe respectif, - un circuit logique d'autorisation associé à chaque groupe pour autoriser ou interdire l'activation d'une ligne par le décodeur associé à ce groupe, en fonction du contenu de la cellule. Le circuit d'autorisation peut être réduit à sa plus simple 15 expression, à savoir un simple conducteur relié à la sortie de la cellule. Ce conducteur agit soit pour autoriser/interdire le fonctionnement du décodeur associé, soit (ce qui revient au même) pour fournir ou ne pas fournir au décodeur un niveau de tension d'activation de la ligne actuellement désignée par le décodeur. 20 Un circuit de contrôle ou séquenceur place un bit de sélection dans une cellule du registre à décalage (de préférence la première) et applique à une horloge de décalage un nombre de coups d'horloge qui déplace le bit de sélection jusqu'à une cellule associée à un groupe choisi de M lignes. 25 Si la matrice comprend X lignes de Y circuits élémentaires, on comprendra qu'une partie de la matrice seulement peut être constituée par M groupes de lignes identiques. Par exemple, dans une constitution de puce de circuit intégré telle que celle de la figure 1, on peut très bien prévoir que les zones ZA et ZC comportent le haut et le bas de la matrice et les zones ZB1, 30 ZB2 ZB3 correspondent au milieu de la matrice. Dans ce cas, on peut considérer qu'il y a P=3 groupes identiques de M lignes et donc trois décodeurs identiques, mais il y a également un groupe de lignes (Ma lignes, Ma n'étant pas forcément égal à M) et un décodeur en bas de la matrice ainsi qu'un groupe de lignes (Mc lignes, Mc n'étant pas forcément égal à m) et un 35 décodeur en haut de la matrice. Le registre à décalage comprend alors trois cellules pour sélectionner un groupe parmi les P=3 groupes identiques, mais il comporte aussi une cellule supplémentaire pour autoriser ou interdire la sélection d'une ligne de la zone ZA et une autre cellule supplémentaire pour autoriser ou interdire l'activation d'une ligne de la zone ZC. L'adresse unique fournie aux P décodeurs est une adresse i parmi M ; par conséquent, si M est compris entre 2m -1 et 2m, l'adresse est une adresse de m bits. Si Ma et/ou M, sont différents de M, l'adresse de m bits suppose que M, Ma, et Mc sont compris entre 2m"' et 2m. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 déjà décrite représente une structure générale de puce de circuit intégré fabriquée par photorépétition de plusieurs motifs à 15 l'intérieur de la puce ; - la figure 2 représente un exemple de masque pour la réalisation d'une étape de photolithographie par photorépétition ; - la figure 3 représente les étapes successives de formation des différents motifs lors de la photorépétition sur une tranche collective ; 20 - la figure 4 représente la structure générale du circuit intégré selon l'invention. L'invention sera décrite à propos d'un capteur d'image matriciel de grande dimension comportant plusieurs centaines de rangées et plusieurs 25 centaines de colonnes de pixels, mais comme on l'a dit précédemment, le capteur pourrait ne comporter qu'un seul pixel par rangée dans le cas d'une barrette linéaire destinée à la prise d'image par balayage. La figure 4 représente le principe de l'invention. La matrice de pixels est désignée par MP. Les rangées de pixels sont régulièrement 30 réparties entre le haut et le bas de la matrice mais on considère que la matrice est divisée en plusieurs groupes de rangées désignés respectivement par GR1, GR2, GR3, GR4. La puce est destinée à être réalisée par photorépétition de plusieurs motifs comme cela a été expliqué en référence aux figures 1 à 3 ; 35 dans l'exemple de la figure 4, on suppose que la puce comprend des zones successives ZA, ZB1, ZB2 et ZC, parmi lesquelles seules deux zones ZB1 et ZB2 sont rigoureusement identiques et seront réalisées à chaque étape de photolithographie avec un même motif. Le groupe de rangées GR1 fait partie de la zone ZA, le groupe GR2 fait partie de la zone ZB1, le groupe GR3 rigoureusement identique au groupe GR2 fait partie de la zone ZB2, et le groupe GR4 fait partie de la zone ZC. Le nombre P de zones répétées à l'identique peut typiquement être compris entre 2 et 10. Il est de préférence très inférieur au nombre M des rangées de pixels présentes dans la zone ZB1 ou la zone ZB2. Dans ce qui suit on prend P=2. Le nombre M peut typiquement être égal à une ou plusieurs centaines. On a représenté au bas de la matrice les circuits de lecture LECT des signaux issus de la matrice. On a représenté également sous forme d'un rectangle avec la référence CTRL tous les circuits de contrôle servant à faire fonctionner le capteur d'image. Le circuit de contrôle CTRL fournit en particulier des signaux SGN tels que des signaux de réinitialisation ou de lecture : ce sont les signaux qui doivent être appliqués à une rangée de pixels spécifiquement adressée à un instant où on désire lire le résultat de l'éclairement des pixels de cette rangée. On ne s'intéressera ici qu'à l'aspect spécifique de l'invention qui est l'adressage des rangées de pixels. Cet adressage est nécessaire pour lire les pixels rangée par rangée, et le circuit CTRL fournit les signaux nécessaires à l'adressage. Selon l'invention, l'adressage des rangées des deux groupes de rangées identiques GR2 et GR3 est fait au moyen d'autant de décodeurs qu'il y a de groupes identiques, à savoir deux décodeurs DEC2 et DEC3, et au moyen d'un registre à décalage REG comprenant autant de cellules qu'il y a de groupes identiques, à savoir deux cellules C2 et C3 ; à chaque groupe de rangées GR2, GR3, sont donc associés un décodeur et une cellule de registre respectifs. L'adressage des deux groupes d'extrémité GR1 et GR4 est fait de préférence de la même manière, c'est-à-dire avec un décodeur associé DEC1 et une cellule de registre associée Cl pour le groupe GR1 et un décodeur associé DEC4 et une cellule associée C4 pour le groupe GR4. Les cellules Cl et C4 font partie du même registre à décalage REG, la première étant en amont des cellules C2 et C3, la seconde étant en aval. Les décodeurs du milieu, DEC2 et DEC3 sont rigoureusement identiques entre eux, et il en est de même des cellules de registre du milieu C2 et C3. Les décodeurs d'extrémité DEC1 et DEC4 ne sont pas obligatoirement identiques entre eux ou identiques aux décodeurs DEC2 et DEC3 car il n'y a pas nécessairement le même nombre de rangées de pixels dans les zones d'extrémité ZA et ZC et dans les zones du milieu. Si les groupes identiques GR2 et GR3 comportent M rangées de pixels, M étant compris entre un nombre 2m-1 et un nombre 2m, les décodeurs DEC2 et DEC3 peuvent être adressés par un bus d'adresses ADR de m bits. Ce bus est commun aux deux décodeurs et provient du circuit de contrôle CTRL. De préférence, les groupes d'extrémité GR1 et GR4 sont aussi adressables par une adresse de m bits fournie par le même bus d'adresses ADR qui est donc commun à tous les décodeurs. Mais avec une adresse de m bits reçue les différents décodeurs désignent tous une rangée dans leur groupe respectif. Pour qu'une seule rangée de la matrice soit effectivement adressée, et donc pour qu'un seul décodeur agisse vraiment sur la matrice, on utilise le registre à décalage REG constitué par les cellules Cl à C4. La cellule de registre respective associée à un groupe de rangées et donc à un décodeur respectif autorise ou non le fonctionnement du décodeur, c'est-à-dire qu'elle autorise ou non l'application de signaux d'activation à celle des rangées qui, dans chaque groupe, correspond à l'adresse communiquée par le bus d'adresses ADR. Le registre à décalage REG' est contrôlé par le circuit de contrôle général CTRL. Des moyens sont prévus pour placer la première cellule dans un état initial dit état 1 alors que toutes les autres cellules sont dans un état dit état 0. L'état d'une cellule est défini par un bit 1 ou zéro sur un conducteur de sortie de la cellule, et le conducteur de sortie d'une cellule est relié à l'entrée de la cellule suivante. La cellule prend l'état qui est présent à son entrée au moment d'un front de montée (ou alternativement de descente) d'une horloge CLK appliquée par le circuit CTRL à toutes les cellules à la fois. L'initialisation de la première cellule peut être faite par le circuit de contrôle par exemple en plaçant un bit 1 à l'entrée de la première cellule. 2932006 1 0 La première cellule passe à l'état 1 au premier coup d'horloge qui suit, de sorte qu'un bit de sélection égal à 1 se trouve alors sur la sortie de la première cellule du registre. On comprendra que le choix d'un bit de sélection 1 ou 0 est purement conventionnel. Le bit de sélection est celui qui 5 est différent des bits présents sur les sorties des autres cellules. Ensuite, le circuit de contrôle CTRL n'applique que des 0 à l'entrée de la première cellule. A un instant donné une seule cellule contient un état 1 et les autres contiennent un état zéro. Au premier coup d'horloge suivant l'initialisation c'est la cellule Cl ; au deuxième coup c'est la cellule C2, et ainsi de suite. 10 Cela revient à dire que le bit de sélection égal à 1 se déplace de cellule en cellule au fur et à mesure des coups d'horloge. Les cellules sont de simples bascules dites bascules D, en cascade, ayant une entrée, une sortie, une entrée d'horloge, et éventuellement une entrée de réinitialisation à O. Un nombre de coups d'horloge déterminé à partir de l'initialisation 15 permet de sélectionner une cellule que l'on veut placer dans l'état 1 pour autoriser l'activation d'une rangée dans un seul groupe parmi les groupes GR1 à GR4. On n'a pas représenté sur la figure 4 un conducteur de réinitialisation qui peut être prévu pour assurer la réinitialisation simultanée à 20 zéro (sous la commande du circuit CTRL) de toutes les cellules à n'importe quel moment. Un circuit d'autorisation est associé à chaque cellule. Ce circuit est ici figuré par un simple conducteur d'autorisation ENI à EN4 en sortie des cellules Cl à C4 respectivement, conducteur qui agit sur le décodeur associé 25 à chaque cellule. Le circuit d'autorisation est commandé par l'état de la cellule (autorisation pour la cellule qui est dans l'état 1, interdiction pour les autres cellules). On comprendra qu'un décodeur d'adresse de m bits destiné à sélectionner une rangée parmi M est en réalité composé de M décodeurs 30 élémentaires constitués chacun de quelques portes logiques. En pratique, le conducteur d'autorisation ENI ou EN2 ou EN3 ou EN4 est appliqué à l'une des portes logiques de chacun des décodeurs élémentaires pour autoriser ou inhiber chacun des décodeurs élémentaires du décodeur considéré et de ce fait autoriser ou inhiber l'ensemble du décodeur. Pour assurer la sélection d'une rangée de la matrice, on commencera de préférence par réinitialiser à zéro toutes les cellules du registre, puis on placera un 1 en entrée de la première cellule, puis on appliquera un nombre de coups d'horloge déterminé pour sélectionner une cellule (un seul coup pour la première cellule, deux coups pour la deuxième, etc., en fonction du groupe auquel la rangée désirée appartient). L'adresse appliquée par le circuit CTRL au bus d'adresse ADR peut être appliquée après l'application des coups d'horloge ou bien avant et pendant cette application. II est préférable que les signaux de contrôle SGN qui servent à lire les pixels de la rangée sélectionnée soient appliqués (sous contrôle du circuit CTRL) seulement après la fin des coups d'horloge. Autrement dit, l'adresse appliquée par le bus ADR rie doit être considérée comme valide qu'après la fin des coups d'horloge. Le circuit de contrôle CTRL peut émettre à cet effet un signal de validation d'adresse à destination des décodeurs. Les conducteurs ENI à EN4 peuvent servir à transmettre vers les rangées de pixels de la matrice un niveau de tension activant une rangée (celle qui est sélectionnée par le décodeur associé). Le niveau est transmis à travers le décodeur, c'est-à-dire qu'il ne va que vers une seule rangée désignée par le décodeur sous la commande du bus d'adresse ADR. On comprend qu'un seul décodeur parrni les quatre va recevoir ce niveau d'activation, ce qui revient à dire là encore que la sortie d'une cellule autorise le fonctionnement du décodeur qui lui est associé, alors que les autres cellules n'autorisent pas ce fonctionnement puisqu'elles ne transmettent pas de niveau de tension d'activation de rangée à destination du décodeur associé. Là encore, il faut que le circuit de contrôle CTRL émette un signal de validation d'adresse après que le nombre de coups d'horloge désiré ait été émis. Dans ce qui précède, on a considéré que le décodage mixte à l'aide de décodeurs et d'un registre à décalage s'appliquait à l'adressage des rangées d'une matrice de capture d'image dans laquelle la lecture des pixels se fait rangée par rangée et la sortie de signal se fait sur des conducteurs de colonne reliant les pixels d'une même colonne perpendiculaire aux rangées. Mais l'invention s'applique aussi à l'adressage des colonnes d'une telle matrice. Et elle peut également s'appliquer simultanément à l'adressage des rangées et à l'adressage des colonnes. Bien qu'un avantage de l'invention résulte dans une plus grande souplesse d'accès à la matrice photosensible (fonctions d'adressage par fenêtrage, par sous-échantillonnage, accès à des enchaînements de pixels particuliers) dans le cas de puces fabriquées par photorépétition de motifs identiques juxtaposés bord à bord à l'intérieur d'une même puce, l'invention est cependant applicable aussi indépendamment de la manière dont les ~o étapes de photolithographie sont faites, à savoir avec ou sans photorépétition de motifs juxtaposés bord à bord. Si la puce est réalisée avec une telle photorépétition, cette photorépétition peut se faire selon un axe ou selon deux axes. REVENDICATIONS1. Circuit intégré comportant un ensemble de circuits élémentaires agencés en au moins P groupes identiques (GR2, GR3) de M lignes de circuits élémentaires adressables individuellement par un circuit d'adressage, où P est un entier supérieur ou égal à 2, caractérisé en ce que le circuit d'adressage comporte - P décodeurs identiques (DEC2, DEC3) associés chacun à un groupe respectif pour désigner une ligne parmi M dans ce groupe, les décodeurs recevant tous une même adresse parmi M, - un registre à décalage de P cellules (C2, C3), chaque cellule correspondant à un groupe respectif, - un circuit logique d'autorisation (EN2, EN3) associé à chaque groupe pour autoriser ou interdire l'activation d'une ligne par le décodeur associé à ce groupe, en fonction du contenu de la cellule. 2. Circuit intégré selon la revendication 1, caractérisé en ce que le circuit d'autorisation comprend un conducteur relié à la sortie de la cellule et agissant pour autoriser ou interdire le fonctionnement du décodeur associé. 3. Circuit intégré selon la revendication 1, caractérisé en ce que le circuit d'autorisation comprend un conducteur relié à la sortie de la cellule et agissant pour fournir au décodeur un niveau de tension d'activation de la ligne actuellement désignée par le décodeur. 4. Circuit intégré selon l'une des revendications 1 à 3, caractérisé en ce qu'un circuit de contrôle est prévu pour placer un bit de sélection dans une cellule du registre à décalage (REG) et pour appliquer à une entrée d'horloge du registre un nombre de coups d'horloge qui déplace le bit de sélection jusqu'à une cellule associée à un groupe choisi de M lignes. 5. Circuit intégré selon l'une des revendications 1 à 4, caractérisé en ce que la matrice comprend au moins un autre groupe de lignes (GR1, GR4), un décodeur associé à cet autre groupe, et le registre à décalage comprend une cellule supplémentaire associée à cet autre groupe pour autoriser l'activation d'une ligne de l'autre groupe en fonction de l'état de la cellule supplémentaire. 6. Circuit intégré selon l'une des revendications 1 à 5, caractérisé en ce que P est compris entre 2 et 10. 7. Circuit intégré selon l'une des revendications 2 à 6, caractérisé en ce que les lignes de circuits élémentaires sont des rangées de pixels d'une matrice de capture d'image dans laquelle la lecture des pixels se fait rangée par rangée et la sortie de signal se fait sur des conducteurs de colonne reliant les pixels d'une même colonne perpendiculaire aux rangées. 8. Circuit intégré selon l'une des revendications 2 à 7, caractérisé en ce que les lignes de circuits élémentaires sont des colonnes de pixels d'une matrice de capture d'image dans laquelle la lecture des pixels se fait rangée par rangée et la sortie de signal se fait sur des conducteurs de colonne reliant les pixels d'une même colonne perpendiculaire aux rangées. 9. Circuit intégré selon l'une des revendications précédentes, constitué sur une puce électronique et caractérisé en ce qu'il est réalisé au moins en partie par photorépétition de motifs identiques juxtaposés bord à bord à l'intérieur de la puce.