FR 2930371 A1 20091023 FR 0802106 A 20080416 Structure de mémoire comportant un élément résistif programmable et son procédé de fabrication Domaine technique de l'invention La présente invention concerne le domaine des mémoires électroniques et plus spécifiquement une structure mémoire comportant un transistor d'accès (TR) 10 connecté en série avec un élément résistif programmable. Etat de la technique Les mémoires électroniques programmables connaissent depuis de nombreuses années un développement significatif et tout spécialement avec l'essor des mémoires non volatiles û i.e. qui conservent l'information même lorsqu'elles ne sont plus alimentée û et qui sont largement employées dans l'électronique nomade. 20 On cherche aujourd'hui à faciliter l'intégration de ces mémoires non volatiles dans des circuits intégrés comportant de la logique CMOS afin de réaliser des systèmes complets (dits � system on chip � dans la littérature anglo-saxonne) embarquant sur un même produit semi-conducteur de la logique électronique et des 25 circuits mémoires. La catégorie des mémoires non volatiles se subdivisent en trois sous-catégories, à savoir les mémoires ROM (Read Only Memory) ré-inscriptibles (PROM, EPROM, EEPROM, mémoires FLASH), les mémoires ROM ncn ré- 30 inscriptibles et les mémoires dites RAM (Read Access Memory). Les recherches en matière de mémoires RAM ont permis la mise au point de mémoires de type Ferroélectriques (FeRAM) et maclnétorésistive (MRAM), ces ST06-GR3-448 35 -2- dernières basées sur un matériau résistif commandé par un champ magnétique et, plus récemment, les mémoires dites à changement de phase (Phase Change Matérial PCM dans la littérature anglo-saxonne). Les mémoires à changement de phase (PCM) sont basées sur l'emploi d'un alliage chalcogénide (Ge2, Set, Tee) qui présente deux phases possibles, respectivement désordonnée (amorphe) ou plus ordonnée (cristalline), se distinguant l'une de l'autre par une résistivité différente. Le passage d'une phase vers une autre est commandé par un cycle de chauffage/refroidissement et 0ermet io alors de fixer le matériau dans une phase prédéterminée représentative d'une information donnée, un � 0 � ou un � 1 �. Les brevets US 3,271,591 et US 3,530,441 décrivent l'utilisation de matériaux à changement de phase (PCM) pour la réalisation d'élément mémoires 15 programmables. Une autre technique connue permettant de réaliser un élément mémoire résistif programmable est basée sur l'utilisation d'un électrolyte solide et la dissolution d'un métal au sein de cet électrolyte au moyen d'un courant ou d'un 20 champ électrique. La demande internationale WO 2005/124788 intitulée � Nanoscale Programmable Structures and methods of forming and using the saine � de M. KOZICKI, illustre une telle technique de réalisation d'une cellule mémoire programmable. 25 L'emploi des techniques qui viennent d'être évoquées présentent des avantages intéressants, ne serait ce qu'en raison du gain de place significatif offert par la cellule mémoire qui n'a besoin que d'un transistor d'accès. Des inconvénients demeurent cependant, notamment liés au nombre élevé d'étapes de photo lithogravures requises par ces techniques. 30 Pour ces raisons notamment, on poursuit la recherche techniques alternatives permettant de réaliser des cellules et des circuits mémoires basés sur des éléments résistifs programmables. ST06-GR3-448 Exposé de l'invention La présente invention a pour but de proposer une technique alternative permettant de réaliser une cellule mémoire non volatile basée sur un matériau 5 résistif programmable. Un autre but de la présente invention consiste à réaliser une mémoire non volatile qui puisse être aisément intégrée avec des circuits logiques au sein d'un même produit semi-conducteur et qui, de surcroît, autorise une densité élevée, un 10 accès rapide et une consommation limitée. L'invention réalise ces buts au moyen d'une structure mémoire comportant un transistor d'accès (TR) connecté en série avec un élément résistif programmable (EM), caractérisé en ce que ledit élément résistif programmable comporte :sur un 15 substrat semi-conducteur une couche isolante (170) disposant d'un évidement comportant : - une première couche (140) tapissant les surfaces latérales et le fond dudit évidemment et irnperméable à la diffusion de métal ; 20 - une seconde couche (150) composé d'un matériau poreux sur ladite première couche;: - une troisième couche (160) de matériau métallique permettant de réaliser une électrode de contact susceptible de diffusion au sein dudit matériau Doreux constitué de la seconde couche. 25 La diffusion des ions métalliques au sein de ladite seconde couche étant commandée par l'action conjointe d'un champ électrique et de la température. Dans un mode de réalisation particulier, la première couche est réalisée en 30 Ta-N ùTA ou TiN- Ti. Dans un mode de réalisation particulier, la seconde couche est réalisée en oxyde de silicium Si-O-C ou Ge-O-C . STO6-GR3-448 -3- -4 De préférence, la troisième couche est un métal à haute diffusion, tel que du cuivre par exemple. Dans un mode de réalisation particulier, une couche intermédiaire est 5 aménagée sous le point mémoire, et qui comporte un via métallique, par exemple en tungstène, isolé par une barrière métallique en Ta-N. L'invention réalise également un dispositif de mémoire non volatile électriquement programmable comportant un plan mémoire formé d'une matrice de io cellules mémoire formée chacune d'un transistor d'accès (TR) et d'un élément mémoire (EM i,j) , ledit élément mémoire comportant sur un substrat semi-conducteur une couche isolante (170) disposant d'un évidement comportant ; - une première couche (140) tapissant les surfaces latérales et le fond dudit 15 évidemment et imperméable à la diffusion de métal ; - une seconde couche (150) composé d'un matériau poreux sur ladite première couche;: - une troisième couche (160) de matériau métallique permettant de réaliser une électrode de contact susceptible de diffusion au sein dudit matériau poreux 20 constitué de la seconde couche. La diffusion des ions métalliques au sein de ladite seconde couche étant commandée par l'action conjointe d'un champ électrique et de la température. 25 Ladite matrice comporte: - des premiers groupes de cellules (CLii) s'étendant tous selon une première direction, chaque premier groupe comportant des cellules dont les grilles des transistors sont reliées ensemble par une première métallisation (WLAi), dont les 30 électrodes supérieures des éléments mémoires (EMi) sont reliées ensemble par une deuxième métallisation (WLPi), ST06-GR3-448 s - des seconds groupes de cellules (CLj) s'étendant tous selon une seconde direction, chaque second groupe comportant des cellules dont les sources des transistors sont connectés ensemble par une troisième métallisation (BLj), ledit dispositif comportant des moyens de commande capables d'appliquer des tensions choisies sur les premiers, seconds et troisièmes métallisations de façon à programmer sélectivement chaque cellule . L'invention fournit enfin un procédé de fabrication d'une structure de mémoire 10 programmable comportant les étapes suivantes : - fournir un substrat; - déposer une couche isolante comportant un évidemment; - disposer une première couche tapissant les surfaces latérales et le fond dudit 1s évidemment et imperméable à la diffusion de métal ; - disposer une seconde couche composé d'un matériau poreux sur ladite première couche, - disposer une troisième couche réalisé en matériau métallique présentant un pouvoir de diffusion au sein de ladite seconde couche. , 20 - appliquer un champ électrique conjointement à une variation de température pour provoquer une diffusion commandée des atomes de métal de ladite trcisième couche au sein de ladite seconde couche. De préférence le procédé comporte la disposition d'une première couche de 25 pré-métal diélectrique qui est évidé de manière à réaliser un puits exposant une surface déterminée du substrat. On dépose dans cet évidement une couche mince de TiN tapissant les parois latérales ainsi que le fond du puits afin de constituer une première barrière protectrice. On remplit ensuite le puits d'un métal, comme du tungstène par exemple et on effectue une opération de planarisation mécanique :30 chimique (CMP). On dépose ensuite un seconde barrière de matériau Sil-C, puis une seconde couche d'oxyde de silicium Si-O-C. On réalise ensuite le second évidement de la seconde couche de Si-O-C avec une section plus importante que celle du premier évidement. On dépose ensuite sur les parois internes de ce second puits une troisième barrière composée de TaN-Ta ou TiN-Ti et une troisième ST06-GR3-448 15 -6 couche mince de Si-O-C destinée à servir d'élément résistif programmable . L orifice résiduel est ensuite rempli de cuivre par exemple, afin de former une électrode de contact supérieure pour l'élément résistif programmable. Description des dessins D'autres caractéristiques, but et avantages de l'invention apparaîtront à la ~o lecture de la description et des dessins ci-après, donnés uniquement à titre d'exemples non limitatifs. Sur les dessins annexés : La figure 1 illustre un produit semi-conducteur embarquant un circuit logique avec une matrices de cellules mémoires. La figure 2 illustre la structure microélectronique d'un élément mémoire conforme à la présente invention. La figure 3 illustre le schéma de principe de l'association de la structure de la 20 figure 2 pour former une cellule mémoire conforme à la présente invention. La figure 4 illustre le schéma électrique équivalent d'une cellule mémoire conforme à la présente invention. 25 La figure 5 illustre une organisation matricielle des cellules mémoires conforme à la présente invention pour réaliser un plan mémoire MM. ST06-GR3-448 -7 Description d'un mode de réalisation préféré On décrit à présent la manière de réaliser un élément mémoire basé sur un .5 matériau résistif programmable permettant de réaliser une mémoire RAM non volatile embarquée, telle que représentée dans la figure 1 où l'on voit un produit semiconducteur comportant une matrice de cellules mémoires 20, arrangées en lignes et en colonnes, et communiquant avec des circuits logiques 30 via des circuits 40. L.a réalisation d'une telle mémoire RAM non volatile � embarcuée � io sur un système complet (� system on chie �) ne représente toutefois qu'un mode particulier de réalisation de l'invention et un homme du métier pourra bien évidemment adapter l'enseignement de la présente demande à la réalisation d'un produit semi-conducteur ne comportant qu'une mémoire. 15 On décrit à présent, en référence à la figure 2, la structure d'un mode de réalisation particulier d'un élément mémoire ainsi que son procédé de fabrication. Bien que la description ci-après ne décrive que la fabrication d'un seul élément mémoire, il est clair que l'on pourra réaliser autant d'éléments que nécessaires. 20 En premier lieu, on prépare une couche de substrat semi-conducteur 110, composé de silicium Si, GaS voire même un substrat SOI (Silicon on Isolation dans la littérature anglo-saxonne) qui d'ailleurs pourra servir de support au transistor d'accès (de la figure 4) ainsi qu'aux métallisations formant les lignes de mot et de bit de la figure 4. 25 Dans une première étape on réalise une couche optionnelle 120 de pré-métal diélectrique comportant un via conducteur 130. A cet effet, on dépose sur le substrat 110 par tout moyen quelconque tel 30 qu'une opération de CVD (Chemical Vapor Deposition), une couche 120 ce pré-métal diélectrique, composé d'un diélectrique (P.M.D.) approprié tel qu'un oxyde, SiOC, BPSG (Boron Phostphous Silicon Glass), PSG (Phosphorus Silicon Glass) ou un nitride de silicium. ST06-GR3-448 -8 On évide ensuite cette couche 120 de manière à réalise un puits permettant d'exposer une surface déterminée du substrat 110. L'évidemment peut présenter une section quelconque, rectangulaire ou circulaire par exemple et l'on pourra recourir à toute méthode de gravure bien connue d'un homme du métier. On vient ensuite déposer une couche mince 180 de TiN sur les parois latérales ainsi que sur le fond du puits afin de réaliser une barrière préservant les couches 110 et 120 de toute contamination par un composé métallique û tel que du tungstène (W) par exemple, que l'on vient ensuite déposer dans le puits pour former io un via référencé 130 sur la figure 2. Alternativement, on pourra utiliser les métaux suivants : nickel, molybdenum, platine pour réaliser le via 130, voire également les siliciures de métal ainsi que les composés suivants SiOC, BPSG (Boron Phostphous Silicon Glass) , PSG (Phosphorus Silicon Glass). 15 Une fois le via 130 réalisé, on effectue une opération de planarisation mécanique, de type CMP (Chemical Mechanical Planarisation) par exemple ou par toute autre opération bien connue d'un homme du métier. Comme cela a été mentionné ci-dessus la couche 120 comportant le via 20 métallique (W) est une option dans le procédé qui est décrit. Un homme du métier pourra adapter l'invention sans réaliser la couche 120 et son puits métallique 130, mais on observe toutefois un certain intérêt à disposer de cette couche intermédiaire 120 dotée du via métallique 130. 25 En premier lieu, un premier intérêt découle du fait que cette couche 120 permet d'envisager l'aménagement de structures de transistors qui pourront constituer, notamment, les circuits d'amplification et de sélection de lignes de la mémoire. 30 En second lieu, on observe qu'il peut être avantageux d'utiliser le via métallique 130 pour assurer une certaine inertie thermique ainsi qu'une bonne conductibilité thermique. ST06-GR3-448 -9- En dépit des avantages techniques résultant de la combinaison de la couche 120 et du via 130, il convient d'observer que l'invention n'est cependant nullement limitée à l'emploi de cette couche 120. On dépose ensuite sur la couche 120 ou, lorsque celle-ci n'est pas présente, directement sur le substrat 110 une couche de matériau 190 à faible permittivité (low-K) consistant en un matériau choisi parmi la famille Si-C, Si-O-C, Ge-O-C, GeSi-O et remplissant les trois fonctions suivantes : to 1) assurer une faible permittivité (low-K) afin d'éviter des effets de type capacitif notamment ; 2) assurer une certaine isolation électrique ; 3) couche d'arrêt pour une gravure ultérieure. 15 Une fois, la couche 190 mise en place, on vient ensuite déposer une couche 170 d'un matériau isolant présentant à faible permittivité, tel qu'un oxyde poreux diélectrique comme par exemple Si-O-C choisi notamment pour réduire la valeur de la constante diélectrique. 20 On réalise ensuite un second évidemment à l'intérieur de la couche 170, le second évidemment ayant dans un mode de réalisation une section plus importante que celle du premier évidemment ayant servi à réaliser le via métallique 130. Dans un mode de réalisation, ce second évidemment présente également une section circulaire comme celle du via 130. 25 Ce second évidemment expose une surface prédéterminée de la couche PMD 120 comportant le via métallique 130. On dépose ensuite en couche mince sur les parois intérieures de ce second 30 évidement une barrière, par exemple en TaN-Ta 140 destinée à empêcher toute diffusion du cuivre ou du métal, au travers des parois latérales du second évidement, vers le Si-O-C de la couche 170. Alternativement on utilise du TiN-Ti ST06-GR3-448 -10- La figure 2 illustre un mode de réalisation particulier où la barrière 140 couvre la totalité de Ila surface interne du second évidement réalisé à l'intérieur de la couche 170, mais il s'agit d'un élément nullement limitatif. On dispose ensuite, à l'intérieur du second évidement, une seconde couche mince 150 de silicium poreux Si-O-C ou Ge-O-C destinée à former un chausson permettant de recevoir ou d'accueillir un contact métallique 160,. Le contact 160 est choisi en un métal quelconque dont les atomes sont lo susceptibles de diffuser au sein du matériau Si-O-C Dans un mode de réalisation particulier, le contact 160 est réalisé en cuivre. Alternativement, il pourra être réalisé en un autre métal à forte diffusion, tel que Ag, Al ... On réalise ainsi, comme on le voit sur la figure 2, un contact de cuivre 160 1s qui peut diffuser partiellement dans la couche de Si-O-C 150 en fonction de paramètres de réglage, afin de modifier les caractéristiques de résistivité du circuit électrique formé entre le contact 160 et les couches de métallisation disposés (et non illustré) sur le substrat 110. 20 Le contact 160 réalise ainsi l'électrode supérieure d'un élément résistif programmable. lequel dispose d'une seconde électrode qui est le métal ou matériau du via 130. On pourra compléter la structure par des contacts couplés aux électrodes 25 facilitant la connexion de la structure vers l'extérieur. Les contacts peuvent être réalisés par tout matériau métallique, tels que l'or, l'aluminium et ses alliages, le tungstène ou le cuivre.. L'élément résistif qui vient d'être décrit peut être associé à un transistor 30 d'accès quelconque et l'ensemble réalise alors une cellule mémoire complète, dont le schéma électrique est illustré dans la figure 4. Pour commander le phénomène d'électromigration des atomes de cuivre au sein de la couche Si-O-C 150 (et par conséquent la résistivité de cette couche), on ST06 -GR3-448 2930371 -11- modifie la puissance fournie à la cellule mémoire, et ce notamment en appliquant un champ électrique, un courant ou une étape de chauffage durant une phase d'écriture et, plus spécifiquement, une action conjointe d'un champ électrique et de la température. 5 II en résulte une modification des paramètres de résistivité qui est mesurable au moyens d'amplificateurs de lecture appropriés. En effet, lorsque la couche de Si-O-C 150 n'est pas contaminée par les atomes de cuivre, on observe une résistance présentant une valeur élevée. Au contraire, lorsque apparaît la diffusion des atomes de cuivre au sein de la couche de Si-O-C 150, alors on mesure un contact de relative faible résistance entre le cuivre 160 et la barrière TaN 140. Cette modification de la résistivité de l'élément mémoire permet alors de fixer une information, soit 0 ou soit 1 au sein de cet élément. L'élément mémoire que l'on vient de décrire peut être utilisée pour stocker de l'information et peut donc servir à la réalisation de mémoires électroniques. En particulier, la cellule peut avantageusement être substituée à d'autres dispositifs connus, tels que des mémoires DRAM, SRAM, PROM, EPROM, EEPROM ou toutes combinaisons de ces dernières. Pour effectuer les opérations de lecture on associe à l'élément mémoire un transistor d'accès permet de constituer alors une cellule mémoire complète. Premier mode de réalisation : transistor MOS Un premier de réalisation d'une mémoire conforme à la présente invention est basée sur une structure de type NMOS permettant une fabrication économique avec une certaine densité relative et se trouve illustrée dans les figures 2 et 3 montrant respectivement un schéma de structure intégrant la mémoire à un transistor MOS, et son schéma électrique équivalent. Sur la figure 3 on voit que la cellule mémoire comporte un transistor d'accès, par exemple NMOS, comportant un drain, une source et une grille, respectivement ST06-GR3-448 -12- représentée par les lettres D, S et G dans la figure 4 et par les régions 210, 220 et 230 dans la figure 3. Le drain 200 est électriquement connecté à l'électrode inférieure de l'élément 5 mémoire 100 dont l'électrode supérieure 180 est connecté au potentiel ES. L'homme du métier fixera les valeurs des différences de potentiels en fonction de la technologie utilisée. 10 Comme on le voit, une telle structure occupe une place particulièrement réduite puisqu'un seul transistor NMOS est nécessaire pour réaliser une seule cellule mémoire. L'opération de lecture du contenu d'une telle mémoire s'effectue de façon 15 classique en appliquant une différence de potentiel entre les bornes ES et S et en mesurant le courant circulant dans ce chemin. Si le courant est très faible, cela signifie que l'élément mémoire 100 présente une conductivité particulièrement faible, représentative d'une information de type � 0 � par exemple ; Dans le cas contraire, la conductivité sera plus importante, et une information '1 � sera alors lue. 20 Second mode de réalisation : transistor bipolaire Un second mode de réalisation d'une mémoire conforme à la présente invention est basée sur une structure de transistor de type bipolaire qui permet de 25 réduire l'espace occupé par la cellule mémoire et présente ainsi l'avantage d'une densité plus élevée. Clairement, un homme du métier adaptera le schéma qu vient d'être décrit en utilisant des transistors bipolaires, à effet tunnel (FET) et dispositif de diodes. 30 La figure 4 illustre la manière d'organiser un ensemble de cellules mémoires, telles que celle décrite précédemment, de manière à réaliser un plan mémoire MM qui est organisé, d'une part, en premiers groupes (par lignes) et, d'autre part, en second groupes (par colonnes). ST06-GR3-448 - 13 - S'agissant des premiers groupes, on voit que la première ligne comporte le groupe formée par les cellules CLI1, CL12 et CL13, tandis que la deuxième ligne est formée par les cellules CL21, CL22 et CL33 et qu'enfin la troisième ligne est formée par les cellules CL31, CL32 et CL33. Chaque premier groupe (ie le groupe formé par la ligne CL11, CL12 et CL13) comporte des cellules dont les grilles des transistors sont reliées ensemble par une première métallisation WLAi 0=1 pour la première ligne, i=2 pour la seconde ligne et i=: 3 pour la troisième ligne) . Par ailleurs les électrodes supérieures ES des Io éléments mémoires EM(i) sont reliées ensemble par une seconde métallisation WLF'i (i=1 pour la première ligne, i=2 pour la seconde ligne et i= 3 pour la troisième ligne). S'agissant des seconds groupes, on voit que chaque colonne comporte un 15 second groupe de cellules mémoires CL. Ainsi, la première colonne est formée par le groupe de cellules CL11, CL21, CL31, tandis que la seconde colonne est formée par le groupe CL12, CL22 et CL32 et qu'enfin la troisième colonne est formée par le groupe CL13, CL23 et CL33. Les cellules de chaque deuxième groupe ont des transistors dont les sources sont connectées ensemble par une troisième métallisation BLj (J=1 pour la première colonne, j=2 pour la seconde colonne et j= 3 pour la troisième colonne) . 25 Le dispositif de la mémoire MM comporte par ailleurs des moyens de commande (non représentés) capables, en fonction du mode de programmation ou de lecture, d'appliquer les tensions adéquates aux lignes sur les première, seconde et troisième métallisations WLi, WLPi et BLj , de façon à permettre les opérations de lecture et d'écriture souhaitées. La manière de générer les signaux de 30 commande adéquats est bien connue d'un homme du métier et par conséquent les circuits logiques et la génération des différentes tensions requises ne sera pas décrite plus en détail. 35 ST06-GR3-448 20 Revendications1. Structure mémoire comportant un transistor d'accès (TR) connecté en série avec un élément résistif programmable (EM), caractérisé en ce que ledit élément résistif programmable comporte sur substrat semi-conducteur (110) ; une couche isolante (170) disposant d'un évidement comportant : - une première couche (140) tapissant les surfaces latérales et le fond dudit évidemment et imperméable à la diffusion de métal ; - une seconde couche (150) composé d'un matériau poreux sur ladite première 15 couche ; : - une troisième couche (160) de matériau métallique permettant de réaliser une électrode de contact susceptible de diffusion au sein dudit matériau poreux constitué de la seconde couche. 20 la diffusion des ions métalliques au sein de ladite seconde couche étant commandée par l'action conjointe d'un champ électrique et de la température. 2. Structure mémoire selon la revendication 1 caractérisée en ce que ladite première couche est réalisée en Ta-N ûTA ou TiN- Ti. 3. Structure mémoire selon la revendication 2 caractérisée en ce que ladite seconde couche est réalisée en oxyde de silicium Si-O-C, Ge-O-C. 4. Structure mémoire selon la revendication 3 caractérisée en ce que ledit contact 30 de la troisième couche est du cuivre, de l'argent ou de l'aluminium. ST06-GR3-448 25 25-15- 5. Structure mémoire selon la revendication 1 caractérisé en ce qu'il comporte une couche intermédiaire (120) de prémétal diélectrique (PMD), ladite couche comportant un via métallique (130) isolé par une barrière métallique (180) . 6. Structure mémoire selon la revendication 5 caractérisée en ce ladite couche intermédiaire (120) est réalisée en PSG, PBSG, SiOC ou un nitride de silicium et en ce que ledit via métallique (30) est réalisé en tungstène. 7. Dispositif de mémoire non volatile électriquement programmable comportant un io plan mémoire formé d'une matrice de cellules mémoire formée chacune d'un transistor d'accès (TR) et d'un élément mémoire (EM i,j), ledit élément mémoire comportant sur un substrat (110) une couche isolante (170) disposant d'un évidement comportant : 15 - une première couche (140) tapissant les surfaces latérales et le fond dudit évidement et imperméable à la diffusion de métal ; - une seconde couche (150) composé d'un matériau poreux sur ladite première couche;: - une troisième couche (160) de matériau métallique permettant de réaliser une 20 électrode de contact susceptible de diffusion au sein dudit matériau poreux constitué de la seconde couche ; la diffusion des ions métalliques au sein de ladite seconde couche étant commandée par l'action conjointe d'un champ électrique et de la température ; ladite matrice comportant : - des premiers groupes de cellules (CLii) s'étendant tous selon une première direction, chaque premier groupe comportant des cellules dont les grilles des 30 transistors sont reliées ensemble par une première métallisation (WLAi), dont les électrodes supérieures des éléments mémoires (EMi) sont reliées ensemble par une deuxième métallisation (WLPi), ST06-GR3-448 25- 16- - des seconds groupes de cellules (CLj) s'étendant tous selon une seconde direction, chaque second groupe comportant des cellules dont les sources des transistors sont connectés ensemble par une troisième métallisation (BLj), ledit dispositif comportant des moyens de commande capables d'appliquer des tensions choisies sur les premiers, seconds et troisièmes métallisations de façon à programmer sélectivement chaque cellule . 8. Un procédé de fabrication d'une structure de mémoire programmable 10 comportant les étapes : - fournir un substrat (110) ; - déposer une couche isolante (170) comportant un évidemment; - disposer une première couche (140) tapissant les surfaces latérales et le fond dudit évidemment et imperméable à la diffusion de métal ; 15 - disposer une seconde couche (150) composé d'un matériau poreux sur ladite première couche (140) , - disposer une troisième couche (160) réalisé en matériau métallique présentant un pouvoir de diffusion au sein de ladite seconde couche. , - appliquer un champ électrique conjointement à une variation de température pour 20 provoquer une diffusion commandée des atomes de métal de ladite troisième couche au sein de ladite seconde couche. 9. Un procédé selon la revendication 8 caractérisé en ce que ladite couche isolante est formée d'oxyde de silicium Si-O-C ; 10. Procédé selon la revendication 9 caractérisé en ce que ladite première couche est du TaN-TA ou du TiN-Ti. 11. Procédé selon la revendication 10 caractérisé en ce que la seconde couche est 30 du Si-O-C . 12. Procédé selon la revendication 11 caractérisé en ce que ladite troisième couche est composé de cuivre. ST06-GR3-448 5. Août 2008- 17 - 13. Procédé selon l'une des revendications 8 à 12 caractérisé en ce que qu'il comporte, sous ladite couche isolante (170) : - la réalisation d'une couche intermédiaire (120) de pré-métal diélectrique au dessus dudit substrat ; - la réalisation d'un évidement de ladite couche (120) pour réaliser un puits exposant une surface déterminée du substrat (110); - le dépôt d'une couche mince (180) de TiN sur les parois latérales ainsi que, sur le fond du puits afin de constituer une barrière protectrice de la couche intermédiaire; - le dépôt d'une couche métallique, tel que du tungstène par exemple; lo - une opération de planarisation mécanique chimique (CMP) ; - un dépôt d'une barrière (190) de matériau Si-C ; 14. procédé de fabrication d'une structure de mémoire programmable comportant les étapes suivantes : 15 - fournir un substrat (110) ; - disposer une première couche (120) de pré-métal diélectrique au dessus dudit substrat ; - réaliser un premier évidement de ladite couche pour réaliser un puits exposant une surface déterminée du substrat (110); 20 - déposer une couche mince de TiN (180) sur les parois latérales ainsi que sur le fond du puits afin de constituer une première barrière protectrice de ladite première couche; - le dépôt d'une couche métallique, tel que du tungstène par exemple; - effectuer une opération de planarisation mécanique chimique (CMP); 25 - déposer une seconde barrière (190) de matériau Si-C ; - déposer une seconde couche (170) d'oxyde de silicium Si-O-C ; - réaliser un second évidement de ladite seconde couche de section plus importante que celle dudit premier évidement - déposer successivement sur les parois internes dudit second évidement une 30 troisième barrière (140) composée de TaN-Ta et une troisième couche mince de Si-O-C destinée à servir d'élément résistif programmable ; - remplir l'orifice résiduel de cuivre de manière à former une électrode de contact supérieure pour l'élément résistif programmable. 35 STO6-GR3-448