FR 2930385 A1 20091023 FR 0852573 A 20080416 La présente invention concerne un dispositif pour la réalisation d'une fonction logique comprenant une structure magnétique comportant au moins un empilement magnétorésistif incluant une première couche ferromagnétique et une deuxième couche ferromagnétique séparées par une couche in- tercalaire non ferromagnétique. L'électronique de spin également désignée par le terme spintronique est une discipline en plein essor, qui consiste à utiliser le spin de l'électron comme degré de liberté supplémentaire par rapport à l'électronique classique sur silicium qui n'utilise que sa charge. Le spin a en effet une influence 1 o importante sur les propriétés de transport dans les matériaux ferromagnétiques. De nombreuses applications de l'électronique de spin en particulier les mémoires ou les éléments logiques utilisent des empilements de couches magnétorésistives comprenant au moins deux couches ferromagnétiques séparées par une couche non-magnétique. L'une des couches ferromagné- 15 tiques est piégée dans une direction fixe et sert de couche de référence tan-dis que l'aimantation de l'autre couche peut être commutée relativement facilement par l'application d'un moment magnétique par un champ magnétique ou un courant polarisé en spin. Ces empilements peuvent être des jonctions tunnels magnétiques 20 (MTJ) lorsque la couche séparatrice est isolante ou des structures dites vannes de spin lorsque la couche séparatrice est métallique. Dans ces structures, la résistance électrique varie en fonction de l'orientation relative des aimantations des deux couches ferromagnétiques. Les jonctions tunnels magnétiques sont des nanostructures consti- 25 tuées de deux couches ferromagnétiques séparées par une couche d'oxyde. L'aimantation d'une des couches ferromagnétique (appelée couche dure ou � Nard Layer �, HL) est fixe. La stabilité de cette couche peut être assurée par sa forme ou par couplage d'échange avec une couche Anti-FerroMagnétique (AFM). L'aimantation de l'autre couche (appelée couche 30 douce ou � Soft Layer �, SL) est modulable. La résistance de l'empilement dépend alors de l'orientation relative des deux couches ferromagnétiques : c'est l'effet de Magnéto Résistance Tunnel. Le passage d'une aimantation Parallèle (P) à une aimantation Anti-Parallèle (AP) va présenter un comportement hystérétique et la valeur de la résistance va alors coder l'information contenue dans la jonction. Dans les matériaux ferromagnétiques, il existe une anisotropie ma- gnétocristalline due aux interactions entre le moment magnétique et le ré-seau cristallin. Il en résulte une direction dite de facile aimantation dans la-quelle l'aimantation va s'aligner naturellement en l'absence de sollicitation extérieure. A cette anisotropie cristalline, une anisotropie de forme va pou-voir s'ajouter, dépendant cette fois ci de la forme de la jonction : par exem- 1 o pie, si l'on utilise une jonction de forme ovale, l'anisotropie de forme va tendre à aligner l'aimantation suivant l'axe le plus grand de la jonction. Si l'axe de facile aimantation magnétocristalline est orienté suivant cette même di-rection, les effets vont s'additionner et on va obtenir une stabilité importante de la jonction. 15 Les magnétorésistances géantes à jonction tunnel sont les éléments de stockage d'un nouveau type de mémoires magnétiques non-volatiles. Associées à des matrices d'adressage, elles constituent des mémoires MRAM (� Magnetic Random Access Memory �). La non volatilité intrinsèque des dispositifs magnétiques, alliée à une grande densité d'intégration, une 20 grande vitesse d'écriture et une bonne immunité aux radiations permet d'espérer combiner les qualités de toutes les sortes de mémoires électroniques existantes et d'en dépasser les performances. Dans le cadre d'une utilisation mémoire, les caractéristiques cruciales sont la densité d'intégration, les vitesses et les consommations à l'écriture et à la lecture. 25 A côté des mémoires de type MRAM, un grand champ d'applications de ces magnétorésistances à effet tunnel est la logique programmable. Un circuit de logique programmable est un circuit dont la fonctionnalité peut être programmée à partir d'un circuit standard. Si cette fonctionnalité peut être modifiée plusieurs fois, on parle de circuits reprogrammables. Les circuits 30 reprogrammables les plus utilisés actuellement sont les FPGA (� Field Programmable Gate Array �), qui sont composés de fonctions logiques programmables de base dites tables de conversion (ou LUT pour � Look Up Table �) interconnectées pour former une fonction logique complexe. Dans ce type de circuits, la fonction de chaque LUT est codée par un code stocké en mémoire. On peut ainsi concevoir des portes logiques ou autres éléments logiques utilisant des jonctions tunnels ou des vannes de spin. Ces éléments bénéficient du caractère non-volatile de l'information qui y est trai- tée, et de la possibilité de reprogrammer la porte c'est-à-dire d'en changer la fonctionnalité (par exemple transformer une porte ET en NON OU). Les problématiques de la logique programmable sont donc assez proches de celles des mémoires, avec toutefois quelques nuances : - La densité d'intégration est moins critique que dans le cas d'une mé- moire (car les éléments mémoires de logique programmable ne servent qu'à stocker la fonctionnalité du circuit et non pas une grande quantité de données) ; - La vitesse et la consommation d'écriture sont également moins critiques, la fonctionnalité du circuit étant alors programmée une fois et le fonctionnement du circuit ne consistant qu'en une suite de cycles de lecture (sauf en cas de reconfiguration dynamique où la fonctionnalité du circuit évolue au cours de son utilisation). La troisième grande famille de circuits logiques est celle des circuits logiques non reprogrammables ou ASIC's (Application Specific Integrated Circuits). Dans ces circuits, la fonction logique est inchangeable et un circuit doit être conçu pour chaque fonction logique. Cette approche est beaucoup plus performante en terme d'intégration, mais elle nécessite de créer un circuit spécifique, ce qui est beaucoup plus cher que dans une approche reprogrammable. Il n'y a pas ici d'aspect de mémorisation : la fonction logique est généralement décomposée en fonctions logiques élémentaires (� et �, � ou � et � complément �), appelées � standard cells � et interconnectées entre elles pour former la fonction logique désirée. Alors que les MRAMs et les FPGA ont fait l'objet de beaucoup d'études, les travaux sur la logique magnétique non reprogrammable sont beaucoup moins nombreux. En effet, la non-volatilité et l'immunité aux radiations des MTJ les prédisposent davantage à un usage de type mémoire. De plus, ces dispositifs étant passifs, il n'est pas a priori possible de connecter directement deux fonctions logiques purement magnétiques sans détériorer leur fonction, à moins de faire appel à des composants CMOS pour regénérer le signal. Or une fonction logique est généralement décomposée en fonctions logiques élémentaires. Par ailleurs, dans le cas d'une utilisation de type mémoire ou FGPA, le signal logique n'est transféré d'une technologie à l'autre (magnétique vers CMOS et vice-versa) qu'un faible nombre de fois ; en d'autres termes, le rapport entre le nombre de composants magnétiques et le nombre de composants CMOS est suffisamment grand pour rendre l'approche viable. En revanche, si l'on cherche à réaliser une fonction complexe à partir de fonc- tions logiques élémentaires, le signal logique doit traverser un nombre important de cellules logiques de base, nécessitant à chaque fois un double changement de technologie, le nombre de ces changements devenant rapidement prohibitif. On peut également exprimer cela en disant que le rapport mentionné ci-dessus entre le nombre de composants magnétiques et les nombre de composants CMOS peut vite devenir inacceptable et l'intérêt d'utiliser des composants magnétiques devient discutable. Dans ce contexte, la présente invention a pour but de fournir un dis-positif permettant la réalisation de fonctions logiques non reprogrammables à partir d'une structure magnétique en s'affranchissant des problèmes cités plus haut. A cette fin, l'invention propose un dispositif pour la réalisation d'une � fonction logique� comprenant une structure magnétique comportant : - au moins un premier empilement magnétorésistif incluant une première couche ferromagnétique et une deuxième couche ferromagné- tique séparées par une couche intercalaire non ferromagnétique, - au moins une première ligne de courant située au voisinage dudit premier empilement magnétorésistif et engendrant au voisinage dudit premier empilement un champ magnétique lorsqu'elle est traversée par un courant électrique, ledit dispositif étant caractérisé en ce que, pour ledit au moins un empile-ment, ladite première ligne comporte au moins deux points d'entrées de courant de sorte que deux courants s'additionnent dans ladite première ligne, la somme desdits deux courants étant déterminée par ladite fonction logique. On entend par � fonction logique � une fonction ayant un seuil minimum de complexité booléenne équivalent à l'une au moins des quatre fonctions � ET �, � OU �, � NON ET � ou � NON OU �. Par conséquent, le fait d'inscrire ou de lire une mémoire n'est pas considéré comme une fonction logique au sens de l'invention. Par ailleurs, conformément à l'usage, un élément magnétorésistif qui comporte au moins une couche ferromagnétique dure et une couche ferro-magnétique douce séparées par une couche intercalaire non ferromagnétique (métallique ou isolante) est appelé � empilement magnétorésistif � ou 1 o � jonction tunnel magnétique �. Dans ce qui suit, on désignera cet élément par le terme � empilement magnétorésistif �. Dans de tels empilements, l'une ou l'autre des couches ferromagnétiques, ou les deux, peuvent être elles-mêmes composées de plusieurs couches ferromagnétiques et non ferromagnétiques conçues de telle manière 15 que l'ensemble se comporte comme une seule couche ferromagnétique de performances améliorées, formant ce que l'on appelle une couche magnétique de synthèse. Dans ce qui suit, on écrira indifféremment � couche magnétique � ou � couche ferromagnétique �. Grâce à l'invention, on génère une fonction logique en utilisant un 20 empilement magnétorésistif à écriture par champ et en interconnectant des entrées (éventuellement reliées à des lignes) portant différents signaux de courant de manière à produire la fonction logique par la somme des courants (Lois de Kirchhoff) et non directement par la somme des champs magnétiques (impliquant plusieurs lignes d'écriture au voisinage de 25 l'empilement). Le dispositif selon l'invention comprend des entrées (éventuellement reliées à des lignes) de courant regroupées ensemble en une seule ligne d'écriture ; une telle configuration est particulièrement utile lors-qu'on a beaucoup d'entrées ; on évite ainsi d'avoir beaucoup de lignes de courant autour d'un même empilement. 30 On notera que les lignes de courant peuvent avoir des formes diverses de type fil ou ruban. On notera qu'il est également possible de prendre des lignes de largeurs différentes de sorte que, à courant égal et à distance de la couche ferromagnétique égale, le champ magnétique généré par une ligne plus large soit plus faible que le champ magnétique généré par une ligne moins large. Le dispositif selon l'invention peut également présenter une ou plu- sieurs des caractéristiques ci-dessous, considérées individuellement ou se- lon toutes les combinaisons techniquement possibles : - ladite première ligne est connectée à au moins une autre ligne de courant appartenant à un niveau de métallisation différent du niveau de métallisation de ladite première ligne, les deux lignes étant reliées 1 o par une ligne conductrice d'interconnexion et le point de connexion entre ladite ligne d'interconnexion et ladite première ligne formant l'un desdits deux points d'entrée de courant ; - lesdits au moins deux points d'entrées de courant injectent respectivement un courant Il et 12 dans ladite troisième ligne de sorte que 15 l'intensité H' du champ généré par ladite troisième ligne au voisinage de ladite couche douce est telle que = Il I I2 où H est l'intensité H du champ magnétique généré par ladite troisième ligne de courant lorsque celle-ci est parcourue par un courant I ; - le dispositif selon l'invention comporte : o au moins un deuxième empilement magnétorésistif qui peut être soit confondu avec ledit premier empilement soit différent dudit premier empilement, ledit deuxième empilement incluant une première couche ferromagnétique et une deuxième couche ferromagnétique séparées par une couche intercalaire non ferromagnétique, o au moins deux lignes de courant appartenant respectivement à un premier et un deuxième niveau de métallisation, chacune desdites deux lignes engendrant un champ magnétique au voisinage dudit deuxième empilement lorsqu'elles sont traversées par un courant électrique, lesdites deux lignes étant disposées à des distances différentes de ladite deuxième couche ferromagnétique dudit deuxième empilement ; on entend 20 25 30 par distance entre une ligne et la deuxième couche la distance séparant le centre de la deuxième couche et le point de la ligne le plus proche dudit centre de la deuxième couche. La deuxième couche sera le plus souvent une couche ferromagnétique douce tandis que la première couche sera le plus souvent une couche ferromagnétique dure piégée dans un état magnétique fixe servant de référence. On notera que les axes de symétrie des lignes de courant dans le sens du courant et le centre de la deuxième couche ne sont pas nécessairement dans un même plan: on parle dans ce cas d� Préférentiellement, ledit circuit limiteur comporte trois transistors PMOS et trois transistors NMOS montés en série, le premier transistor PMOS et le troisième transistor NMOS ayant leur grille commune, le deuxième transistor PMOS et le deuxième transistor NMOS ayant leur grille commune, le troisième transistor PMOS et le premier transistor NMOS ayant leur grille commune, le drain commun du premier transistor NMOS et du troisième transistor PMOS étant connecté à ladite ligne de propagation de la retenue par ledit septième via conducteur vertical. La présente invention a également pour objet une porte � et � logique incorporant un dispositif selon l'invention, ladite porte � et � comprenant : une interface d'entrée de signaux de courant IA et IB, une structure magnétique comprenant : o un empilement magnétorésistif incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, o une première, une deuxième, une troisième et une quatrième ligne de courant, ladite première ligne de courant recevant le courant IA, ladite deuxième ligne de courant recevant le courant IB, ladite troisième ligne de courant recevant un courant constant prédéterminé, ladite quatrième ligne de courant étant située au voisinage dudit empilement magnétorésistif et engendrant au voisinage dudit empilement un champ magnétique lorsqu'elle est traversée par un courant électrique, ladite quatrième ligne de courant comportant trois points d'entrées de courant la reliant électriquement auxdites première, deuxième et troisième lignes de courant de sorte que les courants circulant dans lesdites première, deuxième et troi- sième lignes de courant s'additionnent dans ladite quatrième ligne. La présente invention a enfin pour objet un dispositif voteur majoritaire incorporant un dispositif selon l'invention, ledit dispositif voteur majoritaire comprenant : - une interface d'entrée de signaux de courant la, lb et lb alimentant trois lignes d'interconnexions, une structure magnétique comprenant une partie magnétique de génération de la sortie dudit voteur majoritaire comportant : o un premier empilement magnétorésistif incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, o un deuxième empilement magnétorésistif incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, o une première ligne de courant engendrant un champ magnétique au voisinage desdits premier et deuxième empilement et 1 o étant située à une distance d suivant l'axe vertical des couches douces de chacun desdits premier et troisième empile-ment, o un premier et un deuxième via conducteur vertical reliant électriquement ladite première ligne de courant respectivement à 15 une deuxième ligne de courant parcourue par le courant la et à une branche d'une troisième ligne de courant parcourue par la somme des courants lb+lc de sorte que les courants lb+lc et la soient sommés avant d'être acheminés sur ladite première ligne de courant engendrant un champ magnétique au voisi- 20 nage desdits premier et deuxième empilements. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles : - la figure 1 est une représentation schématique simplifiée du champ 25 magnétique généré par une ligne de courant infiniment longue; - les figures 2a) et 2b) représentent un empilement magnétorésistif et un fil conducteur rectiligne de longueur infinie ; - la figure 3 représente un additionneur complet binaire sur 1 bit; - la figure 4 représente un additionneur complet binaire sur n bits ; 30 - la figure 5 illustre l'architecture d'un dispositif pour la réalisation d'une fonction logique du type additionneur selon l'invention ; - les figures 6 a) à 6 b) illustre un mode de réalisation d'une interface d'entrée du dispositif de la figure 5 ; - la figure 7 illustre un mode de réalisation d'une interface de sortie du dispositif de la figure 5 ; - la figure 8 représente une vue en trois dimensions d'un mode de réalisation des parties magnétiques de génération de somme et de re- tenue du dispositif de la figure 5 ; - les figures 9 et 10 représentent respectivement une vue de dessus et une vue de face de la partie magnétique de génération de somme telle que représentée en figure 8 ; - la figure 11 représente une vue de dessus de la partie magnétique de 1 o génération de retenue telle que représentée en figure 8 ; - la figure 12 représente une vue en trois dimensions d'un additionneur 2 bits selon l'invention avec propagation de la retenue ; - la figure 13 représente un circuit limiteur de courant utilisé pour l'additionneur 2 bits de la figure 12 ; 15 - La figure 14 représente de manière schématique un dispositif pour la réalisation d'une porte � et � logique selon l'invention. Dans toutes les figures, les éléments communs portent les mêmes numéros de référence. Afin d'illustrer la notion de topologie d'interconnexion, nous allons tout 20 d'abord quantifier le champ magnétique généré en un point de l'espace par une distribution de courant. Soit une densité de courant locale j en un point M' de l'espace repéré par son vecteur position r' . Le champ magnétique gé-néré par J(r') en un point M repéré par son vecteur position Test donné par la loi de Biot et Savart : dH(r) j(r')x(r-r') 4TCr-r'3 On notera que le signe x désigne le produit vectoriel. Le champ magnétique total obtenu pour une distribution de densités de courant V est obtenue en intégrant cette équation sur tout le volume V : H(r) -JJL J(r')x(rdV (2). 4Trr-r'3 25 Dans un but de simplification, nous assimilerons dans ce qui suit la ligne d'écriture à un fil de longueur infinie et nous considèrerons le cas d'un champ magnétique généré par ce fil de longueur infinie parcouru par un courant I. La section circulaire du fil est de rayon R. Comme illustré en figure 1, le fil F passe à une distance r d'un point M telle que r�R, où dl est un vecteur unitaire ayant la direction et le sens du courant et di- est un vecteur uni-taire perpendiculaire à la ligne de courant et passant par M. Dans ce cas précis, la valeur du champ H en M est donnée par l'équation suivante : H = I di x dl 27rr io On peut déjà noter que dans cette approximation, la valeur du champ dépend de la direction, du sens et de la valeur du courant, ainsi que de la distance de la ligne au point considéré. Considérons maintenant par exemple que le point M représente le centre de la couche ferromagnétique douce SL d'un empilement magnétoré- 15 sistif MTJ tel que représenté en figures 2 a) comportant en outre une couche ferromagnétique dure HL et une couche intercalaire non ferromagnétique IC séparant les couches SL et HL. La ligne de courant F est toujours parcourue par un courant I. Avec les conventions de la figure 2 b) où B,,,YY , ansl et emhi sont les angles formés respectivement par la ligne de courant F, l'aimanta- 20 tion de la couche douce SL et l'aimantation de la couche dure HL avec l'axe de facile aimantation de la couche douce (situé suivant l'axe y d'un repère xyz dans lequel l'axe x est perpendiculaire à y dans le plan de la feuille et z est perpendiculaire au plan de la feuille). Le champ magnétique appliqué au centre de la couche douce est donné par l'équation suivante : H = 1 dixdl = 1 2TCr 2TCr /ù cos e,,,YY - sin e~~YY 25 (4) Si l'on considère que l'on n'a pas d'anisotropie de forme et que le champ d'anisotropie magnétocristalline est négligeable par rapport au champ appliqué, on peut considérer en première approximation que le moment magnétique sera aligné sur le champ généré. Si l'on considère l'exemple où l'aimantation de la couche dure est perpendiculaire à l'axe de facile aimantation (i.e. B,nhl = 900), on peut alors facilement choisir la direction des courants à appliquer pour obtenir des états parallèle (noté P), antiparallèle (noté AP) ou intermédiaire (noté INT) de l'empilement magnétorésistif comme illustré dans le tableau 1 ci-dessous (on désigne par RP la résistance de l'empilement magnétorésistif MTJ dans son état parallèle, RAP la résistance de l'empilement magnétorésistif dans son état antiparallèle et RINT la résistance de l'empilement magnétorésistif dans un état intermédiaire tel que RAP > RINT >Rp). e ~YY emsl Etat Résistance de l'empilement magnétorésistif 0 90 ° Parallèle RP 180 ° 270 ° Antiparallèle RAP 90° 180° Intermédiaire RINT Tableau 1 Supposons maintenant que l'on ait deux lignes de courant L, et L2, se trouvant respectivement à des distances r, et r2 du centre de la couche douce, on générera un champ dont la valeur est donnée par l'équation sui-vante : /ùcos0curr~ /ùcos02YY~ H = 1 dr x dl = 11 ùsin & + 12 ùsin e2 (5), où et 2TCr 2TCr urr 2TCra urr urr i 0 0 e YY sont les angles formés respectivement par les deux lignes de courant L, et L2 avec l'axe de facile aimantation de la couche dure. En appliquant ce qui précède à deux lignes, la première ligne étant si-tuée à une distance d, au dessus de la couche douce et la deuxième ligne étant située à une distance d2 au dessous de la couche douce, pour deux courants de même intensité circulant respectivement dans la première ligne et dans la deuxième ligne, les intensités H1 et H2 des champs générés res- pectivement par les première et deuxième lignes au voisinage de la couche douce sont donc telles que : H= d H2 d 1 Ainsi, le choix de la direction des deux lignes de courant, de la direction et de l'intensité des deux courants les traversant permet de choisir exac- terrent la direction et l'intensité du champ magnétique généré et donc la di-rection de l'aimantation sous champ. Cette approche peut être généralisée à n fils conducteurs. Cet exemple n'est bien entendu donné qu'à titre d'illustration: d'une manière générale, tout choix de la position des lignes dans les trois dimensions (se traduisant par un choix de topologie des couches 1 o d'interconnexion), de la direction et de la valeur de chaque courant peut être utilisé pour réaliser une fonction logique plus ou moins complexe comme nous allons le voir en détails dans ce qui suit à partir de deux exemples de réalisation d'un circuit logique additionneur magnétique complet (� Magnetic full adder � en anglais) : on entend par additionneur magnétique complet un 15 additionneur qui contient une entrée et une sortie de retenue de sorte qu'il peut être interfacé avec un autre additionneur magnétique complet. Par ailleurs, l'intensité du champ magnétique généré dépend directe-ment de l'intensité du courant qui traverse la ligne. Dès lors, en additionnant des courants d'entrée arrivant sur une même ligne par une interconnexion 20 ad hoc de plusieurs lignes conductrices arrivant sur ladite ligne (lois de Kirchhoff), on peut modifier la valeur de l'intensité du champ magnétique, l'intensité d'un champ généré étant ainsi par exemple deux fois plus élevée pour une ligne parcourue par un courant 2x1 que pour une ligne située à la même distance de la couche douce et parcourue par un courant 1. 25 De façon connue, les processeurs contiennent quatre systèmes fonc- tionnels: - les circuits mémoire (code, données), - les circuits de contrôle (les arbitres de bus, les blocs de gestion de l'énergie,...), 30 - les circuits d'entrée-sortie permettant les dialogues entre circuits du processeur (� on-chip �) ou avec des circuits externes (� off-chip �), le noyau du processeur appelé � core � ou � datapath � dédié au traitement de l'information (i.e. réalisant le calcul à proprement parler). Le noyau "standard" d'un processeur est généralement constitué d'un ensemble de blocs fonctionnels interconnectés, réalisant des opérations combinatoires basiques purement logiques (� ET �, � OU �,...) ou arithmétiques (addition, multiplication, comparaison, décalage), l'ensemble étant piloté par des blocs de contrôle. En fonction de l'application visée, on privilégiera la vitesse du noyau (temps de calcul pour réaliser une opération donnée, la vitesse étant souvent dépendante du type d'opération selon les chemins 1 o plus ou moins critiques dans le noyau et du type de données à traiter) ou l'énergie maximale à dissiper pour une opération donnée. Une grande partie des noyaux actuels travaillent sur des mots de 32 bits ou 64 bits. Une même opération devant être effectuée sur chacun des bits du mot, le noyau est donc constitué (pour un mot de 32 bits par exemple) de 32 tranches (ou 15 � slices � en anglais) identiques travaillant en parallèle : chaque tranche opère sur 1 bit de donnée (architecture "bit-sliced"). La réalisation d'un noyau sur 32 bits revient donc à la réalisation et à l'optimisation d'une seule tranche qui sera répétée autant de fois que le nombre de bits composant le mot. Cette approche est en particulier tout à fait valable pour un additionneur 20 qui est l'un des constituants du noyau. L'addition est également l'opération arithmétique la plus utilisée mais aussi le bloc limitant du noyau en termes de vitesse de traitement. L'architecture de l'additionneur est donc critique, il existe actuellement un certain nombre d'approches (en technologie CMOS) visant à optimiser celui-ci, on trouve des optimisations niveau circuit ou ni- 25 veau logique (comme le "carry lookahead adder"). Un additionneur complet binaire FA est illustré en figure 3. A et B sont les bits à additionner. C;n ("carry in") représente la retenue provenant d'une précédente somme (dans le cas d'une sommation sur n bits) et Cout (C;n du prochain additionneur) représente la retenue résultant du calcul ("carry out"). La table de vérité d'un tel 30 additionneur FA est donnée dans le tableau 2 ci-dessous. n A B Ci S Co, t 0 23 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 Tableau 2 Il existe plusieurs types d'architecture CMOS permettant la réalisation d'un additionneur binaire complet (Static Adder, Mirror Adder, Transmission-Gate-Based Adder), les objectifs étant essentiellement de minimiser le coût silicium et le temps de calcul de l'additionneur complet sur n bits. On peut réaliser un additionneur sur n bits en mettant en cascade n additionneur FAo à FAn_,, chaque additionneur étant un additionneur tel que représenté en figure 3. Un exemple d'un tel additionneur FAS complet sur n bits en série est représenté en figure 4. Dans cette configuration, la sortie de retenue Cout; de l'additionneur FA; est injectée dans l'entrée de retenue de l'additionneur FAi+1. Cette structure montre que le temps de calcul tpdder (ou le temps de propagation de l'additionneur complet) dépend essentiellement du temps de calcul de la retenue ainsi que de la propagation de celle-ci à travers la chaine (dépendant donc du nombre n de bit). Lorsque celui-ci augmente, il est alors nécessaire de passer à une approche d'optimisation logi- que-système pour diminuer le temps de propagation, passant d'une complexité linéaire comme ici (tpdder � n) à une complexité en racine de n ou lo- garithmique (tpd`er �,J) ou (tpdder c L'additionneur 1 a trois entrées logiques A, B C;n, A et B constituant les bits à additionner et C;n constituant la retenue de l'additionneur précédent, et deux sorties logiques S et Cout constituant respectivement la somme et la retenue telles que définies en référence à la table de vérité du tableau 2. Les entrées logiques A, B et C;n correspondent à des niveaux de tension 1 o correspondant à la masse si la valeur logique est 0 et à une tension de pola- risation d'une grille de transistor MOS si la valeur logique est 1. L'additionneur 1 comporte : - un premier bloc 2 d'interface d'entrée réalisé en technologie CMOS de génération de signaux de courant IA, IB et Icin alimentant trois li- 15 gnes d'interconnexions dont le sens dépend de l'information logique appliquée en entrée; - un deuxième bloc 7 de génération de la somme S ; - un troisième bloc 8 de génération de la retenue Cout. Le deuxième bloc 7 de génération de la somme S comporte : 20 - une partie magnétique 3 fonctionnant en mode différentiel et générant deux sorties d'informations magnétorésistives 11 et 12 ; - une interface de sortie 4 réalisée en technologie CMOS permettant de convertir les informations magnétorésistives 11 et 12 en une tension compatible CMOS S. 25 De façon similaire, le troisième bloc 8 de génération de la rete- nue Cout comporte : - une partie magnétique 5 fonctionnant en mode différentiel et générant deux sorties d'informations magnétorésistives 13 et 14 ; une interface de sortie 6 réalisée en technologie CMOS permettant de convertir les informations magnétorésistives 13 et 14 en une tension compatible CMOS Cout. L'additionneur hybride 1 se présente comme un système où les par- ties magnétiques 3 et 5 (ainsi que la topologie du système d'interconnexion comme nous le verrons par la suite) réalisent l'opération arithmétique et la partie CMOS (l'interface d'entrée 2 et les deux interfaces de sortie 4 et 6), fait office d'interface avec le monde extérieur. Un mode de réalisation de réalisation de l'interface d'entrée 2 est re- présenté en figure 6 a). Cette interface 2 illustre la génération du courant IA à partir de l'information logique A ; deux autres circuits analogues peuvent être utilisés pour la génération de IB à partir de B et de Ic;n à partir de C;n. Conformément à l'invention, l'interface d'entrée 2 est entièrement réalisée en technologie CMOS. Cette interface 2 comporte quatre transistors 202-205 montés deux à deux en inverseurs CMOS connectés en série. En l'espèce, les transistors de la paire 202-203 sont du type PMOS, tandis que les transistors de la paire 204-205 sont du type NMOS (respectivement pour Positive Metal Oxyde semiconductor et Negative Metal Oxyde Semiconductor). Les transistors PMOS 202 et 203 (symbolisés par un cercle rapporté sur leurs grilles) ont leurs sources communes connectées à une alimentation en tension Vdd et les transistors NMOS 204 et 205 ont leurs sources communes connectées à la masse. Les transistors PMOS 202 et NMOS 204 ont leurs drains communs et les transistors PMOS 203 et NMOS 205 ont leurs grilles communes, le drain commun des transistors 202 et 204 étant relié à la grille commune des transistors 203 et 205. Les transistors PMOS 203 et NMOS 205 ont leurs drains communs reliés à une source d'alimentation égale à la moitié de la tension Vdd. Les transistors PMOS 202 et NMOS 204 ont leurs grilles communes et reçoivent l'information logique A sur cette grille. Conformément à la logi- que CMOS, cette information logique A est codifiée sous la forme d'un ni-veau de tension nulle si l'information binaire est 0 (de sorte que le transistor NMOS 204 est bloqué et le transistor PMOS 202 est passant) et sous la forme d'un niveau de tension positif si l'information binaire est 1 (de sorte que le transistor NMOS 204 est passant et le transistor PMOS 202 est bloqué). Ainsi, si l'information logique à transmettre est � `A'=0 �, les transis-tors NMOS 204 et PMOS 203 sont bloqués, tandis que les transistors PMOS 202 et NMOS 205 sont passants et réciproquement si � `A'=1 �, les transis- tors NMOS 204 et PMOS 203 sont passants, tandis que les transistors PMOS 202 et NMOS 205 sont bloqués. L désigne la ligne d'interconnexion dans laquelle circule le courant IA représentatif de l'information logique A. En considérant comme positif le courant I entrant dans la ligne L formant le système d'interconnexion (reliée aux drains et polarisée à Vdd/2) et comme négatif le courant sortant, on peut donc écrire en référence aux figures 6 b) et 6 c) l'équivalence suivante: A=`0' IA=-1 (figure 6 c)) A=`1' IA=1. (figure 6 b)). Ainsi, le courant IA sera négatif dans le cas où l'information A est `0' et positif dans le cas où l'information A est `1'. I désigne la valeur absolue du courant générant un champ local H au centre de la couche douce utilisée dans un dispositif selon l'invention et suffisamment intense pour permettre le passage de l'état parallèle à antiparallèle de celle-ci. Cette approche "mode courant" laisse également envisager la possibilité de travailler avec des tensions d'alimentation relativement bas-ses (ce qui est intéressant dans l'optique actuelle du � downscaling �). Comme le courant d'écriture circule dans la ligne d'interconnexion L selon des directions opposées (aller ou retour), il est parfois qualifié de courant bidirectionnel. Ainsi, contrairement à la logique CMOS où l'information est codifiée sous la forme d'un niveau de tension, la logique de la partie magnétique uti- lise des courants de niveaux équivalents pour les deux valeurs binaires mais de sens opposés Le bloc d'entrée 2 permet la conversion de l'information logique en mode tension (niveaux compatibles CMOS) en un courant dont le niveau est suffisant pour moduler l'état magnétique des empilements magnétorésistifs à travers les champs générés dans le circuit d'interconnexions. Les interfaces de sortie 4 et 6 sont réalisées en technologie CMOS. La figure 7 illustre un mode de réalisation de l'interface de sortie 4, l'interface de sortie 6 pouvant être réalisée de façon identique. 1 o La figure 7 illustre donc l'interface de sortie 4 connectée électrique-ment par l'intermédiaire de deux lignes conductrices d'interconnexion L1 et L2 à la partie magnétique 3 (sur laquelle nous reviendrons par la suite) recevant des informations logiques codifiées sous la forme de courant +1 ou -1 de la part de l'interface d'entrée 2. La partie magnétique 3 comporte deux 15 empilements magnétorésistifs polarisées à l'aide de la source de tension Vdd et générant respectivement un courant 11 et 12 dans les lignes conductrices L1 et L2, ces courants dépendant de la résistance électrique de chaque empilement (cette résistance dépendant elle-même de l'orientation du champ magnétique de la couche douce par rapport à l'orientation du champ 20 magnétique de la couche dure de référence). L'interface de sortie 7 comporte : - un circuit de � clamp � 302 ; - un circuit miroir de courant différentiateur 303 ; - un élément tampon amplificateur 304. 25 Le circuit de � clamp � 302 (formant un limiteur de tension) est composé de deux transistors PMOS dont les grilles sont reliées, chaque transistor PMOS recevant respectivement sur sa source le courant 11 et le courant 12. Ces deux transistors PMOS de clamp permettent de limiter la tension de polarisation Vbias des empilements magnétorésistifs au moyen d'un réglage 30 opéré en agissant sur la tension Vc,amp qui est appliquée sur les deux grilles. Comme le montre la figure 7, les courants issus des drains de chacun de ces transistors PMOS sont ensuite comparés au moyen du miroir de courant différentiateur 303. Pour former un tel miroir de courant différentiateur 303, on emploie deux transistors NMOS, dont les grilles sont portées au potentiel du drain de l'un d'entre eux de manière à générer le courant différentiel Diread qui attaque le � buffer � amplificateur 304 ou tampon de sortie. Ce courant différentiel Diread est représentatif de la différence de résistance AR entre les deux empilements magnétorésistifs. Selon le sens du courant Diread, le miroir de courant différentiateur 303 charge ou décharge l'élément tampon amplificateur 304. Cet élément tampon a pour rôle de regénérer l'information numérique en la convertissant sous la forme d'une tension S compatible avec les niveaux logiques de 1 o composants CMOS. L'interface de sortie permet de convertir les informations magnétorésistives 11 et 12 en une tension compatible CMOS. On aura ainsi par exemple : - pour un AR>0, `S=1' (i.e. S a un niveau de tension correspondant à un 15 1 logique) ; - pour un AR Les empilements MTJ1 et MTJ2 sont connectés sur leur partie supérieure par une électrode supérieure commune 10 de polarisation sensible-ment dirigée suivant l'axe x. Cette électrode supérieure est reliée à un rail 12 d'alimentation en tension Vdd dirigé suivant l'axe y par un via conducteur vertical 11. L'empilement MTJ1 est connecté sur sa partie inférieure par une électrode inférieure 14 reliée à un via conducteur vertical 16. Ce via conducteur 16 fournit le courant 11 formant l'entrée de l'interface de sortie 3 illustrée en figures 5 et 7. L'empilement MTJ2 est connecté sur sa partie inférieure par une élec- trode inférieure 13 reliée à un via conducteur vertical 15. Ce via conducteur 15 fournit le courant 12 formant l'entrée de l'interface de sortie 3 illustrée en figures 5 et 7. Comme nous l'avons déjà mentionné plus haut, le circuit magnétique 9 est réalisé par une pluralité de couches d'interconnexion comprenant une alternance de couches conductrices aussi appelées "niveaux de métallisation" pourvues de lignes conductrices métallisées s'étendant parallèlement à ladite couche et de couches isolantes (non représentées) traversées par des vias conducteurs permettant une connexion électrique entre deux niveaux de métallisation. Un niveau de métallisation comprend une pluralité de lignes conductrices entourées par des régions réalisées en matériau diélectrique. Le circuit magnétique 9 est formé par trois niveaux de métallisation N1 à N3 qui vont permettre d'injecter les courants d'entrée IA, IB et Icin transmis par l'interface d'entrée 2 telle qu'illustrée en figure 6. On notera que l'électrode supérieure 10 et les électrodes inférieures 13 et 14 des empile- ments magnétorésistifs MTJ1 et MTJ2 forment respectivement deux autres niveaux de métallisation non référencés sur la figure 8. Nous allons décrire dans ce qui suit plus spécifiquement les trois ni-veaux de métallisation N1 à N3. Chaque niveau de métallisation est formé par une ou plusieurs lignes de courant visant à orienter le champ magnétique des différentes couches douces en présence : - Le niveau de métallisation N1 est représenté par des chevrons ; - Le niveau de métallisation N2 situé au-dessus du niveau de métallisation N1 est représenté par des pointillés denses ; - Le niveau de métallisation N3 situé au-dessus du niveau de métallisa- tion N2 est illustré par des pointillés plus épars que pour le niveau N2. La partie magnétique 3 de génération de somme comporte trois li- gnes conductrices 17, 18, 19 appartenant respectivement aux niveaux de métallisation N1, N2 et N3. Les figures 9 et 10 représentent respectivement des vues de la partie magnétiques 3 de génération de somme dans le plan xy (vue de dessus) et xz (vue de face). Les empilements MTJ1 et MTJ2 sont représentées en trait pointillé sur la figure 9 avec une flèche en trait plein symbolisant l'orientation magné-tique de la couche dure de référence. Les aimantations des couches dures des deux empilements MTJ1 et MTJ2 sont positionnées dans le même sens (on notera d'ailleurs que l'on prendra la même orientation de la couche dure pour les deux autres couches dures des empilements MTJ3 et MTJ4 décri- tes plus tard dans le texte). Trois via conducteurs verticaux 20, 21 et 22 d'accès à l'interface d'entrée CMOS telle que représentée aux figures 5 et 6 sont respectivement connectés électriquement aux lignes 17, 18 et 19. Le via vertical 20 permet d'injecter le courant IB valant +/-I (correspondant au niveau de tension B) dans la ligne 17. Le via vertical 21 permet d'injecter le courant IA valant +/-I (correspondant au niveau de tension A) dans la ligne 18. Le via vertical 22 permet d'injecter le courant Ic;n valant +/-I (correspondant au niveau de tension C;n) dans la ligne 19. Par souci de clarté, les vias 20, 21 et 22 ainsi que les électrodes 10, 13 et 14 n'ont pas été représentés sur les figures 9 et10. Il est important de préciser qu'à chaque instant (chaque pas de cal-cul) les empilements sont en équilibre sous champs : l'équilibre est maintenu tant que le courant est appliqué (c'est-à-dire pendant le fonctionnement du circuit) et est perdu dès que le courant n'est pas appliqué. Nous entendrons par la suite par distance entre une ligne de courant et un empilement magnétorésistif, la distance séparant le centre de la cou- che douce et le point de la ligne le plus proche dudit centre de la couche douce. La ligne de courant 18 (du niveau de métallisation N2 intermédiaire) que l'on appellera � ligne de polarisation magnétique � est une ligne dirigée suivant l'axe x et passant à la fois sous l'empilement magnétorésistif MTJ1 1 o et sous l'empilement magnétorésistif MTJ2 à une distance d suivant l'axe z vertical. On notera que cette ligne de courant 18 pourrait également être au-dessus des empilements MTJ1 et MTJ2 à une même distance d et produire le même effet (avec un courant la traversant dans le sens opposé). La ligne de courant 19 (du niveau de métallisation supérieure N3) est 15 une ligne sensiblement en forme de U dont les deux branches parallèles 23 et 24 sont suivant l'axe y et sont situées au-dessus des empilements MTJ1 et MTJ2 à une distance double 2xd par rapport à la distance d séparant la ligne 18 des empilements MTJ1 et MTJ2. La ligne de courant 17 (du niveau de métallisation inférieure N1) est 20 une ligne suivant l'axe y et est située uniquement au-dessous de l'empilement MTJ1 à une distance double 2xd par rapport à la distance d séparant la ligne 18 de l'empilement MTJ1. Par ailleurs, la ligne de courant 17 est reliée électriquement à la ligne de courant 19, au niveau de sa branche 24, grâce à un via d'interconnexion 25 vertical 25 de sorte que les courants des lignes 17 et 19 sont sommés avant d'être acheminés sur la branche 23 de la ligne de courant 19 produisant ses effets sur l'empilement MTJ2. En conséquence, pour le premier empilement magnétorésistif MTJ1, les lignes 19 et 17 approvisionnant les courants Icin et IB sont de part et d'au- 30 tre de l'empilement MTJ1 et à équidistance de celui-ci tandis que la ligne de courant 18 approvisionnant le courant IA est sous MTJ1 (ou au-dessus) à une distance moitié moins importante que les deux autres lignes 19 et 17. Ainsi, pour un courant 1 donné permettant une rotation de l'aimantation de la couche douce de l'empilement MTJ1 de l'état parallèle à l'état antiparallèle, le champ généré au centre de la couche douce par la ligne 18 est deux fois plus intense que celui généré par les lignes 19 et 17. En ce qui concerne MTJ2, celle-ci est dans la même configuration par rapport la ligne 18 subissant une influence identique à MTJ1 ; en revanche, les courants des lignes 17 et 19 sont sommés (lois de Kirchhoff), cette somme étant acheminée sur la branche de la ligne 19 au dessus de l'empilement magnétorésistif MTJ2 à une distance double de celle associée à la ligne 18. On notera qu'on aurait également pu sommer les courants des lignes 17 et 19 et prendre une ligne 17 en U et une ligne 19 située unique-ment au-dessus de l'empilement MTJ1. Dans ce cas, la somme des courants aurait été acheminée sur la branche de la ligne 17 au-dessous de l'empilement MTJ2 à une distance double de celle associée à la ligne 18. Evaluons maintenant la réaction de la partie magnétique 3 de généra- tion de somme aux différentes configurations possibles. On reprendra les hypothèses faites précédemment. Ainsi, en entrée, on considèrera que `0' -1 et que `1' I. De même, en sortie, on aura : AR=RMTJ1-RMTJ2>O S='1' et, AR=RMTJ1-RMTJ2 On appellera RN,T,t la résistance de l'empilement magnétorésistif MTJi dans son état parallèle ou sensiblement parallèle et RMT,t la résistance de l'empilement MTJi dans son état antiparallèle ou sensiblement antiparallèle. Nous appellerons RMT,ti la résistance de l'empilement magnétorésistif MTJi dans un état intermédiaire (8 compris entre 0 et n) entre RMT,t et RMT,ti de sorte que : RMT,i > RnIT,~ > RMT,~ On peut ainsi écrire la table de génération des champs magnétiques vus par chacune des empilements MTJ1 et MTJ2 pour les différentes combinaisons du vecteur d'entrée A, B et C. Cette table est représentée dans le tableau 3 ci-dessous : A B Cin IA IB ICIN H x MTJ1 H Y MTJ1 H x MT, 2 HY MTJ 2 0 0 0 -I -I -I ûH + H û +H -2H +H - -H 2 2 2 0 0 1 -1 -1 +1 -2H =ûH +H ûH+H _0 +H 2 2 2 0 1 0 -1 +1 -1 +2H =+H +H ûH + H _ +H 2 2 2 0 1 1 -1 +1 +1 H ûH +H +2H =+H +H -0 2 2 2 1 0 0 +1 - 1 - 1 û H + H û -H -2H -H - -H 2 2 2 1 0 1 +1 -1 +1 -2H -H ûH + H û -H - -H 2 2 2 1 1 0 +1 +1 -1 +2H -H ûH + H _ -H ù+H 2 2 2 1 1 1 +1 +1 +1 H û H -H + 2H -H +H û û 2 2 2 Tableau 3 H représente l'intensité du champ généré au voisinage de la couche douce par un courant I circulant dans une ligne de courant située à une dis- tance d du centre de la couche douce de l'empilement magnétorésistif MTJi. Dès lors, pour une ligne située à une distance 2xd, l'intensité du champ généré sera égale à H/2. HmxT,t et HMT,ti représentent les composantes suivant les axes x et y du vecteur champ magnétique généré au voisinage de la couche douce de l'empilement MTJi. On déduit des valeurs des composantes HmxT,t et HMTJi pour les empi- lements magnétorésistifs MTJ1 et MTJ2 la table de vérité finale donnant en fonction des champs obtenues, les états résistifs de chacun des empilements magnétorésistifs RMTJ1 et RMTJ2, le signe de la variation de résistance sgn(AR) (où sgn() désigne la fonction signe) et la valeur binaire de sortie sous la forme d'une tension S générée par l'interface de sortie 4 représentée en figure 7. Cette table de vérité est représentée dans le tableau 4 ci- dessous. La détection par l'interface de sortie s'effectue sous champs : c'est la combinaison des champs magnétiques générés par chacune des entrées et via le réseau d'interconnexions spécifique pour chacune des deux parties magnétiques 3 et 5 (retenue, somme) qui va stabiliser les états magnétiques pendant le temps de lecture. Il est donc préférable d'utiliser des amplificateurs différentiels rapides permettant non seulement d'avoir un temps de propagation de l'additionneur faible (haute vitesse de calcul) mais également un temps de maintient (temps de � hold �) de l'information en entrée réduit, diminuant d'autant plus la consommation lors du fonctionnement. Opter pour 1 o une résistance nominale de l'empilement magnétorésistif relativement faible et une forte magnétorésistance tunnel (notamment en utilisant du MgO) est un avantage non négligeable sur la vitesse de lecture (de forts courants relatifs et absolus diminuent le temps de réponse de l'amplificateur). HMTJ1 HMTJ1 HMT,2 HMT,2 RMTJ1 RMTJ2 sgn(AR) S 0 +H -H +H RP RINT OR 0 1 +H +H 0 +H RINT RP AR>0 1 0 +H +H +H RP RINT OR 0 1 15 Tableau 4 On pourra faire en sorte que les champs générés sur l'axe x (perpendiculaire aux aimantations de couches dures) soit plus intenses que les champs générés sur l'axe y pour permettre une bonne saturation des cou- 20 ches douces dans la direction considérée et pour maximiser ainsi la varia- tion relative de résistance, soit : HmxT,t > HMT,ti On obtient bien la somme S conformément à la table de vérité du "Binary Full Adder" FA donnée dans le tableau 2. On notera que des courants d'intensités identiques traversant des conducteurs de part et d'autre d'un empilement magnétorésistif vont générer des champs de sens contraires si ces courants sont dans le même sens et un champ maximum si ces courants sont de sens opposés : c'est le cas de l'empilement MTJ1. En ce qui concerne MTJ2, si les courants sommés sont de sens contraires, l'effet s'annule et le champ généré est nul ; s'ils sont dans le même sens, le champ est maximum. 1 o La partie magnétique 5 de génération de retenue comporte : un troisième empilement magnétorésistif incluant une couche ferro-magnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique ; - un quatrième empilement magnétorésistif MTJ4 formé par une cou- 15 che ferromagnétique dure et une couche ferromagnétique douce sé- parées par une couche intercalaire non ferromagnétique. Comme pour les empilements MTJ1 et MTJ2, les différentes couches des deux empilements magnétorésistifs MTJ3 et MTJ4 ne sont pas représentées par souci de clarté. La couche ferromagnétique douce est réalisée 20 en un matériau magnétiquement doux tel que le Permalloy par exemple. Son aimantation répond ainsi facilement aux variations d'un champ magnétique extérieur qui y est appliqué. Cette couche est de préférence assez fine de sorte que son aimantation puisse tourner de façon importante sous l'effet de faibles flux magnétiques. La couche ferromagnétique dure présente une ai- 25 mantation piégée. Par ailleurs, la couche de jonction intercalaire non ferro- magnétique peut être réalisée en MgO. De préférence, les couches douces présentent une forme circulaire ou quasi-circulaire de façon à minimiser le courant d'écriture nécessaire à la modulation de leur orientation magnétique. 30 Les aimantations des couches dures des deux empilements MTJ3 et MTJ4 sont positionnées dans le même sens que celles des empilements MTJ1 et MTJ2. Les empilements MTJ3 et MTJ4 sont connectés sur leur partie supérieure par une électrode supérieure commune 26 de polarisation sensible-ment dirigée suivant l'axe y. Cette électrode supérieure est reliée au rail 12 d'alimentation en tension Vdd par un via conducteur vertical 27. L'empilement MTJ3 est connecté sur sa partie inférieure par une électrode inférieure 28 sensiblement dirigée suivant l'axe y et reliée à un via conducteur vertical 29. Ce via conducteur 29 fournit le courant 13 formant l'entrée de l'interface de sortie 5 représentée en figure 5. L'empilement MTJ4 est connecté sur sa partie inférieure par une électrode inférieure 30 sensiblement dirigée suivant l'axe y et reliée à un via conducteur vertical 31. Ce via conducteur 31 fournit le courant 14 formant l'entrée de l'interface de sortie 5 représentée en figure 5. La partie magnétique de génération de retenue 5 comporte en outre une ligne conductrice 32 appartenant au niveau de métallisation N1 (même 15 niveau que la ligne conductrice 17). La figure 11 représente une vue de la partie magnétiques 5 de génération de retenue dans le plan xy (vue de des-sus). Les empilements MTJ3 et MTJ4 sont représentés sous la forme d'un cercle en trait plein hachuré sur la figure 11 avec une flèche en trait plein 20 symbolisant l'orientation magnétique de la couche dure de référence. La ligne de courant 32 est une ligne sensiblement en forme de U dont les deux branches parallèles 33 et 34 sont suivant l'axe x et sont situées respectivement au-dessous des empilements MTJ3 et MTJ4 à une distance d identique à la distance séparant la ligne de courant 18 des empilements 25 MTJ1 et MTJ2. La forme en U de la ligne de courant 32 permet pour un même sens de courant de générer des champs magnétiques opposés dans chacune des empilements MTJ3 et MTJ4. La partie magnétique de génération de retenue 5 comporte par ail-leurs deux via conducteurs verticaux 35 et 36 reliant électriquement la ligne 30 de courant 32 respectivement à la ligne de courant 18 parcourue par le courant IA et à la portion 23 de la ligne de courant 19 parcourue par la somme des courants IB+Icin. La somme des 3 courants IA+IB+ICin circule ainsi dans la ligne de courant 32 dédiée à la retenue. Comme pour la partie magnétique 3 de génération de la somme, on peut ainsi écrire la table de génération des champs magnétiques vu par chacune des empilements MTJ3 et MTJ4 pour les diffé- rentes combinaisons du vecteur d'entrée A, B et Ch. Cette table est représentée dans le tableau 5 ci-dessous : A B CAB I. 1H ICLN 1 r..e II M T, .~ 0 0 0 -I -I -I - 1 -e3 + 0 0 1 -I -I +I - - + 0 + 0 1 1 -I +I +I + +. I 0 0 +I -I -I - - + I 0 1 +I -I +I + + - I I 0 +I +I -I +1 + -H I I 1 +I +I +I +$I +3. -3 Tableau 5 Contrairement au cas de la partie magnétique pour lequel on pouvait obtenir trois valeurs de résistance, les champs sont ici uniquement générés sur l'axe y relatif à l'aimantation de la couche dure de sorte que l'on a soit une résistance RMT,t de l'empilement magnétorésistif MTJi dans son état parallèle ou sensiblement parallèle soit une résistanceRMT,t de l'empilement magnétorésistif MTJi dans son état antiparallèle ou sensiblement antiparal- lèle. H représente l'intensité du champ généré au voisinage de la couche douce par un courant I circulant dans une ligne de courant situé à une dis-tance d du centre de la couche douce de l'empilement MTJi. On notera que la ligne de courant 32 de la partie magnétique de génération de retenue 5 comporte également un via conducteur vertical 37 re- liée à la source de tension Vdd/2 qui permettra de générer les courants bidirectionnels tels qu'illustrés en figure 6. On déduit des valeurs du champ pour les empilements MTJ3 et MTJ4 la table de vérité finale donnant en fonction des champs obtenues, les états résistifs de chacun des empilements RMTJ3 et RMTJ4, le signe de la variation de résistance sgn(AR) (où sgn() désigne la fonction signe et AR=RMTJ3- RMTJ4) et la valeur binaire de sortie sous la forme d'une tension Cout générée par l'interface de sortie 6 représentée en figure 5. Cette table de vérité est représentée dans le tableau 6 ci-dessous : 3fZ - r.0 R 13 R f a n( R) sat -3 +3 i 0 0 -H +t. R _ ,C 0 0 -H +H R:0 0 +H -H ' g L .> 0 I -H +H R: 0 0 + -H R> 0 +fis -H R > 0 I +3 - H gg.: A d~ > 'l I Tableau 6 On obtient bien une retenue Cout conformément à la table de vérité du "Binary Full Adder" FA donnée dans le tableau 2. On notera que le circuit de génération 5 de la retenue se comporte comme un voteur majoritaire : en effet, la table de vérité de l'additionneur montre que si le nombre de 0 en entrée est supérieur au nombre de 1 alors la valeur de la retenue est 0 et inverse-ment pour 1, cette opération étant plus difficile à réaliser en logique CMOS classique, le circuit complet nécessitant un nombre important de transistors. Ici, la somme de courants bidirectionnels d'intensités identiques et d'un sys- tème différentiel magnétique calibré à un seuil de retournement de per- met de facilement réaliser cette opération. Rappelons qu'un voteur majoritaire est un composant comprenant un certain nombre d'entrées logiques et une sortie logique. Cette sortie vaut � 1 � si le nombre de � 1 � en entrée est supérieur au nombre de � 0 �. Notons que selon cette définition, un tel dis- positif n'a de sens que si le nombre d'entrées est impair. Le tableau 7 montre la table de vérité d'un voteur majoritaire à 3 entrées. a b c Sv 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Tableau 7 En comparant le tableau 2 et le tableau 7 et en prenant � a � égal à � A �, � b � égal à � B �, �c�égal à�C;n�et�Sv� égal à�Cour�ona bien la même table de vérité. L'invention permet donc de combiner la technologie magnétique à base d'empilement magnétorésistif MTJ de première génération FIMS (pour � Field Induced Magnetic Switching �, i.e. l'aimantation de la couche douce modifiée par application d'un champ magnétique généré par une ligne de courant au voisinage de l'empilement magnétorésistif) avec la technologie CMOS pour réaliser un additionneur "Binary Full Adder" hybride. Cette architecture est destinée aux applications de calculs intensifs nécessitant des performances relativement élevées, une consommation dynamique relati- vement basse et une densité d'intégration forte. L'architecture de cet additionneur comprend donc 3 blocs, un premier bloc constitué de buffers CMOS dimensionnés en conséquence pour per-mettre la génération des courants bidirectionnels injectés dans le système d'interconnexions de la partie magnétique. La bidirectionnalité est assurée par une polarisation des lignes de routage à la moitié de la tension d'alimentation du circuit. Chacune des entrées (A, B et C;,,) ayant des poids relatifs équivalents dans le calcul de l'addition, les buffers associés auront des tailles équivalentes. Les buffers pilotent donc 3 lignes d'interconnexions géné- rant dans chacune d'elles un courant dont le sens dépend de l'information logique appliquée en entrée. Ces lignes traversent les deux structures ma- gnétiques différentielles générant des champs locaux en fonction des courants mais également de la topologie du routage. C'est cette topologie qui va "fonctionnellement" différencier les parties magnétiques de génération de somme et de génération de la retenue de sortie (les réactions magnétiques des deux parties magnétiques étant différentes pour un même stimulus). L'utilisation d'une paire d'empilements magnétorésistifs fonctionnant en mode différentiel permet de bénéficier de la réjection en mode commun des amplificateurs de lecture et donc d'une bonne immunité au bruit. On obtient ainsi une variation de résistance AR "positive ou négative" en fonction de la 1 o direction du champ local appliqué et donc de la combinaison des courants injectés dans les lignes. Cette variation de résistance est générée sous la forme d'un courant différentiel par l'étage CMOS (amplificateur différentiel) et convertie sous la forme d'une tension afin d'obtenir l'information logique correspondante, la somme pour un bloc et la retenue pour l'autre, celle-ci pou- 15 vant être transmise au bloc suivant pour un calcul sur n bits. Nous verrons dans ce qui suit qu'il est également possible de transmettre cette information directement sous la forme d'un courant : on peut alors, dans une certaine mesure, s'abstenir de "réellement calculer" les retenues intermédiaires (c'est-à-dire de regénérer ces retenues sous forme de niveaux logiques 20 grâce à la circuiterie CMOS). Cette architecture présente un certain nombre d'avantages par rapport aux circuits CMOS équivalents, le premier étant la dissociation entre les circuits générant les stimuli d'entrées en mode courant (les données à sommer) et les circuits de génération des résultats permettant de globalement 25 accroître les performances du système et de limiter la puissance dynamique consommée lors des calculs, ceci étant d'autant plus vrai avec les structures magnétiques différentielles utilisées nécessitant des courants relativement faibles. On peut considérer qu'il n'y a pas de contact entre l'émetteur des stimuli et la partie magnétique : dès lors, l'opération de calcul en elle-même 30 ne consomme pratiquement pas de puissance. Un deuxième avantage est la dissociation entre le calcul de la retenue et celui de la somme, les opérations étant ici totalement parallélisées. De plus, les structures magnétiques et CMOS sont totalement identiques, ce qui permet une optimisation, une simplification et une standardisation (standard cell) du process de réalisation d'un tel composant. Cette approche permet d'obtenir une densité importante pour la partie CMOS accentuée par le fait que l'additionneur peut utiliser moins de 20 transistors pour fonctionner (amplificateurs+buffers). En outre, le développement des mémoires magnétiques MRAM as-sure la compatibilité du process magnétique avec le process standard CMOS (environnement digital). Dès lors, la partie magnétique peut donc être ajoutée en post-processing au-dessus de la partie CMOS (� Above-IC �). Dans cette approche, le calcul est effectué par la partie magnétique à l'aide de faibles variations (induites par la combinaison des champs locaux) des aimantations des empilements appariés autour des positions d'équilibres. Cette approche utilisée dans les logiques CMOS mode courant (CML) par exemple est bien adaptée à la réalisation des circuits digitaux rapides, la fonctionnalité étant fixée par la topologie du routage des interconnexions permettant une modulation en puissance et en direction des champs. La partie CMOS fait uniquement office d'interface assurant la compatibilité du circuit avec les composants "classiques" (regénération de l'information sous forme tension). Enfin, un quatrième avantage est la possibilité de s'abstenir de calculer ou en d'autres termes, de regénérer la retenue de sortie sous forme d'une tension, la lecture étant le facteur limitant (en terme de vitesse) de cette architecture et de propager implicitement celle-ci sous la forme d'un courant, directement dans l'entrée correspondante (C;n) du deuxième additionneur. On peut ainsi réaliser un additionneur sur 4 bits ayant globalement la même vitesse que celui sur 2 bits. Lorsqu'on regarde les tableaux 5 et 6, on se rend compte que le signe de la somme des courants traversant la ligne de courant 32 de la retenue est totalement corrélé à l'information binaire de sortie Cout (génération de la retenue par l'interface de sortie CMOS). Ce résultat est normal par construction, car lorsque l'on veut réaliser un additionneur n bits (il faut 32 additionneurs complets "Binary Full Adder" pour sommer 2 mots de 32 bits), il est nécessaire de propager la retenue d'étage en étage. Toutefois, les calculs de retenues intermédiaires n'ont pas d'utilité puisque seules la somme et la retenue finale sont importantes. Dès lors, on peut par exemple réaliser un additionneur 2 bits (somme de deux mots de 2 bits) en mettant en cascade deux additionneurs binaires complets "Binary Full Adder" mais en s'affranchissant du calcul de la retenue intermédiaire, c'est-à-dire en réinjectant le courant somme associé au calcul de la retenue du premier étage directement dans la ligne d'entrée du deuxième (on supprime l'interface de sortie intermédiaire servant à regénérer la retenue inter- 1 o médiaire). Cette approche permet d'avoir la même vitesse de calcul pour 1 bit que pour 2 bits. Cette approche peut être généralisée à un additionneur n bits. Le temps de propagation d'un additionneur n bits selon l'invention est en moyenne divisé par 2. De plus, dans le cas de l'additionneur 2 bits, ce dernier n'utilise plus que six empilements MTJ (les empilements associés au 15 calcul de la retenue du premier étage étant inutiles), trois amplificateurs buffers (tels que l'amplificateur 304 de la figure 7) et cinq interfaces (trois inter-faces d'entrée et deux interfaces de sortie). On diminue donc globalement la taille du système et on baisse la consommation moyenne puisque le courant du premier étage est utilisé dans le deuxième. 20 Ce quatrième avantage est illustré en référence à la figure 12 qui représente une vue en trois dimensions d'un additionneur 109 2 bits selon l'invention avec propagation de la retenue selon un repère orthogonal xyz. Cet additionneur 109 comporte une partie magnétique de génération 103 d'une première somme. 25 La partie magnétique 103 de génération de la première somme com- porte : un premier empilement magnétorésistif MTJ1 ; un deuxième empilement magnétorésistif MTJ2. On notera que les différents magnétorésistifs utilisés dans 30 l'additionneur 109 sont identiques à ceux décrits précédemment en réfé- rence à l'additionneur 9 de la figure 8. Les empilements magnétorésistifs MTJ1 et MTJ2 sont connectés sur leur partie supérieure par une électrode supérieure commune 110 de polarisation sensiblement dirigée suivant l'axe x. Cette électrode supérieure est reliée à un rail 112 d'alimentation en tension Vdd dirigé suivant l'axe y par un via conducteur vertical 111. L'empilement MTJ1 est connecté sur sa partie inférieure par une électrode inférieure 114 reliée à un via conducteur vertical 116. Ce via conducteur 116 fournit le courant formant la première entrée d'une première inter-face de sortie CMOS telle que celle illustrée en figures 5 et 7. L'empilement MTJ2 est connecté sur sa partie inférieure par une élec- 1 o trode inférieure 113 reliée à un via conducteur vertical 115. Ce via conducteur 115 fournit le courant formant la deuxième entrée de ladite première interface de sortie telle qu'illustrée en figures 5 et 7. La première interface de sortie permet de générer le signal de sortie So tel qu'illustré en figure 4. 15 Le circuit magnétique 109 est formé par trois niveaux de métallisation N1 à N3 (identique à ceux décrits en référence à la figure 8) qui vont permettre d'injecter : - les courants d'entrée IAO (correspondant au bit Ao tel que représenté en figure 4), IBO (correspondant au bit Bo à sommer avec Ao) et Icin (corres- 20 pondant à la retenue d'entrée Cino telle que représentée en figure 4) transmis par une première interface d'entrée CMOS telle qu'illustrée en figure 6. - les courants d'entrée IA1 (correspondant au bit Al tel que représenté en figure 4)et IB1 (correspondant au bit B1 à sommer avec A1) transmis par 25 une deuxième interface d'entrée CMOS telle qu'illustrée en figure 6 (on notera ici que l'interface d'entrée ne fournit pas le courant correspon- dant à la retenue Conta (ou Cin1) puisque cette dernière va être directe- ment propagée sous forme de courant par le circuit magnétique). La partie magnétique 103 de génération de la première somme com- 30 porte trois lignes conductrices 117, 118, 119 appartenant respectivement aux niveaux de métallisation N1, N2 et N3. Trois via conducteurs verticaux 120, 121 et 122 d'accès à la première interface d'entrée CMOS sont respectivement connectés électriquement aux lignes 117, 118 et 119. Le via vertical 120 permet d'injecter le courant IBO valant +/-I dans la ligne 117. Le via vertical 121 permet d'injecter le courant IAO valant +/-I dans la ligne 118. Le via vertical 122 permet d'injecter le courant Icino valant +/-I dans la ligne 119. La ligne de courant 118 (du niveau de métallisation N2 intermédiaire) est une ligne dirigée suivant l'axe x et passant à la fois sous l'empilement MTJ1 et sous l'empilement MTJ2 à une distance d suivant l'axe z vertical. On notera que cette ligne de courant 118 pourrait également être au-dessus des empilements MTJ1 et MTJ2 à une même distance d et produire le même effet (avec un courant la traversant dans le sens opposé). La ligne de courant 119 (du niveau de métallisation supérieure N3) est une ligne sensiblement en forme de U dont les deux branches parallèles 123 et 124 sont suivant l'axe y et sont situées au-dessus des empilements MTJ1 et MTJ2 à une distance double 2xd par rapport à la distance d séparant la ligne 18 des empilements MTJ1 et MTJ2. La ligne de courant 117 (du niveau de métallisation inférieure N1) est une ligne suivant l'axe y et est située uniquement au-dessous de l'empilement MTJ1 à une distance double 2xd par rapport à la distance d séparant la ligne 118 de l'empilement MTJ1. Par ailleurs, la ligne de courant 117 est reliée électriquement à la ligne de courant 119, au niveau de sa branche 124, grâce à un via d'interconnexion vertical 125 de sorte que les courants des lignes 117 et 119 sont sommés avant d'être acheminés sur la branche 123 de la ligne de courant 119 produisant ses effets sur l'empilement MTJ2. L'additionneur 109 comporte une partie magnétique de génération 403 d'une seconde somme. La partie magnétique 403 de génération d'une seconde somme est structurellement identique à la partie magnétique de génération de la première somme. La partie magnétique 403 de génération de la seconde somme comporte : - un troisième empilement magnétorésistif MTJ1' ; - un quatrième empilement magnétorésistif MTJ2'. Les empilements MTJ1' et MTJ2' sont connectés sur leur partie supérieure par une électrode supérieure commune 410 de polarisation sensible-ment dirigée suivant l'axe x. Cette électrode supérieure est reliée au rail 112 d'alimentation en tension Vdd dirigé suivant l'axe y par un via conducteur vertical 411. L'empilement MTJ1' est connecté sur sa partie inférieure par une électrode inférieure 414 reliée à un via conducteur vertical 416. Ce via conducteur 416 fournit le courant formant la première entrée d'une deuxième interface de sortie CMOS telle que celle illustrée en figures 5 et 7. L'empilement MTJ2' est connecté sur sa partie inférieure par une électrode inférieure 413 reliée à un via conducteur vertical 415. Ce via conducteur 415 fournit le courant formant la deuxième entrée de ladite deuxième interface de sortie telle qu'illustrée en figures 5 et 7. La deuxième interface de sortie permet de générer le signal de sortie S1 tel qu'illustré en figure 4. La partie magnétique 403 de génération de la seconde somme comporte trois lignes conductrices 417, 418, 419 appartenant respectivement aux niveaux de métallisation N1, N2 et N3. Deux via conducteurs verticaux 420 et 421 d'accès à la deuxième interface d'entrée CMOS sont respectivement connectés électriquement aux lignes 417 et 418. Le via vertical 420 permet d'injecter le courant lB1 valant +/-I dans la ligne 417. Le via vertical 421 permet d'injecter le courant IA1 valant +/-I dans la ligne 418. La partie magnétique 403 de génération de la seconde somme corn- porte en outre un via vertical 422 permettant d'injecter un courant de retenue intermédiaire sur lequel nous reviendrons par la suite. Le via verticale 422 est reliée électriquement à la ligne de courant 419, au niveau de sa branche 424. La ligne de courant 418 (du niveau de métallisation N2 intermédiaire) est une ligne dirigée suivant l'axe x et passant à la fois sous l'empilement MTJ1' et sous l'empilement MTJ2' à une distance d suivant l'axe z vertical. La ligne de courant 419 (du niveau de métallisation supérieure N3) est une ligne sensiblement en forme de U dont les deux branches parallèles 423 et 424 sont suivant l'axe y et sont situées au-dessus des empilements MTJ1 et MTJ2 à une distance double 2xd par rapport à la distance d sépa- rant la ligne 418 des empilements MTJ1 et MTJ2. La ligne de courant 417 (du niveau de métallisation inférieure N1) est une ligne suivant l'axe y et est située uniquement au-dessous de l'empilement magnétorésistif MTJ1 à une distance double 2xd par rapport à la distance d séparant la ligne 418 de l'empilement MTJ1. Par ailleurs, la ligne de courant 417 est reliée électriquement à la ligne de courant 419, au niveau de sa branche 424, grâce à un via d'interconnexion vertical 425 de sorte que les courants des lignes 417 et 419 sont sommés avant d'être acheminés sur la branche 423 de la ligne de courant 419 produisant ses effets sur l'empilement MTJ2'. L'additionneur 109 comporte par ailleurs une ligne de courant 132 de propagation de retenue appartenant au niveau de métallisation N1 et deux via conducteurs verticaux 135 et 136 reliant électriquement la ligne de courant 132 respectivement à la ligne de courant 118 parcourue par le courant IAO et à la portion 123 de la ligne de courant 119 parcourue par la somme des courants IBO+Icino. La somme des 3 courants IAO+IBO+lcino circule ainsi dans la ligne de courant 132 dédiée à la retenue propagée. Contrairement à la ligne 32 de l'additionneur 1 bit de la figure 8, cette ligne 132 ne sert pas à produire un champ magnétique sur deux empilements magnétorésistifs mais simplement à propager la retenue intermédiaire sous la forme d'un courant sans la regénérer sous la forme d'une tension compatible CMOS : on économise ici une interface de sortie ainsi que deux empilements. La ligne de courant 132 est ensuite prolongée jusqu'au via conducteur vertical 422 pour fournir l'entrée en courant linto de ce dernier. L'additionneur 109 comporte une partie magnétique de génération de retenue finale 405. Cette partie magnétique de génération de retenue finale 405 est structurellement identique à la partie magnétique de génération de retenue 5 telle que représentée en figure 8. Elle comporte : - un cinquième empilement magnétorésistif MTJ3'; - un sixième empilement magnétorésistif MTJ4'. Les empilements MTJ3' et MTJ4' sont connectés sur leur partie supérieure par une électrode supérieure commune 426 de polarisation sensible-ment dirigée suivant l'axe y. Cette électrode supérieure est reliée au rail 112 d'alimentation en tension Vdd par un via conducteur vertical 427. L'empilement magnétorésistif MTJ3' est connecté sur sa partie infé- rieure par une électrode inférieure 428 sensiblement dirigée suivant l'axe y et reliée à un via conducteur vertical 429. Ce via conducteur 429 fournit le courant formant l'entrée d'une troisième interface de sortie telle que représentée en figure 5. L'empilement magnétorésistif MTJ4' est connecté sur sa partie infé- rieure par une électrode inférieure 430 sensiblement dirigée suivant l'axe y et reliée à un via conducteur vertical 431. Ce via conducteur 431 fournit le courant formant l'entrée de la troisième interface de sortie telle que représentée en figure 5. La partie magnétique de génération de retenue finale 405 comporte une ligne conductrice 432 appartenant au niveau de métallisation N1 (même niveau que la ligne conductrice 417). La ligne de courant 432 est une ligne sensiblement en forme de U dont les deux branches parallèles 433 et 434 sont suivant l'axe x et sont si-tuées respectivement au-dessous des empilements MTJ3' et MTJ4' à une distance d identique à la distance séparant la ligne de courant 418 des em- pilements MTJ1' et MTJ2'. La forme en Ude la ligne de courant 432 permet pour un même sens de courant de générer des champs magnétiques opposés dans chacun des empilements MTJ3' et MTJ4'. On notera que la ligne de courant 432 de la partie magnétique de génération de retenue 405 comporte également un via conducteur vertical 437 reliée à la source de tension Vdd/2 qui permettra de générer les courants bidirectionnels tels qu'illustrés en figure 6. La partie magnétique de génération de retenue finale 405 comporte par ailleurs deux via conducteurs verticaux 435 et 436 reliant électriquement la ligne de courant 432 respectivement à la ligne de courant 418 parcourue 1 o par le courant IA1 et à la portion 423 de la ligne de courant 419 parcourue par la somme des courants IB1+ linto. La somme des 3 courants IA1+IB1+ Tinto circule ainsi dans la ligne de courant 432 dédiée à la retenue finale. L'additionneur 109 comporte par ailleurs un via vertical 438 connecté 15 électriquement à la ligne de courant de propagation de la retenue 132 : nous reviendrons dans ce qui suit sur l'utilisation de ce via 438. L'approche proposée ci-dessus suppose toutefois de limiter le courant linto à injecter dans le via conducteur 422 à I en valeur absolue ; or cette va-leur est dépassée pour les vecteurs (Ao Bo Cino) valant 000 et 111. Lorsque 20 le vecteur d'entrée est 000, la somme des courants injecté est -3x1 et lors-que le vecteur d'entrée est 111, la somme des courants injecté est 3x1. Pour palier à ce problème, on peut utiliser le circuit limiteur CMOS 500 tel qu'illustré en figure 13 pour réguler le courant à partir du vecteur d'entrée, action qui ne pénalise pas les performances en regard des temps de ré- 25 ponse des amplificateurs sur les parties magnétiques qui peuvent être relati- vement long. Le circuit limiteur CMOS 500 comporte : - trois transistors PMOS 501, 502 et 503 montés en série, la source du premier transistor PMOS 501 étant connectée à l'alimentation Vdd ; 30 - trois transistors NMOS 504, 505 et 506 montés en série, la source du troisième transistor NMOS 506 étant reliée à la masse. Les six transistors PMOS et NMOS sont montés en série de sorte que le drain du premier transistor NMOS 504 est connecté au drain du troisième transistor PMOS 503. Le premier transistor PMOS 501 et le troisième transistor NMOS 506 ont leur grille commune sur laquelle est injecté le signal Ao. Le deuxième transistor PMOS 502 et le deuxième transistor NMOS 505 ont leur grille commune sur laquelle est injecté le signal Bo. Le troisième transistor PMOS 503 et le premier transistor NMOS 504 ont leur grille commune sur laquelle est injecté le signal Cino. Le drain commun du premier transistor NMOS 504 et du troisième transistor PMOS 503 est connecté à la ligne de courant 132 de propagation de la retenue par le via conducteur vertical 438 (également représenté sur la figure 12). Comme déjà évoqué plus haut, chaque ligne de courant est connec- tée à la source de tension Vdd/2 (par le via conducteur 437) de façon à pou-voir transmettre un courant bidirectionnel. Lorsque le vecteur d'entrée est 000, la somme des courants injecté dans la ligne 132 est -3x1 ; le limiteur 500 injecte alors un courant 2x1 dans le via 438 (activation des transistors PMOS 501 à 503) pour limiter le courant à -1, conservant dans le même temps le signe. De la même manière, si le vecteur est à 111, la somme des courants injecté est +3x1 ; le limiteur injecte -2x1 dans le via 438 (activation des NMOS 504 à 506) pour limiter le courant à +1. On a donc bien toujours un courant égal à +/-1 dans la branche de la ligne de courant 132 située après le limiteur 500. En regard de l'architecture du limiteur, les autres combinaisons du vecteur d'entrée n'ont pas d'effets sur le courant. Bien entendu, l'invention n'est pas limitée au mode de réalisation qui vient d'être décrit. Notamment, l'invention a été plus particulièrement décrite dans le cas d'un additionneur 1 bit ou 2 bits mais elle trouve d'autres applications dans la génération d'autres types de fonctions logiques. A titre d'exemple, nous allons présenter dans ce qui suit un dispositif pour la réalisation d'une porte � et � logique selon l'invention à partir d'un empilement magnétorésistif à écriture par champ. Une porte � et � à deux entrées donne la valeur � 1 � logique en sortie si et seulement si toutes ses entrées sont à � 1 �. Ceci se traduit par la table de vérité donnée dans le tableau 8 ci-dessous. A 0 1 B 0 0 0 1 0 1 Tableau 8 Comme précédemment, les entrées A et B sont codées en courant de sorte que : A=`0' IA=-1 10 A=`1'=IA=l B=`0' 1B=-1 B=`1' IB=l Ainsi, les courants IA et IB seront négatifs dans le cas où l'information est `0' et positifs dans le cas où l'information est `1'. 15 La figures 14 a) et b) représentent de manière schématique un dispositif 600 pour la réalisation d'une porte � et � logique respectivement en vue de dessus (plan xy) et en coupe latérale (suivant le plan zy). Le dispositif 600 comporte : - un empilement magnétorésistif incluant une couche ferromagnétique 20 dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique (les caractéristiques de cet empile-ment sont identiques à celles décrites précédemment en référence aux autres modes de réalisation de l'invention). - une première ligne de courant 601 dirigée suivant l'axe y et recevant 25 le courant IA ; - une deuxième ligne de courant 602 dirigée suivant l'axe y et recevant le courant IB ;5 - une troisième ligne de courant dirigée suivant l'axe y 603 ; - une quatrième ligne de courant 604. La valeur absolue du courant est toujours la même (égale à I). L'état de l'empilement magnétorésistif MTJ représente la sortie de la porte � et �: l'état parallèle de l'empilement magnétorésistif représente un � 1 �, l'état antiparallèle un � 0 �. Les flèches de courant représentent le sens dans le-quel le courant est compté positivement. Avec les conventions utilisées, un courant positif génère un champ positif suivant l'axe x. La quatrième ligne de courant 604 est une ligne dirigée suivant l'axe y 1 o et passant au-dessus de l'empilement MTJ à une distance d suivant l'axe z vertical. Dans ce dispositif 600, la ligne 603 est une ligne supplémentaire nécessaire pour briser la symétrie du dispositif : en effet, si l'on n'a que les lignes correspondant aux entrées A et B (601 et 602) et que l'on inverse les 15 valeurs des entrées, l'état magnétique sera forcément opposé. On ne pourra donc pas avoir la même configuration de sortie pour les combinaisons � 01 � et � 10 � des entrées comme c'est le cas pour une porte � et �. En utilisant cette ligne 603 de courant supplémentaire dont la valeur du courant la traversant est constante, on amène une dissymétrie sous forme d'un dé- 20 calage de champ. Cette ligne 603 est toujours parcourue par un courant négatif de valeur ùI. Les trois lignes de courant 601, 602 et 603 sont interconnectées à la quatrième ligne de courant 604 via une ligne de courant 605 dirigée suivant x de façon à former trois points d'entrée E,, E2 et E3 de courant dans la qua- 25 trième ligne de courant 604 de sorte que les courants circulant dans les trois lignes de courant 601, 602 et 603 s'additionnent pour circuler dans la quatrième ligne de courant 604 ; selon les conventions prises ici, le courant Itot circulant dans ladite quatrième ligne de courant 604 est tel que : Itot=IA+IB+1. 30 L'intensité du champ magnétique généré dépend directement de l'intensité du courant qui traverse la ligne. Dès lors, on additionnant les cou- rants d'entrée sur les points d'entrée E1, E2 et E3 arrivant sur la quatrième ligne de courant 604, on modifie la valeur de l'intensité du champ magnétique H généré par la quatrième ligne 604. L'état magnétique de l'empilement magnétorésistif et donc la valeur de sortie en fonction des valeurs des en- trées sont données sur le tableau 9 ci-dessous. La fonction � et � est bien réalisée. A B la lb I Itot H Etat Sortie 0 0 -1 -1 -1 -31 -3H AP 0 0 1 -1 1 -1 -1 -H AP 0 1 0 1 -1 -1 -1 -H AP 0 1 1 1 1 -1 1 H P 1 Tableau 9 Nous avons mentionné dans le tableau 9 deux états stables de la résistance électrique de l'empilement MTJ : soit un état parallèle P soit un état antiparallèle pour la résistance électrique de l'empilement MTJ. Il n'est toutefois pas nécessaire d'avoir une jonction stable. Le choix d'une jonction instable peut même se révéler avantageux puisque celle-ci réagira plus facile-ment au champ magnétique, ce qui améliorera la vitesse et la consommation. Rappelons que la résistance électrique de l'empilement MTJ est don- née en première approximation (tension de polarisation faible et température ambiante) par la relation : RMTJ= Rp. (1 +TM R.(1-cos 8)/2) où : - Rp. est la résistance nominale de l'empilement magnétorésistif lors-20 que les aimantations des deux couches de l'empilement sont orientées dans le même sens ; - TMR représente la magnétorésistance tunnel, c'est-à-dire la variation relative de résistance entre les états d'orientation extrêmes ; - 8 est l'angle formé entre les orientations des couches dures et dou- 25 ces. Ainsi, lorsque O. vaut 0, l'empilement magnétorésistif se trouve dans un état parallèle où la résistance de l'empilement dans son état parallèle R' atteint son minimum et vaut RIT, = Rp, tandis que lorsque 8 =n, l'empilement magnétorésistif est dans un état antiparallèle et la résistance électrique de l'empilement dans son état antiparallèle RMT, est maximale et vaut RMT, = R.(1 +TM R). Dans une approche de type mémoire (donc différente de l'invention), l'information est stockée de manière non-volatile. Il est donc nécessaire que la jonction ait une stabilité importante. Cette stabilité peut être obtenue de plusieurs manières, en augmentant par exemple l'anisotropie de forme. Dans une utilisation classique de type mémoire, l'empilement est donc ovale avec un grand facteur de forme. L'axe de facile aimantation est alors dirigé suivant le grand axe de la jonction. Dans cette approche, le champ appliqué de manière à écarter l'aimantation de sa position d'équilibre suffisamment pour que lorsque le champ n'est plus appliqué, l'aimantation rejoigne sa deuxième position stable et la conserve (fonctionnement bistable). L'information est donc conservée en dehors de toute sollicitation extérieure, d'où le caractère non-volatile. On parlera donc dans ce cas de � bascule- ment � de l'aimantation. Dans ce cas, l'aimantation de la couche dure est alignée avec cet axe de facile aimantation de manière à basculer entre des états Parallèle et AntiParallèle pour bénéficier d'une TMR maximale. Dans l'approche concernée par la présente invention, l'effet mémoire n'est pas recherché : l'information doit juste être maintenue pendant le cal- cul, c'est-à-dire lorsque le champ est appliqué. La stabilité est donc ici assurée par le champ magnétique appliqué pendant le fonctionnement. Il n'est donc pas nécessaire d'avoir une jonction stable. Le choix d'une jonction instable va même se révéler avantageux puisque celle-ci réagira plus facile-ment au champ magnétique, ce qui améliorera la vitesse et la consomma- tion. Afin de réduire la stabilité de la jonction, on pourra utiliser des couches de l'empilement rondes, ou presque rondes (avec un facteur de forme peu important). La couche douce conserve un axe de facile aimantation du à l'anisotropie magnétocristalline. L'application d'un champ magnétique ne va pas dans ce cas faire basculer l'aimantation de la couche douce entre deux états stables, mais écarter l'aimantation de sa position stable d'un angle 9, positif ou négatif selon l'information codée ('O' ou `1'). Afin de différentier ce fonctionnement du fonctionnement mémoire précédemment décrit, nous parlerons de � modulation � de l'aimantation plutôt que de � basculement �. Dans ce cas, l'aimantation de la couche dure doit être perpendiculaire à l'axe de facile aimantation de sorte que l'aimantation de la couche douce approche de l'état Parallèle ou AntiParallèle . Selon cette approche, c'est donc le signe de l'angle qui représenera la valeur binaire `0' ou `1'. Quelle que soit la position stable initiale, le fonctionnement reste parfaitement symétrique. Le choix de la valeur absolue de 8 va alors permettre de choisir entre vitesse et consommation : un angle 9 1 o petit va nécessiter un champ magnétique moindre, mais le signal sera moins important ce qui ralentira le circuit de lecture CMOS. Un angle plus important augmentera la vitesse de lecture. Selon l'invention, c'est la l'interconnexion des lignes de courant d'écriture qui forme la fonction logique. Bien entendu, on peut avantageusement 15 utiliser à la fois l'interconnexion des lignes d'écriture et des distances différentes entre les lignes d'écriture et l'empilement magnétorésistif pour créer des fonctions logiques plus complexes telles qu'illustrées dans le cas des additionneurs représentés en figures 8 et 12. La somme des courants ainsi que les distances entre les lignes sont déterminées à partir de la fonction 20 logique à réaliser. Cette approche permet d'éviter l'utilisation de parties CMOS intermédiaires au composant, celle-ci n'étant pas décomposée en blocs élémentaires de type � et �, � ou � ou � complément �. Les parties CMOS sont seulement utilisées pour réaliser les interfa- 25 ces d'entrée et de sortie de la fonction. Ceci permet de s'affranchir des temps de réponse inhérents à une technologie CMOS et de profiter pleine-ment des qualités des composants magnétiques en termes de vitesse et de consommation. REVENDICATIONS1. Dispositif (9) pour la réalisation d'une � fonction logique� comprenant une structure magnétique comportant : - au moins un premier empilement magnétorésistif (MTJ3) incluant une première couche ferromagnétique et une deuxième couche ferromagnétique séparées par une couche intercalaire non ferromagnétique, - au moins une première ligne (32) de courant située au voisinage du-dit premier empilement magnétorésistif (MTJ3) et engendrant au voi- t o sinage dudit premier empilement (MTJ3) un champ magnétique lors- qu'elle est traversée par un courant électrique, ledit dispositif (9) étant caractérisé en ce que, pour ledit au moins un empilement, ladite première ligne (32) comporte au moins deux points d'entrées de courant de sorte que deux courants s'additionnent dans ladite première 15 ligne (32), la somme desdits deux courants étant déterminée par ladite fonc- tion logique. 2. Dispositif (9) selon la revendication précédente caractérisé en ce que ladite première ligne (32) est connectée à au moins une autre ligne (19, 18) de courant appartenant à un niveau de métallisation différent du niveau 20 de métallisation de ladite première ligne (32), les deux lignes étant reliées par une ligne conductrice d'interconnexion (36, 35) et le point de connexion entre ladite ligne d'interconnexion (36, 35) et ladite première ligne (32) formant l'un desdits deux points d'entrée de courant. 3. Dispositif (9) selon l'une des revendications précédentes caractéri- 25 sé en ce que lesdits au moins deux points d'entrées de courant injectent respectivement un courant Il et 12 dans ladite troisième ligne de sorte que l'intensité H' du champ généré par ladite troisième ligne au voisinage de la- dite couche douce est telle que H = Il I I2 où H est l'intensité du champ magnétique généré par ladite troisième ligne de courant lorsque celle-ci est 30 parcourue par un courant 1. 4. Dispositif (9) selon l'une des revendications précédentes caractérisé en ce qu'il comporte :- au moins un deuxième empilement magnétorésistif (MTJ1) qui peut être soit confondu avec ledit premier empilement soit différent dudit premier empilement, ledit deuxième empilement incluant une première couche ferromagnétique et une deuxième couche ferromagné- tique séparées par une couche intercalaire non ferromagnétique, - au moins deux lignes de courant (18, 19) appartenant respective-ment à un premier (N3) et un deuxième (N2) niveau de métallisation, chacune desdites deux lignes engendrant un champ magnétique au voisinage dudit deuxième empilement lorsqu'elles sont traversées 1 o par un courant électrique, lesdites deux lignes (19, 18) étant disposées à des distances différentes de ladite deuxième couche ferromagnétique dudit deuxième empilement (MTJ1). 5. Dispositif (9) selon la revendication précédente caractérisé en ce 15 que lesdites deux lignes (18, 19) sont situées de part et d'autre dudit deuxième empilement magnétorésistif (MTJ1). 6. Dispositif (9) selon l'une des revendications 4 ou 5 caractérisé en ce que l'une desdites deux lignes est située à une distance dl au dessus de ladite deuxième couche et l'autre desdites deux lignes est située à une dis- 20 tance d2 au dessous de ladite deuxième couche, de sorte que, pour deux courants de même intensité circulant respectivement dans l'une et l'autre desdites deux lignes, les intensités H1 et H2 des champs générés respectivement par la ligne située à la distance d1 et par la ligne située à la distance d2 au voisinage de ladite deuxième couche soient telles que : H= d Hz dl 25 7. Dispositif (9) selon l'une des revendications précédentes caractérisé en ce qu'il comporte : - au moins un empilement magnétorésistif (MTJ1) incluant une première couche ferromagnétique et une deuxième couche ferromagnétique séparées par une couche intercalaire non ferromagnétique,, 30 - au moins deux lignes de courant (19, 17) appartenant respective-ment à un premier (N3) et un deuxième (Ni) niveau de métallisation, chacune desdites deux lignes engendrant un champ magnétique auvoisinage dudit au moins un empilement lorsqu'elles sont traversées par un courant électrique, lesdites deux lignes (19, 17) étant disposées à égale distance de part et d'autre de ladite deuxième couche ferromagnétique. 8. Dispositif (9) selon l'une des revendications précédentes caractérisé en ce que la ou les premières couches ferromagnétiques sont des couches ferromagnétiques dures piégées dans un état magnétique fixe qui sert de référence et la ou les deuxièmes couches ferromagnétiques sont des couches ferromagnétiques douces. 1 o 9. Dispositif selon la revendication précédente caractérisé en ce que la ou les couches douces présentent une forme circulaire ou quasi-circulaire de façon à minimiser le courant d'écriture nécessaire à la modulation de leur orientation magnétique. 10. Dispositif selon l'une des revendications 8 ou 9 caractérisé en ce 15 que la couche dure de chacun des empilements magnétorésistifs est piégée dans un état magnétique perpendiculaire à un axe de facile aimantation servant de référence pour la couche douce du même empilement, cette couche douce de l'empilement magnétorésistif présentant une orientation magnétique modulable par le courant issue de la ou des ligne(s) de courant située(s) au 20 voisinage de l'empilement magnétorésistif de manière à induire une modification de la résistance transversale de l'empilement suffisante pour déclencher un signal électrique, cette modulation de l'orientation magnétique de la couche douce de l'empilement étant suffisamment faible pour que cette orientation ne bascule pas entre deux positions stables mais fluctue autour d'une 25 position stable. 11. Dispositif selon l'une des revendications précédentes caractérisé en ce qu'il comporte une interface d'entrée (2) comportant : - au moins une entrée recevant une information logique codifiée sous la forme d'un niveau de tension représentant un `0' ou un `1' 30 logique ; - au moins une sortie reliée à une ligne conductrice d'interconnexion ;- des moyens électroniques pour générer dans ladite ligne conduc- trice d'interconnexion un courant dont le sens est représentatif de l'information logique, la valeur absolue de l'intensité dudit courant étant identique dans un sens ou dans l'autre dudit courant. 12. Dispositif selon l'une des revendications 1 à 11 caractérisé en ce qu'il comporte une interface de sortie reliée électriquement au dit au moins un premier empilement magnétorésistif, ladite interface comportant : - une entrée reliée à une ligne conductrice d'interconnexion reliant électri- quement ladite entrée au dit au moins un premier empilement magnéto- résistif ; - des moyens pour mesurer le courant circulant dans ledit au moins un premier empilement, courant représentatif de l'état magnétique dudit au moins premier empilement ; - des moyens pour générer une tension représentative dudit état magnéti- que en fonction dudit courant. 13. Dispositif selon l'une des revendications 1 à 11 caractérisé en ce qu'il comporte : - un deuxième empilement magnétorésistif incluant une première couche ferromagnétique et une deuxième couche ferromagnétique sépa- rées par une couche intercalaire non ferromagnétique ; - une interface de sortie (4) reliée électriquement aux dits premier et deuxième empilements magnétorésistifs, ladite interface comportant : o une première entrée reliée à une ligne conductrice d'interconnexion reliant électriquement ladite première entrée au dit premier empilement magnétorésistif ; o une deuxième entrée reliée à une ligne conductrice d'interconnexion reliant électriquement ladite deuxième entrée au dit deuxième empilement magnétorésistif ; o des moyens pour générer un courant différentiel (Diread) entre le courant circulant dans ledit premier empilement et le courant circulant dans ledit deuxième empilement lorsque ceux-ci sont soumis à une tension de polarisation, ledit courant différentiel étant représentatif d'une information logique ; 30o des moyens pour générer une tension (S) représentative de ladite information logique en fonction dudit courant différentiel. 14. Dispositif selon l'une des revendications 11 à 13 caractérisé en ce que ladite interface d'entrée et/ou de sortie est réalisée en technologie CMOS. 15. Dispositif selon la revendication précédente caractérisé en ce que ladite structure magnétique est située au-dessus de la ou desdites interfaces réalisée(s) en technologie CMOS. 16. Dispositif selon l'une des revendications précédentes caractérisé 1 o en ce que la ou les couches de jonction intercalaire non ferromagnétiques sont réalisées en oxyde de magnésium MgO. 17. Dispositif selon l'une des revendications précédentes caractérisé en ce qu'il comporte au moins deux lignes de largeurs différentes situées au voisinage d'un empilement magnétorésistif. 15 18. Additionneur (9) incorporant un dispositif selon l'une des revendi- cations 1 à 17, ledit additionneur (9) comprenant : une interface d'entrée (2) de signaux de courant IA, IB et Ic;n alimentant trois lignes d'interconnexions, - une structure magnétique comprenant : 20 o une partie magnétique (3) de génération de ladite somme, o une partie magnétique (5) de génération de ladite retenue, ladite partie magnétique (5) de génération de ladite retenue comportant : - un premier empilement magnétorésistif (MTJ3) incluant une couche ferromagnétique dure et une couche ferromagnétique douce sépa- 25 rées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, - un deuxième empilement magnétorésistif (MTJ4) incluant une couche ferromagnétique dure et une couche ferromagnétique douce sé- 30 parées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence,- une première ligne de courant (32) engendrant un champ magnétique au voisinage desdits premier et deuxième empilement (MTJ3, MTJ4) et étant située à une distance d suivant l'axe vertical des couches douces de chacun desdits premier et troisième empilement (MTJ3, MTJ4), - un premier et un deuxième via conducteur vertical (35, 36) reliant électriquement ladite première ligne de courant (32) respectivement à une deuxième ligne de courant (18) parcourue par le courant IA et à une branche (23) d'une troisième ligne de courant parcourue par la somme des courants IB+Icin de sorte que les courants IB+Icin et IA soient sommés avant d'être acheminés sur ladite première ligne de courant (32) engendrant un champ magnétique au voisinage desdits premier et deuxième empilements (MTJ3, MTJ4). 19. Additionneur (9) selon la revendication 18 caractérisé en ce que ladite partie magnétique (3) de génération de ladite somme comporte : - un troisième empilement magnétorésistif (MTJ1) incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, - un quatrième empilement magnétorésistif (MTJ2) incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, - une troisième et quatrième ligne de courant (17, 19), lesdites deuxième, troisième et quatrième lignes de courant (18, 17, 19) appartenant respectivement à un premier, un deuxième et un troisième niveau de métallisation (N2, N1, N3), - un troisième, un quatrième et un cinquième via conducteur (20, 21, 22) vertical d'accès à ladite interface d'entrée (2) connectés électriquement respectivement auxdites deuxième, troisième et quatrième ligne de courant (18, 17, 19) de sorte que ledit troisième via vertical(20) injecte le courant IB dans ladite troisième ligne (17), ledit quatrième via vertical (21) injecte le courant IA dans ladite deuxième ligne (18) et ledit cinquième via vertical (22) injecte le courant Ic;n dans ladite quatrième ligne de courant (19), ladite deuxième ligne de courant (18) engendrant un champ magnétique au voisinage desdits troisième et quatrième empilement (MTJ1, MTJ2) et étant située à une distance d suivant l'axe vertical des couches douces de chacun desdits troisième et quatrième empilement (MTJ1, MTJ2), ladite troisième ligne de courant (17) engendrant un champ magnétique au 1 o voisinage dudit troisième empilement (MTJ1) et étant située à une distance 2xd suivant l'axe vertical de la couche douce dudit troisième empilement (MTJ1), ladite quatrième ligne de courant (19) engendrant un champ magnétique au voisinage desdits troisième et quatrième empilement (MTJ1, MTJ2) et étant 15 située à une distance 2xd suivant l'axe vertical des couches douces de cha- cun desdits troisième et quatrième empilement (MTJ1, MTJ2), ladite troisième ligne de courant (17) étant reliée électriquement à ladite quatrième ligne de courant (19) grâce à un via d'interconnexion vertical (25) de sorte que les courants IB et Ic;n desdites troisième et quatrième lignes (17, 20 19) soient sommés avant d'être acheminés sur la branche (23) de ladite quatrième ligne de courant (19) engendrant un champ magnétique au voisinage dudit quatrième empilement (MTJ2), ladite deuxième ligne de courant (18) étant sensiblement perpendiculaire aux dites troisième et quatrième lignes de courant (17, 19) au voisinage du- 25 dit troisième empilement (MTJ1) et ladite deuxième ligne de courant (18) étant sensiblement perpendiculaire à ladite quatrième ligne de courant (19) au voisinage dudit quatrième empilement (MTJ2). 20. Additionneur (109) incorporant un dispositif selon l'une des revendications 1 à 17, ledit additionneur (109) comprenant : 30 - une interface d'entrée de signaux de courant IAO, IBO et Ic;no alimentant trois lignes d'interconnexions, une structure magnétique comprenant :o une partie magnétique (103) de génération de ladite somme comportant : ^ un premier empilement magnétorésistif (MTJ1) incluant une couche ferromagnétique dure et une couche ferro- magnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, ^ un deuxième empilement magnétorésistif (MTJ2) in- 1 o cluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, 15 • une première, une deuxième et une troisième ligne de courant (117, 118, 119) appartenant respectivement à un premier, un deuxième et un troisième niveau de métallisation (N1, N2, N3), ^ un premier, un deuxième et un troisième via conducteur 20 (120, 121, 122) vertical d'accès à ladite interface d'entrée (2) connectés électriquement respectivement auxdites première, deuxième et troisième ligne de courant (117, 118, 119) de sorte que le premier via vertical (120) injecte le courant IB dans ladite première ligne 25 (117), ledit deuxième via vertical (121) injecte le courant IA dans ladite deuxième ligne (118) et ledit troisième via vertical (122) injecte le courant Ic;n dans la-dite troisième ligne (119), ladite deuxième ligne de courant (118) engendrant un champ magnétique au 30 voisinage desdits premier et deuxième empilement (MTJ1, MTJ2) et étant située à une distance d suivant l'axe vertical des couches douces de chacun desdits premier et deuxième empilement (MTJ1, MTJ2),ladite première ligne de courant (117) engendrant un champ magnétique au voisinage dudit premier empilement (MTJ1) et étant située à une distance 2xd suivant l'axe vertical de la couche douce dudit premier empilement (MTJ1), ladite troisième ligne de courant (119) engendrant un champ magnétique au voisinage desdits premier et deuxième empilement (MTJ1, MTJ2) et étant située à une distance 2xd suivant l'axe vertical des couches douces de chacun desdits premier et deuxième empilement (MTJ1, MTJ2), ladite première ligne de courant (117) étant reliée électriquement à ladite troisième ligne de courant (119) grâce à un via d'interconnexion vertical (125) de sorte que les courants IB et Ic;n desdites première et troisième lignes (117, 119) soient sommés avant d'être acheminés sur la branche (123) de ladite troisième ligne de courant (119) engendrant un champ magnétique au voisinage dudit deuxième empilement (MTJ2), ladite deuxième ligne de courant (118) étant sensiblement perpendiculaire aux dites première et troisième lignes de courant (117, 119) au voisinage dudit premier empilement (MTJ1) et ladite deuxième ligne de courant (118) étant sensiblement perpendiculaire à ladite troisième ligne de courant (119) au voisinage dudit deuxième empilement (MTJ2), o une quatrième ligne de courant (132), dite ligne de propagation de retenue, appartenant au dit premier niveau de métallisation (N1 )' 30 o un quatrième et un cinquième via conducteur vertical (135, 136) reliant électriquement ladite quatrième ligne de courant (132) respectivement à ladite deuxième ligne de courant (118) parcourue par le courant IA et à ladite branche (123) de ladite troisième ligne de courant parcourue par la somme des courants IB+Icin de sorte que les courants IB+Icin et IA soient sommés avant d'être acheminés sur ladite quatrième ligne de courant (132), o une cinquième ligne de courant (419) appartenant à un niveau de métallisation (N3) différent dudit premier niveau de métalli-sation (Ni) et apte à produire un champ magnétique au voisinage d'un empilement magnétorésistif (MTJ1', MTJ2'), o un sixième via conducteur vertical (422) reliant électriquement ladite quatrième ligne de courant (132) à ladite cinquième ligne de courant (419). 21. Additionneur (109) selon la revendication 20 caractérisé en ce qu'il comporte : - un septième via conducteur vertical (438) reliée électriquement à la-dite ligne de propagation de retenue (132); - un circuit limiteur (500) de courant pour limiter la valeur absolue du courant circulant dans ladite ligne de propagation de retenue (132), ledit circuit limiteur (500) de courant étant relié à ladite ligne de propagation (132) par ledit septième via conducteur (438). 22. Additionneur selon la revendication 21 caractérisé en ce que ledit circuit limiteur (500) comporte trois transistors PMOS (501, 502, 503) et trois transistors NMOS (504, 505, 506) montés en série, le premier transistor PMOS (501) et le troisième transistor NMOS (506) ayant leur grille commune, le deuxième transistor PMOS (502) et le deuxième transistor NMOS (505) ayant leur grille commune, le troisième transistor PMOS (503) et le premier transistor NMOS (504) ayant leur grille commune, le drain commun du premier transistor NMOS (504) et du troisième transistor PMOS (503) étant connecté à ladite ligne de propagation de la retenue (132) par ledit septième via conducteur vertical (438). 23. Porte � et � logique (600) incorporant un dispositif selon l'une des revendications 1 à 17, ladite porte � et � comprenant : une interface d'entrée de signaux de courant IA et IB, une structure magnétique comprenant : o un empilement magnétorésistif (MTJ) incluant une couche ferromagnétique dure et une couche ferromagnétique douce sé- parées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence,o une première (601), une deuxième (603), une troisième (602) et une quatrième ligne (604) de courant, ladite première ligne de courant (601) recevant le courant IA, ladite deuxième ligne de courant (602) recevant le courant IB, ladite troisième ligne de courant (603) recevant un courant constant prédé- terminé, ladite quatrième ligne de courant (604) étant située au voisinage dudit empilement magnétorésistif (MTJ) et engendrant au voisinage dudit empilement (MTJ) un champ magnétique lorsqu'elle est traversée par un courant électri- 1 o que, ladite quatrième ligne de courant (604) comportant trois points d'entrées de courant (El, E2, E3) la reliant électriquement auxdites première, deuxième et troisième lignes de courant (601, 602, 603) de sorte que les courants circulant dans lesdites première, deuxième et troisième lignes de courant (601, 602, 603) s'additionnent dans ladite quatrième ligne (604). 15 24. Dispositif voteur majoritaire incorporant un dispositif selon l'une des revendications 1 à 17, ledit dispositif voteur majoritaire comprenant : une interface d'entrée de signaux de courant la, lb et lb alimentant trois lignes d'interconnexions, - une structure magnétique comprenant une partie magnétique de gé- 20 nération de la sortie dudit voteur majoritaire comportant : o un premier empilement magnétorésistif incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, o un deuxième empilement magnétorésistif incluant une couche ferromagnétique dure et une couche ferromagnétique douce séparées par une couche intercalaire non ferromagnétique, la couche ferromagnétique dure étant piégée dans un état magnétique fixe qui sert de référence, o une première ligne de courant engendrant un champ magnétique au voisinage desdits premier et deuxième empilement et 25 30 510étant située à une distance d suivant l'axe vertical des couches douces de chacun desdits premier et troisième empile-ment, o un premier et un deuxième via conducteur vertical reliant électriquement ladite première ligne de courant respectivement à une deuxième ligne de courant parcourue par le courant la et à une branche d'une troisième ligne de courant parcourue par la somme des courants lb+lc de sorte que les courants lb+lc et la soient sommés avant d'être acheminés sur ladite première ligne de courant engendrant un champ magnétique au voisinage desdits premier et deuxième empilements.