FR 2929750 A1 20091009 FR 0852353 A 20080408 DEMANDE DE BREVET B08-0267FR û FZ/EVH 07-GR1-269 Société anonyme dite : STMicroelectronics SA Dispositif sécurisé de mémoire du type programmable une fois Invention de : Philippe CANDELIER Philippe GENDRIER Joël DAMIENS Elise LE ROUX Dispositif sécurisé de mémoire du type programmable une fois L'invention concerne les circuits intégrés, et notamment les dispositifs intégrés de mémoires du type � programmable une fois �, également connues par l'homme du métier sous la dénomination anglo- saxonne de mémoire � OTP � (� One Time Programmable � Memory ). Ce type de mémoire est bien connu de l'homme du métier. Elle comporte des éléments fusibles, tels que des condensateurs, que l'on vient � claquer � électriquement, c'est-à-dire qu'on détériore électriquement de façon irréversible le diélectrique du condensateur, de sorte que celui-ci se comporte alors comme une résistance de faible valeur. Il s'avère possible, par des attaques du circuit intégré, du type chimique par exemple, de pouvoir découvrir les électrodes des condensateurs puis, par des techniques d'analyse physique, par exemple du type microscopie électronique, de pouvoir détecter le potentiel de surface des électrodes et de déterminer ainsi quels sont les condensateurs qui ont été � claqués �. Ceci donne ainsi accès à l'état de la programmation de la mémoire. Selon un mode de réalisation, il est proposé un dispositif de mémoire du type � OTP �, rendant très difficile, voire quasiment impossible, la détermination de la programmation de ces dispositifs de mémoires par des systèmes d'analyse physique. Selon un aspect, il est ainsi proposé un circuit intégré comprenant un dispositif de mémoire du type électriquement programmable de façon irréversible comportant plusieurs cellules-mémoires, chaque cellule-mémoire comportant une zone diélectrique disposée entre une première électrode et une deuxième électrode électriquement couplée à un transistor. Selon une caractéristique générale de cet aspect, le dispositif de mémoire comporte en outre au moins un premier moyen de liaison électriquement conducteur, électriquement couplé aux premières électrodes d'au moins deux cellules-mémoires, ces premières électrodes étant destinées à être couplées à une même tension de polarisation, par exemple au moyen d'une métallisation disposée à un niveau du circuit intégré situé au dessus du plan des premières électrodes, et, le premier moyen de liaison est disposé sensiblement dans le même plan que les premières électrodes de ces deux cellules-mémoires. Ainsi, ce premier moyen de liaison permet de rendre équipotentielles les deux premières électrodes des deux cellules-mémoires. De ce fait, même si par attaque chimique, on détruit la métallisation qui relie les deux cellules-mémoires, on ne peut pas rendre ces deux cellules-mémoires électriquement indépendantes en raison de la présence du premier moyen de liaison situé dans le même plan que les premières électrodes de ces deux cellules-mémoires. De ce fait, il sera extrêmement difficile, voire quasiment impossible, de détecter par un moyen d'analyse physique, du type microscopie électronique par exemple, une différence de potentiel de surface entre ces deux premières électrodes, et par conséquent de déterminer si les zones diélectriques correspondantes ont été ou non électriquement claquées. En raison de la mise en court-circuit des premières électrodes des deux zones diélectriques des deux cellules-mémoires, les caissons semi-conducteurs disposés dans le substrat, et faisant office, pour chaque cellule-mémoire, de deuxième électrode et de drain du transistor d'accès, ne sont pas au même potentiel lorsque l'une des zones diélectriques est électriquement claquée et que l'autre ne l'est pas. En conséquence, en raison du couplage capacitif existant entre le drain et la grille du transistor de chaque cellule-mémoire, la grille du transistor peut présenter un potentiel de surface différent selon que la zone diélectrique associée à ce transistor a été ou non électriquement claquée. La perception de ces différences de potentiel de surface au niveau des grilles des transistors est toutefois plus difficile. Cela étant, afin de minimiser ce risque, il s'avère préférable que le dispositif de mémoire comprenne en outre un deuxième moyen de liaison électriquement conducteur, électriquement couplé aux électrodes de commande des transistors des deux cellules-mémoires, et disposé sensiblement dans le même plan que les électrodes de commande de ces deux cellules-mémoires, ces deux électrodes de commande étant bien entendu destinées à être couplées à une même tension de commande. Bien que l'invention s'applique à tout type d'architecture de mémoire du type � électriquement programmable de façon irréversible �, par exemple celles prévoyant des commutateurs connectés à la tension de polarisation, et notamment à une architecture du type de celle décrite dans la demande de brevet français déposée au nom du Demandeur le même jour que la présente demande et intitulée � Procédé de programmation d'un dispositif de mémoire du type programmable une fois et circuit intégré incorporant un tel dispositif de mémoire �, elle s'applique particulièrement avantageusement à une architecture à tension de polarisation partagée par toutes les zones diélectriques ou condensateurs, ce qui permet d'avoir des interconnexions parallèles massives entre les différents condensateurs et permet par conséquent de multiplier le nombre de premiers moyens de liaison, ce qui rend encore plus difficile une détection de la programmation du plan-mémoire par une analyse physique, en particulier une analyse par contraste de potentiel. Ainsi, selon un mode de réalisation dans lequel le dispositif de mémoire comporte un plan mémoire comportant des premiers ensembles de cellules-mémoires, par exemple des lignes de cellules-mémoires, s'étendant selon une première direction, et des deuxièmes ensembles de cellules-mémoires, par exemple des colonnes de cellules-mémoires, s'étendant selon une deuxième direction, les premières électrodes de toutes les cellules-mémoires étant destinées à être couplées à la même tension de polarisation, le dispositif de mémoire comporte plusieurs premiers moyens de liaison respectivement électriquement couplés aux premières électrodes de deux cellules-mémoires adjacentes de chaque premier ensemble, tous les premiers moyens de liaison étant situés sensiblement dans le même plan que lesdites premières électrodes. Et, dans un autre exemple de réalisation d'architecture à tension de polarisation partagée, chaque premier moyen de liaison est avantageusement électriquement couplé aux premières électrodes de deux paires de cellules-mémoires appartenant respectivement à deux premiers ensembles (lignes, par exemple) adjacents, et à deux deuxièmes ensembles (colonnes) adjacents. Selon un mode de réalisation, le dispositif de mémoire peut comporter également plusieurs deuxièmes moyens de liaison respectivement électriquement couplés aux électrodes de commande de deux cellules-mémoires adjacentes de chaque premier ensemble, tous les deuxièmes moyens de liaison étant situés sensiblement dans le même plan que lesdites électrodes de commande. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels - la figure 1 est un exemple de plan mémoire selon l'invention ; - la figure 2 illustre plus en détail une partie du schéma de placement (� layout �) en vue de dessus du plan mémoire de la figure 1 ; - la figure 3 est une vue schématique en coupe selon la ligne III-III de la figure 2 ; et - la figure 4 illustre schématiquement une partie d'un exemple de plan mémoire selon l'invention. Sur la figure 1, la référence PM désigne un dispositif de mémoire du type � à programmation électrique irréversible � ou encore du type � programmable une fois �. Ce plan mémoire est réalisé au sein d'un circuit intégré CI. Sur la figure 1, et à des fins de simplification, n'a été représenté essentiellement que le plan mémoire proprement dit de la mémoire, qui comporte ici toujours à des fins de significations, huit cellules-mémoires organisées en quatre lignes WL;, WL;+1, WL;+z, WL;+3 et en deux colonnes BLi et BLi+1. Chaque ligne de cellules-mémoires forme ici un premier ensemble de cellules-mémoires qui s'étend selon une première direction, tandis que chaque colonne de cellules-mémoires forme un deuxième ensemble de cellules-mémoires qui s'étend selon une deuxième direction. Les lignes WL;-WL;+3 forment des lignes de mots de la mémoire, tandis que les colonnes BLi et BL~+1 forment des lignes de bits de la mémoire. Bien entendu, à ce plan mémoire sont associés un décodeur de lignes DCL et un décodeur de colonnes DCC de structure classique connu en soi. Chaque cellule, par exemple la cellule-mémoire CL J, du plan- mémoire comporte une zone diélectrique fusible C,,, comportant ici un condensateur possédant un diélectrique encadré par deux électrodes, et un transistor T,J qui peut être un transistor bipolaire ou bien un transistor MOS. Dans l'exemple décrit ici, le transistor MOS de chaque cellule- mémoire est un transistor du type � à gradient de champ � (� Drift Transistor �, selon une dénomination anglosaxonne bien connue de l'homme du métier). Chaque transistor est commandé sur son électrode de commande (grille) par la ligne de mots correspondante. Par ailleurs, chaque zone diélectrique (condensateur) Ci J, comporte une première électrode E1, J, destinée à être connectée à une tension de polarisation HV, et une deuxième électrode NW,,j, formée dans cet exemple comme on le verra ci-après par un caisson semiconducteur, et connectée au drain du transistor correspondant Ti J. Par ailleurs, la source des transistors T,J d'une colonne � j � est connectée à une tension VBLi. Enfin, les électrodes de commande des transistors d'une ligne � i � sont commandées par une tension de commande VWL;. En mode de programmation, la tension de polarisation HV est égale à une tension de programmation, par exemple une tension de programmation élevée de l'ordre de 7 volts. Par ailleurs, pour sélectionner une cellule (par exemple la cellule CL;,i) que l'on souhaite programmer, c'est-à-dire pour laquelle on souhaite claquer électriquement le diélectrique OX du condensateur, on applique sur la ligne correspondante WLi une tension VWL; égale par exemple à 2,5 volts, et une tension nulle sur les autres lignes de mots. Dans le même temps, on applique sur la colonne BLi une tension VBLi égale à zéro tandis que l'on applique sur les autres colonnes une tension VBLi+1 (par exemple) égale à 2,5 volts. De ce fait, seul le transistor TiJ de la cellule-mémoire CL,J est passant, ce qui détériore électriquement et de façon irréversible le diélectrique OX du condensateur Ci J, en créant dans ce diélectrique des défauts conférant à ce diélectrique une résistance de valeur résistive Rbiown (figure 4). On considère alors dans ce cas que l'on a programmé par exemple un � 1 � logique dans la cellule-mémoire. En mode de lecture de cette cellule CL,j par exemple, on applique sur la ligne correspondante WLi une tension VWL; égale par exemple à 2,5 volts, une tension nulle sur les autres lignes de mots et la tension HV est prise par exemple égale à une tension de lecture de l'ordre de 2,5 volts, tandis que la tension VBLi est cette fois-ci égale à 0,5 volt par exemple. On détecte alors un courant dans la colonne BLi, issue de la cellule CL J. Comme illustré sur la figure 3, il est prévu des métallisations MTL, situées dans le circuit intégré CI, à des niveaux de métallisation supérieurs par rapport au niveau de réalisation des électrodes des condensateurs, reliant par exemple au sein d'une même colonne les premières électrodes de deux condensateurs de deux cellules-mémoires adjacentes, par exemple la première électrode E1,J du condensateur C,,, et la première électrode E1,+1,_j du condensateur C'est cette métallisation MTL qui sera polarisée à la tension HV. Par ailleurs, comme illustré notamment sur le schéma partiel de placement (� layout �) du circuit intégré de la figure 2 (sur laquelle ont été représentées en vue de dessus les premières électrodes des condensateurs ainsi que les grilles des transistors), mais aussi sur la figure 3, un premier moyen de liaison électriquement conducteur PMLl,,i relie les premières électrodes des condensateurs de deux paires de cellules-mémoires, à savoir une première paire de condensateurs C,,, et Ci+i,j de deux cellules-mémoires situées sur deux lignes adjacentes et sur une même colonne, et une deuxième paire de condensateurs Ci,j+i et C,+i,_j+i des deux cellules-mémoires respectivement situées sur les deux lignes adjacentes et sur la colonne voisine. Par ailleurs, comme illustré sur la figure 3, ce moyen de liaison PMLl,,i est situé sensiblement dans le même plan que toutes les premières électrodes auxquelles il est électriquement couplé. On retrouve un autre premier moyen de liaison PMLl,+2,i+i reliant les premières électrodes des condensateurs Ci+2,j+i, Ci+2,j, Ci+3,_j, Ci+3,_j+i, des cellules-mémoires respectivement situées sur les colonnes j et j+l et sur les lignes i+2 et i+3. Le fait que ces différents premiers moyens de liaison soient situés sensiblement dans le même plan que les premières électrodes auxquelles ils sont électriquement couplés, rend beaucoup plus difficile, voire quasiment impossible, une lecture de la programmation du plan mémoire par des techniques d'analyse physique, par exemple du type � à microscopie électronique �. En effet, même si par attaque chimique ou polissage mécano-chimique, on détruit les métallisations MTL pour découvrir les premières électrodes ainsi que les premiers moyens de liaison électriquement conducteurs, tous ces éléments sont placés au même potentiel, ce qui rend extrêmement difficile la détection des zones diélectriques électriquement claquées, et celles qui ne le sont pas. Bien que ces premiers moyens de liaison électriquement conducteurs puissent être réalisés par tout matériau électriquement conducteur, il est particulièrement avantageux d'utiliser le même matériau que celui utilisé pour la formation des premières électrodes des condensateurs. En effet, non seulement ceci permet d'utiliser un même matériau et un même masque de réalisation mais cela rend quasiment impossible une attaque chimique différentielle visant à éliminer les premiers moyens de liaison en laissant intactes les premières électrodes. On utilisera par exemple comme matériau du polysilicium. Par ailleurs, même si la présence d'un tel moyen de liaison électriquement conducteur entre des électrodes apporte une nette amélioration dans la résolution du problème de non détectabilité du potentiel de surface des électrodes des condensateurs, il est particulièrement avantageux que la géométrie et les dimensions de chaque premier moyen de liaison PMU soient choisies de façon à ce que la différence de tension V3-V2 (figure 4), entre une première électrode d'un condensateur électriquement claqué et une première électrode d'un condensateur non électriquement claqué, soit inférieure à la sensibilité de détection d'un dispositif d'analyse de potentiel de surface, par exemple un dispositif du type � microscopie à électrons secondaires � (SEM : Secondary Electron Microscopy �). A cet égard, on choisira une valeur résistive du premier moyen de liaison avantageusement bien inférieure à la valeur résistive d'une zone diélectrique ayant été électriquement claquée. Ainsi on peut choisir une valeur résistive Rpoly des premiers moyens de liaison telle que Rblown soit égale à k fois Rpoly , avec k au moins égal à quelques unités, par exemple 5, Rblown désignant la valeur résistive d'une zone diélectrique ayant été électriquement claquée. A titre d'exemple, on peut choisir une valeur résistive Rpoly égale à un vingtième de la valeur résistive Rblown. Afin d'éviter que le problème résolu au niveau des premières électrodes des condensateurs ne se déplace au niveau des grilles des transistors associés, c'est-à-dire que l'on puisse, par l'intermédiaire du couplage capacitif grille/drain du transistor, détecter des contrastes de potentiels de surface entre les grilles des transistors associées aux zones diélectriques claquées et celles associées aux zones diélectriques non claquées, il est préférable, comme illustré sur la figure 2, de prévoir des deuxièmes moyens de liaison électriquement conducteurs PML2;+1,j, et PML2;+2,j respectivement électriquement couplés aux électrodes de commande GR des transistors de cellules-mémoire adjacentes de chacune des lignes de mots de la mémoire. Bien entendu, ces deuxièmes moyens de liaison sont également placés sensiblement dans le même plan que les électrodes de commande des transistors correspondants et présentent de préférence une valeur résistive inférieure à quelques kilo-ohms. Ils sont également avantageusement réalisés avec le même matériau que celui de la grille du transistor ce qui leur confère une valeur résistive bien inférieure à quelques kilo-ohms. REVENDICATIONS1. Circuit intégré comprenant un dispositif de mémoire du type électriquement programmable de façon irréversible comportant plusieurs cellules-mémoires, chaque cellule-mémoire (CL) comportant une zone diélectrique (DX) disposée entre une première électrode et une deuxième électrode électriquement couplée à un transistor, caractérisé par le fait que le dispositif de mémoire comporte en outre au moins un premier moyen de liaison électriquement conducteur (PML1), électriquement couplé aux premières électrodes (El) d'au moins deux cellules- mémoires, ces deux premières électrodes (El) étant destinées à être couplées à une même tension de polarisation (HV), le premier moyen de liaison (PML1) étant disposé sensiblement dans le même plan que les premières électrodes (El) de ces deux cellules-mémoires. 2. Circuit intégré selon la revendication 1, dans lequel le premier moyen de liaison (PML1) est formé du même matériau que celui formant les premières électrodes des cellules-mémoires. 3. Circuit intégré selon la revendication 1 ou 2, dans lequel la valeur résistive (Rpoly) du premier moyen de liaison est égale à environ 1/k fois la valeur résistive (Rblown) d'une zone diélectrique ayant été électriquement claquée, k étant au moins de l'ordre de quelques unités. 4. Circuit intégré selon l'une des revendications précédentes, dans lequel le dispositif de mémoire comprend en outre un deuxième moyen de liaison électriquement conducteur (PML2), électriquement couplé aux électrodes de commande (GR) des transistors desdites au moins deux cellules-mémoires et disposé sensiblement dans le même plan que les électrodes de commande de ces deux cellules-mémoires, ces deux électrodes de commande étant destinées à être couplées à une même tension de commande. 5. Circuit intégré selon la revendication 4, dans lequel le deuxième moyen de liaison (PML2) est formé du même matériau que celui formant les électrodes de commande des transistors. 6. Circuit intégré selon l'une des revendications précédentes, dans lequel le dispositif de mémoire comporte un plan-mémoire (PM)comportant des premiers ensembles de cellules-mémoires s'étendant selon une première direction et des deuxièmes ensembles de cellules-mémoires s'étendant selon une deuxième direction, les premières électrodes de toutes les cellules-mémoires étant destinées à être couplées à la même tension de polarisation (HV), et le dispositif de mémoire comporte plusieurs premiers moyens de liaison (PMLl) respectivement électriquement couplés aux premières électrodes de deux cellules-mémoires adjacentes de chaque premier ensemble, tous les premiers moyens de liaison étant situés sensiblement dans le même plan que lesdites premières électrodes. 7. Circuit intégré selon la revendication 6, dans lequel chaque premier moyen de liaison (PML1) est électriquement couplé aux premières électrodes de deux paires de cellules-mémoires appartenant respectivement à deux premiers ensembles adjacents et à deux deuxièmes ensembles adjacents. 8. Circuit intégré selon la revendication 6 ou 7 prise en combinaison avec la revendication 4 ou 5, dans lequel le dispositif de mémoire comporte plusieurs deuxièmes moyens de liaison (PML2) respectivement électriquement couplés aux électrodes de commande de deux cellules-mémoires adjacentes de chaque premier ensemble, tous les deuxièmes moyens de liaison étant situés sensiblement dans le même plan que lesdites électrodes de commande.