FR 2929013 A1 20090925 FR 0801576 A 20080321 STRUCTURE DE TEST D'UNE CAPACITE MOS ET PROCEDE DE MESURE D''UNE COURBE DE CAPACITE EN FONCTION DE LA TENSION ASSOCIE L'invention concerne la caractérisation de filières technologiques de réalisation de dispositifs semi-conducteurs, et plus particulièrement une structure de test permettant de caractériser un empilement MOS grille/ oxyde de grille /semi-conducteur, par le relevé d'une courbe C(V) associée. Les courbes C(V) qui donnent la capacité MOS en fonction de la tension de grille, permettent de déterminer des dimensions caractéristiques d'un empilement MOS, telles que notamment l'épaisseur de l'oxyde de grille, donnée en équivalent d'oxyde silicium, ce qui est noté EOT (Équivalent Oxide Thickness), et la tension de bandes plates (VFB), c'est-à-dire la tension pour laquelle les bandes de valence et de conduction dans le semi-conducteur sont plates. Ces dimensions caractéristiques sont utilisées pour caractériser, suivre, et comparer des filières électroniques, suivant les recommandations établies par l'organisme ITRS ("International Technology Roadmap for Semiconductors") dans sa feuille de route. Cette feuille de route qui traduit la poursuite de la miniaturisation (loi de Moore) en générations technologiques appelées "noeuds", associe à chaque noeud des dimensions caractéristiques, qui comprennent notamment l'épaisseur d'oxyde de grille en EOT. Dans l'invention on considère les filières technologiques les plus avancées, pour lesquelles l'EOT se situe autour du nanomètre voire moins. Pour ces fillières nanométriques, la caractérisation des empilements MOS grille/oxyde/semi-conducteur, nécessite l'obtention de courbes C(V) très précises, puis par des modélisations prenant en compte, en particulier, les effets quantiques, l'évaluation des paramètres de l'empilement (EOT, VFB,...). Les courbes C(V) d'un empilement MOS sont habituellement obtenues au moyen d'un analyseur d'impédance du commerce, tel que par exemple l'analyseur commercialisé sous le nom Agilent 4284A, qui permet d'effectuer une mesure d'impédance complexe en régime de petit signal (superposition d'une tension petit signal à une tension continue). Pour les filières nanométriques, ces techniques de relevé des, courbes C(V) sur les structures de test classiques, ne permettent pas d'obtenir la précision et la fiabilité voulue, car les mesures d'impédance sont perturbées par de nombreux facteurs. En effet, sur les surfaces de 100 microns par 100 microns, qui permettent d'obtenir des capacités de l'ordre de quelques centaines de picofarads (10.12 farads), les mesures sont affectées par l'augmentation des courants de fuite à travers l'oxyde de grille, par effet tunnel. L'utilisation de surfaces de transistors MOS réduites, par exemple de l'ordre de 10 microns par 10 microns, permet de manière connue de palier ce problème de courant de fuite parasite, en réduisant les résistances d'accès, comme décrit par exemple dans la publication de C. Leroux et al "Characterization and modeling of nanometric SiO2 dielectrics" Microelectronic Engineering, Volume 72, Issues 1-4, April 2004, pages 121-124. Ces structures de plus petites dimensions, de par leur valeur plus faible de capacités (picofarads), sont encore affectées par l'augmentation relative des capacités parasites, qu'il s'agisse des capacités parasites inhérentes à la structure de transistor MOS, ou des capacités propres à l'appareil de mesure et des capacités d'interconnexion entre la structure à tester et l'appareil de mesure. Plus précisément, trois catégories de capacités parasites interviennent ainsi dans la mesure. Ce sont les capacités parasites induites par la structure MOS elle-même ; les capacités parasites amenées par les lignes d'interconnexion reliant la structure MOS aux plots de test sur lesquels seront placées les électrodes de l'appareil de mesure; et les capacités parasites associées à l'appareil de mesure. Les figures 1 et 2 illustrent les capacités parasites induites par une structure de transistor MOS. Un transistor MOS (figure 1) comprend une zone active ZA de transistor dans le substrat, sur laquelle une grille de contrôle G permet de contrôler un canal entre les zones de diffusion. Les dimensions d'un transistor sont les dimensions du canal : la longueur L du canal, c'est à dire la distance longitudinale entre les diffusions de source et drain ; et sa largeur W, est la longueur transversale du canal. Il s'agit ici des longueurs et largeurs dessinées sur les réticules, pour la fabrication des transistors. La surface du transistor est ainsi donnée par le produit L.W. La figure 2 montre les diffusions de source S et de drain D, la grille G comprenant un oxyde de grille gox disposé sur le substrat sur la zone du canal cc, et l'électrode de grille ge sur l'oxyde de grille, ainsi que les espaceurs ou isolants el, e2 habituellement prévus latéralement sur les flancs de la grille. Les capacités parasites inhérentes à une telle structure de transistor MOS sont les capacités associées au périmètre du transistor. Ce sont de manière bien connue : -les capacités d'angles Cal, Ca2, Ca3, Ca4 (figure 1) de nature tridimensionnelles, à l'endroit des quatre angles correspondant aux sommets de la zone de grille G de dimensions W sur L qui surplombe la zone active ZA; -les capacités parasites de bord de grille sur la zone active qui comprennent les capacités Cw suivant sa largeur W, et les capacités Cl, suivant sa longueur L. Si on prend l'exemple du noeud technologique 45 nanomètres, ces capacités parasites de bord sont de l'ordre de 0.2 femto farad (10-15 faracl) par micromètre de largeur W ou de longueur L. Les capacités Cw comprennent les capacités, via les espaceurs, et les capacités via l'oxyde, entre la grille et les diffusions de source et drain. C'est ce qui est illustré sur la figure 2, pour les capacités Cw suivant la largeur W: la capacité parasite c9 correspond à l'empilement électrode de grille ge /espaceur el/diffusion S ; et la capacité parasite c10 correspond à l'empilement électrode de grille ge /oxyde de grille gox/diffusion S. Les capacités Cl sont liées aux capacités spécifiques observées en bord de zone active. La figure 3 illustre les capacités parasites induites par les plots de test prévus sur le dispositif semi-conducteur, pour recevoir les pointes de mesure (électrodes) de l'appareil de mesure, et par les lignes d'interconnexions, typiquement des lignes d'aluminium, qui permettent de relier la grille et les diffusions de source et drain à ces plots de test. Dans l'exemple, le dispositif semi-conducteur est un transistor MOS T formé dans un substrat semi-conducteur B, et comprenant un canal cc entre deux diffusions de source S et drain D formées dans le substrat, et une grille G (électrode de grille et oxyde de grille, non distingués sur la figure). Le dispositif présente deux plots de test p1 et p2 sur chacun desquels une pointe de mesure d'un appareil de mesure non représenté sera posée. Ces plots sont réalisés dans un même plan de surface, typiquement dans un niveau de métal du dispositif, au-dessus du niveau de grille du transistor. Ce sont par exemple des pavés métalliques de quelques dizaines de micromètres carré. Une ligne de connexion I1 qui comprend le plot de test p1, connecte les deux diffusions par des prises de contact correspondantes. La grille G se prolonge au-delà du canal du transistor, dans une zone où elle est isolée du substrat par un diélectrique épais i, permettant la connexion de la grille à l'autre plot de test p2, par une prise de contact correspondante. Les capacités liées aux éléments d'interconnexion (plots de test, ligne d'interconnexion, ou prises de contact) comprennent notamment les capacités suivantes : la capacité c4 entre la prise de contact de grille du plot p2 et le substrat ; la capacité c5 entre le plot p2 et le substrat ; la capacité c6 entre la ligne de connexion Il et le substrat ; la capacité c7 entre le plot p1 et le substrat ; la capacité c8 entre les deux plots p1 et p2, fonction de la distance entre les deux plots. Si on prend l'exemple du noeud technologique 45 nanomètres, la grandeur de chacune des capacités d'interconnexion c5 et c7 induites par des plots de test (p1 ou p2) de 100 microns sur 100 microns est de l'ordre du picofarad. En pratique, selon la topologie des éléments d'interconnexions par rapport au substrat, on observe une dispersion de l'ordre de 10 pour cent des capacités d'interconnexion, notamment quand ces capacités sont formées avec le diélectrique d'isolation i, pour lequel les contraintes de fabrication sont moindres par rapport aux contraintes existant sur l'oxyde de grille. La figure 4 illustre enfin les capacités parasites c1, c2, c3 associées à un appareil de mesure 3, qui comprend typiquement un capacimètre et un dispositif de manipulation (ou "prober" suivant la terminologie anglo-saxonne). Un dispositif semi-conducteur quelconque à tester, référencé 1, est disposé de manière classique sur un porte-substrat 2, L'appareil de mesure 3 contrôle deux pointes de mesure 4 et 5, qui sont appliquées en deux points de test sur le dispositif semi-conducteur. Les capacités parasites sont les capacités cl et c2 entre chaque pointe et le substrat, et la capacité parasite c3 entre les deux pointes. L'ensemble de ces capacités parasites peut atteindre une valeur de l'ordre du picofarad (10-12 farad). Cette valeur varie selon la configuration des pointes et leur position vis à vis de porte-substrat. Pour les filières technologiques avancées qui nous intéressent, ces différentes capacités parasites sont de l'ordre de grandeur des capacités 5 à mesurer. Enfin, les mesures sont encore affectées par la tolérance sur les dimensions de la structure MOS. En effet, pour faciliter les comparaisons technologiques, la valeur de la capacité est habituellement calculée par unité de surface, c'est à dire que dans les courbes C(V) exploitées, la capacité 10 mesurée est divisée par la surface de la structure MOS sur laquelle on a effectué le relevé. La précision des courbes C(V) obtenues dépend alors de la précision sur les dimensions de la structure MOS, que l'on peut évaluer à 12 pour cent de la longueur nominale de la technologie considérée, d'après les critères de l'ITRS (dispersion à 3a). 15 Ainsi, aux imprécisions liées à ces capacités parasites, s'ajoutent les imprécisions sur les dimensions des transistors. On a vu en effet que l'on calculait en réalité une capacité par une unité de surface. On divise donc une capacité mesurée par la surface du transistor c'est-à-dire le produit de sa largeur W par sa longueur L, comme défini en relation avec la figure 1. 20 Dans l'invention, on cherche ainsi à relever de manière fiable les courbes C(V) d'une structure MOS, c'est-à-dire d'un empilement grille oxyde semi-conducteur, spécialement adapté pour les filières nanométriques ou subnanométriques. Des solutions aux problèmes de précision sur des mesures de 25 capacité ont déjà été cherchées. En particulier des techniques sont connues qui permettent de s'affranchir des éléments parasites arnenées par l'appareil de mesure. On connaît du brevet US 7 069 525, un procédé de caractérisation de structures MOS au moyen d'oscillateurs en anneaux utilisant des 30 inverseurs qui sont connectés en sortie à des charges différentes réalisées par des capacités MOS de longueurs de grille différentes. A partir des différents courants mesurés dans les inverseurs, on remonte aux valeurs des capacités de charge par étage d'inverseur. Sont ainsi mesurés par différentiation, la valeur de la capacité d'oxyde de grille et la dispersion avec 35 la longueur de grille. Cependant ce procédé n'intègre pas les effets quantiques qui sont à considérer pour déterminer la capacité d'oxyde de grille. En outre les mesures ne tiennent pas compte du courant de commutation propre à chaque inverseur, et qui varie en fonction de la charge de l'inverseur. Une autre technique de mesure connue pour mesurer la valeur d'une capacité d'interconnexion, basée sur la charge d'inverseur, permet par une mesure dynarnique, d'éliminer ce courant de commutation, ainsi que les perturbations amenées par les capacités parasites dues aux sondes utilisées et à l'appareil de mesure. Cette technique est décrite dans la publication de B. W. McGaughy, J.C. Chen, D. Sylvester, C. Hu, "A Simple Method for On-Chip Sub-Femto Farad Interconnect Capacitance Measurement," IEEE Electron Device Letters , Vol. 18, No. 1, pp. 21-23, January 1997. Elle est basée sur l'utilisation de deux inverseurs CMOS, l'un chargeant une capacité d'interconnexion à mesurer, et la sortie de l'autre n'étant reliée à aucune charge. Des signaux de commande des inverseurs de forme appropriée permettent de s'affranchir des courants de commutation propre à chaque inverseur. Le brevet US 6 870 375 décrit l'utilisation d'une technique similaire, toujours pour mesurer des capacités d'interconnexion. Ces capacités d'interconnexion ne sont pas cfe même nature que la capacité MOS. En particulier la capacité d'interconnexion n'a pas de capacités parasites perturbant la mesure, et elle a une valeur constante quelle que soit la tension appliquée. Ainsi si ces techniques sont bien adaptées pour la mesure avec précision de faibles capacités d'interconnexion, elles ne permettent cependant pas de s'affranchir des autres capacités parasites telles que les capacités parasites propres à la structure du transistor MIOS, ni du problème de précision sur la surface. Or on a vu que ces capacités parasites sont de l'ordre de grandeur de la capacité MOS que l'on cherche à mesurer avec précision. Un objet de l'invention est une structure de test à base de transistors MOS qui permet de relever les courbes C(V) de manière fiable. Dans l'invention, une structure de test est définie qui utilise des différences de dimensions de transistors MOS, permettant d'annuler par différence les différents effets des capacités parasites, et des imprécisions sur les surfaces des transistors. Dans l'invention, on s'intéresse aussi à un procédé de mesure utilisant une telle structure de test, par lequel les effets parasites liés à la 5 mesure sont aussi annulés. Telle que caractérisée, l'invention concerne donc une structure capacitive comportant deux dispositifs semi-conducteurs, un premier et un deuxième, chaque dispositif comprenant des transistors MOS dont les grilles sont toutes reliées électriquement entre elles à un premier noeud et les 10 sources et drains sont tous reliés électriquement entre eux à un deuxième noeud, et dont les dimensions sont choisies en sorte que la somme des longueurs, respectivement la somme des largeurs, soient égales dans les deux dispositifs, et que la différence de surface entre les deux dispositifs, donnée par l'équation Sequiv =E(L; .W;) ù E(L'; .W';), soit non nulle, où 15 -Li, W; désignent respectivement la longueur et la largeur d'un transistor Ti du premier dispositif de la paire ; et -L';, désignent respectivement la longueur et la largeur d'un transistor T'; du deuxième dispositif. Dans un mode de réalisation de l'invention, les deux dispositifs 20 comportent le même nombre n de transistors. Un procédé de mise en oeuvre d'une telle structure de test pour la mesure d'une courbe de capacité en fonction de la tension comprend la mesure d'une courbe capacité en fonction de la tension sur chaque dispositif, et le calcul de la courbe résultante différence entre les deux 25 dispositifs rapportée à la différence de surface entre les deux dispositifs. Le procédé peut utiliser un capacimètre. Dans une variante, la structure de test comprend en outre un inverseur CMOS par dispositif semi-conducteur, permettant l'utilisation d'un procédé de mesure dynamique. 30 D'autres avantages et caractéristiques de l'invention sont détaillés dans la description suivante en référence aux dessins illustrés d'un mode de réalisation de l'invention, donné à titre d'exemple non limitatif. Dans ces dessins : - la figure 1 est un schéma simplifié montrant les capacités de bord et d'angle d'un transistor MC)S de dimensions (L, W); - la figure 2 est une coupe transversale d'un transistor MOS, mettant en évidence les capacités parasites de bord de grille sur zone active; -la figure 3 illustre les capacités parasites amenées par les lignes d'interconnexion et les plots de test dans la structure à mesurer; -la figure 4 illustre les capacités parasites amenées par les pointes de test amenées sur les plots de test de la structure; -les figures 5a et 5b illustrent le dispositif de rnesure de capacité ~o d'interconnexion proposé dans la publication de McGaughy et al; -la figure 6 est un schéma général d'une structure de test selon l'invention; -les figures 7a et 7b illustrent schématiquement un procédé de mesure et un dispositif de mesure associé utilisant une structure de test selon l'invention; 15 -les figures 8 et 9 illustrent un premier mode de réalisation d'une structure de test selon l'invention; - les figures 10a à 10d illustrent un aspect de l'invention permettant de définir une structure MOS équivalente avantageuse; -les figures 11 et 12 illustrent un deuxième mode de réalisation d'une 20 structure de test selon l'invention - la figure 13 illustre un autre dispositif de mesure de la capacité d'oxyde d'une structure MOS utilisant un procédé de mesure de courant dans des inverseurs en commutation; - la figure 14 illustre le principe d'extraction de la différence de charge entre 25 deux dispositifs de la structure MOS selon l'invention avec un tel procédé de mesure; -la figure 15 est un organigramme d'un procédé de mesure correspondant aux figures 13 et 14. 30 Une structure de test selon l'invention permettant de caractériser de manière précise un empilement MOS comporte deux dispositifs semi-conducteurs comprenant des transistors MOS dont les dimensions sont choisies en sorte que la somme des longueurs, respectivement la somme des largeurs, soient égales dans les deux dispositifs, et que la différence de 35 surface des deux dispositifs, soit non nulle. On rappelle que l'on entend habituellement par dimensions d'un transistor MOS, la largeur W et la longueur L de la zone de grille surplombant la zone active, comme illustré sur la figure 1. La surface de ce transistor est par suite donnée par le produit de sa largeur W par sa longueur L. La capacité MOS associée est la capacité entre la grille et le substrat (ou le caisson, selon le type de transistor), mesurée entre Ila grille du transistor MOS, et la source, le transistor MOS ayant sa source court-circuitée à son drain (et le cas échéant à une prise de contact de polarisation du caisson, dans le cas d'un transistor réalisé dans un caisson). La mesure des capacités sur chacun des dispositifs séparément, puis le calcul de la différence entre ces deux capacités, est équivalente à la mesure d'une capacité de surface équivalente, égale à la différence de surface des deux dispositifs. Les effets parasites induits par les deux dispositifs s'annulent dans cette mesure, par soustraction. Une structure de test ST selon une mise en oeuvre de l'invention est illustrée sur la figure 6. Elle cornprend au moins un premier dispositif DT1 et un deuxième dispositif DT2 réalisés sur le même substrat. Ils sont réalisés à proximité l'un de l'autre, suffisamment proche l'un de l'autre pour pouvoir négliger la dispersion des dimensions. Le premier dispositif contient n transistors en parallèle, n entier supérieur ou égal à 2, ayant leurs grilles connectées en commun, et leurs sources et drain connectées en commun, chaque transistor Ti, i=1 à n, étant défini par sa longueur Li, sa largeur Wi, et une surface Si== Li.W1. DT1 est ainsi équivalent à une capacité totale équivalente de surface S1 =E (Li.Wi) i=1 à n• Le second dispositif contient également n transistors, ayant leurs grilles connectées en commun, et leurs sources et drain connectées en commun, chaque 'transistor T'i, i=1 à n, étant défini par sa longueur L'i, sa largeur W'; 0=1...n) et sa surface S'i= L'i.W'i. DT2 est ainsi équivalent à une capacité totale équivalente de surface S2=E (L'i.W';) i=1 à n. Les dimensions des transistors des deux dispositifs sont choisies en sorte que : -la somme des longueurs des transistors Ti du dispositif DT1 égale la somme des longueurs des transistors T'i du dispositif DT2 : E (Li) i=1 à n=E (Li) i=1 à n; -la somme des largeurs des transistors Ti du dispositif DT1 égale la 5 somme des largeurs des transistors T'; du dispositif DT2 : E (Wi) i=1 à n=E (W'i) i=1 à n; et -la surface différence notée Sequiv entre les surfaces S1 et S2 est non nulle : soit : SEqu;v=E(L; .Wi) ù E(L'; .W';) 00. Dans chaque dispositif, les n transistors ont leurs grilles 10 électriquement reliées en commun, à un premier noeud, n1 dans DT1, n'1 dans DT2. Dans chaque dispositif, les n transistors ont leurs sources et drains électriquement reliés en commun à un deuxième noeud n2 dans DT1, n'2 dans DT2. 15 Les transistors des deux dispositifs sont tous de même type, à canal N ou à canal P. Dans le cas où ils seraient réalisés dans des caissons, une prise de caisson est prévue qui sera alors connectée en commun avec les connexions de drain et de source. La structure de test ST de l'invention permet de mesurer une 20 capacité MOS "différence" entre les deux dispositifs, correspondant à la capacité d'une capacité MOS de surface équivalente Sequiv. On a Sequiv =E(L; .Wi) ù E(L'i .W'i). Eq.1 Cette mesure est insensible aux différentes sources de capacités 25 parasites. En outre, la surface équivalente "différence" est aussi insensible aux dispersions technologiques des dimensions. Le rapport de la valeur de cette capacité MOS "différence" à la surface équivalente, donne une mesure de la capacité MOS par unité de 30 surface fiable, précise, pour la technologie considérée. La structure de test ST selon l'invention permet ainsi une mesure de capacité par unité de surface très fiable et précise, indépendante des différents éléments parasites et de la dispersion de la technologie. Cette mesure peut utiliser un appareil de mesure quelconque par lequel une courbe C(V) peut être relevée pour chaque dispositif, selon toute technique bien connue. En pratique, comme illustré sur la figure 7b, chacun des noeuds des dispositifs est relié à un plot de test par une structure de connexion respective. Les noeuds n1 et n2 du dispositif DT1 sont ainsi respectivement reliés aux plots p1 et p2. Et les nœuds n'1 et n'2 du dispositif DT2 sont respectivement reliés aux plots p'l et p'2. On peut ainsi positionner les deux pointes de mesure 30A et 30B d'un capacimètre 30, typiquement un analyseur d'impédance, sur les plots p1 et p2 du premier dispositif de la structure de test ST, puis sur les plots p'l et p'2 de l'autre. Le positionnement des sondes sur les plots se fait habituellement au travers d'une carte à pointes disposée sur la structure de test (non représenté) Les étapes d'un procédé de mesure utilisant une structure de test 15 selon l'invention sont les suivantes (figure 7a) : a)- mesure de la capacité en fonction de la tension pour chacun de ces deux dispositifs, C1(V) et C2(V) respectivement, dans des environnements de mesure similaire, selon les moyens usuels de mesure; b)-calcul de la différence entre les caractéristiques des deux 20 dispositifs, rapportée à la surface équivalente, Sequiv soit [C1(V) û C2(V)]/ Sequiv. On obtient une caractéristique C(V) par unité de surface insensible aux effets parasites induits par la technologie. Plus précisément et comme montré sur la figure 7b, dans l'étape 25 a), les deux pointes sont appliquées de la même manière sur les deux dispositifs, c'est-à-dire dans la même configuration : les deux pointes 30A et 30B sont appliquées sur les deux plots pi et P2 du premier dispositif DT1 pour relever une première courbe caractéristique C1(V) ; et les deux pointes 30A et 30B sont appliquées sur les deux plots p'l et p'2 du deuxième dispositif DT2 30 pour relever une deuxième courbe caractéristique C2(V) correspondante. La courbe par unité de surface obtenue, [C1(V) û C2(V)]/ Sequiv, est ensuite exploitée de manière connue, afin d'obtenir les différents paramètres identifiant la nature de l'empilement électrode de grille/ oxyde de grille /semi-conducteur, notamment son épaisseur, ou sa tension de bandes plates. Elle est notamment insensible aux capacités parasites de la structure MOS, c'est-à-dire les capacités de bord et d'angles décrites en relation avec les figures 1 et 2. En effet, les conditions sur le nombre de transistors et leurs dimensions, des deux dispositifs DET1 et DET2 de la structure de test entraînent que ces deux dispositifs ont un même périmètre équivalent : la somme totale des longueurs et largeurs, et un même nombre d'angles. Elle est aussi insensible à la dispersion des dimensions (L, W) des transistors. En effet, les deux dispositifs sont réalisés à proximité, par exemple à moins de 1000 pm entre les deux dispositifs, en sorte que l'on peut admettre qu'il y a conservation de la dispersion technologique sur les dimensions dans les deux dispositifs. Compte tenu de l'égalité des sommes des longueurs et des sommes des largeurs entre les dispositifs DT1 et DT2, si on note respectivement SL et 5W, les dispersions technologiques sur les longueurs L et les largeurs W des transistors, c'est à dire l'écart entre les dimensions dessinées (sur les réticules) et les dimensions réelles obtenues, on a l'égalité suivante : E{(L; +SL).(W;+SW)} ù E{(L'; +8L).(W'1+5W)} =E(L; .W;) ù E(L'i .W'i) Eq.2. En d'autres termes, la surface équivalente Sequ;v est réellement égale E(L1 .W;) ù E(L'1 .W';), où L;, W;, L';, et W'; sont les dimensions dessinés sur les réticules. Avantageusement, on peut garantir l'identité des capacités parasites associées aux pointes et aux interconnexions métalliques pour chacun des deux dispositifs, en réalisant des structures de connexion identiques entre pi et n1 d'une part et p'1 et n'1 d'autre part, et entre p2 et n2 d'une part et p'2 et n'2 d'autre part (Figure 7b). II faut comprendre par structure de connexion, le plot lui-même et la ligne de connexion entre le noeud et ce plot. Entre les deux dispositifs DT1 et DT2 de la structure de test, ne va alors changer que ce qui est entre n1 et n2 d'une part et n'1 et n'2 d'autre part. Comme illustré sur la figure 7b, les plots de chaque dispositif de la structure de test sont appelés à se trouver au regard des mêmes pointes de test, par simple déplacement latéral, par exemple par déplacement latéral du substrat de silicium de la structure de test suivant la flèche dessinée sur la figure. Les mesures sur les deux dispositifs sont ainsi réalisées dans des environnements similaires, qui permet de garantir l'insensibilité aux effets parasites amenés par les sondes et l'appareil de mesure. Plus précisément, on peut ainsi garantir que les capacités parasites associées aux pointes et aux interconnections et à l'appareil de mesure, et décrites en relation avec les figures 3 et 4, seront conservées pour les deux mesures C1(V) et C2(V) : leurs effets s'annuleront par soustraction dans le calcul de la différence C1(V) - C2(V). Dans une mise en oeuvre simple de l'invention, les dimensions des transistors d'un dispositif sont choisies en prenant les dimensions des transistors de l'autre dispositif, mais en "associant" de manière différente les longueurs et les largeurs, en sorte que la longueur totale et la largeur totale soient chacune conservées, mais que la différence de surface soit non nulle : Sequi,, O. Dans un premier exemple illustrant une telle mise en oeuvre, et comme illustré sur la figure 8, la structure de test comprend au moins un premier et un deuxième dispositif DET1 et DET2, comprenant chacun n= 2 transistors MOS. Le premier dispositif comprend un premier transistor T1O de longueur dessinée L et de largeur dessinée W et un second transistor T20 de 20 longueur dessinée I et de largeur dessinée v, avec L>I et W>v. Le second dispositif comprend un premier transistor T'10 de longueur dessinée L et de largeur dessinée v et un second transistor T'20 de longueur dessinée I et de largeur dessinée W. Comme illustré sur la figure 9, la capacité équivalente Ceq 25 obtenue par différence entre ces deux dispositifs a une longueur (L-I) et une largeur (W-v). Avec les conditions sur les dimensions L,W,I,v, on peut "inscrire " cette capacité équivalente Ceq dans une partie centrale de la surface d'un transistor ayant comme longueur dessinée L, et comme largeur dessinée W 30 (comme T10). Un choix judicieux de I et v permet en outre avantageusement de supprimer par différence les effets de bord de grille. En effet, comme représenté sur la figure 10a, l'oxyde de grille d'un transistor MOS n'est pas toujours homogène sur toute la longueur L et sur toute la largeur W de la grille, en particulier sur les bords de grille, 35 correspondant aux bords de gravure. On peut ainsi distinguer les deux zones zt (hachurée dans un sens) et zb (hachurée dans l'autre sens), correspondant aux bords des zones actives sous la grille selon la largeur W, dans lesquelles l'oxyde de grille est affecté par les effets de bord selon cette dimension et les deux zones zl (pointillée) et zr (marquée de croix), correspondant aux bords de grille selon la longueur L, dans lesquelles l'oxyde de grille est affecté par les effets de bord selon cette dimension. Si I et v sont choisis en sorte que la largeur v des transistors T20 et T'20 (figures 10b et 10c) correspond à la somme des largeurs el et er des deux zones zl et zr, et que la longueur I des transistors T20 et T'10 (figures 10b et 10d), soit égale à la somme des longueurs et et eb des deux zones zt et zb, on obtient une structure MOS équivalente sans effets de bord. D'autres combinaisons sont possibles, si on veut n'exclure que certaines zones, par exemple seulement les zones de bord "horizontales" zt, et zb. Les figures 11 et 12 illustrent un deuxième exemple d'une mise en oeuvre simple de l'invention, selon laquelle les dimensions des transistors d'un dispositif de la structure de test sont choisies en prenant les dimensions des transistors de l'autre dispositif, mais en "associant" de manière différente les longueurs et les largeurs, en sorte que la longueur totale et la largeur totale soient conservées, mais que la différence de surface soit non nulle. La structure de test ST comprend ici deux dispositifs DET1 et DET2, dans laquelle chaque dispositif est constitué de n= trois transistors MOS. Le premier dispositif comprend un premier transistor T100 de longueur dessinée Il et de largeur dessinée v1, un second transistor T200 de longueur dessinée 12 et de largeur dessinée W et un troisième transistor T300 de longueur dessinée L et de largeur dessinée v2 (L> 12 > Il et W> v2 > v1 ). Le deuxième dispositif comprend un premier transistor T100' de longueur dessinée 12 et de largeur dessinée v2, un second transistor T200' de longueur dessinée Il et de largeur dessinée W et un troisième transistor T300' de longueur dessinée L et de largeur dessinée v1. La capacité équivalente Ceq obtenue par différence entre ces deux dispositifs est un anneau que l'on peut inscrire clans la surface d'un transistor de longueur dessinée L, et de largeur dessinée W, dans la partie centrale de cette surface. Cet anneau est caractérisé par une longueur extérieure (L- II), une longueur intérieure (L- 12), une largeur extérieure (W- vi) et une largeur intérieure (W- v2). Il est illustré sur la figure 12 : c'est la partie laissé blanche entre la partie en pointillé au centre et la partie hachurée en périphérie. En comparant le transistor défini par des dimensions (L,W), comme illustré sur la figure 10a, et l'anneau illustré sur la figure 12, on comprend qu'en faisant varier Il, vl, 12, v2, la surface équivalente de la structure de test ST a une forme d'anneau qui s'inscrit dans la surface de dimension L.W, à une distance du périmètre qui est fonction des dimensions I1, v1, 12, v2. En faisant varier les dimensions Il, v1, 12, v2, on peut faire varier la distance dudit anneau au périmètre de ladite surface. Ceci permet avantageusement de vérifier les homogénéités de l'empilement de grille selon la distance de l'empilement délimité par l'anneau, au périmètre de la surface L.W (ie au bord de grille G du transistor T100). La structure de test selon l'invention qui vient d'être décrite en relation avec les figures 6 à 12, peut être utilisée de manière bien connue, dans un procédé de mesure de caractéristique C(V) comme illustré sur la figure 7a, avec un capacimètre ou analyseur d'impédance, pour mesurer les deux courbes C1(V), C2(V) (étape a). du procédé), et calculer leur différence, rapportée à la surface équivalente donnée par Eq.1 (étape b). du procédé). La structure de test proposée permet ainsi de caractériser simplement et de rnanière précise et fiable l'empilement MOS au moyen d'un capacimètre. Elle est simple et peu coûteuse à réaliser. Selon un autre aspect de l'invention, en plaçant les dispositifs chacun comme charge d'un inverseur CMOS commandé de manière appropriée, cette courbe peut être relevée par un procédé de mesure dynamique, basé sur la mesure du courant dans chaque inverseur. Une telle technique de mesure dynamique est décrite dans la publication précitée de McGaughy et al, pour la mesure d'une capacité d'interconnexion. La technique décrite dans cette publication est illustrée sur les figures 5a et 5b de la présente demande. La capacité d'interconnexion C à mesurer, produite par le croisement de deux lignes de métal 10 et 11, chacune sur un niveau topologique différent, Metal1 et Metal2, est placée comme capacité de charge d'un premier inverseur CMOS 20, c'est à dire entre le noeud de sortie SI de cet inverseur et la masse. Un deuxième inverseur CMOS 21 est prévu, qui est identique au premier, sauf en ce que sa sortie S2 n'est pas reliée à une capacité de charge (figure 5a). Les deux inverseurs 20, 21 sont alimentés entre une tension d'alimentation Vdd et la masse, et sont respectivement commandés par un signal périodique impulsionnel de même fréquence, respectivement VI et V2, et dont le niveau haut de l'impulsion correspond au niveau de la tension continue Vdd (figure 5b). Les signaux V1 et V2 sont des signaux qui ne se recouvrent pas, en sorte qu'à tout moment dans un inverseur un transistor au maximum conduit du courant, ce qui permet d'éliminer les courants de commutation propres à chaque inverseur. Une mesure des courants de charge I et I' dans chaque inverseur 20, 21 est réalisée. Pour s'affranchir des capacités parasites des transistors MOS des inverseurs, les inverseurs sont choisis identiques, et réalisés à proximité l'un de l'autre, en sorte qu'ils aient sensiblement les mêmes capacités parasites : les effets des capacités parasites des deux inverseurs s'annulent alors complètement dans la différence I-l', et la valeur de la capacité d'interconnexion C est ainsi déduite par l'équation suivante : (I-l')/f =CVdd, (Eq.3). où Vdd est l'amplitude de tension des signaux V1 et V2 ainsi que la tension de polarisation des deux inverseurs, f la fréquence du signal de tension appliqué aux inverseurs, et I et l' les courants d'alimentation dans les inverseurs. C est invariant avec la tension. Donc une mesure des courants I et l' à Vdd et f donnés donne la valeur de C. Pour vérifier la mesure, on peut faire varier au choix Vdd, ou la fréquence f : la valeur C de la capacité d'interconnexion est égale à la pente de la courbe correspondante I(Vdd) ou I(f) rapportée à la fréquence f, respectivement la tension Vdd de mesure. Dans l'invention, on a cherché à appliquer cette technique de mesure dynamique pour la mesure de la caractéristique C(V) d'une capacité MOS en utilisant une structure de test selon l'invention. L'idée est d'utiliser les deux dispositifs DT1 et DT2 de la structure de test selon l'invention, chacun comme capacité de charge d'un inverseur, selon le principe exposé dans la publication précitée. Une mise en oeuvre du principe de la mesure dynamique associé à une structure de test ST selon l'invention, par exemple la structure de la 5 figure 8 ou de la figure Il, est illustrée à la figure 13. La structure de test ST comprend en plus des deux dispositifs DT1 et DT2, deux inverseurs CMOS INV1 et INV2 connectés entre deux plots d'alimentation : INV1 est connecté entre les plots VDD1 et Vss; et INV2 est connecté entre les plots VDD2 et Vss. 10 Le premier inverseur INV1 charge le premier dispositif DT1 de la structure de test : sa sortie S1 est connectée au noeud n1. Le noeud n2 est connecté au pied de l'inverseur, typiquement à la masse Vss. Le deuxième inverseur INV2 charge le deuxième dispositif DT2: sa sortie S2 est connectée au noeud n'1. Le noeud n'2 est connecté au pied de l'inverseur, typiquement 15 à la masse Vss. Les grilles des transistors de type p des deux inverseurs sont commandées par un même signal Vp appliqué sur le plot VP et les grilles des transistors de type n des deux inverseurs sont commandées par un même signal Vn appliqué sur le plot VN. Le niveau haut des signaux Vp et Vn et le 20 niveau de tension appliqué sur les plots VDD1 et VDD2 pour polariser les inverseurs sont identiques et égaux à Vdd. On applique sur les transistors MOS P de l'inverseur un signal de commande Vp de fréquence f qui commande la fermeture des transistors P (c'est à dire à l'état passant) pendant un temps de fermeture tp. 25 On applique sur les transistors MOS N de l'inverseur un signal de commande Vn de fréquence f qui commande la fermeture des transistors N pendant un temps de fermeture tn. Pour Vdd, f et tp donnés, on mesure le courant I1, 12 dans chaque inverseur INV1, INV2. 30 Le courant mesuré 11 dans l'inverseur INV1 à f et Vdd et tp donnés s'écrit alors 11/f = Qinv1 + QDT1+Ifl.tp Eq.4 où tp est le temps d'ouverture du transistor P; Qinv1, la charge de commutation inhérente à l'inverseur de mesure INV1 et à ses capacités parasites, If1 est le courant de fuite de la capacité à mesurer entre les noeuds 35 n1 et n2 du dispositif DT1 pour un niveau de tension Vdd donné et QDT1, la charge du dispositif DT1 pour une tension Vdd. On obtient de la même façon le courant mesuré 12 dans l'inverseur INV2 à f et Vdd et tp donnés, et on a I2/f = Qinv2 + QDT2+l tp (Eq.4 appliqué à l'inverseur INV2 chargeant DT2) L'équation Eq.3 de la publication de MacGaughy n'est en effet pas applicable, car dans l'invention la capacité que l'on cherche à mesurer n'est plus constante avec la tension. Dans la publication de MacGaughy, la capacité C à mesurer (capacité d'interconnexion) n'induisait pas de fuite : c'était une capacité d'interconnexion, d'où la fonction linéaire de la tension exprimée par Eq.3. Ce n'est plus le cas pour les capacités MOS que l'on cherche à mesurer entre les noeuds n1 et n2 du dispositif DT1, et entre les noeuds n'1 et n'2 du dispositif DT2. Et le courant dans l'inverseur permet seulement une mesure de charge d'une capacité et non de la capacité. En outre, on a un courant de fuite If1, Ife dans chacun des dispositifs DT1 et DT2, pendant le temps d'ouverture du transistor tp. Ce courant de fuite varie avec la tension. C'est une inconnue qui parasite la mesure, et dont il faut pouvoir s'affranchir. Dans l'invention, et comme illustré sur la figure 14, on s'affranchit de ce terme en mesurant dans chaque inverseur la valeur du quotient courant mesuré sur fréquence de l'équation Eq.4, pour différentes valeurs de tp, à Vdd et f constants, afin de pouvoir tracer une courbe de variation de ce quotient, en fonction du temps d'ouverture et l'extrapoler à l'origine : on obtient une valeur du quotient courant mesuré sur fréquence correspondant à un temps d'ouverture tp nul. En choisissant deux valeurs de tp différentes, chacune telles qu'ils autorisent une pleine charge (à Vdd) de la capacité à mesurer, le courant de fuite est alors une fonction linéaire de tp. Il est alors facile d'extrapoler la droite obtenue à l'origine : on obtient par extrapolation une mesure du quotient courant mesuré sur fréquence à tp nul, ce qui supprime la charge due au courant de fuite dans l'équation Eq.4. Pour l'inverseur INV1 chargé par le dispositif DT1 de la structure de test, on détermine ainsi la valeur 110/f à tp nul : 110/f =QInv1 + QDT1. [Eq.5A] On détermine de manière similaire la valeur 120/f à tp nul : 12o/f =Qinv2 + QDT2. [Eq.5B] Les inverseurs INV1 et INV2 sont identiques (i.e. notamment avec les mêmes géométries pour leurs transistors N et pour leurs transistors P) et réalisés très proches l'un de l'autre, typiquement à moins de 1000 micromètres. Ainsi, comme dans la publication précitée, on peut considérer que leurs charges respectives Qinv1 et Qinv2 sont égales. Ainsi, dans la différence entre les deux courbes données par Eq.5A et Eq.5B, les charges liées aux inverseurs s'annulent, et on obtient la valeur de la charge différence, à tp nul entre les deux dispositifs, pour f et Vdd donnés, ce qui s'écrit (110-120)/f = QDT1- QDT2, pour f et Vdd donnés. A f constant, en faisant varier la valeur de Vdd, on peut ainsi construire point à point la courbe de la charge différence à tp nul, en fonction de Vdd : QDT1 - QDT2=F(Vdd). Le calcul de la dérivée de cette courbe, est la courbe de capacité différence en fonction de la tension entre les deux dispositifs DT1 et DT 2 qui est recherchée : ç 5F/8V= 5( QDT1 - QDT2)/$V=C1(V)-C2(V). En pratique, on fait varier la tension Vdd dans une plage autour de la valeur nominale définie pour la technologie, les limites de la plage étant d'une part la tension maximale acceptable aux bornes des transistors et d'autre part la tension minimale à appliquer pour obtenir la commutation des transistors des inverseurs. Une structure de test correspondante intégrera donc sur un même 25 substrat (figure 13), deux inverseurs CMOS identiques chargeant chacun l'un des deux dispositifs DT1 et DT2. Tous ces éléments sont réalisés à proximité de manière à obtenir l'élimination des éléments parasites, par calcul de différence comme expliqué, tant pour les effets de dispersion des dimensions que des charges 30 propres aux inverseurs. Cette structure de test comporte 5 plots de contact VDD1, VDD2, VP,VN et Vss, permettant d'amener la tension de polarisation des inverseurs et les tensions de commande Vp et Vn nécessaires à la mesure. Dans un procédé de mesure correspondant, on applique comme 35 signaux de commande Vp et Vn des transistors des deux inverseurs, des trains d'ondes de même fréquence f, tels que les temps de fermeture tp du transistor de type P et tn du transistor de type N de chaque inverseur soient disjoints (figure 13). La mesure de la courbe CST(V) de capacité différence entre les 5 deux dispositifs DT1 et DT2 de la structure de test pourra comprendre les étapes suivantes, comme illustré sur la figure 15: a)- mesure des courants d'alimentation 11 et 12 de chaque inverseur pour une fréquence f, un niveau d'alimentation Vdd et un temps d'ouverture tp donnés, et calcul du quotient du courant par la fréquence 11/f 1 o et 12/f; b)- répétition de la mesure en a)., pour différentes valeurs du temps d'ouverture tp ; tracé des deux courbes HI et H2 donnant respectivement 11/f et I2/f en fonction du temps d'ouverture tp et extrapolation à l'origine, pour obtenir les valeurs extrapolées à tp nul, 110/f et 120/f, comme illustré sur la 15 figure 14; c)- répétition des étapes a). et b). pour différentes valeurs de Vdd, à f constant, pour obtenir les courbes F1 et F2 donnant respectivement 110/f et 120/f en fonction de Vdd; d)- calcul de la différence entre ces deux courbes F1 et F2, pour 20 obtenir la courbe de la charge différence AQ=QDT1-QDT2 entre les deux dispositifs DT1 et DT2, en fonction de la tension Vdd; e)- calcul de la dérivée SAQ/SV de cette courbe par rapport à la tension, donnant la courbe de capacité différence entre les deux dispositifs, en fonction de la tension Vdd; 25 f)-calcul de la courbe CST(V) de capacité différence entre les deux dispositifs par unité de surface, en fonction de la tension, en retenant comme surface, la surface équivalente Sequiv définie en équation Eq.1 : CST(V) =(SOQ/SV)/Sequiv• Le procédé de mesure comprend ainsi une phase de mesure, 30 avec une première boucle de variation de tp, comprenant les étapes a)- et b)-contenue dans une deuxième boucle de variation de Vdcl comprenant l'étape c)-, et une boucle de calcul comprenant les étapes d)-, e)- et f)-. On notera, comme il ressort de la figure 15, que les boucles de variation de tp et Vdd appliquées aux deux dispositifs sont les mêmes. En pratique, l'étape b). d'extrapolation à f et Vdd donnés peut être obtenue par deux mesures, correspondant à deux valeurs du temps de fermeture tp des transistors P différentes et suffisantes pour autoriser une pleine charge de la capacité à mesurer : c'est-à-dire que tp est tel que l'on retrouve Vdd entre les noeuds n1 et n2 du dispositif DT1, et entre les bornes n'1 et n'2 du dispositif DT2. On peut ensuite tracer et exploiter la caractéristique capacité tension selon les rnoyens usuels de l'extraction des capacités MOS et obtenir des paramètres identifiant la nature de l'empilement grille oxyde semi-conducteur, et plus particulièrement son EOT et sa tension de bandes plates VFB. Les exemples particuliers de réalisation des dispositifs DT1 et DT2 expliqués en référence aux figures 6 à 12, s'appliquent aussi bien avec l'un ou l'autre des deux procédés de mesure expliqués, avec capacimètre ou 15 avec inverseurs. L'invention ne se limite pas aux exemples de réalisation plus particulièrement détaillés. L'homme du métier saura mettre en application les principes de l'invention, pour réaliser une structure de test conforme à l'esprit de l'invention permettant d'annuler les différents effets parasites par mesure 20 d'une courbe de capacité différence entre deux dispositifs DT1 et DT2 selon l'invention. REVENDICATIONS 1. Structure de test d'une capacité MOS (ST) comportant deux dispositifs semi-conducteurs, un premier (DT1) et un deuxième (DT2), chaque dispositif comprenant des transistors MOS dont les grilles sont toutes reliées électriquement entre elles à un premier noeud (n1), et les sources et drains sont tous reliés électriquement entre eux à un deuxième noeud (n2), et les dimensions des transistors étant choisies en sorte que la somme des longueurs, respectivement la somme des largeurs, soient égales dans les deux dispositifs, et que la différence de surface Sequiv entre les deux dispositifs, donnée par l'équation Sequiv =E(Li .Wi) ù E(L'i .W'i), soit non nulle, où -Li, Wi désignent respectivement la longueur et la largeur d'un transistor Ti d'un premier dispositif DT1 de la paire ; et -L'i, W'; désignent respectivement la longueur et la largeur d'un transistor Tl; d'un deuxième dispositif DT2. 2. Structure de test selon la revendication 1, dans laquelle les deux dispositifs comportent le même nombre n de transistors MOS. 3. Structure de test selon la revendication 2, dans laquelle n=2. 4. Structure de test selon la revendication 3, dans laquelle : le premier dispositif (DT1) comprend un premier transistor (T10) avec une première longueur L et une première largeur W, et un deuxième transistor (T20) avec une deuxième longueur I et une deuxième largeur v, où L>l et W>v; le deuxième dispositif (DT2) comprend un premier transistor (T'10) dont la longueur égale ladite première longueur L et dont la largeur égale ladite deuxième largeur v, et un deuxième transistor (T'20) dont la longueur égale ladite deuxième longueur 1 et dont la largeur égale ladite première largeur W. 30 5. Structure de test selon la revendication 2, dans laquelle n=3. 6. Structure de test selon la revendication 5, dans laquelle ù le premier dispositif (DT1) comprend un transistor (T100) avec une première longueur 11 et une première largeur v1, un deuxième transistor (T200) avec une deuxième longueur 12 et une deuxième largeur W, et un troisième transistor avec une troisième longueur L et une troisième largeur v2, avec L> I2>11 1 o et W>v2>vl ; ù le deuxième dispositif (DT2) comprend un premier transistor (T'100) dont la longueur égale ladite deuxième longueur 12 et dont la largeur égale ladite troisième largeur v2, un deuxième transistor (T'200) dont la longueur égale ladite première 15 longueur 11 et dont la largeur égale ladite deuxième largeur W, et un troisième transistor (T'300) dont la longueur égale ladite troisième longueur L, et dont la largeur égale ladite première largeur v1. 20 7. Structure de test selon l'une quelconque des revendications 1 à 6, comprenant dans chacun desdits dispositifs, une première structure de connexion pour relier le premier noeud (n1, n1') à un premier plot de test (p1, p1') et une deuxième structure de connexion pour relier le deuxième noeud (n2, n2') à un deuxième 25 plot de test (p2, p2'). 8. Structure de test selon la revendication 7, dans laquelle les premières structures de connexion, respectivement les deuxièmes structures de connexion, sont identiques pour les deux dispositifs. 30 9. Structure de test (ST) selon l'une quelconque des revendications 1 à 6, comprenant en outre deux inverseurs CMOS identiques (INV1, INV2), chaque inverseur chargeant un dispositif respectif parmi le premier (DT1) et le deuxième (DT2), les transistors de type P des 35 deux inverseurs recevant un signal de commande commun (Vp) et les transistors de type N des deux inverseurs recevant un signal decommande commun (Vn), lesdits signaux de commande des transistors P et N étant du type non recouvrants. 10. Structure de test selon la revendication 9, caractérisée en ce que les deux inverseurs sont réalisés à proximité l'un de l'autre, typiquement à une distance inférieure à 1000 micromètres . 11. Procédé de mise en oeuvre d'une structure de test (ST) selon l'une quelconque des revendications 1 à 10 précédentes, pour relever une courbe (CST(V)) de capacité différence en fonction de la tension entre lesdits premier et deuxième dispositifs, ledit procédé comprenant la détermination de la capacité en fonction de la tension appliquée sur chacun desdits premier et deuxième dispositifs (Dr', DT2), et le calcul de la courbe de capacité différence entre les deux dispositifs en fonction de la tension, ramenée à une courbe de capacité différence par unité de surface, par division par ladite surface équivalente Sequ;,, de la structure de test . 12. Procédé selon la revendication 11, pour la mise en oeuvre d'une structure selon la revendication 7 ou 8, dans lequel la tension est appliquée aux bornes desdits premier et deuxième plots de chacun desdits premiers et deuxième dispositif au moyen d'un capacimètre. 13. Procédé selon la revendication 11, pour la mise en oeuvre d'une structure de test (ST) selon la revendication 9 ou 10, selon lequel des signaux de commande de commutation à une fréquence f sont appliqués aux transistors de type N et P des inverseurs, assurant un temps d'ouverture des transistors P disjoint du temps d'ouverture des transistors N, et ledit procédé comprenant la succession d'étapes de mesure suivantes : pour chaque inverseur et son dispositif de charge associé: a)- mesure des courants d'alimentation (11,12) de chaque inverseur, pour une fréquence de commutation (f) et une tension d'alimentation Vdd des inverseurs données, en fonction du temps d'ouverture (tp) du transistor de type P, pour obtenir une premièrecourbe (QI1, Q12) donnant le quotient courant mesuré sur fréquence (11/f, I2/f), en fonction dudit temps d'ouverture, b)-extrapolation de ladite première courbe à l'origine, pour obtenir une valeur de quotient courant mesuré sur fréquence extrapolé à l'origine (11 o/f, 120/f) correspondant à un temps d'ouverture du transistor P nul, c)-répétition des étapes a). et b) pour différentes valeurs de la tension d'alimentation (Vdd), permettant d'obtenir une deuxième courbe (F1, F2) donnant le quotient courant extrapolé à l'origine sur fréquence (110/f, 120/f), en fonction de la tension d'alimentation (Vdd), puis calcul de la courbe (CST(V)) de capacité différence par unité de surface entre les deux dispositifs en fonction de la tension, comprenant les étapes suivantes : d)-calcul de la courbe différence (AQ) entre lesdites deuxièmes courbes (F1,F2), e)- calcul de la dérivée de cette courbe différence par rapport à la tension (S&Q/SV), et f)-division par ladite surface équivalente Sequin de la structure de test.