FR 2922387 A1 20090417 FR 0856857 A 20081010 Domaine de l'invention La présente invention concerne un circuit électronique comportant une installation de sélection, des premiers chemins de signaux d'horloge, des seconds chemins de signaux d'horloge et des troi- sièmes chemins de signaux d'horloge, l'installation de sélection étant prévue pour relier respectivement l'un des premiers signaux d'horloge soit avec l'un des seconds chemins de signaux d'horloge soit avec l'un des troisièmes signaux d'horloge. Etat de la technique Un tel circuit électronique comportant un montage maître/esclave avec un circuit maître 1 et un circuit esclave 2 est présenté figure 1. Ce circuit comporte une installation de sélection, des premiers chemins de signaux d'horloge 20, 21, 22, des seconds chemins de signaux d'horloge 23, 24, 25 et des troisièmes chemins de signaux d'horloge 26, 27, 28. L'installation de sélection est réalisée pour relier respectivement l'un des premiers chemins de signaux d'horloge 20, 21, 22 soit avec l'un des seconds chemins de signaux d'horloge 23, 24, 25 soit avec l'un des troisièmes chemins de signaux d'horloge 26, 27, 28. L'installation de sélection comprend plusieurs multiplexeurs 17, 18, 19 et elle est utilisée uniquement dans un test de fonctionnement, pour appliquer des signaux d'entrée définis à un circuit logique interne 40 et vérifier les signaux de sortie en fonction des signaux d'entrée. Dans les premiers chemins de signaux, il y a plusieurs éléments de temporisation 31, 32, 33, 34, 35, 36 qui assurent que le signal d'horloge TCLK arrive simultanément dans les branches 37, 38, 39 lors du test de fonctionnement. D'autres détails du circuit électronique selon la figure 1 seront donnés en relation avec un mode de réalisation de la présente invention. Les figures 2A et 2B montrent des chronogrammes de si- gnaux d'horloge pour le circuit de la figure 1 en mode de fonctionne-ment normal ou en mode de test. Les signaux d'horloge ACLK, BCLK et SCLK ou le signal d'horloge TCLK arrivent du fait des éléments de temporisation 34 et 45, malgré les charges différentes, après une temporisation de même longueur dans les embranchements 37, 38 et 39 comme signaux d'horloge ACLK', BCLK' et SCLK' en mode de fonctionnement normal ou en mode d'essai. Les figures 2C et 2D montrent les chronogrammes de signaux pour le circuit maître 1 de la figure 1 en mode de fonctionnement normal pour une vitesse de cadence simple ou une vitesse de cadence double. En mode esclave, le signal de données SDO est déclenché par le flanc montant du signal SCLK et le signal de données SDI est déclenché par le flanc montant du signal SCLK"'. Pour les taux de cadence simple, les signaux de données SDO et SDI sont stables c'est-à-dire que les si- gnaux de données SDO et SDI qui appartiennent à la même cadence peuvent être émis ou lus dans la même fenêtre de temps (celle-ci est représentée en trait interrompu) alors que pour la vitesse de données double, les signaux de données SDO et SDI de la même fenêtre de temps (représentée en trait interrompu) appartiennent à des cadences différentes et ne sont plus stables car le signal de données SDI est fortement retardé par rapport au signal de données SDO. Un inconvénient d'un tel circuit électronique est que les éléments de temporisation limitent la vitesse des données alors que ces éléments de temporisation sont uniquement utilisés dans le mode de test. But de l'invention La présente invention a pour but de développer un circuit électronique permettant une vitesse de données particulièrement élevée. Exposé et avantages de l'invention A cet effet, l'invention concerne un circuit électronique du type défini ci-dessus, caractérisé en ce qu'au moins l'un des troisièmes chemins de signaux d'horloge comporte un élément de temporisation. De façon avantageuse, les signaux d'horloge ne sont pas retardés inutilement en mode de fonctionnement normal par les élé- ments de temporisation. Par comparaison à une ligne électrique usuelle (chemin de signaux), qui du fait d'une opération de charge, on peut également engendrer un retard, un élément de temporisation appelle dans le sens de l'invention de façon générale une décélération importante (>10 %, et de préférence >20 % ou 40 % de la durée de cadence) et cet élément de temporisation diffère également du point de vue constructif d'une ligne électrique usuelle. Selon un mode de réalisation préférentiel, plusieurs éléments de temporisation sont prévus dans au moins l'un des troisièmes chemins de signaux de cadence. De manière avantageuse, on réalise une temporisation particulièrement longue. Selon un développement du mode de réalisation préférentiel, dans au moins un autre des troisièmes chemins de transmission de signaux de cadence, il est prévu un élément de temporisation. De manière avantageuse, le signal de cadence peut être retardé sur au moins un autre troisième chemin de signal de cadence. Selon un autre développement du mode de réalisation préférentiel, au moins deux des trois chemins de signaux de cadence sont reliés à une entrée de signal de cadence commune et au moins les deux troisièmes chemins de signaux de cadence ont un segment commun dans lequel est prévu l'un des éléments de temporisation. De manière avantageuse, on peut utiliser un élément de temporisation pour retarder un signal d'horloge défini pour deux pre- miers chemins de signaux de cadence, différents. Selon un autre développement du mode de réalisation préférentiel, les éléments de temporisation comportent des composants actifs. De manière avantageuse, l'utilisation de composants ac- tifs permet d'obtenir un signal de cadence temporisé, défini clairement. Selon un autre développement du mode de réalisation préférentiel, les éléments de temporisation sont des amplificateurs. De manière avantageuse, on peut éviter de réduire l'amplitude des signaux de cadence. Selon un autre développement du mode de réalisation préférentiel, le circuit électronique est réalisé sous la forme d'un circuit SPI. Un circuit électronique avec une interface périphérique série (c'est-à-dire un circuit SPI) présente des signaux de sortie et des signaux d'entrée qui doivent être lus simultanément dans la même cadence. De manière avantageuse, un dispositif selon l'invention de chemins de signaux de cadence convient tout particulièrement pour un circuit SPI. Dessins La présente invention sera décrite ci-après de manière plus détaillée à l'aide de modes de réalisation représentés schématiquement dans les dessins annexés dans lesquels : la figure 1 est une vue schématique d'un circuit maître/esclave selon l'état de la technique, lo -la figure 2A montre un ordinogramme des signaux de cadence du circuit de la figure 1 pour le mode de fonctionnement normal, la figure 2B montre un ordinogramme des signaux de cadence pour le circuit de la figure 1 fonctionnant en mode d'essai, la figure 2C montre un ordinogramme des signaux du circuit maître de 15 la figure 1 en mode de fonctionnement normal pour une vitesse d'horloge simple, la figure 2D montre un ordinogramme des signaux du circuit maître de la figure 1 en mode de fonctionnement normal pour une vitesse d'horloge double, la figure 3 est une vue schématique d'un circuit maître/esclave, la figure 4A montre un ordinogramme des signaux d'horloge du cir- 2o cuit de la figure 3 en mode de fonctionnement normal, la figure 4B montre un ordinogramme des signaux d'horloge du circuit de la figure 3 en mode de test, la figure 4C montre un ordinogramme des signaux du circuit maître de la figure 3 en mode de fonctionnement normal pour une vitesse 25 d'horloge simple, et la figure 4D montre un ordinogramme des signaux du circuit maître de la figure 3 en mode de fonctionnement normal pour une vitesse d'horloge double. Description d'un mode de réalisation de l'invention 30 La figure 3 est une vue schématique d'un circuit maître/esclave. De tels circuits ayant une interface périphérique série entre un circuit maître 1 et un circuit esclave 2, ont des systèmes de bus simples et deviennent de plus en plus importants pour la transmission de données en série à cause des vitesses de données croissantes. Ces 35 systèmes sont par exemple utilisés selon la description pour des systè- mes de régulation comprenant des capteurs. Les éléments fonctionnels identiques de la figure 1 et de la figure 3 portent les mêmes références. Figure 1 d'autres éléments sont caractérisés par des références auxquelles on a ajouté la lettre minuscule a. Le circuit maître 1 est relié au circuit esclave 2 par plusieurs lignes de transmission de signaux 3, 4, 5, 6. un signal d'horloge SCLK est transmis par le circuit maître 1 au circuit esclave 2 par la ligne de transmission de signaux 3. La ligne de transmission de signaux 4 transmet un signal de mode SS pour déterminer l'un des modes de fonctionnement � esclave � ou io � maître � et pour choisir le circuit esclave 2 par le circuit maître 1 pour le circuit esclave 2. Le signal de mode SS a trois états : 0, 1 et � le ni-veau fortement ohmique �. Pour SS = 0, le circuit esclave 2 est en mode esclave. Certains circuits périphériques peuvent devenir des circuits maîtres pour SS = 1. 15 A l'état fortement ohmique, le circuit esclave 2 n'est pas sélectionné. Le circuit maître peut ainsi sélectionner l'un des différents circuits esclaves avec lequel il souhaite communiquer. Dans la suite, on ne considèrera que le mode esclave. Des signaux de données SDO sont transmis par la ligne de signaux 5 à partir du circuit maître 1 vers le 20 circuit esclave 2. La ligne de transmission de signaux 6 transmet inversement des signaux de données SDI du circuit esclave 2 vers le circuit maître 1. Le circuit esclave 2 a non seulement des entrées et sorties 7, 8, 9, 10 pour les lignes de transmission de signaux 3, 4, 5, 6 mais également d'autres entrées et sorties 11, 12, 13, 14, 15, 16. Le circuit es- 25 clave 2 comporte une installation de sélection composée de plusieurs multiplexeurs 17, 18, 19 pour relier des premiers chemins de signaux d'horloge 20a, 21a, 22a soit à des seconds chemins de signaux d'horloge 23, 24, 25 soit à des troisièmes chemins de signaux d'horloge 26a, 27a, 28a. Les seconds chemins de signaux d'horloge 23, 24, 25 30 peuvent en mode de fonctionnement normal, fournir des signaux d'horloge ACLK, BCLK et SCLK de différents générateurs d'horloge 29 et 30 ou d'un générateur d'horloge (ou horloge) du circuit maître 1, respectivement à l'un des premiers chemins de signaux d'horloge 20a, 21a, 22a. Des signaux d'horloge identiques TCLK générés par un appareil de 35 test peuvent être transmis par les troisièmes chemins de signaux d'horloge 26a, 27a, 28a, de l'entrée 11 respectivement vers l'un des premiers chemins de signaux d'horloge 20, 21, 22. Les seconds chemins de signaux d'horloge 20a, 21a, 22a ou les troisièmes chemins de signaux d'horloge 26a, 27a, 28a sont sélectionnés respectivement en même temps à l'aide d'un signal TMODE généré par l'appareil de test et sont appliqués à l'entrée 14. Actuellement, chaque fois l'un des premiers chemins de signaux d'horloge 20a, 21a, 22a est relié à l'un des seconds chemins de signaux d'horloge 23, 24, 25. Ce mode de fonctionnement est le mode de fonctionnement normal à l'opposé du mode de test au cours duquel chaque fois l'un des premiers chemins de signaux d'horloge 20a, 21a, 22a est relié à l'un des troisièmes chemins de signaux d'horloge 26a, 27a, 28a. Les troisièmes chemins de signaux d'horloge 27a et 28a comportent les éléments de temporisation 34a et 35a. Les chemins de signaux d'horloge 27a et 28a, ont un segment commun 36a muni de l'élément de temporisation 34a. Un élément de temporisation 31a, 32a, 33a est prévu respectivement dans les premiers chemins de signaux d'horloge 20a, 21a, 22a. Après les éléments de temporisation 31a, 32a, 33a, on a un embranchement 37, 38, 39. Le circuit esclave 2 comporte en outre plusieurs circuits logiques quelconques, parmi lesquels le circuit logique 40 (nuage logique) est représenté. Ce circuit reçoit le signal de mode SS, les signaux de données InA, InB, SDO et les signaux d'horloge temporisés ACLK', BCLK' et SCLK' pour les traiter et fournir des signaux de données OutA, OutB, SDI ; ces signaux sont fournis aux circuits de sortie constitués par les bascules bistables Flip-Flop 41, 42, 43. Les signaux de données InA et InB sont par exemple des signaux de mesure analogique fournis par un capteur de température et un capteur de pression échantillonnés par les signaux d'horloge ACLK ou BCLK. Les signaux de données OutA et OutB sont par exemple des signaux numériques pour réguler une installation qui détermine la température (chauffage) ou pour réguler une installation qui détermine la pression (vanne). Le signal SDO contient des indications de régulation des deux installations. Le signal de données SDI contient des in- formations relatives à la régulation. Le signal de sortie du Flip-Flop 43 est le signal SDI qui est renvoyé au circuit maître 1. Les éléments de temporisation 31a, 32a, 33a, 34a et 35a sont identiques et comportent les amplificateurs avec des composants actifs tels que des MOSFET ou des transistors bipolaires. Les amplificateurs 31a, 32a, 33a fournissent des signaux d'horloge ACLK', BCLK' et SCLK' suffisamment puissants aux embranchements 37, 38, 39 en mode de fonctionnement normal et en mode de test. En mode de test, les amplificateurs 34a et 35a retardent le signal d'horloge TCLK de l'appareil de test appliqué à l'entrée 11 avant de le fournir aux premiers chemins de signaux d'horloge 20a, 21a, 22a. Le signal d'horloge (signal de cadence) TCLK traverse les amplificateurs 34a et 35a c'est-à-dire qu'il sera deux fois temporisé avant d'être appliqué au premier chemin de signal d'horloge 22a ; ainsi, le signal d'horloge TCLK traverse l'amplificateur 34a pour être temporisé une fois avant d'être appliqué au premier chemin de signal d'horloge 22a. Les amplificateurs 34a et 35a assurent que les différents embranchements 37, 38, 39 auxquels sont reliées les charges différentes, soient chargés complètement de façon simultanée c'est-à-dire pour que le signal d'horloge (signal de cadence) TCLK arrive en même temps dans les embranchements comme signaux d'horloge ACLK', BCLK', SCLK'. En même temps, l'appareil de test applique d'autres signaux aux autres entrées 7, 8, 9 ou 10, 12, 13 ou 14. Ainsi, les signaux qui sont simultanément appliqués au circuit logique interne 40 sont totalement connus. A l'aide des signaux des entrées 15, 16, 10 ou 9, l'appareil de test peut vérifier le bon fonctionnement. La figure 4A montre un ordinogramme de signaux d'horloge (signaux de cadence) pour le circuit de la figure 3 en mode de fonctionnement normal. Les signaux d'horloge ou de cadence ACLK, BCLK, SCLK arrivent avec des temporisations différentes du fait des charges différentes aux embranchements comme signaux d'horloge ACLK', BCLK', SCLK'. Les signaux d'horloge ou de cadence ACLK, BCLK, SCLK sont de façon générale non synchronisés les uns avec les autres et ont des durées de cadence différentes. La figure 4B montre un ordinogramme de signaux d'horloge ou de cadence pour le circuit de la figure 3 fonctionnant en mode de test. Le signal d'horloge ou de cadence TCLK arrive du fait des éléments de temporisation 34a et 35a et malgré des charges différentes, avec des temporisations différentes simultanément dans les embranchements sous la forme de signaux d'horloge ou de cadence ACLK', BCLK', SCLK'. La figure 4C montre un ordinogramme des signaux pour le circuit maître de la figure 3 en mode de fonctionnement normal pour un taux de cadence ou vitesse de cadence simple. Le signal de données SDO est déclenché par le flanc montant du signal d'horloge SCLK ; le signal de données SDI est déclenché par le flanc montant du signal d'horloge ou de cadence SCLK'. Les signaux de données SDO et SDI qui appartiennent à la même cadence peuvent être émis dans la même fenêtre de temps (représentée en trait interrompu) ou être lus dans les mêmes conditions ou ainsi il s'agit de signaux stables. La figure 4D montre un ordinogramme des signaux du circuit maître de la figure 3 en mode de fonctionnement normal pour une vitesse d'horloge ou de cadence double. Les signaux de données SDO et SDI appartiennent à la même fenêtre de temps (représentée en trait interrompu) à la même cadence et ainsi ces signaux sont égale- ment stables.25 REVENDICATIONS 1 °) Circuit électronique comportant une installation de sélection (17, 18, 19), des premiers chemins de signaux d'horloge (20a, 21a, 22a), des seconds chemins de signaux d'horloge (23, 24, 25) et des troisièmes che-mins de signaux d'horloge (26a, 27a, 28a), l'installation de sélection (17, 18, 19) étant prévue pour relier respectivement l'un des premiers signaux d'horloge (20a, 21a, 22a) soit avec l'un des seconds chemins de signaux d'horloge (23, 24, 25) soit avec l'un des troisièmes signaux d'horloge (26a, 27a, 28a), caractérisé en ce qu' au moins l'un des troisièmes chemins de signaux d'horloge (26a, 27a, 28a) comporte un élément de temporisation (34a, 35a). 2°) Circuit électronique selon la revendication 1, caractérisé en ce que plusieurs éléments de temporisation (34a, 35a) sont prévus dans au moins l'un des troisièmes chemins de signaux d'horloge (26a, 27a, 28a). 3°) Circuit électronique selon la revendication 1 ou 2, caractérisé en ce que dans au moins un autre des troisièmes chemins de signaux d'horloge, il est prévu un élément de temporisation (34a). 4°) Circuit électronique selon la revendication 1 ou 2, caractérisé en ce qu' au moins deux des troisièmes chemins de signaux d'horloge sont reliés à une entrée commune de signaux d'horloge (11), et au moins ces deux troisièmes chemins de signaux d'horloge (27a, 28a) ont un segment commun (36a) muni de l'un des éléments de temporisa- tion (34a). 5°) Circuit électronique selon les revendications 2 à 4, caractérisé en ce que les éléments de temporisation (34a, 35a) sont des composants actifs.35io 6°) Circuit électronique selon la revendication 5, caractérisé en ce que les éléments de temporisation (34a, 35a) sont des amplificateurs. 7°) Circuit électronique selon les revendications 2 à 6, caractérisé en ce qu' il est réalisé sous la forme d'un circuit SPI. io