FR 2920925 A1 20090313 FR 0855993 A 20080905 AMPLIFICATION LINEAIRE NUMERIQUE AVEC UN EMETTEUR AYANT DES COMPOSANTS NON LINEAIRES (LINC) 1. CONTEXTE DE L'INVENTION 1.1 DOMAINE DE L'INVENTION Les modes de réalisation de l'invention concernent de manière générale l'amplification linéaire numérique avec des émetteurs ayant des composants non linéaires (LINC), et plus particulièrement, des émetteurs LINC numériques qui compensent des différences de phase et d'amplitude entre deux trajets de signaux. 1.2 ART CONNEXE Dans les systèmes de communication récents, la nécessité d'utiliser efficacement le spectre de fréquences mène à utiliser des procédés de modulation tels que la modulation d'amplitude en quadrature (QAM de l'anglais Quadrature amplitude modulation) qui module les données non seulement sur la phase mais également sur l'amplitude du signal de la porteuse, et génère par conséquent un signal ayant une enveloppe non constante. Pour émettre un signal avec une enveloppe non constante, les systèmes utilisent typiquement des amplificateurs de puissance linéaires. Toutefois, les amplificateurs de puissance linéaires ont un mauvais rendement énergétique. Des alternatives aux amplificateurs de puissance linéaires comprennent des amplificateurs de puissance non linéaires qui sont plus efficaces en termes d'utilisation de l'énergie. Toutefois, l'usage d'amplificateurs de puissance non linéaires pour des signaux avec une enveloppe non constante nécessite en général des techniques de linéarisation telles que la réduction de puissance, pré-distorsion, réaction positive, contre-réaction, élimination et restauration d'enveloppe (EER), amplification linéaire avec des composants non linéaires (LINC) et ainsi de suite. Comme pour l'amplification linéaire avec des composants non linéaires, les systèmes LINC antérieurs ont beaucoup de difficultés à traiter la compensation d'amplitude et/ou de phase en raison de l'exigence d'une correspondance précise entre deux trajets de signaux pour tous les canaux disponibles, et ont par conséquent évité l'usage d'émetteurs LINC. 2. RESUME DE L'INVENTION Des modes de réalisation de l'invention peuvent proposer une amplification linéaire numérique avec un émetteur ayant des composants non linéaires (LINC). Un émetteur LINC numérique conforme à des modes de réalisation de l'invention peut disposer d'une ou de plusieurs des fonctions suivantes : (i) décomposition d'un signal à enveloppe non constante en deux signaux de composante ayant une enveloppe constante, (ii) amplification de chaque signal de composante par un amplificateur non linéaire, (iii) combinaison des deux signaux de composante amplifiés afin de générer un signal amplifié à enveloppe non constante, et (iv) émission du signal à enveloppe non constante. Pareillement, selon un mode de réalisation de l'invention, il est également possible de compenser des différences d'amplitude et phase sur deux trajets de signaux. Selon un mode de réalisation de l'invention, il est prévu un émetteur LINC numérique. L'émetteur LINC numérique peut comporter un séparateur de composante de signal qui sépare un signal à enveloppe non constante en un premier signal de données de phase et un deuxième signal de données de phase, un synthétiseur de fréquence qui génère une pluralité de signaux d'horloge, le premier signal de données de phase spécifiant une première paire des signaux d'horloge et le deuxième signal de données spécifiant une deuxième paire des signaux d'horloge, et au moins un modulateur de retard numérique qui génère un premier signal de composante ayant une première enveloppe constante et un deuxième signal de composante ayant une deuxième enveloppe constante, le premier signal de composante étant généré en ajustant une première phase entre la première paire de signaux d'horloge sur la base du premier signal de données de phase, et le deuxième signal de composante étant généré en ajustant une deuxième phase entre la deuxième paire de signaux d'horloge sur la base du deuxième signal de données de phase. L'émetteur LINC numérique peut également comporter au moins un amplificateur de puissance non linéaire qui amplifie le premier signal de composante et le deuxième signal de composante afin de générer un premier signal de composante amplifié et un deuxième signal de composante amplifié, un combineur de puissance qui combine le premier signal de composante amplifié et le deuxième signal de composante amplifié afin de générer un signal de sortie ayant une enveloppe non constante, et un compensateur de différence qui surveille le signal de sortie afin de sélectionner au moins une valeur de décalage, la ou les valeurs de décalage sélectionnées étant fournies à au moins un dispositif parmi le séparateur de composante de signal pou l'ajustement de phase et l'amplificateur de puissance non linéaire pour l'ajustement de gain. Selon un autre exemple de mode de réalisation de l'invention, il est prévu un procédé pour un émetteur LINC numérique. Le procédé peut comporter une séparation d'un signal à enveloppe non constante par un séparateur de composante de signal en un premier signal de données de phase et en un deuxième signal de données de phase, et une génération, par au moins un modulateur de retard numérique, d'un premier signal de composante ayant une première enveloppe constante et un deuxième signal de composante ayant une deuxième enveloppe constante, le premier signal de composante et le deuxième signal de composante étant générés sur la base au moins en partie du premier signal de données et du deuxième signal de données de phase. Le procédé peut également comporter une amplification du premier signal de composante et du deuxième signal de composante par au moins un amplificateur non linéaire afin de générer un premier signal de composante amplifié et un deuxième signal de composante amplifié, une combinaison du premier signal de composante amplifié et du deuxième signal de composante amplifié afin de générer un signal de sortie ayant une enveloppe non constante, et une surveillance du signal de sortie afin de sélectionner une valeur de décalage de phase et une valeur de décalage d'amplitude, la ou les valeurs de décalage sélectionnées étant fournies à au moins un dispositif parmi le séparateur de composante de signal pour l'ajustement de phase et l'amplificateur de puissance non linéaire pour l'ajustement de gain. Selon encore un autre exemple de mode de réalisation de l'invention, il est prévu un système. Le système peut comporter un séparateur de composante de signal qui sépare un signal à enveloppe non constante en un premier signal de données de phase et un deuxième signal de données de phase, et au moins un modulateur de retard numérique qui génère un premier signal de composante ayant une première enveloppe constante et un deuxième signal de composante ayant une deuxième enveloppe constante, le premier signal de composante et le deuxième signal de composante étant générés sur la base au moins en partie du premier signal de données et du deuxième signal de données de phase. Le système peut également comporter au moins un amplificateur non linéaire qui amplifie le premier signal de composante et le deuxième signal de composante afin de générer un premier signal de composante amplifié et un deuxième signal de composante amplifié. Le système peut en outre comporter des moyens pour combiner le premier signal de composante amplifié et le deuxième signal de composante amplifié afin de générer un signal de sortie ayant une enveloppe non constante, et des moyens pour sélectionner une valeur de décalage de phase et une valeur de décalage d'amplitude sur la base au moins en partie du signal de sortie, la ou les valeurs de décalage sélectionnées étant fournies à au moins un dispositif parmi le séparateur de composante de signal pour l'ajustement de phase et l'amplificateur de puissance non linéaire pour l'ajustement de gain. 3. BREVE DESCRIPTION DES DESSINS Après la description de l'invention en des termes généraux, il est maintenant fait référence aux dessins annexés, qui ne sont pas nécessairement dessinés à l'échelle, sur lesquels : la figure 1 fournit un exemple de schéma de principe d'un émetteur LINC numérique ayant des modulateurs de retard numérique, selon un mode de réalisation de l'invention ; la figure 2 fournit un exemple de schéma de principe d'un modulateur de retard numérique, selon un mode de réalisation de l'invention ; la figure 3 illustre un exemple de chronogramme d'un fonctionnement illustratif du modulateur de retard numérique de la figure 2, selon un mode de réalisation de l'invention ; la figure 4 fournit une variante du schéma de principe d'un modulateur de retard numérique, selon un mode de réalisation de l'invention ; la figure 5 illustre un exemple de chronogramme d'un fonctionnement illustratif du modulateur de retard numérique de la figure 4, selon un mode de réalisation de l'invention ; la figure 6 illustre un exemple de schéma de 30 principe d'un séparateur de composante de signal, selon un mode de réalisation de l'invention. la figure 7 illustre un exemple de schéma de principe illustrant un compensateur de différence, selon un mode de réalisation de l'invention ; la figure 8 fournit un exemple d'organigramme pour détecter et compenser des différences de phase et de retard par un compensateur de différence, selon un mode de réalisation de l'invention ; la figure 9 illustre des exemples de vecteurs de signaux dans un émetteur LINC numérique lorsqu'il n'y a pas de différences de phase ni d'amplitude entre les deux trajets de signaux durant une procédure de compensation de différence, selon un mode de réalisation de l'invention ; la figure 10 illustre des exemples de vecteurs de signaux dans un émetteur LINC numérique lorsqu'il y a seulement une différence d'amplitude entre les deux trajets de signaux durant une procédure de compensation de différence, selon un mode de réalisation de l'invention ; la figure 11 illustre des exemples de vecteurs de signaux dans un émetteur LINC numérique lorsqu'il y a à la fois des différences de phase et d'amplitude entre deux trajets de signaux durant une procédure de compensation de différence, selon un mode de réalisation de l'invention ; la figure 12 illustre des exemples de spectres simulés de signaux dans un émetteur LINC numérique qui incorpore le modulateur de retard numérique de la figure 2, selon un mode de réalisation de l'invention ; la figure 13 illustre des exemples de spectres simulés de signaux dans un émetteur LINC numérique qui incorpore le modulateur de retard numérique de la figure 4, selon un mode de réalisation de l'invention. 4. DESCRIPTION DETAILLEE DE L'INVENTION Des modes de réalisation de la présente invention sont décrits ci-après en détail en faisant référence aux dessins annexés, sur lesquels sont illustrés un certain nombre de modes de réalisation de l'invention, mais pas tous les modes. En effet, l'invention peut être réalisée sous différentes formes et ne doit pas être limitée aux modes de réalisation mentionnés ici; ces modes de réalisation sont plutôt fournis afin que cet exposé satisfasse les exigences légales applicables. Sur tous les dessins, des références numériques identiques se rapportent à des éléments identiques. Certains modes de réalisation de l'invention prévoient une amplification linéaire numérique avec un émetteur ayant des composants non linéaires (LINC). Un émetteur LINC numérique selon un mode de réalisation de l'invention peut mettre en oeuvre une ou plusieurs des étapes suivantes (ou disposer d'une ou de plusieurs des fonctions suivantes) : (i) une décomposition d'un signal à enveloppe non constante en deux signaux de composante ayant une enveloppe constante, (ii) une amplification de chaque signal de composante par un amplificateur non linéaire, (iii) une combinaison des deux signaux de composante amplifiés afin de régénérer un signal à enveloppe non constante amplifié, et (iv) une émission du signal à enveloppe non constante. Pareillement, selon un mode de réalisation de l'invention, il est également possible de compenser toute différence d'amplitude et/ou de phase sur deux trajets de signaux. La figure 1 fournit un aperçu d'un exemple de schéma de principe d'un émetteur LINC numérique 100, selon un exemple de réalisation de l'invention. En particulier, l'émetteur LINC numérique 100 peut comporter un séparateur de composante de signal (SCS) 110, des modulateurs de retard numériques 130 et 140, un synthétiseur de fréquence 150, des amplificateurs non linéaires de puissance 161 et 162, un combineur de puissance 170, une antenne 180 et un compensateur de différence 190, selon un mode de réalisation de l'invention. En référence à la figure 1, le séparateur de composante de signal 110 peut recevoir d'un MODEM 108 des données 111 sous la forme d'un signal à enveloppe non constante. Selon un mode de réalisation de l'invention, le signal à enveloppe non constante peut être un signal QAM, bien que d'autres types de signaux à enveloppe non constante puissent également être reçus par le séparateur de composante de signal 110. En plus, le séparateur de composante de signal 110 peut recevoir une valeur de décalage de phase 112a (PH OFFSET) d'un compensateur de différence 190. Comme cela sera décrit en détail plus bas, le compensateur de différence 190 peut déterminer toutes différences d'amplitude et/ou de phase dans le signal de sortie 116 (Sout(t)) et générer la valeur de décalage de phase 112a (PH OFFSET) et la valeur de décalage d'amplitude 112b (MAG OFFSET). En utilisant les données reçues 111 et la valeur de décalage de phase 112a (PH OFFSET), le séparateur de composante de signal 110 peut générer un premier signal de données de phase 113a (PH DATAI) sur un premier trajet de signaux et un deuxième signal de données de phase 113b (PH DATA2) sur un deuxième trajet de signaux. En faisant toujours référence à la figure 1, le synthétiseur de fréquence 150 peut générer des signaux d'horloge 117a, 117b et les fournir aux modulateurs de retard numériques respectifs 130, 140 sur les premier et deuxième trajets de signaux respectifs. Dans un mode de réalisation de l'invention, les signaux d'horloge 117a, 117b peuvent être respectivement des signaux d'horloge I et Q, qui sont en général déphasés de 90 degrés l'un par rapport à l'autre. En plus, les signaux d'horloge 117a, 117b peuvent également être fournis à une fréquence qui est plus élevée, peut-être quatre fois plus rapide, que la fréquence porteuse du signal de sortie émis 116 (Sout(t)). La fréquence plus élevée des signaux d'horloge 117a, 117b en comparaison au signal de sortie émis 116 (Sout(t)) peut fournir aux modulateurs de retard numériques 130, 140 plus de contrôle sur la résolution du retard ajouté. Selon un mode de réalisation de l'invention, si la fréquence porteuse du signal émis 116 (Sout(t)) par l'émetteur LINC 100 est de 600 MHz, le synthétiseur de fréquence 150 peut alors générer des signaux d'horloge I/Q 117a, 117b avec des fréquences respectives de 2,4 GHz. Pareillement, selon un autre exemple de mode de réalisation de l'invention, si la fréquence porteuse du signal émis 116 (Sout(t)) par l'émetteur LINC 100 est de 2,5 GHz, le synthétiseur de fréquence 150 peut alors générer des signaux d'horloge I/Q 117a, 117b avec des fréquences respectives de 10 GHz. On appréciera que le synthétiseur de fréquence 150 puisse générer les signaux d'horloge 117a, 117b (par exemple, 2,4 GHz, 10 GHz etc.) selon un grand nombre de procédés. Par exemple selon un mode de réalisation de l'invention, le synthétiseur de fréquence 150 peut générer les signaux d'horloge 117a, 117b à 2,4 GHz en couplant deux oscillateurs LC fonctionnant à 2,4 GHz. Pareillement, afin de générer les signaux d'horloge 117a, 117b à 10 GHz, le synthétiseur de fréquence 150 peut coupler deux oscillateurs LC fonctionnant à 10 GHz. Selon une variante d'un mode de réalisation de l'invention, le synthétiseur de fréquence 150 peut générer les signaux d'horloge 117a, 117b à 2,4 GHz en divisant un signal d'horloge à 4,8 GHz provenant d'un seul oscillateur LC à 4,8 GHz. De manière similaire, afin de générer les signaux d'horloge 116, 117 à 10 GHz, le synthétiseur de fréquence 150 peut diviser un signal d'horloge à 20 GHz provenant d'un seul oscillateur LC à 20 GHz. Toutefois, on appréciera que divers procédés sont disponibles pour le synthétiseur de fréquence 150 afin de générer les signaux d'horloge 117a, 117b sans départir des modes de réalisation de l'invention. Selon un mode de réalisation de l'invention, les signaux d'horloge 117a, 117b peuvent également être fournis aux modulateurs de retard numériques respectifs 130, 140 sur les premier et deuxième trajets de signaux respectifs à une fréquence qui peut être quatre fois plus rapide que la fréquence porteuse du signal de sortie émis 116 (Sout(t)). Selon la description donnée plus haut, les signaux d'horloge 117a, 117b peuvent être des signaux d'horloge I/Q selon un mode de réalisation de l'invention. Les modulateurs de retard numériques 130, 140 peuvent moduler les signaux d'horloge reçus 117a, 117b, qui peuvent être à une fréquence qui est quatre fois plus rapide que le signal de sortie émis 116 (Sout(t)) de l'émetteur LINC 100, avec des signaux de données de phase respectifs 113a (PH DATA) et 113b (PH DATA2) reçus en provenance du séparateur de composante de signal 110. Les modulateurs de retard numériques 130, 140 peuvent ensuite générer les signaux de composante 114a (S1(t)) et 114b (S2(t)) ayant des enveloppes constantes sur les premier et deuxième trajets de signaux respectifs. Toujours en référence à la figure 1, les signaux de composante 114a (S1(t)) et 114b (S2(t)) ayant des enveloppes constantes peuvent alors être amplifiés par les amplificateurs de puissance 161, 162 sur les premier et deuxième trajets de signaux respectifs. Selon un mode de réalisation de l'invention, les amplificateurs de puissance 161, 162 peuvent être des amplificateurs non linéaires avec un rendement énergétique favorable. Chaque amplificateur de puissance 161, 162 peut ensuite générer des signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) sur les premier et deuxième trajets de signaux respectifs. Un combineur de puissance 170 peut ensuite combiner, additionner, ou sinon fusionner les signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) sur les premier et deuxième trajets de signaux respectifs en un seul signal de sortie 116 (Sout(t)) combiné qui peut être émis par l'antenne 180 et fourni au compensateur de différence 190. Comme cela sera décrit en détail plus bas, le compensateur de différence 190 peut analyser et traiter le signal de sortie 116 (Sout(t)) pour déterminer toutes différences de phase et/ou différences d'amplitude, et générer une valeur de décalage de phase 112a (PH OFFSET) et une valeur de décalage d'amplitude 112b (MAG OFFSET). La valeur de décalage de phase 112a (PH OFFSET) peut être fournie au séparateur de composante de signal 110 tandis que la valeur de décalage d'amplitude 112b (MAG OFFSET) peut être fournie aux amplificateurs de puissance 161, 162. Selon un mode de réalisation de l'invention, chaque amplificateur de puissance 161, 162 peut avoir un gain de puissance qui peut être commandé ou configuré de maniere numérique selon la valeur de décalage d'amplitude 112b (MAG OFFSET) reçue du compensateur de différence 190. La figure 2 illustre un exemple de schéma de principe d'un modulateur de retard numérique 130, 140 de la figure 1, selon un exemple de réalisation de l'invention. En référence désormais à la figure 2, chaque modulateur de retard numérique 130, 140 peut comporter au moins un multiplexeur (MUX) 231 ; un ou plusieurs commutateurs 232, 233 ; une ou plusieurs bascules 234, 235, 236, 237 ; et au moins un interpolateur de phase numérique 238. Selon un mode de réalisation de l'invention, le multiplexeur (MUX) 231 peut être un multiplexeur 4 en 2 et les bascules 234, 235, 236, 237 peuvent être des bascules D pilotées par une horloge. On peut noter que le multiplexeur 231 peut, en variante, être remplacé par un ou plusieurs commutateurs sans départir des modes de réalisation de l'invention. Pareillement, on note que les bascules 234,235,236,237 peuvent être remplacées par des cellules de mémoire, des registres à décalage et des circuits similaires sans départir des modes de réalisation de l'invention. Durant le fonctionnement du modulateur de retard numérique 130, 140, chaque multiplexeur 231 peut sélectionner deux signaux d'horloge parmi une pluralité de signaux d'horloge selon le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) reçu du séparateur de composante de signal 110 sur la base du signal de données de phase reçu 113a (PH DATAI) ou 113b (PH DATA2) . Selon un mode de réalisation de l'invention, chaque multiplexeur respectif 231 peut sélectionner deux signaux d'horloge parmi quatre signaux d'horloge, comprenant : (1) un signal I, (2) un signal Q, (3) un signal Ib et (4) un signal Qb. Le signal I peut être déphasé de 90 degrés par rapport au signal Q. Le signal Ib peut être déphasé de 180 degrés par rapport au signal I. Pareillement, le signal Qb peut être déphasé de 180 degrés par rapport au signal Q. Chacun des quatre signaux d'horloge peut également fonctionner à une fréquence qui est quatre fois plus rapide que le signal de sortie émis (Sout(t)) provenant de l'émetteur LINC 100. Selon la description donnée plus haut, le multiplexeur 231 peut recevoir le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) du séparateur de composante de signal 110. Selon un mode de réalisation de l'invention, deux bits du signal de données 113a (PH DATAI) ou 113b (PH DATA2) peuvent être fournis au multiplexeur 231 afin de sélectionner la paire de signaux d'horloge. Dès que le multiplexeur 231 sélectionne la paire de signaux d'horloge, la paire sélectionnée de signaux d'horloge peut être fournie aux bascules 234, 236 (par exemple des bascules D) pour servir respectivement de signaux d'horloge A, B. Les bascules 234, 236 peuvent générer sur le port de sortie Q des signaux qui sont entrés dans des bascules 235, 237 (par exemple des bascules D) et servent de signaux d'horloge respectifs C, D. Les bascules 235, 237 peuvent ensuite générer sur leurs ports Q de sortie respectifs des signaux qui sont fournis en tant que signaux de sortie respectifs E, F à l'interpolateur de phase numérique 238. L'interpolateur numérique peut ensuite traiter les signaux de sortie reçus E, F et générer respectivement un des deux signaux de composante 114a (SI (t)) et 114b (52(t)). Comme cela a été présenté ici, chaque modulateur de retard numérique 130, 140 peut comporter des commutateurs 232, 233. Le commutateur 232 peut être fonctionnel à une première position ou à une deuxième position selon le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) reçu du séparateur de composante de signal 110. Selon un mode de réalisation de l'invention, le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) peut comporter 1 bit pour faire une sélection entre la première position et la deuxième position du commutateur 232. Le commutateur 232 peut être fonctionnel à une première position afin de connecter électriquement le port d'entrée D de la bascule 234 à un port de sortie Q de la bascule 234. En plus dans cette première position, le commutateur 232 peut également connecter électriquement le port d'entrée D de la bascule 236 aux ports d'entrée et sortie D, Q connectés électriquement de la bascule 234. En variante, le commutateur 232 peut être fonctionnel en une deuxième position afin de connecter électriquement le port d'entrée D de la bascule 234 au port de sortie inversé Q de la bascule 234. En utilisant ces deux positions, le commutateur 232 peut fonctionner pour commander de manière numérique le retard des signaux d'horloge reçus du synthétiseur de fréquence 150. Le commutateur 233 peut également être fonctionnel en une première position ou en une deuxième position selon le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) reçu du séparateur de composante de signal 110. Selon un mode de réalisation de l'invention, le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) peut comporter 1 bit afin de faire une sélection entre la première position et la deuxième position du commutateur 233. Le commutateur 233 peut être fonctionnel en une première position afin de connecter électriquement le port d'entrée D de la bascule 235 au port de sortie inversé Q de la bascule 235. En variante, le commutateur 233 peut être fonctionnel en une deuxième position afin de connecter électriquement le port d'entrée D de la bascule 235 à une tension de masse GND. En utilisant ces deux positions, le commutateur 233 peut fonctionner pour réinitialiser le modulateur de retard numérique 130 ou 140. Selon la description donnée plus haut, la bascule 235 peut générer un signal d'horloge de sortie E tandis que la bascule 237 peut générer un signal d'horloge de sortie F. Selon un mode de réalisation de l'invention, le signal de sortie E peut être en avance sur le signal de sortie F de la bascule 237 d'un temps de 1/16fRF environ, comme cela est illustré sur le chronogramme de la figure 3, où fRF est la fréquence du signal de sortie 116 (Sout(t)). Toujours en référence à la figure 2, l'interpolateur de phase numérique 238 peut recevoir les signaux de sortie E, F des bascules respectives 235, 237. Sur la base du signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2), l'interpolateur de phase numérique 238 peut interpoler une phase entre les deux signaux de sortie d'horloge E, F. A titre d'exemple, on supposera que l'interpolateur de phase numérique reçoit ou sinon utilise trois bits du signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) qui sont reçus par l'interpolateur de phase numérique 238 en provenance du séparateur de composante de signal 110. Selon un mode de réalisation de l'invention, si les trois bits du signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) sont `000', l'interpolateur de phase numérique 238 peut alors délivrer en sortie le signal d'horloge E de commande. D'un autre côté, si les trois bits du signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) sont `111', l'interpolateur de phase numérique (238) peut alors délivrer en sortie le signal d'horloge F en retard. En plus, si les trois bits du signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) ont une valeur entre `000' et `111', l'interpolateur de phase numérique 238 peut alors délivrer en sortie un signal d'horloge dans lequel la phase est interpolée, peut-être linéairement, entre le signal d'horloge E en avance et le signal d'horloge F en retard. Selon la description donnée plus haut, le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) peut comporter 7 bits, lesquels comprennent 2 bits pour commander le multiplexeur 231, 1 bit pour commander le commutateur 232, 1 bit pour commander le commutateur 233, et 3 bits pour commander l'interpolateur de phase numérique 238. Toutefois, on appréciera que chaque signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) peut comporter moins ou plus que 7 bits. Par exemple, selon un autre exemple de mode de réalisation de l'invention, l'interpolateur de phase numérique 238 peut comporter plus ou moins que 3 bits, selon qu'une résolution plus ou moins grande est souhaitée pour interpoler une phase entre les signaux d'horloge E et F. Selon un mode de réalisation de l'invention, si N bits sont introduits dans l'interpolateur de phase numérique 238, le nombre requis de bits pour chaque signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) reçu du séparateur de composante de signal peut alors être N+4 si deux bits sont utilisés pour le multiplexeur 131, deux bits sont utilisés pour les commutateurs 132, 133 et N bits sont utilisés pour l'interpolateur de phase numérique 138. En conséquence, la résolution minimale du retard commandé par chaque modulateur de retard numérique 130, 140 peut être 1 déterminée pour être , ce qui est équivalent à 2N+4 fRF 2z 360 f (radian) et N+4 (°) dans le domaine des 2N+4 / RF 2 .ÎRF phases. Par exemple, si N = 3 et fRF = 600 MHz, la résolution minimale du retard commandé par le modulateur de retard numérique 130, 140 peut être 1 27 (6O0MHz) X13 ps, ce qui est environ 0,049 radian et 2,8° dans le domaine des phases. La figure 3 illustre un chronogramme du fonctionnement du modulateur de retard numérique 130, 140 de la figure 2. Comme illustré en figure 2, le fonctionnement du multiplexeur 231 et du commutateur 232 peut imposer un retard sur les signaux d'horloge E et F générés. Selon la description donnée plus haut, le signal d'horloge E peut être en avance de 1/16fRF sur le signal d'horloge F. La figure 4 illustre un exemple de schéma de principe d'une variante du modulateur de retard numérique 130, 140, selon un mode de réalisation de l'invention. Sur la figure 4, chaque modulateur de retard numérique 130, 140 peut comporter au moins un multiplexeur (MUX) 431, des commutateurs 432, 433, une ou plusieurs bascules 434, 435, 436, 437, au moins une porte logique OU exclusif 439 et au moins un interpolateur de phase numérique 238. Le modulateur de retard numérique 130, 140 de la figure 4 est similaire au modulateur de retard numérique exposé avec la figure 2. Toutefois, le modulateur de retard numérique 130, 140 de la figure 4 comporte en plus la porte logique OU exclusif 439 qui peut inverser les signaux de sortie d'horloge E, F des bascules 435, 437 selon le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) reçu du séparateur de composante de signal 110. En général, la porte OU exclusif 439 qui est ajoutée entre les bascules 435, 437 et l'interpolateur de phase numérique 438 peut inverser les signaux de sortie d'horloge E, F des bascules respectives 435, 437 qui deviennent les signaux d'entrée G, H pour l'interpolateur de phase numérique 438. Selon un exemple de mode de réalisation de l'invention, 1 bit peut être prévu dans le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) pour commander la porte logique OU exclusif 439. De cette façon, selon un mode de réalisation de l'invention, le signal de données de phase 113a (PH DATAI) ou 113b (PH DATA2) peut comporter 8 bits, lesquels comprennent 2 bits pour commander le multiplexeur 431, 1 bit pour commander le commutateur 432, 1 bit pour commander le commutateur 433, 1 bit pour commander la porte logique OU exclusif 439 et 3 bits pour commander l'interpolateur de phase numérique 438. Toutefois, on appréciera que chaque signal de données de phase 113a (PH DATAI) ou 113 b (PH DATA2) peut comporter plus ou moins que 8 bits, comme cela a été décrit de manière similaire en référence à la figure 4. En supposant que trois bits sont introduits dans l'interpolateur de phase numérique 438, le nombre requis de bits pour chaque signal de données de phase 113a (PH DATAI) ou 113 b (PH DATA2) reçu du séparateur de composante de signal 110 est alors de huit bits, lesquels comprennent 2 bits pour commander le multiplexeur 431, 1 bit pour commander le commutateur 432, 1 bit pour commander le commutateur 433, 1 bit pour commander la porte logique OU exclusif 439 et 3 bits pour commander l'interpolateur de phase numérique 438. Selon un mode de réalisation de l'invention, si N bits sont introduits dans l'interpolateur de phase numérique 438, le nombre requis de bits pour chaque signal de données de phase 113a(PH DATAI) ou 113b (PH DATA2) reçu du séparateur de composante de signal 110 peut alors être de N+5 si deux bits sont utilisés par le multiplexeur 431, deux bits sont utilisés pour les commutateurs 432, 433, un bit est utilisé pour la porte OU exclusif 439 et N bits sont utilisés pour l'interpolateur de phase numérique 438. Selon un mode de réalisation de l'invention, la résolution minimale du retard commandée par le modulateur de retard numérique 130, 140 ne peut pas s'améliorer avec le bit ajouté pour la porte logique OU exclusif 439 et peut 1 toujours être N+4 ce qui est équivalent à 2 fRF 2z 360 N+4 (radian) et N+4 (0) dans le domaine des 2 fRF 2 fRF phases. A titre d'exemple détaillé, si N = 3 et fRF = 600 MHz, la résolution minimale du retard commandée par le modulateur de retard numérique 130, 1 140 peut alors être X13 ps, soit environ 27 (6O0MHz) 0,049 radian et 2,8° dans le domaine des phases. La figure 5 illustre un chronogramme du fonctionnement du modulateur de retard numérique 130, 140 de la figure 4. Selon l'illustration de la figure 5, le fonctionnement du multiplexeur 431 et du commutateur 432 peut imposer un retard sur les signaux d'horloge E et F. Selon un mode de réalisation de l'invention, le signal d'horloge E peut être en avance de 1/16fRF sur le signal d'horloge F. Pareillement, le basculement de la porte logique OU exclusif 439 peut inverser les signaux d'horloge respectifs E et F afin de générer les signaux G et H qui sont fournis à l'interpolateur de phase numérique 438. La figure 6 illustre un exemple de schéma de principe d'un séparateur de composante de signal 110 de la figure 1, selon un mode de réalisation de l'invention. Le séparateur de composante de signal 110 peut comporter un convertisseur amplitude-phase 611 et un calculateur de phase relative 612. Selon un mode de réalisation de l'invention, le convertisseur amplitude-phase 611 peut recevoir du MODEM 108 un signal d'entrée entrant 111 (DATA) ayant une enveloppe non constante. Le convertisseur amplitude-phase 611 peut être fonctionnel pour convertir le signal d'entrée reçu 111 (DATA) avec l'enveloppe non constante en deux signaux temporaires de données de phase 613a, 613b qui sont fournis au calculateur de phase relative 612. Le calculateur de phase relative 612 peut calculer des phases relatives des signaux temporaires de données de phase 613a, 613b. Après avoir calculé les phases relatives, le calculateur de phase relative 612 peut décaler les phases des deux signaux temporaires de données de phase 613a, 613b d'une quantité fournie par la valeur de décalage de phase 112a (PH OFFSET) reçue du compensateur de différence 190, générant de cette façon les deux signaux de données de phase définitifs 113a (PH DATAI) et 113b (PH DATA2) . La figure 7 est un exemple de schéma de principe d'un compensateur de différence 190 de la figure 1, selon un mode de réalisation de l'invention. Le compensateur de différence 190 peut être fonctionnel pour détecter et compenser des différences de phase et de retard entre deux trajets de signaux, selon un mode de réalisation de l'invention. Selon l'illustration de la figure 7, le compensateur de différence 190 peut comporter un redresseur 791, un condensateur 792, un convertisseur analogique numérique (CAN) 793 et un détecteur de différence 794. Dans le compensateur de différence 190, le signal de sortie émis 116 (Sout (t) ) par l'émetteur LINC 100 peut être reçu par le redresseur 791. Selon un mode de réalisation de l'invention, le redresseur 791 peut redresser le signal émis 116 (Sout(t)) (par exemple, inverser les parties négatives de ce signal), qui est ensuite soumis à un filtrage passe-bas réalisé par un condensateur 792 ou un autre filtre, et converti en des valeurs numériques par le CAN 793. Le détecteur de différence 794 peut déterminer et générer la valeur de décalage de phase 112a (PH_OFFSET) et la valeur de décalage d'amplitude 112b (MAGOFFSET) sur la base des valeurs numériques délivrées en sortie du CAN 793. Selon un mode de réalisation de l'invention, le détecteur de différence 794 peut envoyer une demande au CAN 793 avant de recevoir les valeurs de sortie numériques, permettant de cette façon de réduire la consommation du CAN 793. La figure 8 fournit un exemple d'organigramme pour détecter et compenser des différences de phase et de retard entre deux trajets de signaux, selon un mode de réalisation de l'invention. Dans le bloc 820, le synthétiseur de fréquence 150 peut être accordé sur le canal qui doit être compensé quant à la différence. Dans le bloc 830, le séparateur de composante de signal 110 peut être configuré pour délivrer en sortie deux signaux de données de phase 113a (PH DATAI) et 113b (PHDATA2), lesquels, lorsqu'ils sont traités par des modulateurs de retard numériques respectifs 130, 140, génèrent des signaux de composante 114a (SI(t)) et 114b (S2(t)) qui sont en sens opposé (180°) l'un de l'autre. Sur la base de ces signaux de composante 114a (SI(t)) et 114b (S2(t)), un signal de sortie résultant 116 (Sout(t)) peut être délivré en sortie par le combineur de puissance 170 et reçu par le compensateur de différence 190. Dans le bloc 840, la valeur de décalage d'amplitude 112b (MAG_OFFSET) délivrée en sortie par le compensateur de différence 190 peut être définie et bloquée à une valeur initialisée (par exemple, zéro). Le compensateur de différence 190 peut ensuite modifier la valeur de décalage de phase 112a (PH_OFFSET) jusqu'à ce que les valeurs de sortie numérisées soient à un premier minimum, tandis que le détecteur de différence 794 surveille les valeurs de sortie numérisées du CAN 793 afin de déterminer la valeur de décalage de phase 112a (PH_OFFSET) qui minimise la grandeur des valeurs de sortie numérisées du CAN 793 (et pareillement le signal de sortie émis 116 (Sout(t))). La valeur de décalage de phase qui délivre les valeurs de sortie numérisées au premier minimum est sélectionnée. On appréciera que, puisque les signaux de composante 114a (S1(t)) et 114b (S2(t)) ont intentionnellement des sens opposés (180°), la valeur de décalage de phase déterminee 112a (PH OFFSET) qui minimise les valeurs de sortie numérisées du CAN 793 assure que les signaux de composante 114a (S1(t)) et 114b (S2(t)) sont en effet de sens opposés. Dans le bloc 850, la valeur de décalage de phase 112a (PH_OFFSET) qui minimise les valeurs de sortie numérisées du CAN 793 peuvent être enregistrées, peut-être dans une mémoire. Selon un mode de réalisation de l'invention, la mémoire peut être une mémoire volatile. Toutefois, d'autres modes de réalisation de l'invention peuvent utiliser une mémoire non-volatile. Dans le bloc 860, la valeur de décalage de phase 112a (PH_OFFSET) peut être définie et bloquée à la valeur déterminée et enregistrée qui minimise les valeurs de sortie numérisées du CAN 793. La valeur de décalage d'amplitude 112b (MAG OFFSET) peut alors être variée jusqu'à ce que les valeurs de sortie numérisées soient à un deuxième minimum, tandis que le détecteur de différence 794 surveille la valeur de sortie numérisée du CAN 793 afin de déterminer la valeur de décalage d'amplitude 112b (MAG_OFFSET) qui minimise la grandeur de la valeur de sortie numérisée du CAN 793 (et pareillement le signal de sortie émis 116 (Sout(t))). La valeur de décalage d'amplitude qui délivre les valeurs de sortie numérisées au deuxième minimum est sélectionnée. Dans le bloc 870, la valeur de décalage d'amplitude 112b (MAG OFFSET) qui minimise la grandeur de la valeur de sortie numérisée du CAN 793 peut être enregistrée dans une mémoire, qui peut être une mémoire volatile ou une mémoire non-volatile, selon un mode de réalisation de l'invention. Comme cela est prévu dans le bloc 880, les blocs 820 à 870 de la figure 8 peuvent être répétés pour des changements supplémentaires qui doivent être détectés dans les différences. Par conséquent, les valeurs de décalage d'amplitude 112b (MAG OFFSET) et les valeurs de décalage de phase 112a (PH OFFSET) peuvent être détectées et enregistrées pour tous les canaux demandés. La figure 9 illustre des exemples de vecteurs de signaux dans un émetteur LINO numérique lorsqu'il n'y a pas de différences de phase ni d'amplitude entre les deux trajets de signaux durant une procédure de compensation de différence, selon un mode de réalisation de l'invention. Plus précisément, la figure 9 illustre des vecteurs des signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) délivrés en sortie des amplificateurs de puissance respectifs 161, 162 ainsi que le signal de sortie 116 (Sout(t)) du combineur de puissance 170 dans un émetteur LINO numérique 100 lorsqu'il n'y a pas de différences de phase ni d'amplitude entre deux trajets de signaux. Etant donné que les deux signaux de sortie (GS1(t) et GS2(t)) des amplificateurs de puissance 161, 162 ont des amplitudes égales et des sens opposés, ils s'annulent mutuellement et délivrent en sortie de manière idéale une puissance nulle. Pareillement, le signal de sortie 116 (Sout(t)) du combineur de puissance 170 a de manière idéale une puissance de sortie nulle. Selon un mode de réalisation de l'invention, la valeur de décalage d'amplitude 112b (MAG OFFSET) et la valeur de décalage de phase 112a (PH OFFSET) déterminées pour un canal selon la figure 8 peuvent être utilisées pour éliminer des différences d'amplitude et phase de sorte que le signal de sortie 116 (Sout(t)) du combineur de puissance 170 ait de manière idéale une puissance de sortie nulle. La figure 10 illustre des exemples de vecteurs de signaux dans le cas où il y a une différence d'amplitude, mais pas de différence de phase entre deux trajets de signaux durant une procédure de compensation de différence, selon un mode de réalisation de l'invention. Plus précisément, la figure 10 illustre des vecteurs des signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) délivrés en sortie des amplificateurs de puissance respectifs 161, 162 ainsi que le signal de sortie 116 (Sout(t)) du combineur de puissance 170 dans un émetteur LINC numérique 100 lorsqu'il y a seulement une différence d'amplitude entre les deux trajets de signaux. Etant donné que les deux signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) des amplificateurs de puissance 161, 162 ont des amplitudes différentes avec des sens opposés, le signal de sortie 116 (Sout(t)) du combineur de puissance 170 est représenté en tant que la différence d'amplitude de deux signaux de sortie (GS1(t) et GS2(t)) des amplificateurs de puissance 161, 162. Par conséquent, selon l'illustration du bloc 860 de la figure 8, la valeur de décalage d'amplitude 112b (MAG OFFSET) peut être ajustée dans cette situation afin d'ajuster le gain d'un ou des deux amplificateurs de puissance 161, 162, égalisant de cette façon les amplitudes des deux signaux de composante amplifiés 115a (GS1 (t) ) et 115b (GS2 (t)) . La figure 11 illustre des exemples de vecteurs de signaux dans le cas où il y a à la fois des différences de phase et d'amplitude entre deux trajets de signaux durant une procédure de compensation de différence, selon un mode de réalisation de l'invention. Plus précisément, la figure 11 illustre des vecteurs des signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) délivrés en sortie des amplificateurs de puissance respectifs 161, 162 ainsi que le signal de sortie 116 (Sout(t)) du combineur de puissance 170 dans un émetteur LINC numérique 100 lorsqu'il y a à la fois des différences de phase et d'amplitude entre deux trajets de signaux. Etant donné que les signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) ont à la fois des différences de phase et d'amplitude, le signal de sortie (Sout(t)) du combineur de puissance 170 peut être représenté en tant que sommation de vecteurs du signal de sortie 116 (Sout(t)). Selon un mode de réalisation de l'invention, l'amplitude du signal de sortie 116 (Sout(t)) du combineur de puissance 170 peut être calculée selon l'équation (1) illustrée ci-dessous. On appréciera que l'amplitude du signal de sortie (Sout(t)) du combineur de puissance 170 peut avoir une valeur minimale (Ar 1112) lorsque le décalage de phase (0 1110) est O. Par conséquent, le compensateur de différence 190 peut détecter premièrement le décalage de phase (et déterminer la valeur de décalage de phase 112a (PH OFFSET)) entre deux trajets de signaux et détecter ensuite le décalage d'amplitude (et déterminer la valeur de décalage d'amplitude 112b (MAG OFFSET)) entre deux trajets de signaux, comme cela est illustré sur la figure 8. Sour (t) = V[(r + Ar) cos ° ù r12 + [(r + Ar) sin 0]2 = N(r + Ar)2 + r2 ù 2r(r + Or) cos 0 (1) = V Art + 2r(r + 0r)(1- cos 0) z Ar La figure 12 est un exemple de diagramme illustrant des spectres simulés d'exemples de signaux dans un émetteur LINC numérique qui incorpore le modulateur de retard numérique de la figure 2, selon un mode de réalisation de l'invention. Plus précisément, la figure 12 illustre les signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) qui sont combinés par un combineur de puissance 170 afin de générer un signal de sortie 116 (Sout(t)). La figure 13 est un exemple de diagramme illustrant des spectres simulés d'exemples de signaux dans un émetteur LINC numérique qui incorpore le modulateur de retard numérique de la figure 4, selon un mode de réalisation de l'invention. Plus précisément, la figure 13 illustre les signaux de composante amplifiés 115a (GS1(t)) et 115b (GS2(t)) qui sont combinés par un combineur de puissance 170 afin de générer un signal de sortie 116 (Sout(t)). De nombreuses modifications et d'autres modes de réalisation de l'invention exposée ici viendront à l'esprit de l'homme du métier et continuent d'avoir l'avantage des enseignements présentés dans la description précédente et les dessins associés. Par conséquent, on doit comprendre que l'invention ne se limite pas aux modes de réalisation spécifiques décrits et que des modifications et d'autres modes de réalisation sont intentionnellement inclus dans la portée des revendications annexées. Bien que des termes spécifiques soient employés ici, ils sont utilisés uniquement dans un sens générique et descriptif et non pas à des fins de limitation. REVENDICATIONS 1. Emetteur LINC numérique, comprenant : un séparateur de composante de signal (110) qui sépare un signal à enveloppe non constante en un premier signal de données de phase (113a) et en un deuxième signal de données de phase (113b) ; un synthétiseur de fréquence (150) qui génère une pluralité de signaux d'horloge, le premier signal de données de phase spécifiant une première paire de signaux d'horloge et le deuxième signal de données de phase spécifiant une deuxième paire de signaux d'horloge ; au moins un modulateur de retard numérique (130, 140) qui génère un premier signal de composante ayant une première enveloppe constante et un deuxième signal de composante ayant une deuxième enveloppe constante, le premier signal de composante étant généré en traitant la première paire de signaux d'horloge sur la base du premier signal de données de phase et le deuxième signal de composante étant généré en traitant la deuxième paire de signaux d'horloge sur la base du deuxième signal de données de phase ;au moins un amplificateur de puissance non linéaire (161, 162)qui amplifie le premier signal de composante et le deuxième signal de composante afin de générer un premier signal de composante amplifié et un deuxième signal de composante amplifié ; un combineur de puissance (170) qui combine le premier signal de composante amplifié et le deuxième signal de composante amplifié afin de générer un signal de sortie ayant une enveloppe non constante ; et un compensateur de différence (190) qui surveille le signal de sortie afin de sélectionner au moins une valeur de décalage, la ou les valeurs de décalage sélectionnées étant fournies à au moins un dispositif parmi le séparateur de composante de signal pour l'ajustement de phase et l'amplificateur de puissance non linéaire pour l'ajustement de gain. 2. Emetteur selon la revendication 1, comprenant en outre : une antenne (180) pour émettre le signal de 20 sortie. 3. Emetteur selon la revendication 1, dans lequel la ou les valeurs de décalage comprennent une valeur de décalage de phase pour l'ajustement de phase et une valeur de décalage d'amplitude pour l'ajustement de 25 gain. 4. Emetteur selon la revendication 3, dans lequel le premier signal de composante et le deuxième signal de composante sont opposés de 180 degrés l'un par rapport à l'autre, et le compensateur de différence 30 sélectionne la valeur de décalage de phase en : initialisant à zéro la valeur de décalaged'amplitude ; et en redressant le signal de sortie ; numérisant le signal de sortie redressé par un convertisseur analogique numérique afin de générer des valeurs de sortie numérisées ; faisant varier la valeur de décalage de phase jusqu'à ce que les valeurs de sortie numérisées soient à un premier minimum ; et sélectionnant la valeur de décalage de phase qui délivre les valeurs de sortie numérisées au premier 10 minimum. 5. Emetteur selon la revendication 4, dans lequel le compensateur de différence sélectionne la valeur de décalage d'amplitude en : initialisant la valeur de décalage de phase qui 15 délivre les valeurs de sortie numérisées au premier minimum ; faisant varier la valeur de décalage d'amplitude jusqu'à ce que les valeurs de sortie numérisées soient à un deuxième minimum ; 20 sélectionnant la valeur de décalage d'amplitude qui délivre les valeurs de sortie numérisées au deuxième minimum. 6. Emetteur selon la revendication 1, dans lequel le séparateur de composante de signal comporte : 25 un convertisseur amplitude-phase qui convertit le signal à enveloppe non constante en un premier signal de données de phase temporaire et en un deuxième signal de données de phase temporaire ; et un calculateur de phase relative qui génère le 30 premier signal de données de phase et le deuxième signal de données de phase sur la base du premiersignal de données de phase temporaire, du deuxième signal de données de phase temporaire et de la ou des valeurs de décalage. 7. Emetteur selon la revendication 1, dans lequel le modulateur de retard numérique comporte au moins un multiplexeur, au moins un commutateur, au moins une bascule et un interpolateur de phase numérique. 8. Emetteur selon la revendication 1, dans lequel des signaux d'horloge générés par le synthétiseur de fréquence fonctionnent à une fréquence plus élevée que le signal de sortie. 9. Emetteur selon la revendication 1, dans lequel le compensateur de différence comporte un redresseur, un convertisseur analogique numérique et un détecteur de différence. 10. Procédé pour un émetteur LINC numérique, comprenant les étapes suivantes : séparation d'un signal à enveloppe non constante, par un séparateur de composante de signal (110), en un premier signal de données de phase et un deuxième signal de données de phase ; sélection d'une première paire de signaux d'horloge et d'une deuxième paire de signaux d'horloge parmi une pluralité de signaux d'horloge ; génération, par au moins un modulateur de retard numérique (130 140), d'un premier signal de composante ayant une première enveloppe constante et d'un deuxième signal de composante ayant une deuxième enveloppe constante, le premier signal de composante étant généré sur la base au moins en partie de la première paire de signaux d'horloge et du premier signal de données dephase, et le deuxième signal de composante étant généré sur la base au moins en partie de la deuxième paire de signaux d'horloge et du deuxième signal de données de phase ; amplification du premier signal de composante et du deuxième signal de composante par au moins un amplificateur non linéaire (161, 162) afin de générer un premier signal de composante amplifié et un deuxième signal de composante amplifié ; combinaison du premier signal de composante amplifié et du deuxième signal de composante amplifié afin de générer un signal de sortie ayant une enveloppe non constante ; et surveillance du signal de sortie afin de sélectionner une valeur de décalage de phase et une valeur de décalage d'amplitude, la ou les valeurs de décalage étant fournies à au moins un dispositif parmi le séparateur de composante de signal (110) pour l'ajustement de phase et l'amplificateur de puissance non linéaire (161, 162) pour l'ajustement de gain. 11. Procédé selon la revendication 10, dans lequel la ou les valeurs de décalage comprennent une valeur de décalage de phase qui est fournie au séparateur de composante de signal et une valeur de décalage d'amplitude qui est fournie à l'amplificateur de puissance non linéaire. 12. Procédé selon la revendication 10, dans lequel le premier signal de composante et le deuxième signal de composante sont opposés de 180 degrés l'un par rapport à l'autre, et la valeur de décalage de phase est sélectionnée en :initialisant à zéro la valeur de décalage d'amplitude ; et redressant le signal de sortie ; numérisant le signal de sortie redressé par un convertisseur analogique numérique afin de générer des valeurs de sortie numérisées ; faisant varier la valeur de décalage de phase jusqu'à ce que les valeurs de sortie numérisées soient à un premier minimum ; et sélectionnant la valeur de décalage de phase qui délivre les valeurs de sortie numérisées au premier minimum. 13. Procédé selon la revendication 12, dans lequel la valeur de décalage d'amplitude est sélectionnée en : initialisant la valeur de décalage de phase pour qu'elle soit la valeur de décalage de phase sélectionnée qui délivre les valeurs de sortie numérisées au premier minimum ; faisant varier la valeur de décalage d'amplitude 20 jusqu'à ce que les valeurs de sortie numérisées soient à un deuxième minimum ; sélectionnant la valeur de décalage d'amplitude qui délivre les valeurs de sortie numérisées au deuxième minimum. 25 14. Procédé selon la revendication 10, comprenant en outre l'émission du signal de sortie par le biais d'une antenne. 15. Procédé selon la revendication 10, dans lequel le séparateur de composante de signal comprend: 30 un convertisseur amplitude-phase qui convertit le signal à enveloppe non constante en un premier signalde données de phase temporaire et un deuxième signal de données de phase temporaire ; et un calculateur de phase relative qui génère le premier signal de données de phase et le deuxième signal de données de phase sur la base du premier signal de données de phase temporaire, du deuxième signal de données de phase temporaire et de la ou des valeurs de décalage. 16. Procédé selon la revendication 10, dans lequel le modulateur de retard numérique comporte au moins un multiplexeur, au moins un commutateur, au moins une bascule et un interpolateur de phase numérique (238). 17. Procédé selon la revendication 10, comprenant en outre à une étape de : génération de la pluralité de signaux d'horloge, dans lequel le premier signal de données de phase spécifie la première paire des signaux d'horloge, dans lequel le deuxième signal de données de phase spécifie la deuxième paire des signaux d'horloge, dans lequel le premier signal de composante est généré sur la base au moins en partie de la première paire de signaux d'horloge, et dans lequel le deuxième signal de composante est généré sur la base au moins en partie de la deuxième 25 paire de signaux d'horloge. 18. Système, comprenant : un séparateur de composante de signal (110) qui sépare un signal à enveloppe non constante en un premier signal de données de phase et un deuxième 30 signal de données de phase ; au moins un modulateur de retard numérique (130,140) qui génère un premier signal de composante ayant une première enveloppe constante et un deuxième signal de composante ayant une deuxième enveloppe constante, le premier signal de composante étant généré sur la base au moins en partie du premier signal de données de phase et le deuxième signal de composante étant généré sur la base au moins en partie du deuxième signal de données de phase ; au moins un amplificateur non linéaire (161, 162) qui amplifie le premier signal de composante et le deuxième signal de composante afin de générer un premier signal de composante amplifié et un deuxième signal de composante amplifié ; des moyens (170) destinés à combiner le premier signal de composante amplifié et le deuxième signal de composante amplifié afin de générer un signal de sortie ayant une enveloppe non constante et des moyens (190) destinés à sélectionner une valeur de décalage de phase et une valeur de décalage d'amplitude sur la base au moins en partie du signal de sortie, la ou les valeurs de décalage sélectionnées étant fournies à au moins un dispositif parmi le séparateur de composante de signal pour l'ajustement de phase et l'amplificateur de puissance non linéaire pour l'ajustement de gain. 19. Système selon la revendication 18, dans lequel le premier signal de composante et le deuxième signal de composante sont opposés de 180 degrés l'un par rapport à l'autre, et les moyens destinés à sélectionner une valeur de décalage sélectionnent la valeur de décalage de phase en :initialisant à zéro la valeur de décalage d'amplitude ; et redressant le signal de sortie ; numérisant le signal de sortie redressé par un 5 convertisseur analogique numérique afin de générer des valeurs de sortie numérisées ; faisant varier la valeur de décalage de phase jusqu'à ce que les valeurs de sortie numérisées soient à un premier minimum ; et 10 sélectionnant la valeur de décalage de phase qui délivre les valeurs de sortie numérisées au premier minimum. 20. Système selon la revendication 19, dans lequel les moyens destinés à sélectionner une valeur de 15 décalage sélectionnent la valeur de décalage d'amplitude en : initialisant la valeur de décalage de phase pour qu'elle soit la valeur de décalage de phase sélectionnée qui délivre les valeurs de sortie 20 numérisées au premier minimum ; faisant varier la valeur de décalage d'amplitude jusqu'à ce que les valeurs de sortie numérisées soient à un deuxième minimum ; sélectionnant la valeur de décalage d'amplitude 25 qui délivre les valeurs de sortie numérisées au deuxième minimum.