FR 2915318 A1 20081024 FR 0702873 A 20070420 PROCEDE DE REALISATION D'UN CIRCUIT ELECTRONIQUE INTEGRE A DEUX PORTIONS DE COUCHES ACTIVES AYANT DES ORIENTATIONS CRISTALLINES DIFFERENTES La présente invention concerne un procédé de réalisation d'un circuit électronique intégré qui comprend deux portions de couches actives ayant des orientations cristallines différentes. Un tel circuit peut être de type CMOS, pour Complementary Metal-Oxide-Semiconductor , dans le jargon de l'Homme du métier. Elle concerne aussi un circuit électronique intégré du type obtenu par un tel procédé. Les circuits électroniques intégrés de type CMOS comprennent des transistors MOS à conduction de type n (nMOS) et des transistors MOS à conduction de type p (pMOS). Par ailleurs, le canal d'un transistor MOS est couramment constitué d'une portion monocristalline à base de silicium, pour réduire une résistance électrique du transistor à l'état passant. On entend par portion monocristalline une portion de matériau cristallin dont l'orientation cristalline ne varie pas substantiellement à travers cette portion, malgré la présence éventuelle de défauts dans celle-ci. De tels défauts peuvent être des défauts ponctuels ou des dislocations, par exemple. En outre, il est aussi connu que la résistance électrique du canal d'un transistor MOS dépend de l'orientation cristalline de ce canal. Pour un transistor qui est destiné à conduire un courant électrique par des porteurs de type n, l'orientation cristalline du canal est de préférence la direction cristallographique (1 0 0) du matériau de silicium, avec une direction longitudinale de conduction électrique du canal qui correspond en outre à une direction cristallographique (1 1 0) du silicium. La direction cristallographique du matériau est repérée de la façon qui est couramment utilisée en cristallographie, et deux directions cristallographiques sont considérées comme équivalentes lorsqu'elles sont associées par une opération de symétrie du réseau cristallin. L'orientation cristalline d'une portion de matériau d'un circuit -2- électronique intégré est définie par la direction cristallographique de ce matériau qui est perpendiculaire à la surface du substrat du circuit. Or, pour un transistor qui est destiné à conduire un courant électrique par des porteurs de type p, l'orientation cristalline du canal qui correspond à une résistance électrique minimale est la direction cristallographique (1 1 0) du silicium, avec la direction longitudinale de conduction du canal qui est encore parallèle à une direction cristallographique (1 1 0) du silicium. En particulier, la résistance électrique du canal d'un transistor à conduction de type p peut diminuer d'un facteur trois lorsque l'orientation cristalline du canal est changée de (1 0 0), comme pour un transistor à conduction de type n, à (1 1 0). Il est donc particulièrement avantageux de réaliser les canaux des transistors nMOS et pMOS d'un circuit CMOS dans des portions de couches actives différentes, qui possèdent les orientations cristallines préférées pour chaque type de transistor. Pour cela, différents procédés de réalisation d'un circuit CMOS ont été proposés, pour combiner au sein du même circuit des zones actives monocristallines qui ont des orientations différentes. On entend par zone active d'un circuit électronique intégré une partie de celui-ci dans laquelle au moins un canal de transistor est réalisé ou destiné à être réalisé. Dans la suite, le matériau d'une zone active est semiconducteur et monocristallin, à base de silicium, et est dopé pour posséder une conduction électrique appropriée. Selon un premier procédé connu, une pellicule à base de silicium monocristallin d'orientation (1 1 0) est rapportée sur un substrat de silicium d'orientation (1 0 0). Elle est rapportée par collage moléculaire du matériau de silicium de la pellicule directement sur celui du substrat. Le matériau de la pellicule est ensuite rendu amorphe puis recristallnsé dans certaines zones. La recristallisation qui est obtenue correspond alors à l'orientation cristalline du substrat. De cette façon, des zones actives sont disponibles sur le substrat qui ont respectivement les orientations cristallines préférées pour réaliser des 3o transistors pMOS et nMOS. Mais ceux-ci correspondent à la technologie de volume ( bulk en anglais) de réalisation des transistors, selon laquelle les transistors sont isolés du substrat par des caissons de dopage. -3- Un deuxième procédé connu utilise un substrat de type SOI, pour Silicon On Insulator en anglais. Un tel substrat comprend lui-même un substrat primaire à base de silicium monocristallin, une couche isolante électriquement qui est disposée sur une surface du substrat primaire, et une couche active à base de silicium monocristallin qui est disposée initialement sur la couche isolante. Le substrat primaire et la couche active initiale possèdent des orientations cristallines qui correspondent respectivement aux directions cristallographiques (1 0 0) et (1 1 0) du silicium. Les couches active initiale et isolante sont alors gravées sélectivement dans une seconde zone du ~o substrat par rapport à une première zone de celui-ci, de façon à découvrir une surface du substrat primaire dans la seconde zone. Un espaceur isolant est aussi formé sur les côtés des couches active initiale et isolante entre les première et seconde zones, puis on forme une portion de silicium dans la seconde zone, par croissance épitaxique à partir de la surface du substrat 15 primaire qui est découverte. De cette façon, des portions de couches actives sont obtenues dans les première et seconde zones, qui possèdent les orientations cristallines (1 1 0) et (1 0 0). Elles sont donc adaptées pour réaliser dans celles-ci des transistors à conduction p et n, respectivement. Mais les transistors de la première zone correspondent alors à la technologie SOI, alors 20 que ceux de la seconde zone correspondent à la technologie de volume. Le circuit électronique intégré qui est obtenu est donc hybride, ce qui rend sa conception et sa réalisation difficiles et plus onéreuses. Un troisième procédé connu utilise un substrat de type dual-SOI , à deux couches actives superposées qui sont séparées du substrat primaire par 25 une première couche isolante électriquement, et qui sont séparées entre elles par une seconde couche isolante. Chaque couche active est découverte dans une zone différente du substrat, et possède l'orientation cristalline qui est adaptée pour l'un des deux types de transistors à conduction n ou p. Mais le substrat dual-SOI qui est utilisé est particulièrement onéreux, à cause de sa 30 complexité. Un but de la présente invention est par conséquent de réaliser d'une façon économique une puce de circuit électronique, qui comprend à la fois des transistors à conduction de type n et des transistors à conduction de type p, qui -4- correspondent en outre à la technologie SOI et dont les résistances électriques à l'état passant sont réduites. Pour cela, l'invention propose un procédé de réalisation d'un circuit électronique intégré, qui comprend les étapes suivantes : /1/ obtenir un substrat à couche isolante initiale, comprenant lui-même : - un substrat primaire à base de silicium monocristallin, - la couche isolante électriquement initiale, qui est disposée sur une surface du substrat primaire, et - une couche active initiale à base de silicium monocristallin, qui est io disposée sur la couche isolante initiale d'un côté opposé au substrat primaire, le substrat primaire et la couche active initiale possédant des orientations cristallines respectives différentes par rapport à la surface du substrat primaire ; /2/ graver les couches initiales active et isolante, sélectivement dans une 15 seconde zone du substrat par rapport à une première zone de celui-ci, de façon à découvrir une surface du substrat primaire dans la seconde zone ; /3/ former sélectivement dans la seconde zone, par épitaxie à partir de la surface découverte du substrat primaire, un empilement qui comprend :20 une portion de couche temporaire monocristalline et une portion de couche active supplémentaire monocristalline, la portion de couche active supplémentaire étant située d'un côté de la portion de couche temporaire opposé au substrat primaire et ayant l'orientation cristalline du substrat primaire ; 25 /4/ former une portion de soutien sur le circuit, qui est en liaison rigide avec la portion de couche active supplémentaire d'une part, et d'autre part avec le substrat primaire indépendamment de la portion de couche temporaire ; /5/ graver sélectivement la portion de couche temporaire, la portion de 3d couche active supplémentaire étant maintenue en place par la portion de soutien ; et -5- /6/ former une portion de couche isolante électriquement supplémentaire à la place de la portion de couche temporaire. Le procédé comprend en outre une réalisation d'au moins un premier et d'au moins un second transistors respectivement dans les première et seconde zones du substrat, le premier transistor ayant un premier canal qui est situé dans la couche active initiale et le second transistor ayant un second canal qui est situé dans la portion de couche active supplémentaire. Un circuit électronique intégré réalisé conformément à l'invention comprend donc des transistors dont les canaux ont des orientations cristallines 1i0 respectives qui sont différentes. Ces orientations peuvent alors être adaptées séparément, en fonction de caractéristiques structurelles, de types de conduction électrique ou d'utilisations respectives différentes des transistors des deux zones. En outre, les transistors des deux zones de circuit correspondent à la 15 technologie SOI, puisque leurs canaux respectifs sont séparés du substrat primaire soit par la couche isolante initiale, soit par la portion de couche isolante supplémentaire. Tous les transistors ont alors des caractéristiques électriques cohérentes, ce qui simplifie la conception et la réalisation de l'ensemble du circuit. 20 Cependant, un avantage d'un procédé selon l'invention provient de sa compatibilité avec l'utilisation d'un substrat SOI à une seule couche active. Un tel substrat est disponible commercialement à un prix modéré. Avantageusement, la portion de soutien qui est formée à l'étape /4/ peut comprendre une partie d'une grille du second transistor. 25 Selon un mode de mise en oeuvre possible de l'invention, l'orientation cristalline du substrat primaire peut être une direction cristallographique (1 0 0) du silicium, ou une direction équivalente à celle-ci, et l'orientation cristalline de la couche active initiale peut être une direction cristallographique (1 1 0) du silicium, ou une direction équivalente à cette dernière. Les premier et second 30 transistors sont alors adaptés pour conduire des porteurs électriques de types p et n respectivement, dans les canaux correspondants. Le circuit est alors du type à transistors complémentaires. Lorsque ceux-ci ont une structure MOS, le -6- circuit est alors de type CMOS à technologie SOI. Il est donc particulièrement adapté pour avoir une fonction logique à vitesse de fonctionnement élevée, notamment. Selon un mode de mise en oeuvre alternatif de l'invention, l'orientation cristalline du substrat primaire peut être une direction cristallographique (1 1 0) du silicium, ou une direction équivalente à celle-ci, et l'orientation cristalline de la couche active initiale peut être une direction cristallographique (1 0 0) du silicium, ou une direction équivalente à cette dernière. Les premier et second transistors sont alors adaptés pour conduire des porteurs électriques de types rio n et p respectivement, dans les canaux correspondants. Avantageusement dans chacun des deux cas précédents, la direction longitudinale de conduction de l'un au moins des canaux du premier ou du second transistor, et de préférence de chacun des canaux de ceux-ci, parallèlement à la surface du substrat, est ou est équivalente à une direction 15 cristallographique (1 1 0) du silicium. L'invention propose en outre un circuit électronique intégré qui comprend : - un substrat primaire à base de silicium monocristallin ; - des première et seconde portions de couches isolantes, qui sont :20 disposées sur une surface du substrat primaire dans des zones respectives distinctes de celui-ci ; - des première et seconde portions de couches actives monocristallines, qui sont disposées respectivement au dessus des première et seconde portions de couches isolantes d'un côté opposé au substrat primaire ; 25 - au moins un premier transistor qui est adapté pour produire une conduction électrique par des porteurs de type p dans un premier canal situé dans la première portion de couche active ; et - au moins un second transistor qui est adapté pour produire une conduction électrique par des porteurs de type n dans un second canal 30 situé dans la seconde portion de couche active. Des orientations cristallines des première et seconde portions de couches actives sont différentes par rapport à la surface du substrat primaire, -7- et le substrat primaire possède en outre une orientation cristalline qui est identique à celle de l'une de ces première et seconde portions de couches actives. De plus, des séparations entre le substrat primaire et chacune des première et seconde portions de couches actives comprennent respectivement les première et seconde portions de couches isolantes en tant qu'unique portion isolante indépendante au sein de chacune des ces séparations. Dans le cadre de l'invention, on entend par portion isolante indépendante une portion isolante qui est séparée d'une autre portion isolante par une portion intermédiaire conductrice ou semiconductrice. ~o Un tel circuit peut être obtenu, notamment, par un procédé de réalisation tel que décrit plus haut. Il peut comprendre en outre une barrière isolante électriquement qui est située entre les zones du substrat primaire. Une telle barrière peut, en particulier, isoler les portions de couches actives respectives des deux zones 15 l'une par rapport à l'autre. L'invention propose en outre un dispositif électrique qui comprend un tel circuit électronique intégré. Un tel dispositif peut être, sans limitation, un téléphone portable, un ordinateur, un téléviseur, un serveur, un routeur, une console de jeu, etc., selon la fonction du circuit électronique intégré. :20 D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'un exemple de mise en oeuvre non limitatif, en référence aux dessins annexés, dans lesquels : - les figures 1 à 11 illustrent différentes étapes d'un procédé de réalisation d'un circuit électronique intégré selon la présente invention. 25 Pour raison de clarté, les dimensions des différents éléments représentés dans ces figures ne correspondent pas à des dimensions ni à des rapports de dimensions réels. En outre des références identiques sur des figures différentes indiquent des éléments identiques. Les figures 1-4 et 11 sont des vues en coupe d'un circuit électronique intégré en cours de réalisation, et 30 les figures 5-10 sont des vues en perspective du même circuit, pour des étapes différentes du procédé. Le substrat du circuit est placé dans la partie inférieure de toutes les figures, et N désigne une direction perpendiculaire à une surface -8- plane SO du substrat, orientée vers le haut des figures. Les mots sur , sous , inférieur et supérieur qui sont utilisés dans la suite le sont en référence à cette orientation. On décrit maintenant un procédé de réalisation du circuit qui est conforme à l'invention, en citant les étapes de celui-ci dans un ordre possible. Chacune des étapes n'est pas décrite en détail quant à ses paramètres de mise en oeuvre, étant donné qu'elle est connue en soi par l'Homme du métier. Conformément à la figure 1, un substrat de type SOI référencé 110 comprend un substrat primaire 100, une couche isolante électriquement 101 et ~o une couche active 102. Un tel substrat 110 est commercialisé par la société SOITEC , par exemple. SO désigne la surface supérieure de la couche 102, qui correspond à celle du substrat 110. Elle est généralement plane. Le substrat primaire 100 est en silicium monocristallin (Si-mono) et possède par exemple une orientation cristalline (1 0 0) par rapport à la surface SO. 15 Autrement dit, la direction cristallographique (1 0 0) du matériau de silicium du substrat 100 est parallèle à la direction N. La couche 101 peut être en silice (SiO2) et posséder une épaisseur de 30 à 50 nm (nanomètre) selon la direction N. Elle est appelée couche isolante initiale. La couche active 102 est aussi en silicium monocristallin (Si-mono), mais possède une orientation cristalline 20 (1 1 0). Autrement dit, la direction cristallographique (1 1 0) du matériau de silicium de la couche 102 est parallèle à la direction N. La couche 102 peut aussi avoir une épaisseur de 30 à 50 nm et est appelée couche active initiale. Eventuellement, la couche 102 peut être dopée n. Le substrat SOI est en outre élaboré de sorte que le substrat primaire 25 100 et la couche active initiale 102 ont tous deux une direction cristallographique (1 1 0) qui est parallèle à la surface SO. Sur les figures, L indique une direction (1 1 0) commune pour la couche active initiale 102 et pour le substrat primaire 100. Dans d'autres modes de mise en oeuvre de l'invention, il peut être préférable de prévoir des directions cristallographiques 30 (1 1 0) de la couche active initiale 102 et du substrat primaire 100 qui sont différentes, par exemple perpendiculaires, notamment pour ajuster des contraintes présentes dans le circuit et/ou pour convenir à des directions -9- longitudinales de conduction de transistors nMOS et pMOS qui sont différentes. On forme alors une barrière isolante électriquement 103 dans le substrat 110, qui s'étend à partir de la surface SO au moins jusqu'à la couche 101, selon la direction N (figure 2). La barrière 103 sépare une première et seconde zones du substrat 110, qui sont respectivement notées Z1 et Z2. De préférence, la barrière 103 entoure la zone Z2, et éventuellement aussi la zone Z1. Elle peut être de l'un des types de barrières isolantes qui sont connus de l'Homme du métier, par exemple du type LOGOS pour Local Oxidation of io Silicon en anglais, ou du type STI pour Shallow Trench Insulator . Elle est alors en silice (SiO2). Un premier masque de gravure, noté M1, est alors formé sur le circuit sélectivement dans la zone Z1. Un tel masque peut être défini par photolithographie et être, par exemple, en résine ou en nitrure de silicium 15 (Si3N4). Le masque M1 présente une ouverture O qui correspond sensiblement à la zone Z2. On effectue alors une gravure sélective des couches 102 puis 101 dans la zone Z2 du circuit, à travers l'ouverture O du masque M1. Pour cela, un plasma P de particules de gravure peut être accéléré parallèlement à la 20 direction N, en sens inverse de celle-ci, et dirigé contre la surface supérieure SO (figure 3). Les couches 102 puis 101 sont ainsi gravées successivement, selon un front de gravure horizontal et descendant. La gravure est arrêtée lorsque ce front a pénétré dans le substrat primaire 100. Le substrat 100 est alors découvert dans la zone Z2, selon la surface d'exposition S1. 25 On forme ensuite par croissance épitaxique dans la zone Z2, une portion de couche inférieure à base de silicium 104, une portion de couche temporaire 105, puis une portion de couche active supplémentaire 106 (figure 4). Les portions 104, 105 et 106 sont donc monocristallines et superposées sous forme d'un empilement sur la surface S1. 30 La portion 104, qui est située entre le substrat primaire 100 et la portion 105, n'est pas indispensable pour la mise en oeuvre de l'invention. Elle permet d'obtenir facilement que la portion 105 soit au rnoins en partie au dessus du - 10- niveau de la surface initiale S0, qui correspond sensiblement au niveau de la surface supérieure de la barrière 103. La portion de couche temporaire 105 peut comprendre un alliage de silicium (Si) et de germanium (Ge), avec une proportion d'atomes de germanium qui peut être comprise entre 20% et 50%. De façon connue, un tel alliage cristallise d'une façon similaire au silicium pur. Alternativement, la portion 105 peut être en un alliage monocristallin de silicium (Si) et de bore (B). Les proportions des différents atomes dans chaque alliage utilisable pour la portion 105 sont déterminées pour ne pas modifier la cristallisation de cette portion par rapport à celle du silicium pur, tout en permettant une gravure sélective de celle-ci par rapport à du silicium pur ou du silicium qui est dopé pour lui conférer une conduction électrique appropriée. La portion de couche active supplémentaire 106 peut être en silicium pur ou dopé, par exemple de type p. Elle possède la même orientation cristalline que le substrat primaire 100. Les portions 105 et 106 peuvent avoir des épaisseurs similaires à celles des couches initiales 101 et 102. La figure 5 représente le circuit de la figure 4 selon une vue en perspective, après retrait du masque M1. Dans le mode de mise en oeuvre de l'invention qui est décrit ici, la portion de couche 106 sera maintenue en place sur le substrat, pendant une étape ultérieure du procédé, par une portion de soutien qui est destinée à constituer par ailleurs une grille d'un transistor de la zone Z2. Dans ce cas, on peut former maintenant une couche isolante sur la portion de couche active supplémentaire 106, de façon à isoler électriquement cette portion 106 de la grille du transistor final. Cette couche isolante, qui n'est pas représentée sur les figures, peut être formée par oxydation thermique du matériau de silicium déjà présent dans le circuit, dans les zones découvertes de celui-ci, de la même façon que dans le procédé usuel de réalisation d'un transistor MOS. Elle est alors formée à la fois à la surface de la portion 106, à la surface de la portion de couche active initiale 102, et sur les côtés latéraux découverts de la portion 105. -11-On forme ensuite la portion de soutien 108 (figure 6), sous forme d'un pont qui prend appui sur la barrière isolante 103 de chaque côté de la portion 106, en dehors des portions 105 et 106. Dans sa partie centrale, la portion 108 est solidaire de la portion de couche active supplémentaire 106. De préférence, la portion de soutien 108 est en silicium polycristallin (Si-poly). Elle peut être réalisée de la même façon qu'une portion de grille 107 dans la zone Z1, selon le procédé MOS usuel. Dans ce cas, les portions 107 et 108 sont avantageusement formées simultanément, respectivement sur la portion de couche active initiale 102 dans la zone Z1 et sur la portion de couche active io supplémentaire 106 dans la zone Z2, en utilisant un même masque de lithographie. On découvre alors une partie au moins de la portion de couche temporaire 105. Pour cela, lorsque la portion 105 est au moins en partie située au dessus du niveau de la surface initiale SO, la couche d'isolation des grilles 15 peut être retirée par une attaque chimique en dehors des parties de cette couche d'isolation qui sont recouvertes par les portions 107 et 108. Une solution contenant de l'acide fluorhydrique (HF) peut être utilisée pour cette attaque, qui dissout la couche d'isolation de grilles sélectivement par rapport au matériau de silicium et à l'alliage de silicium et de germanium, et sans altérer 20 substantiellement la barrière 103 qui est épaisse. Dans la zone Z2 du circuit, les côtés latéraux de la portion 105 sont ainsi découverts. Alternativement, notamment lorsque la portion 105 est entièrement située en dessous du niveau de la surface initiale SO, une cheminée peut être gravée à travers la couche 106, parallèlement à la direction N et en sens opposé à celle-ci, et à distance 25 de la portion 108. Une partie de la portion 105 est alors découverte au fond de la cheminée. Un second masque de gravure, noté M2, est alors formé sur le circuit sélectivement dans la zone Z1 (figure 7). Ce masque M2 est de préférence en résine, mais il peut aussi être en un matériau de type oxyde ou nitrure, tel que 30 la silice (SiO2) ou le nitrure de silicium (Si3N4). La portion 105 est alors éliminée entièrement à partir de la partie de celle-ci qui est découverte, en utilisant un procédé de gravure sélective qui est -12- connu de l'Homme du métier, et adapté en fonction du matériau temporaire qui la compose. Une telle gravure peut effectuée en utilisant une solution de gravure liquide, notamment. La configuration du circuit qui est obtenue à l'issue de cette étape de gravure est représentée sur la figure 8. La portion 106 est alors maintenue en place par la portion de soutien 108. L'espace vide V qui est ainsi formé entre la portion 106 d'une part, et la portion 104 ou le substrat primaire 100 d'autre part, peut alors être comblé par une portion 109 d'un matériau isolant (figure 9). Ce matériau isolant peut être la silice (SiO2) ou le nitrure de silicium (Si3N4), par exemple. La portion 109 est 1 0 formée de préférence par voie gazeuse, à basse pression afin d'obtenir un remplissage complet de l'espace V sous la portion 106. Néanmoins, un remplissage complet n'est pas indispensable, et un remplissage partiel peut être suffisant. Un excès de matériau isolant déposé sur le circuit dans la zone Z2 peut ensuite être retiré, par exemple en utilisant un plasma de gravure qui 15 est amené au contact de la surface supérieure du circuit. Le masque M2 est ensuite retiré, par exernple par dissolution dans une solution appropriée lorsqu'il est en résine. La figure 10 illustre la configuration du circuit qui est alors obtenue. Les portions 102 et 106 constituent des première et seconde portions de couches 20 actives, qui sont chacune isolées électriquement par rapport au substrat primaire 100. Pour cette raison, le circuit est du type SOI dans chaque zone Z1 et Z2. En outre, les portions 102 et 106 sont toutes les deux monocristallines, avec les orientations respectives (1 1 0) et (1 0 0) par rapport à la surface S0. Lorsqu'une portion 104 est présente sous la portion 105, notamment, cette 25 dernière apparaît alors au moins en partie au dessus de la surface supérieure de la barrière isolante 103. Le procédé connu de réalisation de transistors CMOS peut alors être repris pour continuer la réalisation du circuit, à partir de la configuration de la figure 10. La portion 107 constitue alors une grille d'un transistor MOS à 30 conduction par trous qui est réalisé dans la zone Z1, à partir de la portion de couche active 102. La portion 108 constitue une grille d'un transistor MOS à conduction par électrons qui est réalisé dans la zone Z2, à partir de la portion -13- de couche active 106. Selon le procédé MOS connu, des espaceurs de nitrure de silicium sont formés autour des portions de grilles 107 et 108, puis les portions de zones actives 102 et 106 sont chacune implantées pour former les zones de sources et de drains. Enfin, les portions 102 et 106-108 sont transformées en matériau de siliciure sur leurs surfaces supérieures découvertes, pour recevoir des connexions électriques. La figure 11 représente en coupe le circuit qui est obtenu. T1 et T2 désignent les transistors qui sont respectivement formés dans les zones Z1 et Z2. Les transistors T1 et T2 ont des canaux respectifs notés Cl et C2, qui io sont dopés n et p, respectivement, lorsque les dopages indiqués plus haut sont mis en oeuvre. Pour que les résistances électriques de ces canaux soient réduites conformément aux orientations cristallines des portions de couches actives 102 et 106, les transistors Ti et T2 sont utilisés en condition d'inversion de populations. Mais il est bien entendu qu'une telle condition d'utilisation n'est 15 pas indispensable. Lorsqu'ellen'est pas appliquée, les dopages n et p de la couche active initiale 102 et de la portion de couche active supplémentaire 106 sont échangés. En outre, la direction longitudinale de conduction électrique des canaux Cl et C2 est la direction L. Les deux transistors Ti et T2 réalisés respectivement dans les zones 20 Z1 et Z2 du circuit sont séparés par la barrière isolante 103. Dans le mode de mise en oeuvre de l'invention, celle-ci a été réalisée avant de graver les couches 102 et 101 dans la zone Z2. De cette façon, le masque M1 peut avoir un bord sur la barrière 103, sans que ce bord soit précisément positionné par rapport à l'épaisseur de la barrière 103. Un gain de temps lors de l'alignement 2E du masque lithographique qui définit le masque M1 est ainsi possible. Néanmoins, la barrière 103 peut aussi être réalisée ultérieurement, avant que la portion de soutien 108 soit formée. Enfin, il est entendu que le substrat initial de type SOI qui est utilisé pour réaliser un circuit CMOS selon l'invention peut, alternativement, comporter 30 un substrat primaire 100 qui a l'orientation cristalline (1 1 0) et une couche active initiale qui a l'orientation cristalline (1 0 0). Les transistors à conduction par électrons et par trous sont alors obtenus à des positions qui sont REVENDICATIONS 1. Procédé de réalisation d'un circuit électronique intégré comprenant les étapes suivantes : /1/ obtenir un substrat à couche isolante initiale (110), ledit substrat comprenant lui-même : - un substrat primaire (100) à base de sülicium monocristallin, - la couche isolante électriquement initiale (101) disposée sur une surface du substrat primaire, et - une couche active initiale (102) à base de silicium monocristallin disposée sur la couche isolante initiale d'un côté opposé au substrat primaire, le substrat primaire (100) et la couche active initiale (102) possédant des orientations cristallines respectives différentes par rapport à la surface du substrat primaire ; /2/ graver les couches initiales active (102) et isolante (101), sélectivement dans une seconde zone du substrat (Z2) par rapport à une première zone dudit substrat (Z1), de façon à découvrir une surface du substrat primaire (Si) dans ladite seconde zone ; /3/ former sélectivement dans la seconde zone (Z2), par épitaxie à partir de la surface découverte du substrat primaire (Si), un empilement comprenant une portion de couche temporaire monocristalline (105) et une portion de couche active supplémentaire monocristalline (106), la portion de couche active supplémentaire étant située d'un côté de la portion de couche temporaire opposé au substrat primaire et ayant l'orientation cristalline dudit substrat primaire ; /4/ former une portion de soutien (108) sur le circuit, ladite portion de soutien étant en liaison rigide avec la portion de couche active supplémentaire (106) d'une part, et d'autre part avec le substrat primaire (100) indépendamment de la portion de couche temporaire (105) ;-16- /5/ graver sélectivement la portion de couche temporaire (105), la portion de couche active supplémentaire (106) étant maintenue en place par la portion de soutien (108) ; et /6/ former une portion de couche isolante électriquement supplémentaire 5 (109) à la place de la portion de couche temporaire (105) ; le procédé comprenant en outre une réalisation d'au moins un premier (Ti) et d'au moins un second (T2) transistors respectivement dans les première (Z1) et seconde (Z2) zones du substrat, ledit premier transistor ayant un premier canal (Cl) situé dans la couche active initiale (102) et ledit second transistor 10 ayant un second canal (C2) situé dans la portion de couche active supplémentaire (106). 2. Procédé selon la revendication 1, suivant lequel la portion de soutien (108) comprend une partie au moins d'une grille du second transistor (T2), et suivant lequel ledit procédé comprend en outre l'étape suivante, exécutée 15 avant l'étape /4/ : - former une couche isolante sur la portion de couche active supplémentaire (106), de façon à isoler électriquement ladite portion de couche active supplémentaire de la grille du second transistor ; ainsi que l'étape suivante, exécutée avant l'étape /5/ : 20 - découvrir une partie au moins de la portion de couche temporaire (105). 3. Procédé selon la revendication 1 ou 2, suivant lequel l'orientation cristalline du substrat primaire (100) est ou est équivalente à une direction cristallographique (1 0 0) du silicium, l'orientation cristalline de la couche active initiale (102) est ou est équivalente à une direction cristallographique (1 1 0) du 25 silicium, et suivant lequel lesdits premier (T1) et second (T2) transistors sont adaptés pour conduire des porteurs électriques de types p et n respectivement, dans les canaux respectifs (Cl, C2) desdits transistors. 4. Procédé selon la revendication 3, suivant lequel les canaux (Cl, C2) desdits premier (Ti) et second (T2) transistors sont dopés n et p, 30 respectivement. -17- 5. Procédé selon la revendication 1 ou 2, suivant lequel l'orientation cristalline du substrat primaire est ou est équivalente à une direction cristallographique (1 1 0) du silicium, l'orientation cristalline de la couche active initiale est ou est équivalente à une direction cristallographique (1 0 0) du silicium, et suivant lequel lesdits premier et second transistors sont adaptés pour conduire des porteurs électriques de types n et p respectivement, dans les canaux respectifs desdits transistors. 6. Procédé selon l'une quelconque des revendications 3 à 5, suivant lequel une direction longitudinale de conduction (L) de l'un au moins des canaux (Cl, C2) du premier (Ti) ou du second (T2) transistor, de préférence de chacun des canaux desdits transistors, parallèlement à la surface du substrat, est ou est équivalente à une direction cristallographique (1 1 0) du silicium. 7. Procédé selon l'une quelconque des revendications précédentes, suivant lequel la portion de couche temporaire (105) comprend un alliage de silicium et de germanium. 8. Procédé selon l'une quelconque des revendications précédentes, suivant lequel l'empilement formé à l'étape /3/ comprend en outre une portion de couche inférieure monocristalline à base de silicium (104), située entre le substrat primaire (100) et la portion de couche temporaire (105). 9. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre l'étape suivante, exécutée avant l'étape /4/ : former une barrière isolante électriquement (103) dans le substrat, entre les première (Z1) et seconde (Z2) zones, et s'étendant à partir d'une surface (SO) de la couche active initiale (102) opposée au substrat primaire (100), au moins jusqu'à la couche isolante initiale (101). 10. Procédé selon la revendication 9, suivant lequel la barrière isolante (103) est formée avant l'étape /2/.-18- 11. Procédé selon la revendication 9 ou 10, suivant lequel la portion de soutien (108) formée à l'étape /4/ prend appui sur la barrière isolante (103) en dehors des portions de couches supplémentaires isolante (105) et active (106). 12. Circuit électronique intégré comprenant : - un substrat primaire (100) à base de silicium monocristallin ; - des première (101) et seconde (109) portions de couches isolantes disposées sur une surface du substrat primaire dans des zones respectives distinctes (Z1, Z2) dudit substrat primaire ; - des première (102) et seconde (106) portions de couches actives io monocristallines disposées respectivement au dessus des dites première et seconde portions de couches isolantes, d'un côté opposé au substrat primaire ; - au moins un premier transistor (Ti) adapté pour produire une conduction électrique par des porteurs de type p dans un premier canal 15 (Cl) dudit premier transistor situé dans ladite première portion de couche active (102) ; et - au moins un second transistor (T2) adapté pour produire une conduction électrique par des porteurs de type n dans un canal (C2) dudit second transistor situé dans ladite seconde portion de couche active (106) ; :20 ledit circuit étant caractérisé en ce que les première (102) et seconde (106) portions de couches actives ont des orientations cristallines différentes par rapport à la surface du substrat primaire, et le substrat primaire (100) possède une orientation cristalline identique à celle de l'une des dites première (102) et seconde (106) portions de couches actives, et en ce que 25 des séparations entre le substrat primaire (100) et chacune des dites première (102) et seconde (103) portions de couches actives comprennent respectivement les dites première (101) et seconde (109) portions de couches isolantes en tant qu'unique portion isolante indépendante au sein de chacune des dites séparations. -19- 13. Circuit selon la revendication 12, dans lequel l'orientation cristalline de la première portion de couche active (102) est ou est équivalente à une direction cristallographique (1 1 0) du silicium, et l'orientation cristalline de la seconde portion de couche active (106) est ou est équivalente à une direction cristallographique (1 0 0) du silicium. 14. Circuit selon la revendication 13, dans lequel une direction longitudinale de conduction (L) de l'un au moins des canaux (Cl, C2) du premier (T1) ou du second (T2) transistor, de préférence de chacun des canaux desdits transistors, parallèlement à la surface du substrat primaire, est ou est équivalente à une direction cristallographique (1 1 0) du silicium. 15. Circuit selon la revendication 13 ou 14, dans lequel les canaux desdits premier (Ti) et second (T2) transistors sont dopés n et p, respectivement. 16. Circuit selon l'une quelconque des revendications 12 à 15, comprenant en outre une barrière isolante électriquement (103) située entre les zones (Z1, Z2) du substrat primaire. 17. Circuit selon la revendication 16, dans lequel la première (102) ou la seconde (106) portion de couche isolante est située au moins en partie au dessus d'une surface (SO) de la barrière isolante (103) opposée au substrat primaire (100). 18. Circuit selon l'une quelconque des revendications 12 à 17, réalisé en utilisant un procédé selon l'une quelconque des revendications 1 à 11. 19. Dispositif électrique, comprenant un circuit électronique intégré selon l'une quelconque des revendications 12 à 18, ledit dispositif étant sélectionné dans une liste comprenant un téléphone portable, un ordinateur, un téléviseur, un serveur, un routeur et une console de jeu.