FR 2919953 A1 20090213 FR 0756980 A 20070807 B8382 1 MÉMOIRE COMPRENANT UNE PARTIE NON VOLATILE Domaine de l'invention La présente invention concerne une mémoire et plus particulièrement une mémoire comprenant une partie non volatile. Exposé de l'art antérieur Les mémoires volatiles, ou RAM, sont des mémoires qui perdent les données qui y sont mémorisées quand l'alimentation est déconnectée. Des exemples de mémoires volatiles incluent les SRAM (RAM statique), les DRAM (RAM dynamique) et les DPRAM (RAM à double accès). Dans ces mémoires RAM, la lecture et l'écriture résultent d'une action électrique. Une mémoire volatile est utile dans de nombreuses applications dans lesquelles des données sont stockées de façon temporaire et dans lesquelles un accès rapide à la mémoire est requis. Une mémoire non volatile est requise pour une mémori- sation à long terme, pour mémoriser des données qui demeurent quand l'alimentation est interrompue. Des exemples de telles données incluent les coefficients d'un filtre numérique ou des tables. Dans une mémoire non volatile classique, la mémorisation des informations (écriture) résulte d'une action physique (pré- sence ou absence d'une connexion, présence ou absence d'un transistor actif...) tandis que la lecture est électrique. Des exemples de mémoires non volatiles incluent des ROM, des B8382 2 mémoires FLASH, des mémoires OTP (programmable une seule fois), des mémoires PROM (ROM programmable), EPROM (PROM effaçable), EEPROM (PROM effaçable électriquement) etc. Il existe un besoin de fournir des circuits intégrés ayant une plus grande capacité de mémoire non volatile. Pour-tant, la fourniture d'un réseau mémoire non volatile supplémentaire dans un circuit intégré, ou l'agrandissement d'un réseau mémoire non volatile existant dans un circuit intégré présentent divers inconvénients, en particulier en raison de l'augmentation relativement importante de la surface de puce. Résumé de l'invention Un objet des modes de réalisation de la présente invention est de résoudre au moins partiellement un ou plusieurs des problèmes existants dans l'état de la technique. De façon générale, selon un aspect de la présente invention, chaque cellule d'une matrice mémoire est adaptée à comprendre une partie ROM supplémentaire, pratiquement sans augmentation de surface. Ceci ouvre des possibilités nouvelles pour la conception des circuits intégrés. En effet, de façon classique, étant donné l'augmentation de surface liée à la pré-vision de réseaux mémoire ROM, les concepteurs avaient tendance à réduire au minimum la capacité de mémorisation en ROM. Grâce à l'invention, ils pourront sans inconvénient utiliser des mémoires RAM et ROM de grandes capacités. Selon un aspect de la présente invention, il est prévu une mémoire comprenant un réseau de cellules mémoire agencées en rangées et colonnes, chaque cellule étant apte à mémoriser au moins un premier bit de données et ayant une sortie agencée pour fournir ledit au moins un premier bit de données ; une pluralité de groupes de lignes de bit, chaque groupe de lignes étant associée à une desdites rangées ou une desdites colonnes, la sortie de chaque cellule mémoire étant connectée à au moins une ligne de bit d'un groupe de lignes de bit, la connexion indiquant au moins un deuxième bit de données, le deuxième bit de données étant non volatile. B8382 3 Selon un mode de réalisation de la présente invention, la mémoire comprend un circuit de détection connecté à au moins une de ladite pluralité de groupes de lignes de bit et agencé pour déterminer ledit au moins un deuxième bit de données non volatile en détectant laquelle des lignes de bit la sortie d'une cellule mémoire est connectée. Selon un mode de réalisation de la présente invention, le circuit de détection est agencé en outre pour déterminer ledit au moins un premier bit de données en détectant le niveau de tension sur la ligne de bit à laquelle ladite sortie d'une cellule mémoire est connectée. Selon un mode de réalisation de la présente invention, la mémoire comprend, pour chaque cellule mémoire, au moins deux paires de lignes de bit complémentaires, chaque cellule étant connectée à une paire de lignes de bit complémentaires, ladite connexion indiquant ledit au moins un deuxième bit de données, et dans laquelle le circuit de détection est agencé pour déterminer ledit au moins un deuxième bit de données en détectant à quelle paire de lignes de bit complémentaires la sortie d'une cellule mémoire est connectée. Selon un mode de réalisation de la présente invention, les cellules mémoire sont des cellules mémoire volatiles, et ledit premier bit de données est volatile. Selon un mode de réalisation de la présente invention, 25 la mémoire comprend au moins un condensateur pour mémoriser au moins un bit de données volatiles. Selon un mode de réalisation de la présente invention, les cellules mémoire sont connectées aux lignes de bit par des nias conducteurs formés entre des première et seconde couches 30 métalliques. Selon un mode de réalisation de la présente invention, la mémoire comprend une première sortie pour fournir des données mémorisées par une ou plusieurs des cellules mémoire volatiles et une seconde sortie pour fournir des données mémorisées par la B8382 4 connexion d'une ou plusieurs des cellules mémoire vers les lignes de bit. Selon un aspect de la présente invention, il est prévu un circuit intégré comprenant la mémoire ci-dessus, une première entrée pour recevoir au moins un premier bit de données à mémoriser par au moins une cellule mémoire, une seconde entrée pour recevoir l'adresse d'au moins une cellule mémoire, et au moins une sortie pour fournir au moins un deuxième bit de données non volatiles associées à ladite au moins une cellule mémoire. Selon un aspect de la présente invention, il est prévu un procédé de fabrication d'une mémoire comprenant : former un réseau de cellules mémoire, former une pluralité de groupes de lignes de bit, et former une connexion reliant la sortie d'au moins une des cellules mémoires à au moins une ligne de bit sélectionnée sur la base d'au moins un bit de données non volatiles à mémoriser. Selon un mode de réalisation de la présente invention, l'étape de formation d'une pluralité de groupes de lignes de bit comprend la formation d'une pluralité de paires complémentaires des lignes de bit et l'étape de formation d'une connexion comprend la formation d'une connexion reliant une paire de sorties d'au moins une cellules mémoire à une paire complémentaire sélectionnée d'un groupe de lignes de bit complé- mentaires sur la base dudit au moins un bit de données non volatiles à mémoriser par ladite connexion. Selon un mode de réalisation de la présente invention, chaque groupe de lignes de bit comprend quatre lignes de bit et l'étape de formation d'une connexion électrique comprend la formation d'une connexion entre chacune de la pluralité de cellules mémoire et l'une choisie des quatre lignes de bit pour mémoriser au moins deux bits de données non volatiles indiqués par ladite connexion. B8382 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif 5 en relation avec les figures jointes parmi lesquelles : la figure 1 représente une mémoire comprenant de la mémoire non volatile supplémentaire selon un mode de réalisation de la présente invention ; la figure 2 représente une partie de mémoire SRAM 10 ayant des caractéristiques volatiles et non volatiles selon un autre mode de réalisation de la présente invention ; la figure 3 représente plus en détail une cellule mémoire SRAM ayant des caractéristiques non volatiles et volatiles ; 15 la figure 4 représente une cellule mémoire DRAM ayant également des caractéristiques non volatiles selon une variante de réalisation de la présente invention ; la figure 5 représente une mémoire ayant des caractéristiques non volatiles et volatiles selon un autre mode de 20 réalisation de la présente invention ; la figure 6 représente une mémoire à double accès ayant des caractéristiques volatiles et non volatiles selon un autre mode de réalisation de la présente invention ; et les figures 7A à 7D représentent schématiquement des 25 circuits intégrés comprenant une mémoire selon des modes de réalisation de la présente invention. Description détaillée La figure 1 représente une partie d'une mémoire, comprenant un réseau de cellules mémoire en rangées et colonnes. 30 On a représenté trois cellules mémoire 102, 104 et 106 qui font partie d'une colonne. Chaque cellule mémoire est par exemple une RAM, une ROM ou tout autre type de mémoire volatile ou non volatile. Chaque cellule 102, 104, 106 est connectée à l'une de deux lignes de bit Bjl et Bj2, par exemple en colonnes, par une 35 sortie 108, 110, 112, respectivement. Des lignes de lecture et B8382 6 d'écriture ou de sélection RWi, par exemple en rangées, sont connectées à chacune des cellules mémoire d'une rangée et sont utilisées pour commander quand une cellule mémoire doit être connectée aux lignes de bit pour y écrire des données ou pour y lire des données. Dans l'exemple de la figure 1, chacune des cellules mémoire mémorise un seul bit de données. La connexion de la sortie de chaque cellule mémoire à une des lignes de bit Bj 1, Bj 2 correspond au codage d'un bit de données non volatiles, indépendant du bit de données mémorisé dans chaque cellule mémoire. Ce bit de données non volatiles est déterminé par une connexion physique constituée par exemple lors de la fabrication de la mémoire et est ainsi mémorisé dans la mémoire pour la durée de vie de celle-ci. Cette connexion est de préférence réalisée en formant des vias conducteurs entre deux couches métalliques d'un circuit intégré, le positionnement des vias connectant la cellule mémoire aux lignes de bit Bjl ou Bj2. On notera que d'autres types de connexions physiques peuvent être prévus, par exemple par l'intermédiaire de fusibles, pour avoir une cellule ROM électriquement programmable. Au moment de l'activation d'une cellule mémoire par l'intermédiaire d'une ligne de lecture/écriture RWi, un noeud de données dans la cellule mémoire est connecté à la sortie de la cellule mémoire, par exemple aux lignes 108, 110 ou 112 dans la figure 1. Un "1" logique est mémorisé par exemple par une tension sur le noeud de données égale au niveau de la tension d'alimentation Vdd, par exemple à 2 V, et un "0" logique est mémorisé par une tension sur le noeud de données égale au niveau bas, par exemple à 0 V. Le noeud de données comprend un moyen de mémorisation qui peut par exemple être une capacité ou une connexion programmable vers un niveau de tension déterminé. Pour lire une cellule mémoire sélectionnée de la mémoire représentée en figure 1, avant que des données d'une cellule 302 soient lues, les lignes de bit Bi' et Bj2 sont préchargées à une niveau de tension différent des niveaux associés au "1" logique et au "0" logique, par exemple à la B8382 7 moitié de la tension d'alimentation, par exemple à 1 V. Quand une cellule mémoire est activée, le niveau de tension sur la ligne de bit connectée à la cellule mémoire sélectionnée passera donc au niveau logique mémorisé par cette cellule, par exemple à 2 V ou 0 V, et l'autre ligne de bit restera au niveau de précharge. La donnée mémorisée par la cellule mémoire peut donc être déterminée par le niveau de tension sur la ligne de bit qui voit un changement de tension, et le bit de donnée non volatile peut être déterminé en détectant quelle ligne de bit voit un changement de niveau de tension. Un comparateur à deux niveaux de seuil peut par exemple être utilisé pour détecter les tensions sur les lignes de bit. La figure 1 représente le cas dans lequel chaque mémoire a une seule sortie. Souvent, des mémoires ont des sorties complémentaires connectées à des lignes de bit complémentaires. Un tel mode de réalisation sera décrit en relation avec la figure 2. La figure 2 représente une partie d'une mémoire comprenant un réseau de mémoires volatiles SRAM. Trois cellules SRAM 202, 204 et 206 du réseau, disposées en colonne, sont représentées. Comme dans le cas de la figure 1, chacune des cellules mémoire SRAM 202 à 206 de cet exemple est une cellule mémoire mémorisant un bit de données. Contrairement au circuit représenté en figure 1 dans lequel chaque cellule mémoire comprend une seule sortie, chaque cellule mémoire dans le circuit de la figure 2 comprend une paire de sorties complémentaires. De plus, chaque colonne de cellules mémoire du circuit de la figure 2 est associée à deux paires de lignes de bit complémentaires, appelées respectivement Bjl-NBjl et Bj2- NBj2. Comme dans le circuit de la figure 1, des lignes de lecture/écriture RWi sont prévues et connectées à chacune des cellules mémoire d'une rangée. Les lignes de lecture/écriture RWi commandent le fait que les cellules mémoire sont connectées pour lire des données ou pour écrire des données. B8382 8 Chacune des paires de sorties complémentaires 208, 210, 212 de chacune des cellules mémoire SRAM 202, 204, 206 respectivement, de la figure 2 est connectée à une des paires de lignes de bit complémentaires. En d'autres termes, chaque cellule est connectée ou bien aux deux lignes de bit Bjl et NBjl ou bien aux deux lignes de bit Bj2 et NBj2. La sélection de la paire de lignes de bit à laquelle chaque cellule mémoire est connectée correspond au codage d'un bit de données non volatiles, indépendant du bit de données volatiles mémorisé dans la cellule SRAM. Ce bit de données non volatiles est déterminé par une connexion physique constituée par exemple lors de la fabrication de la mémoire 200 et est ainsi mémorisé dans la mémoire pour la durée de vie de celle-ci. Cette connexion est réalisée de préférence en formant des vias conducteurs entre deux couches métalliques d'un circuit intégré, le positionnement des vias connectant la cellule mémoire aux lignes de bit Bjl et NBjl ou aux lignes de bit Bj2 et NBj2. Comme cela a été décrit en relation avec la figure 1, d'autres types de connexions physiques peuvent être prévus, par exemple par l'intermédiaire de fusibles pour avoir une cellule ROM électriquement programmable. Il sera clair que dans le mode de réalisation de la figure 2, les cellules SRAM peut être remplacées par des cellules volatiles ou non volatiles comprenant des sorties complémentaires. La figure 3 représente plus en détail un exemple de réalisation de la cellule 202 de la mémoire de la figure 2 avec son circuit de lecture. Dans cet exemple, une cellule mémoire SRAM est connectée aux lignes de bit complémentaires Bjl et NBjl. La cellule 202 comprend deux transistors MOS 304, 306 connectés par l'une de leurs bornes principales aux lignes de bit Bjl et NBjl, respectivement, et par leur autre borne principale à une paire d'inverseurs en anti-parallèle 308, 310. Le transistor 304 est connecté à la borne d'entrée de l'inverseur 308 et à la borne de sortie de l'inverseur 310 alors que le transistor 306 est connecté à la borne d'entrée de l'inverseur B8382 9 310 et à la borne de sortie de l'inverseur 308. Les grilles des transistors 304 et 306 sont connectées à une ligne de lecture/écriture RWi. Ainsi, les signaux de commande fournis sur la ligne de lecture/écriture RWi commandent la connexion des inverseurs 308 et 310 aux lignes de bit Bjl et NBjl. Chaque colonne comprend en outre un circuit de lecture 312 pour détecter les tensions sur les lignes de bit et pour lire les données sur une cellule mémoire sélectionnée. Le circuit de lecture 312 comprend une porte ET 314 connectée aux lignes de bit Bjl et Bj2 qui lit les données volatiles mémorisées dans une cellule mémoire sélectionnée, en d'autres termes les données mémorisées par les inverseurs en antiparallèle 308 et 310. On supposera que, quand le noeud 316 entre les inverseurs 308, 310 connectés au transistor 304 est au niveau bas, par exemple proche de la tension de la masse, alors que le noeud 318 entre les inverseurs 308, 310 connectés au transistor 306 est au niveau haut, par exemple proche de la tension d'alimentation, le bit mémorisé par la cellule 302 est un "0" logique et, quand le noeud 316 est haut et le noeud 318 est bas, le bit mémorisé est un "1" logique. Avant que des données d'une cellule 302 soient lues, les lignes de bit Bjl et Bj2 sont chargées, par exemple au niveau de tension de l'alimentation, de façon à être au niveau logique "1". Ensuite, les transistors 304 et 306 sont activés par la ligne de lecture/écriture pour connecter les inverseurs 308, 310 aux lignes de bit. Si la tension sur l'une des lignes de bit Bjl ou Bj2 passe à un niveau bas, ceci indique que la donnée mémorisée dans la cellule est au niveau logique "0", comme cela est indiqué par la sortie de données Sv en sortie de la porte ET 314. Toutefois, s'il n'y a pas de changement de niveau des lignes de bit Bjl et Bj2, ceci indique que la donnée mémorisée par la cellule est un "1" logique, ce qui est également indiqué par la sortie de données Sv en sortie de la porte ET 314. En connectant la porte ET 314 aux deux lignes de bit Bjl et Bj2, les données d'une cellule mémoire 302 peuvent être lues B8382 10 indépendamment de la ligne de bit sur laquelle la cellule mémoire est connectée. Les tensions présentent sur les lignes Bjl et NBjl quand la cellule mémoire 302 est sélectionnée sont utilisées pour déterminer la donnée non volatile SNV mémorisée par la connexion de la cellule mémoire 302. En particulier, chacune de ces lignes de bit est connectée à l'entrée d'un inverseur respectif 320, 322. Les sorties de ces inverseurs sont fournies à une porte OU à deux entrées 324. Les données sont lues de préférence en même temps que le bit volatile SU, une fois que les lignes de bit Bjl, Bj2, NBjl et NBj2 ont été préchargées et que la cellule 302 a été connectée aux lignes de bit en activant les transistors 304, 306. Dans cet exemple, si la cellule mémoire 302 est connectée aux lignes de bit Bjl et NBjl, le bit de données codé est un "1" logique tandis que si la cellule mémoire est connectée aux lignes de bit Bj2 et NBj2, le bit de données codé est un "0" logique. Si, une fois que la cellule 302 a été sélectionnée, la tension sur l'une des lignes de bit Bjl et NBjl chute à zéro, ceci indique que la cellule 302 est connectée à ces lignes de bit et la sortie SNU de la porte OU 324 sera à un "1" logique. Si, toutefois, aucune des tensions sur les lignes de bit Bjl et NBjl ne chute à un niveau bas, ceci indique que la cellule mémoire est connectée aux lignes de bit B72 et NB72 et la sortie SNV de la porte OU 324 sera à un "0" logique. Bien que cela ne soit pas représenté en figure 1, un ou plusieurs amplificateurs de lecture sont généralement prévus pour détecter des tensions sur les lignes de bit et pour fournir des valeurs binaires à la logique numérique. Bien que l'exemple de la figure 2 soit basé sur des cellules mémoire SRAM, les mêmes principes s'appliquent à d'autres types de cellules mémoire. La figure 4 représente un exemple de cellule mémoire d'un réseau mémoire DRAM ayant des caractéristiques volatiles et non volatiles. Une cellule mémoire DRAM 402 comprend un transis- B8382 11 tor 404 connecté entre un condensateur 406 et une sortie 408 de la cellule, le transistor 404 étant contrôlé au niveau de sa grille par le signal de lecture/écriture RWi. Cette cellule mémoire dynamique nécessite un rafraîchissement périodique. Il y a deux lignes de bit Bjl et Bj2 et la sortie de chacune des cellules mémoire DRAM est connectée à l'une ou l'autre de ces lignes de bit. Le choix de la connexion de chaque cellule vers l'une ou l'autre des lignes de bit code un bit de données non volatiles. La sortie 408 de la cellule mémoire 402 est connectée à la ligne de bit Bi' dans l'exemple de la figure 4. Des amplificateurs de lecture 410 sont utilisés pour lire les données mémorisées dans la cellule mémoire. Les données sont mémorisées sur le condensateur de chaque cellule mémoire en chargeant le condensateur par une tension haute, par exemple proche de la tension d'alimentation, pour représenter un "1" logique, et par une tension basse, par exemple proche de la masse, pour représenter un "0" logique. Le processus de lecture implique, par exemple, l'application d'une tension sensiblement égale à la moitié de la tension d'alimentation sur chaque ligne de bit. Après activation du transistor 404 par un signal de commande sur la ligne de lecture/écriture RWi, le condensateur 406 est connecté à l'une des lignes de bit. Ainsi, la ligne de bit à laquelle la cellule DRAM est connectée verra sa tension augmenter ou diminuer. Les amplificateurs de lecture 410 sont utilisés pour détecter une augmentation ou une diminution de tension sur l'une ou l'autre des lignes de bit pour déterminer la donnée volatile SV mémorisée par la cellule DRAM. Les amplificateurs de lecture détectent également laquelle des lignes de bit Bjl, Bj2 présente un changement de tension, ce qui indique la ligne de bit à laquelle la cellule DRAM 402 est connectée, fournissant ainsi l'indication du bit non volatile SNV. Les principes décrits ci-dessus ont été utilisés pour montrer comment une cellule mémoire prévue pour mémoriser un bit de données volatiles ou non volatiles peut être adaptée à mémoriser également un bit de données supplémentaire non B8382 12 volatiles. Ces principes s'étendent à la fourniture des cellules mémoire mémorisant plusieurs bits de données supplémentaires non volatiles comme cela sera décrit en relation avec la figure 5. La figure 5 représente une partie d'une mémoire comprenant des cellules mémoire SRAM 502 et 504 dont chacune comprend des paires de sortie 508, 510 respectivement, connectées à une des quatre lignes de bit A à D et à une des quatre lignes de bit complémentaires NA à ND correspondante. Dans cet exemple, la cellule mémoire 502 est connectée aux lignes de bit A et NA alors que la cellule mémoire 504 est connectée aux lignes de bit C et NC. Chaque cellule mémoire 502, 504 mémorise un bit de données volatiles alors que la connexion de chaque cellule à une paire des quatre paires de lignes de bit complémentaires code deux bits supplémentaires de données non volatiles. Par exemple, en reliant la cellule mémoire aux paires complémentaires A et NA, on code les bits "00", en les connectant à B et NB, on code les bits "01", en les connectant à C et NC, on code les bits "10", et en les connectant à D et ND, on code les bits "11". Les données volatiles et non volatiles peuvent être lues de la même façon que dans le circuit de la figure 3 mais en utilisant une porte ET à quatre entrées pour déterminer le bit de données volatiles mémorisé dans la cellule mémoire et quatre portes OU, chacune étant connectée à deux lignes de bit complémentaires pour déterminer à quelles lignes de bit une cellule mémoire sélectionnée est connectée. Les principes illustrés par le mode de réalisation de la figure 5 s'étendent à des réseaux de cellules mémoire volatiles ou non volatiles de type différent, et à des cellules mémoires a une seule sortie. Dans ce cas, trois lignes de bit supplémentaires fourniraient deux bits de données non volatiles. En ajoutant des lignes de bit, des bits de données non volatiles supplémentaires peuvent être codés. La figure 6 représente une variante de réalisation 35 comprenant des cellules mémoire à double accès, dans cet exemple B8382 13 des mémoires RAM à double accès (DPRAM), qui sont adaptées à mémoriser des données non volatiles supplémentaires. Les cellules mémoires à double accès comprennent deux ports pour donner accès à chaque cellule mémoire, chaque port étant connecté à une ligne de bit différente pour accéder simultanément à deux cellules mémoire. Chaque cellule DPRAM 602 mémorise un bit de données volatiles et comprend deux ports, chacun étant connecté à une paire de lignes de bit complémentaires. Dans cet exemple un port est utilisé pour écrire et pour lire un bit volatile, et l'autre port est utilisé pour lire des bits non volatiles, mais d'autres réalisations sont possibles. Au total, il est prévu dix lignes de bit X, A, B, C, D, et NX, NA, NB, NC, ND. Deux sorties complémentaires d'une cellule mémoire sont connectées aux lignes de bit X et NX, et fournissent un accès aux cellules mémoires pour l'écriture ou la lecture des données volatiles mémorisées par la cellule mémoire. L'autre paire de lignes de bit complémentaires est connectée à une paire de lignes de bit sélectionnée entre les lignes de bit A à D et les lignes de bit complémentaires correspondantes NA et ND. Cette connexion code deux bits de données non volatiles et, par l'intermédiaire de ces lignes de bit, on peut avoir accès aux cellules mémoires pour la lecture ou l'écriture de données volatiles mémorisées par les cellules mémoire, et également pour la lecture de données non volatiles. Les deux sorties complémentaires de la cellule DPRAM 602 concernant l'un des bits de données volatiles sont appelées 604 et 606. Les sorties 608 et 610 sont connectées aux lignes de bit correspondantes A à D et NA à ND, respectivement, pour coder deux bits de données non volatiles. Dans cet exemple ces lignes sont connectées aux lignes de bit B et NB. Les sorties 604 et 606 sont toujours connectées respectivement aux lignes de bit X et NX. Pour lire les bits de données volatiles de la cellule mémoire DPRAM, les lignes de bit X et NX sont, par exemple, 35 chargées à la tension d'alimentation et la cellule DPRAM 602 est B8382 14 ensuite sélectionnée. Ensuite, si on a mémorisé un "0", la ligne de bit X se décharge et si on a mémorisé un "1", la ligne de bit NX se décharge. Les deux bits de données non volatiles sont lus en détectant lesquelles des huit lignes de bit A à D et NA à ND ont une la tension qui chute. Le mode de réalisation de la figure 6 s'étend à la fourniture de deux bits supplémentaires de données non volatiles en remplaçant les lignes de bit X et NX par quatre paires de lignes de bit complémentaires supplémentaires. L'exemple de la figure 6 concerne des cellules DPRAM mais on notera que ceci s'applique également à tout type de cellules mémoire volatiles ou non volatiles, par exemple des cellules DRAM. On peut accéder aux réseaux mémoire décrits ci-dessus 15 à titre d'exemple de diverses façons, et certaines seront décrites ci-après. Les figures 7A à 7D représentent schématiquement des blocs mémoire comprenant des mémoires formées dans des circuits intégrés et représentent en particulier les broches d'entrée et 20 de sortie de ces mémoires. Chaque bloc mémoire comprend un ou plusieurs réseaux de cellules mémoire volatiles ou non volatiles qui mémorisent des données DMC, au moins certains d'entre eux mémorisant également des données non volatiles DNU de la façon décrite précédemment. Les blocs mémoire mémorisent par exemple 25 de 1 kbit à 500 kbits de données volatiles et/ou de données non volatiles. Dans cet exemple, les opérations sont réalisées sur des rangées de la mémoire de sorte qu'une rangée de la mémoire est lue ou écrite à la fois. Une rangée comprend par exemple 16 ou 32 cellules mémoire pour bien mémoriser un ou plusieurs mots 30 de données. La figure 7A représente un bloc mémoire comprenant une unique sortie Dout pour fournir un plusieurs bits de données DMC et un ou plusieurs bits de données non volatiles DNU mémorisés par la connexion des sorties des cellules mémoires. Le bloc mémoire a une entrée CS (ChipSelect) pour recevoir un 35 signal de sélection de la mémoire, une entrée Addr pour recevoir B8382 15 les adresses des cellules mémoire auxquelles on veut accéder, une entrée DinDMC pour recevoir les données volatiles à écrire dans les cellules mémoire sélectionnées, une entrée R/W pour indiquer si une opération d'écriture ou de lecture doit être réalisée, une entrée DNV/DMC pour indiquer si l'opération de lecture concerne des données DNV ou DMC, et une entrée d'horloge CK pour synchroniser le bloc mémoire. La figure 7B représente une variante de bloc mémoire qui permet aux données DMC et aux données non volatiles DNV d'être fournies simultanément à partir d'une cellule mémoire sélectionnée. Ainsi, les entrées sont les mêmes que celles du bloc mémoire de la figure 7A sauf qu'aucune entrée DNV/DMC n'est prévue puisque les deux types de données sont disponibles simultanément. La figure 7C représente encore une variante de bloc mémoire dans laquelle chaque cellule mémoire du bloc mémoire est une cellule à double accès, telle que celle représentée en figure 6. Dans ce cas, des données DMC peuvent être lues ou écrites dans une cellule mémoire en même temps que des données non volatiles DNV sont lues dans une autre cellule mémoire. Ainsi, deux entrées d'adresse sont fournies, une entrée AddrDMC pour l'adresse des cellules mémoire à lire ou à écrire, et une entrée AddrDNU pour l'adresse des cellules mémoire correspondant aux données non volatiles à lire. Une entrée DinDMC est utilisée pour introduire des données à écrire dans les cellules mémoire. Dans cet exemple, une entrée R/W DMC est prévue pour indiquer si l'opération associée à la mémoire est une opération de lecture ou d'écriture et une entrée R DNV est prévue pour indiquer quand la partie non volatile de la mémoire doit être lue. Deux sorties DoutDNU et DoutDMC sont prévues pour fournir, respectivement, les données non volatiles et volatiles. Le mode de réalisation de la figure 7C s'adapte de façon générale au cas où chacune des deux entrées d'adresse et chacune des sorties sont associées à des données DMC ou DNU, et B8382 16 deux entrées supplémentaires sont fournies pour indiquer si l'opération à faire est liée à des données DMC ou D 1. La figure 7D représente une variante de réalisation similaire au mode de réalisation de la figure 7A mais incluant une entrée WDDMC. Cette entrée indique que les données non volatiles mémorisées en association avec la cellule mémoire désignée doivent être recopiées dans la cellule mémoire. Ceci peut être réalisé en préchargeant la ligne de bit avec des valeurs appropriées et en sélectionnant ensuite les cellules mémoire dans lesquelles les données non volatiles doivent être recopiées. Ainsi, la connexion de chaque cellule mémoire qui mémorise des données non volatiles provoque la mémorisation d'une valeur donnée particulière dans la cellule mémoire. Par exemple, en relation avec la figure 3, les lignes de bit Bjl et NBjl peuvent être préchargées par des tensions basse et haute, respectivement, alors que les lignes Bj2 et NBj2 peuvent être préchargées par des tensions haute et basse, respectivement. Quand la cellule mémoire est sélectionnée, si la cellule mémoire est connectée aux lignes Bjl et NBjl, une tension haute ("1" logique) sera mémorisée dans la cellule mémoire tandis que, si la cellule mémoire est connectée aux lignes Bj2 et NBj2, une tension basse ("0" logique) sera mémorisée dans la cellule mémoire. De façon générale, le temps d'accès d'une mémoire volatile est plus faible que celui d'une mémoire non-volatile. Il est donc parfois souhaitable de recopier le contenu d'une mémoire non volatile dans une mémoire volatile. La structure de mémoire mixte selon l'invention présente l'avantage que le temps de chargement des données de la mémoire non volatile à la mémoire volatile est beaucoup plus rapide que dans le cas de deux mémoires séparées. Dans les exemples des figures 7A à 7D, on peut écrire dans les cellules mémoire. Toutefois, dans des variantes de réalisation, les cellules mémoire sont des cellules de type ROM et, dans ce cas, les entrées d'écriture ne sont pas nécessaires. B8382 17 On a décrit ci-dessus des mémoires dans lesquelles un ou plusieurs bits de données supplémentaires sont codés par la connexion sélective des sorties de chaque cellule mémoire à l'une d'une pluralité de lignes de bit. Chaque cellule mémoire est de préférence agencés pour fournir, à la lecture, un niveau de tension parmi au moins deux niveaux de tension distincts. Chaque cellule mémoire est, par exemple, de type ROM, FLASH, OTP, PROM, EPROM, EEPROM, RAM, SRAM, DRAM, DPRAM ou autre. De façon avantageuse, dans les modes de réalisation décrits ci-dessus, un ou plusieurs bits de données non volatiles supplémentaires peuvent être mémorisés dans une mémoire unique sans augmentation de surface de la puce ou avec une augmentation de surface minimale. En particulier, des lignes de bit supplémentaires peuvent être prévues dans des niveaux métalliques superposés et une mémoire non volatile peut ainsi être ajoutée à une mémoire volatile sans augmentation de surface. En outre, le circuit supplémentaire requis pour décoder les données non volatiles est également minimal. De façon avantageuse, dans certains modes de réalisation, les cellules mémoires sont des cellule mémoires volatiles, par exemple des cellules RAM et, par l'ajout de la mémoire non-volatile, on obtient une mémoire volatile/non volatile combinée, par exemple une mémoire ROM/RAM combiné. Ceci combine les avantages des mémoires volatiles ainsi que des mémoires non volatiles dans une unique mémoire, sans augmentation de surface important. Dans certains modes de réalisation décrits ci-dessus, chaque cellule mémoire a une seule sortie, et ceci procure l'avantage qu'un bit de données supplémentaire peut être mémorisé grâce à une ligne de bit supplémentaire, ou deux bits de données non volatiles grâce à trois bits de données supplémentaires, etc. Dans d'autres modes de réalisation, chaque cellule 35 mémoire comprend une paire de sorties complémentaires, et ceci B8382 18 procure l'avantage qu'un bit de données supplémentaire peut être mémorisé en prévoyant une paire de lignes de bit complémentaires supplémentaire, ou deux bits de données supplémentaires en prévoyant de trois paires de lignes de bit complémentaires supplémentaires, etc. Ceci procure l'avantage supplémentaire que les données non volatiles peuvent être lues en préchargeant les lignes de bits à un "1" logique au lieu d'une autre tension, et qu'un comparateur à une seule tension de seuil peut être utilisé pour détecter les niveaux de tension sur les lignes de bit. Il est clair que diverses variantes, modifications, améliorations et applications de l'invention apparaîtront à l'homme de l'art. Par exemple, il est clair que les principes décrits ici peuvent s'appliquer à toute dimension de mémoire comprenant un nombre quelconque de cellules mémoire. En outre, ils peuvent s'appliquer à divers types de mémoire dont seulement des exemples ont été décrits ci-dessus. Bien que des circuits particuliers aient été décrits pour lire les données volatiles et non volatiles des mémoires, il sera clair qu'il ne s'agit que d'exemples et que de nombreu-ses autres structures de circuits de lecture et d'écriture pourraient être utilisées. REVENDICATIONS 1. Mémoire comprenant : un réseau de cellules mémoire (102, 202, 302, 402, 502) agencées en rangées et colonnes, chaque cellule étant apte à mémoriser au moins un premier bit de données et ayant une sortie agencée pour fournir ledit au moins un premier bit de données ; une pluralité de groupes de lignes de bit (Bjl, Bj2), chaque groupe de lignes étant associée à une desdites rangées ou une desdites colonnes, la sortie de chaque cellule mémoire étant connectée à au moins une ligne de bit d'un groupe de lignes de bit, la connexion indiquant au moins un deuxième bit de données, le deuxième bit de données étant non volatile. 2. Mémoire selon la revendication 1, comprenant un circuit de détection (312, 410) connecté à au moins une de ladite pluralité de groupes de lignes de bit et agencé pour déterminer ledit au moins un deuxième bit de données non volatiles en détectant à laquelle des lignes de bit la sortie d'une cellule mémoire est connectée. 3. Mémoire selon la revendication 2, dans laquelle le circuit de détection (312, 410) est agencé en outre pour déterminer ledit au moins un premier bit de données en détectant le niveau de tension sur la ligne de bit à laquelle ladite sortie d'une cellule mémoire est connectée. 4. Mémoire selon l'une quelconque des revendications 1 à 3, comprenant, pour chaque cellule mémoire, au moins deux paires de lignes de bit complémentaires (Bjl-NBjl, Bj2-NBj2), chaque cellule étant connectée à une paire de lignes de bit complémentaires, ladite connexion indiquant ledit au moins un deuxième bit de données, et dans laquelle le circuit de détection est agencé pour déterminer ledit au moins un deuxième bit de données en détectant à quelle paire de lignes de bit complémentaires la sortie d'une cellule mémoire est connectée.B8382 20 5. Mémoire selon l'une quelconque des revendications 1 à 4, dans laquelle les cellules mémoire sont des cellules mémoire volatiles, et ledit premier bit de donnée est volatile. 6. Mémoire selon l'une quelconque des revendications 1 à 5, comprenant au moins un condensateur (406) pour mémoriser au moins un bit de données volatiles. 7. Mémoire selon l'une quelconque des revendications 1 à 6, dans laquelle les cellules mémoire sont connectées aux lignes de bit par des nias conducteurs formés entre des première et seconde couches métalliques. 8. Mémoire selon l'une quelconque des revendications 1 à 7, comprenant une première sortie (DoutDMC) pour fournir des données mémorisées par une ou plusieurs des cellules mémoire volatiles et une seconde sortie (DoutDj) pour fournir des données mémorisées par la connexion d'une ou plusieurs des cellules mémoire vers les lignes de bit. 9. Circuit intégré comprenant : une mémoire selon l'une quelconque des revendications 1 à 8 ; une première entrée (DinDMC) pour recevoir au moins un premier bit de données à mémoriser par au moins une cellule mémoire ; une seconde entrée (Addr) pour recevoir l'adresse d'au moins une cellule mémoire ; et au moins une sortie pour fournir au moins un deuxième bit de données non volatiles associées à ladite au moins une cellule mémoire. 10. Procédé de fabrication d'une mémoire comprenant : former un réseau de cellules mémoire (202, 302, 402, 30 502) ; former une pluralité de groupes de lignes de bit ; et former une connexion reliant la sortie d'au moins une des cellules mémoires à au moins une ligne de bit sélectionnée sur la base d'au moins un bit de données non volatiles à 35 mémoriser.B8382 21 11. Procédé selon la revendication 10, dans lequel l'étape de formation d'une pluralité de groupes de lignes de bit comprend la formation d'une pluralité de paires complémentaires des lignes de bit (Bj, NBj) et l'étape de formation d'une connexion comprend la formation d'une connexion reliant une paire de sorties d'au moins une cellules mémoire à une paire complémentaire sélectionnée d'un groupe de lignes de bit complémentaires sur la base dudit au moins un bit de données non volatiles à mémoriser par ladite connexion. 12. Procédé selon la revendication 10 ou 11, dans lequel chaque groupe de lignes de bit comprend quatre lignes de bit (A-D) et l'étape de formation d'une connexion électrique comprend la formation d'une connexion entre chacune de la pluralité de cellules mémoire et l'une choisie des quatre lignes de bit pour mémoriser au moins deux bits de données non volatiles indiqués par ladite connexion.