FR 2922360 A1 20090417 FR 0707184 A 20071012 La présente invention concerne un procédé de fabrication d'un substrat du type "semi-conducteur sur isolant" comprenant un plan de masse intégré, ce substrat étant destiné à être utilisé dans la fabrication de composants électroniques. Un substrat du type "semi-conducteur sur isolant", également connu sous l'acronyme "SeOI", d'après la terminologie anglaise de "Semiconductor On Insulator", comprend une couche de matériau isolant enterrée entre deux couches de matériau semi-conducteurs. Pour mémoire, on va maintenant décrire la structure d'un transistor à 10 effet de champ, en faisant référence à la figure 1 jointe, qui représente de façon schématique un substrat sur lequel un transistor a été créé. En se reportant à cette figure, on peut voir que le transistor comprend un substrat W à l'intérieur duquel a été formé une source S, un drain D et une grille G. Le passage du courant entre la source S et le drain D est contrôlé en fonction de 15 la tension appliquée à la grille G. L'espace s'étendant entre la source et le drain est dénommé canal C. La figure 2 représente de façon schématique un substrat W', connu sous l'acronyme "SOI" d'après la terminologie anglaise de "Silicon On Insulator" qui signifie "silicium sur isolant", sur lequel a été formé un transistor. La couche 20 d'isolant I est située immédiatement sous la source S et le drain D, eux-mêmes formés dans la couche supérieure active A de silicium du substrat W'. L'utilisation d'un substrat de type "SOI" à la place d'un substrat en silicium massif tel que celui représenté sur la figure 1, a permis d'améliorer les performances des composants électroniques, en particulier pour les technologies 25 CMOS. La présence d'une couche isolante d'oxyde enterré I dans le substrat a en effet permis : - de réduire les multiples couplages parasites existants entre plusieurs circuits réalisés sur un même substrat W' et, - d'améliorer les performances des circuits CMOS fonctionnant à 30 haute fréquence. La réduction croissante des dimensions des composants électroniques, l'augmentation de leur densité d'intégration et l'augmentation importante de la vitesse de communication entre la source et le drain a conduit au développement de composants de plus en plus petits, ce qui a également abouti à réduire la longueur du canal C s'étendant entre la source S et le drain D. Or, la réduction de la dimension de ce canal conduit à l'apparition d'un phénomène dit "d'effet de canal court", connu sous l'acronyme anglais de "SCE", d'après la terminologie anglaise de "Short Channel Effect", c'est-à-dire à l'apparition d'un champ électrostatique entre la source S et le drain D qui gène le déplacement des électrons entre ces deux éléments. L'utilisation de transistors connus de l'homme du métier sous l'acronyme de "MOS PD", d'après la terminologie anglaise de "Metal Oxide Silicon Partially Depleted", dans lesquels l'épaisseur de la couche active A de silicium est supérieure à la profondeur maximale de déplétion dans le canal, a permis d' améliorer les performances des transistors standards sur SOI en diminuant les dimension des zones de charges d'espaces associées à la source et au drain du transistor. L'utilisation de transistors MOS, fabriqués sur des substrats de type SOI à film de silicium mince, également connus de l'homme du métier sous le nom de transistors "MOS FD", d'après la terminologie anglaise de "Metal Oxide Silicon Fully Depleted" a permis de poursuivre la réduction des effets de canaux courts et d'obtenir de bonnes caractéristiques électriques du transistor mince, même à faible tension de fonctionnement. Ces transistors "FD" sont obtenus en réduisant l'épaisseur de la couche de silicium active A a une valeur inférieure à la largeur de la zone de déplétion, c'est-à-dire la zone de charge d'espace générée par une migration des porteurs minoritaires dans le canal C. Avec des substrats de ce type, les risques de passage de courant entre la source S et le drain D du transistor sont très limités, voire même supprimés et la variation de la tension de seuil liée à la réduction de la longueur du canal C est très diminuée. D'autres effets de canal court, tels que la modulation de la longueur du canal et la réduction de la barrière de potentiel du canal par le Drain, connue de l'homme du métier sous l'acronyme "DIBL" (d'après l'expression anglaise "Drain Induced Barrier Lowering') sont également moins importants dans les dispositifs MOS SOI FD que dans ceux dit "Partially Depleted" (PD). La réduction en dimension de la taille des composants et donc de la longueur du canal induit un abaissement de la barrière de potentiel entre la source et le drain résultant de la superposition des zones de charge d'espace des jonctions de la source et de celle du drain. La tension de seuil du transistor diminue alors. Cet effet est connu sous le nom �d'effet canal court � Cet effet est indépendant de la tension source-drain appliquée au transistor. Il ne dépend que de la longueur de grille du transistor. Par contre si l'on augmente la tension source-drain, on va amplifier la diminution de la tension de seuil due à l'effet canal court : la barrière se réduit d'avantage. C'est cette amplification de la réduction de la tension de seuil que l'on nomme "DIBL". Une façon encore d'améliorer les capacités des transistors à effet de champ, et surtout de réduire de façon importante les effets de canaux courts, consiste à réaliser le transistor sur un substrat de type SOI dont la couche d'oxyde enterrée est de faible épaisseur. On pourra se reporter à ce sujet à l'article de Fenouillet Beranger ; "Requirements for ultra-thin-film devices and new materials on CMOS Roadmap" ; IEEE 2003. Ainsi, un substrat de type SOI, dans lequel la couche d'oxyde I est de l'ordre de 20 nm et le film supérieur de silicium de 5 nm, permet de supprimer complètement les effets de canaux courts. On pourra se reporter à ce sujet à l'article de Furczak et al ; "Silicon-on-Nothing (SON) û an Innovative Process for advanced CMOS", IEEE TED, Vol 47, no 11, nov 2000. Toutefois, si l'épaisseur de la couche isolante I est fortement réduite, en utilisant par exemple des substrats du type à couche d'oxyde enterrée fine, connus sous l'acronyme anglais de "BOX fins", voire même à couche d'oxyde ultra fine, connus sous l'acronyme anglais "UTBOX" (pour "Ultra Thin Buried Oxide"), le champ électrostatique s'étend jusque dans la partie massive du substrat située en dessous de la couche isolante I, ce qui est préjudiciable au bon fonctionnement du transistor car ce phénomène provoque une dispersion de la tension de seuil du transistor. Une solution connue de l'homme du métier pour éviter la fuite des électrons dans la partie massive du substrat consiste à former un plan de masse sous la couche isolante du substrat. Un tel exemple de substrat, référencé W", est représenté sur la figure 3 jointe. Le plan de masse portant la référence GP est formé sous la couche isolante I. On connaît déjà d'après l'article de Gallon et al ; "Ultra-Thin Fully Depleted SOI Devices with Thin BOX, Ground Plane and Strained Liner Booster", IEEE SOI 2006, un procédé de fabrication d'un plan de masse qui consiste à doper la partie massive du substrat par implantation. Dans ce cas, l'implantation est réalisée sur toute la surface du substrat, afin de créer un plan de masse GP enterré de manière continue, sous la totalité du composant électronique. Il apparaît que plus l'épaisseur de la couche isolante I est fine et plus l'étape de dopage par implantation avec du phosphore pour les transistors de type p-MOS ou avec du bore pour les transistors de type n-MOS est facilitée. On connaît également d'après le document US-6 391 752, un procédé qui consiste à doper par implantation uniquement la zone se situant sous le canal et 10 non les zones situées sous la source ou sous le drain du composant. Le procédé consiste à former une couche sacrificielle sur un substrat SOI, à former dans ladite couche sacrificielle une fenêtre, au travers de laquelle on procède au dopage, puis à former la grille dans ladite fenêtre. Ce procédé présente l'inconvénient d'être coûteux du fait qu'il 15 nécessite de nombreuses étapes de réalisation (masquage, gravure, implantation, dépôt de différentes couches). De plus, l'utilisation de l'implantation ionique de dopants afin de réaliser le plan de masse, est limitée par la solubilité limite du dopant dans la couche de silicium. Cette limite impose une restriction de la conductivité susceptible d'être atteinte et donc de l'efficacité du plan de masse. 20 Enfin, l'inconvénient de l'utilisation d'un plan de masse obtenu par implantation ionique après la formation des composants, comme décrit dans le document US 6 391 752 est que cette implantation génère des défauts dans l'oxyde et dans le substrat qui vont alors limiter l'effet du plan de masse. Enfin, une autre méthode consiste à former une couche métallique à 25 la place de l'implantation ionique des dopants. Cette solution permet d'avoir un plan de masse ayant une conductivité importante et donc plus efficace par rapport à l'implantation de dopants. Les procédés connus de l'art antérieur présentent des inconvénients et conduisent à des limitations. Ils nécessitent l'ajout de nombreuses étapes coûteuses 30 dans la chaîne de fabrication du transistor. De plus, le plan de masse réalisé par implantation de dopant après la fabrication du transistor, aura des propriétés géométriques et électriques limitées par la technologie de l'implantation ionique (limite de solubilité des dopants, limite du couple Profondeur-Epaisseur de la couche active puisque le paramètre � énergie d'implantation � implique une profondeur mais impose aussi un évasement du profil d'implantation). L'invention a pour but de s'affranchir des inconvénients précités et notamment de fournir un procédé de fabrication d'un substrat comprenant un plan de masse intégré in situ, à la profondeur désirée et dont la nature est adaptée en fonction des futurs composants qui seront fabriqués ultérieurement sur ce substrat. Cette technique a également l'avantage d'être beaucoup moins coûteuse que la réalisation d'un plan de masse durant la fabrication des composants. A cet effet, l'invention concerne un procédé de fabrication d'un substrat du type semi-conducteur sur isolant "SeOI", comprenant un plan de masse intégré sous la couche isolant, ce substrat étant destiné à être utilisé dans la fabrication de composants électroniques. Conformément à l'invention, il comprend les étapes consistant à : - implanter des atomes et/ou des ions d'au moins un métal, dans au moins une partie d'un substrat en matériau semi-conducteur dit "receveur", - effectuer un traitement thermique dudit substrat receveur, afin d'obtenir un alliage dudit matériau semi-conducteur et d'un ou de plusieurs des métaux implantés, pour constituer un plan de masse intégré sur ou dans au moins une partie dudit substrat receveur, - reporter une couche active issue d'un substrat en matériau semi-conducteur dit "donneur" sur ledit substrat receveur, au moins une couche de matériau isolant étant intercalée entre lesdits substrats donneur et receveur, de façon à obtenir ledit substrat du type semi-conducteur sur isolant avec un plan de masse intégré. Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou en combinaison : - le métal implanté est un métal réfractaire ; - le métal implanté est choisi parmi le cobalt, le nickel, le titane, le molybdène, le tungstène et le tantale ; - les atomes et/ou ions dudit métal sont implantés avec une dose comprise entre 1.1014 at/cm2 et 1.1016 at/cm2 et une énergie comprise entre 50 keV et 1500 keV ; 30 15 20 25 30 -ledit traitement thermique de formation du plan de masse intégré est effectué à une température supérieure ou égale à 900°C et inférieure ou égale à 1100°C, pendant au moins une minute ; - ledit traitement thermique de formation du plan de masse intégré 5 (5, 5') est effectué sous une atmosphère neutre. - les paramètres d'implantation dudit métal sont choisis de façon que le plan de masse intégré formé dans ledit substrat receveur s'étende depuis l'une des faces de celui-ci dite "face avant" ; -les paramètres d'implantation dudit métal sont choisis de façon 10 que le plan de masse intégré formé dans ledit substrat receveur s'étende en profondeur dans celui-ci ; - l'implantation dudit métal est réalisée à travers un masque, de façon à former un plan de masse intégré se présentant sous la forme d'une pluralité d'ilots; - l'implantation dudit métal est réalisée sur toute la surface du substrat receveur, de façon à former un plan de masse intégré dont la circonférence est identique à celle dudit substrat receveur ; - une couche d'isolant est formée ou déposée sur le substrat donneur avant le report de la couche active sur ledit substrat receveur ; - une couche d'isolant est formée ou déposée sur le substrat receveur avant l'implantation des atomes et/ou des ions métalliques destinés à former le plan de masse intégré ; - ledit matériau isolant est choisi parmi l'oxyde de silicium (SiO2), le nitrure de silicium (Si3N4) ou un oxynitrure de silicium SiXOyNZ ; - le report de la couche active est effectué en collant le substrat donneur par adhésion moléculaire sur le substrat receveur et en soumettant sa face libre, dite "arrière" à un amincissement mécanique et chimique et/ou de gravure ionique, de façon à diminuer l'épaisseur dudit substrat donneur jusqu'à obtenir ladite couche active ; - le report de la couche active est effectué en collant le substrat donneur à l'intérieur duquel a été ménagée une zone poreuse, sur le substrat receveur, par adhésion moléculaire, et en soumettant ledit substrat donneur à l'application de contraintes, de façon à en détacher une partie dite "reste" et à ne conserver sur ledit substrat receveur que l'autre partie constituant ladite couche active ; -le report de la couche active est effectué en réalisant une implantation d'espèces atomiques et/ou ioniques dans ledit substrat donneur, de façon à y former une zone de fragilisation, puis en collant ledit substrat donneur implanté par adhésion moléculaire sur le substrat receveur et en appliquant des contraintes audit substrat donneur, de façon à en détacher une partie dite "reste" et à ne conserver sur ledit substrat receveur que l'autre partie constituant ladite couche active ; - le substrat donneur et le substrat receveur sont constitués d'au moins un matériau semi-conducteur choisi parmi le silicium (Si), le carbure de silicium (SiC), le germanium (Ge), le nitrure de gallium (GaN) et l'arséniure de gallium (AsGa). - le substrat donneur et le substrat receveur sont en silicium et en ce 15 que l'isolant est en oxyde de silicium (SiO2) ; -l'épaisseur de la couche d'isolant dans le substrat final n'excède pas 50 nanomètres, de façon à obtenir un substrat à couche d'isolant ultramince enterrée du type "UTBOX". L'invention concerne également un substrat du type silicium sur 20 isolant SOI comprenant une couche de matériau isolant intercalée entre un substrat receveur en silicium et une couche active de silicium. Conformément à l'invention, il comprend un plan de masse intégré s'étendant au sein de ladite couche réceptrice de silicium, ce plan de masse intégré étant réalisé en siliciure. De préférence, ce plan de masse intégré est réalisé en un matériau 25 choisi parmi le siliciure de cobalt, le siliciure de nickel, le siliciure de titane, le siliciure de molybdène, le siliciure de tungstène et le siliciure de tantale. D'autres caractéristiques et avantages de l'invention apparaîtront de la description qui va maintenant en être faite, en référence aux dessins annexés, qui en représentent, à titre indicatif mais non limitatif, différents modes de réalisation 30 possibles. Sur ces dessins : - les figures 1 à 3 sont des schémas représentant des substrats supportant des transistors à effet de champ, fabriqués selon des procédés conformes à l'état de la technique, - les figures 4A à 4E, 5A à 5E et 6A à 6E sont des schémas représentant les différentes étapes de trois variantes de réalisation du procédé conforme à l'invention. Sur ces figures, les différentes couches ne sont pas représentées à l'échelle. Une première variante du procédé conforme à l'invention va maintenant être décrite en faisant référence aux figures 4A à 4E. Sur la figure 4A, on peut voir un substrat receveur 1 et un substrat donneur 2. Ces deux substrats 1 et 2 sont réalisés dans des matériaux semi-conducteurs, choisis de préférence parmi le silicium (Si), le carbure de silicium (SiC), le germanium (Ge), le nitrure de gallium (GaN) et l'arséniure de gallium (AsGa). Un mode de réalisation préféré de l'invention utilise deux substrats 15 donneur et receveur en silicium. Les deux substrats 1 et 2 peuvent être monocouches, comme représenté sur les figures, ou éventuellement être multicouches. Dans ce dernier cas, les substrats comportent alors plusieurs couches de matériaux semi-conducteurs. Sur la figure 4B, on peut voir que les substrats receveur 1 et donneur 20 2 sont ensuite recouverts d'une couche d'isolant 3, respectivement 4, formée ou déposée sur l'une de leurs faces, dite " avant" 10, respectivement 20. Les modalités de préparation de ces couches d'isolant 3 et 4 seront décrites ultérieurement. La face arrière du substrat donneur 2 porte la référence 24. 25 Comme représenté sur la figure 4C, le substrat receveur 1 est ensuite soumis à une implantation d'atomes et/ou d'ions d'un métal. De préférence, ce métal est réfractaire, de préférence encore choisi parmi le cobalt (Co), le nickel (Ni), le titane (Ti), le molybdène (Mo), le tungstène (W) et le Tantale (Ta), puis à un traitement thermique approprié, de façon à définir à l'intérieur du substrat receveur 30 1, un plan de masse 5. Ce dernier, lorsque le substrat 1 est en silicium, sera un siliciure de type : siliciure de cobalt CoSix, siliciure de nickel NiSix, siliciure de titane TiSix, siliciure de molybdène MoSix, siliciure de tungstène WSi, ou siliciure de tantale TaSix avec 1 On procède ensuite au collage par adhésion moléculaire des deux substrats 1 et 2 l'un avec l'autre, de façon que les couches de matériau isolant 3 et 4 soient intercalées entre eux (voir figure 4D). Enfin, le substrat donneur 2 est soumis par sa face arrière 24 à une 5 étape d'amincissement mécanique (connu sous le terme anglais de "grinding") suivie d'une gravure chimique et/ou ionique, jusqu'à obtenir une couche de moindre épaisseur, dénommée couche active 23. On pourra se référer à ce sujet au procédé connu de l'homme du métier sous l'acronyme "BESOI" d'après l'expression anglo-saxonne "Bonded 10 Etched Rack Silicon On Insulator", qui signifie "silicium sur isolant collé et gravé". Une description de ce procédé figure dans l'ouvrage "Silicon wafer bonding technology for VLSI and MEMS applications", S.S. Lyer and A.J. Auberton-Hervé, IEEE (2002). Deux autres variantes de réalisation de l'invention vont maintenant 15 être décrites en faisant référence aux figures 5 et 6, sur lesquelles les éléments identiques à ceux du premier mode de réalisation portent les mêmes références numériques. La variante de réalisation représentée sur la figure 5 diffère du mode de réalisation de la figure 4 d'une part, par la façon de transférer la couche active 23 20 sur le substrat receveur et d'autre part, par la position du plan de masse 5. Sur la figure 5C, on peut voir que le substrat donneur 2, recouvert de la couche d'isolant 4, est soumis à une étape d'implantation d'espèces atomiques et/ou ioniques, destinée à y former une zone de fragilisation 21. Cette zone de fragilisation 21 délimite la couche active 23 du reste 25 22 du substrat donneur. On pourra se reporter à ce sujet à la littérature décrivant les étapes d'implantation du procédé connu de l'homme du métier sous la dénomination Smart CutTM L'étape de détachement du reste 22, représentée sur la figure 5E, est 30 effectuée par application de contrainte d'origine mécanique, thermique et/ou chimique, de façon bien connue de l'homme du métier. A titre d'exemple, on peut utiliser un traitement thermique entre 200°C et 500°C. Par ailleurs, l'étape de formation du plan de masse 5 est menée avec une énergie d'implantation telle que ce plan de masse est formé non plus immédiatement sous la face avant 10 du substrat receveur 1, comme représenté sur la figure 4C, mais à une certaine profondeur à l'intérieur de celui-ci. De plus, sur les figures 5B et 5C, on peut voir que le substrat receveur 1 n'est pas recouvert de la couche d'isolant 3. Cette couche est facultative. Mais elle pourrait également être présente dans ce mode de réalisation. La variante de réalisation illustrée sur la figure 6 diffère des modes de réalisation précédemment décrits, d'une part par la façon de former et de transférer la couche active 23 sur le substrat receveur 1 et d'autre part, par le mode de réalisation du plan de masse 5. Sur les figures 6B et 6C, on peut voir que la zone de fragilisation 21' est constituée d'une couche poreuse. Cette dernière délimite la couche active 23 du reste 22 du substrat donneur. Pour le mode de réalisation de cette zone poreuse, on pourra se 15 reporter à la littérature qui concerne le procédé connu sous la dénomination ELTRAN et à l'ouvrage de S.S. Lyer et A.J. Auberton-Hervé précité. De plus, dans ce mode de réalisation, la couche d'isolant 4 n'a pas été formée ou déposée sur le substrat donneur 2. Toutefois, elle pourrait également être présente sans sortir du cadre de l'invention. 20 L'étape illustrée sur la figure 6C diffère de celle représentée sur la figure 4C en ce que l'implantation des atomes et/ou des ions du métal précité, (par exemple réfractaire) est réalisée au travers d'un masque 6. Le plan de masse alors obtenu porte la référence 5'. Son procédé d'obtention est décrit en détails ultérieurement. 25 Seuls trois exemples de réalisation du procédé conforme à l'invention ont été décrits en liaison avec les figures 4, 5 et 6. Toutefois, il faut noter que les couches d'isolant 3 et 4 peuvent être prévues indifféremment sur le substrat receveur 1 ou le substrat donneur 2 ou sur les deux, dès lors qu'au moins une couche d'isolant est prévue, de façon à obtenir à la fin du procédé un substrat de type semi- 30 conducteur sur isolant "SeOI". Par ailleurs, il est possible de combiner indifféremment l'un des modes de transfert de la couche active 23, à savoir par exemple Smart CutTM, BESOI ou ELTRAN avec l'un des modes de réalisation du plan de masse, c'est-à-dire un plan de masse formé soit au voisinage de la face avant 10, soit en profondeur dans le substrat receveur 1 (c'est-à-dire enterré et s'étendant sur une certaine épaisseur mais à distance de la face avant 10) et qui se présente soit sous la forme de zones distinctes ou ilots, soit sous la forme d'un plan unique dont la circonférence coïncide avec celle du substrat receveur 1. Les différentes phases du procédé vont maintenant être décrites plus en détail. Couche(s) isolante(s). Les couches d'isolant 3 et 4 sont par exemple réalisées en oxyde de silicium (SiO2), en nitrure de silicium (Si3N4) ou en oxynitrure de silicium 10 (SiXOyNz). Il est également possible d'utiliser pour la couche d'isolant 3 ou 4 des matériaux diélectriques à forte permittivité ("high k" selon la terminologie anglaise), tels que par exemple du dioxyde de hafnium (HfO2), de l'alumine (Al2O3), de l'oxyde de zirconium (ZrO2), du pentoxyde de tantale (Ta2O5), du dioxyde de titane 15 (TiO2), leurs nitrures et leurs siliciures. L'épaisseur des couches d'isolant 3 et 4 est généralement comprise entre 10 nm et 200 nm. Toutefois, lorsque l'on souhaite obtenir un substrat final du type "UTBOX", on veillera à ce que l'épaisseur de la couche d'isolant 3 seule (c'est-à- 20 dire lorsqu'il n'y a pas de couche 4) ou de la couche 4 seule (c'est-à-dire lorsqu'il n'y a pas de couche 3) ou de la somme de ces deux couches (lorsqu'elles sont présentes toutes les deux) ne dépasse pas 50 nanomètres, préférentiellement ne dépasse pas 25 nanomètres. Les couches d'isolant 3 et 4 peuvent être formées ou déposées ou être 25 natives. Dans ce dernier cas, elles se forment par oxydation naturelle du matériau à l'air libre. Lorsque la couche d'isolant 3 ou 4 est formée, elle l'est par oxydation thermique du substrat donneur 2 ou du substrat receveur 1, cette oxydation étant menée à des températures comprises entre 700 °C et 1000°C. Dans ce cas, la couche 30 d'isolant obtenue est un oxyde du matériau semi-conducteur constitutif du substrat 1 ou 2. Cette technique est simple à mettre en oeuvre, mais rend la nature de la couche d'isolant dépendante de celle du substrat sur lequel elle est formée. A titre d'exemple, on peut obtenir une couche d'oxyde de silicium (SiO2) par traitement thermique, sous oxygène, d'un substrat en silicium, à une température de 900°C, pendant une durée de 30 minutes, jusqu'à obtenir l'épaisseur désirée comme cela sera décrit ultérieurement. Les couches d'isolant 3 et 4 peuvent également être déposées, ce qui permet de ne pas lier leur nature chimique à celle du substrat qui les supporte. On pourra ainsi déposer une couche de SiO2 sur un substrat en germanium (Ge) ou en carbure de silicium (SiC), par exemple. Parmi les techniques de dépôt, on peut citer le dépôt chimique en phase vapeur, connu sous l'acronyme "CVD", d'après la terminologie anglaise de "Chemical Vapor Deposition". On peut également utiliser le dépôt chimique en phase vapeur à basse pression, connu sous l'acronyme "LPCVD", d'après la terminologie anglaise de "Low Pressure Chemical Vapor Deposition", ou un procédé de dépôt en couches atomiques, connu sous l'acronyme "ALD" (d'après la terminologie anglaise de "Atomic Layer Deposition') ou encore un procédé dépôt chimique en phase vapeur activé par plasma, connu sous l'acronyme de "PECVD", d'après la terminologie anglais de "Plasma Enhanced Chemical Vapor Deposition". Dans le cas où la couche d'isolant 3, 4 est une couche de SiO2, il est également possible de procéder à son dépôt par la technique LPCVD précitée, mais à partir d'un précurseur de type tétraéthylorthosilicate (TEOS), cette technique étant connue sous l'acronyme "LPCVD TEOS". Pour ce faire, on introduit le tétraéthylorthosilicate (Si(OC2H5)4) sous forme gazeuse, à l'intérieur de l'enceinte du réacteur de dépôt chimique. Sous l'action de la température et de la pression, celui-ci se décompose comme suit : Si(OC2H5)4 (gaz) . Si02(solide) + 2C2H4 (gaz) + 2CH3CH2OH (gaz) A titre d'exemple, en maintenant la pression à l'intérieur de l'enceinte entre 200 m Torr (milliTorr) et 1 Ton (soit entre 26,6 Pa et 133,3 Pa) et la température entre 600° C et 750° C, pendant une durée de 5 à 30 minutes environ, on peut obtenir une épaisseur de SiO2 comprise entre 10 nm et 200 nm, (nanomètres). En maintenant la pression à l'intérieur de l'enceinte entre 200m Torr (milli Torr) et 500 m Torr (milli Torr), (soit entre 26,6 Pa et 66,66 Pa), de préférence à 250 milli Torr (33,33 Pa) et la température entre 500°C et 750°C, de préférence à 650°C, pendant une durée comprise entre 10 à 20 minutes, de préférence de 15 minutes, on obtient une épaisseur de SiO2 de 50 nm. Formation du plan de masse à l'intérieur du substrat receveur. Cette étape consiste à implanter dans le substrat receveur 1, des atomes et/ou des ions d'au moins un métal de préférence réfractaire, de préférence encore choisi parmi le cobalt, le nickel, le titane, le tantale, le tungstène, et le molybdène. Les doses et les énergies d'implantation seront choisies en fonction de la nature chimique et cristallographique du substrat receveur 1, de la profondeur à laquelle on souhaite former le plan de masse et de la densité et de l'épaisseur que l'on souhaite lui donner. De préférence, les atomes et/ou ions dudit métal seront implantés avec une dose comprise entre 1.1014 at/cm2 et 1.1016 at/cm2 et une énergie comprise entre 50 keV et 1500 keV. L'énergie de l'implantation dépendra de la profondeur à laquelle le plan de masse est formé et donc de l'épaisseur de l'isolant en surface. Typiquement, pour des oxydes minces de type UTBOX, qui ont une épaisseur inférieure à 50 nm, la gamme d'énergie d'implantation sera comprise entre 50 et 200 keV. Pour des épaisseurs d'isolant supérieures à 50 nm, la gamme préférentielle d'énergie d'implantation est comprise entre 250 et 500 keV. Cette étape est mise en oeuvre dans tout type d'implanteur ionique disponible dans le commerce. Le plan de masse ainsi formé s'étend sur une épaisseur qui correspond à une fraction de l'épaisseur totale du substrat receveur 1. Après l'étape d'implantation, un traitement thermique est appliqué à une température supérieure ou égale à 900°C et inférieure ou égale à 1 100°C, pendant au moins une minute. La température et le temps sont choisis en fonction de la profondeur et la dose à laquelle les ions et/ou atomes précités ont été implantés. Le traitement thermique peut être réalisé sous une atmosphère neutre, préférentiellement d'argon et/ou d'azote. Les fortes doses d'implantation du métal conduisent à l'utilisation d'un bilan thermique plus important. Typiquement, pour tous les métaux précités, des doses supérieures à 2.1015 at/cm2 conduisent à l'utilisation de températures supérieures à 750°C pour des durées supérieures à 30 minutes. Ce traitement thermique a pour but d'homogénéiser la répartition des atomes métalliques au sein du plan de masse ainsi formé et d'obtenir un alliage du matériau semi-conducteur du substrat avec l'un ou les métaux implantés. Enfin, on notera que de façon optionnelle, la couche d'isolant 3 éventuellement formée avant l'étape d'implantation des métaux peut être supprimée avant l'étape de chauffage, de sorte qu'elle ne sera plus présente dans le substrat final obtenu. L'implantation peut également être réalisée au travers d'un masque 6, constitué par exemple de l'une des résines polymères utilisées en photolithographie 10 standard. Dans ce cas, seul les ions et/ou atomes ayant franchi le masque parviendront à l'intérieur du substrat receveur 1 où ils formeront un plan de masse 5' sous forme d'îlots. Nettoyage avant collage. 15 De préférence, les faces à coller des substrats donneur et receveur sont soumises à un nettoyage du type "RCA", pour éliminer les particules contaminantes. Pour mémoire, le traitement à l'aide d'un bain chimique dénommé "RCA" consiste à traiter lesdites faces, successivement avec : 20 - un premier bain d'une solution connue sous l'acronyme "SC 1 ", (d'après la terminologie anglo-saxonne de "Standard Clean 1", qui signifie "solution de nettoyage standard 1"), et qui comprend un mélange d'hydroxyde d'ammonium (NH4OH), de peroxyde d'hydrogène (H2O2) et d'eau déionisée, - un second bain d'une solution connue sous l'acronyme "SC2", 25 (d'après la terminologie anglo-saxonne de "Standard Clean 2", qui signifie "solution de nettoyage standard 2"), et qui comprend un mélange d'acide chlorhydrique (HCl), de peroxyde d'hydrogène (H2O2) et d'eau déionisée. Les substrats ainsi nettoyés sont ensuite brossés et/ou rincés avec de l'eau déionisée par exemple. 30 Activation plasma : L'une ou l'autre ou les deux faces à coller des substrats receveur 1 et donneur 2 peuvent être soumises à un traitement d'activation plasma, sous une atmosphère inerte, par exemple contenant de l'argon ou de l'azote, ou sous une atmosphère contenant de l'oxygène. Cette activation est effectuée de préférence après un nettoyage et avant le collage. Les conditions sont spécifiées ci-après : De manière générale, les valeurs de puissance précisées dans la description qui va suivre sont données pour des applications à des plaques d'un diamètre de l'ordre de 200 mm. Toutefois, la présente invention s'applique également à des plaques d'un diamètre de l'ordre de 300 mm, en adaptant la puissance du plasma (ou les valeurs de densité de puissance). Ainsi, d'une manière générale, la densité de puissance est comprise 10 entre 0,035 W/cm2 et 10 W/cm2, de préférence 0, 4 W/cm2 pour l'argon, 0,8 W/cm2 pour l'azote, et 0,8 W/cm2 pour l'oxygène. Pour un traitement sous une atmosphère contenant de l'argon : - la puissance est comprise entre 25 et 2500 W, de préférence, elle est de 125 W pour une plaque de 200 mm ou d'environ 200 W pour une plaque de 300 15 mm (correspondant à une densité de puissance de 0,4 W/cm2), - la pression est comprise entre 20 mTorr et 100 mTorr, de préférence elle est de 50 mTorr, (1 Torr = 133,32 Pa), - le débit du gaz est compris entre 0 et 100 sccm, de préférence, il est de 100 sccm, - la durée d'exposition est comprise entre 5 s et 5 min, de préférence, elle est de 30 s. Pour un traitement sous une atmosphère contenant de l'azote : - la puissance est comprise entre 25 et 2500 W, de préférence, elle est de 250 W (correspondant à une densité de puissance de 0,8 W/cm2), - la pression est comprise entre 20 mTorr et 100 mTorr, de préférence elle est de 50 mTorr, - le débit du gaz est compris entre 0 et 100 sccm, de préférence, il est de 100 sccm, - la durée d'exposition est comprise entre 5 s et 5 min, de préférence, 30 elle est de 30 s. Lors de l'activation plasma, la densité de puissance alimentant le plasma est adaptée au gaz utilisé. En effet, les atomes d'argon étant plus gros que les atomes d'azote, la puissance retenue pour mettre en oeuvre un plasma d'argon 20 25 sera plus limitée que pour un plasma d'azote, afin d'éviter un effet de pulvérisation de l'argon. Pour un traitement sous une atmosphère contenant de l'oxygène : - la puissance est comprise entre 25 et 2500 W, de préférence, elle est de 530 W, - la pression est comprise entre 20 mTorr et 100 mTorr, de préférence elle est de 50 mTorr, - le débit du gaz est compris entre 0 et 100 sccm, de préférence, il est 10 de 75 sccm, - la durée d'exposition est comprise entre 5 s et 5 min, de préférence, elle est de 30 à 45 s. Les faces à coller 1, 2 de chaque substrat peuvent être traitées avec des plasmas de natures chimiques identiques ou différentes. 15 De façon préférentielle, le substrat donneur 2 est soumis à une activation plasma oxygène après le nettoyage. Un autre procédé préféré consiste à soumettre le substrat donneur 2 à une activation sous oxygène, tandis que le substrat receveur 1 (s'il ne comporte pas une couche d'isolant 3 du type oxyde) est traité par un plasma non oxydant, sous 20 azote ou argon. Collage : Les plaques des substrats 1 et 2 sont mises en contact l'une avec l'autre à température ambiante, de façon à réaliser un collage par adhésion moléculaire. 25 Finition : Après l'élimination ou le détachement du reste 22, les substrats de type SeOI obtenus peuvent éventuellement être soumis à un traitement de finition. Celui-ci comprend, par exemple, des étapes de nettoyage, d'oxydation/ désoxydation, de polissage, ou de traitement thermique tel qu'un recuit thermique 30 rapide connu sous l'acronyme "RTA" d'après l'expression anglo-saxonne "Rapid Thermal Annealing", afin d'obtenir un produit fini de très haute qualité. Traitement de formation d'un UTBOX. Les substrats obtenus peuvent être soumis à un traitement thermique de dissolution d'une partie de la ou des couches d'isolant 3, 4, de façon à obtenir un substrat conforme à l'invention mais du type "UTBOX", c'est-à-dire dans lequel la couche d'isolant finale 3 ou 4 ou les deux est un oxyde dont l'épaisseur est inférieure à 50 nm, voire même 25 nm. Trois exemples de réalisation de l'invention sont donnés ci-après : Exemple 1 : Un substrat donneur en silicium a été oxydé par oxydation thermique, de façon à former une couche d'oxyde de silicium (SiO2) d'une épaisseur de 150 nm à sa surface. Il a ensuite été implanté avec des ions hydrogène avec une énergie d'implantation de 30 keV et une dose d'implantation de 6.1016 H+/cm2. Des atomes de titane ont par ailleurs été implantés dans un substrat receveur en silicium, avec une énergie 120 keV et une dose de 5.1015 at/cm2. Le substrat receveur a ensuite été recuit à une température de 1100°C pendant une durée de 30 minutes, sous une atmosphère d'azote, de façon à y définir un plan de masse en siliciure de titane d'environ 75 nm d'épaisseur. Les deux substrats donneur et receveur ont été soumis à un nettoyage du type RCA précité, puis collé l'un contre l'autre par adhésion moléculaire. Le détachement du reste du substrat donneur a été effectué par application d'un traitement thermique entre 200°C et 600°C. Enfin, le substrat obtenu a subi une étape de finition. On a ainsi obtenu un substrat du type SOI dans lequel était formé un plan de masse constitué de siliciure de titane TiSix avec 1 REVENDICATIONS 1. Procédé de fabrication d'un substrat du type semi-conducteur sur isolant "SeOI", comprenant un plan de masse (5, 5') intégré sous la couche isolant (3, 4), ce substrat étant destiné à être utilisé dans la fabrication de composants électroniques, caractérisé en ce qu'il comprend les étapes consistant à : - implanter des atomes et/ou des ions d'au moins un métal, dans au moins une partie d'un substrat (1) en matériau semi-conducteur dit "receveur", - effectuer un traitement thermique dudit substrat receveur (1), afin d'obtenir un alliage dudit matériau semi-conducteur et d'un ou de plusieurs des métaux implantés, pour constituer un plan de masse (5, 5') intégré sur ou dans au moins une partie dudit substrat receveur (1), - reporter une couche active (23) issue d'un substrat (2) en matériau semi-conducteur dit "donneur" sur ledit substrat receveur (1), au moins une couche de matériau isolant (3, 4) étant intercalée entre lesdits substrats donneur (2) et receveur (1), de façon à obtenir ledit substrat du type semi-conducteur sur isolant avec un plan de masse (5, 5') intégré. 2. Procédé selon la revendication 1, caractérisé en ce que le métal implanté est un métal réfractaire. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que le métal implanté est choisi parmi le cobalt, le nickel, le titane, le molybdène, le tungstène et le 20 tantale. 4. Procédé selon l'une des revendications précédentes, caractérisé en ce que les atomes et/ou ions dudit métal sont implantés avec une dose comprise entre 1.1014 at/cm2 et 1.1016 at/cm2 et une énergie comprise entre 50 keV et 1500 keV. 5. Procédé selon l'une des revendications précédentes, caractérisé en ce que ledit 25 traitement thermique de formation du plan de masse intégré (5, 5') est effectué à une température supérieure ou égale à 900°C et inférieure ou égale à 1100°C, pendant au moins une minute. 6. Procédé selon la revendication 5, caractérisé en ce que ledit traitement thermique de formation du plan de masse intégré (5, 5') est effectué sous une 30 atmosphère neutre. 7. Procédé selon l'une des revendications précédentes, caractérisé en ce que les paramètres d'implantation dudit métal sont choisis de façon que le plan de masse intégré (5, 5') formé dans ledit substrat receveur (1) s'étende depuis l'une des faces (10) de celui-ci dite "face avant". 8. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que les paramètres d'implantation dudit métal sont choisis de façon que le plan de masse intégré (5, 5') formé dans ledit substrat receveur (1) s'étende en profondeur dans celui-ci. 9. Procédé selon l'une des revendications précédentes, caractérisé en ce que l'implantation dudit métal est réalisée à travers un masque (6), de façon à former un plan de masse intégré (5') se présentant sous la forme d'une pluralité d'ilots. 10. Procédé selon l'une des revendications 1 à 8, caractérisé en ce que l'implantation dudit métal est réalisée sur toute la surface du substrat receveur (1), de façon à former un plan de masse intégré (5) dont la circonférence est identique à celle dudit substrat receveur (1). 11. Procédé selon l'une des revendications précédentes, caractérisé en ce qu'une couche d'isolant (4) est formée ou déposée sur le substrat donneur (2) avant le report de la couche active (23) sur ledit substrat receveur (1). 12. Procédé selon l'une des revendications précédentes, caractérisé en ce qu'une couche d'isolant (3) est formée ou déposée sur le substrat receveur (1) avant l'implantation des atomes et/ou des ions métalliques destinés à former le plan de masse intégré (5, 5'). 13. Procédé selon l'une des revendications précédentes, caractérisé en ce que ledit matériau isolant (3, 4) est choisi parmi l'oxyde de silicium (SiO2), le nitrure de 25 silicium (Si3N4) ou un oxynitrure de silicium SixOyNz. 14. Procédé selon l'une des revendications précédentes, caractérisé en ce que le report de la couche active (23) est effectué en collant le substrat donneur (2) par adhésion moléculaire sur le substrat receveur (1) et en soumettant sa face libre (24), dite "arrière" à un amincissement mécanique et chimique et/ou de gravure 30 ionique, de façon à diminuer l'épaisseur dudit substrat donneur (2) jusqu'à obtenir ladite couche active (23). 15. Procédé selon l'une des revendications 1 à 13, caractérisé en ce que le report de la couche active (23) est effectué en collant le substrat donneur (2) à l'intérieur duquel a été ménagée une zone poreuse (21'), sur le substrat receveur (1), paradhésion moléculaire, et en soumettant ledit substrat donneur (2) à l'application de contraintes, de façon à en détacher une partie (22) dite "reste" et à ne conserver sur ledit substrat receveur (1) que l'autre partie constituant ladite couche active (23). 16. Procédé selon l'une des revendications 1 à 13, caractérisé en ce que le report de la couche active (23) est effectué en réalisant une implantation d'espèces atomiques et/ou ioniques dans ledit substrat donneur (2), de façon à y former une zone de fragilisation (21), puis en collant ledit substrat donneur (2) implanté par adhésion moléculaire sur le substrat receveur (1) et en appliquant des contraintes audit substrat donneur (2), de façon à en détacher une partie (22) dite "reste" et à ne conserver sur ledit substrat receveur (1) que l'autre partie constituant ladite couche active (23). 17. Procédé selon l'une des revendications précédentes, caractérisé en ce que le substrat donneur (2) et le substrat receveur (1) sont constitués d'au moins un matériau semi-conducteur choisi parmi le silicium (Si), le carbure de silicium (SiC), le germanium (Ge), le nitrure de gallium (GaN) et l'arséniure de gallium (AsGa). 18. Procédé de fabrication d'un substrat du type silicium sur isolant "SOI" comprenant un plan de masse (5, 5') intégré selon l'une des revendications 1 à 15, caractérisé en ce que le substrat donneur (2) et le substrat receveur (1) sont en silicium et en ce que l'isolant (3, 4) est en oxyde de silicium (SiO2). 19. Procédé selon la revendication 17, caractérisé en ce que l'épaisseur de la couche d'isolant dans le substrat final n'excède pas 50 nanomètres, de façon à obtenir un substrat (3, 4) à couche d'isolant ultramince enterrée du type "UTBOX". 20. Substrat du type silicium sur isolant SOI comprenant une couche de matériau isolant (3, 4) intercalée entre un substrat receveur en silicium (1) et une couche active de silicium (23), caractérisé en ce qu'il comprend un plan de masse intégré (5, 5') s'étendant au sein de ladite couche réceptrice de silicium (1), ce plan de masse intégré (5, 5') étant réalisé en siliciure. 21. Substrat selon la revendication 20, caractérisé en ce que le plan de masse intégré (5, 5') est réalisé en un matériau choisi parmi le siliciure de cobalt, le siliciure de nickel, le siliciure de titane, le siliciure de molybdène, le siliciure de tungstène et le siliciure de tantale.