FR 2921193 A1 20090320 FR 0706463 A 20070914 POINT MEMOIRE DE MEMOIRE STATIQUE ET APPLICATION A UN CAPTEUR D'IMAGE L'invention concerne les capteurs d'image matriciels réalisés en technologie CMOS. Ils comportent une matrice de pixels photosensibles agencés en lignes et colonnes. Chaque pixel comprend un circuit actif avec une photodiode et quelques transistors. La lecture des charges photogénérées dans les pixels se fait ligne par ligne : un conducteur de ligne commun à tous les pixels d'une ligne sélectionne tous les pixels de cette ligne et autorise la transmission sur un conducteur de colonne d'un signal électrique représentant les charges photogénérées dans le pixel. Le conducteur de colonne est commun à tous les pixels d'une colonne de la matrice mais comme l'adressage se fait ligne par ligne, un seul pixel de la colonne est relié effectivement au conducteur de colonne à un instant donné du processus de lecture. Le signal transmis sur le conducteur de colonne est une tension ou un courant analogique dont l'amplitude est représentative des charges photo-générées dans un pixel. La lecture se fait en général par double mesure : on lit les charges présentes dans le pixel après une période d'intégration de charges, puis on réinitialise le pixel (en vue d'une nouvelle intégration) et on lit à nouveau immédiatement le pixel réinitialisé avant que la nouvelle intégration ne commence ; le signal analogique représentatif de l'éclairement du pixel est la différence entre les signaux résultant de ces deux lectures immédiatement consécutives. Le signal analogique représentant cette différence est converti en un signal numérique sur M bits (par exemple M=10 bits) par un convertisseur analogique-numérique. La lecture d'une ligne de la matrice donne donc lieu à P mots de M bits s'il y a P colonnes dans la matrice. II peut y avoir un convertisseur analogique-numérique au pied de chaque colonne, ce qui permet d'obtenir très rapidement ces P mots de M bits. Les informations numériques correspondant aux P mots doivent être lues rapidement avant que la lecture d'une nouvelle ligne d'image de la matrice ne les modifie. II faut donc effectuer une lecture très rapide des P mots avant l'arrivée de P nouveaux mots. Typiquement, tous les mots d'une ligne doivent être lus dans un délai d'environ 50 microsecondes. Dans une architecture particulière, les P mots de M bits sont stockés dans une mémoire RAM adressable, de sorte qu'on peut lire ensuite à volonté et de manière asynchrone le contenu de cette mémoire sans être obligé de lire séquentiellement et de manière synchrone tous les mots de la mémoire. Ceci peut être important dans le cas où le nombre de colonnes est élevé (exemple : P = 1048 colonnes) et où on n'a pas forcément besoin de toutes les informations stockées. L'adressage sélectif des mots permet d'accélérer la lecture dans certains cas. Pour accélérer encore la lecture ligne à ligne des informations issues de la matrice on peut utiliser deux mémoires de P mots de M bits fonctionnant en alternance : l'une reçoit les informations numérisées issues des colonnes de pixels pendant qu'on lit le contenu de l'autre, et à la ligne suivante on inverse les rôles des deux mémoires. La figure 1 représente schématiquement cette architecture, avec une matrice MT de capteurs, un décodeur DEL pour l'adressage de la matrice ligne par ligne pour la lecture, un banc AD d'amplificateurs différentiels de lecture au pied des colonnes de la matrice, un banc CAN de convertisseurs analogique-numérique (ici autant de convertisseurs que de colonnes), et enfin deux mémoires RAM désignées par RAMI et RAM2, adressables par un décodeur de colonne DEC pour désigner tel ou tel mot de la RAM (donc telle ou telle colonne de la matrice de pixels). Les deux mémoires fonctionnent en alternance sous la commande du décodeur de ligne, l'alternance se faisant entre une ligne et la suivante lors de la lecture. Les mémoires RAM peuvent être constituées à partir de points mémoire classiques de type SRAM (RAM statique), les mémoires RAM dynamiques ayant l'inconvénient de moins bien conserver l'information du fait que celle-ci est stockée dans des capacités qui ont des courants de fuite 3o tendant à dégrader le contenu de l'information. Le point mémoire classique de type SRAM, apte à stocker un bit d'information, est représenté à la figure 2. Il est situé entre deux lignes de données complémentaires DL et DLB (l'une transportant le bit à enregistrer, l'autre transportant le complément binaire de ce bit). Ces lignes servent à 35 l'écriture comme à la lecture et constituent donc à la fois des entrées issues d'un convertisseur analogique-numérique et des sorties destinées à transporter vers un circuit d'utilisation l'information lue dans la mémoire. Le point mémoire de la figure 2 comprend une ligne WL de commande de lecture ou d'écriture du point ; si cette ligne reçoit un niveau de potentiel haut, elle autorise la sélection de ce point mémoire et ce point peut être écrit ou lu. En écriture, la donnée à écrire et son complément sont établies sur les lignes de bit DL et DLB et forcent le point mémoire dans un état parmi deux états possibles. En lecture, l'état dans lequel se trouve le point mémoire force un niveau ou un autre sur la ligne de bit DL et un niveau complémentaire sur la ligne DLB. Le point mémoire comprend essentiellement, dans sa configuration la plus simple, deux noeuds représentant les états complémentaires stockés dans le point mémoire, deux inverseurs montés tête-bêche entre ces deux noeuds, et deux transistors d'accès pour relier l'un des noeuds à la ligne DL et l'autre à la ligne complémentaire DLB ; ces transistors sont commandés par la ligne WL de commande de lecture ou écriture. Au total six transistors, chaque inverseur pouvant être constitué par deux transistors montés en push-pull. L'écriture de ce point mémoire consomme plus de courant lorsqu'il faut changer l'état du point que s'il faut simplement conserver l'état précédent du point. En effet, au moment de l'écriture d'un changement d'état, la ligne DL doit forcer son état logique sur l'un des noeuds de mémoire alors qu'un des inverseurs tend à forcer justement l'état contraire (l'ancien état) sur ce même noeud. Ce conflit engendre une consommation de courant jusqu'à ce que la ligne ait pris le dessus. Or il peut se produire des circonstances dans lesquelles il faut justement inverser l'état d'un grand nombre de points mémoire parmi les PxM points, ce qui engendre une consommation instantanée très élevée. Ce phénomène de pic de consommation est atténué dans certaines réalisations du fait de la constitution des convertisseurs analogique-numérique qui peuvent être des convertisseurs dit "à rampe" qui fonctionnent sur le principe suivant : un compteur de M bits compte des impulsions d'horloge à partir du début d'une rampe de tension très linéaire et un comparateur associé à chaque colonne compare le niveau de la rampe au niveau du signal analogique à convertir ; lorsque le niveau de la rampe atteint le niveau du signal à convertir, le comparateur bascule et déclenche l'inscription dans la mémoire d'un mot de M bits constitué par le contenu actuel du compteur, ce mot dépendant donc directement du niveau du signal à convertir. Les inscriptions dans la mémoire se font sous la commande du comparateur associé à chaque colonne de pixels, et par conséquent elles peuvent être échelonnées dans le temps en fonction des niveaux de signal des différents pixels. Cependant, là encore, il y a des circonstances dans lesquelles tous les pixels étaient à un même niveau défini par un mot, et doivent passer tous à un même niveau défini par un autre mot dont les bits sont justement tous complémentaires des bits du mot précédent. C'est le cas quand on passe d'une ligne noire (pixels non éclairés) à une ligne blanche (pixels tous éclairés avec un même niveau) ou réciproquement. Ce problème de pic de courant d'écriture très élevé est certes moins fréquent lorsque le convertisseur est un convertisseur à rampe, mais le cas est possible et les circuits doivent donc être dimensionnés pour le prendre en compte même s'il est rare. On propose ici de modifier la structure du point mémoire de la mémoire RAM dans laquelle est stocké temporairement le contenu numérisé des lignes de pixels successivement adressées, dans le but de réduire les pics de consommation de courant à l'écriture. Selon l'invention, le point mémoire de stockage d'un bit élémentaire comprend encore deux inverseurs montés tête-bêche entre deux noeuds, mais la connexion entre la sortie de l'un d'eux et un noeud peut être interrompue par un transistor en série qui est bloqué temporairement au début de chaque impulsion d'écriture. Le conflit induit par les inverseurs tête-bêche est ainsi supprimé au début de l'écriture. Le plus simple est d'ailleurs de bloquer ce transistor pendant toute la durée d'une impulsion d'écriture et donc de commander le transistor par l'impulsion d'écriture elle-même, impulsion qui, dans le cas de la figure 2, sert à rendre conducteurs les transistors d'accès placés entre les noeuds et les lignes de données. Par conséquent, selon l'invention, le point mémoire est caractérisé en ce qu'il comprend deux inverseurs montés tête-bêche entre deux noeuds, un transistor d'isolement étant inséré en série entre la sortie d'un premier inverseur et un premier noeud, un transistor d'accès apte à être rendu conducteur pendant une phase d'écriture étant relié entre ce noeud et une ligne d'écriture de donnée, le transistor d'isolement étant commandé par un signal d'isolement au début d'une phase d'écriture. En pratique, il est plus simple de prévoir que le transistor d'isolement est bloqué pendant toute la durée de la phase d'écriture, bien que ce ne soit pas nécessaire. On prévoit donc de préférence que le transistor d'accès et le transistor d'isolement sont commandés en opposition de phase par un même signal d'écriture qui rend conducteur le transistor d'accès pendant qu'il bloque le transistor d'isolement et réciproquement. Le point mémoire peut être constitué de manière symétrique entre deux lignes d'écriture de données complémentaires, comme à la figure 2, avec un transistor d'accès entre chaque ligne de donnée et un noeud respectif ; dans ce cas, il faut un transistor d'isolement respectif entre la sortie de chaque inverseur et un noeud correspondant. Les deux lignes d'écriture de données servent alors aussi bien à transporter une donnée à écrire dans le point mémoire qu'à extraire une donnée lue dans le point mémoire. Mais dans une autre configuration, on propose un point mémoire dissymétrique ayant une ligne de donnée servant à l'écriture et une autre ligne de donnée servant à la lecture. Le transistor d'isolement est unique. Le transistor d'accès est commandé par un signal d'écriture. Un transistor de lecture est prévu dans le point mémoire, et un autre transistor d'accès est prévu, commandé par un signal de lecture, pour relier le transistor de lecture à la ligne de donnée de lecture ; la conduction du transistor de lecture est commandée par l'état binaire du deuxième noeud. Dans cette configuration, la lecture se fait en observant la consommation de courant tiré de la ligne de lecture par le transistor de lecture : plus forte si le transistor est rendu conducteur par un état binaire du deuxième noeud de mémoire, moins forte s'il est bloqué par l'état binaire complémentaire de ce noeud. Dans ces différentes configurations, on peut prévoir qu'un petit inverseur supplémentaire est inséré entre la ligne d'écriture de données et le transistor d'accès correspondant, pour réduire la charge capacitive globale reliée à la ligne. Le point mémoire RAM selon l'invention est particulièrement adapté à l'utilisation dans le contexte indiqué plus haut, à savoir dans un capteur d'image CMOS comportant une matrice de pixels photosensibles arrangées en N lignes et P colonnes, un convertisseur analogique- numérique relié à un conducteur de colonne et apte à fournir un mot de M bits représentant le signal issu d'un pixel de la colonne, et une mémoire RAM (ou de préférence deux mémoires fonctionnant en alternance, l'une en écriture et l'autre en lecture) apte à recevoir et stocker P mots issus de la conversion analogique-numérique et correspondant à P pixels d'une ligne, et apte à ~o restituer ensuite ces P mots lors d'une commande de lecture. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : 15 - la figure 1 déjà décrite représente l'architecture générale d'un capteur d'image CMOS matriciel ; -la figure 2 représente la structure d'un point mémoire de la mémoire stockant les mots numériques représentant les pixels d'une ligne du capteur ; 20 - la figure 3 représente un exemple de réalisation d'un point mémoire selon l'invention ; - la figure 4 représente une réalisation différente, dissymétrique, du point mémoire ; - la figure 5 représente une variante de réalisation de la figure 4 ; 25 - la figure 6 représente un circuit de lecture dans le cas de deux mémoires fonctionnant en alternance. La figure 3 représente un schéma du point mémoire selon l'invention, dans une constitution symétrique. Le point est un des points 30 mémoire de la mémoire située en aval d'un banc de convertisseurs analogiques-numériques ; cette mémoire peut être constituée par deux mémoires RAMI et RAM2 comme expliqué en relation avec la figure 1. II y a une ligne de données DL et une ligne de données complémentaire DLB, servant toutes deux à la fois à l'écriture d'un bit dans le 35 point mémoire et à la lecture d'un bit stocké dans le point mémoire. Pour l'écriture il faut appliquer des niveaux logiques complémentaires sur ces deux lignes. Pour la lecture, les lignes fournissent deux niveaux logiques complémentaires. Le point mémoire comporte deux noeuds N et NB qui sont dans des états binaires complémentaires, l'état du noeud N étant, par exemple, celui qui définit l'état du point mémoire. L'écriture consiste à imposer sur le noeud N l'état de la ligne DL et sur le noeud NB l'état de la ligne DLB. La lecture consiste à transférer sur la ligne DL une information relative à l'état du noeud N et à transférer sur la ligne DLB une information complémentaire relative à l'état du noeud NB. Deux transistors de commande d'accès au point mémoire, TS et TSB, sont interposés respectivement entre le noeud N et la ligne DL (transistor TS) et entre le noeud NB et la ligne DLB (transistor TSB). Ces transistors sont rendus conducteurs par une ligne de commande de lecture ou d'écriture WL commune à tous les points mémoire de la mémoire (il y a une ligne WL spécifique pour chacune des deux mémoires s'il y a deux mémoires RAMI et RAM2 comme à la figure 1). En dehors des moments de lecture ou d'écriture dans la mémoire, les transistors de commande d'accès restent bloqués. Pour l'écriture, deux tensions complémentaires (niveau haut et niveau bas) sont appliquées aux lignes DL et DLB et les transistors de commande d'accès TS et TSB transfèrent ces tensions vers les noeuds N et NB respectivement. Pour la lecture, les lignes sont de préférence préchargées à un potentiel intermédiaire entre un niveau haut et un niveau bas ; l'un des noeuds N et NB tend à faire monter le potentiel de la ligne à laquelle il est raccordé ; l'autre tend à faire descendre le potentiel. La modification de potentiel des lignes DL et DLB est détectée pour déterminer l'état du point mémoire. Un premier inverseur INV possède une entrée reliée au noeud N et une sortie reliée au noeud NB par l'intermédiaire d'un transistor d'isolement TA. Un deuxième inverseur INVB possède une entrée reliée au noeud NB et une sortie reliée au noeud N par l'intermédiaire d'un transistor d'isolement TAB. Ces transistors d'isolement TA et TAB sont rendus conducteurs et bloqués en opposition de phase avec les transistors de commande d'accès TS et TSB. Par exemple, les transistors TS et TSB sont des transistors NMOS et les transistors d'isolement TA et TAB sont des transistors PMOS, ce qui permet de faire une commande en opposition de phase en utilisant la même ligne WL de commande de lecture et d'écriture pour commander les quatre transistors. Pour écrire une information dans ce point mémoire, les niveaux de tension présents sur les lignes DL et DLB sont appliqués sur les noeuds N et ~o NB respectivement par la mise en conduction des transistors TS et TSB ; les noeuds N et NB sont alors isolés des sorties des inverseurs INV et INVB grâce aux transistors TA et TAB ; les inverseurs ne peuvent donc pas s'opposer à un changement de niveau des noeuds N et NB dans le cas où la nouvelle information à stocker en mémoire serait le complément binaire de 15 l'information actuellement inscrite. Dès que la commande d'écriture s'interrompt sur la ligne WL, les transistors d'isolement TA et TAB redeviennent conducteurs et les inverseurs INV et INVB confirment de manière stable les états des noeuds N et NB puisque l'inverseur INV peut maintenant appliquer sur le noeud NB le 20 complément de l'état du noeud N et l'inverseur INVB peut appliquer sur le noeud N le complément de l'état du noeud NB. Pour la lecture, une commande est à nouveau appliquée sur la ligne WL pour mettre en conduction les transistors de commande d'accès TS et TSB. Les transistors d'isolement TA et TAB se bloquent et les noeuds N et 25 NB se trouvent en communication seulement avec les lignes DL et DLB respectivement. L'information est alors stockée sous forme capacitive dans ces noeuds. Si les lignes DL et DLB ont été préchargées à une tension intermédiaire entre les niveaux logiques haut et bas pouvant être stockés dans les noeuds N et NB, la mise en communication des noeuds N et NB 30 avec les lignes DL et DLB va drainer un courant dans un sens ou dans l'autre selon l'état du noeud considéré. La lecture se fera en pied de colonne par observation du sens de la différence des courants circulant dans les lignes DL et DLB au moment de la commande de lecture par la ligne WL. On peut cependant souhaiter éviter de faire une lecture avec une 35 phase de précharge des lignes de données. En effet ces lignes de données sont fortement capacitives puisque de très nombreux points mémoire peuvent leur être raccordées, par exemple 1048 points mémoire sur chaque ligne de donnée. La précharge consomme donc un courant important. D'autre part, la lecture avec une phase de précharge est une lecture de type synchrone, c'est-à-dire avec un cadencement précis entre deux phases de lecture, alors qu'on peut souhaiter une lecture de type asynchrone consistant simplement à envoyer un ordre de lecture et recueillir immédiatement la donnée contenue à l'adresse de point mémoire désignée. Pour cela, on propose une variante de réalisation du point mémoire, dans laquelle la commande de lecture est distincte de la commande d'écriture. II en résulte un schéma de point mémoire dissymétrique, représenté à la figure 4. Dans le schéma de la figure 4, une ligne de donnée DLW est prévue pour apporter l'information à écrire et une autre ligne de donnée DLR est prévue pour exporter l'information lue. Il n'y a donc pas deux lignes de données complémentaires transportant l'information et le complément de l'information à lire ou à écrire. D'autre part, il y a une ligne de commande d'écriture WLW et une ligne de commande de lecture WLR distincte de la ligne WLW. Ces deux lignes sont communes à tous les points de la mémoire (d'une seule des deux mémoires s'il y a deux mémoires RAMI et RAM2 fonctionnant en alternance). Le point mémoire comprend encore deux noeuds N et NB ayant des états binaires complémentaires. Le noeud NB est relié directement à la sortie d'un inverseur INV dont l'entrée est constituée par le noeud N et il prend donc systématiquement l'état binaire complémentaire de celui du noeud N. C'est le noeud NB qui sera utilisé, comme on va le voir, pour lire l'information contenue dans le point mémoire. Le noeud N est relié à la sortie d'un inverseur INVB, par l'intermédiaire d'un transistor d'isolement TAB qui joue le même rôle que le transistor TAB de la figure 3 et qui est bloqué pendant la commande d'écriture. Deux transistors de commande d'accès au point mémoire sont 35 prévus : le transistor TSW qui est commandé par la ligne de commande d'écriture WLW pour être conducteur pendant l'écriture, et le transistor TSR qui est commandé par la ligne de commande de lecture WLR pour être conducteur pendant la lecture. Le transistor TSW est relié entre la ligne de données d'écriture DLW et le noeud N. Le transistor TSR est relié entre la ligne de données de lecture DLR et un transistor de mesure de courant TL relié par ailleurs à un potentiel fixe. La grille du transistor TL est reliée au noeud B de sorte que ce transistor est bloqué ou rendu conducteur selon l'état du noeud NB. S'il est bloqué, il ne tire pas de courant de la ligne DLR. S'il est conducteur, il peut tirer un courant de la ligne DLR lorsque le transistor d'accès en lecture TSR est rendu conducteur lui aussi. On peut donc déterminer en pied de ligne DLR quel est l'état du point mémoire lors de l'application d'une commande de lecture sur la ligne WLR. De même qu'à la figure 3, si le transistor TSW est un transistor NMOS, et si le transistor TAB est un transistor PMOS, ils peuvent tous deux être commandés directement par la ligne de commande d'écriture WLW pour que l'un soit bloqué pendant que l'autre est conducteur et réciproquement. De préférence, on insère entre la ligne de données d'écriture DLW et le transistor d'accès TSW un inverseur INVC (ou un amplificateur tampon) destiné à renforcer la donnée à écrire, pour éviter que l'information apportée par la ligne ne soit atténuée par son passage à travers le transistor TSW. Cette configuration est représentée à la figure 5. L'inverseur pourrait aussi être placé entre le transistor TSW et le noeud N plutôt qu'entre la ligne DLW et le transistor TSW. Une manière simple de lire l'état du point mémoire est représentée 25 à la figure 6 dans le cas d'une mémoire divisée en deux mémoires RAMI et RAM2 fonctionnant en alternance. La ligne de donnée de lecture DLW1 de la première mémoire RAMI et la ligne de donnée de lecture DLW2 de la deuxième mémoire RAM2 sont alimentées en alternance par des courants de référence Iref1 et 30 Iref2 identiques fournis par des sources de courant SC1 et SC2. Un transistor de contrôle respectif QI autorise le passage du courant dans la ligne DLW1 seulement pendant la lecture de la ligne DLW2 et réciproquement un transistor Q2 autorise le passage du courant dans la ligne DLW2 seulement pendant la lecture de la ligne DLW1. Les extrémités des lignes DLW1 et DLW2 sont reliées à un comparateur de courant COMP. Avant une étape de lecture, les deux lignes sont préchargées à une tension suffisante (en pratique une tension supérieure à la tension de 5 seuil des transistors NMOS du circuit). Pour la lecture de la ligne DLW1, le transistor Q2 est rendu conducteur et la ligne DLW2 est parcourue par un courant de référence Iref2. Le comparateur de courant reçoit d'un côté un courant qui est la différence entre le courant de précharge de la ligne DLW2 et le courant de 10 référence Iref2 et de l'autre côté le courant de précharge de la ligne DLW1. Les courants de précharge sont identiques, les lignes ayant la même construction et la même capacité globale relativement élevée. La différence des courants est donc Iref2 dans un premier stade de la lecture. Puis, au moment où on applique une commande de lecture à la 15 ligne WLR du point mémoire de la première mémoire, le courant tiré par le transistor de lecture TL (figure 4 ou figure 5) vient modifier le déséquilibre des courants dans le comparateur. La différence de courants devient supérieure ou inférieure à Iref2 selon l'état lu dans le point mémoire. Cette variation est détectée et permet de recueillir l'information sur 20 l'état du point mémoire. Pour la lecture de l'autre mémoire, on inverse les rôles des deux lignes. L'avantage de cette disposition est que la lecture n'est pas perturbée ou ralentie par les capacités parasites des lignes de données, l'une des lignes de données (celle qui n'est pas lue) servant à compenser 25 l'effet des capacités parasites de l'autre (celle qui est lue). REVENDICATIONS 1. Point mémoire d'une mémoire statique SRAM, comprenant deux inverseurs (INV, INVB) montés tête-bêche entre deux noeuds (N et NB), et au moins un transistor d'accès (TS, TSW) apte à être rendu conducteur pendant une phase d'écriture et relié entre un premier noeud (N) et une ligne de données à écrire (DL, DLW), caractérisé en ce qu'il comporte un transistor d'isolement (TAB) inséré en série entre la sortie d'un premier inverseur (INVB) et le premier noeud (N), le transistor d'isolement (TAB) étant commandé par un signal d'isolement au début d'une phase d'écriture. 2. Point mémoire selon la revendication 1, caractérisé en ce que le transistor d'accès (TS, TSW) et le transistor d'isolement (TAB) sont commandés en opposition de phase par un même ligne de commande d'écriture (WL, WLM) qui rend conducteur le transistor d'accès pendant qu'elle bloque le transistor d'isolement et réciproquement. 3. Point mémoire selon l'une des revendications 1 et 2, caractérisé en ce qu'il comporte une deuxième ligne de données à écrire (DLB) transportant une information binaire complémentaire de celle de la première ligne de données, avec un transistor d'accès (TS, TSB) entre chaque ligne de donnée et un noeud respectif , un transistor d'isolement respectif (TAB, TA) étant prévu entre la sortie de chaque inverseur et un noeud correspondant. 4. Point mémoire selon l'une des revendications 1 et 2, caractérisé en ce qu'il comporte une ligne de données à lire (DLR) distincte de la ligne de données à écrire (DLW), un transistor de lecture (TL) étant prévu dans le point mémoire, commandé par le deuxième noeud (NB), et un transistor d'accès étant prévu, commandé par une ligne de commande de lecture (WLR), pour relier le transistor de lecture à la ligne de données à lire (DLR).30 5. Point mémoire selon la revendication 4, caractérisé en ce qu'un inverseur supplémentaire (INVC) est inséré entre la ligne d'écriture de données et le transistor d'accès correspondant. 6. Capteur d'image CMOS comportant une matrice de pixels photosensibles arrangées en N lignes et P colonnes, un convertisseur analogique-numérique relié à un conducteur de colonne et apte à fournir un mot de M bits représentant le signal issu d'un pixel de la colonne, et au moins une mémoire M*P points mémoire, apte à recevoir et stocker P mots issus de la conversion analogique-numérique et correspondant à P pixels d'une ligne, et pour restituer ensuite ces P mots lors d'une commande de lecture, caractérisé en ce que chaque point mémoire est constitué selon l'une des revendications 1 à 5. 7. Capteur d'image selon la revendication 6, caractérisé en ce qu'il comporte deux mémoires de M*P points mémoire fonctionnant en alternance, l'une en écriture et l'autre en lecture.