FR 2915316 A1 20081024 FR 0754609 A 20070420 B07-1116FR - LB/EVH Société Anonyme dite : STMicroelectronics SA Procédé de fabrication d'une couche d'un circuit intégré à l'aide d'un masque Invention de : JACQUET François CLERC Sylvain SCHOELLKOPF Jean-Pierre 1 Procédé de fabrication d'une couche d'un circuit intégré à l'aide d'un masque L'invention concerne la microélectronique, notamment la réalisation de couches de circuits intégrés, telles que les couches de semi-conducteurs (en particulier de type CMOS) pour former des transistors. Plus précisément, les différentes zones de transistors sont réalisées par implantation ionique à travers les ouvertures des différents masques, chaque masque servant à la formation d'un élément donné. Par exemple, un masque permet la réalisation des zones actives des transistors, un autre masque les grilles de ces mêmes transistors et un autre masque les zones de contact des électrodes de ces transistors. Plus précisément, on réalise un masque en résine (par exemple) qui comprend des ouvertures pour former un type d'éléments. Ce masque est appliqué sur la couche de semi-conducteur que l'on traite ensuite à travers les ouvertures du masque, selon un procédé choisi. Les parties non-recouvertes de résine sont alors modifiées de façon à former les éléments correspondants sur la couche de semi-conducteur. Les règles de dessin des masques sont dictées par les limites de la chaîne de fabrication des circuits intégrés. A chaque procédé de fabrication (dépôt, implantation ionique..) est associé un ensemble de règles spécifiques. En effet chaque procédé de fabrication ainsi que la fabrication en elle-même entraînent un certain nombre d'imperfections au niveau du circuit intégré, à savoir : - des déformations des tracés du fait du processus optique de projection (diffraction, résolution optique insuffisante, etc.) ; - un désalignement des couches successives ; - une diffusion latérale ; - une électromigration (connexion en aluminium, minimisation de la densité de courant) ; - une résistance au niveau des interconnexions ; - une apparition de capacités parasites, d'un couplage entre les interconnexions, etc. ; Pour chaque élément, on définit plusieurs règles de modélisation qui illustrent l'influence que son propre environnement ou contexte a sur son comportement électrique. Les imperfections précitées modifient l'environnement des éléments formés. La modélisation doit donc transcrire ces modifications de façon à rendre compte de l'environnement exact des éléments formés. Cependant, plus le tracé des masques est complexe, plus les modifications sont nombreuses et plus les règles de modélisation sont compliquées. D'autant plus que les imperfections varient d'une couche de circuit intégré à une autre et d'un circuit intégré à un autre. La modélisation doit donc tenir également compte de cette variabilité. Selon un premier aspect, il est proposé un procédé de fabrication d'une couche de semi-conducteur d'un circuit intégré, comprenant une étape de réalisation d'un premier masque comportant des premières ouvertures, une étape d'application du premier masque sur une couche de semi-conducteur et une étape de formation de zones actives dans la couche de semi-conducteur par traitement de la couche à travers les premières ouvertures du premier masque. Selon une caractéristique générale de ce premier aspect, les premières ouvertures du premier masque ont une forme de quadrilatère, de préférence rectangulaires ou du moins sensiblement rectangulaires. En effet, les inventeurs ont remarqué qu'en réalisant les ouvertures destinées à la réalisation des zones actives de transistor avec une forme rectangulaire, les imperfections des zones actives étaient très limitées, et à tout le moins sensiblement identiques d'une couche de circuit intégré à l'autre et d'un circuit intégré à l'autre. Cet aspect a pour avantage de permettre de reproduire des transistors avec des zones actives ayant les mêmes caractéristiques d'un circuit intégré à l'autre. Selon un mode de mise en oeuvre, les premières ouvertures peuvent être réalisées à égale distance les unes des autres selon au moins un axe. En outre, le procédé peut comprendre la réalisation d'un deuxième masque comportant des deuxièmes ouvertures pour la formation de lignes en matériau d'interconnexion, en particulier en polysilicium qui, superposées auxdites zones actives, forment des transistors sur la couche de semi-conducteur, lesdites deuxièmes ouvertures étant de même longueur et étant réalisées à égale distance les unes des autres. Par ailleurs, lesdites deuxièmes ouvertures peuvent être réalisées avec une même orientation. De préférence, cette orientation est perpendiculaire à la zone de puits du transistor, cette orientation améliorant la reproductibilité des caractéristiques de la région de canal des transistors. Dans le cas où des lignes en matériau d'interconnexion, en sont réalisées à partir desdites deuxièmes ouvertures précitées, les premières et deuxièmes ouvertures peuvent en outre être réalisées de façon qu'une ligne en matériau d'interconnexion, soit disposée entre deux zones actives sur la couche de semiconducteur. Par ailleurs, on peut réaliser les premier et deuxième masques de telle sorte que les transistors formés soient situés à égale distance les uns des autres. Par ailleurs, les premières ouvertures peuvent être réalisées avec une largeur (paramètre W d'un transistor) dont la valeur est choisie parmi un ensemble de valeurs comprenant au plus quelques dizaines de valeurs. Le procédé peut comprendre en outre la réalisation d'un troisième masque comportant des troisièmes ouvertures pour la formation de zones de contacts pour des électrodes des transistors formés sur la couche de semi-conducteur. Par exemple, les troisièmes ouvertures peuvent être réalisées de façon que la distance entre les deux zones de contact selon un premier axe soit proportionnelle à une distance unitaire. Les troisièmes ouvertures peuvent être réalisées de façon que la distance entre deux zones de contact selon un deuxième axe soit proportionnelle à une distance unitaire. Les troisièmes ouvertures peuvent être réalisées de façon que chaque électrode possède deux zones de contact. L'ensemble de ces règles a pour avantage de limiter les configurationsde voisinage de chaque transistor de façon que ses caractéristiques soient prévisibles quelle que soit la couche et/ou le circuit intégré considéré. Ainsi, la modélisation des différents effets physiques s'en trouve fortement simplifiée. Selon un autre aspect, il est proposé un procédé de fabrication d'une couche de semi-conducteur d'un circuit intégré, comprenant une étape de réalisation de zones actives de transistors sur une couche de semi-conducteur, une étape de réalisation d'un masque comportant des ouvertures, une étape d'application dudit masque sur la couche de semi-conducteur et une étape de formation de lignes en matériau d'interconnexion, en particulier en polysilicium pour la réalisation de grilles de transistors par un traitement de la couche de semi-conducteur masquée par ledit masque Selon une caractéristique générale de cet autre aspect, lesdites ouvertures sont de même longueur et sont réalisées à égale distance les unes des autres. Par exemple, lesdites ouvertures peuvent être réalisées avec une même orientation. Par ailleurs, le procédé peut comprendre en outre la réalisation d'un autre masque comportant d'autres ouvertures pour la formation de zones de contacts pour des électrodes des transistors formés sur la couche de semi-conducteur. Par ailleurs, lesdites autres ouvertures sont réalisées de façon que la distance entre deux zones de contact selon un premier axe soit proportionnelle à une distance unitaire. Par exemple, lesdites autres ouvertures peuvent être réalisées de façon que la distance entre deux zones de contact selon un deuxième axe soit proportionnelle à une distance unitaire. Lesdites autres ouvertures peuvent être réalisées de façon que chaque électrode possède deux zones de contact. Selon un autre aspect, il est proposé un procédé de fabrication d'une couche de métal d'un circuit intégré comprenant une étape de réalisation d'un masque comportant des ouvertures, une étape d'application du masque sur une couche de métal et une étape de formation des zones d'interconnexion par un traitement de la couche de métal masquée par ledit masque. Lesdites ouvertures sont de même longueur et sont réalisées à égale distance les unes des autres. Par exemple, lesdites ouvertures peuvent être réalisées également avec une même orientation. Selon un autre aspect, il est proposé un circuit intégré comprenant au moins une couche fabriquée à l'aide d'un procédé tel que décrit ci-avant. Par exemple, ledit circuit intégré peut comprendre des transistors ayant chacun une zone active ayant une forme de quadrilatère et en particulier une forme rectangle. Le circuit intégré peut comprendre également des lignes en matériau d'interconnexion, en particulier en polysilicium de façon à former les grilles des transistors. Lesdites lignes en matériau d'interconnexion peuvent être de même longueur et être réalisées à égale distance les unes des autres. Par ailleurs, les lignes en matériau d'interconnexion peuvent être réalisées avec une même orientation. Les électrodes des transistors formées sur la couche de semi-conducteur comportent des zones de contact. La distance entre deux zones de contact peut être proportionnelle à une distance unitaire selon un premier axe et/ou un deuxième axe. En outre chaque électrode peut posséder deux zones de contact. Le circuit intégré peut posséder au moins une couche de métal dont les zones d'interconnexion sont réalisées à égale distance les unes des autres, voire selon une même orientation. Selon un autre aspect, il est proposé un masque comprenant des ouvertures pour la formation de zones actives dans une couche de semi-conducteur. Selon une caractéristique générale de cet autre aspect, les ouvertures sont rectangulaires.D'autres avantages et caractéristiques des différents aspects apparaîtront à l'examen de la description détaillée d'un exemple nullement limitatif et de la figure unique représentant le tracé des différents éléments devant être réalisés sur une couche d'un circuit intégré. La figure unique représente un tracé TR résultant de la superposition de plusieurs masques. Chaque masque permet la réalisation d'un élément donné sur la couche de circuit intégré. Dans cet exemple, le tracé TR va permettre la réalisation de plusieurs transistors sur une couche de semi-conducteur en particulier de type CMOS. La partie supérieure du tracé TR (zone hachurée) permet la réalisation d'un transistor de type PMOS au sein d'un caisson de type N. La partie inférieure du tracé TR permet quant à elle la réalisation d'un transistor de type NMOS. Le tracé TR comprend plusieurs ouvertures en forme de quadrilatère, en l'espèce rectangulaires ZA (ou à tout le moins sensiblement rectangulaires) qui permettent de réaliser des zones actives de transistors. Les zones actives correspondent aux régions où des transistors seront implantés. Elles ne comprennent pas d'isolant (oxyde) OX. La forme rectangle permet d'obtenir des zones actives relativement régulières et sans effet d'arrondi que l'on obtient avec des zones actives ayant une forme quelconque. La largeur lza de chaque ouverture rectangulaire ZA définit la largeur du canal du transistor qui sera réalisé à partir de la zone active en question et d'une ligne en matériau d'interconnexion, en particulier en polysilicium comme décrit ci-après. Dans cet exemple, le tracé TR permet la réalisation d'un transistor NMOS qui comporte deux largeurs de zone active différentes et d'un transistor PMOS qui comporte trois largeurs de zone active différentes. La limitation du nombre de largeurs différentes de zone active au sein d'un même transistor réduit les imperfections au sein du circuit intégré. Plus généralement, il est préférable d'avoir quelques dizaines de largeurs de zone active différentes au sein d'un même transistor (par exemple jusqu'à une trentaine) sans que la modélisation du circuit intégré ne s'en retrouve perturbé. De préférence, les ouvertures rectangulaires ZA pour la formation des zones actives sont formées à égale distance les unes des autres, ici selon l'axe des abscisses. Elles peuvent être également formées à égale distance les unes des autres selon l'axe des ordonnées. Le tracé TR comprend également des ouvertures LP pour former des lignes en matériau d'interconnexion en particulier en polysilicium. On considérera par la suite que le polysilicium est le matériau utilisé (à titre d'exemple) pour former ces lignes. On appelle ligne de polysilicium, le polysilicium déposé à une valeur donnée de l'axe des abscisses, que cette ligne soit continue ou non. Une ligne possède donc deux extrémités EX1, EX2 par couche de circuit. Sur la couche de semi-conducteur, la superposition d'une portion d'une ligne de polysilicium et d'une zone active définit une zone de canal non dopée. En effet, chaque ligne de polysilicium est déposée avant l'implantation ionique permettant de former la zone active. Plus précisément, la grille de chaque transistor est formée sur une ligne de polysilicium. De préférence, les extrémités des ouvertures pour former les lignes de polysilicium sont réalisées à égale distance les unes des autres. Une approche généralement utilisée pour former les lignes de polysilicium est de les réaliser avec une longueur adaptée au nombre de transistors nécessaires dans le circuit intégré considéré. Le tracé possède alors des lignes de polysilicium avec différentes longueurs, ce qui multiplie le nombre de zones isolantes dépourvues de polysilicium dans le but de former des grilles de transistors (par exemple des tranchées d'isolation remplies d'oxyde de silicium, STI Shallow Trench Isolation en langue anglaise). Ces zones isolantes sont formées aux extrémités des lignes de polysilicium plus courtes et génèrent des contraintes au niveau des zones actives, ces contraintes modifiant les performances électriques des transistors. En effet, le comportement d'un transistor d'une dimension donnée, est différent s'il est entouré de zones d'oxyde dépourvues ou comportant des lignes de polysilicium et des zones actives. I1 est donc particulièrement avantageux de réaliser des lignes de polysilicium de même longueur. Pour ce faire, on réalise des transistors factices ( Dummy Transistors en langue anglaise), c'est-à-dire des transistors qui ne possèdent pas de zones de contact ou encore qui ne sont pas reliés à la couche de métal où sont réalisées les zones d'interconnexion du circuit intégré. Ces transistors factices permettent de compléter des lignes de polysilicium plus courtes car comprenant moins de transistors, et par conséquent d'obtenir des lignes de polysilicium de mêmes longueurs et distribuées régulièrement suivant l'axe des abscisses. Ainsi, chaque extrémité des ouvertures LP pour la formation des lignes de polysilicium est située à égale distance des extrémités des lignes de polysilicium adjacentes. Par ailleurs, les lignes de polysilicium peuvent avoir une même orientation, de préférence perpendiculaire à la longueur du caisson. En effet, cette orientation préférée permet d'améliorer la reproductibilité des caractéristiques de canal des transistors d'un circuit intégré à l'autre. De la localisation choisie des ouvertures rectangulaires ZA et des ouvertures LP pour la formation des lignes de polysilicium, il résulte que les transistors correspondant sont situés à des endroits prédéfinis, et plus précisément à égale distance les uns des autres. Par ailleurs, de préférence, les ouvertures rectangulaires ZA et les ouvertures LP pour la formation des lignes de polysilicium sont réalisées de façon que sur la couche de semi-conducteur, une ligne de polysilicium soit toujours présente entre deux zones actives. Enfin, le tracé comprend également des ouvertures pour des zones de contact ZC. Dans cet exemple, les zones de contact sont espacées d'une distance proportionnelle à une distance unitaire du selon l'axe des abscisses Ox (premier axe). Par exemple les zones de contact ZC 1 et ZC2 sont espacées de la distance unitaire du. Les zones de contact ZC3 et ZC4 sont quant à elles espacées de la distance 2.du. Les zones de contact peuvent également être séparées d'une distance proportionnelle à une autre distance unitaire selon l'axe des ordonnées Oy (deuxième axe). Par ailleurs, pour chaque électrode de transistor formé, il est possible de réaliser deux zones de contact. Le tracé TR permet de réaliser des transistors au sein d'une couche de semi-conducteur. I1 est également possible de réaliser des zones d'interconnexion au niveau d'une couche de métal en respectant pour ces zones d'interconnexion les mêmes règles que celles énoncées pour les lignes de polysilicium ci avant. Les règles précitées améliorent la reproductibilité des caractéristiques des couches d'un circuit intégré, ce qui simplifie la modélisation des interactions physiques entre chaque élément et son environnement. Ces règles peuvent s'appliquer pour différentes technologies de circuits intégrés, par exemple les technologies 45 nm ou moins. REVENDICATIONS 1- Procédé de fabrication d'une couche de semi-conducteur d'un circuit intégré, comprenant une étape de réalisation d'un premier masque comportant des premières ouvertures (ZA), une étape d'application du premier masque sur une couche de semi-conducteur et une étape de formation de zones actives dans la couche de semi-conducteur par traitement de la couche à travers les premières ouvertures du premier masque, caractérisé par le fait que les premières ouvertures du premier masque sont rectangulaires. 2-Procédé selon la revendication précédente, dans lequel les premières ouvertures sont réalisées à égale distance les unes des autres selon au moins un axe. 3-Procédé selon l'une des revendications 1 à 2, comprenant en outre la réalisation d'un deuxième masque comportant des deuxièmes ouvertures (LP) pour la formation de lignes en matériau d'interconnexion, en particulier en polysilicium qui, superposées auxdites zones actives, forment des transistors sur la couche de semi-conducteur, lesdites deuxièmes ouvertures étant de même longueur et étant réalisées à égale distance les unes des autres. 4- Procédé selon la revendication 3, dans lequel lesdites deuxièmes ouvertures (LP) sont réalisées avec une même orientation. 5- Procédé selon la larevendication 4, dans lequel les premières et les deuxièmes ouvertures sont réalisées de façon qu'une ligne en matériau d'interconnexion soit disposée entre deux zones actives sur la couche de semi-conducteur. 6-Procédé selon l'une quelconque des revendications 3 à 5, dans lequel on réalise les premier et deuxième masques de telle sorte que les transistors formés soient situés à égale distance les uns des autres. 2915316 14. 7-Procédé selon l'une des revendication précédentes, dans lequel les premières ouvertures sont réalisées avec une largeur dont la valeur est choisie parmi un ensemble de valeurs comprenant au plus quelques dizaines de valeurs. 5 8-Procédé selon l'une quelconque des revendications précédentes, comprenant en outre la réalisation d'un troisième masque comportant des troisièmes ouvertures (ZC) pour la formation de zones de contacts pour des électrodes des transistors formés sur la couche de semi-conducteur. 10 9- Procédé selon la revendication 8, dans lequel les troisièmes ouvertures sont réalisées de façon que la distance entre deux zones de contact selon un premier axe (Ox) soit proportionnelle à une distance unitaire (du). 10- Procédé selon la revendication 9, dans lequel les troisièmes 15 ouvertures sont réalisées de façon que la distance entre deux zones de contact selon un deuxième axe (Oy) soit proportionnelle à une distance unitaire. 11-Procédé selon l'une des revendications 8 à 10, dans lequel les troisièmes ouvertures sont réalisées de façon que chaque électrode 20 possède deux zones de contact. 12- Circuit intégré comprenant au moins une couche fabriquée à l'aide d'un procédé selon l'une des revendications précédentes. 13- Masque comprenant des ouvertures pour la formation de zones actives dans une couche de semi-conducteur, caractérisé par le 25 fait que les ouvertures sont rectangulaires.