FR 2914481 A1 20081003 FR 0702413 A 20070402 DISPOSITIF DE MEMOIRE AVEC PRISE EN COMPTE DES COURANTS DE FUITE POUR L'ACTIVATION DES AMPLIFICATEURS DE LECTURE La présente invention concerne le domaine des mémoires en circuit intégré et, plus particulièrement, la prise en compte des courants de fuite des lignes de bit pour la commande des amplificateurs de lecture disposés au pied des colonnes de la mémoire. L'invention s'applique notamment, mais non exclusivement, aux mémoires vives statiques, dites mémoire SRAM (Static Random Access Memory). La figure 1 illustre schématiquement un plan mémoire MEM du type précité, qui comporte de façon classique des lignes de mot WLi et des colonnes COLj comportant chacune deux lignes de bit BLT et BLF. Les cellules mémoire d'un -gel plan mémoire, illustrées en détail à la figure 2, sont connectées de façon différentielle entre deux lignes de bit BLT et BLF de chaque colonne du plan mémoire et peuvent être activées par une ligne de mot WLi. Par ailleurs, des amplificateurs de lecture SA sont disposés au pied des colonnes du plan mémoire et sont classiquement activés par un signal d'activation délivré par des moyens de commande MC. Une cellule mémoire du plan mémoire est représentée sur la figure 2. Elle comprend un premier inverseur IA et un deuxième inverseur IB connectés 2.5 tête-bêche entre un premier noeud A et un deuxième noeud B. Un premier transistor d'accès TA est prévu, dont un drain est connecté au noeud A, dont une grille est connectée à une ligne de mot WL du plan mémoire et dont une source est connectée à une première ligne de bit BLT. Un deuxième transistor d'accès TB est également prévu dont un drain est connecté au noeud B, dont une grille est connectée à la ligne de mot WL et dont une source est connectée à la deuxième ligne de bit BLF de la colonne de la cellule mémoire. Sur la figure 3, sont représentés N+l cellules mémoire P0, ..., PN telles que décrites ci-dessus, associées pour former une colonne d'une mémoire SRAM, au pied de laquelle est prévu un amplificateur différentiel de lecture SA. Toutes les cellules mémoire P0, Pl, ..., PN sont connectées aux mêmes lignes de bit BLT et BLF. Par contre, chaque cellule est connectée à une ligne de mot différente, respectivement WLO, WL1, WLN. L'amplificateur SA comprend deux entrées différentielles connectées respectivement à la première ligne de bit BLT et à la deuxième ligne de bit BLF. Pour programmer une cellule mémoire de la colonne de cellules mémoire, on applique un potentiel Vdd sur la ligne de mot WL associée à la cellule à programmer et, selon la donnée 0 ou 1 à programmer dans la cellule sélectionnée, on applique un potentiel nul (connexion à la masse) ou le potentiel Vdd sur la première ligne de bit BLT, et on applique sur la deuxième ligne de bit BLF un potentiel inverse du potentiel appliqué sur la ligne BLT. Par exemple, pour programmer un 0 logique dans la cellule mémoire P0, on applique VDD sur la ligne WLO, ainsi que sur la ligne BLF et on connecte la ligne BLT à la masse. Ainsi, après programmation d'un 2 , le noeud A0 est au potentiel nul et le noeud BO est au potentiel Vdd. Lors d'une opération de lecture de cette cellule mémoire P0, les deux lignes BLT et BLF sont tout d'abord pré-chargées à un potentiel d'alimentation Vdd, et la ligne de mot WLO correspondante est soumise au potentiel Vdd (WLO = 1 logique) pour sélectionner la cellule mémoire PO en lecture (les autres lignes de mot étant connectées à la masse : WL1 = ... = WLN = 0). Puis, on rend flottante les deux lignes de bit BLT et BLF. La ligne de mot WLO étant au potentiel haut Vdd, les transistors d'accès TAO et TBO de la cellule sont passants. De plus, selon l'exemple, comme le noeud A0 de la cellule PO est à 0 et la ligne BLT est au potentiel Vdd, les deux côtés du canai du transistor TAO sont à des potentiels différents, de sorte qu'un courant Iread circule à travers ce canal. Ce courant Iread va décharger la ligne BLT et ramener ainsi progressivement son potentiel à 0. Par contre, comme le noeud BO de la cellule mémoire et la ligne de bit BLF sont au même potentiel Vdd, les deux côtés du canal du transistor TBO sont au même potentiel et aucun courant ne circule dans ce canal. La ligne BLF est donc supposée rester à son état haut de pré-charge, soit au potentiel Vdd. Au bout d'un certain temps, l'amplificateur SA détecte une différence de potentiel entre les lignes BLT et BLF, qui lorsqu'elle est supérieure à la tension de décalage d'entrée ( offset ) de l'amplificateur, produit en sortie de l'amplificateur un signal de donnée correspondant à la donnée mémorisée dans la cellule mémoire commandée en lecture. 3 La lecture n'est ainsi possible que si une différence de potentiel d'amplitude suffisante (supérieure à la tension d'offset de l'amplificateur) apparaît entre les lignes 3LT et BLF. Afin que l'amplificateur puisse détecter correctement la différence de potentiel attendue entre les deux lignes de bit BLT et BLF et ainsi obtenir la bonne valeur de lecture, il est donc essentiel que l'amplificateur soit activé au bon moment, c'est-à-dire lorsque la différence de potentiel entre les deux lignes de bit, celle se déchargeant et celle supposée rester à son état haut de pré-charge, soit supérieure à la tension d'offset de l'amplificateur. Or, un phénomène de fuites inhérentes aux transistors d'accès des cellules mémoires de la colonne considérée vient compliquer la commande de l'activation de l'amplificateur de lecture. Plus précisément, en raison de courants de fuite parasites des cellules mémoire de la colonne concernée par la lecture, la ligne de bit BLF supposée rester à son état haut de pré-charge est en réalité également tirée vers la masse. En effet, même correctemen bloqué par un potentiel approprié appliqué sur sa grille, un transistor présente des fuites lorsqu'une différence de potentiel apparaît entre son drain et sa source. Dans l'exemple de la figure 3, la cellule PO mémorisant un 0 logique, on suppose que les cellules mémoire Pl, PN mémorisent la donnée inverse, à savoir un 1 logique. Les noeuds Al, ..., AN sont ainsi à 1 et les nœuds B1, BN sont à O. La cellule PO étant sélectionnée en 4 lecture (WLO = 1), bien que les transistors d'accès TB1, ..., TBN sont bloqués (WL1 = = WLN = 0), des courants de fuite Ioff s'établissent néanmoins entre le drain et la source des transistors TB1, ..., TBN, liés à la différence de potentiel entre la ligne de bit BLF pré-chargée à l'état haut et les noeuds B1, ..., BN à O. Ces courants de fuites Ioff vont venir ensemble décharger progressivement le potentiel de la ligne de bit BLF, qui était supposée rester à son état haut de pré-charge et, en conséquence, diminuer le signal appliqué aux entrées de l'amplificateur de lecture. Habituellement, la mémoire est équipée d'un chemin de référence ( dummy path selon la terminologie anglo-saxonne), référencé CHdum sur la figure 1, destiné à auto-ajuster temporellement la délivrance par des moyens de commande MC d'un signal d'activation des amplificateurs de lecture disposés respectivement au pied des colonnes du plan mémoire. Ce chemin de référence comporte une colonne de référence, formée de deux lignes de bit de référence DBLT et DBLF. Des cellules mémoires de référence CELDi sont connectées sur cette colonne de référence, dont au moins l'une d'entre elles, référencée CLD1, est activée par une ligne de mot de référence DWL ( dummy word line selon la terminologie anglo-saxonne). La cellule mémoire de référence CELD1 activée par la ligne de mot de référence DWL est programmée de façon à décharger (tirer vers la masse) l'une des lignes de bit de référence, l'autre étant parcourue par un courant de fuite. La ligne de bit de référence qui est destinée à être déchargée lors de l'activation de 5 la cellule de référence CELD1, est alors utilisée, de façon connue en soit, pour generer le signal d'activation Act des amplificateurs de lecture du plan mémoire à travers les moyens de commande MC. Par exemple, la ligne de bit de référence destinée à être déchargée lors de l'activation de la cellule de référence est connectée en entrée d'un inverseur (non représenté), prévu au sein des moyens de commande MC pour délivrer le signal d'activation Act. En pratique, plusieurs cellules. mémoires de référence, CELD1 à CELDn, sont en fait susceptibles d'être activées par la ligne de mot DWL, de manière à produire une décharge de la ligne de bit de référence qui soit plus rapide que la décharge d'une ligne de bit standard BLT d'une colonne du plan mémoire. Par ailleurs, pour compenser les effets des courants de fuite mentionnés ci-avant, et pour obtenir une mémoire fonctionnant dans une plage élevée de température notamment, on insère généralement dans le chemin de référence un circuit de retard qui est destiné à retarder la délivrance du signal d'activation des amplificateurs de lecture, de façon à obtenir un fonctionnement correct de la mémoire dans une situation de pire cas, c'est-à-dire par exemple lors d'une température élevée pour laquelle les courants de fuite sont importants. Cependant, une telle solution, si elle conduit à des performances acceptables dans la situation de pire cas, dégrade les performances de la mémoire dans les situations intermédiaires et normales de fonctionnement. 6 Une autre solution est de tenir réellement compte du courant de fuite de la ligne de bit sensée ne pas se décharger pour l'activation des amplificateurs de lecture, au niveau de chaque colonne du plan mémoire. Une telle solution consiste, lors d'une opération de lecture d'une cellule mémoire, à d'abord évaluer le courant de fuite de chacune des deux lignes de bit, pour pouvoir ensuite ré-injecter ce courant de fuite de chacune des deux lignes de bit dans l'autre, l'effet des fuites dans chacune des deux lignes de bit se compensant ainsi mutuellement. Cette solution est toutefois coûteuse, notamment en taille occupée par la mémoire sur le circuit puisqu'elle implique de prévoir une circuiterie spécifique au niveau de chacune des colonnes du plan mémoire, d'une part pour évaluer les courants de fuite et, d'autre part, pour ré-injecter ces courants de fuite dans les lignes de bit lors de l'opération de lecture. En outre, la phase d'évaluation du courant de fuite sur la ligne de bit sensée ne pas se décharger, devant être menée préalablement à toute phase de lecture proprement dite, est pénalisante en termes de vitesse de fonctionnement de la mémoire. La présente invention vise ainsi notamment à apporter une solution au problème de la prise en compte des courants de fuite des lignes de bit pour l'activation des amplificateurs de lecture, en remédiant au moins en partie aux inconvénients précités. Avec cet objectif en vue, l'invention, selon un de ses aspects, a pour objet un dispositif de mémoire comprenant un plan mémoire constitué de cellules mémoire situées à l'intersection de lignes et de colonnes du plan mémoire, et un chemin de référence destiné à délivrer un signal d'activation des amplificateurs de lecture disposés au pied des colonnes du plan mémoire, ledit chemin de référence comprenant une première colonne de référence formée de deux lignes de bit de référence sur lesquelles sont connectées des cellules mémoire de référence et des moyens de sélection d'au moins une cellule de référence destinée à décharger une des deux lignes de bit de référence dont le courant de décharge est prévu pour commander la délivrance du signal d'activation, caractérisé en ce que le chemin de référence comprend au moins une seconde colonne de cellules mémoire de référence, adaptée pour générer un courant de fuite représentatif d'un courant de fuite d'une colonne du plan mémoire sélectionnée en lecture et des moyens de recopie dudit courant de fuite vers ladite ligne de bit de la première colonne de référence prévue pour se décharger, de sorte que la décharge de ladite ligne de bit de référence est en outre fonction dudit courant de fuite. Avantageusement, la seconde colonne de référence comprend le même nombre de cellules mémoire qu'une colonne de cellules mémoire du plan mémoire, de sorte que le courant de fuite généré par la seconde colonne de référence correspond au courant de fuite de l'ensemble des cellules mémoire d'une colonne du plan mémoire sélectionnée en lecture. 8 Avantageusement, les cellules mémoire de référence de la seconde colonne du chemin de référence sont connectées à une ligne de bit de référence de ladite seconde colonne par l'intermédiaire de transistors à l'état bloqué. Selon un mode de réalisation, les moyens de recopie du courant de fuite vers la ligne de bit de référence de la première colonne de référence prévue pour se décharger comprennent un miroir de courant connecté entre la ligne de bit de référence de la seconde colonne de référence et la ligne de bit de référence de la première colonne de référence prévue pour se décharger. De préférence, la tension d'alimentation du miroir de courant est supérieure à une tension de pré-charge des lignes de bit de référence. Avantageusement, le miroir de courant comprend une boucle de rétroaction agissant sur la tension d'alimentation du miroir de courant pour s'assurer que la ligne de bit de référence de la seconde colonne de référence est à sa tension de pré-charge. De préférence, le dispositif comprend des moyens de désactivation du miroir de courant en dehors de toute opération de lecture. Selon un mode de réalisation, le signal d'activation des amplificateurs de lecture est délivré par l'intermédiaire de moyens de commande comprenant un inverseur commandé par le courant de décharge de la ligne de bit de référence de la première colonne de référence prévue pour se décharger. 9 L'invention concerne également, selon un autre de ses aspects, un procédé de commande de la délivrance d'un signal d'activation des amplificateurs de lecture disposés au pied des colonnes d'un plan mémoire d'une mémoire, cette dernière comprenant un chemin de référence comprenant une première colonne de référence formée de deux lignes de bit de référence sur lesquelles sont connectées des cellules mémoire de référence, ledit procédé comprenant la sélection d'au moins une cellule mémoire de référence destinée à décharger une des deux lignes de bit de référence dont le courant de décharge est utilisé pour commander la délivrance dudit signal d'activation, caractérisé en ce qu'il comprend la génération d'un courant de fuite représentatif d'un courant de fuite d'une colonne du plan mémoire sélectionnée en lecture et la recopie dudit courant de fuite lors d'une opération de lecture vers ladite ligne de bit de la première colonne de référence prévue pour se décharger, de sorte que le courant de décharge de ladite ligne de bit de référence est compensé par ledit courant de fuite. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles : - la figure 1 illustre schématiquement un dispositif connu de mémoire de type SRAM équipé d'un chemin de référence pour la délivrance d'un signal d'activation à destination des amplificateurs de lecture de la mémoire ; 10 - la figure 2 illustre une architecture connue d'une cellule mémoire standard du plan mémoire selon la figure 1 ; - la figure 3 illustre plus précisément une colonne de cellules mémoire du plan mémoire selon la figure 1 ; - la figure 4 illustre un mode de réalisation de l'invention ; - la figure 5 représente des chronogrammes 1.0 illustrant la décharge de la ligne de bit de référence utilisée pour la commande du signal d'activation des amplificateurs de lecture, sans prise en compte des courants de fuite et avec prise en compte des courants de fuite selon les principes de l'invention, et 15 - la figure 6 illustre une amélioration du circuit miroir de courant de la figure 4. Le principe de l'invention consiste, lors d'une opération de lecture d'une cellule d'une colonne du plan mémoire, à prendre en compte la chute de tension, 2.0 due aux courants de fuite, de la ligne de bit sensée ne pas décharger, en agissant au niveau du chemin de référence prévu pour auto-ajuster temporellement la délivrance du signal d'activation de l'amplificateur de lecture situé au pied de la colonne en lecture. 25 La figure 4 illustre un mode de réalisation du chemin de référence modifié selon le principe de l'invention. Le chemin de référence comprend tout d'abord une première colonne de référence CH D, identique à la colonne de référence décrite à la figure 30 1. Ainsi, cette première colonne de référence est formée de deux lignes de bit de référence, dont une 11 seule DBL est représentée à la figure 4. Des cellules mémoires de référence CELD1 à CELDN sont connectées sur cette colonne de référence par l'intermédiaire de transistors d'accès. Seuls les transistors d'accès TD1 à TDN connectant les cellules à la ligne de bit DBL sont représentés. Une seule ce ces cellules, par exemple CLD1, a son transistor d'accès TD1 commandé par la ligne de mot de référence DWL. Les autres cellules de référence sont prévues pour être inactives, leurs transistors d'accès étant maintenu à l'état bloqué (grille connectée à la masse GND). La ligne de bit de référence DBL est par ailleurs connectée au drain d'un transistor P4, dont la source est connectée au potentiel d'alimentation Vdd. Le transistor P4, commandé par un signal Pre appliqué sur sa grille, a pour rôle de pré-charger la ligne de bit de référence DBL au potentiel d'alimentation Vdd, en dehors des cycles de lecture de la mémoire. La cellule mémoire de référence CELD1 est programmée de sorte que, pendant un cycle de lecture de la mémoire, lorsque le transistor d'accès TD1 de cette même cellule est activé par le signal approprié (DWL = 1 logique), ce dernier est passant et un courant Iread circule à travers son canal. Aussi, un courant Iread va décharger la ligne de bit de référence DBL, préalablement pré-chargée au potentiel d'alimentation Vdd, et ramener progressivement son potentiel à 0. Les autres cellules de référence de la colonne de référence COL D sont programmées de façon opposée à la cellule CELD1, de sorte que, les transistors d'accès de ces cellules étant dans leur état bloqué (signal GND 12 appliqué sur leur grille), la décharge de l'autre ligne de bit de référence (non représentée) de la colonne est provoquée par des courants de fuite de ces transistors d'accès. Selon un mode de réalisation de l'invention, le chemin de référence de la mémoire comprend au moins une seconde colonne de référence COL R, utilisée uniquement aux fins de générer un courant de fuite représentatif du courant de fuite d'une colonne COLj du plan mémoire sélectionnée en lecture. Pour ce faire, la seconde colonne de référence COL R comprend une pluralite de cellules mémoire de référence CELR1 à CELRN connectées par un premier côté, via un transistor d'accès, respectivement TRI à TRN, à une ligne de bit de référence DLBL de la seconde colonne de référence et par l'autre côté, à Vdd. La seconde colonne de référence comprend dans l'exemple de réalisation un même nombre N de cellules mémoire de référence CELR1 à CELRN que le nombre de cellules mémoire constituant une colonne COLj du plan mémoire. Le fait d'utiliser une seconde colonne de référence avec N cellules, lesquelles sont programmées avec une donnée opposée à celle contenue dans une cellule sélectionnée pour décharger la ligne de bit de référence DBL, permet de tenir compte d'un pire cas de fonctionnement dans lequel le courant de fuite d'une colonne est maximum. En d'autres termes, les N cellules de référence de la seconde colonne de référence permettent de modéliser la fuite maximale de N cellules mémoire d'une colonne du plan mémoire. 13 Les cellules CELR1 à CELRN constituant la seconde colonne de référence sont donc prévues pour être inactives, c'est-à-dire que leur transistor d'accès est maintenu à l'état bloqué (GND sur leur grille) et sont programmées de façon opposée à la cellule CELD1 activée dans la première colonne de référence, c'est-à-dire avec un 0 sur le nœud interne côté gauche de la cellule sur la figure 4. La ligne de bit DL3L de la seconde colonne de référence étant pré-chargée à Vdd, les transistors TRI à TRN, bien qu'étant à l'état bloqué, sont donc chacun traversés par un courant de fuite Ioff, car une différence de potentiel égale à Vdd apparaît entre leur drain et leur source. L'ensemble de ces courants de fuite Nxloff va donc conduire à tirer vers la masse la ligne de bit DLBL de la seconde colonne de référence, simulant de cette manière la décharge de la ligne de bit sensée ne pas se décharger d'une colonne du plan mémoire sélectionnée en lecture, due au courant de fuite de l'ensemble des cellules mémoire de la colonne. Le courant de fuite Nxloff est alors recopié par un miroir de courant M, pour pouvoir être réinjecté lors d'un cycle de lecture dans la ligne de bit de référence DBL de la première colonne de référence, dont la décharge est utilisée pour la commande de la délivrance du signal d'activation des amplificateurs de lecture du plan mémoire. Pour ce faire, le miroir de courant M, permettant la recopie du courant de fuite Nxloff vers la ligne de bit de référence DBL, est connecté entre la ligne de bit de référence DLBL de la seconde colonne de référence COL R et la ligne de bit 14 de référence DBL. Pour un fonctionnement correct du miroir de courant, il est nécessaire de l'alimenter avec une tension VDD SHIFT superieure a la tension de pré-charge Vdd des lignes de bit. Des transistors PMOS Pl, P2, P1B, P2B forment le miroir de courant M, lequel est donc attaqué par le courant de fuite Nxloff généré par la seconde colonne de référence COL R. L'étage de miroir de courant M est rendu passant pendant un cycle de lecture via un signal de synchronisation wln (wln = 0 logique) appliqué sur la grille du transistor PiB. Le signal wln est un signal inverse du signal DHL activant une cellule mémoire de la première colonne de référence. Le transistor P1B assure ainsi un contrôle du courant fourni par le miroir de courant M en gérant la durée de la ré-injection du courant de fuite NxIoff dans la ligne de bit de référence DBL. Le transistor P1B permet ainsi de n'injecter le courant Nxloff dans la ligne de bit de référence DBL que lorsque la pré-charge de la ligne de bit de référence DBL (commandée par le signal Pre) est inactive, autrement dit au cours d'une opération de lecture proprement dite, pendant laquelle la ligne de bit de référence DBL se décharge. En dehors de tout cycle de lecture, les lignes de bit sont pré- chargées et le transistor P1B est alors avantageusement commandé (wln = 1 logique) pour désactiver le miroir de courant afin d'éviter toute consommation statique du circuit. Par ailleurs, un transistor P3 est prévu entre la sortie de l'étage miroir de courant M et la ligne de bit de référence DBL, servant à masquer les variations 15 de tension de la ligne de bit de référence au miroir de courant. La tension entre le nœud P3 et P2B va ainsi être plus constante que celle de =_a ligne de bit de référence DBL, ce qui évite avantageusement les variations du courant NxIoff produit par le miroir de courant. Le signal Irait commandant le transistor Pl du miroir de courant permet, lorsqu'il est remplacé par la masse GND, de mettre éventuellement le système de recopie en stand-by. Le dispositif selon l'invention permet ainsi de décharger la ligne de bit de référence DBL de la première colonne de référence par un courant de décharge (Iread-N* Ioff) . B' utilisation d'un tel courant de décharge pour la ligne de bit de référence DBL, où le courant de décharge normal Iread est compensé par le courant de fuite Nxloff injecté dans la ligne de bit DBL, permet de prendre en compte la fuite des transistors d'accès bloqués des cellules d'une colonne du plan mémoire pour la commande du signal d'activation des amplificateurs de lecture du plan mémoire. Selon l'exemple ci-dessus, une seule cellule CELD1 est sélectionnée pour décharger la ligne de bit de référence DBL de la première colonne de référence, dont 2.5 la décharge est utilisée pour la commande de la délivrance du signal d'activation des amplificateurs de lecture du plan mémoire. Dans une variante, P cellules peuvent être sélectionnées pour décharger la ligne de bit de 30 référence DBL, qui est alors parcourue par le courant de décharge Pxlread. Dans ce cas, la seconde colonne de 16 référence COL R est dupliquée P fois, c'est-à-dire autant de fois qu'il y a de cellules sélectionnées pour décharger la ligne de bit de référence DBL, de sorte à avoir P colonnes de référence COL R connectées en parallèle. En effet, comme on a PxIread qui décharge la ligne de bit de référence DBL, il faut donc injecter PxNxloff sur cette ligne de bit de référence pour avoir une décharge proportionnelle à l'établissement du signal sur une ligne de bit normale du plan mémoire. Les trois chronogrammes de la figure 5 illustrent respectivement, de haut en bas : - la chute de potentiel V _DBL de la ligne de bit de référence DBL utilisée pour la commande du signal d'activation des amplificateurs de lecture, d'une part en fonction du courant Iread uniquement (en pointillés) et, d'autre part, en fonction du courant Iread-N*Ioff, - le signal d'activation Act des amplificateurs de lecture, et - le potentiel de décharge V BLT de la ligne de bit BLT d'une colonne du plan mémoire sélectionnée en lecture et le potentiel de décharge V BLF de la ligne de bit BLF de la colonne sensée ne pas se décharger, mais qui en fait se décharge lentement en raison des courants de fuite. Le signal d'activation des amplificateurs de lecture Act est délivré lorsque le signal de décharge V DBL de la ligne de bit de référence, fonction de Iread et N*Ioff, passe sous un certain seuil Th, qui correspond au seuil de l'inverseur constituant les moyens de commande MC, selon l'exemple où les moyens de commande comportent un inverseur. 17 En commandant ainsi le signal d'activation Act par un signal de décharge V DBL fonction de Iread et N*Ioff, on retarde la délivrance du signal d'activation Act, de sorte que la différence de potentiel VDIFF entre la ligne de bit BLT et la ligne de bit BLF de la colonne du plan mémoire en lecture est alors suffisante pour permettre une lecture correcte par l'amplificateur. L'invention permet donc de tenir compte des courants de fuite de la colonne du plan mémoire en lecture pour adapter la délivrance du signal d'activation de l'amplificateur de lecture et ce, sans qu'il soit nécessaire de prévoir une phase d'évaluation des courants de fuite comme dans les circuits de compensation de l'état de la technique. Une contrainte à prendre en compte pour un bon fonctionnement de l'ensemble est d'appliquer une tension adéquate VDD SHIFT au miroir de courant M, sans que cette dernière puisse influencer défavorablement la tension sur la ligne de bit de référence DLBL utilisée pour émuler le courant de fuite Nxloff. Une amélioration à cet effet du circuit miroir de courant de la figure 4 consiste à prévoir une boucle de rétroaction R, intercalée entre le miroir de courant et la ligne de bit de référence DLBL, agissant sur un transistor P5 permettant de commander l'application de la bonne tension VDD SHIFT au miroir de courant en fonction de la tension sur la ligne de bit de référence DLBL. La boucle de rétroaction comprend un comparateurCOMP permettant de comparer la valeur de la tension sur la ligne de bit de référence et en entrée du miroir de 18 courant. La rétroaction sur VDD SFIFT permet ainsi de s'assurer que la ligne de bit de référence est bien préchargée à Vdd. 19 REVENDICATIONS 1. Dispositif de mémoire comprenant un plan mémoire (MEM) constitué de cellules mémoire situées à l'intersection de lignes (WLi) et de colonnes (COLj) du plan mémoire, et un chemin de référence (CHdum) destiné à délivrer un signal d'activation (Act) des amplificateurs de lecture (SA) disposés au pied des colonnes du plan mémoire, ledit chemin de référence comprenant une première colonne de référence (COL D) formée de deux lignes de bit de référence sur lesquelles sont connectées des cellules mémoire de référence (CELD1,...,CELDN) et des moyens de sélection (DWL) d'au moins une cellule de référence (CELD1) destinée à décharger une des deux lignes de bit de référence (DBL) dont le courant de décharge est prévu pour commander la délivrance du signal d'activation, caractérisé en ce que le chemin de référence comprend au moins une seconde colonne de cellules mémoire de référence (COL R), adaptée pour générer un courant de fuite (Nxloff) représentatif d'un courant de fuite d'une colonne du plan mémoire sélectionnée en lecture et des moyens de recopie (M) dudit courant de fuite (NxIoff) vers ladite ligne de bit de la première colonne de référence prévue pour se décharger, de sorte que la décharge de ladite ligne de bit de référence (DBL) est en outre fonction dudit courant de fuite. 2. Dispositif selon la revendication 1, caractérisé en ce que la seconde colonne de référence (COL R) comprend le même nombre de cellules mémoire 20(CELR1, ..., CELRN) qu'une colonne de cellules mémoire du plan mémoire (MEM), de sorte que le courant de fuite (Ioff) généré par la seconde colonne de référence correspond au courant de fuite de l'ensemble des cellules mémoire d'une colonne du plan mémoire sélectionnée en lecture. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que les cellules mémoire de référence de la seconde colonne du chemin de référence sont connectées à une ligne de bit de référence (DLBL) de ladite seconde colonne par l'intermédiaire de transistors (TRI, ..., TRN) à l'état bloqué. 4. Dispositif selon la revendication 3, caractérisé en ce que les moyens de recopie (M) du courant de fuite (Ioff) vers la ligne de bit de référence de la première colonne de référence prévue pour se décharger comprennent un miroir de courant connecté entre la ligne de bit de référence de la seconde colonne de référence et la ligne de bit de référence (DBL) de la première colonne de référence prévue pour se décharger. 5. Dispositif selon la revendication 4, caractérisé en ce que la tension d'alimentation (VDD SHIFT) du miroir de courant (M) est supérieure à une tension de pré-charge (Vdd) des lignes de bit de référence. 21. Dispositif selon la revendication 5, caractérisé en ce que le miroir de courant (M) comprend une boucle de rétroaction agissant sur la tension d'alimentation (VDD SHIFT) du miroir de courant pour s'assurer que la ligne de bit de référence (DLBL) de la seconde colonne de référence est à sa tension de pré-charge. 7. Dispositif selon l'une quelconque des revendications 4 à 6, caractérisé en ce qu'il comprend des moyens de désactivation (wln) du miroir de courant (M) en dehors de toute opération de lecture. 8. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens de sélection (DWL) comprennent une ligne de mot de référence du chemin de référence. 9. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le signal d'activation (Act) des amplificateurs de lecture (SA) est délivré par l'intermédiaire de moyens de commande (MC) comprenant un inverseur commandé par le courant de décharge (Iread-N*Ioff) de la ligne de bit de référence (DBL) de la première colonne de référence prévue pour se décharger. 10. Procédé de commande de la délivrance d'un signal d'activation (Act) des amplificateurs de lecture disposés au pied des colonnes d'un plan mémoire d'une mémoire (MEM), cette dernière comprenant un chemin de 22référence (CHdum) comprenant une première colonne de référence formée de deux lignes de bit de référence sur lesquelles sont connectées des cellules mémoire de référence (CELD1,...CELN), ledit procédé comprenant la sélection d'au moins une cellule mémoire de référence (CELD1) destinée à décharger une des deux lignes de bit de référence (DBL) dont le courant de décharge est utilisé pour commander la délivrance dudit signal d'activation, caractérisé en ce qu'il comprend la génération d'un courant de fuite (Nxloff_) représentatif d'un courant de fuite d'une colonne du plan mémoire sélectionnée en lecture et la recopie dudit courant de fuite (NxIoff) lors d'une opération de lecture vers ladite ligne de bit (DBL) de la première colonne de référence prévue pour se décharger, de sorte que le courant de décharge (Iread-N*loff)) de ladite ligne de bit de référence (DBL) est compensé par ledit courant de fuite. 23