FR 2915019 A1 20081017 FR 0754442 A 20070413 B7804 1 MÉMOIRE ROM MULTIBIT Domaine de l'invention La présente invention concerne le domaine des dispositifs mémoire et plus particulièrement des mémoires mortes (ROM). Arrière-plan de l'invention La figure 1 représente une approche possible à la réalisation d'un circuit ROM. Ce circuit code des données selon la position des lignes connectées aux bornes principales d'un transistor. Quatre transistors T sont représentés en figure 1 et deux lignes A et B sont prévues. Chaque transistor peut mémori- ser un bit de données. Dans ce processus de codage particulier, un "0" est connecté en reliant les deux bornes principales d'un transistor à la même ligne, alors qu'un "1" est codé en connectant les bornes principales d'un transistor à des lignes différentes. Dans le cadre de ce processus de codage, des transistors adjacents partagent une même connexion de borne principale, réduisant ainsi le nombre de connexions nécessaire. Ceci est possible étant donné que le codage est basé sur la connexion d'une borne principale d'un transistor par rapport à l'autre plutôt que sur la connexion effective de chaque borne. La figure 2 représente une autre approche proposée par la demanderesse et décrite dans le brevet US N 6 636 434. Ce circuit permet de coder deux bits par transistor du circuit. B7804 2 Quatre lignes A, B, C, D sont prévues dans ce mode de réalisation et à nouveau des transistors adjacents partagent une connexion commune de borne principale. Dans ce mode de réalisation, le processus de codage utilisé est illustré par le tableau 1 ci- après : Tableau 1 Données Connexion drain/source du transistor MOS 00 AB BA CD DC 01 AD BC CB DA AC BD CA DB 11 AA BB CC DD Les processus de codage décrits ci-dessus nécessitent deux lignes par bit de données à coder. Il est généralement souhaitable de réduire le nombre de lignes de tels circuits quand 10 cela est possible pour réduire la surface de la mémoire et les coûts de fabrication. Résumé de l'invention Selon un premier aspect de la présente invention, il est prévu une mémoire ROM comprenant un ensemble de points mémoire agencés en rangées et en colonnes, chaque point mémoire étant susceptible de mémoriser deux bits de données et comprenant un commutateur unique commandable pour connecter ensemble des première et seconde bornes du commutateur, chacune des première et seconde bornes étant connectées à l'une de première, deuxième et troisième lignes conductrices, dans laquelle le commutateur est connecté par l'intermédiaire des première et seconde bornes entre les première et seconde lignes pour coder une première valeur de données, entre les première et troisième lignes pour coder une deuxième valeur de données, entre les deuxième et troisième lignes pour coder une troisième valeur de données et sur la même des première, deuxième et troisième lignes pour coder une quatrième valeur de données. Selon un exemple de réalisation de la présente inven- tion, la première borne du commutateur est connectée à l'une des première et troisième lignes, et la seconde borne du commutateur B7804 3 est connectée à l'une des deuxième et troisième lignes, la connexion de chacune des première et deuxième bornes mémorisant l'un des deux bits de données. Selon un exemple de réalisation de la présente inven-5 tion, chaque commutateur est un transistor MOS. Selon un exemple de réalisation de la présente invention, les grilles des transistors MOS d'une même rangée sont interconnectées. Selon un exemple de réalisation de la présente inven-10 tion, la première borne est une borne de drain et la deuxième borne est une borne de source. Un autre aspect de la présente invention prévoit un circuit de lecture mémoire pour lire la mémoire ROM ci-dessus, comprenant : 15 un premier commutateur agencé pour connecter la première ligne à l'un d'un premier noeud de sortie et d'un premier niveau de tension ; un second commutateur agencé pour connecter la deuxième ligne à l'un d'un deuxième noeud de sortie et du premier 20 niveau de tension ; et un moyen de précharge agencé pour mémoriser un second niveau de tension sur l'une sélectionnée des première et deuxième lignes. Selon un exemple de réalisation de la présente inven- 25 tion, le circuit de lecture en mémoire comprend en outre un premier inverseur connecté entre la première ligne et le premier noeud de sortie et un second inverseur connecté entre la deuxième ligne et le deuxième noeud de sortie. Un autre aspect de la présente invention prévoit un 30 procédé de codage de données dans une mémoire ROM comprenant des points mémoire agencés en rangées et en colonnes, chaque colonne comprenant en outre trois lignes conductrices, chaque point mémoire mémorisant deux bits de données et comprenant un commuta- teur commandable ayant des première et deuxième bornes princigales, ce procédé comprenant l'étape consistant à connecter B7804 4 indépendamment les première et seconde bornes aux première, deuxième et troisième lignes pour coder les données, la connexion de la première borne à la première ligne et de la seconde borne à la deuxième ligne codant une première valeur de données ; la connexion de la première borne à la première ligne et de la seconde borne à la troisième lignes codant une deuxième valeur de données ; la connexion de la première borne à la deuxième ligne et de la seconde borne à la troisième ligne codant une troisième valeur de données ; et la connexion des première et seconde bornes à une même des première, deuxième et troisième lignes codant une quatrième valeur de données. Selon un exemple de réalisation de la présente invention, chaque commutateur est un transistor MOS, la première borne est une borne de drain et la deuxième borne est une borne de source, la source et le drain de chaque point mémoire étant codés selon le tableau ci-dessous, dans lequel les première, deuxième et troisième lignes sont désignées respectivement par A, B et C : Drain Source Bit A B 00 A C 01 C B 10 C C 11 Un autre aspect de la présente invention prévoit un procédé de décodage de données d'une mémoire ROM comprenant un ensemble de points mémoire agencés en rangées et en colonnes, chaque point mémoire étant capable de mémoriser deux bits de données et comprenant un commutateur unique commandable pour connecter l'une à l'autre les première et deuxième bornes des commutateurs, chacune des première et deuxième bornes étant connectée à l'une de première, deuxième et troisième lignes, le procédé comprenant : connecter les deuxième et troisième lignes à un premier niveau de tension ; mémoriser un deuxième niveau de tension sur la première ligne ; activer l'un des points mémoire ; et détecter la tension sur la première ligne et déter- B7804 miner un premier bit des données en fonction de la tension détectée. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 5 d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente un circuit de mémorisation de 10 bits de données uniques ; la figure 2 représente un circuit de mémorisation de paires de bits de données en utilisant quatre lignes ; la figure 3 illustre un circuit de mémoire selon un mode de réalisation de la présente invention ; et 15 les figures 4a et 4b illustrent un circuit de décodage selon un mode de réalisation de la présente invention. Description détaillée La figure 3 illustre un mode de réalisation d'une mémoire ROM. Comme cela est représenté, le circuit de mémoire 20 comprend trois lignes A, B et C, chacune étant formée par exemple d'une piste conductrice dans une couche d'un circuit intégré. Dans cet exemple, des transistors MOS sont utilisés pour mémoriser des informations sur la base de la connexion de chacune de leurs bornes principales à l'une des lignes A, B et C. Quatre 25 transistors T1 à T4 sont illustrés en figure 3. Dans ce mode de réalisation, la source et le drain du transistor MOS peuvent être connectés indépendamment aux lignes mémoire A, B et C plutôt que d'avoir une connexion commune avec un transistor adjacent, comme cela est le cas pour les circuits représentés en 30 figures 1 et 2. Dans un mode de réalisation, le tableau 2 suivant est utilisé pour coder les bits de données, ce tableau montrant la valeur à deux bits codée en fonction de la connexion du drain et de la source de chaque transistor : B7804 6 Tableau 2 Drain Source Bit A B 00 A C 01 C B 10 C C 11 Ainsi, comme cela est représenté, dans un mode de réalisation, le drain du transistor MOS peut être connecté aux lignes A ou C, alors que la source de ce transistor MOS peut être connectée à la ligne B ou C. La ligne C peut être considérée comme désignant un "1" et les lignes A et B un "0". Ainsi, si ni la source ni le drain n'est connecté à la ligne C on code "00". Toutefois, quand les deux lignes sont connectées à la ligne C, "11" est codé ; quand la source est connectée à la ligne C et le drain à la ligne A, "01" est codé ; et quand le drain est connecté à la ligne C et la source à la ligne B, "10" est codé. De cette façon, la source et le drain de chaque transistor MOS peuvent être considérés comme mémorisant indépendamment des bits de données respectifs. Un exemple de la connexion du drain et de la source de chaque transistor pour chacune des valeurs de données "00", "01", "10" et "11" est illustré en figure 3. Dans des variantes de réalisation, "11" peut être codé non seulement en connectant la source et le drain à la ligne C, mais également en connectant la source et le drain à une des autres lignes, en d'autres termes à la ligne A ou à la ligne B. Les figures 4a et 4b illustrent un circuit de décodage des bits de données stockés dans la mémoire de la figure 3. Comme cela est représenté dans ces figures, le circuit comporte deux inverseurs 2, 4 et deux commutateurs 6, 8. Les commutateurs 6, 8 sont connectés à des lignes A et B de la mémoire. La ligne C de la mémoire est connectée à la masse. Chaque commutateur 6, 8 permet aux lignes A et B respectivement d'être connectées au noeud d'entrée de l'inverseur respectif 2, 4 ou à un noeud de masse. B7804 7 Dans un premier état du circuit de décodage représenté en figure 4a, le commutateur 6 est commandé pour connecter la ligne A à l'inverseur 2 et le commutateur 8 est connecté pour connecter la ligne B à la masse. Dans cette configuration, les informations mémorisées sur le drain du transistor MOS peuvent être déterminées et, en particulier, on peut déterminer si le drain du transistor MOS est connecté à la ligne A ou non. La ligne A est alors préchargée à un niveau de tension prédéterminé différent de la tension de la masse. Par exemple, en supposant une tension de masse de 0 V, la ligne A est préchargée à 3 V. La précharge est par exemple réalisée en utilisant un autre commutateur, non représenté dans les figures, qui permet à un condensateur ou moyen similaire de stockage de charge d'être connecté à la ligne pour la précharger, puis d'être déconnecté de la ligne. Le transistor à tester est alors activé en fournissant une tension sur son noeud de grille. La connexion du drain du transistor est alors indiquée par le signal à la sortie de l'inverseur 2 qui est connectée à un premier noeud de sortie appelé "output 1" du circuit de décodage. Le décodage est basé sur le principe selon lequel la source du transistor est connectée à la ligne B ou C, ces lignes étant au potentiel de la masse, et donc si le drain est connecté à la ligne A, la tension sur la ligne A sera déchargée, mais si le drain n'est pas connecté à la ligne A, la tension de précharge demeurera sur la ligne A. Ainsi, si la tension sur le noeud de sortie "output 1" est à environ la tension de précharge, par exemple 2 V, ce signal indique que le drain n'est pas connecté à la ligne A tandis que, si la sortie est à la tension de la masse, par exemple 0 V, ceci indique que le drain est connecté à la ligne A. Comme l'illustre la figure 4b, pour déterminer la connexion de la source du transistor et en particulier si elle est connectée à la ligne B ou non, le circuit de décodage est alors commuté de sorte que le commutateur 6 connecte la ligne A B7804 8 à la masse tandis que le commutateur 8 connecte la ligne B à l'inverseur 4. La ligne B est alors connectée à une tension de précharge qui est à un niveau de tension distinct de la tension de la masse, par exemple 3 V. Le transistor à tester est alors activé en fournissant une tension à sa borne de grille. Le décodage du bit associé à la source du transistor est basé sur le principe selon lequel le drain est connecté à la ligne A ou à la ligne C, qui ont été connectées à la masse. En conséquence, si la source est connectée à la ligne B, la tension stockée sur la ligne B sera déchargée par suite de l'activation du transistor tandis que si la source est connectée à la ligne C, la tension sur la ligne B ne sera pas déchargée. La connexion de la source est indiquée par le signal sur le noeud de sortie de l'inverseur 4 qui fournit une seconde sortie, appelée "output 2" du circuit de décodage. En particulier, si cette sortie est sensiblement à la tension de précharge, par exemple supérieure à 2 V, ceci indique que la source n'est pas connectée à la ligne B tandis que si la sortie est à la tension de la masse, ceci indique que la source est connectée à la ligne B. Les sorties 1 et 2 du circuit de décodage fournissent ainsi les données décodées à partir de la mémoire ROM. En supposant que les tensions de précharge utilisées pour précharger les lignes A et B sont à un niveau logique haut, et qu'un niveau logique bas correspond à la tension de la masse, ces sorties peuvent directement fournir les bits de données mémorisés par chaque transistor dans la mémoire ROM. Les étapes de décodage ci-dessus peuvent être répétées pour chaque transistor de la mémoire ROM et une rangée de tran- sistors de la mémoire ROM peut être décodée en une fois, puis les rangées décodées séquentiellement. Par exemple, les grilles des transistors d'une rangée sont connectées ensemble de sorte que les rangées de transistor peuvent être activées en même temps. Il sera clair que ce circuit de décodage n'effectue en fait pas de distinction entre les connexions de source et de drain. En d'autres termes, un transistor ayant une source B7804 9 connectée à la ligne A et un drain connecté à la ligne B sera lu de la même façon que si la source était connectée à la ligne B et le drain à la ligne A. En conséquence, selon un processus de codage plus général, le codage est réalisé en fonction des lignes connectées par les transistors. En d'autres termes, une première valeur de données est codée en connectant un transistor entre les lignes A et B, une seconde valeur de données est codée en connectant un transistor entre les lignes B et C, une troisième valeur de données est codée en connectant un transistor entre les lignes A et C, et une quatrième valeur de données est codée en connectant les deux bornes d'un transistor à une même ligne. On a donc décrit une mémoire ROM dans laquelle deux bits de données peuvent être codés en n'utilisant que trois lignes. Des commutateurs, respectifs, par exemple des transis-tors dans la mémoire sont utilisés pour coder deux bits de données. Chaque commutateur a deux bornes principales et une borne de commande ou grille et les données sont mémorisées en fonction de la connexion de chacune des bornes principales du commutateur. Bien qu'un exemple de codage particulier ait été décrit, il sera clair pour l'homme de l'art que de nombreuses variantes et modifications peuvent être faites. En particulier, bien que dans les modes de réalisation ci-dessus un exemple particulier de valeur de données codées par chaque connexion ait été décrit, dans des variantes de processus de codage, chacune des connexions du commutateur pourrait être utilisée pour coder l'une différente des valeurs de données. Par exemple, la connexion des deux bornes du commutateur à la même ligne pourrait coder "01", la connexion des première et troisième lignes pourrait coder "11", la connexion des seconde et troisième lignes pour-rait coder "00" et la connexion des première et seconde lignes pourrait coder "10". Dans ce cas, le circuit de décodage peut comprendre un circuit logique supplémentaire simple pour convertir les signaux de sortie en données correctes. B7804 10 Les lignes A, B et C sont par exemple formées en tant que pistes conductrices dans une couche d'une structure de circuit intégré et les connexions d'un commutateur à ces lignes sont par exemple formées par des nias bien que d'autres disposi- tions soient possibles. Les pistes conductrices pour former les lignes sont par exemple formées de cuivre ou d'autres métaux ou alliages métalliques. En outre, bien que des modes de réalisation particuliers utilisant des transistors MOS aient été décrits, dans des variantes de réalisation d'autres types de transistors ou de commutateurs pourraient être utilisés, par exemple des transis-tors bipolaires. REVENDICATIONS 1. Mémoire ROM comprenant un ensemble de points mémoire agencés en rangées et en colonnes, chaque point mémoire étant susceptible de mémoriser deux bits de données et comprenant un commutateur unique (T1-T4) commandable pour connecter ensemble des première et seconde bornes du commutateur, chacune des première et seconde bornes étant connectées à l'une des première, deuxième et troisième lignes conductrices (A, B et C), dans laquelle le commutateur est connecté par l'intermédiaire des première et seconde bornes entre les première et seconde lignes pour coder une première valeur de données, entre les première et troisième lignes pour coder une deuxième valeur de données, entre les deuxième et troisième lignes pour coder une troisième valeur de données et sur la même des première, deuxième et troisième lignes pour coder une quatrième valeur de données. 2. Mémoire ROM selon la revendication 1, dans laquelle la première borne du commutateur est connectée à l'une des première et troisième lignes, et la seconde borne du commutateur est connectée à l'une des deuxième et troisième lignes, la connexion de chacune des première et deuxième bornes mémorisant l'un des deux bits de données. 3. Mémoire ROM selon la revendication 1, dans laquelle chaque commutateur est un transistor MOS. 4. Mémoire ROM selon la revendication 3, dans laquelle 25 les grilles des transistors MOS d'une même rangée sont inter-connectées. 5. Mémoire ROM selon la revendication 3, dans laquelle la première borne est une borne de drain et la deuxième borne est une borne de source. 30 6. Circuit de lecture mémoire pour lire la mémoire ROM selon l'une quelconque des revendications précédentes, comprenant :B7804 12 un premier commutateur (6) agencé pour connecter la première ligne à l'un d'un premier noeud de sortie et d'un premier niveau de tension ; un second commutateur (8) agencé pour connecter la 5 deuxième ligne à l'un d'un deuxième noeud de sortie et du premier niveau de tension ; et un moyen de précharge agencé pour mémoriser un second niveau de tension sur l'une sélectionnée des première et deuxième lignes. 10 7. Circuit de lecture en mémoire selon la revendication 6, comprenant en outre un premier inverseur (2) connecté entre la première ligne et le premier noeud de sortie et un second inverseur (4) connecté entre la deuxième ligne et le deuxième noeud de sortie. 15 8. Procédé de codage de données dans une mémoire ROM comprenant des points mémoire agencés en rangées et en colonnes, chaque colonne comprenant en outre trois lignes conductrices (A, B et C), chaque point mémoire mémorisant deux bits de données et comprenant un commutateur commandable (T1-T4) ayant des première 20 et deuxième bornes principales, ce procédé comprenant l'étape consistant à connecter indépendamment les première et seconde bornes aux première, deuxième et troisième lignes pour coder les données, la connexion de la première borne à la première ligne et de la seconde borne à la deuxième ligne codant une première 25 valeur de données ; la connexion de la première borne à la première ligne et de la seconde borne à la troisième ligne codant une deuxième valeur de données ; la connexion de la première borne à la deuxième ligne et de la seconde borne à la troisième ligne codant une troisième valeur de données ; et la connexion 30 des première et seconde bornes à une même des première, deuxième et troisième lignes codant une quatrième valeur de données. 9. Procédé selon la revendication 8, dans lequel chaque commutateur est un transistor MOS, la première borne est une borne de drain et la deuxième borne est une borne de source, la 35 source et le drain de chaque point mémoire étant codés selon leB7804 13 tableau ci-dessous, dans lequel les première, deuxième et troisième lignes sont désignées respectivement par A, B et C : Drain Source Bit A B 00 A C 01 C B 10 C C 11 10. Procédé de décodage de données d'une mémoire ROM comprenant un ensemble de points mémoire agencés en rangées et en colonnes, chaque point mémoire étant capable de mémoriser deux bits de données et comprenant un commutateur unique (T1-T4) commandable pour connecter l'une à l'autre les première et deuxième bornes des commutateurs, chacune des première et deuxième bornes étant connectée à l'une des première, deuxième et troi-sième lignes (A, B et C), le procédé comprenant : connecter les deuxième et troisième lignes à un premier niveau de tension ; mémoriser un deuxième niveau de tension sur la première ligne ; activer l'un des points mémoire ; et détecter la tension sur la première ligne et déterminer un premier bit des données en fonction de la tension détectée.