FR 2910686 A1 20080627 FR 0655688 A 20061220 DISPOSITIF DE MÉMORISATION A STRUCTURE MULTI-NIVEAUX DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine de l'enregistrement de données, et plus particulièrement un support d'enregistrement de données sur plusieurs niveaux. Dans le domaine de l'informatique, des capacités mémoires de plus en plus importantes sont nécessaires. Il existe plusieurs types de mémoire pour enregistrer des données : des mémoires de masse, par exemple un disque dur ou un disque optique, ou des mémoires dynamiques, par exemple une mémoire DRAM ( Dynamic Random Access Memory en anglais, ou mémoire à accès aléatoire dynamique) ou de type Flash. Les mémoires dynamiques sont également appelées mémoires solides dans la mesure où aucun élément mécanique mobile n'est utilisé. Les mémoires de type Flash sont généralement basées sur un circuit électronique réalisé en surface d'un substrat de silicium et interconnecté par des lignes électriques, par exemple des pistes de cuivre ou des plots de nickel, placées au-dessus de cette surface. Ce circuit électronique peut par exemple être réalisé à partir de transistors NOS à grille flottante. Dans ce type de transistor MOS, la grille flottante est isolée électriquement du canal du transistor par une première couche diélectrique, appelée oxyde tunnel , et isolée électriquement de 2910686 2 la grille de commande du transistor par une seconde couche diélectrique, appelée oxyde interpoly car comportant un empilement de fines couches d'oxyde, de nitrure, et d'oxyde. La grille flottante et ces deux 5 couches diélectriques sont disposées entre la grille de commande et le canal du transistor. La grille flottante est l'élément de stockage de l'information. La charge électrique stockée dans cette grille flottante représente l'information et induit un décalage de la 10 caractéristique de transfert du transistor vu depuis la grille de commande. La lecture de l'information stockée dans la grille flottante se base donc sur ce décalage. Les opérations d'écriture et d'effacement sont effectuées par transfert de charges électriques à 15 travers l'oxyde tunnel, pour charger ou décharger la grille flottante. De tels transistors sont décrits dans les documents WO 90/11621 et Transistors MOS et sa technologie de fabrication de Skotnicki, Techniques de l'Ingénieur. Electronique, 2000, Vol. 2, n E2430. 20 Pour augmenter la capacité d'une mémoire, il est connu d'accroître la densité d'intégration surfacique des éléments de stockage. Par exemple, pour les mémoires solides, le progrès des techniques lithographiques permet une diminution de la taille des 25 circuits, par exemple des transistors, augmentant ainsi la densité d'intégration surfacique possible sur ce type de mémoire. Toutefois, avec ce type de mémoire, les augmentations de la capacité de stockage sont liées uniquement à l'augmentation de la densité d'intégration 30 surfacique des éléments de stockage. 2910686 3 Il existe également des mémoires dites à micro-pointes , comportant un support de stockage adressé au moyen d'un réseau de micro-pointes mobiles. Ces micro-pointes modifient localement des propriétés 5 physico-chimiques (par exemple mécanique, thermique ou électrique) de la surface du support de stockage pour y écrire des informations. Ces informations peuvent ensuite être lues par détection des modifications des propriétés physico-chimiques réalisées sur la surface 10 du support. Dans ce type de mémoire, les extrémités des micro-pointes définissent la limite de la densité surfacique des éléments de stockage. La densité surfacique obtenue (par exemple de l'ordre de 0,15 Tbits/cm2) prédispose ces mémoires à des 15 applications de grande capacité dans un petit volume, par exemple destinées à des dispositifs "nomades". Par ailleurs, leur technologie de fabrication ne nécessitant pas de moyens lithographiques avancés, leur coût de fabrication reste peu élevé. 20 Le document The "Millipede" - More than one thousand tips for future AFM data storage de P. Vettiger et al., IBM J. Res. Develop., vol. 44, n 3, mai 2000, pages 323 à 340, décrit une mémoire à micro-pointes mettant en oeuvre les techniques de la 25 microscopie à force atomique (AFM) sur la surface d'une couche de stockage à base de matériaux polymères. Les informations stockées dans cette mémoire se présentent sous forme de trous réalisés dans la couche de stockage. 30 Il est également possible de modifier d'autres propriétés d'une telle couche de stockage, 2910686 4 comme par exemple la conduction, modifiée par un champ électrique généré par les micro-pointes. Mais là encore, les augmentations des capacités de stockage de telles mémoires à 5 micro-pointes sont liées uniquement à l'augmentation de la densité d'intégration surfacique des éléments de stockage et à la réduction des dimensions des extrémités des micro-pointes. EXPOSÉ DE L'INVENTION 10 Un but de la présente invention est de proposer un dispositif dont la capacité de stockage ne soit pas liée uniquement à la densité d'intégration surfacique des éléments de stockage du dispositif et aux dimensions de la surface du dispositif de stockage. 15 Pour cela, la présente invention propose un dispositif de mémorisation de données, comportant au moins - un empilement de couches formé par une alternance de premières couches de conductivité 20 inférieure à environ 0,01 (S2. cm) -1, ou inférieure à environ 0,1 (S2. cm) -1, ou inférieure à environ 1.10-3 (S2. cm) -'-, et de secondes couches de conductivité supérieure à environ 1 (S2.cm)-1, ou superieure à environ 0,1 (.cm)', ou supérieure à environ 10 (S2. cm) -', 25 - une pluralité de colonnes disposées dans l'empilement de couches, et traversant, par exemple perpendiculairement, chaque couche de cet empilement, chacune des colonnes étant formée par au moins une portion de matériau semi-conducteur entourée d'au moins 30 une couche de stockage de charges électriques isolée 2910686 5 électriquement de la portion de matériau semi-conducteur et de l'empilement. On utilise un support de mémorisation constitué de colonnes actives de stockage, et 5 comportant de multiples niveaux mémoire, chaque seconde couche de l'empilement formant une grille de commande permettant de commander les zones de mémorisation formées par les couches de stockage de charges électriques qui entourent les portions de matériau 10 semi-conducteur des colonnes actives, par exemple sur toute l'épaisseur de l'empilement de couches. On a donc un élément de mémorisation à chaque intersection d'une colonne active avec une seconde couche de l'empilement. Ainsi, on réalise une intégration 15 tridimensionnelle des circuits de stockage avec un empilement des zones mémoires, permettant que l'augmentation de la capacité de stockage ne soit plus uniquement liée à l'augmentation de la densité d'intégration surfacique des éléments de stockage du 20 dispositif. Il est donc possible d'obtenir avec un tel dispositif de très grandes capacités de stockage à faible coût, dans un volume réduit, sans étendre la surface de chaque couche de stockage. 25 La couche de stockage de charges électriques de chaque colonne peut être isolée électriquement de l'empilement par une première couche diélectrique entourant ladite couche de stockage de charges électriques, par exemple sur toute l'épaisseur 30 de l'empilement de couches, et peut être isolée électriquement de la portion de matériau semi- 2910686 6 conducteur par une seconde couche diélectrique entourant ladite portion de matériau semi-conducteur, par exemple sur toute l'épaisseur de l'empilement de couches. 5 Chaque colonne peut comporter des zones de dopage réalisées dans la portion de matériau semi- conducteur, au niveau des premières couches de l'empilement, et formant une pluralité de transistors de type MOS à grille flottante, les secondes couches de 10 l'empilement formant les grilles de commande et les couches de stockage de charges électriques des colonnes formant les grilles flottantes de ces transistors. Dans ce cas, chaque colonne forme donc une pluralité de transistors MOS à grille flottante reliés 15 en série. La présente invention concerne également un procédé de réalisation d'un dispositif de mémorisation de données, comportant au moins les étapes de : - réalisation d'un empilement de couches 20 formé par une alternance de premières couches de conductivité inférieure à environ 0,01 (C.com)-1, ou inférieure à environ 0,1 (Q.cm)_1, ou inférieure à environ 1.10-3 (ê.cm)-1, et de secondes couches de conductivité supérieure a environ 1 (ê.cm)-1, ou 25 supérieure à environ 0,1 (.cm)-l-, ou supérieure à environ 10 (Q. cm) -LL ; - gravure d'une pluralité de trous dans l'empilement de couches, les trous traversant, par exemple perpendiculairement, chaque couche de 30 l'empilement ; 2910686 7 - réalisation de colonnes, chacune étant formée par au moins une portion de matériau semi-conducteur entourée d'au moins une couche de stockage de charges électriques isolée électriquement 5 de la portion de matériau semi-conducteur et de l'empilement, dans les trous. La réalisation des colonnes peut être obtenue par au moins les étapes de : - dépôt d'une première couche diélectrique 10 sur les parois des trous formés dans l'empilement de couches ; - dépôt de la couche de stockage de charges électriques sur la première couche diélectrique ; - dépôt d'une seconde couche diélectrique 15 sur la couche de stockage de.charges électriques ; - retrait des portions de couches diélectriques et de la couche de stockage de charges électriques se trouvant au fond des trous ; -réalisation des portions de matériau 20 semi-conducteur dans les trous. La présente invention concerne également un procédé de réalisation de dispositif de mémorisation de données, comportant au moins les étapes de : - réalisation de colonnes, chacune étant 25 formée par au moins une portion de matériau semi-conducteur entourée d'une couche de stockage de charges électriques isolée électriquement de la portion de matériau semi-conducteur ; - réalisation d'un empilement de couches 30 formé par une alternance de premières couches de conductivité inférieure à environ 0,01 (Q.com)51, ou 2910686 8 inférieure à environ 0,1 (Q. cm) -1, ou inférieure à environ 1.10-3 (Q.cm)-1, et de secondes couches de conductivité supérieure à environ 1 (Q.cm)_1, ou supérieure a environ 0,1 (ê.cm)-`, ou superieure à 5 environ 10 (.cm)-1, entourant les colonnes, la couche de stockage de charges électriques étant isolée électriquement dudit empilement ; La réalisation des colonnes peut être obtenue par au moins les étapes de : 10 - réalisation des portions de matériau semi-conducteur ; - dépôt d'une couche diélectrique, appelée seconde couche diélectrique, au moins sur les parois latérales des portions de matériau semi-conducteur ; .15 - dépôt de la couche de stockage de charges électriques sur la seconde couche diélectrique ; - dépôt d'une autre couche diélectrique, appelée première couche diélectrique, sur la couche de stockage de charges électriques. 20 La réalisation des portions de matériau semi-conducteur peut être une croissance de nanofils ou de nanotubes du matériau semi-conducteur réalisée à partir d'un matériau métallique, par exemple à base d'or et/ou de nickel et/ou de platine, déposé par 25 pulvérisation sur un substrat à base d'au moins un matériau semi-conducteur. Le procédé peut comporter en outre une étape de dopage de zones dans les portions de matériau semi-conducteur, au niveau des premières couches de 30 l'empilement. 2910686 9 Le procédé peut comporter en outre, après la réalisation de l'empilement et des colonnes, une étape de planarisation mécano-chimique de la surface du dispositif et/ou une étape de dépôt, par exemple par 5 pulvérisation, d'une couche au moins partiellement conductrice, par exemple à base de carbone et de particules métalliques, sur l'empilement et sur les sommets des colonnes. Le procédé peut comporter en outre une 10 étape de réalisation de moyens d'application de tension aux bornes des secondes couches de l'empilement, et/ou une étape de réalisation de moyens d'application de tension aux bornes des colonnes et/ou une étape de réalisation de moyens de mesure du courant destiné à 15 circuler dans les colonnes. Enfin, le procédé peut comporter en outre une étape de réalisation de moyens de sélection d'une ou plusieurs colonnes et/ou une étape de réalisation de moyens de sélection d'une ou plusieurs secondes couches 20 de l'empilement. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement 25 limitatif en faisant référence aux dessins annexés sur lesquels . - la figure 1 est une vue en coupe d'une partie d'un dispositif de mémorisation de données, objet de la présente invention, selon un premier mode 30 de réalisation ; 2910686 10 - la figure 2 est une vue en coupe d'une partie d'un dispositif de mémorisation de données, objet de la présente invention, selon un second mode de réalisation ; 5 - la figure 3 est une vue de dessous d'une partie d'un dispositif de mémorisation de données, objet de la présente invention, selon le second mode de réalisation ; - les figures 4A à 4F représentent des 10 étapes d'un procédé de réalisation d'un dispositif de mémorisation de données, objet de la présente invention, selon le premier mode de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après 15 portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus 20 lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. 25 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente une vue en coupe d'un dispositif de mémorisation de données 100 selon un premier mode de réalisation. 2910686 11 Le dispositif 100 comporte un substrat 2 à base d'au moins un matériau semi-conducteur, par exemple du silicium d'orientation cristalline (111). Un empilement 4, formé par une alternance 5 de premières couches 4a de conductivité inférieure à environ 0,01 (S2.com)-i et de secondes couches 4b de conductivité supérieure à environ 1 (Q.cm)-1, est disposé sur le substrat 2. Dans ce premier mode de réalisation, les 10 premières couches 4a de l'empilement 4, au nombre de quatre, sont à base d'oxyde de silicium (SiO2) , et/ou de nitrure de silicium (SiN), et/ou de tout autre matériau diélectrique à permittivité réduite (matériau Low k ), c'est-à-dire de permittivité inférieure à 15 environ 4, tel que par exemple de l'oxycarbure de silicium (SiOC) ou de l'oxyde hydrocarboné de silicium (SiOCH). Les secondes couches 4b de l'empilement 4, ici au nombre de trois, sont à base silicium 20 polycristallin, et/ou d'aluminium, et/ou de cuivre, et/ou de carbone, et/ou de carbonitrure de silicium (SiCN) et/ou de tout autre métal. Dans la suite de ce document, les premières couches 4a de l'empilement 4 seront appelées couches isolantes 4a et les secondes 25 couches 4b de l'empilement 4 seront appelées couches conductrices 4b. Dans ce premier mode de réalisation, chaque couche conductrice 4b est disposée entre deux couches isolantes 4a. De manière générale, l'empilement 4 peut 30 être formé par au moins deux couches conductrices 4b, chaque couche conductrice 4b étant disposée entre deux 2910686 12 couches isolantes 4a. Par exemple, les couches isolantes 4a peuvent avoir une épaisseur comprise entre environ 10 nm et 100 nm et les couches conductrices 4b peuvent avoir une épaisseur comprise entre environ 3 nm 5 et 30 nm. Le dispositif 100 comporte également une pluralité de colonnes traversant, par exemple perpendiculairement, les couches 4a, 4b de l'empilement 4. Sur la figure 1, seules deux colonnes 6a et 6b sont 10 représentées. Chacune des colonnes 6a, 6b est formée par une portion de matériau semi-conducteur 8a, 8b entourée d'une couche de stockage de charges électriques 10a, 10b. Dans ce premier mode de réalisation, chaque couche de stockage de charges 15 électriques 10a, 10b comporte, au niveau des couches isolantes 4a, des portions isolantes, et au niveau des couches conductrices 4b, des portions conductrices. Pour des raisons de simplification, ces portions ne sont pas représentées sur les couches 10a, 10b de la 20 figure 1. On a ainsi des couches de stockage de charges électriques 10a, 10b comportant une pluralité de portions conductrices séparées les unes des autres par des portions isolantes. Chaque couche de stockage de charges 25 électriques 10a, 10b est isolée électriquement de l'empilement 4 et des portions de matériau semi-conducteur 8a, 8b respectivement par une première couche diélectrique 12a, 12b et une seconde couche diélectrique 14e, 14b. Chaque seconde couche 30 diélectrique 14a, 14b entoure toute la surface de chaque portion de matériau semi-conducteur 8a, 8b se 2910686 13 trouvant au niveau de l'empilement 4, c est-à-dire sur toute l'épaisseur de l'empilement 4. Chaque seconde couche diélectrique 14e, 14b est entourée par une couche de stockage de charges électriques 10a, 10b, 5 elle-même entourée d'une première couche diélectrique 12a, 12b. Dans ce premier mode de réalisation, les portions de matériau semi-conducteur 8a, 8b sont à base de silicium, par exemple des nanofils de silicium. Les 10 portions isolantes des couches de stockage de charges électriques 10a, 10b sont par exemple à base d'oxyde de silicium, et/ou de SiN et/ou d'oxyde d'aluminium (Al203). Les portions conductrices des couches de stockage de charges électriques 10a, 10b sont ici à 15 base de silicium polycristallin et/ou de silicium-germanium (SiGe) et/ou de tout autre matériau électriquement conducteur. Dans une variante de réalisation, les couches de stockages de charges électriques peuvent ne 20 pas comporter de portions conductrices et de portions isolantes, mais être à base d'oxyde de silicium de type SiOX avec x REVENDICATIONS 1. Dispositif (100, 200) de mémorisation de données, comportant au moins -un empilement (4) de couches (4a, 4b) formé par une alternance de premières couches (4a) de conductivité inférieure à environ 0,01 (S).com)-1 et de secondes couches (4b) de conductivité supérieure à environ 1 (.cm)-1, - une pluralité de colonnes (6, 6a, 6b) disposées dans l'empilement (4) de couches (4a, 4b), et traversant chaque couche (4a, 4b) de cet empilement (4), chacune des colonnes (6, 6a, 6b) étant formée par au moins une portion de matériau semi-conducteur (8a, 8b) entourée d'au moins une couche de stockage de charges électriques (10, 10a, 10b) isolée électriquement de la portion de matériau semi-conducteur (8a, 8b) et de l'empilement (4). 2. Dispositif (100, 200) selon la revendication 1, les colonnes (6, 6a, 6b) traversant perpendiculairement les couches (4a, 4b) de l'empilement (4). 3. Dispositif (100, 200) selon l'une des revendications précédentes, les premières couches (4a) de l'empilement (4) étant à base d'oxyde de silicium et/ou de nitrure de silicium et/ou de tout autre matériau diélectrique de permittivité inférieure à environ 4. 2910686 29 4. Dispositif (100, 200) selon l'une des revendications précédentes, les secondes couches (4b) de l'empilement (4) étant à base de silicium polycristallin et/ou de métal et/ou carbone et/ou 5 carbonitrure de silicium. 5. Dispositif (100, 200) selon l'une des revendications précédentes, les matériaux formant les secondes couches (4b) de l'empilement (4) étant, de 10 manière alternée, des matériaux d'affinité électronique différente. 6. Dispositif (100) selon l'une des revendications précédentes, les portions de matériau 15 semi-conducteur (8a, 8b) comportant des nanofils de silicium. 7. Dispositif (200) selon l'une des revendications 1 à 5, les portions de matériau semi- 20 conducteur (8a, 8b) comportant des nanotubes de carbone. 8. Dispositif (100) selon l'une des revendications précédentes, la couche de stockage de 25 charges électriques (10, 10a, 10b) comportant, au niveau des secondes couches (4b) de l'empilement (4), des portions conductrices séparées les unes des autres par des portions isolantes. 30 9. Dispositif (100) selon la revendication 8, les portions isolantes de la couche de stockage de 2910686 30 charges électriques (10, 10a, 10b) étant à base d'oxyde de silicium et/ou d'oxyde d'aluminium et/ou de nitrure de silicium. 5 10. Dispositif (100) selon l'une des revendications 8 ou 9, les portions conductrices de la couche de stockage de charges électriques (10, 10a, 10b) étant à base silicium polycristallin et/ou de silicium- germanium et/ou de tout autre matériau 10 électriquement conducteur. 11. Dispositif (200) selon l'une des revendications précédentes, les couches de stockage de charges électriques (10a, 10b) étant à base d'oxyde de 15 silicium de type SiOX avec x 12. Dispositif (100, 200) selon l'une des revendications précédentes, comportant en outre un substrat (2) à base d'au moins un matériau semi-conducteur, sur lequel est disposé l'empilement (4). 25 13. Dispositif (100, 200) selon la revendication 12, le substrat (2) étant à base de silicium d'orientation cristalline (111). 30 14. Dispositif (100, 200) selon l'une des revendications précédentes, la couche de stockage de 2910686 31 charges électriques (10, 10a, 10b) de chaque colonne (6, 6a, 6b) étant isolée électriquement de l'empilement (4) par une première couche diélectrique (12, 12a, 12b) entourant ladite couche de stockage de charges 5 électriques (10, 10a, 10b), et étant isolée électriquement de la portion de matériau semi-conducteur (8a, 8b) par une seconde couche diélectrique (14, 14a, 14b) entourant ladite portion de matériau semi-conducteur (8a, 8b). 10 15. Dispositif (100, 200) selon la revendication 14, la seconde couche diélectrique (14, 14a, 14b) étant à base d'oxyde de semi- conducteur tel que de l'oxyde de silicium, et/ou de nitrure de 15 silicium et/ou de tout autre matériau diélectrique de permittivité supérieure à environ 4. 16. Dispositif (100, 200) selon l'une des revendications 14 ou 15, la première couche 20 diélectrique (12, 12a, 12b) comportant au moins une sous-couche à base de nitrure de semi-conducteur disposée entre deux sous-couches à base d'oxyde de semi-conducteur et/ou de tout autre matériau diélectrique de permittivité supérieure à environ 4. 25 17. Dispositif (100, 200) selon l'une des revendications précédentes, les colonnes (6, 6a, 6b) ayant une forme sensiblement cylindrique. 30 18. Dispositif (100, 200) selon l'une des revendications précédentes, les colonnes (6, 6a, 6b) 2910686 32 étant régulièrement espacées les unes des autres et/ou étant de dimensions sensiblement similaires. 19. Dispositif (100, 200) selon l'une des 5 revendications précédentes, comportant en outre au moins une couche (16) partiellement conductrice disposée sur l'empilement (4) de couches (4a, 4b) et sur les sommets des colonnes (6, 6a, 6b). 10 20. Dispositif (100, 200) selon la revendication 19, la couche (16) au moins partiellement conductrice étant à base de carbone et de particules métalliques. 21. Dispositif (100, 200) selon l'une des revendications précédentes, comportant en outre : - des moyens (24) d'application de tension aux bornes des secondes couches (4b) de l'empilement (4), - des moyens (22, 28) d'application de tension aux bornes des colonnes (6, 6a, 6b), - des moyens (26) de mesure du courant destiné à circuler dans les colonnes (6, 6a, 6b). 22. Dispositif (100) selon la revendication 21, les moyens d'application de tension aux bornes des colonnes (6a, 6b) comportant un réseau de micro-pointes mobiles (22). 30 23. Dispositif (200) selon la revendication 21, les moyens d'application de tension aux bornes des 15 20 25 2910686 33 colonnes (6, 6a, 6b) comportant un circuit de multiplexage (28). 24. Dispositif (100, 200) selon l'une des 5 revendications 21 à 23, comportant en outre des moyens électroniques de sélection d'une ou plusieurs colonnes (6, 6a, 6b) et/ou des moyens de sélection d'une ou plusieurs secondes couches (4b) de l'empilement (4). 10 25. Dispositif (100, 200) selon la revendication 24, les moyens de sélection d'une ou plusieurs colonnes (6, 6a, 6b), et/ou les moyens de sélection d'une ou plusieurs secondes couches (4b) de l'empilement (4) étant mis en œuvre par un circuit 15 électronique (20) réalisé sur le substrat (2). 26. Dispositif (100) selon l'une des revendications précédentes, chaque colonne (6a, 6b) comportant des zones de dopage (18a, 18b) réalisées 20 dans la portion de matériau semi-conducteur (8a, 8b), au niveau des premières couches (4a) de l'empilement (4), et formant une pluralité de transistors de type MOS à grille flottante, les secondes couches (4b) de l'empilement (4) formant les grilles de commande et les 25 couches de stockage de charges électriques (10, 10a, 10b) des colonnes (6a, 6b) formant les grilles flottantes de ces transistors. 27. Procédé de réalisation d'un dispositif 30 (100, 200) de mémorisation de données, comportant au moins les étapes de : 2910686 34 - réalisation d'un empilement (4) de couches (4a, 4b) formé par une alternance de premières couches (4a) de conductivité inférieure à environ 0,01 (Q.com)-1 et de secondes couches (4b) de conductivité 5 supérieure à environ 1 (Q. cm) - gravure d'une pluralité de trous (32a, 32b) dans l'empilement (4) de couches (4a, 4b) , les trous (32) traversant chaque couche (4a, 4b) de l'empilement (4) ; 10 - réalisation de colonnes (6, 6a, 6b), chacune étant formée par au moins une portion de matériau semi-conducteur (8a, 8b) entourée d'au moins une couche de stockage de charges électriques (10, 10a, 10b) isolée électriquement de la portion de matériau 15 semi-conducteur (8a, 8b) et de l'empilement (4), dans les trous (32a, 32b). 28. Procédé selon la revendication 27, la réalisation des colonnes (6, 6a, 6b) étant obtenue par 20 au moins les étapes de : - dépôt d'une première couche diélectrique (12, 12e, 12b) sur les parois des trous (32a, 32b) formés dans l'empilement (4) de couches (4a, 4b); - dépôt de la couche de stockage de charges 25 électriques (10, 10e, 10b) sur la première couche diélectrique (12, 12a, 12b) ; - dépôt d'une seconde couche diélectrique (14, 14a, 14b) sur la couche de stockage de charges électriques (10, 10a, 10b) ; 30 - retrait des portions de couches diélectriques (12, 14) et de la couche de stockage de 2910686 charges électriques (10) se trouvant au fond des trous (32a, 32b) ; - réalisation des portions de matériau semi-conducteur (8a, 8b) dans les trous (32a, 32b). 5 29. Procédé de réalisation d'un dispositif (100, 200) de mémorisation de données, comportant au moins les étapes de : - réalisation de colonnes (6, 6a, 6b), 10 chacune étant formée par au moins une portion de matériau semi-conducteur (8a, 8b) entourée d'une couche de stockage de charges électriques (10, 10a, 10b) isolée électriquement de la portion de matériau semi-conducteur (8, 8a, 8b) ; 15 - réalisation d'un empilement (4) de couches (4a, 4b) formé par une alternance de premières couches (4a) de conductivité inférieure à environ 0,01 (Q. com) et de secondes couches (4b) de conductivité supérieure à environ 1 (S2. cm) -, entourant 20 les colonnes (6, 6a, 6b), la couche de stockage de charges électriques (10, 10a, 10b) étant isolée électriquement dudit empilement (4). 30. Procédé selon la revendication 29, la 25 réalisation des colonnes (6, 6a, 6b) étant obtenue par au moins les étapes de : - réalisation des portions de matériau semi-conducteur (8a, 8b) ; - dépôt d'une couche diélectrique (14, 14a, 30 14b), appelée seconde couche diélectrique, au moins sur 2910686 36 les parois latérales des portions de matériau semi-conducteur (8a, 8b) ; - dépôt de la couche de stockage de charges électriques (ï0, 10a, 10b) sur la seconde couche 5 diélectrique (14, 14a, 14b) ; - dépôt d'une autre couche diélectrique (12, 12a, 12b), appelée première couche diélectrique, sur la couche de stockage de charges électriques (10, 10a, 10b). 10 31. Procédé selon l'une des revendications 28 ou 30, la réalisation des portions de matériau semi-conducteur (8a, 8b) étant une croissance de nanofils ou de nanotubes du matériau semi-conducteur 15 réalisée à partir d'un matériau métallique déposé par pulvérisation sur un substrat (2) à base d'au moins un matériau semi-conducteur. 32. Procédé selon l'une des revendications 20 27 à 31, comportant en outre une étape de dopage de zones (18a, 18b) dans les portions de matériau semi-conducteur (8a, 8b), au niveau des premières couches (4a) de l'empilement (4). 25 33. Procédé selon l'une des revendications 27 à 32, comportant en outre, après la réalisation de l'empilement (4) et des colonnes (6, 6a, 6b), une étape de dépôt d'une couche (16) au moins partiellement conductrice sur l'empilement (4) et sur les sommets des 30 colonnes (6, 6a, 6b). 2910686 37 34. Procédé selon l'une des revendications 27 à 33, comportant en outre une étape de réalisation de moyens (24) d'application de tension aux bornes des secondes couches (4b) de l'empilement (4), et/ou une 5 étape de réalisation de moyens (22, 28) d'application de tension aux bornes des colonnes (6, 6a, 6b) et/ou une étape de réalisation de moyens de mesure du courant (26) destiné à circuler dans les colonnes (6, 6a, 6b). 10 35. Procédé selon l'une des revendications 27 à 34, comportant en outre une étape de réalisation de moyens de sélection d'une ou plusieurs colonnes (6, 6a, 6b) et/ou une étape de réalisation de moyens de sélection d'une ou plusieurs secondes couches (4b) de 15 l'empilement (4).