FR 2908919 A1 20080523 FR 0759104 A 20071116 B8586 - SCH232BFR 1 CIRCUIT ET PROCEDE POUR PRODUIRE UNE TENSION DE REFERENCE DANS DES DISPOSITIFS MÉMOIRE COMPORTANT UNE MATRICE DE CELLULES NON VOLATILES DESCRIPTION Domaine d'application La présente invention concerne un circuit générateur de tension de référence dans des dispositifs mémoire comportant 5 une matrice de cellules non volatiles. Plus particulièrement, la présente invention concerne un circuit générateur de tension de référence sur une borne de sortie reliée à une matrice de cellules mémoire non volatiles et comprenant : 10 un moyen de conversion connecté à une première source d'alimentation et comportant au moins une première borne de sortie connectée à un noeud commun et une deuxième borne de sortie ; un moyen de comparaison connecté à une deuxième source 15 d'alimentation et inséré entre le noeud commun et la borne de sortie du circuit générateur, le moyen de comparaison comportant au moins des première et deuxième bornes d'entrée connectées respectivement aux première et deuxième bornes de sortie du moyen de conversion, ainsi qu'une borne de sortie apte à fournir 20 une tension comparée obtenue par la comparaison entre des 2908919 B8586 - SCH232BFR 2 première et deuxième valeurs de tension présentes sur les première et deuxième bornes d'entrée ; et au moins une cellule de référence insérée entre le noeud commun et une première référence de tension. La présente invention concerne aussi un procédé pour produire une telle tension de référence dans des dispositifs mémoire comportant une matrice de cellules non volatiles. L'invention concerne particulièrement, mais non exclusivement, un circuit pour produire une tension de référence dans des dispositifs mémoire du type EEPROM et la description sui-vante est faite en référence à ce domaine d'application uniquement dans le but de faciliter les explications. Art antérieur Comme cela est bien connu, un dispositif mémoire à semi-conducteur comprend une pluralité de cellules mémoire non volatiles, par exemple des cellules EEPROM, qui sont habituellement intégrées sur un substrat de matériau semi-conducteur et organisées en rangées et en colonnes en une structure de matrice de cellules. Dans un tel dispositif mémoire, l'élément permet- tant la mémorisation d'informations, c'est-à-dire la cellule individuelle, est un transistor MOS de type à grille flottante et la quantité de charges contenue dans cette grille flottante définit l'état logique ou le niveau de la cellule correspondante. En particulier, la grille flottante de chaque cellule mémoire est isolée électriquement de la grille flottante de chaque cellule adjacente. Un tel dispositif mémoire à semi-conducteur comprend en outre des blocs de circuits appropriés intégrés sur le substrat et connectés à la matrice de cellules mémoire pour per- mettre de programmer, de lire et d'effacer, de façon sélective, ces cellules. Récemment, ces applications ont connu un développement remarquable, qui nécessite l'utilisation de dispositifs mémoire comportant des matrices de cellules effaçables électriquement, comme des cellules mémoire de type EEPROM. 2908919 B8586 - SCH232BFR 3 En fait, les cellules EEPROM présentent la particularité de pouvoir être effacées en parallèle mot par mot et programmées bit par bit, c'est-à-dire cellule par cellule. En outre, ces cellules mémoire EEPROM ont la particularité d'avoir 5 une consommation extrêmement réduite aussi bien pendant l'opération de lecture que pendant l'opération de modification (efface-ment ou programmation) du contenu des cellules. En raison de ces particularités, les dispositifs mémoire comportant des cellules EEPROM sont de nos jours largement répandus 10 dans de nombreuses applications et sont utilisés par exemple pour la réalisation de cartes à puces qui sont de plus en plus répandues et utilisées. En particulier, la demande d'applications de plus en plus compactes a poussé la recherche vers une réduction des 15 dimensions physiques des dispositifs mémoire et en particulier des cellules mémoire de la matrice. Cependant, les dimensions physiques des cellules qu'on peut atteindre de nos jours à la fin du processus de production rendent ces cellules délicates et complexes, en particulier en ce qui concerne l'opération d'efface- 20 ment de la cellule mémoire, opération nécessaire pour ramener les cellules vers un état d'origine ou état effacé, c'est-à-dire dans un état de cellule vierge grâce à l'élimination des charges électriques contenues dans la région de grille flottante. Dans ces dispositifs mémoire ayant des dimensions réduites, 25 pour distinguer un état programmé d'un état effacé des cellules mémoire, il est connu de produire, au moyen d'un circuit générateur de tension approprié, une tension de référence qui est appliquée à une électrode de grille de la matrice et qui est utilisée pour polariser à une valeur souhaitée les cellules 30 mémoire. Certaines solutions connues, utilisées par exemple dans des matrices de cellules mémoire du type "Flash" EEPROM, permettent de produire une telle tension de référence en utilisant des algorithmes appropriés pour définir sa valeur. Cependant, ces solutions présentent certains inconvé-35 nients, l'utilisation d'algorithmes entraînant une perte plus 2908919 B8586 - SCH232BFR 4 importante du point de vue du circuit, c'est-à-dire de la surface occupée, et aussi une perte plus importante du point de vue fonctionnel. En fait, on doit effectuer une opération supplémentaire sur les cellules de la matrice, appelée opération 5 de "test", qui implique, dans la plupart des applications, un allongement excessif des durées d'effacement. A titre de variante, il est connu d'utiliser un circuit générateur d'une tension de commande à appliquer à la grille de commande des cellules mémoire et appelée couramment 10 tension de grille de commande, dont le schéma de principe est représenté en figure 1. Ce circuit 1 comprend une ou plusieurs cellules EEPROM de référence polarisées de façon appropriée et aptes à piloter en sortie un certain nombre de cellules mémoire d'un dispositif qui leur est connecté. Les cellules de référence 15 disposées dans le circuit générateur de tension 1 sont du type UV, c'est-à-dire d'un type dans lequel on peut effacer, par un rayonnement ultraviolet, les charges électriques mémorisées dans la région interne de grille flottante de chaque cellule. Dans le circuit 1, par souci de simplicité d'illustration, on a représenté une seule cellule de référence UV 2 comportant une borne de source 3 connectée à une référence de tension V1, par exemple la masse Gnd, une borne de drain 4, et une borne de grille 5 connectée à une borne de sortie 01 du circuit 1. 25 Le circuit 1 comprend aussi un bloc 6 d'émulation d'un amplificateur de "détection", jouant essentiellement un rôle de conversion courant-tension, qui comprend une première borne d'entrée connectée à un générateur d'un courant de référence Iref et une deuxième borne d'entrée connectée à la borne de 30 drain 4 de la cellule de référence UV 2. Le bloc 6 d'émulation d'un amplificateur de "détection" signale à un tampon 8 placé en cascade avec celui-ci que le courant de référence Iref du générateur et le courant produit par la cellule de référence UV 2 sont identiques. 2908919 B8586 - SCH232BFR 5 Le tampon 8, qui peut être réalisé par exemple par un amplificateur opérationnel, compare les tensions à l'entrée et, si elles sont identiques, il fournit à la borne de sortie 01 du circuit 1 une tension de référence Vcg. 5 De façon appropriée, la borne de sortie 01 du circuit 1 est connectée à l'électrode de grille des cellules mémoire de la matrice et la tension de référence Vcg produite sur la borne de sortie 01 du circuit permet de polariser ces cellules. En outre, le circuit 1 assure une liaison de réaction 10 entre sa propre borne de sortie 01 et la borne de grille 5 de la cellule de référence UV 2 en la polarisant à la tension de référence Vcg. Le circuit 1 comprend aussi un étage de sortie constitué essentiellement d'un condensateur de filtrage 10 connecté entre 15 la borne de sortie 01 et la référence de tension de masse. En particulier, ce condensateur de filtrage 10 est apte à réduire l'éventuelle tension "d'ondulation" présente au niveau de la borne de sortie 01 du circuit 1 et à augmenter sa capacité à piloter des étages successifs connectés à la borne de sortie 01. 20 Le condensateur de filtrage 10 est dimensionné de façon appropriée en fonction du nombre de cellules connectées à l'électrode de grille de la matrice. Le circuit connu qui vient d'être décrit n'est cependant pas exempt d'inconvénients. En fait, le condensateur de 25 filtrage 10 de son étage de sortie, pour assurer la réduction de la tension "d'ondulation" sur la borne de sortie 01, peut atteindre des valeurs élevées et entraîner l'occupation d'une surface de silicium excessive. Par exemple, dans certains cas, cette capacité peut atteindre des valeurs de l'ordre de quelques 30 dizaines de picofarads. En outre, pour une polarisation correcte des cellules mémoire de la matrice pendant une opération de lecture, il est nécessaire que les cellules de référence UV 2 du circuit 1 soient dans un état vierge à la fin du processus de fabrication. 2908919 B8586 - SCH232BFR 6 Les dimensions physiques réduites des dispositifs courants nécessitent cependant l'utilisation d'une forte dose de rayons UV pour amener les cellules de référence UV 2 dans un état vierge. Cette opération s'avère donc particulièrement 5 exigeante, longue et coûteuse, et, dans certains cas où l'on a des dimensions extrêmement réduites, elle risque de ne plus être efficace. Le problème technique que la présente invention vise à résoudre est de prévoir un circuit générateur de tension apte à 10 effacer les cellules de référence utilisées pour générer une tension de référence de lecture, en les ramenant dans l'état de cellule vierge sans utilisation de rayons UV, ce circuit ayant des caractéristiques structurelles et fonctionnelles permettant de produire une tension de référence dans des dispositifs mé- 15 moire en palliant les limitations et les inconvénients qui affectent encore les circuits réalisés selon l'art antérieur. Résumé de l'invention La présente invention est basée sur une utilisation de cellules de référence comportant des régions de grille flottante 20 accessibles par l'intermédiaire d'une borne de contact et sur une décharge périodique des cellules au moyen d'un bloc de polarisation approprié. Plus particulièrement, le problème technique est résolu par un circuit produisant une tension de référence sur 25 une borne de sortie connectée à une matrice de cellules mémoire non volatiles et comprenant : un moyen de conversion connecté à une première source d'alimentation et comportant au moins une première borne de sortie connectée à un noeud commun et une deuxième borne de 30 sortie ; un moyen de comparaison connecté à une deuxième source d'alimentation et inséré entre le noeud commun et la borne de sortie du circuit générateur, le moyen de comparaison comportant au moins des première et deuxième bornes d'entrée respectivement 35 connectées aux première et deuxième bornes de sortie du moyen de 2908919 B8586 - SCH232BFR 7 conversion ainsi qu'une borne de sortie apte à fournir une tension comparée donnée par la comparaison entre une première et une deuxième valeurs de tension présentes sur les première et deuxième bornes d'entrée ; et 5 au moins une cellule de référence insérée entre le noeud commun et une première référence de tension ; caractérisé en ce que ladite au moins une cellule de référence comprend une borne de contact sur une de ses régions de grille flottante connectée à un premier bloc de polarisation, 10 ayant lui-même une borne d'entrée connectée à la borne de sortie du circuit générateur et étant apte à polariser périodiquement la borne de contact de grille flottante à une tension de polarisation d'une deuxième référence de tension. Le problème technique est aussi résolu par un procédé 15 de génération d'une tension de référence sur une borne de sortie d'un circuit générateur connecté à une matrice de cellules mémoire non volatiles et comprenant un moyen de conversion, alimenté par une première source d'alimentation et connecté en cascade à un moyen de comparaison, lui-même alimenté par une 20 deuxième source d'alimentation et apte à produire la tension comparée obtenue par la comparaison entre des première et deuxième valeurs de tension fournies par le moyen de comparaison, ainsi qu'au moins une cellule de référence insérée entre un noeud commun et une première référence de tension, le noeud 25 commun étant connecté à l'entrée du moyen de comparaison, le procédé comprenant les étapes consistant à fournir en réaction vers une borne de commande de la cellule de référence au moins une partie de la tension comparée et étant caractérisé en ce qu'il prévoit les étapes suivantes : 30 commander une borne de contact d'une région de grille flottante de ladite au moins une cellule de référence au moyen d'un premier bloc de polarisation ; polariser périodiquement à une valeur de tension de référence la borne de contact de la région de grille flottante 35 d'au moins une cellule de référence en fonction d'un premier 2908919 B8586 - SCH232BFR 8 signal d'initialisation fourni au premier bloc de polarisation pour décharger d'éventuelles charges contenues dans la région de grille flottante de la cellule de référence. Brève description des dessins 5 Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente un circuit générateur d'une 10 tension de référence de type connu ; la figure 2 représente un circuit générateur d'une tension de référence, réalisé selon la présente invention ; la figure 3 représente un autre mode de réalisation du circuit générateur réalisé selon la présente invention ; et 15 la figure 4 représente un chronogramme des signaux pilotant une partie du circuit générateur réalisé selon la présente invention. Description détaillée La figure 2 représente schématiquement un circuit 20 générateur 100 d'une tension de référence Vcg, réalisé selon la présente invention, qui peut être utilisé pour des dispositifs mémoire à semi-conducteur comportant une matrice cellules de mémoire non volatiles. Le circuit générateur 100 comprend au moins une cellule 25 de référence xN comportant une première borne de conduction 31 connectée à un noeud commun 40, une deuxième borne de conduction 32 connectée à une première référence de tension V1, en particulier une masse, et une troisième borne de commande 33 connectée à une borne de sortie Out du circuit générateur 100 lui-même. 30 La cellule de référence xN, lorsqu'elle est activée, présente, au niveau de la première borne de conduction 31, un courant Icell. Selon un mode de réalisation préféré, le circuit générateur 100 comprend une pluralité de cellules de référence 35 xN, le nombre N étant encore de préférence égal à 16. La figure 2908919 B8586 - SCH232BFR 9 2 représente, pour simplifier, une seule de ces cellules de référence xN. Le circuit générateur 100 comprend aussi un moyen d'émulation de conversion ou de "détection", désigné globalement 5 par SE. Le moyen de conversion SE est alimenté par une première source d'alimentation, par exemple une tension d'alimentation Vdd, et comporte une première borne d'entrée Inl connectée à un premier générateur de courant Igl apte à produire un 10 premier courant de référence Iref de valeur constante. Le premier générateur de courant Igl est intercalé entre la première référence de tension V1 et un premier noeud 80. Le moyen de conversion SE comporte une première borne de sortie Outl connectée à un noeud commun 40 et une deuxième 15 borne de sortie Out2. Sur le noeud commun 40 il y a par conséquent une première tension Vdrain, produite par la somme des tensions pré-sentes sur la première borne de sortie Outl du moyen de conversion SE et sur la première borne de conduction 31 de la cellule 20 de référence xN. Sur la deuxième borne de sortie Out2 du moyen de conversion SE se trouve une deuxième tension VBL correspondant à la tension du premier noeud 80. Le moyen de conversion SE est sensiblement un convertisseur courant-tension, qui convertit des signaux de courant en 25 signaux de tension et, de préférence en utilisant une architecture de miroir de courant, permet de modifier la première tension Vdrain présente sur le noeud commun 40 lorsque le courant Icell de la cellule de référence xN est différent du premier courant de référence Iref du premier générateur de 30 courant Ig1. Le circuit générateur 100 comprend en outre un moyen de comparaison 12 qui est alimenté par une deuxième source d'alimentation, à savoir une tension d'alimentation surélevée Vboost et qui comporte une première borne d'entrée In2 connectée 35 au noeud commun 40, une deuxième borne d'entrée In3 connectée à 2908919 B8586 - SCH232BFR 10 la deuxième borne de sortie Out2 du moyen de conversion SE, ainsi qu'une borne de sortie Out3 sur laquelle ce moyen de comparaison 12 produit une tension Vaut appelée tension comparée, obtenue par la comparaison entre des première et 5 deuxième tensions de sortie, Vdrain et VBL, présentes sur des première et deuxième bornes d'entrée respectives, In2 et In3. Dans un mode de réalisation préféré, la deuxième source d'alimentation Vboost a un niveau de tension supérieur à celui de la première source d'alimentation Vdd. 10 De façon appropriée, la borne de sortie Out3 du moyen de comparaison 12 est connectée à la borne de sortie Out du circuit générateur 100. De préférence, le moyen de comparaison 12 comprend un amplificateur opérationnel à transconductance muni d'une entrée 15 à "haute impédance" Tai, par laquelle le même amplificateur est mis à l'arrêt et sa borne de sortie Out3 est placée dans un état de haute impédance. Selon le présent mode de réalisation du circuit générateur 100 selon la présente invention, l'amplificateur opérationnel est tel que la première borne d'entrée In2 20 est l'entrée non inverseuse et la deuxième borne d'entrée In3 est l'entrée inverseuse. Avantageusement, selon la présente invention, la cellule de référence xN du circuit générateur 100 comprend une quatrième borne 34, accessible de l'extérieur de la cellule de 25 référence xN, connectée à une première borne de sortie Out4 d'un premier bloc de polarisation 25, commandé lui-même par au moins un premier signal d'initialisation Reset. La quatrième borne 34 est une borne qui est en contact avec une région de grille flottante de la cellule de référence 30 xN. Le premier bloc de polarisation 25 est apte à polariser périodiquement la borne de grille flottante 34 de la cellule de référence xN en fonction du premier signal d'initialisation Reset. 2908919 B8586 -SCH232BFR 11 Le premier bloc de polarisation 25 comporte aussi une deuxième borne de sortie Out5 connectée à la troisième borne 33 de la cellule de référence xN et une première borne d'entrée In4 connectée à la borne de sortie Out du circuit générateur 100. 5 Le premier bloc de polarisation 25 comprend au moins un premier transistor de polarisation N1 qui comporte une première borne de conduction 61 connectée à la première borne de sortie Out4, une deuxième borne de conduction 62 connectée à une deuxième référence de tension V2, une tension de polarisation, 10 et une troisième borne de commande 63 connectée au premier signal d'initialisation Reset. Dans un mode de réalisation préféré, la tension de polarisation V2 est égale à la tension de masse. Avantageusement, le premier transistor de polarisation 15 N1 est piloté par le premier signal d'initialisation Reset qui est synchronisé de façon appropriée permettant, périodiquement, de décharger des charges éventuelles contenues dans la grille flottante de la cellule de référence xN en polarisant la cellule elle-même à la tension de polarisation V2. 20 Le premier bloc de polarisation 25 comprend aussi un deuxième transistor de polarisation N2, qui comporte une première borne de conduction 64 connectée à la deuxième borne de sortie OutS, une deuxième borne de conduction 65 connectée à la première référence de tension V1 et une troisième borne de 25 commande 66 connectée à la troisième borne de commande 63 du premier transistor de polarisation N1 et pilotée par le même premier signal d'initialisation Reset. Le deuxième transistor de polarisation N2 est avantageusement utilisé pour polariser périodiquement la troisième 30 borne de commande 33 de la cellule de référence xN. Le premier bloc 25 comprend aussi un troisième tran- sistor N3 intercalé entre sa borne d'entrée In4 et la deuxième borne de sortie OutS, et ainsi la borne de commande de la cellule de référence xN. En particulier, le troisième transistor 35 de polarisation N3 comporte une première borne de conduction 67 2908919 B8586 - SCH232BFR 12 connectée à la borne d'entrée In4 du premier bloc de polarisation 25, une deuxième borne de conduction 68 connectée à la troisième borne de commande 33 de la cellule xN et une troisième borne de commande 69 pilotée de façon appropriée par un deuxième 5 signal d'initialisation synchronisé NresetLS. Le troisième transistor de polarisation N3 permet de déconnecter de façon appropriée le premier bloc 25 de la borne de sortie Out du circuit générateur 100. La figure 4 est un chronogramme illustrant les premier 10 et deuxième signaux d'initialisation, Reset et NresetLS, adaptés à piloter les premier et deuxième transistors de polarisation N1 et N2 et, respectivement, le troisième transistor de polarisation N3 du premier bloc de polarisation 25. Selon la présente invention, le premier signal d'ini- 15 tialisation Reset est opposé au deuxième signal d'initialisation NresetLS, et le premier signal d'initialisation Reset est activé avec une première durée de retard T1 par rapport à la désactivation du deuxième signal d'initialisation NresetLS. En outre, le premier signal d'initialisation Reset est désactivé avec une 20 deuxième durée d'avance T2 par rapport à l'activation du deuxième signal d'initialisation NresetLS. Selon un deuxième mode de réalisation préféré, la première durée de retard T1 correspond à la deuxième durée d'avance T2. 25 Encore plus particulièrement, selon la présente invention, le deuxième signal d'initialisation NresetLS a une valeur de tension, en correspondance avec le niveau actif le plus élevé, supérieure à celle du premier signal d'initialisation Reset et aussi supérieure à la première tension d'alimentation Vdd, de 30 façon à permettre l'activation du troisième transistor de polarisation N3. Par exemple, ce niveau actif supérieur du deuxième signal d'initialisation NresetLS a une valeur égale à la tension d'alimentation surélevée Vboost. Grâce à l'évolution temporelle particulière du premier 35 signal d'initialisation Reset et du deuxième signal d'initiali- 2908919 B8586 - SCH232BFR 13 sation NresetLS, les premier et deuxième transistors de polarisation, N1 et N2, sont activés avec un retard égal à la première durée de retard T1 par rapport à la désactivation du troisième transistor de polarisation N3, et cela permet de décharger 5 la charge mémorisée dans la région de grille flottante de la cellule de référence xN seulement après le découplage du premier bloc de polarisation 25 de la borne de sortie Out du circuit générateur 100. Le deuxième transistor de polarisation N2, lorsqu'il 10 est activé, permet de forcer une différence de tension nulle entre la troisième borne de commande 33 et la quatrième borne de grille flottante 34 de la cellule de référence xN. Simultanément, le premier transistor de polarisation N1, lorsqu'il est activé, polarise la cellule de référence xN à la tension de 15 polarisation prédéterminée V2. Ensuite, le premier signal d'initialisation Reset est désactivé ; les premier et deuxième transistors de polarisation, N1 et N2, sont alors désactivés, avec un retard égal à la deuxième durée d'avance T2 ; le deuxième signal d'initialisation NresetLS est actif et le troisième 20 transistor de polarisation N3 connecte ainsi la troisième borne de commande 33 de la cellule de référence xN à la borne de sortie Out du circuit générateur 100. De cette manière, grâce au premier bloc de polarisation 25, piloté par le premier signal d'initialisation Reset 25 et par le deuxième signal d'initialisation NresetLS, la cellule de référence xN est soumise périodiquement à une étape de polarisation et est polarisée à la tension de polarisation prédéterminée V2. En outre, avantageusement, cette étape de polarisation 30 est répétée périodiquement pour éviter que la première borne de conduction 61 du premier transistor de polarisation N1, si la tension de polarisation V2 est nulle en raison de l'effet de fuite connu, puisse décharger de façon non contrôlée la cellule de référence xN. En fait, dans ce cas, le premier transistor de 2908919 B8586 - SCH232BFR 14 polarisation N1 a tendance à décharger la cellule de référence xN après quelques millisecondes, ce qui détermine blocage. Selon un autre aspect de la présente invention, avantageusement, le circuit 100 comprend un deuxième bloc échantil- 5 lonneur bloqueur 20 intercalé entre la borne de sortie Out3 du moyen de comparaison 12 et la borne de sortie Out du circuit générateur 100. Le deuxième bloc échantillonneur bloqueur 20 permet de maintenir constante la tension de référence Vcg au niveau de la borne de sortie Out du circuit générateur 100 et 10 connecte en réaction la cellule de référence xN. Le deuxième bloc échantillonneur bloqueur 20 comporte une borne d'entrée In5 connectée à la borne de sortie Out3 du moyen de comparaison 12 et une borne de sortie Out6 connectée à la borne d'entrée In4 du premier bloc de polarisation 25. 15 Le deuxième bloc échantillonneur bloqueur 20 comprend, en particulier, un premier transistor échantillonneur bloqueur N4 et un deuxième transistor échantillonneur bloqueur N5 connectés de façon appropriée en source suiveuse. Les premier et deuxième transistors échantillonneurs 20 bloqueurs, N4 et N5, comportent respectivement des premières bornes de conduction 42, 52 connectées à la deuxième source d'alimentation Vboost, ainsi que des bornes de commande 41, 51 connectées à la borne d'entrée In5 du deuxième bloc échantillonneur bloqueur 20. 25 En outre, le premier transistor échantillonneur bloqueur N4 comporte une deuxième borne de conduction 43 reliée à la borne de sortie Out6. Selon la présente invention, la deuxième borne de conduction 43 du premier transistor échantillonneur bloqueur N4 30 est connectée à la première borne de conduction 67 du troisième transistor de polarisation N3 du premier bloc de polarisation 25. Le deuxième transistor N5 comporte lui-même une deuxième borne de conduction 53 connectée à la borne de sortie Out 35 du circuit générateur 100. 2908919 B8586 - SCH232BFR 15 De façon appropriée, le deuxième bloc échantillonneur bloqueur 20 comprend en outre un condensateur C intercalé entre la borne d'entrée In5 et la première référence de tension V1, en particulier une masse. 5 Selon la présente invention, l'amplificateur opérationnel 12 pilote le deuxième bloc échantillonneur bloqueur 20 avec la tension comparée Vaut fournie sur la borne de sortie Out3 par le moyen de comparaison 12, obtenue par une comparaison entre la première tension de sortie Vdrain et la deuxième 10 tension de sortie VBL respectivement présentes sur les première etdeuxième bornes d'entrée, In2 et In3, du moyen de comparaison 12. En outre, le deuxième bloc échantillonneur bloqueur 20, connecté en source suiveuse, comprend les premier et deu- 15 xième transistors échantillonneurs bloqueurs N4 et N5, qui ont des caractéristiques électriques sensiblement identiques et par conséquent des tensions sensiblement correspondantes présentes sur les deuxièmes bornes de conduction, respectivement 43 et 53. De cette manière, la cellule de référence xN est polarisée en 20 réaction par une tension qui est sensiblement égale à la tension de référence Vcg présente sur la borne de sortie Out du circuit générateur 100, tension à laquelle, pendant une étape de lecture, les cellules de la matrice du dispositif mémoire sont polarisées. 25 Selon la présente invention, les premier et deuxième transistors échantillonneurs bloqueurs, N4 et N5, du deuxième bloc échantillonneur bloqueur 20, ainsi que les premier, deuxième et troisième transistors de polarisation, N1, N2 et N3, du premier bloc de polarisation 25 sont de type MOS, par exemple à 30 canal N. En outre, dans le présent mode de réalisation, le convertisseur courant-tension réalisant le moyen de conversion SE comporte une première branche de circuit 92 et par deuxième branche de circuit 93, intercalées entre la première source 35 d'alimentation Vdd et la première référence de tension V1, par 2908919 B8586 - SCH232BFR 16 exemple la masse. Plus particulièrement, la première branche de circuit 92 comprend, en série, des premier et deuxième transistors de conversion, P2 et N6, respectivement, tandis que la deuxième branche de circuit 93 comprend, en série, des 5 troisième et quatrième transistors de conversion, P1 et N7, respectivement. De façon appropriée le deuxième transistor N6 et le quatrième transistor de conversion N7 sont connectés de façon symétrique à des bornes de commande respectives 70, 75, reliées 10 entre elles et au premier noeud 80. Le deuxième transistor de conversion N6 est connecté en diode, une première borne de conduction 71 étant connectée à sa propre borne de commande 70, et une deuxième borne de conduction 72 étant connectée à la première référence de tension V1. 15 Par contre, le quatrième transistor de conversion N7 comporte une première borne de conduction 76 connectée au noeud commun 40 et une deuxième borne de conduction 77 connectée à la première référence de tension V1. En outre, les premier et troisième transistors de 20 conversion P2 et P1 sont connectés en miroir de courant et comportent des premières bornes de conduction respectives 82, 87, connectées à la première source d'alimentation Vdd, des deuxièmes bornes de conduction 83, 88 respectivement connectées aux deuxième et quatrième transistors de conversion N6 et N7, 25 ainsi que des bornes de commande 81, 86 connectées entre elles et à une troisième référence de tension, à savoir une autre tension de polarisation Vp. Selon la présente invention, les deuxième et quatrième transistors de conversion N6 et N7 sont de préférence de type 30 MOS à canal N, tandis que les premier et troisième transistors de conversion P2 et P1 sont de type MOS à canal P et ont des caractéristiques électriques sensiblement identiques. En ce qui concerne le fonctionnement, on va analyser dans la suite le comportement du circuit générateur 100 lorsque 35 le premier bloc de polarisation 25 reçoit le premier signal 2908919 B8586 - SCH232BFR 17 d'initialisation Reset désactivé et le deuxième signal d'initialisation NresetLS activé. En particulier, la tension comparée Vout, présente au niveau de la borne de sortie Out3 du moyen de comparaison 12, 5 charge le condensateur C du deuxième bloc échantillonneur bloqueur 20 et polarise les premier et deuxième transistors échantillonneurs bloqueurs N4 et N5. La tension présente au niveau de la borne de sortie Out6 du deuxième bloc échantillonneur bloqueur 20 est sensiblement identique à la tension de référence 10 Vcg présente au niveau de la borne de sortie Out du circuit générateur 100. La cellule de référence xN est ainsi polarisée en réaction, par l'intermédiaire du troisième transistor de polarisation N3 actif du premier bloc de polarisation 25, avec la tension présente au niveau de la borne de sortie Out6 du 15 deuxième bloc échantillonneur bloqueur 20. Simultanément, le moyen de conversion SE permet de faire varier la valeur de la première tension de sortie Vdrain présente sur sa première borne de sortie Outl de telle sorte que le courant Icell de la cellule de référence xN est identique au courant Iref du premier 20 générateur Ig1. Dans le mode synchronisé, l'étape de polarisation commute les premier et deuxième signaux d'initialisation, Reset et NresetLS, en désactivant, en particulier, le troisième transistor de polarisation N3 et en activant les premier et deuxième 25 transistors de polarisation N1 et N2. Selon le présent mode de réalisation, il est souhaitable que le troisième transistor de polarisation N3 soit désactivé avant l'activation du premier transistor de polarisation N1 de façon à éviter une décharge possible par l'intermédiaire 30 d'une branche de circuit connectée entre la deuxième source d'alimentation Vboost et la première référence de tension V1 et comprenant le premier transistor échantillonneur bloqueur N4, le troisième transistor de polarisation N3 et le deuxième transistor de polarisation N2. 2908919 B8586 - SCH232BFR 18 Pendant l'étape de polarisation, la cellule de référence xN est polarisée par le premier bloc de polarisation 25. Le premier transistor de polarisation N1 polarise, au moyen de la quatrième borne de grille flottante 34, la région de grille 5 flottante de la cellule de référence xN à la tension de polarisation prédéterminée V2. En même temps, la troisième borne de commande 33 de la cellule de référence xN est polarisée à la valeur de tension de la première référence de tension V1, à savoir la masse, au moyen du deuxième transistor de polarisation 10 N2. Avantageusement et simultanément à la polarisation de la cellule de référence xN, selon la présente invention, grâce au condensateur C se trouvant dans le deuxième bloc échantillonneur bloqueur 20, la tension au niveau des bornes de commande 15 41 et 51 respectivement des premier et deuxième transistors échantillonneurs bloqueurs N4 et N5 est maintenue sensiblement constante. Cela garantit une tension de référence constante Vcg sur la borne de sortie Out du circuit générateur 100. On notera que, si la tension de polarisation V2 est 20 mise à une valeur nulle, il y a une décharge complète des charges contenues dans la région de grille flottante de la cellule de référence xN. En outre, si la cellule de référence xN est remplacée de façon appropriée par un tampon de N cellules en parallèle, 25 chaque cellule comporte une première borne de conduction 31 connectée au noeud commun 40, une deuxième borne de conduction 32 connectée à la première référence de tension V1 et une borne de commande 33 connectée à la borne de sortie Out du circuit générateur 100 au moyen du premier bloc de polarisation 25. Dans 30 ce cas, le circuit générateur 100 comporte, en outre, intercalé entre la deuxième source d'alimentation Vdd et le noeud commun 40, un deuxième générateur de courant constant, présenté dans la suite en référence à la figure 3. En outre, selon cet agencement, le premier transistor 35 de polarisation N1 polarise à la tension de polarisation prédé- 2908919 B8586 - SCH232BFR 19 terminée V2 les régions de grille flottante de chaque cellule de référence xN du tampon, la connexion d'une borne de commande des cellules de référence xN sur quatre à un unique noeud commun connecté à la première borne de sortie Out4 du premier bloc de 5 polarisation 25 étant avantageusement possible. On va décrire maintenant, en faisant référence à la figure 3, un autre mode de réalisation du circuit générateur selon la présente invention, indiqué globalement par la référence 200, et les détails et les éléments fonctionnant ensemble 10 ayant la même structure et la même fonction seront indiqués par les mêmes numéros et les mêmes symboles de référence. Avantageusement, le circuit générateur 200 comprend un premier bloc de polarisation 125 qui, par rapport au premier bloc de polarisation 25 décrit précédemment, comprend un qua- 15 trième transistor de polarisation N10 supplémentaire connecté en parallèle sur le premier transistor de polarisation N1, ayant une première borne de conduction 95 connectée à la première borne de sortie Out4 du premier bloc de polarisation 125, une deuxième borne de conduction 96 connectée à la deuxième réfé- 20 rence de tension V2, en particulier une tension de polarisation, et une borne de commande 97 pilotée par un troisième signal d'initialisation Nreset. Le troisième signal d'initialisation Nreset est l'inverse du premier signal d'initialisation Reset et comporte, 25 de préférence, des niveaux de tension similaires. Le circuit générateur de tension 200 comporte en outre, intercalé entre la deuxième source d'alimentation Vdd et le noeud commun 40, un deuxième générateur Ig2 de courant constant (N-1)IRef, N étant, comme cela a été indiqué précé- 30 demment, le nombre de cellules de référence xN. Avantageusement, les premier et quatrième transistors de polarisation, N1 et N10, se correspondent sensiblement, et présentent respectivement une première capacité parasite Cgd1 et une deuxième capacité para-site Cg2, entre les premières bornes de conduction respectives 35 61, 95 et les bornes de commande 63, 97, sensiblement simi-2908919 B8586 - SCH232BFR 20 laires, et même plus particulièrement, actives de façon alternée. De façon appropriée, cela permet d'annuler mutuellement l'effet négatif possible qu'amène chaque première et deuxième capacité parasite, Cg1 et Cg2, sur la cellule de référence xN. 5 En outre, le premier bloc de polarisation 125 comporte un condensateur de découplage Cl connecté entre la borne d'entrée In5 du deuxième bloc échantillonneur bloqueur 20 et la première référence de tension V1. De façon appropriée, le condensateur de découplage Cl permet de filtrer des pertur- 10 bations parasites possibles pendant le fonctionnement du premier bloc de polarisation 125. Un avantage important du circuit générateur réalisé selon la présente invention est qu'il assure une polarisation à une tension de référence prédéterminée pour chaque cellule de 15 référence xN du circuit, de façon périodique et répétée, sans utilisation de rayonnement ultraviolet. Cela est rendu possible par la présence de bornes de grille flottante des cellules de référence accessibles de l'extérieur qui sont périodiquement polarisées au moyen du premier bloc de polarisation à la tension 20 de polarisation prédéterminée V2. Un autre avantage de la présente invention résulte du fait que la polarisation de la cellule de référence xN se pro-duit indépendamment des dimensions de la cellule. En fait, dans le cas de plusieurs cellules de référence xN en parallèle, les 25 quatrième bornes de commande sont connectées à un noeud commun unique et sont connectées à la première borne de sortie du premier bloc de polarisation. Un autre avantage du circuit générateur réalisé selon la présente invention est lié à la présence dans le premier bloc 30 de polarisation du deuxième transistor de polarisation qui permet d'amortir au niveau de la troisième borne de commande des cellules de référence xN des effets de fuite possibles dus au premier transistor de polarisation. Un autre avantage du présent circuit générateur est 35 que la ou les cellules de référence xN sont polarisées à la 2908919 B8586 -SCH232BFR 21 tension de référence Vcg présente au niveau de la borne de sortie Out du circuit, tension à laquelle les cellules de la matrice sont polarisées, permettant ainsi aux cellules de référence xN de pouvoir suivre en permanence le comportement des 5 cellules de la matrice. En outre, le montage particulier en source suiveuse du deuxième bloc échantillonneur bloqueur inclus dans le circuit générateur selon la présente invention permet de piloter une pluralité de cellules de la matrice en évitant la présence au 10 niveau de la borne de sortie Out du circuit lui-même d'un condensateur de filtrage de valeur particulièrement élevée. Cela permet au circuit générateur selon la présente invention de réduire la surface occupée, ce qui lui permet d'être plus compact et d'être aussi obtenu à moindre coût. 15 Un autre avantage du présent circuit générateur réside dans des temps de réalisation réduits, car la présence du premier bloc de polarisation permet de réduire les étapes de fabrication en évitant l'utilisation de rayonnement UV pour l'efface-ment complet de la ou des cellules de référence. 20 La présente invention concerne aussi un procédé de génération d'une tension de référence dans des dispositifs mémoire à semi-conducteur comportant des matrices de cellules mémoire non volatiles, au moyen d'un circuit générateur comme cela a été décrit précédemment, pour lequel les détails et les 25 éléments fonctionnels ayant la même structure et la même fonction sont désignés par les mêmes références. Le procédé prévoit les étapes suivantes : activer ladite au moins une cellule de référence xN pour produire un courant Icell sur la première borne de 30 conduction 31 de la cellule ; activer le moyen de conversion SE pour fournir sur sa première borne de sortie Outl puis sur le noeud commun 40, une première valeur de tension de sortie Vdrain et sur sa deuxième borne de sortie Out2 une deuxième valeur de tension de sortie 35 VBL ; 2908919 B8586 - SCH232BFR 22 activer le moyen de comparaison 12 pour fournir sur sa borne de sortie Out3 une valeur de tension comparée Vout, obtenue par suite d'une comparaison entre la première tension Vdrain et la deuxième tension de sortie VBL du moyen de 5 conversion SE ; piloter en réaction la cellule de référence xN en fournissant à sa troisième borne de commande 33 au moins une partie de la tension comparée Vout. Avantageusement, le procédé selon la présente inven-10 tion prévoit les étapes consistant à : mettre en contact de façon externe, au moyen d'une quatrième borne 34, la région de grille flottante de la cellule de référence xN ; connecter la quatrième borne 34 de la cellule de 15 référence xN à une première borne de sortie Out4 d'un premier bloc de polarisation du circuit générateur. Selon un mode de réalisation de la présente invention, le procédé comprend une étape de polarisation périodique basée sur un premier signal d'initialisation Reset de la région de 20 grille flottante de la cellule de référence xN, en commandant périodiquement le premier bloc de polarisation au moyen du premier signal d'initialisation Reset. Le procédé prévoit aussi de piloter la borne de commande 63 du premier transistor de polarisation N1 au moyen du 25 premier signal d'initialisation Reset puis d'activer ce premier transistor de polarisation N1 d'une façon synchronisée. Le procédé prévoit, dans un mode de réalisation préféré, que la deuxième référence de tension V2, à savoir la tension de polarisation, est une masse. 30 De façon appropriée, le procédé prévoit aussi de piloter la borne de commande 66 du deuxième transistor de polarisation N2 au moyen du premier signal Reset. Le procédé prévoit aussi une commande de réaction avec au moins une partie de la tension de référence Vcg sur la troi-35 sième borne de commande 33 de la cellule de référence xN. 2908919 B8586 - SCH232BFR 23 De façon appropriée, le procédé prévoit de piloter la borne de commande du troisième transistor N3 avec un deuxième signal synchronisé NresetLS. En outre, avantageusement, le procédé selon la pré- 5 sente invention prévoit que le deuxième signal d'initialisation NresetLS est l'opposé du premier signal d'initialisation Reset. Selon un mode de réalisation, le procédé prévoit en outre d'activer le premier signal d'initialisation Reset avec une première durée de retard T1 par rapport à la désactivation 10 du deuxième signal d'initialisation NresetLS ainsi que de désactiver le premier signal d'initialisation Reset avec une deuxième durée d'avance T2 par rapport à l'activation du deuxième signal d'initialisation NresetLS, comme cela est représenté en figure 4. En outre, de préférence, le procédé prévoit un niveau de ten- 15 Sion élevé pour le deuxième signal d'initialisation NresetLS supérieur à un niveau de tension élevé pour le premier signal d'initialisation Reset. En outre, de préférence, ce niveau actif supérieur du deuxième signal d'initialisation NresetLS a une valeur identique 20 à la tension d'alimentation surélevée Vboost. De cette manière, le procédé prévoit d'activer les premier et deuxième transistors de polarisation, N1 et N2, lorsque le troisième transistor de polarisation N3 est bloqué, évitant la formation de possibles branches de décharge du 25 circuit vers la première référence de tension V1, comme cela va être mieux expliqué ci-après. De façon appropriée, dans un mode de réalisation préféré, la deuxième tension d'alimentation Vboost a un niveau de tension supérieur à la première tension d'alimentation Vdd. 30 La commutation appropriée, prévue par le procédé, du premier signal d'initialisation Reset et du deuxième signal d'initialisation NresetLS évite une possible branche de décharge constituée par le premier transistor échantillonneur bloqueur N4, par le troisième transistor de polarisation N3 et par le 2908919 B8586 - SCH232BFR 24 deuxième transistor de polarisation N2 entre la deuxième source d'alimentation Vboost et la première référence de tension V1. Avantageusement, l'étape de polarisation du procédé selon la présente invention prévoit les étapes suivantes : 5 charger le condensateur C du deuxième bloc échantillonneur bloqueur 20 à la valeur de la tension comparée Vaut fournie par le moyen de comparaison 12 ; désactiver ce moyen de comparaison 12 ; désactiver le troisième transistor de polarisation N3 10 du premier bloc de polarisation au moyen du deuxième signal d'initialisation NresetLS en activant, successivement, avec un retard égal à la première durée de retard T1, le premier signal d'initialisation Reset et, en conséquence, les premier et deuxième transistors de polarisation, N1 et N2, pour permettre la 15 polarisation de la région de grille flottante de la cellule de référence xN à la valeur de la deuxième référence de tension V2, c'est-à-dire à la tension de polarisation prédéterminée. L'étape de polarisation prévoit en outre de désactiver les premier et deuxième transistors de polarisation, N1 et N2, 20 avec la désactivation du premier signal d'initialisation Reset et d'activer, après un retard égal à la deuxième durée d'avance T2, le troisième transistor de polarisation N3. Le procédé prévoit ensuite de répéter cycliquement l'étape de polarisation à des intervalles mesurés. 25 Le procédé prévoit en outre une étape consistant à maintenir sous tension la borne de sortie Out au moyen du deuxième bloc échantillonneur bloqueur 20, et en particulier le condensateur C connecté entre la borne de sortie Out3 du moyen de comparaison 12 et la première référence de tension V1. 30 Le procédé, en utilisant le mode de réalisation du circuit réalisé selon la présente invention représenté en figure 3, prévoit aussi une étape de pilotage du quatrième transistor de polarisation NiO au moyen du troisième signal d'initialisation Nreset, opposé de façon appropriée au premier signal 2908919 B8586 - SCH232BFR 25 d'initialisation Reset avec des niveaux de tension correspondants. En particulier, le premier transistor de polarisation N1 est ainsi activé lorsque le quatrième transistor de polari-5 sation N10 est désactivé. L'avantage principal du procédé selon la présente invention est la simplicité et l'efficacité avec laquelle il est possible, de façon cyclique et répétée, de ramener la cellule de référence xN à la tension de polarisation prédéterminée V2, en 10 polarisant avec le premier bloc de polarisation la région de grille flottante de la cellule de référence xN. Un autre avantage de la présente invention est lié au fait que dans le cas où la tension de polarisation prédéterminée V2 est nulle, le procédé permet de ramener cycliquement et de 15 façon répétée la cellule de référence xN à l'état "vierge", sans recourir à l'utilisation de rayonnement ultraviolet. En outre, le procédé de la présente invention permet de ramener complètement la cellule de référence xN à l'état "vierge" indépendamment des dimensions physiques de la cellule elle-même. 20 Un autre grand avantage du procédé selon la présente invention est dû au fait que le procédé permet, pendant l'étape de polarisation de la cellule de référence xN, de maintenir constante la tension de référence Vcg au niveau de la borne de sortie Out du circuit lui-même. De cette façon, les cellules 25 mémoire de la matrice associées au circuit générateur selon la présente invention ne sont pas affectées par l'étape de polarisation de la cellule de référence xN, permettant ainsi d'obtenir un circuit plus efficace sans durées d'attente. Dans le cas où le circuit comporte davantage de cellules 30 de référence en parallèle, le procédé prévoit de connecter les quatrième bornes de commande respectives de ces cellules à la première borne de conduction 61 du premier transistor de pola- risation N1 et par conséquent prévoit de réaliser l'étape de polarisation simultanément sur ces cellules de référence. Le 35 procédé prévoit de répéter cycliquement et périodiquement cette 2908919 B8586 - SCH232BFR 26 étape de polarisation sur la base de la synchronisation de la première étape d'initialisation Reset. REVENDICATIONS 1. Circuit générateur de tension de référence (Vcg) sur une borne de sortie (Out) connectée à une matrice de cellules mémoire non volatiles, comprenant : un moyen de conversion (SE) connecté à une première source d'alimentation (Vdd) et comportant au moins une première borne de sortie (Out1) connectée à un noeud commun (40) et une deuxième borne de sortie (Out2) ; un moyen de comparaison (12) connecté à une deuxième source d'alimentation (Vboost) et inséré entre le noeud commun (40) et la borne de sortie (Out) du circuit générateur (100, 200), le moyen de comparaison (12) comportant au moins des première et deuxième bornes d'entrée (Inl, In2) connectées respectivement aux première et deuxième bornes de sortie (Out1, Out2) du moyen de conversion (SE) ainsi qu'une borne de sortie (Out3) apte à fournir une tension comparée (Vout) résultant de la comparaison entre des première et deuxième valeurs de tension (Vdrain, VBL) présentes sur les première et deuxième bornes d'entrée (Inl, In2) ; et au moins une cellule de référence (xN) insérée entre le noeud commun (40) et une première référence de tension (Vl) ; caractérisé en ce que ladite au moins une cellule de référence (xN) comprend une borne de contact (34) avec une région de grille flottante connectée à un premier bloc de polarisation (25, 125), ayant lui-même une borne d'entrée (In4) connectée à la borne de sortie (Out) du circuit générateur (100, 200) et étant apte à polariser périodiquement la borne de contact de grille flottante (34) à une tension de polarisation d'une deuxième référence de tension (V2). 2. Circuit générateur (100, 200) selon la revendica- tion 1, dans lequel le premier bloc de polarisation (25, 125) comprend au moins un premier transistor de polarisation (Ni) ayant une première borne de conduction (61) connectée à la borne de contact de grille flottante (34) en correspondance avec une première borne de sortie (Out4) du premier bloc de polarisation 2908919 B8586 - SCH232BFR 28 (25, 125), une deuxième borne de conduction (62) connectée à la deuxième référence de tension (V2) et une troisième borne de commande (63) pilotée par un premier signal d'initialisation (Reset) pour polariser périodiquement la borne de contact de 5 grille flottante (34). 3. Circuit générateur (100, 200) selon la revendication 2, dans lequel le premier bloc de polarisation (25, 125) comprend en outre un deuxième transistor de polarisation (N2) inséré entre une borne de commande (33) de la cellule de réfé- 10 rence (xN) en correspondance avec une deuxième borne de sortie (Out5) du premier bloc de polarisation (25, 125) et la première référence de tension (V1), ainsi qu'une borne de commande (66) pilotée par le premier signal d'initialisation (Reset). 4. Circuit générateur (100, 200) selon la revendica- 15 tion 3, comprenant en outre un troisième transistor de polarisation (N3) ayant une première borne de conduction (67) connectée à la quatrième borne d'entrée (In4) du premier bloc de polarisation (25, 125), une deuxième borne de conduction (68) connectée à la deuxième borne de sortie (Out5) du premier bloc de polari- 20 sation (25, 125) et une troisième borne de commande (69) pilotée par un deuxième signal d'initialisation (NresetLS). 5. Circuit générateur (100, 200) selon la revendication 4, dans lequel le deuxième signal d'initialisation (NresetLS) est opposé au premier signal d'initialisation (Reset). 25 6. Circuit générateur (100, 200) selon la revendication 4, dans lequel le deuxième signal d'initialisation (NresetLS) a une valeur de tension, en correspondance avec son niveau actif le plus élevé, supérieure à celle du premier signal d'initialisation Reset et aussi supérieure à la première source d'ali- 30 mentation (Vdd), de façon à permettre l'activation du troisième transistor de polarisation (N3) du premier bloc de polarisation (25, 125). 7. Circuit générateur (100, 200) selon la revendica- tion 6, dans lequel le deuxième signal d'initialisation (NresetLS) a une valeur de tension en correspondance avec son niveau actif 2908919 B8586 - SCH232BFR 29 le plus élevé, égale à la deuxième source d'alimentation (Vboost). 8. Circuit générateur (100, 200) selon la revendication 7, dans lequel le premier signal d'initialisation (Reset) 5 est activé avec une première durée de retard (Ti) par rapport à une désactivation du deuxième signal d'initialisation (NresetLS) et est désactivé avec une deuxième durée d'avance (T2) par rapport à l'activation du deuxième signal d'initialisation (NresetLS). 9. Circuit générateur (100, 200) selon la revendica- 10 tion 4, comprenant en outre un deuxième bloc échantillonneur bloqueur (20) inséré entre une borne de sortie (Out3) du moyen de comparaison (12) et la borne de sortie (Out) du circuit générateur (100, 200), alimenté par la deuxième source d'alimentation (Vboost) et ayant une borne de sortie (Out6) connectée à la 15 borne d'entrée (In4) du premier bloc de polarisation (25, 125). 10. Circuit générateur (100, 200) selon la revendication 9, dans lequel le deuxième bloc échantillonneur bloqueur (20) comprend des premier et deuxième transistors échantillonneurs bloqueurs (N4, N5) connectés en source suiveuse et insérés 20 en cascade avec la borne de sortie (Out3) du moyen de comparai-son (12) et la borne de sortie (Out) du circuit générateur (100, 200), ainsi qu'un condensateur (C) inséré entre la troisième borne de sortie (Out3) du moyen de comparaison (12) et la première référence de tension (V1). 25 11. Circuit générateur (100, 200) selon la revendication 10, dans lequel les premier et deuxième transistors échantillonneurs bloqueurs (N4, N5) ont des bornes de commande respectives (41, 51) connectées à la borne de sortie (Out3) du moyen de comparaison (12), des premières bornes de conduction 30 (42, 52) connectées à la deuxième source d'alimentation (Vboost), et des deuxièmes bornes de conduction (43, 53) connectées respectivement à la borne de sortie (Out6) du deuxième bloc échantillonneur bloqueur (20) et à la borne de sortie (Out) du circuit générateur (100, 200). 2908919 B8586 - SCH232BFR 30 12. Circuit selon l'une quelconque des revendications précédentes, comprenant une pluralité de cellules de référence (xN) placées en parallèle, chaque cellule comportant une première borne de conduction (31) connectée au noeud commun (40), 5 ainsi qu'un deuxième générateur de courant (Ig2) inséré entre la première source d'alimentation (Vdd) et le noeud commun (40), le deuxième générateur fournissant un courant ayant la valeur (N-1)*Iref, N étant le nombre de cellules de la pluralité de cellules de référence (xN) et Iref étant une valeur de courant 10 de référence fournie au moyen de conversion (SE). 13. Circuit selon l'une quelconque des revendications précédentes, dans lequel le premier bloc de polarisation (125) comprend un quatrième transistor de polarisation (N10) comportant une première borne de conduction (95) connectée à la 15 première borne de sortie (Out4) du premier bloc de polarisation (125), une deuxième borne de conduction (96) connectée à la deuxième référence de tension (V2) et une borne de commande (97) pilotée par un troisième signal d'initialisation (Nreset). 14. Circuit selon la revendication 13, dans lequel le 20 troisième signal d'initialisation (Nreset) est opposé au premier signal d'initialisation (Reset). 15. Circuit selon l'une quelconque des revendications précédentes, dans lequel le premier bloc de polarisation (125) comprend un condensateur de découplage (Cl) connecté entre la 25 borne d'entrée (In4) du premier bloc de polarisation (125) et la première référence de tension (V1). 16. Circuit selon l'une quelconque des revendications précédentes, dans lequel la première référence de tension de référence (Vi) est une masse. 30 17. Circuit selon l'une quelconque des revendications précédentes, dans lequel la deuxième référence de tension de référence (V2) est une masse. 18. Procédé de génération d'une tension de référence (Vcg) sur une borne de sortie (Out) d'un circuit générateur 35 connecté à une matrice de cellules mémoire non volatiles et 2908919 B8586 - SCH232BFR 31 comprenant un moyen de conversion (SE), alimenté par une première source d'alimentation (Vdd) et connecté en cascade avec un moyen de comparaison (12), lui-même alimenté par une deuxième source d'alimentation (Vboost) et apte à produire la tension 5 comparée (Vout) résultant de la comparaison entre des première et deuxième valeurs de tension (Vdrain, VBL) fournies par le moyen de conversion (SE), ainsi qu'au moins une cellule de référence (xN) insérée entre un noeud commun (40) et une première référence de tension (V1), le noeud commun étant connecté à 10 l'entrée du moyen de comparaison (12), le procédé comprenant l'étape consistant à fournir en réaction vers une borne de commande (33) de la cellule de référence (xN) au moins une partie de la tension comparée (Vout) et étant caractérisé en ce qu'il comprend les étapes suivantes : 15 commander une borne de contact d'une région de grille flottante (34) de ladite au moins une cellule de référence (xN) au moyen d'un premier bloc de polarisation (25, 125) ; polariser périodiquement à une valeur de tension de polarisation (V2) la borne de contact de région de grille flot- 20 tante (34) de ladite au moins une cellule de référence (xN) en fonction d'un premier signal d'initialisation (Reset) fourni au premier bloc de polarisation (25, 125) pour décharger des éventuelles charges contenues dans la région de grille flottante de la cellule de référence (xN). 25 19. Procédé selon la revendication 18, comprenant en outre une étape consistant à piloter une borne de commande (63) d'un premier transistor de polarisation (Ni) du premier bloc de polarisation (25, 125) au moyen du premier signal d'initialisation (Reset), le premier transistor de polarisation (Ni) étant 30 connecté à la borne de commande de grille flottante (34) de la au moins une cellule de référence (xN). 20. Procédé selon la revendication 19, comprenant en outre une étape consistant à piloter une borne de commande (66) d'un deuxième transistor de polarisation (N2) du premier bloc de 35 polarisation (25, 125) au moyen du premier signal d'initialisa- 2908919 B8586 - SCH232BFR 32 tion (Reset), le deuxième transistor de polarisation (N2) étant connecté à une borne de commande (33) de la au moins une cellule de référence (xN). 21. Procédé selon la revendication 20, comprenant en 5 outre une étape consistant à piloter une borne de commande (69) d'un troisième transistor de polarisation (N3) du premier bloc de polarisation (25, 125) au moyen d'un deuxième signal d'initialisation (NresetLS), le troisième transistor de polarisation (N3) étant connecté à la borne de commande (33) de ladite au 10 moins une cellule de référence (xN), ainsi qu'à la borne de sortie (Out) du circuit générateur. 22. Procédé selon la revendication 21, dans lequel le deuxième signal d'initialisation (NresetLS) est opposé au premier signal d'initialisation (Reset). 15 23. Procédé selon la revendication 22, dans lequel le deuxième signal d'initialisation (NresetLS) a une valeur de tension, en correspondance avec son niveau actif le plus élevé, supérieure à celle du premier signal d'initialisation Reset et aussi supérieure à la première source d'alimentation (Vdd), de 20 façon à permettre l'activation du troisième transistor de polarisation (N3) du premier bloc de polarisation (25, 125). 24. Procédé selon la revendication 23, dans lequel le deuxième signal d'initialisation (NresetLS) a une valeur de tension, en correspondance avec son niveau actif le plus élevé, 25 égale à la deuxième source d'alimentation (Vboost). 25. Procédé selon la revendication 21, dans lequel le premier signal d'initialisation (Reset) est activé avec une première durée de retard (T1) par rapport à une désactivation du deuxième signal d'initialisation (NresetLS) et est désactivé 30 avec une deuxième durée d'avance (T2) par rapport à l'activation du deuxième signal d'initialisation (NresetLS). 26. Procédé selon la revendication 21, comprenant en outre une étape consistant à maintenir en tension la borne de sortie (Out) du circuit générateur au moyen d'un deuxième bloc 35 échantillonneur bloqueur (20), inséré entre le moyen de compa- 2908919 B8586 - SCH232BFR 33 raison (12) et la borne de sortie (Out), connecté au premier bloc de polarisation (25, 125) et comprenant au moins un premier et un deuxième transistors échantillonneurs bloqueurs (N4, N5) insérés en source suiveuse entre la deuxième source d'alimenta- 5 tion (Vboost) et la borne de sortie (Out) du circuit générateur, ainsi qu'un condensateur (C) connecté entre une borne de sortie (Out3) du moyen de comparaison (12) et la première référence de tension (V1). 27. Procédé selon la revendication 26, dans lequel 10 l'étape de maintien de tension comprend en outre les étapes suivantes : charger le condensateur (C) du deuxième bloc échantillonneur bloqueur (20) à la valeur de tension comparée (Vout) fournie par le moyen de comparaison (12) ; 15 désactiver le moyen de comparaison (12) ; désactiver le troisième transistor de polarisation (N3) du premier bloc de polarisation (25, 125) au moyen du deuxième signal d'initialisation (NresetLS) et avec la première durée de retard (Tl) activer les premier et deuxième transistors (N1, N2) 20 du premier bloc de polarisation (25, 125) au moyen du premier signal d'initialisation (Reset). 28. Procédé selon la revendication 21, comprenant en outre une étape consistant à piloter une borne de commande (69) d'un quatrième transistor de polarisation (N10) du premier bloc 25 de polarisation (125) au moyen d'un troisième signal d'initialisation (Nreset), le quatrième transistor de polarisation (N10) étant connecté à la borne de commande de grille flottante (34) de ladite au moins une cellule de référence (xN), ainsi qu'à la deuxième référence de tension (V2). 30 29. Procédé selon la revendication 28, dans lequel le troisième signal d'initialisation (Nreset) est opposé au premier signal d'initialisation (Reset). 30. Procédé selon l'une quelconque des revendications 18 à 29, dans lequel la première référence de tension de réfé-35 rence (V1) est une masse. 2908919 B8586 - SCH232BFR 34 31. Procédé selon l'une quelconque des revendications 18 à 30, dans lequel la deuxième référence de tension de référence (V2) est une masse.