FR 2911450 A1 20080718 FR 0700267 A 20070115 La présente invention concerne le domaine des circuits tampons, plus communément appelés buffers. Un buffer est un circuit électronique comprenant un premier inverseur CMOS et un deuxième inverseur CMOS montés l'un derrière l'autre, un inverseur CMOS étant un assemblage d'un transistor PMOS et d'un transistor NMOS partageant leur grille et leur drain. Plus précisément, l'invention concerne un circuit tampon dont une partie au moins est alimentée par une tension d'alimentation VDD par l'intermédiaire d'un premier transistor d'initialisation, et relié à la masse par l'intermédiaire d'un deuxième transistor d'initialisation, ledit circuit étant susceptible de transférer entre une entrée et une sortie un signal d'entrée comprenant au moins un front montant et/ou un front descendant, ledit circuit comprenant un premier inverseur CMOS, dont l'entrée est reliée à l'entrée du circuit, et dont la sortie est montée en série avec l'entrée d'un deuxième inverseur CMOS, la sortie dudit deuxième inverseur CMOS étant reliée à la sortie du circuit. Les buffers interviennent par exemple dans les chemins critiques, en particulier dans les longs chemins. Ils permettent essentiellement de transférer un signal d'entrée, de sorte que ce signal ne se dégrade pas au long du chemin. Un buffer est donc un circuit électronique qui reproduit l'état logique d'un signal d'entrée sur la 30 sortie. Cependant, lorsque le signal d'entrée change d'état, il existe une période transitoire, correspondant au temps de propagation, pendant laquelle l'entrée et la sortie du buffer ont des valeurs opposées. Cette période transitoire correspond au temps nécessaire au buffer pour propager et transmettre en sortie le changement d'état du signal en entrée. Afin de ne pas dégrader les performances 10 temporelles d'un système électront_que comprenant un buffer, il est souhaitable que celui-ci soit le plus rapide possible. Pour réaliser un buffer haute vitesse, il est connu d'utiliser un buffer plus fort Mais une telle 15 solution est limitée d'une part par un temps de propagation intrinsèque à la technologie, et d'autre part parce qu'un buffer plus large implique une capacité de grille de transistors plus large donc un temps de chargement plus :important. 20 A titre d'alternative, il est possible d'utiliser des transistors à faible tension de seuil. De tels transistors sont rapides mais possèdent de plus grands courants de fuite, ce qui pose des problèmes de consommation statique. 25 Et pour résoudre ces problèmes de consommation, il est connu d'utiliser des transistors à tension de seuil standard ou des transistors à tension de seuil élevée. De tels transistors ont moins de courants de fuite, mais sont plus lents. 30 La présente invention vise à trouver une autre solution qui permette d'obtenir un buffer qui soit à la fois rapide et possède de faibles courants de fuite. Avec cet objectif en vue, le dispositif selon l'invention, par ailleurs conforme au préambule cité ci-avant, est essentiellement caractérisé en ce que le circuit comprend en outre des moyens pour créer une surtension sur les deux inverseurs CMOS. Par surtension, on entend une tension grille-source IVGSI sur un inverseur supérieure à la tension 10 d'alimentation VDD. Le gain en performance du dispositif selon l'invention est essentiellement du au survoltage du deuxième inverseur, comme décrit ci-après. De préférence, les moyens pour créer une 15 surtension comprennent des moyens de stockage d'énergie électrique et des moyens de contrôle pour libérer sélectivement l'énergie stockée par les moyens de stockage. En effet, si une surtension est générée en 20 permanence, le circuit tampon se détériore. Grâce à la libération sélective de l'énergie électrique stockée, la surtension est générée seulement pendant une période donnée, seulement pendant le temps nécessaire, c'est-à-dire le temps de propagation du circuit tampon 25 (temps d'un front montant/descendant), ce qui minimise les risques de problèmes de fiabilité, tels que la dégradation par porteurs chauds, claquage de l'oxyde de grille. A cet effet, dans un mode de réalisation, les 30 moyens de stockage d'énergie électrique comprennent une première capacité montée entre les moyens de contrôle et le premier inverseur CMOS. En outre, les moyens de stockage d'énergie électrique peuvent comprendre une deuxième capacité montée entre les moyens de contrôle et le premier inverseur CMOS. De préférence, les moyens de contrôle comprennent une première porte NOR dont la sortie est reliée à la grille du premier transistor d'initialisation, et dont l'une des entrées est reliée à l'entrée du circuit, alors que l'autre entrée est reliée à la sortie du circuit inversée. Dans un autre mode de réalisation, les moyens de contrôle comprennent en outre une deuxième porte NAND dont la sortie est reliée à la grille du deuxième transistor d'initialisation, et dont l'une des entrées est reliée à l'entrée du circuit, alors que l'autre entrée est reliée à la sortie du circuit inversée. Avantageusement, de telles boucles de contrôle permettent la génération de la surtension pendant des périodes très courtes. Grâce à cette configuration, on peut augmenter la vitesse du buffer et avoir une augmentation variable, sans signal de contrôle particulier. Avantageusement, les moyens de contrôle sont configurés pour libérer sélectivement l'énergie stockée par les moyens de stockage au maximum pendant la durée respectivement d'un front montant ou d'un front descendant du signal d'entrée. Grâce à cette configuration, les problèmes de fiabilité liés au fait de créer une surcharge au-delà des limites d'une technologie sont limités. Avantageusement, les tensions d'entrée et de sortie du buffer restent comprises entre 0 et VDD, les surcharges n'étant générées qu'à l'intérieur du circuit tampon. De préférence, l'entrée reliée à l'entrée du circuit de la première porte NOR est à tension de seuil haute, alors que l'entrée reliée à la sortie du circuit inversée est à tension de seuil basse, et/ou l'entrée reliée à l'entrée du circuit de la deuxième porte NAND est à tension de seuil basse, alors que l'entrée reliée à la sortie du circuit inversée est à tension de seuil haute. Grâce à cette configuration, la surtension n'est créée que pendant la durée d'un front montant/descendant. Selon l'invention, la valeur de la surtension 20 est inférieure ou égale à deux fois la valeur de la tension d'alimentation VDD du circuit. Selon un autre de ses objets, l'invention concerne un procédé de transfert d'un signal d'entrée comprenant au moins un front montant et/ou un front 25 descendant entre une entrée et une sortie d'un circuit tampon alimenté par une tension d'alimentation VDD, le procédé comprenant les étapes consistant à : inverser le signal d'entrée par un premier inverseur CMOS, dont l'entrée est reliée à l'entrée du 30 circuit, et inverser le signal en sortie du premier inverseur par un deuxième inverseur CMOS dont l'entrée est montée en série avec la sortie du premier inverseur et la sortie est reliée à la sortie du circuit. Selon l'invention, le procédé est essentiellement caractérisé en ce qu'il comprend en outre une étape consistant à créer une surtension sur les deux inverseurs CMOS. De préférence, l'étape consistant à créer une surtension est mise en oeuvre par une étape préalable de stockage d'énergie électrique dans des moyens de stockage, et une étape de libération sélective de l'énergie stockée, par des moyens de contrôle. Avantageusement, l'étape de libération sélective de l'énergie stockée par les moyens de stockage est mise en oeuvre au maximum pendant la durée de la propagation du signal d'entrée. Grâce à l'invention, on peut améliorer les performances d'un buffer sans avoir de pénalités en termes de courants de fuite. La sortie du buffer reste comprise entre 0 et VDD, sans signal de contrôle particulier. L'invention peut être mise en oeuvre par exemple pour l'optimisation des performances au niveau des différents blocs d'un système sur puce (SOC), en particulier pour vérifier toutes _es contraintes de temps ( timing closure ) associées à chaque bloc dans différentes conditions. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles : la figure 1 est un schéma d'un mode de réalisation du circuit selon l'invention, et - la figure 2 est une représentation d'un comportement dynamique du circuit selon l'invention. En référence à la figure 1, le circuit tampon selon l'invention comprend un premier inverseur CMOS 10 composé d'un premier transistor NMOS et d'un premier transistor PMOS dont les grilles sont reliées entre elles et reliées à l'entrée IN du circuit. Il comprend en outre un deuxième inverseur CMOS 20 composé d'un deuxième transistor NMOS et d'un deuxième transistor PMOS dont les grilles sont reliées entre elles et reliées à la sortie du premier inverseur 10, et dont la sortie est reliée à la sortie du circuit OUT. Le circuit selon l'invention est alimenté par une tension d'alimentation VDD. A cet effet, un premier transistor (PMOS) d'initialisation TRI1 est connecté en série entre une source d'alimentation VDD et le premier transistor PMOS du premier inverseur 10. De manière similaire, un deuxième transistor (NMOS) d'initialisation TR12 est connecté en série entre la masse et le premier transistor NMOS c'.0 premier inverseur 10. Selon l'invention, le circuit tampon comprend au 30 moins l'une des deux boucles duales suivantes : 5 10 15 20 2530 - une première boucle comprend une première porte NOR 30 et une première capacité Cl. o L'une des bornes de la première. capacité Cl est reliée au premier transistor PMOS du premier inverseur 10 en parallèle avec le premier transistor d'initialisation TRI1, et l'autre borne à la sortie de la première porte NOR 30. o La sortie de la première porte NOR 30 est reliée également à la grille du premier transistor d'initialisation TRI1. L'une des entrées de la première porte NOR 30 est reliée à l'entrée IN du circuit et est à tension de seuil haute, l'autre entrée de la première porte NOR 30 est reliée à la sortie OUT du circui': inversée et est à tension de seuil basse. - une deuxième boucle comprend une deuxième porte NAND 40 et une deuxième capacité C2. o L'une des bornes de la deuxième capacité C2 est reliée au premier transistor NMOS du premier inverseur 10 en parallèle avec le deuxième transistor d'initialisation TRI2, et l'autre borne à la sortie de la deuxième porte NAND 40. o La sortie de la deuxième porte NAND 40 est reliée également à la grille du deuxième transistor d'initialisation TRI2. L'une des entrées de la deuxième porte NAND 40 est reliée à l'entrée IN du circuit et est à tension de seuil basse, l'autre entrée de la deuxième porte NAND 40 est reliée à la sortie OUT du circuit inversée et est à tension de seuil haute. La première boucle permet de créer une surtension contrôlée pendant un front descendant du signal d'entrée, et la deuxième boucle permet de créer une surtension contrôlée pendant un front montant du signal d'entrée, comme décrit ultérieurement. Par tension de seuil haute, on entend en technologie CMOS que le transistor PMOS possède une tension de seuil supérieure à celle de son transistor NMOS correspondant. De préférence, la tension de seuil du PMOS est deux fois supérieure à celle du NMOS. Similairement, par tension de seuil basse, la tension de seuil du PMOS est inférieure à celle du NMOS correspondant. Le seuil d'un inverseur est d'autant plus haut que le seuil du NMOS est élevé et/ou le seuil du PMOS est bas. Plus exactement, l'ajustement de la tension de seuil de l'inverseur s'opère en modifiant le rapport de force entre NMOS et PMOS, c'est-à-dire en modifiant non pas les tensions de seuil des transistors MOS, mais leur géométrie. Ces différentes tensions de seuil sont obtenues en jouant sur les dimensions des transistors constitutifs des portes NOR 30, NAND 40 et des inverseurs. Sur le plan dynamique, en régime continu l'entrée IN et la sortie OUT du circuit tampon sont égales . 5 10 15 20 25 30 Lorsque l'entrée IN du circuit est à 0, o Sur la première boucle, ^ l'entrée non inversée à tension de seuil haute de la première porte NOR 30 est à 0, et l'entrée inversée à tension de seuil basse de la première porte NOR 30 est à 1, donc la sortie de la première porte NOR est à 0, ^ en conséquence, le premier transistor d'initialisation TRI1 est passant. o Sur la deuxième boucle, de manière duale, ^ l'entrée non inversée à tension de seuil basse de la deuxième porte NAND 40 est à 0, et l'entrée inversée à seuil haut de la deuxième porte NAND est à 1, donc la sortie de la deuxième porte NAND est à 1 ^ en conséquence, le deuxième transistor d'initialisation TRI2 est passant. - Lorsque l'entrée IN du circuit est à 1, ^ l'entrée non inversée à tension de seuil haute de la première porte NOR 30 est à 1, et l'entrée inversée à tension de seuil basse de la première porte NOR 30 est à 0, donc la sortie de la première porte NOR est à 0, ^ en conséquence, le premier transistor d'initialisation TRI1 est passant. o Sur la deuxième boucle, de manière duale, ^ l'entrée non inversée à tension de seuil basse de la deuxième porte NAND 40 est à 1, et l'entrée inversée à seuil haut de la deuxième porte NAND est à 0, donc la sortie de la deuxième porte NAND est à 1 ^ en conséquence, le deuxième transistor d'initialisation TRI2 est passant. En régime continu, le circuit tampon selon l'invention se comporte donc comme un circuit tampon classique. En revanche, en régime transitoire, c'est-à-dire pendant la durée de propagation du signal d'entrée, la 15 valeur du signal d'entrée à l'entrée du circuit IN est opposée à sa valeur en sortie OUT : - Lorsque l'entrée IN du circuit est à 0., o Sur la première boucle, ^ l'entrée non inversée à tension de 20 seuil haute de la première porte NOR 30 est à 0, et l'entrée inversée à tension de seuil basse de la première porte NOR 30 est à 0, donc la sortie de la première porte NOR est à 1, 25 ^ en conséquence, le premier transistor d'initialisation TRI1 est bloqué. o Sur la deuxième boucle, de manière duale, ^ l'entrée non inversée à tension de seuil basse de la deuxième porte NAND 30 40 est à 0, et l'entrée inversée à seuil haut de la deuxième porte NAND est à 0, donc la sortie de la deuxième porte NAND est à L ^ en conséquence, le deuxième transistor d'initialisation TRI2 est passant. -Lorsque l'entrée IN du circuit est à 1, ^ l'entrée non inversée à tension de seuil haute de la première porte NOR 30 est à 1, et l'entrée inversée à tension de seuil basse de la première porte NOR 30 est à 1, donc la sortie de la première por7_e NOR est à 0, ^ en conséquence, le premier transistor d'initialisation TRI1 est passant. o Sur la deuxième boucle, de manière duale, ^ l'entrée non inversée à tension de seuil basse de la deuxième porte NAND 40 est à 1, et l'entrée inversée à seuil haut de la deuxième porte NAND est à 1, donc la sortie de la deuxième porte NAND est à 0 ^ en conséquence, le deuxième transistor d'initialisation TRI2 est bloqué. Le premier transistor d'initialisation TRI1 permet d'alimenter le premier inverseur 10. Lorsque celui-ci est passant, il alimente notamment la borne du côté de la première porte NOR de la première 30 capacité. 10 15 20 25 Quand la sortie de la première porte NOR 30 passe de 0 à 1, le premier transistor d'initialisation TRI1 se coupe et la première capacité Cl transfère des charges de la première porte NOR 30 vers le premier inverseur 10, et de manière duale pour la deuxième porte NAND 40 avec la deuxième capacité C2. La libération de l'énergie stockée par les moyens de stockage (capacités Cl, C2) est donc contrôlée par les moyens de contrôle (portes NOR 30, NAND 40 respectivement). Une surtension étant mauvaise pour la fiabilité du circuit, selon l'invention, il est souhaitable de créer la surtension au plus tôt, c'est-à-dire de détecter le début d'un front au plus tôt pour activer la création de la surtension, et détecter la fin d'un front au plus tard pour arrêter la surtension afin de n'être actif que pendant la phase transitoire, et le plus longtemps possible sur cette phase transitoire. Les différentes tensions de seuil hautes et basses à l'entrée des portes NOR 30, NAND 40 sont créées à cet effet. Par exemple, sur la première boucle comprenant la première porte NOR 30 et configurée pour créer une surtension lors des fronts descendants du signal d'entrée, dès que le circuit détecte une opération (passage de 1 à 0 du signal d'entrée), il faut créer la surtension le plus vite possible : l'entrée non inversée de la première porte NOR 30 (reliée à l'entrée IN du circuit) est donc à tension de seuil haute. De manière duale, sur la deuxième boucle, l'entrée non inversée de la deuxième porte NAND 40 (reliée à l'entrée IN du circuit) est donc à tension de seuil basse, de sorte à détecter au plus tôt un 5 front montant. De manière similaire, afin d'être sûr que l'opération (changement d'état du signal d'entrée) soit terminée quand la surtension est arrêtée, on place une entrée à tension de seuil basse pour 10 l'entrée inversée de la première porte NOR 30 reliée à la sortie OUT du circuit ; et de manière duale, une entrée à tension de seuil haute pour l'entrée inversée de la deuxième porte NAND 40 reliée à la sortie OUT du circuit. 15 Ces boucles de retour permettent de couper la surtension et de revenir en situation continue de précharge des capacités Cl et C2 à travers les transistors duals TRI1 et TRI2 respectivement. Comme représenté à la figure 2, l'invention 20 permet d'accélérer l'inversion d'état en sortie du circuit tampon OUT, de sorte que celui-ci soit de nouveau égal à la valeur d'entrée IN. La figure 2 illustre le comportement de la sortie OUT d'un circuit tampon selon trois modes de 25 réalisation. Cette figure 2 représente un front descendant du signal de sortie c'est-à-dire la valeur de la tension en sortie OUT du circuit en fonction du temps. Dans un premier mode de réalisation, représenté 30 par la courbe A, le circuit tampon est un circuit classique qui comprend un premier inverseur composé de transistors à basse tension de seuil. Une telle configuration est relativement rapide, mais pose des problèmes de courants de fuite. Dans un deuxième mode de réalisation, représenté par la courbe B, le circuit tampon est un circuit classique qui comprend un premier inverseur composé de transistors à tension de seuil standard. Une telle configuration est relativement lente. Dans un troisième mode de réalisation, représenté par la courbe C, et correspondant au mode de réalisation selon l'invention, le déclenchement est plus tardif que pour chacun des deux modes de réalisation précédents du fait des boucles logiques, mais le temps de transition est plus rapide (pente plus forte) que pour chacun des deux modes de réalisation précédents. A titre d'exemple non limitatif, avec une tension d'alimentation VDD égale à 0,8 V, et une valeur de capacité Cl égale à 40 fF, le gain G de l'invention par rapport à un circuit classique comprenant un premier inverseur composé de transistors à tension de seuil standard est de 300 ps pour la bascule du circuit. Ainsi, grâce à l'invention, la pente de sortie est redressée . Le circuit tampon selon l'invention est avantageusement un circuit auto adaptatif qui dépend de la charge en sortie, et dont la création d'une surtension améliore la vitesse, sans nuire à la consommation statique ni à la fiabilité du fait de la surtension transitoire. REVENDICATIONS 1. Circuit tampon dont une partie au moins est alimentée par une tension d'alimentation (VDD) par l'intermédiaire d'un premier transistor d'initialisation (TRIl), et relié à la masse par l'intermédiaire d'un deuxième transistor d'initialisation (TRI2), ledit circuit étant susceptible de transférer entre une entrée (IN) et une sortie (OUT) un signal d'entrée comprenant au moins un front montant et/ou un front descendant, ledit circuit comprenant un premier inverseur CMOS (10), dont l'entrée est reliée à l'entrée (IN) du circuit, et dont la sortie est montée en série avec l'entrée d'un deuxième inverseur CMOS (20), la sortie dudit deuxième inverseur CMOS (20) étant reliée à la sortie (OUT) du circuit, caractérisé en ce que le circuit comprend en outre des moyens pour créer une surtension sur les deux inverseurs CMOS (10, 20). 2. Circuit tampon selon la revendication 1, dans lequel les moyens pour créer une surtension comprennent des moyens de stockage d'énergie électrique (Cl, C2) et des moyens de contrôle (30, 40, TRI1, TRI2) pour libérer sélectivement l'énergie stockée par les moyens de stockage (Cl, C2). 3. Circuit tampon selon la revendication 2, dans lequel les moyens de stockage d'énergie électriquecomprennent une première capacité (Cl) montée entre les moyens de contrôle (30, TRI1) et le premier inverseur CMOS (10) et/ou une deuxième capacité (C2) montée entre 5 les moyens de contrôle (40, TRI2) et le premier inverseur CMOS (10). 4. Circuit tampon selon l'une quelconque des revendications 2 ou 3, dans lequel les moyens de 10 contrôle comprennent une première porte NOR (30) dont la sortie est reliée à la grille du premier transistor d'initialisation (TRIl), et dont l'une des entrées est reliée à l'entrée (IN) du circuit, alors que l'autre entrée est reliée à la sortie (OUT) du circuit 15 inversée, et/ou une deuxième porte NAND (40) dont la sortie est reliée à la grille du deuxième transistor d'initialisation (TRI2), et dont l'une des entrées est reliée à l'entrée (IN) du circuit, alors que l'autre 20 entrée est reliée à la sortie (OUT) du circuit inversée. 5. Circuit tampon selon l'une quelconque des revendications 2 à 4, dans lequel les moyens de 25 contrôle (30, 40, TRI1, TRI2) sont configurés pour libérer sélectivement l'énergie stockée par les moyens de stockage (Cl, C2) au maximum pendant la durée de la propagation du signal d'entrée. 30 6. Circuit tampon selon l'une quelconque des revendications 2 à 5, dans lequell'entrée reliée à l'entrée (IN) du circuit de la première porte NOR (30) est à tension de seuil haute (HT), alors que l'entrée reliée à la sortie (OUT) du circuit inversée est à tension de seuil basse (LT), 5 et/ou l'entrée reliée à l'entrée (IN) du circuit de la deuxième porte NAND (40) est à tension de seuil basse (LT), alors que l'entrée reliée à la sortie (OUT) du circuit inversée est à tension de seuil haute (HT). 7. Circuit tampon selon l'une quelconque des revendications 1 à 6, clans lequel la valeur de la surtension est inférieure ou égale à deux fois la valeur de la tension d'alimentation (VDD) du circuit. 15 8. Procédé de transfert d'un signal d'entrée comprenant au moins un front montant et/ou un front descendant entre une entrée (IN) et une sertie (OUT) d'un circuit tampon alimenté par une tension 20 d'alimentation (VDD), le procédé comprenant les étapes consistant à : inverser le signal d'entrée par un premier inverseur CMOS (10), dont l'entrée est reliée à l'entrée (IN) du circuit, et 25 inverser le signal en sortie du premier inverseur (10) par un deuxième inverseur CMOS (20) dont l'entrée est montée en série avec la sortie du premier inverseur (10) et la sortie est reliée à la sortie (OUT) du circuit, 10caractérisé en ce que le procédé comprend en outre une étape consistant à créer une surtension sur les deux inverseurs CMOS (10). 9. Procédé de transfert selon la revendication 8, dans lequel l'étape consistant à créer une surtension est mise en oeuvre par une étape préalable de stockage d'énergie électrique dans des moyens de stockage (Cl, C2), et une étape de libération sélective de l'énergie stockée, par des moyens de contrôle (30, 40, TRI1, TRI2). 10. Procédé selon la revendication 9, dans lequel l'étape de libération sélective de l'énergie stockée par les moyens de stockage (Cl, C2) est mise en oeuvre au maximum pendant la durée de la propagation du signal d'entrée.