FR 2912572 A1 20080815 FR 0700889 A 20070208 Procédé d'ajout d'un bruit aléatoire dans un circuit convertisseur temps-numérique et circuits pour mettre en oeuvre le procédé 5 Domaine technique de l'invention La présente invention concerne les procédés et circuits de synthèse de fréquence, et plus spécialement un procédé d'ajout d'un bruit aléatoire dans un convertisseur de type temps-numérique (TDC ) Etat de la technique Les circuits électroniques de synthèse de fréquence sont particulièrement 15 utilisés dans les architectures de circuits électroniques et spécifiquement dans le domaine des télécommunications . De manière classique, le problème consister à générer un signal sinusoïdal présentant une fréquence égale à n fois une fréquence de référence supposée 20 stable, par exemple celle d'un oscillateur à quartz. Dans une telle situation, la synthèse de fréquence est réalisée au moyen d'un circuit à verrouillage de phase de type P.L.L (Phase Locked Loop dans la littérature anglo-saxonne) et, récemment, la tendance est allée vers une généralisation des 25 architectures complètement numériques. La figure 1 illustre une architecture numérique connue d'un circuit de synthèse de fréquence permettant de générer sur une sortie 6 un signal haute fréquence Fpco à partir d'une fréquence de référence FREF, idéalement générée par 30 un oscillateur à quartz introduite sur une entrée 12. ST06-GR2-235 _ - Io 30 -2- 2912572 Le circuit de synthèse utilise une horloge synchrone Fs présente dans le circuit, et qui est générée à partir d'une bascule dont les entrées D et horloge reçoivent respectivement le signal de référence Fref et le signal de sortie FDCO . Un mot numérique représentatif d'une consigne est introduite sur une entrée 1 d'une chaîne de traitement numérique comportant, en série, un accumulateur de phase 2, un additionneur 3 générant un signal d'erreur (DE, un filtre de boucle 4 suivi d'un oscillateur normalisé 5 générant sur une sortie 6 le signal haute fréquence FDCO 10 L'asservissement en fréquence et en phase de ce signal Fpco est réalisé au moyen de deux boucles de contre-réaction traitant respectivement de la partie entière et de la partie fractionnée du ratio n souhaité entre la fréquence de sortie Fpco et la fréquence de référence Frei. Le traitement de la partie entière est réalisé au moyen d'une première boucle de contre-réaction basée sur un accumulateur 7 et sa bascule de sous-échantillonnage 8 rythmée par l'horloge interne Fs, lesquelles permettent l'accumulation des fronts montants de Fpco entre deux fronts de la référence Fref . 20 Le traitement de la partie fractionnée du ratio n est réalisé au moyen d'une seconde boucle de contre-réaction comportant un circuit d'erreur de phase fractionnée 10, classiquement dénommé Time to Digital Converter (TDC) dans la littérature anglo-saxonne. Ce circuit TDC dispose de deux entrées recevant 25 respectivement l'horloge de référence Fref et l'horloge synthétisée Fpco et génère en sortie un mot numérique qui est représentatif de l'écart de phase entre les fronts du signal de référence et les fronts de l'oscillateur 5. La sortie de ce circuit d'erreur de phase fractionnel est transmise à l'additionneur 3 pour contribuer au signal d'erreur (DE C'est typiquement une application classique d'un circuit TDC. La figure 3 illustre une réalisation bien connue d'un circuit TDC, comportant une chaîne de retards û typiquement basées sur des inverseurs 31-1 à 31-L - (L ST06-GR2-235 15 étant un entier représentant le nombre d'éléments inverseurs dans la chaîne) présentant chacun une sortie connectée à une entrée d'une bascule correspondante 32-1 à 32-L. La chaîne de retard est conçue de manière à couvrir toute une période du signal haute fréquence Fpco et chacune des bascules 31-1 à 31-L reçoit sur son entrée horloge le signal de référence Fref . Les sorties des bascules 321 à 32-L sont concaténées de manière à former un vecteur codé suivant un code classiquement désigné sous l'appellation thermomètre , lequel permet de faire apparaître les transitions entre les états io 1 et les états 0 . Ce code est analysé par un circuit générateur de fronts permettant de générer les valeurs d'écart entre les fronts montants ( Atr ) et descendants ( Atf ) , respectivement sur les circuits 37 et 38, transmis à un circuit de gain normalisé 39 permettant de générer la valeur 1/ TDco permettant le calcul de l'écart de phase : 15 AtR AtR e=1_ =1- I{ TDCO 2IAtR - AtFI et, en appliquant les conventions apparaissant sur les chronogrammes de la figure 5, la valeur moyenne de la période TDco peut être calculée comme suit : N~AD` T TDCO N - L2I4tR D CO.. AVG k=1 mv L'architecture de synthèse de fréquence qui vient d'être brièvement rappelée 25 illustre une implémentation complètement numérique, dont l'asservissement PLL est réalisée principalement par le circuit de type TDC réalisant le traitement de l'erreur de phase fractionnée 10. Cette implémentation complète numérique souffre cependant d'un problème 30 lié à la présence de cycles limites dans le spectre de bruit, tel qu'il est illustré dans la figure 2. ST06-GR2-235 20 -4 Le problème des cycles limites résultent des limites de résolution de l'oscillateur 5 lié au pas de quantification utilisé dans la synthèse numérique. En raison de ce pas de quantification, lequel détermine la précision de la résolution de l'oscillateur, ce dernier ne peut générer que deux fréquences voisines séparées par le pas de quantification, mais certainement pas des fréquences intermédiaires entre ces deux fréquences voisines. Une fois l'asservissement opérationnel, il en résulte alors un fonctionnement io qui présente un battement , c'est à dire une alternance de fréquences voisines au niveau de la fréquence synthétisée et ce battement fait apparaître les raies parasites que l'on observe sur la figure 2, lesquelles raies sont sources d'un bruit de quantification important. 15 On observe que les raies sont particulièrement présentes lorsque la fréquence de sortie FDco est un multiple entier de la fréquence Fref . Dans ces conditions, on observe que l'effet des cycles limites est maximum ce qui conduit à un bruit de quantification non satisfaisant. 20 Pour réduire ce bruit de quantification, ou plus précisément pour atténuer la présence de ces raies, on utilise des techniques bien connues d'ajout de bruit aléatoire pour disperser le bruit de quantification et tenter de supprimer û ou du moins d'atténuer fortement û les raies parasites... On se rapproche alors des caractéristiques de celles d'un bruit blanc. Ces techniques d'ajout de bruit aléatoire 25 sont classiquement désignées dans la littérature anglo-saxonne sous l'appellation dithering . D'une manière générale, les techniques connues d'ajout de bruit aléatoire sont complexes à mettre en oeuvre et requièrent des circuits venant alourdir de 30 manière significative la simplicité de l'architecture numérique. On en trouve des exemples dans les références suivantes : ST06-GR2-235 30 -5 2912572 Le document "All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13pm CMIOS" de Staszewski et al, IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE, 2004, Session 15, 272-273, décrit une première implémentation d'un circuit TDC connu. 5 La demande de brevet américaine US Serial application No.: 306655, déposée le 27 Novembre 2002 par Staszewski et al, décrit ainsi une architecture de synthèse de fréquence complètement numérique basée sur un oscillateur commandé numériquement (DCO) qui est ajusté au moyen d'un mot de commande numérique (OTW). La demande de brevet déposé le 6 Octobre 2003, sous le numéro d'application 20040066240, par Staszewski et al, décrit également une synthèse de fréquence basée sur un oscillateur commandé numériquement. Ces solutions connues visent à introduire un décalage aléatoire au niveau des fronts montant du signal de référence Fref , de manière à ajouter un bruit aléatoire. En revanche, les implémentations sont complexes et notamment requièrent des modifications significatives au niveau de chacun des éléments du circuit de synthèse. Il est souhaitable de pouvoir disposer d'une solution plus simple à mettre en oeuvre, permettant notamment l'intégration d'une technique de dithering directement au sein du convertisseur TDC, de manière à conserver une simplicité d'architecture pour le circuit de synthèse de fréquence. La présente invention a pour objet de proposer une implémentation simple d'un procédé de dispersion (dithering) directement au sein d'un convertisseur TDC ST06-GR2-235 Exposé de l'invention La présente invention a pour but de proposer un circuit convertisseur de type 5 TDC comportant un mécanisme d'ajout de bruit aléatoire complètement intégré. Un autre but de la présente invention consiste à proposer un circuit de synthèse de fréquence, simple à réaliser, comportant un mécanisme d'ajout de bruit aléatoire pour réaliser une dispersion du bruit de quantification. C'est un autre but de la présente invention que de fournir un circuit de synthèse de fréquence bon marché pour un équipement de télécommunications. L'invention réalise ces buts au moyen d'un procédé d'ajout d'un bruit 15 aléatoire dans un circuit convertisseur temps-numérique destiné à calculer l'écart de phase entre un premier signal rapide Fpco relativement à un second signal de référence Fref plus lent. Le procédé comporte les étapes : 20 - traitement (60) du premier signal Fpco au moyen d'une chaîne à retard comportant un ensemble de n retard élémentaires dont le nombre est choisi de manière à couvrir une période complète dudit premier signal ; - stockage (61) des sorties desdites chaînes à retard dans un ensemble de bascules et génération d'un code thermométrique présentant une succession de 25 1 séparé par une succession de 0 , la transition entre les 1 et les 0 correspondant à la transition dudit premier signal par rapport audit second signal de référence ; - réduction (62) dudit code thermométrique d'un nombre aléatoire de PN bits - traitement (63) du résultat dans un détecteur de front et décodeur thermométrique 30 binaire de manière à générer les variables Atr et Otf représentative de l'écart des temps de montée et de descente dudit premier signal par rapport audit second signal de référence ; - calcul du gain normalisé (64) de manière à générer la valeur moyenne de 1/TDco - ajout (65) d'une valeur binaire correspondant au nombre de bits PN à la valeur Atr ST06-GR2-235 - 6 i0 -7 - multiplication (66) du résultat précédent par la valeur moyenne de l/Toco et calcul de l'écart de phase entre les signaux De préférence, la chaîne à retard est réalisé au moyen d'inverseurs, mais s alternativement des éléments de type tampons ou suiveurs pourront être utilisés. L'invention permet également la réalisation d'un circuit convertisseur de type TDC comportant deux entrées recevant respectivement un premier signal rapide Foco relativement à un second signal de référence Fret , plus lent, et générant en io sortie un mot numérique représentatif de l'écart de phase entre les deux signaux. Le circuit convertisseur temps-numérique comporte : - une ligne à retard formée par une chaîne de retards comportant un nombre 15 d'éléments n supérieurs d'un montant Max(PN) à la longueur L nécessaire pour couvrir une période entière dudit premier signal ; - un ensemble de bascules permettant chacune de stocker la sortie d'un élément correspondant de ladite chaîne à retard aux fins de génération d'un code thermométrique présentant une succession de 1 séparé par une succession de 20 0 , la transition entre les 1 et les 0 correspondant à la transition dudit premier signal par rapport audit second signal de référence ; - des moyens permettant de supprimer de manière aléatoire un nombre PN de bits, ledit nombre PN variant de 0 à MAX(PN) ; - des moyens de détection de fronts et de décodage thermométrique binaire 25 pour générer des informations numériques Atr et Ott respectivement représentatives des décalages des fronts montants et descendants entre lesdits premiers et second signaux (Fret et IFoco) ; -des moyens permettant de traiter les informations Atr et Ott pour calculer un gain normalisé et générer la valeur moyenne de l'inverse de la période 1/ TDco 30 dudit premier signal - des moyens pour ajouter à Atr une valeur binaire correspondant au nombre de bits PN supprimés ; ST06-GR2-235 30 -des moyens pour multiplier les résultats précédents par la valeur moyenne de l'inverse de 1/TDco et générer une valeur numérique g représentative de l'écart de phase. Le procédé et le circuit TDC sont particulièrement utiles à la réalisation d'un circuit de synthèse de fréquence comportant un convertisseur temps-numérique doté d'un mécanisme d'ajout de bruit aléatoire inhérent. io Description des dessins D'autres caractéristiques, but et avantages de l'invention apparaîtront à la lecture de la description et des dessins ci-après, donnés uniquement à titre d'exemples non limitatifs. Sur les dessins annexés : La figure 1 illustre une architecture connue d'un circuit de synthèse de fréquence complètement numérique. La figure 2 illustre le phénomène de cycles limites. 20 La figure 3 illustre une réalisation classique d'un circuit de type TDC. La figure 4 illustre un mode de réalisation préféré de l'invention. 25 La figure 5 illustre les chronogrammes l'horloge de référence Ffef et l'horloge synthétisée Fpco dans le cas d'une avance et d'un retard de phase. La figure 6 illustre le procédé d'insertion du bruit aléatoire conforme à la présente invention La figure 7a illustre les courbes comparatives représentatives de linéarité et de sortie normalisée du convertisseur TDC, avec et sans l'utilisation du procédé de l'invention. ST06-GR2-235 15 30 -9- La figure 7b illustre les courbes comparatives de la sortie normalisé du convertisseur TDC , avec et sans l'utilisation du procédé de l'invention. La figure 8 montre l'effet du procédé de l'invention sur le spectre du bruit de 5 phase. Description d'un mode de réalisation préféré On décrit à présent un procédé simple permettant d'ajouter un bruit aléatoire dans le fonctionnement d'un circuit convertisseur de type TDC. 15 L'application envisagée, dans le mode de réalisation préféré est typiquement une application de synthèse de fréquence comme celles que l'on rencontre classiquement dans les circuits de télécommunication et notamment en télécommunications mobiles. Il est à noter , toutefois, qu'il ne s'agit que d'un mode de réalisation particulier et que le circuit convertisseur TDC que l'on décrit ci-après 20 est utilisable dans un grand nombre d'autres applications. Le circuit convertisseur selon l'invention est illustré dans la figure 4 qui est , volontairement dans un souci de clarté, représentée d'une manière très similaire au circuit connu de la figure 3, afin de mieux mettre en évidence les éléments ajoutés 25 et qui viennent améliorer de manière significative le fonctionnement du circuit. Le circuit comporte une ligne à retard formée par une chaîne d'inverseurs 41-1 à 41-n comportant un nombre d'inverseurs plus élevé que dans le circuit connu de la figure 3. On aura donc n > L , avec L choisi de manière à assurer que la ligne à retard formée de L éléments s'étend sur au moins une période du signal haute fréquence FDco ST06-GR2-23 5 i0 - i0 - 2912572 De manière plus précise, le nombre d'inverseurs supplémentaires (n û L) que l'on vient ajouter à la chaîne connue est fixé de manière à permettre l'extraction, au sein de la chaîne de longueur n, d'une fenêtre de longueur L, avec des possibilités multiples de variations aléatoires dans le procédé d'extraction. On note également que les inverseurs 41-1 à 41-n pourront alternativement être des éléments tampons, ou buffer dans la littérature anglo-saxonne. L'homme du métier sait qu'un élément inverseur présente en général le délai de retard le plus court (car il ne nécessite que deux transistors au minimum) et, pour io cette raison, on réalisera de préférence la chaîne de traitement 41-1 à 41-n au moyen d'éléments inverseurs. La sortie de chacun des éléments inverseurs 41-1 à 41-n û à savoir D(0) à D(n) est connectée à une entrée d'une bascule de type D 42-1 à 42-n, chaque 15 bascule recevant sur son entrée horloge la fréquence de référence FRef . En sortie, les bascules 41-1 à 41-n fournissent ainsi chacune un bit pour former un vecteur concaténé de longueur n qui est stocké dans un registre 45, similaire (à la longueur près au vecteur 35 de la figure 3). Ce vecteur prend la 20 forme d'un code thermométrique présentant une succession de 1 séparé par une succession de 0 , la transition entre les 1 et les 0 étant caractéristique de la transition de l'horloge synthétisée FDco Le procédé selon l'invention se distingue à présent du procédé qui était 25 connu précédemment. En effet, un bloc 52 réalise une réduction de PN bits du mot concaténé dans le code thermométrique présent dans le registre 45. Dans un mode de réalisation préféré, cela est sirnplement effectué par la suppression des PN premiers bits , PN variant de manière aléatoire de 0 à Max(PN) . On parvient ainsi à un mot de longueur au minimum égal à L, couvrant ainsi toute la période du signal 30 FDCO On note que pour chaque suppression d'un bit, cela revient, en raison du codage thermométrique, à l'introduction d'un décalage de At . ST06-GR2-235 -11- Un autre mode de réalisation consisterait à insérer une mécanisme d'extraction d'une sous fenêtre, de longueur n û PN , au sein du vecteur de concaténation initial de longueur n. Une fois que l'on a procédé à la réduction du mot contenu dans le registre 45, cette information est traitée par un bloc 46 qui opère d'une manière similaire au détecteur 36 du circuit connu de la figure 3. Ce bloc 46 effectue donc une détection de fronts, suivie d'un décodage thermométrique binaire, de manière à générer des valeurs numériques représentatives des variables Atr (décalage entre io les front montants -tr pour rise time) et Atf (décalage entre les fronts descendants ou fait time) entre les deux horloges Fref et FDco Ces variables Atr et Atf sont ensuite traitées par un bloc 49 permettant un calcul de gain normalisé similaire à celui effectué par le bloc 39 de la figure 3 , 15 permettant de générer la valeur moyenne de 1/ TDco Le bloc 51 réalise ensuite l'addition de la valeur binaire PN à la valeur de Atr afin de compenser la réduction opérée par le bloc 52. On notera au passage qu'une réduction de quatre bits opérée par le bloc 52 devra être compensé par 20 l'ajout de PN=4, codé sur 3 bits encode binaire. Le résultat de l'addition de PN est ensuite multiplié par le résultat de l'information fournie par le bloc 49. L'ajout de PN par le bloc 51 permet de compenser û en théorie û exactement la réduction opérée sur le code thermométrique par le bloc 52. Mais cette 25 compensation n'est que théorique en raison des erreurs d'arrondis introduites par le pas de quantification existant dans le système numérique. On observe que les erreurs d'arrondis conduisent à l'ajout d'un bruit aléatoire de valeur inférieure au pas de quantification. On parvient ainsi, par le simple jeu de 30 la manipulation opérée par les blocs 51 et 52, à introduire un décalage très fin d'un signal par rapport à un autre, à une valeur inférieure au pas de quantification intrinseque du TDC. ST06-GR2-235 - 12 - On obtient ainsi pratiquement le même résultat qu'une seconde chaîne de retard, basée sur des inverseurs présentant des retards élémentaires inférieurs au pas de quantification de la chaîne de retard principale 41- 1 à 41-n. C'est un avantage déterminant de ne pas avoir à utiliser une telle seconde chaîne de retard. La figure 6 illustre les différentes phase du procédé conforme à la présente invention permettant l'ajout du bruit aléatoire directement au sein d'un convertisseur lo temps-numérique générant une information numérique représentative d'un écart de phase entre une horloge de référence Fref et une horloge synthétisée Fpco Le procédé débute par une étape 60 consistant à traiter le signal Fpco au moyen d'une chaîne à retard de longueur n comportant un ensemble de n retards 15 élémentaires dont le nombre est choisi de manière à couvrir une période complète dudit premier signal. Le procédé se poursuit ensuite par une étape 61 effectuant le stockage des sorties desdites chaînes à retard dans un ensemble de bascules, rythmées par 20 l'horloge de référence Fret , en vue de la génération d'un code thermométrique présentant une succession de 1 séparé par une succession de 0 , la transition entre les 1 et les 0 correspondant à la transition dudit premier signal par rapport audit second signal de référence. 25 Dans une étape 62, le procédé procède à une réduction aléatoire de PN bits du code thermométrique généré à l'étape 61. Dans une étape 63, le code thermométrique résultant est transmis à un détecteur de fronts de manière à générer les variables At et Ott représentatives 30 de l'écart de phase entre les deux horloges. Du fait de la réduction de PN bits, le détecteur de front conduit à une variable variables At d'th égale à : ST06-GR2-235 510 OtRe" = (AtR û PN)mod[TDco /tr,,,, ] Dans une étape 64, le procédé effectue un caclul de gain normalisé à partir des deux variables Atr et At de manière à calculer la valeur moyenne de 1/TDco . Dans une étape 65 , le procédé ajoute à nouveau PN à la variables At . Dans une étape 66 le procédé calcule l'erreur de phase à partir du résultat des étapes 64 et 65 suivant la formule : - 13 - e=1 ( dith AtR +PN\ TDCO 1 mod[l] La technique qui vient d'être décrite permet ainsi d'obtenir un effet significatif, 15 équivalent à celui résultant d'une seconde chaîne à retard ayant un pas inférieur au pas principal, simplement en se basant sur la combinaison du décalage, du calcul du gain normalisé et l'ajout de PN à nouveau provoquent des erreurs de calculs ù du fait de l'existence de la quantification ù qui introduisent un élément de bruit particulièrement fait, comme si, d'une manière analogique, on avait introduit un 20 décalage inférieur au pas de quantification. On réussit ainsi, de manière très simple, à obtenir un effet de dispersion du bruit de quantification et la disparition, ou du moins une forte atténuation des raies parasites. 25 Les figures 7a et 7b illustrent l'effet du procédé selon l'invention. La figure 7a illustre les courbes comparatives représentatives de linéarité et de sortie normalisée du convertisseur TDC, avec et sans l'utilisation du procédé de l'invention. La figure 7b illustre les courbes comparatives de la sortie normalisé du convertisseur TDC , 30 avec et sans l'utilisation du procédé de l'invention. On voit que l'on peut, grâce au procédé selon l'invention réaliser des pas de quantification intermédiaires. ST06-GR2-235 - 14 - La figure 8 montre l'effet du procédé de l'invention sur le spectre du bruit de phase et l'on observe que l'on a réduit de manière significative la présence des raies parasites caractéristiques de cycles limites. Le circuit convertisseur qui vient d'être exposé est particulièrement utile à la réalisation d'un circuit de synthèse de fréquence que l'on pourra exposer, dans un souci de clarté, en référence avec les éléments illustrés dans la figure 1. Il suffit, à cette fin, d'associer au circuit convertisseur temps-numérique que l'on vient d'exposer une chaîne de traitement numérique, similaire à la chaîne illustrée en figure 1, comportant, en série, un accumulateur de phase (2), un additionneur (3) générant un signal d'erreur (DE, un filtre de boucle (4) et un oscillateur (5) générant sur une sortie 6 ledit signal haute fréquence Fpco Pour traiter respectivement la partie entière et la partie fractionnée du ratio n souhaité entre la fréquence de sortie Fpco et la fréquence de référence Fref , on 1s adjoindra une première et une seconde boucle de contre-réaction, la première boucle étant similaire à celle existant dans le circuit connu de la figure 1. La seconde boucle de contre-réaction comportera un circuit convertisseur temps û numérique comportant : 20 - une ligne à retard formée par une chaîne de retards (41-1, 41-n) comportant un nombre d'éléments n supérieur d'un montant Max(PN) à la longueur L nécessaire pour couvrir une période entière dudit signal haute fréquence FDCO; - un ensemble de bascules (42-1 à 42-n) permettant chacune de stocker la 25 sortie d'un élément correspondant de ladite chaîne à retard aux fins de génération d'un code thermométrique présentant une succession de 1 séparé par une succession de 0 , la transition entre les 1 et les 0 correspondant à la transition dudit signal haute fréquence Foco par rapport à ladite fréquence de référence ; 30 - des moyens (52) permettant de supprimer de manière aléatoire un nombre PN de bits, ledit nombre PN variant de 0 à MAX(PN) ; - des moyens de détection de fronts et de décodage thermométrique binaire pour générer des informations numériques At et Ltf respectivement ST06-GR2-23 5 - 15 - représentatives des décalages des fronts montants et descendants entre ledit signal haute fréquence FDco et ladite fréquence de référence ; - des moyens (49) permettant de traiter les informations At,- et Atf pour calculer un gain normalisé et générer la valeur moyenne de l'inverse de la période 5 1/ Tpco dudit premier signal - des moyens (51) pour ajouter à At une valeur binaire correspondant au nombre de bits PN supprimés ; - des moyens (50) pour multiplier le résultats précédents par la valeur moyenne de l'inverse de 1/TDco et générer une valeur numérique e représentative lo de l'écart de phase. On ne décrira pas plus avant le circuit de synthèse de fréquence car un homme du métier appliquera directement le convertisseur à l'architecture de la figure 1. 15 Il est à noter toutefois que, dans l'application considérée, à savoir le traitement d'une partie fractionnelle du circuit P.L.L. , le circuit TDC génère une valeur numérique s qui est représentative de l'écart de phase entre l'horloge de référence Ffef et l'horloge synthétisée Foco . Dans un mode de réalisation le codage 20 utilisé est représentatif du nombre de pas de quantification d'écarts pour la partie fractionnée. Ainsi, pour un code à deux bits, on aura quatre pas de quantification, ce qui permettra de coder les valeurs 0 , 0.25, 050, 075 . 25 ST06-GR2-235 Revendications 1. Procédé d'ajout d'un bruit aléatoire dans un circuit convertisseur temps-numérique destiné à calculer l'écart de phase entre un premier signal rapide Fpco relativement à un second signal de référence Fref , plus lent, ledit procédé comportant les étapes : - traitement (60) du premier signal Fpco au moyen d'une chaîne à retard 10 comportant un ensemble de n retard élémentaires dont le nombre est choisi de manière à couvrir une période complète dudit première signal ; - stockage (61) des sorties desdites chaînes à retard dans un ensemble de bascules et génération d'un code thermométrique présentant une succession de 1 séparé par une succession de 0 , la transition entre les 1 et les 0 15 correspondant à la transition dudit premier signal par rapport audit second signal de référence ; - réduction (62) dudit code thermométrique d'un nombre aléatoire de PN bits - traitement (63) du résultat dans un détecteur de front et décodeur thermométrique binaire de manière à générer les variables Atr et Atf représentative de l'écart des 20 temps de montée et de descentes dudit premier signal par rapport audit second signal de référence ; - calcul du gain normalisé (64) de manière à générer la valeur moyenne de 1/TDco - ajout (65) d'une valeur binaire correspondant au nombre de bits PN à la valeur Atr - multiplication (66) du résultat précédent par la valeur moyenne de 1/TDco et calcul 25 de l'écart de phase entre les signaux 2 Procédé selon la revendication 1 caractérisé en ce que ladite chaîne à retard est réalisée au moyen d'inverseurs. 3o 3. Procédé selon la revendication 2 caractérisé en ce que ladite chaîne à retard est réalisée au moyen d'éléments tampons (ou suiveurs) . 4. Procédé selon la revendication 1 caractérisé en ce qu'il est utilisé pour la synthèse d'une fréquence dans un système de communication. ST06-GR2-235- 17- 5. Circuit convertisseur de type TDC comportant deux entrées recevant respectivement un premier signal rapide FDCO relativement à un second signal de référence Fref , plus lent, et générant en sortie un mot numérique représentatif de l'écart de phase entre les deux signaux ; ledit circuit comportant : - une ligne à retard formée par une chaîne de retards (41-1, 41-n) comportant un nombre d'éléments n supérieurs d'un montant Max(PN) à la longueur L nécessaire pour couvrir une période entière dudit premier signal ; - un ensemble de bascules (42-1 à 42-n) permettant chacune de stocker la sortie d'un élément correspondant de ladite chaîne à retard aux fins de génération d'un code thermométrique présentant une succession de 1 séparé par une succession de 0 , la transition entre les 1 et les 0 correspondant à la transition dudit premier signal par rapport audit second signal de référence ; - des moyens (52) permettant de supprimer de manière aléatoire un nombre ls PN de bits, ledit nombre PN variant de 0 à MAX(PN) ; - des moyens de détection de fronts et de décodage thermométrique binaire pour générer des informations numériques Atr et Atf respectivement représentatives des décalages des fronts montants et descendants entre lesdits premiers et second signaux (Fref et FDCO) ; 20 -des moyens (49) permettant de traiter les informations Atr et Atf pour calculer un gain normalisé et générer la valeur moyenne de l'inverse de la période 1/ TDCO dudit premier signal - des moyens (51) pour ajouter à Atr une valeur binaire correspondant au nombre de bits PN supprimés ; 25 - des moyens (50) pour multiplier le résultats précédents par la valeur moyenne de l'inverse de 1/TDCO et générer une valeur numériques représentative de l'écart de phase. 6. Circuit selon la revendication 5 caractérisé en ce que ladite chaîne à retard est 30 réalisée au moyen d'inverseurs. 7. Circuit selon la revendication 5 caractérisé en ce que ladite chaîne à retard est réalisée au moyen d'éléments tampons (ou buffers) . ST06-GR2-235 -18- 2912572 8. Circuit de synthèse de fréquence permet de générer un signal haute fréquence Fpco à partir d'une fréquence de référence FREF, comportant : - des moyens (9) permettant de générer une fréquence synchrone Fs synchronisée sur ladite fréquence de référence ; 5 - une chaîne de traitement numérique comportant, en série, un accumulateur de phase (2), un additionneur (3) générant un signal d'erreur (DE, un filtre de boucle (4) et un oscillateur (5) générant sur une sortie 6 ledit signal haute fréquence Fpco ; - des moyens d'asservissement en fréquence et en phase dudit signal Fpco comportant une première et une seconde boucle de contre-réaction pour traiter io respectivement la partie entière et la partie fractionnée du ratio n souhaité entre la fréquence de sortie Fpco et la fréquence de référence Fref caractérisé en ce que le traitement de la partie fractionnée est réalisé au moyen d'un convertisseur temps û numérique comportant : - une ligne à retard formée par une chaîne de retards (41-1, 41-n) comportant un nombre d'éléments n supérieurs d'un montant Max(PN) à la longueur L nécessaire pour couvrir une période entière dudit signal haute fréquence Fpco; - un ensemble de bascules (421 à 42-n) permettant chacune de stocker la sortie d'un élément correspondant de ladite chaîne à retard aux fins de génération d'un code thermométrique présentant une succession de 1 séparé par une succession de 0 , la transition entre les 1 et les 0 correspondant à la transition dudit signal haute fréquence Fpco par rapport à ladite fréquence de référence ; - des moyens (52) permettant de supprimer de manière aléatoire un nombre PN de bits, ledit nombre PN variant de 0 à MAX(PN) ; - des moyens de détection de fronts et de décodage thermométrique binaire pour générer des informations numériques Atr et Atf respectivement représentatives des décalages des fronts montants et descendants entre lesdits signal haute fréquence Foco et ladite fréquence de référence ; -des moyens (49) permettant de traiter les informations otr et Atf pour calculer un gain normalisé et générer la valeur moyenne de l'inverse de la période 1 / Toco dudit premier signal ST06-GR2-235 3. Juin 2007 - 19 -2912572 - des moyens (51) pour ajouter à At une valeur binaire correspondant au nombre de bits PN supprimés ; - des moyens (50) pour multiplier le résultats précédents par la valeur moyenne de l'inverse de 1/TDco et générer une valeur numérique c représentative de l'écart de 5 phase. 9. Circuit de synthèse de fréquence selon la revendication 8 caractérisé en ce , ladite première boucle de contre-réaction est basée sur un accumulateur 7 et sa bascule de sous-échantillonnage 8 rythmée par l'horloge interne Fs ; 10 15 ST06-GR2-235 3. Juin 2007