FR 2910168 A1 20080620 FR 0610939 A 20061214 DISPOSITIF DE MEMOIRE DE TYPE SRAM L'invention concerne les mémoires en circuit intégré de type SRAM et, plus particulièrement, la lecture de cellules mémoires du type précité. La figure 1 illustre schématiquement un plan mémoire MEM, qui comporte de façon classique des lignes de mot WLi et des colonnes COLj comportant chacune deux lignes de bit BLT et BLF. Les cellules mémoire d'un tel plan mémoire, illustrées en détail à la figure 2, sont connectées de façon différentielle entre deux lignes de bit BLT et BLF de chaque colonne du plan mémoire et peuvent être activées par une ligne de mot WLi. Par ailleurs, des amplificateurs de lecture SA sont disposés au pied des colonnes du plan mémoire et sont classiquement activés par un signal d'activation Act. Une cellule mémoire de base CELL du plan mémoire est représentée sur la figure 2. Elle comprend un circuit à verrouillage formé d'un premier inverseur IA et d'un deuxième inverseur IB connectés tête-bêche entre un premier noeud A et un deuxième noeud B. Chaque inverseur a donc sa sortie connectée à l'entrée de l'autre inverseur. Un premier transistor d'accès TA est prévu, dont un drain est connecté au noeud A, dont une grille est connectée à une ligne de mot WL du plan mémoire et dont une source est connectée à une première ligne de bit BLT. Un deuxième transistor d'accès TB est également prévu dont un drain est connecté au noeud B, dont une grille est connectée à la ligne de mot WL et 2910168 2 dont une source est connectée à la deuxième ligne de bit BLF de la colonne de la cellule mémoire. Une opération de lecture d'une telle cellule mémoire comprend de façon habituelle une phase de 5 précharge des lignes de bit auxquelles est connectée la cellule mémoire. Plus précisément, lors de la phase de précharge, les deux lignes de bit BLT et BLF sont tout d'abord préchargées à un potentiel de lecture correspondant 10 classiquement à la tension d'alimentation nominale Vdd du dispositif et la ligne de mot WL correspondante est ensuite soumise au potentiel Vdd (WL = 1 logique) pour sélectionner la cellule mémoire en lecture. Puis, on rend flottante les deux lignes de bit BLT et BLF. La 15 ligne de mot WL étant au potentiel haut Vdd, les transistors d'accès TA et TB de la cellule sont alors rendus passants. Dans un exemple où le noeud A de la cellule mémoire sélectionnée en lecture est à 0 et où le noeud B est 20 alors à 1, la ligne BLT étant préchargée au potentiel Vdd, les deux côtés du canal du transistor d'accès TA sont à des potentiels différents, de sorte qu'un courant Iread circule à travers ce canal. Ce courant Iread va décharger la ligne BLT et ramener ainsi 25 progressivement son potentiel à O. Par contre, comme le noeud B de la cellule mémoire et la ligne de bit BLF sont au même potentiel Vdd, les deux côtés du canal du transistor TBO sont au même potentiel et aucun courant ne circule dans ce canal. La ligne BLF est donc supposée rester à son état haut de pré-charge, soit au potentiel Vdd. 2910168 3 Au bout d'un certain temps, l'amplificateur SA détecte une différence de potentiel entre les lignes BLT et BLF, qui lorsqu'elle est supérieure à la tension de décalage d'entrée ( offset ) de l'amplificateur, 5 produit en sortie de l'amplificateur un signal de donnée correspondant à la donnée mémorisée dans la cellule mémoire commandée en lecture. A une telle opération de lecture menée sur une cellule mémoire est associée classiquement une marge 10 d'opération, appelée Static Noise Margin (SNM) dans la littérature anglo-saxonne. De la même manière, une marge d'opération, appelée Write Margin dans la littérature anglo-saxonne, est associée à une opération d'écriture d'une cellule mémoire. Ces marges, à la 15 lecture ou à l'écriture, permettent de refléter la capacité d'une cellule mémoire à être lue ou écrite sans être perturbée. Elles sont antagonistes, dans la mesure où l'amélioration de l'une se fait au détriment de l'autre. 20 A l'heure actuelle, tous les circuits visent à la baisse de la taille des mémoires. Or, la baisse de la taille des composants entraîne une forte variabilité électrique des transistors, ce qui influe négativement sur les marges à la lecture et à l'écriture d'une 25 cellule mémoire en augmentant leur dispersion. Ce phénomène de dégradation des marges à la lecture et à l'écriture se trouve encore accentué par la diminution des tensions d'alimentation utilisées dans les circuits. Autrement dit, les nouvelles technologies 30 employées, visant concomitamment à une taille de plus en plus petite des circuits et à l'utilisation de 2910168 4 tensions d'alimentation de plus en plus basses, rendent de plus en plus difficiles les opérations de lecture et d'écriture en abaissant les marges dont on dispose. Ainsi, avec de faibles marges, au moment de la 5 lecture d'une cellule mémoire, lorsque la ligne de mot est activée pour sélectionner la cellule mémoire en lecture, le circuit à verrouillage de la cellule mémoire maintenant la donnée peut être perturbé par la tension de précharge des lignes de bit BLT et BLF, qui 10 correspond typiquement à la tension d'alimentation nominale Vdd. En référence à la figure 3, illustrant la valeur de la marge à la lecture SNM en fonction de la tension de précharge des lignes de bit VBL, on s'aperçoit 15 qu'une précharge des lignes de bit à la tension d'alimentation Vdd, par exemple 1,2 volts, ne permet pas d'obtenir une valeur optimale de marge à la lecture. Bien que correcte pour la plupart des cellules 20 mémoire du plan mémoire, la valeur de marge SNM correspondant à une précharge à Vdd des lignes de bit peut cependant s'avérer insuffisante pour assurer une lecture sans perturbation des cellules les plus contraignantes du plan mémoire (notamment celles 25 présentant des déviations locales -mismatch en anglais ou désappariement-). La présente invention a pour but de remédier à ces inconvénients en proposant un dispositif de mémoire du type SRAM, dans lequel le paramètre SNM définissant la 30 marge à la lecture d'une cellule mémoire est amélioré, 2910168 5 de sorte que la lecture d'une cellule mémoire s'en trouve favorisée. Avec cet objectif en vue, l'invention a pour objet un dispositif de mémoire de type SRAM, comprenant un 5 plan mémoire constitué de cellules mémoire de base organisées en lignes et en colonnes, chaque cellule d'une colonne étant connectée entre deux lignes de bit destinées à être préchargées lors d'une opération de lecture de la cellule, ledit dispositif étant 10 caractérisé en ce qu'il comprend des moyens de génération d'une tension de précharge des lignes de bit inférieure à une tension d'alimentation nominale dudit dispositif. La tension de précharge ainsi générée est alors 15 avantageusement adaptée à améliorer la marge à la lecture. De préférence, les moyens de génération de la tension de précharge des lignes de bit comprennent des moyens pour ajuster la tension de précharge des lignes 20 de bit générée sur une plage de valeurs comprises entre une première valeur de tension et une seconde valeur de tension, supérieure à ladite première valeur. Avantageusement, la première valeur de tension est choisie de sorte que la marge à la lecture est 25 optimale, tandis que la seconde valeur de tension correspond à une valeur pour laquelle la marge à la lecture n'est pas optimale mais est améliorée. Selon un mode de réalisation, les moyens de génération de la tension de précharge des lignes de bit 30 comprennent au moins une cellule mémoire SRAM modifiée, constituée de deux transistors d'accès et de deux 2910168 6 inverseurs connectés tête-bêche entre des premier et deuxième noeuds internes de la cellule, lesdits noeuds étant court-circuités, chaque inverseur comprenant un transistor nMos, connecté entre lesdits noeuds internes 5 court-circuités et une ligne d'alimentation des transistors nMos, et un transistor pMos, connecté entre lesdits noeud internes court-circuités et une ligne d'alimentation des transistors pMos. Avantageusement, les moyens de génération de la 10 tension de précharge des lignes de bit comprennent une pluralité de telles cellules mémoire modifiées mises en parallèle. De cette manière, le temps d'établissement de la tension de précharge des lignes de bit s'en trouve amélioré. 15 De préférence, les moyens de génération de la tension de précharge des lignes de bit comprennent une matrice de cellules mémoire modifiées, organisées en lignes et en colonnes, une ligne d'alimentation des transistors nMos étant distribuée le long de chaque 20 ligne de la matrice et une ligne d'alimentation des transistors pMos étant distribuée le long de chaque colonne de la matrice. Selon un mode de réalisation, les moyens pour ajuster la tension de précharge des lignes de bit 25 comprennent des moyens de programmation d'un rapport entre le nombre de transistors pMos activés de la pluralité de cellules mémoires modifiées de transistors nMos activés de ladite cellules. 30 Avantageusement, les moyens de et le nombre pluralité de programmation comprennent des moyens de commande pour affecter 2910168 7 respectivement à chaque ligne d'alimentation des transistors nMos de la pluralité de cellules mémoires modifiées et à chaque ligne d'alimentation des transistors pMos de ladite pluralité de cellules, une 5 tension de polarisation prise entre une tension de masse et la tension d'alimentation nominale du dispositif. Le rapport entre le nombre de transistors pMos activés de la pluralité de cellules mémoires modifiées 10 et le nombre de transistors nMos activés de ladite pluralité de cellules est avantageusement défini en fonction d'une marge de sécurité par rapport à la valeur de tension pour laquelle la marge d'opération est optimale. 15 L'invention concerne encore un procédé de lecture d'une cellule mémoire connectée entre deux lignes de bit d'une colonne d'un plan mémoire d'une mémoire de type SRAM, comprenant une étape de précharge des deux lignes de bit préalablement à une opération de lecture 20 de la cellule mémoire, caractérisé en ce que l'étape de précharge comprend l'application d'une tension de précharge des lignes de bit inférieure à une tension d'alimentation nominale de la mémoire. De préférence, la valeur de la tension de 25 précharge appliquée aux lignes de bit est préalablement ajustée sur une plage de valeurs comprises entre une première valeur de tension et une seconde valeur de tension, supérieure à ladite première valeur. Avantageusement, l'ajustement de la valeur de la 30 tension de précharge des lignes de bit est programmable. 2910168 8 D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif et faite en 5 référence aux figures annexées dans lesquelles : - la figure 1, déjà décrite, illustre schématiquement un plan mémoire de type SRAM, - la figure 2, déjà décrite, est un schéma d'une cellule mémoire SRAM connue, 10 -la figure 3, déjà décrite, est un schéma illustrant la variation du paramètre SNM en fonction de la tension de précharge des lignes de bit, -la figure 4 est un schéma illustrant une cellule mémoire modifiée selon la présente invention utilisée 15 pour la génération d'une tension de précharge spécifique des lignes de bit, - la figure 5 illustre plus en détail la structure de la cellule mémoire de la figure 4, - la figure 6 illustre schématiquement un exemple 20 d'implémentation des moyens de programmation de la génération d'une tension de précharge des lignes de bit selon l'invention. Toujours en référence à la figure 3, on constate qu'il faudrait en fait diminuer la tension de précharge 25 des lignes de bit VBL jusqu'à une valeur Vopt, inférieure à la valeur de la tension d'alimentation nominale Vdd, par exemple aux alentours de 0,6 volt, pour obtenir une valeur de marge SNM optimale, c'est-à-dire la plus élevée, et ainsi favoriser au mieux 30 l'opération de lecture. 2910168 9 Toutefois, une diminution trop prononcée de la tension de précharge des lignes de bit VBL aux fins d'optimiser la marge à la lecture SNM peut s'avérer risquée et provoquer l'effet inverse de celui souhaité. 5 En effet, comme le montre la figure 3, la marge à la lecture SNM se dégrade fortement lorsque la tension de précharge des lignes de bits passe en deçà de la valeur Vopt pour laquelle la marge est optimale. La zone dangereuse correspondant à la plage de valeurs de 10 tension de précharge des lignes de bit inférieures à Vopt est symbolisée par le point d'exclamation à la figure 3. Le principe de l'invention consiste donc à générer une tension de précharge des lignes de bit appropriée, 15 permettant à la fois d'améliorer la marge à la lecture, typiquement en générant une tension de précharge plus basse que la tension d'alimentation nominale Vdd, tout en évitant la zone dangereuse prédéfinie. Cette tension de précharge spécifique est générée 20 selon l'invention par l'intermédiaire d'au moins une cellule mémoire modifiée en vue de générer une tension de précharge des lignes de bit diminuée par rapport à la tension d'alimentation nominale Vdd. La figure 4 illustre une cellule mémoire modifiée 25 à cette fin. La cellule mémoire modifiée CELLm selon l'invention est basée sur une structure similaire à celle déjà décrite en référence à la figure 2. Elle comprend deux transistors d'accès, respectivement TA et TB, et un circuit à verrouillage, formé de deux 30 inverseurs IA et IB connectés tête-bêche entre un premier noeud interne A et un second noeud interne B de 2910168 10 la cellule, les deux noeuds A et B étant court-circuités. Les entrées et sorties du circuit à verrouillage de la cellule mémoire se retrouvant ainsi court- 5 circuitées, permettent alors de fournir une certaine tension intermédiaire par rapport à la tension d'alimentation Vdd de la cellule, qui sera utilisée en tant que tension de précharge à destination des lignes de bit du plan mémoire. 10 IL convient en outre de noter qu'une telle cellule mémoire modifiée formant circuit de précharge est en tout point identique à une cellule mémoire du plan mémoire d'un point de vue dessin des masques de fabrication, permettant ainsi avantageusement de 15 s'adapter à toute variation de process de fabrication. Pour obtenir une vitesse d'établissement de la tension de précharge sur les lignes de bit acceptable, on va en fait utiliser une pluralité de ces cellules mémoire ainsi modifiées en parallèle pour augmenter la 20 capacité à délivrer du courant. Les entrées et sorties court-circuitées des circuits à verrouillage des cellules modifiées utilisées en parallèle sont alors connectées ensemble pour fournir la tension de précharge souhaitée à destination des lignes de bit du 25 plan mémoire. Le nombre de cellules mémoire utilisées selon l'invention en vue de la génération de la tension de précharge des lignes de bit du plan mémoire va donc dépendre, outre la taille de la mémoire, de la vitesse souhaitée d'établissement de la tension de précharge 30 sur les lignes de bit. 2910168 11 La pluralité de cellules mémoire modifiées CELLm, utilisées en parallèle pour la génération de la tension de précharge des lignes de bit est avantageusement intégrée au dispositif de mémoire. Elles peuvent par 5 exemple être intégrées au plan mémoire lui-même. Ces cellules peuvent également être intégrées au niveau d'un chemin de référence ( dummy path selon la terminologie anglo-saxonne) de la mémoire, prévu pour délivrer le signal d'activation des amplificateurs de 10 lecture disposés au pied des colonnes du plan mémoire. On l'a vu, l'amélioration de la valeur de la marge à la lecture en décalant la tension VBL de précharge des lignes de bit vers une valeur Vopt, pour laquelle la marge est optimale, est périlleuse. En effet, la 15 valeur optimale de marge est obtenue pour une valeur Vopt de la tension de précharge des lignes de bit située très proche d'une zone dangereuse correspondant à une plage de valeurs de tension pour laquelle la valeur de marge est fortement dégradée (voir figure 3). 20 Aussi, pour des raisons de sécurité, il convient de ne pas décaler la tension de précharge des lignes de bit vers une valeur trop proche de la valeur Vopt pour laquelle la marge à la lecture obtenue est optimale. A cet effet, l'invention prévoit des moyens 25 permettant d'ajuster la tension de précharge des lignes de bit générée, de sorte que la valeur de tension fournie se situe à un niveau permettant effectivement d'améliorer le paramètre de marge à la lecture, sans toutefois être trop proche de la valeur de tension Vopt 30 pour laquelle la marge à la lecture est optimale. De cette manière, l'opération de lecture est favorisée, en 2910168 12 évitant en outre le risque de basculer dans la zone dangereuse où l'opération serait alors au contraire compromise. Le principe d'un ajustement programmable de la valeur de la tension de précharge générée va être 5 décrit ci-après. En préalable, la figure 5 illustre plus en détail la structure de la cellule mémoire CELLm modifiée selon l'invention décrite à la figure 4. Cette dernière est donc une cellule du type SRAM, constituée plus 10 précisément de 6 transistors, parmi lesquels les deux transistors d'accès TA et TB de la cellule et les quatre transistors de mémorisation formant le circuit à verrouillage, respectivement NO, N1, PO et P1. Chacun des deux inverseurs IA et IB du circuit à verrouillage 15 est en effet constitué d'un transistor nMos, respectivement NO et N1, connectés entre respectivement le noeud A et le noeud B et une première ligne d'alimentation gndm, et d'un transistor pMos, respectivement PO et Pl, connectés entre respectivement 20 le noeud A et le noeud B et une seconde ligne d'alimentation vddm. Selon l'invention, les noeuds internes A et B de cette cellule sont court-circuités de sorte à fournir la tension de précharge des lignes de bit du plan mémoire. 25 Les deux transistors pMos PO et P1 sont appelés transistors d'excursion haute ( pull-up transistors selon la terminologie anglo-saxonne), dans la mesure où ils permettent d'amener la cellule mémoire à l'état logique haut et les deux transistors nMos NO et N1 sont 30 appelés transistors d'excursion basse ( pull-down transistors selon la terminologie anglo-saxonne), 2910168 13 dans la mesure où ils permettent d'amener la cellule mémoire à l'état logique bas. Les deux transistors nMos d'excursion basse NO et N1 du circuit à verrouillage ont en effet classiquement 5 leur source connectée à la masse gnd par l'intermédiaire de la ligne d'alimentation des nMos gndm, tandis que les deux transistors pMos d'excursion haute PO et Pl du circuit à verrouillage ont classiquement leur source connectée à la tension 10 d'alimentation vdd par l'intermédiaire de la ligne d'alimentation des pMos vddm. Revenons maintenant plus en détail sur le principe d'ajustement de la tension de précharge des lignes de bit exposé plus haut, selon lequel cette tension doit 15 pouvoir être ramenée vers une valeur Vopt pour laquelle la marge à la lecture est optimale, sans toutefois être trop proche de cette valeur pour ne pas risquer de basculer vers une plage de valeurs de la tension de précharge pour laquelle la marge à la lecture serait 20 trop dégradée. A cet effet, la figure 6 montre un exemple de moyens de génération d'une telle tension de précharge selon l'invention, qui est constitué d'une matrice de quatre par quatre cellules mémoire modifiées CELLm du 25 type décrites en référence aux figures 4 et 5, organisées en lignes et en colonnes. Ces cellules sont mises en parallèle par le partage des lignes d'alimentation des nMos et pMos des cellules aux mêmes noeuds internes, à savoir les sources des transistors 30 nMos d'excursion basse et des transistors pMos d'excursion haute des cellules. 2910168 14 Ainsi, quatre lignes d'alimentation du type de la ligne d'alimentation des nMos gndm, respectivement gndml à gndm4, sont distribuées le long des lignes de cellules de la matrice et quatre lignes d'alimentation 5 du type de la ligne d'alimentation des pMos vddm, respectivement vddml à vddm4, sont distribuées le long des colonnes de cellules de la matrice. Afin de favoriser les opérations de lecture des cellules du plan mémoire en améliorant la marge à la 10 lecture, l'ensemble des cellules mémoire de la matrice est prévu pour fournir sur un noeud commun regroupant les entrées et sorties court-circuitées de l'ensemble des cellules, une valeur de tension intermédiaire, utilisée en tant que tension de précharge des lignes de 15 bit du plan mémoire, sensiblement égale à la valeur de tension Vopt pour laquelle la marge à la lecture est optimale. Cette valeur de tension intermédiaire résulte de l'équilibre des charges au niveau du noeud commun entre 20 les transistors d'excursion haute tirant le noeud commun vers la tension d'alimentation nominale vdd et les transistors d'excursion basse tirant le noeud commun vers la masse gnd. Pour atteindre l'objectif de conserver une 25 certaine sécurité en ce qui concerne la valeur de marge à la lecture obtenue, il est donc nécessaire de précharger les lignes de bit à une valeur de tension de précharge qui ne soit pas trop proche de la valeur Vopt pour laquelle la marge à la lecture est optimale. 30 Des moyens spécifiques sont alors prévus, qui vont permettre avantageusement d'ajuster la valeur de la 2910168 15 tension de précharge générée sur une plage de valeurs comprises entre la valeur de tension Vopt, pour laquelle la marge à la lecture est optimale et la valeur de tension d'alimentation nominale Vdd, pour 5 laquelle la marge à la lecture n'est pas améliorée. Plus précisément, ces moyens pour ajuster la tension de précharge des lignes de bit sur la plage sus-mentionnée comprennent des moyens de programmation d'un ratio PU/PD, définissant le rapport entre le 10 nombre de transistors d'excursion haute activés dans la matrice de cellules mémoire court-circuitées et le nombre de transistors d'excursion basse activés dans cette matrice. Lorsque ce rapport programmable vaut 1, la valeur 15 de tension fournie correspond normalement à la valeur de tension Vopt, pour laquelle la marge à la lecture est optimale. Afin cependant de ne pas se situer trop proche de cette valeur de tension Vopt, un ratio PU/PD supérieur 20 à 1 doit être programmé. De cette manière, le nombre de transistors d'excursion haute activés dans la matrice est supérieur au nombre de transistors d'excursion basse activés, ce qui a pour conséquence que la tension de précharge des lignes de bit générée par la matrice 25 est décalée vers la tension d'alimentation nominale Vdd d'une grandeur dépendant du ratio PU/PD programmé, fournissant ainsi la marge de sécurité souhaitée vis-à-vis de la valeur de tension Vopt dont on cherche à s'éloigner. 30 En référence à l'exemple de la figure 6, le ratio PU/PD est programmable par l'intermédiaire de moyens de 2910168 16 commande MC de la polarisation des lignes d'alimentation des transistors d'excursion basse, respectivement gndml à gndm4, et des lignes d'alimentation des transistors d'excursion haute, 5 respectivement vddml à vddm4. En effet, les lignes d'alimentation des transistors d'excursion basse gndml à gndm4 sont normalement connectées à la masse gnd, tandis que les lignes d'alimentation des transistors d'excursion haute 10 vddml à vddm4 sont normalement connectées à la tension d'alimentation nominale du dispositif Vdd. Dans cette configuration normale, l'ensemble des transistors d'excursion haute des cellules de la matrice et l'ensemble des transistors d'excursion basse des 15 cellules de la matrice sont donc activés, programmant ainsi un ratio PU/PD égal à 1. Pour modifier la programmation du ratio PU/PD, on vient modifier la polarisation normale des lignes d'alimentation des transistors d'excursion haute et 20 basse des cellules de la matrice par l'intermédiaire des moyens de commande MC. Pour ce faire, les moyens de commande permettent d'affecter à chaque ligne d'alimentation des cellules de la matrice gndml à gndm4 et vddml à vddm4, une tension de polarisation prise 25 entre la masse gnd et la tension d'alimentation nominale Vdd du dispositif. A titre d'exemple, la ligne d'alimentation des transistors d'excursion basse gndml est maintenue connectée à gnd tandis que les trois autres lignes 30 d'alimentation des transistors d'excursion basse de la matrice sont connectées à Vdd. Ainsi, dans une telle 2910168 17 configuration, seuls les transistors d'excursion basse des quatre cellules formant la première ligne de la matrice demeurent activés, les transistors d'excursion basse des cellules formant les trois autres lignes de 5 la matrice sont quant à eux désactivés. Par ailleurs, les trois lignes d'alimentation des transistors d'excursion haute vddml à vddm3 sont maintenues connectées à Vdd, tandis que la ligne d'alimentation vddm4 est connectée à la masse. Dans 10 cette configuration de polarisation des lignes d'alimentation vddml à vddm4 des transistors d'excursion haute des cellules de la matrice, les transistors d'excursion haute des cellules formant les trois premières colonnes de la matrice sont activés, 15 tandis que les transistors d'excursion haute des cellules formant la quatrième colonne de la matrice sont désactivés. Selon cet exemple, un ratio PU/PD égal à trois est obtenu. En effet, les transistors d'excursion haute 20 sont activés dans douze cellules mémoire de la matrice, tandis que les transistors d'excursion basse sont activés dans quatre cellules de la matrice. Une telle programmation permet alors de décaler vers Vdd la tension fournie au niveau des sorties courtcircuitées 25 des cellules de la matrice, devant être utilisée en tant que tension de précharge des lignes de bit du plan mémoire pour une opération de lecture. Le rapport ainsi programmé permet alors de générer une tension de précharge des lignes de bit à une valeur 30 pour laquelle la marge à la lecture n'est pas à sa valeur optimale mais est néanmoins améliorée. REVENDICATIONS 1. Dispositif de mémoire de type SRAM, comprenant un plan mémoire (MEM) constitué de cellules mémoire de base (CELL) organisées en lignes (WLi) et en colonnes (COLj), chaque cellule d'une colonne étant connectée entre deux lignes de bit (BLT, BLF) destinée à être préchargée lors d'une opération de lecture, ledit dispositif étant caractérisé en ce qu'il comprend des moyens (CELLm) de génération d'une tension de précharge (VBL) des lignes de bit inférieure à une tension d'alimentation nominale (Vdd) dudit dispositif. 2. Dispositif selon la revendication 1, caractérisé en ce que les moyens (CELLm) de génération de la tension de précharge (VBL) des lignes de bit comprennent des moyens pour ajuster la tension de précharge des lignes de bit générée sur une plage de valeurs comprises entre une première valeur de tension (Vopt) et une seconde valeur de tension, supérieure à ladite première valeur (Vopt). 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que les moyens de génération de la tension de précharge (VBL) des lignes de bit comprennent au moins une cellule mémoire SRAM (CELLm) modifiée, constituée de deux transistors d'accès et de deux inverseurs (IA, IB) connectés tête-bêche entre des premier (A) et deuxième noeuds internes (B) de la cellule, lesdits noeuds étant court-circuités, chaque inverseur comprenant un transistor nMos (NO N1), 2910168 19 connecté entre lesdits noeuds internes court-circuités et une ligne d'alimentation (gndm) des transistors nMos, et un transistor pMos (P0, Pl), connecté entre lesdits noeud internes court-circuités et une ligne 5 d'alimentation (vddm) des transistors pMos. 4. Dispositif selon la revendication 3, caractérisé en ce que les moyens de génération de la tension de précharge des lignes de bit comprennent une 10 pluralité de cellules mémoire modifiées (CELLm) mises en parallèle. 5. Dispositif selon la revendication 4, caractérisé en ce que les moyens de génération de la 15 tension de précharge des lignes de bit comprennent une matrice de cellules mémoire modifiées, organisées en lignes et en colonnes, une ligne d'alimentation des transistors nMos (gndml,...,gndm4) étant distribuée le long de chaque ligne de la matrice et une ligne 20 d'alimentation des transistors pMos (vddml,...,vddm4) étant distribuée le long de chaque colonne de la matrice. 6. Dispositif selon la revendication 4 ou 5, 25 caractérisé en ce que les moyens pour ajuster la tension de précharge des lignes de bit comprennent des moyens de programmation d'un rapport entre le nombre de transistors pMos activés de la pluralité de cellules mémoires modifiées et le nombre de transistors nMos activés de ladite pluralité de cellules. 2910168 20 7. Dispositif selon la revendication 6, caractérisé en ce que les moyens de programmation comprennent des moyens de commande (MC) pour affecter respectivement à chaque ligne d'alimentation 5 (gndml,...,gndm4) des transistors nMos de la pluralité de cellules mémoires modifiées et à chaque ligne d'alimentation (vddml,...,vddm4) des transistors pMos de ladite pluralité de cellules, une tension de polarisation prise entre une tension de masse (gnd) et 10 la tension d'alimentation nominale (Vdd) du dispositif. 8. Procédé de lecture d'une cellule mémoire (CELL) connectée entre deux lignes de bit (BLT, BLF) d'une colonne (COLj) d'un plan mémoire (MEM) d'une mémoire de 15 type SRAM, comprenant une étape de précharge des deux lignes de bit préalablement à une opération de lecture de la cellule mémoire, caractérisé en ce que l'étape de précharge comprend l'application d'une tension de précharge (VBL) des lignes de bit inférieure à une 20 tension d'alimentation nominale (Vdd) de la mémoire. 9. Procédé selon la revendication 8, caractérisé en ce que la valeur de la tension de précharge appliquée aux lignes de bit est préalablement ajustée 25 sur une plage de valeurs comprises entre une première valeur de tension (Vopt) et une seconde valeur de tension, supérieure à ladite première valeur (Vopt). 10. Procédé selon la revendication 9, caractérisé 30 en ce que l'ajustement de la valeur de la tension de précharge des lignes de bit est programmable.