FR 2910710 A1 20080627 FR 0655830 A 20061221 B7757 - 06-GR1-256 1 CAPTEUR D'IMAGE CMOS A PHOTODIODE PIEGEE A FAIBLE TENSION D'ALIMENTATION Domaine de l'invention La présente invention concerne la commande d'une cellule photosensible réalisée sous forme monolithique d'un capteur d'images destiné à être utilisé dans des dispositifs de prise de vues tels que, par exemple, des caméras, des camescopes, des appareils photographiques numériques ou encore des téléphones portables. Plus particulièrement, la présente invention concerne une cellule photosensible à base de semiconducteurs. Exposé de l'art antérieur La figure 1 illustre schématiquement le circuit d'une cellule photosensible PIX, ou pixel, d'une matrice de cellules photosensibles d'un capteur d'images. A chaque cellule photo-sensible de la matrice sont associés un dispositif de précharge et un dispositif de lecture. Le dispositif de précharge est constitué d'un transistor MOS à canal N MI, interposé entre un rail d'alimentation VRT et un noeud de lecture SN. La grille du transistor de précharge MI est propre à recevoir un signal de commande de précharge RST. Le dispositif de lecture est constitué de la connexion en série de premier et second transistors MOS à canal N M3, M2. La source du premier transistor de lecture M2 est connectée à une borne d'entrée X d'un circuit de 2910710 B7757 -06-GR1256 2 traitement (non représenté). Le drain du second transistor de lecture M3 est connecté au rail d'alimentation VRT. La grille du premier transistor de lecture M2 est reliée au noeud de lecture SN. La grille du deuxième transistor de lecture M3 est propre à 5 recevoir un signal de lecture READ. La cellule photosensible comprend une photodiode D dont l'anode est reliée à une source d'une tension de référence GND et la cathode est reliée au noeud SN par l'intermédiaire d'un transistor MOS à canal N de transfert de charges M4. La grille du transistor de transfert M4 10 est propre à recevoir un signal de commande de transfert de charges TG. De façon générale, les signaux READ, RST, et TG sont fournis par des circuits de commande non représentés en figure 1 et peuvent être fournis à l'ensemble des cellules photosensibles d'une même rangée de la matrice de cellules. 15 Le noeud de lecture SN joue le rôle d'une région de stockage des charges issues de la photodiode D, la capacité apparente au noeud de lecture SN étant constituée des capacités des sources des transistors MI et M4, de la capacité d'entrée du transistor M2 ainsi que de l'ensemble des capacités parasites 20 présentes au noeud SN. Selon une variante, un composant spécifique, par exemple une diode ou un condensateur, peut être connecté au noeud de lecture SN pour assurer la fonction de stockage. La figure 2 représente un exemple de chronogramme des signaux READ, RST, TG et de la tension VSN au noeud SN pour un cycle de lecture de la cellule photosensible PIX de la figure 1. Les signaux READ, RST et TG sont des signaux binaires variant entre des niveaux hauts et bas qui peuvent être différents pour chacun des signaux. Entre deux cycles de lecture de la cellule photo-sensible, pendant la phase d'intégration des porteurs, le signal TG est au niveau bas. Le transistor de transfert M4 est donc bloqué. L'éclairement lumineux entraîne la formation et le stockage de charges au niveau de la photodiode D. De plus, le signal RST est à l'état haut. Le transistor de précharge MI est 2910710 B7757 - 06-GR1-256 3 donc passant. La tension VSN est alors sensiblement égale à la tension VRT• A un instant t0, la rangée de la matrice contenant la cellule photosensible à lire est sélectionnée en mettant au 5 niveau haut le signal READ. La précharge du noeud de lecture SN est interrompue en mettant à l'instant t1 le signal RST à l'état bas, bloquant ainsi le transistor de précharge M1. La tension VSN au noeud de lecture SN est alors fixée à un niveau de précharge VRST qui est légèrement inférieur à la tension VRT en 10 raison d'un couplage avec le transistor de précharge M1. Le niveau de précharge VRST est généralement perturbé par un bruit provenant essentiellement du bruit thermique du canal du transistor de précharge M1. Ce bruit est échantillonné et main-tenu au noeud de lecture SN lors du blocage du transistor de 15 précharge M1. Le niveau de précharge VRST est alors mémorisé à l'extérieur de la cellule photosensible PIX par l'intermédiaire des transistors de lecture M2, M3. A l'instant t2, le signal TG passe à l'état haut. La tension VSN s'élève de VRST à VRST+VU en raison du couplage avec 20 le transistor M4. Le transistor de transfert M4 est alors passant ce qui permet le transfert des charges stockées dans la photodiode D vers le noeud de lecture SN entraînant une diminution de la tension VSN jusqu'à VRD+VU. La photodiode D est conçue de telle sorte que toutes les charges stockées dans 25 celle-ci sont transférées vers le noeud de lecture SN. Le transfert de charges terminé, le signal TG passe au niveau bas à l'instant t3, permettant ainsi d'isoler à nouveau la photodiode D et de recommencer un cycle de formation et de stockage de charges provenant de l'éclairement lumineux. Par un effet de 30 couplage avec le transistor M4, la tension VSN diminue alors pour se stabiliser à un niveau de signal utile VRD, inférieur au niveau VRST et qui dépend du nombre de charges transférées vers le noeud de lecture SN. Le niveau de signal utile VRD est alors lu par l'intermédiaire des transistors de lecture M2, M3. Comme 35 le niveau de précharge VRST le niveau de signal utile VRD est 2910710 B7757 -06-GR1-256 4 perturbé notamment par le bruit thermique du canal du transistor de précharge M1 qui a été échantillonné et maintenu au noeud de lecture SN. La soustraction des signaux VRD et VRST par le circuit de traitement permet l'élimination du bruit du 5 transistor de précharge M1 par un double échantillonnage corrélé. La lecture étant achevée, le signal RST est mis à l'état haut à l'instant t4 pour précharger à nouveau le noeud de lecture SN. Finalement, à l'instant t5, le signal READ est mis à l'état bas pour désélectionner la cellule photosensible. Selon 10 une variante, les passages entre niveaux haut et bas du signal TG sont réalisés par des rampes. La figure 3 illustre, en vue en coupe partielle et schématique, une réalisation sous forme monolithique de l'ensem- ble de la photodiode D et du transistor de transfert M4 de la 15 figure 1. Ces éléments sont réalisés dans une même zone active d'un substrat semiconducteur 1 d'un premier type de conduc- tivité, par exemple de type P, faiblement dopé (P-). Ce substrat correspond par exemple à une couche épitaxiée sur une plaquette de silicium qui forme le plan de référence GND. La zone active 20 est délimitée par des zones d'isolement de champ 2 par exemple en oxyde de silicium (SiO2) et correspond à un caisson 3 de même type de conductivité que le substrat 1 sous-jacent, mais plus fortement dopé. Au-dessus de la surface du caisson 3 est formée une structure de grille isolée 4 éventuellement munie d'espa- 25 ceurs latéraux. De part et d'autre de la grille 4, à la surface du caisson 3, se trouvent des régions de source 5 et de drain 6 du type de conductivité opposé, par exemple N. La région de drain 6, à droite de la grille 4, est fortement dopée (N+). La région de source 5 est réalisée sur une surface beaucoup plus 30 importante que la région de drain 6 et forme avec le caisson 3 sous-jacent la jonction de la photodiode D. La grille 4 et le drain 6 sont solidaires de métallisations (non représentées) qui permettent de mettre en contact ces régions respectivement avec le signal de commande de transfert TG et la grille du transistor 35 M2 (noeud SN), respectivement. La structure est complétée par 2910710 B7757 - 06-GR1-256 5 des régions de type P 8 et 9 fortement dopées (P+). Les régions 8 et 9, sous-jacentes aux zones 2, sont connectées au potentiel de référence ou masse par l'intermédiaire du caisson 3 et du substrat 1. La photodiode D est du type dit piégé ou complè- 5 terrent déplété (en anglais pinned photodiode) et comporte, à la surface de sa source 5, une région de type P 7, peu profonde et plus fortement dopée (P+) que le caisson 3. Cette région 7 est en contact latéral (vertical) avec la région 8. Elle est donc maintenue en permanence au niveau de tension de référence. La 10 photodiode D est appelée photodiode déplétée ou piégée (en anglais pinned photodiode) dans la mesure où le potentiel de la région 5 de la photodiode est, en l'absence d'éclairement, fixée par les seules concentrations de dopants des régions 3, 5, 7. La figure 4 illustre de façon schématique les niveaux 15 de potentiel des différentes régions de la figure 2. La courbe en traits mixtes illustre l'état du système juste après l'instant t2 et la courbe en traits pleins illustre l'état du système juste après l'instant t3. Les régions fortement dopées de type P 7, 8 et 9 sont maintenues en permanence au potentiel 20 de référence ou masse, par exemple 0 V. Juste après l'instant t2, la région 5 de la photodiode D, complètement chargée, est à un potentiel VDC. Le transistor M4 est passant. La région de canal 3 du transistor M4 est à un potentiel VT. La région 6 correspondant au noeud SN est au niveau de précharge VRST+VU en 25 raison du couplage avec le transistor M4. Entre les instants t2 et t3, les charges accumulées dans la région 5 sont transférées dans la région 6 entraînant une diminution du potentiel de la région 6 et une augmentation du potentiel de la région 5. Après l'instant t3, les charges stockées dans la photodiode D étant 30 complètement transférées dans le noeud SN, la photodiode D atteint un niveau de repos dit de déplétion VD fixé par les seules caractéristiques de la photodiode D. Le transistor de transfert M4 étant bloqué, la région de canal 3 est à 0 V. La région 6 est au niveau de signal utile VRD. La région 5 de la 2910710 B7757 - 06-GR1-256 6 photodiode D constitue alors un puits de potentiel vide qui se remplit à nouveau selon l'éclairement de la photodiode. De façon générale, le niveau haut du signal de commande de transfert TG appliqué à la grille du transistor de 5 transfert M4 est tel que le potentiel dans la région de canal 3 du transistor M4 est intermédiaire entre le niveau de déplétion VD, et le niveau de signal utile VRD augmenté de la tension VU en raison du couplage avec le transistor M4. Pour assurer un transfert correct des charges, il est généralement nécessaire de 10 prévoir une marge M suffisante entre les niveaux de tension VD et VT. A titre d'exemple, pour une tension d'alimentation VRT de 3 V, la tension VD est de l'ordre de 1,5 V et la marge M est généralement prise supérieure à 0,5 V. La tension VT impose donc l'excursion SWING de la tension VSN qui correspond sensiblement 15 à la différence entre les tensions VRST+VU et VT. Pour des technologies de plus en plus denses avec des cellules photosensibles de petites dimensions, on souhaite diminuer la tension d'alimentation VRT et, de façon générale, les niveaux haut des signaux de commande des transistors. 20 Toutefois, plusieurs difficultés apparaissent lorsque l'on diminue la tension d'alimentation VRT. Une première difficulté est que la diminution de la tension VRT se traduit par une diminution de la tension VRST• Avec le procédé de commande du capteur d'images précédemment décrit, il peut alors 25 être difficile, voire impossible, d'ajuster les tensions VD et VT pour assurer un bon transfert des charges de la photodiode D vers le noeud de lecture SN tout en conservant une excursion convenable de la tension VSN et une excursion convenable de la tension de la photodiode. 30 Une autre difficulté consiste à assurer que le transistor M2 fonctionne en régime linéaire sur toute l'excursion de la tension VSN de façon à assurer que la tension au noeud X est une reproduction linéaire de la tension VSN. Le transistor M2 est dit en régime linéaire lorsque le rapport des 35 tensions VX et VSN varie peu. En fonction du niveau de 2910710 B7757 -06-GR1-256 7 l'alimentation VRT, le régime linéaire du transistor M2 correspond à une plage particulière de la tension VSN. Avec le procédé de commande du capteur d'images précédemment décrit, il peut être difficile, voire impossible, lorsqu'on souhaite 5 diminuer VRT, de faire correspondre la plage de tension VSN pour laquelle le transistor M2 est en régime linéaire et la plage de tension VSN pour laquelle on obtient un transfert des charges convenable de la photodiode D vers le noeud de lecture SN. Résumé de l'invention 10 La présente invention vise un capteur d'image à photodiode piégée et à alimentation réduite permettant l'obtention d'un transfert de charges convenable de la photodiode vers le noeud de lecture tout en conservant des propriétés de linéarité convenables. 15 Un autre objet de la présente invention consiste à prévoir un capteur d'image comprenant un nombre limité de transistors. La présente invention vise également un procédé de commande d'un capteur d'image à photodiode piégée et à alimen-20 tation réduite. Dans ce but, un aspect de l'invention prévoit un dispositif de commande d'un capteur d'images comprenant au moins une cellule photosensible comprenant une photodiode adaptée à se décharger dans un noeud de lecture par l'intermédiaire d'un 25 premier transistor MOS, le noeud de lecture étant relié à la grille d'un deuxième transistor MOS dont la source est reliée à un système de traitement. Le dispositif comprend un circuit de polarisation adapté à augmenter le potentiel de ladite source pendant la décharge de la photodiode vers le noeud de lecture. 30 Selon un exemple de réalisation de la présente invention, le dispositif comprend, en outre, un troisième transistor MOS reliant le noeud de lecture à un circuit de fourniture d'un potentiel de référence et un quatrième transistor MOS reliant le drain du deuxième transistor audit circuit de fourniture du 35 potentiel de référence, et un moyen adapté à successivement 2910710 B7757 - 06-GR1-256 8 bloquer le troisième transistor et à rendre passant le quatrième transistor avant la décharge de la photodiode vers le noeud de lecture. Selon un exemple de réalisation de la présente 5 invention, le circuit de fourniture du potentiel de référence est adapté à augmenter temporairement le potentiel de référence lors du blocage du troisième transistor. Selon un exemple de réalisation de la présente invention, le système de traitement est adapté à mémoriser la tension 10 à la source du deuxième transistor, avant et après la décharge de la photodiode vers le noeud de lecture. Selon un exemple de réalisation de la présente invention, le drain du deuxième transistor MOS est relié à un circuit de fourniture d'un potentiel de référence, le dispositif 15 comprenant un troisième transistor MOS reliant le noeud de lecture à un circuit de fourniture d'un potentiel variable, et un moyen adapté à successivement rendre passant le troisième transistor, à augmenter le potentiel variable à un niveau supérieur au potentiel de référence et à bloquer le troisième 20 transistor avant la décharge de la photodiode vers le noeud de lecture. Selon un exemple de réalisation de la présente invention, le circuit de polarisation comprend un interrupteur reliant la source du deuxième transistor à une source d'un 25 potentiel supérieur au potentiel de référence diminué de la tension grille-source du deuxième transistor. Un autre aspect de la présente invention prévoit un dispositif optique, notamment une caméra, un camescope, un téléphone portable ou un appareil photographique numérique, 30 comprenant un capteur d'images et un dispositif de commande du capteur d'images tel que défini précédemment. Un autre aspect de la présente invention prévoit un procédé de commande d'une cellule photosensible comprenant une photodiode adaptée à se décharger dans un noeud de lecture par 35 l'intermédiaire d'un premier transistor MOS, le noeud de lecture 2910710 B7757 - 06-GR1-256 9 étant relié à la grille d'un deuxième transistor MOS dont la source est reliée à un système de traitement. Le procédé consiste à augmenter le potentiel de ladite source pendant la décharge de la photodiode vers le noeud de lecture. 5 Selon un exemple de réalisation de la présente invention, la cellule photosensible comprend, en outre, un troisième transistor MOS reliant le noeud de lecture à un circuit de fourniture d'un potentiel de référence et un quatrième transistor MOS reliant le drain du deuxième transistor 10 audit circuit de fourniture du potentiel de référence, le procédé consistant à successivement bloquer le troisième transistor et à rendre passant le quatrième transistor avant la décharge de la photodiode vers le noeud de lecture. Selon un exemple de réalisation de la présente invention, le drain du deuxième transistor MOS est relié à un circuit de fourniture d'un potentiel de référence, la cellule photo-sensible comprenant un troisième transistor MOS reliant le noeud de lecture à un circuit de fourniture d'un potentiel variable, le procédé consistant à successivement rendre passant le 20 troisième transistor, à augmenter le potentiel variable à un niveau supérieur au potentiel de référence et à bloquer le troisième transistor avant la décharge de la photodiode vers le noeud de lecture. Selon un exemple de réalisation de la présente 25 invention, pendant la décharge de la photodiode vers le noeud de lecture, la source du deuxième transistor est reliée à un circuit de fourniture d'un potentiel supérieur au potentiel de référence diminué de la tension grille-source du deuxième transistor. 30 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes 35 parmi lesquelles : 2910710 B7757 - 06-GR1-256 10 la figure 1, précédemment décrite, représente un schéma électrique d'une cellule photosensible ; la figure 2, précédemment décrite, illustre un chrono-gramme de tensions caractéristiques du circuit de la figure 1 ; 5 la figure 3, précédemment décrite, représente une vue en coupe partielle et schématique d'une partie du circuit de la figure 1 réalisé sous forme monolithique ; la figure 4, précédemment décrite, illustre de façon schématique des niveaux de potentiels dans la structure de la 10 figure 3 ; la figure 5 représente un premier exemple de réalisation d'un capteur d'image selon l'invention ; la figure 6 est un chronogramme de tensions caractéristiques du circuit de la figure 5 pour un premier exemple de 15 procédé de commande selon l'invention ; la figure 7 est un chronogramme de tensions caractéristiques du circuit de la figure 5 pour un second exemple de procédé de commande selon l'invention ; la figure 8 est un second exemple de réalisation d'un 20 capteur d'image selon l'invention ; la figure 9 est un exemple de chronogrammes de tensions caractéristiques du circuit de la figure 8 pour un exemple de procédé de commande selon l'invention ; et la figure 10 représente, de façon schématique, un 25 téléphone portable comprenant un capteur d'images selon l'invention. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, 30 comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. L'invention consiste à séparer le problème du transfert de charges du problème du fonctionnement linéaire du transistor M2 lors de la lecture du signal au noeud de lecture. Pour 35 ce faire, on utilise le fait que, juste avant le transfert de 2910710 B7757 -06-GR1- 256 11 charges de la photodiode vers le noeud de lecture, le noeud de lecture est à un potentiel flottant. Un exemple de réalisation de la présente invention consiste alors à augmenter temporairement la tension VSN pendant la phase de transfert de 5 charges par un effet de couplage capacitif, pour faciliter le transfert des charges de la photodiode vers le noeud de lecture. Par ailleurs, les paramètres du circuit sont ajustés pour assurer que, pendant un cycle de lecture, en dehors de la phase de transfert de charges, le transistor M2 est en régime 10 linéaire. La figure 5 représente un premier exemple de réalisation d'un capteur d'image selon l'invention, seule une cellule photosensible PIX étant représentée. La structure de la cellule photosensible PIX est identique à celle représentée en figure 1. 15 Chaque cellule photosensible PIX d'une même colonne du capteur d'images est reliée à une colonne de lecture COL. La colonne de lecture est reliée à une source d'une tension de charge Vclamp par l'intermédiaire d'un interrupteur SW commandé par un signal CL. L'interrupteur SW peut être 20 réalisé à partir d'un ou de plusieurs transistors MOS de type N ou P. L'ensemble des capacités parasites vues depuis la colonne de lecture COL est représenté en figure 5 par un condensateur C dont une borne est reliée à la colonne COL et dont l'autre borne est reliée à la masse GND. La colonne de lecture COL est reliée 25 à une borne d'une source de courant I dont l'autre borne est reliée à la masse GND. Selon une variante du premier exemple de capteur d'images selon l'invention qui sera décrite plus en détail par la suite, la colonne de lecture COL est reliée à la tension 30 d'alimentation VRT par l'intermédiaire de deux transistors MOS M5 et M6, montés en série. La grille du transistor M5 est adaptée à recevoir un signal de commande VI et la grille du transistor M6 est adaptée à recevoir un signal de commande BLTEo. 2910710 B7757 - 06-GR1-256 12 La figure 6 représente un premier exemple de procédé de commande selon l'invention du capteur d'image de la figure 5, la colonne COL n'étant pas reliée à la tension VRT par les transistors M5, M6 et l'interrupteur SW étant réalisé par un 5 transistor MOS de type N dont la grille reçoit le signal CL. Un tel procédé est adapté au cas où l'on souhaite diminuer grandement la tension d'alimentation VRT par exemple à des valeurs moyennes de l'ordre de 1,5 V à 1,7 V. Le premier exemple de procédé de commande selon l'invention est adapté à un capteur 10 d'image pour lequel la tension d'alimentation VRT peut être modifiée temporairement. En figure 6, les références t_3, t_2, t_1, t0 à t7 représentent des instants successifs. Par ailleurs, en figure 6, les valeurs numériques des tensions ont été obtenues par simulation en considérant que la capacité du 15 condensateur C est de l'ordre de 900 fF, que la source de courant I fournit un courant de 2,4 IA, et que les transistors MI, M2, M3 et M4 ont respectivement un rapport distance drainsource/distance de canal perpendiculaire à la distance drain-source égal à 0,485/0,22, 0,6/0,22, 0,35/0,22 et 0,36/0,32. 20 Au début d'un cycle de lecture, la tension d'alimentation VRT est à un niveau de fonctionnement normal, par exemple de 1,5 V. Le signal RST est au niveau haut, par exemple 2,5 V. Le signal TG est au niveau bas, par exemple compris entre 0 et -1 V, et égal à -0,6 V en figure 6, et le signal CL est au 25 niveau bas, par exemple 0 V. Le transistor MI étant passant, la tension VSN est sensiblement à égale à VRT. Le signal READ est au niveau bas, par exemple 0 V. Le transistor M3 est donc bloqué. La tension VX au noeud X est alors sensiblement également à 0 V, le condensateur C étant déchargé par la source 30 de courant I. A l'instant t_3, la tension d'alimentation VRT passe à un niveau bas, par exemple à 0,6 V. La tension VSN diminue alors à 0,6 V. 2910710 B7757 06-GR1-256 13 A l'instant t-2, la tension d'alimentation VRT passe à un niveau haut, supérieur au niveau de fonctionnement normal, par exemple à 1,7 V. La tension VSN suit alors la tension VRT. A l'instant le signal RST passe du niveau haut au 5 niveau bas, par exemple compris entre 0 et 1 V, et égal à 1 V en figure 6. Le transistor M1 est alors bloqué. Par un effet de couplage capacitif, la tension VSN diminue légèrement. Le noeud de lecture SN est alors flottant. A l'instant t0, la tension d'alimentation VRT passe du 10 niveau haut au niveau de fonctionnement normal, par exemple 1,5 V. A l'instant t1, le signal READ passe du niveau bas au niveau haut, par exemple à 2,5 V. Le transistor M3 étant passant, un courant passe par le transistor M2. Le condensateur 15 C se charge entraînant une augmentation de la tension VX au noeud X. La tension VSN s'élève alors en raison de trois effets de couplage capacitif. Le premier effet est dû à la capacité parasite entre la piste conductrice transmettant le signal READ et le noeud de lecture SN qui entraîne une augmentation de la 20 tension VSN lors du passage du signal READ du niveau bas au niveau haut. Le deuxième effet est dû à la capacité parasite entre le drain et la grille du transistor M2 qui entraîne une augmentation de la tension VSN lorsque le potentiel à la source du transistor M3 augmente vers VRT. Le troisième effet, qui est 25 l'effet prépondérant, est dû à la capacité parasite entre la grille et la source du transistor M2 qui entraîne une augmentation de la tension VSN lorsque la tension VX augmente en raison de la charge du condensateur C. La tension VSN se stabilise alors à un niveau de précharge. Le transistor M2 30 fonctionnant en régime linéaire, la tension VX suit la tension VSN. La tension VX est alors mémorisée par un circuit de traitement, non représenté, relié à la colonne. Pour le premier exemple de procédé de commande, le transistor M2 fonctionne en régime linéaire lorsque la tension VSN est comprise entre 1,25 V 35 et 2,1 V. 2910710 B7757 -06-GR1-256 14 A l'instant t2, le signal CL passe du niveau bas au niveau haut, par exemple à 3,3 V. La tension Vx passe donc à 2,5 V entraînant une augmentation de la tension VSN par un effet de couplage capacitif dû à la capacité parasite entre la grille 5 et la source du transistor M2. A l'instant t3, le signal TG augmente du niveau bas au niveau haut, par exemple à 2,5 V, par une rampe ascendante. Ceci entraîne par un effet de couplage capacitif dû à la capacité parasite entre la grille et le drain du transistor MI, une 10 augmentation de la tension VSN. Les charges stockées dans la photodiode D sont alors transférées vers le noeud de lecture SN. Après un maintien au niveau haut, le signal TG diminue, par une rampe descendante, pour atteindre à l'instant t4 le niveau bas. La tension VSN suit le signal TG et se stabilise à un niveau qui 15 dépend du nombre de charges transférées. En figure 6, le niveau atteint par la tension VSN après le transfert de charges est identique à celui juste avant l'instant t2 ce qui traduit l'absence de charges stockées au niveau de la photodiode D. A l'instant t5, le signal CL passe du niveau haut au 20 niveau bas. Un nouvel équilibre s'établit et les tensions Vx et VSN diminuent. La tension VSN se stabilise à une tension utile représentative du nombre de charges transférées. Le transistor M2 fonctionnant en régime linéaire, la tension Vx suit la tension VSN. La tension Vx est alors mémorisée par le circuit de 25 traitement. A l'instant t6, le signal READ passe du niveau haut au niveau bas. La tension VSN diminue par un effet de couplage capacitif dû à la capacité parasite entre la piste conductrice transmettant le signal READ et le noeud de lecture SN. Le 30 transistor M3 étant bloqué, la tension Vx diminue lors de la décharge du condensateur C par la source de courant I. A l'instant t7, le signal RST passe du niveau bas au niveau haut entraînant la diminution de la tension VSN à la tension VRT. Le cycle de lecture est alors terminé. 2910710 B7757 - 06-GR1-256 15 Entre les instants t2 et t5, la mise de la colonne COL à la tension VRT permet d'augmenter temporairement, par un effet de couplage capacitif, la tensionau noeud de lecture SN qui est flottant. Ceci facilite le transfert des charges de la photo- 5 diode D vers le noeud de lecture SN en augmentant l'excursion SWING de la tension VSN telle que définie en relation à la figure 4. Les paliers de la tension VSN en dehors du transfert de charges, c'est-à-dire pendant les phases de lecture pendant lesquelles la tension Vx est mémorisée, peuvent être contrôlés 10 par les niveaux haut et bas du signal READ, et par la valeur de la tension Vx lorsque le signal READ passe du niveau bas au niveau haut. En dehors de la phase de transfert de charges, la tension au noeud de lecture SN est maintenue à une tension convenable pour que le transistor M2 fonctionne en régime 15 linéaire. La tension Vclamp est ajustée en fonction de la plage de la tension VSN pendant les phases de lecture de façon que, pendant le transfert de charges, la tension VSN soit augmentée de façon convenable. La mise à un niveau bas de la tension d'alimentation 20 VRT, entre les instants t_2 et permet de s'assurer que, entre les instants t_2 et le transistor MI est parfaitement passant de façon à bien évacuer toutes les charges présentes au noeud de lecture SN. En effet, lorsque la tension VRT est au niveau de fonctionnement normal, et que le signal RST est au 25 niveau haut, la polarisation du transistor MI peut être telle que le transistor MI n'est que partiellement passant. Toutefois, si l'évacuation des charges présentes au noeud de lecture SN est bien assurée même si le transistor MI n'est que partiellement passant, il peut ne pas être nécessaire de prévoir la mise à un 30 niveau bas de la tension d'alimentation VRT entre les instants t_2 et La figure 7 représente un chronogramme de tensions caractéristiques du capteur d'image de la figure 5 pour un second procédé de commande adapté au cas où l'on ne souhaite pas 35 faire passer temporairement la tension d'alimentation VRT à un 2910710 B7757 06-GR1-256 16 niveau haut supérieur au niveau de fonctionnement normal. Dans ce cas, la tension d'alimentation VRT est maintenue à un niveau moyen, par exemple à 1,8 V. En outre, dans le second exemple de procédé de commande, le niveau bas du signal READ peut être 5 négatif, par exemple égal à -0,6 V. Le second procédé de commande est, entre les instants t0 et t7, identique au premier exemple de procédé de commande illustré en figure 6. Etant donné les tensions de polarisation du transistor M3, celui-ci n'est pas nécessairement parfaitement passant mais 10 seulement partiellement passant (le transistor est dit en cascode). Pour le second exemple de procédé de commande, le transistor M2 fonctionne en régime linéaire lorsque la tension VSN appartient à une plage LIN de tensions comprises entre 1,25 V et 2,26 V. 15 Les deux exemples de procédé de commande précédemment décrits illustrent différents moyens pouvant être mis en oeuvre pour assurer que la tension VSN se trouve, en dehors de la phase de transfert de charges, dans la plage LIN de tension pour laquelle le transistor M2 est en régime linéaire. Le réglage du 20 niveau de la tension VSN est obtenu en jouant sur des paramètres permettant d'augmenter le niveau de la tension VSN ou de le diminuer. Les paramètres permettant d'augmenter le niveau de la tension VSN sont les suivants : - une augmentation de la tension VSN est obtenue par 25 un effet de couplage capacitif dû à la capacité parasite entre la piste conductrice transmettant le signal READ et le noeud de lecture SN en prévoyant que le noeud de lecture SN est flottant lorsque le signal READ passe du niveau bas au niveau haut ; - une augmentation de la tension VSN est obtenue en 30 disposant le transistor de lecture M3 entre la tension d'alimentation VRT et le transistor M2 de sorte que la tension Vx s'élève lorsque le transistor M3 devient passant, ce qui permet d'obtenir, par un effet de couplage dû à la capacité parasite entre la source et la grille du transistor M2, une 35 augmentation de la tension au noeud de lecture VSN 2910710 B7757 - 06-GR1-256 17 - une augmentation de la tension VSN est obtenue en mettant le niveau bas du signal RST à une valeur supérieure à 0 V. Ceci permet de limiter, lors de la fermeture du transistor M1, l'amplitude de la diminution de la tension VSN par effet de 5 couplage dû à la capacité parasite entre la grille et le noeud de lecture SN ; - une augmentation de la tension VSN est obtenue en prévoyant, avant le blocage du transistor M1, une augmentation temporaire de la tension d'alimentation VRT à un niveau 10 supérieur au niveau moyen. Ceci permet d'obtenir une augmentation de la tension au noeud de lecture SN au moment où le transistor M1 est bloqué et fixe la tension au noeud de lecture SN ; - une augmentation de la tension VSN est obtenue en 15 prévoyant un niveau bas négatif pour le signal READ. Ceci permet d'augmenter l'écart entre le niveau bas et le niveau haut du signal READ de sorte que, lors du passage du niveau bas au niveau haut, on obtient une augmentation plus importante du signal VSN par effet de couplage dû à la capacité parasite entre 20 la piste conductrice transmettant le signal READ et le noeud de lecture SN. Des paramètres permettant de diminuer le niveau de la tension VSN sont les suivants : - les transistors M5 et M6 permettent de maintenir la 25 tension de la colonne de lecture COL à la tension d'alimentation VRT diminuée des tensions drain-source des deux transistors M5 et M6. Les tensions V1 et BLTEo sont à un niveau haut. Les transistors M5 et M6 deviennent passants dès que la tension Vx diminue en dessous de la tension V1 diminuée de la tension de 30 seuil du transistor M5, la tension Vx se stabilisant alors à la tension d'alimentation VRT diminuée des tensions drain-source des deux transistors M5 et M6. Dans ce cas, lorsque le transistor M3 devient passant, la variation de la tension Vx est réduite puisque la tension Vx est déjà supérieure à 0 V. On 35 limite alors l'augmentation de la tension VSN qui apparaît 2910710 B7757 - 06-GR1-256 18 lorsque la tension VX s'élève depuis une valeur plus faible, par effet de couplage capacitif dû à la capacité parasite entre la grille et la source du transistor M2. - le niveau bas du signal RST peut être diminué de 5 façon à, lorsque le signal RST passe du niveau haut au niveau bas au début du cycle de lecture, à amplifier la diminution de la tension VSN par effet de couplage capacitif dû à la capacité parasite entre la grille du transistor MI et le noeud de lecture SN. 10 La figure 8 représente un second exemple de réalisation d'un capteur d'image selon l'invention. Dans le second exemple de réalisation, le transistor M3 n'est pas présent. La sélection du pixel PIX est obtenue en prévoyant une source d'une tension supplémentaire VSEL, le drain du transistor MI recevant 15 la tension VSEL. Le reste du circuit est identique à ce qui a été précédemment décrit en relation à la figure 5. La figure 9 représente un chronogramme de tensions caractéristiques d'un exemple de procédé de commande du circuit de la figure 8. La tension d'alimentation VRT est constante, par 20 exemple de l'ordre de 2,1 V. Avant le début d'un cycle de lecture, la tension VSEL est à un niveau bas, par exemple à 0,4 V. Le signal RST est à un niveau haut, par exemple 2,5 V. Le transistor MI est donc passant et la tension VSN est sensiblement égale à la tension VSEL. Les transistors M5 et M6 sont 25 passants de façon à maintenir la tension VX à une valeur pas trop faible (dans ce cas 0,4 V) de façon à éviter les fuites au niveau du transistor M2. Peu avant l'instant t0, les transistors M5 et M6 sont bloqués. A l'instant t0, la tension VSEL passe du niveau bas au 30 niveau haut, par exemple à 2,3 V, ce qui correspond à la sélection de la cellule photosensible. Ceci entraîne une augmentation de la tension VSN qui se stabilise à 2,1 V et une augmentation de la tension Vx qui se stabilise à 1,1 V. La tension VSN augmente en raison du fait que le transistor MI est 35 au moins partiellement passant et en raison de l'effet de 2910710 B7757 - 06-GR1-256 19 couplage capacitif dû à la capacité parasite entre le drain et la source du transistor M1. A l'instant t1, le signal RST passe du niveau haut au niveau bas entraînant le blocage du transistor M1. La tension 5 VSN diminue par un effet de couplage capacitif dû à la capacité parasite entre la grille du transistor MI et le noeud SN. La tension Vx suit la tension VSN et diminue donc légèrement. La tension Vx est alors mémorisée par un circuit de traitement, non représenté, relié à la colonne. 10 Entre les instants t2 et t6, le procédé de commande est identique aux exemples de procédés de commande décrits précédemment en relation aux figures 6 et 7. A l'instant t6, la tension VSEL passe du niveau haut au niveau bas. La tension VSN diminue alors par un effet de 15 couplage capacitif dû à la capacité parasite entre la grille du transistor MI et le noeud de lecture SN. A l'instant t7, le signal RST passe du niveau bas au niveau haut. Le transistor MI devient donc passant. La tension VSN est maintenue au niveau bas de VSEL, la tension Vx diminuant 20 plus lentement au fur et à mesure que le condensateur C est déchargé par la source de courant I. Le second exemple de réalisation permet, par un contrôle précis du niveau haut de la tension VSEL de déterminer exactement le niveau du signal VSN dans les phases de lecture 25 pour qu'il se trouve dans la plage de tensions permettant que le transistor M2 fonctionne en régime linéaire. La figure 10 illustre un exemple d'utilisation du capteur d'images selon l'invention. La figure 10 représente, de façon très schématique, un téléphone portable 10 comprenant un 30 boîtier 12 au niveau duquel sont disposés un écran 14 et un clavier 16. Le téléphone portable 10 comprend également un système d'acquisition d'images 18 comportant un système optique dirigeant les rayons lumineux vers un capteur d'images selon l'invention. 2910710 B7757 - 06-GR1-256 20 Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la présente invention s'applique également à une cellule photosensible pour laquelle plusieurs 5 photodiodes sont reliées à un même noeud de lecture. En outre, bien que la présente invention ait été décrite pour une cellule de capteurs d'images dans laquelle le dispositif de précharge et le dispositif de lecture ont une structure particulière, la présente invention s'applique également à une cellule pour 10 laquelle le dispositif de précharge ou le dispositif de lecture ont une structure différente, par exemple comprennent un nombre différent de transistors MOS. REVENDICATIONS 1. Dispositif de commande d'un capteur d'images comprenant au moins une cellule photosensible (PIX) comprenant une photodiode (D) adaptée à se décharger dans un noeud de lecture (SN) par l'intermédiaire d'un premier transistor MOS (M4), le noeud de lecture étant relié à la grille d'un deuxième transistor MOS (M2) dont la source est reliée à un système de traitement, caractérisé en ce qu'il comprend un circuit de polarisation (Vclamp, SW) adapté à augmenter le potentiel de ladite source pendant la décharge de la photodiode vers le noeud de lecture. 2. Dispositif de commande selon la revendication 1, comprenant, en outre, un troisième transistor MOS (MI) reliant le noeud de lecture (SN) à un circuit de fourniture d'un potentiel de référence (VRT) et un quatrième transistor MOS (M3) reliant le drain du deuxième transistor (M2) audit circuit de fourniture du potentiel de référence, et un moyen adapté à successivement bloquer le troisième transistor et à rendre passant le quatrième transistor avant la décharge de la photodiode (D) vers le noeud de lecture. 3. Dispositif de commande selon la revendication 2, dans lequel le circuit de fourniture du potentiel de référence (VRT) est adapté à augmenter temporairement le potentiel de référence (VRT) lors du blocage du troisième transistor (MI). 4. Dispositif de commande selon la revendication 1, dans lequel le système de traitement est adapté à mémoriser la tension (VX) à la source du deuxième transistor (M2), avant et après la décharge de la photodiode (D) vers le noeud de lecture (SN). 5. Dispositif de commande selon la revendication 1, dans lequel le drain du deuxième transistor MOS (M2) est relié à un circuit de fourniture d'un potentiel de référence (VRT), le dispositif comprenant un troisième transistor MOS (MI) reliant le noeud de lecture (SN) à un circuit de fourniture d'un potentiel variable (VSEL), et un moyen adapté à successivement 2910710 B7757 - 06-GR1-256 22 rendre passant le troisième transistor, à augmenter le potentiel variable à un niveau supérieur au potentiel de référence et à bloquer le troisième transistor avant la décharge de la photodiode (D) vers le noeud de lecture. 5 6. Dispositif de commande selon la revendication 2 ou 5, dans lequel le circuit de polarisation (SW, Vclamp) comprend un interrupteur (SW) reliant la source du deuxième transistor (M2) à une source d'un potentiel (Vclamp) supérieur au potentiel de référence (VRT) diminué de la tension grille-source du 10 deuxième transistor. 7. Dispositif optique, notamment une caméra, un camescope, un téléphone portable ou un appareil photographique numérique, comprenant un capteur d'images et un dispositif de commande du capteur d'images selon l'une quelconque des 15 revendications précédentes. 8. Procédé de commande d'une cellule photosensible (PIX) comprenant une photodiode (D) adaptée à se décharger dans un noeud de lecture (SN) par l'intermédiaire d'un premier transistor MOS (M4), le noeud de lecture étant relié à la grille 20 d'un deuxième transistor MOS (M2) dont la source est reliée à un système de traitement, caractérisé en ce qu'il consiste à augmenter le potentiel de ladite source pendant la décharge de la photodiode vers le noeud de lecture. 9. Procédé selon la revendication 8, dans lequel la 25 cellule photosensible (PIX) comprend, en outre, un troisième transistor MOS (MI) reliant le noeud de lecture (SN) à un circuit de fourniture d'un potentiel de référence (VRT) et un quatrième transistor MOS (M3) reliant le drain du deuxième transistor (M2) audit circuit de fourniture du potentiel de 30 référence, le procédé consistant à successivement bloquer le troisième transistor et à rendre passant le quatrième transistor avant la décharge de la photodiode (D) vers le noeud de lecture. 10. Procédé selon la revendication 8, dans lequel le drain du deuxième transistor MOS (M2) est relié à un circuit de fourniture d'un potentiel de référence (VRT), la cellule 2910710 B7757 - 06-GR1-256 23 photosensible (PIX) comprenant un troisième transistor MOS (MI) reliant le noeud de lecture (SN) à un circuit de fourniture d'un potentiel variable (VSEL), le procédé consistant à successivement rendre passant le troisième transistor, à augmenter le 5 potentiel variable à un niveau supérieur au potentiel de référence et à bloquer le troisième transistor avant la décharge de la photodiode (D) vers le noeud de lecture. 11. Procédé de commande selon la revendication 9 ou 10, dans lequel, pendant la décharge de la photodiode vers le noeud 10 de lecture, la source du deuxième transistor (M2) est reliée à un circuit de fourniture d'un potentiel (Vclamp) supérieur au potentiel de référence (VRT) diminué de la tension grille-source du deuxième transistor.