FR 2911737 A1 20080725 FR 0752815 A 20070123 PROCEDE POUR NUMERISER UNE GRANDEUR ANALOGIQUE, DISPOSITIF DE NUMERISATION METTANT EN OEUVRE CE PROCEDE ET DETECTEUR DE RAYONNEMENTS ELECTROMAGNETIQUES INTEGRANT UN TEL DISPOSITIF DOMAINE DE L'INVENTION La présente invention concerne un procédé pour réaliser la conversion de grandeurs analogiques en signaux numériques, lesdites grandeurs étant notamment issues d'un détecteur de rayonnements électromagnétiques. La présente invention concerne également un dispositif pour réaliser une telle conversion. La présente invention se rapporte donc plus généralement au domaine des détecteurs de rayonnements électromagnétiques, ainsi qu'à la réalisation et au fonctionnement de leur circuit de lecture. ETAT ANTERIEUR DE LA TECHNIQUE De manière connue, les détecteurs de rayonnement électromagnétique sont composés d'une pluralité de capteurs élémentaires juxtaposés de manière à former une matrice 20 présentant un certain nombre de lignes et de colonnes. Les interactions des rayonnements électromagnétiques incidents avec ces capteurs élémentaires, également dénommés pixels, génèrent des variations d'une grandeur électrique, correspondant au flux d'énergie des rayonnements incidents. 25 Une rétine d'imagerie infrarouge microbolométrique constitue un exemple particulier d'un tel détecteur. Dans ce cas, le détecteur fonctionne comme une thermistance sensible au rayonnement thermique, laquelle est mesurée par l'intégration du courant qui la traverse sous l'effet d'une tension de polarisation donnée pendant une durée donnée, par un circuit de lecture ménagé au niveau des capteurs élémentaires. 30 Les charges intégrées forment ainsi des signaux ou grandeurs de nature analogique. Afm de simplifier les interfaces électriques avec l'électronique externe au circuit de lecture, on convertit ces grandeurs analogiques sous forme de signaux numériques, pour pouvoir reconstituer une image bidimensionnelle représentative de la scène 35 observée. Il est connu que les performances d'un détecteur, donc la qualité des informations qu'il délivre (images numériques par exemple), dépendent notamment des caractéristiques de la conversion en signaux numériques des grandeurs analogiques représentatives des interactions entre le rayonnement incident et les capteurs élémentaires. De l'art antérieur, on connaît essentiellement trois principes de conversion de grandeurs analogiques en signaux numériques, intégrés au circuit de lecture. Tout d'abord, il existe des détecteurs pour lesquels un unique dispositif de conversion, ou convertisseur, numérise successivement les informations analogiques émises par chacun des capteurs constituant la matrice. En général, la lecture de tels détecteurs est effectuée séquentiellement par balayage en lignes, puis en colonnes. Dans ce cas, la durée ou le temps de conversion analogiqueùnumérique est au maximum égal à la durée de lecture d'un capteur élémentaire de la matrice de détection. Selon un deuxième principe de conversion, chaque colonne du détecteur est équipée d'un dispositif de conversion. Le temps de conversion analogiqueùnumérique est alors au maximum égal à la durée de lecture d'une ligne du détecteur. Selon un troisième principe de conversion, chaque capteur du détecteur est équipé d'un tel dispositif de conversion. Le temps de conversion analogiqueùnumérique est alors au maximum égal à la durée de lecture cumulée de tous les capteurs de la matrice. Parmi ces différentes solutions, le choix du principe, donc du dispositif et du procédé, de conversion peut être effectué en fonction de critères tels que le temps de conversion du dispositif de conversion, sa résolution, son encombrement, sa consommation électrique etc. En particulier, dans la deuxième solution où chaque colonne de la matrice possède son propre dispositif de conversion, l'encombrement de ce dernier doit être réduit au pas de répétition entre deux colonnes de pixels adjacentes, et dans le troisième cas, l'encombrement doit être réduit dans les deux dimensions au pas de répétition du pixel élémentaire. Le pas de répétition est en effet la distance qui sépare deux capteurs adjacents et il correspond généralement à la taille d'un pixel de l'image numérique fmale.35 Par ailleurs, lorsque l'on utilise plusieurs dispositifs de conversion de résolution élevée sur un même circuit, chacun des dispositifs de conversion peut être sensible aux perturbations électriques engendrées par les dispositifs de conversion voisins. En effet, plus la résolution d'un convertisseur est élevée, plus la différence de tension correspondant à deux valeurs numériques successives est faible, et en conséquence, plus il sera sensible aux perturbations extérieures. Cette sensibilité est notamment dûe à la réalisation des dispositifs de conversion, lesquels ne sont pas électriquement indépendants, mais partagent au contraire un même substrat et les mêmes masses ou les mêmes sources d'alimentation électrique. D'autre part, le choix de l'architecture du dispositif de conversion, c'est-à-dire le nombre, la disposition et l'agencement des composants électroniques qui le composent, doit être défini de manière à minimiser la consommation électrique globale du circuit de lecture. En effet, outre le fait que l'imagerie infrarouge concerne des systèmes électroniques embarqués, où le stockage de l'énergie est une contrainte très importante, il convient également de limiter la dissipation du plan focal, car la matrice de détecteurs est par nature sensible à l'environnement thermique. Parmi les principes de conversion mis en oeuvre dans les architectures de convertisseurs de l'art antérieur, on trouve le principe dit de conversion tensionûtemps . Cette méthode consiste à intégrer dans le temps une grandeur analogique, telle que la tension, jusqu'à ce qu'elle atteigne une valeur de référence. L'intégration est interrompue lorsque cette valeur de référence est atteinte, ce qui marque la fm de la phase d'intégration proprement dite. Dans le cas d'une intégration réalisée par un montage intégrateur classique à simple rampe et simple pente, le temps mis par cette grandeur analogique pour atteindre cette valeur de référence est alors directement proportionnel à la valeur de cette grandeur analogique. En effet, comme le montage intégrateur est à simple pente, l'évolution de la grandeur analogique au cours du temps d'intégration est linéaire. De manière connue, il suffit donc de mesurer la durée d'intégration en nombre de périodes d'horloge de comptage, pour convertir la valeur de cette grandeur analogique, c'est-à-dire pour la numériser. Ainsi, le simple comptage du nombre d'impulsions délivré par une horloge de référence mesurant cette durée fournit directement la valeur numérique de la grandeur analogique intégrée. Pour déterminer l'arrêt du comptage, un montage différentiel compare la grandeur analogique à la valeur de référence ; lorsque leur différence s'annule et change de signe, ce comparateur émet un signal pour figer la valeur numérique courante du compteur et déterminer ainsi la valeur de la grandeur analogique. En pratique et de manière connue, lorsque le compteur reçoit une impulsion de l'horloge de référence, il incrémente un nombre binaire d'une unité. Par conséquent, le nombre de bits de compteur nécessaire dépend de la résolution que doit présenter le dispositif de conversion, c'est-à- dire du nombre de pas de quantification utilisés pour échantillonner la grandeur analogique maximale. Ainsi, pour un dispositif de conversion utilisant 2N pas de quantification pour échantillonner la grandeur analogique à intégrer, le compteur doit comporter N bits de comptage. Le temps de conversion d'une grandeur analogique par un tel convertisseur est alors compris entre zéro et un maximum de 2N / fh, où fh représente la fréquence d'horloge. Donc, si P représente le nombre d'impulsions délivrées par l'horloge jusqu'à ce que la grandeur analogique atteigne la valeur de référence de l'étage comparateur, P est égal à la valeur numérique du signal et le temps de conversion de ce signal vaut P / fh. Cependant, une telle méthode de conversion présente des inconvénients susceptibles de limiter les performances d'un tel convertisseur analogique-numérique. Ainsi, lorsque l'on souhaite augmenter sa résolution et/ou diminuer son temps de conversion, on doit utiliser une horloge délivrant des impulsions à une fréquence supérieure. Or, d'une part, il existe une limite technologique à la fréquence maximale de l'horloge et, d'autre part, on sait que la consommation électrique du convertisseur augmente avec cette fréquence et peut ainsi devenir excessive pour certaines applications. Pour résoudre ce problème, une solution de l'art antérieur consiste à augmenter le nombre de pentes d'intégration du convertisseur, et donc à concevoir des dispositifs de conversion à simple rampe et à multiples pentes. Ainsi, dans le cas d'un dispositif de conversion à simple rampe et à double pente, la première pente d'intégration est utilisée pour défmir le nombre P correspondant à la valeur de la grandeur analogique d'entrée avec un pas de quantification de forte valeur. Inversement, la seconde pente est utilisée pour convertir, avec un pas de quantification fm, le reliquat défini par la différence entre la valeur analogique d'entrée et la valeur analogique de valeur forte correspondant exactement au nombre P. Ce reliquat ou résidu correspond à une grandeur analogique faible. En général, on distingue une première valeur numérique codée par des bits dits de poids fort et une deuxième valeur numérique codée par des bits dits de poids faible . Par abus de langage, les grandeurs analogiques intégrées sont désignées de la même façon (poids fort et poids faible) que les valeurs numériques (bits) qui les représentent après l'étape de numérisation. Par valeur numérique, on désigne ici des nombres binaires composés de 0 et de 1 . Ainsi, le nombre N de bits du convertisseur est décomposé en deux sous-nombres , à savoir un nombre correspondant aux bits de poids fort noté NMSB (MSB pour Most Significant Bits ), et un nombre correspondant aux bits de poids faible noté NLSB (LSB pour Least Significant Bits ). Par définition, la somme des deux nombres NMSB et NLSB vaut N, c'est-à-dire le nombre total de bits que possède le dispositif convertisseur. De manière connue, un procédé d'intégration à deux pentes permet de réduire le temps de conversion pour un détecteur. En effet, en fonction de la valeur de la grandeur analogique à intégrer, ce temps varie entre zéro et un maximum de (2NMSB + 2NLSB)/fh. Ce temps est donc nécessairement inférieur au temps maximum de 2N / fh nécessaire pour un dispositif de conversion à simple pente. La figure 1 représente un graphique qui illustre un procédé de conversion à simple rampe et à double pente de l'art antérieur. Sur ce graphique, l'axe des abscisses représente le temps t, tandis que l'axe des ordonnées représente la tension de sortie Vs, c'est-à-dire une grandeur analogique générée par les interactions entre capteurs et rayonnements, au cours de son traitement par un circuit intégrateur. Conformément à un tel procédé de conversion à simple rampe et à double pente, la courbe 101 représente l'intégration d'une tension d'entrée VE entrant dans le circuit intégrateur. La courbe 101 comporte une pente dite forte 102 et une pente dite faible 103. On entend par pente forte une pente dont le coefficient directeur possède une forte valeur absolue, tandis qu'on entend par pente faible une pente dont le coefficient directeur possède une faible valeur absolue. Ainsi, la pente forte 102 représente une phase d'intégration des bits de poids fort (grandeurs analogiques fortes), tandis que la pente faible 103 représente une phase d'intégration des bits de poids faible (grandeurs analogiques faibles).35 Par défmition, chaque phase d'intégration se déroule pendant un intervalle de temps délimité par deux instants qui forment respectivement la borne inférieure et la borne supérieure de cet intervalle de temps. La première phase d'intégration toûtl (pente forte 102) est interrompue, de manière synchrone avec la fréquence d'horloge fh, lorsque la tension intégrée VE a dépassé une valeur de référence Vref, c'est-à-dire lorsque la différence entre la tension intégrée VE et la valeur de référence Vréf s'est annulée. Cette condition défmit ainsi la borne supérieure tl de l'intervalle de temps de la première phase d'intégration toûtl. Selon ce procédé de conversion, la seconde phase d'intégration (pente faible 103) débute dès la fm de la première phase d'intégration. Autrement dit, la borne inférieure tl du deuxième intervalle de temps tlût2 est sensiblement confondue avec la borne supérieure tl du premier intervalle de temps toûtl. Puis, cette seconde phase d'intégration est interrompue lorsque la somme des tensions intégrées pendant les deux phases d'intégration dépasse la valeur de la tension d'entrée VE. Comme exposé précédemment, une durée est mesurée par le nombre d'impulsions délivrées par une horloge de référence (non représentée). Comme les courbes 102 et 103 sont des segments de droite, les impulsions d'horloge représentent donc autant de pas de quantification de la tension intégrée et, partant, cette tension intégrée elle-même. D'où la dénomination attribuée à ce type de procédé de conversion analogiqueûnumérique tensionûtemps . Selon ce procédé, chacune des pentes, forte 102 ou faible 103, sert à coder un nombre représentant respectivement les bits de poids fort (MSB) et les bits de poids faible (LSB). Ces nombres permettent ainsi de reconstituer en grandeur numérique binaire une image représentative de la scène observée. Ainsi, on peut obtenir une conversion d'une grandeur analogique en signal numérique avec une résolution d'au moins douze bits et un temps de conversion de 60 s. Or un tel temps de conversion est compatible avec un balayage de 60 images/s pour un détecteur classiquement composé de 320 x 240 lignes. Au contraire, un procédé de conversion tensionûtemps à simple pente donnerait un temps de conversion trop long pour une telle résolution. On entend par résolution du convertisseur la capacité de celui-ci à distinguer deux tensions intégrées proches. Cette résolution est notamment choisie en fonction de l'application recherchée pour le détecteur. Bien entendu, plus cette résolution choisie sera élevée, plus la durée de conversion analogique/numérique sera importante. En fait, la résolution ne dépend pas de la quantification de la grandeur à intégrer. De manière connue, ce pas de quantification vaut la dynamique du détecteur divisée par 2N (nombre 2 élevé à la puissance du nombre N de bits codant la valeur maximale de cette dynamique). En pratique, pour réaliser ce procédé de conversion, chaque colonne d'un détecteur matriciel est équipée d'un dispositif de conversion ou convertisseur analogiqueûnumérique. La figure 2 illustre un tel convertisseur de l'art antérieur. Il comprend successivement un étage intégrateur 210, un étage différentiel ou comparateur 220, un étage de commande 230 et un étage de comptage 240. L'étage intégrateur 210 est destiné à intégrer la tension d'entrée VE générée par une colonne de capteurs élémentaires. L'étage différentiel 220 permet de comparer la tension intégrée VE avec une valeur de référence Vréf de façon à déterminer une première phase d'intégration de to à ti, notée to-tl et une seconde phase d'intégration de t1 à t2, notée tl-t2. L'étage de commande 230 sert à piloter l'étage intégrateur 210, de manière à réaliser successivement les deux phases d'intégration, à pente forte 102 et à pente faible 103. Enfm, l'étage de comptage 240 permet de compter le nombre d'impulsions délivrées par une horloge 250 pendant chacune de ces phases d'intégration to-tl puis tl-t2 et, partant, de quantifier la tension intégrée VE. De manière connue, l'étage intégrateur 210 peut comprendre une résistance d'entrée 211 reliée à l'entrée inverseuse 215 d'un amplificateur opérationnel 214 et un condensateur 212, monté en parallèle entre l'entrée inverseuse 215 et la sortie 216 de l'amplificateur opérationnel 214. Le condensateur 212 permet de réaliser l'intégration de la grandeur analogique d'entrée VE. L'étage de comparaison 220 comporte essentiellement deux comparateurs 221, 223, dont les entrées non-inverseuses 222, 224 sont reliées respectivement aux tensions de référence V tn et Vréf2. La tension VE intégrée par l'étage intégrateur 210 appliquée aux entrées inverseuses des comparateurs 221, 223 peut ainsi être comparée avec ces deux tensions de référence. Comme exposé précédemment, cette comparaison ou mesure de leur différence permet de défmir les bornes supérieures tl puis t2 des phases d'intégration de pente forte 102 et de pente faible 103.35 De plus, deux interrupteurs 232 et 233 sont montés en parallèle dans l'étage de commande de manière à sélectionner l'une ou l'autre des sources du courant I et I/2B de décharge du condensateur d'intégration 212. On entend par interrupteur tout dispositif apte à basculer un circuit d'un état ouvert vers un état fermé et réciproquement. En pratique, des transistors peuvent constituer des interrupteurs. Ce faisant, l'étage de commande 230 détermine le gain de chacune des deux phases d'intégration 102 et 103, gain qui est, de manière connue, inversement proportionnel à la capacité du condensateur intégrateur 212. Par ailleurs, lorsqu'il reçoit les signaux d'annulation émis par l'étage comparateur 220, le circuit logique de contrôle 231 stoppe, en émettant un signal approprié sur ses sorties 234, 235 les compteurs d'impulsions 241, 242 délivrées par l'horloge de référence. En fonctionnement, lorsque la différence entre la tension intégrée VE et la tension de référence Vréf s'annule puis change de signe, le comparateur 221 émet un signal d'annulation vers un circuit logique de contrôle 231 de l'étage de commande 230. Le circuit logique 231 pilote à son tour, de manière synchrone avec la fréquence fh de l'horloge 250, deux compteurs 241 et 242. Pendant l'intervalle de temps to-tl, le compteur 241 quantifie les bits de poids fort composant la grandeur analogique intégrée. Puis, pendant l'intervalle de temps tl-t2, le compteur 242 quantifie les bits de poids faible composant ladite grandeur analogique intégrée. Les bits de poids fort et de poids faible peuvent ensuite être additionnés de manière binaire au moyen d'un composant 260, de façon à former un nombre binaire représentant la valeur de la grandeur analogique intégrée. L'architecture électrique décrite ci-dessus en relation avec le convertisseur de la figure 1 présente ainsi les composants électroniques nécessaires à la mise en oeuvre de ce procédé de conversion de l'art antérieur. Ce faisant, lorsque ce type de convertisseur est mis en oeuvre au sein d'un détecteur matriciel possédant un nombre C de colonnes, il faut prévoir pour effectuer les conversions : • C circuits intégrateurs, • 2.0 circuits comparateurs, • et 2.0 compteurs. Or, plus le nombre de composants électroniques est élevé, plus leur consommation électrique totale est importante et plus les circuits s'échauffent. En outre, l'encombrement représenté par ces composants électroniques limite la finesse du pas de répétition entre deux colonnes de capteurs adjacentes. Par ailleurs, les rendements de fabrication sont d'autant plus faibles, et donc les coûts de fabrication sont évidemment d'autant plus importants qu'il y a de composants électroniques dans un convertisseur. Ce procédé de conversion à deux pentes permet donc de réduire le temps de conversion d'une grandeur analogique, puisque le temps de conversion vaut : tconvl = (2B + 2M) / fh, où : B et M représentent respectivement les nombres de bits de poids fort et de poids faible, et 1 / fh la durée d'une période d'échantillonnage ou d'une impulsion d'horloge Th. De son côté, le système de conversion simple pente nécessite un temps de conversion 15 qui vaut : tconv2 = 2N / fh, où N représente le nombre B + M de bits total. On vérifie facilement que tconvl 20 Cependant, les procédés et les dispositifs de conversion fonctionnant avec deux pentes d'intégration achoppent actuellement sur plusieurs difficultés qui en limitent les performances de numérisation. Tout d'abord, comme chaque colonne composant le détecteur matriciel possède son 25 propre dispositif de conversion, l'encombrement de ce dernier limite la réduction du pas de répétition, donc la miniaturisation du détecteur. Or, un dispositif de conversion de l'art antérieur tel que celui illustré par la figure 2 nécessite l'implantation de deux comparateurs et de deux compteurs pour coder la grandeur analogique intégrée. L'implantation de ces doubles composants augmente donc l'encombrement du 30 dispositif de conversion, par exemple, par rapport à l'encombrement d'un dispositif de conversion à simple rampe. De plus, chaque comparateur 221 et 223 possède son propre seuil de basculement. Or, l'écart de tension entre les seuils de ces deux comparateurs est très faible, si bien qu'il 35 est difficile de générer des tensions de référence Vrefi et Vref2 avec une précision suffisante pour numériser les bits de poids faible. Ainsi par exemple, lorsque la première phase d'intégration to-t1 quantifie la grandeur analogique à intégrer au moyen d'un nombre à huit bits dits de poids fort, l'écart de tension entre les seuils des deux comparateurs vaut alors la dynamique totale du détecteur divisée par 28. La faiblesse de cet écart requiert donc une grande précision dans la génération des tensions de référence Vrefi et Vref2, avec la condition Vref2•> VTef1. En outre, si l'on tient compte de la tension de décalage des deux comparateurs (offset), on peut se retrouver dans le cas où, étant de signes opposées, la condition : Vref2 + Voff2 > Vrefi + Voffi n'est pas respectée. Une autre difficulté provient du fait que le comparateur 223 destiné à numériser les bits de poids faible fonctionne sur une plage de tension restreinte, ce qui le rend très sensible aux bruits et aux perturbations électroniques survenant dans le circuit, en particulier lors de la commutation des interrupteurs 232 et 233. La précision de quantification requise pour l'amplificateur opérationnel 223 doit être inférieure aux bits de poids le plus faible du convertisseur. L'erreur maximale tolérée doit être inférieure à la dynamique totale du détecteur divisée par 2N, où N représente la résolution du dispositif de conversion. On constate que pour N élevé, cette erreur est très faible. Par ailleurs, l'utilisation de deux amplificateurs opérationnels comparateurs 221 et 223 distincts pour les deux rampes 102 et 103 de pentes différentes, c'est-à-dire une pente lente et une pente rapide, conduit à une hystérésis différente pour chaque comparateur. Cette différence d'hystérésis entraîne alors une irrégularité ou une non-linéarité au niveau de la rupture de pente survenant à l'instant t1. En outre, le ratio entre les deux courants de décharge I et I/2B doit aussi être défini de manière suffisamment précise et non bruitée pour éviter une non-linéarité. En particulier dans le cas de la conversion au bout de chaque colonne, on rencontre le problème d'appariement entre sources de courant à transistors lorsque le nombre de colonnes est élevé. Des solutions existent dans l'art antérieur pour compenser le décalage en tension (offset) d'un amplificateur monté en comparateur et pour corriger les écarts de gain entre pentes fortes et faibles. On peut par exemple utiliser un système d'autocalibration intégré au dispositif de conversion et comportant des composants électroniques supplémentaires tels qu'un potentiomètre. Cependant, ces composants électroniques supplémentaires compliquent le montage et surtout augmentent la surface occupée par le dispositif de conversion. Or, un tel convertisseur doit pouvoir être logé au bout de chaque colonne, sur une petite surface, dont une dimension est défmie par le pas de répétition des pixels, qui est typiquement compris entre 15 m et 45 m et que l'on cherche évidemment à réduire. On peut également remarquer que le principe de correction en deux points, communément employée dans le domaine de l'imagerie infrarouge, permet de corriger le gain et de compenser le décalage en tension de chaque pixel. Toutefois, cette correction n'a aucun effet sur l'écart survenant à la rupture de pente d'un convertisseur à double rampe, tel que celui illustré à l'instant ti sur la figure 1, c'est à dire que cette correction n'est d'aucun effet sur les erreurs de linéarité. La présente invention a pour objectif d'éviter les difficultés rencontrées par les 15 procédés et dispositifs de conversion de l'art antérieur sans pour autant augmenter la surface occupée par un tel convertisseur. EXPOSE DE L'INVENTION 20 La présente invention concerne donc un procédé et un dispositif de conversion de grandeurs analogiques en signaux numériques qui permettent d'améliorer sensiblement les performances des procédés et dispositifs de l'art antérieur. La présente invention vise notamment à augmenter la précision de la conversion tout en diminuant le nombre de composants électroniques, leur consommation électrique, leur encombrement et le 25 coût de fabrication d'un convertisseur analogiqueùnumérique par rapport aux convertisseurs de l'art antérieur. La présente invention a d'abord pour objet un procédé de conversion analogique numérique permettant une conversion précise et fidèle d'une grandeur analogique à 30 intégrer. Un tel procédé permet de numériser une grandeur analogique issue d'un détecteur de rayonnements électromagnétiques, notamment de rayonnements infrarouges. Ce détecteur comprend une matrice de capteurs élémentaires juxtaposés, dont les interactions avec les rayonnements génèrent la grandeur analogique à intégrer. Selon l'invention, ce procédé comprend les étapes consistant, pour chaque ligne ou 35 pour chaque colonne de la matrice : à réaliser une première phase d'intégration de la grandeur analogique sur un premier intervalle de temps au moyen d'un étage intégrateur ; à commander l'interruption de cette première phase d'intégration par l'intermédiaire d'un étage comparateur dont l'entrée inverseuse est reliée à la sortie de cet étage intégrateur et l'autre entrée à un circuitûréférence délivrant une valeur de référence ; à convertir la grandeur analogique ainsi intégrée en une première valeur numérique par l'intermédiaire d'un compteur binaire connecté à la sortie de cet étage comparateur ; à mémoriser cette première valeur numérique sous forme d'un premier nombre binaire représentant les bits de poids fort ; à convertir cette première valeur numérique ainsi obtenue en un signal analogique de même nature que la grandeur analogique par l'intermédiaire d'un convertisseur numérique/analogique ; à soustraire ce signal analogique de la grandeur analogique à numériser ; à amplifier le signal résultant de la soustraction avec un gain représentant la première valeur numérique ; à réaliser une seconde phase d'intégration au moyen de l'étage intégrateur, de façon à produire une deuxième valeur numérique proportionnelle au signal analogique ainsi amplifié et formant un deuxième nombre binairereprésentant les bits de poids faible ; à additionner les première et deuxième valeurs numériques de manière à former un nombre représentatif de la grandeur analogique à intégrer. Ainsi, on décompose la numérisation de la grandeur analogique à intégrer en deux phases d'intégration (deux pentes), respectivement pour les bits de poids fort et les bits de poids faible, ce qui permet de numériser rapidement la grandeur analogique tout en n'ayant recours qu'à un seul comparateur. Au cours de la seconde phase d'intégration, on évalue le résidu à intégrer en ôtant la valeur des bits de poids fort, reconvertie en analogique, à la grandeur analogique à intégrer. De plus, le signal analogique représentant les bits de poids faible est amplifié avec un gain permettant d'augmenter la précision, c'est-à-dire de diminuer l'erreur maximale, de la seconde phase d'intégration. En pratique, le gain peut valoir le nombre deux élevé à une puissance égale au nombre 35 de bits de la première valeur numérique.35 Ainsi, l'amplification du résidu de la grandeur analogique à intégrer permet donc de diminuer l'erreur maximale de la seconde phase d'intégration, donc de diminuer la contrainte pesant sur la précision de ce convertisseur numérique/analogique. De manière pratique, la première valeur numérique peut être augmentée d'un bit de poids le plus faible avant l'étape de conversion, de manière à utiliser ce bit supplémentaire pour corriger le décalage en tension que présente l'étage comparateur. Cette caractéristique du procédé objet de l'invention permet donc de compenser le 10 décalage en tension ( offset ) que présente l'amplificateur opérationnel de l'étage comparateur. Selon une forme de réalisation particulière de l'invention, l'étage intégrateur peut comprendre un condensateur et le procédé comprendre les étapes consistant : 15 à charger ce condensateur avec la grandeur analogique à convertir ; à décharger sous un courant constant d'intensité forte ce condensateur lors de la première phase d'intégration ; à recharger ce condensateur avec une tension fonction de la différence entre la grandeur analogique à intégrer et le résultat de la première phase de 20 conversion ; à décharger sous un courant constant d'intensité faible ce condensateur lors la seconde phase d'intégration. Les adjectifs forte et faible indiquent une notion relative. En effet, en pratique, 25 l'intensité du courant faible pourra être choisie égale au rapport de l'intensité du courant fort sur le nombre 2 élevé à une puissance égale au nombre de bits de la première valeur numérique. Par exemple, si cette première valeur numérique vaut 8 bits, l'intensité faible vaudra la 256ème partie de l'intensité forte. De tels courants de décharge permettent de défmir des pentes suffisantes pour obtenir une bonne précision 30 au cours de chacune des phases d'intégration. De plus, comme les décharges sont réalisées à courant constant, on établit une relation directe entre tension et temps. En pratique, la valeur de référence peut être déterminée en fonction de la plage de sensibilité du détecteur. Cette caractéristique permet d'optimiser la moyenne des temps de conversion de l'ensemble des grandeurs analogiques pour la dynamique de détecteurs retenue. Par ailleurs, l'invention concerne un dispositif pour numériser une grandeur analogique issue d'un détecteur de rayonnements électromagnétiques. Selon l'invention, ce dispositif comporte pour chaque colonne de la matrice : un étage intégrateur comprenant un amplificateur opérationnel, au moins un condensateur et un dispositif interrupteur, permettant d'initialiser ledit condesateur, électriquement commandable connectés en parallèle entre la sortie et l'entrée inverseuse de cet amplificateur opérationnel, cet étage intégrateur étant apte à intégrer la grandeur analogique lorsque le dispositif interrupteur est ouvert ; un étage comparateur comprenant un seul amplificateur opérationnel et dont une entrée est reliée à la sortie de l'étage intégrateur et l'autre entrée à un circuitûréférence délivrant une valeur de référence ; un compteur binaire connecté à la sortie de cet étage comparateur et destiné à déterminer une première valeur numérique proportionnelle à la grandeur analogique intégrée ; toutefois, ce compteur binaire peut être déporté et être commun à toutes les colonnes, permettant un gain en termes de surface et de consommation électrique ; un circuit de contre-réaction numérique vers analogique de ce compteur et comprenant, en série : ^ un convertisseur apte à convertir la première valeur numérique en un signal analogique de même nature que la grandeur analogique à numériser, ^ des moyens pour soustraire ce signal analogique de la grandeur analogique à numériser ; ^ ainsi que des moyens pour amplifier le signal résultant de la soustraction avec un gain dépendant du nombre de bits de la première valeur numérique, la sortie dudit circuit de contre-réaction numérique vers analogique étant reliée à l'entrée de l'étage intégrateur, de façon à ce que celui-ci produise une deuxième valeur numérique proportionnelle au signal analogique ainsi amplifié ; des moyens pour mémoriser ces première et deuxième valeurs numériques résultant des deux phases de conversion ; des moyens pour additionner ces première et deuxième valeurs numériques de manière à former un nombre représentatif de la grandeur analogique à intégrer. En d'autres termes, le convertisseur analogique numérique de la présente invention comprend un seul amplificateur opérationnel intégrateur et un seul amplificateur opérationnel comparateur. De plus, il comprend un circuit de contre-réaction numérique/analogique permettant d'isoler, dans la grandeur analogique intégrée, les bits résiduels de poids forts, de convertir cette valeur en grandeur analogique, de la soustraire au signal analogique initial, puis d'amplifier ce signal faible afm d'augmenter la précision et la fidélité de la numérisation. En pratique, le composant électronique de l'étage intégrateur est un condensateur. Un tel composant est en effet propre à réaliser convenablement l'intégration d'une grandeur analogique. Selon une forme de réalisation pratique de l'invention, les moyens pour mémoriser peuvent comprendre une mémoire à circuit à verrouillage, mieux connue dans le domaine technique considéré sous l'expression anglo-saxonne latch , reliée à la sortie du compteur binaire. Une telle mémoire présente l'avantage d'occuper une petite surface. De manière pratique encore, le circuit de contre-réaction numérique/analogique est composé d'un système de décodage et d'une pluralité de capacités montées en parallèle et individuellement commutables au moyen d'interrupteurs pilotés par ledit système de décodage. Un tel circuit de contre-réaction permet de réaliser les étapes menant à la seconde phase d'intégration tout en occupant un encombrement limité. D'autre part, l'invention concerne également un détecteur de rayonnements électromagnétiques, notamment infrarouges, comprenant une matrice de capteurs 25 élémentaires juxtaposés et un dispositif tel que précédemment exposé. L'objet de l'invention réalise ainsi un détecteur complet apte à recevoir un rayonnement électromagnétique et puis à le convertir en signaux numériques. 30 En pratique, la matrice de ce détecteur peut présenter une seule ligne ou une seule colonne. D'autre part, les capteurs élémentaires peuvent être des bolomètres. Cela permet de réaliser des images thermiques d'objets à l'aide d'un instrument opérant à température 35 ambiante. BREVE DESCRIPTION DES DESSINS L'invention et ses avantages ressortiront aussi de la description des modes de réalisation particuliers illustrés par les figures, données à titre exemplatif et non 5 limitatif, parmi lesquelles : La figure 1 est une représentation schématique d'un graphique tension/temps, illustrant un procédé de conversion de l'art antérieur. Cette figure a déjà été décrite en relation avec l'art antérieur. 10 La figure 2 est une représentation schématique d'un dispositif de conversion analogique numérique conforme à une forme de réalisation de l'art antérieur. Cette figure a déjà été décrite en relation avec l'art antérieur. La figure 3 est une représentation schématique d'un graphique illustrant une forme de réalisation du procédé ù objet de la présente invention. 15 La figure 4 est une représentation schématique d'un dispositif de numérisation conforme à une forme de réalisation de l'invention. La figure 5 est une représentation schématique montrant des détails du circuit de contre-réaction du dispositif de numérisation illustré par la figure 4. 20 MODES DE REALISATION DE L'INVENTION On a représenté au sein de la figure 3 un chronogramme montrant l'intégration d'une tension au cours du temps. L'axe des abscisses représente donc le temps et l'axe des ordonnées la tension. Sur la figure 3, la courbe 301 présente donc l'intégration d'une 25 tension d'entrée VE, qui débute par une première phase d'intégration selon une rampe linéaire 302 et se termine par une seconde phase d'intégration suivant une rampe linéaire 303. La grandeur analogique intégrée est ici une tension. Cette grandeur analogique pourrait 30 cependant être constituée par une autre grandeur électrique représentative des propriétés manifestées par les capteurs élémentaires du détecteur lors de leur interaction avec les rayonnements incidents. Il pourrait ainsi s'agir de la quantité de charges électriques par exemple. 16 Les instants ti et t2 sont séparés par un palier 304 au cours duquel est effectué la phase dite de réinitialisation. Cette phase de réinitialisation permet de convertir la première valeur numérique représentant les bits de poids fort en un signal analogique qui est ensuite ôté de la grandeur analogique à intégrer VE, puis amplifiée avant la seconde phase d'intégration. Cette amplification est illustrée par le segment de droite vertical situé au niveau de l'instant t2. Comme le montre la figure 3, le gain de cette amplification vaut ici le nombre 2 élevé à la puissance B, B correspondant au nombre de bits de points fort ayant servi à coder la première partie de la grandeur analogique intégrée Vs. La première phase d'intégration débute à l'instant to et se termine à l'instant t1, de manière synchrone avec une horloge de référence (non représentée), après l'annulation puis le changement de signe de la différence entre la tension intégrée Vs = VE et une valeur de référence Vref. La seconde phase d'intégration débute à l'instant t2 et se termine à l'instant t3 après l'annulation puis le changement de signe de la différence entre la tension intégrée Vs = 2B(VE - VDAC) et la valeur de référence Vref. Afm de faciliter la compréhension du graphique, le niveau de la valeur de référence Vref est matérialisé par une ligne pointillée horizontale. Dans le procédé de l'invention, les deux intervalles to û ti et t2 û t3 sur la base desquels sont réalisées les deux phases d'intégration d'une grandeur analogique, représentée ici par une tension, sont séparés par une temporisation 304 au cours de laquelle aucune intégration n'est réalisée. Cette temporisation est matérialisée par un palier horizontal (à tension intégrée constante), symbolisant l'absence d'intégration. Conformément à l'invention et comme exposé par la suite, cette temporisation peut être mise à profit pour effectuer des opérations de réinitialisation au niveau des différents étages du dispositif de numérisation de la présente invention. La figure 4 illustre un tel dispositif de conversion comportant, conformément à l'invention, un étage intégrateur 410, un étage différentiel ou comparateur 420, un étage de commande du courant de décharge 430 et un étage de comptage et mémorisation 440. Ces différents étages remplissent peu ou prou les mêmes fonctions que les étages correspondants des convertisseurs de l'art antérieur décrit en relation avec la figure 2. De plus, le dispositif de numérisation de l'invention comporte un circuit de contre-réaction numérique/analogique 450. Ce circuit de contre-réaction 450 est constitué d'une branche montée en contre-réaction entre la sortie de mémorisation 441 du compteur 442 et l'entrée 415 de l'étage intégrateur 410. Comme exposé précédemment, le circuit de contre-réaction 450 comporte un convertisseur numérique/analogique 451 destiné à convertir la première valeur numérique obtenue après la première phase d'intégration 302 en un signal analogique représentant la part de la grandeur analogique intégrée correspondant aux bits de poids fort (B + 1). Le circuit de contre-réaction 450 comporte en outre des moyens 452 pour soustraire le signal analogique ainsi converti à la grandeur analogique à intégrer VE. Des moyens d'amplification 453 sont ensuite prévus dans le circuit de contre-réaction pour multiplier le signal résultant de la soustraction [VE - VDAC] par un gain valant ici 2B, soit le nombre 2 élevé à la puissance B. Comme exposé précédemment cette amplification est matérialisée sur le diagramme de la figure 3 par le segment rectiligne vertical appliqué l'instant t2. Préalablement, la conversion numérique/analogique par le convertisseur 451 et la soustraction par les moyens 452 se sont déroulés pendant la durée 304 au cours de laquelle aucune intégration n'est réalisée. On peut noter qu'à l'instant to, la tension VE est directement appliquée sur l'entrée 415 de l'étage intégrateur 410, c'est à dire que grâce à un jeu d'interrupteurs (non représentés), les circuits 452 et 453 sont inopérants et n'effectuent respectivement ni soustraction ni gain. Le palier 304 a une durée minimale, prévue dans le dispositif de gestion des horloges. Cependant, sa durée est variable dans la mesure où elle dépend de la valeur de VE. En fait, les instants to et t2 sont fixes et connus ; en revanche, les instants ti et t3 dépendent de VE. L'étage intégrateur 410 est destiné à intégrer la tension d'entrée VE provenant des capteurs élémentaires lors de la première phase d'intégration, et à intégrer la tension résiduelle 2B . (VE.- VDAC) lors de la deuxième phase d'intégration. L'étage différentiel 420 permet de comparer la tension intégrée Vs avec la valeur de référence Vréf de façon à déterminer l'arrêt des première et seconde phases d'intégration. L'étage de commande du courant de décharge 430 sert à piloter l'étage intégrateur 410 de manière à réaliser successivement une pente d'intégration forte 302, et une pente d'intégration faible 303. Enfm, l'étage de comptage mémorisation 440 permet de mémoriser le nombre d'impulsions qu'émet l'horloge de référence MC pendant chacune des phases d'intégration et, partant, de quantifier ou numériser la tension intégrée VE. Les instants to et t2, qui déterminent le début des comptages, sont identiques pour tous les convertisseurs analogique/numérique des colonnes. Ainsi, le compteur 442 peut être commun à tous les convertisseurs analogique/numérique, et déclenché à to, puis t2. Dans chaque étage du convertisseur analogique/numérique, les dispositifs de mémorisation 441, 443 permettent de capturer à la volée, respectivement les valeurs à ti et à t3, qui peuvent ainsi être différentes pour chacun des convertisseurs analogique/numérique des colonnes. Le compteur commun 442 effectue pour chaque intégration, un comptage à ti,,, puis 13., afm de couvrir toute la dynamique. L'étage intégrateur 410 du convertisseur de l'invention est donc semblable à l'étage intégrateur 210 des convertisseurs de l'art antérieur. Ainsi, les amplificateurs opérationnels 214 et 414 sont reliés à une référence électrique par leur entrée non inverseuse, respectivement 219 et 419. Cette référence est propre à la dynamique et à la technologie du circuit de lecture ; elle n'influe pas sur le système de conversion. En revanche, contrairement à l'étage comparateur illustré sur la figure 2, l'étage différentiel du convertisseur de la figure 4 ne possède qu'un seul montage comparateur, lequel est équipé d'un amplificateur opérationnel 421. L'entrée inverseuse de l'amplificateur opérationnel 421 reçoit la tension intégrée Vs et son entrée noninverseuse est reliée à un circuit délivrant la tension de référence Vref. Le mode de génération de cette tension de référence étant réalisé conformément à l'état antérieur de la technique, il n'est pas détaillé dans la présente description. Par conséquent, l'étage comparateur 420 occupe un espace inférieur à celui occupé par l'étage comparateur de l'art antérieur 220. De plus, il consomme une puissance électrique sensiblement plus faible. Partant, l'échauffement qui se produit dans ces circuits est sensiblement inférieur à l'échauffement qui se produit dans les circuits de l'étage intégrateur 220. En outre, les coûts de matière et de fabrication de l'étage différentiel 420 sont inférieurs à ceux de l'étage 220. L'étage de commande du courant de décharge 430 agit par l'intermédiaire des interrupteurs 432 et 433, sélectionnant ainsi l'une ou l'autre des sources de courant I et I/2B déchargeant un condensateur C monté entre la sortie et l'entrée inverseuse de l'étage intégrateur 410. Ce faisant, l'étage de commande 430 détermine le gain de chacune des deux phases d'intégration 302 et 303, gain qui est, de manière connue, inversement proportionnel à la capacité du condensateur intégrateur C. L'étage de commande de décharge peut cependant être réalisé par une rampe en tension associée à une capacité, plutôt que par un dispositif en courant. Ces deux techniques sont parfaitement connues de l'homme du métier, et présentent chacune leurs propres avantages et inconvénients. Elles ne modifient pas le principe de l'invention. Le principe en courant est retenu ici pour la clarté de l'exposé. Par commodité, pour distinguer les liaisons électriques directement impliquées dans l'intégration de la liaison de pilotage des interrupteurs 432 et 433 émis par l'étage de commande 430, ces dernières ont été tracées en traits mixtes. En réalité, il n'y a évidemment pas de discontinuité des liaisons 432 et 433. L'étage de comptage 440 comporte deux éléments mémoire 441 et 443. Le compteur 442, qui peut être commun à plusieurs convertisseurs analogique/numérique, est lui-même alimenté en impulsions par une horloge de référence MC. La sortie du compteur 442 est reliée aux mémoires 441, 443 de façon à y écrire sa valeur courante. Les mémoires 441, 443 peuvent être une mémoire à circuit de verrouillage, latch . Elles sont aptes à mémoriser respectivement un nombre de B + 1 bits correspondant aux bits de poids fort, et un nombre M bits correspondant aux bits de poids faible. En fonctionnement, le condensateur C est chargé à la tension VE, puis déchargé sous un courant I. L'étage intégrateur 410 réalise ainsi la première phase d'intégration 302 de la tension d'entrée VE, jusqu'à ce que la différence mesurée par l'étage comparateur 420 entre la tension intégrée Vs et la tension de référence Vréf ait changé de signe. Cette différence est mesurée par l'amplificateur opérationnel 421, lequel délivre simultanément à l'étage de commande de courant de décharge 430 et à l'étage de comptage 440 un signal marquant la fm de cette première phase d'intégration 302. A la fm de cette première phase d'intégration, l'étage comparateur 420 émet un signal d'arrêt vers l'étage de comptage 440 pour qu'il mémorise la valeur numérique intégrée sous la forme d'un nombre binaire correspondant aux bits de poids forts. Le compteur 442 a donc pour fonction de chronométrer les phases d'intégration. Pour cela, il compte par incrémentation les impulsions délivrées par l'horloge de référence MC, puis transmet le nombre ainsi incrémenté à la mémoire 441 de l'étage de comptage 440 par l'intermédiaire d'un bus classique pour ce genre de structure.35 Lorsque la valeur courante du compteur 442 a été enregistrée dans la mémoire 441, le compteur 442 poursuit son comptage jusqu'à 2B+1 bits ; il doit ensuite être remis à zéro à partir de l'instant tz.pour comptabiliser la durée de la seconde phase d'intégration, celle correspondant aux bits de poids faible. La seconde phase d'intégration est à nouveau réalisée par l'étage intégrateur 410 jusqu'à la date où la tension intégrée Vs atteint ou, en pratique, dépasse la valeur de référence Vref. Sur la figure 3, cette date est notée t3. Elle correspond au moment où la valeur courante du compteur 442 est enregistrée dans la mémoire 443 des bits de poids faible. 10 Conformément à l'invention, durant la phase de réinitialisation, le condensateur C est chargé sous une tension 2B.[VE-VDAC]. Après cette réinitialisation, l'étage de contrôle 430 commute les interrupteurs 432 et 433 de manière à activer et/ou désactiver les sources de courant I et U2B. Cette commutation permet à l'étage intégrateur 410 de 15 décharger le condensateur C sous un courant d'intensité faible U2B lors de la seconde phase d'intégration 303. Cela permet de réaliser une seconde phase d'intégration relativement lente, donc précise. On obtient ainsi une précision élevée pour les bits de poids faible. 20 De plus, l'amplification par le gain 2B du résidu à intégrer [VE-VDAC] permet donc de diminuer la contrainte pesant sur la précision du convertisseur numérique/analogique 451. En effet, l'erreur maximale lors de la deuxième intégration vaut alors la dynamique totale divisée par le gain 2N"B, alors qu'elle vaudrait la dynamique totale divisée par le gain 2N pour un dispositif de conversion de l'art antérieur, N représentant le nombre de 25 bits nécessaire au codage de la tension maximale intégrable par le dispositif de conversion, ce qui correspond en fait à la dynamique totale. Cet avantage permet donc d'utiliser un convertisseur numérique/analogique 451 tel que représenté sur la figure 5. Un tel convertisseur comprend un système à capacités C; 30 commutées et un système de décodage des interrupteurs. L'appariement des capacités C; détermine la précision du gain et la tension de sortie VDAC du convertisseur. Cette tension VDAC est fonction de VR+ et de VR Ainsi, les bits de poids fort B de la première phase d'intégration commandent par 35 décodage les interrupteurs de sélection des capacités, qui vont être connectées, suivant la valeur de B, à VE et/ou VR+ et/ou VR" pendant la phase 304. Ensuite, l'interrupteur 413 est fermé à l'instant t2, et le rapport des différentes capacités C; du dispositif illustré à la figure 5 avec la capacité 412 de l'intégrateur, permet de réaliser une triple opération symbolisée dans le circuit de contre-réaction 450 : ^ conversion numérique/analogique, donc génération de VDAC (par la sélection de VR+./VR_.avec les capacités associées au décodage et aux interrupteurs) ; ^ soustraction VE û VDAC par l'association des capacités ; ^ gain 2B par le rapport des capacités C; de la figure 5 avec la capacité C 412 de l'intégrateur à l'instant t2. Ainsi, un seul amplificateur opérationnel 414 est utilisé pour réaliser les fonctions de la branche de contre-réaction 450 et de l'étage intégrateur 410. L'appariement des capacités C; est d'autant plus difficile à obtenir que la surface d'implantation des composants électroniques est restreinte (ici le pas de répétition entre pixels). Par conséquent, la diminution de la contrainte de précision du convertisseur par le gain 2B réduit d'autant cette contrainte d'implantation. Le dimensionnement du convertisseur résulte d'un compromis entre le nombre de bits B défmissant le gain et la surface occupée par les capacités C;. Il est également tenu compte de l'équilibre existant entre la consommation du convertisseur numérique/analogique 451 et la bande passante de l'amplificateur 414 qui est fonction du gain G appliqué. La seconde phase d'intégration présente une pente 303, dont le coefficient directeur est inférieur à la pente que présente la première phase d'intégration 302. En effet, le signal analogique transmis par le circuit de contre-réaction est amplifié par le gain 2B, tandis que le courant de décharge du condensateur C de l'étage intégrateur 410 vaut I/2B, c'est-à-dire le courant de décharge I de la première intégration 302 divisé par 2B. Comme pour le convertisseur numérique/analogique 451, la précision requise de l'étage comparateur 420 peut être réduite par le gain 2B, qui amplifie la pente 303 de la seconde phase d'intégration. Au contraire, dans les dispositifs de conversion de l'art antérieur, la seconde pente 103 est beaucoup plus faible et requiert une numérisation plus précise. Pour les deux phases, avantageusement, on pratique une correction du décalage en tension ( offset ) en déclenchant le compteur 442 une demi-période d'horloge après le début de l'intégration. Ce décalage lors du déclenchement du compteur 442 est ensuite compensé lors de la somme du dernier bit de poids fort B + 1 avec le premier bit de poids faible M. Cette correction par un digit du décalage en tension consiste donc à ajouter systématiquement un décalage numérique pendant la première intégration. En effet, l'offset est créé par le retard d'une demi-période opéré lors du déclenchement du compteur 442. Ce principe est connu de l'homme du métier, notamment dans les convertisseurs de type flash-pipeline . A la fm de la seconde phase d'intégration, l'étage comparateur 420 commande la mémorisation d'une deuxième valeur numérique M (codée sur M bits) dans la mémoire 443, correspondant aux bits de poids faible, c'est-à-dire à la partie résiduelle de la tension intégrée. Les moyens 460 réalisent alors une addition (binaire) des valeurs numériques M et B + 1 issues des deux phases d'intégration, réalisant ainsi la correction du décalage en tension, la valeur B + 1 ayant été mémorisée dans la mémoire 441. Le nombre résultant N = B + M codant cette somme comprend un nombre de bits N apte à coder la tension maximale VE à intégrer. Le compteur 442 est donc dimensionné pour quantifier les M bits de poids faible, qui sont plus nombreux que les B bits de poids fort (durée d'intégration plus longue), ce qui est résumé par l'équation M > B + 1. Un tel compteur 442 est donc apte à quantifier les B bits de poids fort lors de la première phase d'intégration, puis, après sa réinitialisation (remise à zéro), les M bits de poids faible, lors de la seconde phase d'intégration. Ainsi, la structure de l'étage comparateur 420 avec un seul amplificateur opérationnel comparateur 421 permet une économie en termes de coût de fabrication, de consommation électrique et d'espace nécessaire à l'implantation du dispositif de conversion analogique/numérique. En outre, l'utilisation d'un seul amplificateur opérationnel 421 procure un autre avantage par rapport aux détecteurs de l'art antérieur. Elle permet en effet de réaliser la fonction de comparaison en annulant le décalage en tension ou tension d'erreur différentielle ( offset ) inhérente à l'utilisation d'un amplificateur opérationnel. En effet, en pratique, il est connu que la sortie d'un amplificateur opérationnel comparateur de tension bascule quand la différence de tension entre ces deux entrées correspond à une certaine tension de décalage. Dans le cas idéal, cette tension de décalage est nulle. En pratique, pour des raisons technologiques, il est difficile de contrôler cette tension dedécalage qui n'est par conséquent pas nulle. Dans le cas d'un convertisseur de l'art antérieur, l'erreur différentielle vaut la différence entre les tensions de décalage des deux amplificateurs opérationnels 221 et 223. Elle conduit de fait à un système coûteux d'annulation d'offset, afm que le comparateur de la deuxième pente ne déclenche pas avant celui de la première pente. Au contraire, dans le cas du convertisseur û objet de l'invention, la tension de décalage est la même pour les deux phases d'intégration, puisque c'est le même amplificateur opérationnel 421 qui mesure la différence. Par conséquent, le décalage en tension lors de la seconde phase d'intégration compense celui de la première phase d'intégration et l'erreur différentielle s'annule. Le convertisseurûobjet de l'invention est donc plus précis que les convertisseurs de l'art antérieur. D'autres formes de réalisation du procédé ou du dispositif de l'invention sont possibles sans pour autant sortir du cadre de cette invention. En particulier, le principe de conversion de l'invention peut être étendu sans difficulté majeure à des convertisseurs du type à multiples rampes et multiples pentes. Cette invention trouve application notamment dans le domaine des détecteurs matriciels, dont font partie les détecteurs à une seule dimension ( barrette ), quels que soient le rayonnement électromagnétique incident et le type de détecteurs mis en oeuvre. Cette invention trouve plus particulièrement application dans le domaine des détecteurs matriciels, c'est à dire bi-dimensionnels, de rayonnement infrarouge. REVENDICATIONS 1. Procédé pour numériser une grandeur analogique (VE) issue d'un détecteur de rayonnements électromagnétiques, notamment de rayonnements infrarouges, ledit détecteur comprenant une matrice de capteurs élémentaires juxtaposés, dont les interactions avec lesdits rayonnements génèrent ladite grandeur analogique (VE), procédé comprenant les étapes consistant, pour chaque ligne ou pour chaque colonne de ladite matrice : à réaliser une première phase d'intégration (302) de ladite grandeur analogique sur un premier intervalle de temps au moyen d'un étage intégrateur (410) ; à commander l'interruption de ladite première phase d'intégration (302) par l'intermédiaire d'un étage comparateur (420) dont une entrée est reliée à la sortie dudit étage intégrateur (410) et l'autre entrée à un circuitûréférence délivrant une valeur de référence (Vréf) ; à convertir la grandeur analogique ainsi intégrée (Vs) en une première valeur numérique (B) par l'intermédiaire d'un compteur binaire (442) et d'un élément mémoire (441) connecté à la sortie dudit étage comparateur (420) ; à mémoriser ladite première valeur numérique (B) sous forme d'un premier nombre binaire représentant les bits de poids fort ; ledit procédé étant caractérisé en ce qu'il comprend en outre les étapes consistant, pour chaque ligne ou pour chaque colonne de ladite matrice : à convertir ladite première valeur numérique (B) ainsi obtenue en un signal analogique (VDAC) de même nature que la grandeur analogique à numériser (VE) par l'intermédiaire d'un convertisseur numérique/ analogique (451) ; à soustraire ledit signal analogique (VDAC) à ladite grandeur analogique à numériser (VE) ; à amplifier le signal (VE - VDAC) résultant de ladite soustraction avec un gain représentant ladite première valeur numérique (B) ; à réaliser une seconde phase d'intégration (303) au moyen dudit étage intégrateur (410), de façon à produire une deuxième valeur numérique (M) proportionnelle au signal analogique ainsi amplifié 2B.(VE - VDAC) et formant un deuxième nombre binaire représentant les bits de poids faible ; à additionner lesdites première (B) et deuxième (M) valeurs numériques de manière à former un nombre (N) représentatif de ladite grandeur analogique à intégrer (VE). 2. Procédé selon la revendication 1, caractérisé en ce que ledit gain (2B) vaut le nombre deux élevé à la puissance de ladite première valeur numérique. 3. Procédé selon la revendication 2, caractérisé en ce que ladite première valeur numérique (B) est augmentée d'une unité avant ladite étape de conversion, de manière à corriger le décalage en tension que présente l'étage comparateur (420). 4. Procédé selon l'une des revendications précédentes, ledit étage intégrateur (410) comprenant un condensateur (C), ledit procédé étant caractérisé en qu'il comprend les étapes consistant : à charger ledit condensateur (C) avec la grandeur analogique à convertir ; à décharger sous un courant constant d'intensité forte (I) ledit condensateur (C) lors de la première phase d'intégration (302) ; à recharger ledit condensateur (C) avec une tension (VE - VDAC) fonction de la différence entre la grandeur analogique à intégrer (VE) et le résultat de la première phase de conversion ; à décharger sous un courant constant d'intensité faible (I/2B) ledit condensateur (C) lors la seconde phase d'intégration (303). 5. Procédé selon l'une des revendications précédentes, caractérisé en ce que la valeur de référence (Vréf) est déterminée en fonction de la plage de sensibilité du détecteur. 6. Dispositif pour numériser une grandeur analogique (VE) issue d'un détecteur de rayonnements électromagnétiques, notamment de rayonnements infrarouges, ledit détecteur comprenant une matrice de capteurs élémentaires juxtaposés, dont les interactions avec lesdits rayonnements génèrent ladite grandeur analogique, ledit dispositif comportant, pour chaque ligne ou pour chaque colonne de ladite matrice : un étage intégrateur (410) comprenant un amplificateur opérationnel (414), au moins un condensateur (C) et un dispositif interrupteur (411) électriquement commandable connectés en parallèle entre la sortie et l'entrée inverseuse (-) dudit amplificateur opérationnel (414), ledit étage intégrateur (410) étant apte à intégrer ladite grandeur analogique (VE) lorsque ledit dispositif interrupteur (411) est ouvert ;un étage comparateur (420) comprenant un seul amplificateur opérationnel (421), et dont l'entrée inverseuse (-) est reliée à la sortie dudit étage intégrateur et l'autre entrée à un circuitûréférence délivrant une valeur de référence (Vréf) ; un compteur binaire (442) connecté à deux éléments mémoires (441, 443) pilotés par la sortie dudit étage comparateur (420) et destiné à déterminer une première valeur numérique (B) proportionnelle à ladite grandeur analogique intégrée (Vs) ; des moyens pour mémoriser ladite première valeur numérique (B) ; un circuit de contre-réaction (450), dont l'entrée est reliée à la sortie dudit élément mémoire (441) et comprenant : ^ un convertisseur (451) apte à convertir ladite première valeur numérique (B) en un signal analogique (VDAC) de même nature que ladite grandeur analogique (VE), ^ des moyens (452) pour soustraire ledit signal analogique (VDAC) de ladite grandeur analogique (VE), ^ ainsi que des moyens (453) pour amplifier le signal (VE - VDAC) résultant de ladite soustraction avec un gain (2B) dépendant du nombre B de bits de ladite première valeur numérique, la sortie dudit circuit de contre-réaction (450) étant reliée à l'entrée (415) dudit étage intégrateur (410), de façon à ce que ce dernier produise une deuxième valeur numérique (M) proportionnelle au signal analogique ainsi amplifié (2B.[VE - VDACI) ; des moyens (460) pour additionner lesdites première (B) et deuxième (M) valeurs numériques de manière à former un nombre (N) représentatif de ladite grandeur analogique à intégrer (VE). 7. Dispositif selon la revendication 6, caractérisé en ce que le compteur binaire (442) est déporté et commun à plusieurs convertisseurs analogique/numérique disposés sur chaque colonne. 8. Dispositif selon l'une des revendications 6 à 7, caractérisé en ce que les moyens pour mémoriser comprennent deux mémoires à circuit à verrouillage (441, 443) reliées à la sortie du compteur binaire (442). 5 9. Dispositif selon l'une des revendications 6 à 8, caractérisé en ce que ledit circuit de contre-réaction (450) comprend un système de décodage, apte à réaliser la fonction de conversion numérique/analogique, et une pluralité de capacités montées en parallèle et individuellement commutables au moyen d'interrupteurs. 10. Détecteur de rayonnements électromagnétiques, notamment infrarouges, comprenant une matrice de capteurs élémentaires juxtaposés, caractérisé en ce qu'il comporte un dispositif selon l'une des revendications 6 à 9. 10 11. Détecteur de rayonnements électromagnétiques selon la revendication 10, caractérisé en ce que la matrice présente une seule ligne ou une seule colonne. 12. Détecteur de rayonnements électromagnétiques selon l'une des revendications 10 à 11, caractérisé en ce que les capteurs élémentaires sont des bolomètres.