FR 2908924 A1 20080523 FR 0655336 A 20061206 1 PROCEDE DE REALISATION DE ZONES A BASE DE Sil_yGey DE DIFFERENTES TENEUR EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM DESCRIPTION DOMAINE TECHNIQUE L'invention concerne un procédé de réalisation d'un dispositif microélectronique amélioré dans lequel des blocs semi-conducteurs à base de Si1_yGey de compositions différentes sont formés sur un même substrat. L'invention peut favoriser l'intégration, sur un même support semi-conducteur, ou une même puce, ou une même plaquette semi-conductrice, à la fois d'une première pluralité de transistors comprenant une couche active à base d'un matériau optimisé pour la conduction des électrons et d'une deuxième pluralité de transistors comprenant une couche active à base d'un matériau optimisé pour la conduction des trous, les performances des transistors de la première pluralité de transistors et de la deuxième pluralité de transistors étant équilibrées. ART ANTÉRIEUR Dans le but d'améliorer les performances des transistors, notamment en terme de rapidité, il est connu de former pour ces derniers des canaux dits contraints pour lesquels la mobilité des électrons ou des trous est améliorée. Un canal contraint est généralement formé d'au moins une première couche semi-conductrice à base d'un premier matériau semi- 2908924 2 conducteur sur laquelle est appliquée une contrainte mécanique en tension ou en compression par l'intermédiaire d'une autre couche sous-jacente à, ou située sur, ladite première couche semi-conductrice et 5 par exemple à base d'un matériau semi-conducteur cristallin à paramètre de maille différent dudit premier matériau semi-conducteur. Un matériau semi-conducteur approprié pour favoriser une bonne mobilité des trous l'est souvent moins en ce qui concerne la 10 mobilité des électrons. Ainsi, une contrainte en tension ou en compression effectuée sur un matériau semi-conducteur donné permet d'augmenter de manière plus importante dans ce matériau la mobilité d'un type de porteur plutôt que de l'autre. Pour des dispositifs 15 microélectroniques tels que des circuits en technologie CMOS, comportant à la fois un ou plusieurs transistors assurant une conduction principale par trous et un ou plusieurs autres transistors assurant une conduction principale par électrons, il s'avère difficile de 20 pouvoir augmenter, par le biais de canaux contraints, à la fois la mobilité des porteurs de charge pour les transistors de type N et pour les transistors de type P. Dans ce type de circuit, il est par ailleurs généralement préférable que les performances des 25 transistors de type N et celles des transistors de type P soient équilibrées en terme de courant à l'état passant ou en terme de mobilité, ce qui entraîne une difficulté supplémentaire. Une solution consister à réaliser un dispositif microélectronique doté de zones semi-conductrices à base de matériaux semi-conducteurs différents sur un même substrat, et en particulier de 2908924 3 zones semi-conductrices à base d'un matériau semi-conducteur favorisant une conduction par électrons et de zones semi-conductrices à base d'un autre matériau semi-conducteur favorisant une conduction par trous. 5 Le document US 6 600 170 présente une réalisation sur un substrat semi-conducteur massif, d'une zone semi-conductrice de canal à base Si contraint pour un transistor NMOS et d'une zone semi-conductrice de canal à base de SiGe ou Ge contraint 10 pour un transistor PMOS. Une telle architecture permet d'obtenir des performances équilibrées entre les transistors NMOS et PMOS. En terme de consommation notamment, les performances de transistors d'une telle structure ne sont pas optimales. Des effets de canal 15 court ainsi que de latch up peuvent notamment apparaître dans les transistors. Le document FR 04 50889 présente quant à lui un procédé microélectronique de réalisation de zones semi-conductrices actives de natures différentes 20 directement sur isolant. Ce procédé comprend des étapes consistant à : former sur un premier substrat, d'au moins une première zone semi-conductrice en un premier matériau semi-conducteur cristallin, et d'au moins une deuxième zone semi-conductrice en un second matériau 25 semi-conducteur cristallin différent du premier semi-conducteur cristallin, puis recouvrir lesdites première et deuxième zones d'une épaisseur isolante, puis assembler un deuxième substrat sur ladite épaisseur isolante, puis éliminer le premier substrat. Un tel 30 procédé comprend un nombre important d'étapes intermédiaires. 2908924 4 Il se pose le problème de trouver un nouveau procédé microélectronique de réalisation sur un même substrat d'un ensemble de zones semi-conductrices de compositions différentes, comportant par exemple 5 plusieurs zones semi-conductrices à base d'un matériau favorisant la conduction par électrons et plusieurs autres zones semi-conductrices à base d'un matériau favorisant la conduction par trous. EXPOSÉ DE L'INVENTION L'invention concerne un procédé de réalisation d'un dispositif microélectronique comportant une pluralité de zones semi-conductrices à base de Si1_yGey (avec 0 x) de compositions respectives en Germanium ou de teneurs respectives en Germanium différentes. La durée de l'étape d'oxydation peut avoir été adaptée en fonction de la concentration en 25 Germanium que l'on souhaite obtenir dans les différentes zones semi-conductrices à base de Si1_yGey. La première zone 131 à base de Si1_yGey, a une première composition en Germanium telle que y=y1r y1 étant par exemple de l'ordre de 0,1, tandis que la deuxième zone 30 à base de Si1_yGey, a une deuxième composition en Germanium différente de la première composition et 2908924 14 telle que y=y2 avec y2 > y1, Y2 étant par exemple de l'ordre de 0,4, la troisième zone à base de Si1_yGey a une troisième composition en Germanium, différente de la première et de la deuxième compositions, et telle 5 que y=y3 avec y3 > Y2, Y2 étant par exemple de l'ordre de 0,7 la quatrième zone à base de Si1_yGey a une quatrième composition en Germanium, différente de la première, de la deuxième, et de la troisième composition telle que y=y4 avec y4 > y3, y4 étant par exemple de l'ordre de 1. 10 Les zones 131, 132, 133, 134 à base de Si1_yGey ayant des teneurs en germanium différentes peuvent être par exemple destinées à servir respectivement de zone de canal de transistor. Une fois l'étape d'oxydation terminée, les zones 131, 132, 133, 134 à base de Sil_ 15 yGey peuvent être surmontées respectivement d'une couche 135 à base de SiO2 formée lors de l'oxydation. Cette couche 135 ainsi que la couche de masquage 108 peuvent être ensuite retirées (figure 1D). Selon une possibilité de mise en oeuvre (non 20 représentée) du procédé qui vient d'être décrit, avant dépôt de la couche 108 de masquage, la couche semi-conductrice 104 à base de Si1_XGex peut être recouverte par une fine couche semi-conductrice à base de silicium, par exemple d'épaisseur comprise entre 1 et 5 25 nanomètres. Cette fine couche semi-conductrice peut permettre d'éviter une consommation du Germanium lors de l'étape d'oxydation de la couche semi-conductrice 104. Dans l'exemple de procédé précédemment 30 décrit, le matériau utilisé pour former le masquage à l'oxydation est un matériau apte à retarder l'oxydation 2908924 15 de la couche semi-conductrice 104, et n'est pas nécessairement limité à un matériau diélectrique. Selon une variante de l'exemple de procédé précédemment décrit, au lieu de former une couche semi- 5 conductrice 104 à base de Si1_XGex, on réalise sur la fine couche semi-conductrice 102 plusieurs zones semi-conductrices distinctes ou disjointes, à base de Sil_ XGex et ayant des compositions en Germanium identiques. On dépose tout d'abord sur la fine couche semi- 10 conductrice 102 une couche de masquage 203 par exemple à base d'un matériau diélectrique tel du Si3N4. La couche de masquage 203 peut avoir une épaisseur par exemple de l'ordre de 100 nanomètres, ou comprise par exemple entre 50 et 400 nanomètres. 15 Dans la couche 203 de masquage, on réalise ensuite un ensemble de trous 210, 212, 214, 216, dévoilant la fine couche semi-conductrice 102 (figure 2A). Selon un exemple de mise en oeuvre, les trous 210, 212, 214, 216, peuvent avoir respectivement une forme 20 de grille de transistor ou de canal de transistor. Ensuite, on forme un ensemble de zones 204a, 204b, 204c, 204d, semi-conductrices à base de Si1_XGex (avec 0 x) et de compositions 15 respectives en Germanium différentes peuvent être ainsi réalisés. Pour compléter la formation de transistors, on peut réaliser une grille sur chaque zone 231, 232, 233, 234, à base de Si1_yGey. Pour cela, suite au retrait des blocs de masquage 208a, 208b, 208c, et de 20 la couche 235, un matériau diélectrique de grille, par exemple du Hf02 peut être tout d'abord déposé dans les trous 210, 212, 214, 216, puis au moins un matériau grille, comprenant par exemple au moins un matériau métallique tel que du TiN ou/et au moins un matériau 25 semi-conducteur tel que du polysilicium, qui peut être fortement dopé, par exemple avec du Bore avec un dopage de l'ordre de 1020 atomes/cm3. Le remplissage des trous 210, 212, 214, 216, par le matériau de grille peut être suivi d'une étape de CMP (CMP pour chemical 30 mechanical polishing ou polissage mécano chimique). 2908924 18 Dans un cas par exemple ou les zones semi-conductrices 231, 232, 233, 234, à base de Si1_yGey sont formées avec une composition en Germanium importante, par exemple telle que y est proche de 1, le dépôt du 5 matériau diélectrique de grille peut être précédé par une étape de formation d'une couche d'interface à base de SiO2 et d'épaisseur par exemple comprise entre 0,3 et 3 nanomètres. La couche d'interface peut être réalisée par exemple par croissance d'une fine couche 10 de silicium sur les zones semi-conductrices 231, 232, 233, 234, à base de Si1_yGey puis oxydation de cette fine couche de silicium. Selon une autre variante de l'exemple de procédé précédemment décrit en liaison avec les figures 15 1A-1D, on dépose sur la couche semi-conductrice 104 à base de Si1_XGex, une couche 308 de masquage à base d'un matériau diélectrique 309, par exemple tel que du SiO2, et d'épaisseur par exemple comprise entre 20 nanomètres et 1000 nanomètres (figure 3A). Ensuite, on effectue un 20 retrait d'une partie de la couche 308 de masquage, de manière à lui donner une forme de biseau. Suite à ce retrait, la face supérieure de la couche 308 de masquage réalise un angle non nul avec le plan principal du support 100 ou forme une pente inclinée 25 par rapport au plan principal du support 100 (le plan principal du support 100 étant défini comme un plan passant par le support 100 et parallèle au plan [0; i ; k ] d'un repère orthogonal [0; i ; j ; k ] ) . Dans un cas, par exemple, où le matériau diélectrique 309 est 30 du SiO2, le retrait peut être effectué par exemple par trempage du substrat recouvert par la couche 308 de 2908924 19 masquage, dans une solution à base de HF + H2O, puis par retrait progressif de la solution (figure 3B). Ensuite, on réalise une oxydation de la couche semi-conductrice 104, à haute température 5 semblable à celle décrite dans l'un ou l'autre des exemples de procédé précédemment décrits. La couche 308 en forme de biseau joue le rôle d'un masquage pour cette oxydation. A la suite de cette oxydation, entre la couche 308 de masquage et la couche 104, des zones 10 semi-conductrices331, 332, 333, à base de Si1_yGey (avec y>x) et à différentes teneurs en Ge ou à différentes compositions en germanium, sont formées. Un gradient de concentration en Ge peut être obtenu dans l'épaisseur semi-conductrice située entre la couche 15 isolante 101 et la couche de masquage, dans une direction parallèle au plan principal du support 100. Ce gradient est dépendant de l'angle que réalisait la face supérieure de la couche de masquage 308 avec le plan principal du support 100. 20 Selon un autre exemple de procédé, on réalise sur la couche semi-conductrice 104 à base de Si1_XGex, un masquage 408, comprenant une pluralité de blocs 410a, 410b, 412a, 412b, dont au moins deux blocs 410a, 412a, de compositions différentes ou formés à 25 base de matériaux différents. Le masquage 408 peut être formé par exemple de plusieurs blocs 410a, 410b, à base d'un premier matériau 411 qui peut être diélectrique tel que par exemple du SiO2 et de plusieurs autres blocs 412a, 412b, à base d'un deuxième matériau 413 qui 30 peut être diélectrique tel que par exemple du Si3N4. Dans cet exemple, les blocs 410a, 410b, 412a, 412b, de 2908924 20 masquage peuvent avoir des épaisseur identiques. Les blocs 410a, 410b, à base du premier matériau diélectrique 411 et les blocs 412a, 412b, à base du deuxième matériau 413 diélectrique peuvent être 5 réalisés à l'aide d'un procédé comprenant par exemple plusieurs étapes de dépôt et de photolithographie (figure 4A). Ensuite, une étape d'oxydation de la couche semi-conductrice 104, telle que décrite précédemment, 10 est réalisée à travers les blocs de masquage 410a, 410b, 412a, 412b. De par leurs compositions différentes, les blocs de masquage 410a, 410b, à base du premier matériau diélectrique induisent un retard à l'oxydation des couches semi-conductrices 102 et 104, 15 différent et par exemple inférieur à celui induit par les blocs de masquage 412a, 412b, à base du deuxième matériau diélectrique. Lors de l'étape d'oxydation, la condensation du Germanium et la consommation du Silicium sont plus rapides dans des zones de la couche 20 semi-conductrice 104 situées en regard des blocs de masquage 410a, 410b à base du premier matériau diélectrique 411 que dans d'autres zones de la couche semi-conductrice 104 situées en regard des blocs de masquage 412a, 412b à base du deuxième matériau 25 diélectrique 413. Suite à l'oxydation, on obtient sous les blocs de masquage 410a, 410b, à base du premier matériau diélectrique 411, des zones semi-conductrices 431a, 431b à base de Si1_yGey, ayant une première 30 composition en Germanium, et une teneur en germanium telle que y=y1 (avec y1>x), y1 étant par exemple de 2908924 21 l'ordre de 0,8 à 1. Sous les blocs de masquage 412a, 412b à base du deuxième matériau, d'autres zones semi-conductrices 433a, 433b, à base de Si1_yGey, ayant une deuxième composition en Germanium différente de ladite 5 première composition. Les zones semi-conductrices 433a, 433b situées sous les blocs de masquage à base du deuxième matériau diélectrique, peuvent avoir une teneur en Germanium inférieure à celle des zones semi-conductrices 431a, 431b situées sous les blocs de 10 masquage à base du premier matériau diélectrique et telle que y=y2 (avec x x) et à différentes teneurs en Ge ou à différentes compositions en germanium sont 10 formées. Un gradient de concentration en Ge peut être obtenu, dans une direction parallèle au plan principal du support 100. Les zones semi-conductrices 631, 632, 633 peuvent être recouvertes d'une fine couche isolante à base de SiO2 formée lors de l'oxydation. Cette couche 15 isolante peut être ensuite retirée (figure 6E). Selon une variante (non représentée) de l'exemple qui vient d'être décrit, on peut réaliser des zones à base de Si d'épaisseurs différentes, par formation d'un masquage comportant une pluralité 20 d'ouvertures dévoilant la couche 102 de silicium, puis formation, par exemple par plusieurs épitaxies, de blocs de silicium d'épaisseurs différentes au fond des ouvertures. On forme ensuite sur les blocs de silicium des blocs à base de Si1_XGex, avec 0 x) et à différentes teneurs en Ge ou à 30 différentes compositions en germanium sont formées. REVENDICATIONS 1. Procédé de réalisation d'un dispositif microélectronique comportant une pluralité de zones semi-conductrices à base de Si1_yGey (avec 0 2. Procédé selon la revendication 1, dans lequel les zones semi-conductrices (602a, 602b, 602c) et d'épaisseurs différentes sont des zones d'une couche 20 (602) à base de Si en forme de biseau. 3. Procédé selon la revendication 2, la forme de biseau de la couche (602) à base de Si ayant été formée préalablement à l'étape a) par : 25 -formation d'un masquage (608) en forme de biseau sur la couche (602) à base de Si, - oxydation de la couche de Si à travers ledit masquage (608) en forme de biseau, - retrait dudit masquage (608) en forme de 30 biseau. 2908924 28 4. Procédé selon la revendication 3, le masquage (608) en forme de biseau étant à base d'au moins un matériau isolant tel que du SiO2.