FR 2910704 A1 20080627 FR 0754324 A 20070405 1 PROCEDE DE REALISATION D'UN DISPOSITIF A CIRCUIT INTEGRE INTERCONNECTE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un procédé de réalisation d'un dispositif à circuit intégré interconnecté, c'est-à-dire un circuit intégré connecté à plusieurs couches d'interconnexions. L'augmentation de la densité des circuits intégrés, d'une génération technologique à la génération suivante, est réalisée par le biais de la diminution des tailles des dispositifs élémentaires se trouvant dans les circuits intégrés et des couches d'interconnexions qui les relient. En outre, la complexification de ces circuits nécessite l'utilisation d'un nombre croissant de couches d'interconnexions, dont le rôle s'étend de la connexion locale des dispositifs entre eux pour former des fonctions élémentaires à la connexion de blocs de circuits sur des distances beaucoup plus longues. Cette augmentation de la densité des circuits intégrés est également réalisée en empilant des circuits distincts et en les interconnectant. On intègre ainsi dans un espace réduit plus de fonctionnalités. Cela permet aussi de séparer sur des puces différentes des procédés de fabrication différents, comportant par exemple des contraintes mécaniques et/ou thermiques incompatibles les unes avec les autres, et de séparer les défectivités sur les 2910704 2 différentes couches, donnant ainsi accès à des meilleurs rendements en ce qui concerne la fiabilité des dispositifs obtenus par empilement de circuits intégrés. Cela permet enfin d'optimiser l'intégration 5 des fonctions et des systèmes en réduisant, par l'ajout d'une dimension, les distances moyennes entre blocs de fonctions, ce qui permet d'obtenir une augmentation des vitesses de fonctionnement et une réduction simultanée de la puissance dissipée globalement par le circuit. 10 Selon l'art antérieur, les dispositifs des circuits intégrés sont réalisés dans une zone, dite active, de semi-conducteur et les interconnexions sont réalisées dans des couches supérieures, disposées au- dessus des dispositifs. Dans ce contexte, 15 l'augmentation de la densité de circuits très compacts (par exemple les mémoires SRAM) est particulièrement limitée par la place prise par les couches d'interconnexions et par les espacements nécessaires entre les lignes conductrices contenues dans ces 20 couches d'interconnexions. Il est connu de l'art antérieur de réaliser des interconnexions enterrées. Par exemple, le document US 5 382 832 décrit la formation d'une couche d'interconnexions sur un substrat initial avant de 25 réaliser une étape de collage, sur un substrat de report, de cette couche d'interconnexions, devenant une couche enterrée. Après amincissement par la face arrière du substrat initial, un procédé de réalisation des dispositifs actifs sur film mince et des 30 interconnexions est mis en oeuvre. La couche d'interconnexions enterrée subie donc un budget 2910704 3 thermique élevé lié à la réalisation des dispositifs actifs (par exemple des températures comprises entre 950 C et 1050 C). Le choix des métaux utilisés dans cette couche d'interconnexions enterrée est donc limité 5 à des matériaux réfractaires tels que par exemple le siliciure de tungstène, limitant également le nombre de niveaux d'interconnexions pouvant être réalisés. De plus, le collage doit être réalisé avec des matériaux différents de ceux présents en surface de la couche 10 d'interconnexions (oxyde et métal), par exemple en encapsulant le métal des interconnexions de la couche enterrée par du polysilicium. Pour réaliser un composant comportant une superposition de plusieurs dispositifs à circuits 15 intégrés, il est possible de mettre en oeuvre des techniques dites intrusives , autorisant une occupation de l'espace sur une partie ou sur toutes les couches d'interconnexions des dispositifs, ou des techniques dites non intrusives occupant seulement 20 la partie supérieure des dispositifs, telles que le flip-chip ou bumping , ou le collage. Les techniques non intrusives présentent l'avantage de ne pas modifier le procédé de fabrication ou le design des dispositifs empilés, et permettent d'accéder à une 25 quantité d'interconnexions bien plus importante que les techniques intrusives puisque l'intégralité de la surface supérieure des dispositifs est disponible, sans préjudice pour l'occupation des niveaux inférieurs. Toutefois, ces techniques non intrusives ne peuvent 30 être mises en oeuvre que pour la connexion de deux dispositifs disposés face à face. Lorsqu'un troisième 2910704 4 dispositif doit être connecté, une technique intrusive doit être mise en oeuvre afin de pouvoir reprendre des connexions au moins sur le second dispositif. Le document US 6 624 046 décrit une 5 structure composée de circuits intégrés empilés et interconnectés entre eux par des interconnexions verticales. Les circuits intégrés sont initialement réalisés sur différentes plaquettes. Dans un exemple avec deux circuits, le circuit intégré de la seconde 10 plaquette est reporté sur la première à l'aide d'un collage avec alignement. Après élimination du substrat initial de la seconde plaquette, des trous sont ouverts sur des plots métalliques réalisés précédemment lors des étapes d'interconnexions des premier et second 15 circuits intégrés. Ces trous sont ensuite remplis d'une couche métallique qui connecte entre eux les plots. La reprise du procédé après report du second circuit sur le premier circuit a pour objectif de connecter les circuits entre eux. Elle peut permettre également de 20 connecter des blocs du second circuit. Dans tous les cas, la reprise des interconnexions se fait sur des plots métalliques préalablement définis. L'alignement réalisé pendant l'étape de collage est nécessaire pour que les plots métalliques des deux circuits intégrés 25 soient convenablement alignés l'un par rapport à l'autre. Les performances pour un tel alignement étant limitées actuellement à quelques microns, ce procédé ne peut pas être utilisé pour la réalisation d'interconnexions locales dans des zones denses de 30 circuit. 2910704 EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un procédé permettant de limiter l'encombrement lié à ces interconnexions ainsi que de 5 limiter leurs longueurs, et ainsi optimiser les performances des circuits intégrés reliés à ces interconnexions, notamment par la réduction des résistances et capacités parasites liées aux interconnexions. Pour cela, la présente invention propose un mode de réalisation d'une structure de type circuit intégré comportant des interconnexions au-dessus et au-dessous de la zone active sur laquelle sont réalisés des dispositifs semi-conducteurs du circuit intégré. La présente invention consiste en un procédé de réalisation d'un dispositif à circuit intégré interconnecté, comportant au moins les étapes de . a) réalisation d'un circuit intégré sur une 20 première face d'une couche active à base d'au moins un semi-conducteur d'un premier substrat, le circuit intégré comportant plusieurs dispositifs semi- conducteurs et au moins une première couche d'interconnexions reliée électriquement au moins à l'un 25 des dispositifs semi-conducteurs, lesdits dispositifs semi-conducteurs étant disposés entre la première couche d'interconnexions et le premier substrat, b) collage du circuit intégré sur un second substrat ne comportant pas de motifs d'alignement, le 30 circuit intégré étant disposé entre les deux substrats, 5 10 15 2910704 6 c) suppression d'une partie passive du premier substrat, la couche active étant conservée sur le circuit intégré, d) réalisation d'au moins une seconde 5 couche d'interconnexions, reliée électriquement au moins à l'un des dispositifs semi-conducteurs, et/ou à la première couche d'interconnexions, et/ou à la couche active, du côté d'une seconde face, opposée à la première face, de la couche active. 10 Ainsi, le nombre de couches d'interconnexions du dispositif peut être multiplié, sans contraintes vis-à-vis des matériaux utilisés, ce qui permet en particulier d'augmenter la densité d'intégration des fonctions élémentaires réalisées dans 15 le circuit intégré (cellules SRAM, portes NAND/NOR, ...). De plus, le couplage capacitif entre les couches d'interconnexions situées au-dessous et au-dessus de la zone active est faible, ce qui induit une flexibilité supplémentaire lors de la conception des 20 circuits intégrés, c'est-à-dire de la disposition interne des dispositifs semi-conducteurs du circuit intégré et de la disposition des couches d'interconnexions. Ce procédé est compatible avec les 25 enchaînements technologiques usuels de la fabrication de dispositifs en microélectronique. Les budgets thermiques mis en oeuvre durant ce procédé sont également compatibles les uns avec les autres : on réalise tout d'abord des dispositifs actifs 30 de circuit intégré (Front-End), mettant en oeuvre des procédés à fort budget thermique en absence de 2910704 7 contamination métallique, puis on réalise des couches d'interconnexions (Back-End), mettant en oeuvre des procédés à budget thermique limité. L'étape de report (collage + élimination de la partie passive du premier 5 substrat) s'insère entre les réalisations des couches d'interconnexions. Elle est réalisée à basse température, et est donc compatible avec les métaux usuellement utilisés en microélectronique tels que le cuivre ou l'aluminium. 10 L'étape de collage ne nécessite pas d'alignement particulier et l'introduction de cette étape n'a de ce fait pas d'impact significatif sur les règles de dessin (contraintes dimensionnelles). Le procédé est totalement compatible avec l'utilisation 15 des règles de dessin des technologies de l'art antérieur. L'étape c) de suppression de la partie passive du premier substrat peut être réalisée par implantation ionique dans le premier substrat, 20 délimitant la partie passive de la couche active, puis par la réalisation d'un clivage entre la partie passive et la couche active. La couche active peut être une partie d'une couche, à base du matériau semi-conducteur, formant le 25 premier substrat. Dans une variante, le premier substrat peut comporter un empilement formé de la couche active, d'une couche intermédiaire et d'une autre couche, ladite autre couche pouvant être à base de semi- 30 conducteur et la couche intermédiaire pouvant être à base d'un matériau apte à être gravé sélectivement par 2910704 8 rapport au matériau de la couche active, la partie passive du premier substrat pouvant comporter ladite autre couche et éventuellement la couche intermédiaire. La couche intermédiaire peut être à base d'oxyde et/ou 5 de nitrure et/ou d'un semi-conducteur différent de ceux de ladite autre couche et de la couche active. Le premier substrat peut par exemple être un substrat SOI. Le procédé peut comporter en outre, entre l'étape a) de réalisation du circuit intégré et l'étape 10 b) de collage, une étape de dépôt d'une couche diélectrique sur le circuit intégré, le collage du circuit intégré sur le second substrat pouvant être réalisé par l'intermédiaire de cette couche diélectrique. 15 Ainsi, contrairement aux procédés de l'art antérieur, le procédé selon l'invention ne nécessite pas d'étape pour encapsuler le métal et l'oxyde de la couche d'interconnexions par un autre matériau comme du polysilicium car le seul matériau présent en surface du 20 circuit intégré est un diélectrique, tel qu'un oxyde. Le collage réalisé est donc un collage moléculaire oxyde sur oxyde peu contraignant à mettre en oeuvre. Le second substrat peut comporter une couche de support sur laquelle est disposée une couche 25 diélectrique, le circuit intégré pouvant être collé, à l'étape b), sur ladite couche diélectrique. La première et/ou la seconde couche d'interconnexions peuvent être réalisées par lithographie selon des marques d'alignement réalisées 30 dans la couche active. 2910704 9 Le dispositif peut être une cellule mémoire de type SRAM ou une bascule D dynamique comportant plusieurs transistors MOS, le procédé pouvant comporter en outre la réalisation d'au moins une troisième couche 5 d'interconnexions, reliée à la seconde couche d'interconnexions, du côté de la seconde face de la couche active. Ce procédé peut être utilisé indifféremment avec toutes les architectures de transistors MOS sur 10 film mince (SOI partiellement déserté, SOI complètement déserté, double grille planaire, FinFET, Trigate, ...) et avec tous les matériaux semi-conducteurs (Si, SiGe, Ge, AsGa, ...), par exemple dans la réalisation de mémoires de type SRAM intégrées dans des circuits intégrés de 15 type ASIC, des microprocesseurs ou encore des microcontrôleurs, ainsi que des architectures sur substrat massif (bulk), avec un procédé de type Smart-CutTM Le second substrat peut comporter au moins 20 un circuit intégré et/ou un plot de connexion électrique. Le second substrat peut également être un second dispositif à circuit intégré. Les liaisons électriques des premières et secondes couches d'interconnexions peuvent comporter 25 des contacts métalliques et/ou des parties électriquement conductrices de la couche active. Dans ce cas, au moins un contact métallique peut traverser la couche active par l'intermédiaire de trous réalisés dans la couche active, ces trous traversant au moins 30 partiellement la couche active, ou peut pénétrer dans la couche active sans la traverser. De plus, au moins 2910704 10 un contact métallique peut être isolé électriquement de la couche par des portions de matériau diélectrique entourant ce contact métallique. Ce procédé est particulièrement intéressant 5 à mettre en oeuvre pour la réalisation de circuits intégrés de type numérique ou mixte (analogique/numérique), tels que des mémoires SRAM. La mise en oeuvre du procédé selon l'invention permet notamment de réaliser une implantation physique 10 compacte d'une cellule mémoire SRAM, par exemple à 4 transistors MOS (SRAM 4T), grâce aux couches d'interconnexions se trouvant au-dessus et au-dessous de la couche active de la cellule mémoire. En effet, les limitations en taille pour une telle cellule sont 15 fixées par les largeurs et espacements des couches d'interconnexions, ainsi que les largeurs et longueurs des transistors MOS et l'espacement grille/couche active de chaque transistor. Le procédé selon l'invention permet de réduire les contraintes 20 dimensionnelles portant notamment sur les métallisations, ou couches d'interconnexions, contribuant ainsi à l'amélioration de la densité d'intégration et des rendements de fabrication. De plus, du fait de l'orientation identique des 25 transistors de la mémoire, les effets de gradients sont minimisés, réduisant également les effets de désappariement entre les mémoires, et contribuant ainsi à l'amélioration des rendements. Enfin, aucune dérogation aux règles de dessin n'est nécessaire à la 30 réalisation d'une telle cellule mémoire par ce procédé mais cette compacité du dispositif peut également être 2910704 11 améliorée en envisageant des violations de règles de dessins. La réalisation d'une cellule mémoire SRAM à transistors double grille par le procédé selon 5 l'invention permet d'avoir au moins une des couches d'interconnexions sous la couche active. Il est ainsi possible de connecter les zones de drain et de source et les grilles par au moins une couche d'interconnexions se trouvant au-dessus et/ou au moins 10 une couche d'interconnexions se trouvant au-dessous des transistors. La réalisation d'une cellule mémoire SRAM à 4 transistors double grille par le procédé selon l'invention permet par exemple de réduire la surface du 15 circuit d'au moins 14 % par rapport à une telle mémoire réalisée par un procédé de l'art antérieur, c'est-à-dire passer, par exemple, d'une surface égale à environ 0,17 pm' à une surface égale à environ 0,149 pm', pour des règles de dessin correspondant à un noeud 20 technologique de 45 nm. Le procédé selon l'invention est également particulièrement intéressant pour la réalisation de dispositifs en technologie SOI, tels qu'une bascule dynamique, la réduction de la surface du circuit 25 pouvant être d'au moins 10 % par rapport à une réalisation selon un procédé de l'art antérieur. La présente invention concerne également un procédé de réalisation d'un composant électronique, comportant au moins une étape d'empilement et de 30 connexion électrique entre au moins deux dispositifs à 2910704 12 circuit intégré réalisés selon l'un des procédés décrits précédemment. Ce procédé peut comporter, avant l'étape d'empilement, une étape de suppression d'au moins un 5 second substrat de report d'un dispositif à circuit intégré. Le procédé peut comporter en outre une étape de report et de connexion électrique du composant électronique sur un substrat. 10 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur 15 lesquels : - les figures 1 à 6 représentent les étapes d'un procédé de réalisation d'un dispositif à circuit intégré, objet de la présente invention, selon un mode de réalisation particulier, 20 - les figures 7A à 7D représentent des exemples de contacts électriques réalisés dans un dispositif à circuit intégré, objet de la présente invention, - les figures 8 à 10 représentent des 25 composants comportant plusieurs dispositifs à circuit intégré, également objets de la présente invention, - la figure 11 représente un schéma électrique d'une cellule mémoire SRAM à quatre transistors, 2910704 13 - les figures 12 à 15 représentent les étapes d'un procédé de réalisation d'une cellule mémoire SRAM à quatre transistors, objet de la présente invention, 5 - les figures 16 et 17 représentent des vues en coupe d'une cellule mémoire SRAM à quatre transistors réalisée selon un procédé objet de la présente invention, - la figure 18 représente un schéma 10 électrique d'une bascule D dynamique à base de transistors MOS, - les figures 19 à 22 représentent les étapes de réalisation d'une bascule D dynamique à transistors MOS selon un procédé, objet de la présente 15 invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. 20 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et 25 modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. 2910704 14 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord aux figures 1 à 6 qui représentent les étapes d'un procédé de réalisation d'un dispositif à circuit intégré 100. 5 On réalise tout d'abord un premier substrat initial à base d'un matériau semi-conducteur massif tel que du silicium, ou, comme représenté sur la figure 1, un premier substrat comportant une couche épaisse 102 (c'est-à-dire dont l'épaisseur est par exemple égale à 10 environ 700 pm) servant de support mécanique, par exemple à base de semi-conducteur tel que du silicium, une couche intermédiaire 104, par exemple à base d'oxyde et/ou de nitrure et/ou d'un semi-conducteur tel que du SiGe, et d'une couche active 106 à base de semi- 15 conducteur (Si, Ge, GaAs, ...). Lorsque la couche intermédiaire 104 est à base d'un matériau présentant une sélectivité de gravure par rapport au matériau de la couche active 106, par exemple à base de semi-conducteur, celui-ci peut être différent des semi- 20 conducteurs de la couche active 106 et de la couche épaisse 102. Le premier substrat peut par exemple être un substrat SOI (silicium sur isolant). Comme représenté sur la figure 2, on réalise ensuite un circuit intégré 108 de manière 25 classique (dépôt de couches, photolithographies, gravures, ...) sur la couche active 106, le circuit intégré 108 comportant ici plusieurs dispositifs semi-conducteurs. Ainsi, la couche active 106 comporte des zones actives 106a faisant partie ou non des 30 dispositifs semi-conducteurs du circuit intégré 108, et des zones d'isolation 106b réalisées soit par une 2910704 15 oxydation locale obtenue par traitement thermique, soit par une gravure de la couche 106 ou une réalisation de tranchées d'isolation (STI pour Shallow Trench Isolation ), et un remplissage ultérieur des zones 5 gravées ou des tranchées d'isolation par un matériau isolant 134, représenté sur la figure 6. Le circuit intégré 108 comporte une ou plusieurs couches d'interconnexions. Sur l'exemple de la figure 2, le circuit intégré 108 comporte deux premières couches 10 d'interconnexions 110, 112 à base d'un matériau électriquement conducteur, destinées à acheminer des signaux électriques. Les couches d'interconnexions 110, 112 peuvent par exemple être entourées d'un matériau diélectrique 113. 15 Une couche diélectrique 114 est ensuite déposée sur le circuit intégré 108, au-dessus des couches d'interconnexions 110, 112, puis planarisée (figure 3). La structure réalisée précédemment est 20 ensuite collée sur un second substrat de report 116, ne comportant pas de motifs d'alignement, par l'intermédiaire de la couche diélectrique 114 (figure 4). Dans ce mode de réalisation, la couche diélectrique 114 est à base d'oxyde de silicium, le 25 second substrat 116 comportant une couche 118 à base d'un matériau massif tel que du silicium, servant de support mécanique, sur lequel est disposé une couche diélectrique 120 par exemple à base d'oxyde de silicium, le collage réalisé entre le second substrat 30 116 et le reste de la structure étant un collage moléculaire entre la couche diélectrique 114 et la 2910704 16 couche diélectrique 120 réalisé à basse température (entre environ 200 C et 450 C). Comme représenté sur la figure 5, la partie mécanique passive du premier substrat, c'est-à-dire la 5 couche épaisse 102 et la couche intermédiaire 104, est ensuite éliminée par amincissement mécanique (grinding) et/ou soit par amincissement chimique jusqu'à la couche intermédiaire 104, cette couche intermédiaire 104 pouvant être ensuite éliminée sélectivement par rapport 10 à la couche active 106 par voie chimique humide ou par gravure plasma. Dans le cas d'une couche intermédiaire 104 diélectrique, par exemple l'oxyde enterré d'un premier substrat SOI, celle-ci peut être conservée. Dans le cas d'un substrat initial massif, 15 l'élimination de la partie passive du premier substrat peut se faire à l'aide d'un procédé de type Smart-CutTM, c'est-à-dire par implantation ionique dans le premier substrat, marquant ainsi la frontière entre les parties active et passive du premier substrat, puis par une 20 séparation, ou clivage, de ces deux parties. Après cette étape d'élimination de la partie passive du premier substrat, on réalise une ou plusieurs couches d'interconnexions sur la couche active 106, sur la face opposée à la face comportant le 25 circuit intégré 108. Sur la figure 6, deux secondes couches d'interconnexions 122 et 124 sont réalisées sur la couche active 106. Ces secondes couches d'interconnexions 122, 124 peuvent être réalisées par lithographie, en utilisant par exemple des marques 30 d'alignement réalisées avant le collage de la structure, sur la couche active 106, du côté de la face 2910704 17 comportant le circuit intégré 108, utilisées précédemment pour la réalisation des premières couches d'interconnexions 110, 112 et lisibles, après le collage, du côté de la face opposée à la face 5 comportant le circuit intégré 108. Les secondes couches d'interconnexions 122, 124 peuvent également être réalisées en utilisant des marques d'alignement implémentées spécifiquement pour la réalisation des secondes couches d'interconnexions 122, 124 dans la 10 couche active 106, de façon symétrique par rapport à la face opposée à la face de la couche active 106 comportant le circuit intégré 108, ou dans les premières couches d'interconnexions 110, 112 du circuit intégré 108, ces marques étant dans ce cas lues par 15 transparence après l'étape de collage. Un matériau diélectrique 134 est également déposé autour des secondes couches d'interconnexions 122, 124. Des trous de contact, pour réaliser des métallisations formant des contacts par exemple à base 20 d'un métal tel que du tungstène, reliant les couches d'interconnexions 122, 124 au circuit intégré 108, peuvent être réalisés soit au niveau des couches d'interconnexions du circuit intégré 108, soit au niveau d'électrodes des dispositifs semi-conducteurs du 25 circuit intégré 108. Sur la figure 6, un trou de contact est ouvert dans la couche active 106 au niveau d'une zone active 106a formant la source ou le drain d'un transistor 128, permettant la réalisation d'un contact 126 entre cette source ou ce drain du 30 transistor 128 et la couche d'interconnexions 122. Ce trou de contact peut être réalisé soit dans le matériau 2910704 18 diélectrique 134 et s'arrêter sur la face de la couche active 106 ne comportant pas le circuit intégré 108, soit, plus profondément du côté de la face de la couche active 106 ne comportant pas le circuit intégré 108, 5 jusqu'à atteindre le siliciure formé dans la couche active 106 dans cette zone de source ou de drain lors de la fabrication du transistor 128. Dans le cas d'un contact réalisé entre une des secondes couches d'interconnexions 122, 124 et la grille d'un transistor 10 du circuit intégré 108, par exemple le transistor 130 et la seconde couche d'interconnexions 122 sur la figure 6, un contact 132 est réalisé à travers le matériau diélectrique 134, une zone isolante 106b de la couche active 106 et le diélectrique de grille du 15 transistor 132. Lorsque la couche intermédiaire 104 est conservée avant le collage sur le second substrat 116, les trous de contacts sont réalisés à travers cette couche intermédiaire 104. Les secondes couches d'interconnexions peuvent être reliées localement sur 20 des zones actives de la couche active, sur des grilles des dispositifs semi-conducteurs du circuit intégré, ou plus généralement sur des zones de petites dimensions de la couche active. Des exemples de contacts électriques 25 permettant la réalisation de connexions électriques avec les premières couches d'interconnexions 110, 112 et les secondes couches d'interconnexions 122, 124 par l'intermédiaire de la couche active 106 vont être décrits en liaison avec les figures 7A à 7D. 30 Dans l'exemple de la figure 7A, la couche active 106 est obtenue à partir d'un substrat de type 2910704 19 SOI à déplétion totale, les zones actives étant réalisées sur toute l'épaisseur de la couche 106, par exemple égale à environ 400 nm. Le transistor 128 est ici isolé du reste de la couche active 106 par des 5 trous, ou tranchées d'isolation ou encore caissons, 136 traversant complètement la couche active 106. Un contact 138 relie électriquement les premières couches d'interconnexions 110, 112 à une zone active de source ou de drain du transistor 128, en s'arrêtant au niveau 10 d'une face extérieure de la couche 106. Un autre contact 140 relie électriquement les secondes couches d'interconnexions 122, 124 à cette zone active de source ou de drain du transistor 128. Contrairement au contact 138 s'arrêtant au niveau de la face extérieure 15 de la couche 106, le contact 140 pénètre dans la couche 106, jusqu'à être en contact avec le siliciure formé dans la couche active 106. On a donc une liaison électrique, formée par les deux contacts 138, 140, reliant la zone active de source ou de drain du 20 transistor 128 aux couchesd'interconnexions 110, 112, 120 et 122 se trouvant des deux côtés de la couche active 106. Comme représenté sur la figure 7B, il est possible de relier les secondes couches 25 d'interconnexions 120, 122 et aux premières couches d'interconnexions 110, 112 par l'intermédiaire d'un seul contact 142 formé lors de la réalisation des couches d'interconnexions 122, 124, et passant à travers un trou 136 traversant totalement la couche 30 active 106 au niveau d'un caisson d'isolation. On obtient un contact 142 d'impédance inférieure à celle 2910704 20 de deux contacts formés chacun d'un côté de la couche active 106 et reliés entre eux par une portion électriquement conductrice de la couche active 106. Sur l'exemple de la figure 7C, la couche 5 active 106 a une épaisseur supérieure à celle des exemples des figures 7A et 7B. Dans cet exemple de réalisation, la couche active 106 a par exemple une épaisseur égale à environ 20 pm, et est par exemple obtenue à partir d'un substrat massif. Ici, les trous 10 d'isolation 136 ne traversent pas complètement la couche active 106. Le contact 138, par exemple similaire à celui représenté sur la figure 7A, relie la zone active de source ou de drain du transistor 128 aux premières couches d'interconnexions 110, 112. Un second 15 contact 144, relié aux secondes couches d'interconnexions 122, 124, non représentées sur la figure 7C, traverse la couche active 106 jusqu'à atteindre la zone active de source ou de drain du transistor 128. Des portions de matériau diélectrique 20 146, par exemple à base d'hafnium, sont formées autour du contact 144 afin d'isoler ce contact 144 de la couche active 106 et des autres contacts traversant la couche active 106. Un tel contact peut par exemple être réalisé en gravant une cavité dans la couche active 25 106, définissant le futur emplacement du contact, en déposant, par exemple par un procédé basse pression ou CVD ou ALD (dépôt de couche atomique), le matériau diélectrique 146 dans la cavité, en gravant de manière anisotrope le matériau diélectrique 146 puis en 30 remplissant ensuite la cavité par un matériau 2910704 21 métallique tel que du tungstène pour former le contact 144. La figure 7D représente un exemple de contact formé à travers la couche active 106 qui est 5 ici similaire à celle représentée sur l'exemple de la figure 7C. Un seul contact 148 est formé pour relier électriquement les premières couches d'interconnexions 110, 112 aux secondes couches d'interconnexions 122, 124, non représentées sur cette figure 7D. Le contact 10 148 passe à travers un trou 136 et traverse également le reste de la couche active 106 non traversé par le trou 136. Des parois diélectriques 150 isolent électriquement le contact 148 du reste de la couche active 106 et des autres contacts formés dans la couche 15 active 106. De tels contacts entre les couches d'interconnexions se trouvant des deux côtés opposés de la couche active 106 permettent d'acheminer des signaux dans un ou plusieurs des niveaux d'interconnexions. 20 Le procédé décrit précédemment permet la réalisation d'un dispositif à circuit intégré comportant plusieurs niveaux d'interconnexions de chaque côté de sa couche active. Plusieurs de ces dispositifs peuvent être ensuite reliés entre eux afin 25 de former un composant électronique à multiple niveaux d'active. Comme représenté sur la figure 8, le procédé décrit précédemment peut être mis en oeuvre pour la réalisation d'un composant 400 comportant plusieurs 30 dispositifs à circuits intégrés empilés. Sur l'exemple de la figure 8, le composant 400 comporte trois 2910704 22 dispositifs 402 à 404. Chaque dispositif 402 à 404 peut être réalisé indépendamment l'un de l'autre, par exemple de manière similaire au dispositif 100 tel que décrit précédemment en liaison avec les figures 1 à 6. 5 Par rapport au dispositif 100 de la figure 6, les dispositifs 402 à 404 comportent de chaque côté de leur couche active quatre couches d'interconnexions. Bien entendu, les dispositifs pourraient comporter un nombre totalement différent (inférieur ou supérieur) de 10 couches d'interconnexions. Des couches d'interconnexions 410, 414, 418 et 420 formant une partie des faces extérieures des dispositifs 402 à 404 comportent des plots de connexion appelés micropads , permettant de connecter électriquement les 15 dispositifs entre eux. Sur l'exemple de la figure 8, les micro-pads 410 et 418 sont en contact afin de connecter électriquement le dispositif 402 au dispositif 403, les micro-pads 414 et 420 étant également en contact afin de connecter électriquement 20 le dispositif 403 au dispositif 404. Enfin, les dispositifs 402 et 404 comportent, sur une de leur face extérieure, des plots de connexion appelés macropads 412 et 416, permettant de connecter le composant 400 à l'environnement extérieur. 25 Pour réaliser le composant 400, on réalise tout d'abord l'un des dispositif à circuit intégré, par exemple le dispositif 404, de manière similaire au dispositif 100 des figures 1 à 6. On réalise ensuite le dispositif 403, également de manière similaire au 30 dispositif 100. Le second substrat de report, équivalent au substrat 116 du dispositif 100, sur 2910704 23 lequel a été reporté le dispositif 403 durant sa réalisation, est séparé du dispositif 403 afin de pouvoir assembler le dispositif 403 sur le dispositif 404. Pour cela, le dispositif 403 est reporté sur ce 5 second substrat de manière temporaire, afin de pouvoir ensuite le supprimer ou le retirer et mettre à nu les micro-pads 420. Ce second substrat de report peut être supprimé par des techniques par exemple similaires aux techniques décrites précédemment pour la suppression de 10 la couche épaisse 102 et de la couche intermédiaire 104 du dispositif 100 (amincissement mécanique ou chimique, procédé Smart-out', ...), ou encore en ne réalisant qu'un collage partiel du dispositif 403 sur le second substrat lors de son report sur ce second substrat, ou 15 encore par d'autres techniques. Le dispositif 402 est ensuite réalisé et assemblé sur le dispositif 403 de manière similaire à celle décrite précédemment pour le dispositif 403. Dans une variante de réalisation du 20 composant 400, il est possible de réaliser tout d'abord le dispositif 404 par exemple de manière similaire au dispositif 100 des figures 1 à 6. On réalise ensuite partiellement (couche active et première couches d'interconnexions, correspondant aux étapes des figures 25 1 et 2 de la réalisation du dispositif 100) le dispositif 403. Ensuite, le dispositif 403 est reporté directement sur le dispositif 404, le dispositif 404 servant de second substrat de report. La réalisation du dispositif 403 est ensuite achevée (retrait du premier 30 substrat et réalisation des secondes couches d'interconnexions) de manière sensiblement similaire à 2910704 24 celle décrite précédemment. Le dispositif 402 est ensuite réalisé partiellement, reporté sur le dispositif 403 et sa réalisation est achevée. Cette variante est de préférence mise en oeuvre lorsque le ou 5 les dispositifs servant de substrat de report supportent les conditions thermiques et mécaniques imposées lors de l'achèvement du dispositif reporté. De préférence, ces seconds substrats, ainsi que les premiers substrats sur lesquels sont formés les 10 composants actifs des dispositifs (par exemple le substrat 102 du dispositif 100), sont séparés des dispositifs sans détérioration afin de pouvoir les réutiliser ultérieurement, par exemple pour réaliser les dispositifs suivants destinés à faire partie du 15 composant. Une variante de réalisation du composant 400 est représentée sur la figure 9. Sur cette figure, le circuit 400 ne comporte pas le dispositif 403, le dispositif 402 étant relié directement au dispositif 20 404. Dans cette variante, les dispositifs 402 et 404 sont connectés électriquement entre eux avant de retirer les seconds substrats de report, ici 406 et 408. De plus, contrairement au composant 400 de la figure 8, ce sont les micro-pads se trouvant du côté 25 d'une face de la couche active ne comportant pas les composants actifs des deux dispositifs 402 et 404 qui sont connectés entre eux. De préférence, cette variante est mise en oeuvre lorsque la suppression ou le retrait des seconds substrats de report 406 et 408 ne détériore 30 pas les dispositifs 402 et 404. 2910704 25 Les micro-pads et les macro-pads du composant 400 peuvent être réalisés par double damascène , c'est-à-dire en réalisant des cavités dans le matériau diélectrique destiné à entourer les couches 5 d'interconnexions, puis à remplir ces cavités par un matériau métallique tel que du cuivre pour former les micro-pads ou macro-pads. Les contacts entre les différents niveaux d'interconnexions peuvent également être réalisés en formant des cavités dans le matériau 10 diélectrique, puis en les remplissant par du métal. Une couche d'adhésif métallique, non représentée, peut être déposée de manière sélective entre les micro-pads de deux dispositifs destinés à être interconnectés, sur l'un ou l'autre des dispositifs. L'assemblage entre 15 deux dispositifs peut également être obtenue par soudure, thermo-compression, ou autre. Après le retrait d'un substrat recouvrant des micro-pads, et avant de réaliser la connexion de ces micro-pads, les surfaces des micro-pads destinées à 20 réaliser des connexions électriques sont convenablement mises à nu. Pour cela, durant la réalisation du dispositif, les micro-pads peuvent être recouverts d'une couche d'arrêt, par exemple à base de SiO2 et/ou de HfO2r qui peut ensuite être éliminée après retrait 25 du substrat. Lorsque les micro-pads sont destinés à être connectés par thermo-compression ou assemblage par matériau fusible, les surface des micro-pads peuvent être dégagées par une attaque chimique, ou gravure, du diélectrique se trouvant autour des micro-pads. De 30 préférence, cette gravure ne sera pas réalisée en cas de collage hétérogène, c'est à dire collage de 2910704 26 diélectrique avec du métal, afin de conserver les surfaces du dispositif planes. Ceci s'applique également pour les macro-pads. La connexion des micro-pads peut impliquer 5 une préparation spécifique de la face à assembler d'un dispositif, notamment pour les micro-pads qui ne sont pas destinés à être en contact avec un substrat temporaire. Pour cela, on peut par exemple mettre en oeuvre un dépôt tel qu'un dépôt électrolytique d'un 10 matériau fusible ou thermo-compressible, puis une texturation de cette face. C'est également le cas pour les macro-pads. Les connexions de packaging finales du composant peuvent être envisagées de plusieurs 15 manières. Si le nombre de dispositifs à circuit intégré est important, la tenue mécanique du composant peut permettre de le manipuler en ne conservant aucun substrat des dispositifs à circuit intégré. C'est le cas du composant 400 représenté sur la figure 8. Si la 20 tenue mécanique n'est pas suffisante, le composant peut alors comporter des macro-pads qu'au niveau d'une seule face, l'autre face étant disposée contre un substrat. Il est également possible, comme représenté sur la figure 10, qu'un composant 500 soit assemblé sur 25 un substrat 510 qui soit une puce électronique, comportant par exemple ici un circuit électronique 508. Sur l'exemple de la figure 10, la surface du circuit électronique 508 est supérieure à celle des dispositifs du composant 500. La connexion entre le circuit 508 et 30 le composant 500 est réalisée par l'intermédiaire de micro-pads 504 et 506, les connexions extérieures étant 2910704 27 réalisées par l'intermédiaire des macro-pads 502 disposés sur la face supérieure du composant 500 et les macro-pads 512 du circuit 508. Il est également possible que les connexions extérieures ne soient 5 réalisées que par l'intermédiaire des macro-pads 512 du circuit 508, le composant 500 pouvant ne pas comporter de macro-pads. Dans une autre variante, le substrat 510 pourrait ne pas comporter le circuit 508, et comporter par exemple des circuits spécifiques d'entrées/sorties 10 ou seulement comporter quelques niveaux de métallisation permettant la réalisation d'un routage passif des signaux électriques provenant du composant 500. Enfin, dans une autre variante, les macro-pads peuvent ne pas être au niveau du substrat 510 mais 15 déportés au niveau de la face supérieure du composant 500 grâce à des portions de matériau diélectrique réalisées sur le substrat 510 et d'une hauteur sensiblement équivalente à celle du composant 500. Cette dernière variante, plus encombrante, présente 20 l'avantage d'une compatibilité optimale avec diverses technologies actuelles (tests électriques, packaging,_). L'empilement, ou l'assemblage, des dispositifs à circuit intégré peut se faire en empilant 25 plusieurs wafers (ou substrats) les uns sur les autres, chaque wafer comportant plusieurs dispositifs à circuit intégré réalisés les uns à côté des autres. Ainsi, on réalise directement plusieurs composants électroniques, chaque composant comportant le même empilement de 30 dispositifs à circuit intégré. Dans une variante, l'assemblage des dispositifs à circuit intégré peut 2910704 28 être réalisé après que les dispositifs à circuit intégré de chaque wafer aient été séparés les uns des autres. Dans ce cas, il est possible d'éliminer les dispositifs à circuit intégré défaillants avant la 5 réalisation de l'empilement, en ayant toutefois un nombre d'étapes de réalisation plus important. Le choix de l'une ou de l'autre de ces deux solutions est réalisé en fonction de critères techniques et économiques relatifs à la mise en oeuvre industrielle du 10 procédé. On se réfère maintenant à la figure 11 qui représente un schéma électrique d'une cellule mémoire SRAM 200 à quatre transistors double grille 202, 204, 206 et 208. 15 La cellule 200 comporte plusieurs lignes d'interconnexions . -une ligne d'adressage 210, ou ligne de mot WL, reliée aux grilles des transistors 206 et 208, - une ligne de potentiel de référence 212, 20 par exemple la masse, reliée aux sources des transistors 202 et 204, - deux lignes de bits 214 et 216, respectivement reliées au drain des transistors 206 et 208, sur lesquelles sont appliquées les valeurs des 25 bits à stocker dans la cellule mémoire 200. La cellule mémoire SRAM 200 comporte également d'autres lignes de connexions reliant les transistors 202 à 208 entre eux. Le procédé exposé précédemment pour la 30 réalisation d'un dispositif à circuit intégré 2910704 29 quelconque va être décrit pour la réalisation de cette cellule mémoire 200. La technologie double grille permet d'envisager de façon additionnelle la réalisation d'au 5 moins une couche d'interconnexions sous le niveau actif des transistors. Ainsi, il est possible de connecter les drain, source et grilles des transistors directement par le dessus ou le dessous. Un exemple de réalisation de la cellule 10 mémoire SRAM 200 va maintenant être décrite en liaison avec les figures 12 à 15. Sur la figure 12, les quatre transistors 202, 204, 206 et 208 sont réalisés sur un premier substrat par exemple similaire au premier substrat du 15 dispositif 100 formé par les couches 102, 104 et 106, par exemple un substrat SOI. Seule la couche active 106 est donc visible sur la figure 12. Ce premier substrat pourrait également être un substrat massif à base d'au moins un semi-conducteur. Les quatre transistors 202 20 à 208 peuvent être obtenus de manière classique par dépôt de couches, photolithographies, gravures, sur la couche active 106. Comme pour le dispositif 100, la couche active 106 de la cellule mémoire 200 comporte des zones actives, faisant partie des transistors, et 25 des zones d'isolation. Chacun des transistors 202 à 208 comporte une double grille, respectivement 202a à 208a, une source, respectivement 202b à 208b, et un drain, respectivement 202c à 208c. Chaque double grille 30 comporte une grille passant au-dessous du canal du transistor et une grille passant au-dessus du canal du 2910704 30 transistor (par rapport à la vue de dessus de la figure 12). Sur l'exemple de la figure 12, le transistor MOS 202 a les mêmes dimensions et orientation source et drain que le transistor MOS 204. 5 Le transistor 206 a également les mêmes dimensions et orientation source et drain que le transistor 208. De plus, dans ce mode de réalisation, les transistors 202 et 204 sont des NMOS, les transistors 206 et 208 étant des PMOS. Du fait de l'orientation identiques des MOS, 10 les effet de gradients sont minimisés et donc les effets de désappariements entre dispositifs aussi, contribuant aussi à l'amélioration des rendements. Les grilles passant au-dessus des canaux des transistors 204 et 206 sont formées par une seule 15 métallisation, reliant donc électriquement ces deux grilles. De même, les grilles passant au-dessus des canaux des transistors 202 et 208 sont formées par une seule métallisation, reliant électriquement ces deux grilles. 20 La cellule 200 comporte deux zones de précontact 220 interrompant une métallisation formant les grilles passant au-dessous des canaux des transistors 204 et 206 et une métallisation formant les grilles passant au-dessous des canaux des transistors 25 202 et 208. Ces grilles des transistors 204 et 206 ne sont donc pas reliées électriquement entre elles, comme les grilles des transistors 202 et 208. Sur la figure 12, on voit que l'implantation des grilles des transistors 204 et 206 30 est symétrique à l'implantation des grilles des transistors 202 et 208 par rapport à un axe vertical 2910704 31 passant entre les transistors 206 et 208, et entre les transistors 202 et 204. De manière analogue à la réalisation des premières couches d'interconnexions 110 et 112 du 5 dispositif 100, on réalise une première couche d'interconnexions 222 sur les transistors 202, 204, 206 et 208 (figure 13). Une partie de la première couche d'interconnexions 222 connecte électriquement les drains des transistors 204 et 206 aux grilles passant 10 au-dessus des canaux des transistors 202 et 208. L'autre partie de la première couche d'interconnexions 222 connecte électriquement les drains des transistors 202 et 208 aux grilles passant au-dessus des canaux des transistors 204 et 206. 15 Comme pour le dispositif 100, la structure réalisée précédemment est ensuite collée sur un second substrat de report, non représenté, ne comportant pas de motifs d'alignement. Ce collage peut être réalisé par l'intermédiaire d'une couche diélectrique 114, par 20 exemple similaire à celle décrite précédemment, déposée sur les transistors, représentée sur les figures 16 et 17, au-dessus de la première couche d'interconnexions 222, puis planarisée. Cette couche diélectrique 114 peut être à base d'oxyde de silicium, le second 25 substrat comportant une couche à base d'un matériau massif tel que du silicium, servant de support mécanique, sur lequel est disposé une couche diélectrique, par exemple à base d'oxyde de silicium, le collage réalisé entre le second substrat et le reste 30 de la structure étant un collage moléculaire entre la 2910704 32 couche diélectrique et la couche diélectrique réalisé à basse température (entre environ 200 C et 450 C). La partie mécanique passive du premier substrat 218, c'est-à-dire la couche épaisse et la 5 couche intermédiaire, est ensuite éliminée par amincissement mécanique (grinding) et/ou soit par amincissement chimique jusqu'à la couche intermédiaire, cette couche intermédiaire pouvant être ensuite éliminée sélectivement par rapport à la couche active 10 par voie chimique humide ou par gravure plasma. Dans le cas d'une couche intermédiaire diélectrique, par exemple l'oxyde enterré d'un premier substrat SOI, celle-ci peut être conservée. Dans le cas d'un premier substrat initial 15 massif, l'élimination de la partie passive du premier substrat peut se faire à l'aide d'un procédé de type Smart-CutTM, c'est-à-dire par implantation ionique dans le premier substrat, marquant ainsi la frontière entre les parties active et passive du premier substrat, puis 20 par une séparation, ou clivage, de ces deux parties. La figure 14 représente une vue de dessus du dispositif 200. Le retournement du dispositif 200 implique que la première couche d'interconnexions 222 n'est plus visible sur la 25 figure 14, car se trouvant sous la couche 106. Cette première couche d'interconnexions 222 devient donc une couche d'interconnexions enterrée. De plus, les grilles passant précédemment au-dessous des canaux se retrouvent maintenant sur ces canaux, et sont appelées 30 maintenant grilles supérieures. Inversement, les 2910704 33 grilles passant précédemment au-dessus des canaux sont appelées grilles inférieures. Une seconde couche d'interconnexions formant des connexions 224 entre les grilles 5 supérieures des transistors 204 et 206 et entre les grilles supérieures des transistors 202 et 208, des contacts 226 au niveau des sources des transistors 202, 204, 206 et 208, ainsi que des contacts 228 au niveau des grilles supérieures des transistors 206 et 208, est 10 ensuite réalisée sur la couche active 106, représentée sur la figure 14. Une troisième couche d'interconnexions formant la ligne de potentiel de référence 212 reliée aux sources des transistors 202 et 204 par 15 l'intermédiaire des contacts 226 de la seconde couche d'interconnexions, une connexion de ligne d'adressage 210, ou ligne de mot, de la cellule mémoire 200 reliée aux grilles supérieures des transistors 206 et 208, ainsi que des contacts 230 reliés aux sources des 20 transistors 206 et 208 par l'intermédiaire des contacts 226 de la seconde couche d'interconnexions, est ensuite réalisée, comme représenté sur la figure 15. Une quatrième couche d'interconnexions, non représentée, peut également être réalisée au niveau des 25 contacts 230 pour former les lignes de bits 214 et 216 de la cellule mémoire 200. Comme les secondes couches d'interconnexions 122, 124 du dispositif 100, les seconde, troisième et quatrième couches 30 d'interconnexions du dispositif 200 peuvent être réalisées par lithographie, en utilisant par exemple 2910704 34 des marques d'alignement réalisées avant le collage de la structure, sur la couche active 106 du premier substrat du côté de la face comportant les transistors 202 à 208, utilisées précédemment pour la réalisation 5 de la première couche d'interconnexions 222 et lisibles, après le collage, du côté de la face opposée à la face comportant les transistors 202 à 208. Les seconde, troisième et quatrième couches d'interconnexions peuvent également être réalisées en 10 utilisant des marques d'alignement implémentées spécifiquement pour la réalisation de ces couches d'interconnexions dans la couche active 106, de façon symétrique par rapport à la face opposée à la face de la couche active 106 comportant les transistors 202 15 à 208, ou dans la première couche d'interconnexions 222, ces marques étant dans ce cas lues par transparence après l'étape de collage. Un matériau diélectrique peut également être déposé autour des seconde et troisième couches 20 d'interconnexions afin de réaliser une isolation de ces couches d'interconnexions. De plus, comme pour le dispositif 100, des trous de contact, pour réaliser des métallisations formant des contacts reliant les couches d'interconnexions aux transistors, peuvent être 25 réalisés soit au niveau des couches d'interconnexions du circuit intégré 108, soit au niveau d'électrodes des transistors. Dans l'exemple décrit précédemment, la première couche d'interconnexions 222 est réalisée d'un 30 côté de la couche active 106, les seconde, troisième et quatrième couches étant réalisées de l'autre côté de la 2910704 couche active 106. Dans une variante, la répartition des couches d'interconnexions d'un côté ou de l'autre de la couche active 106 peut être différente de celle décrite précédemment. Par exemple, les première et 5 seconde couches d'interconnexions peuvent se trouver d'un côté de la couche active, les troisième et quatrième couches d'interconnexions se trouvant de l'autre côté de la couche active. Les figures 16 et 17 représentent des vues 10 en coupe de la cellule mémoire 200, respectivement selon les axes AA et BB représentés sur la figure 15. La figure 18 représente un schéma électrique d'une bascule D dynamique 300. Cette bascule D comporte 10 transistors MOS 301 à 310. 15 Le procédé exposé précédemment pour la réalisation d'un dispositif à circuit intégré quelconque va maintenant être décrit pour la réalisation de cette bascule D dynamique 300, en liaison avec les figures 19 à 22. 20 Sur la figure 19, les dix transistors 301 à 310 sont réalisés sur un substrat par exemple similaire au premier substrat du dispositif 100 formé par les couches 102, 104 et 106, par exemple un substrat SOI. Sur la figure 19, seule la couche 25 active 106 est représentée. Le substrat de la bascule D dynamique 300 pourrait également être un substrat massif à base d'au moins un semi-conducteur. Les dix transistors 301 à 310 peuvent être obtenus de manière classique par dépôt de couches, photolithographies, 30 gravures, sur la couche active 106. Les dix 2910704 36 transistors comportent des zones actives 311 à 314 ainsi que des grilles 315 à 319. De manière analogue à la réalisation des premières couches d'interconnexions 110 et 112 du 5 dispositif 100 et de la première couche d'interconnexions 222 du dispositif 200, on réalise une première couche d'interconnexions 320, connectant des grilles et/ou des zones actives des transistors 301 à 310. Sur la figure 20, une partie de la première 10 couche d'interconnexions 320 connecte électriquement entre elles les grilles des transistors 301 et 304. Une seconde partie de la première couche d'interconnexions 320 connecte électriquement les drains des transistors 305 et 306 à la grille du transistor 308. 15 Comme les dispositifs 100 et 200, la structure réalisée précédemment est ensuite collée sur un second substrat de report, non représenté, ne comportant pas de motifs d'alignement. Ce collage peut être réalisé par l'intermédiaire d'une couche 20 diélectrique déposée sur les transistors, également non représentée, puis planarisée. Cette couche diélectrique peut être à base d'oxyde de silicium, le second substrat comportant une couche à base d'un matériau massif tel que du silicium, servant de support 25 mécanique, sur lequel est disposé une couche diélectrique, par exemple à base d'oxyde de silicium, le collage réalisé entre le second substrat et le reste de la structure étant un collage moléculaire entre les deux couches diélectriques à basse température (entre 30 environ 200 C et 450 C). 2910704 37 La partie mécanique passive du premier substrat, c'est-à-dire la couche épaisse et la couche intermédiaire, est ensuite éliminée par amincissement mécanique (grinding) et/ou soit par amincissement 5 chimique jusqu'à la couche intermédiaire, cette couche intermédiaire pouvant être ensuite éliminée sélectivement par rapport à la couche active par voie chimique humide ou par gravure plasma. Dans le cas d'une couche intermédiaire diélectrique, par exemple 10 l'oxyde enterré d'un premier substrat SOI, celle-ci peut être conservée. Dans le cas d'un substrat initial massif, l'élimination de la partie passive du premier substrat peut se faire à l'aide d'un procédé de type Smart-CutTM 15 La figure 21 représente une vue de dessus du dispositif 300 après son retournement et son collage contre le second substrat. La première couche d'interconnexions 320 n'est donc plus visible sur cette figure car elle se trouve sous la couche active 106. 20 Cette première couche d'interconnexions 320 devient donc une couche d'interconnexions enterrée. Une seconde couche d'interconnexions 322 formant des connexions entre les grilles des transistors 305 et 306 et entre les drains des 25 transistors302 et 303, ainsi que des contacts au niveau de zones de drain ou de source des transistors 301, 303, 304, et 307 à 310, ainsi qu'au niveau des grilles des transistors 301, 302, 304 et 308, est ensuite réalisée sur la couche active 106, comme 30 représentée sur la figure 21. 2910704 38 Enfin, une troisième couche d'interconnexions 324 formant la ligne de potentiel de référence reliée aux sources des transistors 303, 307 et 310, une ligne de potentiel Vdd reliée aux sources 5 des transistors 301 et 304, ainsi que des contacts formant une borne d'entrée d'un signal d'horloge au niveau des grilles des transistors 304 et 307, d'un signal d'entrée au niveau des grilles des transistors 302 et 303, et d'une borne de sortie au niveau des 10 drains des transistors 308 et 309, est réalisée (figure 22). Les techniques mises en oeuvre pour la réalisation de la bascule D dynamique 300 peuvent être similaires à celles mises en oeuvre pour la réalisation 15 de la cellule mémoire 200 ou du dispositif 100. En technologie SOI, la réalisation d'une bascule D dynamique selon ce procédé permet de réduire la surface du circuit d'environ 10 % par rapport à une réalisation selon un procédé de l'art antérieur. REVENDICATIONS 1. Procédé de réalisation d'un dispositif à circuit intégré interconnecté (100, 200, 300), comportant au moins les étapes de : a) réalisation d'un circuit intégré (108) sur une première face d'une couche active (106) à base d'au moins un semi-conducteur d'un premier substrat, le circuit intégré (108) comportant plusieurs dispositifs semi- conducteurs (128, 130, 202, 204, 206, 208, 301 à 310) et au moins une première couche d'interconnexions (110, 112, 222, 320) reliée électriquement au moins à l'un des dispositifs semi-conducteurs, lesdits dispositifs semi-conducteurs étant disposés entre la première couche d'interconnexions (110, 112, 222, 320) et le premier substrat, b) collage du circuit intégré (108) sur un second substrat (116) ne comportant pas de motifs d'alignement, le circuit intégré (108) étant disposé entre les deux substrats, c) suppression d'une partie passive (102, 104) du premier substrat, la couche active (106) étant conservée sur le circuit intégré (108), d) réalisation d'au moins une seconde couche d'interconnexions (122, 124, 224, 226, 228, 322), reliée électriquement au moins à l'un des dispositifs semi-conducteurs, et/ou à la première couche d'interconnexions (110, 112, 222, 320), et/ou à la couche active (106), du côté d'une seconde face, opposée à la première face, de la couche active (106). 2910704 40 2. Procédé selon la revendication 1, la couche active étant une partie d'une couche, à base du matériau semi-conducteur, formant le premier substrat. 5 3. Procédé selon la revendication 2, l'étape c) de suppression de la partie passive du premier substrat étant réalisée par implantation ionique dans le premier substrat, délimitant la partie passive de la couche active, puis par la réalisation 10 d'un clivage entre la partie passive et la couche active. 4. Procédé selon la revendication 1, le premier substrat comportant un empilement formé de la 15 couche active (106), d'une couche intermédiaire (104) et d'une autre couche (102), ladite autre couche (102) étant à base de semi-conducteur et la couche intermédiaire (104) étant à base d'un matériau apte à être gravé sélectivement par rapport au matériau de la 20 couche active (106), la partie passive du premier substrat comportant ladite autre couche (102), ou ladite autre couche (102) et la couche intermédiaire (104). 25 5. Procédé selon la revendication 4, la couche intermédiaire (104) étant à base d'oxyde et/ou de nitrure et/ou d'un semi-conducteur différent de ceux de ladite autre couche (102) et de la couche active (106). 30 2910704 41 6. Procédé selon l'une des revendications précédentes, comportant en outre, entre l'étape a) de réalisation du circuit intégré (108) et l'étape b) de collage, une étape de dépôt d'une couche diélectrique 5 (114) sur le circuit intégré (108), le collage du circuit intégré (108) sur le second substrat (116) étant réalisé par l'intermédiaire de cette couche diélectrique (114). 10 7. Procédé selon l'une des revendications précédentes, le second substrat (116) comportant une couche de support (118) sur laquelle est disposée une couche diélectrique (120), le circuit intégré étant collé à l'étape b) sur ladite couche diélectrique 15 (120). 8. Procédé selon l'une des revendications précédentes, la première (110, 112, 222, 320) et/ou la seconde (122, 124, 224, 226, 228, 322) couche 20 d'interconnexions étant réalisées par lithographie selon des marques d'alignement réalisées dans la couche active (106). 9. Procédé selon l'une des revendications 25 précédentes, le dispositif étant une cellule mémoire de type SRAM (200) ou une bascule D dynamique (300) comportant plusieurs transistors MOS (202, 204, 206, 208, 301 à 310), le procédé comportant en outre la réalisation d'au moins une troisième couche 30 d'interconnexions (210, 212, 230, 324) reliée à la seconde couche d'interconnexions (122, 124, 224, 226, 2910704 42 228, 322), du côté de la seconde face de la couche active (106). 10. Procédé selon l'une des revendications 5 précédentes, le second substrat comportant au moins un circuit intégré et/ou un plot de connexion électrique. 11. Procédé selon la revendication 10, le second substrat étant un second dispositif à circuit 10 intégré. 12. Procédé de réalisation d'un composant électronique (400, 500), comportant au moins une étape d'empilement et de connexion électrique entre au moins 15 deux dispositifs à circuit intégré (402, 403, 404) réalisés selon l'un des procédés des revendications 1 à 11. 13. Procédé selon la revendication 12, 20 comportant, avant l'étape d'empilement, une étape de suppression d'au moins un second substrat (406, 408) de report d'un dispositif à circuit intégré (402, 403, 404). 25 14. Procédé selon l'une des revendications 12 ou 13, comportant en outre une étape de report et de connexion électrique du composant électronique (500) sur un substrat (510).