FR 2910653 A1 20080627 FR 0760146 A 20071220 L'invention concerne de façon générale, sous ses formes de réalisation, le domaine des circuits intégrés, et plus particulièrement des systèmes, des procédés et des appareils pour effectuer une préextraction d'une mémoire vive dynamique (DRAM) à une mémoire vive statique (SRAM). Les conceptions de plaquettes industrielles évoluent vers des multiprocesseurs à plaquettes (CMP). En comparaison avec des uniprocesseurs à haute fréquence, les CMP procurent une performance accrue et une consommation d'énergie réduite. Les CMP utilisent des cœurs relativement simples et reposent sur un parallélisme des niveaux de filières (TLP) pour améliorer les performances. Des applications fonctionnant sur des CMP doivent accroître le parallélisme TLP pour utiliser efficacement le nombre de coeurs. Cependant, l'accroissement du TLP accroît aussi le parallélisme de niveaux de mémoire (MLP) en augmentant le nombre de demandes de mémoire en cours par impulsion d'horloge. De plus, la structure de travail de données des applications à filières multiples croît de la même manière avec le nombre de filières. Enfin, un TLP croissant risque aussi d'augmenter le caractère aléatoire d'accès aux mémoires cache communes, car des accès depuis plusieurs filières s'entrelacent. La largeur de bande de mémoire et la capacité de mémoire cache doivent donc être augmentées en proportion avec le nombre de cœurs pour supporter le MLP accru et l'emprise accrue des données. Récemment, on a proposé un empilage de puces à trois dimensions (3D) en tant qu'option viable pour l'empilage d'une puce de mémoire dense (telle qu'une mémoire DRAM) sur une puce de microprocesseur. L'empilage permet de combiner des technologies du Si différentes dans un empilage de puces, sans se préoccuper de l'intégration des technologies dans un déroulement de processus unique. L'empilage procure aussi une interface à bande passante très élevée entre les puces utilisant des communications à travers le silicium. Par conséquent, l'empilage en 3D d'une mémoire {telle qu'une 2910653 2 DRAM) sur des CMP permet d'aborder efficacement les obstacles de hiérarchie de mémoire pour une mise à l'échelle des CMP. Les DRAM maintiennent habituellement une rangée ouverte activée jusqu'à ce qu'une autre rangée soit demandée pour 5 réduire le temps d'attente d'accès. Cette technique est appelée politique de la page ouverte et elle fonctionne le mieux si des accès successifs â la DRAM portent sur la même page ouverte. Autrement, des fermetures de bancs et des pénalités de précharge augmentent notablement le temps 10 d'attente total d'accès à un banc. Habituellement, il y a une seule page ouverte par banc dans des conceptions de DRAM. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et 15 sur lesquels : la figure 1 est un schéma fonctionnel simplifié illustrant des aspects choisis d'un système informatique mis en œ uvre selon une forme de réalisation de l'invention ; la figure 2 est un diagramme conceptuel illustrant un 20 transfert par bloc selon une forme de réalisation de l'invention ; la figure 3 est un schéma fonctionnel simplifié de niveau élevé illustrant des aspects choisis d'un système informatique mis en oeuvre selon une forme de réalisation de 25 l'invention ; la figure 4 est un schéma fonctionnel simplifié de niveau élevé illustrant une forme de réalisation dans laquelle la mémoire cache L2 est partagée ; la figure 5 est un schéma fonctionnel simplifié de 30 niveau élevé illustrant une forme de réalisation dans laquelle la logique de préextraction est utilisée à différents niveaux dans la hiérarchie de la mémoire cache ; la figure 6 est un organigramme illustrant des aspects choisis d'un transfert de bloc selon une forme de réalisation 35 de l'invention ; et 2910653 la figure 7 est une vue en coupe transversale d'un dispositif semi-conducteur, mis en œuvre conformément à une forme de réalisation de l'invention. L'expérience a montré que la localisation d'accès à la 5 mémoire DRAM risque d'être plus aléatoire lorsque le nombre de filières accédant à la DRAM augmente. Etant donné que les DRAM ont un nombre limité de bancs (par exemple 16), le nombre d'ouvertures de pages peut augmenter notablement en même temps que le nombre de filières augmente. Les conséquences 10 d'un emballement des bancs pourraient donc avoir un effet notable sur la performance du système. Des formes de réalisation de l'invention ont généralement trait à des systèmes, des procédés et des appareils pour une préextraction d'une mémoire vive dynamique (DRAM) à une 15 mémoire vive statique (SRAM). Dans certaines formes de réalisation, deux ou plus de deux lignes de mémoire cache sont transférées à une SRAM depuis une page ouverte située dans une DRAM. Le transfert peut avoir lieu par une interconnexion dense telle qu'une communication entre puces. 20 Comme décrit plus en détail ci-dessous, des formes de réalisation de l'invention peuvent procurer efficacement des ressources de mémoire convenant à une mise à l'échelle de multiprocesseurs sur plaquette (CMP). La figure 1 est un schéma fonctionnel simplifié illustrant 25 des aspects choisis d'un système informatique mis en œuvre selon une forme de réalisation de l'invention. Le système informatique 100 comprend un ou plusieurs cœurs 102 reliés à une mémoire vide dynamique DRAM 104 par une interconnexion 106. Le coeur 102 peut être pratiquement 30 n'importe quelle logique de coeur d'un circuit intégré comprenant un cœur de traitement général, un coeur graphique ou analogue. Dans certaines formes de réalisation, le coeur 102 est l'un de multiples cœurs situés sur une puce (par exemple un CMP). 35 Le coeur 102 comprend une logique 108 de traitement d'instructions, une mémoire cache Ln (par exemple une mémoire 2910653 4 cache L2) 110 et une logique de préextraction (PF) 112. La logique 108 de traitement d'instructions peut comprendre un ou plusieurs éléments pour le traitement d'instructions tels qu'un pointeur d'instruction, une logique de décodage, 5 des registres et une mémoire cache Li. Dans certaines formes de réalisation, la logique 108 d'instructions peut comprendre aussi une logique pour générer une suggestion ou recommandation de préextraction (par exemple une suggestion ou recommandation de préextraction 114). On entend de façon 10 générale par suggestion de préextraction une indication du fait que deux ou plus de deux instructions de charges risquent de demander des données à la même page de mémoire cache. Dans certaines formes de réalisation, la suggestion ou recommandation de préextraction peut être une valeur de 15 fiabilité générée par un mécanisme de détection d'avancement basé sur un historique de pointeur d'instructions (IP). Dans d'autres formes de réalisation, on peut utiliser un mécanisme différent pour générer la suggestion ou la recommandation de préextraction. 20 La mémoire cache Ln 110 et la logique PF 112 sont reliées à la logique 108 de traitement d'instructions par une interconnexion 116 (par exemple un bus L2). Dans certaines formes de réalisation, s'il manque une mémoire cache Li, le manque et la recommandation de préextraction 114 sont alors 25 envoyés (directement ou par l'intermédiaire d'un ou plusieurs niveaux dans une hiérarchie de mémoire) à la mémoire cache Ln 110 et/ou à la logique de préextraction 112. La logique de préextraction 112 peut déterminer s'il faut procéder à une préextraction de deux ou plus de deux lignes de mémoire 30 cache à partir d'une page ouverte de la DRAM 104 sur la base, au moins en partie, d'une suggestion de préextraction 114. Par exemple, si la suggestion de préextraction 114 indique qu'il existe une probabilité élevée qu'un certain nombre d'instructions CHARGEMENT soient sur le point de 35 présenter un comportement de flux continu, la logique PF 2910653 5 112 peut alors transférer une page ouverte entière de données de la mémoire DRAM 104 à la mémoire cache Ln 110. Dans certaines formes de réalisation, la logique PF 112 peut comprendre une logique pour étrangler une préextraction 5 si, par exemple, le niveau d'utilisation de l'interconnexion 106 est trop élevé. Dans de telles formes de réalisation, la logique PF 112 peut comparer le niveau de fiabilité (par exemple haut, moyen ou bas) procuré par la recommandation de préextraction 114 à une indication de niveau d'utilisation 10 d'interconnexion et peut déterminer si les données doivent être préextraites ou non de la DRAM 104. Le terme "données", tel qu'utilisé ici, fait référence au sens large à n'importe quel type d'information, y compris des instructions, sous n'importe quelle forme reconnaissable par le coeur 102. 15 La DRAM 104 peut être pratiquement n'importe quelle forme de DRAM comprenant une DRAM du commerce, une DRAM à temps d'accès réduit (RLDRAM), une mémoire vive magnétique (MRAM) et analogue. De plus, la DRAM 104 peut avoir pratiquement n'importe quel nombre de bancs ayant pratiquement 20 n'importe quelle taille de page. Dans certaines formes de réalisation, la DRAM 104 comporte 16 bancs et chaque page est de 4 kilooctets (KB). L'interconnexion 106 peut être l'une quelconque d'une large gamme d'interconnexions puce-à-puce et/ou plaquette- 25 à-plaquette. Dans certaines formes de réalisation, le cœur 102 et la DRAM 104 sont empilés verticalement et l'interconnexion 106 est une communication puce-à-puce à haute densité. Dans d'autres formes de réalisation, le coeur 102 et la DRAM 104 sont conditionnés ensemble dans un 30 module à plaquettes multiples et l'interconnexion 106 réalise une interconnexion à haute densité entre (au moins) certaines des plaquettes se trouvant dans le module. Dans d'autres formes de réalisation encore, le cœur 102 et la DRAM 104 peuvent être situés dans des boîtiers séparés et 35 l'interconnexion 106 connecte les boîtiers. 2910653 6 La figure 2 est un diagramme conceptuel illustrant un transfert de bloc selon une forme de réalisation de l'invention. Une DRAM 202 est organisée en une ou plusieurs pages 204 de mémoire cache. Dans certaines formes de 5 réalisation, la DRAM 202 a une ouverture de page de mémoire cache à n'importe quel moment donné (en supposant que le dispositif est en fonctionnement). Par exemple, dans la forme de réalisation illustrée, la page 206 de mémoire cache est ouverte. Chaque page de mémoire cache est constituée de deux 10 ou plus de deux lignes 208 de mémoire cache ayant chacune deux ou plus de deux octets de données. Dans certaines formes de réalisation, une logique de préextraction (par exemple la logique de préextraction 112, montrée sur la figure 1) transfère un bloc de deux ou plus de deux lignes de mémoire 15 cache d'une page 206 de mémoire cache de DRAM ouverte à la SRAM 210. La décision de transférer un bloc de lignes de mémoire cache peut être basée, au moins en partie, sur une recommandation de préextraction (par exemple la recommandation de préextraction 114, montrée sur la figure 1). Des transferts 20 de blocs de données d'une DRAM à une SRAM sont décrits plus en détail ci-dessous en référence aux figures 3 à 7. La figure 3 est un schéma fonctionnel simplifié de niveau élevé illustrant des aspects choisis d'un système informatique mis en oeuvre selon une forme de réalisation de 25 l'invention. Le système 300 comprend de multiples coeurs 302. Les coeurs 302 peuvent être l'un quelconque d'une large diversité de coeurs comprenant des coeurs de traitement général et des coeurs graphiques. Dans certaines formes de réalisation, chaque coeur comporte une mémoire cache privée 30 LI 304 et une mémoire cache privée L2 306. De plus, chaque coeur (ou un sous-ensemble des coeurs) peut comprendre une logique PF 308. Dans certaines formes de réalisation, la mémoire L3 310 de la DRAM se trouve sur une puce qui est empilée verticalement 35 avec la puce qui contient des cœurs 302. Dans de telles formes de réalisation, un bus L3 314 peut être une 2910653 7 interconnexion entre puces à haute densité. Une mémoire DRAM massive 312 constitue une mémoire du système et peut comprendre un certain nombre de dispositifs à mémoire qui sont séparés de coeurs 302 et de la mémoire cache L3 310 de 5 la DRAM. Dans certaines formes de réalisation, la logique PF 308 transfère deux ou plus de deux lignes de mémoire cache d'une page ouverte de la mémoire cache L3 de DRAM à une mémoire cache L2 de la SRAM. La décision de transférer un 10 bloc de lignes de mémoire cache peut être basée, au moins en partie, sur une recommandation de préextraction fournie à la logique PF 308 depuis une logique de traitement d'instructions sur le cœur 302 (par exemple la logique 102 de traitement d'instructions, montrée sur la figure 1). De 15 plus, la décision de transférer un bloc de lignes de mémoire cache peut être basée, au moins en partie, sur le niveau d'utilisation subi par le bus 314. Dans certaines formes de réalisation, la logique PF 308 peut transférer une page entière de mémoire de la L3 310 de DRAM à la L2 20 306 de SRAM. La figure 4 est un schéma fonctionnel simplifié de niveau élevé illustrant une forme de réalisation dans laquelle la mémoire cache L2 est commune ou partagée. Dans la forme de réalisation illustrée, chaque cœur 302 comporte une 25 mémoire cache Ll privée et les mémoires se partagent la mémoire cache L2 402. S'il y a un manque pour la mémoire cache L1 304, le manque et une recommandation de préextraction peuvent être envoyés à la mémoire cache L2 402 et/ou à la logique PF 404. Dans certaines formes de réalisation, la 30 logique PF 404 détermine s'il faut transférer deux ou plus de deux lignes de mémoire cache depuis une page ouverte de la mémoire cache L3 310 de DRAM sur la base, au moins en partie, de la recommandation de préextraction. De plus, la logique de préextration 404 peut baser la décision de transfert 35 sur d'autres facteurs comprenant le niveau d'utilisation du bus L3 314. 2910653 8 La figure 5 est un schéma fonctionnel simplifié de niveau élevé illustrant une forme de réalisation dans laquelle la logique de préextraction est utilisée à différents niveaux dans la hiérarchie de mémoire cache. Dans certaines formes 5 de réalisation, un manque de mémoire cache (par exemple un manque des deux mémoires cache Li et L2) et une recommandation de préextraction peuvent être envoyés à la mémoire cache L3 502 de la DRAM et/ou à la logique PF 504. La logique PF 504 peut transférer deux ou plus de deux lignes de mémoire 10 cache depuis une page ouverte de la DRAM massive 312 à la mémoire cache L3 502 de la DRAM sur la base, au moins en partie, de la recommandation de préextraction (et, le cas échéant, d'autres facteurs tels que des niveaux d'utilisation de bus). La logique de préextraction 308 peut, à son tour, 15 transférer deux ou plus de deux lignes de mémoire cache d'une page ouverte de la mémoire cache L3 502 de DRAM à la mémoire L2 306 de SRAM. Bien que la forme de réalisation illustrée montre deux niveaux de préextraction discontinue, il convient de noter que le transfert discontinu d'un bloc 20 de lignes de mémoire cache pourrait être effectué pratiquement n'importe quel nombre de fois sur pratiquement n'importe quel nombre de niveaux de mémoire cache. La figure 6 est un organigramme illustrant des aspects choisis d'un transfert de bloc selon une forme de réalisation 25 de l'invention. En référence au bloc de processus 602, une logique de préextraction (par exemple la logique de préextraction 112, représentée sur la figure 1) reçoit une recommandation de préextraction associée à une instruction CHARGEMENT. Dans certaines formes de réalisation, la 30 recommandation de préextraction est générée par un algorithme de détection d'avancement basé sur un pointeur d'instructions IP. Dans de telles formes de réalisation, la recommandation de préextraction peut indiquer la probabilité selon laquelle des instructions CHARGEMENT suivantes auront un avancement 35 d'adresse croissant ou décroissant de façon monotone. Dans certaines formes de réalisation, la recommandation de 2910653 9 préextraction peut avoir l'une quelconque d'un certain nombre de valeurs indiquant un degré de fiabilité avec lequel des instructions CHARGEMENT suivantes auront un avancement d'adresse croissant ou décroissant de façon monotone. Par 5 exemple, la recommandation de préextraction peut indiquer une fiabilité haute, moyenne ou basse. En variante, on peut utiliser pratiquement n'importe quel processus pour indiquer le niveau de fiabilité. En référence au bloc de traitement 604, la logique PF 10 peut restreindre la préextraction de bloc sur la base d'une ou plusieurs conditions ou d'un ou plusieurs facteurs. Le terme "restreindre" peut faire référence à un certain nombre de comportements comprenant le retard d'un transfert, la suppression d'un transfert, la modification de la taille 15 d'un transfert et analogues. Les conditions qui déclenchent une restriction du transfert peuvent comprendre : un niveau d'utilisation de l'interconnexion dans laquelle le transfert doit avoir lieu, une recommandation de préextraction, un niveau d'économie d'énergie et analogues. Comme indiqué par 20 la ligne tiretée, le mécanisme de restriction est facultatif dans certaines formes de réalisation. En référence au bloc de processus 666, la logique PF transfère deux ou plus de deux lignes de mémoire cache d'une DRAM à une SRAM sur la base, au moins en partie, de 25 la recommandation de préextraction. Par exemple, si la recommandation de préextraction indique un risque élevé qu'un certain nombre d'instructions CHARGEMENT auront un avancement d'adresse croissant ou décroissant de façon monotone, la logique PF peut alors transférer un bloc de 30 lignes de mémoire cache dans une mémoire cache afin d'augmenter la probabilité de stockage de données demandées dans la mémoire cache. La DRAM peut faire partie de la hiérarchie de mémoire cache et/ou d'un élément de mémoire massive. De plus, la SRAM peut être située pratiquement à 35 n'importe quel niveau de la hiérarchie de mémoire cache. 2910653 10 La figure 7 est une vue en coupe transversale d'un dispositif semi-conducteur 700 selon une forme de réalisation de l'invention. Le dispositif 700 peut comprendre un boîtier 702, une puce 728, une puce 730 et des communications 5 puce-à-puce 726. Une ou plusieurs bosses 704-1 à 704-N (appelées collectivement ici "bosses 704") peuvent laisser le passage à des signaux électriques, comprenant des signaux de puissance, de masse, d'horloge et/ou d'entrée/sortie (E/S), entre le boîtier 702 et la puce 728. La puce 728 10 peut comprendre une ou plusieurs communications 706 traversant la puce pour laisser le passage à des signaux entre les bosses 704 et la puce 730. Le dispositif 700 peut comprendre en outre un radiateur thermique 708 pour permettre une dissipation de la chaleur dégagée par la puce 15 730 et/ou le dispositif 700. Les puces 728 et 730 peuvent comprendre diverses couches. Par exemple, la puce 728 peut comprendre une couche de silicium massif (SI) 710, une couche de Si actif 712 et un empilage métallique 714. La puce 730 peut comprendre un 20 empilage métallique 720, une couche de Si actif 722 et une couche de Si massif 724. Comme montré sur la figure 2, les communications 726 peuvent communiquer avec les puces 728 et 730 à travers les empilages métalliques 714 et 720, respectivement. Dans une forme de réalisation, la puce 728 25 peut être plus mince que la puce 730. Par exemple, la puce 728 peut comprendre un dispositif à mémoire (tel qu'un dispositif à mémoire vive) et la puce 730 peut comprendre un ou plusieurs cœurs de processeur et/ou mémoires cache partagées ou privées. 30 La puce 730 comprend un ou plusieurs exemplaires de la logique PF 732. Dans certaines formes de réalisation, la logique PF 732 peut transférer deux ou plus de deux lignes de mémoire cache d'une DRAM dans la puce 728 à une SRAM dans la puce 730. Le transfert peut avoir lieu par des 35 communications 726 d'une puce à une autre. Dans certaines formes de réalisation, la bande passante relativement élevée 2910653 11 des communications 726 entre puces permet à la logique PF 732 de transférer des blocs de lignes multiples de mémoire cache sans augmentation notable du temps d'attente. Le dispositif 700 peut comprendre d'autres puces, par 5 exemple pour intégrer d'autres composants dans le même dispositif ou le même système. Dans une telle forme de réalisation, des communications entre puces et/ou à travers une puce peuvent être utilisées pour la communication de signaux entre les diverses puces (par exemple comme décrit 10 en référence aux communications 726 et 706). Des éléments de forme de réalisation de l'invention peuvent également être prévus en tant que support lisible par machine pour le stockage des instructions exécutables par machine. Le support lisible par machine peut comprendre, 15 à titre non limitatif, une mémoire flash, des disques optiques, une mémoire morte sur disque compact (CD-ROM), une mémoire ROM numérique sur disques multiples/vidéo (DVD), une mémoire vive (RAM), une mémoire morte effaçable et programmable (EPROM), une mémoire morte électriquement 20 effaçable et programmable (EEPROM), des cartes magnétiques ou optiques, des supports à propagation ou d'autres types de supports lisibles par machine aptes à stocker des instructions électroniques. Par exemple, des formes de réalisation de l'invention peuvent être téléchargées sous 25 la forme d'un programme informatique qui peut être transféré depuis un ordinateur éloigné (par exemple un serveur) à un ordinateur demandeur (par exemple un client) au moyen de signaux de données matérialisés dans une onde porteuse ou un autre support de propagation, en passant par une ligne 30 de communication (par exemple une connexion d'un modem ou d'un réseau). Il convient de noter que toute référence dans ce mémoire à "une forme de réalisation" signifie qu'une particularité, structure ou caractéristique particulière décrite en référence 35 à la forme de réalisation est incluse dans au moins une forme de réalisation de l'invention. Tl convient donc de 2910653 12 noter et de souligner que deux ou plus de deux références à une "forme de réalisation" ou à une "autre forme de réalisation" dans diverses parties de ce mémoire ne font pas nécessairement toutes référence à la même forme de 5 réalisation. En outre, les particularités, structures ou caractéristiques particulières peuvent être combinées de façon appropriée en une ou plusieurs formes de réalisation de l'invention. Il va de soi que de nombreuses modifications peuvent 10 être apportées au circuit, au procédé et au système décrits et représentés sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit intégré, caractérisé en ce qu'il comporte une logique (102) de coeur destinée à produire une recommandation de préextraction (114) ; et une logique (112) de préextraction reliée à la logique de _cœur, la logique de préextraction étant destinée à transférer deux ou plus de deux lignes de mémoire cache d'une page ouverte dans une mémoire vive dynamique (DRAM) à une mémoire vive statique (SRAM) sur la base, au moins en partie, de la recommandation de préextraction. 2. Circuit intégré selon la revendication 1, caractérisé en ce que les deux ou plus de deux lignes de mémoire cache comprennent une page de mémoire. 3. Circuit intégré selon la revendication 1, caractérisé en ce que la logique de préextraction est destinée à transférer les deux ou plus de deux lignes de mémoire cache par l'intermédiaire d'une interface (106) à haute densité. 4. Circuit intégré selon la revendication 3, caractérisé en ce que l'interface à haute densité est une communication puce-à-puce. 5. Circuit intégré selon la revendication 3, caractérisé en ce que l'interface à haute densité est une communication à travers le silicium. 6. Circuit intégré selon la revendication 1, caractérisé 25 en ce que la DRAM comprend une mémoire massive. 7. Circuit intégré selon la revendication 1, caractérisé en ce que la DRAM présente un niveau de mémoire cache et la SRAM présente un niveau de mémoire cache immédiatement plus élevé. 30 8. Circuit intégré selon la revendication 7, caractérisé en ce que le niveau de mémoire cache est une mémoire cache L3 et le niveau immédiatement plus élevé de mémoire cache est une mémoire cache L2. 9. Circuit intégré selon la revendication 1, caractérisé 35 en ce que la recommandation de préextraction indique un 2910653 14 niveau de fiabilité associé à un transfert de deux ou plus de deux lignes de mémoire cache. 10. Circuit intégré selon la revendication 9, caractérisé en ce qu'il comporte en outre : 5 une logique de restriction capable de restreindre le transfert des deux ou plus de deux lignes de mémoire cache sur la base, au moins en partie, d'un niveau d'utilisation de l'interconnexion et de la recommandation de préextraction. 11. Circuit intégré selon la revendication 8, caractérisé 10 en ce que la logique de cœur comprend l'un de plusieurs cœurs de traitement. 12. Circuit intégré selon la revendication 8, caractérisé en ce que la logique de cœur comprend un cœur graphique. 13. Procédé, caractérisé en ce qu'il comprend : 15 la réception d'une recommandation (114) de préextraction associée à une instruction de CHARGEMENT ; et le transfert de deux ou plus de deux lignes de mémoire cache d'une page ouverte dans une mémoire vive dynamique (DRAM) à une mémoire vive statique (SRAM) sur la base, au 20 moins en partie, de la recommandation de préextraction. 14. Procédé selon la revendication 13, caractérisé en ce que la recommandation de préextraction indique un niveau de fiabilité associé au transfert des deux ou plus de deux lignes de mémoire cache. 15. Procédé selon la revendication 14, caractérisé en ce que le niveau de fiabilité est de l'une de trois ou plus de trois valeurs. 16. Procédé selon la revendication 15, caractérisé en ce que les trois ou plus de trois valeurs comprennent des 30 valeurs haute, moyenne et basse. 17. Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre : la restriction d'un transfert des deux ou plus de deux lignes de mémoire cache sur la base, au moins en partie, 35 d'un niveau d'utilisation d'interconnexion et de la recommandation de préextraction. 2910653 15 18. Procédé selon la revendication 13, caractérisé en ce que le transfert des deux ou plus de deux lignes de mémoire cache depuis la page ouverte dans la DRAM comprend : le transfert d'une page de mémoire cache depuis la 5 page ouverte dans la DRAM. 19. Procédé selon la revendication 13, caractérisé en ce que la DRAM comprend une mémoire massive. 20. Procédé selon la revendication 13, caractérisé en ce que la DRAM présente un niveau de mémoire cache. 10 21. Système, caractérisé en ce qu'il comporte : une première puce (728) comprenant une mémoire vive dynamique (DRAM) ; une seconde puce (730) comprenant une logique de coeur destinée à produire une recommandation (114) de 15 préextraction, et une logique (732) de préextraction reliée à la logique de cœur, la logique de préextraction étant destinée à transférer deux ou plus de deux lignes de mémoire cache depuis une page ouverte dans la DRAM vers une mémoire vive statique (SRAM) sur la base, au moins en 20 partie, de la recommandation de préextraction ; et une interconnexion (706) montée entre la première puce et la seconde puce qu'elle relie. 22. Système selon la revendication 21, caractérisé en ce que les deux ou plus de deux lignes de mémoire cache 25 comprennent une page de mémoire. 23. Système selon la revendication 21, caractérisé en ce que l'interconnexion est une communication d'une puce à une autre puce. 24. Système selon la revendication 21, caractérisé en ce que la DRAM établit un niveau de mémoire cache et la SRAM établit un niveau de mémoire cache immédiatement plus élevé. 25. Système selon la revendication 21, caractérisé en ce que la recommandation de préextraction indique un niveau de fiabilité associé à un transfert des deux ou plus de deux lignes de mémoire cache. 2910653 16 26. Système selon la revendication 21, caractérisé en ce que la logique de coeur comprend une de plusieurs cœurs de traitement. 27. Système selon la revendication 21, caractérisé en 5 ce que la logique de coeur comprend un cœur graphique.