FR 2911432 A1 20080718 FR 0700197 A 20070111 INTERCONNEXIONS D'UN CIRCUIT ELECTRONIQUE INTEGRE La présente invention se rapporte au domaine des circuits électroniques intégrés. Les circuits intégrés sont en général structurés en une partie active ( front end en anglais), dans laquelle on trouve les dispositifs de type transistors, et une partie passive ( back end en anglais) superposées. La partie passive est dédiée au transfert des signaux d'un dispositif de type transistor à l'autre. La partie passive a une structure sur plusieurs couches isolantes, au sein desquelles s'étendent des éléments métalliques, typiquement des interconnexions métalliques, mais également des condensateurs, des bobines, des antennes etc. Les lignes sont des interconnections métalliques qui, pour chaque couche, s'étendent à l'intérieur d'un premier niveau de la couche dans le plan de ce niveau, et définissent un motif ( pattern en anglais). Les vias sont des interconnections métalliques qui, pour chaque couche, traversent un deuxième niveau dans une direction perpendiculaire au plan du deuxième niveau, et permettent de relier des lignes d'une couche à l'autre. Chaque couche comprend ainsi un premier niveau, dit niveau d'interconnexions, et à l'intérieur duquel s'étendent les lignes, et un deuxième niveau dit niveau de contacts, à l'intérieur duquel s'étendent les vias. Des zones isolantes, en général réalisées en un matériau diélectrique, permettent de séparer les interconnexions métalliques les unes des autres. Le matériau des zones isolantes est choisi de façon à limiter les capacités parasites entre les interconnexions métalliques. La capacité entre interconnexions croît avec la permittivité entre ces interconnexions, et décroît avec la distance entre les interconnexions. La course à la miniaturisation et à l'optimisation des performances a donc conduit à choisir un diélectrique présentant un coefficient de permittivité k relativement faible, typiquement inférieur à 4,2, voire à choisir de séparer des interconnexions par des cavités d'air. Les diélectriques dits ULK (pour Ultra Low k en anglais) présentent ainsi un coefficient de permittivité inférieur à 4,2. Les diélectriques dits ELK (pour Externe Low k en anglais) présentent un coefficient de permittivité inférieur à 2,5. Toutefois, les circuits intégrés réalisés avec des diélectriques ULK ou avec des cavités d'air sont susceptibles d'être abimés relativement facilement, en particulier lors de la fabrication. Par exemple, une couche réalisée en un diélectrique ULK poreux peut être arrachée relativement facilement au cours d'une étape de polissage CMP (de l'anglais Chemical Mechanical Polishing ). Parmi les défaillances mécaniques, on peut également citer un manque de résistance aux tensions créées par les soudures des connexions et l'injection de résine autour du circuit. Le document Y.N. Su et al. Integration of Cu and Extra Low-k Dielectric (k=2.5û2.2) for 65/45/32 nm Generations , Electron Devices Meeting 2005, IEDM technical digest, IEEE International, 5-7 décembre 2005, décrit une structure hybride, dans laquelle le matériau diélectrique utilisé pour les niveaux d'interconnexions présente un coefficient de permittivité inférieur à celui du matériau diélectrique utilisé pour les niveaux de contacts. De telles structures ont une tenue mécanique satisfaisante, mais les capacités entre interconnexions peuvent être relativement élevées. La présente invention vise à améliorer les performances des circuits électroniques intégrés. Selon un premier aspect, l'invention a pour objet un circuit électronique intégré comprenant une superposition de couches isolantes et des éléments métalliques répartis dans lesdites couches isolantes. Chaque couche isolante comprend un prernier niveau, au sein duquel les éléments métalliques s'étendent sensiblement dans le plan dudit premier niveau, et un second niveau, traversé par les éléments métalliques dans une direction sensiblement perpendiculaire au plan dudit second niveau, de façon à contacter au moins un élément métallique d'un premier niveau. Le premier niveau et le second niveau comprennent également des zones isolantes pour isoler les éléments métalliques les uns des autres. Pour au moins une couche isolante, au moins un des niveaux de ladite au moins une couche isolante comprend au moins deux zones isolantes respectivement réalisées en un premier matériau et un deuxième matériau différents l'un de l'autre. Par matériaux différents l'un de l'autre , on entend aussi bien une différence de composition chimique qu'une différence de structure ou autre. Par exemple, les deux matériaux ont la même composition chimique, mais l'un des matériaux est relativement dense et l'autre relativement poreux, par exemple un matériau présentant une porosité supérieure à 30% en volume. Les premier et deuxième matériaux peuvent typiquement présenter des propriétés mécaniques différentes, par exemple un module d'Young ou un module de Poisson d'au moins 10% plus élevé ou plus faible d'un matériau à l'autre, des coefficients de permittivité différents, et/ou des coefficients de conductivité thermique différents. On peut même prévoir qu'au moins une zone isolante comprend une cavité d'air ( air gap integration en anglais), c'est-à-dire que l'un des matériaux diélectriques, par exemple le deuxième, est de l'air. Alternativement, les deux matériaux peuvent être solides, par exemple deux matériaux diélectriques. Parmi les matériaux diélectriques utilisables pour les zones isolantes, on peut citer le dioxyde de silicium (SiO2), les matériaux à base de dioxyde de silicium fluoré ou carboné, qu'ils soient denses ou poreux, les matériaux polymères carbonés, etc. On a ainsi au moins deux groupes de zones isolantes pour un même niveau, chaque groupe étant associé à un matériau donné. L'utilisation d'au moins deux matériaux différents au sein d'un même niveau offre davantage de souplesse pour trouver un compromis entre les diverses performances requises pour le circuit. Par exemple, le premier matériau peut présenter un coefficient de permittivité d'environ 5%, de préférence 10%, voire 15% ou davantage, supérieur à celui du deuxième matériau, et/ou un module d'Young d'environ 5%, de préférence 10%, voire 15% ou davantage, supérieur à celui du deuxième matériau. Cette juxtaposition de zones isolantes en matériaux différents peut permettre de concilier performances électriques et bonne tenue mécanique. En outre, la juxtaposition au sein d'un même niveau de zones différentes peut permettre une meilleure évacuation de la chaleur, via des zones présentant un coefficient de conductivité thermique plus élevé. En particulier, les matériaux présentant un coefficient de permittivité relativement faible, par exemple les matériaux poreux, présentent en général un coefficient de conductivité thermique relativement faible, de sorte que la juxtaposition de zones présentant des coefficients de permittivité différents peut permettre une évacuation de la chaleur satisfaisante. On peut prévoir seulement deux matériaux distincts, ou bien davantage. Avantageusement, ledit au moins un niveau comprenant au moins deux zones isolantes réalisées en des matériaux différents est un second niveau. Dit autrement, dans le cas où les éléments métalliques comprennent des interconnexions métalliques, c'est au sein du niveau de contacts que l'on trouve des zones isolantes réalisées en des matériaux distincts. Les éléments métalliques du second niveau occupant moins de superficie que les éléments métalliques du premier niveau, l'espace disponible pour les zones isolantes différentes est relativement élevé dans le second niveau. On dispose ainsi d'une certaine souplesse pour choisir les emplacements des zones isolantes différentes. Alternativement, on peut choisir de disposer des zones isolantes différentes au sein du premier niveau, ou bien encore aux seins des deux niveaux. Avantageusement, au moins une zone isolante du second niveau réalisée en premier matériau est localisée adjacente à un élément métallique de premier niveau correspondant. Pour chaque élément métallique de premier niveau correspondant à une telle zone isolante, on peut ainsi jouer sur les valeurs des diverses capacités induites par cet élément métallique. Or, du fait de la surface relativement élevée occupée par les éléments du premier niveau, ce sont principalement les capacités induites par les éléments métalliques du premier niveau qui sont susceptibles de réduire les performances du circuit. Bien entendu, une telle répartition des zones isolantes ne limite en rien la portée de l'invention. Avantageusement, au moins une zone isolante du second niveau adjacente à l'élément métallique correspondant est auto-alignée avec ledit élément métallique. On évite ainsi un décalage entre une zone isolante et l'élément métallique correspondant, et les imprécisions quant aux valeurs des capacités parasites qui en résultent. On évite également un masque supplémentaire pour le dépôt des zones isolantes auto-alignées, lors de la fabrication du circuit. Bien entendu, les zones isolantes peuvent ne pas être auto-alignées. Avantageusement, le premier matériau présente un coefficient de permittivité et un module d'Young supérieurs à ceux du deuxième matériau. On peut ainsi obtenir des capacités entre éléments métalliques d'un même premier niveau relativement faibles, du fait des relativement faibles valeurs des capacités de bord, comme expliqué plus loin en référence à la figure 2. A titre d'exemple, le coefficient de permittivité du premier matériau peut être d'au moins 1%, de préférence d'au moins 10%, voire d'au moins 15% supérieur à celui du deuxième matériau, et le module d'Young du premier matériau peut être d'au moins 10%, de préférence d'au moins 15%, voire d'au moins 20%, supérieur à celui du deuxième matériau. Alternativement, le premier matériau peut présenter un coefficient de permittivité et/ou un module d'Young inférieurs à ceux du deuxième matériau. Par exemple, deux éléments métalliques de premier niveau appartenant à deux couches isolantes successives, et prenant en sandwich la zone isolante correspondante peuvent ainsi être séparés par une zone présentant une permittivité relativement faible, de sorte que la capacité entre ces éléments est également relativement faible. Selon un deuxième aspect, l'invention a pour objet une carte électronique comprenant une puce électronique comprenant un boitier et un circuit électronique intégré selon le premier aspect de l'invention. Selon un troisième aspect, l'invention a pour objet un procédé de fabrication d'un circuit électronique intégré comprenant une superposition de couches isolantes et des éléments métalliques répartis dans lesdites couches isolantes, le procédé comprenant, pour au moins une couche isolante de ladite superposition, les étapes consistant à a/ déposer sur un substrat un premier matériau diélectrique de manière à former une couche, b/ former une tranchée dans la couche, c/ combler la tranchée avec un deuxième matériau diélectrique différent du premier matériau diélectrique, de sorte que la couche comprend à présent des zones isolantes de premier matériau diélectrique et des zones isolantes de deuxième matériau diélectrique, et d/ effectuer une étape de mise à niveau de façon à substantiellement éliminer le deuxième matériau diélectrique des zones de la surface de la couche qui correspondent aux zones isolantes de premier matériau diélectrique, e/ former une autre tranchée dans la couche, et f/ combler ladite autre tranchée avec du métal, de manière à former un élément métallique. Ce procédé permet d'obtenir un circuit électronique selon un aspect de l'invention. Les étapes b/, c/ et d/ peuvent être effectuées avant ou après les étapes e/ et f/. Le procédé peut comprendre, en particulier dans le cadre d'une méthode Double Damascène, des étapes supplémentaires consistant à former d'une troisième tranchée, et à combler ladite troisième tranchée avec du métal, de façon à former un autre élément métallique. Cette dernière étape consistant à combler la troisième tranchée et l'étape f/ peuvent être réalisées simultanément. En outre, l'étape de formation de la troisième tranchée peut intervenir après l'étape f/, ou bien avant. De manière générale, l'invention n'est pas limitée par l'ordre d'exécution des étapes. On peut prévoir que les emplacements de deux des tranchées soient confondus et qu'un même masque soit utilisé pour les étapes de formation desdites deux tranchées. Ces deux tranchées sont ainsi auto-alignées. Le procédé peut comprendre en outre une étape de retrait d'une partie au moins du premier matériau diélectrique, par mise en contact avec un agent de retrait du premier matériau. On obtient ainsi un circuit électronique comprenant des cavités d'air. Alternativement, cette étape de retrait n'a pas lieu, de sorte que le circuit conserve des zones de prernier matériau diélectrique et des zones de deuxième matériau diélectrique. D'autres particularités et avantages de la présente invention apparaîtront dans la description de modes de réalisation donnés ci-après, en référence aux figures. La figure 1 montre un exemple de portion de circuit électronique à structure hybride connue de l'art antérieur. Les figures 2 et 3 montrent deux exemples de portion de circuit électronique selon deux modes de réalisation de l'invention respectifs. Les figures 4A à 4G montrent un exemple de procédé de fabrication d'un circuit selon un mode de réalisation de l'invention. Les figures 5A à 5D montrent un exemple de procédé de fabrication d'un circuit selon un mode de réalisation de l'invention. La figure 6 montre un exemple de carte électronique selon un mode de réalisation de l'invention. Pour raison de clarté, les dimensions des différents éléments représentés dans ces figures rie sont pas en proportion avec leurs dimensions réelles. Les figures 1 à 5D sont des vues en coupe de portions de plaque ( wafer en anglais) sensiblement planes, considérées dans un plan perpendiculaire à la surface de la plaque. Un substrat est placé dans la partie inférieure de chaque figure, et N désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des figures. Dans la suite, les termes sur , sous , inférieur et supérieur sont utilisés en référence avec cette orientation. On précise que par sur , on entend aussi bien directement sur qu indirectement sur , c'est-à-dire qu'une couche déposée sur une autre peut tout à fait être séparée de ladite autre couche par au moins une tierce couche. Par ailleurs, sur les figures, des références identiques sont utilisées pour désigner des objets semblables ou similaires. La figure 1 montre une portion de circuit électronique intégré connu de l'art antérieur. Le circuit comprend, outre une partie active non représentée, une superposition de couches isolantes, dont une partie est représentée sous les références 1, 1'. Le nombre de couches isolantes peut par exemple être de sept ou huit. Les couches isolantes 1, 1' sont séparées les unes des autres par une barrière mince de diélectrique 7, 7'. Chaque couche 1, 1' comprend un niveau d'interconnexions 5, 5' et un niveau de contacts 6, 6', aux seins desquels s'étendent des éléments métalliques 2, 3, 2'. Les éléments métalliques comprennent des lignes 2, 2' s'étendant à l'intérieur des niveaux d'interconnexions 5, 5', et dans le plan du niveau d'interconnexions correspondant 5, 5', et des vias 3, 3' qui traversent les niveaux de contact 6, 6' dans une direction sensiblement perpendiculaire au plan du niveau de contacts pour relier entre elles deux lignes 2, 2' de deux couches isolantes distinctes. Les lignes et les vias sont isolés entre eux par des zones isolantes 4, 4', 8, 8', généralement en diélectrique. Dans le cas d'une structure hybride, les zones 4, 4' des niveaux d'interconnexions 5, 5' sont réalisées en un matériau distinct de celui des zones 8, 8' des niveaux de contact 6, 6'. Le matériau diélectrique utilisé pour les zones 4, 4' présente un coefficient de permittivité inférieur à celui du matériau utilisé pour les zones 8, 8'. La figure 2 montre un exemple de portion de circuit électronique selon un mode de réalisation de l'invention. La partie passive de ce circuit comprend une superposition de couches isolantes 1, 1', 1", 1"', séparées entre elles par des barrières fines de diélectrique 7, 7', 7". Les couches 1, 1', 1", 1"' peuvent par exemple avoir une épaisseur de l'ordre de la centaine de nanomètres, par exemple de 50 nm à 1 pm. Les barrières 7, 7', 7" peuvent par exemple être réalisées en SiCN, SiC ou SiN. Chaque couche isolante 1, 1', 1", 1"' comprend un niveau d'interconnexions 5, 5', 5", 5"' au sein duquel s'étendent des lignes 2a, 2b, 2', 2", 2"' et un niveau de contacts 6, 6', 6", traversé par des vias 3, 3', 3"'. Les lignes et les vias sont par exemple réalisés en cuivre ou en tungstène. II est bien connu de l'homme du métier que les lignes et les vias peuvent comprendre une barrière métallique (non représentée) en TaN par exemple, pour limiter la diffusion des espèces métalliques dans le reste du niveau. Les lignes 2a, 2b, 2', 2", 2"' et les vias 3, 3', 3"' sont isolés entre eux par des zones isolantes 24, 24', 25, 25', 25", 26, 27, 28, 28'. Dans cet exemple, les zones isolantes 25, 25' 25" des niveaux d'interconnexion 5, 5', 5", 5"' sont tous de même nature, contrairement à celles 24, 28, 24', 28' des niveaux de contact 6, 6' de la plupart des couches isolantes. Dans cet exemple, deux matériaux diélectriques présentant des coefficients de permittivité différents ont été utilisés pour les zones isolantes 24, 28, 24', 28' des niveaux de contacts 6, 6'. On peut bien entendu en prévoir davantage. Les zones 28, 28' sont réalisées en un premier matériau diélectrique présentant une permittivité supérieure à celui du matériau des zones 24, 24', dit deuxième matériau. Par exemple le premier matériau est un matériau diélectrique ULK, par exemple du SiOC dense présentant un coefficient de permittivité autour de 3, tandis que le deuxième matériau est un matériau diélectrique ELK, par exemple du SiOC poreux présentant un coefficient de permittivité inférieur ou égal à 2,5. On peut bien entendu prévoir autrement : par exemple le deuxième matériau peut être un polymère carboné comme le polymère connu sous l'appellation commerciale SiLK, distribué par Dupont-Nemours. Dans cet exemple, les zones 25, 25', 25" sont réalisées dans le même matériau que les zones 24, 24', mais il peut bien entendu en être autrement. Les zones 28, 28' sont localisées adjacentes à des lignes correspondantes 2a, 2b, 2', 2a', 2b'. Dans cet exemple, les zones 28, 28' sont auto-alignées avec les lignes correspondantes 2a, 2b, 2', 2a', 2b'. La capacité interligne Cline totale entre deux lignes 2a', 2b' d'un même niveau d'interconnexions 5' peut être modélisée comme la contribution des termes : 2 Cline ù Carea + C fringe + C fringe Où Carea désigne la capacité créée le long des lignes de champ qui passent à travers la zone isolante :25', Et C'fringe ,C2fringe désignent les capacités de bord créées le long des lignes de champ qui passent à travers les zones isolantes 24', et 24 respectivement. Cfringe comprend également la contribution des lignes de champ qui passent à travers la portion de barrière 7' entre les lignes 2a', 2b'. Les capacités C1fringe ,C2fringe sont proportionnelles au coefficient de permittivité des zones traversées par les lignes de champ respectives et sont donc relativement faibles, de sorte que la capacité interligne Cline totale entre les deux lignes 2a', 2b' est également relativement faible. En outre, la capacité intercouche Clayer entre deux lignes 2b, 2b' de deux couches isolantes 1, 1' successives peut s'écrire : Clayer - C'area + 2*C fringe Où C'area désigne la capacité créée le long des lignes de champ qui passent à travers la zone isolante 28, Et Crfringe désigne la capacité de bord créée le long des lignes de champ qui passent à travers l'une des zones isolantes 24. Du fait de la nature des zones 24, la capacité de bord C'fringe a une valeur relativement faible. La coexistence au sein d'un même niveau de zones isolantes en différents matériaux permet ainsi d'améliorer les performances du circuit électronique. La référence 20 désigne une partie du circuit électronique correspondant à un plot de connexion avec l'extérieur du circuit. Les dimensions du plot étant grandes par rapport aux dimensions typiques du coeur du circuit, l'exigence de performance électrique est moindre pour la partie 20 correspondant au plot. En revanche, cette partie peut être amenée à subir des tensions lors de la soudure des plots et de l'injection de résine. On peut choisir de réaliser les zones isolantes du niveau de contacts de la partie 20 en un même diélectrique présentant un module d'Young relativement élevé, tandis qu'on utilisera deux diélectriques différents pour les zones isolantes du niveau de contacts des parties du circuit qui nécessitent des performances accrues. L'invention permet ainsi d'adapter des parties du circuit en fonction des exigences attendues. La couche 1"', dite couche supérieure, est telle que les zones isolantes de ses niveaux sont toutes réalisées en un même matériau diélectrique présentant un module d'Young relativement élevé, par exemple le premier matériau. La couche supérieure est la dernière couche de la superposition de couches isolantes. La présence de certaines parties (la partie 20, la couche 1 "') pour lesquelles les niveaux de contacts ont des zones isolantes en matériau à permittivité relativement élevée permet de renforcer la tenue mécanique de l'ensemble du circuit. La figure 3 montre un exemple de portion de circuit électronique selon un mode de réalisation de l'invention. Dans cet exemple, certaines zones isolantes 30, 30' de certaines couches 1, 1' comprennent des cavités d'air ou de vide. D'autres zones isolantes 26, 27, 28 sont réalisées en un diélectrique présentant une permittivité relativement élevée, par exemple du SiOC dense. Les figures 4A à 4G montrent un exemple de procédé de fabrication d'un circuit selon un mode de réalisation de l'invention. Dans ce qui suit, les étapes élémentaires du procédé qui sont connues de l'homme du métier ne sont pas reprises en détail. Sur un substrat 12 en silicium par exemple, et comprenant éventuellement une barrière diélectrique ainsi que d'autres couches non représentées, un premier matériau diélectrique, ici du SiOC poreux, est déposé, de façon à former une couche 10. Le dépôt peut par exemple être effectué suivant un procédé PECVD (de l'anglais plasma enhanced chemical vapour deposition ), ou bien suivant n'importe quel autre procédé. Est également déposée une couche de masque dur 11, dite HM (de l'anglais hard mask ), comme représenté sur la figure 4A. La couche 11 peut avantageusement être métallique, par exemple en TiN, ou bien encore diélectrique, par exemple en SiN ou SiCN. Comme illustré par la figure 4B, on forme une tranchée 13 dans la couche 10, en effectuant par exemple des opérations de masquage, de photolithographie et de gravure sèche. Dans la description, il est fait état d'un petit nombre de tranchée. L'homme du métier sait bien a qu'en pratique, le nombre de tranchées gravées simultanément dans une plaque ( wafer en anglais) peut être relativement élevé, par exemple de l'ordre du million par plaque, et que seul un petit nombre de tranchées est évoqué ici à des fins de compréhension du procédé. Comme illustré sur la figure 4C, cette tranchée 13 est comblée avec un deuxième matériau diélectrique présentant un coefficient de permittivité supérieur à celui du premier matériau diélectrique, par exemple du SiOC dense, définissant ainsi des zones isolantes 14, 41, réalisées en matériaux distincts. Le deuxième matériau diélectrique peut être déposé suivant un procédé PECVD par exemple, ou bien suivant n'importe quel autre procédé. Une étape de mise à niveau permet de substantiellement éliminer le deuxième matériau diélectrique des zones 42 de la surface qui correspondent aux zones isolantes 41, de sorte que la couche de masque dur 11 affleure à la surface, comme représenté sur la figure 4D. L'étape de mise à niveau peut être effectuée suivant un procédé CMP (de l'anglais Chemical Mechanical Polishing ), ou bien suivant tout autre procédé connu. Une autre tranchée 17 est formée, en effectuant par exemple des opérations de masquage, de photolithographie et de gravure sèche. Dans cet exemple, l'emplacement de la tranchée 17 et l'emplacement de la tranchée 13 sont partiellement confondus, c'est-à-dire que l'emplacement de la tranchée 17 recouvre en partie l'emplacement de la tranchée 13, comme illustré sur la figure 4E. Est également formée encore une troisième tranchée 17b. Dans cet exemple, la tranchée 17 permet la réalisation d'un via, tandis que la tranchée 17b permet la réalisation d'une ligne. La tranchée 17 est creusée au-delà de la barrière diélectrique 12, tandis que la tranchée 17b est creusée en deçà de la barrière diélectrique 12. La zone 14 est donc réduite. L'emplacement de la tranchée 17b et l'emplacement de la tranchée 13 sont confondus, comme illustré sur la figure 4F. On peut en particulier réutiliser le masque de la couche de masque dur 11 comme masque de la tranchée 17b. On évite ainsi d'effectuer à nouveau certaines opérations, par exemple des opérations de masquage en lithographie. Enfin, comme illustré sur la figure 4G, on comble les tranchées 17, 17b avec du métal, par exemple du cuivre, pour former une ligne 18b et un via 18, et on effectue une étape de mise à niveau afin d'aplanir la surface. La couche de masque dur 11 peut être éliminée à cette occasion. On obtient ainsi une couche isolante à deux niveaux 45, 46, dont l'un des deux niveaux comprend des zones isolantes 14, 41 réalisées en des matériaux différents. Comme on a utilisé le même masque dur 11, la zone 14 et la ligne 18b sont auto-alignées. Ce procédé, basé sur une méthode Double Damascène ( dual Damascene en anglais) n'est donné qu'à titre indicatif. On peut noter que, le masque dur 11 étant utilisé deux fois pour la formation de l'emplacement de la zone isolante 14 ainsi que pour l'emplacement de la ligne 18b, on ne réalise pas davantage d'opérations de masquage en lithographie que dans les procédés connus de l'art antérieur. Alternativement, on peut par exemple utiliser un procédé basé sur une méthode Damascène simple. Dans ce cas, on peut par exemple former une première tranchée, la combler avec un métal, effectuer une étape de polissage CMP, puis former une deuxième tranchée adjacente à la première tranchée par ajout d'une étape supplémentaire de lithographie puis de gravure sèche, la combler avec un matériau diélectrique, et effectuer une étape de polissage CMP. Les deux tranchées sont suffisamment profondes pour traverser la couche dans laquelle elles sont gravées. On obtient ainsi un niveau de contacts avec un via à l'emplacement de la première tranchée, et une zone isolante à l'emplacement de la deuxième tranchée. Il reste à créer un niveau d'interconnexions pour obtenir une couche complète, ce qui peut être réalisé en déposant un matériau diélectrique sur le niveau de contacts, en formant une tranchée dans le matériau déposé, puis en comblant cette tranchée avec du métal de manièreà former une ligne. Les figures 5A à 5D montrent un exemple de procédé de fabrication d'un circuit selon un mode de réalisation de l'invention. Ce procédé permet d'obtenir une superposition de couches isolantes pour laquelle certaines zones isolantes comprennent des cavités d'air. On part d'une première couche isolante 1' semblable à la couche obtenue par le procédé illustré par les figures 4A à 4G, et montée sur une barrière diélectrique 7". Le niveau de contact de cette couche comprend donc des zones isolantes 28 en premier matériau diélectrique, et des zones isolantes 24 en deuxième matériau diélectrique. On dépose une barrière auto-alignée référencée 51 sur la figure 5A, par exemple une barrière de siliciure de cuivre ou de CoWP, en utilisant un procédé connu. Comme illustré sur la figure 5B, on forme une deuxième couche isolante 1, en utilisant par exemple un procédé semblable à celui illustré par les figures 4A à 4G. Une barrière auto-alignée 51 est également déposée. On peut continuer à former des couches isolantes (non représentées). Enfin, une couche isolante supérieure 1"' est formée, les zones isolantes 26, 27 de cette couche étant réalisées en un matériau diélectrique présentant un coefficient de perméabilité relativement élevé, par exemple le premier matériau diélectrique. Des ouvertures 52 atteignant le matériau diélectrique des zones 24, 25 sont réalisées dans la couche supérieure 1"', comme illustré sur la figure 5C, en effectuant par exemple des opérations de masquage, de photolithographie et de gravure humide. Enfin, le premier matériau diélectrique est retiré, par exemple par mise en contact avec un agent de retrait du premier matériau diélectrique. La plaque supportant cette superposition de couches 1, 1', 1"'est plongée dans l'agent de retrait du premier matériau diélectrique. Par exemple le premier matériau diélectrique est du SiOC dense et le deuxième matériau diélectrique du SiO2. L'agent de retrait est par exemple de l'acide fluorhydrique (HF), susceptible de dissoudre le SiO2, mais auquel le SiOC dense résiste. L'agent peut dissoudre le matériau des zones 24, 25 en passant par les ouvertures 52, forrnant ainsi des cavités d'air, comme illustré par la figure 5D. Selon un autre exemple, le premier matériau diélectrique est retiré en élevant la température. Par exemple, le premier matériau diélectrique est du SiOC dense et le deuxième matériau diélectrique un polymère thermodégradable, par exemple le matériau polymère SiLK. On élève la température au moins jusqu'à une température pour laquelle le SiLK se dégrade. Les ouvertures 52 permettent l'évacuation du matériau polymère dégradé. Bien entendu, on peut former des circuits à cavités d'air en utilisant des procédés différents. Par exemple, le matériau utilisé pour les zones isolantes 26, 27 de la couche supérieure 1"' peut être un matériau poreux résistant à l'agent de retrait. Il n'est pas alors besoin de former les ouvertures 52 des figures 5C et 5D. La figure 6 montre un exemple de carte électronique selon un mode de réalisation de l'invention. La carte 60 comprend entre autres des plots 63, une bobine 62, des connexions non représentées et des puces électroniques 61 intégrant un circuit selon un aspect de l'invention. REVENDICATIONS 1. Circuit électronique intégré comprenant une superposition de couches isolantes (1, 1', 1", 1 "') et des éléments métalliques (2a, 2b, 2', 2", 2"', 3, 3', 3") répartis dans lesdites couches isolantes, chaque couche isolante comprenant un premier niveau (5, 5', 5", 5"'), au sein duquel les éléments métalliques s'étendent sensiblement dans le plan dudit premier niveau, et un second niveau (6, 6', 6"), traversé par les éléments métalliques dans une direction sensiblement perpendiculaire au plan dudit second niveau, de façon à contacter au moins un élément métallique d'un premier niveau, le premier niveau et le second niveau comprenant également des zones isolantes (24, 24', 25, 25', 25", 26, 27, 28, 28') pour isoler les éléments métalliques les uns des autres, caractérisé en ce que, pour au moins une couche isolante (1, 1'), au moins un des niveaux (6, 6') de ladite au moins une couche isolante comprend au moins deux zones isolantes (24, 28, 24', 28') respectivement réalisées en un premier matériau et un deuxième matériau différents l'un de l'autre. 2. Circuit électronique intégré selon la revendication 1, dans lequel ledit au moins un niveau comprenant au moins deux zones isolantes réalisées en des matériaux différents est un second niveau (6, 6'), et au moins une zone isolante (28, 28') du second niveau réalisée en premier matériau est localisée adjacente à un élément métallique (2a, 2b, 2a', 2b') de premier niveau correspondant. 3. Circuit électronique intégré selon la revendication 2, dans lequel au moins une zone isolante (28, 28') de second niveau (6, 6') adjacente à l'élément métallique correspondant (2a, 2b, 2a', 2b') est auto-alignée avec ledit élément métallique. 4. Circuit électronique intégré selon l'une des revendications 2 à 3, dans lequel le premier matériau présente un coefficient de permittivité supérieur à celui du deuxième matériau, et un module d'Young supérieur à celui 10 du deuxième matériau. 5. Circuit électronique intégré selon l'une des revendications précédentes, dans lequel le deuxième matériau est de l'air (30, 30'). 6. Carte électronique (60) comprenant une puce électronique (61) comprenant un boitier et un circuit électronique intégré selon l'une des revendications précédentes. 20 7. Procédé de fabrication d'un circuit électronique intégré comprenant une superposition de couches isolantes et des éléments métalliques répartis dans lesdites couches isolantes, le procédé comprenant, pour au moins une couche isolante de ladite superposition, les étapes consistant à 25 a/ déposer sur un substrat un premier matériau diélectrique de manière à former une couche (10), b/ former une tranchée (13) dans la couche, c/ combler la tranchée avec un deuxième matériau diélectrique différent du premier matériau diélectrique, de sorte que la couche 30 comprend à présent des zones isolantes de premier matériau diélectrique (41) et des zones isolantes de deuxième matériau diélectrique (14), et 15d/ effectuer une étape de mise à niveau de façon à substantiellement éliminer le deuxième matériau diélectrique des zones (42) de la surface de la couche qui correspondent aux zones isolantes de premier matériau diélectrique, e/ former une autre tranchée (17) dans la couche, et f/ combler ladite autre tranchée avec du métal, de manière à former un élément métallique (18). 8. Procédé de fabrication d'un circuit électronique intégré selon la revendication 7, comprenant en outre les étapes consistant à g/ former une troisième tranchée (17b), et h/ combler ladite troisième tranchée avec du métal, de manière à former un élément métallique supplémentaire (18b). 9. Procédé de fabrication d'un circuit électronique intégré selon l'une des revendications 7 ou 8, dans lequel les emplacements d'au moins deux des tranchées (13, 17) sont adjacents ou au moins partiellement confondus. 10. Procédé de fabrication d'un circuit électronique intégré selon l'une des revendications 7 à 9, dans lequel les emplacements de deux des tranchées (13, 17b) sont confondus, et le même masque (11) est utilisé pour les étapes de formation desdites deux tranchées. 11. Procédé de fabrication d'un circuit électronique intégré selon l'une des revendications 7 à 10, le procédé comprenant en outre une étape de retrait d'une partie au moins du premier matériau diélectrique.