FR 2910180 A1 20080620 FR 0610942 A 20061215 PROCEDE DE FABRICATION D'UN TRANSISTOR CMOS A GRILLES METALLIQUES DUALES La présente invention se rapporte aux technologies de fabrication de transistor CMOS ( Coupled Meta/ Oxide Semiconductor en anglais) à grilles métalliques duales ( dual metal gates transistor en anglais). De tels transistors comprennent des grilles incluant deux métaux différents, un métal pour les grilles NMOS (substrat dopé p) et un autre métal pour les grilles PMOS (substrat dopé n). De tels transistors ont été développés pour augmenter l'intégration des composants électroniques tout en limitant les courants de fuite. On a en effet constaté que les solutions classiques de conception de transistors CMOS, où SiO2 est utilisé comme isolant de grille, atteignent leurs limites quand on veut réaliser des transistors de la génération 65 nm et plus encore ceux de la future génération 45 nm. Il serait alors nécessaire de diminuer l'épaisseur de la couche de SiO2 dans une gamme d'épaisseur où les courants de fuite deviendraient importants, notamment à cause d'effets tunnels. La solution proposée pour pallier cet inconvénient consiste à substituer à SiO2 des matériaux diélectriques à haute constante diélectrique K (dits high-K en anglais), dont la valeur est supérieure à 3,9. Il est alors possible de limiter les courants de fuite pour une épaisseur maintenue faible. Parmi les matériaux à haute constante diélectrique K, l'oxyde de hafnium, HfO2, dont la constante diélectrique vaut 20, a conduit à des solutions prometteuses. Cependant on a constaté que le silicium polycristallin, utilisé couramment comme matériau de grille, est peu compatible avec des matériaux à haute constante diélectrique, en particulier avec le HfO2. Une solution consiste à déposer sur ce diélectrique une couche de métal, par exemple de Ta, W, Mo, Ti, et/ou leurs nitrures, et/ou leurs oxydes comme constituant du matériau de grille. Du silicium polycristallin peut ensuite être déposé sans dommage pour le matériau diélectrique. 2910180 2 Dans le cas d'une grille logique, on associe un transistor, NMOS à un transistor PMOS. Il est connu que le travail de sortie de la grille est de 4,1 eV pour un transistor NMOS, alors qu'il est de 5,2 eV pour un transistor PMOS de conception classique avec un isolant de grille en SiO2 et un matériau de grille 5 en polysilicium. Il convient d'obtenir des travaux de sortie égaux ou proches quand on met en oeuvre des matériaux à haute constante diélectrique recouverts d'une couche de métal. Il en résulte qu'il convient de choisir un métal pour les canaux NMOS et un autre métal pour les canaux PMOS. Un exemple de réalisation de tels transistors à grilles métalliques 10 duales ressort du document US 2004/0023478 Al. Selon ce procédé, on dépose un matériau à constante diélectrique élevée, notamment HfO2, sur un substrat avec une zone dopée n et une zone dopée p. Un premier métal est déposé puis recouvert d'un masque sur une première zone dopée. On procède alors à une attaque pour enlever ce métal sur la deuxième zone dopée, puis au 15 dépôt d'un deuxième métal. Il en résulte la superposition des deux métaux sur la première zone dopée. Ce procédé, bien qu'améliorant significativement les propriétés d'un assemblage de transistors n et p de conception classique, présente l'inconvénient de conduire à un empilement de deux métaux différents pour 20 constituer une des grilles (celle du transistor NMOS ou du PMOS). Cet empilement peut avoir des conséquences négatives en terme de durée de vie du composant car des risques de corrosion électrochimique apparaissent alors. Le but de la présente invention est de remédier aux inconvénients ci-dessus. Par conséquent, l'invention a pour but de proposer un procédé de 25 réalisation de transistors CMOS à isolant de grille à haute constante diélectrique recouvert par zones de deux métaux différents permettant d'éviter la superposition de ces deux métaux. Ce but est atteint grâce au procédé de réalisation de transistors CMOS comprenant les étapes suivantes a) approvisionnement d'un substrat comprenant au moins une zone dopée n et au moins une zone dopée p séparées par un isolant ; 2910180 3 b) dépôt d'une couche de matériau diélectrique ; c) dépôt d'une couche d'un métal M1 ; d) dépôt d'une couche d'un premier masque dur ; e) dépôt d'une couche d'un deuxième masque dur constitué d'un 5 matériau dont la vitesse de polissage mécano-chimique (CMP) est significativement inférieure à celle du matériau du premier masque dur ; f) élimination des couches du métal Ml et des deux masques durs réalisés lors des étapes c), d) et e), dans au moins une zone correspondant à l'une des zones dopées, soit n, soit p, tout en préservant la ou les autre(s) 10 zone(s) dopée(s), respectivement soit p, soit n ; g) dépôt d'une couche d'un deuxième métal M2 ; h) dépôt d'une couche d'un masque dur susceptible d'être éliminé dans les mêmes conditions que le premier masque dur ; i) dépôt d'une couche d'un masque dur susceptible d'être éliminé par 15 polissage mécano-chimique dans les mêmes conditions que le deuxième masque dur ; j) polissage mécano-chimique (CMP) jusqu'au moment où la couche du deuxième masque dur est atteinte ; k) polissage mécano-chimique (CMP) jusqu'au moment où la couche 20 du premier masque dur est atteinte ; I) élimination des couches de masques durs déposées lors des étapes d) et h). Cette succession d'étapes permet d'obtenir des transistors CMOS où l'on peut utiliser un isolant de grille à haute constante diélectrique grâce au 25 dépôt d'un métal Ml ou M2 sur cet isolant, et ainsi éviter les risques de dégradation de cet isolant, tout en s'affranchissant du problème de la superposition de deux métaux M 1 et M2 superposés à cet isolant. En effet, il est ainsi possible d'éliminer le métal Ml dans les zones adéquates avant de 2910180 4 procéder au dépôt du métal M2 au cours de l'étape f), et le dépôt de métal M2 n'est pas effectué directement sur le métal Ml mais sur des masques durs dans la zone où le métal M1 est conservé. Il est ensuite possible d'utiliser ces masques durs pour maîtriser le 5 processus d'élimination du métal M2. Dans le cadre de l'invention, on entend par matériau dont la vitesse de polissage mécano-chimique est significativement inférieure à celle d'un deuxième matériau , un matériau dont la vitesse de polissage est au moins 5 fois inférieure à celle du deuxième matériau, voire au moins 50 fois inférieure et 10 même possiblement jusqu'à 500 fois inférieure. Le rapport des vitesses de polissage du matériau le plus rapide à polir et le plus lent est communément appelé sélectivité de polissage . Le choix d'un empilement de deux matériaux présentant une sélectivité de polissage d'au moins 5 permet d'obtenir un empilement comprenant une 15 couche d'arrêt de polissage quand le matériau le plus lent à polir est disposé sous le matériau le plus rapide à polir. Selon l'invention, l'étape j) permet un polissage efficace, susceptible d'enlever une importante quantité de matière et l'étape k) permet un polissage précis qui conduit à une surface plane de grande qualité grâce à l'utilisation de 20 la couche de premier masque dur comme couche d'arrêt. De manière usuelle, l'étape f) peut comprendre une étape intermédiaire de dépôt d'une résine pour photolithographie pour préserver les zones choisies. De manière générale les dépôts de métaux, d'isolant, de masques durs, peuvent être effectués par dépôt chimique sous vide (CVD) ou dépôt 25 physique sous vide (PVD). De manière générale et connue de l'homme du métier, les matériaux de type résine sont éliminés par voie chimique humide ou par voie mixte sèche et chimique, les métaux sont éliminés par voie chimique ou voie sèche, les couches d'arrêt sont éliminées par voie sèche. On entend par voie sèche une 2910180 5 élimination de matière mettant en oeuvre un plasma. Selon des modes de réalisation : - le procédé comprend l'étape postérieure suivante : m) dépôt d'une couche de silicium polycristallin. 5 - le procédé comprend en outre l'étape postérieure suivante : n) polissage mécano-chimique d'une partie de l'épaisseur de la couche déposée à l'étape m). Selon un mode de réalisation, l'étape f) d'élimination préserve la couche de matériau diélectrique. 10 Selon un autre mode de réalisation, on élimine en outre, au cours de l'étape f), au moins une partie de la couche de matériau diélectrique. II est possible de procéder ensuite à une étape b') consistant à déposer, avant l'étape g), une nouvelle couche de matériau diélectrique identique ou différent de celui déposé au cours de l'étape b). Ce mode de 15 réalisation peut être particulièrement avantageux pour régénérer la couche de matériau diélectrique juste avant le dépôt du métal M2. Selon un mode de réalisation, les matériaux des masques durs, déposés aux étapes d) et h), sont identiques. Selon un mode de réalisation, les matériaux des masques durs, 20 déposés aux étapes e) et i), sont identiques. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'un exemple de mise en oeuvre non limitatif, en référence aux figures 1 à 9 annexées. Ces figures illustrent différentes étapes d'un procédé selon l'invention. 25 Pour raison de clarté, les dimensions des différents éléments représentés dans ces figures ne sont pas en proportion avec leurs dimensions réelles. Les figures sont des vues en coupe d'un substrat sensiblement plan, considérées dans un plan perpendiculaire à la surface du substrat. Le substrat 2910180 6 est placé dans la partie inférieure de chaque figure, et N désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des figures. Dans la suite, les termes sur , SOUS , inférieur et supérieur sont utilisés en référence avec cette orientation. Par ailleurs, sur toutes les figures, des 5 références identiques correspondent à des éléments identiques. Dans ce qui suit, les étapes élémentaires du procédé de fabrication d'un circuit électronique intégré qui sont connues de l'homme du métier ne sont pas reprises en détail. On s'attache seulement à décrire une succession d'étapes élémentaires qui permet de réaliser un transistor CMOS selon 10 l'invention. La figure 1 représente un circuit électronique intégré 10 en cours de fabrication. Notamment, des étapes de fabrication ont déjà été exécutées, pour réaliser un transistor MOS ( Metal-Oxide-Semiconductor ) à la surface d'un substrat 101 du circuit. Le substrat 101 est en silicium monocristallin. 15 De manière usuelle, et afin de constituer un élément de grille logique, une zone 102 du substrat 101 est dopée n, par exemple en implantant des impuretés de type n comme du phosphore ou de l'arsenic, et une zone 103 du substrat 101 est dopée p, par exemple en implantant des impuretés de type p comme du bore. Les deux zones 102, 103 sont séparées par une tranchée 104 20 constituée de matériau isolant tel qu'un oxyde ou un nitrure, ou tout autre isolant électrique. L'isolant de grille 110 est ensuite formé pour recouvrir au moins les zones dopées n et p, 102 et 103, du substrat 101. Selon un mode de réalisation, le matériau de l'isolant de grille 110 comprend un oxyde de métal de 25 transition ou de terre rare. Il est ainsi possible d'obtenir un matériau diélectrique à constante diélectrique élevée, supérieure à celle de la silice. De manière préférée, le matériau diélectrique est de l'oxyde de Hafnium, HfO2. D'autres oxydes ou leurs mélanges peuvent être également utilisés, notamment parmi les oxydes des métaux suivants : Zr, Al, La, Sr, Ta, Ti. Des silicates et 30 aluminates peuvent aussi être utilisés comme matériau pour isolant de grille, notamment le silicate de hafnium (HffSiyOZ) ou l'aluminate de hafnium 2910180 (HfXAlyOZ). Le dépôt du matériau pour isolant de grille se fait de préférence par dépôt chimique en phase vapeur (CVD, chemical vapor deposition en anglais), notamment par dépôt par couche atomique (ALCVD, atomic layer 5 CVD ) ou à partir d'organométalliques (MOCVD, metal organic CVD ). Il est également possible d'effectuer un tel dépôt par dépôt physique en phase vapeur (PVD, physical-vapor deposition ). L'épaisseur de la couche d'isolant de grille est de l'ordre de quelques nm, par exemple entre 2 et 3 nm. 10 Un premier métal, M1, est ensuite déposé sous forme d'une couche 120, sur la couche de matériau diélectrique 110 formant isolant de grille. De manière préférée, ce métal M1 est déposé par dépôt chimique en phase vapeur (CVD). Il est également possible de déposer ce métal M1 par 15 dépôt physique en phase vapeur (PVD). Dans l'exemple représenté, le premier métal M1 est destiné à rester en contact avec une zone de matériau isolant 110 recouvrant une zone de substrat dopée n 102. Selon un autre mode de réalisation de l'invention, on peut choisir un métal M1 destiné à rester en contact avec une zone de matériau isolant 110 recouvrant une zone de substrat 20 dopée p 103. Dans le cas représenté, le premier métal M1, destiné à constituer un élément de la grille d'un transistor PMOS, est choisi parmi les métaux ayant un travail d'extraction proche de la bande de valence du silicium (soit environ 5,1 eV) quand le substrat 101 est en silicium. Un tel métal peut être 25 choisi parmi le nitrure de titane (TiN), le rhénium (Re), l'iridium (Ir), l'oxyde de ruthénium (RuO2), l'oxyde d'iridium (IrO2), le nitrure de molybdène (MoN), le Ruthénium (Rh), l'oxyde d'indium (InO2). Si le premier métal M1 est destiné à constituer un élément de la grille d'un transistor NMOS, on le choisit parmi les métaux ayant un travail 30 d'extraction proche de la bande de conduction du silicium (soit environ 4 eV). 7 2910180 8 Un tel métal peut être choisi parmi le titane (Ti), vanadium (V), zirconium (Zr), tantale (Ta), Aluminium (Al), niobium (Nb), nitrure de tantale (TaN), nitrure de silicium et de tantale (TaSiN). L'épaisseur de la couche du premier métal M1 est de l'ordre de la dizaine de nm, typiquement entre 5 et 10 nm. 5 On forme ensuite une première couche d'un masque dur 130. Selon un mode de réalisation, ce masque dur 130 est en nitrure de silicium (Si3N4) et son épaisseur est de l'ordre de quelques dizaines de nm, typiquement environ 50 nm. Cette couche est par exemple déposée par dépôt chimique en phase vapeur (CVD). 10 On forme ensuite une deuxième couche d'un masque dur 140 constituée d'un autre matériau que celui utilisé pour le masque dur précédent 130. Selon un mode de réalisation, ce masque dur 140 est en oxyde de silicium (SiO2) et son épaisseur est de l'ordre de la centaine de nm, typiquement environ 100 nm. Cette couche est par exemple déposée par dépôt 15 chimique en phase vapeur (CVD). On procède ensuite, et de manière connue en soi, à un dépôt de résine 150 pour photolithographie. Le dépôt de résine 150 ne recouvre pas les zones à l'aplomb des zones 103 dopées p. Tel que montré sur la figure 2, on procède ensuite à l'élimination des 20 zones à l'aplomb des zones 103 dopées p. Au cours de cette étapeä on élimine, par exemple par gravure sèche (plasma), les zones des couches de masques durs 140 et 130, et, par exemple par gravure sèche ou gravure humide avec réactifs chimiques tels que par exemple une solution piranha, le premier métal M1 disposés à l'aplomb des 25 zones 103 dopées p. La résine 150 est éliminée par voie chimique ou sèche combinée à un réactif chimique après élimination des zones de la couche de masque du 140 et avant celle des zones de la couche de masque dur 130. Selon un autre mode de réalisation, on procède à une attaque sélective 30 qui détruit le matériau de la couche isolante 110. Dans ce dernier cas, on peut 2910180 9 procéder à un nouveau dépôt de matériau diélectrique, de préférence le même matériau diélectrique que précédemment. L'attaque de la couche isolante 110 peut être totale ou partielle. On procède ensuite, tel que représenté sur la figure 3, au dépôt d'un 5 deuxième métal M2 pour former une couche 160. M2 est choisi parmi les métaux ayant un travail d'extraction proche de la bande de conduction du silicium dans le cas représenté. Si M1 a été choisi pour constituer un élément de la grille d'un transistor NMOS, on choisit M2 parmi les métaux ayant un travail d'extraction proche de la bande de valence du silicium. De manière 10 préférée, l'épaisseur de la couche de métal M2 est sensiblement égale à celle de métal M1. En général, le dépôt du deuxième métal M2 est conforme et on note la présence d'un dépôt vertical, le long des tranches des couches 120, 130, 140. On procède ensuite au dépôt d'une couche de masque dur 170, de 15 caractéristiques voisines de celles du masque dur 130. De préférence, le même matériau est utilisé. De préférence, l'épaisseur de la couche 170 est sensiblement égale à celle de la couche 130. On procède ensuite au dépôt d'une couche de masque dur 180, de caractéristiques voisines de celles du masque dur 140. De préférence, le même 20 matériau est utilisé. De préférence, l'épaisseur de la couche 180 est sensiblement égale à celle de la couche 140. L'empilement réalisé est ensuite abrasé par polissage mécano- chimique (CMP). On choisit les conditions de polissage pour que cette étape permette 25 d'enlever la matière de manière sensiblement horizontale jusqu'à la deuxième couche de masque dur 140. Les conditions de polissage sont choisies pour permettre l'élimination rapide d'une grande quantité de matériau sans imposer de contrainte de planéïté de la surface résultante. Pour ce faire, on peut utiliser des suspensions d'abrasif ( slurry en anglais) à faible sélectivité entre 30 matériaux pour masques durs (par exemple Si3N4, SiO2) et métal. On obtient alors l'empilement représenté en figure 4. 2910180 10 Une deuxième étape de CMP est réalisée pour poursuivre l'enlèvement de la matière de manière horizontale jusqu'à la première couche de masque dur 130 qui agit comme butée quand le dispositif de polissage rencontre cette couche 130. On choisit une solution abrasive permettant d'obtenir une 5 sélectivité importante, par exemple du type HSS ( high selective slurry ). On utilise par exemple une composition abrasive qui comprend une suspension aqueuse de particules de silice colloïdale. Il est possible d'augmenter la sélectivité de polissage en utilisant une telle composition abrasive où la suspension aqueuse est acide, les particules de silice colloïdale sont 10 individualisées, non liées entre elles par des liaisons siloxanes et comprend un agent tensioactif. Un procédé de polissage mécano-chimique de ce type est par exemple décrit dans le document FR 2 785 614 auquel l'homme du métier peut se référer pour mettre en oeuvre la présente invention. On obtient alors l'empilement représenté en figure 5. 15 On procède ensuite à une gravure sélective humide ou sèche pour retirer le matériau du premier masque dur dans les zones 130 et 170 et obtenir l'empilement représenté en figure 6. On obtient alors un recouvrement des zones en regard des zones dopées p, respectivement dopées n, par un premier métal M1, respectivement un deuxième métal M2 déposés sur la couche de 20 matériau diélectrique, en évitant la superposition dans l'empilement résultant des deux métaux. Comme représenté sur la figure 7, on forme ensuite une couche de silicium polycristallin, par exemple par dépôt chimique en phase vapeur (CVD) pour former une couche de 50 à 200 mm d'épaisseur qui est ensuite abrasée 25 par CMP, à l'aide de solutions abrasives connues de l'homme du métier, pour planariser l'empilement qui correspond alors à la figure 8. L'empilement est ensuite traité de manière conventionnelle pour réaliser un transistor PMOS et un transistor NMOS. La figure 9 représente l'empilement après plusieurs étapes de traitement qui permettent de former les grilles 20 d'un transistor 30 PMOS et 30 d'un transistor NMOS. De manière connue en soi, des espaceurs 200 sont disposés verticalement le long des grilles 20 et 30, puis on réalise les sources et drains (105 pour le transistor PMOS, 106 pour le transistor NMOS) par 2910180 implantation. On obtient alors la configuration bien connue d'un empilement à conditionner pour finaliser un élément de grille logique comprenant un transistor PMOS et un transistor NMOS mitoyens. li REVENDICATIONS 1. Procédé de réalisation de transistor CMOS comprenant les étapes suivantes : a) approvisionnement d'un substrat comprenant au moins une zone (102) dopée n et au moins une zone (103) dopée p séparées par un isolant (104) ; b) dépôt d'une couche de matériau diélectrique (110) ; c) dépôt d'une couche d'un métal M1 (120) ; d) dépôt d'une couche d'un premier masque dur (130); e) dépôt d'une couche d'un deuxième masque dur (140) constitué d'un matériau dont la vitesse de polissage mécanochimique (CMP) est significativement inférieure à celle du matériau du premier masque dur (130); f) élimination des couches du métal M1 et des deux masques durs réalisés lors des étapes c), d) et e), dans au moins une zone correspondant à l'une des zones dopées, soit n, soit p, tout en préservant la ou les autre(s) zone(s) dopée(s), respectivement soit p, soit n ; g) dépôt d'une couche d'un deuxième métal M2 (160) ; h) dépôt d'une couche d'un masque dur (170) susceptible d'être 20 éliminé dans les mêmes conditions que le premier masque dur (130) ; i) dépôt d'une couche d'un masque dur (180) susceptible d'être éliminé par polissage mécano-chimique dans les mêmes conditions que le deuxième masque dur (140) ; j) polissage mécano-chimique (CMP) jusqu'au moment où la couche du 25 deuxième masque dur (140) est atteinte ; k) polissage mécano-chimique (CMP) jusqu'au moment où la couche du premier masque dur (130) est atteinte ; 2910180 13 I) élimination des couches de masques durs déposées lors des étapes d) et h). 2. Procédé selon la revendication précédente caractérisé en ce que le procédé comprend en outre l'étape postérieure suivante : 5 m) dépôt d'une couche de silicium polycristallin (190). 3. Procédé selon la revendication précédente caractérisé en ce que le procédé comprend en outre l'étape postérieure suivante : n) polissage mécano-chimique d'une partie de l'épaisseur de la couche (190) déposée à l'étape m). 10 4. Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que l'étape f) d'élimination préserve la couche de matériau diélectrique (110). 5. Procédé selon l'une quelconque des revendications 1 à 3 caractérisé en ce qu'on élimine en outre, au cours de l'étape f), au moins une partie de la 15 couche de matériau diélectrique (110). 6. Procédé selon la revendication précédente caractérisé en ce qu'on procède ensuite à une étape b') consistant à déposer, avant l'étape g), une nouvelle couche de matériau diélectrique identique ou différent de celui déposé au cours de l'étape b). 7. Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que le ou les rnatériau(x) diélectrique(s) est (sont) choisi(s) parmi la liste comprenant les oxydes, les silicates, les aluminates de Hf, Zr, AI, La, Sr, Ta, Ti. 8. Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que le métal M1 ou le métal M2 est choisi parmi les métaux ayant un travail d'extraction proche de la bande de valence du silicium, notamment choisi parmi la liste comprenant TiN, Re, Ir, RuO2, IrO2, MoN, Rh, InO2, et que respectivement le métal M2 ou le métal M1 est choisi parmi les métaux ayant un travail d'extraction proche de la bande de conduction du 2910180 14 silicium, notamment choisi parmi la liste comprenant Ti, V, Zr, Ta, Al, Nb, TaN, TaSiN. 9. Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que les matériaux des masques durs (130, 170), déposés aux 5 étapes d) et h), sont identiques. 10. Procédé selon la revendication précédente caractérisé en ce que ledit matériau est un nitrure de silicium. 11. Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que les matériaux des masques durs (140, 180), déposés aux 10 étapes e) et i), sont identiques. 12. Procédé selon la revendication précédente caractérisé en ce que ledit matériau est de l'oxyde de silicium. 13. Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que l'étape j) de polissage mécano-chimique met en oeuvre 15 une composition abrasive qui comprend une suspension aqueuse de particules de silice colloïdale. 14. Procédé selon la revendication précédente caractérisé en ce que ladite suspension aqueuse est acide, que les particules de silice colloïdale sont individualisées, non liées entre elles par des liaisons siloxanes et comprend un 20 agent tensioactif.