FR 2898223 A1 20070907 FR 0601832 A 20060301 CIRCUIT DE DISTRIBUTION D'UN SIGNAL INITIAL A STRUCTURE EN ARBRE PROTEGE CONTRE LES ALEAS LOGIQUES La présente invention concerne un circuit de distribution de signal logique présentant une structure en arbre, protégé contre les aléas logiques. L'invention est notamment intéressante pour tout circuit intégré comprenant un circuit de distribution constitué par une structure en arbre, comprenant différentes branches permettant d'alimenter, par un seul signal initial, un ensemble d'éléments du circuit intégré, utilisant par exemple pour leur fonctionnement, un signal d'horloge ou encore un signal de réinitialisation. Ces éléments de circuit comprennent par exemple, mais non limitativement, des bascules de type Flip-Flop, des bascules de type LATCH, ou plus généralement des circuits logiques utilisant un signal d'horloge, d'initialisatior.L ou de réinitialisation. Un aléa logique est un changement d'état logique ponctuel ou un état logique transitoire (pic de tension et/ou de courant) en un point du circuit intégré. Les aléas logiques peuvent avoir des origines différentes. Les conséquences d'un aléa logique peuvent être diverses et d'importance variable. Dans une mémoire par exemple, un aléa logique entraîne le changement du contenu d'une cellule mémoire, qui devra être reprogrammée pour retrouver sa valeur initiale. Un aléa logique est par exemple induit par l'impact d'une particule énergétique en un point du circuit. Un tel aléa est connu sous l'expression anglo-saxonne Single Event Upset (ou SEU). Ce type d'aléa était jusqu'alors essentiellement rencontré dans le cadre des applications spatiales où le rayonnement ionisant, rencontré en dehors des couches atmosphériques protectrices de la terre, est un paramètre important à prendre en compte pour le bon fonctionnement des circuits intégrés. Dans le cadre des applications terrestres, ce type d'aléa est également de plus en plus fréquent, du fait de la miniaturisation ininterrompue et progressive des circuits intégrés, qui rend ces derniers de plus en plus sensibles à leur environnement. L'impact d'une particule énergétique entraîne typiquement un apport de charges au niveau du circuit qui se traduit en général par un pic de tension ou de courant, en un point du circuit correspondant au point d'impact dans le cas d'un SEU. La variation de courant ou de tension est en général de très courte durée, de l'ordre de quelques picosecondes à quelques centaines de picosecondes. Si on note C la capacité équivalent du circuit en aval du point perturbé du circuit, alors la variation de tension OV au point perturbé considéré s'écrit 8V = AQ/C, 8Q étant la variation de charge résultant de l'impact de la particule. Ainsi, par exemple, pour un circuit logique aval utilisant uniquement des signaux logiques, si la variation de la tension 8V est suffisamment faible pour ne pas entraîner le changement d'état d'un signal logique perturbé, alors la perturbation disparait en un temps assez bref, sans conséquence pour le circuit aval Si par contre, la variation de la tension 4V est plus importante, et notamment suffisante pour modifier la valeur d'un signal logique, alors les conséquences peuvent être importantes. Un aléa peut ainsi entraîner le basculement d'un inverseur, la reprogrammation d'une cellule mémoire de type SRAM, etc. La variation de tension due à la variation de charge résultant de l'impact en un point du circuit peut donc n'avoir aucune incidence sur le circuit ou au contraire entraîner un aléa logique si la charge apportée est supérieure à la charge critique du circuit, définissant la charge minimale qui doit être apportée pour voir apparaître un aléa logique, c'est-à-dire un changement d'état logique en un point du circuit. La prise en compte de ce phénomène est particulièrement importante dans le contexte des circuits présentant une structure en arbre, puisque un aléa sur un tel circuit peut éventuellement avoir comme conséquence de venir perturber plusieurs éléments du circuit simultanément, selon la branche du circuit à structure arborescente sur laquelle apparaît l'aléa. A titre d'exemple, la figure 1 illustre schématiquement un circuit d'horloge d'un circuit intégré, constitué par une structure arborescente comprenant différentes branches 50 à 57, permettant par exemple d'alimenter par un même signal d'horloge initial CLK l'ensemble des éléments 1 à 16 du circuit intégré, par exemple des bascules F:Lip-Flop. Des buffers 17 à 47 sont généralement placés le long des différentes branches du circuit d'horloge afin de pouvoir maîtriser d'une part, les diminutions du niveau du signal dues à des pertes le long des branches et, d'autre part, les différences de phase engendrées par des longueurs de branche différentes. Les buffers ainsi utilisés dans un circuit d'horloge pour propager et éventuellement amplifier et/ou déphaser un signal reçu, comprennent généralement deux inverseurs simples en série. Les conséquences d'un aléa sur un circuit tel que le circuit d'horloge de la figure 1 peuvent donc être importantes, puisque plusieurs éléments du circuit peuvent être perturbés simultanément, selon la branche du circuit d'horloge sur laquelle apparaît l'aléa. Par exemple, si le buffer 20 du circuit est frappé par une particule énergétique induisant une inversion d'état logique en ce point du circuit, le buffer va propager une information logique erronée jusqu'à l'ensemble des éléments 1 à 4 connectés au niveau des noeuds terminaux du circuit d'horloge. L'aléa sur la branche concernée du circuit d'horloge peut par exemple entraîner un basculement erroné du signal d'horloge alimentant les éléments en question du circuit intégré. Une première conséquence pour les éléments du circuit qui utilisent tous ce même signal d'horloge distribué, est la désynchronisation de ces éléments par rapport aux autres éléments du circuit intégré. Une deuxième conséquence est l'éventuelle modification de ces éléments : changement d'état d'une bascule, etc. Il est donc primordial de protéger le circuit d'horloge d'un circuit intégré contre les aléas logiques, pour limiter les risques de perturbation des éléments de circuit utilisant le signal d'horloge. La problématique décrite ici selon l'exemple de la figure 1 en référence à un circuit d'horloge, peut toutefois être élargie à tout circuit intégré comprenant un circuit présentant une structure en arbre prévu pour distribuer un même signal initial à un ensemble d'éléments du circuit utilisant ce signal initial pour leur fonctionnement. A titre d'exemple, il peut s'agir également d'un circuit distribuant un signal d'initialisation ou de réinitialisation à un ensemble de bascules Flip-Flop connectées au niveau des nœuds terminaux de ce circuit de distribution, les bascules pouvant par exemple être chaînées de manière à former un registre à décalage. Un objet de l'invention est donc de proposer un circuit de distribution de signal logique présentant une structure en arbre, protégé contre les aléas logiques. Avec cet objectif en vue, l'invention concerne un circuit de distribution d'un signal logique initial vers une pluralité d'éléments de circuit, constitué par une structure en arbre comprenant un nœud d'entrée recevant le signal initial et une pluralité de nœuds terminaux fournissant chacun au moins un signal initial résultant à un élément de circuit respectif de la pluralité d'éléments auquel il est connecté en sortie, la structure comprenant différentes branches de connexion entre le nœud d'entrée et la pluralité de noeuds terminaux, auxquelles est connectée une pluralité de noeuds intermédiaires pour propager le signal initial vers les noeuds terminaux, le circuit étant caractérisé en ce que chaque branche de connexion entre les noeuds est dupliquée, de sorte que chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires comprend deux entrées et deux sorties permettant une double propagation du signal initial vers les noeuds terminaux à travers les branches de connexion dupliquées, chaque noeud terminal recevant deux signaux d'entrée images du signal initial et fournissant le signal initial résultant en sortie, qui est : -image des signaux d'entrée si lesdits signaux d'entrée sont identiques, ou -inactif si les signaux d'entrée sont différents l'un de l'autre. Selon un premier mode de réalisation, chaque noeud de la structure en arbre parmi le noeud d'entrée et les noeuds intermédiaires est dupliqué en un premier noeud dupliqué et un second noeud dupliqué, comprenant chacun respectivement une entrée et une sortie connectées à une branche dupliquée respective de la structure en arbre. Selon ce premier mode de réalisation, chaque noeud dupliqué comprend un unique inverseur simple. De préférence, les noeuds dupliqués sont éloignés spatialement sur le circuit. Selon un deuxième mode de réalisation, chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires comprend un inverseur complexe à deux entrées et deux sorties pour recevoir respectivement sur la première entrée et la deuxième entrée l'un et l'autre des signaux doublés propagés à travers les branches de connexion dupliquées, et pour fournir respectivement sur la première sortie et la deuxième sortie des premier et deuxième signaux résultants, qui sont respectivement : - l'inverse desdits signaux doublés reçus si lesdits signaux doublés reçus sont identiques, ou - inactifs si lesdits signaux doublés reçus sont différents l'un de l'autre. L'inverseur complexe selon le deuxième mode de réalisation comprend : -un premier transistor de type P recevant une tension d'alimentation sur une source, -un deuxième transistor de type P dont une source est connectée à un drain du premier transistor, - un troisième transistor de type N dont un drain est connecté à un drain du deuxième transistor, - un quatrième transistor de type N dont un drain est connecté à une source du troisième transistor et dont une source est connectée à une masse du circuit, - un cinquième transistor de type P recevant la tension d'alimentation sur une source, -un sixième transistor de type P dont une source est connectée à un drain du cinquième transistor, -un septième transistor de type N dont un drain est connecté à un drain du sixième transistor, - un huitième transistor de type N dont un drain est connecté à une source du septième transistor et 30 dont une source est connectée à la masse du circuit, une grille du premier transistor, une grille du troisième transistor, une grille du cinquième transistor et une grille du septième transistor étant connectées ensemble à l'une des deux entrées de l'inverseur complexe, une grille du deuxième transistor, une grille du quatrième transistor, une grille du sixième et une grille du huitième transistor étant connectées ensemble à l'autre des deux entrées de l'inverseur complexe, un drain commun du deuxième et du troisième transistor étant connectés à l'une des deux sorties de l'inverseur complexe, et un drain commun du sixième et du septième transistor étant connectés à l'autre des deux sorties de l'inverseur complexe. Avantageusement, chaque nœud terminal du circuit comprend un inverseur complexe à deux entrées et une sortie, comprenant . -un premier transistor de type P recevant une tension d'alimentation sur une source, -un deuxième transistor de type P dont une source est connectée à un drain du premier transistor, - un troisième transistor de type N dont un drain est connecté à un drain du deuxième transistor, - un quatrième transistor de type N dont un drain est connecté à une source du troisième transistor et dont une source est connectée à une masse du circuit, une grille du premier transistor et une grille du troisième transistor étant connectées ensemble pour recevoir l'un des deux signaux d'entrée sur la première entrée, une grille du deuxième transistor et une grille du quatrième transistor étant connectées ensemble pour recevoir l'autre des deux signaux d'entrée sur la deuxième entrée, et un drain commun du deuxième et du troisième transistor fournissant le signal initial résultant à l'élément de circuit connecté en sortie de l'inverseur complexe constituant le noeud terminal. De préférence, le circuit comprend un nombre pair de noeuds dans la structure en arbre en amont d'un élément de circuit connecté en sortie d'un noeud terminal. Dans une variante, le circuit comprend un nombre impair de noeuds dans la structure en arbre en amont d'un élément de circuit connecté en sortie d'un noeud terminal. Le circuit selon l'invention peut être un circuit d'horloge distribuant un signal d'horloge aux différents éléments de circuit. Il peut aussi s'agir d'un circuit distribuant un signal d'initialisation ou de réinitialisation aux différents éléments de circuit. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de mise en oeuvre d'un circuit d'horloge selon l'invention, donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles : -la figure 1 est un schéma fonctionnel d'un circuit d'horloge d'un circuit intégré, -la figure 2 illustre la structure d'un inverseur protégé, utilisé pour les noeuds terminaux du circuit de la figure 1 modifié selon la présente invention, -la figure 3 illustre un premier mode de réalisation pour les noeuds d'entrée et intermédiaires du circuit de la figure 1 modifié selon la présente invention, - la figure 4 illustre un second mode de réalisation pour les noeuds d'entrée et intermédiaires du circuit de la figure 1 modifié selon la présente invention. Comme exposé dans ce qui précède, un circuit de distribution connu, tel le circuit d'horloge de la figure 1, qui présente une structure en arbre, comprend différentes branches de connexion entre le noeud d'entrée de la structure en arbre et les noeuds terminaux de la structure, auxquelles sont connectés les noeuds intermédiaires de la structure permettant de propager le signal d'horloge CLK reçu en entrée du circuit vers les éléments de circuit connectés en sortie des noeuds terminaux. Pour protéger un tel circuit contre les aléas logiques, la présente invention propose tout d'abord de dupliquer chaque branche de connexion de la structure. Ainsi, la duplication des branches de connexion entre les nœuds fait que si le signal sur une branche est altéré, l'autre signal sur la branche dupliquée demeure normalement inchangé. Chaque noeud parmi le noeud d'entrée et les nœuds intermédiaires comprend alors deux entrées, connectées chacune à une branche respective de la branche dupliquée amont correspondante, et deux sorties, connectées chacune à une branche respective de la branche dupliquée aval correspondante. De cette manière, on permet une double propagation du signal d'horloge initial devant être transmis aux différents éléments de circuits, à travers les branches de connexion dupliquées jusqu'aux noeuds terminaux de la structure. Chaque noeud terminal selon l'invention est constitué d'un inverseur complexe INV4 à deux entrée Al et A0 et à une sortie S, dont la structure est décrite à la figure 2. L'inverseur comprend donc deux entrées Al et A0 recevant chacune un signal d'entrée transmis respectivement par l'intermédiaire des deux branches dupliquées connectant le noeud intermédiaire amont au noeud terminal. Les deux signaux d'entrée ainsi appliqués à un noeud terminal grâce à la duplication des branches de connexion de la structure, correspondent à des images du signal initial tel que propagé par les noeuds amonts. Les noeuds terminaux ont en outre la propriété de ne pas laisser passer les informations reçues en entrée quand elles ne sont pas synchrones et de même nature. Plus précisément, l'inverseur complexe constituant un noeud terminal permet de combiner les signaux d'entrée reçus, pour obtenir le signal d'horloge résultant au niveau de la sortie S du de l'inverseur, de sorte que le signal résultant est, soit l'inverse des signaux d'entrée si ceux-ci sont identiques, soit inactif, c'est-dire placé transitoirement dans un état haute impédance, si les signaux d'entrée sont différents l'un de l'autre. L'état transitoire haute impédance de la sortie du noeud terminal est maintenu tant que les signaux d'entrée sont différents l'un de l'autre. La sortie conserve donc son état logique antérieur, ce dernier étant maintenu capacitivement pendant toute la durée de la perturbation. Ainsi, si les signaux d'entrée n'ont pas été perturbés par un aléa, alors ils sont identiques et le noeud terminal fournit un signal résultant inverse. Par contre, si l'un ou l'autre des signaux d'entrée reçus au niveau d'un noeud terminal est perturbé par un aléa, alors le signal résultant est à haute impédance. Le signal résultant reprendra ensuite l'état antérieur à la perturbation dès la fin de celle-ci. Pour ce faire, l'inverseur complexe INV4 comprend deux transistors Pl, P2 de type P et deux transistors N3, N4 de type N associés en série. Une tension d'alimentation VDD est appliquée sur une source du transistor Pl dont un drain est connecté à une source du transistor P2. Une source du transistor N3 est connectée au drain du transistor N4 dont une source est connectée à une masse GND du circuit. Une grille du transistor P1 et une grille du transistor N3 sont connectées ensemble à l'entrée Al et une grille du transistor P2 et une grille du transistor N4 sont connectées ensemble à l'entrée A0. Enfin, un drain du transistor P2 et un drain du transistor N3 sont connectés ensemble à la sortie S de l'inverseur. L'inverseur complexe INV4 fonctionne de la manière suivante . Si les signaux d'entrée appliqués sur Al et A0 sont identiques, alors : - si AO=Al=l, alors Pi et P2 sont bloqués et N3 et N4 sont passants simultanément et la sortie S est égale à GND, c'est-à-dire à un 0 logique, ou - si AO=Al=O, alors N3 et N4 sont bloqués et Pl et P2 sont passants simultanément et la sortie S est égale à VDD, c'est-à-dire à un 1 logique. Inversement, si les signaux d'entrée sont différents l'un de l'autre, alors les transistors P1, P2 ou N3, N4 ne sont jamais passants simultanément, et la sortie S reste indéterminée, à haute impédance. Avec la structure décrite à la figure 2, il est à noter que si les signaux d'entrée étaient perturbés simultanément, alors la perturbation serait transmise sur le signal de sortie résultant du noeud terminal. Cependant, cette possibilité est très improbable dans la mesure où elle suppose que deux aléas d'importance équivalente viennent perturber le circuit, simultanément en deux points distincts. Par ailleurs, selon l'exemple du circuit d'horloge décrit, le noeud terminal fournit un unique signal d'horloge résultant. Toutefois, selon une variante, le nombre de signaux d'horloge produits par les noeuds terminaux du circuit d'horloge peut être fonction de l'utilisation qui en est faite dans les éléments de circuits avals connectés en sortie des noeuds terminaux. En effet, certains éléments de circuit utilisent un seul signal d'horloge et d'autres peuvent en utiliser davantage. Par exemple, un noeud terminal pourrait comprendre alors un deuxième inverseur complexe, comprenant une première entrée et une deuxième entrée pour recevoir respectivement l'un et l'autre des signaux d'entrée appliqués sur le noeud, et une sortie sur laquelle est fourni un deuxième signal d'horloge résultant. Le nombre de signaux fournis par les noeuds terminaux peut donc varier en fonction des nécessités des circuits avals les utilisant, cependant, il faut également tenir compte du degré de protection globale du circuit que l'on souhaite obtenir, car on a alors plus de structures logiques au niveau des noeuds terminaux susceptibles d'être impactées par une particule énergétique. La figure 3 illustre maintenant un premier mode de réalisation pour les noeuds amonts, par rapport aux noeuds terminaux, du circuit d'horloge de l'exemple. Selon ce premier mode de réalisation, chaque noeud 17 à 31, parmi le noeud d'entrée et les noeuds intermédiaires, est également lui-même dupliqué. Ainsi, selon ce premier mode de réalisation, tout l'arbre d'horloge est dupliqué, c'est-à-dire à la fois les branches de connexion et les noeuds, à l'exception des noeuds terminaux. Les inverseurs complexes à deux entrée vers une sortie constituant chaque noeud terminal tels que décrits plus haut, permettent alors de fusionner les deux arbres d'horloge dupliqués selon ce premier mode de réalisation. A titre d'exemple, la figure 3 illustre plus particulièrement la structure fonctionnelle du nœud intermédiaire 18 de la figure 1. Ce dernier est donc en fait constitué d'un premier noeud dupliqué INV1 et d'un second noeud dupliqué INV2. Chaque noeud dupliqué INV1 et INV2 est constitué selon l'invention d'un unique inverseur simple. L'inverseur simple INV1 comprend une entrée IN1 connectée sur une des deux branches de la branche amont 50 dupliquée et une sortie CUTI connectée sur une des deux branches de la branche avale 53 dupliquée. L'inverseur simple INV2 comprend une entrée IN2 connectée sur l'autre des deux branches de la branche amont 50 dupliquée et une sortie OUT1 connectée sur l'autre des deux branches de la branche avale 53 dupliquée. De préférence, les structures dupliquées, à savoir les branches et les noeuds, permettant la duplication de l'arbre d'horloge en amont des noeuds terminaux du circuit, sont espacées spatialement sur le circuit, contrairement à ce que pourrait laisser penser la représentation symbolique donnée par la figure 3. Cela permet d'éviter quasiment tout risque qu'une même particule puisse venir simultanément impacter deux mêmes noeuds dupliqués dans les deux arbres d'horloge et, plus généralement, un point commun entre les deux arbres d'horloge dupliqués. L'inconvénient de ce mode de réalisation est qu'il n'empêche pas la propagation d'un aléa à travers la structure arborescente jusqu'aux noeuds terminaux. En effet, si une perturbation apparaît en un point de l'un des arbres d'horloge dupliqués, bien qu'elle ne sera jamais transmises au éléments de circuit avals qui sont protégés par les noeuds terminaux sécurisés selon le principe de fonctionnement décrit plus haut, elle sera néanmoins transmise par les inverseurs simples des noeuds intermédiaires situés en aval de la perturbation à travers la structure arborescente concernée jusqu'à atteindre le niveau des noeuds terminaux. Plusieurs noeuds terminaux peuvent alors voir en conséquence leur sortie placée à l'état haute impédance pendant un temps transitoire. Aussi, un second mode de réalisation est prévu, permettant avantageusement que :Les noeuds situés en aval d'une perturbation dans la structure arborescente ne soient pas impactés. Ce mode de réalisation est basé, non plus sur la duplication des noeuds, mais sur l'utilisation pour chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires, d'un inverseur complexe INV3 à deux entrées et à deux sorties, dont la structure est représentée à la figure 4. L'inverseur complexe INV3 permet de combiner les signaux d'entrée reçus au niveau des entrées IN1 et IN 2 pour obtenir les signaux de sortie résultant au niveau des sorties OUT1 et OUT2 de l'inverseur, de sorte que les signaux résultants sont, soit l'inverse des signaux d'entrée si ceux-ci sont identiques, soit inactifs, c'est-dire placé transitoirement dans un état haute impédance, si les signaux d'entrée sont différents l'un de l'autre. L'état transitoire haute impédance des sorties de l'inverseur est maintenu tant que les signaux d'entrée sont différents l'un de l'autre. Ainsi, si les signaux d'entrée appliqués à l'inverseur n'ont pas été perturbés par un aléa, alors ils sont identiques et l'inverseur fournit les signaux résultants inverses. Par contre, si l'un ou l'autre des signaux d'entrée reçus au niveau de l'inverseur est perturbé par un aléa, alors les signaux résultants sont à haute impédance. De cette manière, une perturbation est immédiatement stoppée par un tel inverseur et ne peut donc pas se propager vers les noeuds situés en aval de l'inverseur dans la structure en arbre, ce qui fait que les noeuds terminaux ne seront jamais impactés. L'inverseur complexe INV3 comprend en fait deux inverseurs complexes du type de celui déjà décrit en référence à la figure 2, couplés ensemble. Un premier inverseur complexe comprend deux transistors Tl, T2 de type P et deux transistors T3, T4 de type N associés en série. Une tension d'alimentation VDD est appliquée sur une source du transistor Tl dont un drain est connecté à une source du transistor T2. Une source du transistor T3 est connectée au drain du transistor T4 dont une source est connectée à une masse GND du circuit. Un second inverseur complexe comprend deux transistors T5, T6 de type P et deux transistors T7, T8 de type N associés en série. Une tension d'alimentation VDD est appliquée sur une source du transistor T5 dont un drain est connecté à une source du transistor T6. Une source du transistor T7 est connectée au drain du transistor T8 dont une source est connectée à la masse GND du circuit. Une grille du transistor Tl, une grille du transistor T3, une grille du transistor T5 et une grille du transistor T7 sont connectées ensemble à l'entrée INl de l'inverseur INV3, tandis qu'une grille du transistor T2, une grille du transistor T4, une grille du T6 et. une grille du transistor T8 sont connectées ensemble à l'autre entrée IN2 de l'inverseur INV3. Les drains communs du transistor T2 et du transistor T3 sont connectés à la sortie OUT1 de l'inverseur complexe INV3, et les drains communs du transistor T6 et du transistor T7 sont connectés à l'autre sortie OUT2 de l'inverseur complexe. L'inverseur complexe INV3 fonctionne de la manière suivante . Si les signaux d'entrée appliqués sur IN1 et IN2 sont identiques, alors : - si IN1=IN2=1, alors Tl, T2, T5 et T6 sont bloqués et T3, T4, T7 et T8 sont passants simultanément. Les sorties OUT1 et OUT2 sont égales à GND, c'est-à-dire à un 0 logique, ou - si IN1=IN2=0, alors T3, T4, T7 et T8 sont bloqués et Tl, T2, T5 et T6 sont passants simultanément et les sorties OUT1 et OUT2 sont égales à VDD, c'est-à-dire à un 1 logique. Inversement, si les signaux d'entrée sont différents l'un de l'autre, alors les transistors Ti, T2, T5 et T6 ou T3, T4, T7 et T8 ne sont jamais passants simultanément, et les sorties OUT1 et OUT2 restent indéterminées, à haute impédance. En conséquence, une perturbation apparaissant en un point du circuit, n'est jamais transmise jusqu'aux noeuds terminaux. Quel que soit le mode de réalisation employé, chaque noeud du circuit selon l'invention est constitué par un inverseur. Une telle structure de noeud est particulièrement avantageuse en terme de protection, en regard des buffers classiquement utilisés dans les circuits d'horloge, qui comprennent typiquement deux inverseurs connectés en série. En effet, le fait d'utiliser un seul inverseur pour les nœuds du circuit permet de minimiser le nombre de structures du circuit susceptibles d'être impactées par un aléa logique. Par ailleurs, chaque nœud du circuit d'horloge étant constitué par un inverseur, il est nécessaire de prévoir un nombre pair d'inverseurs dans l'arborescence en amont d'un élément de circuit connecté en sortie d'un nœud terminal du circuit d'horloge pour retrouver, en sortie du nœud terminal, le signal d'horloge initial. Toutefois, il s'agit là d'un simple problème de convention et un nombre impair d'inverseurs peut également être prévu, en considérant que le signal appliqué aux éléments de circuit est alors l'inverse du signald'horloge initial. 20 REVENDICATIONS 1. Circuit de distribution d'un signal logique initial (CLK) vers une pluralité d'éléments de circuit (1-16), constitué par une structure en arbre comprenant un noeud d'entrée (17) recevant le signal initial et une pluralité de noeuds terminaux (32-47) fournissant chacun au moins un signal initial résultant à un élément de circuit respectif de la pluralité d'éléments auquel il est connecté en sortie (S), :La structure comprenant différentes branches (50-57) de connexion entre le noeud d'entrée et la pluralité de noeuds terminaux, auxquelles est connectée une pluralité de noeuds intermédiaires (18-31) pour propager le signal initial vers les noeuds terminaux, le circuit étant caractérisé en ce que chaque branche de connexion entre les noeuds est dupliquée, de sorte que chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires comprend deux entrées et deux sorties permettant une double propagation du signal initial vers les noeuds terminaux à travers les branches de connexion dupliquées, chaque noeud terminal recevant deux signaux d'entrée images du signal initial et fournissant le signal initial résultant en sortie, qui est : - image des signaux d'entrée si lesdits signaux d'entrée sont identiques, ou - inactif si les signaux d'entrée sont différents l'un de l'autre. 2. Circuit selon la revendication 1, caractérisé en ce que chaque noeud de la structure en arbre parmi lenoeud d'entrée et les noeuds intermédiaires est dupliqué en un premier noeud dupliqué (INV1) et un second noeud dupliqué (INV2), comprenant chacun respectivement une entrée (IN1, IN2) et une sortie (OUT1, OUT2) connectées à une branche dupliquée respective de la structure en arbre. 3. Circuit selon la revendication 2, caractérisé en ce que chaque noeud dupliqué comprend un unique 10 inverseur simple (INV1, INV2). 4. Circuit selon la revendication 2 ou 3, caractérisé en ce que les noeuds dupliqués sont éloignés spatialement sur le circuit. 15 5. Circuit selon la revendication 1, caractérisé en ce que chaque nœud parmi le noeud d'entrée et les noeuds intermédiaires comprend un inverseur complexe (INV3) à deux entrées et deux sorties pour recevoir 20 respectivement sur la première entrée (IN1) et la deuxième entrée (IN2) l'un et l'autre des signaux doublés propagés à travers les branches de connexion dupliquées, et pour fournir respectivement sur la première sortie (OUT1) et la deuxième sortie (OUT2) des 25 premier et deuxième signaux résultants, qui sont respectivement : - l'inverse desdits signaux doublés reçus si lesdits signaux doublés reçus sont identiques, ou -inactifs si lesdits signaux doublés reçus sont 30 différents l'un de l'autre. 6. Circuit selon la revendication 5, caractérisé en ce que l'inverseur complexe (INV3) comprend : -un premier transistor (Tl) de type P recevant une tension d'alimentation (VDD) sur une source, -un deuxième transistor (T2) de type P dont une source est connectée à un drain du premier transistor (Ti) , -un troisième transistor (T3) de type N dont un drain est connecté à un drain du deuxième transistor (T2), - un quatrième transistor (T4) de type N dont un drain est connecté à une source du troisième transistor (T3) et dont une source est connectée à une masse (GND) du circuit, -un cinquième transistor (T5) de type P recevant la tension d'alimentation (VDD) sur une source, - un sixième transistor (T6) de type P dont une source est connectée à un drain du cinquième transistor (T5), -un septième transistor (T7) de type N dont un drain est connecté à un drain du sixième transistor (T6), - un huitième transistor (T8) de type N dont un drain est connecté à une source du septième transistor (T7) et dont une source est connectée à la masse (GND) du circuit, une grille du premier transistor (Tl), une grille du troisième transistor (T3), une grille du cinquième transistor (T5) et une grille du septième transistor (T7) étant connectées ensemble à l'une des deux entrées (INl, IN2) de l'inverseur complexe, une grille dudeuxième transistor (T2), une grille du quatrième transistor (T4), une grille du sixième (T6) et une grille du huitième transistor (T8) étant connectées ensemble à l'autre des deux entrées (IN1, IN2) de l'inverseur complexe, un drain commun du deuxième (T2) et du troisième transistor (T3) étant connectés à l'une des deux sorties de l'inverseur complexe, et un drain commun du sixième (T6) et du septième transistor (T7) étant connectés à l'autre des deux sorties de l'inverseur complexe. 7. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque noeud terminal du circuit comprend un inverseur complexe (INV4) à deux entrées (A0, Al) et une sortie (S), comprenant : -un premier transistor (Pl) de type P recevant une tension d'alimentation (VDD) sur une source, - un deuxième transistor (P2) de type P dont une 20 source est connectée à un drain du premier transistor (Pl), - un troisième transistor (N3) de type N dont un drain est connecté à un drain du deuxième transistor (P2) 25 -un quatrième transistor (N4) de type N dont un drain est connecté à une source du troisième transistor (N3) et dont une source est connectée à une masse (GND) du circuit, une grille du premier transistor (Pl) et une 30 grille du troisième transistor (N3) étant connectées ensemble pour recevoir l'un des deux signaux d'entréesur la première entrée (Al), une grille du deuxième transistor (P2) et une grille du quatrième transistor (N4) étant connectées ensemble pour recevoir l'autre des deux signaux d'entrée (AO, Al) sur la deuxième entrée (AO), et un drain commun du deuxième (P2) et du troisième (N3) transistor fournissant le signal initial résultant à l'élément de circuit connecté en sortie (S) de l'inverseur complexe constituant le nœud terminal. 8. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend un nombre pair de nœuds dans la structure en arbre en amont d'un élément de circuit connecté en sortie d'un nœud terminal. 9. Circuit selon l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comprend un nombre impair de nœuds dans la structure en arbre en amont d'un élément de circuit connecté en sortie d'un nœud terminal. 10. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il s'agit d'un circuit d'horloge distribuant un signal d'horloge (CLK) aux différents éléments de circuit. 11. Circuit selon l'une quelconque des revendications 1 à 9, caractérisé en ce qu'il s'agit d'un circuit distribuant un signal d'initialisation ou de réinitialisation aux différents éléments de circuit.