FR 2900252 A1 20071026 FR 0603549 A 20060421 Additionneur N bits et procédé d'addition correspondant L'invention concerne les additionneurs numériques, en particulier les additionneurs formés à partir de demi-additionneurs 5 montés en cascade. Classiquement, pour effectuer une addition entre deux bits d'entrée, et une retenue entrante, on utilise deux demi-additionneurs montés en cascade. Le premier additionneur effectue la somme des deux bits et délivre en sortie le résultat de la somme et une première 10 retenue intermédiaire. Le deuxième demi-additionneur reçoit en entrée la retenue entrante et le résultat de la somme obtenue précédemment et délivre en sortie, d'une part la somme de la retenue entrante et des deux bits d'entrée et d'autre part, la retenue finale. Pour effectuer la somme de deux nombres binaires de N bits 15 chacun, on peut utiliser ce couple de demi-additionneurs plusieurs fois connectés en cascade, comme décrit par exemple dans l'ouvrage Circuits logiques de traitement numérique de l'information de J. Chinai aux éditions Cepadues Editions 1979, ISBN 2.85428.040.7, pages 105 à 112. 20 Dans ce cas, chaque bit de rang k de la somme des deux nombres d'entrée est estimé et corrigé k fois par les retenues successives générées à chaque étage de demi-additionneurs. Cependant. ce type d'additionneur ne permet d'effectuer des corrections qu'avec des retenues positives. 25 En outre., l'estimation initiale des bits de la somme et des retenues dans les additionneurs standards, est incompatible avec les contraintes de la logique réversible, c'est-à-dire la possibilité à partir d'un signal de sortie de retrouver le signal d'entrée. Par ailleurs, ce type d'additionneur standard nécessite de propager chaque retenue générée à chaque étage de traitement, ce qui peut être inutile pour certaines applications, par exemple dans le cas de l'utilisation de demi-additionneurs pour effectuer des divisions. L'invention vise à apporter une solution à ces problèmes. A cet effet, selon un premier aspect de ['invention, il est proposé un procédé d'addition de signaux d'entrée comprenant un premier et un deuxième nombres binaires d'entrée, de N bits chacun. Selon une caractéristique générale de ce premier aspect de l'invention, on détermine les bits de la somme des signaux d'entrée, en effectuant plusieurs estimations de chaque bit de ladite somme, et en corrigeant lesdites estimations à l'aide d'un signal de correction après chaque estimation, chaque signal de correction d'un bit estimé de rang i de la somme, étant élaboré à l'aide du dernier bit estimé et corrigé de rang i-1 de la somme, du signal de correction dudit dernier bit de rang i-1 et du dernier bit estimé et corrigé de rang i-2 de la somme. En d'autres termes, on effectue successivement plusieurs estimations de chaque bit de la somme des signaux d'entrée. Après chaque estimation. on apporte une correction au bit de la somme estimé, puis une nouvelle estimation est effectuée à partir de la précédente estimation corrigée de ce même bit. Ce procédé a pour avantage de pouvoir effectuer des corrections soit négatives, soit positives à chaque estimation des bits de la somme. Les processus utilisant des additions/soustractions de manière itératives en sont améliorés. Les signaux d'entrée peuvent comprendre en outre une retenue d'entrée. De préférence, le procédé comprend outre une étape d'initialisation où on initialise la valeur des bits estimés de ladite somme et la valeur des signaux de correction, et j étapes successives de traitement, j étant un entier inférieur ou égal à N. où au cours de la k'eme étape, k variant de 1 à j, on estime les bits de la somme dont le rang i est compris entre k et N, et on élabore pour chaque bit de rang i, le ième signal de correction, chaque bit estimé de la somme de rang i, étant estimé à partir du bit estimé de la somme de rang i et du iC1ne signal de correction, respectivement estimé et élaboré au cours de l'étape précédente, le ie11e signal de correction, étant élaboré à partir des bits estimés de la somme de rang i-1 et de rang i-2, et du (i-1)ème du signal de correction, respectivement estimés et élaboré au cours de l'étape précédente. On peut en outre élaborer une retenue de sortie à partir de l'ensemble des N1e'1 signaux de correction. Selon un mode de mise en oeuvre, l'initialisation de chaque bit estimé de ladite somme est fonction des bits de même rang des premier et deuxième nombres d'entrée, et l'initialisation de la valeur du signal de correction de chaque bit estimé est fonction des bits de rang précédent des premier et deuxième nombres d'entrée. Dans ce cas, il vient : R = a n ,bä où : U,0 est la valeur initiale du bit estimé de la somme des signaux d'entrée, de rang n+l, n variant de 0 à N-1, R est la valeur initiale du signal de correction du bit estimé de la somme des signaux d'entrée, de rang n+l, n variant de 0 à N-1, a1 et b1 étant les bits de rang n+l, respectivement des premier et deuxième nombres d'entrée. Selon un autre mode de mise en oeuvre, l'initialisation de chaque bit estimé de ladite somme est fonction du complémentaire du bit de même rang du premier nombre d'entrée, et l'initialisation de la valeur des signaux de correction de chaque bit estimé est fonction du bit de rang précédent du premier nombre d'entrée, et du bit de même rang du deuxième nombre d'entrée. Dans cet autre cas, il vient : U =aä R =a,t b où : Uä est la valeur initiale du bit estimé de la somme des signaux d'entrée, de rang n--I, n variant de 0 à N-1, R est la valeur initiale du signal de correction du bit estimé de la somme des signaux d'entrée, de rang n+l, n variant de 0 à N-1, aä et bä étant les bits de rang n+l, respectivement des premier et deuxième nombres d'entrée. L'initialisation des signaux selon ce mode de mise en oeuvre, a pour avantage d'être compatible avec la logique de révérsibilité. Dans un mode de mise en oeuvre, j est égal à N, et le bit de rang k de ladite somme, correspond au bit de rang k estimé de la somme, estimé lors de la k1e'ne étape de traitement. Dans un autre mode de mise en oeuvre, le procédé comprend en outre à l'issue des j étapes de traitement, une étape de génération de N-1 signaux de propagation, le g1e' signal de propagation étant fonction du bit estimé de ladite somme de rang q. de son signal de correction, et du bit estimé de rang q-1 de ladite somme, et dans lequel chaque bit de ladite somme est calculé à partir des q'è'neS signaux de propagation, tel que q est inférieur au rang du bit considéré. Selon un autre aspect de l'invention, il est proposé un additionneur permettant d'additionner des signaux d'entrée comprenant un premier et un deuxième nombres binaires d'entrée, de N bits chacun. Selon une caractéristique générale de cet autre aspect de l'invention, ledit additionneur comprend des moyens de détermination aptes à déterminer les bits de la somme des signaux d'entrée, comportant : - des moyens d'estimation comprenant des blocs d'estimation connectés en série, chaque bloc d'estimation étant apte à effectuer une estimation de chaque bit de ladite somme, et - des moyens de correction aptes à élaborer un signal de correction de façon à corriger, après chaque estimation, chaque bit estimé de ladite somme, chaque signal de correction d'un bit estimé de rang i de la somme, étant élaboré à l'aide du dernier bit estimé et corrigé de rang i-1 de la somme, du signal de correction dudit dernier bit de rang i-1, et du dernier bit estimé et corrigé de rang i-2 de la somme. Les signaux d'entrée peuvent comprendre en outre une retenue d'entrée. De préférence, l'additionneur comprend en outre des moyens d'initialisation couplés en amont des moyens de détermination, aptes à initialiser la valeur des bits estimés de ladite somme et la valeur des signaux de correction, les moyens de détermination comprenant j moyens de traitement couplés en série, j étant un entier inférieur ou égal à N, où le k1e"'e moyens de traitement, k variant de 1 à j, comportent : - lesdits blocs d'estimation des bits de la somme dont le rang i est compris entre k et N, étant estimé à partir du bit estimé de la somme de rang i et du iè' signal de correction, respectivement estimé et élaboré par les moyens de traitement connectés en amont, et - les moyens de correction aptes à élaborer pour chaque bit de rang i, le ieme signal de correction, à partir des bits estimés de la somme de rang i-1 et de rang i-2, et du (i-1)eme du signal de correction, respectivement estimés et élaboré par les moyens de traitement connectés en amont. De préférence, pour les k1è"'es moyens de traitement, chaque bloc d'estimation d'un bit de la somme de rang i, comprend une porte logique de type OU EXCLUSIF apte à recevoir en entrée le bit estimé de la somme de rang i et le ie1ne signal de correction, respectivement estimé et élaboré par les (k-1)'èmes moyens de traitement, et dans lequel les moyens de correction d'un bit estimé de la somme de rang i+l, comprennent une autre porte logique de type OU EXCLUSIF . apte à recevoir en entrée le bit estimé et corrigé de la somme de rang i-1, et le bit de rang (i-2) de la somme estimé et élaboré par les (k-1)7èm" moyens de traitement, et une porte logique de type ET couplée à la sortie de l'autre porte logique de type OU EXCLUSIF , et apte à recevoir en entrée le signal de sortie de ladite autre porte logique et le (i-Dème signal de correction estimé et élaboré par les (k-1 )'erres moyens de traitement. Les moyens de traitement peuvent comprendre en outre des moyens d'élaboration aptes à élaborer une retenue de sortie à partir de l'ensemble des N'erres signaux de correction. De préférence, les moyens d'initialisation sont aptes à initialiser la valeur de chaque bit à estimer de ladite somme en fonction des bits de même rang des premier et deuxième nombres d'entrée, et aptes à initialiser la valeur du signal de correction de chaque bit à estimer en fonction des bits de rang précédent des premier et deuxième nombres d'entrée. Selon un mode de réalisation, les moyens d'initialisation comprennent N moyens d'initialisation élémentaires, chacun étant associé à un rang donné, comprenant une porte logique de type OU EXCLUSIF , apte à recevoir les bits du rang considéré des premier et deuxième nombres d'entrée, et apte à délivrer pour le rang considéré, la valeur initiale du bit à estimer de la somme, et une portes logique de type ET , apte à recevoir les bits du rang considéré, des premier et deuxième nombres d'entrée, et apte à délivrer la valeur initiale du signal de correction du bit estimé de la somme, du rang suivant le rang considéré . Selon un autre mode de réalisation, les moyens d'initialisation comprennent N moyens d'initialisation élémentaires, chacun étant associé à un rang donné, comprenant une portes logique inverseuse, apte à recevoir le bits du rang considéré du premier nombre d'entrée, et apte à délivrer pour le rang considéré, la valeur initiale du bit à estimer de la somme, et une porte logique de type OU EXCLUSIF à sortie inverseuse, apte à recevoir le bit du rang considéré du premier nombre d'entrée et le bit du rang suivant le rang considéré du deuxième nombre d'entrée, et apte à délivrer la valeur initiale du signal de correction du bit estimé de la somme, du rang suivant le rang considéré. Selon une première variante, j est égal à N, et le bit de la somme de rang k, correspond au bit de la somme de rang k estimé par les klèmes moyens de traitement. Selon une deuxième variante, l'additionneur comprend en outre, des moyens de génération couplés aux j'erres moyens de traitement, aptes à générer N-1 signaux de propagation, le g1e' signal de propagation étant fonction du bit estimé de ladite somme de rang q, de son signal de correction, et du bit estimé de rang q-1 de ladite somme, et des moyens de calcul aptes à calculer chaque bit de ladite somme à partir des q'emes signaux de propagation, tel que q est inférieur au rang du bit considéré. Dans ce cas, les moyens de génération peuvent générer un N'e'ne signal de propagation en fonction du bit estimé de rang N, de son signal de correction et du bit estimé de rang N-1. Les moyens de calcul peuvent comprendre en outre un bloc de calcul pouvant calculer un terme de génération de groupe à partir de l'ensemble des signaux de propagation générés et de l'ensemble des signaux de correction, et un terme de propagation de groupe à partir de l'ensemble des signaux de propagation. Selon un mode de réalisation, si N est pair, le bloc de calcul peut alors comprendre : - N portes logiques de type ET , la q'eme porte, q variant de 1 à N, étant apte à recevoir k signaux de propagation, k variant de 1 à q, et le k1èT1e signal de correction, - un réseau de portes logiques de type OU EXCLUSIF , aptes à additionner l'ensemble des termes délivrés en sortie des portes logiques de type ET , de façon à élaborer ledit terme de génération de groupe, - une porte logique supplémentaire de type ET , apte à multiplier l'ensemble des signaux de propagation de façon à élaborer ledit terme de propagation de groupe. Selon un autre aspect de l'invention, il est proposé un système comprenant un réseau d'additionneurs selon le premier aspect de l'invention. Par exemple, le système peut comprendre un réseau d'additionneurs incorporant des additionneurs selon la première ou la deuxième variante. Par ailleurs, si N est un multiple de 4, le système peut comprendre un réseau d'additionneurs incorporant N/4 additionneurs selon la troisième variante et les différents modes de réalisation en découlant, (et tel que les signaux d'entrée comprennent une retenue d'entrée), couplés en parallèle, chaque additionneur étant apte à additionner N/4 bits successifs du premier et du deuxième nombre binaire d'entrée. Ledit système peut comprendre en outre au moins un module de propagation par groupe (MPGi) apte à recevoir le terme de génération de groupe et le terme de propagation de groupe de chaque additionneur, et aptes à élaborer à partir du terme de génération de groupe et du terme de propagation de groupe d'un additionneur donné, une retenue pour l'additionneur additionnant les N/4 bits suivants. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre du procédé et de plusieurs modes de réalisation de l'invention nullement limitatifs, et des dessins annexés sur lesquels : la figure 1 illustre un mode de mise en oeuvre du procédé selon l'invention, - la figure 2 représente un schéma fonctionnel d'un mode de réalisation d'un additionneur selon l'invention, - la figure 3 illustre plus en détail un mode de réalisation d'un additionneur selon l'invention, la figure 4 illustre une variante d'un mode de réalisation d'un additionneur selon l'invention, 2900252 lo - la figure 5 illustre un autre mode de réalisation d'un additionneur selon l'invention, - la figure 6 illustre un autre mode (le réalisation d'un additionneur selon l'invention, 5 les figures 7 et 8 illustrent des modes de réalisation d'un système d'additionneur selon l'invention. On se rapporte à la figure 1 qui représente un organigramme avec les différentes étapes d'un mode de mise en oeuvre d'un procédé selon l'invention. 10 Lors d'une première étape (étape préliminaire, étape 1), on initialise différents signaux Rk_1 , Uk_1 , mis en oeuvre pour réaliser la somme de deux nombres binaires, respectivement A (a , ... , aä_1) et B (b , ...bn_1) et d'une retenue éventuelle Zin. On verra ci-après plus en détail la définition des termes R et U. 15 Au cours d'une étape 2, on corrige les signaux R et U précédemment calculés puis on en effectue une nouvelle estimation (étape 2 ; correction et nouvelle estimation de Rk+I', Uk+1'). A l'issue de l'étape 2, on génère le bit de la somme des signaux d'entrée (A, B, Ziä) de rang i, Si. 20 Puis au cours d'une étape 3, on incrémente la valeur de i d'une unité (étape 3, iùi+1 ), puis on réitère les étapes 2 et 3 de façon à générer l'ensemble des bits de la somme S. Lorsque l'on a généré le dernier bit de la somme S, on calcule la retenue de sortie Zo,,,. 25 On se rapporte à présent à la figure 2 qui décrit schématiquement un mode de réalisation d'un additionneur permettant de mettre en oeuvre l'invention, par exemple l'organigramme de la figure 1. La référence ADD désigne un additionneur selon un mode de réalisation de l'invention. Il comprend des moyens de détermination MDET, aptes à recevoir en entrée une retenue d'entrée Ziä et deux nombres d'entrée binaires A et B chacun ayant dans cet exemple quatre bits, respectivement ao, ...a3 et bo, ...b3. L'ensemble des bits ainsi que la retenue d'entrée Zin sont délivrés à des moyens d'initialisation MINIT. Les moyens d'initialisation MINIT initialisent les signaux R et U selon un algorithme décrit plus en détail ci-après. Par conséquent, les moyens d'initialisation MINIT délivrent en sortie respectivement les signaux Uo , ...,U3 et Ro , ..., R30. Les moyens d'initialisation MINIT délivrent en outre les signaux U_I dont l'initialisation sera détaillée plus en détail ci-après et R4 qui correspond à une première estimation de la valeur de sortie de l'additionneur ADD. Les moyens d'initialisation MINIT sont connectés à un premier étage de traitement MTR1 apte à délivrer une première estimation des bits de la somme S, qui correspondent respectivement aux signaux U01, ., U3' et des signaux de correction de ces bits estimés de la somme, qui sont respectivement les signaux R,', ..., R. Les bits estimés de la somme U01, ..., U3' sont respectivement estimés à partir des blocs d'estimation BEST1, ...BEST4. Le premier étage de traitement MTR1 délivre également un signal de correction R4' de la retenue de sortie, R40. Les signaux de correction R,', ..., R41 sont respectivement élaborés à l'aide des moyens de correction, respectivement MCOR1, ... MCOR4. Dans ce mode de réalisation, le premier étage de traitement MTR1, délivre le premier bit SO de la somme S, qui correspond à la première estimation de ce bit, c'est-à-dire Uo' De même, les moyens de détermination MDET comprennent un deuxième étage de traitement MTR2. Celui-ci incorpore les moyens de correction MCOR5, MCOR6 et MCOR7 et les blocs d'estimation BEST5, BEST6 et BEST7...DTD: Ces derniers délivrent respectivement les signaux de correction R22, ..., R42 et les bits estimés de la somme U12, ..., U3`. Le bit estimé U,2 correspond au deuxième bit de la somme S1. Des troisièmes moyens de traitement MTR3 sont connectés à la sortie des moyens MTR2. Ces moyens MTR3 comprennent des blocs de correction MCOR8 et MCOR9 et des moyens d'estimation BEST8 et BEST9. De même que pour les étages précédents, ces derniers délivrent les signaux de correction R33 et R43 et les bits estimés U23, qui correspond au troisième bit de la somme S2, et U33. Les moyens de traitement MTR4 sont connectés à la sortie des moyens de traitement MTR3 et comprennent les moyens de correction MCOR10 et le bloc d'estimation BEST10, délivrant respectivement le signal de correction R44 et le bit estimé U34, ce dernier correspondant au dernier bit de la somme S3. L'ensemble des blocs d'estimation BESTi, i variant de 1 à 10, forment les moyens d'estimation compris dans les moyens de détermination MDET. Chacun des moyens de correction MCORi, i variant de 1 à 10, délivrant un signal de correction Rä' reçoit en entrée les signaux Uä_1 1, et le signal de correction n et j variant dans cet exemple de 0 à 3. Dans le cas particulier de MCOR1, le signal U_1 (défini ci-après) est délivré en entrée, de façon à pouvoir élaborer le signal de correction RI 1. Les moyens de détermination comprennent également des moyens d'élaboration MEL, comprenant quatre moyens M1, M2, M3 et M4 connectés en série. Les moyens Mi, i variant dans ce cas de 1 à 4, reçoivent en entrée le signal de sortie des moyens Mi-1 et le signal de correction R 4' Les moyens M1 reçoivent en entrée la première estimation de la retenue de sortie, c'est-à-dire R40, délivrée par les moyens d'initialisation MINIT. Les moyens M4 délivrent en sortie la valeur finale de la retenue de sortie Z,,,,,. On se rapporte à présent à la figure 3 qui décrit plus en détail les moyens d'initialisation MINIT, les moyens de correction MCORi, les blocs d'estimation BESTi, i variant de 1 à 0, et les moyens Ml, M2, M3 et M4 des moyens d'élaboration MEL. Dans ce mode de réalisation, chaque bloc d'estimation BESTi, incorporé dans un étage n+l, n variant de 0 à 3, et i variant de 1 à 10, comprend une porte logique de type OU EXCLUSIF . Les moyens de correction MCORi d'un étage n+l comprennent une porte logique de type OU EXCLUSIF , référencée XORi, apte à recevoir le bit estimé de la somme Un_t' et le bit estimé de la somme Un_21-' . En outre, les moyens MOCORi comprennent une porte logique de type ET , référencée ETi, et apte à recevoir le signal de sortie délivré par la porte logique XORi et le signal de correction Rn_l' t. Par conséquent, les bits estimés Un' et les signaux de correction Rn' sont déterminés à partir des équations suivantes dites équations de propagation : R = (U 1- e u ) . R i-I "-i Ii-2 En développant les équations de propagation ci-dessus, on obtient : S=U~=UnRR -(9enR Rn=(Un-iR' , Uä _01).(Un 2~Rä_~Un où Sr, représente le bit d'indice n de la somme des nombres d'entrée A, B et de la retenue entrante Zin. Les moyens M1, M2, M3 M4 sont chacun réalisés à partir d'une porte logique de type OU EXCLUSIF . La retenue de sortie Zour peut être exprimée quant à elle selon l'expression : Zoiu-R4eR4'o R4R4eR4 La figure 3 illustre un premier mode de réalisation des moyens d'initialisation MINIT. Dans ce mode de réalisation, le signal de correction Ro correspond à la retenue d'entrée Zin. La variable U_1 est affectée ici de la valeur 0 . Les moyens d'initialisation MINIT comprennent quatre moyens d'initialisation élémentaire ME1, ..., ME4. Chaque rnoyen MEi, i variant ici de 1 à 4, comprend une porte logique de type OU EXCLUSIF et une porte logique de type ET 20 respectivement référencées XORii et ETii. Chacune de ces portes reçoit respectivement les bits des nombres d'entrée ai_1 et bi_i. Chaque porte logique ETii délivre en sortie le signal de correction Ri . Chaque porte logique XORii délivre en sortie une valeur 25 initiale du bit estimé Ui_i Par conséquent, les équations implémentées par les moyens d'initialisation dans cet exemple sont : 15 Ju = a, b,, R a On se réfère à présent à la figure 4 où les moyens d'initialisation MINIT sont réalisés selon un autre mode de réalisation. Ce mode de réalisation de par l'implémentation de ces nouveaux moyens d'initialisation, a pour avantage d'être compatible avec la logique de réversibilité. Dans ce mode de réalisation, les moyens élémentaires d'initialisation MEi comprennent chacun une porte inverseuse INViii, i variant de 1 à 4, apte à recevoir le bit a;_' et à délivrer la valeur initiale du bit estimé de la somme Ui_10. Les moyens MEi comprennent également une porte logique de type OU EXCLUSIF à sortie inverseuse, référencée XORiii et recevant en entrée le bit a;_1 et le bit b;. Chaque porte logique XORiii délivre en sortie le signal de correction R; . La porte logique XOR444 reçoit en entrée à la place du bit du deuxième nombre d'entrée B, la valeur binaire 0 . Par ailleurs, la cellule XOR444 est connectée aux moyens d'élaboration MEL par l'intermédiaire d'une autre porte inverseuse INV5. Dans ce nouveau mode de réalisation des moyens MINIT, le signal de correction R est délivré par une porte logique de type OU EXCLUSIF à sortie inverseuse, référencée XOR000, recevant en entrée la retenue Z;,, et le bit d'entrée b . La variable d'initialisation est délivrée par une porte inverseuse INV000 recevant en entrée la retenue Z. Par conséquent, les termes Un et R^ , n variant de 0 à 4, sont donnés par l'équation suivante : 5 10 U=aä R=a b où l'on impose U4 =1. Dans ce cas, l'expression de la retenue de sortie Zout est égale Z=Uâ'GR G'R~eR4UR'4 4 GR4=1OR0GR' 4 4 GR4C'R'GR4 Dans la tableau ci-dessous, on effectue par exemple l'addition de deux nombres binaires A = 1000 et B = 1111, avec une retenue d'entrée Zn, = 1. Indice n 3 2 1 A 1 0 0 0 1 B 1 1 1 1 U;' =aä 0 1 1 1 0 R =b O+a 0 0 0 1 U''ä = U', R' 0 1 1 0 n ) 0 0 1 n r,-I n-2 n-1 U, =L;O+Rä 0 1 0 +O U;ù, ) •Rä-1 0 1 U'=~'2O+R' 0 0 à: R = U,r-z).R,? 1 Uä ûU30+R3 1 Ra = ~U 3 O+ U3 ~.R3 S 1 0 0 On considère dans cet exemple les moyens de détermination MDET comprenant les moyens d'initialisation représentés sur la figure 4. Au cours d'une première étape, on calcule les valeurs d'initialisation Un et Rn selon les expressions définies ci-avant. Puis on effectue une première estimation de la somme S en calculant les bits Un'. Ensuite, on détermine les signaux de correction Rn'. On répète successivement ces étapes pour les autres bits de la somme S. Finalement, la somme S est égale à 1000. On se retrouve alors dans le cas d'une propagation standard de retenue. Dans un autre exemple illustré dans le tableau ci-dessous, on additionne un nombre A égal à 0111 et un nombre B égal à 0000, la retenue d'entrée Z;,, étant nulle. Indice n 3 2 1 0 Zin A 0 1 1 1 0 B 0 0 0 0 1 0 0 0 1 ä ù aä R = bä aä-~ 0 0 0 1 U' =U R 1 0 0 1 R, _ (U O+ U Il nù1 Ifù, nù1 U` = U' 9 R)i 1 0 1 1 n n _( ' + , ) ' o Rn nù' Unù2 'Rnù1 Uä=U; R, ' ' 1 1 RIS =(Uä-' Uä-2 Un' =U3n O+R3 0 1 1 1 n R4 = ~U,-' O+ Ur-z).R,r 1 0 S 0 1 1 1 En répétant les mêmes opérations que celles décrite ci-avant, la somme S est égale à 0111. On se retrouve dans le cas d'une propagation de correction car la valeur estimée initiale 1000 est devenue après correction la valeur 0111. Bien entendu, il est possible de combiner plusieurs additionneurs tels que décrits ci-avant, au sein d'un même système, pour additionner plus de deux nombres binaires. Par exemple, pour additionner 3 nombre binaire, A, B et C, le système en question peut comprendre un premier additionneur et un deuxième additionneur. Le premier additionneur reçoit en entrée le premier et le deuxième nombres binaires respectivement A et B et élabore en sortie une somme A + B. Le deuxième additionneur reçoit en entrée la somme intermédiaire A + B ainsi que le troisième nombre binaire C et élabore une somme S correspondant à la somme des trois nombres binaires d'entrée A. B et C. Pour chaque nombre binaire supplémentaire à additionner, le système comprend un additionneur supplémentaire. On se réfère à présent à la figure 5. Le mode de réalisation des moyens de détermination MDET représentés sur la figure 5 comprend des moyens de génération aptes à recevoir les signaux U_11, U', R03,..., U3', R33. Ces signaux sont déterminés par un additionneur selon l'invention, par exemple selon l'un des modes de réalisation présentés sur les figures 3 ou 4. Les signaux U_1', U2 , R2' sont délivrés en entrée de moyens de génération MGEN qui élaborent des signaux de propagation toi, ti- et t2j, qui sont calculé à partir de l'expression : l J l t;,-,(Un-, R I U 2=(U-' I R -, U;r-2 avec n variant de 1 à 3, et j étant un entier quelconque, compris ici entre 0 et 3. Ces moyens de génération permettent d'accélérer le calcul des bits S0, S1, S2 et S3, qui sont alors obtenus par les relations ci- dessous : s=U;~+=U R0 s~=CI;' =U; R 0 to . Ro s2=U;+'=UR O t' Rot1 S3 =UJ'0R,etJ Ri 3tJ R' t; R t t; t( R Ce mode de réalisation des moyens MDET est particulièrement adapté dans le cadre de l'utilisation d'un additionneur pour effectuer une division. Pour l'élaboration d'unsignal de propagation t , i variant de 0 à 2, les moyens de génération MGEN comprennent une porte logique de type OU EXCLUSIF , référencée XORiiii apte à recevoir en entrée le signal U; et le signal U;_1'. La porte logique XORiiii est connectée à une porte logique de type OU EXCLUSIF à sortie inverseuse, référencée NXORi. La porte logique NXORi reçoit en entrée le signal de sortie délivré par la porte logique XORiiii et le signal Ri'. La porte NXORi délivre en sortie le signal de propagation t;'. Les moyens de génération MGEN sont couplés en sortie à des moyens de calcul, de manière à calculer les bits de la somme S, soit, S0, ..., S3. Le bit SO est alors élaboré à l'aide d'une porte logique de type OU EXCLUSIF référencée XORSO. Celle-ci reçoit en entrée le signal Ro' et le bit estimé de la somme Uo'. Le bit S1 de la somme S est délivré par une porte logique de type OU EXCLUSIF référencée XORS1. Celle-ci reçoit en entrée le bit estimé de la somme U1' et le signal de sortie d'une autre porte logique de type OU EXCLUSIF référencée XORS12. La porte XORS12 reçoit en entrée le signal de correction RI' et le signal de sortie d'une porte logique de type ET référencée ETS1. Cette dernière reçoit en entrée le signal de propagation to' et le signal de correction Ro'. Le bit S2 de la somme S est délivré par une porte logique de type OU EXCLUSIF référencée XORS2, qui reçoit en entrée le bit estimé U2' et le signal de sortie d'une autre porte logique de type OU EXCLUSIF référencée XORS22. La porte logique XORS22 reçoit en entrée le signal de sortie d'une porte logique de type OU EXCLUSIF référencée XORS23 et le signal de sortie d'une porte logique de type ET référencée ETS21. Cette dernière reçoit en entrée le signal de propagation t1' et le signal de correction R,'. La porte logique XORS23 reçoit en entrée le signal de correction R2' et le signal de sortie d'une autre porte logique de type ET référencée ETS22 qui reçoit en entrée des signaux de propagation t,' et t0 et le signal de correction Ro'. Le bit S3 de la somme S est délivré par une porte logique XORS3 de type OU EXCLUSIF . Celle-ci reçoit en entrée le bit estimé U3' et le signal de sortie d'une autre porte logique de type OU EXCLUSIF référencée XORS32. Celle-ci reçoit en entrée les signaux de sortie de deux autres portes logiques de type OU EXCLUSIF respectivement XORS34 et XORS33. La porte logique XORS34 reçoit en entrée le signal de correction R3' et le signal de sortie d'une porte logique de type ET référencée ETS33 qui reçoit en entrée les signaux de propagation te,', t,' et t2' et le signal de correction Ro'. La porte logique référencée XORS33 reçoit en entrée les signaux de sortie de deux autres portes de type ET respectivement ETS31 et ETS32. La porte ETS31 reçoit en entrée le signal de propagation le signal de correction R2'. La porte logique ETS32 reçoit en entrée les signaux de propagation t,' et t2' et le signal de correction R,'. Les signaux de propagation élaborés par ce type de moyens de détermination peuvent être utilisés au sein des additionneurs de type CLA ( Carry-Look-Ahead en langue anglaise), pour additionner 2n bits. Pour ce faire on couple en parallèle plusieurs moyens MDET aptes à générer des signaux de propagation, appelés dans ce cas signaux de propagation de groupe, ainsi que des signaux de génération de groupe dans le cas d'une addition de 2n bits comme décrit ci-après. L'ensemble des moyens MDET sont combinés à un module dit de propagation par groupe bien connu de l'homme du métier (voir par exemple l'ouvrage de référence Advanced Computer Arithmetic Design M.J. Flynn, S.F. Oberman, 2001, Editions John Wiley and sons, ISBN 0-471 -41209-0 pages 4 et 5). Le module de propagation par groupe élabore à partir des signaux de génération de groupe et des l0 signaux de propagation de groupe générés par les moyens MDET qui additionnent les bits i, i+l, i+2 et i+3 (par exemple), une retenue (ou terme de génération entrant) pour les moyens MDET qui additionnent les bits i+4, i+5, i+6 et i+7. La figure 6 représente des moyens MDET utilisés dans le cadre 15 d'un couplage avec d'autres moyens MDET de façon à former un additionneur de type CLA aptes à additionner 2n bits. Les moyens MDET de la figure 6 sont utilisés pour élaborer les termes Si, ..., Si+3 de la somme S, et les signaux dits de génération de groupe et de propagation de groupe, respectivement Z;+3_i et t;+3_;, à 20 destination du module élaborant le terme de génération entrant des moyens MDET suivants, comme explicité ci-après. Les moyens MGEN de la figure 6 comprennent en outre, par rapport aux moyens représentés sur la figure 5, une porte XORZi recevant en entrée la retenue (terme de génération entrant) Zi générée 25 par les moyens MDET connectés en amont et le signal R';. La sortie de la porte XORZi est connectée en entrée des portes XORSi, ETSi+1, ETSi+1,2, ETSi+3,3. De plus les moyens MGEN comprennent deux portes logiques XORi+3,333 et NXORi+3 respectivement de type OU EXCLUSIF et OU EXCLUSIF à sortie inverseuse . La porte XORi+3,333 reçoit en entrée le signal U';+3 et U'i+2. Sa sortie est connectée en entrée de la porte NXORi+3. La porte NXORi+3 reçoit également en entrée le signal R';+3 et délivre en sortie un autre signal de propagation t'i+3. Par ailleurs, le bit 4+3_1 est délivré par une porte logique XORZ3 de type OU EXCLUSIF . Celle-ci reçoit en entrée les signaux de sortie de deux autres portes logiques de type OU EXCLUSIF respectivement référencée XORZ1 et XORZ2. La porte logique XORZ1 reçoit en entrée les signaux de sortie de deux portes logiques de type ET respectivement référencées ETZ1 et ETZ2. La porte logique XORZ2 reçoit en entrée les signaux de sortie de deux portes logiques de type ET respectivement référencées ETZ3 et ETZ4. La porte logique ETZ1 reçoit en entrée le signal de propagation ti+ 3 et le signal de correction Ri+3'. La porte logique ETZ2 reçoit en entrée les signaux de propagation t;+3' et t;+2' et le signal de correction Ri+2 La porte logique ETZ3 reçoit en entrée les signaux de propagation ti+3' et t;+2' , t;+i' et le signal de correction R;+11. La porte logique ETZ4 reçoit en entrée les signaux de propagation t3' et t;+2' , t,+I' et le signal de correction Rit Enfin, les moyens MCAL comprennent également une autre porte logique de type ET , référencée ETt recevant en entrée les signaux de propagation t;+31 et t;+2' , t;+i' , et délivrant en sortie le signal t,+3_;. Les termes de la somme S et les signaux Zi+3_; et sont donc générés selon les équations suivantes : s;=U (R, z;) s,=U.. R'+, t; (R' z; S;+,=U R1-.2 c' .R,'+, G i l i J J J I l l J sis,=U i3~R.+z ti42 Ai+2 ti+_.ti+I t;+'_.ti+1.t R; i J 1 J ./ J J l J l l J z;+, R~'ti+,.tl+2 Ri+2 ti+3.ti+,.ti+,Ri+lt;+,.ti+2.t;+I t;+3 ti-3 t; '.11+1 .11 avec = (U O+ R :. O u ~) et Zi le terme de génération entrant. On se réfère à présent à la figure 7 qui représente un additionneur sur plusieurs niveaux et plus précisément un additionneur 16 bits avec propagation de retenue par groupe. Ce type d'additionneur, réalisé de façon classique, est bien connu de l'homme du métier. L'additionneur 16 bits SYS comprend quatre blocs A,, A2, A3 et A4 correspondant aux moyens MDET tels que décrits sur la figure 6. Le premier bloc AI reçoit en entrée les signaux U'_1, U'p, .. U, ..., R~3 et la retenue d'entrée Z; (0 dans ce cas), et délivre en sortie les quatre premiers bits de la somme résultante So, ....S3, le signal de génération par groupe Z3_0 telle que définie dans la figure 6, ainsi que le signal de propagation par groupe T3_0 (les signaux U' Up, .. . U'3, Rio. ... R'3 ont été élaborés par des moyens d'initialisation tels que décrits ci-avant, non représentés ici à des fins de simplification). Ces signaux sont délivrés à un module de propagation par groupe référencé MPG, qui reçoit en entrée la retenue résultante Z3_0 du premier bloc A,, le signal de propagation par groupe t3_0 et la retenue d'entrée Z;,,. Le module de propagation par groupe MPG élabore le terme de génération entrant Z4 du bloc A2. De même, les blocs A2, A3 et A4 reçoivent respectivement les signaux d'entrée U'4, U'7, R'4, ..., R37 et U18, R'11 et U' 12, • • , U' 15, R'12 K'15, ainsi que les termes de génération entrant Z4, Z8 et Z12 élaborés par le module de propagation MPG. Le bloc A2 délivre en sortie les bits S4, ... S7 de la somme S, le bloc A3 délivre les bits de sortie S8, ..., S1, et le bloc A4 délivre les bits de la somme S12, .... S15. Le terme S4 est établi grâce à la relation suivante S4 = U410 R 4 e Z3 0 9 avec : Z. t,.R'c't;.t .Rj2c)t3.t2.tI.R~ tz t_ t tô De même, ona: S8=URZ7 0, avec : Z,,,=t;'R'~t; t~ R ~'t; t t RS~t; t t5 t: R4 t t'- ts t'4 Z, 0' S16 est obtenu de la même façon. Le module MPG génère une retenue résultante Z16, ainsi qu'un signal de propagation par groupe G15 o,et un signal de propagation par groupe T15_0. Les signaux G15 oet T,5 o correspondent respectivement aux signaux de génération et de propagation par groupe de l'ensemble des blocs Al,..., A4. La figure 8 représente également un additionneur avec propagation de la retenue par groupe recevant en entrée 64 bits. Ce type d'additionneur bien connu de l'homme du métier peut être utilisé avec moyens MDET tels que décrits sur la figure 5 ainsi que deux niveaux de modules de propagation par groupe. Le système SYS comprend un premier niveau constitué de quatre modules de propagation par groupe MPG1, MPG2, MPG3 et MPG4. Chaque module de propagation par groupe est connecté à quatre sous-blocs, respectivement Al, ..., A4 et A5, ..., A8 et A9, ...Al2 et A13, ..., A1ô, correspondant aux moyens MDET représentés sur la figure 5. Le deuxième niveau de module de propagation par groupe comprend un module MPG5 qui reçoit en entrée les signaux de sortie délivrés par chaque module de propagation par groupe du premier niveau. L'additionneur tel que décrit ci-avant peut être utilisé à la place d'un additionneur classique 64 bits, avec propagation de retenue par groupe dans toutes les configurations. L'homme du métier saura généraliser l'ensemble des modes de réalisation décrits ci-avant pour un nombre de bits quelconque des nombres d'entrée. REVENDICATIONS 1- Procédé d'addition de signaux d'entrée comprenant un premier et un deuxième nombres binaires d'entrée, de N bits chacun, caractérisé par le fait qu'on détermine les bits de la somme des signaux d'entrée (A, B), en effectuant plusieurs estimations de chaque bit (U;) de ladite somme, et en corrigeant lesdites estimations à l'aide d'un signal de correction (R') après chaque estimation, chaque signal de correction d'un bit estimé de rang i de la somme, étant élaboré à l'aide du dernier bit estimé et corrigé de rang i-1 de la somme, du signal de correction dudit dernier bit de rang i-1, et du dernier bit estimé et corrigé de rang i-2 de la somme. 2- Procédé selon la revendication précédente, dans lequel les signaux d'entrée comprennent en outre une retenue d'entrée (Ziä), 3- Procédé selon l'une des revendications précédentes, comprenant en outre une étape d'initialisation (étape 1) dans laquelle on initialise la valeur des bits estimés de ladite somme et la valeur des signaux de correction, et j étapes successives de traitement, j étant un entier inférieur ou égal à N. où au cours de la k'ème étape, k variant de 1 à j, on estime les bits de la somme dont le rang i est compris entre k et N, et on élabore pour chaque bit de rang i, le lève signal de correction, chaque bit estimé de la somme de rang i, étant estimé à partir du bit estimé de la somme de rang i et du ème signal de correction, respectivement estimé et élaboré au cours de l'étape précédente, le ie1Te signal de correction, étant élaboré à partir des bits estimés de la somme de rang i-1 et de rang i-2, et du (i-l)ème du signal de correction, respectivement estimés et élaboré au cours de l'étape précédente. 28 4-Procédé selon l'une des revendications précédentes, dans lequel on élabore en outre une retenue de sortie (Zouc) à partir de l'ensemble des N1ehl signaux de correction. 5-Procédé selon l'une des revendications 3 à 4, dans lequel l'initialisation de chaque bit estimé de ladite somme est fonction des bits de même rang des premier et deuxième nombres d'entrée (A, B), et l'initialisation de la valeur du signal de correction de chaque bit estimé est fonction des bits de rang précédent des premier et deuxième nombres d'entrée. 6-Procédé selon la revendication précédente, dans lequel {U,=aäbä R =an,bä où : Uä est la valeur initiale du bit estimé de la somme des signaux d'entrée, de rang n+l, n variant de 0 à N-1, R, , est la valeur initiale du signal de correction du bit estimé de la somme des signaux d'entrée, de rang n+l, n variant de 0 à N-1, a^ et bn étant les bits de rang n+l, respectivement des premier et deuxième nombres d'entrée. 7-Procédé selon l'une des revendications 3 à 4, dans lequel l'initialisation de chaque bit estimé de ladite somme est fonction du complémentaire du bit de même rang du premier nombre d'entrée, et l'initialisation de la valeur des signaux de correction de chaque bit estimé est fonction du bit de rang précédent du premier nombre d'entrée. et du bit de même rang du deuxième nombre d'entrée. 8-Procédé selon la revendication précédente, dans lequel où :Uä est la valeur initiale du bit estimé de la somme des signaux d'entrée, de rang n variant de 0 à N-1, R,, , est la valeur initiale du signal de correction du bit estimé de la somme des signaux d'entrée, de rang n+l, n variant de 0 à N-1, a,, et bä étant les bits de rang n+l, respectivement des premier et deuxième nombres d'entrée. 9-Procédé selon l'une des revendications 3 à 8, dans lequel j est égal à N, et dans lequel le bit de rang k de ladite somme, correspond au bit de rang k estimé de la somme, estimé lors de la k'è'ne étape de traitement. 10-Procédé selon l'une des revendications 3 à 8, comprenant en outre à l'issue des j étapes de traitement, une étape de génération de N- 1 signaux de propagation (t,',), le q 'ne signal de propagation étant fonction du bit estimé de ladite somme de rang q, de son signal de correction, et du bit estimé de rang q- l de ladite somme, et dans lequel chaque bit de ladite somme est calculé à partir des q'èmes signaux de propagation, tel que q est inférieur au rang du bit considéré. 11- Additionneur permettant d'additionner des signaux d'entrée comprenant un premier (A) et un deuxième (B) nombres binaires d'entrée, de N bits chacun, caractérisé par le fait que ledit additionneur comprend des moyens de détermination (MDET) aptes à déterminer les bits de la somme des signaux d'entrée, comportant : - des moyens d'estimation comprenant des blocs d'estimation (BESTi) connectés en série, chaque bloc d'estimation étant apte à effectuer une estimation de chaque bit de ladite somme, et -des moyens de correction (MCORi) aptes à élaborer un signal de correction de façon à corriger, après chaque estimation, chaque bit estimé de ladite somme, chaque signal de correction d'un bit estimé de rang i de la somme, étant élaboré à l'aide du dernier bit estimé et corrigé de rang i-1 de la somme, du signal de correction dudit dernier bit de rang i-1, et du dernier bit estimé et corrigé de rang i-2 de la somme. 12- Additionneur selon la revendication précédente, dans lequel les signaux d'entrée comprennent en outre une retenue d'entrée (Z;n). 13- Additionneur selon l'une des revendications 11 à 12, comprenant en outre des moyens d'initialisation (MINIT) couplés en amont des moyens de détermination, aptes à initialiser la valeur des bits estimés de ladite somme et la valeur des signaux de correction, les moyens de détermination comprenant j moyens de traitement couplés en série, j étant un entier inférieur ou égal à N, où le k1ème moyens de traitement, k variant de 1 à j, comportent : - lesdits blocs d'estimation (BESTi) des bits de la somme dont le rang i est compris entre k et N, étant estimé à partir du bit estimé de la somme de rang i et du ieme signal de correction, respectivement estimé et élaboré par les moyens de traitement connectés en amont, et - les moyens de correction (MCORi) aptes à élaborer pour chaque bit de rang i, le ième signal de correction., à partir des bits estimés de la somme de rang i-1 et de rang i-2, et du (i-l)e1 du signal de correction, respectivement estimés et élaboré par les moyens de traitement connectés en amont. 14- Additionneur selon la revendication précédente, dans lequel pour les k'emes moyens de traitement, chaque bloc d'estimation d'un bit de la somme de rang i, comprend une porte logique de type OU EXCLUSIF apte à recevoir en entrée le bit estimé de la somme de rang i et le ieme signal de correction, respectivement estimé et élaboré par les (k-1) 1e'neS moyens de traitement, et dans lequel les moyens de correction d'un bit estimé de la somme de rang i+l, comprennent une autre porte logique de type OU EXCLUSIF , apte à recevoir en entrée le bit estimé et corrigé de la somme de rang i-1, et le bit de rang (i-2) de la somme estimé et élaboré par les (k.-1)'è'neS moyens de traitement, et une porte logique de type ET couplée à la sortie de l'autre porte logique de type OU EXCLUSIF , et apte à recevoir en entrée le signal de sortie de ladite autre porte logique et le (i-l)ene signal de correction estimé et élaboré par les (k-1)'è'neS moyens de traitement. 15- Additionneur selon l'une des revendications 12 à 14, dans lequel les moyens de traitement comprennent en outre des moyens d'élaboration (MEL) aptes à élaborer une retenue de sortie (Zo,,,) à partir de l'ensemble des N1è" signaux de correction. 16- Additionneur selon l'une des revendications 12 à 15, dans lequel les moyens d'initialisation (MINIT) sont aptes à initialiser la valeur de chaque bit à estimer de ladite somme en fonction des bits de même rang des premier et deuxième nombres d'entrée, et aptes à initialiser la valeur du signal de correction de chaque bit à estimer en fonction des bits de rang précédent des premier et deuxième nombres d'entrée. 17- Additionneur selon la revendication précédente, dans lequel les moyens d'initialisation (MINIT) comprennent N moyens d'initialisation élémentaires (MEi), chacun étant associé à un rang donné, comprenant une porte logique de type OU EXCLUSIF , apte à recevoir les bits du rang considéré des premier et deuxième nombres d'entrée, et apte à délivrer pour le rang considéré, la valeur initiale du bit à estimer de la somme, et une portes logique de type ET , apte à recevoir les bits du rang considéré, des premier et deuxième nombres d'entrée, et apte à délivrer la valeur initiale du signal de correction du bit estimé de la somme, du rang suivant le rang considéré . 18- Additionneur selon la revendication 16, dans lequel les moyens d'initialisation (MINIT) comprennent N moyens d'initialisation élémentaires (MEi), chacun étant associé à un rang donné, comprenant une portes logique inverseuse, apte à recevoir le bits du rang considéré du premier nombre d'entrée, et apte à délivrer pour le rang considéré, la valeur initiale du bit à estimer de la somme, et une porte logique de type OU EXCLUSIF à sortie inverseuse, apte à recevoir le bit du rang considéré du premier nombre d'entrée et le bit du rang suivant le rang considéré du deuxième nombre d'entrée, et apte à délivrer la valeur initiale du signal de correction du bit estimé de la somme, du rang suivant le rang considéré. 19- Additionneur selon l'une des revendications 13 à 18, dans lequel j est égal à N, et dans lequel le bit de la somme de rang k, correspond au bit de la somme de rang k estimé par les k'èmes moyens de traitement. 20- Additionneur selon l'une des revendications 13 à 18, comprenant en outre, des moyens de génération (MGEN) couplés aux j ièmes moyens de traitement, aptes à générer N-1 signaux de propagation, le g1e'ne signal de propagation étant fonction du bit estimé de ladite somme de rang q, de son signal de correction, et du bit estimé de rang q-1 de ladite somme, et des moyens de calcul (MCAL) aptes à calculer chaque bit de ladite somme à partir des q'emes signaux de propagation, tel que q est inférieur au rang du bit considéré. 21- Additionneur selon la revendication 20, dans lequel les moyens de génération (MGEN) sont aptes à générer un Ni' signal de propagation en fonction du bit estimé de rang N, de son signal de correction et du bit estimé de rang N-1, et dans lequel les moyens de calcul comprennent en outre un bloc de calcul apte à calculer un terme de génération de groupe à partir de l'ensemble des signaux de propagation générés et de l'ensemble des signaux de correction, et un terme de propagation de groupe à partir de l'ensemble des signaux de propagation. 22-Additionneur selon la revendication précédente, dans lequel N est pair, et dans lequel le bloc de calcul comprend : - N portes logiques de type ET , la q'e",e porte, q variant de 1 à N, étant apte à recevoir k signaux de propagation, k variant de 1 à q, et le k'eme signal de correction, - un réseau de portes logiques de type OU EXCLUSIF , aptes à additionner l'ensemble des termes délivrés en sortie des portes logiques de type ET , de façon à élaborer ledit terme de génération de groupe, - une porte logique supplémentaire de type ET , apte à multiplier l'ensemble des signaux de propagation de façon à élaborer ledit terme de propagation de groupe. 23-Système comprenant un réseau d'additionneurs selon la revendication 11. 24-Système selon la revendication précédente, dans lequel le réseau d'additionneurs incorpore des additionneurs selon l'une des revendications 12 à 20. 25-Système selon la revendication 23, dans lequel N est un multiple de 4, dans lequel le réseau d'additionneurs incorpore N/4 additionneurs (Ai) selon la combinaison de la revendication 12 et de l'une des revendications 21 à 22, couplés en parallèle, chaque additionneur étant apte à additionner N/4 bits successifs du premier et du deuxième nombre binaire d'entrée, ledit système comprenant en outre au moins un module de propagation par groupe (MPGi) apte à recevoir le terme de génération de groupe et le terme de propagation de groupe de chaque additionneur, et aptes à élaborer à partir du terme de génération de groupe et du terme de propagation de groupe d'un additionneur donné. une retenue pour l'additionneur additionnant les N/4 bits suivants.30