FR 2899051 A1 20070928 FR 0602663 A 20060327 Procédé et dispositif de réception d'un signal de données composé de blocs de symboles et programme d'ordinateur correspondant. 1. Domaine de l'invention Le domaine de l'invention est celui des communications numériques. Plus précisément, l'invention concerne, dans un système de communications numériques, une technique de réception d'un signal de données reçu composé de blocs de symboles formés chacun d'un ensemble de bits. L'invention concerne plus particulièrement une technique de réception itérative, mettant en oeuvre un mécanisme d'annulation d'interférences affectant un ou plusieurs symboles du signal reçu. Par interférences, on entend ici, et dans tout le document, tout type de perturbation (ou combinaison de perturbations) pouvant affecter le signal reçu, tel que de l'Interférence Entre Symboles ( IES ), l'interférence co-antenne, l'interférence due à un précodage, etc. L'invention s'applique notamment, mais non exclusivement, aux systèmes de communications par voie hertzienne (transmission radio), présentant une ou plusieurs antennes à l'émission et/ou à la réception, tels que des systèmes SIMO ( Single Input Multiple Outputs en anglais), SISO ( Single Input Single Output en anglais), MIMO ( Multiple Inputs Multiple Outputs en anglais), MISO ( Multiple Inputs Single Output en anglais),..., mettant en oeuvre une modulation mono ou multi porteuses,... 2. Art antérieur On discute ci-après les techniques de l'art antérieur à travers le cas particulier des systèmes MIMO-OFDM, c'est-à-dire des systèmes de communication multi--antennes mettant en oeuvre des modulations à sous porteuses orthogonales ( OFDM pour Orthogonal Frequency Division Multiplexing en anglais). Les systèmes MIMO-OFDM peuvent notamment mettre en oeuvre des techniques de réception itérative, permettant, au fil des itérations, d'améliorer la qualité de l'estimation du signal émis en fonction du signal reçu. Comme on le verra par la suite, ces techniques reposent sur une mise en oeuvre successive et répétée de modules élémentaires, de sorte que ces différents modules s'échangent de l'information sur la fiabilité de l'opération réalisée. On connaît de très nombreuses techniques de réception itérative pour les systèmes à antennes multiples en émission et/ou en réception. Au sein de ces techniques itératives, on distingue notamment : les récepteurs mettant en oeuvre un algorithme de type Maximum de Vraisemblance (MV, ou en anglais ML pour Maximum Likelihood ), qui présentent l'inconvénient d'induire une grande complexité de traitement ; les récepteurs à base de filtres linéaires, tels que ceux proposé par M.Sellathurai et S.Haykin dans Turbo-BLAST for wireless communications : theory and experiments (en français Turbo-BLAST pour communications sans fil : théorie et expériences ), IEEE Transactions on Signal processing, vol. 50, n 10, pp. 2538-2546, 2002. Ces récepteurs s'appuient sur des techniques de filtrage de type MMSE ( Minimum Mean Square Error pour minimisation de l'erreur quadratique moyenne ) et d'annulation d'interférences. Ils présentent l'avantage, par rapport aux récepteurs à Maximum de Vraisemblance, d'être beaucoup moins complexes. Parmi les algorithmes implémentés dans les récepteurs à base de filtres linéaires, certains, et c'est le cas de la présente invention, reposent sur une approximation qui consiste à considérer l'estimation des symboles parfaite dès la deuxième égalisation, pour le calcul des coefficients du filtre d'égalisation (aussi appelé par la suite bloc d'égalisation globale) qui ne sont alors calculés que deux fois pour chaque bloc. On décrit en référence à la figure 1, la chaîne fonctionnelle classique d'un dispositif d'émission 100 (couramment appelé émetteur) d'un signal source 10 composé d'éléments, binaires, dans le cas d'un contexte de transmission de type MIMO-OFDM. Le signal source (binaire) 10 à émettre subit un codage canal CC 11, puis un entrelacement 11 12. Il traverse ensuite un module de mapping M 13, destiné à convertir des éléments binaires en symboles complexes : un tel module associe ainsi un groupe de bits à un symbole complexe appartenant à une constellation (de type QPSK, 16QAM, etc.). La suite de symboles délivrée en sortie du module de mapping M 13 est couramment appelée signal M-aire. On procède ensuite à un codage espace-temps en bloc 14 de chaque groupe de Q symboles, qui sont ensuite modulés en blocs 15,, 152 à 15Nt selon une technique de modulation multiporteuse de type OFDM, puis émis sur Nt antennes d'émission 16,, 162 à 16Nt. Comme illustré sur la figure 2, la chaîne fonctionnelle classique d'un dispositif de réception 200 (couramment appelé récepteur) d'un signal émis par le dispositif d'émission 100 précité comprend deux étages, à savoir un décodeur espace-temps 24 (i.e. un convertisseur de symboles en éléments binaires) et un décodeur de canal 26, qui échangent des informations extrinsèques ou a posteriori dans une boucle itérative, jusqu'à ce que le récepteur converge. Ces étages peuvent notamment être séparés par un entrelaceur 221, utilisé pour décorréler les sorties, avant de les fournir à l'étage de décodage suivant, en d'autres termes, les informations échangées sont décorrélées d'un étage à l'autre. Ainsi, un signal r est reçu sur NR antennes de réception référencées 251 à 25NR , puis démodulé en blocs 271, 272 à 27NR selon une technique de démodulation, inverse de la technique de modulation multiporteuse mise en oeuvre à l'émission. Chaque antenne de réception 251 à 25NR reçoit une combinaison linéaire des symboles émis sur chacune des Nt antennes d'émission. Le premier étage de décodage 24 comprend un premier bloc 20 de décodage linéaire espaceternps (aussi appelé par la suite bloc d'égalisation globale) suivant un critère, par exemple, de type MMSE ou Zero Forcing ( ZF pour forçage à zéro ). Le signal égalisé s(P) délivré en sortie du bloc de décodage espace-temps 20 alimente ensuite un module de demapping M-1 231, avant de subir une opération de désentrelacement I]:1 221 puis un décodage de canal CC-` 21. En sortie du deuxième étage 26 de décodage de canal, on obtient un signal binaire souple estimé d sur les bits codés (on rappelle que les données sur les bits utilisés dans le processus itératif sont dites souples car leur valeur dépend de la probabilité des bits). Le procédé étant itératif, on fait subir à ce signal binaire souple estimé d un nouvel entrelacement II 222 et un nouveau mapping M 232, afin d'obtenir un signal M-aire estimé s( , que l'on peut réinjecter dans le bloc 20 de décodage espace-temps pour une itération suivante d'amélioration de l'estimation du signal reçu. Lors de la première itération, le récepteur procède à une égalisation classique du signal reçu car aucun symbole estimé n'est disponible. Lors des itérations suivantes en revanche, les symboles estimés précédemment sont utilisés par l'égaliseur pour annuler une (des) interférence(s) affectant le signal reçu. De façon classique, les récepteurs à base de filtres linéaires mettent en oeuvre des mécanismes d'annulation d'interférences qui reposent sur l'utilisation de blocs de symboles. Selon cette technique de réception itérative, il est nécessaire que tous les bits qui composent les symboles d'un bloc espace-temps soient décodés pour soustraire les interférences affectant les symboles qui composent le signal reçu. Plus précisément (en référence à la figure 2), le module de demapping M"' 23,, qui travaille symbole par symbole, reçoit un bloc 201 de symboles égalisés composé de Q symboles égalisés (correspondant au signal égalisé s-( ) et délivre des paquets 202 de nb bits convertis. Le module de désentrelacement if' 22, traite tous les nb bits convertis, bloc de bits par bloc de bits (le bloc de bits étant de taille égale à la taille de désentrelacement du module 22,), et délivre des blocs 203 de bits désentrelacés. Le module de décodage canal CC' 21 reçoit les blocs 203 de bits désentrelacés et délivre, après une certaine latence, des blocs 204 de bits décodés, composés d'un ou plusieurs bits. Le module d'entrelacement II 222 traite tous les blocs 204 de bits décodés, bloc de bits par bloc de bits (le bloc de bits étant de taille égale à la taille d'entrelacement du module 222), et délivre des blocs 205 de bits entrelacés. Ensuite, le module de mapping M 232, qui travaille par paquet de nb bits, reçoit les blocs 205 de bits entrelacés et délivre des symboles estimés 206. Enfin, le bloc 20 d'égalisation globale attend d'avoir Q symboles estimés en entrée pour déterminer un bloc de symboles égalisés amélioré par annulation des interférences. On décrit maintenant en relation avec la figure 3, la chaîne fonctionnelle classique d'un mécanisme d'annulation d'interférences 300 de type MMSE-IC ( MMSE Interference Canceler en anglais, pour annuleur d'interférences suivant un critère MEQM (Minimisation de l'Erreur Quadratique Moyenne) en français) mis en oeuvre par le dispositif de réception 200 précité. Par souci de clarté, dans la suite de ce document, on utilise les notations suivantes : -H désigne une matrice représentative du canal de transmission du signal 10 émis ; - I désigne une matrice identité de taille QxQ ; - (72 = 1/ SNR est la variance du bruit équivalent, également égale à l'inverse du rapport signal à bruit moyen observé sur chaque antenne de réception (SNR) ; et G = HH • H est une matrice d'égalisation globale. Le mécanisme d'annulation d'interférences 300 reçoit en entrée le signal M--aire estimé et le signal reçu r. Il réalise les opérations suivantes : filtrage adapté 302 du signal reçu r par application de la matrice transconjuguée du canal HH délivrant un signal filtré ; création 301 des interférences à partir d'un signal M-aire estimé s(-' par multiplication à gauche de ce signal M-aire estimé par une matrice d'interférences J = G û diag(G) . Plus généralement, cette matrice d'interférences doit au moins tenir compte de la matrice de canal H ; soustraction des interférences obtenues en sortie du bloc référencé 301 au signal filtré obtenu en sortie du bloc de filtrage 302 pour obtenir un signal amélioré ; égalisation 303 du signal amélioré délivrant un signal M-aire égalisé i(P) par application de la matrice (diag(G) + a2IYl . Plus généralement, cette matrice d'égalisation doit au moins tenir compte de la matrice de canal H. Ainsi, selon cette technique de réception itérative, on effectue une annulation d'interférences après l'estimation complète d'un bloc de symboles. Un inconvénient de cette technique de l'art antérieur est qu'elle ne permet pas une gestion optimale de la puissance de calcul du récepteur, du fait de l'exécution séquentielle des différents modules élémentaires de la boucle itérative. En effet, un tel séquencement consiste à calculer, un par un, des symboles estimés, et à reconstruire, au fur et à mesure qu'un symbole estimé est disponible, un bloc de symboles estimés pour effectuer l'annulation des interférences. En d'autres termes, pour un bloc de symboles égalisés donné, il est nécessaire d'attendre l'estimation de tous les symboles pour exécuter les opérations relatives à l'annulation d'interférences. Ces opérations sont donc réparties de manière non uniforme, en ce sens que l'annulation d'interférence ne peut s'effectuer qu'après récupération de tous les bits du bloc spatio-temporel décodés puis réentrelacées. En outre, les inventeurs ont constaté que la gestion séquentielle des modules élémentaires d'un récepteur, peut provoquer une augmentation des temps de traitement en réception lorsque les opérations d'annulation d'interférences sont traitées en série ou une augmentation de la complexité du récepteur lorsqu'elles sont traitées en parallèle. 3. Exposé de l'invention L'invention propose une solution qui ne présente pas ces inconvénients de l'art antérieur, sous la forme d'un procédé de réception d'un signal de données reçu composé d'au moins un bloc de symboles reçu et représentatif d'un signal source. Le procédé de réception met en oeuvre une phase d'initialisation comprenant une étape d'égalisation bloc à bloc dudit signal reçu, délivrant pour chaque bloc de symboles reçu un bloc de symboles égalisés formés chacun d'un ensemble de bits. Selon l'invention, un tel procédé de réception comprend au moins une itération d'amélioration d'une estimation dudit signal reçu comprenant les étapes suivantes, pour un bloc de symboles égalisés courant : obtention d'au moins un bit décodé, par décodage bit à bit d'un sous-ensemble courant d'au moins un bit appartenant audit bloc de symboles égalisés courant ; mise à jour d'au moins un symbole estimé lors de ladite phase d'initialisation ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés, délivrant un bloc de symboles estimés mis à jour, constitué du ou des bits décodés et d'au moins un bit décodé lors d'au moins une itération d'amélioration précédente ou lors de ladite phase d'initialisation ; détermination d'un bloc de symboles égalisés amélioré par annulation des interférences, tenant compte dudit bloc de symboles estimés mis à jour, ledit bloc de symboles égalisés amélioré devenant le bloc de symboles égalisés courant d'une éventuelle itération suivante. Ainsi, l'invention repose sur une approche tout à fait nouvelle et inventive des techniques de réception itératives de signaux à annulation d'interférence. En effet, le procédé de l'invention permet de décoder de façon itérative un signal codé (et éventuellement précodé linéairement et/ou codé spatio-temporellement), en utilisant un égaliseur de type annuleur d'interférences dont les coefficients sont corrigés après chaque bit décodé, et non plus après une estimation complète des blocs de symboles comme le propose les techniques de l'art antérieur. On obtient ainsi une convergence rapide du processus d'estimation du signal vers les bornes optimales de convergence avec un nombre réduit d'opérations (calcul du LLR (pour Log-Likelihood Ratio en anglais), calcul des composantes phase ou quadrature d'un symbole, annulation d'interférences et égalisation,...). Il est important de noter que par décodage bit à bit, on entend plusieurs schémas de décodage d'une trame de bits Obit à lbit, 2bits à 2bits, 3bits à 3bits,...), excepté le cas où l'on décode tous les bits d'un symbole, en une seule itération. Selon une caractéristique particulière de l'invention, ladite étape d'obtention comprend les étapes suivantes : extraction d'au moins un bit d'un desdits symboles égalisés, dits bits extraits ; mise à jour dudit sous-ensemble courant, à partir d'au moins un desdits bits extraits, délivrant un sous-ensemble mis à jour ; décodage canal dudit sous-ensemble mis à jour, délivrant le ou les bits décodés. Selon un mode de réalisation particulier, ladite étape d'obtention met en oeuvre un désentrelacement desdits ensembles de bits desdits symboles égalisés dudit bloc de symboles égalisés courant, inverse d'un entrelacement mis en oeuvre à l'émission.Selon un aspect particulier de l'invention, ledit désentrelacement restitue, dans un ordre d'origine, des bits entrelacés à l'émission selon un entrelacement distribuant lesdits bits uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts. Par uniformément, on entend que nbbioc bits consécutifs sont transmis dans nbbtoc blocs de bits différents, où nbbioc est le nombre de blocs de bits contenus dans une trame. Notamment, le nombre nbbioc est choisi tel que la longueur de la trame est égale à la rnultiplication de l'ordre de modulation (i.e nombre de bits par symbole), du nombre de symboles par bloc et du nombre de blocs. Selon une caractéristique particulière de l'invention, ledit désentrelacement est tel que deux bits désentrelacés consécutifs proviennent de deux positions de bits distinctes au sein de deux blocs de symboles égalisés distincts. En particulier, pour un entrelaceur de taille T = nbbioc * Q * nbbir et pour un bit donné occupant, avant désentrelacement, une position initiale définie par : b* Q * nbb,, + s * nbb,r + p ledit désentrelacement est tel que ledit bit donné occupe, après désentrelacement, une position finale définie par : II p (p, s,-lb (b)) * Q * nbb/OC + Ils (s, Rb (b)) * nbbloc + nb (b) où: nbbw correspond au nombre de blocs de symboles ; Q correspond au nombre de symboles formant un desdits blocs ; nbbit correspond au nombre de bits formant un desdits symboles ; I1,, (b) désigne la loi permettant la distribution des blocs de symboles ; II s (s, IIb (b)) = (s û lTb (b)) mod(Q) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc de symboles ; 1-1 p (p, s, II b (b)) = (p û II b (b) û s * (n b (b) / Q) + II s (s, II b (b))) mod(nbbä) désigne la loi permettant la distribution des bits à l'intérieur de chaque symbole, avec : Dans un autre mode de réalisation, l'invention concerne un dispositif de réception d'un signal de données reçu composé d'au moins un bloc de symboles reçu et représentatif d'un signal source, le dispositif de réception comprend des moyens d'initialisation comprenant des moyens d'égalisation bloc à bloc dudit signal reçu, délivrant pour chaque bloc de symboles reçu un bloc de symboles égalisés formés chacun d'un ensemble de bits, et des moyens d'amélioration d'une estimation dudit signal reçu, mettant en oeuvre au moins une fois, sous la forme d'une itération, et pour un bloc de symboles égalisés courant : des moyens d'obtention d'au moins un bit décodé, par décodage bit à 9 1 si Q mod(nbb,,) = 0 0 si Q mod(nbb t) > 0 bit d'un sous-ensemble d'au moins un bit appartenant audit bloc de symboles égalisés courant ; des moyens de mise à jour d'au moins un symbole estimé lors de ladite phase d'initialisation ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés, délivrant un bloc de symboles estimés mis à jour, constitué du ou des bits décodés et d'au moins un bit décodé lors d'au moins une itération d'amélioration précédente ou lors de ladite phase d'initialisation ; des moyens de détermination d'un bloc de symboles égalisés amélioré par annulation des interférences, tenant compte dudit bloc de symboles estimés mis à jour, ledit bloc de symboles égalisés amélioré devenant le bloc de symboles égalisés courant d'une éventuelle itération suivante. Un tel dispositif de réception est notamment adapté à mettre en oeuvre le 15 procédé de réception décrit précédemment. Un autre aspect de l'invention concerne également un produit programme d'ordinateur téléchargeable depuis un réseau de communication et/ou enregistré sur un support lisible par ordinateur et/ou exécutable par un processeur comprenant des instructions de code de programme pour l'exécution des étapes du 20 procédé de réception décrit précédemment, lorsque le programme est exécuté sur un ordinateur. 4. Liste des figures D'autres caractéristiques et avantages de l'invention apparaîtront plus clairement à la lecture de la description suivante d'un mode de réalisation 25 particulier, donné à titre de simple exemple illustratif et non limitatif, et des dessins annexés, parmi lesquels : la figure 1, déjà commentée en relation avec l'art antérieur, présente un synoptique du schéma d'émission d'une technique de l'art antérieur ; la figure 2, également commentée en relation avec l'art antérieur, illustre le 30 récepteur du signal émis selon le schéma de la figure 1 ; la figure 3, aussi commentée en relation avec l'art antérieur, présente un module élémentaire du récepteur de la figure 2 mettant en oeuvre une annulation d'interférences ; la figure 4 illustre la structure d'un mode de réalisation particulier d'un récepteur selon l'invention ; la figure 5 présente un organigramme d'un mode de réalisation particulier du procédé de réception de l'invention ; la figure 6 illustre schématiquement les mises à jour effectuées sur les bits et les symboles lors d'une itération d'amélioration de l'estimation du signal reçu de l'invention ; la figure 7 présente le nombre d'opérations à effectuer au cours d'une itération par un récepteur itératif de l'invention ; et la figure 8 présente un schéma synoptique simplifié d'un récepteur de l'invention. 5. Description d'un mode de réalisation de l'invention Le principe général de l'invention repose sur une réception itérative d'un signal de données reçu composé de blocs de symboles et représentatif d'un signal source. Cette réception itérative met en oeuvre une annulation d'interférence à partir d'un égaliseur de type annuleur d'interférences dont les coefficients sont mis à jour après chaque bit décodé, et non plus après une estimation complète des blocs de symboles. On procède ainsi à une égalisation linéaire du signal reçu, qui est efficace en terme de nombre d'opérations à effectuer au cours d'une itération. Cette réception itérative peut être mise en oeuvre dans un contexte de transmission mono ou multi-antennes, dans un système multi-utilisateurs ou non, avec ou sans précodage linéaire à l'émission, en mono ou multi porteuses. Elle peut également s'appliquer aux systèmes mettant en oeuvre des modulations codées par treillis. On présente, en relation avec la figure 4, la chaîne fonctionnelle d'un dispositif de réception 400 selon un mode de réalisation de l'invention. Dans ce mode de réalisation, le dispositif de réception 400 selon l'invention comprend : des moyens d'égalisation 41 bloc à bloc d'un signal reçu, jouant le rôle du bloc de décodage espace-temps 20 décrit en relation avec la figure 2 ; et des moyens d'amélioration 42 d'une estimation du signal reçu spécifiques à l'invention. Comme on le verra dans la suite de la description, les moyens d'amélioration 42 d'une estimation du signal reçu comprennent un module de décodage canal bit à bit CC' 421 (aussi appelé moyens d'obtention de bit décodé) et des moyens de détermination 43 d'un bloc de symboles égalisés amélioré par annulation d'interférences. De façon plus détaillée, les moyens d'égalisation 41 bloc à bloc reçoivent un signal reçu r (composé de blocs de symboles reçus), via NR antennes de réception référencées 25, à 25NR, et délivrent en sortie un bloc de symboles égalisés (d'au moins un symbole). Un module de demapping 423,, qui travaille symbole par symbole, reçoit le bloc de symboles égalisés et délivre un ou plusieurs bits convertis. Après une certaine latence, un module de désentrelacement II-' 422, met en oeuvre un désentrelacement, inverse d'un entrelacement mis en oeuvre à l'émission, d'un sous-ensemble de bits convertis (d'au moins un bit), de façon à délivrer, un par un, (un ou) des bits désentrelacés. Dans le présent mode de réalisation, le désentrelacement restitue, dans un ordre d'origine, des bits entrelacés à l'émission selon un entrelacement distribuant les bits de façon à garantir que deux bits d'un des blocs de symboles reçus sont distants l'un de l'autre, avant entrelacement, d'une longueur supérieure à la longueur de la séquence de bits nécessaire pour décoder un bit en cours de décodage canal. Plus précisément, dans le mode de réalisation illustré, on met en oeuvre un module de désentrelacement a' 4221 de taille T = nbbloc * Q * nbbit , où : nbbto, correspond au nombre de blocs espace-temps (i.e blocs de symboles) ; Q correspond au nombre de symboles formant un bloc espace-temps ; nbblt correspond au nombre de bits formant un symboles. Plus précisément encore, on procède à un désentrelacement de bits entrelacés, de sorte qu'un bit occupant, avant désentrelacement, une position initiale définie par : b*Q*nbbi, +s*nbb,t + p occupe, après désentrelacement, une position finale définie par : Il p (p, s, Ilb (b)) * Q * nbbroc + Ils (s, nb (b)) * nbbtoC + nb (b) , où : Ilb (b) désigne la loi permettant la distribution des blocs espace-temps ; - Ils(s,IIb(b))=(sûIIb(b))mod(Q) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc espace-temps ; H p (p, s, [I b (b)) = (p ù 17 b (b) ù E * (fl b (b) / Q) + Ils (s, H b (b))) mod(nbbit ) désigne la loi permettant la distribution des bits (i.e dispersion de la position des bits) à l'intérieur de chaque symbole, avec : 1 si Q mod(nbbit) = 0 s= 0 si Q mod(nbbt) > 0 Ainsi, dans ce mode de réalisation, le désentrelacement est tel que deux bits désentrelacés consécutifs proviennent de deux positions de bits distinctes au sein de deux blocs de symboles égalisés distincts. Bien entendu, dans un autre mode de réalisation, un autre schéma de désentrelacement peut être envisagé. Comme illustré sur la figure 4, un module de décodage canal CC"' 421 met en oeuvre un décodage bit à bit d'un sous-ensemble de bits désentrelacés (d'au moins un bit), de façon à délivrer, un par un, (un ou) des nouveaux bits décodés. Après une certaine latence, un module d'entrelacement II 4222 met en oeuvre un entrelacement d'un sous-ensemble de bits (d'au moins un nouveau bit décodé), de façon à délivrer, un par un, (un ou) des nouveaux bits entrelacés. Dès qu'un nouveau bit entrelacé est disponible en entrée d'un module de mapping M 4232, ce dernier délivre en sortie un nouveau symbole estimé (aussi appelé symbole estimé mis à jour). Enfin, les moyens de détermination 43 mettent à jour l'annulation d'interférences sur un des symboles du signal reçu r, à partir du nouveau symbole estimé et du ou des symboles estimés précédents, de façon à obtenir un bloc de symboles égalisés amélioré. On présente, en relation avec la figure 5, un organigramme illustrant de manière globale un procédé de réception d'un signal de données reçu selon un mode de réalisation particulier de l'invention. Une phase d'initialisation, référencée I, comprend une première étape E1, au cours de laquelle on effectue une égalisation bloc à bloc d'un signal reçu composé de blocs de symboles reçu, de façon à obtenir pour chaque bloc de symboles reçu un bloc de symboles égalisés formés chacun d'un ensemble de bits. Les étapes suivantes sont relatives à une itération d'amélioration d'une estimation du signal reçu, référencée II, pour un bloc de symboles égalisés donné, dit bloc de symboles égalisés courant. Lors d'une étape E2, on met en oeuvre un décodage bit à bit d'un sous-ensemble courant de bits appartenant au bloc de symboles égalisés courant, de façon à obtenir un ou plusieurs bits décodés. Plus précisément, l'étape E2 comprend : - une étape E21, au cours de laquelle on extrait un ou plusieurs bits d'un des symboles égalisés (du bloc de symboles égalisés courant) ; une étape E22, au cours de laquelle on met à jour le sous-ensemble courant de bits, à partir du ou des bits extraits à l'étape E21 ; une étape E23, au cours de laquelle on décode le sous-ensemble de bits mis à jour à l'étape E22, de façon à générer le ou les bits décodés précités. Ensuite, lors d'une étape E3, on met à jour un ou plusieurs symboles estimés lors de la phase d'initialisation I ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés obtenus à l'étape E2, de façon à obtenir un bloc de symboles estimés mis à jour. Enfin, lors d'une étape E4, on met à jour l'annulation d'interférences sur un des symboles du signal reçu, en fonction du bloc de symboles estimés mis à jour obtenu à l'étape E3, de façon à obtenir un bloc de symboleségalisés mis à jour (aussi appelé par la suite bloc de symboles égalisés amélioré). Le procédé de réception étant itératif, on retourne à l'étape E2 à la fin de l'étape E4. On note que le bloc de symboles égalisés amélioré devient le bloc de symboles égalisés courant de l'itération suivante. Les figures 6a à 6c illustrent de façon schématique l'itération (courante) d'amélioration de l'estimation du signal reçu mise en oeuvre selon un mode de réalisation particulier de l'invention. A l'instant t0 (figure 6a), on suppose que l'ensemble courant de bits 61 à décoder, le bloc de symboles égalisés courant 62 et le bloc de symboles estimés 63 proviennent d'une itération d'amélioration précédente. A ce même instant t0, on amorce le décodage canal (décodage bit à bit) du premier bit d'un sous-ensemble courant de bits 611, appartenant au bloc de symboles égalisés courant 62. A l'instant t0+1 (figure 6b), le module de décodage canal CC-1 421 (en référence à la figure 4) traite, en fonction de sa longueur de troncature Lt, Lt bits du sous-ensemble de bits 611, de façon à obtenir un premier bit décodé 612. A ce même instant t0+1, on met à jour un symbole estimé 631 (dit symbole estimé mis à jour) du bloc de symboles estimés 63, à partir du premier bit décodé 612 et d'un ou plusieurs bits obtenus à l'itération précédente. Encore à ce même instant t0+1, on met à jour l'annulation d'interférences sur un des symboles du signal reçu, à partir du symbole estimé mis à jour 631 et d'un ou plusieurs symboles estimés à l'itération précédente, de façon à obtenir un symbole égalisé mis à jour 621 (aussi appelé symbole égalisé amélioré). Toujours à ce même instant t0+1, on extrait un bit (dit bit extrait) du symbole égalisé mis à jour 621, puis on l'insère 613 dans le sousensemble de bits 611. Il est important de noter que pour être utilisé à l'itération courante, le bit extrait 613 doit être placé dans l'ensemble courant de bits 61 à décoder après la zone en cours de décodage, sinon il ne sera utilisé qu'à la prochaine itération. Cette distribution, bien entendu, dépend directement du schéma d'entrelacement mis en oeuvre par le module d'entrelacement II 4222 (en référence à la figure 4). A l'instant t0+p (figure 6c), le p-ième bit décodé va permettre de recréer avec des bits décodés à cette itération (t0+p) ou à l'itération précédente un nouveau symbole estimé mis à jour. Ce nouveau symbole estimé mis à jour et d'autres symboles estimés à cette itération (t0+p) ou à l'itération précédente vont permettre de mettre à jour l'annulation d'interférences pour obtenir un nouveau symbole égalisé mis à jour, dont un bit sera extrait pour être inséré dans l'ensemble courant de bits 61 à décoder. On présente désormais en relation avec la figure 7, les performances du procédé de réception de l'invention obtenues par simulation d'un système MIMO 2x2 avec un code à dispersion linéaire transmettant 4 symboles par blocs. Ce système met en oeuvre une modulation de type 16QAM avec mapping de Gray, un entrelacement de 2400bits et un codage convolutif de rendement 1/2. Plus précisérnent, la figure 7 présente deux courbes référencées 71 et 72 illustrant le nombre d'opérations à effectuer après chaque bit décodé en fonction de l'évolution d'une itération (exprimée en pourcentage (%) : 0% correspondant au début de l'itération et 100% à la fin de l'itération), pour un récepteur classique de type MMSE-IC et le récepteur de l'invention, respectivement. Comme l'illustre la figure 7, le récepteur de l'invention présente des performances satisfaisantes puisqu'il apporte une réduction du temps de traitement de l'ordre de 50% par rapport au récepteur classique. En d'autres termes, à temps de traitement identique, le récepteur de l'invention effectue environ 5 fois moins d'opérations (16 opérations au lieu de 79). La figure 8 présente enfin un synoptique simplifié du récepteur itératif de l'invention, qui comprend une mémoire M 81, une unité de traitement P 80, équipée par exemple d'un microprocesseur, et pilotée par le programme d'ordinateur Pg 82. A l'initialisation, les instructions de code du programme d'ordinateur 82 sont par exemple chargées dans une mémoire RAM 81 avant d'être exécutées par le processeur de l'unité de traitement 80. L'unité de traitement 80 reçoit en entrée le signal de données reçu r. Le microprocesseur P de l'unité de traitement 80 réalise l'égalisation et l'estimation itératives du signal, décrites en détail en relation avec les figures 4, 5 et 6, selon les instructions du programme Pg 82. L'unité de traitement 80 délivre en sortie un signal (binaire) estimé d et un signal M-aire estimé x. On notera que l'invention ne se limite pas à une implantation purement matérielle mais qu'elle peut aussi être mise en oeuvre sous la forme d'une séquence d'instructions d'un programme informatique ou toute forme mixant une partie matérielle et une partie logicielle. Dans le cas où l'invention est implantée partiellement ou totalement sous forme logicielle, la séquence d'instructions correspondante pourra être stockée dans un moyen de stockage amovible (tel que par exemple une disquette, un CD-ROM ou un DVD-ROM) ou non, ce moyen de stockage étant lisible partiellement ou totalement par un ordinateur ou un microprocesseur. 1.5 REVENDICATIONS 1. Procédé de réception d'un signal de données reçu (r) composé d'au moins un bloc de symboles reçu et représentatif d'un signal source, ledit procédé mettant en oeuvre une phase d'initialisation (I) comprenant une étape d'égalisation bloc à bloc (E1) dudit signal reçu, délivrant pour chaque bloc de symboles reçu un bloc de symboles égalisés formés chacun d'un ensemble de bits, caractérisé en ce qu"il comprend au moins une itération d'amélioration (II) d'une estimation dudit signal reçu comprenant les étapes suivantes, pour un bloc de symboles égalisés courant : obtention (E2) d'au moins un bit décodé, par décodage bit à bit d'un sous-ensemble courant d'au moins un bit appartenant audit bloc de symboles égalisés courant ; mise à jour (E3) d'au moins un symbole estimé lors de ladite phase d'initialisation ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés, délivrant un bloc de symboles estimés mis à jour, constitué du ou des bits décodés et d'au moins un bit décodé lors d'au moins une itération d'amélioration précédente ou lors de ladite phase d'initialisation ; détermination (E4) d'un bloc de symboles égalisés amélioré par annulation des interférences, tenant compte dudit bloc de symboles estimés mis à jour, ledit bloc de symboles égalisés amélioré devenant le bloc de symboles égalisés courant d'une éventuelle itération suivante. 2. Procédé de réception selon la revendication 1, caractérisé en ce que ladite étape d'obtention comprend les étapes suivantes : extraction (E21) d'au moins un bit d'un desdits symboles égalisés, dits bits extraits ; mise à jour (E22) dudit sous-ensemble courant, à partir d'au moins un desdits bits extraits, délivrant un sous-ensemble mis à jour ; décodage canal (E23) dudit sous-ensemble mis à jour, délivrant le oules bits décodés. 3. Procédé de réception selon les revendications 1 et 2, caractérisé en ce que ladite étape d'obtention met en oeuvre un désentrelacement desdits ensembles de bits desdits symboles égalisés dudit bloc de symboles égalisés courant, inverse d'un entrelacement mis en oeuvre à l'émission. 4. Procédé de réception selon la revendication 3, caractérisé en ce que ledit désentrelacement restitue, dans un ordre d'origine, des bits entrelacés à l'émission selon un entrelacement distribuant lesdits bits uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts. 5. Procédé de réception selon les revendications 3 et 4, caractérisé en ce que ledit désentrelacement est tel que deux bits désentrelacés consécutifs proviennent de deux positions de bits distinctes au sein de deux blocs de symboles égalisés distincts. 6. Procédé de réception selon la revendication 5, caractérisé en ce que, pour un entrelaceur de taille T = nbblo, * Q * nbbit et pour un bit donné occupant, avant désentrelacement, une position initiale définie par : b*Q:*nbh,, +s*nbbä +p ledit désentrelacement est tel que ledit bit donné occupe, après désentrelacement, une position finale définie par : II, (P', s, IIb (b)) * Q * nbbroC + IIS (s, rlb (b)) * nbbw + 1-lb (b) où : nb,yto, correspond au nombre de blocs de symboles ; Q correspond au nombre de symboles formant un desdits blocs ; nbblt correspond au nombre de bits formant un desdits symboles ; IIb (b) désigne la loi permettant la distribution des blocs de symboles ;Ils (s, IIb (b)) = (s û IIb (b)) mod(Q) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc de symboles ; II p (p, s, II b (b)) = (p û II b (b) û e * (II b (b) / Q) + Ils (s, nb (b))) mod(nbbä) désigne la loi permettant la distribution des bits à l'intérieur de chaque symbole, avec : 1 si Q mod(nbb;f) = 0 E _ 0 si Q mod(nbb ) > 0 7. Dispositif de réception (400) d'un signal de données reçu composé d'au moins un bloc de symboles reçu et représentatif d'un signal source, ledit dispositif comprenant des moyens d'initialisation comprenant des moyens d'égalisation (20) bloc à bloc dudit signal reçu, délivrant pour chaque bloc de symboles reçu un bloc de symboles égalisés formés chacun d'un ensemble de bits, caractérisé en ce qu'il comprend des moyens d'amélioration d'une estimation dudit signal reçu, mettant en oeuvre au moins une fois, sous la forme d'une itération, et pour un bloc de symboles égalisés courant : des moyens d'obtention d'au moins un bit décodé, par décodage bit à bit d'un sous-ensemble d'au moins un bit appartenant audit bloc de symboles égalisés courant ; des moyens de mise à jour d'au moins un symbole estimé lors de ladite phase d'initialisation ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés, délivrant un bloc de symboles estimés mis à jour, constitué du ou des bits décodés et d'au moins un bit décodé lors d'au moins une itération d'amélioration précédente ou lors de ladite phase d'initialisation ; des moyens de détermination (43) d'un bloc de symboles égalisés amélioré par annulation des interférences, tenant compte dudit bloc de symboles estimés mis à jour, ledit bloc de symboles égalisés amélioré devenant le bloc de symboles égalisés courant d'une éventuelle itération suivante. 8. Produit programme d'ordinateur téléchargeable depuis un réseau de communication et/ou enregistré sur un support lisible par ordinateur et/ou exécutable par un processeur (80) caractérisé en ce qu'il comprend des instructions de code de programme (82) pour l'exécution des étapes du procédé de réception d'au moins une des revendications 1 à 6, lorsque ledit programme est exécuté sur un ordinateur.