FR 2905800 A1 20080314 FR 0607932 A 20060911 1 L'invention concerne la fabrication de transistors à effet de champ (FET), et plus particulièrement de FETs multigrille à canaux courts. L'intérêt soutenu pour le développement de technologies à haute densité d'intégration, haute fréquence et faible consommation est largement motivé par des nouvelles exigences de portabilité, en particulier pour les télécommunications et équipements informatiques. Ce gain en performance requis se traduit en première approximation par une réduction des dimensions du transistor. Cependant, pour les prochaines générations de transistors, les limites physiques risquent d'être atteintes et de nouvelles solutions doivent être apportées. Dans ce contexte, nombres de nouvelles architectures intègrent maintenant une grille métallique à la place de la traditionnelle grille en polysilicium, ce qui permet de réduire l'épaisseur d'oxyde de grille effective (en supprimant la déplétion du polysilicium classique) et garantir un meilleur contrôle de l'intégrité électrostatique dans le canal. Cependant l'intégration de nouvelles grilles métalliques des contraintes techniques lors de la grvure, telle que la sélectivité lorsqu'on vient graver la grille et l'anisotropie lors du dépôt. De plus, la gravure de grilles métalliques peut donner naissance à des résidus de gravures métalliques au pied du canal, et notamment aux extrémités de celui-ci qui sont destinées à être incorporées dans les source/drain, engendrant alors une réduction des performances globales du transistor par couplage capacitif [1], [2]. Le procédé damascène connu permet de supprimer toutes gravures sèches (de type RIE pour Reactive Ion Etching ) et peut protéger l'échantillon d'éventuelles pollutions métalliques. Le document US 7 029 958 pourra par exemple être consulté, afin d'obtenir plus de précisions. Le procédé damascène est d'autant plus intéressant pour l'intégration d'architectures non planaires, telles que les transistors double grille de type 2905800 2 FinFET pour lesquels les gravures de la grille et des espaceurs sont critiques. Il est rappelé ici que la particularité d'un transistor FinFET réside dans la configuration du canal, ce dernier étant constitué d'ailettes parallèles entre elles. Le transistor FinFET constitue une solution prometteuse aux problèmes 5 liés à la diminution des longueurs de canal. La fabrication connue de FET par le procédé damascène comprend le dépôt direct sur un substrat supportant un canal, et dans une cavité damascène au fond de laquelle se situe le canal, d'un empilement de grilles. Cependant, la réalisation des espaceurs dans ce type de transistor exige 10 une gravure anisotropique sèche de la couche diélectrique entourant la cavité damascène, ce qui peut apporter de nouveaux résidus sur le canal. On trouvera ainsi des résidus de matériaux diélectriques sur les parties verticales du canal. Le niveau de courant chute alors dramatiquement de par ces interfaces diélectriques, et en particulier à l'interface entre le canal et les source/drain. 15 Les problèmes liés à la présence de ces résidus diélectriques et/ou métalliques sont encore accrus pour les transistors FinFET, dans lesquels les interfaces canal ù source/drain sont augmentées du fait de la structure en ailettes. Afin de supprimer complètement les résidus métalliques et/ou diélectriques, 20 l'approche conventionnelle consiste à mettre en oeuvre une surgravure sèche. Cependant la surgravure doit être extrêmement bien contrôlée en terme de sélectivité et d'anisotropie pour ne pas impacter l'intégrité du canal, qui constitue la zone active du transistor [3]. Par ailleurs, d'autres problèmes découlent du fait que la source et le drain 25 sont éloignés l'un de l'autre ainsi que de la partie active du canal. Ceci est dû à l'épaisseur importante des espaceurs et/ou à une limitation technique à la conception. Un premier problème rencontré est la taille du transistor qui reste importante. 30 Un deuxième problème est la difficulté d'autoaligner les sources/drains sur 2905800 3 le transistor lui-même du fait de la distance importante les séparant. Des références hors transistor doivent alors être choisies pour réaliser ses sources/drains. La précision d'alignement n'est alors pas optimale. Afin de palier ces problèmes, l'invention propose, selon un premier aspect, 5 un procédé de réalisation d'un transistor à effet de champ comprenant les étapes suivantes : (a) formation du canal du transistor sur un substrat ; (b) formation d'un diélectrique de grille sur les surfaces extérieures du canal ; ~o (c) formation, sur le substrat, d'une couche matricielle comprenant une cavité dans laquelle se trouve une portion centrale du canal ; (d) formation de la grille du transistor dans la cavité ; (e) formation des source et drain du transistor aux extrémités du canal situées en dehors de la cavité ; 15 caractérisé en ce qu'il comprend en outre, avant l'étape (d), une formation d'une paroi, dans la couche matricielle, délimitant la cavité et ayant des propriétés structurelles différentes du reste de la couche matricielle. D'autres caractéristiques optionnelles de ce procédé sont : - ladite paroi est en un matériau électriquement isolant ; 20 - ladite paroi est en un matériau ayant une faible constante diélectrique ; - ladite paroi est destinée à être un espaceur pour isoler électriquement la grille de la source et du drain ; -la cavité est formée lors de l'étape (b) par gravure de la couche matricielle ; - la gravure est humide ; 25 - l'étape (b) comprend la formation de ladite paroi en un matériau choisi de sorte que la paroi puisse arrêter la gravure de la cavité, ultérieurement mise en oeuvre, à son niveau, et puisse ainsi préserver de la gravure la partie de la couche matricielle extérieure à la cavité ; - l'étape (b) comprend en outre la formation d'une couche de protection sur la 30 couche matricielle réalisée en un matériau étanche aux agents de gravure, et 2905800 4 comprenant une ouverture pour accéder à au moins une partie de la cavité à graver, et la gravure est mise en oeuvre de sorte que l'agent de gravure puisse pénétrer par cette ouverture ; - la couche matricielle est un matériau fluable, c'est à dire qui amortit 5 substantiellement les rugosités de la surface sur laquelle elle est formée, d'autant que son épaisseur est importante ; - pour une hauteur de marche du canal (qui est une surface de formation de la couche matricielle) de 50 nanomètres, et pour une épaisseur d'environ 100 nanomètres de couche matricielle formée sur ce canal (20), la rugosité pic-à- 10 vallée de surface de la couche matricielle est à environ 3 nanomètres ou moins ; - la couche matricielle est en un matériau photosensible ou électrosensible, et le procédé comprend une étape d'exposition de la couche matricielle à une source lumineuse ou électronique de sorte que la partie exposée (si la sensibilité est négative) forme la paroi ou que la partie non exposée (si la sensibilité est 15 positive) forme la paroi ; - la couche matricielle est un matériau polymère dont les liaisons polymériques sont rompues au niveau de la partie exposée ; - la couche matricielle est en HSQ (Silsesquioxane d'Hydrogène) ; - l'étape (e) comprend l'enlèvement de la couche matricielle à l'exception de la 20 paroi, afin de libérer le substrat au niveau de la source et du drain à former ; - l'étape (e) comprend une siliciuration, avec éventuellement un dopage, sur les parties d'extrémité du canal localisées hors cavité, pour former la source et le drain ; -ledit substrat était initialement une structure semiconducteur-sur-isolant ; 25 - le canal est formé à partir de la couche semiconductrice de la structure semiconducteur-sur-isolant, par un retrait de matière ; - le canal est formé lors de l'étape (a) de telle manière qu'il comprend des ailettes sensiblement parallèles entre elles, afin de former au final un transistor Fin-FET ; 30 - les ailettes du canal sont réalisées de sorte à comprendre chacune un 2905800 5 empilement de couches différentes ; - les ailettes du canal sont réalisées de sorte à comprendre chacune un empilement de couches de Si et de SiGe alternées ; - la partie semiconductrice de la structure semiconducteur-sur-isolant comprend 5 initialement ledit empilement de couches sur toute sa surface ; - le procédé comprend, avant l'étape (b), une gravure sélective de certaines couches empilées par rapport aux autres couches empilées dans le canal, de sorte que chaque ailette comprenne au final des nanofils constitués chacun d'une couche non gravée ; 10 - l'étape (b) est mise en oeuvre par ALD (Atomic Layer Déposition) ; - la cavité est réalisée non seulement pour définir l'emplacement de la grille sur le canal, mais aussi pour définir le contact de la grille ; - la paroi a une épaisseur décananométrique. Selon un deuxième aspect, l'invention propose un transistor à effet de 15 champ comprenant un espaceur entourant la grille et son contact, et protégeant électriquement le drain et la source du courant de la grille, caractérisé en ce que l'espaceur est en HSQ (Silsesquioxane d'Hydrogène) ayant été exposé à un rayonnement tel que sa structure initiale a été modifiée. L'espaceur peut avoir une largeur inférieure à 100 nanomètres, à 50 nanomètres ou d'environ 10 20 nanomètres ou moins. Selon un troisième aspect, l'invention propose un transistor à effet de champ en cours de réalisation comprenant un substrat, un canal et une couche matricielle en HSQ (Silsesquioxane d'Hydrogène) recouvrant le substrat et le canal. 25 D'autres caractéristiques optionnelles de ce transistor en cours de réalisation sont : - la couche matricielle présente une partie ayant été exposée à un rayonnement de telle manière que sa structure a été modifiée, cette partie exposée formant une paroi fermée s'étendant sur toute l'épaisseur de la couche matricielle ; 30 - la paroi délimite une cavité entourant une portion centrale du canal ; 2905800 6 - la cavité est au moins en partie remplie d'un matériau électriquement conducteur ; - le transistor est un transistor Fin-FET, comprenant donc un canal à ailettes ; - les ailettes du canal sont chacune constituées de nanofils. 5 D'autres caractéristiques, buts et avantages de l'invention seront décrits, de manière non limitative, dans la description détaillée qui suit, illustrée par les figures suivantes : Les figures 1A-1L illustrent schématiquement les différentes étapes de fabrication d'un transistor FinFET selon l'invention. 10 La figure 2 montre schématiquement un transistor FinFET à nanofils en cours de réalisation. La figure 3 représente une grille selon l'invention selon une vue de dessus. Les figures 4 et 5 sont des photos prises en microscopie électronique à balayage d'un transistor selon l'invention avant siliciuration ; la figure 5 étant un 15 zoom sur la partie canal de la figure 4. Les figures 6A-6C sont des graphes représentant des caractéristiques électriques d'un transistor selon l'invention ù ld(Vg) ou Id(Vd). Le procédé technologique proposé décrit la fabrication de l'empilement de grilles de transistor de type FET ou FinFET double grille (DG) par une approche 20 damascène innovante. L'invention comprend notamment une formation d'espaceurs et une libération de la cavité damascène par lithographie et gravure humide hypersélective. Les différentes étapes de réalisation d'un FET selon l'invention sont 25 décrites ci-dessous. En référence à la figure 1A, est représentée une plaquette formant substrat 10 et un canal 20 de transistor. Ce substrat 10 peut être massif ou multicouche. II peut être cristallin, polycristallin, amorphe ou une combinaison des ces états structuraux. Ce 30 substrat peut être réalisé en un ou plusieurs matériau(x) semiconducteur(s) ou 2905800 7 d'autres types de matériaux. Dans l'exemple illustré, le substrat 10 comprend un support raidisseur 11, par exemple en silicium massif poly ou monocristallin, une couche diélectrique 12, par exemple en SiO2, apte à isoler électriquement le canal 20 du support 11. 5 Le canal 20 peut être monobloc ou à plusieurs blocs. Dans l'exemple illustré, le canal 20 est, de façon non limitative, à ailettes 21 (ici au nombre de deux, pour illustration) s'étendant sensiblement parallèlement les unes aux autres, afin de réaliser le canal 20 d'une structure FinFET. ~o Le canal 20 comprend une ou plusieurs couches en matériau(x) semiconducteur(s) préférentiellement monocristallin(s). Le canal 20 peut ainsi être constitué de silicium (Si) relaxé ou contraint ou d'un empilement de couches alternées en Si et en silicium-germanium (SiGe). Le canal 20 peut être formé à partir d'une couche initialement localisée sur 15 le substrat 10 (donc dans une structure initiale semiconducteur-sur-isolant) en employant une technique de façonnage du canal par retrait de matière de cette couche superficielle. Pour réaliser ce façonnage des ailettes 21, une lithographie électronique peut être employée [5-8]. 20 Les inventeurs ont pu ainsi réaliser des motifs en silicium de quelque 10 nanomètres de large avec des espaces intermotifs réduits (environ 25 nanomètres). Un traitement préalable de la structure silicium-sur-isolant est préférable (e.g. nettoyage dans un bain de piranha (H2SO4/H2O2)(1 :1)) 20 mn + 25 désoxydation HF (1 %) 1 mn). Les motifs de lithographie sont alors transférés dans la zone active de silicium au moyen d'une gravure sèche, en utilisant par exemple une gravure plasma ou une gravure de réaction aux ions (encore appelée RIE, pour Reactive Ion Etching ). 30 A cet effet, une chimie à base de SF6/O2/N2, avec des flux gazeux réduits, 2905800 8 respectivement 15/10/10sccm et une puissance RF modérée de 50 Watts peuvent être utilisés pour un canal 20 en Si [4]. Un diélectrique de grille, constitué d'une couche électriquement isolante, est alors déposé sur les surfaces accessibles du canal 20. 5 Ce diélectrique peut être du SiO2, du Si3N4, du SiON, un matériau à forte permittivité électrique, ou en tout autre matériau diélectrique. Elle peut être par exemple déposée ou formée thermiquement en superficie du canal 20 (e.g. par oxydation, par nitruration, ...). En référence à la figure 1B, est représentée une étape de formation d'une 10 couche matricielle sur le substrat 10 ayant une épaisseur suffisante pour recouvrir le canal 20. La couche matricielle 30 est préférentiellement en matériau électriquement isolant et/ou à faible permittivité diélectrique relative (c.à.d inférieure à la permittivité électrique relative du SiO2 qui est de 3,9 environ). 15 La couche matricielle 30 est optionnellement fluable de sorte à amortir substantiellement les rugosités de la surface sur laquelle elle est formée, d'autant que son épaisseur est importante. Cette couche matricielle 30 pourra ainsi amortir les inégalités de surface réalisées par les ailettes 21. La couche matricielle 30 est optionnellement photosensible ou 20 électrosensible de sorte que sa structure se modifie lors de l'exposition à un rayonnement déterminé et que la structure ainsi modifiée puisse être retirée sensiblement plus (si la sensibilité est positive) ou sensiblement moins (si la sensibilité est négative) que la structure non modifiée lorsqu'on les soumet à des agents chimiques déterminés. On pourra ainsi choisir un polymère 25 inorganique ou une résine inorganique pour constituer la couche matricielle 30. Optionnellement, l'exposition d'un tel matériau provoque également une modification de ses propriétés électriques. Ainsi, par exemple, la structure exposée peut devenir un meilleur isolant électrique à faible constante diélectrique. 30 Le matériau HSQ (silsesquioxane d'hydrogène), commercialisé par 2905800 9 Dow CorningTM sous la désignation de Fox (Flowable Oxyde) peut ainsi être utilisé peut former la couche matricielle 30. Ce matériau possède en effet les propriétés d'un polymère résineux ayant une électrosensibilité négative, étant un isolant électrique stable, à faible constante diélectrique, et fluable. 5 En particulier, les propriétés électrosensibles de la HSQ permettent d'obtenir des motifs lithographiés avec de bonnes résolutions et de faibles fluctuations de motifs. La couche matricielle 30, telle qu'une couche en HSQ, peut être déposée à la tournette (encore appelée Spin coating ), avec par exemple les paramètres 10 (v = 1000 tours/mn, a = 5000 tours/mn2, t = 60 s) afin de la répartir et la planariser sur toute la surface du substrat. La HSQ à déposer peut être diluée en solution. Le caractère fluable de la HSQ permet d'augmenter encore la planarisation de la structure lors du dépôt à la tournette. 15 Par exemple, le déposant a observé, lors d'une analyse à microscopie à force atomique, pour une hauteur de marche au niveau des ailettes 21 de 50 nanomètres , et pour une épaisseur d'environ 100 nanomètres de couche matricielle 30 formée, la rugosité pic-à-vallée de surface de la couche matricielle 30, au niveau des ailettes 21, était d'environ 2,6 nanomètres, en tout cas 20 inférieure à 3 nanomètres. Le dénivelé des ailettes 21 a donc été réduit d'un facteur proche de 20 à la surface de la couche matricielle 30. La topologie générale de surface de la couche matricielle 30 était quant à elle inférieure à 7 nanomètres. Elle reste donc elle aussi très acceptable. 25 On obtient ainsi une couche matricielle 30 isolante qui entoure et recouvre parfaitement les ailettes 21. En référence à la figure 1C, la couche matricielle 30 est sélectivement insolée le long d'une ligne fermée déterminée, d'une faible largeur, parcourant la surface de la couche matricielle 30. Le déposant a validé la conception d'une 30 paroi 31 de 10 nanomètres avec un masqueur électronique LEICA EBPG 5000+. 2905800 10 II est cependant probable que cette précision pourrait être améliorée avec un appareillage plus performant. On insole alors sur toute l'épaisseur de la couche matricielle 30 de sorte à y former une paroi 31 fermée (en projection de ladite ligne) entourant une 5 portion centrale du canal 20. La paroi 31 chevauche ainsi le canal 20 en deux endroits, préférentiellement perpendiculairement à ce dernier. La paroi 31 délimite en outre de la couche matricielle 30 une matrice intérieure 32 d'une matrice extérieure 33. Avantageusement, la matrice intérieure 32 est formée d'une première partie étroite au niveau du canal 20 et d'une deuxième partie 10 plus large. Cette matrice intérieure 32 étant destinée à être gravée pour libérer une cavité damascène dans laquelle la grille du transistor sera formée, la partie étroite correspondant à la grille intrinsèque et la partie plus large à la grille extrinsèque et son contact. La structure d'une paroi 31 en HSQ insolé est proche de celle du SiO2, 15 avec une permittivité électrique et une résistivité voisines. De plus, il existe des agents de gravure, tels que le tétraméthyl ammonium hydroxyde TMAH (25 %), qui ont une excellente sélectivité de gravure entre la HSQ non insolée et la HSQ insolée, de sorte que la paroi 31 peut être considérée comme une paroi d'arrêt à la gravure de la matrice intérieure 32. 20 En référence à la figure 1 D, une couche de protection 40 est formée sur la couche matricielle 30. La couche de protection 40 est destinée à devenir un masque dur à la gravure chimique humide de la couche matricielle 30 sous-jacente. La couche de protection 40 doit donc être imperméable à la chimie de gravure sélective qui 25 sera alors utilisée. D'autre part, il est nécessaire que la formation et le traitement de la couche de protection 40 ne provoquent pas un changement de la structure du HSQ, et en particulier ne perturbent pas le dimensionnement de la paroi 31 précédemment réalisé. 30 On pourra ainsi déposer une couche de protection 40 en germanium, par 2905800 11 exemple par évaporation ou pulvérisation de germanium, pour recouvrir la couche matricielle 30 en HSQ destinée à être gravée par TMAH. D'autres matériaux associés à d'autres épaisseurs pourront être envisagés sans difficulté par l'homme du métier. 5 En référence aux figures 1E et IF, un masque 45 est déposé sur la couche de protection 40 munie d'une ouverture 46 puis une lithographie/gravure de la couche de protection est effectuée de sorte à pratiquer une ouverture 41 dans la couche de protection correspondant à ladite ouverture 46. Cette ouverture 41 est en communication avec au moins une partie de la matrice intérieure 32. 10 Cette partie de la matrice intérieure 32 est préférentiellement choisie comme partie la plus large de celle-ci (celle correspondant à la grille extrinsèque). Le masque 45 est ensuite retiré, par exemple par gravure sélective. En référence à la figure 1G, des agents de gravure contenus en solution sont introduits par l'ouverture 41 afin de graver la matrice intérieure 32, et d'y 15 former une cavité damascène 34. L'ouverture de la cavité damascène 34 peut être effectuée dans une solution de trétaméthyl ammonium hydroxyde TMAH (25 %). Cette solution présente en effet une excellente sélectivité entre la HSQ non polymérisée et la paroi 31 en HSQ polymérisée (une sélectivité supérieure, typiquement, à 2000). 20 En référence à la figure 1H, la couche de protection 40 est ensuite retirée, par retrait sélectif à l'H2O2 (sélectivité quasi infinie ). En référence à la figure 11, la cavité 34 libérée est ensuite remplie par le matériau de grille jusqu'à former une couche de grille 50'. On pourra utiliser les techniques conventionnelles de formation d'une grille, telles que par exemple 25 une pulvérisation, une évaporation, un ALD ( Atomic Layer Deposition ), un CVD ( Chemical Vapor Deposition ), etc. Le matériau de grille peut être par exemple un métal ou du polysilicium. En référence à la figure 1J, l'excédent de cette couche de grille 50' est enlevé, en utilisant par exemple une planarisation mécano-chimique (CMP), une 30 gravure, ou la technique lift off, bien connues de l'homme du métier, afin de n'en 2905800 12 garder que la grille 50 remplissant la cavité 34. Il est à noter ici que la matrice extérieure 33 est toujours présente, et protège ainsi les extrémités du canal 20 d'une contamination lors de ces différents traitements. 5 En référence à la figure 1K, les zones de contact source/drain sont ensuite ouvertes, c'est-à-dire que la matrice extérieure est retirée, en utilisant par exemple les moyens de gravure utilisés lors de l'ouverture de la cavité 34. La gravure est préférentiellement humide. La gravure est préférentiellement sélective entre le HSQ à enlever et le 10 diélectrique de grille recouvrant le canal 20. Ainsi, le canal 20 sous-jacent le diélectrique de grille ne sera pas gravé par cette solution lors du retrait de la matrice extérieure 33. Dans le cas où la matrice extérieure 33 est en HSQ, il est à noter que l'utilisation d'agent de gravure en TMAH a une forte sélectivité vis-à-vis d'un 15 diélectrique de grille en SiO2. Il ne subsiste alors de la couche matricielle 30 originelle que la paroi 31. En référence à la figure IL, on réalise le transistor en formant les sources/drains 60 sur les extrémités libres du canal 20 de sorte à ce qu'ils soient mitoyens à la paroi 31. 20 On pourra par exemple utiliser une siliciuration, avec éventuellement des espèces dopantes, pour réaliser ces sources/drains 60, en employant les techniques connues en soi. L'excellente sélectivité de la chimie de gravure de la matrice extérieure 33 vis-à-vis du canal 20 permet un accès électrique de qualité avec les 25 sources/drains 60 puisque les résidus de gravure sont alors éliminés. Par ailleurs, le fait que la gravure soit humide permet de retirer facilement et efficacement toutes les espèces à graver, contrairement aux gravures sèches de l'état de la technique. La méthode de gravure utilisée permet donc de garantir l'intégrité des 30 ailettes 21 et l'absence de résidus diélectriques. 2905800 13 La formation des contacts entre le canal 20 et la partie siliciurée peut ainsi être obtenue sur toute la hauteur de l'ailette 21, et permet donc de réduire au maximum les résistances électriques d'accès, et donc d'améliorer les performances du transistor. 5 Par ailleurs, il est à remarquer que la paroi 31 a au final une fonction d'espaceurs 31, c'est-à-dire qu'elle permet d'isoler électriquement les sources/drains 60 de la grille 50. Il est à noter que cette paroi 31 peut être mince lorsqu'on utilise le procédé selon l'invention, voire décananométriques dans le cas où cette paroi 31 est en 10 HSQ. En effet, dans le cas où la paroi 31 est en HSQ, le bon contrôle de la lithographie électronique réalisée sur une résine HSQ exposée, permet d'atteindre à la fois des résolutions inférieures à la dizaine de nanomètres, de faibles fluctuations de largeur et un bon contraste [6-9]. 15 Par ailleurs, une paroi 31 en HSQ insolée est un très bon isolant électrique et présente une faible constante diélectrique. Le procédé selon l'invention permet donc d'obtenir un espaceur 31 de qualité et dont l'épaisseur peut être minimisée. La faible épaisseur de cet espaceur 31 et l'absence de résidus permet en 20 outre un autoalignement des source/drain 60, et une minimisation du volume du transistor. Par ailleurs, il est à noter que la paroi 31 en HSQ joue non seulement le rôle d'espaceur 31 au final mais aussi de barrière à la gravure de la cavité damascène 34, afin d'obtenir un dimensionnement très précis de cette cavité 25 damascène 34. Le procédé proposé selon l'invention permet d'autre part une réalisation plus simple d'un transistor de type FinFET (dont les performances permettent une amélioration de la technologie CMOS) puisque deux simples gravures humides permettent de libérer la cavité damascène 34 et les sources/drains 60. 30 Il est à noter que les étapes technologiques innovantes de l'invention 2905800 14 décrite ci-dessus ont été validées et leur faisabilité a été démontrée. En particulier, les performances améliorées d'un transistor FinFET (ayant un canal 20 de longueur 5pm, de largeur 3pm, avec 20 ailettes en Si ; une grille 50 en Cr ; un espaceur 31 en HSQ insolée de 50 nm de large ; un oxyde de 5 grille de 2,6 nm d'épaisseur ; une source et un drain 60 en siliciure de platine mitoyens de l'espaceur 31) selon l'invention sont illustrées sur les figures 6A-6C. D'autre part, les photos des figures 4 et 5 montrent des exemples de FinFET obtenues selon l'invention, avant siliciuration. On pourra noter que, ici, en référence à la figure 3, la grille extrinsèque 52 10 est reliée à la grille intrinsèque 51 par l'intermédiaire d'une partie triangulaire 53, contrairement aux concepts schématisés sur les figures 1A-1L. Selon un cas particulier de réalisation de transistors FinFET selon l'invention, les ailettes 21 sont chacune constituée d'un empilement de couches différentes, telles que des couches de Si et SiGe alternées successivement. 15 Ces ailettes 21 sont formées de façon identiques à ce qui a déjà été expliqué en référence à la figure 1A, excepté que la structure semiconducteursur-isolant d'origine a sa partie semiconductrice formée d'un empilement de ces couches alternées. Cette partie semiconductrice est alors façonnée pour n'en conservée que les ailettes 21, comme précédemment expliqué. 20 Cependant, on s'attachera ici à avoir des ailettes 21 plus larges aux extrémités. L'utilité de ces largeurs d'extrémité sera mieux comprise plus loin. Avant le dépôt de la couche matricielle 30, le canal 20 est alors soumis à une gravure sélective de sorte à graver une partie des couches empilées par rapport aux autres. Par exemple, une gravure sélective des couches de Si vis-à- 25 vis des couches de SiGe, ou l'inverse, peut être mise en oeuvre. On mettra avantageusement en oeuvre une gravure humide adaptée ou par plasma pourréaliser cette gravure sélective. Ces gravures étant isotropes, elles vont s'étendre sur toute la longueur du canal 20. Pour éviter que les couches intermédiaires ne soient entièrement gravées (et donc que la tenue des 30 couches restantes ne soit pas assurée), on aura prévu un élargissement du 2905800 15 canal 20 à ses extrémités, afin que les couches intermédiaires gravées soient conservées dans ces parties latérales, et donc que la tenue des couches restantes soit assurée en extrémité de canal. En référence à la figure 2, le canal 20 est alors formée, après gravure, de 5 nanofils 25 constitués des couches restantes, tenus aux extrémités par les parties plus larges qui jouent le rôle alors de piliers .. Ces nanofils 25 sont ensuite recouverts, sur leur pourtour, d'un diélectrique de grille en utilisant par exemple un dépôt par couches atomiques (ou ALD pour Atomic Layer Deposition ). 10 Ensuite, le procédé est conforme à ce qui a déjà été expliqué (formation de la couche matricielle 30 avec cavité 34, formation de la grille 50, formation des source/drain 60). Il est à rappeler que, bien que l'invention soit ici illustrée dans le cas de la réalisation d'un transistor FinFET, le procédé est tout à fait transposable à une 15 technologie planaire plus conventionnelle, et/ou à un canal monobloc. De plus, le procédé selon l'invention ne se limite pas à des matériaux tels que le silicium, le SiGe ou le germanium, mais s'étend (en ce qui concerne la constitution du substrat 10, du canal 20 ou éventuellement de la couche de protection 40), à tout autre matériau semiconducteur. L'homme du métier pourra 20 aussi ajouter à ces matériaux des éléments de dopage ou d'autres éléments, tels que du carbone, de sorte à modifier les propriétés électriques et/ou mécaniques de ces couches. 25 30 2905800 16 Bibliographie [1] SIA Semiconductor Industry Association, "The International Technological Roadmap of Semiconductors ù ITRS", 2003. [2] J. Kedzierski, M. leong, E. Nowak, T. S. Kanarsky, Y. Zhang, R. Roy, D. 5 Boyd, D. Fried, H.-S. Philip Wong, "Extension and Source/Drain Design for High-Performance FinFET Devices", IEEE, Trans. On Elec. Dev. Vol. 50, No 4, pp 952-958, 2003. [3] D. Ha, H. Takeuchi, Y-K. Choi, T-J. King, "Molybdenum Gate Technology for Ultrathin-Body MOSFETs and FinFETs", IEEE Trans. On Elec. Dev. Vol. 51, No 10 12, pp 1989-1996, 2004. [4] T.C. Chang, P.T. Liu, F.Y. Shih, S.M. Sze "Effects of Hydrogen on Electrical and Chemical Properties of Low-k Hydrogen Silsesquioxane as an Intermetal Dielectric for Nonetchback Processes", Electrochemical and Solid-State Letters, Vol. 2, No 8, pp 390-392, 1999. REVENDICATIONS 1. Procédé de réalisation d'un transistor à effet de champ comprenant les étapes suivantes : (a) formation du canal (20) du transistor sur un substrat (10) ; (b) formation d'un diélectrique de grille sur les surfaces extérieures du canal (20) ; (c) formation, sur le substrat (10), d'une couche matricielle (30) comprenant une cavité (34) dans laquelle se trouve une portion centrale du canal (20) ; (d) formation de la grille (50) du transistor dans la cavité (34) ; (e) formation des source et drain du transistor aux extrémités du canal (20) situées en dehors de la cavité (34) ; caractérisé en ce qu'il comprend en outre, avant l'étape (d), une formation d'une paroi (31), dans la couche matricielle (30), délimitant la cavité (34) et ayant des propriétés structurelles différentes du reste de la couche matricielle (30). 2. Procédé selon la revendication précédente, dans lequel ladite paroi (31) est en un matériau électriquement isolant. 3. Procédé selon la revendication précédente, dans lequel ladite paroi (31) est en un matériau ayant une faible constante diélectrique. 4. Procédé selon l'une des deux revendications précédentes, dans lequel 25 ladite paroi (31) est destinée à être un espaceur pour isoler électriquement la grille (50) de la source et du drain. 5. Procédé selon l'une des revendications précédentes, caractérisé en ce que la cavité (34) est formée lors de l'étape (b) par gravure de la couche 30 matricielle (30). 2905800 18 6. Procédé selon la revendication précédente, caractérisé en ce que la gravure est humide. 5 7. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que l'étape (b) comprend la formation de ladite paroi (31) en un matériau choisi de sorte que la paroi (31) puisse arrêter la gravure de la cavité (34), ultérieurement mise en oeuvre, à son niveau, et puisse ainsi préserver de la gravure la partie de la couche matricielle (30) extérieure à la cavité (34). 10 8. Procédé selon l'une des trois revendications précédentes, caractérisé en ce que l'étape (b) comprend en outre la formation d'une couche de protection (40) sur la couche matricielle (30) réalisée en un matériau étanche aux agents de gravure, et comprenant une ouverture (41) pour accéder à au moins une 15 partie de la cavité (34) à graver, et en ce que la gravure est mise en oeuvre de sorte que l'agent de gravure puisse pénétrer par cette ouverture (41). 9. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche matricielle (30) est un matériau fluable, c'est à dire qui amortit 20 substantiellement les rugosités de la surface sur laquelle elle est formée, d'autant que son épaisseur est importante. 10. Procédé selon la revendication précédente, caractérisé en ce que, pour une hauteur de marche du canal (20) de 50 nanomètres, et pour une épaisseur d'environ 100 nanomètres de couche matricielle (30) formée sur ce canal (20), la rugosité pic-à-vallée de surface de la couche matricielle (30) est à environ 3 nanomètres ou moins. 11. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche matricielle (30) est en un matériau photosensible ou 2905800 19 électrosensible, et en ce que le procédé comprend une étape d'exposition de la couche matricielle (30) à une source lumineuse ou électronique de sorte que la partie exposée (si la sensibilité est négative) forme la paroi (31) ou que la partie non exposée (si la sensibilité est positive) forme la paroi (31). 12. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche matricielle (30) est un matériau polymère dont les liaisons polymériques sont rompues au niveau de la partie exposée. 10 13. Procédé selon la revendication précédente, caractérisé en ce que la couche matricielle (30) est en HSQ (Silsesquioxane d'Hydrogène). 14. Procédé selon l'une des revendications précédentes, caractérisé en ce que l'étape (e) comprend l'enlèvement de la couche matricielle (30) à l'exception 15 de la paroi (31), afin de libérer le substrat (10) au niveau de la source et du drain à former. 15. Procédé selon la revendication précédente, caractérisé en ce que l'étape (e) comprend une siliciuration, avec éventuellement un dopage, sur les parties 20 d'extrémité du canal (20) localisées hors cavité (34), pour former la source et le drain. 16. Procédé selon l'une des revendications précédentes, caractérisé en ce que ledit substrat (10) était initialement une structure semiconducteur-sur-isolant. 17. Procédé selon la revendication précédente, caractérisé en ce que le canal (20) est formé à partir de la couche semiconductrice de la structure semiconducteur-sur-isolant, par un retrait de matière. 5 25 30 18. Procédé selon l'une des revendications précédentes, caractérisé en ce 2905800 20 que le canal (20) est formé lors de l'étape (a) de telle manière qu'il comprend des ailettes (21) sensiblement parallèles entre elles, afin de former au final un transistor Fin-FET. 5 19. Procédé selon la revendication précédente, caractérisé en ce que les ailettes (21) du canal (20) sont réalisées de sorte à comprendre chacune un empilement de couches différentes. 20. Procédé selon la revendication précédente, caractérisé en ce que les 10 ailettes (21) du canal (20) sont réalisées de sorte à comprendre chacune un empilement de couches de Si et de SiGe alternées. 21. Procédé selon l'une des deux revendications précédentes combinée à la revendication 17, caractérisé en ce que la partie semiconductrice de la structure 15 semiconducteur-sur-isolant comprend initialement ledit empilement de couches sur toute sa surface. 22. Procédé selon l'une des trois revendications précédentes, caractérisé en ce qu'il comprend, avant l'étape (b), une gravure sélective de certaines couches 20 empilées par rapport aux autres couches empilées, de sorte que chaque ailette (21) comprenne au final des nanofils (25) constitués chacun d'une couche non gravée. 23. Procédé selon la revendication précédente, caractérisé en ce que l'étape 25 (b) est mise en oeuvre par ALD (Atomic Layer Déposition). 24. Procédé selon l'une des revendications précédentes, caractérisé en ce que la cavité (34) est réalisée non seulement pour définir l'emplacement de la grille (50) sur le canal (20), mais aussi pour définir le contact de la grille (50). 30 2905800 21 25. Procédé selon l'une des revendications précédentes, caractérisé en ce que la paroi (31) a une largeur décananométrique. 26. Transistor à effet de champ comprenant un espaceur (31) entourant la 5 grille (50) et son contact, et protégeant électriquement le drain et la source du courant de la grille (50), caractérisé en ce que l'espaceur (31) est en HSQ (Silsesquioxane d'Hydrogène) ayant été exposée à un rayonnement tel que sa structure initiale a été modifiée. 10 27. Transistor à effet de champ selon la revendication précédente, caractérisé en ce que l'espaceur (31) a une largeur inférieure à 100 nanomètres. 28. Transistor à effet de champ en cours de réalisation comprenant un substrat (10), un canal (20) et une couche matricielle (30) en HSQ 15 (Silsesquioxane d'Hydrogène) recouvrant le substrat (10) et le canal (20). 29. Transistor à effet de champ en cours de réalisation selon la revendication précédente, caractérisé en ce que la couche matricielle (30) présente une partie ayant été exposée à un rayonnement de telle manière que sa structure a été 20 modifiée, cette partie exposée formant une paroi (31) fermée s'étendant sur toute l'épaisseur de la couche matricielle (30). 30. Transistor à effet de champ en cours de réalisation selon la revendication précédente, caractérisé en ce que la paroi (31) délimite une cavité (34) 25 entourant une portion centrale du canal (20). 31. Transistor à effet de champ en cours de réalisation selon la revendication précédente, caractérisé en ce que la cavité (34) est au moins en partie remplie d'un matériau électriquement conducteur. 30 2905800 22 32. Transistor à effet de champ selon l'une des revendications 26 à 31, caractérisé en ce que le transistor est un transistor FinFET, comprenant donc un canal (20) à ailettes (21). 5 33. Transistor à effet de champ selon la revendication précédente, caractérisé en ce que les ailettes (21) du canal (20) sont chacune constituées de nanofils (25).