FR 2905519 A1 20080307 FR 0653524 A 20060831 B7688 - 06-GR1-207 1 PROCEDE DE FABRICATION DE CIRCUIT INTEGRE A TRANSISTORS COMPLETEMENT DEPLETES ET PARTIELLEMENT DEPLETES Domaine de l'invention La présente invention concerne le domaine des circuits intégrés et plus particulièrement des circuits intégrés de très petites dimensions, de l'ordre de la dizaine de nanomètres. Exposé de l'art antérieur Dans le domaine des circuits intégrés contenant des transistors dont les dimensions sont de l'ordre de la dizaine de nanomètres, on s'intéresse ici à des transistors MOS formés sur une couche mince de silicium. On a constaté que le comportement de tels transistors était différent selon que, quand le transistor est passant, la région de canal occupe toute l'épaisseur d'une couche de silicium très mince ou n'occupe qu'une partie de l'épaisseur d'une couche de silicium un peu plus épaisse. Dans le premier cas, on parle de transistors complètement déplétés et dans le deuxième cas de transistors partiellement déplétés. Par exemple, pour un transistor MOS ayant une longueur de grille de l'ordre de 10 nm, un transistor complètement déplété sera formé dans une couche de silicium d'une épaisseur de 10 à 20 nm et les régions de source et de drain occuperont toute cette épaisseur. Par contre, un transistor partiellement déplété sera formé par exemple dans une 2905519 B7688 -06-GR1-207 2 couche de silicium d'une épaisseur d'environ 70 nm, les régions de source et de drain pénétrant sur une profondeur d'environ 10 à 20 nanomètres. On peut souhaiter former dans un même circuit intégré 5 des composants complètement déplétés qui auront l'avantage d'une grande rapidité de commutation et des transistors partiellement déplétés qui présenteront l'avantage de pouvoir supporter des tensions un peu plus élevées que les transistors complètement déplétés. 10 Résumé de l'invention Un objet de la présente invention est de prévoir un circuit intégré contenant ces deux types de transistors et plus particulièrement un procédé de fabrication permettant d'obtenir avec précision les deux types de transistors. 15 Pour atteindre tout ou partie de ces objets ainsi que d'autres, la présente invention prévoit un procédé de fabrication d'un circuit intégré contenant des transistors MOS complètement déplétés et des transistors MOS partiellement déplétés, comprenant les étapes suivantes : 20 a) former des transistors MOS similaires sur une couche mince de silicium formée sur une couche de silicium-germanium reposant sur un substrat de silicium ; b) coller la face supérieure de la structure formée à une plaquette support ; c) éliminer ledit substrat jusqu'à ce que la couche de silicium-germanium soit apparente ; d) déposer un masque et ouvrir ce masque aux emplacements où se trouvent des transistors dont on veut qu'ils soient complètement déplétés ; e) procéder à une oxydation du silicium-germanium aux emplacements où se trouvent des transistors dont on veut qu'ils soient complètement déplétés dans des conditions telles qu'il se produit un phénomène de condensation et que le front entre le silicium et le silicium-germanium avance dans la couche de silicium ; et 2905519 B7688 - 06-GR1-207 3 f) éliminer la partie oxydée et la partie de silicium-germanium, d'où il résulte qu'il demeure des transistors dont la couche de silicium est amincie. Selon un mode de réalisation de la présente invention, 5 l'étape a) comprend l'étape consistant à revêtir la structure de couches dont la dernière est une couche plane et polie. Selon un mode de réalisation de la présente invention, ladite couche plane et polie (17) est une couche d'oxyde de silicium. 10 Selon un mode de réalisation de la présente invention, l'étape b) comprend l'étape consistant à appliquer la structure sur une plaquette de silicium par collage moléculaire. Selon un mode de réalisation de la présente invention, ladite couche mince de silicium a une épaisseur initiale de 15 l'ordre de 50 à 70 nm et une épaisseur après amincissement de l'ordre de 10 à 20 nm. Selon un mode de réalisation de la présente invention, le procédé comprend en outre des étapes de prise de contact à partir du côté d'où le substrat a été éliminé. 20 Selon un mode de réalisation de la présente invention, le procédé comprend en outre des étapes de report d'une nouvelle plaquette du côté d'où le substrat (1) a été éliminé. La présente invention prévoit aussi un circuit intégré contenant des transistors MOS complètement déplétés formés dans 25 des caissons de silicium d'une épaisseur de l'ordre de 10 à 20 nm et des transistors MOS partiellement déplétés formés dans des caissons de silicium d'une épaisseur de l'ordre de 50 à 70 nm. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 30 d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 à 4 sont des vues en coupe schématiques 35 illustrant des étapes successives de fabrication d'un transistor 2905519 B7688 - 06-GR1-207 4 complètement déplété et d'un transistor partiellement déplété dans un même circuit intégré selon un mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été 5 désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée 10 Les figures 1 à 4 sont des vues en coupe schématiques d'une portion d'un dispositif semiconducteur illustrant des étapes successives de fabrication d'un transistor complètement déplété et d'un transistor partiellement déplété dans un même circuit intégré selon un mode de réalisation de la présente 15 invention. Tout d'abord, comme cela est illustré en figure 1, on fait croître sur un substrat semi-conducteur 1, par exemple du silicium, une couche mince et monocristalline de silicium- germanium 2. Sur la couche 2, on fait croître une couche mince 20 et monocristalline de silicium 3 qui est divisée en caissons, ou zones actives, dans lesquels sont formés des composants élémen- taires. La séparation en caissons est assurée par des régions isolantes 5, couramment désignées dans la technique par l'expression régions STI (de l'anglais Shallow Trench Isolation 25 - isolement par tranchées peu profondes), s'étendant sur toute l'épaisseur de la couche de silicium 3. On s'intéressera ici aux caissons contenant des transistors. On a représenté très schéma- tiquement dans la figure deux transistors MOS comprenant une grille 11 formée sur un isolant 12 et entourée d'espaceurs 13 de 30 sorte que, dans le caisson 3 est susceptible de se former un canal entre des régions de source 14 et de drain 15. Chacun des transistors, comme cela est représenté, est un transistor partiellement déplété, c'est-à-dire que la profondeur des régions de source et de drain est nettement inférieure à 35 l'épaisseur du caisson dans lequel est formé le transistor. Pour 2905519 B7688 - 06-GR1-207 5 donner un exemple d'ordre de grandeur, la couche de silicium-germanium 2 peut avoir une épaisseur de l'ordre de 50 à 100 nm, la couche mince de silicium 3 peut également avoir une épaisseur de l'ordre de 50 à 100 nm, et les régions de source et de drain 5 sont susceptibles de pénétrer dans le caisson sur une profondeur de 10 à 30 nm. L'homme de l'art comprendra que la représentation des transistors est très schématique. Notamment, des structures plus complexes d'espaceurs ainsi que des régions de siliciure de 10 reprise de contact et des métallisations sont habituellement prévues bien que non représentées. Les contacts et les métallisations peuvent être réalisés à ce stade ou ultérieurement, après la fabrication complète des dispositifs complètement et partiellement déplétés. La structure est revêtue d'un ensemble 15 de couches désignées par la référence 17 contenant alternative-ment des couches isolantes et des portions de couches conductrices pour assurer des interconnexions entre composants. La partie supérieure de cet ensemble de couches 17 est, dans l'exemple représenté, une couche d'oxyde de silicium planarisée 20 pour être plane et polie. A l'étape illustrée en figure 2, la face supérieure de la couche 17 est collée sur un nouveau substrat 21, de préférence une plaquette de silicium. Le collage peut se faire par collage moléculaire ou par tout autre procédé adéquat. 25 Ensuite, le substrat initial 1, qui devrait se trouver en haut dans la représentation de la figure 2, est éliminé, par exemple par une étape de rodage suivie d'une attaque qui est extrêmement sélective entre le silicium du substrat 1 et le silicium-germanium de la couche 2. Puis la couche de siliciumgermanium 2 est revêtue d'un masque, par exemple un masque de nitrure de silicium 23 qui est ouvert aux emplacements où on veut réaliser des transistors MOS complètement déplétés. A l'étape illustrée en figure 3, on procède à une oxydation du silicium-germanium apparent dans l'ouverture formée 35 dans la couche de nitrure de silicium 23. Il se produit alors un 2905519 B7688 - 06-GR1-207 6 phénomène connu de condensation, selon lequel le germanium de la couche de silicium-germanium migre dans le caisson de silicium 3-2. Ainsi, au bout d'un certain temps, le front entre le silicium et le silicium-germanium est descendu (dans la repré- 5 sentation de la figure 3) pour arriver au voisinage immédiat des jonctions de drain/source. Cette ligne de front est désignée en figure 3 par la référence 31. Par contre, la partie extérieure de la couche initiale de silicium-germanium, du côté de l'ouverture dans la couche du nitrure de silicium 23 s'oxyde. La région 10 oxydée est désignée par la référence 32. Un avantage de ce phénomène de condensation est qu'il est très bien contrôlé, et que, si on procède à une oxydation pendant une durée déterminée, on peut déterminer avec précision la profondeur dont le front entre le silicium-germanium et le 15 silicium se déplace, comme cela est décrit dans T. Tezuka et al, IEEE Proceedings of 2004 Symposium on VLSI Technology P. 198-199 et dans T. Tezuka et al, IEEE Proceedings of 2005 Symposium on VLSI Technology P. 80-81. La figure 4 représente une étape suivante du procédé 20 selon l'invention dans laquelle, après avoir réalisé les étapes d'oxydation-condensation décrites précédemment, on grave sélectivement l'oxyde de silicium formé dans l'ouverture dans la couche 23. En effet, on avait choisi une couche 23 en nitrure de silicium pour pouvoir effectuer une gravure sélective de l'oxyde 25 de silicium par rapport à cette couche. Bien entendu, l'homme de l'art pourra choisir d'autres matériaux appropriés, l'important étant que l'on obtienne cette sélectivité de gravure par rapport à l'oxyde de silicium 32 formé à l'étape illustrée en figure 3. Dans une deuxième étape, on grave sélectivement le silicium- 30 germanium par rapport au silicium pour garder un caisson de silicium 3-2 d'épaisseur réduite par rapport à son épaisseur initiale. Par exemple, on aura poursuivi l'étape d'oxydation-condensation jusqu'à ce que le front entre le silicium-germanium et le silicium soit à une distance de l'ordre de 10 à 20 nm de 35 la surface (inférieure dans la figure) de l'isolant de grille. 2905519 B7688 - 06-GR1-207 7 On a ainsi obtenu, comme on le recherchait, des premiers transistors partiellement déplétés dans des caissons 3-1 d'épaisseur nettement supérieure à la profondeur des régions de source-drain et des seconds transistors complètement déplétés 5 pour lesquels l'épaisseur de la couche de silicium est de l'ordre de 10 à 15 nanomètres. On pourra envisager diverses façons de terminer le dispositif. Une première façon de terminer le dispositif consiste, 10 après avoir éventuellement enlevé les couches de nitrure 23 et de SiGe 2, à déposer une couche de protection, par exemple une couche d'oxyde. On perce alors des nias à travers la structure à partir de la face supérieure en figure 4, à des emplacements où l'on aura évité de réaliser des dispositifs actifs, de façon à 15 effectuer des reprises de contact avec des métallisations prévues dans l'ensemble de couches 17. On pourra d'ailleurs prendre en outre à partir de la face supérieure certains contacts directs avec des portions des transistors dont les faces habituellement qualifiées de faces arrière sont maintenant 20 apparentes. On pourra aussi, avant de déposer la couche de protection, déposer des diélectriques sur les faces arrière des transistors pour assurer une mise sous compression ou en tension des caissons des transistors, ce qui, de façon connue, modifie la mobilité des porteurs dans ces caissons et donc les caracté- 25 ristiques des transistors. On pourra également profiter du fait que l'on a accès à la face habituellement arrière du caisson d'un transistor pour déposer, avec interposition d'une mince couche isolante, une couche conductrice pouvant servir de "grille arrière" permettant de conférer aux transistors des 30 capacités de commande supplémentaires, les grilles avant et arrière d'un transistor étant commandées simultanément ou indépendamment. Une deuxième façon de terminer le dispositif consiste à combler les ouvertures illustrées en figure 4 au-dessus des 35 transistors complètement déplétés, à éliminer la couche 23, à 2905519 B7688 - 06-GR1-207 8 éliminer ou non la couche de SiGe 2, et à déposer une couche d'oxyde de silicium (ou à oxyder la surface apparente de la couche de SiGe) pour recoller la face oxydée de la structure sur un nouveau substrat qui occuperait la position du substrat 1 5 éliminé précédemment. Dans ce cas, on éliminera ensuite le substrat 21 et on aura obtenu une structure de circuit intégré ayant l'aspect habituel (les grilles étant du côté haut, du côté de la surface apparente), mais dans lequel on aura réalisé des transistors complètement déplétés et des transistors partielle- 10 ment déplétés. L'homme de l'art comprendra que la présente invention est susceptible de nombreuses variantes tant en ce qui concerne les dimensions indiquées que la nature des divers matériaux. Ces matériaux doivent être en effet choisis en fonction de leurs 15 caractéristiques d'être des semiconducteurs, des isolants ou des conducteurs, et en fonction de leurs caractéristiques de gravure mutuellement sélectives. REVENDICATIONS 1. Procédé de fabrication d'un circuit intégré contenant des transistors MOS complètement déplétés et des transistors MOS partiellement déplétés, comprenant les étapes suivantes : a) former des transistors MOS similaires sur une couche mince de silicium (3) formée sur une couche de silicium-germanium (2) reposant sur un substrat de silicium (1) ; b) coller la face supérieure de la structure formée à une plaquette support (21) ; c) éliminer ledit substrat (1) jusqu'à ce que la couche de silicium-germanium (2) soit apparente ; d) déposer un masque (23) et ouvrir ce masque aux emplacements où se trouvent des transistors dont on veut qu'ils soient complètement déplétés ; e) procéder à une oxydation du silicium-germanium aux emplacements où se trouvent des transistors dont on veut qu'ils soient complètement déplétés dans des conditions telles qu'il se produit un phénomène de condensation et que le front entre le silicium et le silicium-germanium avance dans la couche de silicium ; et f) éliminer la partie oxydée et la partie de silicium-germanium, d'où il résulte qu'il demeure des transistors dont la couche de silicium est amincie. 2. Procédé selon la revendication 1, dans lequel l'étape a) comprend l'étape consistant à revêtir la structure de couches dont la dernière est une couche plane et polie (17). 3. Procédé selon la revendication 2, dans lequel ladite couche plane et polie (17) est une couche d'oxyde de silicium. 4. Procédé selon la revendication 1, dans lequel l'étape b) comprend l'étape consistant à appliquer la structure sur une plaquette de silicium par collage moléculaire. 5. Procédé selon la revendication 1, dans lequel ladite couche mince de silicium (3) a une épaisseur initiale de 2905519 B7688 - 06-GR1-207 10 l'ordre de 50 à 70 nm et une épaisseur après amincissement de l'ordre de 10 à 20 nm. 6. Procédé selon la revendication 1, comprenant en outre des étapes de prise de contact à partir du côté d'où le 5 substrat (1) a été éliminé. 7. Procédé selon la revendication 1, comprenant en outre des étapes de report d'une nouvelle plaquette du côté d'où le substrat (1) a été éliminé. 8. Circuit intégré contenant des transistors MOS 10 complètement déplétés formés dans des caissons de silicium (3-2) d'une épaisseur de l'ordre de 10 à 20 nm et des transistors MOS partiellement déplétés formés dans des caissons de silicium (3-1) d'une épaisseur de l'ordre de 50 à 70 nm.