FR 2898432 A1 20070914 FR 0650824 A 20060310 CELLULES MEMOIRE EN TECHNOLOGIE CMOS DOUBLEùGRILLE DOTEE DE TRANSISTORS A DEUX GRILLES INDEPENDANTES DESCRIPTION DOMAINE TECHNIQUE L'invention se rapporte au domaine des mémoires à accès aléatoires RAM (RAM pour random access memory ), et concerne en particulier une structure de cellule mémoire statique à accès aléatoire développée en technologie double-grille et dotée de transistors comportant deux grilles commandées indépendamment l'une de l'autre. Une telle structure de cellule est notamment dotée d'une marge au bruit statique en lecture (SNM) améliorée. L'invention vise également une mémoire comprenant une pluralité de telles cellules. ART ANTÉRIEUR Une cellule mémoire SRAM classique (SRAM pour static random access memory ou mémoire vive statique) comprend généralement deux inverseurs 10, 11, connectés selon une configuration dite de bascule ou flip-flop et deux transistors d'accès 12, 13 connectés à des lignes dites de bit 15 et 16, et commandés par une ligne de mot 17 (figure 1). Les caractéristiques recherchées pour une cellule mémoire sont : - une bonne stabilité lors des différentes opérations de lecture, d'écriture, de rétention, effectuées sur la cellule, - un courant de conduction ou de charge le plus important possible pour donner à la cellule une vitesse de fonctionnement élevée, - une taille de cellule minimale pour 5 permettre de réaliser une mémoire avec une densité d'intégration de cellules importante, - un courant en rétention le plus faible possible afin de minimiser la puissance consommée statique. 10 Ces critères sont contradictoires entre eux et amènent les concepteurs de mémoires à faire des compromis. Les cellules SRAM à six transistors appelées cellules 6T , offrent un bon compromis 15 entre tous les critères précités. Des cellules mémoires SRAM à quatre transistors dites cellules 4T à encombrement réduit et permettant d'obtenir une forte densité d'intégration ont également été développées. Parmi ces cellules 4T 20 figure une cellule de type dit 4T-2R , qui présente un courant de rétention important et pour laquelle le rapport des largeurs respectives entre les transistors de conduction et les transistors d'accès est élevé afin d'assurer une bonne stabilité. 25 Le document [1] (référencé à la fin de la présente description au même titre que tous les autres documents cités dans la présente demande), présente un autre type de cellule 4T dite 4T-Loadless ou 4T-sans charge . Par rapport à la cellule 4T-2R, les 30 résistances de charge de la cellule 4T-Loadless sont remplacées par des transistors de type TFT (TFT pour Thin Film Transistor ou transistors couches minces), ce qui permet de diminuer le courant direct. Une cellule 4T-Loadless a sensiblement la même taille qu'une cellule 4T-2R et consomme beaucoup moins que cette dernière, mais est en revanche sensible à la température et aux dispersions entre transistors, par exemple en termes de dopage, de longueur, de largeur. Pour compenser le manque d'un système de charge dans un tel type de cellule, des circuits supplémentaires sont à prévoir pour rafraîchir l'information mémorisée. Des cellules SRAM à faible consommation sont présentées dans le document [2], divulguant une cellule mémoire dotée de transistors à plusieurs tensions de seuils ou multi-VT , ainsi que dans les documents [3], [4], et [5] divulguant des cellules à modulation de tension. Dans les cellules à modulation de tension, la variation dynamique des tensions modulées, par exemple une tension d'alimentation VDD, ou/et une tension de référence VSS, ou/et une tension sur une ligne de bits, ou/et une tension sur une ligne de mot, entraînent des temps de latences importants. Afin de limiter les pénalités de délais de commutation, ces techniques de modulation de tension ne sont pas appliquées à chaque fin de cycle de lecture ou d'écriture. En cherchant à réduire de plus en plus les tailles des transistors des cellules mémoires, les paramètres des transistors tels que leur largeur W de canal, leur longueur L de canal, leur tension de seuil VT, leur perméabilité lao, leur dopage Na, leur épaisseur d'oxyde de grille Tox fluctuent. Cela entraîne, comme indiqué dans les documents [6] et [7], une augmentation de la sensibilité des transistors face aux différentes sources de bruit telles que le couplage capacitif, le couplage inductif, le bruit d'alimentation. De nos jours, on cherche constamment à réduire la taille des cellules mémoires. Le développement de cellules mémoire présentant une marge au bruit élevée devient par conséquent de plus en plus une priorité. La stabilité d'une cellule peut être déterminée notamment par sa marge au bruit statique SNM en mode lecture, comme cela est présenté dans le document [8]. Lors d'un accès en lecture d'une cellule SRAM, le gain des inverseurs est diminué par la mise en conduction des transistors d'accès. Pour annuler cet effet, une cellule à 10 transistors, dans laquelle, lors d'un cycle de lecture, les noeuds de stockage et les lignes de bit sont découplés, a été proposée dans le document [ 9 ] . Une cellule mémoire à 8 transistors réalisée en technologie double grille ayant un fonctionnement similaire à celle comportant 10 transistors évoquée précédemment, a quant elle été divulguée dans le document [10]. Malgré une forte amélioration de la marge au bruit statique SNM, les cellules à 10 transistors et à 8 transistors, ont un encombrement très important par rapport aux cellules 6T. Pour des cellules mémoire à 4 transistors ou 4T, la stabilité de la cellule en mode rétention pose quant à elle problème. Typiquement, le dimensionnement de ces cellules 4T, est réalisé en tenant compte du meilleur compromis qui peut être atteint entre la stabilité en phase de rétention et la stabilité en phase de lecture. Plusieurs solutions ont été présentées pour améliorer le rapport de ces stabilités. Le document [11] présente par exemple un dispositif microélectronique de mémoire vive statique doté de cellules 4T réalisées sur un substrat classique également appelé Bulk (selon la terminologie anglo-saxonne), dans lequel la tension de la ligne de mot est réduite, afin d'augmenter la marge au bruit statique. Les cellules 4T divulguées dans ce document présentent cependant un courant de conduction faible. Dans le document [12], des moyens de contrôle du potentiel du substrat des transistors de charge sont prévus afin d'améliorer la stabilité en rétention. Cette solution peut permettre également de mettre en oeuvre une cellule avec des transistors de taille très faible, par exemple ayant une longueur de canal de l'ordre de 0,18 pm. Les documents [13] et [14] divulguent quant à eux une cellule appelée 4T-SR , réalisée en technologie SOI partiellement déserté (SOI pour silicon on insulator ou silicium sur isolant ), caractérisée par une autorégulation des charges des noeuds de stockage. Cette cellule 4T-SR, permet de maintenir une information stockée sans faire appel à un circuit de rafraîchissement. Un inconvénient de cette cellule est qu'elle est spécifique à la technologie SOI partiellement déserté. Il se pose le problème de trouver une nouvelle structure de cellule mémoire SRAM, présentant d'une part une stabilité et une marge au bruit statique améliorées, tout en conservant un encombrement satisfaisant et éventuellement amélioré. EXPOSÉ DE L'INVENTION L'invention concerne tout d'abord une cellule de mémoire vive à accès aléatoire, comprenant : - une première pluralité de transistors double grille, - un premier transistor d'accès à double grille et un second transistor d'accès à double grille disposés respectivement entre une première ligne de bit et un premier noeud de stockage, et entre une deuxième ligne de bit et un deuxième noeud de stockage, une première grille du premier transistor d'accès et une première grille du deuxième transistor d'accès étant reliées à une première ligne de mot apte à acheminer un signal de polarisation, une seconde grille du premier transistor d'accès et une seconde grille du deuxième transistor d'accès étant reliées à une deuxième ligne de mot apte à acheminer un autre signal de polarisation. La cellule peut être une cellule SRAM. Lesdites première et seconde grille du premier transistor d'accès sont distinctes ou ne sont pas reliées entre elles ou ne sont pas connectées entre elles. Lesdites première et seconde grille du deuxième transistor d'accès sont distinctes ou ne sont pas reliées ou entre elles ou ne sont pas connectées entre elles. Selon une première possibilité, ladite cellule peut être une cellule à 6 transistors ou 6T, ladite première pluralité de transistors étant formée : - d'un premier transistor de charge à double grille et d'un deuxième transistor de charge à double grille, les deux grilles du premier transistor de charge étant connectées ensemble, les deux grilles du deuxième transistor charge étant également connectées ensemble, - d'un premier transistor de conduction à double grille et d'un deuxième transistor de conduction à double grille, les deux grilles du premier transistor de conduction étant connectées ensemble, les deux grilles du deuxième transistor conduction étant également connectées ensemble. Selon une deuxième possibilité, ladite cellule peut être une cellule à 4 transistors ou 4T, ladite première pluralité de transistors étant formée : - d'un premier transistor de charge à double grille et d'un deuxième transistor de charge à double grille, les deux grilles du premier transistor de charge étant connectées ensemble et les deux grilles du deuxième transistor charge étant également connectées ensemble. Selon une possibilité de mise en oeuvre, la cellule est susceptible d'adopter un mode de rétention dans lequel la première ligne de mot et la deuxième ligne de mot sont respectivement à un premier potentiel dit de rétention et à un deuxième potentiel dit de rétention , le premier potentiel de rétention et le deuxième potentiel de rétention étant prévus pour bloquer le premier transistor d'accès et le deuxième transistor d'accès. Le premier potentiel de rétention et le deuxième potentiel de rétention peuvent éventuellement être égaux, par exemple égaux à un potentiel de référence VSS. Selon une possibilité de mise en oeuvre, la cellule est susceptible d'adopter un mode d'écriture dans lequel la première ligne de mot et la deuxième ligne de mot sont respectivement à un premier potentiel dit d'écriture et à un deuxième potentiel dit d'écriture , le premier potentiel d'écriture et le deuxième potentiel d'écriture étant prévus pour rendre passant ou saturer, le premier transistor d'accès et le deuxième transistor d'accès. Le premier potentiel d'écriture et le deuxième potentiel d'écriture peuvent éventuellement être égaux, par exemple à un potentiel d'alimentation VDD. Selon une possibilité de mise en oeuvre, la cellule mémoire vive à accès aléatoire, est susceptible d'adopter un mode de lecture dans lequel la première ligne de mot et la deuxième ligne de mot sont respectivement à un premier potentiel dit de lecture et à un deuxième potentiel dit de lecture , le premier potentiel de lecture et le deuxième potentiel de lecture étant différents. En mode de lecture, une seule des deux lignes de mots peut être activée, par exemple de sorte qu'une des deux lignes de mots est à un potentiel d'alimentation VDD, tandis que l'autre ligne de mot est à un potentiel inférieur à VDD, par exemple à un potentiel de référence VSS. Selon une mise en oeuvre particulière de la cellule mémoire vive à accès aléatoire, le premier potentiel de lecture et/ou le deuxième potentiel de lecture peuvent être inférieurs respectivement, au premier potentiel d'écriture et au deuxième potentiel d'écriture. En mode de lecture, une des deux lignes de mots peut être par exemple à un potentiel inférieur au potentiel VDD, par exemple à un potentiel VDD - VT, avec VT une tension de seuil d'un transistor, tandis que l'autre ligne de mot est à un potentiel de référence VSS. L'invention concerne également un dispositif microélectronique de mémoire vive à accès aléatoire, comprenant une pluralité de cellules telles que décrites précédemment. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1, illustre un exemple de cellule mémoire vive statique suivant l'art antérieur, - les figures 2A et 2B, illustrent respectivement : un exemple de transistor double grille d'une cellule mémoire suivant l'invention vu en coupe, et un exemple de caractéristique courant-tension dudit transistor double-grille, - la figure 3, illustre un premier exemple de cellule mémoire suivant l'invention, dotée de 6 transistors double-grille et de deux lignes de mots, - la figure 4 illustre un chronogramme de fonctionnement du premier exemple de cellule suivant l'invention, - la figure 5 illustre des courbes de marge au bruit statique (SNM) et de puissance statique pour le premier exemple de cellule suivant l'invention en fonction d'une tension d'alimentation de cette cellule, - la figure 6 illustre un deuxième exemple de cellule mémoire 4T suivant l'invention, dotée de 4 transistors double grille et de deux lignes de mots ; - la figure 7 illustre un chronogramme de fonctionnement du deuxième exemple de cellule suivant l'invention, - la figure 8 illustre une variante du deuxième exemple de cellule mémoire 4T suivant l'invention, également dotée de 4 transistors double grille et de deux lignes de mots, - la figure 9 illustre un dispositif de mémoire statique doté d'une matrice de cellules mémoires mises en oeuvre suivant l'invention, Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS L'invention met en oeuvre une structure de cellule mémoire à accès aléatoire (RAM) dotée de transistors réalisés en technologie double grille, par exemple de type CMOS (CMOS pour Complementary Metal Oxide Semi-conductor ou semi-conducteur à oxyde de métal complémentaire ). Par transistors réalisés en technologie double grille, on entend que ces transistors comportent deux grilles G1, G2 sous forme d'une première et d'une deuxième zone 52, 54, à base de matériau de grille, réalisées de part et d'autre d'une zone active 56, par exemple formées respectivement au-dessous et au-dessus d'une zone active 56, et reliées ou connectées respectivement à des moyens de polarisation. Les deux zones 52, 54, à base de matériau de grille peuvent être éventuellement distinctes ou disjointes l'une de l'autre et ne pas être connectées entre elles ou ne pas être reliées électriquement l'une à l'autre. Dans un transistor réalisé en technologie double grille, la zone active 56 peut comprendre un première région 62 située en regard de la première zone 52 de matériau de grille et destinée à former un premier canal, et une deuxième région 64 située en regard de la deuxième zone 54 de matériau de grille et destinée à former un deuxième canal. Un tel transistor double grille est illustré selon une vue en coupe sur la figure 2A. Une structure de cellule mémoire à accès aléatoire suivant l'invention comprend un ensemble de transistors, par exemple des transistors d'accès, dotés de deux grilles G1, G2, électriquement indépendantes, ou qui ne sont pas connectées entre elles, et qui sont reliées respectivement à des premiers moyens de polarisation, et à des deuxièmes moyens de polarisation, distincts des premiers moyens de polarisation. Les premiers moyens de polarisation et les deuxièmes moyens de polarisation peuvent comprendre respectivement : une première ligne conductrice ou de connexion dite première ligne de mot , apte à acheminer un potentiel de polarisation, et une deuxième ligne conductrice ou de connexion dite deuxième ligne de mot , apte à acheminer un deuxième potentiel de polarisation. La cellule comprend également un autre ensemble de transistors, par exemple des transistors de conduction ou/et de charge, comportant une double grille dotée de deux grilles reliées électriquement entre elles, ou connectées entre elles. Les transistors de la cellule sont également mis en oeuvre de sorte que le courant entre le drain et la source Ids, est susceptible d'adopter au moins 3 niveaux différents suivant la manière dont leurs 2 grilles sont polarisées respectivement. Des caractéristiques électriques d'un transistor double grille d'une cellule mémoire mise en oeuvre suivant l'invention, sont illustrées sur la figure 2B, sur laquelle trois courbes de polarisation 60, 62, 64, sont données. Sur cette figure, une première courbe de polarisation 60 est représentative de l'évolution du courant drain-source Ids en fonction d'un potentiel Vgl appliqué sur une première grille du transistor, lorsque la deuxième grille du transistor se trouve dans un premier état de polarisation et qu'un potentiel Vg2 = 0 Volt est appliqué sur la deuxième grille. La première courbe 60 montre que pour une polarisation telle qu'un potentiel Vg2 = 0 volt est appliqué sur la deuxième grille, on peut obtenir, le plus faible courant IOFF à l'état bloqué et le plus faible courant ION2 de saturation du transistor. Une deuxième courbe de polarisation 62 est représentative de l'évolution du courant drain-source Ids en fonction d'un potentiel Vgl appliqué sur la première grille du transistor, lorsque la deuxième grille du transistor se trouve dans un deuxième état de polarisation et qu'un potentiel Vg2 = Vgl est appliqué sur la deuxième grille. La deuxième courbe 62 montre que pour une polarisation telle qu'un potentiel Vg2 = Vgl est appliqué sur la deuxième grille, on peut atteindre le plus faible courant IOFF à l'état bloqué du transistor et le plus fort courant ION1 à l'état saturé. Une polarisation telle que Vg2 = Vgl peut permettre d'obtenir le plus important rapport ION/IOFF du courant à l'état saturé sur le courant à l'état bloqué. Une troisième courbe de polarisation 64 est représentative de l'évolution du courant drain-source Ids en fonction d'un potentiel Vgl, appliqué sur la première grille du transistor, lorsque la deuxième grille du transistor se trouve dans un troisième état de polarisation et qu'un potentiel Vg2 = VDD, avec VDD un potentiel d'alimentation de la cellule, est appliqué sur la deuxième grille. Pour le troisième état de polarisation tel que Vg2 = VDD, on peut obtenir, lorsque Vgl = VDD, le plus fort courant ION1 de saturation du transistor et, lorsque Vgl = 0 volt, le plus faible courant ION2 de saturation du transistor. Pour des grilles G1 et G2 de dimension critique de l'ordre de 40 nanomètres, le courant ION (zone référencée 66 sur la figure 2B) à l'état passant du transistor peut être par exemple de l'ordre de 1 mA ou compris par exemple entre 0,4 mA et 0,6 mA pour une tension de polarisation de l'ordre de 1,2 volts, tandis que le courant IOFF (zone référencée 68 sur la figure 2B) à l'état bloqué, est plus faible et peut être par exemple de l'ordre de 1 pA par exemple compris entre 2 pA et 0,9 pA. Un premier exemple de cellule mémoire suivant l'invention est illustré sur la figure 3. Cette cellule, référencée 100, est une cellule dite 6T de type SRAM, dotée de 6 transistors réalisés en technologie MOS (MOS pour Metal Oxide Semiconductor ou semi-conducteur à oxyde de métal ) double grille. La cellule 100 comprend un premier transistor de charge à double grille TLT, ainsi qu'un deuxième transistor de charge à double grille TLF. Les transistors de charge TLT et TLF, peuvent être réalisés dans un premier type de technologie MOS donnée, par exemple une technologie de type PMOS. Les deux grilles du premier transistor de charge à double grille TLT sont connectées ensemble, tandis que les deux grilles du deuxième transistor de charge à double grille TLT sont également connectées ensemble. La double grille du deuxième transistor de charge TLT est également reliée à un premier noeud de stockage T de la cellule 100, tandis que la double grille du premier transistor de charge TLT est reliée à un deuxième noeud de stockage F de la cellule 100. Les sources des transistors de charge TLT, TLF sont connectées entre elles et à un potentiel d'alimentation VDD. Le potentiel d'alimentation VDD peut être par exemple de l'ordre de 1,2 volts pour des grilles de dimension critique de l'ordre de 40 nanomètres. Le potentiel d'alimentation VDD peut être adapté en fonction de l'application visée pour la cellule 100. Pour une application dans laquelle on privilégie une basse consommation pour la cellule 100, le potentiel d'alimentation peut être par exemple diminué et inférieur à 1,2 volts. Le drain du premier transistor de charge TLT et le drain du deuxième transistor de charge TLF, sont reliés respectivement au premier noeud de stockage T de la cellule 100 et au deuxième noeud de stockage F de la cellule 100. La cellule 100 comprend également un premier transistor de conduction à double grille TDT, ainsi qu'un deuxième transistor de conduction à double grille TDF. Les transistors de conduction TDT et TDF, peuvent être réalisés dans un type de technologie MOS complémentaire dudit premier type, par exemple une technologie NMOS. Les deux grilles du premier transistor de conduction TDT sont connectées ensemble, tandis que les deux grilles du deuxième transistor de conduction TDF sont également connectées ensemble. La double grille du premier transistor de conduction TDT est également reliée au deuxième noeud de stockage F, tandis que la double grille du deuxième transistor de conduction TDF est connectée au premier noeud de stockage T de la cellule 100. Les sources des transistors de conduction TDT, IDE sont connectées entre elles et à un potentiel de référence VSS. Le potentiel de référence peut être par exemple de l'ordre de 0 Volt. Le potentiel d'alimentation VSS peut être adapté suivant l'application visée pour la cellule 100, par exemple augmenté, par exemple supérieur à 0 Volt pour limiter la consommation de la cellule 100 ou diminué, par exemple inférieur à 0 Volt pour améliorer la stabilité de la cellule 100. Le drain du deuxième transistor de conduction TDF et le drain du premier transistor de conduction TDT sont reliés respectivement au deuxième noeud de stockage F de la cellule 100 et au premier noeud de stockage T de la cellule 100. Les transistors de charge TLT, TLF et de conduction TDT, IDE forment un bistable pour la cellule 100, et sont prévus pour contrôler et maintenir une information gardée par les noeuds de stockage T, F. Le premier noeud de stockage T, peut être destiné à conserver une information logique donnée, tandis que le deuxième noeud de stockage F est destiné à garder une information logique complémentaire de l'information logique. La cellule 100 est également dotée d'un premier transistor d'accès TAT à double grille et d'un deuxième transistor d'accès TAF à double grille, par exemple de type NMOS. Le premier transistor d'accès TAT comporte une grille reliée à une première ligne de mot WL1 et une autre grille reliée à une deuxième ligne de mot WL2. La première ligne de mot WL1 et la deuxième ligne de mot WL2 sont destinées respectivement, à acheminer un premier potentiel de polarisation et un deuxième potentiel de polarisation. La manière dont les lignes de mot WL1 et WL2 sont polarisées respectivement, détermine les différentes phases de fonctionnement de la cellule 100 : de lecture, d'écriture, et de rétention. Le deuxième transistor d'accès TAF est également doté d'une grille reliée à la première ligne de mot WL1 et d'une deuxième grille reliée à la deuxième ligne de mot WL2. La source du premier transistor d'accès TAT est reliée à une première ligne de bit BLT, tandis que la source du deuxième transistor d'accès TAF est reliée à une deuxième ligne de bit BLF. Les lignes de bits BLT et BLF sont susceptibles notamment de transmettre des données à écrire dans la cellule. Le drain du premier transistor d'accès TAT est relié au premier noeud T, tandis que le drain du deuxième transistor d'accès TAF est relié au deuxième noeud F. Les transistors d'accès TAT, TAF, sont agencés pour permettre d'accéder aux noeuds de stockage T et F, lors d'une phase de lecture ou d'écriture de la cellule 100, et bloquer l'accès de la cellule 100, lorsque la cellule 100 est dans un mode de rétention d'information. Un exemple de fonctionnement de la cellule mémoire 100 qui vient d'être décrite, va à présent être donné en liaison avec le chronogramme de la figure 4. Sur ce chronogramme, les différents phases de fonctionnement de la cellule 100 sont illustrées, à l'aide de courbes d'évolutions 410, 420, 430, 440, 450, 460, respectivement, du potentiel de la première ligne de mot WL1, du potentiel de la deuxième ligne de mot WL2, du potentiel au premier noeud T, du potentiel au deuxième noeud F, du potentiel de la première ligne de bit BLT, du potentiel de la deuxième ligne de bit BLF. Sur ce chronogramme, entre un instant to et un instant t1r la cellule 100 est placée en mode de rétention. Une information gardée par la cellule 100 entre to et t1r est par exemple un niveau logique `0' (courbe 440 à un état bas) au deuxième noeud F, et un niveau logique `1' (courbe 430 à un état haut) au premier noeud T. Les lignes de mot WL1r WL2, sont quant à elles mises respectivement à un premier potentiel dit de rétention et à un deuxième potentiel dit de rétention égal au premier potentiel de rétention. Le premier potentiel de rétention et le deuxième potentiel de rétention peuvent être choisis de manière à bloquer les transistors d'accès TAT, TAF, ou l'accès aux noeuds de stockage T et F. Le premier potentiel de rétention et le deuxième potentiel de rétention peuvent être par exemple égaux au potentiel de référence VSS (courbes 410 et 420 à un état bas). Lors de la phase de rétention, les lignes de mot WL1r WL2, sont dites désactivées . Préalablement à une entrée en phase de lecture à l'instant t1r les lignes de bit BLT, BLF, peuvent quant à elles, être polarisées à un même potentiel, par exemple au potentiel de référence VSS (courbes 450 et 460 à l'état bas) entre l'instant to et l'instant t1 . A l'instant t1r la cellule 100 passe en mode de lecture. Cela se traduit par un changement de polarisation d'une des deux lignes de mots WL1r WL2, par exemple de la première ligne de mot WL1r qui, à l'instant t1r est mise à un potentiel dit de lecture différent de celui qu'elle avait lors du mode de rétention, par exemple au potentiel d'alimentation VDD (courbe 410 passant à l'état haut) tandis que l'autre des deux lignes de mot, par exemple la deuxième ligne de mot WL2, est maintenue à un potentiel dit de lecture égal à celui qu'elle avait lors du mode de rétention, par exemple égal au potentiel de référence VSS (courbe 420 restant à l'état bas). Le changement de polarisation d'une des deux lignes de mots WL1r WL2, à l'instant t1r entraîne ou est suivi d'un changement de potentiel d'une des lignes de bit, par exemple de la deuxième ligne de bit BLF (passage de la courbe 460 à un état bas), tandis que l'autre ligne de bit, par exemple la première ligne de bit BLT est maintenue au même potentiel. Pendant la phase de lecture, les transistors d'accès TAT et TAF sontpolarisés par l'intermédiaire des lignes de mots WL1 et WL2, de manière à permettre un accès aux noeuds de stockage T et F, tout en empêchant de modifier l'information présente respectivement sur ces noeuds T et F. Lors de la phase de lecture, les lignes de mot WL1r WL2, sont à des potentiels différents. Une des deux lignes de mots, est dite active , par exemple la première ligne de mot WL1r tandis que l'autre des deux lignes de mots est dite désactivée , par exemple la deuxième ligne de mot WL2. En mode lecture, la stabilité de la cellule 100 dépend, d'une part de la relation entre les courants de conduction du deuxième transistor de conduction TDF et du deuxième transistor d'accès TAF pour maintenir par exemple le niveau logique `0' au deuxième noeud F, et d'autre part du courant fourni par le transistor de charge TLT pour maintenir le niveau logique `1' au premier noeud T. L'agencement des transistors de la cellule 100 et leur polarisation lors de la phase de lecture, sont prévus de sorte que le courant de conduction ICELL qui traverse le deuxième transistor d'accès TAF est inférieur au courant de conduction du deuxième transistor de conduction TDF. L'agencement des transistors de la cellule 100 et leur polarisation lors de la phase de lecture, peuvent également être prévus de sorte que le courant délivré par le premier transistor de charge TLT compense les pertes de charge au premier noeud T évacuées par le premier transistor de conduction IDT. Cela peut permettre d'obtenir une marge au bruit statique maximale, par exemple de l'ordre de 352 mV. L'activation d'une seule des deux lignes de mot WL1 et WL2 pendant la phase de lecture, permet, comme cela est illustré sur la figure 2A, de limiter le courant de conduction ICELL et ainsi d'améliorer fortement la stabilité de la cellule 100. Pendant la phase de lecture le deuxième transistor d'accès TAF a un seul canal activé, tandis que le premier transistor de charge TLT et le deuxième transistor de conduction TDF ont leurs deux canaux activés. A un instant t2, le potentiel de la première ligne de mot WL1 est à nouveau modifié, et repasse par exemple au potentiel de référence VSS (passage de la courbe 410 à l'état bas). Les potentiels de la première ligne de mot WL1 et de la deuxième ligne de mot WL2 sont égaux et établis de manière à bloquer à nouveau l'accès aux noeuds T et F, et à mettre à nouveau la cellule 100 dans un mode de rétention. A un instant t21 situé après la phase de lecture et avant la phase d'écriture, la deuxième ligne de bits BLF est rechargée (passage de la courbe 460 à l'état haut). Puis, à un instant t22, situé avant la phase d'écriture, la première ligne de bits BLT est initialisée (passage de la courbe 450 à l'état bas). Entre un instant t3 et un instant t4, la cellule 100 est placée dans une phase ou un mode d'écriture. En mode écriture, les deux lignes de mots WL1 et WL2 sont polarisées respectivement par un premier potentiel dit d'écriture , et un deuxième potentiel dit d'écriture , choisis de manière à activer ou rendre passant ou saturer les transistors d'accès. Les deux lignes de mots WL1 et WL2 peuvent être mises au même potentiel, par exemple au potentiel d'alimentation VDD (courbes 450 et 460 à l'état haut) lors de la phase d'écriture. L'agencement des transistors d'accès TAT et TAF de la cellule 100, ainsi que les potentiels respectifs de polarisation des deux lignes de mot WL1 et WL2 sont choisis pour la phase d'écriture, de manière à générer un courant de conduction ICELL permettant de faire commuter la cellule 100 (changement d'état des courbes 430 et 440). La commutation de la cellule 100 ou le changement des potentiels respectifs du premier noeud T et du deuxième noeud F, est réalisée avec une différence de potentiel entre les lignes de bits BLT et BLF, la plus faible possible. Lors de la phase d'écriture, les lignes de mot WL1, WL2, sont à des potentiels identiques. En mode d'écriture, la première ligne de mot WL1 et la deuxième ligne de mot WL2 sont dites actives . Les caractéristiques électriques de la cellule 100 qui vient d'être décrite sont améliorées par rapport à une cellule 6T suivant l'art antérieur, développée par exemple en technologie CMOS et avec un dimensionnement des transistors identique à celui de la cellule 100. La marge au bruit statique de la cellule 100 peut être améliorée par exemple de 100 mV ou de l'ordre de 40 %. Une telle amélioration peut permettre d'alimenter la cellule 100 avec une tension d'alimentation VDD réduite, par exemple comprise entre 700 mV et 800 mV. La figure 5 illustre des performances électriques de la cellule 100. Sur cette figure, des courbes 252, 254, respectivement, de variation de la marge au bruit statique de la cellule 100 en fonction de sa tension d'alimentation VDD, et de variation de la puissance statique de la cellule 100 en fonction de la tension d'alimentation VDD, sont données. Pour une différence de tension d'alimentation d'environ 400 mV, la marge au bruit statique de la cellule 100 et d'une cellule 6T standard peuvent être égales, mais avec une consommation de la cellule 100 divisée par 3 par rapport à celle de la cellule 6T standard. Un deuxième exemple de cellule mémoire 300 à accès aléatoire suivant l'invention, est illustré sur la figure 6. Cette cellule mémoire 300 est une cellule 4T, dotée de 4 transistors réalisés en technologie double grille. Les transistors peuvent être des transistors de type MOS. La cellule mémoire 300 a un encombrement plus faible que celui de la cellule 100 décrite précédemment en liaison avec la figure 3. La cellule 300 comprend un premier transistor de charge à double grille TL'T, ainsi qu'un deuxième transistor de charge à double grille TL'F. Les transistors de charge TL'T et TL'F, peuvent être réalisés dans un premier type de technologie MOS donnée, par exemple une technologie de type PMOS. Les deux grilles du premier transistor de charge TL'T sont connectées l'une à l'autre, tandis que les deux grilles du deuxième transistor de charge TL'F sont également connectées ensemble. La double grille du deuxième transistor de charge TL'F est également connectée à un premier noeud de stockage T de la cellule 300, tandis que la double grille du premier transistor de charge TL'T est également connectée à un deuxième noeud de stockage F de la cellule 300. Les sources des transistors de charge TL'T, TL'F, sont quant à elles reliées entre elles et à un potentiel d'alimentation VDD, tandis que le drain du premier transistor de charge TL'T est relié au premier noeud T et que le drain du deuxième transistor de charge TL'F est relié au deuxième noeud F. Les transistors de charge TL'T et TL'T sont prévus pour maintenir une charge nécessaire à l'établissement d'un niveau logique donné par exemple `1' correspondant par exemple à un potentiel égal au potentiel d'alimentation VDD, sur l'un ou l'autre des noeuds T ou F, en fonction de la valeur logique mémorisée dans la cellule 300. La cellule 300 est également dotée d'un premier transistor d'accès TA'T à double grille et d'un deuxième transistor d'accès TA'F à double grille, par exemple de type NMOS. Le premier transistor d'accès TA'T comporte une grille reliée à une première ligne de mot WL1 et une autre grille reliée à une deuxième ligne de mot WL2. Le deuxième transistor d'accès TA'F comporte également une grille reliée à la première ligne de mot WL1 et une deuxième grille reliée à la deuxième ligne de mot WL2. La source du premier transistor d'accès TA'T est reliée à une première ligne de bit BLT, tandis que la source du deuxième transistor d'accès TA'F est reliée à une deuxième ligne de bit BLF. Le drain du premier transistor d'accès TA'T est quant à lui relié au premier noeud de stockage T, tandis que le drain du deuxième transistor d'accès TA'F est relié au deuxième noeud de stockage F. Les transistors d'accès TA'', TA'F, sont agencés pour permettre d'accéder aux noeuds de stockage T et F, lors d'une phase de lecture ou d'écriture de la cellule 300, et à bloquer l'accès de la cellule 300, lorsque la cellule 300 est dans un mode de rétention d'information. Une telle cellule 300 permet d'obtenir un compromis amélioré entre la stabilité en rétention et la stabilité en lecture. Un maintien de l'information stockée en rétention sans faire appel à des moyens de rafraîchissement est également réalisé. Les lignes de mots WL1, WL2, sont commandées en fonction du mode dans lequel on souhaite placer la cellule 300. Un mode de fonctionnement du deuxième exemple de cellule 300, va à présent être donné en liaison avec le chronogramme de la figure 7. Sur ce chronogramme, les différents états de la cellule 300 sont illustrés à l'aide de courbes d'évolutions 710, 720, 730, 740, 750, 760, respectivement, du potentiel de la première ligne de mot WL1r du potentiel de la deuxième ligne de mot WL2, du potentiel au premier noeud T, du potentiel au deuxième noeud F, du potentiel sur la première ligne de bit BLT, et du potentiel sur la deuxième ligne de bit BLF. Initialement, dans cet exemple, la cellule 300 conserve une information telle que le premier noeud T est à un niveau logique `1', et telle que le deuxième noeud F est à un niveau logique `0'. Entre un instant to et un instant t1 sur le chronogramme, la cellule 300 est mise dans un mode de rétention. En mode de rétention, les lignes de bit BLT, BLF, sont à des potentiels, par exemple égaux au potentiel de référence VSS (courbes 750 et 760 à un état bas), et choisis de manière stabiliser une donnée mémorisée dans la cellule 300, tandis que les lignes de mot WL1r WL2, sont maintenues respectivement à un premier potentiel dit de rétention et à un deuxième potentiel dit de rétention . Le premier potentiel de rétention et le deuxième potentiel de rétention peuvent être égaux entre eux et choisis, par exemple égaux au potentiel de référence VSS, de manière à bloquer l'accès aux noeuds T et F (courbes 710 et 720 à un état bas). Les lignes de mot WL1r WL2, sont dites désactivées en mode de rétention. Dans un cas où le premier noeud T est à un niveau logique T = 1 et où le deuxième noeud F est à un niveau logique F = 0, le deuxième transistor de charge TL'F est également bloqué, tandis que le premier transistor de charge TL'T est conducteur. En phase de rétention, pour garder au même potentiel le deuxième noeud F, c'est-à-dire par exemple à un potentiel proche du potentiel de référence VSS, l'agencement et la polarisation des transistors de la cellule 300 sont prévus de sorte que le courant traversant le deuxième transistor d'accès TA'F est supérieur à la somme du courant traversant le deuxième transistor de charge TL'F, et du courant de grille issu du premier transistor de charge TL'T. Puis, à partir d'un instant -blet jusqu'à un instant t2, la cellule 300 passe en mode de lecture. Cela se traduit par un changement de potentiel sur une seule des deux lignes de mot WL1 et WL2, par exemple la première ligne WL1 de mot, qui est mise à un potentiel de lecture, par exemple égal au potentiel d'alimentation VDD (passage d'un état bas à un état haut de la courbe 710), tandis que l'autre ligne de mot, par exemple la deuxième ligne de mot WL2, est maintenue au même potentiel, par exemple au potentiel de référence VSS (maintien de la courbe 720 à l'état bas), de manière à permettre un accès aux noeuds de stockage T, F. En phase de lecture, une seule des deux lignes de mots est activée par exemple la première ligne de mot WL1, de manière à permettre un accès aux noeuds T et F, tout en conservant l'information présente sur ces derniers. Le changement de polarisation d'une des deux lignes de mots WL1, WL2, à l'instant t1, entraîne un changement de potentiel d'une des lignes de bit, par exemple de la première ligne de bit BLT (passage de la courbe 750 à un état haut). La ligne de bit dont le potentiel change à partir de t1 peut être mise à un potentiel donné. Le potentiel donné peut correspondre au potentiel du premier noeud de stockage, diminué d'une tension de seuil de transistor. Dans cet exemple, la stabilité de la deuxième cellule 300 en mode lecture dépend de la relation entre les courants de conduction du premier transistor de charge TL'T et du premier transistor d'accès TA'T. Afin d'obtenir une marge au bruit importante, l'agencement des transistors et leur polarisation lors de la phase de lecture, sont prévus de sorte que le courant de conduction ICELL qui traverse le premier transistor d'accès TA'T est inférieur au courant de conduction du premier transistor de charge TL'T. L'activation d'une seule des deux lignes de mot permet de limiter le courant ICELL et ainsi de garantir une forte stabilité de la cellule. Entre un instant t2 et jusqu'à un instant t3, la cellule 300 passe à nouveau en mode rétention. A un instant t21 après la phase de lecture et avant la phase d'écriture, le potentiel appliqué sur la ligne de bits BLF est modifié (passage de la courbe 750 à l'état bas), de manière à préparer la cellule à une phase d'écriture. Puis, à un instant t22, avant la phase d'écriture, la deuxième ligne de bits BLF est mise à un potentiel représentatif d'une donnée destinée à être écrite lors de la phase d'écriture (passage de la courbe 760 à l'état haut). Puis, à un instant t3 et jusqu'à un instant t4, la cellule 300 est mise en mode écriture. A l'instant t3, les deux lignes de mot WL1 et WL2 sont mises à des potentiel dits d'écriture prévus pour activer les transistors d'accès TA'T et TA'F et générer un courant de conduction ICELL maximal de manière à faire commuter la cellule 300 avec une faible différence de potentiel entre les lignes de bit BLT et BLF. En phase d'écriture, les deux lignes de mot WL1 et WL2 sont toutes les deux activées et peuvent être mises au même potentiel, par exemple au potentiel d'alimentation VDD. Une variante de la cellule 300 décrite précédemment, est illustrée sur la figure 8. Cette variante met en oeuvre une cellule 400 à 4 transistors, dans laquelle les transistors de charge TL'T et TL'F sont remplacés par un premier transistor de conduction double grille TD " T et un deuxième transistor de conduction double grille TD "F. Les transistors de conduction double grille TD "T et TD "F peuvent être réalisés par exemple dans une technologie MOS complémentaire de celle des transistors de charge TL'T et TL'F de la cellule 300, par exemple une technologie NMOS. L'activation de la cellule 400 par les lignes de mots WL1 et WL2, peut être la complémentaire de celle de la cellule 300. Les deux grilles du premier transistor de conduction TD "T sont connectées l'une à l'autre, tandis que les deux grilles du deuxième transistor de charge TD "F sont également connectées ensemble. La double grille du deuxième transistor de conduction TD"F est connectée à un premier noeud de stockage T de la cellule 400, tandis que la double grille du premier transistor de conduction TD "T est également connectée à un deuxième noeud de stockage F de la cellule 400. Les sources des transistors de conduction TD" T, TD" F sont connectées entre elles et à un potentiel de référence VSS, tandis que le drain du premier transistor de conduction TD" T est relié au premier noeud T et que le drain du deuxième transistor de conduction TD "F est relié au deuxième noeud F. La cellule 400 est également dotée d'un premier transistor d'accès TA"' à double grille et d'un deuxième transistor d'accès TA"F à double grille, réalisés par exemple dans une technologie MOS complémentaire de celle des transistors TA"' et TA" F de la cellule 300. Le premier transistor d'accès TA"' comporte une grille reliée à une première ligne de mot WL1 et une autre grille reliée à une deuxième ligne de mot WL2. Le deuxième transistor d'accès TA"F comporte également une grille reliée à la première ligne de mot WL1 et une deuxième grille reliée à la deuxième ligne de mot WL2. Le drain du premier transistor d'accès TA"' est relié à une première ligne de bit BLT, tandis que le drain du deuxième transistor d'accès TA"F est reliée à une deuxième ligne de bit BLF. La source du premier transistor d'accès TA"' est reliée au premier noeud de stockage T, tandis que la source du deuxième transistor d'accès TA"F est relié au deuxième noeud de stockage F. Les transistors d'accès TA" T, TA" F, sont agencés pour permettre d'accéder aux noeuds de stockage T et F, lors d'une phase de lecture ou d'écriture de la cellule 400, et à bloquer l'accès de la cellule 400, lorsque la cellule 400 est dans un mode de rétention d'information. L'invention n'est pas limitée à des cellules mémoires SRAM et peut s'appliquer également à des mémoires dynamiques à accès aléatoire. Dans ce cas, les cellules 300 ou 400 décrites précédemment peuvent être associées à un circuit de rafraîchissement des données. Selon une possibilité de mise en oeuvre, la polarisation des cellules 100, ou 300, lors de la phase de lecture, peut être prévue de sorte qu'une des deux lignes de mot, par exemple la deuxième ligne de mot WL2, n'est pas activée, tandis que l'autre ligne de mot, par exemple la première ligne de mot WL1 est activée et mise à un potentiel réduit, par exemple égal à VDD - VT par rapport au potentiel VDD auquel elle se trouve lors de la phase de d'écriture, avec VT une tension de seuil de transistor. Selon une possibilité de mise en oeuvre des transistors d'accès des cellules 100, et/ou 300, et/ou 400, le premier transistor d'accès et/ou le deuxième transistor d'accès, peut ou peuvent être doté(s) respectivement d'une première grille accolée à une épaisseur de diélectrique de grille donnée et d'une deuxième grille accolée à une deuxième épaisseur de diélectrique de grille différente de celle de la première épaisseur. Cela peut permettre d'améliorer la stabilité en rétention de la cellule. Une comparaison de caractéristiques électriques de la cellule 100 de type 6T, de la cellule 300 de type 4T, décrites précédemment, par rapport à celles d'une cellule à 6 transistors suivant l'art antérieur, dite 6T standard , va à présent être donnée en liaison avec le tableau ci-dessous. Les caractéristiques électriques figurant dans ce tableau ont été obtenues pour des cellules 100, 300, et 6T standard réalisées avec une longueur de canal de 40nm. Les cellules 100, 300, 6T-standard ont été mises en oeuvre de manière à ce qu'elles présentent sensiblement le même courant de fuite en mode rétention IOFF• Cellules 6T-standard Cellule 100 Cellule 300 IOFF (pA) 390 390 360 IPG (pA) 9 9 360 IcELL RD (PA) 180 94 195 ICELL WR (PA) 180 180 340 NBL (x106) 19, 4 10, 2 0, 54 SNM (mV) 251 352 210 WM (mV) 945 948 58 WD (ms) - - 0.3 EWL (lm') 70, 3 70, 3 53, 05 Dans ce tableau : - un facteur noté NBL, est représentatif d'un nombre de cellules par ligne de bit, calculé par rapport au courant de fuite des transistors d'accès IPG et à un courant de conduction de la cellule en mode lecture ou de saturation dynamique des transistors d'accès de la cellule ICELL RD, tel que : (ICELL RD/ IPG>> x*NWL, avec x un facteur de marge habituellement compris entre 5 et 10 et NWL le nombre de ligne de mots, - un facteur ICELL WR donne le courant de conduction de la cellule en écriture, - des facteurs de marge au bruit statique SNM et de marge en écriture WM, sont représentatifs respectivement du comportement de la cellule par rapport aux cycles de lecture, et du comportement de la cellule par rapport aux cycles d'écriture, un facteur de sensibilité en écriture WD caractérise, pour la cellule 300, la perte de l'information stockée dans une cellule en rétention lors d'une écriture d'une autre cellule de la même colonne, - un facteur E(W*L) donne la somme des surfaces respectives des canaux de tous transistors d'une cellule, de manière à comparer l'encombrement des différentes cellules. La marge au bruit statique de la cellule 100, peut être améliorée de 100mV soit de l'ordre de 40 % par rapport à une cellule 6T standard. Ce gain de marge au bruit statique permet de mettre en oeuvre une cellule 100 basse consommation et d'alimenter cette cellule 100 avec une tension d'alimentation VDD, par exemple comprise entre 600 mV et 1,1 volts ou entre 600 mV et 900mV, ou entre 600 mV et 800 mV, inférieure à celle d'une cellule 6T standard. En ce qui concerne la cellule 300, en éliminant le chemin vers la masse, le courant de conduction ICELL RD en mode de lecture peut être augmenté de l'ordre de 8 % tandis que la marge en écriture peut être divisée de l'ordre d'un facteur 16 par rapport à la cellule 6T standard. En ce qui concerne l'encombrement, ce dernier peut être amélioré de l'ordre de 30 % pour la cellule 300 par rapport à une cellule 6T standard. Un dispositif microélectronique de mémoire vive statique doté d'une pluralité de cellules mémoires 500 mises en oeuvre suivant l'invention et semblables à l'une ou l'autre des cellules 100, 300 ou 400 décrites précédemment, est illustrée sur la figure 9. La mémoire a un agencement matriciel et est formée de n colonnes, chaque colonne comprenant m cellules 500. Chacune des colonnes de la matrice comprend deux lignes de bit BLT0, BLF0 , ..., BLT (m-1) , BLF (m-1) et est contrôlée par un décodeur de colonne 550. Les m*n cellules mémoires 500 sont commandées par 2*m lignes de mot, dont m lignes de mot WLWRO,..., WLWR(n-1) aptes, lorsqu'elles sont activées, à commander une opération de lecture et 2*m lignes de mot WLWRO,...WLWR(n-1) et WLWO,...WLW(n-1) aptes, lorsqu'elles sont activées, à commander une opération d'écriture (m*(WLW + WLRW)). Documents cités [ 1 ] : K. NODA, et al., A 16-Mb 400-MHz loadless CMOS Four-Transistor SRAM Macro , IEEE JSSC, Vol.35, No.11, 5 Novembre 2000. [2] : N. AZIZI, et al., Low-Leakage Asymetric-Cell SRAM , IEEE TVLSI, VOL.11, Issue 4, pp. 701-715, August 2003. [3] A. AGARWAL, et al., DRG-Cache : A Data Retention Gated-Ground Cache for Low Power , DAC, pp. 473-478, June 2002. 15 [4] K. FLAUNTER, et al., Drowsy Caches: Simple Techniques for Reducing Leakage Power ISCAS, Arizona, USA, May 2002. [5] : K. OSADA, et al. 16.7-fA/cell tunnel-leakage- 20 suppressed 16-Mbit SRAM for handling cosmic-ray-induced multi-errors , IEEE HSSC, VOL.38, No.11, November 2003. [6] K. Takeuchi, et al., A Study of Threshold 25 Voltage Variation for Ultra SmallBulk and SOI CMOS , IEEE TED, VOL.48, No.9, September 2004. [7] : M. YAMAOKA, et al., Low Power SRAM Menu for SOC Application Using Yin-Yang-Feedback memory Cell 30 Technology , Symposium on VLSI circuits, Digest of Technical Papers, Honolulu, USA, June 2004. 10 [8] E. SEEVINCK, et al., Static-Noise Margin Analysis of MOS SRAM cells , IEEE JSSC, VOL. SC-22, No.5, October 1987. [9] : A. CHANDRAKASAN, et al., Design of High- Performance Microprocessor Circuits , IEEE press, pp.285-308, FOX 2001. [10] : J. J. KIM, et al., Back-Gate Controlled READ SRAM with Improved Stability , IEEE SOI CONFERENCE, pp. 211-212, Hawaii, USA, 2005 [11] : US 02115 Al. [12] : US 644060 B1. [13] : EP 1 465 200 Al. [14]: O. THOMAS, A. AMARA, An SOI 4 Transistors Self- Refresh Ultra-Low-Voltage memory cell , ISCAS, Thailand, Bangkok, May 2003. REVENDICATIONS 1. Cellule de mémoire vive à accès aléatoire, comprenant : - une première pluralité de transistors (TLT, TLF, TDT, TDF, TL' T, TL' F, TD"T, TD"F) double grille, - un premier transistor d'accès (TAT, TA' T, TA" T) à double grille et un second transistor d'accès (TAF, TA' F, TA" F) à double grille disposés respectivement entre une première ligne de bit (BLT) et un premier noeud de stockage (T), et entre une deuxième ligne de bit (BLF) et un deuxième noeud de stockage (F), une première grille du premier transistor d'accès (TAT, TA' T, TA" T) et une première grille du deuxième transistor d'accès (TAF, TA' F, TA" F) étant reliées à une première ligne de mot (WL1) apte à acheminer un signal de polarisation, une seconde grille du premier transistor d'accès (TAT, TA' T, TA" T) et une seconde grille du deuxième transistor d'accès (TAF, TA' F, TA" F) étant reliées à une deuxième ligne de mot (WL2) apte à acheminer un autre signal de polarisation. 2. Cellule de mémoire vive à accès aléatoire (RAM), selon la revendication 1, ladite première pluralité de transistors étant formée : - d'un premier transistor de charge (TLT) à double grille et d'un deuxième transistor de charge (TLF) à double grille, les deux grilles du premier transistor de charge (TLT) étant connectées ensemble, les deux grilles du deuxième transistor de charge (TLF) étant également connectées ensemble,- d'un premier transistor de conduction (TDT) à double grille, et d'un deuxième transistor de conduction (TDF) à double grille, les deux grilles du premier transistor de conduction (TDT) étant connectées ensemble, les deux grilles du deuxième transistor de conduction (TDF) étant également connectées ensemble. 3. Cellule de mémoire vive à accès aléatoire (RAM), selon la revendication 1, ladite pluralité de transistors étant formée : d'un premier transistor de charge (TL'T) à double grille et d'un deuxième transistor de charge (TL'F) à double grille, les deux grilles du premier transistor de charge (TL'T) étant connectées ensemble, les deux grilles du deuxième transistor de charge (TL'F) étant également connectées ensemble, ou d'un premier transistor de conduction (TD"T) à double grille, et d'un deuxième transistor de conduction (TD" F) à double grille, les deux grilles de chacun des transistors de conduction (TD "F) étant connectées ensemble, les deux grilles du premier transistor de conduction (TD "T) étant connectées ensemble, les deux grilles du deuxième transistor de conduction (TD "F) étant également connectées ensemble. 4. Cellule de mémoire vive à accès aléatoire (RAM), selon l'une des revendications 1 à 3, susceptible d'adopter un mode de rétention dans lequel la première ligne de mot (WL1) et la deuxième ligne de mot (WL2) sont respectivement à un premier potentiel dit de rétention et à un deuxième potentiel dit de rétention , le premier potentiel de rétention et le deuxième potentiel de rétention étant prévus pour bloquer le premier transistor d'accès et le deuxième transistor d'accès. 5. Cellule de mémoire vive à accès aléatoire (RAM) selon la revendication 4, le premier potentiel de rétention et le deuxième potentiel de rétention étant égaux. 10 6. Cellule de mémoire vive à accès aléatoire (RAM), selon l'une des revendications 1 à 5, susceptible d'adopter un mode d'écriture dans lequel la première ligne de mot (WL1) et la deuxième ligne de mot 15 (WL2) sont respectivement à un premier potentiel dit d'écriture et à un deuxième potentiel dit d'écriture , le premier potentiel d'écriture et le deuxième potentiel d'écriture étant prévus pour rendre passant ou saturer, le premier transistor 20 d'accès et le deuxième transistor d'accès. 7. Cellule de mémoire vive à accès aléatoire (RAM), selon la revendication 6, le premier potentiel d'écriture et le deuxième potentiel 25 d'écriture étant égaux. 8. Cellule de mémoire vive à accès aléatoire (RAM), selon la revendication 6 ou 7, susceptible d'adopter un mode de lecture dans lequel la 30 première ligne de mot (WL1) et la deuxième ligne de mot (WL2) sont respectivement à un premier potentiel dit5 de lecture et à un deuxième potentiel dit de lecture , le premier potentiel de lecture et le deuxième potentiel de lecture étant différents. 9. Cellule de mémoire vive à accès aléatoire (RAM), selon la revendication 8, le premier potentiel de lecture et le deuxième potentiel de lecture étant inférieurs respectivement, au premier potentiel d'écriture et au deuxième potentiel d'écriture. 10. Dispositif microélectronique de mémoire vive à accès aléatoire (RAM), comprenant une pluralité de cellules suivant l'une des revendications 1 à 9.15